CN110739394A - 用于提高选择器装置的结晶温度的多层结构 - Google Patents

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Abstract

本发明实施例涉及用于提高选择器装置的结晶温度的多层结构。在一些实施例中，提供一种半导体装置。所述半导体装置包含经安置于第一电极上的第一非晶切换结构。缓冲结构安置于所述第一非晶切换结构上。第二非晶切换结构安置于所述缓冲结构上。第二电极安置于所述第二非晶切换结构上，其中所述第一非晶切换结构及所述第二非晶切换结构经配置以取决于从所述第一电极到所述第二电极的电压是否超过阈值电压而切换于低电阻状态与高电阻状态之间。

Description

用于提高选择器装置的结晶温度的多层结构
技术领域
本发明实施例涉及用于提高选择器装置的结晶温度的多层结构及其形成方法。
背景技术
诸多现代电子装置含有电子存储器。电子存储器可为易失性存储器或非易失性存储器。非易失性存储器能够在无电力的情况下存储数据，而易失性存储器不能在无电力的情况下存储数据。下一代电子存储器的一些实例包含电阻式随机存取存储器(RRAM)、相变随机存取存储器(PCRAM)、磁电阻随机存取存储器(MRAM)及导电桥接随机存取存储器(CBRAM)。在某下一代电子存储器中，选择器装置耦合到存储器单元以缓解与按比例缩小下一代电子存储器的特征大小相关联的负面效应(例如潜泄路径)。
发明内容
本发明的一实施例涉及一种半导体装置，其包括：第一非晶切换结构，其经安置于第一电极上；第一缓冲结构，其经安置于所述第一非晶切换结构上；第二非晶切换结构，其经安置于所述第一缓冲结构上；及第二电极，其经安置于所述第二非晶切换结构上，其中所述第一非晶切换结构及所述第二非晶切换结构经配置以取决于从所述第一电极到所述第二电极的电压是否超过阈值电压来切换于低电阻状态与高电阻状态之间。
本发明的一实施例涉及一种集成芯片，其包括：半导体装置，其安置于半导体衬底上；层间介电(ILD)层，其安置于所述半导体衬底及所述半导体装置上，其中接触通路延伸穿过所述ILD层而到所述半导体装置；及阈值选择器及存储器单元，其堆叠于所述ILD层上，其中所述阈值选择器包括与第二非晶切换结构间隔有缓冲结构的第一非晶切换结构。
本发明的一实施例涉及一种用于形成半导体装置的方法，所述方法包括：使层间介电(ILD)层形成于半导体衬底上；使第一导电层形成于所述ILD层上；使第一非晶切换层形成于所述第一导电层上；使缓冲层形成于所述第一非晶切换层上；使第二非晶切换层形成于所述缓冲层上；及蚀刻所述第一非晶切换层和所述第二非晶切换层及所述缓冲层以形成多个阈值选择器，其中所述多个阈值选择器安置成阵列且所述多个阈值选择器的各阈值选择器包括与第二非晶切换结构间隔有缓冲结构的第一非晶切换结构。
附图说明
从结合附图来解读的以下详细描述最好地理解本揭露的方面。应注意，根据行业标准做法，各种构件未按比例绘制。事实上，为使讨论清楚，可任意增大或减小各种构件的尺寸。
图1A到1B绘示具有多个半导体装置(其各具有安置于第一非晶切换结构与第二非晶切换结构之间的缓冲结构)的存储器装置的一些实施例的各种视图。
图2A到2B绘示图1的存储器装置的一些替代实施例的各种视图，其中阈值选择器具有额外缓冲结构及额外非晶切换结构。
图3绘示包括具有多个半导体装置(其各具有多个缓冲结构及多个非晶切换结构)的存储器装置的集成芯片(IC)的一些实施例的剖面图。
图4到14绘示用于形成包括具有多个半导体装置(其各具有多个缓冲结构及多个非晶切换结构)的存储器装置的集成芯片(IC)的一些实施例的一系列剖面图。
图15绘示用于形成包括具有多个半导体装置(其各具有多个缓冲结构及多个非晶切换结构)的存储器装置的集成芯片(IC)的方法的一些实施例的流程图。
具体实施方式
现将参考图式来描述本揭露，其中相同元件符号用于指代所有图中的相同元件，且其中所绘示的结构未必按比例绘制。应了解，[实施方式]及对应图式决不限制本揭露的范围，且[实施方式]及图式仅提供一些实例来绘示体现发明概念的一些方式。
本揭露提供用于实施本揭露的不同特征的诸多不同实施例或实例。下文将描述组件及布置的特定实例以简化本揭露。当然，这些仅为实例且不意在限制。例如，在以下描述中，“使第一构件形成于第二构件上方或第二构件上”可包含其中形成直接接触的所述第一构件及所述第二构件的实施例，且也可包含其中额外构件可形成于所述第一构件与所述第二构件之间使得所述第一构件及所述第二构件可不直接接触的实施例。另外，本揭露可在各种实例中重复元件符号及/或字母。这种重复是为了简化及清楚且其本身不指示所讨论的各种实施例及/或配置之间的关系。
此外，为便于描述，例如“下面”、“下方”、“下”、“上方”、“上”及其类似者的空间相对术语在本文中可用于描述一元件或构件与另外(若干)元件或构件的关系，如图中所绘示。空间相对术语除涵盖图中所描绘的定向之外，还打算涵盖装置在使用或操作中的不同定向。设备可依其它方式定向(旋转90度或依其它定向)且还可因此解译本文所使用的空间相对描述词。
某下一代存储器包括多个电阻式切换单元。所述电阻式切换单元界定存储器阵列且布置成多个行及多个列(例如呈纵横阵列)。多个第一导线安置于所述存储器阵列下面，且多个第二导线安置于所述存储器阵列上。所述第一导线各沿所述存储器阵列中的一个别列延伸且各耦合到所述个别列中的所述电阻式切换单元。所述第二导线各沿所述存储器阵列中的一个别行延伸且各耦合到所述个别行中的所述电阻式切换元件。为选择一个别电阻式切换单元(例如为读取/写入/擦除所述单元)，将第一偏压施加于耦合到所述个别电阻式切换单元的第一导线，同时将第二偏压施加于耦合到所述个别电阻式切换单元的第二导线。为改进感测裕度(例如读取状态“1”与读取状态“0”之间的电流差)，通过将一部分偏压施加于未选定第一导线及未选定第二导线来利用部分偏压方案(例如1/2偏压及1/3偏压方案)。
下一代存储器的挑战在于未选定电阻式切换单元的非有意启动。归因于潜泄电流及/或未选定单元的部分偏压，未选定单元会被暴露于足以启动所述未选定单元的偏压。因此，为防止未选定装置的非有意选择，选择装置可耦合到电阻式切换单元(例如用于获得电阻式切换单元的偏非线性I-V特性)。在各种例项中，选择装置包括双向定限切换(OTS)层。OTS层形成于非晶状态中且经配置以取决于跨选择装置施加的偏压是否超过阈值偏压而切换于高电阻状态与低电阻状态之间。
在选择装置中利用OTS层的挑战在于将所述OTS层的形成集成于典型后段工艺(BEOL)制造中。在BEOL制造中，包括选择装置的互连结构可形成于半导体衬底上。为形成所述互连结构，将所述半导体衬底暴露于相对较高BEOL制造温度(例如约300℃或约400℃)。然而，BEOL制造温度可大于所述OTS层的结晶温度(例如使所述OTS层结晶的温度)。如果所述OTS层结晶，那么所述OTS层可形成为具有低电阻状态且选择装置无法防止未选定单元的非有意启动。
本揭露的各种实施例针对一种半导体装置，其具有安置于第一非晶切换结构与第二非晶切换结构之间的缓冲结构以提高所述第一非晶切换结构及所述第二非晶切换结构的结晶温度。在各种实施例中，第一非晶切换结构布置于第一电极上。缓冲结构布置于所述第一非晶切换结构上。第二非晶切换结构布置于所述缓冲结构上。第二电极布置于所述第二非晶切换结构上。所述第一非晶切换结构及所述第二非晶切换结构经配置以取决于从所述第一电极到所述第二电极的电压是否超过阈值电压而切换于低电阻状态与高电阻状态之间。
所述缓冲结构减小所述第一非晶切换结构及所述第二非晶切换结构的个别厚度。通过减小所述个别厚度来提高所述第一非晶切换结构及所述第二非晶切换结构的各自结晶温度。因此，所述第一非晶切换结构及所述第二非晶切换结构可具有大于BEOL制造温度的结晶温度。因此，所述第一非晶切换结构及所述第二非晶切换结构可集成到在BEOL制造期间形成的互连结构中。
图1A到1B绘示具有多个半导体装置的存储器装置100的一些实施例的各种视图，所述多个半导体装置各具有安置于第一非晶切换结构与第二非晶切换结构之间的缓冲结构。图1A绘示存储器装置100的一些实施例的透视图。图1B绘示沿图1A的线A-A'取得的存储器装置100的区域的一些实施例的剖面图。
存储器装置100包括多个第一导线102。第一导线102各在第一方向上横向延伸。在各种实施例中，第一导线102彼此平行布置。在一些实施例中，多个第一导线102可包括(例如)铜、铝、钨、某一其它适合导体或上述的组合。
多个第二导线104布置于多个第一导线102上。第二导线104各在横向于第一方向的第二方向上横向延伸。在各种实施例中，第二导线104彼此平行布置。在一些实施例中，多个第二导线104可包括(例如)铜、铝、钨、某一其它适合导体或上述的组合。
多个1选择器-1存储器单元(1S1MC)堆叠106安置于多个第一导线102与多个第二导线104之间。在各种实施例中，1S1MC堆叠106布置成具有多个行108a到108c及多个列110a到110c的阵列。在一些实施例中，个别第一导线102及个别第二导线104耦合到各个别1S1MC堆叠106。在进一步实施例中，各自第一导线102耦合到1S1MC堆叠106的各自列110a到110c。在进一步实施例中，各自第二导线104耦合到1S1MC堆叠106的各自行108a到108c。
各1S1MC堆叠106包括与阈值选择器114间隔有电极116的存储器单元112。在各种实施例中，电极116是直接接触存储器单元112及阈值选择器114的共用电极。在一些实施例中，电极116可包括(例如)掺杂多晶硅、铜、铝、钨、某一其它适合导体或上述的组合。
存储器单元112经配置以存储数据且可为非易失性存储器单元或易失性存储器单元。在一些实施例中，存储器单元112可为经配置以基于数据存储结构的电阻状态来存储数据的电阻式切换存储器单元(例如电阻式随机存取存储器(RRAM)单元、相变随机存取存储器(PCRAM)单元、导电桥接随机存取存储器(CBRAM)单元等等)。例如，数据存储结构可具有与第一数据状态(例如二进制“0”)相关联的高电阻状态或与第二数据状态(例如二进制“1”)相关联的低电阻状态。在一些实施例中，数据存储结构可包括(例如)硫属化物、氧化物、氮化物、高k介电质或某一其它适合介电质。在进一步实施例中，存储器单元可为磁电阻随机存取存储器(MRAM)单元。在这一实施例中，数据存储结构可包括经配置以基于磁性隧道结(MTJ)的磁性定向来存储数据的MTJ。
阈值选择器114包括与第二非晶切换结构122间隔有第一缓冲结构124的第一非晶切换结构120。阈值选择器114经配置以取决于跨阈值选择器114施加的一压是否大于阈值电压而切换于低电阻状态与高电阻状态之间。例如，如果跨阈值选择器114的电压小于阈值电压，那么阈值选择器114可具有高电阻状态，且如果跨阈值选择器114的电压大于阈值电压，那么阈值选择器114可具有低电阻状态。
在各种实施例中，第一缓冲结构124接触第一非晶切换结构120及第二非晶切换结构122两者。在一些实施例中，第一缓冲结构124可包括非晶固体。在进一步实施例中，第一缓冲结构124可包括(例如)非晶硅(a-Si)、非晶锗(a-Ge)、非晶硅锗(a-SiGe)、非晶氮化碳化合物(a-CNx)、非晶碳(a-C)、掺硼碳、氧化硅化合物(SiOx)，或氧化铝化合物(AlOx)。在进一步实施例中，第一缓冲结构124可不包括硫属化物(例如一般为包括除氧之外的16族元素的化学化合物)。在一些实施例中，第一缓冲结构124可具有约0.5纳米(nm)到约5nm之间的厚度。在进一步实施例中，如果第一缓冲结构124包括绝缘体，那么第一缓冲结构124可具有小于约1nm的厚度，使得第一缓冲结构124不负面影响阈值选择器114的电性质(例如电流)。
第一非晶切换结构120及第二非晶切换结构122经配置以取决于跨阈值选择器114施加的电压是否超过阈值电压而切换于低电阻状态与高电阻状态之间。例如，如果跨第一非晶切换结构120的电压小于阈值电压，那么第一非晶切换结构120可具有高电阻状态，且如果跨第一非晶切换结构120的电压大于阈值电压，那么第一非晶切换结构120可具有低电阻状态。在各种实施例中，第一非晶切换结构120可接触第一缓冲结构124及电极116。在一些实施例中，第二非晶切换结构122可接触第一缓冲结构124及个别第一导线102。在进一步实施例中，第一非晶切换结构120及第二非晶切换结构122包括硫属化物(例如一般为包括除氧之外的16族元素的化学化合物)。在进一步实施例中，第一非晶切换结构120及第二非晶切换结构122可包括(例如)碲(Te)、硒(Se)、硫(S)、钋(Po)与(例如)锗(Ge)、硅(Si)、镓(Ga)、铟(In)、磷(P)、硼(B)、碳(C)、氮(N)、氧(O)等等的组合。
在一些实施例中，第一非晶切换结构120及第二非晶切换结构122可具有约2nm到约10nm之间的厚度。阈值选择器114防止在其高电阻状态中漏电流的能力及阈值选择器114的阈值电压与第一非晶切换结构120及第二非晶切换结构122的总厚度(例如第一非晶切换结构120及第二非晶切换结构122的组合厚度)有关。例如，如果总厚度小于最小厚度(例如约10nm)，那么漏电流会较高。另一方面，如果总厚度超过最大厚度(例如约30nm)，那么阈值电压会过高(例如超过典型集成芯片(IC)的操作电压范围)。
此外，第一非晶切换结构120及第二非晶切换结构122的结晶温度与其各自厚度有关。例如，随着第一非晶切换结构120或第二非晶切换结构122的厚度增加，其各自结晶温度降低。在一些实施例中，第一非晶切换结构120及第二非晶切换结构122的结晶温度大于约300℃。在进一步实施例中，第一非晶切换结构120及第二非晶切换结构122的结晶温度大于约400℃。
如上文所讨论，阈值选择器通常具有单一非晶切换结构。为使阈值选择器防止在其高电阻状态中漏电流，非晶切换结构一般具有引起非晶切换结构的结晶温度小于后段工艺(BEOL)制造温度(例如约300℃或约400℃)的厚度。因为结晶温度低于BEOL制造温度，所以非晶切换结构可结晶。如果非晶切换结构在BEOL制造期间结晶，那么非晶切换结构可形成为具有低电阻状态且阈值选择器无法防止漏电流。因此，阈值选择器无法防止未选定单元的非有意启动。
可通过将第一缓冲结构124插入第一非晶切换结构120与第二非晶切换结构122之间来有效减小第一非晶切换结构120及第二非晶切换结构122的各自厚度。因此，可在不降低第一非晶切换结构120及第二非晶切换结构122的结晶温度的情况下增加第一非晶切换结构120及第二非晶切换结构122的总厚度(例如用于防止漏电流)。因此，第一非晶切换结构120及第二非晶切换结构122可具有大于BEOL制造温度的结晶温度。因为第一非晶切换结构120及第二非晶切换结构122可具有大于BEOL制造温度的结晶温度，所以第一非晶切换结构120或第二非晶切换结构122不会在BEOL制造期间结晶。因此，可在BEOL制造期间形成阈值选择器114，同时确保阈值选择器114具有期望电性质(例如防止漏电流及/或具有功能阈值电压)。
图2A到2B绘示图1的存储器装置100的一些替代实施例的各种视图，其中阈值选择器114具有额外缓冲结构及额外非晶切换结构。图2A绘示存储器装置100的一些实施例的透视图。图2B绘示沿图2A的线A-A'取得的存储器装置100的区域的一些实施例的剖面图。
如图2A到2B中所展示，第二缓冲结构202安置于第一非晶切换结构120与电极116之间。在各种实施例中，第二缓冲结构202直接接触第一非晶切换结构120及电极116两者。在一些实施例中，第二缓冲结构202包括相同于第一缓冲结构124的材料。在其它实施例中，第二缓冲结构202包括不同于第一缓冲结构124的材料。在进一步实施例中，第二缓冲结构202可包括非晶固体。在进一步实施例中，第二缓冲结构202经配置以归因于电极116为晶性金属(其可在(若干)后续热工艺期间充当第一非晶切换结构120的结晶促进剂)而最小化第一非晶切换结构120的成核位点。
第三缓冲结构204安置于第二非晶切换结构122与第三非晶切换结构206之间。在各种实施例中，第三缓冲结构204直接接触第二非晶切换结构122及第三非晶切换结构206两者。在一些实施例中，第三缓冲结构204包括相同于第一缓冲结构124的材料。在其它实施例中，第二缓冲结构202包括不同于第一缓冲结构124的材料。在进一步实施例中，第三缓冲结构204可包括非晶固体。
在各种实施例中，第三非晶切换结构206安置于第三缓冲结构204与第四缓冲结构208之间。第三非晶切换结构206经配置以取决于跨阈值选择器114施加的电压是否超过阈值电压而切换于低电阻状态与高电阻状态之间。在各种实施例中，第三非晶切换结构206可直接接触第三缓冲结构204及第四缓冲结构208。在各种实施例中，第三非晶切换结构206可包括相同于第一非晶切换结构120及/或第二非晶切换结构122的材料。在一些实施例中，第三非晶切换结构206可包括不同于第一非晶切换结构120及/或第二非晶切换结构122的材料。在进一步实施例中，第三非晶切换结构206的结晶温度大于约300℃。在进一步实施例中，第三非晶切换结构206的结晶温度大于约400℃。
在各种实施例中，第四缓冲结构208安置于第三非晶切换结构206与个别第一导线102之间。在各种实施例中，第四缓冲结构208直接接触第三非晶切换结构206及个别第一导线102两者。在一些实施例中，第四缓冲结构208包括相同于第二缓冲结构202的材料。在其它实施例中，第四缓冲结构208包括不同于第二缓冲结构202的材料。在进一步实施例中，第四缓冲结构208可包括非晶固体。在进一步实施例中，第四缓冲结构208经配置以归因于个别第一导线102为晶性金属(其可在(若干)后续热工艺期间充当第三非晶切换结构206的结晶促进剂)而最小化第三非晶切换结构206的成核位点。
在各种实施例中，第二缓冲结构202、第三缓冲结构204及第四缓冲结构208可包括(例如)非晶硅(a-Si)、非晶锗(a-Ge)、非晶硅锗(a-SiGe)、非晶氮化碳化合物(a-CNx)、非晶碳(a-C)、掺硼碳、氧化硅化合物(SiOx)、氧化铝化合物(AlOx)。在进一步实施例中，第二缓冲结构202、第三缓冲结构204及第四缓冲结构208可不包括硫属化物(例如一般为包括除氧之外的16族元素的化学化合物)。
在一些实施例中，第二缓冲结构202、第三缓冲结构204及第四缓冲结构208可具有约0.5纳米(nm)到约5nm之间的各自厚度。在各种实施例中，第一缓冲结构124、第二缓冲结构202、第三缓冲结构204及第四缓冲结构208可具有大体上相同的各自厚度。在进一步实施例中，第一缓冲结构124及第三缓冲结构204可具有大体上相同的各自厚度，而第二缓冲结构202及第四缓冲结构208具有大体上相同但不同于第一缓冲结构124及第三缓冲结构204的各自厚度的各自厚度。在进一步实施例中，如果第二缓冲结构202、第三缓冲结构204或第四缓冲结构208包括绝缘体，那么其各自厚度可小于约1nm以不负面影响阈值选择器的电性质(例如电流)。
在各种实施例中，第三非晶切换结构206包括硫属化物(例如一般为包括除氧之外的16族元素的化学化合物)。在一些实施例中，第三非晶切换结构可包括(例如)碲(Te)、硒(Se)、硫(S)、钋(Po)与(例如)锗(Ge)、硅(Si)、镓(Ga)、铟(In)、磷(P)、硼(B)、碳(C)、氮(N)、氧(O)等等的组合。在进一步实施例中，第三非晶切换结构206可具有约2nm到约10nm之间的厚度。在进一步实施例中，第一非晶切换结构120、第二非晶切换结构122及第三非晶切换结构206具有大体上相同的各自厚度。
图3绘示包括具有多个半导体装置(其各具有多个缓冲结构及多个非晶切换结构)的存储器装置100的集成芯片(IC)300的一些实施例的剖面图。
IC 300包括安置半导体衬底304上的金属氧化物半导体场效晶体管(MOSFET)302。MOSFET 302包括安置于半导体衬底304中且横向间隔的一对源极/漏极区域306。栅极介电质308安置于个别源极/漏极区域306之间的半导体衬底304上，且栅极电极310安置于栅极介电质308上。
层间介电(ILD)层312安置于MOSFET 302及半导体衬底304上。ILD层312包括一或多个ILD材料。在一些实施例中，ILD层312可包括低k介电层(例如具有小于约3.9的介电常量的介电质)、超低k介电层或氧化物(例如氧化硅)的一或多者。导电接点314布置于ILD层312内。导电接点314延伸穿过ILD层312而到栅极电极310及源极/漏极区域对306。在各种实施例中，导电接点314可包括(例如)铜、钨或某一其它导电材料。
互连结构316安置于ILD层312上。互连结构316包括多个金属间介电(IMD)层318。多个导线320及多个导电通路322安置于IMD层318内。导线320及导电通路322经配置以提供安置于整个IC 300中的各种装置之间的电连接。在一些实施例中，IMD层318可包括低k介电层、超低k介电层或氧化物。在各种实施例中，导线320及导电通路322可包括(例如)铜、铝或某一其它导电材料。
在各种实施例中，存储器装置100安置于互连结构316内。在一些实施例中，存储器装置100安置于IMD层318的一者内。在进一步实施例中，存储器装置100可安置于多个IMD层318内。在这一实施例中，存储器装置100可包括多个层，其各包括多个1选择器-1存储器单元(1S1MC)堆叠106。
在一些实施例中，各第一导线102经由安置于存储器装置100下面的导线320及导电通路322来电耦合到个别MOSFET 302(例如电耦合到各MOSFET 302的源极/漏极区域306)。在各种实施例中，安置于存储器装置100上的导电通路322及导线320耦合到各第二导线104。在进一步实施例中，耦合到多个第二导线104的导电通路322及导线320可电耦合到其它个别MOSFET 302(图中未展示)(例如电耦合到其它MOSFET 302的源极/漏极区域306)。
图4到14绘示用于形成包括具有多个半导体装置(其各具有多个缓冲结构及多个非晶切换结构)的存储器装置的集成芯片(IC)的一些实施例的一系列剖面图。
如由图4所绘示，使栅极介电层402及导电层404形成于半导体衬底304上，使得栅极介电层402使导电层404与半导体衬底304分离。在一些实施例中，栅极介电层402可为二氧化硅、高k介电质或某一其它介电质。在进一步实施例中，导电层404可为掺杂多晶硅、金属或某一其它导体。在进一步实施例中，半导体衬底304可包括任何类型的半导体本体(例如单晶硅/CMOS块体、硅锗(SiGe)、绝缘体上覆硅(SOI)等等)。
在一些实施例中，用于形成栅极介电层402及导电层404的工艺包括：使栅极介电层402沉积或生长于半导体衬底304上，且随后使导电层404沉积或生长于栅极介电层402上。在进一步实施例中，可通过热氧化、化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、溅镀或某一其它沉积或生长工艺来沉积或生长栅极介电层402。在进一步实施例中，可通过CVD、PVD、ALD、溅镀、电化学电镀、无电式电镀或某一其它沉积或生长工艺来沉积或生长导电层404。
如图5中所展示，将导电层404及栅极介电层402图案化为多个栅极电极310及多个栅极介电质308。在一些实施例中，用于图案化导电层404及栅极介电层402的工艺包括使掩模层(图中未展示)形成于导电层404上。在各种实施例中，可通过旋涂工艺来形成且使用光刻来图案化掩模层。在进一步实施例中，工艺包括：在图案化掩模层就位之后，执行蚀刻到导电层404及栅极介电层402中，且随后剥除图案化掩模层。
如图6中所展示，使源极/漏极区域对306形成于栅极电极310的对置侧上的半导体衬底304内。在各种实施例中，源极/漏极区域对306包括不同于半导体衬底304的邻接区域的掺杂类型。在一些实施例中，源极/漏极区域对306可通过离子植入工艺形成，且可利用掩模层(图中未展示)来将离子选择性地植入到半导体衬底304中。在进一步实施例中，形成源极/漏极区域对306可为将栅极电极310用作为掩模层的自对准工艺。
如图7中所展示，使层间介电(ILD)层312形成于半导体衬底304上。在一些实施例中，可通过CVD、PVD、ALD或某一其它沉积或生长工艺来形成ILD层312。在进一步实施例中，可对ILD层312执行平坦化工艺(例如化学机械平坦化(CMP))以形成大体上平坦上表面。
同样如图7中所展示，形成延伸穿过ILD层312而到源极/漏极区域306及栅极电极310的导电接点314。在一些实施例中，用于形成导电接点314的工艺包括执行蚀刻到ILD层312中，以形成对应于导电接点314的接点开口。在一些实施例中，可使用经形成于ILD层312上的图案化掩模层来执行蚀刻。在进一步实施例中，工艺包括使用导电材料来填充接点开口。在进一步实施例中，可通过沉积或生长覆盖ILD层312的导电层(其填充接点开口)且随后对ILD层312执行平坦化(例如CMP)来填充接点开口。在各种实施例中，工艺可为一类单镶嵌工艺或一类双镶嵌工艺的部分。
如图8中所展示，使IMD层318的下群组形成于ILD层312上。在一些实施例中，可通过CVD、PVD、ALD或某一其它沉积或生长工艺来形成个别IMD层318。在进一步实施例中，可对个别IMD层318执行平坦化工艺(例如CMP)，以形成大体上平坦上表面。所述工艺可重复多次以形成IMD层318的下群组的各IMD层318。
同样如图8中所展示，使多个导线320及多个导电通路322形成于IMD层318内。在一些实施例中，用于在个别IMD层318中形成导线320及导电通路322的工艺包括执行蚀刻到个别IMD层318中，以形成分别对应于导电通路322及导线320的通路开口及导线开口。在一些实施例中，可使用经形成于个别IMD层318上的图案化掩模层来执行蚀刻。在进一步实施例中，工艺包括使用导电材料来填充开口。在进一步实施例中，可通过沉积或生长覆盖个别IMD层318的导电层(其填充开口)且随后对个别IMD层318执行平坦化(例如CMP)来填充开口。所述工艺可重复多次，以在IMD层318的下群组的各IMD层318中形成多个导线320及多个导电通路322。
如图9中所展示，使第一导电层902形成于IMD层318的下群组上。使第一缓冲层904形成于第一导电层902上。使第一非晶切换层906形成于第一缓冲层904上。使第二缓冲层908形成于第一非晶切换层906上。使第二非晶切换层910形成于第二缓冲层908上。使第三缓冲层912形成于第二非晶切换层910上。使第三非晶切换层914形成于第三缓冲层912上。使第四缓冲层916形成于第三非晶切换层914上。使第二导电层918形成于第四缓冲层916上。使数据存储层920形成于第二导电层918上。
在一些实施例中，用于形成第一导电层902、第一缓冲层904、第一非晶切换层906、第二缓冲层908、第二非晶切换层910、第三缓冲层912、第三非晶切换层914、第四缓冲层916、第二导电层918及数据存储层920的工艺包括通过(例如)CVD、PVD、ALD、溅镀、电化学电镀、无电式电镀或某一其它沉积或生长工艺来使各自层沉积或生长于彼此上。
在各种实施例中，第一导电层902及第二导电层918可包括(例如)铜、铝、钨、某一其它适合导体或上述的组合。在一些实施例中，数据存储层920可包括(例如)硫属化物、氧化物、氮化物、高k介电质或某一其它适合介电质。在进一步实施例中，第一非晶切换层906、第二非晶切换层910及第三非晶切换层914可包括硫属化物。更具体来说，第一非晶切换层906、第二非晶切换层910及第三非晶切换层914可包括(例如)碲(Te)、硒(Se)、硫(S)、钋(Po)与(例如)锗(Ge)、硅(Si)、镓(Ga)、铟(In)、磷(P)、硼(B)、碳(C)、氮(N)、氧(O)等等的组合。在进一步实施例中，第一缓冲层904、第二缓冲层908、第三缓冲层912及第四缓冲层916可不包括硫属化物。更具体来说，第一缓冲层904、第二缓冲层908、第三缓冲层912及第四缓冲层916可包括(例如)非晶硅(a-Si)、非晶锗(a-Ge)、非晶硅锗(a-SiGe)、非晶氮化碳化合物(a-CNx)、非晶碳(a-C)、掺硼碳、氧化硅化合物(SiOx)、氧化铝化合物(AlOx)。
如图10中所展示，使多个图案化线结构1002a到1002c分别形成于多个第一导线102上。尽管图10的剖面图内不可见，但图案化线结构1002a到1002c是沿延伸进出页面的轴线的长形/线状。第一导线102分别使图案化线结构1002a到1002c与IMD层318的下群组分离。在各种实施例中，第一导线102及图案化线结构1002a到1002c在第一方向上连续延伸。在一些实施例中，第一导线102及图案化线结构1002a到1002c在第一方向上沿彼此平行的大体上直线分别延伸。
在一些实施例中，用于形成图案化线结构1002a到1002c及第一导线102的工艺包括使掩模层(图中未展示)形成于数据存储层920上。在进一步实施例中，工艺包括：在图案化掩模层就位之后，执行蚀刻到数据存储层920、第二导电层918、第四缓冲层916、第三非晶切换层914、第三缓冲层912、第二非晶切换层910、第二缓冲层908、第一非晶切换层906、第一缓冲层904及第一导电层902中，且随后剥除图案化掩模层。在进一步实施例中，执行单一蚀刻以形成图案化线结构1002a到1002c及第一导线102。在其它实施例中，执行多个蚀刻以形成图案化线结构1002a到1002c及第一导线102。
如图11中所展示，使中间IMD层318形成于图案化线结构1002a到1002c及IMD层318的下群组上。在一些实施例中，可通过CVD、PVD、溅镀或某一其它沉积或生长工艺来形成中间IMD层318。在进一步实施例中，可对中间IMD层318执行平坦化工艺(例如CMP)以形成大体上平坦上表面。
如图12中所展示，使第三导电层1202形成于图案化线结构1002a到1002c及中间IMD层318上。在一些实施例中，用于形成第三导电层1202的工艺可包括通过(例如)CVD、PVD、ALD、溅镀、电化学电镀、无电式电镀或某一其它沉积或生长工艺来沉积第三导电层1202。在各种实施例中，第三导电层可包括(例如)铜、铝、钨、某一其它适合导体或上述的组合。
如图13中所展示，使多个第二导线104形成于多个1选择器-1存储器单元(1S1MC)堆叠106上。应注意，在图13的剖面图内仅可看见一个第二导线104。在各种实施例中，第二导线104分别在横向于第一方向的第二方向上延伸。在一些实施例中，1S1MC堆叠106形成为布置成多个行及列的离散结构。在进一步实施例中，1S1MC堆叠106分别在多个点处延伸于第二导线104与第一导线102之间，在所述多个点中，第二导线104及第一导线102在垂直方向上彼此重叠。
在一些实施例中，用于形成1S1MC堆叠106及第二导线104的工艺包括使掩模层(图中未展示)形成于第三导线层1202上。在进一步实施例中，工艺包括：在图案化掩模层就位之后，执行蚀刻到第三导电层1202、图案化线结构1002a到1002c及中间IMD层318中，且随后剥除图案化掩模层。在进一步实施例中，执行单一蚀刻以形成1S1MC堆叠106及第二导线104。在其它实施例中，执行多个蚀刻以形成1S1MC堆叠106及第二导线104。
如图14中所展示，使上IMD层318形成于1S1MC堆叠106及第二导线104上。在一些实施例中，上IMD层318是包括多个IMD层318的IMD层318的上群组的部分。在一些实施例中，可通过CVD、PVD、ALD或某一其它沉积或生长工艺来形成上IMD层318。在进一步实施例中，可对上IMD层318执行平坦化工艺(例如CMP)以形成大体上平坦上表面。在进一步实施例中，形成上IMD层318以填充在形成第二导线104及1S1MC堆叠106期间形成的1S1MC堆叠106之间的开口，使得1S1MC堆叠106彼此间隔有IMD层318。
同样如图14中所展示，使多个导线320及多个导电通路322形成于上IMD层318内。在一些实施例中，用于在上IMD层318中形成导线320及导电通路322的工艺包括执行蚀刻到上IMD层318中以形成分别对应于导电通路322及导线320的通路开口及导线开口。在一些实施例中，可使用形成于上IMD层318上的图案化掩模层来执行蚀刻。在进一步实施例中，工艺包括使用导电材料来填充开口。在进一步实施例中，可通过沉积或生长覆盖上IMD层318的导电层(其填充开口)且随后对上IMD层318执行平坦化(例如CMP)来填充开口。
使用小于非晶切换结构的结晶温度(例如第一非晶切换结构120、第二非晶切换结构122及/或第三非晶切换结构206的结晶温度)的制造温度来形成上IMD层318。如果非晶切换结构的结晶温度小于制造温度，那么非晶切换结构会结晶且因此具有低电阻状态。因为缓冲结构(例如第一缓冲结构124、第二缓冲结构202、第三缓冲结构204及/或第四缓冲结构208)减小非晶切换结构的个别厚度，所以非晶切换结构的结晶温度可大于制造温度。由于在阈值选择器314中利用非晶切换结构及缓冲结构，所以非晶切换结构的组合厚度足以在不使非晶切换结构的结晶温度降低到制造温度以下的情况下最小化通过阈值选择器114的漏电流。
如图15中所绘示，提供用于形成包括具有多个半导体装置(其各具有多个缓冲结构及多个非晶切换结构)的存储器装置的集成芯片(IC)的方法的一些实施例的流程图1500。尽管本文将图15的流程图1500绘示及描述为一系列动作或事件，但应了解，这些动作或事件的绘示顺序不应被解译为具有限制意义。例如，一些动作可依不同顺序发生及/或与除本文所绘示及/或描述的动作或事件之外的其它动作或事件同时发生。此外，可不需要所有绘示动作来实施本文的描述的一或多个方面或实施例，且可在一或多个单独动作及/或阶段中实施本文所描绘的一或多个动作。
在1502中，使层间介电(ILD)层形成于半导体装置上，其中所述半导体装置安置于半导体衬底上。图4到7绘示对应于动作1502的一些实施例的剖面图。
在1504中，使第一金属间介电(IMD)层形成于ILD层上。图8绘示对应于动作1504的一些实施例的剖面图。
在1506中，使第一导电层形成于第一IMD层上，使第一非晶切换层形成于所述第一导电层上，使缓冲层形成于所述第一非晶切换层上，且使第二非晶切换层形成于所述缓冲层上。图9绘示对应于动作1506的一些实施例的剖面图。
在1508中，图案化第二非晶切换层、缓冲层、第一非晶切换层及第一导电层以使多个图案化线结构分别形成于多个第一导线上。图10绘示对应于动作1508的一些实施例的剖面图。
在1510中，使第二IMD层形成于多个图案化线结构及多个第一导线上。图11绘示对应于动作1510的一些实施例的剖面图。
在1512中，使第二导电层形成于第二IMD层上。图12绘示对应于动作1512的一些实施例的剖面图。
在1514中，图案化第二导电层、第二IMD层及图案化线结构以使多个第二导线形成于多个1选择器-1存储器单元(1S1MC)堆叠上，其中所述多个1S1MC堆叠延伸于多个第一导线与多个第二导线之间。图13绘示对应于动作1514的一些实施例的剖面图。
在1516中，使第三IMD层形成于多个第二导线及多个1S1MC堆叠上。图14绘示对应于动作1516的一些实施例的剖面图。
在一些实施例中，本揭露提供一种半导体装置。所述半导体装置包含安置于第一电极上的第一非晶切换层。第一缓冲结构安置于所述第一非晶切换结构上。第二非晶切换结构安置于所述第一缓冲结构上。第二电极安置于所述第二非晶切换结构上，其中所述第一非晶切换结构及所述第二非晶切换结构经配置以取决于从所述第一电极到所述第二电极的电压是否超过阈值电压而切换于低电阻状态与高电阻状态之间。
在其它实施例中，本揭露提供一种集成芯片(IC)。所述IC包含安置于半导体衬底上的半导体装置。层间介电(ILD)层安置于所述半导体衬底及所述半导体装置上，其中接触通路延伸穿过所述ILD层而到所述半导体装置。阈值选择器及存储器单元堆叠于所述ILD层上，其中所述阈值选择器包含与第二非晶切换结构间隔有缓冲结构的第一非晶切换结构。
在其它实施例中，本揭露提供一种用于形成半导体装置的方法。所述方法包含使层间介电(ILD)层形成于半导体衬底上。使第一导电层形成于所述ILD层上。使第一非晶切换层形成于所述第一导电层上。使缓冲层形成于所述第一非晶切换层上。使第二非晶切换层形成于所述缓冲层上。蚀刻所述第一非晶切换层、所述第二非晶切换层及所述缓冲层以形成多个阈值选择器，其中所述多个阈值选择器安置成阵列且所述多个阈值选择器的各阈值选择器包括与第二非晶切换结构间隔有缓冲结构的第一非晶切换结构。
上文概述了若干实施例的特征，使得本领域技术人员可较好地理解本揭露的方面。本领域技术人员应了解，其可容易地使用本揭露作为设计或修改用于实施相同目的及/或实现本文所引入的实施例的相同优点的其它工艺及结构的基础。本领域技术人员还应认识到，这些等效构造不应背离本揭露的精神及范围，且其可在不背离本揭露的精神及范围的情况下对本文作出各种改变、取代及更改。
符号说明
100 存储器装置
102 第一导线
104 第二导线
106 1选择器-1存储器单元(1S1MC)堆叠
108a到108c 行
110a到110c 列
112 存储器单元
114 阈值选择器
116 电极
120 第一非晶切换结构
122 第二非晶切换结构
124 第一缓冲结构
202 第二缓冲结构
204 第三缓冲结构
206 第三非晶切换结构
208 第四缓冲结构
300 集成芯片(IC)
302 金属氧化物半导体场效晶体管(MOSFET)
304 半导体衬底
306 源极/漏极区域
308 栅极介电质
310 栅极电极
312 层间介电(ILD)层
314 导电接点
316 互连结构
318 金属间介电(IMD)层
320 导线
322 导电通路
402 栅极介电层
404 导电层
902 第一导电层
904 第一缓冲层
906 第一非晶切换层
908 第二缓冲层
910 第二非晶切换层
912 第三缓冲层
914 第三非晶切换层
916 第四缓冲层
918 第二导电层
920 数据存储层
1002a到1002c 图案化线结构
1202 第三导电层
1500 流程图
1502 动作
1504 动作
1506 动作
1508 动作
1510 动作
1512 动作
1514 动作
1516 动作

Claims (1)

1.一种半导体装置，其包括：
第一非晶切换结构，其经安置于第一电极上；
第一缓冲结构，其经安置于所述第一非晶切换结构上；
第二非晶切换结构，其经安置于所述第一缓冲结构上；及
第二电极，其经安置于所述第二非晶切换结构上，其中所述第一非晶切换结构及所述第二非晶切换结构经配置以取决于从所述第一电极到所述第二电极的电压是否超过阈值电压来切换于低电阻状态与高电阻状态之间。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024021929A1 (zh) * 2022-07-28 2024-02-01 华为技术有限公司 一种选通管及其制备方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019209330A1 (en) * 2018-04-27 2019-10-31 Hewlett Packard Enterprise Development Lp Vertical jfet device for memristor array interface
US11075338B2 (en) * 2019-05-24 2021-07-27 International Business Machines Corporation Resistive memory cell structure
FR3107144A1 (fr) * 2020-02-07 2021-08-13 Commissariat A L'energie Atomique Et Aux Energies Alternatives Elément de sélection d’une mémoire
CN111584710B (zh) * 2020-04-10 2023-09-26 中国科学院上海微系统与信息技术研究所 一种ots材料、选通器单元及其制备方法
US11682471B2 (en) * 2020-05-28 2023-06-20 International Business Machines Corporation Dual damascene crossbar array for disabling a defective resistive switching device in the array
US11482492B2 (en) 2020-07-10 2022-10-25 Micron Technology, Inc. Assemblies having conductive interconnects which are laterally and vertically offset relative to one another
JP2022139933A (ja) 2021-03-12 2022-09-26 キオクシア株式会社 磁気記憶装置及び磁気記憶装置の製造方法
JP2022144045A (ja) * 2021-03-18 2022-10-03 キオクシア株式会社 セレクタ装置及び半導体記憶装置
US11950434B2 (en) 2021-08-26 2024-04-02 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device for reducing thermal crosstalk
US12075710B2 (en) 2021-08-26 2024-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. Three-state memory device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040042259A1 (en) * 2002-08-29 2004-03-04 Campbell Kristy A. Single polarity programming of a pcram structure
CN101258600A (zh) * 2005-07-11 2008-09-03 桑迪士克3D公司 包括可切换电阻器和晶体管的非易失性存储器单元
CN103314410A (zh) * 2010-11-16 2013-09-18 桑迪士克3D有限责任公司 晶体管驱动的3d存储器
US9761635B1 (en) * 2014-03-11 2017-09-12 Crossbar, Inc. Selector device for two-terminal memory

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060097341A1 (en) * 2004-11-05 2006-05-11 Fabio Pellizzer Forming phase change memory cell with microtrenches
JP5526776B2 (ja) * 2007-04-17 2014-06-18 日本電気株式会社 抵抗変化素子及び該抵抗変化素子を含む半導体装置
US8110476B2 (en) * 2008-04-11 2012-02-07 Sandisk 3D Llc Memory cell that includes a carbon-based memory element and methods of forming the same
KR102584288B1 (ko) * 2016-08-03 2023-09-27 삼성전자주식회사 비휘발성 메모리 장치
KR102307058B1 (ko) * 2017-07-06 2021-10-01 삼성전자주식회사 분리 라인들 사이의 정보 저장 패턴을 포함하는 반도체 소자

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040042259A1 (en) * 2002-08-29 2004-03-04 Campbell Kristy A. Single polarity programming of a pcram structure
CN101258600A (zh) * 2005-07-11 2008-09-03 桑迪士克3D公司 包括可切换电阻器和晶体管的非易失性存储器单元
CN103314410A (zh) * 2010-11-16 2013-09-18 桑迪士克3D有限责任公司 晶体管驱动的3d存储器
US9761635B1 (en) * 2014-03-11 2017-09-12 Crossbar, Inc. Selector device for two-terminal memory

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024021929A1 (zh) * 2022-07-28 2024-02-01 华为技术有限公司 一种选通管及其制备方法

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