KR102584288B1 - 비휘발성 메모리 장치 - Google Patents

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Abstract

다층막을 포함하는 OTS 선택 소자를 이용하여 메모리 장치의 신뢰성을 향상시킬 수 있는 비휘발성 메모리 장치를 제공하는 것이다. 상기 비휘발성 메모리 장치는 서로 이격된 제1 전극 및 제2 전극, 상기 제1 전극 및 상기 제2 전극 사이에, 상기 제1 전극보다 상기 제2 전극에 인접하고, 제1 칼코게나이드층과 제2 칼코게나이드층을 포함하는 선택소자로, 상기 제1 칼코게나이드층은 제1 칼코게나이드 물질을 포함하고, 상기 제2 칼코게나이드층은 제2 칼코게나이드 물질을 포함하는 선택 소자층, 및 상기 제1 전극 및 상기 선택 소자층 사이에, 상기 제1 칼코게나이드 물질 및 상기 제2 칼코게나이드 물질과 다른 제3 칼코게나이드 물질을 포함하는 메모리층을 포함한다.

Description

비휘발성 메모리 장치{Non-volatile memory device}
본 발명은 비휘발성 메모리 장치에 관한 것으로, 좀 더 구체적으로, 3차원 크로스-포인트 구조를 가지는 비휘발성 메모리 장치에 관한 것이다.
일반적으로 반도체 메모리 장치는 전원의 공급이 중단됨에 따라 저장된 정보가 소멸되는 휘발성 메모리 장치(volatile memory device)와 전원의 공급이 중단되더라도 저장된 정보를 계속 유지할 수 있는 비휘발성 메모리 장치(nonvolatile memory device)로 구분된다. 비휘발성 메모리 장치로 적층 게이트 구조(stacked gate structure)를 갖는 플래쉬 메모리 장치가 주로 채택되고 있다. 그러나 최근에 플래쉬 메모리 장치를 대신하여 새로운 비휘발성 메모리 장치로 가변 저항 메모리 장치가 제안되고 있다.
반도체 장치가 고집적화되면서, 크로스 포인트 구조의 가변 저항 메모리 장치들이 개발되고 있다.
본 발명이 해결하려는 과제는, 다층막을 포함하는 OTS 선택 소자를 이용하여 메모리 장치의 신뢰성을 향상시킬 수 있는 비휘발성 메모리 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 비휘발성 메모리 장치의 일 태양(aspect)은 서로 이격된 제1 전극 및 제2 전극; 상기 제1 전극 및 상기 제2 전극 사이에, 상기 제1 전극보다 상기 제2 전극에 인접하고, 제1 칼코게나이드층과 제2 칼코게나이드층을 포함하는 선택소자로, 상기 제1 칼코게나이드층은 제1 칼코게나이드 물질을 포함하고, 상기 제2 칼코게나이드층은 제2 칼코게나이드 물질을 포함하는 선택 소자층; 및 상기 제1 전극 및 상기 선택 소자층 사이에, 상기 제1 칼코게나이드 물질 및 상기 제2 칼코게나이드 물질과 다른 제3 칼코게나이드 물질을 포함하는 메모리층을 포함한다.
상기 과제를 해결하기 위한 본 발명의 비휘발성 메모리 장치의 다른 태양은 제1 방향으로 연장되고, 서로 나란한 복수의 제1 도전 라인; 상기 제1 방향과 다른 제2 방향으로 연장되고, 서로 나란한 복수의 제2 도전 라인; 및 상기 복수의 제1 도전 라인과 상기 복수의 제2 도전 라인이 교차하는 지점에서, 상기 제1 도전 라인과 상기 제2 도전 라인 사이에 배치되는 복수의 제1 메모리 셀을 포함하고, 각각의 상기 복수의 제1 메모리 셀은 제1 선택 소자층과, 제1 메모리층을 포함하고, 상기 제1 선택 소자층은 제1 칼코게나이드 물질을 포함하는 제1 칼코게나이드층과, 제2 칼코게나이드 물질을 포함하는 제2 칼코게나이드층을 포함하고, 상기 제1 메모리층은 상기 제1 칼코게나이드 물질 및 상기 제2 칼코게나이드 물질과 다른 제3 칼코게나이드 물질을 포함한다.
상기 과제를 해결하기 위한 본 발명의 비휘발성 메모리 장치의 또 다른 태양은 서로 이격된 제1 전극 및 제2 전극; 및 상기 제1 전극 및 상기 제2 전극 사이에 배치되는 선택 소자층과 메모리층을 포함하고, 상기 선택 소자층은 제1 칼코게나이드 물질을 포함하는 제1 칼코게나이드층과, 제2 칼코게나이드 물질을 포함하는 제2 칼코게나이드층을 포함하고, 상기 제1 칼코게나이드 물질 및 상기 제2 칼코게나이드 물질은 각각 비소를 포함하는 3 내지 6원계의 칼코게나이드 물질 또는 셀레늄 계열의 3 내지 5원계의 칼코게나이드 물질을 포함하고, 상기 메모리층은 전계에 따라 저항이 변화되는 저항 변화층을 포함한다.
상기 과제를 해결하기 위한 본 발명의 비휘발성 메모리 장치의 또 다른 태양은 서로 이격된 제1 전극 및 제2 전극; 상기 제1 전극과 상기 제2 전극 사이의 제3 전극; 상기 제1 전극 및 상기 제3 전극 사이의 선택 소자층; 및 상기 제2 전극 및 상기 제3 전극 사이의 상변화 메모리(Phase-Change Memory)층을 포함하고, 상기 선택 소자층은 제1 칼코게나이드 물질을 포함하는 제1 칼코게나이드층과, 제2 칼코게나이드 물질을 포함하는 제2 칼코게나이드층을 포함하고, 상기 제1 칼코게나이드 물질 및 상기 제2 칼코게나이드 물질은 상기 상변화 메모리층에 비포함되고, 상기 제1 칼코게나이드 물질 및 상기 제2 칼코게나이드 물질은 각각 비소를 포함하는 3 내지 5원계를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치의 메모리 셀 어레이를 나타내는 예시적인 회로도이다.
도 2는 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치의 메모리 셀 어레이를 개략적으로 도시한 레이아웃도이다.
도 3은 도 2의 A - A를 따라서 절단한 단면도이다.
도 4는 도 2의 B - B를 따라서 절단한 단면도이다.
도 5는 도 3의 P 영역을 확대하여 도시한 도면이다.
도 6은 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 도면이다.
도 7은 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 도면이다.
도 8은 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 도면이다.
도 9는 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 도면이다.
도 10는 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치의 메모리 셀 어레이를 개략적으로 도시한 레이아웃도이다.
도 11은 도 10의 A - A를 따라서 절단한 단면도이다.
도 12는 도 10의 B - B를 따라서 절단한 단면도이다.
도 13 내지 도 16은 도 11의 Q 영역을 확대하여 도시한 도면들이다.
도 17은 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 도면이다.
도 1 내지 도 5를 이용하여, 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치에 대해 설명한다.
도 1은 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치의 메모리 셀 어레이를 나타내는 예시적인 회로도이다. 도 2는 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치의 메모리 셀 어레이를 개략적으로 도시한 레이아웃도이다. 도 3은 도 2의 A - A를 따라서 절단한 단면도이다. 도 4는 도 2의 B - B를 따라서 절단한 단면도이다. 도 5는 도 3의 P 영역을 확대하여 도시한 도면이다.
도 1을 참고하면, 메모리 셀 어레이(40)는 2차원의 메모리일 수 있다. 만약, 메모리 셀 어레이(40)가 다층으로 이루어질 경우, 메모리 셀 어레이(40)는 3차원의 메모리일 수 있다.
메모리 셀 어레이(40)는 복수의 워드 라인들(WL0 - WLn), 복수의 비트 라인들(BL0 - BLm) 및 복수의 메모리 셀들(MC)을 포함할 수 있다. 워드 라인들(WL)의 개수, 비트 라인들(BL)의 개수 및 메모리 셀들(MC)의 개수는 실시예에 따라 다양하게 변경될 수 있다. 또한, 동일한 워드 라인에 의해 동시에 액세스될 수 있는 메모리 셀들의 집합은 페이지(page)로 정의될 수도 있다.
본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치에서, 복수의 메모리 셀들(MC) 각각은 가변 저항 소자(R) 및 선택 소자(S)를 포함할 수 있다. 여기서, 가변 저항 소자(R)는 가변 저항체(또는, 가변 저항 물질)이라고 지칭할 수 있고, 선택 소자(S)는 스위칭 소자라고 지칭할 수 있다.
본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치에서, 선택 소자(S)는 칼코게나이드(chalcogenide) 화합물을 포함하는 OTS(Ovonic Threshold Switch) 셀렉터일 수 있다.
예를 들어, 가변 저항 소자(R)는 복수의 비트 라인들(BL0 ~ BLm) 중 하나와 선택 소자(S)의 사이에 연결되며, 선택 소자(S)는 가변 저항 소자(R)와 복수의 워드 라인들(WL0 ~ WLn) 중 하나의 사이에 연결될 수 있다.
하지만, 본 발명은 이에 한정되지 않고, 선택 소자(S)가 복수의 비트 라인들(BL0 ~ BLm) 중 하나와 가변 저항 소자(R) 사이에 연결되고, 가변 저항 소자(R)가 선택 소자(S)와 복수의 워드 라인들(WL0 ~ WLn) 중 하나의 사이에 연결될 수 있다.
선택 소자(S)는 복수의 워드 라인들(WL0 ~ WLn) 중 어느 하나와 가변 저항 소자(R) 사이에 연결될 수 있으며, 연결된 워드 라인과 비트 라인에 인가되는 전압에 따라 가변 저항 소자(R)로의 전류 공급을 제어할 수 있다.
도 2 내지 도 5를 참고하면, 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치는 복수의 제1 도전 라인(50)과, 복수의 제2 도전 라인(60)과, 복수의 제1 메모리 셀(MC_1)을 포함할 수 있다.
복수의 제1 도전 라인(50) 및 복수의 제2 도전 라인(60)은 기판(100) 상에 형성될 수 있다. 복수의 제1 도전 라인(50)은 복수의 제2 도전 라인(60)과 이격되어 형성될 수 있다.
복수의 제1 도전 라인(50)은 제1 방향(X)으로 서로 나란하게 연장될 수 있다. 복수의 제2 도전 라인(60)은 제1 방향(X)과 교차하는 제2 방향(Y)으로 서로 나란하게 연장될 수 있다.
도 2에서, 제1 방향은 X방향으로 예시하고, 제2 방향은 Y방향인 것으로 예시하여 제1 방향 및 제2 방향이 서로 직교하는 것으로 도시하였지만, 본 발명의 기술적 사상은 이에 제한되는 것은 아니다. 즉, 제1 방향 및 제2 방향은 서로 교차하는 방향이면 충분하다.
복수의 제1 도전 라인(50) 및 복수의 제2 도전 라인(60)은 각각 복수의 워드 라인 또는 복수의 비트 라인을 구성할 수 있다.
일 예에서, 복수의 제1 도전 라인(50)은 복수의 워드 라인을 구성하고, 복수의 제2 도전 라인(60)은 복수의 비트 라인을 구성할 수 있다. 다른 예에서, 복수의 제1 도전 라인(50)은 복수의 비트 라인을 구성하고, 복수의 제2 도전 라인(60)은 복수의 워드 라인을 구성할 수 있다.
기판(100)은 반도체 웨이퍼를 포함할 수 있다. 일부 실시예들에서, 기판(100)은 Si, Ge와 같은 반도체 원소, 또는 SiC, GaAs, InAs, 및 InP와 같은 화합물 반도체를 포함할 수 있다. 다른 일부 실시예들에서, 기판(100)은 SOI (silicon on insulator) 구조 또는 SGOI(silicon-germanium on insulator) 구조를 가질 수 있다. 예를 들면, 기판(100)은 BOX 층 (buried oxide layer)을 포함할 수 있다. 일부 실시예들에서, 기판(100)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
도시하지는 않았으나, 기판(100)과 제1 도전 라인(50)과의 사이에는 복수의 게이트, 적어도 하나의 층간 절연막, 복수의 콘택, 및 복수의 배선 등을 포함하는 구조물이 개재될 수 있다.
복수의 제1 도전 라인(50) 및 복수의 제2 도전 라인(60)은 각각 금속, 도전성 금속 질화물, 도전성 금속 산화물, 또는 이들의 조합으로 이루어질 수 있다.
일부 실시예들에서, 복수의 제1 도전 라인(50) 및 복수의 제2 도전 라인(60)은 각각 W, WN, Au, Ag, Cu, Al, TiAlN, Ir, Pt, Pd, Ru, Zr, Rh, Ni, Co, Cr, Sn, Zn, ITO, 이들의 합금, 또는 이들의 조합으로 이루어질 수 있다.
다른 일부 실시예들에서, 복수의 제1 도전 라인(50) 및 복수의 제2 도전 라인(60)은 각각 금속막과, 금속막의 적어도 일부를 덮는 도전성 배리어막을 포함할 수 있다. 도전성 배리어막은 예를 들면 Ti, TiN, Ta, TaN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
복수의 제1 도전 라인(50) 및 복수의 제2 도전 라인(60)은 각각 서로 교차하는 복수의 스트라이프 패턴(stripe pattern)으로 구성될 수 있다.
복수의 제1 도전 라인(50)과 복수의 제2 도전 라인(60)과의 사이의 복수의 교차 지점(CR)에는 각각 복수의 제1 메모리 셀(MC_1)(도 1의 MC)이 형성될 수 있다. 복수의 제1 메모리 셀(MC_1)은 크로스 포인트(cross point) 어레이 구조를 형성할 수 있다.
복수의 제1 도전 라인(50)과 복수의 제2 도전 라인(60)과의 사이의 복수의 교차 지점(CR)에서, 복수의 제1 메모리 셀(MC_1)은 각각 서로 교차하는 제1 도전 라인(50)과 제2 도전 라인(60) 사이에 배치될 수 있다.
복수의 제1 메모리 셀(MC_1)은 각각 제3 방향(Z)으로 연장되는 필라 모양일 수 있다.
도 2 내지 도 4에서, 복수의 제1 메모리 셀(MC_1)의 X-Y 평면에서의 단면은 대략 장방형 모양인 것으로 도시되었지만, 본 발명의 기술적 사상은 이에 제한되지 않고, 다양한 형상의 단면 구조를 가질 수 있다.
예를 들면, 복수의 제1 메모리 셀(MC_1)의 X-Y 평면에서 단면의 형상은 반원, 반 타원, 사다리꼴, 삼각형 등과 같은 다양한 형상을 가질 수 있다.
복수의 제1 메모리 셀(MC_1)은 각각 디지털 정보를 저장할 수 있다. 복수의 제1 메모리 셀(MC_1)은 고저항 상태 및 저저항 상태를 포함하는 다양한 저항 상태들 사이의 저항 변화에 의해 디지털 정보를 저장할 수 있다. 복수의 제1 메모리 셀(MC_1)은 각각 적어도 하나의 서로 다른 물질층을 포함할 수 있다.
복수의 제1 메모리 셀(MC_1)은 각각 제1 메모리층(120)과, 제1 선택 소자층(110)과, 제1 상부 전극(132)과, 제1 하부 전극(130)과, 제1 중간 전극(131)을 포함할 수 있다.
제1 상부 전극(132) 및 제1 하부 전극(130)은 서로 간에 이격되어 있을 수 있다. 제1 상부 전극(132)은 예를 들어, 복수의 제2 도전 라인(60) 중 하나와 연결될 수 있다. 제1 하부 전극(130)은 예를 들어, 복수의 제1 도전 라인(50) 중 하나와 연결될 수 있다.
제1 선택 소자층(110) 및 제1 메모리층(120)은 제1 상부 전극(132)과 제1 하부 전극(130) 사이에 배치될 수 있다.
제1 선택 소자층(110)은 제1 상부 전극(132)과 제1 하부 전극(130) 사이에 배치될 수 있다. 예를 들어, 제1 선택 소자층(110)은 제1 상부 전극(132)보다 제1 하부 전극(130)에 인접하여 형성될 수 있다. 제1 선택 소자층(110)은 제1 하부 전극(130)과 전기적으로 연결될 수 있다.
제1 메모리층(120)은 제1 상부 전극(132)과 제1 선택 소자층(110) 사이에 배치될 수 있다. 예를 들어, 제1 메모리층(120)은 제1 하부 전극(130)보다 제1 상부 전극(132)에 인접하여 형성될 수 있다. 제1 메모리층(120)은 제1 상부 전극(132)과 전기적으로 연결될 수 있다.
도 3 및 도 4에서, 제1 선택 소자층(110)은 제1 메모리층(120)보다 기판(100)에 인접하여 배치되는 것으로 도시하였지만, 본 발명의 기술적 사상은 이에 제한되는 것은 아니다. 도시된 것과 달리, 제1 메모리층(120)이 제1 선택 소자층(110)보다 기판(100)에 인접하여 배치될 수 있음은 물론이다.
제1 중간 전극(131)은 제1 메모리층(120)과 제1 선택 소자층(110) 사이에 배치될 수 있다. 제1 중간 전극(131)은 제1 메모리층(120) 및 제1 선택 소자층(110)과 각각 전기적으로 연결될 수 있다.
예를 들어, 도 1의 선택 소자(S)는 제1 선택 소자층(110), 제1 하부 전극(130) 및 제1 중간 전극(131)에 대응될 수 있다. 도 1의 가변 저항 소자(R)는 제1 메모리층(120), 제1 상부 전극(132) 및 제1 중간 전극(131)에 대응될 수 있다.
제1 하부 전극(130), 제1 중간 전극(131) 및 제1 상부 전극(132)은 각각 예를 들어, 텅스텐(W), 백금(Pt), 팔라듐(Pd), 로듐(Rh), 루테늄(Ru), 이리듐(Ir), 구리(Cu), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta) 등과 같은 금속을 포함할 수 있다. 또는, 제1 하부 전극(130), 제1 중간 전극(131) 및 제1 상부 전극(132)은 각각 예를 들어, 티타늄 질화물(TiNx), 티타늄 실리콘 질화물(TiSiNx), 텅스텐 질화물(WNx), 텅스텐 실리콘 질화물(WSiNx), 탄탈륨 질화물(TaNx), 탄탈륨 실리콘 질화물(TaSiNx), 지르코늄 질화물(ZrNx), 지르코늄 실리콘 질화물(ZrSiNx) 등과 같은 금속 질화물 또는 금속 실리콘 질화물을 각각 포함할 수 있다. 또는, 제1 하부 전극(130), 제1 중간 전극(131) 및 제1 상부 전극(132)는 각각 상술한 물질의 도전성 산화물을 포함할 수도 있다.
제1 메모리층(120)은 전계에 따라 저항이 변화되는 저항 변화층을 포함할 수 있다.
일 예에서, 제1 메모리층(120)이 전이금속 산화물(transition metal oxide)을 포함하는 경우, 본 발명의 비휘발성 메모리 장치는 RRAM(resistance RAM)이 될 수 있다.
다른 예에서, 제1 메모리층(120)이 온도에 따라 저항이 변화하는 상변화 (phase change) 물질로 이루어지는 경우, 본 발명의 비휘발성 메모리 장치는 PRAM(phase change RAM)이 될 수 있다.
또 다른 예에서, 제1 메모리층(120)이 자성체로 이루어지는 2 개의 전극과, 이들 2 개의 자성체 전극 사이에 개재되는 유전체를 포함하는 MTJ (Magnetic Tunnel Junction) 구조를 가지는 경우, 본 발명의 비휘발성 메모리 장치는 MRAM (magnetic RAM)이 될 수 있다.
일부 실시예들에서, 제1 메모리층(120)은 다양한 형태의 화합물로 이루어질 수 있다. 다른 일부 실시예들에서, 제1 메모리층(120)은 다양한 형태의 화합물에 불순물이 첨가된 재료로 이루어질 수 있다. 또 다른 일부 실시예들에서, 제1 메모리층(120)은 저항 변화층과, 상기 저항 변화층의 적어도 일부를 덮는 적어도 하나의 배리어막 및/또는 적어도 하나의 도전막을 포함할 수 있다.
제1 메모리층(120)이 전이금속 산화물로 이루어지는 경우, 전이금속 산화물은 Ta, Zr, Ti, Hf, Mn, Y, Ni, Co, Zn, Nb, Cu, Fe, 또는 Cr 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 예를 들면, 상기 전이금속 산화물은 Ta2O5 -x, ZrO2-x, TiO2 -x, HfO2 -x, MnO2 -x, Y2O3 -x, NiO1 -y, Nb2O5 -x, CuO1 -y, 또는 Fe2O3 -x 중에서 선택되는 적어 하나의 물질로 이루어지는 단일층 또는 다중층으로 이루어질 수 있다. 상기 예시된 물질들에서, x 및 y는 각각 0≤x≤1.5 및 0≤y≤0.5의 범위 내에서 선택될 수 있으나, 이에 한정되는 것은 아니다.
제1 메모리층(120)이 양 단에 인가되는 전압에 의해 발생하는 줄 열 (Joule heat)에 의해 저항 상태가 바뀌는 상변화 물질로 이루어지는 경우, 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe, SbTe, GeTe, 3개의 원소를 화합한 GST(GeSbTe), GeBiTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질로 이루어 질 수 있다. 또한, 제1 메모리층(120)의 특성을 향상시키기 위해, 상술한 상변화 물질에 질소(N), 실리콘(Si), 탄소(C) 또는 산소(O)가 도핑될 수 있다.
또한, 제1 메모리층(120)이 MTJ 구조를 가지는 경우, MTJ 구조는 자화 고정층, 자화 자유층, 및 이들 사이에 개재된 터널 배리어를 포함할 수 있다. 터널 배리어는 Mg, Ti, Al, MgZn, 및 MgB 중에서 선택되는 어느 하나의 물질의 산화물로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
이하의 설명에서, 제1 메모리층(120)은 줄 열 (Joule heat)에 의해 저항 상태가 바뀌는 상변화 물질을 포함하는 것을 중심으로 설명한다.
제1 선택 소자층(110), 제1 하부 전극(130) 및 제1 중간 전극(131)를 포함하는 선택 소자(도 1의 S)는 전류의 흐름을 제어할 수 있는 전류 조정 소자일 수 있다. 예를 들어, 선택 소자(S)는 제1 메모리층(120)이 비정질 또는 결정질 상태로 바뀔 수 있도록 전류의 흐름을 제어할 수 있다. 즉, 선택 소자(S)는 제1 메모리층(120)의 상태를 on/off 중 어느 하나로 바꾸는 메모리의 스위치 역할을 할 수 있다.
도 5에서, 제1 선택 소자층(110)은 2층 이상의 칼코게나이드층을 포함할 수 있다. 예를 들어, 제1 선택 소자층(110)은 제1 칼코게나이드층(111a)과 제2 칼코게나이드층(111b)을 포함할 수 있다.
제1 칼코게나이드층(111a)은 제1 칼코게나이드 물질을 포함하고, 제2 칼코게나이드층(111b)은 제2 칼코게나이드 물질을 포함할 수 있다.
일 예로, 제1 칼코게나이드 물질 및 제2 칼코게나이드 물질은 각각 예를 들어, 비소(As)를 포함하는 칼코게나이드 물질을 포함할 수 있다. 제1 칼코게나이드 물질 및 제2 칼코게나이드 물질은 각각 예를 들어, 셀레늄(Se), 텔루륨(Te) 및 황(S) 중 적어도 하나와, 실리콘(Si), 게르마늄(Ge), 비스무트(Bi), 인듐(In), 갈륨(Ga) 및 알루미늄(Al) 중 적어도 하나와, 비소(As)를 포함할 수 있다.
예를 들어, 제1 칼코게나이드 물질 및 제2 칼코게나이드 물질은 각각 비소(As), 게르마늄(Ge) 및 셀레늄(Se)을 포함하는 3원계 화합물과, 비소(As), 게르마늄(Ge), 셀레늄(Se) 및 실리콘(Si)을 포함하는 4원계 화합물과, 비소(As), 게르마늄(Ge), 텔루륨(Te) 및 실리콘(Si)을 포함하는 4원계 화합물과, 비소(As), 게르마늄(Ge), 셀레늄(Se), 텔루륨(Te) 및 실리콘(Si)을 포함하는 5원계 화합물과, 비소(As), 게르마늄(Ge), 셀레늄(Se), 텔루륨(Te), 실리콘(Si) 및 황(S)을 포함하는 6원계 화합물 중 하나를 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
다른 예로, 제1 칼코게나이드 물질 및 제2 칼코게나이드 물질은 각각 예를 들어, 셀레늄(Se)을 기반으로 하는 칼코게나이드 물질을 포함할 수 있다. 제1 칼코게나이드 물질 및 제2 칼코게나이드 물질은 각각 예를 들어, 텔루륨(Te), 황(S), 실리콘(Si), 게르마늄(Ge), 비스무트(Bi), 인듐(In), 갈륨(Ga) 및 알루미늄(Al) 중 적어도 하나와, 셀레늄(Se)을 포함할 수 있다.
예를 들어, 제1 칼코게나이드 물질 및 제2 칼코게나이드 물질은 각각 셀레늄(Se) 계열의 3원계의 칼코게나이드 물질, 4원계의 칼코게나이드 물질 및 5원계의 칼코게나이드 물질 중 하나를 포함할 수 있지만, 본 발명의 기술적 사상은 이에 제한되는 것은 아니다.
일 예로, 제1 칼코게나이드 물질은 제2 칼코게나이드 물질과 다른 물질일 수 있다. 여기에서, "다른 물질"이라는 것은 제1 칼코게나이드 물질을 구성하는 원소들과, 제2 칼코게나이드 물질을 구성하는 원소들이 서로 다르다는 것을 의미한다.
예를 들어, 제1 칼코게나이드 물질은 비소(As), 게르마늄(Ge), 셀레늄(Se) 및 실리콘(Si)을 포함하는 4원계 화합물이고, 제2 칼코게나이드 물질은 비소(As), 게르마늄(Ge), 텔루륨(Te) 및 실리콘(Si)을 포함하는 4원계 화합물일 경우, 제1 칼코게나이드 물질은 제2 칼코게나이드 물질과 다른 물질일 수 있다.
다른 예로, 제1 칼코게나이드 물질은 제2 칼코게나이드 물질은 서로 동일한 물질일 수 있다. 하지만, 제1 칼코게나이드 물질의 화학양론(stoichiometry)은 제2 칼코게나이드 물질의 화학양론과 다를 수 있다.
예를 들어, 제1 칼코게나이드 물질 및 제2 칼코게나이드 물질은 비소(As), 게르마늄(Ge) 및 셀레늄(Se)을 포함하는 3원계 화합물일 수 있다. 즉, 제1 칼코게나이드 물질 및 제2 칼코게나이드 물질에 포함된 원소들은 비소(As), 게르마늄(Ge) 및 셀레늄(Se)으로 동일할 수 있다.
제1 칼코게나이드 물질의 화학식은 GeaAsbSec이고, 제2 칼코게나이드 물질의 화학식은 GedAseSef일 수 있다. 여기에서, a, b, c, d, e 및 f는 1보다 큰 자연수일 수 있다.
여기에서, "화학양론이 다르다"는 것은 a가 d와 다르거나, b가 e와 다르거나, c가 f와 다를 수 있다는 것을 의미한다. 즉, "화학양론이 다르다"는 것은 제1 칼코게나이드 물질에 포함된 원소들 사이의 결합 비율이 제2 칼코게나이드 물질에 포함된 원소들 사이의 결합 비율과 다르다는 것을 의미한다.
또 다른 예로, 제1 칼코게나이드 물질은 제2 칼코게나이드 물질은 서로 동일한 물질일 수 있다. 또한, 제1 칼코게나이드 물질의 화학양론은 제2 칼코게나이드 물질의 화학양론과 동일할 수 있다. 하지만, 제1 칼코게나이드 물질의 증착 조건이 제2 칼코게나이드 물질의 증착 조건과 다를 수 있다. 여기서 "증착 조건"은, 증착 방법일 수도 있고, 동일한 증착 방법에서 공정 조건일 수도 있다.
예를 들어, 칼코게나이드 물질은 물리적 기상 증착법(Physical Vapor Deposition, PCD) 또는 화학적 기상 증착법(Chemical Vapor Deposition, CVD)을 이용하여 형성될 수 있다.
칼코게나이드 물질은 어떤 증착 방법으로 증착하느냐에 따라, 동일한 화학양론을 가져도 서로 다른 특성을 보일 수 있다. 또한, 동일한 증착 방법을 이용하여 제1 칼코게나이드 물질 및 제2 칼코게나이드 물질을 증착하여도, 제1 칼코게나이드층(111a)를 증착하는 공정 조건이 제2 칼코게나이드층(111b)를 증착하는 공정 조건이 다르면, 제1 칼코게나이드 물질 및 제2 칼코게나이드 물질은 서로 다른 특성을 보일 수 있다.
덧붙여, 제1 칼코게나이드층(111a) 및 제2 칼코게나이드층(111b)이 서로 접하여도, 제1 칼코게나이드층(111a) 및 제2 칼코게나이드층(111b) 사이의 층 구분이 될 수도 있다.
본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치에서, 제1 선택 소자층(110)에 포함되는 제1 칼코게나이드 물질 및 제2 칼코게나이드 물질은 제1 메모리층(120)에 포함되지 않을 수 있다. 즉, 제1 선택 소자층(110)에 포함된 칼코게나이드 물질들은 제1 메모리층(120)에 포함되지 않을 수 있다.
제1 메모리층(120)이 상변화 메모리 층으로 제3 칼코게나이드 물질을 포함할 경우, 제3 칼코게나이드 물질은 제1 칼코게나이드층(111a)에 포함된 제1 칼코게나이드 물질 및 제2 칼코게나이드층(111b)에 포함된 제2 칼코게나이드 물질과 다를 수 있다.
제1 칼코게나이드층(111a) 및 제2 칼코게나이드층(111b) 중 적어도 하나에, 탄소(C), 질소(N) 및 붕소(B) 중 적어도 하나가 도핑될 수 있다. 즉, 제1 칼코게나이드층(111a) 및 제2 칼코게나이드층(111b) 중 적어도 하나는 도핑된 탄소(C), 질소(N) 및 붕소(B) 중 적어도 하나를 포함할 수 있다.
일 예로, 제1 칼코게나이드층(111a) 및 제2 칼코게나이드층(111b) 중 하나의 층에, 탄소(C), 질소(N) 및 붕소(B) 중 적어도 하나가 도핑될 수 있다. 예를 들어, 제1 칼코게나이드층(111a)에 탄소(C), 질소(N) 및 붕소(B) 중 적어도 하나가 도핑될 경우, 제2 칼코게나이드층(111b)에 불순물이 도핑되지 않을 수 있다. 반대로, 제2 칼코게나이드층(111b)에 탄소(C), 질소(N) 및 붕소(B) 중 적어도 하나가 도핑될 경우, 제1 칼코게나이드층(111a)에 불순물이 도핑되지 않을 수 있다.
다른 예로, 제1 칼코게나이드층(111a) 및 제2 칼코게나이드층(111b)에, 탄소(C), 질소(N) 및 붕소(B) 중 적어도 하나가 도핑될 수 있다. 제1 칼코게나이드층(111a) 및 제2 칼코게나이드층(111b)에, 동일한 불순물이 도핑될 수 있다. 하지만, 제1 칼코게나이드층(111a)에 도핑된 불순물의 농도는 제2 칼코게나이드층(111b)에 도핑된 불순물의 농도와 다를 수 있다.
또 다른 예로, 제1 칼코게나이드층(111a)에 도핑된 불순물은 제2 칼코게나이드층(111b)에 도핑된 불순물과 다를 수 있다.
도 5에서 도시되는 것과 같이, 제1 선택 소자층(110)은 제2 칼코게나이드층(111b)을 중심으로, 제1 칼코게나이드층(111a)이 상하부에 배치될 수 있다. 제1 선택 소자층(110)은 3층의 칼코게나이드층을 포함할 수 있다.
제1 칼코게나이드층(111a)은 제2 칼코게나이드층(111b) 및 제1 하부 전극(130) 사이와, 제2 칼코게나이드층(111b) 및 제1 중간 전극(131) 사이에 배치될 수 있다. 인접하는 제1 칼코게나이드층(111a) 및 제2 칼코게나이드층(111b)은 서로 접할 수 있다.
예를 들어, 제1 하부 전극(130) 및 제1 중간 전극(131)에 인접하는 제1 칼코게나이드층(111a)은 작은 Ioff 물질을 포함할 수 있다. 한편, 제1 칼코게나이드층(111a) 사이에 배치되는 제2 칼코게나이드층(111b)은 문턱 전압의 편차(ΔVth)가 작은 물질을 포함할 수 있다.
이를 통해, 제1 하부 전극(130) 및 제1 중간 전극(131)의 계면에서는 Ioff를 줄여주면서, Vth의 산포가 작은 제1 선택 소자층(110)을 디자인할 수 있다.
일 예로, 제1 칼코게나이드층(111a)에 포함된 제1 칼코게나이드 물질은 비소(As), 게르마늄(Ge), 셀레늄(Se) 및 실리콘(Si)을 포함하는 4원계 화합물이고, 제2 칼코게나이드층(111b)에 포함된 제2 칼코게나이드 물질은 게르마늄(Ge), 텔루륨(Te) 및 실리콘(Si)을 포함하는 4원계 화합물, 또는 비소(As), 게르마늄(Ge), 셀레늄(Se), 텔루륨(Te) 및 실리콘(Si)을 포함하는 5원계 화합물일 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
다른 예로, 제1 칼코게나이드층(111a)에 포함된 제1 칼코게나이드 물질과, 제2 칼코게나이드층(111b)에 포함된 제2 칼코게나이드 물질은 비소(As), 게르마늄(Ge), 셀레늄(Se) 및 실리콘(Si)을 포함하는 4원계 화합물일 수 있다. 하지만, 제2 칼코게나이드층(111b)에 탄소(C), 질소(N) 및 붕소(B) 중 적어도 하나가 도핑될 수 있지만, 제1 칼코게나이드층(111a)에는 상술한 불순물이 도핑되지 않을 수 있다.
또 다른 예로, 제1 칼코게나이드층(111a)에 포함된 제1 칼코게나이드 물질은 비소(As), 게르마늄(Ge), 셀레늄(Se) 및 실리콘(Si)을 포함하는 4원계 화합물이고, 제2 칼코게나이드층(111b)에 포함된 제2 칼코게나이드 물질은 게르마늄(Ge), 텔루륨(Te) 및 실리콘(Si)을 포함하는 4원계 화합물, 또는 비소(As), 게르마늄(Ge), 셀레늄(Se), 텔루륨(Te) 및 실리콘(Si)을 포함하는 5원계 화합물일 수 있다. 또한, 제2 칼코게나이드층(111b)에 탄소(C), 질소(N) 및 붕소(B) 중 적어도 하나가 도핑될 수 있지만, 제1 칼코게나이드층(111a)에는 상술한 불순물이 도핑되지 않을 수 있다.
제1 층간 절연막(190)은 기판(100) 상에 형성될 수 있다. 제1 층간 절연막(190)은 제1 도전 라인(50) 및 제2 도전 라인(60) 사이에 배치된 복수의 제1 메모리 셀(MC_1)의 측벽을 감쌀 수 있다. 제1 층간 절연막(190)은 산화막, 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZene), USG (Undoped Silicate Glass), BSG (Boro Silicate Glass), PSG (Phospho Silicate Glass), BPSG (BoroPhospho Silicate Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass) 및 HDP(high density plasma) 중 적어도 하나를 포함할 수 있다. 제1 층간 절연막(180)은 단일층일수도 있고, 복수의 층이 적층된 것일 수도 있다.
도 6은 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 도면이다. 도 7은 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 도면이다. 도 8은 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 5를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 6 내지 도 8은 도 3의 P 영역을 확대하여 도시한 도면이다.
또한, 제1 칼코게나이드층(112a, 113a)에 포함된 제1 칼코게나이드 물질 및 제2 칼코게나이드층(112b, 113b)에 포함된 제2 칼코게나이드 물질에 대한 설명은 도 1 내지 도 5를 이용하여 설명한 제1 칼코게나이드 물질 및 제2 칼코게나이드 물질과 동일하거나 유사할 수 있다.
도 6을 참고하면, 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치에서, 제1 선택 소자층(110)는 하나 이상의 제1 칼코게나이드층(112a)과, 하나 이상의 제2 칼코게나이드층(112b)을 포함할 수 있다.
제1 칼코게나이드층(112a)에 포함된 제1 칼코게나이드 물질은 제2 칼코게나이드층(112b)에 포함된 제2 칼코게나이드 물질과 다른 물질일 수 있다. 또는, 제1 칼코게나이드 물질은 제2 칼코게나이드 물질은 서로 동일한 물질이지만, 화학양론이 다를 수 있다.
제1 선택 소자층(110)이 복수의 제1 칼코게나이드층(112a)과, 복수의 제2 칼코게나이드층(112b)을 포함할 때, 제1 선택 소자층(110)은 교대로 적층된 제1 칼코게나이드층(112a)과 제2 칼코게나이드층(112b)을 포함할 수 있다.
도 6에서, 제1 선택 소자층(110) 중 제1 하부 전극(130)에 가장 인접한 칼코게나이드층은 제1 칼코게나이드층(112a)일 수 있고, 제1 선택 소자층(110) 중 제1 중간 전극(131)에 가장 인접한 칼코게나이드층은 제2 칼코게나이드층(112b)일 수 있지만, 이에 제한되는 것은 아니다.
서로 인접하는 제1 칼코게나이드층(112a)과 제2 칼코게나이드층(112b)은 서로 접할 수 있다.
도 6에서, 제1 선택 소자층(110)은 두 개의 제1 칼코게나이드층(112a) 및 두 개의 제2 칼코게나이드층(112b)을 포함하는 것으로 도시하였지만, 본 발명의 기술적 사상은 이에 제한되는 것은 아니다.
제1 선택 소자층(110)은 하나의 제1 칼코게나이드층(112a)과, 하나의 제2 칼코게나이드층(112b)을 포함할 수도 있다. 또는, 제1 선택 소자층(110)은 3개 이상의 제1 칼코게나이드층(112a)과, 3개 이상의 제2 칼코게나이드층(112b)을 포함할 수도 있다.
또한, 도 6에서, 제1 선택 소자층(110)은 서로 다른 두 개의 칼코게나이드층 즉, 제1 칼코게나이드층(112a) 및 제2 칼코게나이드층(112b)을 포함하는 것으로 도시하였지만, 본 발명의 기술적 사상은 이에 제한되는 것은 아니다.
제1 선택 소자층(110)은 제3 칼코게나이드층을 더 포함할 수도 있다. 제3 칼코게나이드층에 포함된 칼코게나이드 물질은 제1 칼코게나이드층(112a)에 포함된 제1 칼코게나이드 물질 및 제2 칼코게나이드층(112b)에 포함된 제2 칼코게나이드 물질과 다를 수 있다. 또는, 제3 칼코게나이드층에 포함된 칼코게나이드 물질은 제1 칼코게나이드층(112a)에 포함된 제1 칼코게나이드 물질과 동일하지만, 화학양론이 다를 수 있다. 또는, 제3 칼코게나이드층에 포함된 칼코게나이드 물질은 제2 칼코게나이드층(112b)에 포함된 제2 칼코게나이드 물질과 동일하지만, 화학양론이 다를 수 있다.
제1 선택 소자층(110)은 다층의 칼코게나이드층을 포함하므로, 제1 선택 소자층(110)의 점성 유동(viscous flow)을 약화시킬 수 있다. 제1 선택 소자층(110) 이후에 진행되는 후속 공정에서, 열 수지(heat budget)으로 인해 제1 선택 소자층(110) 내 또는 전극(130, 131) 및 제1 선택 소자층(110) 사이의 경계에 보이드(void)가 형성되는 것을 억제할 수 있다. 이를 통해, 비휘발성 메모리 장치의 신뢰성 및 성능이 개선될 수 있다.
도 7을 참고하면, 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치에서, 제1 선택 소자층(110)은 제1 칼코게나이드층(113a)과, 제2 칼코게나이드층(113b)과, 제1 삽입 절연층(118)을 포함할 수 있다.
제1 삽입 절연층(118)은 제1 칼코게나이드층(113a) 및 제2 칼코게나이드층(113b) 사이에 배치될 수 있다. 제1 삽입 절연층(118)은 인접하는 제1 칼코게나이드층(113a) 및 제2 칼코게나이드층(113b)과 접할 수 있다.
제1 삽입 절연층(118)은 제1 칼코게나이드층(113a) 및 제2 칼코게나이드층(113b) 사이의 원자 이동을 방지하는 원자 확산 방지층의 역할을 할 수 있다. 또한, 제1 삽입 절연층(118)은 제1 메모리 셀(MC_1)의 Ioff를 줄여줄 수 있다. 이를 통해, 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치는 지구력(endurance) 특성이 개선될 수 있다.
제1 삽입 절연층(118)은 절연 물질, 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 알루미늄 산화물 및 티타늄 산화물 중 적어도 하나를 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 삽입 절연층(118)의 두께가 두꺼울 경우, 제1 선택 소자층(110)을 포함하는 선택 소자(도 1의 S)의 특성이 저하될 수 있으므로, 제1 삽입 절연층(118)의 두께는 예를 들어, 50Å이하일 수 있다.
제1 칼코게나이드층(113a)에 포함된 제1 칼코게나이드 물질은 제2 칼코게나이드층(113b)에 포함된 제2 칼코게나이드 물질과 다른 물질일 수 있다. 또는, 제1 칼코게나이드 물질은 제2 칼코게나이드 물질은 서로 동일한 물질이지만, 화학양론이 다를 수 있다.
덧붙여, 제1 칼코게나이드층(113a)에 포함된 제1 칼코게나이드 물질은 제2 칼코게나이드층(113b)에 포함된 제2 칼코게나이드 물질은 서로 동일한 물질이고, 화학 양론도 동일할 수 있다. 이 때, 제1 칼코게나이드 물질의 증착 조건 및 제2 칼코게나이드 물질의 증착 조건은 동일할 수도 있고, 서로 다를 수도 있다.
도 7에서, 제1 선택 소자층(110)은 두 개의 칼코게나이드층을 포함하는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
덧붙여, 제1 삽입 절연층(118)은 하나인 것으로 도시되었지만, 본 발명의 기술적 사상은 이에 제한되는 것은 아니다. 제1 선택 소자층(110)이 n개의 칼코게나이드층을 포함할 경우, 제1 선택 소자층(110)은 1보다 크고 n-1보다 작은 수의 제1 삽입 절연층(118)을 포함할 수 있다.
도 8을 참고하면, 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치에서, 제1 선택 소자층(110)은 제1 칼코게나이드층(113a)과, 제2 칼코게나이드층(113b)과, 제1 도전성 삽입층(119)을 포함할 수 있다.
제1 도전성 삽입층(119)은 제1 칼코게나이드층(113a) 및 제2 칼코게나이드층(113b) 사이에 배치될 수 있다. 제1 도전성 삽입층(119)은 인접하는 제1 칼코게나이드층(113a) 및 제2 칼코게나이드층(113b)과 접할 수 있다.
제1 도전성 삽입층(119)은 제1 칼코게나이드층(113a) 및 제2 칼코게나이드층(113b) 사이에서 제1 칼코게나이드 물질 및 제2 칼코게나이드 물질의 원자 이동을 방지하는 원자 확산 방지층의 역할을 할 수 있다. 또한, 제1 도전성 삽입층(119)은 선택 소자(도 1의 S)의 임계 전압(Vth)을 줄여줄 수 있다. 이를 통해, 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치는 지구력(endurance) 특성이 개선될 수 있다.
제1 도전성 삽입층(119)은 제1 칼코게나이드 물질 및 제2 칼코게나이드 물질의 확산을 방지할 수 있는 물질을 포함할 수 있다. 제1 도전성 삽입층(119)은 금속성 도전 물질, 예를 들어, 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 탄탈륨 및 탄탈륨 질화물 중 적어도 하나를 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 도전성 삽입층(119)의 두께는 예를 들어, 20Å 이상 150Å이하일 수 있다.
제1 칼코게나이드층(113a)에 포함된 제1 칼코게나이드 물질은 제2 칼코게나이드층(113b)에 포함된 제2 칼코게나이드 물질과 다른 물질일 수 있다. 또는, 제1 칼코게나이드 물질은 제2 칼코게나이드 물질은 서로 동일한 물질이지만, 화학양론이 다를 수 있다.
덧붙여, 제1 칼코게나이드층(113a)에 포함된 제1 칼코게나이드 물질은 제2 칼코게나이드층(113b)에 포함된 제2 칼코게나이드 물질은 서로 동일한 물질이고, 화학 양론도 동일할 수 있다. 이 때, 제1 칼코게나이드 물질의 증착 조건 및 제2 칼코게나이드 물질의 증착 조건은 동일할 수도 있고, 서로 다를 수도 있다.
도 8에서, 제1 선택 소자층(110)은 두 개의 칼코게나이드층을 포함하는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
덧붙여, 제1 도전성 삽입층(119)은 하나인 것으로 도시되었지만, 본 발명의 기술적 사상은 이에 제한되는 것은 아니다. 제1 선택 소자층(110)이 n개의 칼코게나이드층을 포함할 경우, 제1 선택 소자층(110)은 1보다 크고 n-1보다 작은 수의 제1 도전성 삽입층(119)을 포함할 수 있다.
도 9는 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 5를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
참고적으로, 도 9는 도 2의 B - B를 따라서 절단한 단면도이다.
도 9를 참고하면, 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치에서, 제1 메모리 셀(MC_1)은 제1 메모리층(120)의 측벽 상에 배치되는 스페이서(135)를 더 포함할 수 있다.
스페이서(135)는 제2 도전 라인(60)과 제1 중간 전극(131) 사이에 배치될 수 있다. 스페이서(135)는 제1 도전 라인(50) 및 제2 도전 라인(60)이 교차되는 영역 내로 한정되어 형성될 수 있다.
스페이서(135)는 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있지만, 이에 제한되는 것은 아니다.
스페이서(135)는 라이너 형상으로 증착되었다가 측벽 부분만을 남기는 방식으로 형성되므로, 상부가 하부에 비해서 좁게 형성될 수 있다. 즉, 스페이서(135)의 폭은 위로 갈수록 좁아질 수 있다.
제1 메모리층(120)은 스페이서(135)에 의해 정의되는 공간의 적어도 일부를 채워서 형성될 수 있다. 이로 인해, 제1 중간 전극(131)에서 멀어짐에 따라, 제1 메모리층(120)의 폭은 감소할 수 있다.
좀 더 구체적으로, 제1 중간 전극(131)에서 멀어짐에 따라, 제1 메모리층(120)의 제2 방향(Y)으로의 폭은 증가할 수 있다.
제1 메모리층(120)은 서로 마주보는 제1 면(120a) 및 제2 면(120b)를 포함할 수 있다. 제1 메모리층(120)의 제1 면(120a)는 제1 상부 전극(132)에 인접하고, 제1 메모리층(120)의 제2 면(120b)는 제1 중간 전극(131) 또는 제1 선택 소자층(110)에 인접할 수 있다.
이 때, 제2 방향(Y)으로 제1 메모리층(120)의 제1 면(120a)의 폭(W12)는 제2 방향(Y)으로 제1 메모리층(120)의 제2 면(120b)의 폭(W11)보다 크다.
한편, 도 9에 대응되는 도 2의 A - A를 따라서 절단한 단면도는 도 3과 실질적으로 동일할 수 있다. 즉, 제1 방향(X)으로 절단한 단면도에는 스페이서(135)가 보이지 않을 수도 있다.
도 9의 비휘발성 메모리 장치에서, 제1 메모리층(120)의 제1 면(120a)의 면적은 제1 메모리층(120)의 제2 면(120b)의 면적보다 클 수 있다. 즉, 제1 중간 전극(131) 상에 스페이서(135)가 배치됨으로써, 제1 메모리층(120)의 제1 면(120a)의 면적은 제1 메모리층(120)의 제2 면(120b)의 면적보다 클 수 있다.
도 9에서, 제1 상부 전극(132)은 스페이서(135)에 의해 정의되는 공간 내에 형성되는 것으로 도시되었지만, 이에 제한되는 것은 아니다.
도 10는 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치의 메모리 셀 어레이를 개략적으로 도시한 레이아웃도이다. 도 11은 도 10의 A - A를 따라서 절단한 단면도이다. 도 12는 도 10의 B - B를 따라서 절단한 단면도이다. 도 13 내지 도 16은 도 11의 Q 영역을 확대하여 도시한 도면들이다. 설명의 편의상, 도 2 내지 도 8을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
참고적으로, 도 11의 P 영역을 확대하여 도시된 도면은 도 5 내지 도 8 중 어느 하나일 수 있다.
도 10 내지 도 16을 참고하면, 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치는 복수의 제3 도전 라인(70)과, 복수의 제2 메모리 셀(MC_2)을 포함할 수 있다.
복수의 제3 도전 라인(70)은 복수의 제2 도전 라인(60) 상에 형성될 수 있다. 복수의 제3 도전 라인(70)은 복수의 제2 도전 라인(60)과 이격되어 형성될 수 있다. 복수의 제2 도전 라인(60)은 복수의 제3 도전 라인(70)과 복수의 제1 도전 라인(50) 사이에 배치될 수 있다.
복수의 제3 도전 라인(70)은 제1 방향(X)으로 서로 나란하게 연장될 수 있다.
도 10에서, 복수의 제1 도전 라인(50) 및 복수의 제3 도전 라인(70)은 서로 평행하게 연장되고, 복수의 제2 도전 라인(60)의 연장 방향에 직교하는 것으로 도시하였지만, 본 발명의 기술적 사상은 이에 제한되는 것은 아니다.
복수의 제1 도전 라인(50), 복수의 제2 도전 라인(60), 및 복수의 제3 도전 라인(70)은 각각 복수의 워드 라인 또는 복수의 비트 라인을 구성할 수 있다. 일 예에서, 복수의 제1 도전 라인(50) 및 복수의 제3 도전 라인(70)은 각각 복수의 비트 라인을 구성하고, 복수의 제2 도전 라인(60)은 각각 공통 워드 라인을 구성할 수 있다. 다른 예에서, 복수의 제1 도전 라인(50) 및 복수의 제3 도전 라인(70)은 각각 복수의 워드 라인을 구성하고, 복수의 제2 도전 라인(60)은 각각 공통 비트 라인을 구성할 수 있다.
복수의 제1 도전 라인(50)과 복수의 제2 도전 라인(60)과의 사이의 복수의 교차 지점에는 각각 복수의 제1 메모리 셀(MC_1)이 배치되고, 복수의 제2 도전 라인(60)과 복수의 제3 도전 라인(70)과의 사이의 복수의 교차 지점에는 각각 복수의 제2 메모리 셀(MC_2)이 배치될 수 있다.
복수의 제2 도전 라인(60)과 복수의 제3 도전 라인(70)과의 사이의 복수의 교차 지점에서, 복수의 제2 메모리 셀(MC_2)은 각각 서로 교차하는 제2 도전 라인(60)과 제3 도전 라인(70) 사이에 배치될 수 있다.
복수의 제2 메모리 셀(MC_2)은 각각 제3 방향(Z)으로 연장되는 필라 모양일 수 있다.
복수의 제2 메모리 셀(MC_2)은 각각 제2 메모리층(220)과, 제2 선택 소자층(210)과, 제2 상부 전극(232)과, 제2 하부 전극(230)과, 제2 중간 전극(231)을 포함할 수 있다.
제2 상부 전극(232) 및 제2 하부 전극(230)은 서로 간에 이격되어 있을 수 있다. 제2 상부 전극(232)은 예를 들어, 복수의 제3 도전 라인(70) 중 하나와 연결될 수 있다. 제2 하부 전극(230)은 예를 들어, 복수의 제2 도전 라인(60) 중 하나와 연결될 수 있다.
제2 선택 소자층(210) 및 제2 메모리층(220)은 제2 상부 전극(232)과 제2 하부 전극(230) 사이에 배치될 수 있다.
제2 선택 소자층(210)은 제2 상부 전극(232)과 제2 하부 전극(230) 사이에 배치될 수 있다. 예를 들어, 제2 선택 소자층(210)은 제2 상부 전극(232)보다 제2 하부 전극(230)에 인접하여 형성될 수 있다. 제2 선택 소자층(210)은 제2 하부 전극(230)과 전기적으로 연결될 수 있다.
제2 메모리층(220)은 제2 상부 전극(232)과 제2 선택 소자층(210) 사이에 배치될 수 있다. 예를 들어, 제2 메모리층(220)은 제2 하부 전극(230)보다 제2 상부 전극(232)에 인접하여 형성될 수 있다. 제2 메모리층(220)은 제2 상부 전극(232)과 전기적으로 연결될 수 있다.
제2 중간 전극(231)은 제2 메모리층(220)과 제2 선택 소자층(210) 사이에 배치될 수 있다. 제2 중간 전극(231)은 제2 메모리층(220) 및 제2 선택 소자층(210)과 각각 전기적으로 연결될 수 있다.
제2 메모리층(220)은 전계에 따라 저항이 변화되는 저항 변화층을 포함할 수 있다. 제2 메모리층(220)은 전이금속 산화물(transition metal oxide)을 포함하거나, 온도에 따라 저항이 변화하는 상변화 (phase change) 물질을 포함하거나, 자성체로 이루어지는 2 개의 전극과, 이들 2 개의 자성체 전극 사이에 개재되는 유전체를 포함하는 MTJ (Magnetic Tunnel Junction) 구조를 가질 수 있다.
도 13 내지 도 16에서, 제2 선택 소자층(210)은 2층 이상의 칼코게나이드층을 포함할 수 있다. 예를 들어, 제2 선택 소자층(210)은 제4 칼코게나이드층(211a, 212a, 213a)과 제5 칼코게나이드층(211b, 212b, 213b)을 포함할 수 있다.
제4 칼코게나이드층(211a, 212a, 213a)은 제4 칼코게나이드 물질을 포함하고, 제5 칼코게나이드층(211b, 212b, 213b)은 제5 칼코게나이드 물질을 포함할 수 있다.
도 13의 제4 칼코게나이드층(211a)과 제5 칼코게나이드층(211b)에 대한 설명은 도 5를 이용하여 설명한 것과 실질적으로 동일할 수 있다. 도 14의 제4 칼코게나이드층(212a)과 제5 칼코게나이드층(212b)에 대한 설명은 도 6을 이용하여 설명한 것과 실질적으로 동일할 수 있다. 또한, 도 15 및 도 16의 제4 칼코게나이드층(213a)과 제5 칼코게나이드층(213b)에 대한 설명은 도 7 및 도 8을 이용하여 설명한 것과 실질적으로 동일할 수 있다.
도 15 및 도 16과 같이, 제2 선택 소자층(210)은 제2 삽입 절연층(218) 또는 제2 금속성 삽입층(219)를 더 포함할 수도 있다.
본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치에서, 제2 선택 소자층(210)에 포함되는 제4 칼코게나이드 물질 및 제5 칼코게나이드 물질은 제2 메모리층(220)에 포함되지 않을 수 있다. 즉, 제2 선택 소자층(210)에 포함된 칼코게나이드 물질들은 제2 메모리층(220)에 포함되지 않을 수 있다.
제2 메모리층(220)이 상변화 메모리 층으로 제6 칼코게나이드 물질을 포함할 경우, 제6 칼코게나이드 물질은 제4 칼코게나이드층(211a, 212a, 213a)에 포함된 제4 칼코게나이드 물질 및 제5 칼코게나이드층(211b, 212b, 213b)에 포함된 제5 칼코게나이드 물질과 다를 수 있다.
제1 메모리 셀(MC_1)에 포함된 제1 선택 소자층(110)의 구조는 도 5 내지 도 8을 이용하여 설명한 구조 중 하나일 수 있다. 또한, 제2 메모리 셀(MC_2)에 포함된 제2 선택 소자층(210)의 구조는 도 13 내지 도 16을 이용하여 설명한 구조 중 하나일 수 있다.
일 예로, 제1 메모리 셀(MC_1)에 포함된 제1 선택 소자층(110)의 구조는 제2 메모리 셀(MC_2)에 포함된 제2 선택 소자층(210)의 구조와 동일할 수 있다. 다른 예로, 제1 메모리 셀(MC_1)에 포함된 제1 선택 소자층(110)의 구조는 제2 메모리 셀(MC_2)에 포함된 제2 선택 소자층(210)의 구조와 다를 수 있다.
또 다른 예로, 제1 메모리 셀(MC_1)에 포함된 제1 선택 소자층(110)의 구조는 제2 메모리 셀(MC_2)에 포함된 제2 선택 소자층(210)의 구조와 동일하지만, 제1 선택 소자층(110)에 포함된 칼코게나이드층은 제2 선택 소자층(210)에 포함된 칼코게나이드층과 다를 수 있다. 좀 더 구체적으로, 제1 선택 소자층(110)에 포함된 칼코게나이드 물질은 제2 선택 소자층(210)에 포함된 칼코게나이드 물질과 다를 수도 있다. 또는, 제1 선택 소자층(110)에 포함된 칼코게나이드 물질은 제2 선택 소자층(210)에 포함된 칼코게나이드 물질과 같지만, 화학양론이 다를 수 있다. 또는, 제1 선택 소자층(110)에 포함된 칼코게나이드층의 도핑은 제2 선택 소자층(210)에 포함된 칼코게나이드층의 도핑과 다를 수 있다.
제2 층간 절연막(195)은 제1 층간 절연막(190) 상에 형성될 수 있다. 제2 층간 절연막(195)은 제2 도전 라인(60) 및 제3 도전 라인(70) 사이에 배치된 복수의 제2 메모리 셀(MC_2)의 측벽을 감쌀 수 있다.
도 17은 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 도면이다. 설명의 편의를 위해, 도 2 내지 도 5와 중복되는 내용은 생략한다.
도 17에는 도 2 내지 도 8를 참조하여 설명한 비휘발성 메모리 장치의 일부 구성에서 기판(100)과 제1 도전 라인(50)과의 사이에 트랜지스터 및 복수의 배선을 포함하는 하부 구조물(310)이 더 포함된 구조를 가지는 비휘발성 메모리 장치를 예시하였다. 그러나, 본 발명의 기술적 사상에 의한 집적회로 소자는 도 17에 예시한 구성에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경이 가능하다.
도 17을 참조하면, 기판(100)에는 활성 영역(AC)을 정의하는 소자분리 영역(304)이 형성될 수 있다. 하부 구조물(310)은 기판(100)의 활성 영역(AC) 상에 형성된 게이트 구조물(320), 복수의 층간 절연막(332, 334, 336), 복수의 콘택 플러그(342, 344, 346), 및 복수의 배선(352, 354)을 포함할 수 있다.
게이트 구조물(320)은 기판(100)의 활성 영역(AC) 상에 차례로 형성된 게이트 절연막(322), 게이트(324), 및 절연 캡핑층(326)을 포함할 수 있다. 게이트 구조물(320)의 양 측벽은 게이트 스페이서(328)로 덮여 있다. 게이트 절연막(322)은 실리콘 산화물 또는 금속 산화물을 포함할 수 있다. 게이트(324)는 불순물이 도핑된 폴리실리콘, 금속, 금속 질화물, 또는 이들의 조합을 포함할 수 있다. 절연 캡핑층(326)은 질화막으로 이루어질 수 있다. 게이트 스페이서(328)는 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다.
기판(100)의 활성 영역(AC) 중 게이트 구조물(320)의 양 측에는 한 쌍의 불순물 영역(308)이 형성될 수 있다. 일부 실시예들에서, 한 쌍의 불순물 영역(308)은 N 타입 또는 P 타입 불순물을 포함할 수 있다. 한 쌍의 불순물 영역(308)에 포함된 불순물 타입에 따라 게이트 구조물(320)은 NMOS 또는 PMOS 트랜지스터를 구성할 수 있다.
게이트 구조물(320)을 덮는 층간 절연막(332)을 관통하는 콘택 플러그(342)를 통해 배선(352)이 불순물 영역(308)에 전기적으로 연결될 수 있다. 또한, 배선(352)을 덮는 층간 절연막(334)을 관통하는 콘택 플러그(344)를 통해 배선(354)이 배선(352)에 전기적으로 연결될 수 있다.
배선(354)은 층간 절연막(336)으로 덮여 있고, 층간 절연막(336) 위에는 복수의 제1 메모리 셀(MC_1)가 형성되어 있다. 콘택 플러그(346)는 배선(354)을 덮는 층간 절연막(336)을 관통하도록 형성되어 있다. 복수의 제1 메모리 셀(MC_1) 하부의 제1 도전 라인(50)은 콘택 플러그(346)를 통해 배선(354)에 전기적으로 연결될 수 있다.
복수의 층간 절연막(332, 334, 336)은 산화막으로 이루어질 수 있다. 복수의 콘택 플러그(342, 344, 346) 및 복수의 배선(352, 354)은 각각 금속, 도전성 금속 질화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 금속은 W, Al, Cu, 및 Ti 중에서 선택될 수 있지만, 이에 제한되는 것은 아니다.
본 발명의 휘발성 메모리 장치에서, 층간 절연막(336) 위의 구조는 도 9 또는 도 12에서 예시한 메모리 셀(MC_1, MC_2)의 구성을 포함할 수 있다. 또는, 도 1 내지 도 16에서 설명한 구성 대신 본 발명의 기술적 사상의 범위 내에서 예시한 메모리 셀(MC_1, MC_2)로부터 변형 및 변경된 구조를 가지는 비휘발성 메모리 장치의 구성을 포함할 수 있다.
도 17에서, 하부 구조물(310)의 구성은 단지 예시에 불과한 것으로서, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경이 가능하다. 예를 들면, 하부 구조물(310)은 단층의 배선 혹은 3 층 이상의 다중 배선 구조를 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
50, 60, 70: 도전 라인 100: 기판
110, 210: 선택 소자층 120, 220: 메모리층
MC_1, MC_2: 메모리 셀
111a, 111b, 112a, 112b, 113a, 113b: 칼코게나이드층
130, 131, 132, 230, 231, 232: 전극

Claims (20)

  1. 서로 이격된 제1 전극 및 제2 전극;
    상기 제1 전극 및 상기 제2 전극 사이에, 상기 제1 전극보다 상기 제2 전극에 인접하고, 제1 칼코게나이드층과 제2 칼코게나이드층을 포함하는 선택소자로, 상기 제1 칼코게나이드층은 제1 칼코게나이드 물질을 포함하고, 상기 제2 칼코게나이드층은 제2 칼코게나이드 물질을 포함하는 선택 소자층; 및
    상기 제1 전극 및 상기 선택 소자층 사이에, 상기 제1 칼코게나이드 물질 및 상기 제2 칼코게나이드 물질과 다른 제3 칼코게나이드 물질을 포함하는 메모리층을 포함하고,
    상기 선택 소자층은 상기 제1 칼코게나이드층과 상기 제2 칼코게나이드층 사이의 삽입 절연층을 포함하는 비휘발성 메모리 장치.
  2. 제1 항에 있어서,
    상기 제1 칼코게나이드 물질은 상기 제2 칼코게나이드 물질과 다른 비휘발성 메모리 장치.
  3. 삭제
  4. 삭제
  5. 제2 항에 있어서,
    상기 제1 칼코게나이드층과 상기 제2 칼코게나이드층은 서로 접하는 비휘발성 메모리 장치.
  6. 제1 항에 있어서,
    상기 제1 칼코게나이드 물질 및 상기 제2 칼코게나이드 물질은 동일한 물질이고,
    상기 제1 칼코게나이드 물질의 화학양론(stoichiometry)은 상기 제2 칼코게나이드 물질의 화학양론과 다른 비휘발성 메모리 장치.
  7. 제1 항에 있어서,
    상기 제1 칼코게나이드 물질 및 상기 제2 칼코게나이드 물질은 동일한 물질이고,
    상기 제1 칼코게나이드 물질의 화학양론은 상기 제2 칼코게나이드 물질의 화학양론과 동일하고,
    상기 제1 칼코게나이드 물질의 증착 조건은 상기 제2 칼코게나이드 물질의 증착 조건과 다른 비휘발성 메모리 장치.
  8. 제1 항에 있어서,
    상기 제1 칼코게나이드 물질 및 상기 제2 칼코게나이드 물질은 각각 비소(As)를 포함하는 칼코게나이드 물질을 포함하는 비휘발성 메모리 장치.
  9. 제8 항에 있어서,
    상기 제1 칼코게나이드층 및 상기 제2 칼코게나이드층 중 적어도 하나는 도핑된 탄소, 질소, 붕소 중 적어도 하나를 포함하는 비휘발성 메모리 장치.
  10. 제1 항에 있어서,
    상기 제1 칼코게나이드 물질 및 상기 제2 칼코게나이드 물질은 각각 셀레늄(Se) 계열의 칼코게나이드 물질을 포함하는 비휘발성 메모리 장치.
  11. 제1 항에 있어서,
    상기 선택 소자층은 복수의 상기 제1 칼코게나이드층과 상기 제2 칼코게나이드층을 포함하고,
    상기 제1 칼코게나이드층과 상기 제2 칼코게나이드층은 교대로 적층된 비휘발성 메모리 장치.
  12. 제1 방향으로 연장되고, 서로 나란한 복수의 제1 도전 라인;
    상기 제1 방향과 다른 제2 방향으로 연장되고, 서로 나란한 복수의 제2 도전 라인; 및
    상기 복수의 제1 도전 라인과 상기 복수의 제2 도전 라인이 교차하는 지점에서, 상기 제1 도전 라인과 상기 제2 도전 라인 사이에 배치되는 복수의 제1 메모리 셀을 포함하고,
    각각의 상기 복수의 제1 메모리 셀은 제1 선택 소자층과, 제1 메모리층을 포함하고,
    상기 제1 선택 소자층은 제1 칼코게나이드 물질을 포함하는 제1 칼코게나이드층과, 제2 칼코게나이드 물질을 포함하는 제2 칼코게나이드층을 포함하고,
    상기 제1 메모리층은 상기 제1 칼코게나이드 물질 및 상기 제2 칼코게나이드 물질과 다른 제3 칼코게나이드 물질을 포함하고,
    상기 제1 선택 소자층은 상기 제1 칼코게나이드층과 상기 제2 칼코게나이드층 사이의 원자 확산 방지층을 포함하고,
    상기 원자 확산 방지층은 절연 물질을 포함하는 비휘발성 메모리 장치.
  13. 제12 항에 있어서,
    상기 제1 메모리 셀은 상기 제1 메모리층과 상기 제1 도전 라인 사이에 배치되는 제1 전극과, 상기 제1 선택 소자층과 상기 제2 도전 라인 사이에 배치되는 제2 전극과, 상기 제1 메모리층과 상기 제1 선택 소자층 사이에 배치되는 제3 전극을 포함하는 비휘발성 메모리 장치.
  14. 제12 항에 있어서,
    상기 제2 방향과 다른 제3 방향으로 연장되고, 서로 나란한 복수의 제3 도전 라인과,
    상기 복수의 제2 도전 라인과 상기 복수의 제3 도전 라인이 교차하는 지점에서, 상기 제2 도전 라인과 상기 제3 도전 라인 사이에 배치되는 복수의 제2 메모리 셀을 더 포함하고,
    상기 복수의 제2 도전 라인은 상기 복수의 제1 도전 라인과, 상기 복수의 제3 도전 라인 사이에 배치되는 비휘발성 메모리 장치.
  15. 제14 항에 있어서,
    각각의 상기 복수의 제2 메모리 셀은 제2 선택 소자층과, 제2 메모리층을 포함하고,
    상기 제2 선택 소자층은 제4 칼코게나이드 물질을 포함하는 제4 칼코게나이드층과, 제5 칼코게나이드 물질을 포함하는 제5 칼코게나이드층을 포함하고,
    상기 제2 메모리층은 상변화 물질을 포함하고,
    상기 제2 메모리층은 상기 제4 칼코게나이드 물질 및 상기 제5 칼코게나이드 물질을 비포함하는 비휘발성 메모리 장치.
  16. 서로 이격된 제1 전극 및 제2 전극; 및
    상기 제1 전극 및 상기 제2 전극 사이에 배치되는 선택 소자층과 메모리층을 포함하고,
    상기 선택 소자층은 제1 칼코게나이드 물질을 포함하는 제1 칼코게나이드층과, 제2 칼코게나이드 물질을 포함하는 제2 칼코게나이드층과, 상기 제1 칼코게나이드층 및 상기 제2 칼코게나이드층 사이의 삽입 절연층을 포함하고,
    상기 제1 칼코게나이드 물질 및 상기 제2 칼코게나이드 물질은 각각 비소를 포함하는 3 내지 6원계의 칼코게나이드 물질 또는 셀레늄 계열의 3 내지 5원계의 칼코게나이드 물질을 포함하고,
    상기 메모리층은 전계에 따라 저항이 변화되는 저항 변화층을 포함하는 비휘발성 메모리 장치.
  17. 제16 항에 있어서,
    상기 제1 칼코게나이드층 및 상기 제2 칼코게나이드층 중 적어도 하나는 도핑된 탄소, 질소, 붕소 중 적어도 하나를 포함하는 비휘발성 메모리 장치.
  18. 제17 항에 있어서,
    상기 선택 소자층은 상기 제2 칼코게나이드층을 중심으로 상하부에 배치되는 제1 칼코게나이드층을 포함하고,
    상기 제2 칼코게나이드층은 도핑된 탄소, 질소, 붕소 중 적어도 하나를 포함하는 비휘발성 메모리 장치.
  19. 제16 항에 있어서,
    상기 메모리층은 상기 제1 칼코게나이드 물질 및 상기 제2 칼코게나이드 물질과 다른 제3 칼코게나이드 물질을 포함하는 비휘발성 메모리 장치.
  20. 서로 이격된 제1 전극 및 제2 전극;
    상기 제1 전극과 상기 제2 전극 사이의 제3 전극;
    상기 제1 전극 및 상기 제3 전극 사이의 선택 소자층; 및
    상기 제2 전극 및 상기 제3 전극 사이의 상변화 메모리(Phase-Change Memory)층을 포함하고,
    상기 선택 소자층은 제1 칼코게나이드 물질을 포함하는 제1 칼코게나이드층과, 제2 칼코게나이드 물질을 포함하는 제2 칼코게나이드층과, 상기 제1 칼코게나이드층 및 상기 제2 칼코게나이드층 사이의 삽입 절연층을 포함하고,
    상기 제1 칼코게나이드 물질 및 상기 제2 칼코게나이드 물질은 상기 상변화 메모리층에 비포함되고,
    상기 제1 칼코게나이드 물질 및 상기 제2 칼코게나이드 물질은 각각 비소를 포함하는 3 내지 5원계를 포함하는 비휘발성 메모리 장치.
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