KR102607117B1 - 가변 저항 메모리 소자 및 이의 제조 방법 - Google Patents
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Abstract
본 발명의 실시예들에 따른 가변 저항 메모리 소자는 제 1 방향으로 연장되는 제 1 도전 라인들, 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 제 2 도전 라인들, 상기 제 1 도전 라인들과 상기 제 2 도전 라인들이 교차하는 위치에 제공되는 스위칭 소자들, 상기 스위칭 소자들과 상기 제 1 도전 라인들 사이에 제공되는 가변 저항 구조체들, 상기 스위칭 소자들과 상기 제 2 도전 라인들 사이의 상부 전극들 및 상기 스위칭 소자들 사이를 채우는 제 1 절연막을 포함한다. 상기 제 1 절연막의 상면은 상기 상부 전극들의 하면과 상면 사이에 배치된다.
Description
본 발명은 반도체에 관한 것으로, 보다 상세하게는 가변 저항 메모리 소자 및 이의 제조 방법에 관한 것이다.
반도체 소자들은 메모리 소자 및 논리 소자로 구분될 수 있다. 메모리 소자는 데이터를 저장하는 소자이다. 일반적으로, 반도체 메모리 장치는 크게 휘발성(volatile) 메모리 장치와, 비휘발성(nonvolatile) 메모리 장치로 구분될 수 있다. 휘발성 메모리 장치는 전원의 공급이 중단되면, 저장된 데이터가 소멸하는 메모리 장치로서, 예를 들어 DRAM(Dynamic Random Access Memory) 및 SRAM(Static Random Access Memory) 등이 있다. 그리고 비휘발성 메모리 장치는 전원의 공급이 중단되더라도 저장된 데이터가 소멸되지 않는 메모리 장치로서, 예를 들어, PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(Flash Memory Device) 등이 있다.
또한, 최근에는 반도체 메모리 장치의 고성능화 및 저전력화 추세에 맞추어, FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory) 및 PRAM(Phase-Change Random Access Memory)과 같은 차세대 반도체 메모리 장치들이 개발되고 있다. 이러한 차세대 반도체 메모리 장치들을 구성하는 물질들은 전류 또는 전압에 따라, 그 저항값이 달라지며, 전류 또는 전압 공급이 중단되더라도 저항값을 그대로 유지하는 특성을 갖는다.
본 발명이 해결하고자 하는 과제는 가변 저항 메모리 소자의 전기적 특성을 향상시키며, 공정 단순화를 달성할 수 있는 제조 방법을 제공하는데 있다.
본 발명의 개념에 따른 가변 저항 메모리 소자는 제 1 방향으로 연장되는 제 1 도전 라인들; 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 제 2 도전 라인들; 상기 제 1 도전 라인들과 상기 제 2 도전 라인들이 교차하는 위치에 제공되는 스위칭 소자들; 상기 스위칭 소자들과 상기 제 1 도전 라인들 사이에 제공되는 가변 저항 구조체들; 상기 스위칭 소자들과 상기 제 2 도전 라인들 사이의 상부 전극들; 및 상기 스위칭 소자들 사이를 채우는 제 1 절연막을 포함하고, 상기 제 1 절연막의 상면은 상기 상부 전극들의 하면과 상면 사이에 배치될 수 있다.
본 발명의 개념에 따른 가변 저항 메모리 소자는 제 1 방향으로 연장되는 제 1 도전 라인들; 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 제 2 도전 라인들; 상기 제 1 도전 라인들과 상기 제 2 도전 라인들이 교차하는 위치에 제공되는 스위칭 소자들; 상기 스위칭 소자들과 상기 제 1 도전 라인들 사이에 제공되는 가변 저항 구조체들; 상기 스위칭 소자들과 상기 제 2 도전 라인들 사이의 상부 전극들; 상기 스위칭 소자들 사이를 채우는 제 1 절연막; 및 상기 제 1 절연막 상에 제공되고 상기 제 2 도전 라인들 사이를 채우고, 상기 제 1 절연막보다 유전 상수가 큰 제 3 절연막을 포함하고, 상기 제 1 절연막의 하면은 상기 가변 저항 구조체들의 상면보다 높을 수 있다.
본 발명의 개념에 따른 가변 저항 메모리 소자의 제조 방법은 기판 상에 2차원적으로 배열되는 가변 저항 구조체들을 형성하는 것; 상기 가변 저항 구조체들 상에 스위칭 소자들 및 상기 스위칭 소자들 상의 상부 전극들을 포함하는 상부 구조체들을 형성하는 것; 및 상기 상부 구조체들 사이를 채우는 제 1 절연막을 형성하는 것을 포함하고, 상기 제 1 절연막의 상면은 상기 상부 전극들의 하면보다 높고, 상기 제 1 절연막을 형성하는 것은: 유동성 기상 증착 방법으로 상기 상부 구조체들 사이에 예비 절연막을 형성하는 것; 및 상기 예비 절연막을 경화하는 것을 포함할 수 있다.
본 발명의 개념에 따른 가변 저항 메모리 소자는 저유전상수의 메모리 셀 간의 크로스톡을 개선할 수 있다. 또한, 본 발명의 개념에 따른 가변 저항 메모리 소자의 제조 방법은 메모리 셀간의 보이드 발생을 완화할 수 있다. 또한, 평탄화 공정을 용이하게 수행할 수 있다.
도 1은 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 개념도이다.
도 2는 도 1의 메모리 셀 스택들을 설명하기 위한 회로도이다.
도 3은 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 평면도이다.
도 4는 도 3의 A-A'선 및 B-B'선에 따른 단면도이다.
도 5는 도 4의 A 영역의 확대도이다.
도 6은 본 발명의 실시예들에 따른 도 4의 A 영역의 확대도이다.
도 7은 본 발명의 실시예들에 따른 도 4의 A 영역의 확대도이다.
도 8 내지 도 16은 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 도 3의 I-I'선 및 II-II'선에 따른 단면도들이다.
도 2는 도 1의 메모리 셀 스택들을 설명하기 위한 회로도이다.
도 3은 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 평면도이다.
도 4는 도 3의 A-A'선 및 B-B'선에 따른 단면도이다.
도 5는 도 4의 A 영역의 확대도이다.
도 6은 본 발명의 실시예들에 따른 도 4의 A 영역의 확대도이다.
도 7은 본 발명의 실시예들에 따른 도 4의 A 영역의 확대도이다.
도 8 내지 도 16은 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 도 3의 I-I'선 및 II-II'선에 따른 단면도들이다.
도 1은 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 개념도이다. 도 1을 참조하면, 본 발명의 실시예들에 다른 가변 저항 메모리 소자는 기판(100) 상에 차례로 적층된 복수의 메모리 셀 스택들(MCA)을 포함할 수 있다. 상기 메모리 셀 스택들(MCA) 각각은 2차원적으로 배열된 복수의 가변 저항 메모리 셀들을 포함할 수 있다. 본 발명의 실시예들에 따른 가변 저항 메모리 소자는 메모리 셀 스택들(MCA) 사이에 배치되고 메모리 셀들의 기입, 독출 및 소거를 위한 복수의 도전 라인들을 포함할 수 있다. 도 1에는 5개의 메모리 셀 스택들(MCA)이 도시되었으나, 본 발명의 실시예들은 이에 한정되지 않는다.
도 2는 도 1의 메모리 셀 스택들을 설명하기 위한 회로도이다. 도 2에서는 하나의 메모리 셀 스택들(MCA1)이 도시되었다. 제 1 메모리 셀 스택(MCA1)은 제 1 도전 라인들(CL1)과 제 2 도전 라인들(CL2)의 교차점들 각각에 메모리 셀(MC)을 포함할 수 있다. 도시를 생략하였으나, 상기 제 1 메모리 셀 스택(MCA1) 상에 제 2 메모리 셀 스택이 제공될 수 있다. 상기 제 2 메모리 셀 스택은 상기 제 1 메모리 셀 스택(MCA1)과 유사하게 제 3 도전 라인들과 제 4 도전 라인들의 교차점에 제공된 메모리 셀들을 포함할 수 있다. 일 예로, 상기 제 3 도전 라인들은 상기 제 2 도전 라인들(CL2)과 수직으로 이격된 별개의 도전 라인일 수 있다. 이와는 달리, 상기 제 2 메모리 셀 스택은 상기 제 1 메모리 셀 스택(MCA1)과 상기 제 2 도전 라인들(CL2)을 공유할 수 있으며, 이 경우 상기 제 3 도전 라인들은 상기 제 2 도전 라인들(CL2)에 해당할 수 있다.
제 1 메모리 셀 스택(MCA1)을 구성하는 메모리 셀들(MC)은 기판 상에 행 및 열을 이루며 2차원적으로 배열될 수 있다. 상기 메모리 셀들(MC) 각각은 스위칭 소자 및 가변 저항 구조체를 포함할 수 있다. 상기 제 1 도전 라인들(CL1)이 상기 제 2 도전 라인들(CL2)과 기판 사이에 제공되는 경우, 각 메모리 셀(MC)에서, 상기 스위칭 소자는 상기 기판과 상기 가변 저항 구조체 사이에 제공될 수 있다. 이와는 달리, 상기 가변 저항 구조체가 상기 기판과 상기 스위칭 소자 사이에 제공될 수 있다. 상기 스위칭 소자는 상기 제 1 도전 라인들(CL1) 및 상기 제 2 도전 라인들(CL2)의 교차점들에 각각 배치되며, 인접 교차점들에 배치된 스위칭 소자들과 물리적으로 분리될 수 있다. 상기 가변 저항 구조체는 상기 제 1 도전 라인들(CL1) 및 상기 제 2 도전 라인들(CL2)의 교차점들에 각각 배치되며, 인접 교차점들에 배치된 스위칭 소자들과 물리적으로 분리될 수 있다. 이와는 달리, 물리적으로 연결된 하나의 가변 저항 구조체가 복수의 메모리 셀들(MC) 사이에 공유될 수 있다. 일 예로, 상기 가변 저항 구조체는 평면적 관점에서 상기 제 1 도전 라인들(CL1) 또는 상기 제 2 도전 라인들(CL2)의 연장 방향을 따라 연장되는 라인 형상을 가질 수 있다.
도 3은 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 평면도이다. 도 4는 도 3의 A-A'선 및 B-B'선에 따른 단면도이다. 도 5는 도 4의 A 영역의 확대도이다.
도 3 내지 도 5를 참조하여, 기판(100) 상에 메모리 셀 스택이 제공될 수 있다. 일 예로, 상기 메모리 셀 스택은 도 1 및 도 2를 참조하여 설명된 메모리 셀 스택들(MCA) 중 하나에 해당될 수 있다. 상기 메모리 셀 스택은 상기 기판(100) 상에 차례로 제공되는 제 1 도전 라인들(CL1) 및 제 2 도전 라인들(CL2) 사이에 배치될 수 있다. 상기 제 1 도전 라인들(CL1)은 상기 기판(100)의 상면과 실질적으로 평행하는 제 1 방향(D1)을 따라 연장되고, 상기 제 2 도전 라인들(CL2)은 상기 제 1 방향(D1)과 교차하고 상기 기판(100)의 상면과 실질적으로 평행한 제 2 방향(D2)을 따라 연장될 수 있다. 상기 제 1 및 제 2 도전 라인들(CL1, CL2)은 구리 또는 알루미늄과 같은 도전성 물질을 포함할 수 있다. 상기 제 1 및 제 2 도전 라인들(CL1, CL2)은 TiN 또는 WN과 같은 도전성 금속 질화물을 더 포함할 수 있다.
상기 제 1 도전 라인들(CL1) 및 상기 제 2 도전 라인들(CL2)의 교차점들에 메모리 셀들(MC)이 배치될 수 있다. 상기 메모리 셀들(MC) 각각은 가변 저항 구조체(CR) 및 스위칭 소자(SW)를 포함할 수 있다. 상기 메모리 셀들(MC) 각각은 상기 가변 저항 구조체(CR) 및 상기 스위칭 소자(SW) 사이에 중간 전극(ME)을 포함할 수 있다. 상기 가변 저항 구조체(CR)는 상기 스위칭 소자(SW)와 상기 기판(100) 사이에 제공될 수 있다. 이와는 달리, 상기 스위칭 소자(SW)는 상기 가변 저항 구조체(CR)와 상기 기판(100) 사이에 제공될 수 있다. 이하, 설명의 간소화를 위하여 상기 가변 저항 구조체(CR)가 제 1 도전 라인들(CL1)과 상기 스위칭 소자(SW) 사이에 제공되는 것으로 설명되나 이에 한정되지 않는다.
상기 제 1 도전 라인들(CL1)은 하부 층간 절연막(107) 내에 제공될 수 있다. 상기 가변 저항 구조체들(CR)은 상기 제 1 도전 라인들(CL1) 상의 제 1 내지 제 3 층간 절연막들(111, 113, 115) 내에 형성된 리세스 영역들(RS) 내에 제공될 수 있다. 일 예로, 상기 제 1 내지 제 3 층간 절연막들(111, 113, 115)은 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다. 평면적 관점에서, 상기 리세스 영역(RS)들은 상기 제 1 도전 라인들(CL1)과 상기 제 2 도전 라인들(CL2)의 교차점들 각각에 배치되어 2차원적 배열을 이룰 수 있다. 이와는 달리, 상기 가변 저항 구조체들(CR)은 제 1 방향(D1) 또는 제 2 방향(D2)을 따라 연장하는 복수의 라인 형상을 가질 수 있다.
상기 가변 저항 구조체들(CR)은 정보저장을 가능하게 하는 물성을 갖는 물질들 중의 적어도 하나로 형성될 수 있다. 본 발명의 실시예들에 따른 가변 저항 메모리 소자가 상변화 메모리 소자(Phase change memory device)인 경우, 상기 가변 저항 구조체들(CR)은 온도에 따라 결정질과 비정질 사이의 가역적 상변화가 가능한 물질을 포함할 수 있다. 일 예로, 상기 가변 저항 구조체들(CR)의 결정질-비정질간의 상전이 온도는 약 250℃ 내지 약 350℃일 수 있다. 상기 가변 저항 구조체들(CR)은 칼코게나이드(chalcogenide)계 원소인 Te 및 Se 중의 적어도 하나와, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, In, Ti, Ga, P, O 및 C 중에서 선택된 적어도 하나가 조합된 화합물로 형성될 수 있다. 일 예로, 상기 가변 저항 구조체들(CR)은 GeSbTe, GeTeAs, SbTeSe, GeTe, SbTe, SeTeSn, GeTeSe, SbSeBi, GeBiTe, GeTeTi, InSe, GaTeSe, 및 InSbTe 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 가변 저항 구조체들(CR)은 Ge를 포함하는 층과 Ge를 포함하지 않는 층이 반복적층된 초격자 구조를 가질 수 있다. 일 예로, 상기 가변 저항 구조체들(CR)은 GeTe층과 SbTe층이 반복 적층된 구조를 가질 수 있다.
다른 실시예에 있어서, 상기 가변 저항 구조체들(CR)은 페로브스카이트(perovskite) 화합물들 또는 도전성 금속 산화물들 중의 적어도 하나를 포함할 수 있다. 예를 들면, 상기 가변 저항 구조체들(CR)은 니오븀 산화물(niobium oxide), 티타늄 산화물(titanium oxide), 니켈 산화물(nikel oxide), 지르코늄 산화물(zirconium oxide), 바나듐 산화물(vanadium oxide), PCMO((Pr,Ca)MnO3), 스트론튬-티타늄 산화물(strontium-titanium oxide), 바륨-스트론튬-티타늄 산화물(barium-strontium-titanium oxide), 스트론튬-지르코늄 산화물(strontium-zirconium oxide), 바륨-지르코늄 산화물(barium-zirconium oxide), 또는 바륨-스트론튬-지르코늄 산화물(barium-strontium-zirconium oxide) 등에서 적어도 하나를 포함할 수 있다. 상기 가변 저항 구조체들(CR)이 전이금속 산화물들을 포함하는 경우, 상기 가변 저항 구조체들(CR)의 유전 상수는 실리콘 산화막의 유전 상수보다 클 수 있다. 다른 실시예에 있어서, 상기 가변 저항 구조체들(CR)은 도전성 금속 산화물과 터널 절연막의 이중 구조이거나, 제 1 도전성 금속산화물, 터널 절연막, 및 제 2 도전성 금속 산화물의 삼중 구조일 수 있다. 상기 터널 절연막은 알루미늄 산화물(aluminum oxide), 하프늄 산화물(hafnium oxide), 또는 실리콘 산화물(silicon oxide)을 포함할 수 있다.
상기 제 1 도전 라인들(CL1)과 상기 가변 저항 구조체들(CR) 사이에 히터 전극들(HE)이 제공될 수 있다. 상기 히터 전극들(HE) 각각은 제 1 방향(D1)으로 인접한 한 쌍의 가변 저항 구조체들(CR)을 상기 제 1 도전 라인들(CL1)과 연결할 수 있다. 일 예로, 상기 히터 전극들(HE)은 상기 제 1 도전 라인들(CL1)과 연결되는 수평부(BP) 및 상기 수평부(BP)의 양 단부들로부터 상기 한 쌍의 가변 저항 구조체들(CR)로 연장되는 한 쌍의 수직부들(SP)을 포함할 수 있다. 이와는 달리, 상기 히터 전극들(HE)은 상기 제 1 도전 라인들(CL1)과 상기 제 2 도전 라인들(CL2)의 교차점들 각각에 배치되어 2차원적 배열을 이룰 수 있다.
상기 히터 전극들(HE)은 상기 가변 저항 구조체들(CR)을 가열하여 상변화시키는 전극들일 수 있다. 상기 히터 전극들(HE)은 상기 제 1 도전 라인들(CL1)보다 비저항이 큰 물질로 형성될 수 있다. 일 예로, 상기 히터 전극들(HE)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, TaSiN, 또는 TiO 중 적어도 하나를 포함할 수 있다.
상기 히터 전극들(HE)과 제 2 층간 절연막(113) 사이에 스페이서 패턴(127)이 제공될 수 있다. 상기 스페이서 패턴(127)은 상기 히터 전극들(HE)의 수평부(BP) 및 수직부들을 따라 연장될 수 있다. 일 예로, 상기 스페이서 패턴(127)은 실리콘 산화물 및/또는 실리콘 산질화물을 포함할 수 있다.
상기 리세스 영역들(RS)의 하부는 상기 가변 저항 구조체들(CR)에 의하여 점유되고, 상기 리세스 영역들(RS)의 상부는 중간 전극들(ME)에 의하여 점유될 수 있다. 상기 중간 전극들(ME)은 상기 가변 저항 구조체들(CR)과 상기 스위칭 소자들(SW)을 전기적으로 연결하며, 상기 가변 저항 구조체들(CR)과 상기 스위칭 소자들(SW)의 직접적인 접촉을 방지할 수 있다. 상기 중간 전극들(ME)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, 또는 TaSiN 중 적어도 하나를 포함할 수 있다. 상기 제 1 내지 제 3 층간 절연막들(111, 113, 115)의 상면은 상기 중간 전극들(ME)의 상면과 공면을 이룰 수 있다. 이와는 달리, 상기 중간 전극들(ME)은 상기 제 1 내지 제 3 층간 절연막들(111, 113, 115) 상에 제공될 수 있다.
상기 스위칭 소자들(SW)은 양방향(bi-directional) 특성을 갖는 OTS(Ovonic Threshold Switch) 소자일 수 있다. 일 예로, 상기 스위칭 소자들(SW)은 비선형적(일 예로, S자형) I-V 커브를 갖는 쓰레숄드(threshold) 스위칭 현상에 기초한 소자들일 수 있다. 상기 스위칭 소자들(SW)은 상기 가변 저항 구조체들(CR)보다 높은 결정질-비정질간의 상전이 온도를 가질 수 있다. 일 예로, 상기 스위칭 소자들(SW)의 상전이 온도는 약 350℃내지 약450℃일 수 있다. 따라서, 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 동작 시, 상기 가변 저항 구조체들(CR)은 동작 전압 하에서 결정질과 비정질 사이에서 가역적으로 상변화가 이루어지나, 상기 스위칭 소자들(SW)은 상기 동작 전압 하에서 상변화 없이 실질적으로 비정질 상태를 유지할 수 있다. 본 명세서에서, 실질적으로 비정질 상태란 대상의 일부에 국소적으로(locally) 결정 입계가 존재하거나 국소적으로 결정화된 부분이 존재하는 것을 배제하지 않는다.
상기 스위칭 소자들(SW)은 칼코게나이드(chalcogenide)계 원소인 Te 및 Se 중의 적어도 하나와, Ge, Sb, Bi, Al, Pb, Sn, Ag, As, S, Si, In, Ti, Ga 및 P 중에서 선택된 적어도 하나가 조합된 화합물로 형성될 수 있다. 상기 스위칭층(120)은 상기 화합물에 추가하여 열적 안정화 원소를 더 포함할 수 있다. 상기 열적 안정화 원소는 C, N, 및 O 중 적어도 하나일 수 있다. 일 예로, 상기 스위칭층(120)은 AsTe, AsSe, GeTe, SnTe, GeSe, SnTe, SnSe, ZnTe, AsTeSe, AsTeGe, AsSeGe, AsTeGeSe, AsSeGeSi, AsSeGeC, AsTeGeSi, AsTeGeS, AsTeGeSiIn, AsTeGeSiP, AsTeGeSiSbS, AsTeGeSiSbP, AsTeGeSeSb, AsTeGeSeSi, AsTeGeSiSeNS, SeTeGeSi, GeSbTeSe, GeBiTeSe, GeAsSbSe, GeAsBiTe, 및 GeAsBiSe 중 적어도 하나를 포함할 수 있다.
상기 스위칭 소자들(SW)과 상기 중간 전극들(ME) 사이에 하부 탄소 전극 패턴들(142)이 제공될 수 있다. 일 예로, 상기 하부 탄소 전극 패턴들(142)은 탄소를 포함하는 도전 물질을 포함할 수 있다.
상기 스위칭 소자들(SW)과 상기 제 2 도전 라인들(CL2) 사이에 상부 전극들(TE)이 제공될 수 있다. 상기 상부 전극들(TE)은 상기 스위칭 소자들(SW) 각각 상에서 서로 분리된 2차원적 형태로 배열될 수 있다. 이와는 달리, 상기 상부 전극들(TE) 각각은 제 1 방향(D1)을 따라 배열된 상기 스위칭 소자들(SW)과 공통적으로 연결될 수 있다.
상기 상부 전극들(TE) 상에 상기 제 2 도전 라인들(CL2)이 제공될 수 있다. 상기 제 2 도전 라인들(CL2)은 제 3 절연막(117)에 의하여 상기 제 1 방향(D1)으로 서로 이격될 수 있다. 일 예로, 상기 제 3 절연막(117)은 실리콘 산화물 또는 실리콘 산질화물을 포함할 수 있다.
상기 스위칭 소자들(SW) 사이를 채우는 제 1 절연막(161)이 제공될 수 있다. 상기 제 1 절연막(161)은 저유전막일 수 있다. 일 예로, 상기 제 1 절연막(161)은 이하 설명될 제 2 절연막보다 유전 상수가 작을 수 있다. 상기 제 1 절연막(161)이 작은 유전 상수를 가지므로, 메모리 셀들 간의 크로스-톡(cross-talk)이 줄어들 수 있다.
일 예로, 상기 제 1 절연막(161)은 탄소를 포함할 수 있다. 일 예로, 상기 제 1 절연막(161)은 실리콘산탄화물, 실리콘산탄화질화물, 또는 실리콘탄질화물 중 적어도 하나를 포함할 수 있다. 평면적 관점에서, 상기 제 1 절연막(161)은 격자 형태를 가질 수 있다. 상기 제 1 절연막(161)의 하면은 상기 가변 저항 구조체들(CR)의 상면보다 높을 수 있다.
이하, 상기 상부 전극(TE)과 제 1 절연막(161)이 보다 상세히 설명된다.
도 5에 도시된 것과 같이, 상기 제 1 절연막(161)의 상면(H2)은 상기 상부 전극(TE)의 하면(H1)보다 높고, 상기 상부 전극(TE)의 상면(H3) 보다 낮을 수 있다. 즉, 상기 제 1 절연막(161)의 상면(H2)은 상기 상부 전극들(TE)과 수평적으로 중첩될 수 있다. 도 5의 실시예에 있어서, 상기 상부 전극(TE)은 차례로 적층된 제 1 탄소 전극 패턴(152), 금속 패턴(154), 및 제 2 탄소 전극 패턴(156)을 포함할 수 있다. 상기 제 1 절연막(161)의 상면(H2)은 상기 금속 패턴의 상면(H4) 보다 낮을 수 있다. 즉, 상기 제 1 절연막(161)의 상면(H2)은 상기 제 2 탄소 전극 패턴(156)의 하면 보다 낮을 수 있다. 상기 제 1 절연막(161)의 상면(H2)은 상기 금속 패턴의 하면(H5) 보다 낮을 수 있다. 상기 제 1 절연막(161)의 상면(H2)은 상기 제 1 탄소 전극 패턴(152)의 상면 보다 높을 수 있다. 이와는 달리, 상기 제 1 절연막(161)의 상면(H2)은 상기 제 1 탄소 전극 패턴(152)의 상면 보다 낮을 수 있다.
상기 제 1 탄소 전극 패턴(152) 및 상기 제 2 탄소 전극 패턴(156)은 탄소를 포함하는 도전 물질을 포함할 수 있다. 상기 금속 패턴(154)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, 또는 TaSiN 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 제 1 탄소 전극 패턴(152)의 두께는 상기 제 2 탄소 전극 패턴(156) 보다 두꺼울 수 있다.
상기 제 1 절연막(161) 상에 제 2 절연막(164)이 제공될 수 있다. 상기 제 2 절연막(164)은 상기 상부 전극들(TE) 사이를 채울 수 있다. 평면적 관점에서, 상기 제 2 절연막(164)은 격자 형태를 가질 수 있다. 상기 제 2 절연막(164)은 상기 제 1 절연막(161)보다 유전 상수가 클 수 있다. 일 예로, 상기 제 2 절연막(164)은 실리콘 산화물 또는 실리콘 산질화물을 포함할 수 있다.
상기 제 2 절연막(164)의 하면은 상기 제 1 절연막(161)의 상면에 상응할 수 있다. 상기 제 2 절연막(164)의 상면은 상기 상부 전극(TE)의 상면(H3)과 동일한 높이이거나 이보다 낮을 수 있다.
상기 제 2 절연막(164) 상에 상기 제 2 도전 라인들(CL2) 사이를 채우는 제 3 절연막(117)이 제공될 수 있다. 상기 제 3 절연막(117)은 상기 제 2 도전 라인들(CL2)에 의하여 제 1 방향(D1)을 따라 분리되는 복수개의 절연 패턴들을 포함할 수 있다. 상기 제 3 절연막(117)의 하면은 상기 상부 전극(TE)의 상면(H3) 보다 낮을 수 있다. 상기 제 3 절연막(117)은 상기 제 1 절연막(161) 보다 유전 상수가 클 수 있다. 일 예로, 상기 제 3 절연막(117)은 실리콘 산화물 또는 실리콘 산질화물을 포함할 수 있다. 상기 제 3 절연막(117)은 상기 제 2 절연막(164)과 동일한 물질일 수 있으나, 이와는 달리 서로 다른 물질로 형성될 수 있다.
도 6은 본 발명의 실시예들에 따른 도 4의 A 영역의 확대도이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략된다. 도 6을 참조하여, 상기 상부 전극(TE)은 차례로 적층된 제 1 탄소 전극 패턴들(152) 및 상기 탄소 전극 상의 금속 패턴(154)을 포함할 수 있다. 본 실시예에 있어서, 제 2 탄소 전극은 제공되지 않을 수 있다. 상기 금속 패턴(154)은 상기 제 2 도전 라인들(CL2)과 접할 수 있다. 상기 제 1 절연막(161)의 상면(H2)은 상기 금속 패턴(154)의 하면(H5) 보다 높을 수 있다. 상기 제 3 절연막(117)의 하면은 상기 금속 패턴(154)의 상면(H3) 보다 낮을 수 있다.
도 7은 본 발명의 실시예들에 따른 도 4의 A 영역의 확대도이다. 도 7을 참조하여, 상기 상부 전극(TE)은 탄소 전극 패턴들(152)을 포함할 수 있다. 상기 탄소 전극 패턴들(152)의 상면은 상기 제 2 도전 라인들(CL2)과 접할 수 있다. 상기 탄소 전극 패턴들(152)의 하면은 상기 스위칭 소자(SW)의 상면과 접할 수 있다. 상기 제 1 절연막(161)의 상면(H2)은 상기 탄소 전극 패턴들(152) 하면(H1) 보다 높고, 상면(H3) 보다 낮을 수 있다. 상기 제 3 절연막(117)의 하면은 상기 탄소 전극 패턴들(152) 의 상면(H3) 보다 낮을 수 있다.
다시 도 3 및 도 4를 참조하면, 상기 스위칭 소자들(SW)과 상기 제 1 절연막(161) 사이에 측벽 절연막(146)이 제공될 수 있다. 상기 측벽 절연막(146)은 상기 제 1 절연막(161)의 하면 아래로 연장될 수 있다. 일 예로, 상기 측벽 절연막(146)은 상기 제 1 절연막(161)과 상기 제 1 내지 제 3 층간 절연막들(111, 113, 115) 사이로 연장될 수 있다. 상기 측벽 절연막(146)은 상기 상부 전극들(TE)의 측벽 상으로 연장될 수 있다. 일 예로, 상기 측벽 절연막(146)의 상면은 상기 상부 전극들(TE)의 상면과 공면을 이룰 수 있다. 상기 측벽 절연막(146)은 산소를 포함하지 않을 수 있다. 상기 측벽 절연막(146)은 상기 제 1 절연막(161)보다 유전 상수가 큰 물질을 포함할 수 있다. 일 예로, 상기 측벽 절연막(146)은 실리콘 질화막을 포함할 수 있다.
본 발명의 실시예들에 따르면, 메모리 셀들 간의 크로스-톡을 줄일 수 있다. 또한, 메모리 셀들 사이의 보이드를 줄일 수 있다.
도 8 내지 도 16은 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 도 3의 I-I'선 및 II-II'선에 따른 단면도들이다.
도 3 및 도 8을 참조하여, 기판(100) 상에 제 1 도전 라인들(CL1)이 제공될 수 있다. 상기 제 1 도전 라인들(CL1)은 하부 층간 절연막(107) 내에 제공될 수 있다. 상기 제 1 도전 라인들(CL1) 상에 제 1 층간 절연막(111)을 형성한 후, 상기 제 1 층간 절연막(111)에 제 1 방향(D1)으로 연장되는 트렌치들(TC)을 형성할 수 있다. 상기 트렌치들(TC)의 형성은 이방성 식각 공정을 포함할 수 있다. 상기 트렌치들(TC) 각각은 복수의 제 1 도전 라인들(CL1)과 교차할 수 있다. 일 예로, 상기 제 1 층간 절연막(111)은 실리콘 질화물 또는 실리콘 산질화물로 형성될 수 있다.
상기 트렌치들(TC)이 형성된 상기 제 1 층간 절연막(111) 상에 전극막(121) 및 스페이서막(126)을 차례로 형성할 수 있다. 상기 전극막(121) 및 상기 스페이서막(126)은 상기 트렌치들(TC)의 형상을 따라 콘포멀하게 형성될 수 있다. 상기 전극막(121)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, TaSiN, 또는 TiO 중 적어도 하나를 포함할 수 있다. 상기 스페이서막(126)은 실리콘 산화물 및/또는 실리콘 산질화물을 포함할 수 있다. 상기 스페이서막(126) 상에 상기 트렌치들(TC)을 채우는 제 2 층간 절연막(113)이 형성될 수 있다. 일예로, 상기 제 2 층간 절연막(113)은 제 1 층간 절연막(111)과 동일한 물질로 형성될 수 있다.
도 3 및 도 9를 참조하여, 상기 제 1 층간 절연막(111)이 노출될 때까지 평탄화 공정이 수행될 수 있다. 그 후, 상기 제 2 층간 절연막(113), 상기 스페이서막(126) 및 상기 전극막(121)을 차례로 식각하여 오프닝 영역들(OP)이 형성될 수 있다. 그 결과, 상기 전극막(121)으로부터 히터 전극들(HE)이 형성되고, 상기 스페이서막(126)으로부터 스페이서 패턴들(127)이 형성될 수 있다. 상기 히터 전극들(HE) 및 상기 스페이서 패턴들(127)은 각각 제 1 방향(D1) 및 제 2 방향(D2)으로 서로 이격될 수 있다. 이 후, 상기 오프닝 영역들(OP)을 채우는 제 3 층간 절연막(115)이 형성될 수 있다. 상기 제 3 층간 절연막(115)을 형성하는 것은 평탄화 공정을 포함할 수 있다. 상기 제 3 층간 절연막(115)은 상기 제 1 층간 절연막(111)과 동일한 물질로 형성될 수 있다.
도 3 및 도 10을 참조하여, 상기 히터 전극들(HE)의 상부를 노출하는 리세스 영역들(RS)이 형성될 수 있다. 상기 리세스 영역들(RS)의 형성은 상기 스페이서 패턴들(127)의 상부를 식각하는 것 및 상기 히터 전극들(HE)의 상부를 식각하는 것을 포함할 수 있다. 상기 스페이서 패턴들(127)과 상기 히터 전극들(HE)의 식각은 습식 식각일 수 있다. 이 후, 등방성 습식 식각 공정을 수행하여 상기 히터 전극들(HE)의 상부와 상기 스페이서 패턴들(127)의 상부가 제거되어 생긴 빈 공간을 확장할 수 있다. 일 예로, 상기 등방성 습식 식각 공정은 인산을 포함하는 에천트로 수행될 수 있다.
도 3 및 도 11을 참조하여, 상기 리세스 영역들(RS) 내에 가변 저항 구조체들(CR) 및 중간 전극들(ME)이 차례로 형성될 수 있다. 상기 리세스 영역들(RS)을 채우는 가변 저항막을 형성한 후, 상기 가변 저항막의 상부를 식각하여 상기 가변 저항 구조체들(CR)이 형성될 수 있다. 상기 가변 저항막은 GeSbTe, GeTeAs, SbTeSe, GeTe, SbTe, SeTeSn, GeTeSe, SbSeBi, GeBiTe, GeTeTi, InSe, GaTeSe, 및 InSbTe 중 적어도 하나를 포함할 수 있다. 상기 가변 저항 막은 물리적 기상 증착(Physical Vapor Deposition) 또는 화학적 기상 증착(Chemical Vapor Deposition) 방법으로 형성될 수 있다.
상기 리세스 영역들(RS)의 상부에 중간 전극들(ME)이 형성될 수 있다. 상기 중간 전극들(ME)은 상기 가변 저항 구조체들(CR)이 형성된 결과물 상에, 전극막을 형성한 후 평탄화하여 형성될 수 있다. 이와는 달리 상기 중간 전극들(ME)의 형성 공정은 생략될 수 있다. 상기 중간 전극들(ME)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, 또는 TaSiN 중 적어도 하나를 포함할 수 있다.
도 3 및 도 12을 참조하여, 상기 중간 전극들(ME)이 형성된 결과물 상에, 하부 탄소 전극막(141), 스위칭막(143), 및 상부 전극막(151, 153, 155)이 차례로 형성될 수 있다. 상기 상부 전극막(151, 153, 155) 상에 마스크막(157)이 형성될 수 있다. 상기 상부 전극막(151, 153, 155)은 제 1 탄소 전극막(151), 금속막(153), 및 제 2 탄소 전극막(155)을 포함할 수 있다. 상기 제 1 탄소 전극막(151) 및 상기 제 2 탄소 전극막(155)은 탄소를 포함하는 도전 물질로 형성될 수 있다. 상기 금속막(153)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, 또는 TaSiN 중 적어도 하나로 형성될 수 있다. 이와는 달리, 도 6 또는 도 7을 참조하여 설명한 바와 같이 상기 제 1 및 제 2 탄소 전극막들(151, 155) 중 하나 및/또는 상기 금속막(153)이 생략될 수 있다.
도 3 및 도 13을 참조하여, 상기 마스크막(157)으로부터 마스크 패턴들(158)을 형성한 후, 상기 마스크 패턴들(158)을 이용하여 상기 상부 전극막(151, 153, 155), 상기 스위칭막(143), 및 상기 하부 탄소 전극막(141)이 차례로 식각될 수 있다. 그 결과, 하부 탄소 전극 패턴들(142), 스위칭 소자들(SW), 상부 전극들(TE)을 포함하는 상부 구조체들(US)이 형성될 수 있다. 상기 상부 전극들(TE)은 제 1 탄소 전극 패턴(152), 금속 패턴(154), 및 제 2 탄소 전극 패턴(156)을 포함할 수 있다. 상기 상부 구조체들(US)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 이격되어 2차원적으로 배치될 수 있다. 상기 스위칭막(143)은 칼코게나이드(chalcogenide)계 원소인 Te 및 Se 중의 적어도 하나와, Ge, Sb, Bi, Al, Pb, Sn, Ag, As, S, Si, In, Ti, Ga 및 P 중에서 선택된 적어도 하나가 조합된 화합물로 형성될 수 있다. 상기 스위칭막(143)은 상기 화합물에 추가하여 열적 안정화 원소를 더 포함할 수 있다.
상기 상부 구조체들(US)을 덮는 측벽 절연막(146)이 형성될 수 있다. 일 예로, 상기 측벽 절연막(146)은 화학 기상 증착으로 형성될 수 있다. 상기 측벽 절연막(146)은 산소를 포함하지 않는 물질로 형성될 수 있다. 일 예로, 상기 측벽 절연막(146)은 실리콘 질화막을 포함할 수 있다.
도 3 및 도 14를 참조하여, 상기 상부 구조체들(US) 사이에 제 1 절연막(161)이 형성될 수 있다. 상기 제 1 절연막(161)을 형성하는 것은 유동성 기상 증착 방법(Flowable CVD)으로 예비 제 1 절연막을 형성하는 것 및 상기 예비 제 1 절연막의 경화 공정(CI)을 포함할 수 있다. 유동성 기상 증착으로 형성된 상기 예비 제 1 절연막은 상기 상부 구조체들(US) 사이의 하부로부터 상부로 차례로 채워지며, 상대적으로 상기 상부 구조체들(US)의 측벽으로부터의 성장이 줄어들 수 있다. 그 결과, 상기 상부 구조체들(US) 사이에 보이드(Void)의 형성을 줄일 수 있다. 상기 경화 공정(CI)은 UV 큐어링(Curing)일 수 있으나, 이에 한정되지 않으며 열 경화 및/또는 플라즈마 경화 등일 수 있다. 상기 제 1 절연막(161)은 탄소를 포함할 수 있다. 일 예로, 상기 제 1 절연막(161)은 실리콘산탄화물, 실리콘산탄화질화물, 또는 실리콘탄질화물 중 적어도 하나를 포함할 수 있다.
상기 제 1 절연막(161)의 형성이 완료된 후, 에치백 공정이 수행될 수 있다. 상기 에치백 공정에 의하여 상기 제 1 절연막(161)의 상면의 높이가 조절될 수 있다. 일 예로, 상기 제 1 절연막(161)의 높이는 상기 에치백 공정에 의하여 도 5 내지 도 7을 통하여 설명한 높이로 조절될 수 있다. 이와는 달리, 에치백 공정은 수행되지 않을 수 있다.
도 3 및 도 15를 참조하여, 상기 제 1 절연막(161) 상에 예비 제 2 절연막(163)이 형성될 수 있다. 상기 예비 제 2 절연막(163)은 상기 제 1 절연막(161)과 다른 공정으로 다른 공정 챔버에서 형성될 수 있다. 일 예로, 상기 예비 제 2 절연막(163)은 원자층 증착 공정 또는 (유동성이 아닌) 화학 기상 증착에 의하여 형성될 수 있다. 상기 예비 제 2 절연막(163)은 탄소를 포함하지 않을 수 있다. 일 예로, 상기 예비 제 2 절연막(163)은 실리콘 산화막 및/또는 실리콘 산질화막을 포함할 수 있다.
도 3 및 도 16을 참조하여, 상기 예비 제 2 절연막(163) 상에 평탄화 공정이 수행되어 제 2 절연막(164)이 형성될 수 있다. 상기 평탄화 공정 도중, 상기 마스크 패턴들(158)이 함께 제거될 수 있다. 또한, 상기 제 2 탄소 전극 패턴(156)의 일부 및 상기 측벽 절연막(146)의 일부가 함께 제거될 수 있다. 그 결과, 평탄화 공정 후의 제 2 탄소 전극 패턴(156)의 두께는 상기 제 1 탄소 전극 패턴(152)의 두께보다 얇아질 수 있다.
도3 및 도 4를 다시 참조하여, 상기 상부 전극들(TE) 상에 제 2 도전 라인들(CL2)을 형성할 수 있다. 상기 제 2 도전 라인들(CL2)을 형성하는 것은 상기 상부 전극들(TE) 상에 도전층을 형성한 후, 이를 패터닝하는 것을 포함할 수 있다. 이 후, 상기 제 2 도전 라인들(CL2) 사이를 채우는 제 3 절연막(117)이 형성될 수 있다. 일 예로, 상기 제 3 절연막(117)은 실리콘 산화막 및/또는 실리콘 산질화막을 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 상부 구조체들(US) 사이를 보이드 발생이 적은 물질 및 방법을 사용하여 채울 수 있다. 그에 따라 보이드에 도전 물질 또는 식각 물질이 침투하여 발생되는 신뢰성 저하를 방지할 수 있다. 또한, 평탄화 공정의 대상이 탄소를 함유하지 않는 제 2 절연막이 되므로, 평탄화 공정을 용이하게 수행할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.
Claims (20)
- 제 1 방향으로 연장되는 제 1 도전 라인들;
상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 제 2 도전 라인들;
상기 제 1 도전 라인들과 상기 제 2 도전 라인들이 교차하는 위치에 제공되는 스위칭 소자들;
상기 스위칭 소자들과 상기 제 1 도전 라인들 사이에 제공되는 가변 저항 구조체들;
상기 스위칭 소자들과 상기 제 2 도전 라인들 사이의 상부 전극들;
상기 스위칭 소자들 사이를 채우는 제 1 절연막; 및
상기 제 2 도전 라인들 사이를 채우고 상기 상부 전극들 사이로 연장되는 제 3 절연막을 포함하고,
상기 제 1 절연막의 상면은 상기 상부 전극들의 하면과 상면 사이에 배치되고,
상기 제 3 절연막의 최하면은 상기 상부 전극들의 하면과 상면 사이에 배치되는 가변 저항 메모리 소자. - 제 1 항에 있어서,
상기 제 1 절연막 상에 제공되고 상기 상부 전극들 사이를 채우는 제 2 절연막을 더 포함하고,
상기 제 1 절연막은 상기 제 2 절연막보다 유전 상수가 작은 가변 저항 메모리 소자. - 제 2 항에 있어서,
상기 제 1 절연막은 탄소를 포함하는 가변 저항 메모리 소자. - 삭제
- 삭제
- 제 2 항에 있어서,
상기 상부 전극들 각각은 차례로 적층된 제 1 탄소 전극 패턴, 금속 패턴, 및 제 2 탄소 전극 패턴을 포함하고,
상기 제 1 절연막의 상면은 상기 금속 패턴의 상면보다 낮은 가변 저항 메모리 소자. - 제 6 항에 있어서,
상기 제 1 절연막의 상면은 상기 금속 패턴의 하면보다 높은 가변 저항 메모리 소자. - 제 2 항에 있어서,
상기 상부 전극들 각각은 탄소 전극 패턴, 상기 탄소 전극 패턴 상의 금속 패턴을 포함하는 가변 저항 메모리 소자. - 제 8 항에 있어서,
상기 금속 패턴의 상면은 상기 제 2 도전 라인들과 접하고,
상기 제 1 절연막의 상면은 상기 금속 패턴의 하면보다 높은 가변 저항 메모리 소자. - 삭제
- 삭제
- 삭제
- 삭제
- 제 1 방향으로 연장되는 제 1 도전 라인들;
상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 제 2 도전 라인들;
상기 제 1 도전 라인들과 상기 제 2 도전 라인들이 교차하는 위치에 제공되는 스위칭 소자들;
상기 스위칭 소자들과 상기 제 1 도전 라인들 사이에 제공되는 가변 저항 구조체들;
상기 스위칭 소자들과 상기 제 2 도전 라인들 사이의 상부 전극들;
상기 스위칭 소자들 사이를 채우는 제 1 절연막; 및
상기 제 1 절연막 상에 제공되고 상기 제 2 도전 라인들 사이를 채우고, 상기 제 1 절연막보다 유전 상수가 큰 제 3 절연막을 포함하고,
상기 제 1 절연막의 하면은 상기 가변 저항 구조체들의 상면보다 높은 가변 저항 메모리 소자. - 제 14 항에 있어서,
상기 제 1 절연막의 상면은 상기 상부 전극들의 하면과 상면 사이에 배치되는 가변 저항 메모리 소자. - 삭제
- 제 14 항에 있어서,
상기 상부 전극들 각각은 탄소 전극 패턴을 포함하고,
상기 제 1 절연막의 상면은 상기 탄소 전극 패턴의 하면보다 높은 가변 저항 메모리 소자. - 삭제
- 삭제
- 삭제
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20170117327A1 (en) * | 2015-10-27 | 2017-04-27 | Samsung Electronics Co., Ltd. | Semiconductor device and method for fabricating the same |
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Family Cites Families (14)
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|---|---|---|---|---|
| KR100713943B1 (ko) * | 2005-09-15 | 2007-05-07 | 재단법인서울대학교산학협력재단 | 상변화 메모리 소자 및 그 제조방법 |
| US8466044B2 (en) * | 2008-08-07 | 2013-06-18 | Sandisk 3D Llc | Memory cell that includes a carbon-based memory element and methods forming the same |
| KR101718977B1 (ko) * | 2010-04-08 | 2017-03-23 | 삼성전자주식회사 | 가변 저항 메모리 소자 및 그 제조 방법 |
| US9362494B2 (en) | 2014-06-02 | 2016-06-07 | Micron Technology, Inc. | Array of cross point memory cells and methods of forming an array of cross point memory cells |
| KR102171264B1 (ko) | 2014-06-18 | 2020-10-28 | 삼성전자 주식회사 | 저 유전율 층을 가지는 메모리 소자 및 그 제조방법 |
| US9768378B2 (en) | 2014-08-25 | 2017-09-19 | Micron Technology, Inc. | Cross-point memory and methods for fabrication of same |
| US9704923B1 (en) | 2015-12-23 | 2017-07-11 | Intel Corporation | Dual-layer dielectric in memory device |
| KR20170085409A (ko) * | 2016-01-13 | 2017-07-24 | 삼성전자주식회사 | 가변 저항 메모리 소자 및 이의 제조 방법 |
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| KR102465967B1 (ko) * | 2016-02-22 | 2022-11-10 | 삼성전자주식회사 | 메모리 소자 및 그 제조방법 |
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