KR20170085409A

KR20170085409A - 가변 저항 메모리 소자 및 이의 제조 방법

Info

Publication number: KR20170085409A
Application number: KR1020160034787A
Authority: KR
Inventors: 박일목
Original assignee: 삼성전자주식회사
Priority date: 2016-01-13
Filing date: 2016-03-23
Publication date: 2017-07-24

Abstract

본 발명의 실시예들에 따른 가변 저항 메모리 소자는 제 1 방향으로 연장되는 제 1 도전 라인들, 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 제 2 도전 라인들, 상기 제 1 도전 라인들과 상기 제 2 도전 라인들 사이에 제공되는 스위칭 소자들 및 가변 저항 구조체들을 포함한다. 상기 스위칭 소자들 각각은 상기 제 1 방향 및 상기 제 2 방향과 수직한 제 3 방향으로 연장되는 제 1 부분 및 상기 제 1 부분으로부터 상기 제 1 방향으로 연장되는 제 2 부분을 포함한다.

Description

가변 저항 메모리 소자 및 이의 제조 방법 {Variable resistance memory Device and method of forming the same}

본 발명은 반도체에 관한 것으로, 보다 상세하게는 가변 저항 메모리 소자 및 이의 제조 방법에 관한 것이다.

반도체 소자들은 메모리 소자 및 논리 소자로 구분될 수 있다. 메모리 소자는 데이터를 저장하는 소자이다. 일반적으로, 반도체 메모리 장치는 크게 휘발성(volatile) 메모리 장치와, 비휘발성(nonvolatile) 메모리 장치로 구분될 수 있다. 휘발성 메모리 장치는 전원의 공급이 중단되면, 저장된 데이터가 소멸하는 메모리 장치로서, 예를 들어 DRAM(Dynamic Random Access Memory) 및 SRAM(Static Random Access Memory) 등이 있다. 그리고 비휘발성 메모리 장치는 전원의 공급이 중단되더라도 저장된 데이터가 소멸되지 않는 메모리 장치로서, 예를 들어, PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(Flash Memory Device) 등이 있다.

또한, 최근에는 반도체 메모리 장치의 고성능화 및 저전력화 추세에 맞추어, MRAM(Magnetic Random Access Memory) 및 PRAM(Phase-Change Random Access Memory)과 같은 차세대 반도체 메모리 장치들이 개발되고 있다. 이러한 차세대 반도체 메모리 장치들을 구성하는 물질들은 전류 또는 전압에 따라, 그 저항값이 달라지며, 전류 또는 전압 공급이 중단되더라도 저항값을 그대로 유지하는 특성을 갖는다.

본 발명이 해결하고자 하는 과제는 가변 저항 메모리 소자의 전기적 특성을 향상시키며, 공정 단순화를 달성할 수 있는 제조 방법을 제공하는데 있다.

본 발명의 개념에 따른 가변 저항 메모리 소자는 제 1 방향으로 연장되는 제 1 도전 라인들; 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 제 2 도전 라인들; 상기 제 1 도전 라인들과 상기 제 2 도전 라인들 사이에 제공되되 서로 수직적으로 이격되는 스위칭 소자들 및 가변 저항 구조체들을 포함하고, 상기 스위칭 소자들 각각은 상기 제 1 방향 및 상기 제 2 방향과 수직한 제 3 방향으로 연장되는 제 1 부분 및 상기 제 1 부분으로부터 상기 제 1 방향으로 연장되는 제 2 부분을 포함할 수 있다.

인접하는 한 쌍의 스위칭 소자들은 경면 대칭(mirror symmetry)을 이룰 수 있다. 상기 스위칭 소자들과 상기 가변 저항 구조체들 사이에 중간 전극들을 더 포함할 수 있다. 상기 가변 저항 구조체들은 상기 제 2 도전 라인들과 상기 스위칭 소자들 사이에 제공될 수 있다.

상기 제1 도전 라인들과 상기 가변 저항 구조체들 사이에 배치되고 상기 중간 전극들보다 비저항이 큰 히터 전극들을 더 포함하고, 상기 스위칭 소자들 각각은 상기 중간 전극들의 상면들 각각의 일부를 노출할 수 있다. 상기 중간 전극들의 측벽들은 스위칭 소자들의 측벽들과 수직적으로 얼라인될 수 있다. 상기 중간 전극들과 가변 저항 구조체들 사이에 상기 중간 전극들보다 비저항이 큰 히터 전극들을 더 포함할 수 있다. 상기 제 2 도전 라인들과 상기 가변 저항 구조체들 사이에 상기 중간 전극들보다 비저항이 큰 히터 전극들을 더 포함할 수 있다. 상기 가변 저항 구조체들의 상면 상에 제공되고 상기 히터 전극들의 측벽을 덮는 절연 스페이서들을 더 포함할 수 있다.

상기 가변 저항 구조체들은 상기 스위칭 소자들 상에 제공되고, 상기 가변 저항 메모리 소자는 상기 스위칭 소자들과 상기 제 1 도전 라인들 사이에 배리어 패턴들을 더 포함할 수 있다. 상기 가변 저항 구조체들 각각의 수직 단면은 그 하부로부터 상부로 갈수록 폭이 증가할 수 있다.

상기 스위칭 소자들은 제 1 스위칭 소자들이고 상기 가변 저항 구조체들은 제 1 가변 저항 구조체들이고, 상기 가변 저항 메모리 소자는: 상기 제 2 도전 라인들을 사이에 두고 상기 제 1 도전 라인들과 이격되고 상기 제 1 방향으로 연장되는 제 3 도전 라인들; 및 상기 제 2 도전 라인들과 상기 제 3 도전 라인들 사이에 제 2 스위칭 소자들 및 제 2 가변 저항 구조체들을 더 포함할 수 있다. 상기 제 2 스위칭 소자들 각각은 상기 제 3 방향으로 연장되는 제 3 부분 및 상기 제 3 부분으로부터 상기 제 1 방향으로 연장되는 제 4 부분을 포함할 수 있다. 상기 제 2 스위칭 소자들 각각은 상기 제 3 방향으로 연장되는 제 3 부분 및 상기 제 3 부분으로부터 상기 제 2 방향으로 연장되는 제 4 부분을 포함할 수 있다.

상기 가변 저항 구조체들은 상기 제 1 도전 라인들과 상기 제 2 도전 라인들이 교차하는 위치들에서 상기 제 1 방향 및 상기 제 2 방향으로 서로 분리되어 제공될 수 있다. 상기 가변 저항 구조체들은 상기 제 1 방향 또는 상기 제 2 방향을 따라 복수의 상기 스위칭 소자들과 연결될 수 있다. 상기 스위칭 소자들의 결정질-비정질간의 상전이 온도는 상기 가변 저항 구조체들의 결정질-비정질간의 상전이 온도 보다 높을 수 있다.

상기 스위칭 소자들은 칼코게나이드(chalcogenide)계 원소인 Te 및 Se 중의 적어도 하나와, Ge, Sb, Bi, Al, Pb, Sn, Ag, As, S, Si, In, Ti, Ga 및 P 중에서 선택된 적어도 하나가 조합된 화합물을 포함할 수 있다. 상기 스위칭 소자들은 C, N, 및 O 중 적어도 하나를 더 포함할 수 있다. 상기 스위칭 소자들은 상기 제 1 방향 및 상기 제 2 방향으로 서로 이격될 수 있다.

제 1 방향으로 연장되는 제 1 도전 라인들; 상기 제 1 도전 라인들을 사이에 두고 이격되고, 각각 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 제 2 도전 라인들 및 제 3 도전 라인들; 상기 제 1 도전 라인들과 상기 제 2 도전 라인들 사이 및 상기 제 1 도전 라인들과 상기 제 3 도전 라인들 사이에 배치되는 스위칭 소자들; 상기 제 1 도전 라인들과 상기 제 2 도전 라인들 사이 및 상기 제 1 도전 라인들과 상기 제 3 도전 라인들 사이에 제공되는 가변 저항 구조체들을 포함하고, 상기 스위칭 소자들 각각은: 하부; 및 상기 하부로부터 상기 제 1 방향 및 상기 제 2 방향과 수직하는 제 3 방향으로 연장되는 상부를 포함하고, 상기 상부는 상기 하부의 횡폭보다 작은 횡폭을 가질 수 있다.

인접하는 한 쌍의 스위칭 소자들은 경면 대칭을 이룰 수 있다. 상기 스위칭 소자들과 상기 가변 저항 구조체들 사이에 중간 전극들을 더 포함할 수 있다. 상기 중간 전극들의 측벽들은 스위칭 소자들의 측벽들과 수직적으로 얼라인될 수 있다. 상기 중간 전극들과 가변 저항 구조체들 사이에 상기 중간 전극들보다 비저항이 큰 히터 전극들을 더 포함할 수 있다.

상기 제 1 도전 라인들과 상기 가변 저항 구조체들 사이에 상기 중간 전극들보다 비저항이 큰 히터 전극들을 더 포함할 수 있다. 상기 가변 저항 구조체들 각각의 수직 단면은 그 하부로부터 상부로 갈수록 폭이 증가하는 형상을 가질 수 있다. 상기 스위칭 소자들은 상기 제 1 도전 라인들과 상기 제 2 도전 라인들 사이의 제 1 스위칭 소자들 및 상기 제 1 도전 라인들과 상기 제 3 도전 라인들 사이의 제 2 스위칭 소자들을 포함하고, 상기 제 1 스위칭 소자들의 상기 하부는 상기 제 1 방향으로 연장되고, 상기 제 2 스위칭 소자들의 상기 하부는 상기 제 2 방향으로 연장될 수 있다. 상기 스위칭 소자들의 결정질-비정질간의 상전이 온도는 상기 가변 저항 구조체들의 결정질-비정질간의 상전이 온도 보다 높을 수 있다.

기판 상에 수평적으로 서로 이격된 제 1 도전층들을 형성하는 것; 각각 인접하는 한 쌍의 제 1 도전층들을 노출하는 트렌치들을 포함하는 제 1 절연 패턴들을 형성하는 것; 상기 제 1 절연 패턴들 상에 스위칭층 및 절연막을 차례로 형성하는 것; 이방성 식각 공정을 수행하여 상기 제 1 도전층들 상에 각각 분리되는 스위칭 소자들 및 상기 스위칭 소자들의 측벽들 상에 스페이서 패턴들을 형성하는 것; 및 상기 스위칭 소자들과 전기적으로 연결되는 가변 저항 구조체들을 형성하는 것을 포함할 수 있다.

상기 이방성 식각 공정의 수행 이전에, 상기 스위칭층 및 상기 절연막의 상부를 식각하여 상기 제 1 절연 패턴들의 상부 측벽들을 노출하는 것; 노출된 상기 제 1 절연 패턴들의 상부 측벽들을 덮는 중간 전극들을 형성하는 것; 및 상기 트렌치들 채우는 제 2 절연 패턴들을 형성하는 것을 더 포함할 수 있다. 상기 제 2 절연 패턴들의 형성 이전에, 상기 중간 전극들 상에 상기 제 1 절연 패턴들의 측벽을 덮는 히터 전극들을 형성하는 것을 더 포함할 수 있다. 상기 제 2 절연 패턴들을 형성한 후, 상기 제1 절연 패턴들과 상기 제2 절연 패턴들 사이에 제2 트렌치들을 형성하는 것; 및 상기 제2 트렌치들의 상부를 확장하여 리세스 영역들을 형성하는 것을 더 포함하고, 상기 가변 저항 구조체들은 상기 리세스 영역들 내 형성될 수 있다.

상기 가변 저항 구조체들의 상부를 제거하여 상기 리세스 영역들의 상부를 노출하는 것; 및 상기 가변 저항 구조체들 상에 상기 리세스 영역들을 채우는 히터 전극들을 형성하는 것을 더 포함할 수 있다.

본 발명의 실시예들에 따르면, 스위칭 소자의 비식각면에 의하여 스위칭 소자들의 결정화 온도의 변화 또는 문턱 전압 변화 등의 스위칭 특성의 열화가 방지될 수 있다.

도 1은 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 개념도이다.
도 2는 도 1의 메모리 셀 스택들을 설명하기 위한 회로도이다.
도 3은 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 평면도이다.
도 4a 및 도 4b는 각각 도 3의 A-A'선 및 B-B'선에 따른 단면도들이다.
도 5a 및 도 5b는 본 발명의 실시예들에 따른 스위칭 소자의 사시도들이다.
도 6a 내지 도 12a는 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 도 3의 A-A'선에 따른 단면도들이다.
도 6b 내지 도 12b는 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 도 3의 B-B'선에 따른 단면도들이다.
도 13은 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 평면도이다.
도 14a는 도 13의 A-A'선에 따른 단면도이고, 도 14b는 도 13의 B-B'선에 따른 단면도이다.
도 15a 및 도 15b는 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 단면도들로, 각각 도 3의 A-A'선 및 B-B'선에 따른 단면도들이다.
도 16a 내지 도 21a는 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 도 3의 A-A'선에 따른 단면도들이다.
도 16b 내지 도 21b는 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 도 3의 B-B'선에 따른 단면도들이다.
도 22a 및 도 22b는 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 단면도들로, 각각 도 3의 A-A'선 및 B-B'선에 따른 단면도들이다.
도 23a 및 도 23b는 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 단면도들로, 각각 도 3의 A-A'선 및 B-B'선에 따른 단면도들이다.
도 24a 내지 도 25a는 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 도 3의 A-A'선에 따른 단면도들이다.
도 24b 내지 도 25b는 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 도 3의 B-B'선에 따른 단면도들이다.
도 26a 및 도 26b는 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 단면도들로, 각각 도 3의 A-A'선 및 B-B'선에 따른 단면도들이다.
도 27a 및 도 27b는 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 단면도들로, 각각 도 3의 A-A'선 및 B-B'선에 따른 단면도들이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

본 명세서에서, 도전성막, 반도체막, 또는 절연성막 등의 어떤 물질막이 다른 물질막 또는 기판"상"에 있다고 언급되는 경우에, 그 어떤 물질막은 다른 물질막 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 또 다른 물질막이 개재될 수도 있다는 것을 의미한다. 또 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 물질막 또는 공정 단계를 기술하기 위해서 사용되었지만, 이는 단지 어느 특정 물질막 또는 공정 단계를 다른 물질막 또는 다른 공정 단계와 구별시키기 위해서 사용되었을 뿐이며, 이 같은 용어들에 의해서 한정되어서는 안된다.

또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.

도 1은 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 개념도이다. 도 1을 참조하면, 본 발명의 실시예들에 다른 가변 저항 메모리 소자는 기판(100) 상에 차례로 적층된 복수의 메모리 셀 스택들(MCA)을 포함할 수 있다. 상기 메모리 셀 스택들(MCA) 각각은 2차원적으로 배열된 복수의 가변 저항 메모리 셀들을 포함할 수 있다. 본 발명의 실시예들에 따른 가변 저항 메모리 소자는 메모리 셀 스택들(MCA) 사이에 배치되고 메모리 셀들의 기입, 독출 및 소거를 위한 복수의 도전 라인들을 포함할 수 있다. 도 1에는 5개의 메모리 셀 스택들(MCA)이 도시되었으나, 본 발명의 실시예들은 이에 한정되지 않는다.

도 2는 도 1의 메모리 셀 스택들을 설명하기 위한 회로도이다. 도 2에서는 예시적으로 서로 인접한 2개의 메모리 셀 스택들(MCA)이 도시되었다. 제 1 메모리 셀 스택(MCA1)은 제 1 도전 라인들(CL1)과 제 2 도전 라인들(CL2)의 교차점들 각각에 메모리 셀(MC)을 포함할 수 있다. 제 2 메모리 셀 스택(MCA2)은 제 2 도전 라인들(CL2)과 제 3 도전 라인들(CL3)의 교차점들 각각에 메모리 셀(MC)을 포함할 수 있다. 각 메모리 셀 스택들(MCA1, MCA2) 각각을 구성하는 메모리 셀들(MC)은 기판 상에 행 및 열을 이루며 2차원적으로 배열될 수 있다. 상기 메모리 셀들(MC) 각각은 스위칭 소자 및 가변 저항 구조체를 포함할 수 있다.

상기 제 1 도전 라인들(CL1)이 상기 제 2 도전 라인들(CL2)과 기판 사이에 제공되는 경우, 각 메모리 셀(MC)에서, 상기 스위칭 소자는 상기 기판과 상기 가변 저항 구조체 사이에 제공될 수 있다. 이와는 달리, 상기 가변 저항 구조체가 상기 기판과 상기 스위칭 소자 사이에 제공될 수 있다. 상기 스위칭 소자는 상기 제 1 도전 라인들(CL1) 및 상기 제 2 도전 라인들(CL2)의 교차점들에 각각 배치되며, 인접 교차점들에 배치된 스위칭 소자들과 물리적으로 분리될 수 있다. 상기 가변 저항 구조체는 상기 제 1 도전 라인들(CL1) 및 상기 제 2 도전 라인들(CL2)의 교차점들에 각각 배치되며, 인접 교차점들에 배치된 가변 저항 구조체들과 물리적으로 분리될 수 있다. 이와는 달리, 물리적으로 연결된 하나의 가변 저항 구조체가 복수의 메모리 셀들(MC) 사이에 공유될 수 있다. 일 예로, 상기 가변 저항 구조체는 평면적 관점에서 상기 제 1 도전 라인들(CL1) 또는 상기 제 2 도전 라인들(CL2)의 연장 방향을 따라 연장되는 라인 형상을 가질 수 있다.

도 3은 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 평면도이다. 도 4a 및 도 4b는 각각 도 3의 A-A'선 및 B-B'선에 따른 단면도들이다. 도 3, 도 4a 및 도 4b를 참조하면, 기판(100) 상에 차례로 제 1 셀 스택(ST1) 및 제 2 셀 스택(ST2)이 제공될 수 있다. 상기 제 1 및 제 2 셀 스택들(ST1, ST2)은 도 1 및 도 2를 참조하여 설명된 메모리 셀 스택들(MCA)에 해당될 수 있다. 편의상 셀 스택은 2개만 도시되었으나, 2개 이상의 셀 스택들이 제공될 수 있으며, 이 경우 제 1 셀 스택(ST1) 및 제 2 셀 스택(ST2)에 상응하는 구조들이 상기 기판(100) 상에 교대로 반복하여 배치될 수 있다.

상기 제 1 셀 스택(ST1)은 상기 기판(100) 상에 차례로 제공되어 서로 수직적으로 이격되는 제 1 도전 라인들(CL1) 및 제 2 도전 라인들(CL2) 사이에 배치될 수 있다. 상기 제 1 도전 라인들(CL1)은 상기 기판(100)의 상면과 실질적으로 평행하는 제 1 방향(D1)을 따라 연장되고, 상기 제 2 도전 라인들(CL2)은 상기 제 1 방향(D1)과 교차하고 상기 기판(100)의 상면과 실질적으로 평행한 제 2 방향(D2)을 따라 연장될 수 있다. 상기 제 1 및 제 2 도전 라인들(CL1, CL2)은 구리 또는 알루미늄과 같은 도전성 물질을 포함할 수 있다. 상기 제 1 및 제 2 도전 라인들(CL1, CL2)은 TiN 또는 WN과 같은 도전성 금속 질화물을 더 포함할 수 있다.

상기 제 1 셀 스택(ST1)은 상기 제 1 도전 라인들(CL1) 및 상기 제 2 도전 라인들(CL2)의 교차점들에 각각 배치된 메모리 셀들(MC)을 포함할 수 있다. 상기 메모리 셀들(MC) 각각은 가변 저항 구조체(CR1) 및 스위칭 소자(SW1)를 포함할 수 있다. 상기 메모리 셀들(MC) 각각은 상기 가변 저항 구조체(CR1) 및 상기 스위칭 소자(SW1) 사이에 중간 전극(ME1)을 포함할 수 있다. 상기 가변 저항 구조체(CR1)는 상기 스위칭 소자(SW1)와 상기 기판(100) 사이에 제공될 수 있다. 이와는 달리, 상기 스위칭 소자(SW1)는 상기 가변 저항 구조체(CR1)와 상기 기판(100) 사이에 제공될 수 있다. 이하, 설명의 간소화를 위하여 상기 가변 저항 구조체(CR1)가 상기 기판(100)과 상기 스위칭 소자(SW1) 사이에 제공되는 것으로 설명되나 이에 한정되지 않는다.

상기 가변 저항 구조체들(CR1)은 상기 기판(100) 상의 제 1 및 제 2 층간 절연막들(181, 182) 내에 형성된 홀 영역들(193) 내에 제공될 수 있다. 평면적 관점에서, 상기 홀 영역들(193)은 상기 제 1 도전 라인들(CL1)과 상기 제 2 도전 라인들(CL2)의 교차점들 각각에 배치되어 2차원적 배열을 이룰 수 있다. 이와는 달리, 상기 가변 저항 구조체들(CR1)은 제 1 방향(D1) 또는 제 2 방향(D2)을 따라 연장하는 복수의 라인 형상을 가질 수 있다. 이 경우, 하나의 가변 저항 구조체들(CR1)은 복수의 메모리 셀들(MC) 사이에서 공유될 수 있다. 상기 홀 영역들(193)의 측벽들 상에 스페이서들(SP)이 배치되고, 상기 가변 저항 구조체들(CR1)은 상기 스페이서들(SP)을 사이에 두고 상기 제 1 및 제 2 층간 절연막들(181, 182)과 이격될 수 있다. 상기 스페이서들(SP)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.

상기 가변 저항 구조체들(CR1)은 정보저장을 가능하게 하는 물성을 갖는 물질들 중의 적어도 하나로 형성될 수 있다. 본 발명의 실시예들에 따른 가변 저항 메모리 소자가 상변화 메모리 소자(Phase change memory device)인 경우, 상기 가변 저항 구조체들(CR1)은 온도에 따라 결정질과 비정질 사이의 가역적 상변화가 가능한 물질을 포함할 수 있다. 일 예로, 상기 가변 저항 구조체들(CR1)의 결정질-비정질간의 상전이 온도는 약 250℃ 내지 약 350℃일 수 있다. 상기 가변 저항 구조체들(CR1)은 칼코게나이드(chalcogenide)계 원소인 Te 및 Se 중의 적어도 하나와, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, In, Ti, Ga, P, O 및 C 중에서 선택된 적어도 하나가 조합된 화합물로 형성될 수 있다. 일 예로, 상기 가변 저항 구조체들(CR1)은 GeSbTe, GeTeAs, SbTeSe, GeTe, SbTe, SeTeSn, GeTeSe, SbSeBi, GeBiTe, GeTeTi, InSe, GaTeSe, 및 InSbTe 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 가변 저항 구조체들 (CR1)은 Ge를 포함하는 층과 Ge를 포함하지 않는 층이 반복적층된 초격자 구조를 가질 수 있다. 일 예로, 상기 가변 저항 구조체들(CR1)은 GeTe층과 SbTe층이 반복 적층된 구조를 가질 수 있다.

다른 실시예에 있어서, 상기 가변 저항 구조체들(CR1)은 페로브스카이트(perovskite) 화합물들 또는 도전성 금속 산화물들 중의 적어도 하나를 포함할 수 있다. 예를 들면, 상기 가변 저항 구조체들(CR1)은 니오븀 산화물(niobium oxide), 티타늄 산화물(titanium oxide), 니켈 산화물(nikel oxide), 지르코늄 산화물(zirconium oxide), 바나듐 산화물(vanadium oxide), PCMO((Pr,Ca)MnO3), 스트론튬-티타늄 산화물(strontium-titanium oxide), 바륨-스트론튬-티타늄 산화물(barium-strontium-titanium oxide), 스트론튬-지르코늄 산화물(strontium-zirconium oxide), 바륨-지르코늄 산화물(barium-zirconium oxide), 또는 바륨-스트론튬-지르코늄 산화물(barium-strontium-zirconium oxide) 등에서 적어도 하나를 포함할 수 있다. 상기 가변 저항 구조체들(CR1)이 전이금속 산화물들을 포함하는 경우, 상기 가변 저항 구조체들(CR1)의 유전 상수는 실리콘 산화막의 유전 상수보다 클 수 있다. 다른 실시예에 있어서, 상기 가변 저항 구조체들(CR1)은 도전성 금속 산화막과 터널 절연막의 이중 구조이거나, 제 1 도전성 금속산화막, 터널 절연막, 및 제 2 도전성 금속 산화막의 삼중 구조일 수 있다. 상기 터널 절연막은 알루미늄 산화물(aluminum oxide), 하프늄 산화물(hafnium oxide), 또는 실리콘 산화물(silicon oxide)을 포함할 수 있다.

상기 제 1 도전 라인들(CL1)과 상기 가변 저항 구조체들(CR1) 사이에 제 1 전극들(HE1)이 제공될 수 있다. 평면적 관점에서, 상기 제 1 전극들(HE1)은 상기 제 1 도전 라인들(CL1)과 상기 제 2 도전 라인들(CL2)의 교차점들 각각에 배치되어 2차원적 배열을 이룰 수 있다. 상기 제 1 전극들(HE1)은 상기 가변 저항 구조체들(CR1)을 가열하여 상변화시키는 히터(heater) 전극들일 수 있다. 상기 제 1 전극들(HE1)은 상기 제 1 도전 라인들(CL1)보다 비저항이 큰 물질로 형성될 수 있다. 일 예로, 상기 제 1 전극들(HE1)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, TaSiN, 또는 TiO 중 적어도 하나를 포함할 수 있다.

상기 제 1 전극들(HE1)과 상기 제 1 도전 라인들(CL1) 사이에 배리어 패턴들(106)이 제공될 수 있다. 상기 배리어 패턴들(106)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, 또는 TaSiN 중 적어도 하나를 포함할 수 있다. 상기 배리어 패턴들(106)은 상기 제 1 전극들(HE1) 각각 아래에 분리되어 배치되거나, 도시된 바와는 달리, 상기 제 1 도전 라인들(CL1)을 따라 연장하는 형태로 제공될 수 있다. 다른 실시예에 있어서, 상기 배리어 패턴들(106)은 생략될 수 있다.

상기 홀 영역들(193)의 하부는 상기 가변 저항 구조체들(CR1)에 의하여 점유되고, 상기 홀 영역들(193)의 상부는 중간 전극들(ME1)에 의하여 점유될 수 있다. 상기 중간 전극들(ME1)은 상기 가변 저항 구조체들(CR1)과 상기 스위칭 소자들(SW1)을 전기적으로 연결하며, 상기 가변 저항 구조체들(CR1)과 상기 스위칭 소자들(SW1)의 직접적인 접촉을 방지할 수 있다. 상기 중간 전극들(ME1)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, 또는 TaSiN 중 적어도 하나를 포함할 수 있다.

상기 스위칭 소자들(SW1)은 상기 제 1 및 제 2 층간 절연막들(181, 182) 상에 배치된 절연 패턴들 내에 배치될 수 있다. 일 예로, 상기 절연 패턴들은 제 1 내지 제 4 절연 패턴들(184, 186, 187, 188)을 포함할 수 있다. 상기 절연 패턴들(184, 186, 187, 188)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 스위칭 소자들(SW1)의 하부는 상기 중간 전극들(ME1)과 연결되고, 상부는 이하 설명될 제 2 전극들과 연결될 수 있으나, 이에 한정되지 않는다. 인접한 한 쌍의 스위칭 소자들(SW1)은 경면 대칭을 이룰 수 있다. 상기 제 2 절연 패턴들(186)은 상기 경면 대칭을 이루는 한 쌍의 스위칭 소자들(SW1)의 마주보는 측벽들 상에 배치되어 제1 방향 (D1)에서 서로 이격될 수 있다. 상기 제 2 절연 패턴들(186)은 스위칭 소자들(SW1)의 각각의 하부 (도 5a 및 도 5b의 제 2 부분 (P2) ) 상에 스페이서 패턴으로 배치될 수 있다. 상기 스위칭 소자들(SW1) 각각은 그 아래의 가변 저항 구조체들(CR1)의 상면의 일부를 노출할 수 있다. 다른 실시예에서, 상기 스위칭 소자들(SW1) 각각은 그 아래의 가변 저항 구조체들(CR1)의 상면을 완전히 덮을 수 있다.

상기 스위칭 소자들(SW1)은 양방향(bi-directional) 특성을 갖는 OTS(Ovonic Threshold Switch) 소자일 수 있다. 일 예로, 상기 스위칭 소자들(SW1)은 비선형적(일 예로, S자형) I-V 커브를 갖는 쓰레숄드(threshold) 스위칭 현상에 기초한 소자들일 수 있다. 상기 스위칭 소자들(SW1)은 상기 가변 저항 구조체들(CR1)보다 높은 결정질-비정질간의 상전이 온도를 가질 수 있다. 일 예로, 상기 스위칭 소자들(SW1)의 상전이 온도는 약 350℃내지 약450℃일 수 있다. 따라서, 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 동작 시, 상기 가변 저항 구조체들(CR1)은 동작 전압 하에서 결정질과 비정질 사이에서 가역적으로 상변화가 이루어지나, 상기 스위칭 소자들(SW1)은 상기 동작 전압 하에서 상변화 없이 실질적으로 비정질 상태를 유지할 수 있다. 본 명세서에서, 실질적으로 비정질 상태란 대상의 일부에 국소적으로(locally) 결정 입계가 존재하거나 국소적으로 결정화된 부분이 존재하는 것을 배제하지 않는다.

상기 스위칭 소자들(SW1)은 칼코게나이드(chalcogenide)계 원소인 Te 및 Se 중의 적어도 하나와, Ge, Sb, Bi, Al, Pb, Sn, Ag, As, S, Si, In, Ti, Ga 및 P 중에서 선택된 적어도 하나가 조합된 화합물로 형성될 수 있다. 상기 스위칭소자들 (SW1)은 상기 화합물에 추가하여 열적 안정화 원소를 더 포함할 수 있다. 상기 열적 안정화 원소는 C, N, 및 O 중 적어도 하나일 수 있다. 일 예로, 상기 스위칭 소자들(SW1)은 AsTe, AsSe, GeTe, SnTe, GeSe, SnTe, SnSe, ZnTe, AsTeSe, AsTeGe, AsSeGe, AsTeGeSe, AsSeGeSi, AsSeGeC, AsTeGeSi, AsTeGeS, AsTeGeSiIn, AsTeGeSiP, AsTeGeSiSbS, AsTeGeSiSbP, AsTeGeSeSb, AsTeGeSeSi, AsTeGeSiSeNS, SeTeGeSi, GeSbTeSe, GeBiTeSe, GeAsSbSe, GeAsBiTe, 및 GeAsBiSe 중 적어도 하나를 포함할 수 있다.

이하, 상기 스위칭 소자(SW1)의 형상이 보다 상세히 설명된다.

도 5a 및 도 5b는 본 발명의 실시예들에 따른 상기 스위칭 소자 (SW1)의 사시도들이다.

도 5a 및 도 5b에 따르면, 본 발명의 실시예들에 따른 스위칭 소자(SW1)는 제 3 방향(D3)으로 연장되는 제 1 부분(P1) 및 상기 제 1 부분(P1)의 하부로부터 연장되는 제 2 부분(P2)을 포함할 수 있다. 상기 제1 부분(P1)은 상기 제1 부분(P2)의 가장자리로부터 제3 방향(D3)으로 연장할 수 있다. 상기 제 1 부분(P1)과 상기 제 2 부분(P2)의 두께는 실질적으로 동일할 수 있으나, 이에 한정되지 않는다. 상기 제 2 부분(P2)은 상기 제 1 부분(P1)의 하부로부터 제 1 방향(D1)으로 연장되는 것으로 도시되었으나, 이와는 달리 제 2 방향(D2)으로 연장될 수 있다. 상기 스위칭 소자(SW1)는 제 1 방향(D1)과 제 3 방향(D3)에 의하여 정의되는 평면에 따른 단면이 L자 형상을 가질 수 있다. 도 5a에 도시된 바와 같이, 상기 제 1 부분(P1) 및 상기 제 2 부분(P2)은 각각 직육면체에 유사한 판상형일 수 있으나, 이와는 달리 도 5b에 도시된 바와 같이, 상기 제 1 부분(P1)과 상기 제 2 부분(P2)은 아래가 막힌 파이프의 일부와 유사한 형상을 가질 수 있다. 즉, 제 1 방향(D1)과 제 2 방향(D2)에 의하여 정의되는 평면에 따른 단면이 상기 제 1 부분(P1)은 링(ring)의 일부와 유사한 형상을 가지고, 상기 제 2 부분(P2)은 원의 일부와 유사한 형상을 가질 수 있다.

상기 스위칭 소자(SW1)는 식각에 의하여 해당 면이 형성된 식각면과, 식각에 의하지 않고 형성된 비식각면들(UDS)을 포함할 수 있다. 본 발명의 실시예들에 따른 스위칭 소자(SW1)는 상기 제 1 부분(P1)의 측벽 및 상기 제 2 부분(P2)의 상면이 비식각면들(UDS)일 수 있다. 즉, 상기 스위칭 소자(SW1)의 형성을 위한 패터닝 공정에서, 상기 제 1 부분(P1)의 측벽 및 상기 제 2 부분(P2)의 상면은 도 4a의 제 2 절연 패턴(186)에 의하여 보호되어 식각 데미지를 받지 않을 수 있다. 그에 따라, 본 발명의 실시예들에 따른 가변 저항 메모리 소자는 스위칭 소자들의 결정화 온도의 변화 또는 문턱 전압 변화 등의 스위칭 특성의 열화가 방지될 수 있다.

다시, 도 4a 및 도 4b를 참조하면, 상기 스위칭 소자들(SW1)과 상기 제 2 도전 라인들(CL2) 사이에 제 2 전극들(TE1)이 제공될 수 있다. 상기 제 2 전극들(TE1)은 제1 방향(D1)을 따라 연장하고, 상기 제2 방향(D2)를 따라 복수로 배열될 수 있다. 상기 제 2 전극들(TE1)은 각각은 제 1 방향(D1)을 따라 배열된 상기 스위칭 소자들(SW1)과 공통적으로 연결될 수 있다. 이와는 달리, 상기 제 2 전극들(TE1)은 상기 스위칭 소자들(SW1) 각각 상에서 서로 분리된 2차원적 형태로 배열될 수 있다. 상기 제 2 전극들(TE1)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, 또는 TaSiN 중 적어도 하나를 포함할 수 있다. 다른 실시예에서, 상기 제 2 전극들(TE1)은 생략될 수 있다.

상기 제 2 셀 스택(ST2)은 상기 제 1 셀 스택(ST1)과 실질적으로 동일한 구조일 수 있다. 일 예로, 상기 제 2 셀 스택(ST2)은 상기 제 2 도전 라인들(CL2) 상에 차례로 형성된 배리어 패턴들(108), 제 1 전극들(HE2), 가변 저항 구조체들(CR2), 중간 전극들(ME2), 스위칭 소자들(SW2), 및 제 2 전극들(TE2)을 포함할 수 있다.

상기 제 2 셀 스택(ST2)의 배리어 패턴들(108), 제 1 전극들(HE2), 가변 저항 구조체들(CR2), 중간 전극들(ME2), 스위칭 소자들(SW2), 및 제 2 전극들(TE2) 각각은 상기 제 1 셀 스택(ST1)의 배리어 패턴들(106), 제 1 전극들(HE1), 가변 저항 구조체들(CR1), 중간 전극들(ME1), 스위칭 소자들(SW1), 및 제 2 전극들(TE1)과 실질적으로 동일한 공정을 통하여 형성될 수 있다.

도 5a 및 도 5b를 참조하여 설명된 제 1 부분(P1) 및 제 2 부분(P2)에 있어서, 상기 제 1 셀 스택(ST1)의 제 2 부분(P2)의 연장 방향은 상기 제 2 셀 스택(ST2)의 제 2 부분(P2)의 연장 방향과 동일할 수 있다. 다만, 상기 제 2 셀 스택(ST2)의 제 2 전극들(TE2)은 상기 제 1 셀 스택(ST1)의 제 2 전극들(TE1)의 연장 방향과 교차하는 제 2 방향(D2)으로 연장될 수 있다. 이와는 달리, 상기 제 2 셀 스택(ST2)의 상기 제 2 전극들(TE2)은 상기 제 2 셀 스택(ST2)의 상기 스위칭 소자들(SW2) 각각 상에서 서로 분리되는 2차원적 배열을 갖도록 형성될 수 있다.

다른 실시예에서, 상기 제 2 셀 스택(ST2)의 A-A'단면은 상기 제 1 셀 스택(ST1)의 B-B' 단면과 유사한 형태로 형성될 수 있다. 즉, 도 4a의 상기 제 2 셀 스택(ST2)의 단면과 도 4b의 상기 제 2 셀 스택(ST2)의 단면은 서로 뒤바뀔 수 있다.

상기 제 2 셀 스택(ST2) 상에 제 3 도전 라인들(CL3)이 제공될 수 있다. 상기 제 3 도전 라인들(CL3)은 상기 제 1 도전 라인들(CL1)의 연장 방향(일 예로, 제 2 방향(D2))을 따라 연장되고, 상기 제 2 도전 라인들(CL2)의 연장 방향(일 예로, 제 1 방향(D1))으로 상호 이격될 수 있다. 상기 제3 도전 라인들(CL3)은 상기 제2 도전 라인들(CL2)과 수직적으로 이격될 수 있다..

상기 제 1 셀 스택(ST1)의 메모리 셀들(MC)의 기입, 독출, 및 소거는 상기 제 1 도전 라인들(CL1)과 상기 제 2 도전 라인들(CL2)을 통하여 수행되며, 상기 제 2 셀 스택(ST2)의 메모리 셀들(MC)의 기입, 독출, 및 소거는 상기 제 2 도전 라인들(CL2)과 상기 제 3 도전 라인들(CL3)을 통하여 수행될 수 있다.

본 발명의 실시예들에 따르면, 비식각면들을 포함하는 스위칭 소자에 의하여 가변 저항 메모리 소자의 전기적 특성이 향상될 수 있다.

도 6a 내지 도 12a는 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 도 3의 A-A'선에 따른 단면도들이다. 도 6b 내지 도 12b는 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 도 3의 B-B'선에 따른 단면도들이다.

도 6a 및 도 6b를 참조하면, 기판(100) 상에 차례로 적층된 제 1 도전 라인들(CL1), 예비 배리어 패턴들(105), 및 예비 제 1 전극들(110)이 형성될 수 있다. 상기 제 1 도전 라인들(CL1), 상기 예비 배리어 패턴들(105), 및 상기 예비 제 1 전극들(110) 각각은 제 1 방향(D1)으로 상호 이격되고 제 2 방향(D2)을 따라 연장될 수 있다. 상기 예비 제 1 전극들(110) 상에 제 2 방향(D2)을 따라 연장되는 예비 희생 패턴들(ASC)이 형성될 수 있다. 일 예로, 상기 제 1 도전 라인들(CL1), 상기 예비 배리어 패턴들(105), 및 상기 예비 제 1 전극들(110)의 형성은 복수의 도전층들을 상기 기판(100) 상에 차례로 증착한 후, 상기 예비 희생 패턴들(ASC)을 식각 마스크로 하는 식각 공정을 포함할 수 있다. 그 결과, 상기 제 1 도전 라인들(CL1)을 서로 분리하며 제 2 방향(D2)으로 연장되는 제 1 트렌치들(191)이 형성될 수 있다. 상기 제 1 도전 라인들(CL1), 상기 예비 배리어 패턴들(105), 및 상기 예비 제 1 전극들(110)은 1회의 패터닝 공정을 통하여 형성될 수 있으나, 이와는 달리 상기 제 1 도전 라인들(CL1), 상기 예비 배리어 패턴들(105), 및 상기 예비 제 1 전극들(110) 중 일부는 별개의 공정을 통하여 형성될 수 있다. 일 예로, 상기 제 1 도전 라인들(CL1)은 상기 예비 배리어 패턴들(105) 및 상기 예비 제 1 전극들(110)의 형성과는 별개의 다마신 공정으로 형성될 수 있다.

상기 제 1 도전 라인들(CL1)은 전도성이 우수한 금속, 일 예로 구리 또는 알루미늄을 포함할 수 있다. 상기 예비 제 1 전극들(110)은 상기 제 1 도전 라인들(CL1)보다 비저항이 큰 물질로 형성될 수 있다. 일 예로, 상기 예비 제 1 전극들(110)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, TaSiN, 또는 TiO 중 적어도 하나를 포함할 수 있다. 상기 예비 배리어 패턴들(105)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, 또는 TaSiN 중 적어도 하나를 포함할 수 있다. 상기 에비 희생 패턴들(ASC)은 이하 설명될 제 1 및 제 2 층간 절연막들과 식각 선택성이 있는 물질로 형성될 수 있다. 상기 예비 배리어 패턴들(105)은 생략될 수 있으며, 상기 제 1 도전 라인들(CL1)과 상기 예비 제 1 전극들(110)이 직접 접할 수 있다.

도 7a 및 도 7b를 참조하여, 상기 제 1 트렌치들(191)을 채우는 제 1 층간 절연막(181)을 형성한 후, 상기 예비 제 1 전극들(110) 및 상기 예비 배리어 패턴들(105)을 패터닝하여 각각 제 2 방향(D2)으로 상호 분리된 제 1 전극들(HE1) 및 배리어 패턴들(106)을 형성할 수 있다. 상기 패터닝 공정은 제 1 방향(D1)으로 연장되는 마스크 패턴들(미도시)을 상기 제1 층간 절연막(181) 및 예비 희생 패턴들(ASC) 상에 형성한 후, 이를 식각 마스크로 사용하여 상기 제1 층간 절연막(181), 상기 예비 희생 패턴들(ASC), 상기 예비 제 1 전극들(110), 및 상기 예비 배리어 패턴들(105)을 패터닝하여 제 2 트렌치들(192)을 형성하는 것을 포함할 수 있다.

상기 예비 희생 패턴들(ASC)은 상기 제 2 트렌치들(192)의 형성에 의하여 제 2 방향(D2)으로 상호 분리된 희생 패턴들(SC)이 될 수 있다. 상기 제 2 트렌치들(192)의 하면은 상기 제 1 도전 라인들(CL1)의 상면과 같거나 높은 레벨에 위치할 수 있다. 즉, 상기 제 1 도전 라인들(CL1)은 상기 패터닝 공정에 의하여 추가적으로 패터닝되지 않을 수 있다. 이 후, 상기 제 2 트렌치들(192)을 채우는 제 2 층간 절연막(182)이 형성된 후 평탄화 공정이 수행되어 상기 희생 패턴들(SC)의 상면이 노출될 수 있다. 상기 제 1 및 제 2 층간 절연막들(181, 182)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.

도 8a 및 도 8b를 참조하여, 상기 희생 패턴들(SC)이 선택적으로 제거되어 상기 기판(100) 상에 제 1 및 제 2 방향(D1, D2)으로 분리된 홀 영역들(193)이 형성될 수 있다. 일 예로, 상기 제 1 및 제 2 층간 절연막들(181, 182)이 실리콘 질화막 및/또는 실리콘 산화질화막을 포함하고, 상기 희생 패턴들(SC)이 실리콘 산화막을 포함하는 경우, 상기 희생 패턴들(SC)의 제거는 인산을 포함하는 식각액으로 수행될 수 있다.

상기 홀 영역들(193)의 측벽들에 스페이서들(SP)이 형성될 수 있다. 상기 스페이서들(SP)은 상기 기판(100) 상에 절연막을 콘포멀하게 형성한 후, 이방성 식각 공정을 수행하여 형성될 수 있다. 일 예로, 상기 스페이서들(SP)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.

상기 스페이서들(SP)은 상기 제 1 전극들(HE1)의 상면을 노출하고, 노출된 상기 제 1 전극들(HE1) 상에 각각 가변 저항 구조체(CR1)가 형성될 수 있다. 상기 가변 저항 구조체들(CR1)은 상기 제 1 전극들(HE1)과 직접 접할 수 있다. 상기 가변 저항 구조체들(CR1)은 상기 홀 영역들(193)을 완전히 채우지 않을 수 있다. 일 예로, 상기 홀 영역들(193)을 완전히 채우는 가변 저항층을 형성한 후, 에치백 공정이 수행될 수 있다.

본 발명의 실시예들에 따른 가변 저항 메모리 소자가 상변화 메모리 소자(Phase change memory device)인 경우, 상기 가변 저항 구조체들(CR1)은 온도에 따라 결정질과 비정질 사이의 가역적 상변화가 가능한 물질을 포함할 수 있다. 상기 가변 저항 구조체들(CR1)은 칼코게나이드(chalcogenide)계 원소인 Te 및 Se 중의 적어도 하나와, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, In, Ti, Ga, P, O 및 C 중에서 선택된 적어도 하나가 조합된 화합물로 형성될 수 있다. 일 예로, 상기 가변 저항 구조체들(CR1)은 GeSbTe, GeTeAs, SbTeSe, GeTe, SbTe, SeTeSn, GeTeSe, SbSeBi, GeBiTe, GeTeTi, InSe, GaTeSe, 및 InSbTe 중 적어도 하나를 포함할 수 있다. 상기 가변 저항 구조체들(CR1)을 형성하기 위한 상기 가변 저항 층)은 물리적 기상 증착(Physical Vapo Deposition) 또는 화학적 기상 증착(Chemical Vapor Deposition) 방법으로 형성될 수 있다.

상기 가변 저항 구조체들(CR1) 상에 상기 홀 영역들(193)을 채우는 중간 전극들(ME1)이 형성될 수 있다. 상기 중간 전극들(ME1)은 상기 가변 저항 구조체들(CR1)과 이후 설명될 스위칭 소자들을 물리적으로 분리할 수 있다. 상기 중간 전극들(ME1)의 형성 공정은 상기 홀 영역들(193)을 채우는 도전 물질을 형성한 후, 평탄화 공정을 수행하는 것을 포함할 수 있다. 상기 중간 전극들(ME1)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, 또는 TaSiN 중 적어도 하나를 포함할 수 있다.

도 9a 및 도 9b를 참조하여, 상기 중간 전극들(ME1)이 형성된 결과물 상에 제 1 절연 패턴들(184)이 형성될 수 있다. 상기 제 1 절연 패턴들(184)은 제 2 방향(D2)으로 연장되며 제 1 방향(D1)으로 서로 이격될 수 있다. 이와는 달리 상기 제 1 절연 패턴들(184)은 제 1 방향(D1)으로 연장되며 제 2 방향(D2)으로 서로 이격될 수 있다. 상기 중간 전극들(ME1)이 제 2 방향(D2)을 따라 배열된 복수의 중간 전극들(ME1)을 포함하는 복수의 열들을 포함하는 경우, 상기 제 1 절연 패턴들(184) 각각은 인접하는 한 쌍의 중간 전극들(ME1)의 열들과 수직적으로 오버랩되도록 형성될 수 있다. 상기 제 1 절연 패턴들(184) 각각은 이와 오버랩되는 한 쌍의 중간 전극들(ME1)의 열들 각각의 상면의 일부를 노출할 수 있다. 상기 제 1 절연 패턴들(184)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.

상기 제 1 절연 패턴들(184) 상에 스위칭층(120) 및 제 2 절연층(185)이 차례로 형성될 수 있다. 상기 스위칭층(120) 및 상기 제 2 절연층(185)은 상기 제 1 절연 패턴들(184) 및 노출된 상기 중간 전극들(ME1)의 상면을 따라 실질적으로 콘포멀하게 형성될 수 있다. 상기 제 2 절연층(185)은 상기 제 1 절연 패턴들(184)과 동일한 물질을 포함할 수 있다. 상기 스위칭층(120)은 칼코게나이드(chalcogenide)계 원소인 Te 및 Se 중의 적어도 하나와, Ge, Sb, Bi, Al, Pb, Sn, Ag, As, S, Si, In, Ti, Ga 및 P 중에서 선택된 적어도 하나가 조합된 화합물로 형성될 수 있다. 상기 스위칭층(120)은 상기 화합물에 추가하여 열적 안정화 원소를 더 포함할 수 있다. 상기 열적 안정화 원소는 C, N, 및 O 중 적어도 하나일 수 있다. 일 예로, 상기 스위칭층(120)을 형성하는 공정은 C, N, 및 O 중 적어도 하나를 도핑하는 공정을 포함할 수 있다. 다른 실시예로, 상기 열적 안정화 원소는 As, Ge, Se, Te, Si, Bi, S, Sb, In, P, Al, Pb 중 적어도 하나와 동시에 증착될 수 있다. 일 예로, 상기 스위칭층(120)은 AsTe, AsSe, GeTe, SnTe, GeSe, SnTe, SnSe, ZnTe, AsTeSe, AsTeGe, AsSeGe, AsTeGeSe, AsSeGeSi, AsSeGeC, AsTeGeSi, AsTeGeS, AsTeGeSiIn, AsTeGeSiP, AsTeGeSiSbS, AsTeGeSiSbP, AsTeGeSeSb, AsTeGeSeSi, AsTeGeSiSeNS, SeTeGeSi, GeSbTeSe, GeBiTeSe, GeAsSbSe, GeAsBiTe, 및 GeAsBiSe 중 적어도 하나를 포함할 수 있다.

도 10a 및 도 10b를 참조하여, 이방성 식각 공정을 수행하여 상기 스위칭층(120)을 예비 스위칭 소자들(ASW1)로 분리할 수 있다. 상기 이방성 식각 공정은 건식 및/또는 습식 식각 공정을 포함할 수 있다. 예비 스위칭 소자들(ASW1)은 제 2 방향(D2)으로 연장되며 복수의 중간 전극들(ME1)과 연결되고, 제 1 방향(D1)으로 상호 이격될 수 있다. 상기 이방성 식각 공정에 의하여 상기 제 2 절연층(185)은 각 예비 스위칭 소자들(ASW1)과 함께 분리되어 제 2 절연 패턴들(186)이 될 수 있다. 상기 제 2 절연 패턴들(186)에 의하여 커버된 상기 스위칭층(120)의 부분들은 제거되지 않고, 그 결과 상기 예비 스위칭 소자들(ASW1)의 하부는 제 1 방향(D1)을 따라 돌출된 부분을 포함할 수 있다. 제 2 절연 패턴들(186)에 의하여 커버된 상기 예비 스위칭 소자들(ASW1)의 표면(이후, 도 5a 및 도 5b의 비식각면(UDS)이 되는)은 식각 데미지를 받지 않을 수 있다. 즉, 식각 공정 도중, 상기 예비 스위칭 소자들(ASW1)의 표면이 상기 제 2 절연 패턴들(186)에 의하여 커버됨에 따라 에천트 충돌에 의한 표면 조성 변화 및/또는 에천트의 내부 유입에 의하여 발생될 수 있는 스위칭 소자들의 결정화 온도의 변화 또는 문턱 전압 변화 등의 스위칭 특성의 열화를 방지할 수 있다. 또한, 본 식각 공정은 DPT(Double Patterning Technology) 공정을 사용하지 않고 수행될 수 있으므로, 공정을 간소화할 수 있다.

상기 제 1 절연 패턴들(184) 사이를 채우는 제 3 절연 패턴들(187)이 형성될 수 있다. 상기 제 3 절연 패턴들(187)의 형성은 상기 예비 스위칭 소자들(ASW1)이 형성된 결과물 상에 절연층을 형성하고 평탄화 공정을 수행하여 상기 예비 스위칭 소자들(ASW1)이 상면들을 노출하는 것을 포함할 수 있다. 상기 제 3 절연 패턴들(187)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.

도 11a 및 도 11b를 참조하여, 상기 예비 스위칭 소자들(ASW1)이 패터닝되어 제 1 방향(D1) 및 제 2 방향(D2)으로 상호 분리된 스위칭 소자들(SW1)이 형성될 수 있다. 상기 스위칭 소자들(SW1)은 상기 중간 전극들(ME1) 각각 상에 서로 이격되어 배치될 수 있다. 상기 패터닝 공정은 DPT 공정일 수 있으나, 이에 한정되지 않는다. 일 예로, 상기 패터닝 공정은 상기 예비 스위칭 소자들(ASW1) 상에 제 1 방향(D1)으로 연장되고 제 2 방향(D2)으로 상호 분리된 마스크 패턴들(미도시)을 형성한 후, 이를 이용하여 상기 예비 스위칭 소자들(ASW1) 및 상기 제 1 내지 제 3 절연 패턴들(184, 186, 187)을 식각 하는 것을 포함할 수 있다. 그 결과, 상기 스위칭 소자들(SW1)은 트렌치들(미도시)에 의하여 제 2 방향(D2)으로 상호 이격될 수 있다. 상기 스위칭 소자들(SW1) 사이의 트렌치들을 채우는 제 4 절연 패턴들(188)이 형성될 수 있다. 상기 제 4 절연 패턴들(188)은 상기 제 3 절연 패턴들(187)과 동일한 물질로 형성될 수 있다.

도 12a 및 도 12b를 참조하여, 제 1 방향(D1)으로 연장되고 제 2 방향(D2)으로 상호 분리된 제 2 전극들(TE1)이 형성될 수 있다. 상기 제 2 전극들(TE1) 각각은 제 1 방향(D1)을 따라 배열된 상기 스위칭 소자들(SW1)과 공통적으로 연결될 수 있다. 이와는 달리, 상기 제 2 전극들(TE1)은 상기 스위칭 소자들(SW1) 각각 상에서 서로 분리된 2차원적 형태로 배열되도록 형성될 수 있다. 상기 제 2 전극들(TE1)의 형성에 의하여 상기 제 1 도전 라인들(CL1) 상에 제 1 셀 스택(ST1)의 형성이 완료될 수 있다.

상기 제 1 셀 스택(ST1) 상에 제 2 도전 라인들(CL2)이 형성될 수 있다. 상기 제 2 도전 라인들(CL2)은 상기 제 1 도전 라인들(CL1)과 교차하는 방향(즉, 제 1 방향(D1))으로 연장될 수 있다. 상기 제 2 도전 라인들(CL2)은 상기 제 1 도전 라인들(CL1)과 동일한 물질로 형성될 수 있다. 상기 제 2 전극들(TE1)과 상기 제 2 도전 라인들(CL2)은 서로 다른 복수의 도전층들을 증착한 후, 1회의 패터닝 공정을 통하여 형성될 수 있다. 이와는 달리, 상기 제 2 전극들(TE1) 및 상기 제 2 도전 라인들(CL2) 중 적어도 하나는 다마신 공정에 의하여 형성될 수 있다.

도 4a 및 도 4b를 다시 참조하여, 상기 제 2 도전 라인들(CL2) 상에 제 2 셀 스택(ST2)이 형성될 수 있다. 상기 제 2 셀 스택(ST2)은 상기 제 1 셀 스택(ST1)과 실질적으로 동일한 공정들을 통하여 형성될 수 있다. 일 예로, 상기 제 2 셀 스택(ST2)은 상기 제 2 도전 라인들(CL2) 상에 차례로 형성된 배리어 패턴들(108), 제 1 전극들(HE2), 가변 저항 구조체들(CR2), 중간 전극들(ME2), 스위칭 소자들(SW2), 및 제 2 전극들(TE2)을 포함할 수 있다. 상기 제 2 셀 스택(ST2)의 배리어 패턴들(108), 제 1 전극들(HE2), 가변 저항 구조체들(CR2), 중간 전극들(ME2), 스위칭 소자들(SW2), 및 제 2 전극들(TE2) 각각은 상기 제 1 셀 스택(ST1)의 배리어 패턴들(106), 제 1 전극들(HE1), 가변 저항 구조체들(CR1), 중간 전극들(ME1), 스위칭 소자들(SW1), 및 제 2 전극들(TE1)과 실질적으로 동일한 공정을 통하여 형성될 수 있다. 다만, 상기 제 2 셀 스택(ST2)의 제 2 전극들(TE2)은 상기 제 1 셀 스택(ST1)의 제 2 전극들(TE1)의 연장 방향과 교차하는 제 2 방향(D2)으로 연장되도록 형성될 수 있다. 이와는 달리, 상기 제 2 셀 스택(ST2)의 상기 제 2 전극들(TE2)은 상기 제 2 셀 스택(ST2)의 상기 스위칭 소자들(SW2) 각각 상에서 서로 분리되는 2차원적 배열을 갖도록 형성될 수 있다.

다른 실시예에서, 상기 제 2 셀 스택(ST2)의 A-A'단면은 상기 제 1 셀 스택(ST1)의 B-B' 단면과 유사한 형태로 형성될 수 있다. 즉, 도 4a의 상기 제 2 셀 스택(ST2)의 단면과 도 4b의 상기 제 2 셀 스택(ST2)의 단면은 서로 뒤바뀔 수 있다. 이와 같은 구조는 상기 제 2 셀 스택(ST2)을 형성하기 위한 패터닝들의 기준 방향을 상기 제 1 셀 스택(ST1)을 형성하기 위한 패터닝들의 기준 방향과 교차하도록(일 예로, 수직하도록) 변경하여 달성될 수 있다.

상기 제 2 셀 스택(ST2) 상에 제 3 도전 라인들(CL3)이 형성될 수 있다. 상기 제 3 도전 라인들(CL3)은 상기 제 1 도전 라인들(CL3)의 연장 방향(일 예로, 제 2 방향(D2))을 따라 연장되고, 상기 제 2 도전 라인들(CL2)의 연장 방향(일 예로, 제 1 방향(D1))으로 상호 이격되도록 형성될 수 있다. 상기 제 3 도전 라인들(CL3)은 상기 제 1 및 제 2 도전 라인들(CL1, CL2)과 동일한 물질로 형성될 수 있다. 상기 제 3 도전 라인들(CL3)은 상기 제 2 전극들(TE2)과 함께 패터닝 공정을 통하여 형성되거나, 별개의 다마신 공정을 통하여 형성될 수 있다.

본 발명의 실시예들에 따른 가변 저항 메모리 소자가 3개 이상의 셀 스택들을 포함하는 경우, 상기 제 1 및 제 2 셀 스택들(ST1, ST2)을 형성하기 위한 공정들이 추가적으로 반복하여 진행될 수 있다.

도 6a 내지 도 12a 및 도 6b 내지 도 12b를 참조하여 설명된 공정 방법에 의한 스위칭 소자는 도 5a와 유사한 형상을 가질 수 있다. 도 5b의 형상을 갖는 스위칭 소자는 도 6a 내지 도 12a 및 도 6b 내지 도 12b를 참조하여 설명된 공정 방법에서, 도 9a의 제 1 절연 패턴들(184)의 형상을 변경하여 제조될 수 있다. 즉, 도 9a의 제 1 절연 패턴들(184)은 제 1 방향(D1) 및 제 2 방향(D2)으로 상호 이격된 복수의 원형 홀들을 포함할 수 있고, 상기 원형 홀들을 기초로 형성된 스위칭 소자는 도 5b와 유사한 형상을 가질 수 있다.

본 발명의 실시예들에 따르면, 스위칭 소자의 식각 데미지를 최소화하여 가변 저항 메모리 소자의 전기적 특성을 향상시킬 수 있다. 또한, 스위칭 소자를 형성하기 위한 공정을 간소화할 수 있다.

도 13은 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 평면도이다. 도 14a는 도 13의 A-A'선에 따른 단면도이고, 도 14b는 도 13의 B-B'선에 따른 단면도이다. 설명의 간소화를 위하여 중복된 구성에 대한 설명은 생략된다.

도 13, 도 14a 및 도 14b를 참조하면, 기판(100) 상에 차례로 제 1 셀 스택(ST1) 및 제 2 셀 스택(ST2)이 제공될 수 있다. 상기 제 1 및 제 2 셀 스택들(ST1, ST2)은 도 1 및 도 2를 참조하여 설명된 메모리 셀 스택들(MCA)에 해당될 수 있다. 상기 제 1 셀 스택(ST1)은 상기 기판(100) 상에 차례로 제공되어 수직적으로 이격되는 제 1 도전 라인들(CL1) 및 제 2 도전 라인들(CL2) 사이에 배치될 수 있다. 상기 제 1 셀 스택(ST1)은 상기 제 1 도전 라인들(CL1) 및 상기 제 2 도전 라인들(CL2)의 교차점들에 각각 배치된 메모리 셀들(MC)을 포함할 수 있다. 상기 메모리 셀들(MC) 각각은 가변 저항 구조체(CR1) 및 스위칭 소자(SW1)를 포함할 수 있다. 상기 메모리 셀들(MC) 각각은 상기 가변 저항 구조체(CR1) 및 상기 스위칭 소자(SW1) 사이에 중간 전극(ME1)을 포함할 수 있다.

상기 가변 저항 구조체들(CR1)은 상기 기판(100) 상의 제 1 및 제 2 층간 절연막들(181, 182) 내에 형성된 트렌치 영역들(195) 내에 제공될 수 있다. 평면적 관점에서, 상기 트렌치 영역들(195)은 제 2 방향(D2)을 따라 연장되고 제 1 방향(D1)으로 상호 분리된 라인 형상을 가질 수 있다. 이에 따라, 상기 트렌치 영역들(195) 내에 제공되는 상기 가변 저항 구조체들(CR1)은 제 2 방향(D2)을 따라 연장되고 제 1 방향(D1)으로 상호 분리된 라인 형상을 가질 수 있다. 상기 가변 저항 구조체들(CR1)은 복수의 메모리 셀들(MC) 사이에서 공유될 수 있다. 즉, 하나의 가변 저항 구조체(CR1)가 복수의 메모리 셀들(MC) 각각의 일부를 구성할 수 있다. 상기 트렌치 영역들(195)의 측벽과 상기 가변 저항 구조체들(CR1) 사이에 스페이서들(SP)이 제공될 수 있다. 상기 가변 저항 구조체들(CR1)은 정보저장을 가능하게 하는 물성을 갖는 물질들 중의 적어도 하나로 형성될 수 있다.

상기 제 1 도전 라인들(CL1)과 상기 가변 저항 구조체들(CR1) 사이에 제 1 전극들(HE1)이 제공될 수 있다. 평면적 관점에서, 상기 제 1 전극들(HE1)은 상기 제 1 도전 라인들(CL1)과 상기 제 2 도전 라인들(CL2)의 교차점들 각각에 배치되어 2차원적 배열을 이룰 수 있다. 상기 제 1 전극들(HE1)과 상기 제 1 도전 라인들(CL1) 사이에 배리어 패턴들(106)이 제공될 수 있다. 상기 배리어 패턴들(106)은 상기 제 1 전극들(HE1) 각각 아래에 분리되어 배치되거나, 도시된 바와는 달리, 상기 제 1 도전 라인들(CL1)을 따라 연장하는 형태로 제공될 수 있다. 다른 실시예에 있어서, 상기 배리어 패턴들(106)은 생략될 수 있다.

상기 중간 전극들(ME1)은 상기 가변 저항 구조체들(CR1)의 상면들과 접할 수 있다. 평면적 관점에서, 상기 중간 전극들(ME1)은 상기 제 1 도전 라인들(CL1)과 상기 제 2 도전 라인들(CL2)의 교차점들 각각에 배치되어 2차원적 배열을 이룰 수 있다. 이에 따라, 상기 가변 저항 구조체들(CR1) 각각은 제 2 방향(D2)을 따라 배열된 복수의 중간 전극들(ME1)과 공통적으로 연결될 수 있다.

상기 중간 전극들(ME1)은 상기 트렌치 영역들(195) 내에 제공되지 않을 수 있다. 즉, 상기 트렌치 영역들(195)은 상기 스페이서들(SP) 및 상기 가변 저항 구조체들(CR1)에 의하여 채워지며, 상기 중간 전극들(ME1)은 상기 가변 저항 구조체들(CR1) 상에 형성되는 제 3 층간 절연막(189) 내에 형성될 수 있다. 일 예로, 상기 제 3 층간 절연막(189) 내에 상기 가변 저항 구조체들(CR1)의 상면들을 노출하는 콘택홀들(미도시)을 형성한 후, 다마신 공정으로 상기 중간 전극들(ME1)을 형성할 수 있다.

상기 스위칭 소자들(SW1)은 상기 제 3 층간 절연막(189) 상에 배치된 절연 패턴들 내에 배치될 수 있다. 일 예로, 상기 절연 패턴들은 제 1 내지 제 4 절연 패턴들(184, 186, 187, 188)을 포함할 수 있다. 상기 스위칭 소자들(SW1)의 하부는 상기 중간 전극들(ME1)과 연결되고, 상부는 이하 설명될 제 2 전극들과 연결될 수 있으나, 이에 한정되지 않는다.

상기 스위칭 소자들(SW1)과 상기 제 2 도전 라인들(CL2) 사이에 제 2 전극들(TE1)이 제공될 수 있다. 상기 제 2 전극들(TE1)은 각각은 제 1 방향(D1)을 따라 배열된 상기 스위칭 소자들(SW1)과 공통적으로 연결될 수 있다. 이와는 달리, 상기 제 2 전극들(TE1)은 상기 스위칭 소자들(SW1) 각각 상에서 서로 분리된 2차원적 형태로 배열될 수 있다.

상기 제 2 셀 스택(ST2)은 상기 제 1 셀 스택(ST1)과 실질적으로 동일한 구조일 수 있다. 일 예로, 상기 제 2 셀 스택(ST2)은 상기 제 2 도전 라인들(CL2) 상에 차례로 형성된 배리어 패턴들(108), 제 1 전극들(HE2), 가변 저항 구조체들(CR2), 중간 전극들(ME2), 스위칭 소자들(SW2), 및 제 2 전극들(TE2)을 포함할 수 있다. 다른 실시예에서, 상기 제 2 셀 스택(ST2)의 A-A'단면은 상기 제 1 셀 스택(ST1)의 B-B' 단면과 유사한 형태로 형성될 수 있다. 즉, 도 4a의 상기 제 2 셀 스택(ST2)의 단면과 도 4b의 상기 제 2 셀 스택(ST2)의 단면은 서로 뒤바뀔 수 있다. 상기 제 2 셀 스택(ST2) 상에 제 3 도전 라인들(CL3)이 제공될 수 있다. 상기 제 3 도전 라인들(CL3)은 상기 제 1 도전 라인들(CL3)의 연장 방향(일 예로, 제 2 방향(D2))을 따라 연장되고, 상기 제 2 도전 라인들(CL2)의 연장 방향(일 예로, 제 1 방향(D1))으로 상호 이격될 수 있다.

도 15a 및 도 15b는 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 단면도들로, 각각 도 3의 A-A'선 및 B-B'선에 따른 단면도들이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략될 수 있다.

도 3, 도 15a 및 도 15b를 참조하면, 기판(200) 상에 차례로 제 1 셀 스택(ST1) 및 제 2 셀 스택(ST2)이 제공될 수 있다. 편의상 셀 스택은 2개만 도시되었으나, 2개 이상의 셀 스택들이 제공될 수 있으며, 이 경우 제 1 셀 스택(ST1) 및 제 2 셀 스택(ST2)에 상응하는 구조들이 상기 기판(200) 상에 교대로 반복하여 배치될 수 있다.

상기 제 1 셀 스택(ST1)은 상기 기판(200) 상에 차례로 제공되어 수직적으로 이격되는 제 1 도전 라인들(CL1) 및 제 2 도전 라인들(CL2) 사이에 배치될 수 있다. 상기 제 1 도전 라인들(CL1)은 상기 기판(200)의 상면과 실질적으로 평행하는 제 1 방향(D1)을 따라 연장되고, 상기 제 2 도전 라인들(CL2)은 상기 제 1 방향(D1)과 교차하고 상기 기판(200)의 상면과 실질적으로 평행한 제 2 방향(D2)을 따라 연장될 수 있다. 상기 제 1 도전 라인들(CL1)은 제 1 층간 절연막(280) 내에 제공될 수 있다. 일 예로, 상기 제 1 층간 절연막(280)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다.

상기 제 1 셀 스택(ST1)은 상기 제 1 도전 라인들(CL1) 및 상기 제 2 도전 라인들(CL2)의 교차점들에 각각 배치된 메모리 셀들(MC)을 포함할 수 있다. 상기 메모리 셀들(MC)은 절연 패턴들(281, 283, 285, 275) 내에 제공될 수 있다. 상기 메모리 셀들(MC) 각각은 가변 저항 구조체(CR1) 및 스위칭 소자(SW1)를 포함할 수 있다. 상기 메모리 셀들(MC) 각각은 상기 가변 저항 구조체(CR1) 및 상기 스위칭 소자(SW1) 사이에 중간 전극(ME1)을 포함할 수 있다. 상기 가변 저항 구조체들(CR1)과 상기 제 2 도전 라인들(CL2) 사이에 제 2 전극들(TE1)이 제공될 수 있다.

상기 메모리 셀들(MC)은 상기 스위칭 소자들(SW1)과 상기 제 1 도전 라인들(CL1) 사이에 배리어 패턴들(206)이 제공될 수 있다. 상기 배리어 패턴들(206)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, 또는 TaSiN 중 적어도 하나를 포함할 수 있다. 상기 배리어 패턴들(206)은 상기 스위칭 소자들(SW1) 각각 아래에 분리되어 배치될 수 있다.

상기 스위칭 소자(SW1)는 상기 가변 저항 구조체(CR1)와 상기 기판(200) 사이에 제공될 수 있다. 상기 중간 전극(ME1)과 상기 가변 저항 구조체(CR1) 사이에 제 1 전극(HE1)이 제공될 수 있다. 상기 스위칭 소자(SW1)의 측벽, 상기 중간 전극(ME1)의 측벽, 및 상기 제 1 전극(HE1)의 측벽은 서로 수직적으로 얼라인될 수 있다. 상기 스위칭 소자(SW1)의 측벽, 상기 중간 전극(ME1)의 측벽, 및 상기 제 1 전극(HE1)의 측벽은 도 15a의 제 1 셀 스택(ST1)에 도시된 바와 같이 제 1 방향(D1) 및 제 3 방향(D3)에 의하여 정의되는 평면에 따른 단면에서 서로 얼라인되고, 도 15b의 제 1 셀 스택(ST1)에 도시된 바와 같이 제 2 방향(D2) 및 제 3 방향(D3)에 의하여 정의되는 평면에 따른 단면에서 서로 얼라인될 수 있다. 제 1 방향(D1) 및 제 3 방향(D3)에 의하여 정의되는 평면에 따른 단면에서, 상기 가변 저항 구조체(CR1)의 측벽은 그 아래에 제공되는 상기 제 1 전극(HE1)의 측벽과 연결될 수 있다. 제 2 방향(D2) 및 제 3 방향(D3)에 의하여 정의되는 평면에 따른 단면에서, 상기 가변 저항 구조체(CR1)의 측벽은 상기 스위칭 소자(SW1)의 측벽, 상기 중간 전극(ME1)의 측벽, 및 상기 제 1 전극(HE1)의 측벽과 수직적으로 얼라인될 수 있다.

상기 스위칭 소자들(SW1)의 하면은 상기 배리어 패턴들(206)의 상면과 접할 수 있다. 상기 스위칭 소자들(SW1)은 도 5a 및 도 5b를 참조하여 설명한 바와 같이 제 1 부분(P1) 및 제 2 부분(P2)을 포함할 수 있다. 즉, 상기 스위칭 소자(SW1)는 식각에 의하여 해당 면이 형성된 식각면과, 식각에 의하지 않고 형성된 비식각면들(UDS)을 포함할 수 있다. 상기 중간 전극들(ME1)과 연결되는 상기 스위칭 소자들(SW1)의 상기 제 1 부분(P1)의 상면은 상기 기판(200)의 상면에 평행하지 않고 경사를 가질 수 있다. 상기 제 2 부분(P2)의 상면과 상기 제 1 부분(P1)의 측벽을 커버하는 제 2 절연 패턴들(283)이 제공될 수 있다. 상기 제 2 절연 패턴들(283)은 각각 상기 제 2 부분 (P2) 상에 스페이서 패턴으로 배치될 수 있다. 상기 제 2 절연 패턴들(283)은 상기 경면 대칭을 이루는 한 쌍의 스위칭 소자들(SW1)의 마주보는 측벽들 상에 배치되어 제1 방향(D1)에서 서로 이격될 수 있다. 일 예로, 상기 제 2 절연 패턴들(283)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.

상기 스위칭 소자들(SW1)은 양방향(bi-directional) 특성을 갖는 OTS(Ovonic Threshold Switch) 소자일 수 있다. 일 예로, 상기 스위칭 소자들(SW1)은 비선형적(일 예로, S자형) I-V 커브를 갖는 쓰레숄드(threshold) 스위칭 현상에 기초한 소자들일 수 있다. 상기 스위칭 소자들(SW1)은 상기 가변 저항 구조체들(CR1)보다 높은 결정질-비정질간의 상전이 온도를 가질 수 있다.

상기 중간 전극들(ME1)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, 또는 TaSiN 중 적어도 하나를 포함할 수 있다. 상기 제 1 전극들(HE1)은 상기 가변 저항 구조체들(CR1)을 가열하여 상변화시키는 히터(heater) 전극들일 수 있다. 상기 제 1 전극들(HE1)은 상기 제 1 도전 라인들(CL1)보다 비저항이 큰 물질로 형성될 수 있다. 일 예로, 상기 제 1 전극들(HE1)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, TaSiN, 또는 TiO 중 적어도 하나를 포함할 수 있다. 상기 중간 전극들(ME1)의 하면, 상기 제 1 전극들(HE1)의 하면은 상기 기판(200)의 상면에 평행하지 않고 경사를 가질 수 있다.

상기 가변 저항 구조체들(CR1)은 제 1 및 제 3 절연 패턴들(281, 275)의 상부에 형성된 리세스 영역들(294)을 채울 수 있다. 상기 가변 저항 구조체들(CR1)의 제 1 방향(D1)으로의 폭은 상기 중간 전극들(ME1)의 폭 및 상기 제 1 전극들(HE1)의 폭보다 클 수 있다. 제 1 방향(D1)으로의 단면에 있어서, 상기 가변 저항 구조체들(CR1)의 상면은 평탄하며, 측면 및 하면은 포물선과 유사하게 상기 기판(200) 방향으로 곡률을 가질 수 있다. 즉, 상기 가변 저항 구조체들(CR1)의 폭은 하부로부터 상부로 갈수록 증가할 수 있다. 상기 가변 저항 구조체들(CR1)은 정보저장을 가능하게 하는 물성을 갖는 물질들 중의 적어도 하나로 형성될 수 있다.

상기 제 2 전극들(TE1)은 각각은 제 1 방향(D1)을 따라 배열된 상기 가변 저항 구조체들(CR1)과 공통적으로 연결될 수 있다. 이와는 달리, 상기 제 2 전극들(TE1)은 상기 가변 저항 구조체들(CR1) 각각 상에서 서로 분리되어 2차원적 형태로 배열될 수 있다. 다른 실시예에서, 상기 제 2 전극들(TE1)은 생략될 수 있다.

상기 제 2 셀 스택(ST2)은 상기 제 1 셀 스택(ST1)과 실질적으로 동일한 구조일 수 있다. 일 예로, 상기 제 2 셀 스택(ST2)은 상기 제 2 도전 라인들(CL2) 상에 차례로 형성된 배리어 패턴들(208), 스위칭 소자들(SW2), 중간 전극들(ME2), 제 1 전극들(HE2), 가변 저항 구조체들(CR2), 및 제 2 전극들(TE2)을 포함할 수 있다. 상기 제 2 셀 스택(ST2)의 배리어 패턴들(208), 스위칭 소자들(SW2), 중간 전극들(ME2), 제 1 전극들(HE2), 가변 저항 구조체들(CR2), 및 제 2 전극들(TE2) 각각은 상기 제 1 셀 스택(ST1)의 배리어 패턴들(206), 스위칭 소자들(SW1), 중간 전극들(ME1), 제 1 전극들(HE1), 가변 저항 구조체들(CR1), 및 제 2 전극들(TE1)과 실질적으로 동일한 공정을 통하여 형성될 수 있다. 다만, 상기 제 2 셀 스택(ST2)은 상기 제 1 셀 스택(ST1)을 평면적 관점에서 제 3 방향(D3)을 중심축으로 약 90도만큼 회전된 구조를 가질 수 있다. 즉, 상기 제 2 셀 스택(ST2)의 A-A'단면은 상기 제 1 셀 스택(ST1)의 B-B' 단면에 상응하고, 상기 제 2 셀 스택(ST2)의 B-B'단면은 상기 제 1 셀 스택(ST1)의 A-A' 단면에 상응할 수 있다. 도 5a 및 도 5b를 참조하여 설명된 제 1 부분(P1) 및 제 2 부분(P2)에 있어서, 상기 제 1 셀 스택(ST1)의 제 2 부분(P2)은 제 1 방향(D1)으로 연장되고 상기 제 2 셀 스택(ST2)의 제 2 부분(P2)은 제 2 방향(D2)으로 연장될 수 있다.

상기 제 2 셀 스택(ST2) 상에 제 3 도전 라인들(CL3)이 제공될 수 있다. 상기 제 3 도전 라인들(CL3)은 상기 제 1 도전 라인들(CL1)의 연장 방향(일 예로, 제 2 방향(D2))을 따라 연장되고, 상기 제 2 도전 라인들(CL2)의 연장 방향(일 예로, 제 1 방향(D1))으로 상호 이격될 수 있다.

도 16a 내지 도 21a는 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 도 3의 A-A'선에 따른 단면도들이다. 도 16b 내지 도 21b는 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 도 3의 B-B'선에 따른 단면도들이다. 설명의 간소화를 위하여 중복된 구성에 대한 설명은 생략될 수 있다.

도 3, 도 16a 및 도 16b를 참조하면, 기판(200) 상에 차례로 제 1 도전 라인들(CL1) 및 배리어 패턴들(206)이 형성될 수 있다. 상기 제 1 도전 라인들(CL1) 및 상기 배리어 패턴들(206)은 제 1 방향(D1)으로 상호 이격되고 제 2 방향(D2)을 따라 연장될 수 있다. 상기 제 1 도전 라인들(CL1) 및 상기 배리어 패턴들(206)은 제 1 층간 절연막(280) 내에 형성될 수 있다. 일 예로, 상기 제 1 도전 라인들(CL1) 및 상기 배리어 패턴들(206)은 복수의 도전층들을 차례로 증착한 후, 패터닝 공정을 수행하여 형성될 수 있다. 제1 층간 절연막(280)은 제1 도전라인들(CL1) 및 배리어 패턴들(206)의 측벽들을 덮고, 제1 도전라인들(CL1) 및 배리어 패턴들(206)의 상면들을 노출하도록 형성될 수 있다. 일부 실시예에 있어서, 상기 제 1 도전 라인들(CL1) 및 상기 배리어 패턴들(206) 중 적어도 하나는 다마신 공정에 의하여 형성될 수 있다. 상기 제 1 도전 라인들(CL1)은 전도성이 우수한 금속, 일 예로 구리 또는 알루미늄을 포함할 수 있다. 상기 배리어 패턴들(206)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, 또는 TaSiN 중 적어도 하나를 포함할 수 있다.

상기 배리어 패턴들(206) 상에 제 1 절연 패턴들(281)이 형성될 수 있다. 상기 제 1 절연 패턴들(281)은 제 2 방향(D2)으로 연장되며 제 1 트렌치들(291)을 사이에 두고 제 1 방향(D1)으로 서로 이격될 수 있다. 상기 제 1 절연 패턴들(281) 각각은 인접하는 한 쌍의 배리어 패턴들(206)과 수직적으로 오버랩되도록 형성될 수 있다. 상기 제 1 절연 패턴들(281) 각각은 이와 오버랩되는 한 쌍의 배리어 패턴들(206) 각각의 상면의 일부를 노출할 수 있다. 상기 제 1 절연 패턴들(281)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.

상기 제 1 절연 패턴들(281) 상에 스위칭층(220) 및 제 2 절연층(282)이 차례로 형성될 수 있다. 상기 스위칭층(220) 및 상기 제 2 절연층(282)은 상기 제 1 절연 패턴들(281) 및 노출된 상기 배리어 패턴들(206)의 상면을 따라 실질적으로 콘포멀하게 형성될 수 있다. 상기 제 2 절연층(282)은 상기 제 1 절연 패턴들(281)과 동일한 물질을 포함할 수 있다. 상기 스위칭층(220)은 이하 설명될 가변 저항 구조체들보다 높은 결정질-비정질간의 상전이 온도를 가질 수 있다.

상기 스위칭층(220)은 칼코게나이드(chalcogenide)계 원소인 Te 및 Se 중의 적어도 하나와, Ge, Sb, Bi, Al, Pb, Sn, Ag, As, S, Si, In, Ti, Ga 및 P 중에서 선택된 적어도 하나가 조합된 화합물로 형성될 수 있다. 상기 스위칭층(220)은 상기 화합물에 추가하여 열적 안정화 원소를 더 포함할 수 있다. 상기 열적 안정화 원소는 C, N, 및 O 중 적어도 하나일 수 있다. 일 예로, 상기 스위칭층(120)을 형성하는 공정은 C, N, 및 O 중 적어도 하나를 도핑하는 공정을 포함할 수 있다. 다른 실시예로, 상기 열적 안정화 원소는 As, Ge, Se, Te, Si, Bi, S, Sb, In, P, Al, Pb 중 적어도 하나와 동시에 증착될 수 있다. 일 예로, 상기 스위칭층(220)은 AsTe, AsSe, GeTe, SnTe, GeSe, SnTe, SnSe, ZnTe, AsTeSe, AsTeGe, AsSeGe, AsTeGeSe, AsSeGeSi, AsSeGeC, AsTeGeSi, AsTeGeS, AsTeGeSiIn, AsTeGeSiP, AsTeGeSiSbS, AsTeGeSiSbP, AsTeGeSeSb, AsTeGeSeSi, AsTeGeSiSeNS, SeTeGeSi, GeSbTeSe, GeBiTeSe, GeAsSbSe, GeAsBiTe, 및 GeAsBiSe 중 적어도 하나를 포함할 수 있다.

상기 제 2 절연층(282)이 형성된 상기 제 1 트렌치들(291)의 하부에 블로킹 패턴들(251)이 형성될 수 있다. 상기 블로킹 패턴들(251)은 상기 제 1 트렌치들(291)을 따라 제 2 방향(D2)으로 연장될 수 있다. 상기 블로킹 패턴들(251)은 상기 제1 트렌치들(291)의 측벽들 상에 형성된 상기 제 2 절연층(282)의 적어도 일부를 노출할 수 있다. 일 예로, 상기 블로킹 패턴들(251)은 SOH(Spin on Hard Mask)와 같이 유동성이 높은 물질로 형성될 수 있다. 상기 블로킹 패턴들(251)의 형성은 에치백 공정을 포함할 수 있다.

도 3, 도 17a 및 도 17b를 참조하여, 상기 블로킹 패턴들(251)에 의하여 커버되지 않은 상기 스위칭층(220) 및 상기 제 2 절연층(282)의 상부가 식각될 수 있다. 그 결과, 상기 스위칭층(220)은 U자형 단면을 갖는 스위칭 패턴들(221)이 될 수 있다. 상기 스위칭 패턴들(221)의 상면은 도시된 바와 같이 경사를 가질 수 있으나, 이에 한정되지 않는다. 상기 제1 절연층(282)은 식각 공정에 의해 U자형 단면을 가질 수 있다. 이후, 상기 블로킹 패턴들(251)은 제거되고, 제 1 도전층(241)이 콘포멀하게 형성될 수 있다. 상기 제 1 도전층(241)은 노출된 상기 제 1 절연 패턴들(281)의 측벽 및 상면을 따라 연장되며 상기 스위칭 패턴들(221)의 상면과 접할 수 있다. 상기 제 1 도전층(241)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, 또는 TaSiN 중 적어도 하나를 포함할 수 있다.

도 3, 도 18a 및 도 18b를 참조하여, 상기 제 1 도전층(241)에 에치백 공정이 수행되어 예비 중간 전극들(AME1)이 형성될 수 있다. 상기 예비 중간 전극들(AME1)은 상기 스위칭 패턴들(221)을 따라 제 2 방향(D2)으로 연장될 수 있다. 상기 예비 중간 전극들(AME1)이 형성된 결과물 상에, 제 2 도전층(미도시)을 형성한 후 에치백 공정을 수행하여 예비 제 1 전극들(AHE1)이 형성될 수 있다. 일 예로, 상기 예비 제 1 전극들(AHE1)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, TaSiN, 또는 TiO 중 적어도 하나를 포함할 수 있다. 상기 제 2 절연층(282) 및 상기 스위칭 패턴들(221)에 대한 식각 공정이 수행될 수 있다. 그 결과, 제 1 방향(D1)으로 상호 분리된 제 2 절연 패턴들(283) 및 제 1 방향(D1)으로 상호 분리된 예비 스위칭 소자들(ASW1)이 형성될 수 있다. 상기 예비 스위칭 소자들(ASW1)은 상기 제 1 도전 라인들(CL1)을 따라 제 2 방향(D2)으로 연장될 수 있다. 상술한 바와 같이, 상기 제 2 절연 패턴들(283)에 의하여 커버된 상기 예비 스위칭 소자들(ASW1)의 일부 면들(이후, 도 5a 및 도 5b의 비식각면(UDS)이 되는)은 식각 데미지를 받지 않을 수 있다. 즉, 식각 공정 도중, 상기 예비 스위칭 소자들(ASW1)의 표면이 상기 제 2 절연 패턴들(283)에 의하여 커버됨에 따라 에천트 충돌에 의한 표면 조성 변화 및/또는 에천트의 내부 유입에 의하여 발생될 수 있는 스위칭 소자들의 결정화 온도의 변화 또는 문턱 전압 변화 등의 스위칭 특성의 열화를 방지할 수 있다. 또한, 본 식각 공정은 DPT(Double Patterning Technology) 공정을 사용하지 않고 수행될 수 있으므로, 공정을 간소화할 수 있다.

상기 제 1 트렌치들(291)을 채우는 제 3 절연 패턴들(275)이 형성될 수 있다.. 상기 제 3 절연 패턴들(275)은 상기 제 1 절연 패턴들(281)과 동일한 물질로 형성될 수 있다.

도 3, 도 19a 및 도 19b를 참조하여, 상기 예비 제 1 전극들(AHE1)의 상부가 제거되어 제 2 트렌치들(292)이 형성될 수 있다. 제2 트렌치들(292)은 제1 절연 패턴들(281)과 제3 절연 패턴들(275) 사이에 형성될 수 있다. 예를 들면, 제 2 트렌치들(292)은 제1 및 제 3 절연 패턴들(281,275) 및 예비 제1 전극들(AHE1)에 의해 정의될 수 있다.. 상기 예비 제 1 전극들(AHE1)의 상부의 제거는 선택적 식각 공정을 포함할 수 있다.

도 3, 도 20a 및 도 20b를 참조하여, 상기 제 2 트렌치들(292)이 확장되어 리세스 영역들(294)이 형성될 수 있다. 일 예로, 상기 리세스 영역들(294)의 형성은 인산을 이용한 등방성 습식 식각 공정을 포함할 수 있다. 상기 리세스 영역들(294)을 채우는 예비 가변 저항 구조체들(ACR1)이 형성될 수 있다. 상기 예비 가변 저항 구조체들(ACR1)의 형성은 가변 저항 물질을 증착하여 상기 리세스 영역들(294)을 채우고 평탄화 공정을 수행하는 것을 포함할 수 있다. 본 발명의 실시예들에 따른 가변 저항 메모리 소자가 상변화 메모리 소자(Phase change memory device)인 경우, 상기 예비 가변 저항 구조체들(ACR1)은 온도에 따라 결정질과 비정질 사이의 가역적 상변화가 가능한 물질을 포함할 수 있다. 상기 예비 가변 저항 구조체들(ACR1)은 칼코게나이드(chalcogenide)계 원소인 Te 및 Se 중의 적어도 하나와, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, In, Ti, Ga, P, O 및 C 중에서 선택된 적어도 하나가 조합된 화합물로 형성될 수 있다. 일 예로, 상기 예비 가변 저항 구조체들(ACR1)은 GeSbTe, GeTeAs, SbTeSe, GeTe, SbTe, SeTeSn, GeTeSe, SbSeBi, GeBiTe, GeTeTi, InSe, GaTeSe, 및 InSbTe 중 적어도 하나를 포함할 수 있다. 상기 가변 저항 물질막은 물리적 기상 증착(Physical Vapo Deposition) 또는 화학적 기상 증착(Chemical Vapor Deposition) 방법으로 형성될 수 있다.

도 3, 도 21a 및 도 21b를 참조하여, 상기 예비 가변 저항 구조체들(ACR1) 상에 차례로 제 2 전극들(TE1) 및 제 2 도전 라인들(CL2)이 형성될 수 있다. 제 2 전극들(TE1) 및 제 2 도전 라인들(CL2) 각각은 제 1 방향(D1)으로 연장되고 제 2 방향(D2)으로 상호 이격될 수 있다. 상기 제 2 전극들(TE1)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, 또는 TaSiN 중 적어도 하나를 포함할 수 있다.

상기 예비 가변 저항 구조체들(ACR1), 상기 예비 제 1 전극들(AHE1), 상기 예비 중간 전극들(AME1), 및 상기 예비 스위칭 소자들(ASW1)이 패터닝되어 각각 제 2 방향(D2)으로 상호 분리된 가변 저항 구조체들(CR1), 제 1 전극들(HE1), 중간 전극들(ME1), 스위칭 소자들(SW1)이 형성될 수 있다. 또한 상기 배리어 패턴들(206)도 패터닝되어 제2 방향(D2)으로 상호 분리될 수 있다. 일 예로, 상기 패터닝 공정은 상기 제 2 전극들(TE1) 및 상기 제 2 도전 라인들(CL2)의 형성을 위한 패터닝 공정과 함께 동일한 마스크 패턴(미도시)을 이용하여 수행될 수 있다. 이 경우, 상기 제2 방향(D2)에서 상기 제 2 전극들(TE1), 상기 제 2 도전 라인들(CL2), 상기 가변 저항 구조체들(CR1), 상기 제 1 전극들(HE1), 상기 중간 전극들(ME1), 상기 스위칭 소자들(SW1), 및 상기 배리어 패턴들(206)의 상기 제2 방향(D2)의 측벽들은 수직적으로 얼라인될 수 있으며, 이들의 측벽들에 의하여 정의되는 제 3 트렌치들(295)이 형성될 수 있다. 이후, 상기 제 3 트렌치들(295)을 채우는 제 4 절연 패턴들(285)이 형성될 수 있다. 상기 제 4 절연 패턴들(285)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다. 상기 패터닝 공정에 의하여, 상기 제 1 도전 라인들(CL1)과 상기 제 2 도전 라인들(CL2)의 교차점들에 각각 제공되고 배리어 패턴들(206), 스위칭 소자들(SW1), 중간 전극들(ME1), 제 1 전극들(HE1), 가변 저항 구조체들(CR1), 및 제 2 전극들(TE1)을 포함하는 메모리 셀들을 포함하는 제 1 셀 스택(ST1)이 완성될 수 있다.

도 3, 도 15a 및 도 15b를 다시 참조하여, 상기 제 2 도전 라인들(CL2) 상에 제 2 셀 스택(ST2)이 형성될 수 있다. 상기 제 2 셀 스택(ST2)은 상기 제 1 셀 스택(ST1)과 실질적으로 동일한 공정들을 통하여 형성될 수 있다. 일 예로, 상기 제 2 셀 스택(ST2)은 상기 제 2 도전 라인들(CL2) 상에 차례로 형성된 배리어 패턴들(208), 스위칭 소자들(SW2), 중간 전극들(ME2), 제 1 전극들(HE2), 가변 저항 구조체들(CR2), 및 제 2 전극들(TE2)을 포함할 수 있다. 다만, 상기 제 2 셀 스택(ST2)은 상기 제 1 셀 스택(ST1)을 평면적 관점에서 제 3 방향(D3)을 중심축으로 약 90도만큼 회전된 구조를 가지도록 형성될 있다. 즉, 상기 제 2 셀 스택(ST2)의 A-A'단면은 상기 제 1 셀 스택(ST1)의 B-B' 단면에 상응하고, 상기 제 2 셀 스택(ST2)의 B-B'단면은 상기 제 1 셀 스택(ST1)의 A-A' 단면에 상응할 수 있다.

상기 제 2 셀 스택(ST2) 상에 제 3 도전 라인들(CL3)이 제공될 수 있다. 상기 제 3 도전 라인들(CL3)은 상기 제 1 도전 라인들(CL3)의 연장 방향(일 예로, 제 2 방향(D2))을 따라 연장되고, 상기 제 2 도전 라인들(CL2)의 연장 방향(일 예로, 제 1 방향(D1))으로 상호 이격될 수 있다.

본 발명의 실시예들에 따르면, 배리어 패턴들(206), 스위칭 소자들(SW1), 중간 전극들(ME1), 제 1 전극들(HE1), 가변 저항 구조체들(CR1), 및 제 2 전극들(TE1)이 수직적으로 얼라인되도록 형성될 수 있다. 또한, 상기 스위칭 소자들(SW1)의 일부 면은 식각 데미지를 받지 않으므로 전기적 특성의 열화를 방지할 수 있다.

도 22a 및 도 22b는 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 단면도들로, 각각 도 3의 A-A'선 및 B-B'선에 따른 단면도들이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략될 수 있다.

도 3, 도 22a 및 도 22b를 참조하면, 기판(200) 상에 차례로 제 1 셀 스택(ST1) 및 제 2 셀 스택(ST2)이 제공될 수 있다. 상기 제 1 셀 스택(ST1)은 상기 기판(200) 상에 차례로 제공되어 수직적으로 이격되는 제 1 도전 라인들(CL1) 및 제 2 도전 라인들(CL2) 사이에 배치될 수 있다. 상기 제 1 셀 스택(ST1)은 상기 제 1 도전 라인들(CL1) 및 상기 제 2 도전 라인들(CL2)의 교차점들에 각각 배치된 메모리 셀들(MC)을 포함할 수 있다. 상기 메모리 셀들(MC) 각각은 가변 저항 구조체(CR1) 및 스위칭 소자(SW1)를 포함할 수 있다. 상기 메모리 셀들(MC) 각각은 상기 가변 저항 구조체(CR1) 및 상기 스위칭 소자(SW1) 사이에 중간 전극(ME1)을 포함할 수 있다. 상기 중간 전극들(ME1)은 상기 가변 저항 구조체(CR1)의 하면과 접할 수 있다. 상기 가변 저항 구조체들(CR1)과 상기 제 2 도전 라인들(CL2) 사이에 제 2 전극들(TE1)이 제공될 수 있다.

상기 가변 저항 구조체들(CR1)과 상기 제 2 전극들(TE1) 사이에 제 1 전극들(HE1)이 제공될 수 있다. 즉, 상기 제 1 전극들(HE1)은 상기 가변 저항 구조체들(CR1)이 하부를 점유하는 리세스 영역들(294)의 상부에 제공될 수 있다. 상기 제 1 전극들(HE1)은 상기 리세스 영역들(294) 각각의 일부를 채우도록 상기 가변 저항 구조체들(CR1)을 형성하고, 상기 리세스 영역들(294)의 잔부를 채우도록 전극 물질을 증착하여 형성될 수 있다. 상기 제 1 전극들(HE1, HE2)의 위치, 구조 및 형성 방법을 제외하고, 나머지 구성은 도 15a 및 도 15b를 참조하여 설명된 실시예와 동일할 수 있다.

도 23a 및 도 23b는 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 단면도들로, 각각 도 3의 A-A'선 및 B-B'선에 따른 단면도들이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략될 수 있다.

도 3, 도 23a 및 도 23b를 참조하면, 상기 중간 전극들(ME1)은 상기 가변 저항 구조체(CR1)의 하면과 접할 수 있다. 상기 가변 저항 구조체들(CR1)과 상기 제 2 도전 라인들(CL2) 사이에 제 2 전극들(TE1)이 제공될 수 있다.

상기 가변 저항 구조체들(CR1)과 상기 제 2 전극들(TE1) 사이에 제 1 전극들(HE1)이 제공될 수 있다. 상기 제 1 전극들(HE1)은 제 3 층간 절연막(271) 내에 형성될 수 있다. 예를 들면, 상기 제 1 전극들은(HE1) 상기 제 3 층간 절연막(271) 내에 형성되며 상기 가변 저항 구조체들(CR1)의 상면들을 노출하는 콘택홀들(272) 내에 제공될 수 있다. 상기 제1 전극들(HE1)과 상기 제 3 층간 절연막(271) 사이에 절연 스페이서들(273)이 제공될 수 있다. 상기 절연 스페이서들(273)은 상기 콘택홀들(272) 내에 배치되고 상기 제1 전극들(HE1)의 측벽들을 덮을 수 있다.

상기 제 1 전극들(HE1, HE2)의 위치, 구조 및 형성 방법을 제외하고, 나머지 구성은 도 15a 및 도 15b를 참조하여 설명된 실시예와 동일할 수 있다.

도 24a 내지 도 25a는 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 도 3의 A-A'선에 따른 단면도들이다. 도 24b 내지 도 25b는 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 도 3의 B-B'선에 따른 단면도들이다. 설명의 간소화를 위하여 중복된 구성에 대한 설명은 생략될 수 있다.

도 3, 도 24a 및 도 24b를 참조하면, 도 16a 내지 20b를 참조하여 설명된 바와 같이, 기판 (200) 상에 제1 도전 라인들(CL1), 배리어 패턴들(206), 예비 스위칭 소자들(ASW1), 예비 중간 전극들(AME1), 예비 가변 저항 구조체들(ACR1), 제1 층간 절연막(280), 및 제1 내지 제3 절연 패턴들(281, 283, 275)을 형성할 수 있다. 상기 예비 가변 저항 구조체들(ACR1) 상에 제 3 층간 절연막(271)을 형성할 수 있다. 상기 제 3 층간 절연막(271)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다. 상기 제 3 층간 절연막(271) 내에 상기 예비 가변 저항 구조체들(ACR1)의 상면을 노출하는 콘택홀들(272)이 형성될 수 있다. 상기 콘택홀들(272)의 측벽 상에 절연 스페이서들(273)이 형성될 수 있다. 이후, 상기 콘택홀들(272)을 채우는 제 1 전극들(HE1)이 형성될 수 있다. 상기 제 1 전극들(HE1)은 제 1 방향(D1) 및 제 2 방향(D2)으로 상호 이격될 수 있다.

도 3, 도 25a 및 도 25b를 참조하면, 상기 제 1 전극들(HE1) 상에 차례로 제 2 전극들(TE1) 및 제 2 도전 라인들(CL2)이 형성될 수 있다. 제 2 전극들(TE1) 및 제 2 도전 라인들(CL2) 각각은 제 1 방향(D1)으로 연장되고 제 2 방향(D2)으로 상호 이격될 수 있다.

상기 예비 가변 저항 구조체들(ACR1), 상기 예비 중간 전극들(AME1), 및 상기 예비 스위칭 소자들(ASW1)이 패터닝되어 각각 제 2 방향(D2)으로 상호 분리된 가변 저항 구조체들(CR1), 중간 전극들(ME1), 스위칭 소자들(SW1)이 형성될 수 있다. 일 예로, 상기 패터닝 공정은 상기 제 2 전극들(TE1) 및 상기 제 2 도전 라인들(CL2)의 형성을 위한 패터닝 공정과 함께 동일한 마스크 패턴(미도시)을 이용하여 수행될 수 있다. 상기 패터닝 공정에 의하여 제 3 트렌치들(295)이 형성될 수 있고, 상기 제1 전극들(HE1)은 제 3 트렌치들(295)에 의해 제 2 방향 (D2)으로 상호 분리될 수 있다. 이후, 상기 제 3 트렌치들(295)을 채우는 제 4 절연 패턴들(285)이 형성될 수 있다. 상기 패터닝 공정에 의하여, 제 1 셀 스택(ST1)이 완성될 수 있다.

도 3, 도 23a 및 도 23b를 다시 참조하여, 상기 제 2 도전 라인들(CL2) 상에 제 2 셀 스택(ST2)이 형성될 수 있다. 상기 제 2 셀 스택(ST2)은 상기 제 1 셀 스택(ST1)과 실질적으로 동일한 공정들을 통하여 형성될 수 있다. 다만, 상기 제 2 셀 스택(ST2)은 상기 제 1 셀 스택(ST1)을 평면적 관점에서 제 3 방향(D3)을 중심축으로 약 90도만큼 회전된 구조를 가지도록 형성될 있다. 상기 제 2 셀 스택(ST2) 상에 제 3 도전 라인들(CL3)이 제공될 수 있다.

도 26a 및 도 26b는 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 각각 도 3의 A-A'선 및 B-B'선에 따른 단면도들이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략될 수 있다.

도 3, 도 26a 및 도 26b를 참조하면, 제 1 셀 스택(ST1) 및 제2 셀 스택(ST2)가 기판(100) 상에 적층될 수 있다. 상기 제1 셀 스택(ST1)은 제1 도전 라인들(CL1) 상에 형성된 배리어 패턴들(106), 제1 전극들(HE1), 가변 저항 구조체들(CR1), 중간 전극들(ME1), 스위칭 전극들(SW1), 및 제2 전극들(TE1)을 포함할 수 있다. 상기 가변 저항 구조체들(CR1)은 상기 제 1 및 제 2 층간 절연막들(181, 182) 및 상기 제1 전극들(HE1) 상의 제 4 층간 절연막(131) 내에 제공되며, 스페이서 없이 상기 제 4 층간 절연막(131)과 접할 수 있다. 상기 제1 도전 라인들(CL1), 상기 배리어 패턴들(106) 및 상기 제1 전극들(HE1)은 각각 제2 방향(D2)에서 제1 층간 절연막(181)에 의해 상호 분리되고, 상기 배리어 패턴들(106) 및 상기 제1 전극들(HE1)은 각각 제1 방향(D1)에서 제2 층간 절연막(182)에 의해 상호 분리될 수 있다. 본 실시예의 경우, 상기 가변 저항 구조체들(CR1)을 형상하기 위한 공정은 상기 제 1 및 제 2 층간 절연막들(181, 182)이 형성된 결과물 상에, 가변 저항층을 콘포멀하게 증착한 후 패터닝하는 공정을 포함할 수 있다. 상기 패터닝 공정이 수행된 후, 상기 가변 저항 구조체들(CR1) 사이를 채우는 상기 제 4 층간 절연막(131)이 형성될 수 있다. 중간 전극들(ME1)은 그 아래의 가변 저항 구조체들(CR1)의 형성을 위한 패터닝 공정 시에 함께 중간 전극(ME1)용 물질이 패터닝되어 형성되거나, 상기 가변 저항 구조체들(CR1)의 형성과는 별개의 증착 및 패터닝 공정을 통하여 형성될 수 있다. 상기 스위칭 소자들(SW1)은 상기 중간 전극들(ME1) 상에 형성될 수 있다. 상기 제1 도전 라인들(CL1)을 가로지르는 방향으로 제2 전극들(TE1) 및 제2 도전 라인들(CL2)이 형성될 수 있다. 제 2 셀 스택(CT2)은 상기 제 1 셀 스택(CT1)과과 동일한 방식으로 형성될 수 있다.

상기 가변 저항 구조체들(CR1, CR2)은 제 1 방향(D1) 및 제 2 방향(D2)으로 상호 분리되도록 형성될 수 있으나, 이에 한정되지 않는다. 일 예로, 도 13, 도 14a 및 도 14b를 참조하여 설명한 실시예와 같이, 상기 가변 저항 구조체들(CR1, CR2)은 제 1 방향(D1) 또는 제 2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다.

도 27a 및 도 27b는 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 각각 도 3의 A-A'선 및 B-B'선에 따른 단면도들이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략될 수 있다.

도 3, 도 27a 및 도 27b를 참조하면, 제 1 셀 스택(ST1)의 스위칭 소자들(SW1) 각각은 일 방향으로 연장된 라인 형태를 가질 수 있다. 일 예로, 상기 스위칭 소자들(SW1)은 제 2 방향(D2)으로 연장되고 제 1 방향(D1)으로 상호 분리될 수 있다. 이와는 달리, 상기 스위칭 소자들(SW1)은 제 1 방향(D1)으로 연장되고 제 2 방향(D2)으로 상호 분리될 수 있다. 이와 같은 구조는, 도 11a 및 도 11b를 참조하여 설명된 예비 스위칭 소자들의 패터닝 공정을 생략하여 형성될 수 있다.

제 2 셀 스택(ST2)의 스위칭 소자들(SW2)은 상기 제 1 셀 스택(ST1)의 스위칭 소자들(SW1)과 동일한 방식으로 형성될 수 있다. 즉, 상기 제 2 셀 스택(ST2)의 스위칭 소자들(SW2)도 제 2 방향(D2)으로 연장되고 제 1 방향(D1)으로 상호 분리될 수 있다. 이와는 달리, 상기 제 2 셀 스택(ST2)의 스위칭 소자들(SW2)은 상기 제 1 셀 스택(ST1)의 스위칭 소자들(SW1)과 다른 방향으로 연장되는 라인 형상을 가질 수 있다. 일 예로, 상기 제 1 셀 스택(ST1)의 스위칭 소자들(SW1) 각각은 제 2 방향(D2)으로 연장되고, 상기 제 2 셀 스택(ST2)의 스위칭 소자들(SW2) 각각은 제 1 방향(D1)으로 연장될 수 있다.

이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims

제 1 방향으로 연장되는 제 1 도전 라인들;
상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 제 2 도전 라인들;
상기 제 1 도전 라인들과 상기 제 2 도전 라인들 사이에 제공되되 서로 수직적으로 이격되는 스위칭 소자들 및 가변 저항 구조체들을 포함하고,
상기 스위칭 소자들 각각은 상기 제 1 방향 및 상기 제 2 방향과 수직한 제 3 방향으로 연장되는 제 1 부분 및 상기 제 1 부분으로부터 상기 제 1 방향으로 연장되는 제 2 부분을 포함하는 가변 저항 메모리 소자.
제 1 항에 있어서,
인접하는 한 쌍의 스위칭 소자들은 경면 대칭(mirror symmetry)을 이루는 가변 저항 메모리 소자.
제 1 항에 있어서,
상기 스위칭 소자들과 상기 가변 저항 구조체들 사이에 중간 전극들을 더 포함하는 가변 저항 메모리 소자.
제 3 항에 있어서,
상기 가변 저항 구조체들은 상기 제 2도전 라인들과 상기 스위칭 소자들 사이에 제공되는 가변 저항 메모리 소자.
제 3 항에 있어서,
상기 제1 도전 라인들과 상기 가변 저항 구조체들 사이에 배치되고 상기 중간 전극들보다 비저항이 큰 히터 전극들을 더 포함하고,
상기 스위칭 소자들 각각은 상기 중간 전극들의 상면들 각각의 일부를 노출하는 가변 저항 메모리 소자.
제 3 항에 있어서,
상기 중간 전극들의 측벽들은 스위칭 소자들의 측벽들과 수직적으로 얼라인되는 가변 저항 메모리 소자.
제 6 항에 있어서,
상기 중간 전극들과 가변 저항 구조체들 사이에 상기 중간 전극들보다 비저항이 큰 히터 전극들을 더 포함하는 가변 저항 메모리 소자.
제 3 항에 있어서,
상기 제 2 도전 라인들과 상기 가변 저항 구조체들 사이에 상기 중간 전극들보다 비저항이 큰 히터 전극들을 더 포함하는 가변 저항 메모리 소자.
제 8 항에 있어서,
상기 가변 저항 구조체들의 상면 상에 제공되고 상기 히터 전극들의 측벽을 덮는 절연 스페이서들을 더 포함하는 가변 저항 메모리 소자.
제 3 항에 있어서,
상기 가변 저항 구조체들 각각의 수직 단면은 그 하부로부터 상부로 갈수록 폭이 증가하는 형상을 갖는 가변 저항 메모리 소자.
제 1 항에 있어서,
상기 스위칭 소자들은 상기 가변 저항 구조체들 상에 제공되고,
상기 가변 저항 메모리 소자는 상기 가변 저항 구조체들과 상기 제 1 도전 라인들 사이에 배리어 패턴들을 더 포함하는 가변 저항 메모리 소자.
제 1 항에 있어서,
상기 스위칭 소자들은 제 1 스위칭 소자들이고 상기 가변 저항 구조체들은 제 1 가변 저항 구조체들이고,
상기 가변 저항 메모리 소자는:
상기 제 2 도전 라인들을 사이에 두고 상기 제 1 도전 라인들과 이격되고 상기 제 1 방향으로 연장되는 제 3 도전 라인들; 및
상기 제 2 도전 라인들과 상기 제 3 도전 라인들 사이에 제 2 스위칭 소자들 및 제 2 가변 저항 구조체들을 더 포함하는 가변 저항 메모리 소자.
제 12 항에 있어서,
상기 제 2 스위칭 소자들 각각은 상기 제 3 방향으로 연장되는 제 3 부분 및 상기 제 3 부분으로부터 상기 제 1 방향으로 연장되는 제 4 부분을 포함하는 가변 저항 메모리 소자.
제 12 항에 있어서,
상기 제 2 스위칭 소자들 각각은 상기 제 3 방향으로 연장되는 제 3 부분 및 상기 제 3 부분으로부터 상기 제 2 방향으로 연장되는 제 4 부분을 포함하는 가변 저항 메모리 소자.
제 1 항에 있어서,
상기 가변 저항 구조체들은 상기 제 1 도전 라인들과 상기 제 2 도전 라인들이 교차하는 위치들에서 상기 제 1 방향 및 상기 제 2 방향으로 서로 분리되어 제공되는 가변 저항 메모리 소자.
제 1 항에 있어서,
상기 가변 저항 구조체들은 상기 제 1 방향 또는 상기 제 2 방향을 따라 복수의 상기 스위칭 소자들과 연결되는 가변 저항 메모리 소자.
제 1 항에 있어서,
상기 스위칭 소자들의 결정질-비정질간의 상전이 온도는 상기 가변 저항 구조체들의 결정질-비정질간의 상전이 온도 보다 높은 가변 저항 메모리 소자.
제 17항에 있어서,
상기 스위칭 소자들은 칼코게나이드(chalcogenide)계 원소인 Te 및 Se 중의 적어도 하나와, Ge, Sb, Bi, Al, Pb, Sn, Ag, As, S, Si, In, Ti, Ga 및 P 중에서 선택된 적어도 하나가 조합된 화합물을 포함하는 가변 저항 메모리 소자.
제 1 항에 있어서,
상기 스위칭 소자들은 C, N, 및 O 중 적어도 하나를 더 포함하는 가변 저항 메모리 소자.
제 1 항에 있어서,
상기 스위칭 소자들은 상기 제1 도전 라인들 및 제2 도전 라인들의 교차하는 위치들에서 상기 제 1 방향 및 상기 제 2 방향으로 서로 분리되어 제공되는 가변 저항 메모리 소자.