CN111009607B - 可变电阻存储器件 - Google Patents

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Abstract

一种可变电阻存储器件包括：衬底，所述衬底包括外围区域和核心区域，所述核心区域包括与所述外围区域间隔开的远区域和位于所述远区域与所述外围区域之间的近区域；第一导线，所述第一导线设置在所述衬底上并在第一方向上延伸；第二导线，所述第二导线设置在所述第一导线上方并在与所述第一方向相交的第二方向上延伸；和存储单元，所述存储单元在所述核心区域上设置在所述第一导线和所述第二导线之间。所述存储单元包括设置在所述近区域上的近存储单元和设置在所述远区域上的远存储单元，其中，所述近存储单元的电阻或阈值电压不同于所述远存储单元的电阻或阈值电压。

Description

可变电阻存储器件
相关申请的交叉引用
本专利申请要求于2018年10月5日在韩国知识产权局提交的韩国专利申请No.10-2018-0119098的优先权，其公开内容通过引用整体结合于此。
技术领域
本发明构思的实施例涉及半导体器件，更具体地，涉及可变电阻存储器件。
背景技术
通常，半导体存储器件可以分为易失性存储器件和非易失性存储器件。易失性存储器件在它们的电源中断时可能丢失它们所存储的数据。例如，易失性存储器件可以包括动态随机存取存储器(DRAM)器件和静态随机存取存储器(SRAM)器件。相反，非易失性存储器件即使在它们的电源被中断时也可以保留它们所存储的数据。例如，非易失性存储器件可以包括可编程ROM(PROM)、可擦除PROM(EPROM)、电EPROM(EEPROM)和闪存器件。
此外，已经开发出下一代半导体存储器件，例如铁电随机存取存储器(FRAM)器件、磁随机存取存储器(MRAM)器件和相变随机存取存储器(PRAM)器件，以提供高性能且低功耗的半导体存储器件。这些下一代半导体存储器件的材料可以具有根据施加到其的电流或电压而可变的电阻值，并且即使在电流或电压被中断时也可以保持它们的电阻值。
发明内容
本发明构思的各种实施例可以提供能够改善驱动电流或驱动电压的一致性的可变电阻存储器件。
根据示例实施例的一个方面，提供一种可变电阻存储器件，所述可变电阻存储器件可以包括：衬底，所述衬底包括外围区域和核心区域，所述核心区域包括与所述外围区域间隔开的远区域和位于所述远区域与所述外围区域之间的近区域；第一导线，所述第一导线设置在所述衬底上并在第一方向上延伸；第二导线，所述第二导线设置在所述第一导线上方并在与所述第一方向相交的第二方向上延伸；和存储单元，所述存储单元在所述核心区域上设置在所述第一导线和所述第二导线之间。所述存储单元可以包括设置在所述近区域上的近存储单元和设置在所述远区域上的远存储单元。所述近存储单元的电阻或阈值电压可以不同于所述远存储单元的电阻或阈值电压。
根据示例实施例的一个方面，提供一种可变电阻存储器件，所述可变电阻存储器件可以包括：衬底，所述衬底包括外围区域和核心区域，所述核心区域包括与所述外围区域间隔开的远区域和位于所述远区域与所述外围区域之间的近区域；第一导线，所述第一导线设置在所述衬底上并在第一方向上延伸；第二导线，所述第二导线设置在所述第一导线上方并在与所述第一方向相交的第二方向上延伸；和存储单元，所述存储单元在所述核心区域上设置在所述第一导线与所述第二导线之间。所述存储单元可以包括：近存储单元，所述近存储单元设置在所述近区域上，并且包括第一可变电阻元件和第一开关元件；和远存储单元，所述远存储单元设置在所述远区域上，并且包括第二可变电阻元件和第二开关元件。所述第一可变电阻元件的电阻或阈值电压可以不同于所述第二可变电阻元件的电阻或阈值电压。
附图说明
鉴于附图和随后的详细描述，本发明构思将变得更加容易理解。
图1是示出了根据一些实施例的可变电阻存储器件的俯视图。
图2A和图2B是分别沿图1中的线I-I'和II-II'截取的截面图。
图3A和图3B是分别沿图1中的线I-I'和II-II'截取的截面图，示出了根据一些实施例的存储单元。
图4A和图4B是分别沿图1中的线I-I'和II-II'截取的截面图，示出了根据一些实施例的存储单元。
图5是示出了根据一些实施例的可变电阻存储器件的俯视图。
图6是示出了根据一些实施例的可变电阻存储器件的俯视图。
图7是示出了根据一些实施例的制造图2A和图2B的可变电阻存储器件的方法的流程图。
图8A、图9A、图10A、图11A、图12A、图13A、图14A和图15A以及图8B、图9B、图10B、图11B、图12B、图13B、图14B和图15B是分别沿图1中的线I-I'和II-II'截取的截面图，示出了根据一些实施例的制造图2A和图2B的可变电阻存储器件的方法。
图16是示出了根据一些实施例的图7的形成存储单元的步骤的实施例的流程图。
图17是示出了根据一些实施例的图16的形成可变电阻元件的步骤的实施例的流程图。
图18是示出了根据一些实施例的形成图3A和图3B的开关元件和顶部电极的方法的实施例的流程图。
图19A、图20A和图21A以及图19B、图20B和图21B是示出了根据一些实施例的形成图3A和图3B的第一开关元件和第二开关元件以及第一顶部电极和第二顶部电极的方法的截面图。
图22是示出了根据一些实施例的形成图4A和图4B的开关元件和顶部电极的方法的实施例的流程图。
图23A和图24A以及图23B和图24B是示出了根据一些实施例的形成图4A和图4B的第一开关元件和第二开关元件以及第一顶部电极和第二顶部电极的方法的截面图。
具体实施方式
图1是示出了根据一些实施例的可变电阻存储器件100的俯视图。图2A和图2B是分别沿图1中的线I-I'和II-II'截取的截面图。
参照图1以及图2A和图2B，根据一些实施例的可变电阻存储器件100可以是相变随机存取存储器(PRAM)器件。在一些实施例中，可变电阻存储器件100可以包括衬底W、第一线WL、第二线BL和存储单元MC。第一线WL和第二线BL是导线。
衬底W可以是硅晶片。例如，衬底W可以具有四边形形状。或者，衬底W可以具有圆形形状或多边形形状。然而，实施例不限于此。在一些实施例中，衬底W可以包括外围区域10和核心区域20。
外围区域10可以设置在核心区域20之间。在一些实施例中，外围区域10可以限定核心区域20。外围区域10可以是其上布置有用于驱动存储单元MC的电路的区域。例如，外围区域10可以具有十字形状或格子形状。在一些实施例中，外围区域10可以包括列区域12和行区域14。列区域12可以在第二方向Y上延伸并且可以具有第一驱动单元11。第一驱动单元11可以连接到第一线WL。行区域14可以在与第二方向Y相交(例如垂直)的第一方向X上延伸并且可以具有第二驱动单元13。第一方向X和第二方向Y均平行于衬底W的顶表面。第二驱动单元13可以通过接触插塞170连接到第二线BL。第一驱动单元11和第二驱动单元13均可以包括晶体管(例如，直接形成在衬底W上的晶体管或者薄膜晶体管)。下绝缘层120可以设置在第一驱动单元11和第二驱动单元13上。即使未在附图中示出，外围区域10也可以具有用于从存储单元MC读取逻辑数据或将逻辑数据写入存储单元MC的控制器。
核心区域20可以是其上设置有存储单元MC的区域。例如，核心区域20可以具有四边形形状。在一些实施例中，核心区域20可以包括近区域30和远区域40。近区域30可以是与外围区域10相邻的区域。远区域40可以是与外围区域10间隔开的区域。近区域30可以设置在外围区域10和远区域40之间。例如，近区域30可以与核心区域20的与外围区域10相邻的角落相邻设置。远区域40可以与核心区域20的与外围区域10间隔开的另一个角落相邻设置。
在一些实施例中，近区域30和远区域40之间的第一边界22可以在第一方向X和第二方向Y之间的对角线方向上延伸。当核心区域20具有四边形形状时，远区域40可以具有三角形形状，并且近区域30可以具有梯形形状或五边形形状。或者，近区域30和远区域40可以具有三角形形状。或者，远区域40可以具有梯形形状或五边形形状，并且近区域30可以具有三角形形状。然而，本发明构思的实施例不限于此。
第一线WL可以设置在衬底W上。第一线WL可以设置在核心区域20和列区域12上。第一线WL可以在第一方向X上从列区域12延伸到核心区域20上。第一线WL可以是字线或行线。每条第一线WL可以具有约20nm的宽度和约20nm的厚度。第一线WL的电阻可以与距离列区域12上的第一驱动单元11的距离成比例地增加。从外围区域10到远区域40的第一线WL可以具有大约4KΩ的电阻。第一线WL的顶表面可以与下绝缘层120的顶表面基本上共面。
第二线BL可以设置在第一线WL上方。第二线BL可以设置在核心区域20和行区域14上。第二线BL可以在第二方向Y上从行区域14延伸到核心区域20上。第二线BL可以是位线或列线。每条第二线BL可以具有约20nm的宽度和约20nm的厚度。第二线BL的电阻可以与距离行区域14上的第二驱动单元13的距离成比例地增加。从外围区域10到远区域40的第二线BL可以具有约4KΩ的电阻。
存储单元MC可以设置在核心区域20上。存储单元MC可以设置在第一线WL和第二线BL的交叉点处。每个存储单元MC可以连接到第一线WL中的相应一条第一线和第二线BL中的相应一条第二线。在一些实施例中，存储单元MC可以包括近存储单元NMC和远存储单元FMC。近存储单元NMC可以设置在近区域30上。远存储单元FMC可以设置在远区域40上。在一些实施例中，近存储单元NMC和远存储单元FMC均可以包括底部电极BE、可变电阻元件140、中间电极ME、开关元件150和顶部电极TE。
底部电极BE可以设置在第一线WL和可变电阻元件140之间。底部电极BE可以将可变电阻元件140连接到第一线WL。底部电极BE可以是加热电极，其加热可变电阻元件140以改变可变电阻元件140的相位。底部电极BE可以由电阻率大于第一线WL的电阻率的材料形成。例如，底部电极BE可以包括W、Ti、Al、Cu、C、CN、TiN、TiAlN、TiSiN、TiCN、WN、CoSiN、WSiN、TaN、TaCN、TaSiN和TiO中的至少一种。在一些实施例中，底部电极BE可以由在第一方向X上彼此相邻的一对可变电阻元件140共享。例如，底部电极BE可以包括连接到第一线WL的水平部分以及分别从水平部分的两个端部延伸到一对可变电阻元件140的一对垂直部分。第一层间绝缘层122可以在第一方向X上设置在一对垂直部分的外侧，并且第二层间绝缘层124可以设置在水平部分上。另外，第三层间绝缘层126可以设置在沿第二方向Y彼此相邻的底部电极BE之间。第一层间绝缘层122、第二层间绝缘层124和第三层间绝缘层126可以包括诸如氧化硅或氮化硅的介电材料。
间隔物图案130可以设置在底部电极BE和第二层间绝缘层124之间。间隔物图案130可以沿底部电极BE的水平部分和垂直部分延伸。例如，间隔物图案130可以包括氧化硅和/或氮氧化硅。第二层间绝缘层124可以与间隔物图案130由相同或相似的介电材料形成。
可变电阻元件140可以设置在底部电极BE和第二线BL之间。可变电阻元件140可以具有可变的电阻值以存储逻辑数据。可变电阻元件140可以由具有能够存储逻辑数据的性质的材料中的至少一种形成。当根据一些实施例的可变电阻存储器件100是相变存储器件时，可变电阻元件140可以包括相可通过温度在晶相和非晶相之间可逆地改变的材料。
例如，可变电阻元件140的晶相和非晶相之间的相变温度可以在约250摄氏度至约350摄氏度的范围内。可变电阻元件140可以由包括Te和Se中的至少一种(即，硫属元素)和Ge、Sb、Bi、Pb、Sn、Ag、As、S、Si、In、Ti、Ga、P、O和C中的至少一种的化合物形成。
同时，可变电阻元件140的电阻可以根据距离第一驱动单元11和第二驱动单元13的距离(其可以是电流传导距离)而变化。例如，可变电阻元件140可以包括第一可变电阻元件142和第二可变电阻元件144。第一可变电阻元件142可以设置在近区域30上。第二可变电阻元件144可以设置在远区域40上。换句话说，近存储单元NMC可以包括第一可变电阻元件142，远存储单元FMC可以包括第二可变电阻元件144。例如，第一可变电阻元件142可以包括GeTe或GeSbTe，第二可变电阻元件144可以包括SbTe。或者，第一可变电阻元件142的Ge含量可以高于第二可变电阻元件144的Ge含量。当第一可变电阻元件142和第二可变电阻元件144具有相同的相时，第一可变电阻元件142的电阻可以与第二可变电阻元件144的电阻不同。第一可变电阻元件142的电阻可以高于第二可变电阻元件144的电阻。第一可变电阻元件142和第二可变电阻元件144之间的电阻差可以补偿远区域40和近区域30之间的第一线WL和第二线BL的线电阻差，从而改善第一驱动单元11和第二驱动单元13的驱动电流的一致性。
例如，当第一线WL和第二线BL具有约8KΩ的线电阻时，第一可变电阻元件142和第二可变电阻元件144之间的电阻差可以是约8KΩ。第二可变电阻元件144的电阻可以比第一可变电阻元件142的电阻小约8KΩ。第一可变电阻元件142与第一线WL和第二线BL的电阻之和可以基本上等于第二可变电阻元件144与第一线WL和第二线BL的电阻之和。因此，第一驱动单元11和第二驱动单元13可以通过相同的驱动电流来驱动第一可变电阻元件142和第二可变电阻元件144，而不管第一线WL和第二线BL的线电阻。结果，可以改善驱动电流的一致性。
中间电极ME可以设置在可变电阻元件140和开关元件150之间。中间电极ME可以将可变电阻元件140和开关元件150电连接，并且可以防止可变电阻元件140与开关元件150直接接触。例如，中间电极ME可以包括W、Ti、Al、Cu、C、CN、TiN、TiAlN、TiSiN、TiCN、WN、CoSiN、WSiN、TaN、TaCN和TaSiN中的至少一种。第一层间绝缘层122、第二层间绝缘层124和第三层间绝缘层126的顶表面可以与中间电极ME的顶表面基本上共面。或者，中间电极ME可以设置在第一层间绝缘层122、第二层间绝缘层124和第三层间绝缘层126上。
开关元件150可以设置在中间电极ME和第二线BL之间。开关元件150可以连接到第二线BL。开关元件150可以通过高于开关元件150的阈值电压(Vth)的电压将第二线BL连接到可变电阻元件140。在一些实施例中，开关元件150可以包括具有双向特性的双向阈值开关(OTS)元件。开关元件150可以包括基于具有非线性I-V曲线(例如，S形I-V曲线)的阈值开关现象的元件。开关元件150的晶相和非晶相之间的相变温度可以高于可变电阻元件140的晶相和非晶相之间的相变温度。例如，开关元件150的相变温度可以在约350摄氏度至约450摄氏度的范围内。因此，当根据实施例的可变电阻存储器件100工作时，可变电阻元件140的相可以通过工作电压(例如，编程电压)在晶相和非晶相之间可逆地改变，但是开关元件150即使被施加工作电压也可以保持基本上非晶态而无相变。在本说明书中，术语“基本上非晶态”可以包括非晶态，并且还可以包括在部件的一部分中局部地存在晶粒边界或结晶部分的情况。例如，开关元件150可以由包括Te和Se(即，硫属元素)中的至少一种以及Ge、Sb、Bi、Al、Pb、Sn、Ag、As、S、Si、In、Ti、Ga和P中的至少一种的化合物形成。除了化合物之外，开关元件150还可以包括热稳定元素。热稳定元素可以包括C、N和O中的至少一种。例如，开关元件150可以包括AsTe、AsSe、SnTe、SnSe、ZnTe、ZnSe、GeTe、GeSe、AsTeSe、AsTeGe、AsSeGe、AsTeGeSe、AsSeGeSi、AsSeGeC、AsTeGeSi、AsTeGeS、AsTeGeSiIn、AsTeGeSiP、AsTeGeSiSbS、AsTeGeSiSbP、AsTeGeSeSb、AsTeGeSeSi、AsTeGeSiSeNS、SeTeGeSi、GeSbTeSe、GeBiTeSe、GeAsSbSe、GeAsBiTe和GeAsBiSe中的至少一种。
顶部电极TE可以设置在开关元件150和第二线BL之间。顶部电极TE可以将第二线BL连接到开关元件150。例如，顶部电极TE可以包括W、Ti、Al、Cu、C、CN、TiN、TiAlN、TiSiN、TiCN、WN、CoSiN、WSiN、TaN、TaCN、TaSiN和TiO中的至少一种。
可以提供第四层间绝缘层128以填充顶部电极TE之间的空间。第四层间绝缘层128可以设置在上绝缘层160与第一层间绝缘层122、第二层间绝缘层124和第三层间绝缘层126之间。第四层间绝缘层128的顶表面可以与顶部电极TE的顶表面基本上共面。例如，第四层间绝缘层128可以包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮氧化硅和碳氮化硅中的至少一种。上绝缘层160和第二线BL可以设置在第四层间绝缘层128上。
接触插塞170可以设置在第二线BL和第二驱动单元13之间的第三层间绝缘层126和第四层间绝缘层128中。接触插塞170可以将第二线BL连接到第二驱动单元13。
图3A和图3B是分别沿图1中的线I-I'和II-II'截取的截面图，示出了根据一些实施例的存储单元MC。
参照图3A至图3B，存储单元MC的开关元件150可以包括第一开关元件152和第二开关元件154。第一开关元件152可以设置在近区域30上，第二开关元件154可以设置在远区域40上。换句话说，近存储单元NMC可以包括第一开关元件152，远存储单元FMC可以包括第二开关元件154。在一些实施例中，第一开关元件152可以比第二开关元件154厚。第一开关元件152的阈值电压可以高于第二开关元件154的阈值电压。第一开关元件152的阈值电压和第二开关元件154的阈值电压之差可以补偿由远区域40上的第一线WL和第二线BL的线电阻引起的电压降，因此，可以改善第一驱动单元11的驱动电压和第二驱动单元13的驱动电压的一致性。近区域30上的可变电阻元件140和远区域40上的可变电阻元件140可以由相同的材料(例如，GeSbTe)形成。第一驱动单元11和第二驱动单元13可以通过相同或相似的驱动电压来接通/断开第一开关元件152和第二开关元件154。结果，可以改善驱动电压的一致性。
第二线BL与第一开关元件152和第二开关元件154之间的顶部电极TE的厚度可以根据第一开关元件152与第二开关元件154之间的厚度差而变化。例如，顶部电极TE可以包括第一顶部电极TE1和第二顶部电极TE2。第一顶部电极TE1和第二顶部电极TE2可以分别设置在第一开关元件152和第二开关元件154上。第一顶部电极TE1可以比第二顶部电极TE2薄。第一顶部电极TE1和第二顶部电极TE2均可以包括W、Ti、Al、Cu、C、CN、TiN、TiAlN、TiSiN、TiCN、WN、CoSiN、WSiN、TaN、TaCN和TaSiN中的至少一种。
第一线WL、第二线BL、下绝缘层120、底部电极BE、中间电极ME、第一层间绝缘层122、第二层间绝缘层124、第三层间绝缘层126、第四层间绝缘层128、上绝缘层160、接触插塞170、第一驱动单元11和第二驱动单元13可以与参照图2描述的那些相同。
图4A和图4B是分别沿图1中的线I-I'和II-II'截取的截面图，示出了根据一些实施例的存储单元MC。
参照图4A和图4B，第一开关元件152和第二开关元件154可以具有相同的厚度，但可以具有不同的成分。第一开关元件152可以设置在近区域30上，第二开关元件154可以设置在远区域40上。例如，第一开关元件152的阈值电压可以高于第二开关元件154的阈值电压。例如，第一开关元件152可以包括AsTeGe、AsSeGe、AsTeGeSe、AsSeGeSi、AsSeGeC、AsTeGeSi、AsTeGeS、AsTeGeSiIn、AsTeGeSiP、AsTeGeSiSbS、AsTeGeSiSbP、AsTeGeSeSb、AsTeGeSeSi、AsTeGeSiSeNS、SeTeGeSi、GeSbTeSe、GeBiTeSe、GeAsSbSe、GeAsBiTe或GeAsBiSe，第二开关元件154可以包括AsTe、AsSe、SnTe、SnSe、ZnTe、ZnSe或AsTeSe。或者，第一开关元件152中的Ge、N、Si或C的含量可以高于第二开关元件154中的Ge、N、Si或C的含量。第一开关元件152的阈值电压和第二开关元件154的阈值电压之差可以补偿由远区域40上的第一线WL和第二线BL的线电阻引起的电压降，因此，可以改善第一驱动单元11的驱动电压和第二驱动单元13的驱动电压的一致性。近区域30上的可变电阻元件140和远区域40上的可变电阻元件140可以由相同的材料(例如，GeSbTe)形成。第一驱动单元11和第二驱动单元13可以通过相同或相似的驱动电压来接通/断开第一开关元件152和第二开关元件154。
第一顶部电极TE1和第二顶部电极TE2可以具有相同的厚度。第一顶部电极TE1和第二顶部电极TE2均可以包括W、Ti、Al、Cu、C、CN、TiN、TiAlN、TiSiN、TiCN、WN、CoSiN、WSiN、TaN、TaCN和TaSiN中的至少一种。
第一线WL、第二线BL、下绝缘层120、底部电极BE、可变电阻元件140、中间电极ME、第一层间绝缘层122、第二层间绝缘层124、第三层间绝缘层126、第四层间绝缘层128、上绝缘层160、接触插塞170、第一驱动单元11和第二驱动单元13可以与图3的实施例中的那些相同。
图5是示出了根据一些实施例的可变电阻存储器件100的俯视图。
参照图5，根据一些实施例的可变电阻存储器件100的存储单元MC可以包括近存储单元NMC、远存储单元FMC以及位于近存储单元NMC和远存储单元FMC之间的中间存储单元MMC。近存储单元NMC和远存储单元FMC可以与参照图1描述的那些相同。中间存储单元MMC的电阻或阈值电压可以大于远存储单元FMC的电阻或阈值电压，并且可以小于近存储单元NMC的电阻或阈值电压。中间存储单元MMC可以设置在衬底W的中间区域50上。中间区域50可以设置在近区域30和远区域40之间。第二边界24可以限定在近区域30和中间区域50之间。另外，第三边界26可以限定在中间区域50和远区域40之间。第二边界24和第三边界26均可以相对于第一方向X和第二方向Y在对角线方向上延伸。例如，近区域30和远区域40在俯视图中可以具有三角形形状，中间区域50在俯视图中可以具有六边形形状。然而，本发明构思的实施例不限于此。
图6是示出了根据一些实施例的可变电阻存储器件100的俯视图。
参照图6，当在俯视图中观察时，具有L形的第四边界28可以限定在根据一些实施例的可变电阻存储器件100的核心区域20的近区域30和远区域40之间。近区域30在俯视图中可以具有L形，远区域40在俯视图中可以具有四边形形状。即使未在附图中示出，核心区域20还可以包括在近区域30和远区域40之间的中间区域，并且中间区域在俯视图中可以具有L形。
图7是示出了制造图2A和图2B的可变电阻存储器件100的方法的流程图。
参照图7，根据一些实施例的制造可变电阻存储器件的方法可以包括形成第一驱动单元11和第二驱动单元13(S100)、形成第一线WL(S200)、形成存储单元MC(S300)以及形成第二线BL(S400)。
图8A、图9A、图10A、图11A、图12A、图13A、图14A和图15A以及图8B、图9B、图10B、图11B、图12B、图13B、图14B和图15B是分别沿图1中的线I-I'和II-II'截取的截面图，示出了制造图2A和图2B的可变电阻存储器件的方法。
参照图7以及图8A和图8B，可以在衬底W的外围区域10上形成第一驱动单元11和第二驱动单元13(S100)。第一驱动单元11和第二驱动单元13均可以包括晶体管(例如，直接形成在衬底W上的晶体管或者薄膜晶体管)。为了便于说明，省略了对形成第一驱动单元11和第二驱动单元13的工艺的详细描述。
参照图7以及图9A和图9B，可以在核心区域20和第一驱动单元11上形成第一线WL(S200)。可以通过金属层的沉积工艺、光刻工艺和蚀刻工艺来形成第一线WL。此后，可以在第一线WL之间形成下绝缘层120。或者，可以通过镶嵌方法来形成第一线WL。换句话说，可以在衬底W上形成具有下沟槽的下绝缘层120，然后，可以通过金属层的沉积工艺以及对金属层执行的化学机械抛光(CMP)工艺在下沟槽中形成第一线WL。
参照图7、图10A和图10B、图11A和图11B、图12A和图12B、图13A和图13B、图14A和图14B以及图15A和图15B，可以在第一线WL上形成存储单元MC(S300)。
图16是示出了图7的形成存储单元MC的步骤S300的实施例的流程图。
参照图16，形成存储单元MC的步骤S300可以包括形成底部电极BE(S310)、形成可变电阻元件140(S320)、形成中间电极ME(S330)以及形成开关元件150和顶部电极TE(S340)。
参照图10A和图10B以及图16，可以在核心区域20上形成底部电极BE(S310)。底部电极BE可以形成在第一层间绝缘层122、第二层间绝缘层124和第三层间绝缘层126中。
例如，可以在第一线WL和下绝缘层120上形成第一层间绝缘层122。此后，可以通过使用各向异性蚀刻工艺在第一层间绝缘层122中形成上沟槽。上沟槽可以在第二方向Y上延伸。接下来，可以在上沟槽中共形地形成电极层和间隔物层。随后，可以在间隔物层上形成第二层间绝缘层124以填充上沟槽。
可以通过化学机械抛光(CMP)方法对第二层间绝缘层124执行平坦化工艺，直到暴露第一层间绝缘层122。此后，可以蚀刻不与第一线WL交叠的第一层间绝缘层122、第二层间绝缘层124、间隔物层和电极层，以形成开口区域。开口区域可以在第一方向X上延伸。结果，可以从电极层形成底部电极BE，并且可以从间隔物层形成间隔物图案130。底部电极BE可以在第一方向X和第二方向Y上彼此间隔开。此后，可以形成第三层间绝缘层126以填充开口区域。形成第三层间绝缘层126的方法可以包括介电层的沉积工艺以及CMP工艺。例如，第三层间绝缘层126可以与第一层间绝缘层122由相同的材料形成。
可以形成凹槽RS以暴露底部电极BE。形成凹槽RS的方法可以包括蚀刻间隔物图案130的上部的工艺以及蚀刻底部电极BE的上部的工艺。间隔物图案130和底部电极BE的蚀刻工艺均可以是湿法蚀刻工艺。此后，可以执行各向同性湿法蚀刻工艺以扩展通过蚀刻底部电极BE的上部和间隔物图案130的上部而形成的空间。例如，可以使用包括磷酸的蚀刻剂来执行各向同性湿法蚀刻工艺。
参照图11A和图11B、图12A和图12B以及图16，可以在底部电极BE上形成可变电阻元件140(S320)。可变电阻元件140可以形成在凹槽RS中。
图17是示出了图16的形成可变电阻元件140的步骤S320的实施例的流程图。
参照图17，形成可变电阻元件140的步骤S320可以包括形成第一可变电阻元件(S322)、形成第二可变电阻元件(S324)以及去除第一可变电阻元件的一部分和第二可变电阻元件的一部分(S326)。
参照图11A和图11B以及图17，可以在近区域30上的凹槽RS中形成第一可变电阻元件142(S322)。例如，可以通过第一可变电阻层的沉积工艺、CMP工艺、光刻工艺和蚀刻工艺来形成第一可变电阻元件142。详细地，可以在底部电极BE以及第一层间绝缘层122、第二层间绝缘层124和第三层间绝缘层126上沉积第一可变电阻层。第一可变电阻层可以包括GeTe或GeSbTe。接下来，可以通过CMP工艺将第一可变电阻层平坦化。因此，第一可变电阻层可以被限制在凹槽RS中。随后，可以通过光刻工艺在近区域30上形成光刻胶图案(未示出)。接下来，可以使用蚀刻工艺去除远区域40上的凹槽RS中的第一可变电阻层。结果，可以从近区域30上的第一可变电阻层形成第一可变电阻元件142。换句话说，形成第一可变电阻元件142的步骤S322可以被包括在形成近存储单元NMC的步骤中。
参照图12A和图12B以及图17，可以在远区域40上的凹槽RS中形成第二可变电阻元件144(S324)。例如，可以通过第二可变电阻层的沉积工艺以及CMP工艺来形成第二可变电阻元件144。详细地，可以在第一可变电阻元件142、底部电极BE以及第一层间绝缘层122、第二层间绝缘层124和第三层间绝缘层126上沉积第二可变电阻层。第二可变电阻层可以包括SbTe。接下来，可以使用CMP工艺将第二可变电阻层平坦化。因此，可以从远区域40上的凹槽RS中的第二可变电阻层形成第二可变电阻元件144。换句话说，形成第二可变电阻元件144的步骤S324可以被包括在形成远存储单元FMC的步骤中。
参照图13A和图13B以及图17，可以去除第一可变电阻元件142和第二可变电阻元件144的一部分(S326)。可以通过反应离子蚀刻工艺去除第一可变电阻元件142和第二可变电阻元件144的一部分。
参照图14A和图14B以及图16，可以分别在第一可变电阻元件142和第二可变电阻元件144上形成中间电极ME(S330)。可以通过镶嵌方法形成中间电极ME。可以通过金属层的沉积工艺以及CMP工艺在第一可变电阻元件142和第二可变电阻元件144上形成中间电极ME。例如，中间电极ME可以包括W、Ti、Al、Cu、C、CN、TiN、TiAlN、TiSiN、TiCN、WN、CoSiN、WSiN、TaN、TaCN和TaSiN中的至少一种。
参照图15A和图15B以及图16，可以在每个中间电极ME上形成开关元件150和顶部电极TE(S340)。例如，可以通过开关层和金属层的沉积工艺、光刻工艺以及蚀刻工艺形成开关元件150和顶部电极TE。例如，开关层可以包括AsTe、AsSe、GeTe、SnTe、GeSe、SnTe、SnSe、ZnTe、AsTeSe、AsTeGe、AsSeGe、AsTeGeSe、AsSeGeSi、AsSeGeC、AsTeGeSi、AsTeGeS、AsTeGeSiIn、AsTeGeSiP、AsTeGeSiSbS、AsTeGeSiSbP、AsTeGeSeSb、AsTeGeSeSi、AsTeGeSiSeNS、SeTeGeSi、GeSbTeSe、GeBiTeSe、GeAsSbSe、GeAsBiTe和GeAsBiSe中的至少一种。详细地，可以在中间电极ME以及第一层间绝缘层122、第二层间绝缘层124和第三层间绝缘层126上沉积开关层。可以在开关层上沉积金属层。接下来，可以通过使用光刻工艺在设置在中间电极ME上的金属层上形成光刻胶图案(未示出)。可以使用光刻胶图案作为蚀刻掩模通过蚀刻工艺蚀刻金属层和开关层的一部分，从而形成开关元件150和顶部电极TE。此后，可以在开关元件150之间和顶部电极TE之间形成第四层间绝缘层128。可以通过介电层的沉积工艺以及CMP工艺来形成第四层间绝缘层128。另外，可以在第二驱动单元13上形成接触插塞170。可以通过蚀刻第三层间绝缘层126和第四层间绝缘层128的工艺、金属层的沉积工艺以及CMP工艺来形成接触插塞170。接触插塞170可以连接到第二驱动单元13。
参照图2A和图2B以及图7，可以在顶部电极TE和第四层间绝缘层128上形成第二线BL(S400)。可以通过金属层的沉积工艺、光刻工艺以及蚀刻工艺来形成第二线BL。可以形成上绝缘层160以填充第二线BL之间的空间。可以通过介电层的沉积工艺以及CMP工艺来形成上绝缘层160。
图18是示出了形成图3A和图3B的开关元件150和顶部电极TE的步骤S340的实施例的流程图。
参照图18，形成开关元件150和顶部电极TE的步骤S340可以包括形成开关图案151(S342)、形成开关层153和顶部电极层155(S344)、以及去除开关层153和顶部电极层155的一部分以形成第一开关元件152和第二开关元件154以及第一顶部电极TE1和第二顶部电极TE2(S346)。
图19A和图19B、图20A和图20B以及图21A和图21B是示出了形成图3A至图3B的第一开关元件152和第二开关元件154以及第一顶部电极TE1和第二顶部电极TE2的方法的截面图。
参照图18以及图19A和图19B，可以在近区域30上形成开关图案151(S342)。开关图案151可以局部地形成在近区域30的每个中间电极ME上。远区域40的中间电极ME可以被暴露。例如，可以通过初步开关层的沉积工艺、光刻工艺以及蚀刻工艺来形成开关图案151。初步开关层可以包括AsTe、AsSe、GeTe、SnTe、GeSe、SnTe、SnSe、ZnTe、AsTeSe、AsTeGe、AsSeGe、AsTeGeSe、AsSeGeSi、AsSeGeC、AsTeGeSi、AsTeGeS、AsTeGeSiIn、AsTeGeSiP、AsTeGeSiSbS、AsTeGeSiSbP、AsTeGeSeSb、AsTeGeSeSi、AsTeGeSiSeNS、SeTeGeSi、GeSbTeSe、GeBiTeSe、GeAsSbSe、GeAsBiTe和GeAsBiSe中的至少一种。
参照图18以及图20A和图20B，可以依次在衬底W的整个顶表面上沉积开关层153和顶部电极层155(S344)。开关层153可以与开关图案151包括相同的材料。开关层153可以包括AsTe、AsSe、GeTe、SnTe、GeSe、SnTe、SnSe、ZnTe、AsTeSe、AsTeGe、AsSeGe、AsTeGeSe、AsSeGeSi、AsSeGeC、AsTeGeSi、AsTeGeS、AsTeGeSiIn、AsTeGeSiP、AsTeGeSiSbS、AsTeGeSiSbP、AsTeGeSeSb、AsTeGeSeSi、AsTeGeSiSeNS、SeTeGeSi、GeSbTeSe、GeBiTeSe、GeAsSbSe、GeAsBiTe和GeAsBiSe中的至少一种。顶部电极层155可以包括W、Ti、Al、Cu、C、CN、TiN、TiAlN、TiSiN、TiCN、WN、CoSiN、WSiN、TaN、TaCN和TaSiN中的至少一种。
参照图18以及图21A和图21B，可以去除顶部电极层155的一部分和开关层153的一部分以形成第一开关元件152和第二开关元件154以及第一顶部电极TE1和第二顶部电极TE2(S346)。可以通过对顶部电极层155和开关层153执行光刻工艺和蚀刻工艺来形成第一开关元件152和第二开关元件154以及第一顶部电极TE1和第二顶部电极TE2。第一开关元件152和第一顶部电极TE1可以形成在近区域30上，第二开关元件154和第二顶部电极TE2可以形成在远区域40上。第一开关元件152和第一顶部电极TE1可以被包括在近存储单元NMC中，第二开关元件154和第二顶部电极TE2可以被包括在远存储单元FMC中。第一开关元件152可以比第二开关元件154厚。
随后，可以在开关元件152和154之间以及顶部电极TE1和TE2之间形成第四层间绝缘层128。可以通过介电层的沉积工艺以及CMP工艺来形成第四层间绝缘层128。第一开关元件152上的第一顶部电极TE1和第二开关元件154上的第二顶部电极TE2的厚度可以彼此不同。第一顶部电极TE1可以形成在第一开关元件152上。第二顶部电极TE2可以形成在第二开关元件154上。第一顶部电极TE1可以比第二顶部电极TE2薄。此后，可以在第二驱动单元13上形成接触孔，并且可以在接触孔中形成接触插塞170。接触插塞170可以连接到第二驱动单元13，并且接触插塞170的顶表面可以与第四层间绝缘层128的顶表面基本上共面。
图22是示出了形成图4A和图4B的开关元件150和顶部电极TE的步骤S340的实施例的流程图。
参照图22，形成开关元件150和顶部电极TE的步骤S340可以包括形成第一开关元件152和第一顶部电极TE1(S341)以及形成第二开关元件154和第二顶部电极TE2(S343)。
图23A和图23B以及图24A和图24B是示出了形成图4A至图4B的第一开关元件152和第二开关元件154以及第一顶部电极TE1和第二顶部电极TE2的方法的截面图。
参照图22和图23A至图23B，可以在近区域30的中间电极ME上形成第一开关元件152和第一顶部电极TE1(S341)。例如，形成第一开关元件152和第一顶部电极TE1的步骤S341可以被包括在形成近存储单元NMC的步骤中。可以通过第一开关层和第一顶部电极层的沉积工艺、光刻工艺以及蚀刻工艺来形成第一开关元件152和第一顶部电极TE1。第一开关层可以包括AsTeGe、AsSeGe、AsTeGeSe、AsSeGeSi、AsSeGeC、AsTeGeSi、AsTeGeS、AsTeGeSiIn、AsTeGeSiP、AsTeGeSiSbS、AsTeGeSiSbP、AsTeGeSeSb、AsTeGeSeSi、AsTeGeSiSeNS、SeTeGeSi、GeSbTeSe、GeBiTeSe、GeAsSbSe、GeAsBiTe或GeAsBiSe。第一顶部电极层可以包括导电金属。
参照图22以及图24A和图24B，可以在远区域40的中间电极ME上形成第二开关元件154和第二顶部电极TE2(S343)。例如，形成第二开关元件154和第二顶部电极TE2的步骤S343可以被包括在形成远存储单元FMC的步骤中。可以通过第二开关层和第二顶部电极层的沉积工艺、光刻工艺以及蚀刻工艺来形成第二开关元件154和第二顶部电极TE2。第二开关层可以与第一开关层不同。第二开关层可以包括AsTe、AsSe、SnTe、SnSe、ZnTe、ZnSe或AsTeSe。第二顶部电极层可以包括导电金属层。
随后，可以在开关元件(即，152和154)之间以及顶部电极(即，TE1和TE2)之间形成第四层间绝缘层128。此后，可以在第二驱动单元13上形成接触孔，并且可以在接触孔中形成接触插塞170。接触插塞170可以连接到第二驱动单元13，并且接触插塞170的顶表面可以与第四层间绝缘层128的顶表面基本上共面。
根据实施例，可变电阻存储器件可以通过使用近存储单元和远存储单元之间的电阻和/或阈值电压的差来补偿存储单元和驱动单元之间的第一线和第二线的线电阻和/或电压降，因此，可以改善驱动电流和/或驱动电压的一致性。
虽然已经参照示例实施例描述了本发明构思，但是对于本领域技术人员来说显而易见的是，在不脱离本发明构思的精神和范围的情况下，可以进行各种改变和修改。因此，应当理解的是，上述实施例不是限制性的，而是说明性的。因此，本发明构思的范围将由所附权利要求及其等同形式的最宽泛的可允许解释来确定，而不应当受前述描述的限制或限定。

Claims (20)

1.一种可变电阻存储器件，所述可变电阻存储器件包括：
衬底，所述衬底包括外围区域和核心区域，所述核心区域包括与所述外围区域间隔开的远区域和位于所述远区域与所述外围区域之间的近区域；
第一导线，所述第一导线设置在所述衬底上并在第一方向上延伸；
第二导线，所述第二导线设置在所述第一导线上方并在与所述第一方向相交的第二方向上延伸；和
存储单元，所述存储单元在所述核心区域上设置在所述第一导线和所述第二导线之间，
其中，所述存储单元包括：
设置在所述近区域上的近存储单元；和
设置在所述远区域上的远存储单元，并且
其中，所述近存储单元的电阻不同于所述远存储单元的电阻，使得所述近存储单元的电阻与所述远存储单元的电阻之差补偿所述远区域和所述近区域之间的所述第一导线和所述第二导线的线电阻差，或者
所述近存储单元的阈值电压不同于所述远存储单元的阈值电压，使得所述近存储单元的阈值电压与所述远存储单元的阈值电压之差补偿由所述远区域上的所述第一导线和所述第二导线的线电阻引起的电压降。
2.根据权利要求1所述的可变电阻存储器件，其中，所述近存储单元的所述电阻或阈值电压大于所述远存储单元的所述电阻或阈值电压。
3.根据权利要求1所述的可变电阻存储器件，其中，所述近存储单元和所述远存储单元分别包括第一可变电阻元件和第二可变电阻元件，并且
其中，所述第一可变电阻元件的Ge含量高于所述第二可变电阻元件的Ge含量。
4.根据权利要求3所述的可变电阻存储器件，其中，所述第一可变电阻元件包括GeTe或GeSbTe，并且
其中，所述第二可变电阻元件包括SbTe。
5.根据权利要求3所述的可变电阻存储器件，其中，所述第一可变电阻元件与相应的所述第一导线和相应的所述第二导线的电阻之和基本上等于所述第二可变电阻元件与相应的所述第一导线和相应的所述第二导线的电阻之和。
6.根据权利要求1所述的可变电阻存储器件，其中，所述近存储单元和所述远存储单元分别包括第一开关元件和第二开关元件，所述第一开关元件和所述第二开关元件具有不同的尺寸或材料特性。
7.根据权利要求6所述的可变电阻存储器件，其中，所述第一开关元件比所述第二开关元件厚。
8.根据权利要求7所述的可变电阻存储器件，其中，所述近存储单元还包括位于所述第一开关元件与相应的第二导线之间的第一顶部电极，
其中，所述远存储单元还包括位于所述第二开关元件与相应的第二导线之间的第二顶部电极，并且
其中，所述第一顶部电极比所述第二顶部电极薄。
9.根据权利要求6所述的可变电阻存储器件，其中，所述第一开关元件的Ge含量大于所述第二开关元件的Ge含量。
10.根据权利要求6所述的可变电阻存储器件，其中，所述第一开关元件中的Ge、N、Si或C的含量大于所述第二开关元件中的Ge、N、Si或C的含量。
11.根据权利要求6所述的可变电阻存储器件，其中，所述第一开关元件包括AsTeGe、AsSeGe、AsTeGeSe、AsSeGeSi、AsSeGeC、AsTeGeSi、AsTeGeS、AsTeGeSiIn、AsTeGeSiP、AsTeGeSiSbS、AsTeGeSiSbP、AsTeGeSeSb、AsTeGeSeSi、AsTeGeSiSeNS、SeTeGeSi、GeSbTeSe、GeBiTeSe、GeAsSbSe、GeAsBiTe或GeAsBiSe，并且
其中，所述第二开关元件包括AsTe、AsSe、SnTe、SnSe、ZnTe、ZnSe或AsTeSe。
12.根据权利要求1所述的可变电阻存储器件，其中，所述核心区域还包括位于所述近区域与所述远区域之间的中间区域，
其中，所述存储单元还包括设置在所述中间区域上的中间存储单元，并且
其中，所述中间存储单元的电阻或阈值电压大于所述远存储单元的所述电阻或阈值电压，并且小于所述近存储单元的所述电阻或阈值电压。
13.一种可变电阻存储器件，所述可变电阻存储器件包括：
衬底，所述衬底包括外围区域和核心区域，所述核心区域包括与所述外围区域间隔开的远区域和位于所述远区域与所述外围区域之间的近区域；
第一导线，所述第一导线设置在所述衬底上并在第一方向上延伸；
第二导线，所述第二导线设置在所述第一导线上方并在与所述第一方向相交的第二方向上延伸；和
存储单元，所述存储单元在所述核心区域上设置在所述第一导线与所述第二导线之间，
其中，所述存储单元包括：
近存储单元，所述近存储单元设置在所述近区域上，并且包括第一可变电阻元件和第一开关元件；和
远存储单元，所述远存储单元设置在所述远区域上，并且包括第二可变电阻元件和第二开关元件，
其中，所述第一可变电阻元件的电阻不同于所述第二可变电阻元件的电阻，使得所述第一可变电阻元件的电阻与所述第二可变电阻元件的电阻之差补偿所述远区域和所述近区域之间的所述第一导线和所述第二导线的线电阻差，或者
所述第一开关元件的阈值电压不同于所述第二开关元件的阈值电压，使得所述第一开关元件的阈值电压与所述第二开关元件的阈值电压之差补偿由所述远区域上的所述第一导线和所述第二导线的线电阻引起的电压降。
14.根据权利要求13所述的可变电阻存储器件，其中，所述第一可变电阻元件的Ge含量高于所述第二可变电阻元件的Ge含量。
15.根据权利要求13所述的可变电阻存储器件，其中，所述第一可变电阻元件包括GeTe或GeSbTe，并且
其中，所述第二可变电阻元件包括SbTe。
16.根据权利要求13所述的可变电阻存储器件，其中，所述第一开关元件比所述第二开关元件厚。
17.根据权利要求13所述的可变电阻存储器件，其中，所述近存储单元还包括位于所述第一开关元件与相应的第二导线之间的第一顶部电极，
其中，所述远存储单元还包括位于所述第二开关元件与相应的第二导线之间的第二顶部电极，并且
其中，所述第一顶部电极比所述第二顶部电极薄。
18.根据权利要求13所述的可变电阻存储器件，其中，所述第一开关元件的Ge含量大于所述第二开关元件的Ge含量。
19.一种可变电阻存储器件，所述可变电阻存储器件包括：
多个存储单元，每个所述存储单元分别设置在与所述存储单元相对应的第一导线和多条第二导线之间；
其中，所述第一导线和所述多条第二导线具有根据距离电流源的电流传导距离而增加的线电阻，
其中，每个所述存储单元包括：
近存储单元，所述近存储单元包括第一可变电阻元件和设置在所述第一可变电阻元件上或下方的第一开关元件，并连接到所述第一导线以及所述多条第二导线中的相应第二导线；和
远存储单元，所述远存储单元包括第二可变电阻元件和设置在所述第二可变电阻元件上或下方的第二开关元件，并连接到所述第一导线以及所述多条第二导线中的相应的第二导线，
其中，所述第一可变电阻元件的电阻不同于所述第二可变电阻元件的电阻，使得所述第一可变电阻元件的电阻与所述第二可变电阻元件的电阻之差补偿连接到所述近存储单元的所述第一导线和所述第二导线与连接到所述远存储单元的所述第一导线和所述第二导线之间的线电阻差，或者所述第一开关元件的阈值电压不同于所述第二开关元件的阈值电压，使得所述第一开关元件的阈值电压与所述第二开关元件的阈值电压之差补偿由连接到所述远存储单元的所述第一导线和所述第二导线的线电阻引起的电压降。
20.根据权利要求19所述的可变电阻存储器件，其中，从所述电流源到所述近存储单元的所述电流传导距离短于从所述电流源到所述远存储单元的电流传导距离。
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