KR101069701B1 - 리셋 커런트를 줄일 수 있는 상변화 메모리 장치, 그 제조방법 및 그것의 회로 - Google Patents

리셋 커런트를 줄일 수 있는 상변화 메모리 장치, 그 제조방법 및 그것의 회로 Download PDF

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낮은 리셋 커런트를 확보하면서도, 센싱 마진의 감소를 방지할 수 있는 상변화 메모리 장치, 그 제조방법 및 그것의 회로에 대해 개시한다. 개시된 상변화 메모리 장치는 상변화 패턴, 및 상기 상변화 패턴과 접촉되며, 지능형 히팅층을 포함하는 가열 전극을 포함한다. 상기 지능형 히팅층은 온도와 비례하여 비저항이 상승되는 도전 물질일 수 있다.
리셋, 커런트, 센싱, 마진, 상변화

Description

리셋 커런트를 줄일 수 있는 상변화 메모리 장치, 그 제조방법 및 그것의 회로{Phase Change Memory Device Capable of Reducing Reset Current, Method of Manufacturing The Same, And Circuit of The Same}
본 발명은 비휘발성 메모리 장치에 관한 것으로, 보다 구체적으로는 리셋 커런트를 줄일 수 있는 상변화 메모리 장치, 그 제조방법 및 그것의 회로에 관한 것이다.
메모리 장치는 전원이 차단되면 입력된 정보가 소거되는 휘발성 메모리인 램(RAM:Random Access Memory)와, 입력 정보가 계속 유지되는 비휘발성 메모리인 롬(ROM:Read Only Memory)으로 구분된다. 현재 보편적으로 사용되는 램 소자로는 디램(DRAM) 및 에스램(SRAM)이 있고, 롬 소자로는 플래쉬 메모리가 있다.
잘 알려진 바와 같이, 디램은 소비전력이 낮고 임의 접근이 가능한 이점이 있는 반면, 휘발성이며 높은 전하 저장 능력이 요구되어 캐패시터의 용량을 높여야 하는 단점이 있다. 한편, 캐쉬(cashe) 메모리 등으로 사용되는 에스램은 임의 접근이 가능하고 속도가 빠른 장점이 있으나, 휘발성일 뿐 아니라 사이즈가 커서 비용이 높다는 한계가 있다. 플래쉬 메모리는 비휘발성 메모리이기는 하나, 두 개의 게이트가 적층된 구조를 갖기 때문에 전원전압에 비해 높은 동작 전압이 요구된다. 이에 따라, 기록 및 소거 동작에 필요한 전압을 형성하기 위해 별도의 승압 회로를 필요로 하므로 고집적화가 어렵고 동작 속도가 느린 단점이 있다.
이러한 메모리 장치들의 단점을 극복하기 위해, 새로운 저장 매체를 이용하는 강유전 메모리 장치(Ferroelectric Random Access Memory; FRAM), 강자성 메모리 장치(Magnetic Random Access Memory; MRAM) 및 상변화 메모리 장치(Phase-change Random Access Memory; PRAM)등에 대한 연구가 진행되고 있다.
이 중에서, 상변화 메모리 장치는 비정질 상태에서는 높은 저항을, 결정질 상태에서는 낮은 저항을 갖는 상변화 물질을 저장 매체로 이용하는 소자로서, 플래쉬 메모리에 비해 빠른 동작 속도 및 높은 집적도를 갖는 장점이 있다.
이와 같은 상변화 물질로는 대표적으로 칼코게나이드(Chalcogenide; GST)계 물질이 있고, 이것의 물성 변화에 따라 메모리 동작이 수행된다.
현재, 상변화 메모리 장치는 도 1에 도시된 바와 같이, 상변화 물질(20) 하부에 가열 전극(10)을 설치하여 상변화 물질(20)의 저항 변형을 유도하고 있다.
이와 같은 상변화 메모리 장치는 셋 상태(저저항 상태)에서 리셋 상태(고저항 상태)로 변환을 위해 상변화 물질(20)에 상변화 물질(20)의 녹는 점 이상의 온도를 제공하여야 하므로 도 2에 도시된 바와 같이, 높은 리셋 커런트(reset current)가 요구된다. 그런데 이와 같이 높은 리셋 커런트를 제공하려면, 높은 소비 전력이 요구된다.
이에 종래에는 리셋 커런트 양은 줄이면서도(ⓐ 방향으로 전류량 감소) 많은 발열이 일어날 수 있도록, 고 비저항 물질을 가열 전극(10)으로 이용하는 것이 일반적이다.
그런데 고 비저항 물질로 가열 전극(10)을 형성하게 되면, 가열 전극(10)의 비저항이 상변화 물질(20)의 유효 저항에 반영되어, 셋 상태의 상변화 물질(20)의 저항을 상승시키게 된다(ⓑ).
이로 인해, 셋 저항(Rs')과 리셋 저항(Rr)간의 센싱 마진(S2)이 이상적인 경우(S1)보다 감소하게 되어, 데이터 판독 오류를 유발하게 된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 낮은 리셋 커런트를 확보하면서도, 센싱 마진의 감소를 방지할 수 있는 상변화 메모리 장치를 제공하는 것이다.
또한, 본 발명의 다른 기술적 과제는 상기한 상변화 메모리 장치의 제조방법을 제공하는 것이다.
또한, 본 발명의 또 다른 기술적 과제는 상기한 상변화 메모리 장치의 회로를 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위한 본 발명의 일 실시예에 따른 상변화 메모리 장치는, 상변화 패턴, 및 상기 상변화 패턴과 접촉되며, 지능형 히팅층을 포함하는 가열 전극을 포함한다. 상기 지능형 히팅층은 온도와 비례하여 비저항이 상승되는 도전 물질일 수 있다.
또한, 본 발명의 다른 실시예에 따른 상변화 메모리 장치는, 반도체 기판, 상기 반도체 기판상에 형성되고 콘택홀을 구비한 층간 절연막, 상기 콘택홀내에 매립되며 온도가 상승함에 따라 비저항이 상승되는 PTC 써미스터 물질을 포함하는 가열 전극, 및 상기 가열 전극 상부에 콘택되는 상변화 패턴을 포함한다.
또한, 본 발명의 또 다른 실시예에 따른 상변화 메모리 장치의 제조방법은 다음과 같다. 먼저, 반도체 기판 상부에 콘택홀을 갖는 층간 절연막을 형성한 다 음, 상기 콘택홀 내부에 온도에 비례하여 비저항이 증대되는 지능형 히팅층을 구비한 가열 전극을 형성한다. 이어서, 상기 가열 전극 상부에 상변화 패턴을 형성한다.
또한, 본 발명의 다른 실시예에 따른 상변화 메모리 장치의 제조방법은 다음과 같다. 먼저, 반도체 기판 상부에 층간 절연막을 형성하고, 상기 층간 절연막의 소정 부분을 식각하여 콘택홀을 형성한다. 상기 콘택홀 하부 영역에 온도에 비례하여 비저항이 증대되는 지능형 히팅층을 포함하는 가열 전극을 형성하고, 상기 콘택홀 상부 영역에 상기 가열 전극과 콘택되도록 상변화 패턴을 형성한다.
또한, 본 발명의 다른 실시예에 따른 상변화 메모리 장치의 회로는 워드 라인, 상기 워드라인과 교차 배열되는 비트 라인, 상기 워드 라인에 연결되는 스위칭 소자, 상기 스위칭 소자 및 상기 비트 라인과 각각 전기적으로 연결되는 상변화 물질로 된 가변 저항, 및 상기 스위칭 소자 및 상기 가변 저항(Rv) 사이에 연결되는 온도에 비례하여 비저항이 증대되도록 구성된 써미스터(TH)를 포함할 수 있다.
본 발명에 따르면, 온도에 비례하여 비저항이 증대되는 지능형 히팅층을 가열 전극으로 이용한다. 이와 같은 지능형 히팅층은 리셋 커런트 제공으로 발생되는 고온에 의해, 라이트 모드시 가열 전극의 비저항을 보다 증대시켜, 리셋 커런트 자체의 양을 감소시킬 수 있다. 또한, 상기 지능형 히팅층은 낮은 전류의 제공에 의해 저온 상태를 유지하는 리드 모드시 낮은 비저항을 가지므로, 셋 저항의 상승을 방지한다.
이에 따라, 리셋 커런트는 감소시키면서 셋 저항의 상승을 방지할 수 있어, 상변화 메모리 장치의 센싱 마진을 개선할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명한다.
도 3은 본 발명의 일 실시예에 따른 상변화 메모리 장치의 요부 단면도이다.
도 3을 참조하면, 반도체 기판(110) 상부의 층간 절연막(120)내에 지능형 히팅층(Smart heating layer:140)을 포함하는 가열 전극(150)이 형성된다. 또한, 상기 층간 절연막(120) 상부에 가열 전극(150)과 전기적으로 연결되도록 상변화 패턴(160)이 형성된다.
반도체 기판(110)은 액티브 영역 형태인 워드 라인(도시되지 않음), 상기 워드 라인과 전기적으로 연결되는 스위칭 소자(도시되지 않음)를 포함하고 있다.
상기 가열 전극(150)은 가열 전극용 도전층(130) 및 가열 전극용 도전층(130) 상부에 적층되는 지능형 히팅층(140)을 포함할 수 있다. 가열 전극용 도전층(130)은 온도와 무관하게 일정한 비저항을 가지는 도전층으로, 예를 들어, 티타늄 질화막(TiN), 티타늄 알루미늄 질화막(TiAlN), 폴리실리콘(poly-Si), 또는 실리콘 저머늄(SiGe)막이 이용될 수 있다.
지능형 히팅층(140)은 온도에 따라 비저항이 증대되는 PTC(positive temperature coefficient) 써미스터(thermistor) 물질일 수 있으며, 상기 PTC 써미스터 물질로는 티타늄 산화막 계열(예를 들어, TiO2), 바륨 티타늄 산화막 계열(예를 들어, BaTiO3), Cu 산화막 계열(CuOx) 또는 니켈 산화막 계열(NiOx)의 물질 등이 있다. 여기서, 상기 써미스터 물질로 사용되는 티타늄 산화막 계열은 당업자에게 알려진 바와 같이 소정의 불순물을 포함하여, 온도에 따라 비저항이 가변되는 물질일 수 있다. 또한, 상기 지능형 히팅층(140)은 상기 가열 전극용 도전층(130) 두께의 1% 내지 20%, 바람직하게는 5% 내지 15% 수준의 두께로 형성될 수 있다.
지능형 히팅층(140)을 포함하는 가열 전극(150)은 다음과 같은 방식으로 형성될 수 있다.
먼저, 상기 층간 절연막(120)의 소정 부분에 콘택홀을 형성한다. 도면에는 도시되지 않았지만, 상기 콘택홀에 의해 상기 반도체 기판(110)내에 형성되어 있는 스위칭 소자의 상부가 노출될 수 있다.
다음, 콘택홀 내부가 충진되도록 층간 절연막(120) 상부에 가열 전극용 도전층(130)을 증착한 다음, 이것을 에치백하여, 상기 콘택홀 내부에 상기 가열 전극용 도전층(130)을 매립시킨다. 이때, 가열 전극용 도전층(130)은 과도하게 에치백되어, 상기 층간 절연막(120)의 높이 보다 낮은 높이를 갖도록 하여, 상기 콘택홀 상부 영역을 비워둔다.
상기 콘택홀 상부 영역이 충진되도록 가열 전극용 도전층(130) 상부에 지능형 히팅층(140)을 증착한 다음, 층간 절연막(120)의 표면이 노출되도록 상기 지능형 히팅층(140)을 평탄화시켜, 가열 전극(150)을 완성한다.
그 후, 가열 전극(150)의 지능형 히팅층(140)과 콘택되도록 상변화 패턴(160)을 형성한다.
이때, 상변화 패턴(160)을 구성하는 상변화 물질층으로는 칼코게나이드 화합 물이 이용될 수 있고, 상기 상변화 물질층으로는 게르마늄-안티몬-텔루륨(Ge-Sb-Te), 질소-게르마늄-안티몬-텔루륨(N-Ge-Sb-Te), 비소-안티몬-텔루륨(As-Sb-Te), 게르마늄-비스무스-텔루륨(Ge-Bi-Te), 주석-안티몬-텔루륨(Sn-Sb-Te), 은-인듐-안티몬-텔루륨 (Ag-In-Sb-Te), 금-인듐-안티몬-텔루륨(Au-In-Sb-Te), 게르마늄-인듐-안티몬-텔루륨 (Ge-In-Sb-Te), 셀레늄-안티몬-텔루륨(Se-Sb-Te), 주석-인듐-안티몬-텔루륨 (Sn -In-Sb-Te), 비소-게르마늄-안티몬-텔루륨(As-Ge-Sb-Te) 등과 같은 칼코게나이드 합금들 중 어느 하나가 이용될 수 있다.
또 다른 예로서 상기 칼코게나이드 화합물(140)은 탄탈륨-안티몬-텔루륨 (Ta-Sb-Te), 니오븀-안티몬-텔루륨(Nb-Sb-Te) 또는 바나듐-안티몬-텔루륨(V-Sb-Te) 등과 같은 5A족 원소-안티몬-텔루륨을 포함하거나, 또는 탄탈륨-안티몬-셀레늄 (Ta-Sb-Se), 니오븀-안티몬-셀레늄(Nb-Sb-Se) 또는 바나듐-안티몬-텔루륨(V-Sb-Se)등과 같은 5A족 원소-안티몬-셀레늄을 포함할 수 있다. 또한, 상변화 물질층은 텅스텐-안티몬-텔루륨(W-Sb-Te), 몰리브덴-안티몬-텔루륨(Mo-Sb-Te), 또는 크롬-안티몬-텔루륨(Cr-Sb-Se) 등과 같은 6A족 원소-안티몬-텔루륨을 포함하거나 또는 텅스텐-안티몬-셀레늄(W-Sb-Se), 몰리브덴-안티몬-셀레늄(Mo-Sb-Se) 또는 크롬-안티몬-셀레늄(Cr-Sb-Se)등과 같은 6A족 원소-안티몬-셀레늄을 포함할 수 있다. 또한, 상기 칼코게나이드 박막(160)은 질소(N) 또는 산화물(SiO2) 등의 다양한 도펀트를 포함할 수 있다.
또한, 도면에는 도시되지 않았지만, 상기 상변화 패턴(160) 상부에 상기 상 변화 패턴(160)과 전기적으로 연결되는 비트 라인(도시되지 않음)이 더 형성된다.
이와 같은 구조를 갖는 가열 전극(150)은 온도가 상승할수록 비저항이 상승되는 지능형 히팅층(140)을 구비하므로, 도 4에 도시된 바와 같이, 상대적인 저온 구간에서는 저 비저항을 갖게 되고, 상대적인 고온 구간에서는 고 비저항을 갖게 된다.
특히, 일반적으로 낮은 전류로 상변화 패턴(160)의 결정 상태를 판별하는 리드 모드(read mode)인 경우, 소자를 구동시키기 위한 최소한의 전류가 유입되므로, 가열 전극(150)이 발열되지 않아, 상기 가열 전극(150)의 지능형 히팅층(140) 역시 낮은 저항값을 유지하게 된다.
반면, 상변화 패턴(160)의 결정 상태를 바꾸기 위한 라이트 모드(write mode) 즉, 프로그램 모드(program mode)인 경우, 상변화 패턴(160)을 구성하는 칼코게나이드 화합물의 녹는점 이상(600 내지 700℃)의 온도를 상변화 패턴(160)에 제공하기 위해 상대적으로 높은 리셋 커런트를 제공하여야 한다. 그러면, 상기 리셋 커런트에 의해, 상기 가열 전극(150)이 발열되고, 상기 가열 전극(150)의 온도가 PTC 써미스터 물질의 임계치 이상의 온도를 넘어서면, 지능형 히팅층(140)의 비저항이 급격히 상승하게 된다. 이에 따라, 가열 전극(150)의 전체 비저항이 급격히 상승되어, 발열량이 증대된다. 이것은 다시 말해, 적은 리셋 커런트를 가지고도 원하는 양의 발열을 행할 수 있음을 의미한다.
이에 따라, 도 5에 도시된 바와 같이, 라이트 모드에서만 비저항이 증대되는 지능형 히팅층(140)의 채용으로, 리셋 커런트를 감소시키면서(ⓐ), 리셋 저항(Rr) 은 오히려 상승시킬 수 있다. 도면에서 Rr'은 상승된 리셋 저항을 나타낸다. 또한, 리드 모드에서는 상기 지능형 히팅층(140)이 상대적으로 낮은 비저항을 가지므로, 셋 저항(Rs)을 변화시키지 않는다. 이에 따라, 지능형 히팅층(140)을 구비하지 않는 경우의 센싱 마진(S1)보다 증대된 센싱 마진(S3)을 갖게 된다.
이와 같은 지능형 히팅층(140)를 구비한 상변화 메모리 장치의 메모리 셀은 도 6과 같은 등가 회로로 구현될 수 있다.
메모리 셀(mc)은 교차 배열되는 워드 라인(WL) 및 비트 라인(BL), 상기 워드 라인(WL)에 연결되는 스위칭 소자(SW), 상기 스위칭 소자(SW) 및 비트 라인(BL)과 각각 전기적으로 연결되는 상변화 물질로 된 가변 저항(Rv), 및 상기 스위칭 소자(SW) 및 상기 가변 저항(Rv) 사이에 연결되는 써미스터(TH)를 포함할 수 있다.
써미스터(TH)는 상기 지능형 히팅층(140)일 수 있고, 워드 라인(WL)의 선택에 의해 상기 스위칭 소자(SW)의 구동시, 상기 가변 저항(Rv)에 고온을 제공하여, 가변 저항(Rv)의 상변화 촉진시킬 수 있다.
한편, 도 7에 도시된 바와 같이, 가열 전극(150a)은 지능형 히팅층(140) 자체로 형성될 수도 있다. 이러한 구조의 가열 전극(150a)은 상기 층간 절연막(120)의 콘택홀내에 지능형 히팅층(140)만을 매립시켜 형성할 수 있다.
한편, 현재 가열 전극(150)은 리셋 커런트의 감소를 위해 다양한 형태로 모 디파이(modify)되고 있으며, 모디파이된 가열 전극(150)의 다양한 형태에 대해 도 8 내지 도 12를 통해 자세히 설명하기로 한다.
먼저, 도 8을 참조하면, 가열 전극(150b)은 지능형 히팅층(140) 및 그것을 둘러싸는 내열 부재(125)로 구성될 수 있다. 즉 상기 내열 부재(125)의 선폭에 의해 실질적으로 가열 전극의 역할을 하는 지능형 히팅층(140)의 직경을 줄일 수 있는 구조이다.
이와 같은 가열 전극(150b)은 다음과 같은 방식으로 형성될 수 있다.
먼저, 상기 층간 절연막(120)의 노광 한계치 수준의 직경을 갖는 콘택홀 내에 내열성 절연막, 예를 들어, 실리콘 질화막을 피복한 다음, 상기 콘택홀 바닥부가 노출되도록 비등방성 식각하여, 상기 콘택홀 내벽에 내열성 절연막으로 된 스페이서를 형성한다. 이에 따라, 상기 콘택홀의 내부의 직경은 상기 스페이서(125)의 선폭에 의해 감소된다. 그 후, 상기 스페이서 사이의 콘택홀 공간이 충진되도록 지능형 히팅층(140)을 형성한 다음, 상기 스페이서 및 지능형 히팅층(140)을 상기 층간 절연막(120) 표면이 노출되도록 화학적 기계적 연마하여, 내열 부재(125)를 포함하는 가열 전극(150b)을 형성한다.
본 실시예에 따른 가열 전극(150b)은 그 직경이 포토리소그라피 공정에 의존하지 않고, 상기 내열 부재(125)의 증착 두께에 의해 제어되므로, 상변화 패턴(160)과의 가열 전극(150b)간의 실질적인 접착 면적을 줄일 수 있다.
또한, 도 9를 참조하면, 가열 전극(150c)은 온도에 무관한 비저항을 갖는 가 열 전극용 도전층(130) 및 지능형 히팅층(140)의 적층 구조물(142), 및 상기 적층 구조물(142)을 둘러싸는 내열 부재(125)로 구성될 수 있다.
이와 같은 구조 역시, 상기 내열 부재(125)에 의해 실질적으로 가열 전극 역할을 하는 적층 구조물(142)의 직경을 줄일 수 있다.
본 실시예의 가열 전극(150c)은 다음과 같은 방식으로 형성될 수 있다.
상술한 바와 같이, 상기 콘택홀 내벽에 내열성 절연막으로 스페이서를 형성한 다음, 스페이서로 둘러싸여진 상기 콘택홀 내부의 공간이 충진되도록 상기 가열 전극용 도전층(130)을 증착한다. 상기 가열 전극용 도전층(130)을 상기 콘택홀 보다는 낮은 높이를 갖도록 과도하게 에치백하여, 상기 콘택홀내의 상부 공간을 마련해둔다. 그 후, 상기 상부 공간 내에 지능형 히팅층(140)을 충진시킨다음, 지능형 히팅층(140)을 상기 층간 절연막(120)이 노출되도록 평탄화하여, 내열 부재(125)를 포함하는 가열 전극(150c)을 형성한다.
이와 같은 가열 전극(150c)의 구조 역시, 내열 부재(125)를 구성하는 내열성 절연막의 증착 두께에 의해 실질적으로 가열 전극(150c)의 역할을 하는 적층 구조물(142)의 선폭을 노광 한계 이하로 줄일 수 있다.
도 10을 참조하면, 가열 전극(150d)은 실린더 형태의 지능형 히팅층(140)로 구성될 수 있다.
즉, 상기 콘택홀이 형성된 층간 절연막(120) 표면에 지능형 히팅층(140)을 콘포멀하게() 증착한다. 이때, 지능형 히팅층(140)의 증착 두께는 상변화 패 턴(160)과의 접촉 면적을 결정하므로, 지능형 히팅층(140)은 가능한 한 박막으로 형성됨이 바람직하다. 특히, 반도체 제조 분야에 있어 물질의 증착 기술은 수 옴스트롱 단위까지 제어가 가능하므로, 원하는 두께로 증착이 가능하다.
다음, 지능형 히팅층(140)을 비등방성 식각하여, 상기 콘택홀 양 측벽에 스페이서 형태의 지능형 히팅층(140)를 형성한다. 이어서, 상기 지능형 히팅층(140)으로 둘러싸여진 영역에 절연막(145)을 충진시킨 다음, 상기 층간 절연막(120)이 노출될 수 있도록 지능형 히팅층(140)을 평탄화시켜, 가열 전극(150d)을 완성한다.
본 실시예에 따른 가열 전극(150d)은 지능형 히팅층(140)의 증착 두께에 의해 가열 전극(150d)과 상변화 패턴(160)간의 접촉 면적이 결정되므로, 상기 접촉 면적의 제어가 용이하다.
한편, 도 11에 도시된 바와 같이, 가열 전극(150e)은 미세 라인(line) 구조의 지능형 히팅층(140)으로 구성될 수 있다.
이와 같은 미세 라인 구조의 지능형 히팅층(140)은 두 번의 포토리소그라피 공정을 이용하는 더블 패터닝(double patterning) 방식을 이용하여 형성될 수도 있다.
또한, 도 12에 도시된 바와 같이, 가열 전극(150f)은 미세 라인 구조의 적층 구조물로 구성될 수 있다.
이와 같은 가열 전극(150f)은 반도체 기판(110) 상부에 가열 전극용 도전층(130) 및 지능 히팅층(140)을 순차 증착하고, 이들(130,140)을 상기의 더블 패터 닝 방식으로 식각하여, 가열 전극(150f)을 형성할 수도 있다.
도 13 내지 도 15는 본 발명의 실시예에 따른 지능형 히팅층이 적용된 콘파인드(confined)형 상변화 메모리 장치를 보여준다.
도 13을 참조하면, 상기 콘택홀내에 가열 전극(150g) 및 상변화 패턴(165)이 형성된다. 이와 같이 콘택홀과 같은 일정한 공간내에 상변화 패턴(165)이 구속된 형태를 콘파인드 형태라 하고, 이러한 콘파인드 타입의 상변화 메모리 장치는 상변화에 의한 상변화 패턴(165)의 볼륨 변화가 한정된 공간에서만 일어나므로, 상변화를 위해 제공되는 리셋 커런트를 줄일 수 있다.
이와 같은 가열 전극(150g)은 다음과 같은 방식으로 형성될 수 있다.
먼저, 상기 콘택홀이 매립되도록 지능형 히팅층(140)을 소정 두께로 증착한 다음, 상기 콘택홀의 일부만 매립되도록 과도 에치하여, 상기 콘택홀의 하부 영역에 매립시킨다.
다음, 지능형 히팅층(140) 및 층간 절연막(120) 상부에 절연막을 증착한다음, 상기 콘택홀 측벽에 위치되도록 상기 절연막을 식각하여, 절연 스페이서(170)를 형성한다.
이어서, 절연 스페이서(170)로 둘러싸여진 콘택홀 공간에 상변화 물질을 매립하여 상변화 패턴(140)을 형성한다. 이에 따라, 상기 콘택홀 내부의 공간에 가열 전극(150g) 및 상변화 패턴(165)이 모두 형성된다. 특히, 상변화 패턴(165)은 상기 절연 스페이서(170)에 의해 상기 가열 전극(150g) 보다 좁은 선폭을 갖도록 형 성되므로, 리셋 커런트를 보다 줄일 수 있다.
또한, 도 14를 참조하면, 콘파인된 상변화 패턴(165) 하부의 가열 전극(150h)으로 가열 전극용 도전층(130) 및 지능성 히터 부재(140)의 적층막이 이용될 수 있다.
상기 적층막은 가열 전극용 도전층(130)을 상기와 같은 방식으로 콘택홀 하부 영역에 매립시키는 단계, 및 상기 매립된 가열 전극용 도전층(130) 상에 지능형 히팅층(140)을 증착 후 에치백하는 단계로 얻어질 수 있다. 이때, 지능형 히터층(140)은 가열 전극용 도전층(130)보다는 박막으로, 예컨대 가열 전극용 도전층(130)의 5 내지 15% 수준의 두께로 형성함이 바람직하다. 또한, 상기 콘택홀내에 매립된 적층막은 상기 콘택홀의 높이보다는 낮은 높이를 갖도록 형성되어야 한다.
또한, 도 15에 도시된 바와 같이, 가열 전극(150i)은 가열 전극용 도전층(130) 및 지능형 히팅층(140)의 적층막으로 구성되되, 상기 지능형 히팅층(140)은 상변화 패턴(165) 하부에만 위치시킬 수 있다.
이와 같은 상변화 메모리 장치는 가열 전극용 도전층(130)을 콘택홀 하부 영역에 매립시킨다음, 상술한 바와 같이 절연막 스페이서(170)를 형성한다. 그 후, 지능형 히팅층(140)를 증착 및 에치백하여 상기 절연막 스페이서(170) 사이 공간의 가열 전극용 도전층(130) 상부에 형성한다음, 상기 절연막 스페이서(170) 사이의 공간이 매립되도록 상변화 패턴(165)을 형성한다.
이상에서 자세히 설명한 바와 같이, 본 발명에 따르면, 온도에 비례하여 비저항이 증대되는 지능형 히팅층을 가열 전극으로 이용한다. 이와 같은 지능형 히팅층은 리셋 커런트 제공으로 발생되는 고온에 의해, 라이트 모드시 가열 전극의 비저항을 보다 증대시켜, 리셋 커런트 자체의 양을 감소시킬 수 있다. 또한, 상기 지능형 히팅층은 낮은 전류의 제공에 의해 저온 상태를 유지하는 리드 모드시 낮은 비저항을 가지므로, 셋 저항의 상승을 방지한다.
이에 따라, 리셋 커런트는 감소시키면서 셋 저항의 상승을 방지할 수 있어, 상변화 메모리 장치의 센싱 마진을 개선할 수 있다.
본 발명은 상기한 실시예에 한정되는 것만은 아니다.
본 실시예에서는 예를 들어, 가열 전극용 가열 전극용 도전층(130)로서, 티타늄 질화막(TiN), 티타늄 알루미늄 질화막(TiAlN), 폴리실리콘(poly-Si), 또는 실리콘 저머늄(SiGe)막이 이용되었지만, 다양한 도전층이 사용될 수 있음은 당업자에게 자명하다.
또한, 본 실시예에서는 지능형 히터 부재 물질로서 티타늄 산화막 계열(예를 들어, TiO2), 바륨 티타늄 산화막 계열(예를 들어, BaTiO3), Cu 산화막 계열 또는 니켈 산화막 계열의 물질 등이 이용되었지만, 온도의 상승과 비례하여 비저항이 증대되는 물질이면 모두 여기에 포함될 것이다
이상에서 본 발명에 대한 기술 사상을 첨부 도면과 함께 서술하였지만 이는 본 발명의 가장 양호한 일 실시예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한, 이 기술 분야의 통상의 지식을 가진 자이면 누구나 본 발명의 기술 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.
도 1은 일반적인 상변화 메모리 장치의 가열 전극 및 상변화 패턴을 보여주는 단면도,
도 2는 일반적인 상변화 메모리 장치의 라이트 전류에 대한 상변화 패턴의 저항을 보여주는 그래프,
도 3은 본 발명의 일 실시예에 따른 상변화 메모리 장치의 단면도,
도 4는 본 발명의 실시예에 따른 상변화 패턴의 온도에 따른 저항 분포를 보여주는 그래프,
도 5는 본 발명의 실시예에 따른 라이트 전류에 대한 상변화 패턴의 저항을 보여주는 그래프,
도 6은 본 발명의 실시예에 따른 상변화 메모리 셀의 등가 회로도,
도 7 내지 도 15는 본 발명의 다른 실시예들에 따른 상변화 메모리 장치의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
110 : 반도체 기판 120 : 층간 절연막
125 : 내열 부재 130 : 가열 전극용 도전층
140 : 지능형 히팅층 150 : 가열 전극
165 : 상변화 패턴

Claims (36)

  1. 상변화 패턴; 및
    상기 상변화 패턴과 접촉되며, 지능형 히팅층을 포함하는 가열 전극을 포함하며,
    상기 지능형 히팅층은 온도와 비례하여 비저항이 상승되는 도전 물질인 상변화 메모리 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 지능형 히팅층은 티타늄 산화막 계열 물질, 바륨 티탄산 계열 물질, 구리 산화막 계열 물질 및 니켈 산화막 계열 물질과 같은 PTC(positive temperature coefficient) 써미스터 물질 중 선택되는 하나인 상변화 메모리 장치.
  4. 제 1 항에 있어서,
    상기 가열 전극은,
    도전층; 및
    상기 도전층 상부에 형성되는 지능형 히팅층으로 구성되는 상변화 메모리 장치.
  5. 제 1 항에 있어서,
    상기 가열 전극은 지능형 히팅 물질로 구성되는 상변화 메모리 장치.
  6. 제 1 항에 있어서,
    상기 지능형 히팅층은 원기둥 형태를 갖고,
    상기 지능형 히팅층 주변을 둘러싸는 내열 부재를 더 포함하는 상변화 메모리 장치.
  7. 제 1 항에 있어서,
    상기 지능형 히팅층은 실린더(cylinder) 형태를 갖는 상변화 메모리 장치.
  8. 제 1 항에 있어서,
    상기 가열 전극은 노광 한계 이하의 선폭을 갖는 라인 구조인 상변화 메모리 장치.
  9. 제 8 항에 있어서,
    상기 가열 전극은 단일의 지능형 히팅층으로 구성되는 상변화 메모리 장치.
  10. 제 8 항에 있어서,
    상기 가열 전극은,
    도전층 및
    상기 도전층 상부에 형성되는 지능형 히팅층으로 구성되는 상변화 메모리 장치.
  11. 제 1 항에 있어서,
    상기 상변화 패턴은 상기 가열 전극의 직경보다 큰 선폭을 갖는 상변화 메모리 장치.
  12. 제 1 항에 있어서,
    상기 상변화 패턴은 상기 가열 전극의 직경보다 좁은 선폭을 갖는 상변화 메모리 장치.
  13. 반도체 기판;
    상기 반도체 기판상에 형성되고 콘택홀을 구비한 층간 절연막;
    상기 콘택홀내에 매립되며 온도가 상승함에 따라 비저항이 상승되는 PTC 써미스터 물질을 포함하는 가열 전극; 및
    상기 가열 전극 상부에 콘택되는 상변화 패턴을 포함하는 상변화 메모리장치.
  14. 제 13 항에 있어서,
    상기 가열 전극은,
    온도에 따라 일정한 비저항을 갖는 도전층;
    상기 도전층 상부에 형성되는 상기 PTC 써미스터 물질로 구성되는 상변화 메모리 장치.
  15. 제 13 항에 있어서,
    상기 가열 전극은 상기 PTC 써미스터 물질만으로 구성되는 상변화 메모리 장치.
  16. 제 13 항에 있어서,
    상기 가열 전극은,
    상기 콘택홀 내벽에 위치하는 내열 부재; 및
    상기 내열 부재 사이의 상기 콘택홀 내부의 공간에 충진되는 상기 PTC 써미스터 물질을 포함하는 상변화 메모리 장치.
  17. 제 13 항에 있어서,
    상기 가열 전극은,
    상기 콘택홀 내벽에 위치하는 내열 부재; 및
    상기 내열 부재 사이의 상기 콘택홀 하부 공간에 충진되는 도전층;
    상기 도전층 상부에 형성되는 상기 PTC 써미스터 물질을 포함하는 상변화 메모리 장치.
  18. 제 13 항에 있어서,
    상기 콘택홀 하부 영역에 형성되는 가열 전극;
    상기 가열 전극 상부의 상기 콘택홀 양 측벽에 형성되는 절연 스페이서; 및
    상기 절연 스페이서로 둘러싸여진 상기 콘택홀 공간에 매립되는 상변화 패턴을 포함하는 상변화 메모리 장치.
  19. 제 18 항에 있어서,
    상기 가열 전극은 상기 PTC 써미스터 물질만으로 구성되는 상변화 메모리 장치.
  20. 제 18 항에 있어서,
    상기 가열 전극은
    온도에 무관한 비저항을 갖는 도전층; 및
    상기 도전층 상부에 형성되는 상기 PTC 써미스터 물질의 적층막으로 구성되는 상변화 메모리 장치.
  21. 제 20 항에 있어서,
    상기 PTC 써미스터 물질은 상기 상변화 패턴과 동일 선폭을 갖는 상변화 메모리 장치.
  22. 반도체 기판 상부에 콘택홀을 갖는 층간 절연막을 형성하는 단계;
    상기 콘택홀 내부에 온도에 비례하여 비저항이 증대되는 지능형 히팅층을 구비한 가열 전극을 형성하는 단계; 및
    상기 가열 전극 상부에 상변화 패턴을 형성하는 단계를 포함하는 상변화 메모리 장치의 제조방법.
  23. 제 22 항에 있어서,
    상기 가열 전극을 형성하는 단계는,
    상기 콘택홀이 충진되도록 온도에 무관하게 일정한 비저항을 갖는 도전층을 형성하는 단계;
    상기 층간 절연막보다 낮은 높이를 갖도록 상기 도전층을 과도 에치백하여 상기 콘택홀 내부에 상기 도전층을 매립하는 단계; 및
    상기 콘택홀 내부의 도전층 상부에 상기 지능형 히팅층을 형성하는 단계를 포함하는 상변화 메모리 장치의 제조방법.
  24. 제 22 항에 있어서,
    상기 가열 전극을 형성하는 단계는,
    상기 콘택홀이 충진되도록 상기 지능형 히팅층을 형성하는 단계; 및
    상기 지능형 히팅층을 평탄화하여, 상기 콘택홀내에 매립시키는 단계를 포함하는 상변화 메모리 장치의 제조방법.
  25. 제 22 항에 있어서,
    상기 가열 전극을 형성하는 단계는,
    상기 콘택홀 측벽에 내열 부재를 형성하는 단계; 및
    상기 내열 부재로 둘러싸여진 상기 콘택홀 내부에 상기 지능형 히팅층을 매립시키는 단계를 포함하는 상변화 메모리 장치의 제조방법.
  26. 제 22 항에 있어서,
    상기 가열 전극을 형성하는 단계는,
    상기 콘택홀 측벽에 내열 부재를 형성하는 단계;
    상기 콘택홀 내부에 온도에 무관한 비저항을 갖는 도전층을 상기 콘택홀의 높이보다 낮은 높이를 갖도록 매립시키는 단계; 및
    상기 도전층 상부의 상기 콘택홀 공간에 상기 지능형 히팅층을 매립시키는 단계를 포함하는 상변화 메모리 장치의 제조방법.
  27. 제 22항에 있어서,
    상기 가열 전극을 형성하는 단계는,
    상기 콘택홀 및 상기 층간 절연막 표면에 상기 지능형 히팅층을 피복하는 단계; 및
    상기 지능형 히팅층을 상기 콘택홀 바닥면이 노출되도록 비등방성 식각하는 단계를 포함하는 상변화 메모리 장치의 제조방법.
  28. 반도체 기판을 제공하는 단계;
    상기 반도체 기판 상부에 온도에 비례하여 비저항이 증대되는 지능형 히팅층을 포함하는 가열 전극을 증착하는 단계;
    상기 가열 전극층을 더블 패터닝하여, 노광 한계 이하의 선폭을 갖는 라인 구조의 가열 전극을 형성하는 단계; 및
    상기 가열 전극과 콘택되도록 상변화 패턴을 형성하는 단계를 포함하는 상변화 메모리 장치의 제조방법.
  29. 제 28 항에 있어서,
    상기 가열 전극층은 상기 지능형 히팅층인 상변화 메모리 장치의 제조방법.
  30. 제 28 항에 있어서,
    상기 가열 전극층은 온도에 무관한 비저항을 갖는 도전층 및 상기 지능형 히팅층의 적층막인 상변화 메모리 장치의 제조방법.
  31. 반도체 기판 상부에 층간 절연막을 형성하는 단계;
    상기 층간 절연막의 소정 부분을 식각하여 콘택홀을 형성하는 단계;
    상기 콘택홀 하부 영역에 온도에 비례하여 비저항이 증대되는 지능형 히팅층을 포함하는 가열 전극을 형성하는 단계; 및
    상기 콘택홀 상부 영역에 상기 가열 전극과 콘택되도록 상변화 패턴을 형성하는 단계를 포함하는 상변화 메모리 장치의 제조방법.
  32. 제 31 항에 있어서,
    상기 가열 전극을 형성하는 단계는
    상기 지능형 히팅층을 상기 콘택홀이 매립되도록 증착하는 단계; 및
    상기 콘택홀 하부 영역에만 잔류하도록 상기 지능형 히팅층을 과도하게 제거하는 단계를 포함하는 상변화 메모리 장치의 제조방법.
  33. 제 31 항에 있어서,
    상기 가열 전극을 형성하는 단계는
    상기 층간 절연막 상부에 온도에 무관한 비저항을 갖는 도전층을 상기 콘택홀이 매립되도록 증착하는 단계;
    상기 콘택홀 하부 영역에만 잔류하도록 상기 도전층을 과도하게 제거하는 단계;
    상기 층간 절연막 및 도전층 표면을 따라, 상기 지능형 히팅층을 증착하는 단계;
    상기 콘택홀 내부의 도전층 상부에 잔류하도록 상기 지능형 히팅층을 식각하는 단계를 포함하는 상변화 메모리 장치의 제조방법.
  34. 제 31 항에 있어서,
    상기 가열 전극을 형성하는 단계와, 상기 상변화 패턴을 형성하는 단계 사이에, 상기 가열 전극 상부 양측의 상기 콘택홀 내벽에 절연막 스페이서를 형성하는 단계를 더 포함하고,
    상기 상변화 패턴은 상기 절연막 스페이서로 둘러싸여진 상기 콘택홀 상부 영역에 매립되도록 형성되는 상변화 메모리 장치의 제조방법.
  35. 제 31 항에 있어서,
    상기 가열 전극 및 상변화 패턴을 형성하는 단계는,
    상기 콘택홀의 하부 영역이 충진되도록 온도에 무관한 비저항을 갖는 도전층을 형성하는 단계;
    상기 도전층 상부 양측의 상기 콘택홀 내벽에 절연막 스페이서를 형성하는 단계;
    상기 절연막 스페이서 사이의 상기 도전층 상부에 상기 지능형 히팅층을 형성하는 단계; 및
    상기 절연 스페이서로 둘러싸여진 상기 콘택홀 상부 영역에 상기 지능형 히 팅층과 콘택되도록 상변화 물질을 매립하는 단계를 포함하는 상변화 메모리 장치의 제조방법.
  36. 워드 라인;
    상기 워드라인과 교차 배열되는 비트 라인;
    상기 워드 라인에 연결되는 스위칭 소자;
    상기 스위칭 소자 및 상기 비트 라인과 각각 전기적으로 연결되는 상변화 물질로 된 가변 저항; 및
    상기 스위칭 소자 및 상기 가변 저항 사이에 연결되는 온도에 비례하여 비저항이 증대되도록 구성된 써미스터를 포함하는 상변화 메모리 장치의 회로.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9070858B2 (en) 2012-03-16 2015-06-30 Micron Technology, Inc. Method, system, and device for storage cell, such as for memory
US8988924B2 (en) 2012-04-26 2015-03-24 Micron Technology, Inc. Method, system, and device for heating a phase change memory (PCM)cell
US9082972B2 (en) 2012-07-24 2015-07-14 Hewlett-Packard Development Company, L.P. Bipolar resistive switch heat mitigation
US9123890B2 (en) * 2013-02-14 2015-09-01 Sandisk 3D Llc Resistance-switching memory cell with multiple raised structures in a bottom electrode
US9437813B2 (en) 2013-02-14 2016-09-06 Sandisk Technologies Llc Method for forming resistance-switching memory cell with multiple electrodes using nano-particle hard mask
CN105098070B (zh) * 2015-07-07 2017-09-19 江苏时代全芯存储科技有限公司 相变化记忆体的制备方法
KR102463036B1 (ko) 2016-03-15 2022-11-03 삼성전자주식회사 반도체 메모리 소자 및 이의 제조 방법
KR102365684B1 (ko) 2017-06-27 2022-02-21 삼성전자주식회사 메모리 소자 및 그 제조 방법
KR102638628B1 (ko) * 2017-10-20 2024-02-22 삼성전자주식회사 가변 저항 메모리 소자 및 이의 제조 방법
KR102630031B1 (ko) 2018-10-05 2024-01-30 삼성전자주식회사 가변 저항 메모리 장치
US10832750B2 (en) * 2019-02-22 2020-11-10 Sandisk Technologies Llc Perpendicular spin transfer torque MRAM memory cell with cap layer to achieve lower current density and increased write margin
FR3107138B1 (fr) * 2020-02-06 2022-02-11 Commissariat Energie Atomique Cellule mémoire à changement de phase
CN111969105B (zh) * 2020-08-10 2023-08-08 长江存储科技有限责任公司 一种相变存储器件及其制造方法、操作方法
CN112635667B (zh) * 2020-12-30 2022-11-25 上海集成电路装备材料产业创新中心有限公司 一种相变存储器单元及其制备方法
CN117412664A (zh) * 2022-07-04 2024-01-16 长鑫存储技术有限公司 半导体结构及其形成方法、存储器

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7129560B2 (en) * 2003-03-31 2006-10-31 International Business Machines Corporation Thermal memory cell and memory device including the thermal memory cell
KR100626381B1 (ko) 2004-07-19 2006-09-20 삼성전자주식회사 상변화 기억 소자 및 그 형성 방법
KR100618855B1 (ko) 2004-08-02 2006-09-01 삼성전자주식회사 금속 콘택 구조체 형성방법 및 이를 이용한 상변화 메모리제조방법
KR100651656B1 (ko) 2004-11-29 2006-12-01 한국과학기술연구원 투명전도성 산화물 전극 접촉 재료를 갖는 상변화 메모리 셀
KR100612913B1 (ko) 2004-12-16 2006-08-16 한국과학기술연구원 ＡＩＮ 열방출층 및 ＴｉＮ 전극이 적용된 상변화 메모리
KR100655440B1 (ko) * 2005-08-30 2006-12-08 삼성전자주식회사 상변화 기억 소자 및 그 형성 방법
US8138028B2 (en) * 2007-02-12 2012-03-20 Macronix International Co., Ltd Method for manufacturing a phase change memory device with pillar bottom electrode
JP5210559B2 (ja) * 2007-07-13 2013-06-12 株式会社日立製作所 半導体装置およびその製造方法
SG153748A1 (en) * 2007-12-17 2009-07-29 Asml Holding Nv Lithographic method and apparatus
US8030218B2 (en) * 2008-03-21 2011-10-04 Micron Technology, Inc. Method for selectively modifying spacing between pitch multiplied structures

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