KR102630031B1 - 가변 저항 메모리 장치 - Google Patents
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Abstract
본 발명의 실시 예들에 따른 가변 저항 메모리 장치는, 주변 영역, 그리고 상기 주변 영역과 이격하는 원거리 영역 및 상기 원거리 영역과 상기 주변 영역 사이의 근거리 영역을 갖는 코어 영역을 갖는 기판과, 상기 기판 상에 배치되고, 제 1 방향으로 연장하는 제 1 라인과, 상기 제 1 라인 상에 배치되고, 상기 제 1 방향과 교차하는 제 2 방향으로 연장하는 제 2 라인과, 상기 코어 영역 상의 상기 제 1 및 제 2 라인들 사이에 배치된 메모리 셀들을 포함한다. 상기 메모리 셀들은 상기 근거리 영역 상에 배치되는 근거리 메모리 셀과 상기 원거리 영역 상에 배치되는 원거리 메모리 셀을 포함할 수 있다.
Description
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 가변 저항 메모리 장치에 관한 것이다.
일반적으로, 반도체 메모리 장치는 크게 휘발성(volatile) 메모리 장치와, 비휘발성(nonvolatile) 메모리 장치로 구분될 수 있다. 휘발성 메모리 장치는 전원의 공급이 중단되면, 저장된 데이터가 소멸하는 메모리 장치로서, 예를 들어 DRAM(Dynamic Random Access Memory) 및 SRAM(Static Random Access Memory) 등이 있다. 그리고 비휘발성 메모리 장치는 전원의 공급이 중단되더라도 저장된 데이터가 소멸되지 않는 메모리 장치로서, 예를 들어, PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(Flash Memory Device) 등이 있다.
또한, 최근에는 반도체 메모리 장치의 고성능화 및 저전력화 추세에 맞추어, FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory) 및 PRAM(Phase-Change Random Access Memory)과 같은 차세대 반도체 메모리 장치들이 개발되고 있다. 이러한 차세대 반도체 메모리 장치들을 구성하는 물질들은 전류 또는 전압에 따라, 그 저항값이 달라지며, 전류 또는 전압 공급이 중단되더라도 저항값을 그대로 유지하는 특성을 갖는다.
본 발명이 해결하고자 하는 과제는 구동 전류 또는 구동 전압의 균일성을 개선할 수 있는 가변 저항 메모리 장치를 제공하는데 있다.
본 발명의 개념에 따른 가변 저항 메모리 장치는 주변 영역, 그리고 상기 주변 영역과 이격하는 원거리 영역 및 상기 원거리 영역과 상기 주변 영역 사이의 근거리 영역을 갖는 코어 영역을 갖는 기판; 상기 기판 상에 배치되고, 제 1 방향으로 연장하는 제 1 라인; 상기 제 1 라인 상에 배치되고, 상기 제 1 방향과 교차하는 제 2 방향으로 연장하는 제 2 라인; 그리고 상기 코어 영역 상의 상기 제 1 및 제 2 라인들 사이에 배치된 메모리 셀들을 포함한다. 여기서, 상기 메모리 셀들은: 상기 근거리 영역 상에 배치되는 근거리 메모리 셀; 그리고 상기 원거리 영역 상에 배치되는 원거리 메모리 셀을 포함하고, 상기 근거리 메모리 셀의 저항 또는 문턱 전압은 상기 원거리 메모리 셀의 저항 또는 문턱 전압과 다를 수 있다.
본 발명의 일 예에 따른 가변 저항 메모리 장치는 주변 영역, 그리고 상기 주변 영역과 이격하는 원거리 영역 및 상기 원거리 영역과 상기 주변 영역 사이의 근거리 영역을 갖는 코어 영역을 갖는 기판; 상기 기판 상에 배치되고, 제 1 방향으로 연장하는 제 1 라인; 상기 제 1 라인 상에 배치되고, 상기 제 1 방향과 교차하는 제 2 방향으로 연장하는 제 2 라인; 그리고 상기 코어 영역 상의 상기 제 1 및 제 2 라인들 사이에 배치된 메모리 셀들을 포함한다. 여기서, 상기 메모리 셀들은: 상기 근거리 영역 상에 배치되고, 제 1 가변 저항 소자 및 제 1 스위칭 소자를 포함하는 근거리 메모리 셀; 및 상기 근거리 영역 상에 배치되는 제 2 가변 저항 소자 및 제 2 스위칭 소자를 구비한 원거리 메모리 셀을 포함하고, 상기 제 1 가변 저항 소자의 저항은 상기 제 2 가변 저항 소자의 저항과 다르거나, 상기 제 1 스위칭 소자의 문턱 전압은 상기 제 2 스우칭 소자의 문턱 전압과 다를 수 있다.
본 발명의 개념에 따른 가변 저항 메모리 장치는 근거리 및 원거리 메모리 셀들의 저항 차이 또는 문턱 전압 차이를 이용하여 상기 메모리 셀들과 구동부들 사이의 제 1 및 제 2 라인들의 라인 저항 또는 전압 강하를 보상시켜 구동 전류 또는 구동 전압의 균일성을 개선할 수 있다.
도 1은 본 발명의 실시 예들에 따른 가변 저항 메모리 장치를 보여주는 평면도이다.
도 2는 도 1의 I-I'와 II-II' 선상에 따른 단면도이다.
도 3은 도 1의 I-I' 및 II-II'의 선상에 따른 메모리 셀들의 일 예를 보여주는 단면도이다.
도 4는 도 1의 I-I' 및 II-II'의 선상에 따른 메모리 셀들의 일 예를 보여 주는 단면도이다.
도 5는 본 발명의 실시 예에 따른 가변 저항 메모리 장치의 일 예를 보여주는 평면도이다.
도 6은 본 발명의 실시 예에 따른 가변 저항 메모리 장치의 일 예를 보여 주는 평면도이다.
도 7은 도 2의 가변 저항 메모리 장치의 제조방법을 보여주는 플로우 챠트이다.
도 8 내지 도 15는 도 1의 도 1의 I-I' 및 II-II'의 선들에 따른 공정 단면도들이다.
도 16은 도 2의 메모리 셀들을 형성하는 단계의 일 예를 보여 주는 플로우 챠트이다.
도 17은 도 2의 가변 저항 소자를 형성하는 단계의 일 예를 보여주는 플로우 챠트이다.
도 18은 도 3의 스위칭 소자 및 상부 전극을 형성하는 단계의 일 예를 보여 주는 플로우 챠트이다.
도 19 내지 도 21은 도 3의 제 1 및 제 2 스위칭 소자들 제 1 및 제 2 상부 전극들의 공정 단면도들이다.
도 22는 도 4의 스위칭 소자 및 상부 전극을 형성하는 단계의 일 예를 보여 주는 플로우 챠트이다.
도 23 및 도 24는 도 4의 제 1 및 제 2 스위칭 소자들과 제 1 및 제 2 상부 전극들의 공정 단면도들이다.
도 2는 도 1의 I-I'와 II-II' 선상에 따른 단면도이다.
도 3은 도 1의 I-I' 및 II-II'의 선상에 따른 메모리 셀들의 일 예를 보여주는 단면도이다.
도 4는 도 1의 I-I' 및 II-II'의 선상에 따른 메모리 셀들의 일 예를 보여 주는 단면도이다.
도 5는 본 발명의 실시 예에 따른 가변 저항 메모리 장치의 일 예를 보여주는 평면도이다.
도 6은 본 발명의 실시 예에 따른 가변 저항 메모리 장치의 일 예를 보여 주는 평면도이다.
도 7은 도 2의 가변 저항 메모리 장치의 제조방법을 보여주는 플로우 챠트이다.
도 8 내지 도 15는 도 1의 도 1의 I-I' 및 II-II'의 선들에 따른 공정 단면도들이다.
도 16은 도 2의 메모리 셀들을 형성하는 단계의 일 예를 보여 주는 플로우 챠트이다.
도 17은 도 2의 가변 저항 소자를 형성하는 단계의 일 예를 보여주는 플로우 챠트이다.
도 18은 도 3의 스위칭 소자 및 상부 전극을 형성하는 단계의 일 예를 보여 주는 플로우 챠트이다.
도 19 내지 도 21은 도 3의 제 1 및 제 2 스위칭 소자들 제 1 및 제 2 상부 전극들의 공정 단면도들이다.
도 22는 도 4의 스위칭 소자 및 상부 전극을 형성하는 단계의 일 예를 보여 주는 플로우 챠트이다.
도 23 및 도 24는 도 4의 제 1 및 제 2 스위칭 소자들과 제 1 및 제 2 상부 전극들의 공정 단면도들이다.
도 1은 본 발명의 실시 예들에 따른 가변 저항 메모리 장치(100)를 보여준다. 도 2는 도 1의 I-I'와 II-II' 선상에 따른 단면도이다.
도 1, 도 2를 참조하면, 본 발명의 가변 저항 메모리 장치(100)는 상전이 메모리(PRAM) 소자일 수 있다. 일 예에 따르면, 본 발명의 가변 저항 메모리 장치(100)는 기판(W), 제 1 라인(WL), 제 2 라인(BL), 및 메모리 셀들(MC)를 포함할 수 있다.
상기 기판(W)은 실리콘 웨이퍼일 수 있다. 예를 들어, 상기 기판(W)은 사각형 모양을 가질 수 있다. 이와 달리, 상기 기판(W)은 원형 모양 또는 다각형 모양을 가질 수 있으며, 본 발명은 이에 한정되지 않을 수 있다. 일 예에 따르면, 상기 기판(W)은 주변 영역(10)과 코어 영역들(20)을 포함할 수 있다.
상기 주변 영역(10)은 상기 코어 영역들(20) 사이에 배치될 수 있다. 일 예에 따르면, 상기 주변 영역(10)은 상기 코어 영역들(20)을 정의할 수 있다. 상기 주변 영역(10)은 상기 메모리 셀들(MC)을 구동시키는 회로들이 배치되는 영역일 수 있다. 예를 들어, 상기 주변 영역(10)은 십자 모양, 또는 격자(lattice) 모양을 가질 수 있다. 일 예에 따르면, 상기 주변 영역(10)은 컬럼(column) 영역(12)과 로우(row) 영역(14)을 포함할 수 있다. 상기 컬럼 영역(12)은 제 2 방향(Y)으로 연장하고, 제 1 구동 부(11)를 가질 수 있다. 상기 제 1 구동 부(11)는 상기 제 1 라인(WL)에 연결될 수 있다. 상기 로우 영역(14)은 제 1 방향(X)으로 연장하고, 제 2 구동 부(13)를 가질 수 있다. 상기 제 2 구동 부(13)는 콘택 플러그(170)를 통해 상기 제 2 라인(BL)에 연결될 수 있다. 상기 제 1 및 제 2 구동 부들(11, 13)의 각각은 트랜지스터(ex, 박막트랜지스터)를 포함할 수 있다. 제 1 및 제 2 구동 부들(11, 13) 상에 하부 절연막(120)이 제공될 수 있다. 도시되지는 않았지만, 상기 주변 영역(10)은 상기 메모리 셀들(CE)에 저장된 정보를 리딩(reading)하거나 라이트(write)시키는 제어부를 포함할 수 있다.
상기 코어 영역(20)은 상기 메모리 셀들(MC)이 배치되는 영역일 수 있다. 예를 들어, 상기 코어 영역(20)은 사각형 모양을 가질 수 있다. 일 예에 따르면, 상기 코어 영역(20)은 근거리 영역(30)과 원거리 영역(40)을 포함할 수 있다. 상기 근거리 영역(30)은 상기 주변 영역(10)에 인접하는 영역일 수 있다. 상기 원거리 영역(40)은 상기 주변 영역(10)과 이격하는 영역일 수 있다. 상기 근거리 영역(30)은 상기 주변 영역(10)과 상기 원거리 영역(40) 사이에 배치될 수 있다. 예를 들어, 상기 근거리 영역(30)은 상기 주변 영역(10)에 인접하는 상기 코어 영역(20)의 일측 코너에 배치될 수 있다. 상기 원거리 영역(40)은 상기 주변 영역(10)으로부터 이격하는 상기 코어 영역(20)의 타측 코너에 배치될 수 있다.
일 예에 따르면, 상기 근거리 영역(30)과 상기 원거리 영역(40)이 제 1 경계(22)는 제 1 방향(X)과 제 2 방향(Y) 사이의 대각선 방향으로 연장할 수 있다. 상기 코어 영역(20)이 사각형 모양을 가질 경우, 상기 원거리 영역(40)은 삼각형 모양을 갖고, 상기 근거리 영역(30)은 사다리꼴 모양을 가질 수 있다. 이와 달리, 상기 근거리 영역(30)과 상기 원거리 영역(40)은 삼각형 모양을 가질 수 있다. 상기 원거리 영역(40)은 사다리꼴 모양을 갖고, 상기 근거리 영역(30)은 삼각형 모양을 가질 수 있으며, 본 발명은 이에 한정되지 않을 수 있다.
상기 제 1 라인(WL)은 상기 기판(W) 상에 배치될 수 있다. 상기 제 1 라인(WL)은 상기 코어 영역(20)과 상기 컬럼 영역(12) 상에 배치될 수 있다. 상기 제 1 라인(WL)은 상기 컬럼 영역(12)에서부터 상기 코어 영역(20)까지 제 1 방향(X)으로 연장할 수 있다. 상기 제 1 라인(WL)은 워드 라인 또는 로우 라인일 수 있다. 상기 제 1 라인(WL)은 약 20nm의 폭과 약 20nm의 두께를 가질 수 있다. 상기 제 1 라인(WL)의 저항은 상기 컬럼 영역(12) 내의 상기 제 1 구동 부(11)로부터의 거리에 비례하여 증가할 수 있다. 상기 제 1 라인(WL)은 상기 주변 영역(10)에서부터 상기 원거리 영역(40)까지 약 4KΩ의 저항을 가질 수 있다. 상기 제 1 라인(WL)의 상면은 상기 하부 절연막(120)의 상면과 공면을 이룰 수 있다.
상기 제 2 라인(BL)은 상기 제 1 라인(WL) 상에 배치될 수 있다. 상기 제 2 라인(BL)은 상기 코어 영역(20)과 상기 로우 영역(14) 상에 배치될 수 있다. 상기 제 2 라인(BL)은 상기 로우 영역(14)에서부터 상기 코어 영역(20)까지 제 2 방향(Y)으로 연장할 수 있다. 상기 제 2 라인(BL)은 비트 라인 또는 컬럼 라인일 수 있다. 상기 제 2 라인(BL)은 약 20nm의 폭과 약 20nm의 두께를 가질 수 있다. 상기 제 2 라인(BL)의 저항은 상기 로우 영역(14) 내의 상기 제 2 구동 부(13)와의 거리에 비례하여 증가할 수 있다. 상기 제 2 라인(BL)은 상기 주변 영역(10)에서부터 상기 원거리 영역(40)까지 약 4KΩ의 저항을 가질 수 있다.
상기 메모리 셀들(MC)은 상기 상기 코어 영역(20) 상에 배치될 수 있다. 상기 메모리 셀들(MC)은 상기 제 1 및 제 2 라인들(WL, BL)의 교차점에 배치될 수 있다. 상기 메모리 셀들(MC)의 각각은 상기 제 1 및 제 2 라인들(WL, BL)에 연결될 수 있다. 일 예에 따르면, 상기 메모리 셀들(MC)은 근거리 메모리 셀(NMC)과 원거리 메모리 셀(FMC)을 포함할 수 있다. 상기 근거리 메모리 셀(NMC)은 상기 근거리 영역(30) 상에 배치될 수 있다. 상기 원거리 메모리 셀(FMC)은 상기 원거리 영역(40) 상에 배치될 수 있다. 일 예에 따르면, 상기 근거리 메모리 셀(NMC)과 상기 원거리 메모리 셀(FMC)의 각각은 하부 전극(BE), 가변 저항 소자(140), 중간 전극(ME), 스위칭 소자(150) 및 상부 전극(TE)을 포함할 수 있다.
상기 하부 전극(BE)은 상기 제 1 라인(WL)과 가변 저항 소자(140) 사이에 배치될 수 있다. 상기 하부 전극(BE)은 상기 가변 저항 소자(140)를 상기 제 1 라인(WL)에 연결시킬 수 있다. 상기 하부 전극(BE)은 상기 가변 저항 소자(140)를 가열하여 상변화시키는 히터 전극일 수 있다. 상기 하부 전극(BE)은 상기 제 1 라인(WL)보다 비저항이 큰 물질로 형성될 수 있다. 일 예로, 상기 하부 전극(BE)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, TaSiN, 또는 TiO 중 적어도 하나를 포함할 수 있다. 상기 하부 전극(BE)은 제 1 방향(X)으로 인접한 한 쌍의 가변 저항 소자들(140)을 연결할 수 있다. 일 예로, 상기 인접한 한 쌍의 하부 전극들(BE)은 상기 제 1 라인(WL)과 연결되는 수평부 및 상기 수평부의 양 단부들로부터 한 쌍의 가변 저항 소자들(140)로 연장되는 한 쌍의 수직부들을 포함할 수 있다. 상기 제 1 방향(X)으로 상기 한 쌍의 수직부들 외곽에 제 1 층간 절연막(122)이 제공되고, 상기 수직부 상에 제 2 층간 절연막(124)이 제공될 수 있다. 또한, 상기 제 2 방향(Y)으로, 상기 하부 전극들(BE) 사이에 제 3 층간 절연막(126)이 제공될 수 있다. 상기 제 1 내지 제 3 층간 절연막들(122, 124, 126)은 실리콘 산화물 또는 실리콘 질화물의 유전체를 포함할 수 있다.
상기 하부 전극(BE)과 제 2 층간 절연막(124) 사이에 스페이서 패턴(130)이 제공될 수 있다. 상기 스페이서 패턴(130)은 상기 인접하는 한쌍의 하부 전극들(BE)의 수평부 및 수직부들을 따라 연장될 수 있다. 일 예로, 상기 스페이서 패턴(130)은 실리콘 산화물 및/또는 실리콘 산질화물을 포함할 수 있다. 상기 제 2 층간 절연막(124)은 상기 스페이서 패턴(130)과 동일하거나 유사한 유전체 물질로 이루어질 수 있다.
상기 가변 저항 소자(140)는 상기 하부 전극(BE)과 상기 제 2 라인(BL) 사이에 배치될 수 있다. 상기 가변 저항 소자(140)는 저장된 정보(data)에 따라 복수의 저항 값들을 갖는 저항 소자일 수 있다. 상기 가변 저항 소자(140)는 정보 저장을 가능하게 하는 물성을 갖는 물질들 중의 적어도 하나로 형성될 수 있다. 본 발명의 실시예들에 따른 가변 저항 메모리 장치(100)가 상변화 메모리 장치(Phase change memory device)인 경우, 상기 가변 저항 소자(140)는 온도에 따라 결정질과 비정질 사이의 가역적 상변화가 가능한 물질을 포함할 수 있다.
일 예로, 상기 가변 저항 소자(140)의 결정질-비정질간의 상전이 온도는 약 250℃ 내지 약 350℃일 수 있다. 상기 가변 저항 소자(140)는 칼코게나이드(chalcogenide)계 원소인 Te 및 Se 중의 적어도 하나와, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, In, Ti, Ga, P, O 및 C 중에서 선택된 적어도 하나가 조합된 화합물로 형성될 수 있다.
한편, 상기 가변 저항 소자(140)의 저항은 상기 제 1 및 제 2 구동 부들(11, 13)로부터의 이격 거리에 따라 다를 수 있다. 일 예로, 상기 가변 저항 소자(140)는 제 1 가변 저항 소자(142)와 제 2 가변 저항 소자(144)를 포함할 수 있다. 상기 제 1 가변 저항 소자(142)는 상기 근거리 영역(30) 상에 배치될 수 있다. 상기 제 2 가변 저항 소자(144)는 상기 원거리 영역(40) 상에 배치될 수 있다. 즉, 상기 근거리 메모리 셀(NMC)은 상기 제 1 가변 저항 소자(142)를 포함하고, 상기 원거리 메모리 셀(FMC)은 상기 제 2 가변 저항 소자(144)를 포함할 수 있다. 예를 들어, 상기 제 1 가변 저항 소자(142)는 GeTe 또는 GeSbTe를 포함하고, 상기 제 2 가변 저항 소자(144)는 SbTe를 포함할 수 있다. 이와 달리, 상기 제 1 가변 저항 소자(142)의 Ge 함량은 상기 제 2 가변 저항 소자(144)의 Ge 함량보다 높을 수 있다. 상기 제 1 및 제 2 가변 저항 소자들(142, 144)이 동일한 상(phase)을 가질 때, 상기 제 1 가변 저항 소자(142)의 저항과 상기 제 2 가변 저항 소자(144)의 저항은 서로 다를 수 있다. 상기 제 1 가변 저항 소자(142)는 상기 제 2 가변 저항 소자(144)의 저항보다 높은 저항을 가질 수 있다. 상기 제 1 가변 저항 소자(142)의 저항과 상기 제 2 가변 저항 소자(144)의 저항의 차이는 상기 원거리 영역(40)과 근거리 영역(30) 사이의 제 1 및 제 2 라인들(WL, BL)의 라인 저항들의 차이를 보상하여 상기 제 1 및 제 2 구동 부들(11, 13)의 구동 전류의 균일성을 개선시킬 수 있다.
예를 들어, 상기 제 1 및 제 2 라인들(12, 14)이 약 8KΩ의 배선 저항을 가질 경우, 상기 제 1 및 제 2 가변 저항 소자들(142, 144)은 약 8KΩ의 저항 차이를 가질 수 있다. 상기 제 2 가변 저항 소자(144)는 상기 제 1 가변 저항 소자(142)의 저항보다 약 8KΩ정도 작은 저항을 가질 수 있다. 상기 제 1 가변 저항 소자(142)와 상기 제 1 및 제 2 라인들(WL, BL)의 저항의 합은 상기 제 2 가변 저항 소자(144)와 상기 제 1 및 제 2 라인들(WL, BL)의 저항의 합과 동일하거나 유사할 수 있다. 상기 제 1 및 제 2 구동 부들(11, 13)은 상기 제 1 및 제 2 라인들(WL, BL)의 배선 저항과 상관 없이 동일한 구동 전류를 이용하여 상기 제 1 및 제 가변 저항 소자들(142, 144)을 구동시킬 수 있다. 상기 구동 전류의 균일성은 개선될 수 있다.
상기 중간 전극(ME)은 상기 가변 저항 소자(140)와 상기 스위칭 소자(150) 사이에 배치될 수 있다. 상기 중간 전극(ME)은 상기 가변 저항 소자(140)와 상기 스위칭 소자(150)를 전기적으로 연결하며, 상기 가변 저항 소자(140)와 상기 스위칭 소자(150)의 직접적인 접촉을 방지할 수 있다. 상기 중간 전극(ME)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, 또는 TaSiN 중 적어도 하나를 포함할 수 있다. 상기 제 1 내지 제 3 층간 절연막들(122, 124, 126)의 상면은 상기 중간 전극(ME)의 상면과 공면을 이룰 수 있다. 이와는 달리, 상기 중간 전극(ME)은 상기 제 1 내지 제 3 층간 절연막들(111, 113, 115) 상에 제공될 수 있다.
상기 스위칭 소자(150)는 상기 중간 전극(ME)과 상기 제 2 라인(BL) 사이에 배치될 수 있다. 상기 스위칭 소자(150)는 제 2 라인(BL)에 연결될 수 있다. 상기 스위칭 소자(150)는 그의 문턱 전압(Vth)보다 높은 전압에 의존하여 상기 제 2 라인(BL)을 상기 가변 저항 소자(140)에 접속(access)시킬 수 있다. 상기 스위칭 소자(150)는 양방향(bi-directional) 특성을 갖는 OTS(Ovonic Threshold Switch) 소자일 수 있다. 상기 스위칭 소자(150)는 비선형적(일 예로, S자형) I-V 커브를 갖는 쓰레숄드(threshold) 스위칭 현상에 기초한 소자일 수 있다. 상기 스위칭 소자(150)는 상기 가변 저항 소자(140)보다 높은 결정질-비정질간의 상전이 온도를 가질 수 있다. 일 예로, 상기 스위칭 소자(150)의 상전이 온도는 약 350℃내지 약450℃일 수 있다. 따라서, 본 발명의 실시 예들에 따른 가변 저항 메모리 장치(100)의 동작 시, 상기 가변 저항 소자(140)는 동작 전압 하에서 결정질과 비정질 사이에서 가역적으로 상변화가 이루어지나, 상기 스위칭 소자(150)는 상기 동작 전압 하에서 상변화 없이 실질적으로 비정질 상태를 유지할 수 있다. 본 명세서에서, 실질적으로 비정질 상태란 대상의 일부에 국소적으로(locally) 결정 입계가 존재하거나 국소적으로 결정화된 부분이 존재하는 것을 배제하지 않는다. 일 예로, 상기 스위칭 소자(150)는 칼코게나이드(chalcogenide)계 원소인 Te 및 Se 중의 적어도 하나와, Ge, Sb, Bi, Al, Pb, Sn, Ag, As, S, Si, In, Ti, Ga 및 P 중에서 선택된 적어도 하나가 조합된 화합물로 형성될 수 있다. 상기 스위칭 소자(150)는 상기 화합물에 추가하여 열적 안정화 원소를 더 포함할 수 있다. 상기 열적 안정화 원소는 C, N, 및 O 중 적어도 하나일 수 있다. 일 예로, 상기 스위칭 소자(150)는 AsTe, AsSe, SnTe, SnSe, ZnTe, ZnSe GeTe, GeSe, AsTeSe, AsTeGe, AsSeGe, AsTeGeSe, AsSeGeSi, AsSeGeC, AsTeGeSi, AsTeGeS, AsTeGeSiIn, AsTeGeSiP, AsTeGeSiSbS, AsTeGeSiSbP, AsTeGeSeSb, AsTeGeSeSi, AsTeGeSiSeNS, SeTeGeSi, GeSbTeSe, GeBiTeSe, GeAsSbSe, GeAsBiTe, 및 GeAsBiSe 중 적어도 하나를 포함할 수 있다.
상기 상부 전극(TE)은 상기 스위칭 소자(150)와 상기 제 2 라인(BL) 사이에 배치될 수 있다. 상기 상부 전극(TE)은 상기 제 2 라인(BL)을 상기 스위칭 소자(150)에 연결할 수 있다. 예를 들어, 상기 상부 전극(TE)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, TaSiN, 또는 TiO 중 적어도 하나를 포함할 수 있다.
복수개의 상부 전극들(TE) 사이를 채우는 제 4 층간 절연막(128)이 제공될 수 있다. 상기 제 4 층간 절연막(128)은 상기 제 1 내지 제 3 층간 절연막들(122, 124, 126)과 상부 절연막(160) 사이에 배치될 수 있다. 상기 제 4 층간 절연막(128)의 상면은 상기 상부 전극(TE)의 상면과 공면을 이룰 수 있다. 예를 들어, 상기 제 4 층간 절연막(128)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘산탄화물, 실리콘산탄화질화물, 또는 실리콘탄질화물 중 적어도 하나를 포함할 수 있다. 상기 제 4 층간 절연막(128 상에 상부 절연막(160)과 상기 제 2 라인(BL)이 제공될 수 있다.
상기 제 2 라인(BL)과 상기 제 2 구동부(13) 사이의 제 3 및 제 4 층간 절연막들(126, 128) 내에 상기 콘택 플러그(170)가 제공될 수 있다. 상기 콘택 플러그(170)는 상기 제 2 라인(BL)을 상기 제 2 구동부(13) 에 연결시킬 수 있다.
도 3은 도 1의 I-I' 및 II-II'의 선상에 따른 메모리 셀들(MC)의 일 예를 보여준다.
도 3을 참조하면, 메모리 셀들(MC)의 스위칭 소자(150)는 제 1 스위칭 소자(152) 및 제 2 스위칭 소자(154)를 각각 포함할 수 있다. 상기 제 1 스위칭 소자(152)는 상기 근거리 영역(30) 상에 배치되고, 상기 제 2 스위칭 소자(154)는 원거리 영역(40) 상에 배치될 수 있다. 즉, 근거리 메모리 셀(NMC)은 제 1 스위칭 소자(152)를 포함하고, 원거리 메모리 셀(FMC)은 제 2 스위칭 소자(154)를 포함할 수 있다. 일 예로, 상기 제 1 스위칭 소자(152)는 상기 제 2 스위칭 소자(154)보다 두꺼울 수 있다. 상기 제 1 스위칭 소자(152)는 상기 제 2 스위칭 소자(154)의 문턱 전압보다 높은 문턱 전압을 가질 수 있다. 상기 제 1 스위칭 소자(152)의 문턱 전압과 상기 제 2 스위칭 소자(154)의 문턱 전압의 차이는 상기 원거리 영역(40) 상의 제 1 및 제 2 라인들(WL, BL)의 라인 저항의 전압 강하를 보상하여 제 1 및 제 2 구동 부들(11, 13)의 구동 전압의 균일성을 개선시킬 수 있다. 가변 저항 소자(140)는 근거리 영역(30)과 원거리 영역(40)에서 동일한 GeSbTe의 단일 물질로 이루어질 수 있다. 제 1 및 제 2 구동부들(11, 13)는 상기 제 1 및 제 2 스위칭 소자들(152, 154)을 동일하거나 유사한 구동 전압으로 턴온/턴오프시킬 수 있다. 상기 구동 전압의 균일성은 개선될 수 있다.
상기 제 1 및 제 2 스위칭 소자들(152, 154)과 상기 제 2 라인(BL) 사이의 상부 전극(TE)의 두께는 상기 제 1 및 제 2 스위칭 소자들(152, 154)의 두께 차이에 따라 변화될 수 있다. 일 예에 따르면, 상부 전극(TE)은 제 1 및 제 2 상부 전극들(TE1, TE2)을 포함할 수 있다. 상기 제 1 및 제 2 상부 전극들(TE1, TE2)은 상기 제 1 및 제 2 스위칭 소자들(152, 154) 상에 배치될 수 있다. 상기 제 1 상부 전극(TE1)은 상기 제 2 상부 전극(TE2)보다 얇을 수 있다. 상기 제 1 및 제 2 상부 전극들(TE1, TE2)의 각각은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, 또는 TaSiN 중 적어도 하나를 포함할 수 있다.
제 1 및 제 2 라인들(WL, BL), 하부 절연막(120), 하부 전극(BE), 중간 전극(ME), 제 1 내지 제 4 층간 절연막들(122, 124, 126, 128), 상부 절연막(160), 콘택 플러그(170), 그리고 제 1 및 제 2 구동 부들(11, 13)은 도 2와 동일하게 구성될 수 있다.
도 4는 도 1의 I-I' 및 II-II'의 선상에 따른 메모리 셀들(MC)의 일 예를 보여준다.
도 4를 참조하면, 제 1 및 제 2 스위칭 소자들(152,154)은 서로 동일한 두께를 갖고, 서로 다른 성분을 가질 수 있다. 상기 제 1 스위칭 소자(152)는 근거리 영역(30) 상에 배치되고, 상기 제 2 스위칭 소자(154)는 원거리 영역(40) 상에 배치될 수 있다. 일 에로, 상기 제 1 스위칭 소자(152)는 상기 제 2 스위칭 소자(154)의 문턱 전압보다 높은 문턱 전압을 가질 수 있다. 예를 들어, 상기 제 1 스위칭 소자(152)는 AsTeGe, AsSeGe, AsTeGeSe, AsSeGeSi, AsSeGeC, AsTeGeSi, AsTeGeS, AsTeGeSiIn, AsTeGeSiP, AsTeGeSiSbS, AsTeGeSiSbP, AsTeGeSeSb, AsTeGeSeSi, AsTeGeSiSeNS, SeTeGeSi, GeSbTeSe, GeBiTeSe, GeAsSbSe, GeAsBiTe, 또는 GeAsBiSe 중 어느 하나를 포함하고, 상기 제 2 스위칭 소자(154)는 AsTe, AsSe, SnTe, SnSe, ZnTe, ZnSe, 또는 AsTeSe 중 어느 하나를 포함할 수 있다. 이와 달리, 상기 제 1 스위칭 소자(152)의 Ge, N, Si, 또는 C의 함량은 상기 제 2 스위칭 소자(154)의 Ge, N, Si, 또는 C의 함량보다 많을 수 있다. 상기 제 1 스위칭 소자(152)의 문턱 전압과 상기 제 2 스위칭 소자(154)의 문턱 전압의 차이는 상기 원거리 영역(40) 상의 제 1 및 제 2 라인들(WL, BL)의 라인 저항의 전압 강하를 보상하여 제 1 및 제 2 구동 부들(11, 13)의 구동 전압의 균일성을 개선할 수 있다. 가변 저항 소자(140)는 근거리 영역(30)과 원거리 영역에서 동일한 GeSbTe의 단일 물질로 이루어질 수 있다. 상기 제 1 및 제 2 구동부들(11, 13)는 상기 제 1 및 제 2 스위칭 소자들(152, 154)를 동일하거나 유사한 구동 전압으로 턴온/턴오프시킬 수 있다.
제 1 및 제 2 상부 전극들(TE1, TE2)은 동일한 두께를 가질 수 있다. 상기 제 1 및 제 2 상부 전극들(TE1, TE2)의 각각은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, 또는 TaSiN 중 적어도 하나를 포함할 수 있다.
제 1 및 제 2 라인들(WL, BL), 하부 절연막(120), 하부 전극(BE), 가변 저항 소자(140), 중간 전극(ME), 제 1 내지 제 4 층간 절연막들(122, 124, 126, 128), 상부 절연막(160), 콘택 플러그(170), 그리고 제 1 및 제 2 구동 부들(11, 13)은 도 3과 동일하게 구성될 수 있다.
도 5는 본 발명의 실시 예에 따른 가변 저항 메모리 장치(100)의 일 예를 보여준다.
도 5를 참조하면, 본 발명의 가변 저항 메모리 장치(100)의 메모리 셀들(MC)은 근거리 메모리 셀(NMC)와 원거리 메모리 셀(FMC) 사이의 중거리 메모리 셀(MMC)을 포함할 수 있다. 상기 근거리 메모리 셀(NMC) 및 원거리 메모리 셀(FMC)는 도 1의 구성과 동일할 수 있다. 상기 중거리 메모리 셀(MMC)은 상기 원거리 메모리 셀(FMC)의 저항 또는 문턱 전압보다 높고, 상기 근거리 메모리 셀(NMC)의 저항 또는 문턱 전압보다 낮은 저항 또는 문턱 전압을 가질 수 있다. 상기 중거리 메모리 셀(MMC)은 기판(W)의 중거리 영역(50) 상에 배치될 수 있다. 상기 중거리 영역(50)은 근거리 영역(30)과 원거리 영역(40) 사이에 배치될 수 있다. 상기 근거리 영역(30)과 상기 중거리 영역(50)은 제 2 경계(24)를 가질 수 있다. 또한, 상기 중거리 영역(50)과 상기 원거리 영역(40)은 제 3 경계(26)를 가질 수 있다. 상기 제 2 및 제 3 경계들(24, 26)의 각각은 제 1 방향(X)과 제 2 방향(Y)의 대각선 방향으로 연장할 수 있다. 예를 들어, 상기 근거리 영역(30)과 상기 원거리 영역(40)은 삼각형 모양을 갖고, 상기 중거리 영역(50)은 육각형 모양을 갖고, 본 발명은 이에 한정되지 않을 수 있다.
도 6은 본 발명의 실시 예에 따른 가변 저항 메모리 장치(100)의 일 예를 보여준다.
도 6을 참조하면, 본 발명의 가변 저항 메모리 장치(100)의 코어 영역(20)의 근거리 영역(30)과 원거리 영역(40)은 L자 모양의 제 4 경계(28)을 가질 수 있다. 상기 근거리 영역(30)은 L자 모양을 갖고, 상기 원거리 영역(40)은 사각형 모양을 가질 수 있다. 도시되지는 않았지만, 상기 코어 영역(20)은 상기 근거리 영역(30)과 상기 원거리 영역(40) 사이의 중거리 영역을 가질 수 있으며, 상기 중거리 영역은 L자 모양을 가질 수 있다.
도 7은 도 2의 가변 저항 메모리 장치(100)의 제조방법을 보여주는 플로우 챠트이다.
도 7을 참조하면, 본 발명의 가변 저항 메모리 장치(100)의 제조방법은 제 1 및 제 2 구동 부들(11, 13)을 형성하는 단계(S100), 제 1 라인(WL)을 형성하는 단계(S200), 메모리 셀들(MC)을 형성하는 단계(S300), 및 제 2 라인(BL)을 형성하는 단계(S400)를 포함할 수 있다.
도 8 내지 도 15는 도 1의 I-I' 및 II-II'의 선들에 따른 공정 단면도들이다.
도 7 및 도 8을 참조하면, 기판(W)의 주변 영역(10) 상에 제 1 및 제 2 구동 부들(11, 13)을 형성한다(S300). 상기 제 1 및 제 2 구동부들(11, 13)의 각각은 트랜지스터(ex, 박막트랜지스터)를 포함할 수 있다. 상기 제 1 및 제 2 구동 부들(11, 13)의 형성 공정은 설명의 간소화를 위해 생략될 수 있다.
도 7, 도 9를 참조하면, 상기 제 1 구동 부(11)와 상기 코어 영역(20) 상에 제 1 라인(WL)을 형성한다(S200). 상기 제 1 라인(WL)은 금속 막의 증착 공정, 포토리소그래피 공정, 및 식각 공정을 통해 형성될 수 있다. 이후, 복수개의 제 1 라인들(WL) 사이에 상기 하부 절연막(120)을 형성할 수 있다. 이와 달리, 상기 제 1 라인(WL)은 다마신 방법을 통해 형성될 수 있다. 상기 기판(W) 상에 하부 트렌치(미도시)를 갖는 하부 절연막(120)이 형성된 이후, 상기 제 1 라인(WL)은 금속 막의 박막 증착 공정 및 화학적 기계적 연마 공정으로 상기 하부 트렌치 내에 형성될 수 있다.
도 7 및 도 10 내지 도 15를 참조하면, 상기 제 1 라인(WL) 상에 메모리 셀들(MC)을 형성한다(S300).
도 16은 도 7의 메모리 셀들(MC)을 형성하는 단계(S300)의 일 예를 보여준다.
도 16을 참조하면, 메모리 셀들(MC)을 형성하는 단계(S300)는 하부 전극(BE)을 형성하는 단계(S310), 가변 저항 소자(140)를 형성하는 단계(S320), 중간 전극(ME)을 형성하는 단계(S330), 스위칭 소자 및 상부 전극(TE)을 형성하는 단계(S340)를 포함할 수 있다.
도 10 및 도 16을 참조하면, 상기 코어 영역(20) 상에 하부 전극(BE)을 형성한다(S310). 상기 하부 전극(BE)은 제 1 내지 제 3 층간 절연막들(122, 124, 126) 내에 형성될 수 있다.
먼저, 제 1 라인(WL) 및 하부 절연막(120) 상에 상기 제 1 층간 절연막(122)를 형성할 수 있다. 이후, 이방성 식각 공정을 사용하여 상기 제 1 층간 절연막(122) 내에 상부 트랜치(미도시)를 형성할 수 있다. 상기 상부 트렌치는 제 2 방향(Y)으로 연장할 수 있다. 다음, 상기 상부 트렌치 내에 전극막 및 스페이서 막은 콘포멀하게 형성될 수 있다. 그 다음 상기 스페이서 막 상에 상기 상부 트렌치를 채우는 제 2 층간 절연막(124)을 형성할 수 있다.
그리고, 상기 제 1 층간 절연막(122)이 노출될 때까지 화학적 기계적 연마 방법을 사용하여 상기 제 2 층간 절연막(124)을 평탄화할 수 있다. 그 후, 상기 제 1 라인(WL) 외곽의 상기 제 1 및 제 2 층간 절연막들(122, 124), 상기 스페이서 막 및 상기 전극막을 식각하여 오프닝 영역을 형성할 수 있다. 오프닝 영역은 상기 제 1 방향(X)으로 연장할 수 있다. 그 결과, 상기 전극막으로부터 하부 전극(BE)이 형성되고, 상기 스페이서 막으로부터 스페이서 패턴(130)이 형성될 수 있다. 복수개의 하부 전극들(BE)은 제 1 방향(X) 및 제 2 방향(Y)으로 서로 이격될 수 있다. 이 후, 제 3 층간 절연막(126)을 상기 오프닝 영역 내에 채울 수 있다. 상기 제 3 층간 절연막(126)의 형성방법은 유전체의 박막 증착 공정과 화학적 기계적 연마(CMP) 공정을 포함할 수 있다. 상기 제 3 층간 절연막(126)은 상기 제 1 층간 절연막(122)과 동일한 물질로 형성될 수 있다.
상기 하부 전극(BE)의 상부를 노출하는 리세스(RS)를 형성할 수 있다. 상기 리세스(RS)의 형성 방법은 상기 스페이서 패턴(130)의 상부를 식각하는 공정 및 상기 하부 전극(BE)의 상부를 식각하는 공정을 포함할 수 있다. 상기 스페이서 패턴(130)과 상기 하부 전극(BE)의 식각 공정들의 각각은 습식 식각 공정일 수 있다. 이후, 등방성 습식 식각 공정을 수행하여 상기 하부 전극(BE)의 상부와 상기 스페이서 패턴(130)의 상부가 제거되어 생긴 빈 공간을 확장할 수 있다. 일 예로, 상기 등방성 습식 식각 공정은 인산을 포함하는 에천트로 수행될 수 있다.
도 11, 도 12 및 도 16을 참조하면, 상기 하부 전극(BE) 상에 가변 저항 소자(140)를 형성한다(S320). 상기 가변 저항 소자(140)는 상기 리세스(RS) 내에 형성될 수 있다.
도 17은 도 16의 가변 저항 소자(140)를 형성하는 단계(S320)의 일 예를 보여주는 플로우 챠트이다.
도 17을 참조하면, 가변 저항 소자(140)를 형성하는 단계(S320)는 제 1 가변 저항 소자를 형성하는 단계(S322), 제 2 가변 저항 소자를 형성하는 단계(S324) 및 제 1 및 제 2 가변 저항 소자들의 일부를 제거하는 단계(S326)를 포함할 수 있다.
도 11 및 도 17을 참조하면, 상기 근거리 영역(30) 상의 리세스(RS) 내에 제 1 가변 저항 소자(142)를 형성한다(S322). 예를 들어, 상기 제 1 가변 저항 소자(142)는 제 1 가변 저항 층의 증착 공정, 화학적 기계적 연마(CMP) 공정, 포토리소그래피 공정 및 식각 공정을 통해 형성될 수 있다. 먼저, 상기 하부 전극(BE)과, 상기 제 1 내지 제 3 층간 절연막들(122, 124, 126) 상에 상기 제 1 가변 저항 층을 증착할 수 있다. 상기 제 1 가변 저항 층은 GeTe 또는 GeSbTe를 포함할 수 있다. 다음, 상기 제 1 가변 저항 층을 화학적 기계적 연마 공정으로 평탄화할 수 있다. 상기 제 1 가변 저항 층은 상기 리세스(RS) 내에 형성될 수 있다. 그 다음, 포토레지스트 패턴(미도시)을 상기 포토리소그래피 공정으로 상기 근거리 영역(30) 상에 형성한다. 그리고, 상기 식각 공정을 이용하여 상기 원거리 영역(40) 상의 리세스(RS) 내의 제 1 가변 저항 층을 제거될 수 있다. 그 결과, 상기 근거리 영역(30) 상의 상기 제 1 가변 저항 층으로부터 상기 제 1 가변 저항 소자(142)가 형성될 수 있다. 즉, 상기 제 1 가변 저항 소자(142)를 형성하는 단계(S322)는 근거리 메모리 셀(NMC)을 형성하는 단계일 수 있다.
도 12 및 도 17을 참조하면, 상기 원거리 영역(40) 상의 리세스(RS) 내에 제 2 가변 저항 소자(144)를 형성한다(S324). 예를 들어, 상기 제 2 가변 저항 소자(144)는 제 2 가변 저항 층의 증착 공정, 및 화학적 기계적 연마 공정을 통해 형성될 수 있다. 먼저, 상기 제 2 가변 저항 층을 상기 제 1 가변 저항 소자(142), 상기 하부 전극(BE), 및 상기 제 1 내지 제 3 층간 절연막들(122, 124, 126) 상에 증착할 수 있다. 상기 제 2 가변 저항 층은 SbTe를 포함할 수 있다. 다음, 상기 화학적 기계적 연마 공정을 이용하여 상기 제 2 가변 저항 층을 평탄화시킬 수 있다. 상기 원거리 영역(40) 상의 리세스(RS) 내의 상기 제 2 가변 저항 층으로부터 상기 제 2 가변 저항 소자(144)가 형성될 수 있다. 즉, 상기 제 2 가변 저항 소자(144)를 형성하는 단계(S324)는 원거리 메모리 셀(FMC)을 형성하는 단계일 수 있다.
도 13 및 도 17을 참조하면, 상기 제 1 및 제 2 가변 저항 소자들(142, 144)의 일부를 제거한다(S326). 상기 제 1 및 제 2 가변 저항 층들(141, 143)의 일부는 반응성 이온 식각 공정으로 제거될 수 있다.
도 14 및 도 16을 참조하면, 제 1 및 제 2 가변 저항 소자들(142, 144) 상에 중간 전극(ME)을 형성한다(S330). 상기 중간 전극(ME)은 다마신 방법으로 형성될 수 있다. 상기 중간 전극(ME)은 금속 막의 증착 공정과 화학적 기계적 연마 공정을 통해 상기 제 1 및 제 2 가변 저항 소자들(142, 144) 상에 형성될 수 있다. 상기 중간 전극(ME)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, 또는 TaSiN 중 적어도 하나를 포함할 수 있다.
도 15 및 도 16을 참조하면, 상기 중간 전극(ME) 상에 상기 스위칭 소자(150) 및 상부 전극(TE)을 형성한다(S340). 예를 들어, 상기 스위칭 소자(150) 및 상기 상부 전극(TE)은 스위칭 층 및 금속 막의 증착 공정, 포토리소그래피 공정, 및 식각 공정을 통해 형성될 수 있다. 일 예로, 상기 스위칭 층은 AsTe, AsSe, GeTe, SnTe, GeSe, SnTe, SnSe, ZnTe, AsTeSe, AsTeGe, AsSeGe, AsTeGeSe, AsSeGeSi, AsSeGeC, AsTeGeSi, AsTeGeS, AsTeGeSiIn, AsTeGeSiP, AsTeGeSiSbS, AsTeGeSiSbP, AsTeGeSeSb, AsTeGeSeSi, AsTeGeSiSeNS, SeTeGeSi, GeSbTeSe, GeBiTeSe, GeAsSbSe, GeAsBiTe, 및 GeAsBiSe 중 적어도 하나를 포함할 수 있다. 먼저, 상기 중간 전극(ME) 및 상기 제 1 내지 제 3 층간 절연막(122, 124, 126) 상에 상기 스위칭 층을 증착할 수 있다. 다음, 상기 스위칭 층 상에 금속막을 증착한다. 그 다음, 상기 포토리소그래피 공정을 이용하여 상기 중간 전극(ME) 상의 상기 금속막 상에 포토레지스트 패턴(미도시)을 형성할 수 있다. 그리고, 상기 포토레지스트 패턴을 식각 마스크로 사용하는 식각 공정을 이용하여 상기 금속막과 상기 스위칭 층의 일부를 식각하여 상기 스위칭 소자(150) 및 상기 상부 전극(TE)를 형성할 수 있다. 이후, 상기 스위칭 소자(150) 및 상기 상부 전극(TE) 외곽에 상기 제 4 층간 절연막(128)을 형성할 수 있다. 상기 제 4 층간 절연막(128)은 유전체막의 증착 공정과 화학적 기계적 연마 공정을 통해 형성될 수 있다. 그리고, 상기 제 2 구동 부(13) 상에 콘택 플러그(170)를 형성할 수 있다. 상기 콘택 플러그(170)는 제 3 및 제 4 층간 절연막의 식각 공정, 금속 막의 증착 공정, 그리고 화학적 기계적 연막 공정을 통해 형성될 수 있다. 상기 콘택 플러그(170)는 상기 제 2 구동부(13)에 연결될 수 있다.
도 2 및 도 7을 참조하면, 상기 상부 전극(TE) 및 상기 제 4 층간 절연막(128) 상에 제 2 라인(BL)을 형성한다. 상기 제 2 라인(BL)은 금속막의 증착 공정, 포토리소그래피 공정 및 식각 공정을 통해 형성될 수 있다. 상기 제 2 라인(BL)의 외곽 또는 상부에 상부 절연막(160)을 형성할 수 있다. 상부 절연막(160)은 유전체 막의 증착 공정과 화학적 기계적 연마 공정을 통해 형성될 수 있다.
도 18은 도 3의 스위칭 소자(150) 및 상부 전극(TE)을 형성하는 단계(S340)의 일 예를 보여준다.
도 18을 참조하면, 스위칭 소자(150) 및 상부 전극(TE)을 형성하는 단계(S340)는 부가 스위칭 패턴(151)을 형성하는 단계(S342), 스위칭 층(153)을 증착하는 단계(S344), 및 제 1 및 제 2 스위칭 소자들(152, 154)과 제 1 및 제 2 상부 전극(TE1, TE2)을 형성하는 단계(S346)를 포함할 수 있다.
도 19 내지 도 21은 도 3의 제 1 및 제 2 스위칭 소자들(152, 154)과 제 1 및 제 2 상부 전극들(TE1, TE2)의 공정 단면도들이다.
도 18 및 도 19를 참조하면, 근거리 영역(30) 상에 부가 스위칭 패턴(151)을 형성한다(S342). 상기 부가 스위칭 패턴(151)은 상기 근거리 영역(30)의 중간 전극(ME) 상에 부분적으로 형성될 수 있다. 상기 원거리 영역(40)의 상기 중간 전극(ME)은 노출될 수 있다. 예를 들어, 상기 부가 스위칭 패턴(151)은 예비 스위칭 층의 증착 공정, 포토리소그래피 공정 및 식각 공정을 통해 형성될 수 있다. 상기 예비 스위칭 층은 AsTe, AsSe, GeTe, SnTe, GeSe, SnTe, SnSe, ZnTe, AsTeSe, AsTeGe, AsSeGe, AsTeGeSe, AsSeGeSi, AsSeGeC, AsTeGeSi, AsTeGeS, AsTeGeSiIn, AsTeGeSiP, AsTeGeSiSbS, AsTeGeSiSbP, AsTeGeSeSb, AsTeGeSeSi, AsTeGeSiSeNS, SeTeGeSi, GeSbTeSe, GeBiTeSe, GeAsSbSe, GeAsBiTe, 및 GeAsBiSe 중 적어도 하나를 포함할 수 있다.
도 18 및 도 20을 참조하면, 상기 기판(W)의 전면에 스위칭 층(153)과 상부 전극 층(155)을 차례로 증착한다(S344). 상기 스위칭 층(153)은 상기 부가 스위칭 패턴(151)과 동일한 물질을 포함할 수 있다. 상기 스위칭 층(153)은 AsTe, AsSe, GeTe, SnTe, GeSe, SnTe, SnSe, ZnTe, AsTeSe, AsTeGe, AsSeGe, AsTeGeSe, AsSeGeSi, AsSeGeC, AsTeGeSi, AsTeGeS, AsTeGeSiIn, AsTeGeSiP, AsTeGeSiSbS, AsTeGeSiSbP, AsTeGeSeSb, AsTeGeSeSi, AsTeGeSiSeNS, SeTeGeSi, GeSbTeSe, GeBiTeSe, GeAsSbSe, GeAsBiTe, 및 GeAsBiSe 중 적어도 하나를 포함할 수 있다. 상기 상부 전극 층(155)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, 또는 TaSiN 중 적어도 하나를 포함할 수 있다.
도 18 및 도 21을 참조하면, 제 1 및 제 2 스위칭 소자들(152, 154)과 제 제 1 및 제 2 상부 전극(TE1, TE2)을 형성한다(S346). 상기 제 1 및 제 2 스위칭 소자들(152, 154) 그리고 상기 제 1 및 제 2 상부 전극(TE1, TE2)은, 상기 스위칭 층(153) 및 상기 상부 전극 층(155)의 포토리소그래피 공정과, 식각 공정을 통해 형성될 수 있다. 상기 제 1 스위칭 소자(152) 및 상기 제 1 상부 전극(TE1)은 상기 근거리 영역(30) 상에 형성되고, 상기 제 2 스위칭 소자(154) 및 상기 제 2 상부 전극(TE2)은 원거리 영역(40) 상에 형성될 수 있다. 상기 제 1 스위칭 소자(152) 및 상기 제 1 상부 전극(TE1)은 근거리 메모리 셀(NMC)로서 형성되고, 상기 제 2 스위칭 소자(154) 및 상기 제 2 상부 전극(TE2)은 원거리 메모리 셀(FMC)로서 형성될 수 있다. 상기 제 1 스위칭 소자(152)는 상기 제 2 스위칭 소자(154)보다 두껍게 형성될 수 있다.
다음, 상기 제 1 및 제 2 스위칭 소자들(152, 154)와 상기 상부 전극(TE) 외곽에 제 4 층간 절연막(128)을 형성한다. 상기 제 4 층간 절연막(128)은 유전체의 증착 공정과 화학적 기계적 연마 공정을 통해 형성될 수 있다. 상기 상부 전극(TE)의 두께는 상기 제 1 및 제 2 스위칭 소자들(152, 154) 상에서 다를 수 있다. 일 예에 따르면, 상기 상부 전극(TE)은 제 1 상부 전극(TE1) 및 제 2 상부 전극(TE2)을 포함할 수 있다. 상기 제 1 상부 전극(TE1)은 상기 제 1 스위칭 소자(152) 상에 형성될 수 있다. 상기 제 2 상부 전극(TE2)은 상기 제 2 스위칭 소자(154) 상에 형성될 수 있다. 상기 제 1 상부 전극(TE1)은 상기 제 2 상부 전극(TE2)보다 두꺼울 수 있다. 이후, 제 2 구동 부(13) 상에 콘택 홀을 형성하고, 상기 콘택 홀 내에 콘택 플러그(170)를 형성할 수 있다. 상기 콘택 플러그(170)는 상기 제 2 구동 부(13)와 연결되고, 상기 콘택 플러그(170)의 상부 면은 상기 제 4 층간 절연막(128)의 상부 면과 공면을 이룰 수 있다.
도 22는 도 4의 스위칭 소자(150) 및 상부 전극(TE)을 형성하는 단계(S340)의 일 예를 보여준다.
도 22을 참조하면, 스위칭 소자(150) 및 상부 전극(TE)을 형성하는 단계(S340)는 제 1 스위칭 소자(152) 및 제 1 상부 전극(TE1)을 형성하는 단계(S341)와 제 2 스위칭 소자(154) 및 제 2 상부 전극(TE2)을 형성하는 단계(S343)를 포함할 수 있다.
도 23 및 도 24는 도 4의 제 1 및 제 2 스위칭 소자들(152, 154)과 제 1 및 제 2 상부 전극들(TE1, TE2)의 공정 단면도들이다.
도 22 및 도 23을 참조하면, 근거리 영역(30)의 중간 전극(ME) 상에 제 1 스위칭 소자(152)와 제 1 상부 전극(TE1)을 형성한다(S341). 일 예로, 제 1 스위칭 소자(152)와 제 1 상부 전극(TE1)을 형성하는 단계(S341)는 근거리 메모리 셀(NMC)을 형성하는 단계일 수 있다. 상기 제 1 스위칭 소자(152)와 상기 제 1 상부 전극(TE1)은 제 1 스위칭 층과 제 1 상부 전극 층의 증착 공정, 포토리소그래피 공정, 및 식각 공정을 통해 형성될 수 있다. 상기 제 1 스위칭 층은 AsTeGe, AsSeGe, AsTeGeSe, AsSeGeSi, AsSeGeC, AsTeGeSi, AsTeGeS, AsTeGeSiIn, AsTeGeSiP, AsTeGeSiSbS, AsTeGeSiSbP, AsTeGeSeSb, AsTeGeSeSi, AsTeGeSiSeNS, SeTeGeSi, GeSbTeSe, GeBiTeSe, GeAsSbSe, GeAsBiTe, 또는 GeAsBiSe를 포함하고, 상기 제 1 상부 전극 층은 도전성 금속을 포함할 수 있다.
도 22 및 도 24를 참조하면, 원거리 영역(40)의 중간 전극(ME) 상에 제 2 스위칭 소자(154)와 제 2 상부 전극(TE2)을 형성한다(S343). 일 예로, 제 2 스위칭 소자(154)와 제 2 상부 전극(TE2)을 형성하는 단계(S343)는 원거리 메모리 셀(FMC)을 형성하는 단계일 수 있다. 상기 제 2 스위칭 소자(154)와 상기 제 2 상부 전극(TE2)은 제 2 스위칭 층과 제 2 상부 전극 층의 증착 공정, 포토리소그래피 공정 및 식각 공정을 통해 형성될 수 있다. 상기 제 2 스위칭 층은 제 1 스위칭 층과 다를 수 있다. 상기 제 2 스위칭 층은 AsTe, AsSe, SnTe, SnSe, ZnTe, ZnSe, 또는 AsTeSe를 포함할 수 있다. 상기 제 2 상부 전극 층은 도전성 금속 층을 포함할 수 있다.
다음, 상기 제 1 및 제 2 스위칭 소자들(152, 154)과 상기 제 1 및 제 2 상부 전극들(TE1, TE2) 사이에 제 4 층간 절연막(128)을 형성할 수 있다. 이후, 제 2 구동 부(13) 상에 콘택 홀을 형성하고, 상기 콘택 홀 내에 콘택 플러그(170)를 형성할 수 있다. 상기 콘택 플러그(170)는 상기 제 2 구동 부(13)와 연결되고, 상기 콘택 플러그(170)의 상부 면은 상기 제 4 층간 절연막(128)의 상부 면과 공면을 이룰 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.
Claims (10)
- 주변 영역, 그리고 상기 주변 영역과 이격하는 원거리 영역 및 상기 원거리 영역과 상기 주변 영역 사이의 근거리 영역을 갖는 코어 영역을 갖는 기판;
상기 기판 상의 상기 주변 영역에 연결되어 제 1 방향으로 연장하는 제 1 라인;
상기 주변 영역에 연결되어 상기 제 1 라인 상에 배치되고, 상기 제 1 방향과 교차하는 제 2 방향으로 연장하는 제 2 라인; 그리고
상기 코어 영역 상의 상기 제 1 및 제 2 라인들 사이에 배치된 메모리 셀들을 포함하고,
상기 메모리 셀들은:
상기 주변 영역에 인접하여 상기 근거리 영역 상에 배치되는 근거리 메모리 셀; 그리고
상기 주변 영역에 이격하여 상기 원거리 영역 상에 배치되는 원거리 메모리 셀을 포함하고,
상기 근거리 메모리 셀의 저항 또는 문턱 전압은 상기 원거리 메모리 셀의 저항 또는 문턱 전압과 다르고,
상기 근거리 및 원거리 메모리 셀들은 상기 제 1 및 제 2 라인들에 연결되는 상기 주변 영역으로부터 이격하는 거리에 따라 서로 다른 두께 또는 물질적 특성을 갖는 제 1 및 제 2 스위칭 소자들을 각각 포함하는 가변 저항 메모리 장치.
- 제 1 항에 있어서,
상기 근거리 메모리 셀의 저항 또는 문턱 전압은 상기 원거리 메모리 셀의 저항 또는 문턱 전압보다 큰 가변 저항 메모리 장치.
- 제 1 항에 있어서,
상기 근거리 및 원거리 메모리 셀들은 제 1 및 제 2 가변 저항 소자들을 각각 포함하고,
상기 제 1 가변 저항 소자의 Ge 함유량은 상기 제 2 가변 저항 소자의 Ge 함유량보다 많은 가변 저항 메모리 장치.
- 제 3 항에 있어서,
상기 제 1 가변 저항 소자는 GeTe 또는 GeSbTe를 포함하고,
상기 제 2 가변 저항 소자는 SbTe를 포함하는 가변 저항 메모리 장치.
- 삭제
- 제 1 항에 있어서,
상기 제 1 스위칭 소자는 상기 제 2 스위칭 소자보다 두꺼운 가변 저항 메모리 장치.
- 제 6 항에 있어서,
상기 근거리 및 원거리 메모리 셀들은 상기 제 1 및 제 2 스위칭 소자들과 상기 제 2 라인 사이의 제 1 및 제 2 상부 전극들을 각각 더 포함하되,
상기 제 1 상부 전극은 상기 제 2 상부 전극보다 얇은 가변 저항 메모리 장치.
- 제 1 항에 있어서,
상기 제 1 스위칭 소자는 상기 제 2 스위칭 소자의 Ge 함유량보다 많은 Ge 함유량을 갖는 가변 저항 메모리 소자.
- 제 1 항에 있어서,
상기 제 1 스위칭 소자는 AsTeGe, AsSeGe, AsTeGeSe, AsSeGeSi, AsSeGeC, AsTeGeSi, AsTeGeS, AsTeGeSiIn, AsTeGeSiP, AsTeGeSiSbS, AsTeGeSiSbP, AsTeGeSeSb, AsTeGeSeSi, AsTeGeSiSeNS, SeTeGeSi, GeSbTeSe, GeBiTeSe, GeAsSbSe, GeAsBiTe, 또는 GeAsBiSe를 포함하고,
상기 제 2 스위칭 소자는 AsTe, AsSe, SnTe, SnSe, ZnTe, ZnSe, 또는 AsTeSe를 포함하는 가변 저항 메모리 장치.
- 제 1 항에 있어서,
상기 코어 영역은 상기 근거리 영역과 상기 원거리 영역 사이의 중거리 영역을 더 포함하되,
상기 메모리 셀은 상기 중거리 영역 상에 배치되는 중거리 메모리 셀을 더 포함하는 가변 저항 메모리 장치.
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