KR20220093583A - 전자 장치 - Google Patents

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Abstract

본 실시예의 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 셀 영역, 제1 방향에서 상기 셀 영역의 일측에 배치되는 제1 주변회로 영역, 및 상기 제1 방향과 교차하는 제2 방향에서 상기 셀 영역의 일측에 배치되는 제2 주변회로 영역을 포함하는 기판; 상기 기판 상에 배치되고, 상기 셀 영역 및 상기 제1 주변회로 영역을 가로질러 상기 제1 방향으로 연장하는 복수의 제1 배선; 상기 제1 배선 상에 배치되고, 상기 셀 영역 및 상기 제2 주변회로 영역을 가로질러 제2 방향으로 연장하는 복수의 제2 배선; 및 상기 셀 영역에서 상기 제1 배선과 상기 제2 배선 사이의 교차 영역에 위치하는 제1 메모리 셀을 포함하고, 상기 셀 영역은, 상기 제1 및 제2 주변회로 영역과 상대적으로 가까운 제1 셀 영역, 및 상기 제1 및 제2 주변회로 영역과 상대적으로 먼 제2 셀 영역을 포함하고, 상기 제1 셀 영역에서 상기 제2 배선의 저항은, 상기 제2 셀 영역에서 상기 제2 배선의 저항보다 클 수 있다.

Description

전자 장치{ELECTRONIC DEVICE}
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는, 반도체 메모리의 동작 특성 개선 및 공정 단순화가 가능한 전자 장치를 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 셀 영역, 제1 방향에서 상기 셀 영역의 일측에 배치되는 제1 주변회로 영역, 및 상기 제1 방향과 교차하는 제2 방향에서 상기 셀 영역의 일측에 배치되는 제2 주변회로 영역을 포함하는 기판; 상기 기판 상에 배치되고, 상기 셀 영역 및 상기 제1 주변회로 영역을 가로질러 상기 제1 방향으로 연장하는 복수의 제1 배선; 상기 제1 배선 상에 배치되고, 상기 셀 영역 및 상기 제2 주변회로 영역을 가로질러 제2 방향으로 연장하는 복수의 제2 배선; 및 상기 셀 영역에서 상기 제1 배선과 상기 제2 배선 사이의 교차 영역에 위치하는 제1 메모리 셀을 포함하고, 상기 셀 영역은, 상기 제1 및 제2 주변회로 영역과 상대적으로 가까운 제1 셀 영역, 및 상기 제1 및 제2 주변회로 영역과 상대적으로 먼 제2 셀 영역을 포함하고, 상기 제1 셀 영역에서 상기 제2 배선의 저항은, 상기 제2 셀 영역에서 상기 제2 배선의 저항보다 클 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 셀 영역, 제1 방향에서 상기 셀 영역의 일측에 배치되는 제1 주변회로 영역, 및 상기 제1 방향과 교차하는 제2 방향에서 상기 셀 영역의 일측에 배치되는 제2 주변회로 영역을 포함하는 기판; 상기 기판 상에 배치되고, 상기 셀 영역 및 상기 제1 주변회로 영역을 가로질러 상기 제1 방향으로 연장하는 복수의 제1 배선; 상기 제1 배선 상에 배치되고, 상기 셀 영역 및 상기 제2 주변회로 영역을 가로질러 제2 방향으로 연장하는 복수의 제2 배선; 상기 셀 영역에서 상기 제1 배선과 상기 제2 배선 사이의 교차 영역에 위치하는 제1 메모리 셀; 상기 제2 배선 상에 배치되고, 상기 복수의 제2 배선과 각각 중첩 및 접촉하는 복수의 제3 배선; 상기 제3 배선 상에 배치되고, 상기 복수의 제1 배선과 각각 중첩하는 복수의 제4 배선; 및 상기 셀 영역에서 상기 제3 배선과 상기 제4 배선 사이의 교차 영역에 위치하는 제2 메모리 셀을 포함하고, 상기 셀 영역은, 상기 제1 및 제2 주변회로 영역과 상대적으로 가까운 제1 셀 영역, 및 상기 제1 및 제2 주변회로 영역과 상대적으로 먼 제2 셀 영역을 포함하고, 상기 제1 셀 영역에서 상기 제2 배선의 저항은 상기 제3 배선의 저항보다 클 수 있다.
본 발명의 실시예들에 의하면, 반도체 메모리의 동작 특성 개선 및 공정 단순화가 가능할 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 설명하기 위한 평면도이다.
도 2a는 도 1의 A-A' 선에 따른 단면도이다.
도 2b는 도 1의 B-B' 선에 다른 단면도이다.
도 3a 내지 도 8b는 도 1, 도 2a 및 도 2b의 메모리 장치의 제조 방법의 일례를 설명하기 위한 공정 단면도이다.
도 9a 내지 도 13b는 본 발명의 다른 일 실시예에 따른 메모리 장치 및 그 제조 방법을 설명하기 위한 공정 단면도이다.
도 14a 내지 도 17b는 본 발명의 다른 일 실시예에 따른 메모리 장치 및 그 제조 방법을 설명하기 위한 공정 단면도이다.
도 18a 및 도 18b는 본 발명의 다른 일 실시예에 따른 메모리 장치를 설명하기 위한 단면도이다.
도 19는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 20은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 21은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 22는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 설명하기 위한 평면도이고, 도 2a는 도 1의 A-A' 선에 따른 단면도이고, 도 2b는 도 1의 B-B' 선에 다른 단면도이다.
도 1, 도 2a 및 도 2b를 참조하면, 본 실시예의 메모리 장치는, 기판(100),기판(100) 상에 배치되고 제1 방향으로 연장하는 제1 배선(120), 제 배선(120) 상에 배치되고 제1 방향과 교차하는 제2 방향으로 연장하는 제2 배선(150), 및 제1 배선(120)과 제2 배선(150) 사이에서 이들의 교차 영역에 위치하는 메모리 셀(130)을 포함할 수 있다.
기판(100)은 실리콘 등의 반도체 물질을 포함할 수 있다. 또한, 기판(100)은 셀 영역(CA), 및 주변회로 영역(PA1, PA2)을 포함할 수 있다. 셀 영역(CA)은 메모리 셀(130)이 배치되는 영역이고, 주변회로 영역(PA1, PA2)은 메모리 셀(130)을 구동하기 위한 구동 회로들(미도시됨)이 배치되는 영역일 수 있다. 메모리 셀(130)은 셀 영역(CA)의 기판(100) 상에 배치되는 반면, 구동 회로들은 주변회로 영역(PA1, PA2)의 기판(100) 내에 형성된 상태일 수 있다.
본 실시예에서, 평면상, 셀 영역(CA)은 사각 형상을 갖고, 4개의 셀 영역(CA)이 제1 방향 및 제2 방향을 따라 2*2 형태로 서로 이격하여 배열될 수 있다. 또한, 평면상, 이들 셀 영역(CA) 사이에 주변회로 영역(PA1, PA2)이 위치할 수 있고, 십자 형상 또는 격자 형상을 가질 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 셀 영역(CA) 및 주변회로 영역(PA1, PA2)의 개수, 배열 등은 다양하게 변형될 수 있다. 설명의 편의를 위하여, 주변회로 영역(PA1, PA2) 중 제1 방향으로 배열되는 두 개의 셀 영역(CA) 사이에 위치하면서 제2 방향으로 연장하는 영역을 제1 주변회로 영역(PA1)이라 하고, 주변회로 영역(PA1, PA2) 중 제2 방향으로 배열되는 두 개의 셀 영역(CA) 사이에 위치하면서 제1 방향으로 연장하는 영역을 제2 주변회로 영역(PA2)이라 하기로 한다.
한편, 셀 영역(CA)은 상대적으로 주변회로 영역(PA1, PA2)과 인접한 제1 셀 영역(CA1), 및 상대적으로 주변회로 영역(PA1, PA2)과 먼 제2 셀 영역(CA2)을 포함할 수 있다. 그에 따라, 제1 셀 영역(CA1)의 메모리 셀(130)과 주변회로 영역(PA1, PA2)의 구동 회로 사이의 전기적 경로는, 제2 셀 영역(CA2)의 메모리 셀(130)과 주변회로 영역(PA1, PA2)의 구동 회로 사이의 전기적 경로보다 짧을 수 있다. 일례로서, 제1 셀 영역(CA1)과 제2 셀 영역(CA2)을 구분하는 가상의 경계선(VL)은, 제1 방향 및 제2 방향과 교차하는 대각선 방향으로 연장할 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 이 경계선(VL)은 메모리 셀(130)과 주변회로 영역(PA1, PA2)의 사이의 거리를 고려하여 다양하게 정해질 수 있다.
제1 배선(120)은 제1 방향으로 연장함으로써, 셀 영역(CA) 및 제1 주변회로 영역(PA1)을 가로지를 수 있다. 제1 배선(120)은 워드라인 또는 비트라인으로 기능할 수 있다. 제1 배선(120)은, 제1 주변회로 영역(PA1)에 배치되고 제1 배선(120) 아래에서 제1 배선(120)과 접속하는 제1 콘택 플러그(110)를 통하여 기판(100)의 일부 예컨대, 기판(100) 내의 제1 주변회로 영역(PA1)에 형성된 구동 회로에 전기적으로 연결될 수 있다. 제1 콘택 플러그(110)는 제1 배선(120)과 기판(100) 사이의 제1 층간 절연막(ILD1)을 관통하도록 형성될 수 있다. 제1 층간 절연막(ILD1)은 실리콘 산화물, 실리콘 질화물 또는 이들의 조합 등 다양한 절연 물질을 포함할 수 있다. 제1 배선(120) 및 제1 콘택 플러그(110)는 다양한 도전 물질 예컨대, 백금(Pt), 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탄륨(Ta) 등의 금속, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등의 금속 질화물, 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 복수의 제1 배선(120)과 복수의 제1 콘택 플러그(110)는 일대일 대응으로 접속할 수 있다. 또한, 제1 콘택 플러그(110)는 평면상 제2 방향을 따라 지그재그 형태로 배열될 수 있다. 제2 방향에서 인접한 제1 콘택 플러그(110) 사이의 간격을 확보하기 위함이다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 제1 배선(120) 및 제1 콘택 플러그(110)의 개수, 배열 등은 다양하게 변형될 수 있다.
제2 배선(150)은 제2 방향으로 연장함으로써, 셀 영역(CA) 및 제2 주변회로 영역(PA2)을 가로지를 수 있다. 제1 배선(120)이 워드라인으로 기능하는 경우 제2 배선(150)은 비트라인으로 기능하고, 제1 배선(120)이 비트라인으로 기능하는 경우 제2 배선(150)은 워드라인으로 기능할 수 있다. 제2 배선(150)은, 제2 주변회로 영역(PA2)에 배치되고 제2 배선(150) 아래에서 제2 배선(150)과 접속하는 제2 콘택 플러그(140)를 통하여 기판(100)의 일부 예컨대, 기판(100) 내의 제2 주변회로 영역(PA2)에 형성된 구동 회로에 전기적으로 연결될 수 있다. 제2 콘택 플러그(140)는 제2 배선(150)과 기판(100) 사이의 제1 및 제2 층간 절연막(ILD1, ILD2)을 관통하도록 형성될 수 있다. 제2 층간 절연막(ILD2)은 실리콘 산화물, 실리콘 질화물 또는 이들의 조합 등 다양한 절연 물질을 포함할 수 있다. 제2 배선(150) 및 제2 콘택 플러그(140)는 다양한 도전 물질 예컨대, 백금(Pt), 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탄륨(Ta) 등의 금속, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등의 금속 질화물, 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 복수의 제2 배선(150)과 복수의 제2 콘택 플러그(140)는 일대일 대응으로 접속할 수 있다. 또한, 제2 콘택 플러그(140)는 평면상 제1 방향을 따라 지그재그 형태로 배열될 수 있다. 제1 방향에서 인접한 제2 콘택 플러그(140) 사이의 간격을 확보하기 위함이다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 제2 배선(150) 및 제2 콘택 플러그(140)의 개수, 배열 등은 다양하게 변형될 수 있다.
여기서, 제1 셀 영역(CA1)에서 제2 배선(150)의 저항은 제2 셀 영역(CA2)에서 제2 배선(150)의 저항보다 클 수 있고, 이를 위하여, 제2 배선(150)은 제1 셀 영역(CA1)과 제2 셀 영역(CA2)에서 상이한 층 구조 및/또는 물질을 가질 수 있다. 일례로서, 제2 배선(150)은 제1 셀 영역(CA1)에서 물질층(152) 및 도전층(154)이 적층된 이중막 구조를 포함하는 반면, 제2 셀 영역(CA2)에서는 도전층(154)의 단일막 구조를 포함할 수 있다. 도전층(154)은 금속, 금속 질화물 등 상대적으로 저저항을 갖는 도전 물질을 포함할 수 있다. 물질층(152)은 도전층(154)보다 높은 저항을 갖는 물질을 포함할 수 있다. 물질층(152)은 도전층(154)보다 높은 저항을 갖는 도전 물질을 포함하거나, 또는, 수 내지 수십 Å의 얇은 두께를 가져 도전층(154)과 메모리 셀(130) 사이에서 전류를 흘릴 수 있는 절연 물질을 포함할 수 있다. 예컨대, 물질층(152)은 티타늄 질화물(TiN)을 포함하고, 도전층(154)은 텅스텐(W)을 포함할 수 있다. 또는, 예컨대, 물질층(152)은 텅스텐 실리콘 질화물(WSiN)을 포함하고, 도전층(154)은 텅스텐(W)을 포함할 수 있다. 또한, 제2 배선(150)은 제1 셀 영역(CA1) 및 제2 셀 영역(CA2)에서 실질적으로 일정한 높이를 갖는 상면 및 하면을 가질 수 있다. 따라서, 제1 셀 영역(CA1)에서 물질층(152)의 두께 및 도전층(154)의 두께의 합은, 제2 셀 영역(CA2)에서 도전층(154)의 두께와 실질적으로 동일할 수 있다. 나아가, 물질층(152)의 두께는 도전층(154)의 두께보다 작을 수 있다. 그에 따라, 제2 배선(150)의 대부분은 도전층(154)이 차지할 수 있다.
메모리 셀(130)은 제1 배선(120)과 제2 배선(150)의 교차 영역에 위치함으로써, 셀 영역(CA) 내에 배열될 수 있다. 메모리 셀(130)은 제1 배선(120)과 제2 배선(150)에 인가되는 전압 또는 전류에 따라 서로 다른 데이터를 저장할 수 있다. 일례로서, 메모리 셀(130)은, 제1 배선(120)과 제2 배선(150)에 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭함으로써 서로 다른 데이터를 저장하는 가변 저항 소자를 포함할 수 있다. 나아가, 일례로서, 메모리 셀(130)은 하부 전극층(131), 선택 소자층(133), 중간 전극층(135), 가변 저항층(137) 및 상부 전극층(139)을 포함하는 다층막 구조를 포함할 수 있다.
하부 전극층(131) 및 상부 전극층(139)은 메모리 셀(130)의 하단 및 상단에 각각 위치하여 메모리 셀(130)의 동작에 필요한 전압 또는 전류를 전달하는 기능을 할 수 있다. 중간 전극층(135)은 선택 소자층(133)과 가변 저항층(137)을 물리적으로 분리하면서 전기적으로 연결시키는 기능을 할 수 있다. 하부 전극층(131), 중간 전극층(135) 또는 상부 전극층(139)은, 다양한 도전 물질 예컨대, 백금(Pt), 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탄륨(Ta) 등의 금속, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등의 금속 질화물, 또는 이들의 조합을 포함할 수 있다. 또는, 하부 전극층(131), 중간 전극층(135) 또는 상부 전극층(139)은 탄소 전극을 포함할 수도 있다.
선택 소자층(133)은, 제1 배선(120) 또는 제2 배선(150)을 공유하는 메모리 셀(130) 사이에서 발생할 수 있는 전류 누설을 방지하는 기능을 할 수 있다. 이를 위하여, 선택 소자층(133)은 문턱 스위칭 특성 즉, 인가되는 전압이 소정 임계값 미만인 경우에는 전류를 거의 흘리지 않다가, 인가되는 전압이 소정 임계값 이상이 되면 급격히 증가하는 전류를 흘리는 특성을 가질 수 있다. 이 임계값을 문턱 전압이라고 하며, 문턱 전압을 기준으로 선택 소자층(133)은 턴온 상태 또는 턴오프 상태로 구현될 수 있다. 선택 소자층(133)은 다이오드, 칼코게나이드계 물질 등과 같은 OTS(Ovonic Threshold Switching) 물질, 금속 함유 칼코게나이드계 물질 등과 같은 MIEC(Mixed Ionic Electronic Conducting) 물질, NbO2, VO2 등과 같은 MIT(Metal Insulator Transition) 물질, SiO2, Al2O3 등과 같이 상대적으로 넓은 밴드 갭을 갖는 터널링 절연층 등을 포함할 수 있다
가변 저항층(137)은 메모리 셀(130)에서 데이터를 저장하는 기능을 하는 부분일 수 있다. 이를 위하여 가변 저항층(137)은 인가되는 전압에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항 특성을 가질 수 있다. 가변 저항층(137)은 RRAM, PRAM, FRAM, MRAM 등에 이용되는 다양한 물질 예컨대, 전이 금속 산화물, 페로브스카이트(perovskite)계 물질 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 물질 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다.
그러나, 메모리 셀(130)의 층 구조가 이에 한정되는 것은 아니다. 메모리 셀(130)이 가변 저항 소자인 경우, 데이터 저장에 필수적인 가변 저항층(137)을 포함하기만 하면, 막의 적층 순서가 바뀌거나 적층되는 막의 적어도 일부가 생략될 수 있다. 일례로서, 하부 전극층(131), 선택 소자층(133), 중간 전극층(135) 및 상부 전극층(139) 중 하나 이상의 층이 생략되거나, 또는, 선택 소자층(133)과 가변 저항층(137)의 위치가 서로 뒤바뀔 수도 있다. 또는, 공정 개선 또는 메모리 셀의 특성 개선 등을 위하여 하나 이상의 막(미도시됨)이 메모리 셀(130)에 추가될 수도 있다.
이상으로 설명한 메모리 장치의 효과를, 비교예와 비교하여 설명하면, 아래와 같다.
비교예의 메모리 장치에서 메모리 셀 상하부의 배선들은, 메모리 셀과 주변회로 영역 사이의 거리에 관계없이 동일한 구조를 가질 수 있다. 이러한 비교예에서, 주변회로 영역으로부터 상대적으로 먼 메모리 셀을 구동하기 위해서는, 상하부 배선의 저항을 낮추거나, 상하부 배선을 통하여 많은 양의 전류를 공급하는 것이 필요할 수 있다. 그러나, 상하부 배선의 저항을 낮추는 것은 한계가 있다. 또한, 상하부 배선을 통하여 많은 양의 전류를 공급하면, 주변회로 영역으로부터 상대적으로 가까운 메모리 셀에 과도한 오버슈팅 전류(overshooting current) 또는 스파이크 전류(spike current)가 흘러 메모리 셀의 동작 페일(operation fail)을 초래할 수 있다.
그러나, 본 실시예에서와 같이 제2 배선(150)이 제1 셀 영역(CA1)에서 고저항의 물질층(152) 및 저저항의 도전층(154)의 이중막 구조를 포함하고 제2 셀 영역(CA2)에서 저저항의 도전층(154)의 단일막 구조를 포함하는 경우, 비교예의 문제가 해소될 수 있다. 구체적으로, 메모리 셀(130)로의 전압/전류 전달은 제2 배선(150)에서 대부분을 차지하면서 저저항을 갖는 도전층(154)을 통하여 이루어지기 때문에, 제1 및 제2 셀 영역(CA1, CA2)의 메모리 셀(130)의 구동이 용이할 수 있다. 또한, 제1 셀 영역(CA1)에서는 고저항의 물질층(152)을 도전층(154)과 메모리 셀(130) 사이에 삽입함으로써, 제1 셀 영역(CA1)의 메모리 셀(130)에 과도한 전류가 흐르는 것을 방지할 수 있다.
나아가, 후술하는 제조 방법의 설명에서도 나타나듯이, 이와 같은 제2 배선(150)의 형성 공정은 메모리 셀(130)의 형성 공정과 완전히 분리되어 그 이후에 수행될 수 있다. 따라서, 공정 과정에서 메모리 셀(130)을 손상시키거나 특성에 어떠한 악영향을 주지 않으면서, 제1 셀 영역(CA1)의 메모리 셀(130)에서 과도한 전류가 흐르는 것만 선택적으로 방지할 수 있다. 또한, 메모리 셀(130)의 공정을 변형시키지 않고 단순히 제2 배선(150)의 형성 공정만 변형함으로써 공정이 용이하고 단순할 수 있다.
도 3a 내지 도 8b는 도 1, 도 2a 및 도 2b의 메모리 장치의 제조 방법의 일례를 설명하기 위한 공정 단면도이다. 각 a도는 도 1의 A-A' 선에 따른 단면을 기준으로 도시된 것이고, 각 b도는 도 1의 B-B' 선에 다른 단면을 기준으로 도시된 것이다.
도 3a 및 도 3b를 참조하면, 제1 셀 영역(CA1) 및 제2 셀 영역(CA2)과, 제1 주변회로 영역(PA1) 및 제2 주변회로 영역(PA2)을 포함하는 기판(100) 상에 제1 층간 절연막(ILD1)을 형성할 수 있다.
이어서, 제1 주변회로 영역(PA1)의 제1 층간 절연막(ILD1)을 선택적으로 식각하여 기판(100)의 일부를 노출시키는 제1 콘택 홀(105)을 형성한 후, 제1 콘택 홀(105)을 충분히 매립하는 두께의 도전 물질을 증착하고 제1 층간 절연막(ILD1)의 상면이 드러날 때까지 평탄화 공정 예컨대, CMP(Chemical Mechanical Polishing)를 수행하여 제1 콘택 홀(105) 내에 매립되는 제1 콘택 플러그(110)를 형성할 수 있다.
이어서, 제1 콘택 플러그(110)가 형성된 제1 층간 절연막(105) 상에 제1 배선(120) 및 초기 메모리 셀(130A)의 적층 구조물을 형성할 수 있다. 제1 배선(120) 및 초기 메모리 셀(130A)의 적층 구조물은, 제1 배선(120) 형성을 위한 도전막 및 초기 메모리 셀(130A) 형성을 위한 물질층을 증착한 후, 제1 방향으로 연장하는 라인 형태의 마스크 패턴(미도시됨)을 식각 베리어로 이 도전막 및 물질층을 식각하는 방식으로 형성될 수 있다. 그에 따라, 제1 배선(120)은 제1 콘택 플러그(110)와 중첩 및 접속하면서 제1 방향으로 연장하는 라인 형상을 가질 수 있고, 초기 메모리 셀(130A)은 제1 배선(120)과 중첩하면서 제1 방향으로 연장하는 라인 형상을 가질 수 있다. 초기 메모리 셀(130A)은 초기 하부 전극층(131A), 초기 선택 소자층(133A), 초기 중간 전극층(135A), 초기 가변 저항층(137A) 및 초기 상부 전극층(139A)의 적층 구조를 포함할 수 있다.
도 4a 및 도 4b를 참조하면, 제1 층간 절연막(ILD1) 상에 제1 배선(120) 및 초기 메모리 셀(130A)의 적층 구조물 사이를 매립하는 초기 제2 층간 절연막(ILD2A)을 형성할 수 있다. 초기 제2 층간 절연막(ILD2A)의 형성은 초기 메모리 셀(130A)을 충분히 덮는 두께의 절연 물질을 증착한 후, 초기 메모리 셀(130A)의 상면이 드러날 때까지 평탄화 공정을 수행하는 방식에 의할 수 있다.
이어서, 제2 주변회로 영역(PA2)의 초기 제2 층간 절연막(ILD2A) 및 제1 층간 절연막(ILD1)을 선택적으로 식각하여 기판(100)의 일부를 노출시키는 제2 콘택 홀(145)을 형성한 후, 제2 콘택 홀(145) 내에 매립되는 제2 콘택 플러그(140)를 형성할 수 있다.
도 5a 및 도 5b를 참조하면, 도 4a 및 도 4b의 공정 결과물 상에 초기 물질층(152A)을 형성할 수 있다. 초기 물질층(152A)은 상대적으로 얇은 두께의 도전층 또는 절연층을 PVD(Physical Vapor Deposition), CVD(Chemical Vapor Deposition) 등의 다양한 방식으로 증착함으로써 형성될 수 있다.
이어서, 초기 물질층(152A) 상에 제1 셀 영역(CA1)을 덮고 제2 셀 영역(CA2)을 오픈시키는 마스크 패턴(M)을 형성할 수 있다. 본 실시예에서는, 마스크 패턴(M)이 주변회로 영역(PA1, PA2)도 오픈시킬 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 다른 실시예에서 주변회로 영역(PA1, PA2)의 일부 또는 전부는 마스크 패턴(M)에 의해 덮일 수도 있다.
도 6a 및 도 6b를 참조하면, 마스크 패턴(M)을 식각 베리어로 초기 물질층(152A)을 식각하여 중기 물질층(152B)을 형성할 수 있다. 본 공정 결과, 중기 물질층(152B)은 제1 셀 영역(CA1) 상에 존재하고, 제2 셀 영역(CA2) 상에 부존재할 수 있다. 즉, 중기 물질층(152B)은 제1 셀 영역(CA1)과 중첩하는 형상을 가질 수 있다.
이어서, 마스크 패턴(M)을 제거할 수 있다.
도 7a 및 도 7b를 참조하면, 도 6a 및 도 6b의 공정 결과물 상에 초기 도전층(154A)을 증착 등의 방식으로 형성할 수 있다.
초기 도전층(154A)는 평탄화된 상면을 갖도록 형성될 수 있다. 만약, 초기 도전층(154A)의 증착 후 초기 도전층(154A)이 평탄화된 상면을 갖지 않는다면, 예컨대, 중기 물질층(152B) 상에서의 상면 높이가 다른 부분에 비하여 더 높다면, 초기 도전층(154A)에 대한 평탄화 공정 예컨대, CMP가 더 수행될 수도 있다.
도 8a 및 도 8b를 참조하면, 제2 방향으로 연장하는 라인 형태의 마스크 패턴(미도시됨)을 식각 베리어로 초기 도전층(154A) 및 제1 셀 영역(CA1)의 중기 물질층(152B)을 식각하여, 물질층(152) 및 도전층(154)을 포함하는 제2 배선(150)을 형성할 수 있다. 제2 배선(150)은 제2 콘택 플러그(140)와 중첩 및 접속하면서 제2 방향으로 연장하는 라인 형상을 가질 수 있다.
이어서, 제2 배선(150)에 의해 드러나는 초기 메모리 셀(130A)을 식각하여 메모리 셀(130)을 형성할 수 있다. 본 공정시, 제2 배선(150)에 의해 드러나는 초기 제2 층간 절연막(ILD2A)도 함께 식각되어 중기 제2 층간 절연막(ILD2B)이 형성될 수 있다. 본 공정 결과, 메모리 셀(130)은 제1 배선(120)과 제2 배선(150)의 교차 영역에 위치하면서 평면상 섬 형상을 가질 수 있다. 제1 방향에서 메모리 셀(130)의 양 측벽은 제2 배선(150)의 양 측벽과 정렬될 수 있고, 제2 방향에서 메모리 셀(130)의 양 측벽은 제1 배선(120)의 양 측벽과 정렬될 수 있다. 메모리 셀(130)은 하부 전극층(131), 선택 소자층(133), 중간 전극층(135), 가변 저항층(137) 및 상부 전극층(139)의 적층 구조를 포함할 수 있다.
이상으로 설명한 공정에 의하여 도 1, 도 2a 및 도 2b에서 설명한 것과 실질적으로 동일한 메모리 장치가 획득될 수 있다.
도 9a 내지 도 13b는 본 발명의 다른 일 실시예에 따른 메모리 장치 및 그 제조 방법을 설명하기 위한 공정 단면도이다. 각 a도는 도 1의 A-A' 선에 따른 단면을 기준으로 도시된 것이고, 각 b도는 도 1의 B-B' 선에 다른 단면을 기준으로 도시된 것이다. 전술한 실시예와의 차이점을 중심으로 설명하기로 한다.
도 9a 및 도 9b를 참조하면, 전술한 도 3a 내지 도 4b의 공정과 실질적으로 동일한 공정을 수행하여, 제1 셀 영역(CA1) 및 제2 셀 영역(CA2)과 제1 주변회로 영역(PA1) 및 제2 주변회로 영역(PA2)을 포함하는 기판(200), 기판(200) 상의 제1 층간 절연막(ILD1), 제1 주변회로 영역(PA1)의 제1 층간 절연막(ILD1)을 관통하여 기판(200)의 일부와 접속하는 제1 콘택 플러그(210), 제1 층간 절연막(ILD1) 상에서 제1 콘택 플러그(210)와 접속하면서 제1 방향으로 연장하는 제1 배선(220) 및 초기 메모리 셀(230A)의 적층 구조물, 제1 층간 절연막(ILD1) 상에서 제1 배선(220) 및 초기 메모리 셀(230A)의 적층 구조물 사이를 매립하는 초기 제2 층간 절연막(ILD2A), 및 제2 주변회로 영역(PA2)의 초기 제2 층간 절연막(ILD2A) 및 제1 층간 절연막(ILD1)을 관통하여 기판(200)의 일부와 접속하는 제2 콘택 플러그(240)가 형성된 구조물을 제공할 수 있다. 여기서, 초기 메모리 셀(230A)은 초기 하부 전극층(231A), 초기 선택 소자층(233A), 초기 중간 전극층(235A), 초기 가변 저항층(237A) 및 초기 상부 전극층(239A)의 적층 구조를 포함할 수 있다.
이어서, 위 구조물 상에 초기 제1 도전층(252A)을 형성할 수 있다. 초기 제1 도전층(252A)은 금속, 금속 질화물 등의 저저항의 도전 물질을 포함할 수 있다. 특히, 초기 제1 도전층(252A)은 후술하는 제2 도전층보다 낮은 저항을 가질 수 있다. 일례로서, 초기 제1 도전층(252A)은 PVD 방식으로 형성될 수 있다.
이어서, 초기 제1 도전층(252A) 상에 제1 셀 영역(CA1)을 오픈시키고 제2 셀 영역(CA2)을 덮는 마스크 패턴(M)을 형성할 수 있다. 본 실시예에서는, 마스크 패턴(M)이 주변회로 영역(PA1, PA2)도 덮는 경우를 도시하였다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 다른 실시예에서 주변회로 영역(PA1, PA2)의 일부 또는 전부는 마스크 패턴(M)에 의해 오픈될 수도 있다.
도 10a 및 도 10b를 참조하면, 마스크 패턴(M)을 식각 베리어로 초기 제1 도전층(252A)을 식각하여 중기 제1 도전층(252B)을 형성할 수 있다. 본 공정 결과, 중기 제1 도전층(252B)은 제1 셀 영역(CA1) 상에 부존재하고, 제2 셀 영역(CA2) 상에 존재할 수 있다. 즉, 중기 제1 도전층(252B)은 제1 셀 영역(CA1)을 오픈시키는 형상을 가질 수 있다.
이어서, 마스크 패턴(M)을 제거할 수 있다.
도 11a 및 도 11b를 참조하면, 도 10a 및 도 10b의 공정 결과물 상에 초기 제2 도전층(254A)을 형성할 수 있다.
초기 제2 도전층(254A)은 중기 제1 도전층(252B) 사이의 제1 셀 영역(CA1) 상의 공간을 충분히 매립하는 두께로 형성될 수 있다. 중기 제1 도전층(252B) 상에서의 초기 제2 도전층(254A)의 상면 높이는, 제1 셀 영역(CA1) 상에서의 초기 제2 도전층(254A)의 상면 높이보다 클 수 있다. 일례로서, 초기 제2 도전층(254A)은 PVD 방식으로 형성될 수 있다.
이때, 초기 제2 도전층(254A)은 중기 제1 도전층(252B)보다 높은 저항을 갖는 도전 물질을 포함할 수 있다. 일례로서, 초기 제2 도전층(254A)과 중기 제1 도전층(252B)은 서로 상이한 도전 물질 즉, 다른 원소로 구성된 도전 물질을 포함할 수 있다. 예컨대, 중기 제1 도전층(252B)은 텅스텐(W)을 포함할 수 있고, 초기 제2 도전층(254A)은 이보다 높은 저항을 갖는 티타늄 질화물(TiN)을 포함할 수 있다. 또는, 다른 일례로서, 초기 제2 도전층(254A)과 중기 제1 도전층(252B)은 서로 동일한 도전 물질 즉, 동일한 원소로 구성된 도전 물질을 포함할 수 있다. 예컨대, 중기 제1 도전층(252B) 및 초기 제2 도전층(254A)은 텅스텐(W)을 포함할 수 있다. 이러한 경우에도 초기 제2 도전층(254A)과 중기 제1 도전층(252B)의 다양한 특성을 조절하여 이들의 저항을 상이하게 할 수 있다. 예컨대, 중기 제1 도전층(252B)이 저저항 텅스텐을 포함하고 초기 제2 도전층(254A)이 고저항 텅스텐을 포함할 수 있다.
동일한 물질에서 저항 조절을 위한 다양한 특성 중 하나는 그레인 바운더리(grain boundary)일 수 있다. 일례로서, 초기 제2 도전층(254A)의 그레인 바운더리를 중기 제1 도전층(252B)의 그레인 바운더리보다 크게 형성함으로써, 초기 제2 도전층(254A)의 저항을 중기 제1 도전층(252B)의 저항보다 크게 할 수 있다. 중기 제1 도전층(252B) 및 초기 제2 도전층(254A)이 동일한 도전 물질 예컨대, 금속을 포함하면서 서로 다른 사이즈의 그레인 바운더리를 갖게 하기 위해서는, 예컨대, 이들의 PVD시 가해지는 RF 바이어스를 조절할 수 있다. 즉, 초기 제2 도전층(252A)의 증착시 가해지는 RF 바이어스를 중기 제1 도전층(252B)의 증착시 가해지는 RF 바이어스보다 작게 함으로써, 초기 제2 도전층(252A)의 그레인 바운더리 및 그에 따른 저항을 중기 제1 도전층(252B)보다 증가시킬 수 있다.
도 12a 및 도 12b를 참조하면, 중기 제1 도전층(252B)의 상면이 드러날 때까지 초기 제2 도전층(252A)에 대한 평탄화 공정 예컨대, CMP를 수행할 수 있다. 그 결과, 중기 제1 도전층(252B) 사이의 제1 셀 영역(CA1) 상의 공간 내에 매립되는 중기 제2 도전층(254B)이 형성될 수 있다.
중기 제1 도전층(252B) 및 중기 제2 도전층(254B)은 평탄화된 상면을 가질 수 있다. 그에 따라, 중기 제1 도전층(252B) 및 중기 제2 도전층(254B)은 서로 동일한 두께를 가질 수 있다.
도 13a 및 도 13b를 참조하면, 제2 방향으로 연장하는 라인 형태의 마스크 패턴(미도시됨)을 식각 베리어로 중기 제1 도전층(252B) 및 중기 제2 도전층(254B)을 식각하여, 제1 도전층(252) 및 제2 도전층(254)을 포함하는 제2 배선(250)을 형성할 수 있다. 제2 배선(250)은 제2 콘택 플러그(240)와 중첩 및 접속하면서 제2 방향으로 연장하는 라인 형상을 가질 수 있다.
이어서, 제2 배선(250)에 의해 드러나는 초기 메모리 셀(230A)을 식각하여 메모리 셀(230)을 형성할 수 있다. 본 공정시, 제2 배선(250)에 의해 드러나는 초기 제2 층간 절연막(ILD2A)도 함께 식각되어 중기 제2 층간 절연막(ILD2B)이 형성될 수 있다.
이상으로 설명한 공정에 의하여 본 실시예의 메모리 장치가 획득될 수 있다. 본 실시예에 의하면, 제2 배선(250)은 제1 셀 영역(CA1)에 형성되고 상대적으로 고저항을 갖는 제2 도전층(254) 및 제2 셀 영역(CA2)에 형성되고 상대적으로 저저항을 갖는 제2 도전층(252)을 포함할 수 있다.
이러한 경우, 전술한 실시예와 마찬가지로, 제1 셀 영역(CA1)에서만 선택적으로 제2 배선(250)의 저항이 높아지기 때문에, 메모리 셀(230)의 구동을 용이하게 하면서도 제1 셀 영역(CA1)의 메모리 셀(230)에 과도한 전류가 흐르는 것을 방지할 수 있다. 나아가, 이를 위한 공정이 용이하고, 메모리 셀(230)에 영향을 미치지 않을 수 있다.
도 14a 내지 도 17b는 본 발명의 다른 일 실시예에 따른 메모리 장치 및 그 제조 방법을 설명하기 위한 공정 단면도이다. 각 a도는 도 1의 A-A' 선에 따른 단면을 기준으로 도시된 것이고, 각 b도는 도 1의 B-B' 선에 다른 단면을 기준으로 도시된 것이다. 전술한 실시예와의 차이점을 중심으로 설명하기로 한다.
도 14a 및 도 14b를 참조하면, 전술한 도 3a 내지 도 4b의 공정과 실질적으로 동일한 공정을 수행하여, 제1 셀 영역(CA1) 및 제2 셀 영역(CA2)과 제1 주변회로 영역(PA1) 및 제2 주변회로 영역(PA2)을 포함하는 기판(300), 기판(300) 상의 제1 층간 절연막(ILD1), 제1 주변회로 영역(PA1)의 제1 층간 절연막(ILD1)을 관통하여 기판(300)의 일부와 접속하는 제1 콘택 플러그(310), 제1 층간 절연막(ILD1) 상에서 제1 콘택 플러그(310)와 접속하면서 제1 방향으로 연장하는 제1 배선(320) 및 초기 메모리 셀(330A)의 적층 구조물, 제1 층간 절연막(ILD1) 상에서 제1 배선(320) 및 초기 메모리 셀(330A)의 적층 구조물 사이를 매립하는 초기 제2 층간 절연막(ILD2A), 및 제2 주변회로 영역(PA2)의 초기 제2 층간 절연막(ILD2A) 및 제1 층간 절연막(ILD1)을 관통하여 기판(300)의 일부와 접속하는 제2 콘택 플러그(340)가 형성된 구조물을 제공할 수 있다. 여기서, 초기 메모리 셀(330A)은 초기 하부 전극층(331A), 초기 선택 소자층(333A), 초기 중간 전극층(335A), 초기 가변 저항층(337A) 및 초기 상부 전극층(339A)의 적층 구조를 포함할 수 있다.
이어서, 위 구조물 상에 초기 도전층(350A)을 형성할 수 있다. 초기 도전층(350A)은 금속, 금속 질화물 등의 저저항의 도전 물질을 포함할 수 있다.
이어서, 초기 도전층(350A) 상에 제1 셀 영역(CA1)을 오픈시키고 제2 셀 영역(CA2)을 덮는 마스크 패턴(M)을 형성할 수 있다. 본 실시예에서는, 마스크 패턴(M)이 주변회로 영역(PA1, PA2)도 덮는 경우를 도시하였다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 다른 실시예에서 주변회로 영역(PA1, PA2)의 일부 또는 전부는 마스크 패턴(M)에 의해 오픈될 수도 있다.
도 15a 및 도 15b를 참조하면, 마스크 패턴(M)을 식각 베리어로 초기 도전층(350A)의 일부를 식각하여 중기 도전층(350B)을 형성할 수 있다. 본 공정 결과, 중기 도전층(350B)은 제1 셀 영역(CA1)에서 상대적으로 작은 제1 두께(T1)를 가질 수 있고, 제2 셀 영역(CA2)에서 상대적으로 큰 제2 두께(T2)를 가질 수 있다.
이어서, 마스크 패턴(M)을 제거할 수 있다.
도 16a 및 도 16b를 참조하면, 제1 셀 영역(CA1)의 중기 도전층(350B) 상에 초기 절연 패턴(360A)을 형성할 수 있다.
초기 절연 패턴(360A)은, 도 15a 및 도 15b의 공정 결과물 상에 중기 도전층(350B)의 두께 차이에 기인하여 제1 셀 영역(CA1)의 중기 도전층(350B) 상에 형성된 공간을 충분히 매립하는 두께의 절연 물질을 증착한 후, 제2 셀 영역(CA2)의 중기 도전층(350B) 상면이 노출되도록 평탄화 공정을 수행함으로써 형성될 수 있다. 초기 절연 패턴(360A)은, 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합 등과 같은 다양한 절연 물질을 포함할 수 있다.
초기 절연 패턴(360A)은 제2 셀 영역(CA2)의 중기 도전층(350B)의 상면과 평탄화된 상면을 가질 수 있다. 그에 따라, 제1 셀 영역(CA1)에서 중기 도전층(350B)의 제1 두께(T1)와 초기 절연 패턴(360A)의 두께(T3)의 합은 제2 셀 영역(CA2)에서 중기 도전층(350B)의 제2 두께(T2)와 실질적으로 동일할 수 있다.
도 17a 및 도 17b를 참조하면, 제2 방향으로 연장하는 라인 형태의 마스크 패턴(미도시됨)을 식각 베리어로 중기 도전층(350B)을 식각하여 제2 배선(350)을 형성할 수 있다. 제2 배선(350)은 제2 콘택 플러그(340)와 중첩 및 접속하면서 제2 방향으로 연장하는 라인 형상을 가질 수 있다. 또한, 제2 배선(350)은 제1 셀 영역(CA1)에서는 제1 두께(T1)를 갖고 제2 셀 영역(CA2)에서는 제1 두께(T1)보다 큰 제2 두께(T2)를 가질 수 있다. 본 식각 공정시 제1 셀 영역(CA1)에서는 중기 도전층(350B)의 식각 전에 초기 절연 패턴(360A)이 먼저 식각되어 절연 패턴(360)이 형성될 수 있다. 절연 패턴(360)은 제1 셀 영역(CA1)에서 제2 배선(350) 상에 형성될 수 있다.
이어서, 제2 배선(350)에 의해 드러나는 초기 메모리 셀(330A)을 식각하여 메모리 셀(330)을 형성할 수 있다. 본 공정시, 제2 배선(350)에 의해 드러나는 초기 제2 층간 절연막(ILD2A)도 함께 식각되어 중기 제2 층간 절연막(ILD2B)이 형성될 수 있다.
이상으로 설명한 공정에 의하여 본 실시예의 메모리 장치가 획득될 수 있다. 본 실시예에 의하면, 제2 배선(350)은 제1 셀 영역(CA1)에서 상대적으로 작은 제1 두께(T1)를 가짐으로써 고저항을 갖고 제2 셀 영역(CA2)에서 상대적으로 큰 제2 두께(T2)를 가짐으로써 저저항을 가질 수 있다.
이러한 경우, 전술한 실시예와 마찬가지로, 제1 셀 영역(CA1)에서만 선택적으로 제2 배선(350)의 저항이 높아지기 때문에, 메모리 셀(330)의 구동을 용이하게 하면서도 제1 셀 영역(CA1)의 메모리 셀(330)에 과도한 전류가 흐르는 것을 방지할 수 있다. 나아가, 이를 위한 공정이 용이하고, 메모리 셀(330)에 영향을 미치지 않을 수 있다.
한편, 위 실시예들에서는, 메모리 장치가 제1 배선과 제2 배선 사이의 메모리 셀을 포함하는 단일 스택을 포함하는 경우에 대하여 설명하였으나, 본 개시가 이에 한정되는 것은 아니다. 다른 실시예에서, 메모리 장치는, 수직 방향으로 적층되는 둘 이상의 스택을 포함할 수도 있다. 이에 대하여는, 이하의 도 18a 및 도 18b를 참조하여 예시적으로 설명하기로 한다.
도 18a 및 도 18b는 본 발명의 다른 일 실시예에 따른 메모리 장치를 설명하기 위한 단면도이다.
도 18a 및 도 18b를 참조하면, 본 실시예의 메모리 장치는, 기판(100), 기판(100) 상에 배치되고 제1 방향으로 연장하는 제1 배선(120), 제1 배선(120) 상에 배치되고 제1 방향과 교차하는 제2 방향으로 연장하는 제2 배선(150), 및 제1 배선(120)과 제2 배선(150) 사이에서 이들의 교차 영역에 위치하는 제1 메모리 셀(130)을 포함하는 제1 스택(ST1), 및 제1 스택(ST1) 상에 배치되고 제2 방향으로 연장하는 제3 배선(1500), 제3 배선(1500) 상에 배치되고 제1 방향으로 연장하는 제4 배선(1200), 및 제3 배선(1500)과 제4 배선(1200) 사이에서 이들의 교차 영역에 위치하는 제2 메모리 셀(1300)을 포함하는 제2 스택(ST2)을 포함할 수 있다.
본 실시예의 기판(100) 및 제1 스택(ST1)은 전술한 도 2a 및 도 2b의 실시예의 메모리 장치와 실질적으로 동일할 수 있다. 그에 따라, 본 실시예를 설명함에 있어 동일한 도면 부호를 사용하였으며, 이에 대한 상세한 설명은 생략하기로 한다.
평면상 제3 배선(1500)은 제2 배선(150)과 중첩할 수 있고, 제3 배선(1500)의 하면은 제2 배선(150)의 상면과 접촉할 수 있다. 이 때문에, 제3 배선(1500)은 제2 배선(150)과 일체로 하나의 배선으로 기능할 수 있다. 즉, 제3 배선(1500)은 제2 배선(150)과 함께 제1 스택(ST1)의 제1 메모리 셀(130)의 일단으로 전압 또는 전류를 기능과 함께, 제2 스택(ST2)의 제2 메모리 셀(1300)의 일단으로 전압 또는 전류를 전달하는 기능을 수행할 수 있다. 즉, 제2 배선(150) 및 제3 배선(1500)은 제1 및 제2 스택(ST1, ST2)의 공통 배선 예컨대, 공통 비트라인 또는 공통 워드라인으로 기능할 수 있다.
단, 제3 배선(1500)은 제1 셀 영역(CA1)과 제2 셀 영역(CA2)에서의 저항이 일정할 수 있다. 예컨대, 제3 배선(1500)은 금속, 금속 질화물 등 저저항의 도전 물질을 포함할 수 있고, 단일막 구조를 가질 수 있다. 일례로서, 제3 배선(1500)은 제2 배선(150)의 도전층(154)과 동일한 물질을 포함할 수 있다. 그에 따라 제1 셀 영역(CA1)에서 제3 배선(1500)의 저항은 제2 배선(150)의 저항보다 작을 수 있다. 이러한 경우에도, 제2 배선(150)과 제3 배선(1500)이 접촉한 상태이므로, 제1 셀 영역(CA1)에서 제2 배선(150) 및 제3 배선(1500)이 형성하는 공통 배선의 저항이 증가하므로, 제1 셀 영역(CA1)의 제1 메모리 셀(130) 및 제2 메모리 셀(1300)에 과도 전류가 흐르는 것을 방지할 수 있다.
평면상 제4 배선(1200)은 제1 배선(120)과 중첩할 수 있다. 제1 배선(120)이 워드라인으로 기능하면 제4 배선(1200)도 워드라인으로 기능할 수 있고, 제1 배선(120)이 비트라인으로 기능하면 제4 배선(1200)도 비트라인으로 기능할 수 있다.
제2 메모리 셀(1300)은 제1 메모리 셀(130)과 각각 중첩하도록 배열될 수 있다. 제2 메모리 셀(1300)은 제1 메모리 셀(130)과 동일하게 하부 전극층(1310), 선택 소자층(1330), 중간 전극층(1350), 가변 저항층(1370) 및 상부 전극층(1390)을 포함하는 다층막 구조를 포함할 수 있다. 그러나, 다른 실시예에서, 제2 메모리 셀(1300)은 제1 메모리 셀(130)과 제2 및 제3 배선(150, 1500)을 사이에 두고 대칭 구조를 가질 수 있다. 즉, 제2 메모리 셀(1300)은 하부 전극층(1310), 가변 저항층(1330), 중간 전극층(1350), 선택 소자층(1370) 및 상부 전극층(1390)의 적층 구조를 포함할 수 있다.
본 실시예의 메모리 장치에 의하면, 전술한 실시예의 효과를 모두 획득할 수 있으면서, 고집적 메모리 장치 구현이 가능하다.
도시하지는 않았으나, 3층 이상의 스택이 반복 적층될 수도 있다. 예컨대, 도 18a 및 도 18b의 제2 스택(ST2) 상에 적층되는 제3 스택은 도 18a 및 도 18b의 제1 스택(ST1)과 동일한 구조를 가질 수 있다. 또한, 이러한 제3 스택 상에 적층되는 제4 스택은 도 18a 및 도 18b의 제2 스택(ST2)과 동일한 구조를 가질 수 있다.
또한, 도시하지는 않았으나, 도 18a 및 도 18b의 메모리 장치에서, 기판(100) 및 제1 스택(ST1)은 도 2a 및 도 2b의 메모리 장치 대신 도 13a 및 도 13b의 메모리 장치와 동일한 구조물로 대체될 수도 있다. 이 경우에도, 제2 배선(250)과 제3 배선(1500)이 접촉한 상태이기 때문에, 제1 셀 영역(CA1)에서 제2 배선(250) 및 제3 배선(1500)이 형성하는 공통 배선의 저항이 증가할 수 있다.
또한, 도시하지는 않았으나, 도 18a 및 도 18b의 메모리 장치에서, 기판(100) 및 제1 스택(ST1)은 도 2a 및 도 2b의 메모리 장치 대신 도 17a 및 도 17b의 메모리 장치와 동일한 구조물로 대체될 수도 있다. 이 경우에도, 제2 배선(350)과 제3 배선(1500)이 접촉한 상태이기 때문에, 제1 셀 영역(CA1)에서 제2 배선(350) 및 제3 배선(1500)이 형성하는 공통 배선의 저항이 증가할 수 있다.
도 19는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 19를 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등의 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 기억부(1010)는, 셀 영역, 제1 방향에서 상기 셀 영역의 일측에 배치되는 제1 주변회로 영역, 및 상기 제1 방향과 교차하는 제2 방향에서 상기 셀 영역의 일측에 배치되는 제2 주변회로 영역을 포함하는 기판; 상기 기판 상에 배치되고, 상기 셀 영역 및 상기 제1 주변회로 영역을 가로질러 상기 제1 방향으로 연장하는 복수의 제1 배선; 상기 제1 배선 상에 배치되고, 상기 셀 영역 및 상기 제2 주변회로 영역을 가로질러 제2 방향으로 연장하는 복수의 제2 배선; 및 상기 셀 영역에서 상기 제1 배선과 상기 제2 배선 사이의 교차 영역에 위치하는 제1 메모리 셀을 포함하고, 상기 셀 영역은, 상기 제1 및 제2 주변회로 영역과 상대적으로 가까운 제1 셀 영역, 및 상기 제1 및 제2 주변회로 영역과 상대적으로 먼 제2 셀 영역을 포함하고, 상기 제1 셀 영역에서 상기 제2 배선의 저항은, 상기 제2 셀 영역에서 상기 제2 배선의 저항보다 클 수 있다. 이를 통해, 기억부(1010)의 동작 특성이 향상될 수 있다. 결과적으로, 마이크로프로세서(1000)의 동작 특성이 향상될 수 있다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 20은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 20을 참조하면, 프로세서(1100)는 전술한 마이크로프로세서(1000)의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1130)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다. 기억부(1111), 연산부(1112) 및 제어부(1113)는 전술한 기억부(1010), 연산부(1020) 및 제어부(1030)와 실질적으로 동일할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121) 및 2차 저장부(1122)를 포함하고, 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는, 셀 영역, 제1 방향에서 상기 셀 영역의 일측에 배치되는 제1 주변회로 영역, 및 상기 제1 방향과 교차하는 제2 방향에서 상기 셀 영역의 일측에 배치되는 제2 주변회로 영역을 포함하는 기판; 상기 기판 상에 배치되고, 상기 셀 영역 및 상기 제1 주변회로 영역을 가로질러 상기 제1 방향으로 연장하는 복수의 제1 배선; 상기 제1 배선 상에 배치되고, 상기 셀 영역 및 상기 제2 주변회로 영역을 가로질러 제2 방향으로 연장하는 복수의 제2 배선; 및 상기 셀 영역에서 상기 제1 배선과 상기 제2 배선 사이의 교차 영역에 위치하는 제1 메모리 셀을 포함하고, 상기 셀 영역은, 상기 제1 및 제2 주변회로 영역과 상대적으로 가까운 제1 셀 영역, 및 상기 제1 및 제2 주변회로 영역과 상대적으로 먼 제2 셀 영역을 포함하고, 상기 제1 셀 영역에서 상기 제2 배선의 저항은, 상기 제2 셀 영역에서 상기 제2 배선의 저항보다 클 수 있다. 이를 통해 캐시 메모리부(1120)의 동작 특성이 향상될 수 있다. 결과적으로, 프로세서(1100)의 동작 특성이 향상될 수 있다.
본 실시예에서는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)의 일부 또는 전부는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다.
버스 인터페이스(1130)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1130)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 다수의 코어부(1110) 각각의 내의 저장부는 코어부(1110)의 외부의 저장부와 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 21은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 21을 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 전술한 마이크로프로세서(1000) 또는 프로세서(1100)와 실질적으로 동일할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 주기억장치(1220) 또는 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220) 또는 보조기억장치(1230)는, 셀 영역, 제1 방향에서 상기 셀 영역의 일측에 배치되는 제1 주변회로 영역, 및 상기 제1 방향과 교차하는 제2 방향에서 상기 셀 영역의 일측에 배치되는 제2 주변회로 영역을 포함하는 기판; 상기 기판 상에 배치되고, 상기 셀 영역 및 상기 제1 주변회로 영역을 가로질러 상기 제1 방향으로 연장하는 복수의 제1 배선; 상기 제1 배선 상에 배치되고, 상기 셀 영역 및 상기 제2 주변회로 영역을 가로질러 제2 방향으로 연장하는 복수의 제2 배선; 및 상기 셀 영역에서 상기 제1 배선과 상기 제2 배선 사이의 교차 영역에 위치하는 제1 메모리 셀을 포함하고, 상기 셀 영역은, 상기 제1 및 제2 주변회로 영역과 상대적으로 가까운 제1 셀 영역, 및 상기 제1 및 제2 주변회로 영역과 상대적으로 먼 제2 셀 영역을 포함하고, 상기 제1 셀 영역에서 상기 제2 배선의 저항은, 상기 제2 셀 영역에서 상기 제2 배선의 저항보다 클 수 있다. 이를 통해, 주기억장치(1220) 또는 보조기억장치(1230)의 동작 특성이 향상될 수 있다. 결과적으로, 시스템(1200)의 동작 특성이 향상될 수 있다.
또한, 주기억장치(1220) 또는 보조기억장치(1230)는 전술한 실시예의 반도체 장치에 더하여, 또는, 전술한 실시예의 반도체 장치를 포함하지 않고, 도 22와 같은 메모리 시스템(1300)을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 전술한 통신모듈부(1150)와 실질적으로 동일할 수 있다.
도 22는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 22를 참조하면, 메모리 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 인터페이스(1330)와 메모리(1310) 간의 데이터의 입출력을 효율적으로 전달하기 위하여 데이터를 임시로 저장하는 버퍼 메모리(1340)를 포함할 수 있다. 메모리 시스템(1300)은 단순히 데이터를 저장(storing data)하는 메모리를 의미할 수 있고, 나아가, 저장된 데이터(stored data)를 장기적으로 보유(conserve)하는 데이터 스토리지 (data storage) 장치를 의미할 수도 있다. 메모리 시스템(1300)은 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
메모리(1310) 또는 버퍼 메모리(1340)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1310) 또는 버퍼 메모리(1340)는, 셀 영역, 제1 방향에서 상기 셀 영역의 일측에 배치되는 제1 주변회로 영역, 및 상기 제1 방향과 교차하는 제2 방향에서 상기 셀 영역의 일측에 배치되는 제2 주변회로 영역을 포함하는 기판; 상기 기판 상에 배치되고, 상기 셀 영역 및 상기 제1 주변회로 영역을 가로질러 상기 제1 방향으로 연장하는 복수의 제1 배선; 상기 제1 배선 상에 배치되고, 상기 셀 영역 및 상기 제2 주변회로 영역을 가로질러 제2 방향으로 연장하는 복수의 제2 배선; 및 상기 셀 영역에서 상기 제1 배선과 상기 제2 배선 사이의 교차 영역에 위치하는 제1 메모리 셀을 포함하고, 상기 셀 영역은, 상기 제1 및 제2 주변회로 영역과 상대적으로 가까운 제1 셀 영역, 및 상기 제1 및 제2 주변회로 영역과 상대적으로 먼 제2 셀 영역을 포함하고, 상기 제1 셀 영역에서 상기 제2 배선의 저항은, 상기 제2 셀 영역에서 상기 제2 배선의 저항보다 클 수 있다. 이를 통해, 메모리(1310) 또는 버퍼 메모리(1340)의 동작 특성이 향상될 수 있다. 결과적으로, 메모리 시스템(1300)의 동작 특성이 향상될 수 있다.
메모리(1310) 또는 버퍼 메모리(1340)는 전술한 실시예의 반도체 장치에 더하여, 또는, 전술한 실시예의 반도체 장치를 포함하지 않고, 다양한 휘발성 또는 비휘발성 메모리를 포함할 수 있다.
컨트롤러(1320)는 메모리(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 메모리 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 메모리 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 메모리 시스템(1300)이 카드 형태 또는 디스크 형태인 경우인 경우, 인터페이스(1330)는, 이들 카드 형태 또는 디스크 형태의 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100: 기판 110: 제1 콘택 플러그
120: 제1 배선 130: 메모리 셀(또는 제1 메모리 셀)
140: 제2 콘택 플러그 150: 제2 배선
152: 물질층 154: 도전층

Claims (20)

  1. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    셀 영역, 제1 방향에서 상기 셀 영역의 일측에 배치되는 제1 주변회로 영역, 및 상기 제1 방향과 교차하는 제2 방향에서 상기 셀 영역의 일측에 배치되는 제2 주변회로 영역을 포함하는 기판;
    상기 기판 상에 배치되고, 상기 셀 영역 및 상기 제1 주변회로 영역을 가로질러 상기 제1 방향으로 연장하는 복수의 제1 배선;
    상기 제1 배선 상에 배치되고, 상기 셀 영역 및 상기 제2 주변회로 영역을 가로질러 제2 방향으로 연장하는 복수의 제2 배선; 및
    상기 셀 영역에서 상기 제1 배선과 상기 제2 배선 사이의 교차 영역에 위치하는 제1 메모리 셀을 포함하고,
    상기 셀 영역은, 상기 제1 및 제2 주변회로 영역과 상대적으로 가까운 제1 셀 영역, 및 상기 제1 및 제2 주변회로 영역과 상대적으로 먼 제2 셀 영역을 포함하고,
    상기 제1 셀 영역에서 상기 제2 배선의 저항은, 상기 제2 셀 영역에서 상기 제2 배선의 저항보다 큰
    전자 장치.
  2. 제1 항에 있어서,
    상기 제1 셀 영역에서 상기 제2 배선은, 물질층 및 도전층의 적층 구조를 포함하고,
    상기 제2 셀 영역에서 상기 제2 배선은, 상기 도전층을 포함하고,
    상기 물질층의 저항은 상기 도전층의 저항보다 큰
    전자 장치.
  3. 제2 항에 있어서,
    상기 물질층의 두께는 상기 도전층의 두께보다 작은
    전자 장치.
  4. 제2 항에 있어서,
    상기 물질층은, 전류 흐름이 가능한 두께의 절연 물질을 포함하는
    전자 장치.
  5. 제2 항에 있어서,
    상기 도전층은, 텅스텐(W)을 포함하고,
    상기 물질층은, 텅스텐 실리콘 질화물(WSiN)을 포함하는
    전자 장치.
  6. 제1 항에 있어서,
    상기 제2 배선은, 상기 제1 셀 영역의 제1 도전층, 및 상기 제2 셀 영역의 제2 도전층을 포함하고,
    상기 제1 도전층의 저항은 상기 제2 도전층의 저항보다 큰
    전자 장치.
  7. 제6 항에 있어서,
    상기 제1 도전층과 상기 제2 도전층은, 동일한 원소를 포함하는 물질로 형성되는
    전자 장치.
  8. 제7 항에 있어서,
    상기 제1 도전층의 그레인 바운더리는, 상기 제2 도전층의 그레인 바운더리보다 큰
    전자 장치.
  9. 제6 항에 있어서,
    상기 제1 도전층과 상기 제2 도전층은 동일한 두께를 갖는
    전자 장치.
  10. 제6 항에 있어서,
    상기 제1 도전층은, 고저항 텅스텐을 포함하고,
    상기 제2 도전층은, 저저항 텅스텐을 포함하는
    전자 장치.
  11. 제1 항에 있어서,
    상기 제1 셀 영역에서 상기 제2 배선의 두께는 상기 제2 셀 영역에서 상기 제2 배선의 두께보다 작은
    전자 장치.
  12. 제11 항에 있어서,
    상기 제1 셀 영역의 상기 제2 배선 상에 형성되고, 상기 제2 셀 영역의 상기 제2 배선의 상면과 동일한 높이에 위치하는 상면을 갖는 절연 패턴을 더 포함하는
    전자 장치.
  13. 제1 항에 있어서,
    상기 제2 배선 상에 배치되고, 상기 복수의 제2 배선과 각각 중첩 및 접촉하는 복수의 제3 배선;
    상기 제3 배선 상에 배치되고, 상기 복수의 제1 배선과 각각 중첩하는 복수의 제4 배선; 및
    상기 셀 영역에서 상기 제3 배선과 상기 제4 배선 사이의 교차 영역에 위치하는 제2 메모리 셀을 더 포함하는
    전자 장치.
  14. 제13 항에 있어서,
    상기 제1 및 제2 셀 영역에서, 상기 제3 배선의 저항은 일정한
    전자 장치.
  15. 제1 항에 있어서,
    상기 전자 장치는, 마이크로프로세서를 더 포함하고,
    상기 마이크로프로세서는,
    상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부;
    상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
    상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부인
    전자 장치.
  16. 제1 항에 있어서,
    상기 전자 장치는, 프로세서를 더 포함하고,
    상기 프로세서는,
    상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
    상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인
    전자 장치.
  17. 제1 항에 있어서,
    상기 전자 장치는, 프로세싱 시스템을 더 포함하고,
    상기 프로세싱 시스템은,
    수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
    상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
    상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
    상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
    상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인
    전자 장치.
  18. 제1 항에 있어서,
    상기 전자 장치는, 메모리 시스템을 더 포함하고,
    상기 메모리 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
    외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
    상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
    상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인
    전자 장치.
  19. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    셀 영역, 제1 방향에서 상기 셀 영역의 일측에 배치되는 제1 주변회로 영역, 및 상기 제1 방향과 교차하는 제2 방향에서 상기 셀 영역의 일측에 배치되는 제2 주변회로 영역을 포함하는 기판;
    상기 기판 상에 배치되고, 상기 셀 영역 및 상기 제1 주변회로 영역을 가로질러 상기 제1 방향으로 연장하는 복수의 제1 배선;
    상기 제1 배선 상에 배치되고, 상기 셀 영역 및 상기 제2 주변회로 영역을 가로질러 제2 방향으로 연장하는 복수의 제2 배선;
    상기 셀 영역에서 상기 제1 배선과 상기 제2 배선 사이의 교차 영역에 위치하는 제1 메모리 셀;
    상기 제2 배선 상에 배치되고, 상기 복수의 제2 배선과 각각 중첩 및 접촉하는 복수의 제3 배선;
    상기 제3 배선 상에 배치되고, 상기 복수의 제1 배선과 각각 중첩하는 복수의 제4 배선; 및
    상기 셀 영역에서 상기 제3 배선과 상기 제4 배선 사이의 교차 영역에 위치하는 제2 메모리 셀을 포함하고,
    상기 셀 영역은, 상기 제1 및 제2 주변회로 영역과 상대적으로 가까운 제1 셀 영역, 및 상기 제1 및 제2 주변회로 영역과 상대적으로 먼 제2 셀 영역을 포함하고,
    상기 제1 셀 영역에서 상기 제2 배선의 저항은 상기 제3 배선의 저항보다 큰
    전자 장치.
  20. 제19 항에 있어서,
    상기 제1 셀 영역에서 상기 제2 배선의 저항은 상기 제2 셀 영역에서 상기 제2 배선의 저항보다 큰
    전자 장치.
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