WO2020053697A1 - 半導体装置、および半導体装置の作製方法 - Google Patents

半導体装置、および半導体装置の作製方法 Download PDF

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transistor
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山崎舜平
徳丸亮
笹川慎也
中山智則
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株式会社半導体エネルギー研究所
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    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel

Definitions

  • One embodiment of the present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.
  • One embodiment of the present invention relates to a semiconductor wafer, a module, and an electronic device.
  • a semiconductor device in this specification and the like refers to any device that can function by utilizing semiconductor characteristics.
  • a semiconductor device such as a transistor, a semiconductor circuit, an arithmetic device, and a storage device are one embodiment of a semiconductor device.
  • a display device (a liquid crystal display device, a light-emitting display device, or the like), a projection device, a lighting device, an electro-optical device, a power storage device, a storage device, a semiconductor circuit, an imaging device, an electronic device, or the like sometimes includes a semiconductor device.
  • One embodiment of the present invention is not limited to the above technical field.
  • One embodiment of the invention disclosed in this specification and the like relates to an object, a method, or a manufacturing method.
  • One embodiment of the present invention relates to a process, a machine, a manufacturer, or a composition (composition of matter).
  • a technique for forming a transistor using a semiconductor thin film formed over a substrate having an insulating surface has attracted attention.
  • the transistor is widely applied to electronic devices such as an integrated circuit (IC) and an image display device (also simply referred to as a display device).
  • IC integrated circuit
  • image display device also simply referred to as a display device.
  • a silicon-based semiconductor material is widely known as a semiconductor thin film applicable to a transistor, an oxide semiconductor has attracted attention as another material.
  • CAAC c-axis aligned crystalliteline
  • nc nanocrystallineline
  • Non-Patent Documents 1 and 2 disclose a technique for manufacturing a transistor using an oxide semiconductor having a CAAC structure.
  • One object of one embodiment of the present invention is to provide a highly reliable semiconductor device. Another object of one embodiment of the present invention is to provide a semiconductor device having favorable electric characteristics. Another object of one embodiment of the present invention is to provide a semiconductor device with high on-state current. Another object of one embodiment of the present invention is to provide a semiconductor device which can be miniaturized or highly integrated. Another object of one embodiment of the present invention is to provide a semiconductor device with low power consumption.
  • One embodiment of the present invention includes a first oxide, a second oxide over the first oxide, a first insulator over the second oxide, and a first oxide over the first insulator.
  • the third conductor has a third region and a fourth region, the second region is located above the first region, and the fourth region is Located above the third region, each of the second conductor and the third conductor has tantalum and nitrogen, and the atomic ratio of nitrogen to tantalum in the first region is The atomic ratio of nitrogen to tantalum in the second region is higher than the atomic ratio of nitrogen to tantalum in the second region, and the atomic ratio of nitrogen to tantalum in the fourth region is higher than the atomic ratio of nitrogen to tantalum.
  • the second conductor has a fifth region in addition to the first region and the second region
  • the third conductor has a third region and a fourth region.
  • a sixth region in addition to the region, the fifth region being located above the second region, the sixth region being located above the fourth region, and
  • the atomic ratio of nitrogen to tantalum is higher than the atomic ratio of nitrogen to tantalum in the second region
  • the atomic ratio of nitrogen to tantalum in the sixth region is higher than the atomic ratio of nitrogen to tantalum in the fourth region. It is preferably higher than the atomic ratio of nitrogen.
  • a second insulator be provided over the second conductor and the third conductor.
  • Another embodiment of the present invention is a semiconductor device including a first oxide, a second oxide over the first oxide, a first insulator over the second oxide, A first conductor on the body, a second conductor and a third conductor on the second oxide, a fourth conductor on the second conductor, and a third conductor And a fifth conductor on the body, wherein the second conductor and the third conductor are made of a conductive material having physical properties, which is capable of extracting hydrogen and hardly oxidizing.
  • the conductivity of the fifth conductor and the conductivity of the fifth conductor are higher than the conductivity of the second conductor and the third conductor.
  • each of the second conductor and the third conductor preferably includes tantalum and nitrogen.
  • a second insulator be provided over the fourth conductor and the fifth conductor.
  • a sixth conductor is provided over the fourth conductor, a seventh conductor is provided over the fifth conductor, and the sixth conductor and the seventh conductor are provided.
  • each of the second conductor, the third conductor, the sixth conductor, and the seventh conductor preferably includes tantalum and nitrogen.
  • a second insulator be provided over the sixth conductor and the seventh conductor.
  • the first oxide preferably includes indium, an element M (M is aluminum, gallium, yttrium, or tin), and zinc.
  • Another embodiment of the present invention is a method for manufacturing a semiconductor device in which an oxide, an insulator, and a conductor are formed, wherein the oxide includes a first oxide, Has a first insulator in contact with the first oxide, and the conductor has a first conductor in contact with the insulator, a second conductor in contact with the first oxide, and a first conductor.
  • a third conductor which is in contact with the oxide; and a manufacturing method includes a first step of forming a first oxide, and a second step of forming a conductive film over the first oxide. And a third step of processing the conductive film to form a second conductor and a third conductor; and forming a third step on the first oxide, the second conductor, and the third conductor.
  • a fourth step of forming a first conductor and a first conductor In the second step, the conductive film is formed in the order of the first conductive film and the second conductive film.
  • the ratio of the nitrogen flow rate to the total gas flow rate at the time of forming the first conductive film is determined by the ratio of the nitrogen flow rate to the total gas flow rate at the time of forming the second conductive film. More than.
  • the conductive film is preferably formed by a sputtering method.
  • the conductive film is preferably formed by an ionized sputtering method.
  • the conductive film is preferably formed using a tantalum target.
  • a highly reliable semiconductor device can be provided. Further, according to one embodiment of the present invention, a semiconductor device having favorable electric characteristics can be provided. According to one embodiment of the present invention, a semiconductor device with high on-state current can be provided. Further, according to one embodiment of the present invention, a semiconductor device which can be miniaturized or highly integrated can be provided. Further, according to one embodiment of the present invention, a semiconductor device with low power consumption can be provided.
  • FIG. 1A is a top view of a semiconductor device according to one embodiment of the present invention.
  • 1B to 1D are cross-sectional views of a semiconductor device according to one embodiment of the present invention.
  • 2A and 2B are cross-sectional views of a semiconductor device according to one embodiment of the present invention.
  • 3A and 3B are diagrams illustrating a calculation model after performing the structure optimization.
  • FIG. 4A is a top view illustrating the method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 4B and 4C are cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • FIG. 5A is a top view illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • FIG. 5B and 5C are cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • FIG. 6A is a top view illustrating the method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 6B and 6C are cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • FIG. 7A is a top view illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 7B and 7C are cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • FIG. 8A is a top view illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • FIG. 8B and 8C are cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • FIG. 9A is a top view illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 9B and 9C are cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • FIG. 10A is a top view illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 10B and 10C are cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • FIG. 11A is a top view illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • FIG. 11B and 11C are cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • FIG. 12 is a cross-sectional view illustrating a structure of a memory device according to one embodiment of the present invention.
  • FIG. 13 is a cross-sectional view illustrating a structure of a memory device according to one embodiment of the present invention.
  • 14A and 14B are block diagrams each illustrating a configuration example of a storage device according to one embodiment of the present invention.
  • 15A to 15H are circuit diagrams illustrating a configuration example of a memory device according to one embodiment of the present invention.
  • 16A and 16B are schematic views of a semiconductor device according to one embodiment of the present invention.
  • 17A to 17E are schematic diagrams of a storage device according to one embodiment of the present invention.
  • 18A to 18H illustrate electronic devices according to one embodiment of the present invention.
  • 19A to 19E are diagrams illustrating the results of the XRD spectrum of the sample according to the example.
  • 20A to 20E are views for explaining cross-sectional STEM images of the sample according to the example.
  • FIG. 21 is a diagram illustrating the calculation results of the thicknesses of the oxide film and the layer and the resistivity of the sample according to the example.
  • ⁇ ⁇ Particular elements may be omitted in some cases, particularly in a top view (also referred to as a “plan view”) or a perspective view, in order to facilitate understanding of the present invention.
  • a top view also referred to as a “plan view”
  • a perspective view in order to facilitate understanding of the present invention.
  • some hidden lines and the like may be omitted.
  • ordinal numbers given as first, second, and the like are used for convenience, and do not indicate the order of steps or the order of lamination. Therefore, for example, the description can be made by appropriately replacing “first” with “second” or “third”.
  • ordinal numbers described in this specification and the like do not always coincide with ordinal numbers used for specifying one embodiment of the present invention.
  • connection relation is not limited to the predetermined connection relation, for example, the connection relation shown in the figure or the text, and it is assumed that anything other than the connection relation shown in the figure or the text is disclosed in the figure or the text.
  • X and Y are objects (for example, an apparatus, an element, a circuit, a wiring, an electrode, a terminal, a conductive film, a layer, and the like).
  • a transistor is an element having at least three terminals including a gate, a drain, and a source.
  • a region (hereinafter, also referred to as a channel formation region) in which a channel is formed between the drain (drain terminal, drain region, or drain electrode) and the source (source terminal, source region, or source electrode); A current can flow between the source and the drain through the channel formation region.
  • a channel formation region refers to a region through which current mainly flows.
  • the functions of the source and the drain may be switched when transistors having different polarities are used or when the direction of current changes in circuit operation. For this reason, in this specification and the like, the terms of source and drain may be used interchangeably.
  • the channel length refers to, for example, in a top view of a transistor, a region where a semiconductor (or a portion of a semiconductor in which current flows when the transistor is on) and a gate electrode overlap each other, or a source in a channel formation region. It refers to the distance between the (source region or source electrode) and the drain (drain region or drain electrode). Note that in one transistor, the channel length does not always have the same value in all regions. That is, the channel length of one transistor may not be determined to one value. Therefore, in this specification, the channel length is any one of the values, the maximum value, the minimum value, or the average value in the channel formation region.
  • the channel width refers to, for example, in a top view of a transistor, a region where a semiconductor (or a portion of a semiconductor in which current flows when the transistor is on) and a gate electrode overlap each other, or a channel formation region in a channel length direction. Refers to the length of the channel formation region in the vertical direction with reference to Note that in one transistor, the channel width does not always have the same value in all regions. That is, the channel width of one transistor may not be determined to one value. Therefore, in this specification, a channel width is any one of values, a maximum value, a minimum value, or an average value in a channel formation region.
  • a channel width in a region where a channel is actually formed corresponds to a channel width illustrated in a top view of the transistor.
  • apparatus channel width a channel width illustrated in a top view of the transistor.
  • the effective channel width becomes larger than the apparent channel width, and the effect may not be ignored.
  • the proportion of a channel formation region formed on the side surface of the semiconductor may be large. In that case, the effective channel width is larger than the apparent channel width.
  • a simple term “channel width” may refer to an apparent channel width.
  • a simple term “channel width” may refer to an effective channel width. The values of the channel length, the channel width, the effective channel width, the apparent channel width, and the like can be determined by analyzing a cross-sectional TEM image or the like.
  • an impurity in a semiconductor refers to, for example, elements other than the main components of the semiconductor.
  • an element having a concentration of less than 0.1 atomic% can be regarded as an impurity.
  • an impurity is contained, for example, a defect level density of a semiconductor may be increased or crystallinity may be reduced.
  • examples of the impurity that changes the characteristics of the semiconductor include a Group 1 element, a Group 2 element, a Group 13 element, a Group 14 element, a Group 15 element, and an oxide semiconductor.
  • transition metals other than the main components such as hydrogen, lithium, sodium, silicon, boron, phosphorus, carbon, and nitrogen.
  • water sometimes functions as an impurity.
  • oxygen vacancies may be formed in an oxide semiconductor by entry of impurities.
  • silicon oxynitride has a higher oxygen content than nitrogen as its composition.
  • silicon nitride oxide has a higher nitrogen content than oxygen as its composition.
  • the term “insulator” can be replaced with an insulating film or an insulating layer.
  • the term “conductor” can be referred to as a conductive film or a conductive layer.
  • the term “semiconductor” can be referred to as a semiconductor film or a semiconductor layer.
  • parallel refers to a state where two straight lines are arranged at an angle of ⁇ 10 ° or more and 10 ° or less. Therefore, a case where the angle is ⁇ 5 ° or more and 5 ° or less is included.
  • substantially parallel refers to a state in which two straight lines are arranged at an angle of ⁇ 30 ° or more and 30 ° or less.
  • “Vertical” means a state in which two straight lines are arranged at an angle of 80 ° or more and 100 ° or less. Therefore, a case where the angle is 85 ° or more and 95 ° or less is also included.
  • substantially perpendicular refers to a state in which two straight lines are arranged at an angle of 60 ° or more and 120 ° or less.
  • a metal oxide is a metal oxide in a broad sense.
  • Metal oxide is classified into an oxide insulator, an oxide conductor (including a transparent oxide conductor), an oxide semiconductor (also referred to as oxide semiconductor or simply OS), and the like.
  • oxide semiconductor also referred to as oxide semiconductor or simply OS
  • the metal oxide may be referred to as an oxide semiconductor in some cases. That is, the term “OS transistor” can be referred to as a transistor including a metal oxide or an oxide semiconductor.
  • normally-off means that when a potential is not applied to a gate or a ground potential is applied to a gate, a drain current per 1 ⁇ m of channel width flowing through a transistor at room temperature is 1 ⁇ 10 ⁇ 20 A or less, 1 ⁇ 10 ⁇ 18 A or less at 85 ° C., or 1 ⁇ 10 ⁇ 16 A or less at 125 ° C.
  • FIG. 1A to 1D are a top view and cross-sectional views of a semiconductor device including a transistor 200 according to one embodiment of the present invention.
  • FIG. 1A is a top view of the semiconductor device.
  • 1B to 1D are cross-sectional views of the semiconductor device.
  • FIG. 1B is a cross-sectional view of a portion indicated by a dashed line A1-A2 in FIG. 1A, and is also a cross-sectional view of the transistor 200 in the channel length direction.
  • 1C is a cross-sectional view of a portion indicated by a dashed-dotted line A3-A4 in FIG. 1A, and is also a cross-sectional view of the transistor 200 in the channel width direction.
  • FIG. 1D is a cross-sectional view of a portion indicated by a dashed line A5-A6 in FIG. 1A. Note that some components are not illustrated in the top view in FIG. 1A for clarity.
  • the semiconductor device of one embodiment of the present invention includes the transistor 200 and the insulator 214, the insulator 216, the insulator 280, the insulator 274, and the insulator 281 each serving as an interlayer film. Further, the semiconductor device includes a conductor 240 (a conductor 240a and a conductor 240b) which is electrically connected to the transistor 200 and functions as a plug. Note that the insulator 241 (the insulator 241a and the insulator 241b) is provided in contact with a side surface of the conductor 240 functioning as a plug.
  • the transistor 200 includes a conductor 205 which is provided over a substrate (not shown) and is embedded in the insulator 216; An insulator 222 provided over the body 205, an insulator 224 provided over the insulator 222, and an oxide 230 provided over the insulator 224 (an oxide 230a, an oxide 230b, and an oxide Object 230c), an insulator 250 disposed over the oxide 230c, a conductor 260 (a conductor 260a and a conductor 260b) disposed over the insulator 250, and part of an upper surface of the oxide 230b.
  • Conductor 242a (conductor 242a1 and conductor 242a2) and conductor 242b (conductor 242b1 and conductor 242b2) in contact with part of the top surface of insulator 224 Side surface of the oxide 230a, the side surface of the oxide 230b, side and top of the conductor 242a, and has an insulator 254 arranged in contact with the side surface and the upper surface of the conductor 242b, a.
  • the oxide 230 is provided over the insulator 230, the oxide 230a, the oxide 230b over the oxide 230a, and the oxide 230b, and at least part of the oxide 230b. And an oxide 230c in contact with the upper surface.
  • the oxide 230a is provided below the oxide 230b, diffusion of impurities from the structure formed below the oxide 230a to the oxide 230b can be suppressed.
  • the oxide 230c is provided over the oxide 230b, diffusion of impurities into the oxide 230b from a structure formed above the oxide 230c can be suppressed.
  • the oxide 230 has a structure in which three layers of the oxide 230a, the oxide 230b, and the oxide 230c are stacked; however, the present invention is not limited thereto.
  • a single layer of the oxide 230b, a two-layer structure of the oxide 230a and the oxide 230b, a two-layer structure of the oxide 230b and the oxide 230c, or a stacked structure of four or more layers may be provided.
  • Each of the object 230a, the oxide 230b, and the oxide 230c may have a stacked structure.
  • a conductor 242a (the conductor 242a1 and the conductor 242a2) and a conductor 242b (the conductor 242b1 and the conductor 242b2) are provided over the oxide 230b.
  • the conductor 260 functions as a first gate (also referred to as a top gate) electrode of the transistor 200, and the conductors 242a and 242b each function as a source electrode or a drain electrode of the transistor 200.
  • FIG. 2A is an enlarged view of a region surrounded by a dashed line in FIG. 1B.
  • the oxide 230 includes a region 234 functioning as a channel formation region of the transistor 200 and a region 231 (a region 231a and a region 231b) functioning as a source or drain region.
  • FIG. 2A illustrates a structure in which the region 231 and the region 234 are formed in the oxide 230b; however, the structure is not limited thereto.
  • the region 231 or the region 234 includes the oxide 230a and The oxide 230b may be formed, the oxide 230b and the oxide 230c may be formed, or the oxide 230a, the oxide 230b, and the oxide 230c may be formed.
  • the boundary between the region 231 and the region 234 is displayed substantially perpendicular to the upper surface of the oxide 230b; however, the present embodiment is not limited to this.
  • the region 234 may advance to the conductor 240 near the surface of the oxide 230b, and may have a narrow shape near the lower surface of the oxide 230b.
  • a metal oxide functioning as a semiconductor (hereinafter, also referred to as an oxide semiconductor) is preferably used for the oxide 230 having a channel formation region.
  • an oxide semiconductor for a channel formation region of a transistor, a transistor with high field-effect mobility can be realized. Further, a highly reliable transistor can be realized.
  • a metal oxide having a band gap of 2.0 eV or more, more preferably 2.5 eV or more is preferable to use.
  • a metal oxide with a large band gap for the oxide 230 the off-state current of the transistor can be reduced.
  • a semiconductor device with low power consumption can be provided.
  • the transistor 200 including an oxide semiconductor in a channel formation region has extremely low leakage current in a non-conduction state; thus, a semiconductor device with low power consumption can be provided.
  • An oxide semiconductor can be formed by a sputtering method or the like, and thus can be used for the transistor 200 included in a highly integrated semiconductor device.
  • an In-M-Zn oxide containing indium (In), an element M, and zinc (Zn) the element M is aluminum, gallium, yttrium, tin, copper, vanadium, beryllium, boron, or titanium Metal oxides such as iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, or the like).
  • the element M aluminum, gallium, yttrium, or tin is preferably used.
  • an In-M oxide, an In-Zn oxide, or an M-Zn oxide may be used as the oxide 230.
  • a metal oxide having a low carrier concentration for the transistor it is preferable to use a metal oxide having a low carrier concentration for the transistor.
  • the impurity concentration in the metal oxide may be reduced and the defect state density may be reduced.
  • a low impurity concentration and a low density of defect states are referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • impurities in the metal oxide include hydrogen, nitrogen, an alkali metal, an alkaline earth metal, iron, nickel, and silicon.
  • hydrogen contained in a metal oxide reacts with oxygen bonded to a metal atom to form water, which may form oxygen vacancies in the metal oxide. If the channel formation region in the metal oxide contains oxygen vacancies, the transistor might have normally-on characteristics. Further, a defect in which hydrogen is contained in an oxygen vacancy functions as a donor, and an electron serving as a carrier may be generated. Further, in some cases, part of hydrogen is bonded to oxygen which is bonded to a metal atom to generate electrons serving as carriers. Therefore, a transistor including a metal oxide containing a large amount of hydrogen is likely to have normally-on characteristics.
  • the hydrogen concentration obtained by secondary ion mass spectrometry is less than 1 ⁇ 10 20 atoms / cm 3 , preferably 1 ⁇ 10 19 atoms / cm 3. It is less than 3 , more preferably less than 5 ⁇ 10 18 atoms / cm 3 , further preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • a metal oxide in which impurities such as hydrogen are sufficiently reduced is used for a channel formation region of a transistor, stable electric characteristics can be provided.
  • the conductor 242 (the conductor 242a and the conductor 242b) is in contact with the oxide 230, so that oxygen in the oxide 230 is diffused into the conductor 242,
  • the conductor 242 may be oxidized. Oxidation of the conductor 242 is highly likely to cause a decrease in the conductivity of the conductor 242. Note that diffusion of oxygen in the oxide 230 to the conductor 242 can be referred to as that the conductor 242 absorbs oxygen in the oxide 230.
  • oxygen in the oxide 230 diffuses into the conductor 242 (the conductor 242a and the conductor 242b), so that oxygen between the conductor 242a and the oxide 230b and between the conductor 242b and the oxide 230b.
  • a different layer may be formed between them. Since the different layer contains more oxygen than the conductor 242, the different layer is estimated to have insulating properties.
  • the three-layer structure of the conductor 242, the different layer, and the oxide 230b can be regarded as a three-layer structure including a metal-insulator-semiconductor, and a MIS (Metal-Insulator-Semiconductor) structure. May be called.
  • the different layer is not limited to being formed between the conductor 242 and the oxide 230b; for example, a case where the different layer is formed between the conductor 242 and the oxide 230c, In some cases, it is formed between the body 242 and the oxide 230b and between the conductor 242 and the oxide 230c.
  • an oxygen-deficient region may be formed between the different layer and the oxide 230b or in the vicinity of the different layer of the oxide 230b.
  • the region is a region containing a large amount of oxygen vacancies.
  • impurities such as hydrogen
  • the carrier concentration increases, and a low-resistance region may be partially formed.
  • each of the region 231a and the region 231b includes at least a part of the region. Therefore, the region 231 is a region where the carrier concentration is high and the resistance is low. The region 234 is a region having a lower carrier concentration than the region 231.
  • the greater the thickness of the different layer the higher the probability that the movement of carriers between the conductor 242 and the oxide 230 is suppressed. Further, as the thickness of the different layer increases, the region in the oxygen deficient state expands. Therefore, there is a high possibility that variations in the electrical characteristics of the transistor and reduction in the reliability of the transistor are caused.
  • the conductor 242 (the conductor 242a and the conductor 242b) preferably has a stacked structure of two or more layers.
  • the conductor 242 has the conductor 242a1 and the conductor 242b1 arranged on the side in contact with the oxide 230b, and the conductor 242a1 and the conductor 242b1 are respectively provided on the conductor 242a1 and the conductor 242b1.
  • the lower layer of the conductor 242 (the conductor 242a1 and the conductor 242b1) be formed of, for example, a conductive material having a characteristic of easily absorbing hydrogen (easy to extract) and hardly oxidizing.
  • the conductive material be formed of a conductive material having characteristics in which hydrogen in the oxide 230 is easily diffused into the layer and oxygen in the oxide 230 is hardly diffused into the layer. Accordingly, hydrogen in the oxide 230 is diffused into the layer, whereby the concentration of hydrogen in the oxide 230 is reduced, so that the transistor 200 can have stable electric characteristics. Further, oxidation of the conductor 242 and reduction in the conductivity of the conductor 242 can be suppressed.
  • the upper layer (the conductor 242a2 and the conductor 242b2) of the conductor 242 may be formed using a conductive material having higher conductivity than the lower layer (the conductor 242a1 and the conductor 242b1) of the conductor 242. preferable.
  • the upper layer of the conductor 242 is preferably formed using a conductive material having lower resistivity than the lower layer of the conductor 242.
  • the upper layer of the conductor 242 may have a property of easily absorbing hydrogen.
  • the hydrogen absorbed in the lower layer of the conductor 242 also diffuses to the upper layer of the conductor 242, so that the concentration of hydrogen in the oxide 230 can be further reduced.
  • stable electric characteristics can be given to the transistor 200.
  • the lower layer (the conductor 242a1 and the conductor 242b1) of the conductor 242 and the upper layer (the conductor 242a2 and the conductor 242b2) of the conductor 242 have the same constituent elements and the same chemical composition. However, it is preferable to use conductive materials different from each other.
  • the lower layer of the conductor 242 and the upper layer of the conductor 242 can be continuously formed without being exposed to the air environment. By forming the film without opening to the atmosphere, it is possible to prevent impurities or moisture from the atmospheric environment from adhering to the surface of the lower layer of the conductor 242, and the vicinity of the interface between the lower layer of the conductor 242 and the upper layer of the conductor 242. Can be kept clean.
  • a conductive metal nitride as the conductive material.
  • the metal nitride include a nitride containing tantalum, a nitride containing titanium, a nitride containing molybdenum, a nitride containing tungsten, a nitride containing tantalum and aluminum, a nitride containing titanium and aluminum, and the like. No. In one embodiment of the present invention, a nitride containing tantalum is particularly preferred.
  • the nitride containing tantalum preferably has a composition formula of TaNx (x is a real number greater than 0 and 1.67 or less).
  • the nitride containing tantalum may have oxygen. Therefore, the nitride containing tantalum includes metal tantalum, tantalum nitride, tantalum nitride oxide, tantalum oxynitride, and the like.
  • the resistivity of the nitride can be reduced by reducing the atomic ratio of nitrogen to tantalum. Therefore, it is preferable to use the nitride for the upper layer of the conductor 242. Thus, a semiconductor device with reduced wiring delay can be manufactured.
  • oxidation of the nitride can be suppressed. Further, the oxidation resistance of the nitride can be improved. Further, diffusion of oxygen into the nitride can be suppressed. Therefore, it is preferable to use the nitride for the lower layer of the conductor 242. Accordingly, formation of a different layer between the lower layer of the conductor 242 and the oxide 230 can be prevented, or the thickness of the different layer can be reduced. The oxidation resistance of the nitride will be described later.
  • nitride containing tantalum is a conductive material that easily absorbs hydrogen (hydrogen easily diffuses), it is suitable for the conductor 242.
  • hydrogen in the oxide 230 diffuses into the conductor 242 in heat treatment in a step after formation of a conductive film to be the conductor 242, Hydrogen concentration can be reduced. Further, formation of a different layer between the conductor 242 and the oxide 230 can be prevented, or increase in the thickness of the different layer can be suppressed. Further, even when heat treatment is performed, extraction of oxygen from the oxide 230b can be reduced, so that the transistor 200 is stable at a high temperature (a so-called thermal budget) in a manufacturing process.
  • the above-described oxygen-deficient region is a region containing a large amount of oxygen deficiency.
  • the oxide 230 including a metal oxide hydrogen in oxygen vacancies tends to be less likely to diffuse than hydrogen bonded to an oxygen atom or hydrogen existing between lattices. Therefore, the region 231 having the region in the oxygen-deficient state has more hydrogen which is difficult to diffuse than the region 234. That is, hydrogen in the region 234 is more easily diffused into the conductor 242 than hydrogen in the region 231. Therefore, the hydrogen concentration of the region 234 may be lower than the hydrogen concentration of the region 231 in some cases.
  • hydrogen diffused into the conductor 242 may stay in the conductor 242 in some cases.
  • hydrogen in the oxide 230 may be absorbed by the conductor 242 in some cases.
  • the hydrogen may bond with the nitrogen and may easily remain in the nitride.
  • hydrogen in the oxide 230 may be transmitted through the conductor 242 and released to the structure provided around the conductor 242 or to the outside of the transistor 200 in some cases.
  • the hydrogen concentration of the oxide 230 can be reduced. Therefore, favorable electrical characteristics and reliability can be given to the transistor 200.
  • the concentration of tantalum and nitrogen detected in each layer is not limited to a stepwise change in each layer, but continuously changes in a region between an upper layer and a lower layer ( Gradation). That is, the closer the region of the conductor 242 is to the region 231, the higher the atomic ratio of nitrogen to tantalum is. Therefore, the atomic ratio of nitrogen to tantalum in a region located below the conductor 242 is preferably higher than the atomic ratio of nitrogen to tantalum in a region located above the conductor 242.
  • the lower layer (conductor 242a1 and conductor 242b1) of the conductor 242 and the upper layer (conductor 242a2 and conductor 242b2) of the conductor 242 have the same constituent elements and the same chemical composition.
  • the present invention is not limited thereto, and a lower layer of the conductor 242 and an upper layer of the conductor 242 may be formed using different conductive materials.
  • the conductor 242 is provided with a conductor 242a1 and a conductor 242b1 on a side which is in contact with the oxide 230b, and the conductors 242a2 and 242b1 are provided over the conductor 242a1 and the conductor 242b1, respectively.
  • the conductor 242b2 may be provided, and a three-layer structure in which the conductor 242a3 and the conductor 242b3 are provided over the conductor 242a2 and the conductor 242b2 may be employed.
  • the conductors 242a3 and 242b3 are preferably formed of a conductive material having characteristics that hydrogen is easily absorbed (easily extracted) and hardly oxidized. . It is preferable to use a nitride containing tantalum, which has a higher atomic ratio of nitrogen to tantalum than the conductors 242a2 and 242b2. Accordingly, oxidation of the conductor 242 by oxygen in the oxide located above the conductor 242 can be suppressed.
  • the conductor 242 is formed of a conductive material having a property that hydrogen in the oxide 230 easily diffuses into the conductor 242, and a different layer is formed between the conductor 242 and the oxide 230. Is also good.
  • a different layer having a small thickness can be formed.
  • the thickness of the different layer can be set to 0.1 nm or more and 4 nm or less, more preferably, 0.5 nm or more and 3 nm or less.
  • the thickness of the different layer is determined by the difference between the position of the interface between the different layer and the oxide 230b and the position of the interface between the lower surface of the conductor 242a (conductor 242b) and the different layer. I do.
  • the thickness of the different layer may be measured by observing the cross-sectional shape of the different layer and its periphery using a transmission electron microscope (TEM) or the like.
  • TEM transmission electron microscope
  • the thickness of the different layer may be able to be calculated by performing line analysis of the composition of the different layer and its periphery by energy dispersive X-ray spectroscopy (EDX).
  • EDX energy dispersive X-ray spectroscopy
  • the depth (position) of the interface between the different layer and the oxide 230b is determined as the main component of the oxide 230b, and The depth at which the quantitative value of the metal that is not the main component of the conductor 242a (conductor 242b) is half value is set.
  • the depth (position) of the interface between the lower surface of the conductor 242a (conductor 242b) and the different layer is set to a depth at which the quantitative value of oxygen in the oxide 230b becomes a half value.
  • the thickness of the different layer can be calculated.
  • the different layer contains tantalum and oxygen, it may have insulating properties.
  • an MIS structure is formed by the conductor 242, the different layer, and the oxide 230. With such a structure, the conductor 242 and the oxide 230 are not in contact with each other, and thus the interface between the conductor 242 and the oxide 230 can be prevented from being deteriorated by heat treatment. Further, since the thickness of the different layer is small, a current easily flows between the conductor 242 and the oxide 230, so that the reliability of the transistor can be improved.
  • the conductive material included in the conductor 242 is not limited to having the property of extracting hydrogen from the oxide 230 but has the property of extracting hydrogen from at least one of the structures provided around the conductor 242. Good to do. This may reduce the hydrogen concentration in the region 234 in some cases.
  • the conductor 242 is formed by using hydrogen in the oxide 230 as a conductor. It is preferable that a layer formed of a conductive material having a property of easily diffusing into the conductor 242 and having a function of suppressing oxidation of the conductor 242 be provided between the conductor 242 and the oxide 230. By providing the layer, the structure in which the conductor 242 is not in contact with the oxide 230 can be obtained, so that the conductor 242 can suppress absorption of oxygen of the oxide 230.
  • an oxide having a function of suppressing transmission of oxygen may be provided between the conductor 242 (the conductor 242a and the conductor 242b) and the oxide 230b.
  • an oxide having a function of suppressing oxygen transmission between the conductor 242 functioning as a source electrode and a drain electrode and the oxide 230b the electric resistance between the conductor 242 and the oxide 230b can be increased. Is preferably reduced. With such a structure, electric characteristics of the transistor 200 and reliability of the transistor 200 can be improved.
  • a metal oxide containing the element M may be used.
  • the element M aluminum, gallium, yttrium, or tin is preferably used.
  • the oxide preferably has a higher concentration of the element M than the oxide 230b.
  • Gallium oxide may be used as the oxide.
  • a metal oxide such as an In-M-Zn oxide may be used.
  • the atomic ratio of the element M to In is preferably larger than the atomic ratio of the element M to In in the metal oxide used for the oxide 230b.
  • the thickness of the oxide is preferably 0.5 nm or more and 5 nm or less, more preferably 1 nm or more and 3 nm or less, and still more preferably 1 nm or more and 2 nm or less.
  • the oxide preferably has crystallinity. When the oxide has crystallinity, release of oxygen in the oxide 230 can be favorably suppressed. For example, in the case where the oxide has a crystal structure such as a hexagonal structure, release of oxygen in the oxide 230 may be suppressed in some cases.
  • the upper layer of the conductor 242 (the conductor 242a2 and the conductor 242b2) is formed using a conductive material having characteristics that hydrogen is easily absorbed and hardly oxidized.
  • the conductor 242a1 and the conductor 242b1) may be formed using a conductive material having higher conductivity than an upper layer of the conductor 242.
  • the hydrogen concentration of the oxide 230 can be reduced. Therefore, favorable electrical characteristics and reliability can be given to the transistor 200.
  • a semiconductor device with good reliability can be provided. Further, a semiconductor device having favorable electric characteristics can be provided. Further, a semiconductor device which can be miniaturized or highly integrated can be provided. Further, a semiconductor device with low power consumption can be provided.
  • ⁇ Oxidation resistance of nitride containing tantalum ⁇ Oxidation resistance of nitride containing tantalum>
  • the oxidation resistance of the nitride containing tantalum depending on the composition (x) of the nitride (TaN x ) will be described.
  • the oxidation resistance of the nitride is evaluated by the ease with which oxygen atoms are present in the nitride. Specifically, the formation energy is calculated by calculation, and the ease with which oxygen atoms are present in the nitride is evaluated.
  • the number of atoms shown in Table 1 is the number of each element included in each calculation model.
  • the k-point grid shown in Table 1 is the number of k-point grids set when performing calculations using each model.
  • the formation energy (E form (O int )) in each calculation model can be calculated using the following equation (1). Note that it can be estimated that the larger the value of E form (O int ), the harder oxygen atoms are present at the interstitial sites of the calculation model. That is, it is assumed that the larger the value of E form (O int ), the higher the oxidation resistance.
  • E (TaN x ) is the total energy of the calculation model in which no oxygen atom is added to the interstitial site
  • ⁇ (O) is the chemical potential of the oxygen atom.
  • the value of ⁇ (O) is half the value of the total energy of oxygen molecules.
  • Table 3 shows the formation energy (E form (O int )) in each calculation model calculated using Expression (1).
  • Table 3 shows that the value of E form (O int ) in the crystal model of tantalum nitride is larger than the value of E form (O int ) in the crystal model of metal tantalum. Therefore, it is estimated that the nitride containing tantalum has oxidation resistance.
  • FIGS. 3A and 3B show calculation models after the structural optimization.
  • FIG. 3A shows an oxygen atom and an atom arrangement in the vicinity thereof after performing a structure optimization on a crystal model of tantalum nitride (TaN) to which one oxygen atom is added.
  • FIG. 3B shows the oxygen atom and its atomic arrangement in the vicinity of the crystal model of tantalum nitride (Ta 3 N 5 ) to which one oxygen atom has been added, after the structure has been optimized.
  • FIG. 3A in the crystal model of tantalum nitride (TaN), it is observed that the distance between oxygen atoms and tantalum atoms is short and the distance between oxygen atoms and nitrogen atoms is long. That is, it is suggested that a bond between an oxygen atom and a tantalum atom is formed.
  • FIG. 3B suggests that a bond between an oxygen atom and a tantalum atom is formed in the crystal model of tantalum nitride (Ta 3 N 5 ), similarly to the crystal model of tantalum nitride (TaN). .
  • the insulator 214 preferably functions as an insulating barrier film that suppresses diffusion of impurities such as water and hydrogen from the substrate side into the transistor 200.
  • the insulator 214 is a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, nitric oxide molecule (N 2 O, NO, etc. NO 2), has a function of suppressing the diffusion of impurities such as copper atoms It is preferable to use an insulating material. Alternatively, it is preferable to use an insulating material having a function of suppressing diffusion of oxygen (for example, at least one of an oxygen atom and an oxygen molecule).
  • the function of suppressing the diffusion of an impurity or oxygen refers to the function of suppressing the diffusion of any one or all of the impurity or the oxygen.
  • a film having a function of suppressing diffusion of hydrogen or oxygen includes a film with low permeability to hydrogen or oxygen, a film with low permeability to hydrogen or oxygen, a film with a barrier property to hydrogen or oxygen, May be called a barrier film or the like.
  • the barrier film may be referred to as a conductive barrier film.
  • the insulator 214 aluminum oxide, silicon nitride, or the like is preferably used. Thus, diffusion of impurities such as water and hydrogen from the substrate to the transistor 200 over the insulator 214 can be suppressed. Alternatively, diffusion of oxygen contained in the insulator 224 and the like to the substrate side of the insulator 214 can be suppressed.
  • the insulator 214 may have a stacked structure of two or more layers. In that case, the structure is not limited to a laminated structure made of the same material, and may be a laminated structure made of different materials. For example, a stack of aluminum oxide and silicon nitride may be used.
  • the insulator 214 silicon nitride formed by a sputtering method is preferably used. Accordingly, the concentration of hydrogen in the insulator 214 can be reduced, and diffusion of impurities such as water and hydrogen from the substrate side to the transistor 200 side from the insulator 214 can be further suppressed.
  • the insulator 216 functioning as an interlayer film preferably has a lower dielectric constant than the insulator 214.
  • a material having a low dielectric constant as an interlayer film, parasitic capacitance generated between wirings can be reduced.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, and silicon oxide having holes Etc. may be used as appropriate.
  • the insulator 216 has a low hydrogen concentration and a region in which oxygen is present in excess of the stoichiometric composition (hereinafter, also referred to as an excess oxygen region) or oxygen released by heating (hereinafter, also referred to as excess oxygen). ) Is preferable.
  • the insulator 216 silicon oxide formed by a sputtering method is preferably used.
  • entry of hydrogen into the oxide 230 can be suppressed, or oxygen can be supplied to the oxide 230 to reduce oxygen vacancies in the oxide 230. Therefore, it is possible to provide a transistor in which fluctuation in electric characteristics is suppressed, stable electric characteristics are improved, and reliability is improved.
  • the insulator 216 may have a stacked structure.
  • an insulator similar to the insulator 214 may be provided at least in a portion in contact with a side surface of the conductor 205.
  • the conductor 205 can suppress a decrease in the amount of oxygen contained in the insulator 216.
  • the conductor 205 may function as a second gate (also referred to as a bottom gate) electrode in some cases.
  • the threshold voltage (Vth) of the transistor 200 can be controlled by changing the potential applied to the conductor 205 independently of the potential applied to the conductor 260 without changing the potential.
  • Vth of the transistor 200 can be further increased and off-state current can be reduced. Therefore, when a negative potential is applied to the conductor 205, the drain current when the potential applied to the conductor 260 is 0 V can be smaller than when no negative potential is applied.
  • the conductor 205 is arranged so as to overlap with the oxide 230 and the conductor 260.
  • the conductor 205 is preferably provided so as to be embedded in the insulator 214 or the insulator 216.
  • the conductor 205 is preferably provided to be larger than a channel formation region in the oxide 230 as illustrated in FIG. 1B.
  • the conductor 205 preferably extends in a region outside an end portion of the oxide 230 intersecting with the channel width direction. That is, it is preferable that the conductor 205 and the conductor 260 overlap with each other with the insulator interposed outside the side surface of the oxide 230 in the channel width direction.
  • the conductor 205 when the conductor 205 is provided to be large, local charging (referred to as charge-up) may be moderated in a process using plasma in a manufacturing process after the conductor 205 is formed. Note that one embodiment of the present invention is not limited to this.
  • the conductor 205 may overlap with at least the oxide 230 located between the conductor 242a and the conductor 242b.
  • the channel formation region of the oxide 230 can be electrically surrounded by the electric field of the conductor 260 functioning as the first gate and the electric field of the conductor 205 functioning as the second gate. .
  • the side surface and the periphery of the oxide 230b which is in contact with the conductor 242a and the conductor 242b which function as a source electrode and a drain electrode are in contact with the insulator 254.
  • oxygen in the insulator 254 may be supplied to the side surface and the periphery thereof or oxygen in the side surface and the periphery is prevented from diffusing to the insulator 254.
  • the side surface and the periphery can be I-shaped, similarly to the channel formation region. Note that, in this specification and the like, Form I can be treated as similar to the above-described high-purity intrinsic.
  • a structure of the transistor in which the side surface and the periphery of the transistor 230 are I-type in the same manner as the channel formation region is called a surrounded channel (S-channel) structure.
  • S-channel structure disclosed in this specification and the like is different from the Fin structure and the planar structure.
  • the conductor 205 is extended to function as a wiring. Note that this embodiment is not limited to this, and a conductor functioning as a wiring may be provided below the conductor 205. Further, the conductor 205 need not always be provided for each transistor. For example, a structure in which the conductor 205 is shared by a plurality of transistors may be employed.
  • the transistor 200 has a structure in which the first conductor of the conductor 205 and the second conductor of the conductor 205 are stacked, the present invention is not limited to this.
  • the conductor 205 may have a single-layer structure or a stacked structure of three or more layers.
  • ordinal numbers may be given in the order of formation to distinguish them.
  • the first conductor of the conductor 205 is formed of impurities such as a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, a nitrogen oxide molecule (eg, N 2 O, NO, and NO 2 ) and a copper atom. It is preferable to use a conductive material having a function of suppressing diffusion. Alternatively, it is preferable to use a conductive material having a function of suppressing diffusion of oxygen (for example, at least one of an oxygen atom and an oxygen molecule).
  • the second conductor of the conductor 205 is prevented from being oxidized to lower the conductivity. be able to.
  • the conductive material having a function of suppressing diffusion of oxygen for example, tantalum, tantalum nitride, ruthenium, ruthenium oxide, or the like is preferably used. Therefore, as the first conductor of the conductor 205, the above conductive material may be a single layer or a stacked layer.
  • the first conductor of the conductor 205 may be a stack of tantalum, tantalum nitride, ruthenium, or ruthenium oxide and titanium or titanium nitride.
  • a conductive material mainly containing tungsten, copper, or aluminum be used for the second conductor of the conductor 205.
  • the second conductor of the conductor 205 is illustrated as a single layer, the conductor 205 may have a stacked structure, for example, a stack of titanium or titanium nitride and the conductive material.
  • the insulator 222 and the insulator 224 function as a gate insulator.
  • the insulator 222 preferably has a function of suppressing diffusion of hydrogen (for example, at least one of a hydrogen atom and a hydrogen molecule). Further, the insulator 222 preferably has a function of suppressing diffusion of oxygen (for example, at least one of an oxygen atom and an oxygen molecule). For example, the insulator 222 preferably has a function of suppressing diffusion of one or both of hydrogen and oxygen than the insulator 224.
  • an insulator containing an oxide of one or both of aluminum and hafnium, which are insulating materials may be used.
  • the insulator it is preferable to use aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), or the like. In the case where the insulator 222 is formed using such a material, the insulator 222 emits oxygen from the oxide 230 to the substrate side and diffuses impurities such as hydrogen from the periphery of the transistor 200 to the oxide 230.
  • the conductor 205 can be prevented from reacting with oxygen included in the insulator 224 and the oxide 230.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to the insulator.
  • these insulators may be nitrided.
  • the insulator 222 may be formed by stacking silicon oxide, silicon oxynitride, or silicon nitride over these insulators.
  • the insulator 222 is formed of, for example, aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ), (Ba, Sr) TiO 3 (BST), or the like.
  • An insulator including a so-called high-k material may be used in a single layer or a stacked layer.
  • a problem such as a leak current may occur due to thinning of a gate insulator.
  • With the use of a high-k material for an insulator functioning as a gate insulator reduction in gate potential at the time of transistor operation can be performed while the physical thickness is maintained.
  • the insulator 224 in contact with the oxide 230 release oxygen by heating.
  • the insulator 224 silicon oxide, silicon oxynitride, or the like may be used as appropriate. By providing an insulator containing oxygen in contact with the oxide 230, oxygen vacancies in the oxide 230 can be reduced and the reliability of the transistor 200 can be improved.
  • an oxide material from which part of oxygen is released by heating as the insulator 224.
  • An oxide film from which oxygen is released by heating means that the amount of desorbed oxygen molecules is 1.0 ⁇ 10 18 molecules / cm 3 or more, preferably 1.0 ⁇ 10 19 molecules by TDS (Thermal Desorption Spectroscopy) analysis. / Cm 3 or more, more preferably 2.0 ⁇ 10 19 molecules / cm 3 or more, or 3.0 ⁇ 10 20 molecules / cm 3 or more.
  • the surface temperature of the film at the time of the TDS analysis is preferably in the range of 100 ° C to 700 ° C, or 100 ° C to 400 ° C.
  • the insulator 224 preferably has a low hydrogen concentration and an excess oxygen region or excess oxygen.
  • the insulator 224 may be provided using a material similar to that of the insulator 216.
  • the insulator 222 and the insulator 224 may have a stacked structure of two or more layers.
  • the structure is not limited to a laminated structure made of the same material, and may be a laminated structure made of different materials.
  • the oxide 230 preferably has a stacked structure of oxides having different chemical compositions.
  • the atomic ratio of the element M to the metal element serving as the main component is equal to the atomic ratio of the element M to the metal element serving as the main component in the metal oxide used for the oxide 230b. It is preferably larger than the atomic ratio.
  • the atomic ratio of the element M to In is preferably larger than that in the metal oxide used for the oxide 230b.
  • the atomic ratio of In to the element M is preferably larger than that in the metal oxide used for the oxide 230a.
  • a metal oxide that can be used for the oxide 230a or the oxide 230b can be used.
  • the oxide 230b and the oxide 230c preferably have crystallinity.
  • a CAAC-OS c-axis / aligned / crystalline / oxide / semiconductor
  • An oxide having crystallinity such as a CAAC-OS, has a high density of impurities and defects (such as oxygen vacancies), high crystallinity, and a dense structure.
  • CAAC-OS is preferably used as the oxide 230c, and the c-axis of the crystal included in the oxide 230c is preferably substantially perpendicular to the formation surface or the upper surface of the oxide 230c.
  • the CAAC-OS has a property of easily moving oxygen in a direction perpendicular to the c-axis. Therefore, oxygen contained in the oxide 230c can be efficiently supplied to the oxide 230b.
  • the lower ends of the conduction bands of the oxides 230a and 230c are preferably closer to the vacuum level than the lower ends of the conduction bands of the oxide 230b.
  • the electron affinity of the oxide 230a and the oxide 230c is preferably smaller than the electron affinity of the oxide 230b.
  • a metal oxide that can be used for the oxide 230a is preferably used as the oxide 230c.
  • the main path of the carriers is the oxide 230b.
  • the lower end of the conduction band changes gradually.
  • the bottom of the conduction band at the junction of the oxide 230a, the oxide 230b, and the oxide 230c can be said to be continuously changed or continuously joined.
  • the density of defect states of the mixed layer formed at the interface between the oxide 230a and the oxide 230b and the interface between the oxide 230b and the oxide 230c may be reduced.
  • the oxide 230a and the oxide 230b and the oxide 230b and the oxide 230c each have a common element other than oxygen as a main component, a mixed layer with a low density of defect states can be formed.
  • the oxide 230b is an In-Ga-Zn oxide
  • an In-Ga-Zn oxide, a Ga-Zn oxide, gallium oxide, or the like may be used as the oxide 230a and the oxide 230c.
  • the above atomic ratio is not limited to the atomic ratio of the formed metal oxide, and the atomic ratio of a sputtering target used for forming the metal oxide is used. It may be.
  • the density of defect states at the interface between the oxide 230a and the oxide 230b and the interface between the oxide 230b and the oxide 230c can be reduced. Therefore, the influence of carrier scattering due to interface scattering is small, and the transistor 200 can have high on-state current and high frequency characteristics.
  • the oxide 230c may have a stacked structure of two or more layers. For example, a first oxide of the oxide 230c and a second oxide of the oxide 230c provided over the first oxide of the oxide 230c may be included.
  • the first oxide of the oxide 230c preferably contains at least one of the metal elements constituting the metal oxide used for the oxide 230b, and more preferably contains all of the metal elements.
  • an In-Ga-Zn oxide is used as the first oxide 230c
  • an In-Ga-Zn oxide, a Ga-Zn oxide, or an oxide is used as the second oxide 230c.
  • Gallium is preferably used. Accordingly, the density of defect states at the interface between the oxide 230b and the first oxide 230c can be reduced.
  • the second oxide of the oxide 230c is preferably a metal oxide that suppresses diffusion or transmission of oxygen more than the first oxide of the oxide 230c.
  • the second oxide of the oxide 230c between the insulator 250 and the first oxide of the oxide 230c, diffusion of oxygen contained in the insulator 280 to the insulator 250 is suppressed. be able to. Therefore, the oxygen is easily supplied to the oxide 230b through the first oxide of the oxide 230c.
  • the lower end of the conduction band of the second oxide of the oxides 230a and 230c is preferably closer to the vacuum level than the lower end of the conduction band of the first oxide of the oxides 230b and 230c.
  • the electron affinity of the second oxide of the oxide 230a and the oxide 230c is preferably smaller than the electron affinity of the first oxide of the oxide 230b and the oxide 230c.
  • the second oxide of the oxide 230c is a metal oxide that can be used for the oxide 230a
  • the first oxide of the oxide 230c is a metal oxide that can be used for the oxide 230b. It is preferable to use
  • a main path of the carrier may be a first oxide of the oxide 230b and the oxide 230c in some cases.
  • the atomic ratio of In to the metal element which is the main component is smaller than that of the metal oxide used for the first oxide of the oxide 230c.
  • In can be suppressed from diffusing to the insulator 250 side. Since the insulator 250 functions as a gate insulator, when In is mixed into the insulator 250 or the like, the transistor has poor characteristics. Therefore, by forming the oxide 230c to have a stacked structure, a highly reliable semiconductor device can be provided.
  • the conductor 242 it is preferable to use the above-described conductive metal nitride.
  • the metal nitride include a nitride containing tantalum, a nitride containing titanium, a nitride containing molybdenum, a nitride containing tungsten, a nitride containing tantalum and aluminum, a nitride containing titanium and aluminum, and the like. No. In particular, a nitride containing tantalum is preferable.
  • ruthenium oxide, ruthenium nitride, an oxide containing strontium and ruthenium, an oxide containing lanthanum and nickel, or the like may be used. These materials are preferable because they are conductive materials that are difficult to oxidize or materials that maintain conductivity even when oxygen is absorbed.
  • the insulator 254 is formed on the top surface and the side surface of the conductor 242a, the top surface and the side surface of the conductor 242b, the side surface of the oxide 230a, the side surface of the oxide 230b, and part of the top surface of the insulator 224. It is preferable to touch. With such a structure, the insulator 280 is separated from the insulator 224, the oxide 230a, and the oxide 230b by the insulator 254.
  • the insulator 254 preferably has a function of suppressing diffusion of one or both of hydrogen and oxygen.
  • the insulator 254 preferably has a function of suppressing diffusion of one or both of hydrogen and oxygen than the insulator 224 and the insulator 280.
  • diffusion of hydrogen contained in the insulator 280 into the oxide 230a and the oxide 230b can be suppressed.
  • diffusion of impurities such as water and hydrogen from the outside to the insulator 224 and the oxide 230 is suppressed. can do.
  • favorable electric characteristics and reliability can be given to the transistor 200.
  • the insulator 254 is preferably formed by a sputtering method.
  • oxygen can be added to the insulator 224 in the vicinity of the region in contact with the insulator 254.
  • oxygen can be supplied from the region into the oxide 230 through the insulator 224.
  • the insulator 254 has a function of suppressing diffusion of oxygen upward, diffusion of oxygen from the oxide 230 to the insulator 280 can be prevented.
  • the insulator 222 has a function of suppressing diffusion of oxygen downward, diffusion of oxygen from the oxide 230 to the substrate side can be prevented.
  • oxygen is supplied to the channel formation region of the oxide 230.
  • oxygen vacancies in the oxide 230 can be reduced and normally on state of the transistor can be suppressed.
  • the insulator 254 for example, an insulator containing an oxide of one or both of aluminum and hafnium may be formed.
  • the insulator 254 is preferably formed by an atomic layer deposition (ALD: Atomic Layer Deposition) method. Since the ALD method is a film formation method with good coverage, formation of a step or the like due to unevenness of the insulator 254 can be prevented.
  • ALD Atomic Layer Deposition
  • an insulator containing aluminum nitride for example, may be used.
  • a film having excellent insulating properties and excellent heat conductivity can be formed, so that heat dissipation of heat generated when the transistor 200 is driven can be increased.
  • silicon nitride, silicon nitride oxide, or the like can be used.
  • an oxide containing gallium may be used as the insulator 254.
  • An oxide containing gallium is preferable because it may have a function of suppressing diffusion of one or both of hydrogen and oxygen.
  • gallium oxide, gallium zinc oxide, indium gallium zinc oxide, or the like can be used as the oxide containing gallium.
  • the ratio of the number of atoms of gallium to indium is preferably larger. By increasing the atomic ratio, the insulating property of the oxide can be increased.
  • the insulator 254 can have a multilayer structure of two or more layers.
  • the lower layer and the upper layer of the insulator 254 can be formed using the above method. The same method may be used, or different methods may be used.
  • a lower layer of the insulator 254 may be formed by a sputtering method in an atmosphere containing oxygen and then an upper layer of the insulator 254 may be formed by an ALD method. Since the ALD method is a film formation method with good coverage, it is possible to prevent a step from being formed due to unevenness of the first layer.
  • the above materials can be used for the lower layer and the upper layer of the insulator 254, and the lower layer and the upper layer of the insulator 254 may be the same material or different materials.
  • a stacked structure of silicon oxide, silicon oxynitride, silicon nitride oxide, or silicon nitride and an insulator having a function of suppressing transmission of impurities such as hydrogen and oxygen can be employed.
  • an insulator having a function of suppressing transmission of impurities such as hydrogen and oxygen for example, an insulator containing an oxide of one or both of aluminum and hafnium can be used.
  • the insulator 250 functions as a gate insulator.
  • the insulator 250 is preferably provided in contact with at least a part of the oxide 230c.
  • the insulator 250 includes silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, silicon oxide having holes, and the like. Can be used. In particular, silicon oxide and silicon oxynitride are preferable because they are stable against heat.
  • the insulator 250 is preferably formed using an insulator from which oxygen is released by heating.
  • an insulator from which oxygen is released by heating As an insulator 250 in contact with at least part of the oxide 230c, oxygen is effectively supplied to a channel formation region of the oxide 230b, Oxygen vacancies in the channel formation region can be reduced. Therefore, it is possible to provide a transistor in which fluctuation in electric characteristics is suppressed, stable electric characteristics are improved, and reliability is improved.
  • the concentration of impurities such as water and hydrogen in the insulator 250 is preferably reduced.
  • the thickness of the insulator 250 is preferably greater than or equal to 1 nm and less than or equal to 20 nm.
  • a metal oxide may be provided between the insulator 250 and the conductor 260. It is preferable that the metal oxide suppress diffusion of oxygen from the insulator 250 to the conductor 260. By providing a metal oxide that suppresses diffusion of oxygen, diffusion of oxygen from the insulator 250 to the conductor 260 is suppressed. That is, a decrease in the amount of oxygen supplied to the oxide 230 can be suppressed. Further, oxidation of the conductor 260 due to oxygen of the insulator 250 can be suppressed.
  • the metal oxide may function as part of a gate insulator in some cases. Therefore, in the case where silicon oxide, silicon oxynitride, or the like is used for the insulator 250, it is preferable that the metal oxide be a high-k metal oxide having a high relative dielectric constant.
  • the gate insulator has a stacked structure of the insulator 250 and the metal oxide, a stacked structure which is stable against heat and has a high relative dielectric constant can be obtained. Therefore, it is possible to reduce the gate potential applied during the operation of the transistor while maintaining the physical thickness of the gate insulator. Further, the equivalent oxide thickness (EOT) of the insulator functioning as a gate insulator can be reduced.
  • EOT equivalent oxide thickness
  • one or a metal oxide containing one or more selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, magnesium, and the like can be used.
  • an insulator containing an oxide of one or both of aluminum and hafnium is preferably used.
  • the metal oxide may have a function as a part of the first gate electrode.
  • an oxide semiconductor that can be used as the oxide 230 can be used as the metal oxide.
  • the conductor 260 by a sputtering method, the electric resistance of the metal oxide can be reduced and the metal oxide can be used as the conductor.
  • on-state current of the transistor 200 can be improved without reducing the effect of an electric field from the conductor 260.
  • the leakage current between the conductor 260 and the oxide 230 Can be suppressed.
  • the physical distance between the conductor 260 and the oxide 230, and the electric field strength applied from the conductor 260 to the oxide 230 It can be easily adjusted appropriately.
  • the conductor 260 preferably includes a conductor 260a and a conductor 260b disposed on the conductor 260a.
  • the conductor 260a is preferably arranged so as to surround the bottom and side surfaces of the conductor 260b.
  • the conductor 260a is preferably formed using a conductive material having a function of suppressing diffusion of impurities such as a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, a nitrogen oxide molecule, and a copper atom.
  • a conductive material having a function of suppressing diffusion of oxygen for example, at least one of an oxygen atom and an oxygen molecule.
  • the conductor 260a has a function of suppressing diffusion of oxygen, it is possible to prevent the conductor 260b from being oxidized by the oxygen contained in the insulator 250 and lowering the conductivity.
  • the conductive material having a function of suppressing diffusion of oxygen for example, tantalum, tantalum nitride, ruthenium, ruthenium oxide, or the like is preferably used.
  • the conductor 260 also functions as a wiring, a conductor having high conductivity is preferably used.
  • the conductor 260b can be formed using a conductive material mainly containing tungsten, copper, or aluminum.
  • the conductor 260b may have a stacked structure, for example, a stacked structure of titanium, titanium nitride, and the above conductive material.
  • the conductor 260 is shown as a two-layer structure of the conductor 260a and the conductor 260b; however, the conductor 260 may have a single-layer structure or a stacked structure of three or more layers.
  • the conductor 260 is formed in a self-aligned manner so as to fill an opening formed in the insulator 280 or the like. By forming the conductor 260 in this manner, the conductor 260 can be reliably arranged in a region between the conductor 242a and the conductor 242b without alignment.
  • the upper surface of the conductor 260 substantially matches the upper surface of the insulator 250 and the upper surface of the oxide 230c.
  • the bottom surface of the region of the conductor 260 where the conductor 260 does not overlap with the oxide 230b is preferably lower than the bottom surface of the oxide 230b.
  • the conductor 260 functioning as a gate electrode covers the side surface and the upper surface of the channel formation region of the oxide 230b with the insulator 250 or the like interposed therebetween, so that the electric field of the conductor 260 reduces the channel formation region of the oxide 230b. It becomes easy to act on the whole. Thus, the on-state current of the transistor 200 can be increased and frequency characteristics can be improved.
  • Is T1 and T1 is 0 nm or more and 100 nm or less, preferably 3 nm or more and 50 nm or less, more preferably 5 nm or more and 20 nm or less.
  • the insulator 280 is provided over the insulator 224, the oxide 230a, the oxide 230b, and the conductor 242 with the insulator 254 interposed therebetween. Further, the upper surface of the insulator 280 may be planarized.
  • the insulator 280 functioning as an interlayer film preferably has a low dielectric constant.
  • a material having a low dielectric constant as an interlayer film, parasitic capacitance generated between wirings can be reduced.
  • the insulator 280 is preferably provided using, for example, the same material as the insulator 216.
  • silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • a material such as silicon oxide, silicon oxynitride, or silicon oxide having a hole is preferable because a region containing oxygen which is released by heating can be easily formed.
  • the concentration of impurities such as water and hydrogen in the insulator 280 be reduced.
  • the insulator 280 preferably has a low hydrogen concentration and an excess oxygen region or excess oxygen.
  • the insulator 280 may be provided using a material similar to that of the insulator 216. Note that the insulator 280 may have a stacked structure of two or more layers.
  • the insulator 274 preferably functions as an insulating barrier film for preventing impurities such as water and hydrogen from diffusing into the insulator 280 from above.
  • the insulator 274 preferably has a low hydrogen concentration and a function of suppressing diffusion of hydrogen, like the insulator 214 and the like.
  • the insulator 274 preferably contacts each of the upper surfaces of the conductor 260, the insulator 250, and the oxide 230c. Accordingly, entry of impurities such as hydrogen contained in the insulator 281 or the like into the insulator 250 can be suppressed. Therefore, an adverse effect on electrical characteristics of the transistor and reliability of the transistor can be suppressed.
  • the insulator 281 functioning as an interlayer film be provided over the insulator 274.
  • the insulator 281 preferably has a low dielectric constant, like the insulator 216 and the like.
  • the insulator 281 preferably has a reduced concentration of impurities such as water and hydrogen in the film, like the insulator 224 and the like.
  • the conductors 240a and 240b are arranged in the openings formed in the insulator 281, the insulator 274, the insulator 280, and the insulator 254.
  • the conductor 240a and the conductor 240b are provided to face each other with the conductor 260 interposed therebetween. Note that the top surfaces of the conductor 240a and the conductor 240b may be flush with the top surface of the insulator 281.
  • an insulator 241a is provided in contact with a side wall of the opening of the insulator 281, the insulator 274, the insulator 280, and the insulator 254, and a conductor 240a is formed in contact with a side surface of the insulator 241a.
  • the conductor 242a is located at least at a part of the bottom of the opening, and the conductor 240a is in contact with the conductor 242a.
  • an insulator 241b is provided in contact with a side wall of the opening of the insulator 281, the insulator 274, the insulator 280, and the insulator 254, and a conductor 240b is formed in contact with a side surface of the insulator 241b.
  • a conductor 242b is located at least at a part of the bottom of the opening, and the conductor 240b is in contact with the conductor 242b.
  • the conductor 240a and the conductor 240b be formed using a conductive material mainly containing tungsten, copper, or aluminum.
  • the conductor 240a and the conductor 240b may have a stacked structure.
  • the transistor 200 has a structure in which the conductor 240a and the conductor 240b are provided as a two-layer stacked structure, the present invention is not limited to this.
  • a structure in which the conductor 240 is provided as a single layer or a stacked structure of three or more layers may be employed.
  • the conductor 240a is in contact with the conductor 242, and is in contact with the insulator 254, the insulator 280, the insulator 274, and the insulator 281 through the insulator 241.
  • a conductive material having a function of suppressing transmission of impurities such as water and hydrogen for the conductor.
  • a conductive material having a function of suppressing transmission of impurities such as water and hydrogen may be used in a single layer or a stacked layer.
  • oxygen added to the insulator 280 can be prevented from being absorbed by the conductor 240a and the conductor 240b.
  • diffusion of impurities such as water and hydrogen included in a layer above the insulator 281 to the oxide 230 through the conductor 240a and the conductor 240b can be suppressed.
  • an insulator which can be used for the insulator 214, the insulator 254, or the like may be used, for example. Since the insulators 241a and 241b are provided in contact with the insulator 254, impurities such as water and hydrogen contained in the insulator 280 and the like diffuse into the oxide 230 through the conductors 240a and 240b. Can be suppressed. In addition, oxygen contained in the insulator 280 can be prevented from being absorbed by the conductor 240a and the conductor 240b.
  • a conductor functioning as a wiring may be provided in contact with the upper surface of the conductor 240a and the upper surface of the conductor 240b.
  • a conductive material containing tungsten, copper, or aluminum as a main component is preferably used.
  • the conductor may have a stacked structure, for example, a stacked structure of titanium or titanium nitride and the above conductive material. Note that the conductor may be formed so as to be embedded in an opening provided in the insulator.
  • the resistivity is 1.0 ⁇ 10 13 ⁇ cm or more and 1.0 ⁇ 10 15 ⁇ cm or less, preferably 5.0 ⁇ 10 13 ⁇ cm or more and 5.0 ⁇ 10 14 so as to cover the conductor. It is preferable to provide an insulator of ⁇ cm or less. By providing an insulator having the above-described resistivity over the conductor, the insulator disperses electric charge accumulated between wirings of the transistor 200, the conductor, and the like while maintaining insulating properties. In addition, it is possible to suppress defective characteristics and electrostatic breakdown of a transistor due to the electric charge and an electronic device including the transistor, which is preferable.
  • an insulator substrate As a substrate over which the transistor 200 is formed, an insulator substrate, a semiconductor substrate, or a conductor substrate may be used, for example.
  • the insulator substrate include a glass substrate, a quartz substrate, a sapphire substrate, a stabilized zirconia substrate (such as a yttria-stabilized zirconia substrate), and a resin substrate.
  • the semiconductor substrate include a semiconductor substrate made of silicon and germanium, and a compound semiconductor substrate made of silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide, and gallium oxide.
  • a semiconductor substrate having an insulator region inside the above-described semiconductor substrate for example, an SOI (Silicon On Insulator) substrate.
  • the conductor substrate include a graphite substrate, a metal substrate, an alloy substrate, and a conductive resin substrate.
  • a substrate including a metal nitride, a substrate including a metal oxide, and the like are given.
  • a substrate provided with a conductor or a semiconductor on an insulator substrate a substrate provided with a conductor or an insulator on a semiconductor substrate, a substrate provided with a semiconductor or an insulator on a conductor substrate, and the like.
  • a substrate in which an element is provided may be used.
  • Elements provided on the substrate include a capacitor, a resistor, a switch, a light-emitting element, a storage element, and the like.
  • Insulator examples include oxides, nitrides, oxynitrides, nitrided oxides, metal oxides, metal oxynitrides, and metal nitrided oxides having insulating properties.
  • a high-k material is used for an insulator functioning as a gate insulator, a voltage can be reduced during operation of a transistor while a physical thickness is maintained.
  • a material having a low relative dielectric constant for an insulator functioning as an interlayer film parasitic capacitance generated between wirings can be reduced. Therefore, a material may be selected according to the function of the insulator.
  • Examples of the insulator having a high relative dielectric constant include gallium oxide, hafnium oxide, zirconium oxide, an oxide containing aluminum and hafnium, an oxynitride containing aluminum and hafnium, an oxide containing silicon and hafnium, and silicon and hafnium. Oxynitride or nitride containing silicon and hafnium.
  • Insulators having a low relative dielectric constant include silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide added with fluorine, silicon oxide added with carbon, silicon oxide added with carbon and nitrogen, and voids. There is silicon oxide having a hole, resin, or the like.
  • a transistor including an oxide semiconductor is surrounded by an insulator having a function of suppressing transmission of impurities such as hydrogen and oxygen (such as the insulator 214, the insulator 222, the insulator 254, and the insulator 274).
  • impurities such as hydrogen and oxygen
  • the electrical characteristics of the transistor can be stabilized.
  • the insulator having a function of suppressing transmission of impurities such as hydrogen and oxygen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, and zirconium.
  • Lanthanum, neodymium, hafnium, or an insulator containing tantalum may be used as a single layer or a stacked layer.
  • an insulator having a function of suppressing transmission of impurities such as hydrogen and oxygen
  • a metal oxide such as tantalum oxide or a metal nitride such as aluminum nitride, silicon nitride oxide, or silicon nitride can be used.
  • the insulator functioning as a gate insulator is preferably an insulator having a region containing oxygen which is released by heating.
  • the oxide 230 oxygen vacancies in the oxide 230 can be compensated.
  • Conductor Aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, strontium, lanthanum It is preferable to use a metal element selected from the above, an alloy containing the above-described metal element as a component, an alloy in which the above-described metal elements are combined, or the like.
  • tantalum nitride, titanium nitride, tungsten nitride, nitride containing titanium and aluminum, nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxide containing strontium and ruthenium, oxide containing lanthanum and nickel, and the like Preferably, it is used.
  • tantalum nitride, titanium nitride, nitride containing titanium and aluminum, nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxide containing strontium and ruthenium, and oxide containing lanthanum and nickel are not easily oxidized.
  • a conductive material or a material that maintains conductivity even when oxygen is absorbed is preferable.
  • a semiconductor having high electric conductivity represented by polycrystalline silicon containing an impurity element such as phosphorus, or a silicide such as nickel silicide may be used.
  • a plurality of conductive layers formed using the above materials may be stacked.
  • a stacked structure in which the above-described material containing a metal element and a conductive material containing oxygen are combined may be employed.
  • a stacked structure in which the above-described material containing a metal element and a conductive material containing nitrogen are combined may be employed.
  • a stacked structure of a combination of the above-described material containing a metal element, a conductive material containing oxygen, and a conductive material containing nitrogen may be used.
  • a stacked structure in which the above-described material containing a metal element and a conductive material containing oxygen are used for a conductor functioning as a gate electrode is used.
  • a conductive material containing oxygen is preferably provided on the channel formation region side.
  • a conductive material containing a metal element and oxygen contained in a metal oxide in which a channel is formed is preferably used.
  • a conductive material containing the above-described metal element and nitrogen may be used.
  • a conductive material containing nitrogen such as titanium nitride or tantalum nitride may be used.
  • indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, and silicon were added.
  • Indium tin oxide may be used.
  • indium gallium zinc oxide containing nitrogen may be used.
  • metal oxide As the oxide 230, a metal oxide that functions as an oxide semiconductor is preferably used. Hereinafter, metal oxides applicable to the oxide 230 according to the present invention will be described.
  • the metal oxide preferably contains at least indium or zinc. In particular, it preferably contains indium and zinc. In addition, gallium, yttrium, tin, and the like are preferably contained in addition to these. Further, one or more kinds selected from boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium and the like may be contained.
  • the metal oxide is an In-M-Zn oxide containing indium, the element M, and zinc is considered.
  • the element M is aluminum, gallium, yttrium, or tin.
  • Other elements applicable to the element M include boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, and magnesium.
  • a combination of a plurality of the aforementioned elements may be used as the element M.
  • a metal oxide containing nitrogen may be collectively referred to as a metal oxide. Further, a metal oxide containing nitrogen may be referred to as metal oxynitride.
  • An oxide semiconductor (metal oxide) is classified into a single crystal oxide semiconductor and a non-single-crystal oxide semiconductor.
  • a non-single-crystal oxide semiconductor for example, a CAAC-OS, a polycrystalline oxide semiconductor, an nc-OS (nanocrystalline oxide semiconductor), a pseudo-amorphous oxide semiconductor (a-like OS: amorphous-like oxide semiconductor), And an amorphous oxide semiconductor.
  • the CAAC-OS has a c-axis orientation and a crystal structure in which a plurality of nanocrystals are connected in an ab plane direction and has a strain.
  • the strain refers to a region where the orientation of the lattice arrangement changes between a region where the lattice arrangement is uniform and a region where another lattice arrangement is uniform in a region where a plurality of nanocrystals are connected.
  • Nanocrystals are basically hexagonal, but are not limited to regular hexagons, and may be non-regular hexagons.
  • distortion may have a lattice arrangement such as a pentagon and a heptagon.
  • a lattice arrangement such as a pentagon and a heptagon.
  • the CAAC-OS is a layered crystal in which a layer containing indium and oxygen (hereinafter, an In layer) and a layer containing elements M, zinc, and oxygen (hereinafter, a (M, Zn) layer) are stacked. It tends to have a structure (also called a layered structure).
  • indium and the element M can be replaced with each other, and when the element M in the (M, Zn) layer is replaced with indium, it can also be referred to as an (In, M, Zn) layer.
  • indium in the In layer is replaced with the element M, it can be referred to as an (In, M) layer.
  • CAAC-OS is a metal oxide with high crystallinity.
  • the CAAC-OS it is difficult to confirm a clear crystal grain boundary; thus, it can be said that electron mobility due to the crystal grain boundary is not easily reduced.
  • the crystallinity of the metal oxide may be reduced due to entry of impurities, generation of defects, or the like; therefore, the CAAC-OS can be regarded as a metal oxide with few impurities and defects (such as oxygen vacancies). Therefore, a metal oxide having a CAAC-OS has stable physical properties. Therefore, the metal oxide including the CAAC-OS is resistant to heat and has high reliability.
  • the nc-OS has a periodic atomic arrangement in a minute region (for example, a region from 1 nm to 10 nm inclusive, particularly a region from 1 nm to 3 nm inclusive).
  • a minute region for example, a region from 1 nm to 10 nm inclusive, particularly a region from 1 nm to 3 nm inclusive.
  • the nc-OS may not be distinguished from an a-like @ OS or an amorphous oxide semiconductor depending on an analysis method.
  • an In—Ga—Zn oxide which is a kind of metal oxide containing indium, gallium, and zinc, may have a stable structure by being formed using the above-described nanocrystal. is there.
  • IGZO tends to be difficult to grow in the air, it is preferable to use a smaller crystal (for example, the above-described nanocrystal) than a large crystal (here, a crystal of several mm or a crystal of several cm).
  • a smaller crystal for example, the above-described nanocrystal
  • a large crystal here, a crystal of several mm or a crystal of several cm.
  • it may be structurally stable.
  • ⁇ A-like ⁇ OS is a metal oxide having a structure between an nc-OS and an amorphous oxide semiconductor.
  • a-like @ OS has voids or low density regions. That is, a-like @ OS has lower crystallinity than the nc-OS and the CAAC-OS.
  • Oxide semiconductors have various structures, each having different characteristics.
  • the oxide semiconductor of one embodiment of the present invention may include two or more of an amorphous oxide semiconductor, a polycrystalline oxide semiconductor, an a-like @ OS, an nc-OS, and a CAAC-OS.
  • a defect level or oxygen vacancy may be formed in some cases. Accordingly, when an impurity is mixed into a channel formation region of an oxide semiconductor, electric characteristics of a transistor including the oxide semiconductor are likely to be changed and reliability may be deteriorated in some cases. In addition, when oxygen vacancies are included in the channel formation region, the transistor tends to have normally-on characteristics.
  • the defect level may include a trap level.
  • the charge trapped in the trap level of the metal oxide takes a long time to disappear, and may behave like a fixed charge. Therefore, a transistor including a metal oxide with a high trap state density in a channel formation region may have unstable electric characteristics in some cases.
  • crystallinity of the channel formation region may be reduced, or crystallinity of an oxide provided in contact with the channel formation region may be reduced.
  • the stability or reliability of the transistor tends to deteriorate.
  • the crystallinity of the oxide provided in contact with the channel formation region is low, an interface state may be formed and the stability or reliability of the transistor may be deteriorated.
  • the impurities include hydrogen, nitrogen, an alkali metal, an alkaline earth metal, iron, nickel, and silicon.
  • the concentration of the impurity obtained by SIMS in the channel formation region of the oxide semiconductor and its vicinity is set to 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less. I do.
  • the concentration of the impurity obtained by elemental analysis using EDX is set to 1.0 atomic% or less. Note that in the case where an oxide containing the element M is used as the oxide semiconductor, the concentration ratio of the impurity to the element M in the channel formation region of the oxide semiconductor and the vicinity thereof is less than 0.10, preferably 0.05 Less than.
  • the concentration of the element M used for calculating the concentration ratio may be the same region as the region where the impurity concentration is calculated, or may be the concentration in the oxide semiconductor.
  • a metal oxide with a reduced impurity concentration has a low density of defect states, so that the density of trap states may be low.
  • FIGS. 4A, 5A, 6A, 7A, 8A, 9A, 10A, and 11A show top views.
  • 4B, 5B, 6B, 7B, 8B, 9B, 10B, and 11B are FIGS. 4A, 5A, 6A, 7A, 8A, 9A, and 10A, respectively.
  • 11A is a cross-sectional view corresponding to a portion indicated by a dashed line A1-A2 in FIG. 11A, and is also a cross-sectional view of the transistor 200 in the channel length direction.
  • 4C, 5C, 6C, 7C, 8C, 9C, 10C, and 11C are FIGS. 4A, 5A, 6A, 7A, 8A, 9A, and 10A, respectively.
  • 11A is a cross-sectional view corresponding to a portion indicated by a dashed line A3-A4 in FIG. 11A, and is also a cross-sectional view of the transistor 200 in the channel width direction. Note that in the top views of FIGS. 4A, 5A, 6A, 7A, 8A, 9A, 10A, and 11A, some elements are omitted for clarity.
  • a substrate (not shown) is prepared, and an insulator 214 is formed over the substrate.
  • the insulator 214 is formed by a sputtering method, a chemical vapor deposition (CVD) method, a molecular beam epitaxy (MBE) method, a pulsed laser deposition (PLD) method, or a pulsed laser deposition (PLD) method. It can be performed using such as.
  • the CVD method can be classified into a plasma CVD (Plasma Enhanced CVD) method using plasma, a thermal CVD (TCVD: Thermal CVD) method using heat, an optical CVD (Photo CVD) method using light, and the like. Further, the method can be classified into a metal CVD (MCVD: Metal CVD) method and an organic metal CVD (MOCVD: Metal Organic CVD) method depending on a used raw material gas.
  • a plasma CVD Pullasma Enhanced CVD
  • TCVD Thermal CVD
  • Photo CVD Photo CVD
  • MCVD Metal CVD
  • MOCVD Metal Organic CVD
  • the thermal CVD method is a film formation method capable of reducing plasma damage to an object to be processed because plasma is not used.
  • a wiring, an electrode, an element (eg, a transistor or a capacitor) included in a semiconductor device may be charged up by receiving charge from plasma. At this time, the accumulated charges may destroy wirings, electrodes, elements, and the like included in the semiconductor device.
  • a thermal CVD method that does not use plasma, such plasma damage does not occur, so that the yield of semiconductor devices can be increased.
  • a plasma film having few defects can be obtained because plasma damage does not occur during film formation.
  • the ALD method utilizes the self-controlling property of atoms and can deposit atoms one by one, so that an extremely thin film can be formed, a film can be formed on a structure having a high aspect ratio, There are effects such as film formation with few defects such as holes, film formation with excellent coverage, and film formation at a low temperature.
  • the ALD method also includes a PEALD (Plasma Enhanced ALD) method using plasma. Utilization of plasma makes it possible to form a film at a lower temperature, which is preferable in some cases.
  • Some precursors used in the ALD method contain impurities such as carbon. Therefore, a film formed by an ALD method may contain more impurities such as carbon than a film formed by another film formation method.
  • the impurities can be quantified by using X-ray photoelectron spectroscopy (XPS: X-ray @ Photoelectron @ Spectroscopy).
  • the CVD method and the ALD method are different from the film formation method in which particles emitted from a target or the like are deposited, and are film formation methods in which a film is formed by a reaction on the surface of a processing object. Therefore, the film formation method is less affected by the shape of the object to be processed and has good step coverage.
  • the ALD method has excellent step coverage and excellent thickness uniformity, and thus is suitable for covering the surface of an opening having a high aspect ratio.
  • the ALD method since the ALD method has a relatively low film formation rate, it may be preferable to use the ALD method in combination with another film formation method such as a CVD method with a high film formation rate.
  • the composition of the obtained film can be controlled by the flow rate ratio of the source gas.
  • a film having an arbitrary composition can be formed depending on a flow rate ratio of a source gas.
  • a film whose composition is continuously changed can be formed by changing the flow ratio of the source gas while forming the film.
  • the insulator 214 an aluminum oxide film is formed by a sputtering method. Further, the insulator 214 may have a multilayer structure.
  • an insulator 216 is formed over the insulator 214.
  • the insulator 216 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • silicon oxynitride is formed as the insulator 216 by a CVD method.
  • an opening reaching the insulator 214 is formed in the insulator 216.
  • the opening includes, for example, a groove and a slit. In some cases, a region where an opening is formed is referred to as an opening.
  • the opening may be formed by wet etching, but dry etching is more preferable for fine processing.
  • an insulator which functions as an etching stopper film when the insulator 216 is etched to form a groove is preferably selected.
  • the insulator 214 may be formed using silicon nitride, aluminum oxide, or hafnium oxide.
  • a capacitively coupled plasma (CCP) etching apparatus having parallel plate electrodes can be used.
  • the capacitively coupled plasma etching apparatus having the parallel plate type electrode may be configured to apply a high frequency voltage to one of the parallel plate type electrodes.
  • a configuration in which a plurality of different high-frequency voltages are applied to one of the parallel plate electrodes may be employed.
  • a configuration in which a high-frequency voltage having the same frequency is applied to each of the parallel plate electrodes may be employed.
  • a configuration in which high-frequency voltages having different frequencies are applied to the respective parallel plate electrodes may be employed.
  • a dry etching apparatus having a high-density plasma source can be used.
  • ICP inductively coupled plasma
  • a conductive film to be a first conductor of the conductor 205 is formed.
  • the conductive film preferably includes a conductor having a function of suppressing transmission of oxygen.
  • a conductor having a function of suppressing transmission of oxygen for example, tantalum nitride, tungsten nitride, titanium nitride, or the like can be used.
  • a stacked film of a conductor having a function of suppressing oxygen transmission and tantalum, tungsten, titanium, molybdenum, aluminum, copper, or a molybdenum tungsten alloy can be used.
  • the conductive film can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a tantalum nitride film or a film in which titanium nitride is stacked over tantalum nitride is formed by a sputtering method as a conductive film serving as a first conductor of the conductor 205.
  • a conductive film to be the second conductor of the conductor 205 is formed over the conductive film to be the first conductor of the conductor 205.
  • the conductive film can be formed by a plating method, a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. In this embodiment mode, tungsten is formed as the conductive film.
  • part of the conductive film to be the first conductor of the conductor 205 and part of the conductive film to be the second conductor of the conductor 205 is removed.
  • the insulator 216 is exposed.
  • the conductive film serving as the first conductor of the conductor 205 and the conductive film serving as the second conductor of the conductor 205 remain only in the opening. Accordingly, the conductor 205 including the first conductor of the conductor 205 and the second conductor of the conductor 205 with a flat top surface can be formed (see FIGS. 4A to 4C).
  • a part of the second conductor of the conductor 205 is removed, a groove is formed in the second conductor of the conductor 205, and the conductor is embedded in the groove.
  • a step of forming a conductive film over the insulator 205 and the insulator 216 and performing a CMP process may be performed. By the CMP treatment, part of the conductive film is removed, and the insulator 216 is exposed. Note that part of the second conductor of the conductor 205 is preferably removed by a dry etching method or the like.
  • the conductor 205 including the conductive film and having a flat top surface can be formed.
  • the conductor 205 By improving the planarity of the upper surfaces of the insulator 216 and the conductor 205, crystallinity of the oxides 230a, 230b, and 230c can be improved.
  • the conductive film is preferably formed using a material similar to that of the first conductor of the conductor 205 or the second conductor of the conductor 205.
  • a conductive film to be the conductor 205 is formed over the insulator 214.
  • the conductive film can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. Further, the conductive film can be a multilayer film. For example, tungsten is formed as the conductive film.
  • the conductive film to be the conductive material 205 is processed by lithography to form the conductive material 205.
  • a resist mask is formed by removing or leaving the exposed region using a developing solution.
  • a conductor, a semiconductor, an insulator, or the like can be processed into a desired shape.
  • a resist mask may be formed by exposing the resist using KrF excimer laser light, ArF excimer laser light, EUV (Extreme Ultraviolet) light, or the like.
  • a liquid immersion technique may be used in which a liquid (for example, water) is filled between the substrate and the projection lens to perform exposure.
  • an electron beam or an ion beam may be used instead of the above-described light.
  • the resist mask can be removed by performing dry etching such as ashing, performing wet etching, performing wet etching after dry etching, or performing dry etching after wet etching.
  • a hard mask made of an insulator or a conductor may be used instead of the resist mask.
  • an insulating film or a conductive film serving as a hard mask material is formed over the conductive film serving as the conductor 205, a resist mask is formed thereover, and the hard mask material is etched to have a desired shape.
  • a hard mask can be formed.
  • the etching of the conductive film to be the conductor 205 may be performed after removing the resist mask, or may be performed with the resist mask left. In the latter case, the resist mask may disappear during the etching.
  • the hard mask may be removed by etching.
  • the material of the hard mask does not affect the post-process or can be used in the post-process, it is not always necessary to remove the hard mask.
  • an insulating film to be the insulator 216 is formed over the insulator 214 and the conductor 205.
  • the insulating film is formed so as to be in contact with the upper surface and the side surface of the conductor 205.
  • the insulating film can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the thickness of the insulating film serving as the insulator 216 is preferably greater than or equal to the thickness of the conductor 205.
  • the thickness of the conductor 205 is 1, the thickness of the insulating film is 1 or more and 3 or less.
  • the conductor 205 and the insulator 216 which have flat top surfaces, can be formed.
  • the above is a different method for forming the conductor 205.
  • an insulator 222 is formed over the insulator 216 and the conductor 205.
  • the insulator 222 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • hafnium oxide or aluminum oxide is formed as the insulator 222 by an ALD method.
  • the heat treatment may be performed at a temperature of 250 ° C to 650 ° C, preferably 300 ° C to 500 ° C, more preferably 320 ° C to 450 ° C. Note that the heat treatment is performed in an atmosphere of a nitrogen gas or an inert gas, or an atmosphere containing an oxidizing gas at 10 ppm or more, 1% or more, or 10% or more. The heat treatment may be performed in a reduced pressure state.
  • heat treatment is performed in an atmosphere of nitrogen gas or an inert gas, and then heat treatment is performed in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas to supplement desorbed oxygen. You may.
  • the film is formed in a nitrogen atmosphere at a temperature of 400 ° C. for one hour after the formation of the insulator 222, and then continuously performed in an oxygen atmosphere at a temperature of 400 ° C. for one hour. Perform processing.
  • impurities such as water and hydrogen contained in the insulator 222 can be removed. Further, heat treatment can be performed at a timing after the insulator 224 is formed.
  • an insulator 224 is formed over the insulator 222.
  • the insulator 224 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a silicon oxynitride film is formed as the insulator 224 by a CVD method.
  • a plasma treatment containing oxygen may be performed under reduced pressure.
  • the plasma treatment containing oxygen it is preferable to use an apparatus having a power supply for generating high-density plasma using microwaves, for example.
  • a power supply for applying RF (Radio Frequency) to the substrate side may be provided.
  • high-density plasma high-density oxygen radicals can be generated.
  • RF Radio Frequency
  • oxygen radicals generated by high-density plasma can be efficiently guided into the insulator 224. it can.
  • plasma treatment including oxygen may be performed to supplement desorbed oxygen. Note that by appropriately selecting the conditions of the plasma treatment, impurities such as water and hydrogen contained in the insulator 224 can be removed. In that case, the heat treatment may not be performed.
  • CMP treatment may be performed until the insulator 224 is reached.
  • the surface of the insulator 224 can be planarized and smoothed.
  • the end point of the CMP treatment can be easily detected.
  • the insulator 224 is polished by the CMP treatment so that the thickness of the insulator 224 is reduced; however, the thickness of the insulator 224 may be adjusted when the insulator 224 is formed.
  • aluminum oxide be formed over the insulator 224 by a sputtering method because oxygen can be added to the insulator 224.
  • an oxide film 230A and an oxide film 230B are sequentially formed over the insulator 224 (see FIGS. 4B and 4C).
  • the oxide films 230A and 230B are preferably formed continuously without being exposed to the air environment. By forming the film without opening to the atmosphere, impurities or moisture from the air environment can be prevented from being attached to the oxide film 230A, and the vicinity of the interface between the oxide film 230A and the oxide film 230B can be kept clean. it can.
  • the oxide films 230A and 230B can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the oxide films 230A and 230B are formed by a sputtering method
  • oxygen or a mixed gas of oxygen and a rare gas is used as a sputtering gas.
  • excess oxygen in the oxide film to be formed can be increased.
  • the above-described In-M-Zn oxide target or the like can be used.
  • part of oxygen contained in a sputtering gas may be supplied to the insulator 224 when the oxide film 230A is formed. Therefore, the proportion of oxygen contained in the sputtering gas may be 70% or more, preferably 80% or more, and more preferably 100%.
  • the proportion of oxygen contained in a sputtering gas is more than 30% and 100% or less, preferably 70% or more and 100% or less.
  • An object semiconductor is formed.
  • a transistor using an oxygen-excess oxide semiconductor for a channel formation region has relatively high reliability. Note that one embodiment of the present invention is not limited to this.
  • the oxide film 230B is formed by a sputtering method, when the proportion of oxygen contained in a sputtering gas is greater than or equal to 1% and less than or equal to 30%, preferably greater than or equal to 5% and less than or equal to 20%, an oxygen-deficient oxide semiconductor is formed.
  • a transistor using an oxygen-deficient oxide semiconductor for a channel formation region can have relatively high field-effect mobility.
  • the crystallinity of the oxide film can be improved.
  • the oxide film 230A is formed by a sputtering method with the use of an In-Ga-Zn oxide target with an In: Ga: Zn ratio of 1: 3: 4 [atomic ratio].
  • the oxide film 230B is formed by a sputtering method with the use of an In-Ga-Zn oxide target with an In: Ga: Zn ratio of 4: 2: 4.1 [atomic ratio]. Note that each oxide film may be formed in accordance with characteristics required for the oxide 230 by appropriately selecting a deposition condition and an atomic ratio.
  • the insulator 222, the insulator 224, the oxide film 230A, and the oxide film 230B are preferably formed without exposure to the air.
  • a multi-chamber deposition apparatus may be used.
  • heat treatment may be performed.
  • the above-described heat treatment conditions can be used.
  • impurities such as water and hydrogen in the oxide films 230A and 230B can be removed.
  • the treatment is continuously performed at 400 ° C. for one hour in an oxygen atmosphere.
  • a conductive film 242A1 and a conductive film 242A2 are sequentially formed on the oxide film 230B.
  • the conductive films 242A1 and 242A2 are formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like (see FIGS. 4B and 4C).
  • the conductive films 242A1 and 242A2 be formed by an ionized sputtering method.
  • ionization sputtering method high-density plasma is formed between a target and a substrate, and sputtering particles that fly out of the target collide with electrons in the high-density plasma region, whereby positive ionization can be performed.
  • the positively ionized particles can be drawn into the substrate side, so that the interface between the oxide film 230B and the conductive film 242A1 is in a favorable state. be able to.
  • the conductive films 242A1 and 242A2 using an ionization sputtering method, contact resistance with the oxide film 230B can be reduced.
  • the conductive films 242A1 and 242A2 using an ionization sputtering method, even when unevenness is formed on the surface of the oxide film 230B, the unevenness can be filled. , Coverage can be improved.
  • Heat treatment may be performed before the formation of the conductive film 242A1.
  • the heat treatment may be performed under reduced pressure and the conductive films 242A1 and 242A2 may be continuously formed without exposure to the air.
  • moisture and hydrogen adsorbed on the surface of the oxide film 230B and the like can be removed, and the moisture concentration and the hydrogen concentration in the oxide films 230A and 230B can be further reduced.
  • the temperature of the heat treatment is preferably from 100 ° C to 400 ° C. In this embodiment, the temperature of the heat treatment is set to 200 ° C.
  • the conductive film 242A1 and the conductive film 242A2 are formed by using a sputtering apparatus to determine the ratio of the nitrogen flow rate to the total gas flow rate when the conductive film 242A1 is formed.
  • the film is formed in a nitrogen atmosphere by setting the ratio of the nitrogen flow rate to the total gas flow rate during film formation.
  • a gas which can be used for forming the conductive films 242A1 and 242A2 for example, nitrogen, helium, argon, xenon, krypton, or the like can be given.
  • the conductive films 242A1 and 242A2 be formed using a deposition gas of nitrogen and argon.
  • the substrate at the time of forming the conductive films 242A1 and 242A2 may be at room temperature or may be heated.
  • the substrate temperature at the time of forming the conductive films 242A1 and 242A2 may be higher than or equal to room temperature and lower than or equal to 350 ° C.
  • the conductive films 242A1 and 242A2 can be formed in an atmospheric environment by using common deposition conditions other than a deposition gas.
  • a film can be formed continuously without exposure.
  • impurities or moisture from the atmospheric environment can be prevented from being attached to the conductive film 242A1, and the vicinity of the interface between the conductive film 242A1 and the conductive film 242A2 can be kept clean. it can.
  • the practitioner also specifies film formation conditions (for example, pressure, power, time, and substrate temperature) other than the film formation gas. It can be changed arbitrarily. However, in order to keep the interface between the conductive films 242A1 and 242A2 clean, it is preferable to form the films continuously in vacuum.
  • film formation conditions for example, pressure, power, time, and substrate temperature
  • the oxide film 230A, the oxide film 230B, the conductive film 242A1, and the conductive film 242A2 are processed into an island shape, so that the oxide 230a, the oxide 230b, the conductive layer 242B1, and the conductive layer 242B2 are formed. Note that in this step, the thickness of a region of the insulator 224 which does not overlap with the oxide 230a may be reduced (see FIGS. 5A to 5C).
  • the oxide 230a, the oxide 230b, and the conductive layer 242B are formed so as to at least partially overlap with the conductor 205.
  • the side surfaces of the oxide 230a, the oxide 230b, and the conductive layer 242B are preferably substantially perpendicular to the top surface of the insulator 224.
  • the angle formed between the side surfaces of the oxide 230a, the oxide 230b, and the conductive layer 242B and the top surface of the insulator 224 may be low.
  • the angle formed between the side surfaces of the oxide 230a, the oxide 230b, and the conductive layer 242B and the top surface of the insulator 224 is preferably greater than or equal to 60 ° and less than 70 °.
  • a curved surface is provided between the side surface of the conductive layer 242B (the conductive layer 242B1 and the conductive layer 242B2) and the upper surface of the conductive layer 242B. That is, the end of the side surface and the end of the upper surface are preferably curved.
  • the curved surface has, for example, a radius of curvature of 3 nm or more and 10 nm or less, preferably 5 nm or more and 6 nm or less at an end of the conductive layer 242B. By not having a corner at the end, coverage of the film in the subsequent film forming process is improved.
  • the oxide film 230A, the oxide film 230B, and the conductive film 242A may be processed by a lithography method.
  • the processing can use a dry etching method or a wet etching method. Processing by dry etching is suitable for fine processing.
  • the processing of the oxide film 230A, the oxide film 230B, and the conductive film 242A may be performed under different conditions.
  • an insulating film 254A is formed over the insulator 224, the oxide 230a, the oxide 230b, and the conductive layer 242B (the conductive layers 242B1 and 242B2) (see FIGS. 6B and 6C).
  • the insulating film 254A can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a sputtering method a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • an insulating film having a function of suppressing transmission of oxygen is preferably used.
  • silicon nitride, silicon oxide, or aluminum oxide is formed by a sputtering method.
  • an insulating film to be the insulator 280 is formed over the insulating film 254A.
  • the insulating film can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a silicon oxide film is formed as the insulating film by a CVD method or a sputtering method.
  • heat treatment may be performed before the formation of the insulating film. The heat treatment may be performed under reduced pressure and the insulating film may be formed continuously without exposure to the air.
  • the insulating film to be the insulator 280 may have a multilayer structure.
  • a structure in which a silicon oxide film is formed by a sputtering method and a silicon oxide film is formed over the silicon oxide film by a CVD method may be employed.
  • CMP treatment is performed on the insulating film to be the insulator 280 to form the insulator 280 having a flat top surface (see FIGS. 6B and 6C).
  • part of the insulator 280, part of the insulating film 254A, and part of the conductive layer 242B are processed to form openings reaching the oxide 230b.
  • the opening is preferably formed so as to overlap with the conductor 205.
  • the conductor 242a (the conductor 242a1 and the conductor 242a2)
  • the conductor 242b (the conductor 242b1, and the conductor 242b2)
  • the insulator 254 are formed.
  • the thickness of a region of the oxide 230b which overlaps with the opening may be small (see FIGS. 7A to 7C).
  • a part of the insulator 280, a part of the insulating film 254A, and a part of the conductive layer 242B may be processed under different conditions.
  • part of the insulator 280 may be processed by a dry etching method
  • part of the insulating film 254A may be processed by a wet etching method
  • part of the conductive layer 242B may be processed by a dry etching method.
  • impurities that have adhered to the surface of the oxide 230a and the oxide 230b or diffused into the inside.
  • the impurities components included in the insulator 280, the insulating film 254A, and the conductive layer 242B, components included in a member used for a device used for forming the opening, a gas or liquid used for etching, And those caused by the components contained in.
  • the impurities include aluminum, silicon, tantalum, fluorine, and chlorine.
  • a cleaning process may be performed to remove the above impurities and the like.
  • the cleaning method include wet cleaning using a cleaning liquid, plasma treatment using plasma, cleaning by heat treatment, and the like, and the above cleaning may be appropriately combined.
  • Wet cleaning may be performed using an aqueous solution of ammonia water, oxalic acid, phosphoric acid, hydrofluoric acid, or the like diluted with carbonated water or pure water, pure water, carbonated water, or the like. Further, ultrasonic cleaning using an aqueous solution, pure water, or carbonated water may be performed. Further, these washings may be appropriately combined and performed.
  • heat treatment may be performed. It is preferable that the heat treatment be performed in an atmosphere containing oxygen. In addition, the heat treatment may be performed under reduced pressure and the oxide film 230C may be formed continuously without exposure to the air (see FIGS. 8A to 8C). By performing such a treatment, moisture and hydrogen adsorbed on the surface of the oxide 230b and the like can be removed, and the moisture concentration and the hydrogen concentration in the oxide 230a and the oxide 230b can be further reduced.
  • the temperature of the heat treatment is preferably from 100 ° C to 400 ° C. In this embodiment, the temperature of the heat treatment is set to 200 ° C.
  • the oxide film 230C can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the oxide film 230C may be formed using a deposition method similar to that for the oxide film 230A or the oxide film 230B in accordance with characteristics required for the oxide film 230C.
  • a film is formed using a Zn oxide target.
  • a film is formed using an In-Ga-Zn oxide target with a 3: 4 [atomic ratio].
  • the proportion of oxygen contained in the sputtering gas of the oxide film 230C may be 70% or more, preferably 80% or more, and more preferably 100%.
  • heat treatment may be performed.
  • the heat treatment may be performed under reduced pressure and the insulating film 250A may be formed continuously without exposure to the air (see FIGS. 9A to 9C).
  • moisture and hydrogen adsorbed on the surface of the oxide film 230C and the like are removed, and the moisture concentration and the hydrogen concentration in the oxide 230a, the oxide 230b, and the oxide film 230C are further reduced. be able to.
  • the temperature of the heat treatment is preferably from 100 ° C to 400 ° C.
  • the insulating film 250A can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • silicon oxynitride is formed as the insulating film 250A by a CVD method.
  • the temperature at which the insulating film 250A is formed is preferably 350 ° C. or more and less than 450 ° C., and particularly preferably about 400 ° C. By forming the insulating film 250A at 400 ° C., an insulating film with few impurities can be formed.
  • a conductive film 260A and a conductive film 260B are sequentially formed.
  • the conductive films 260A and 260B can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the conductive film 260A is formed by an ALD method
  • the conductive film 260B is formed by a CVD method (see FIGS. 10A to 10C).
  • the oxide 230c is arranged to cover the inner wall (side wall and bottom surface) of the opening reaching the oxide 230b.
  • the insulator 250 is disposed so as to cover the inner wall of the opening via the oxide 230c.
  • the conductor 260 is arranged to fill the opening with the oxide 230c and the insulator 250 therebetween.
  • heat treatment may be performed.
  • treatment is performed at 400 ° C. for one hour in a nitrogen atmosphere.
  • the moisture concentration and the hydrogen concentration in the insulator 250 and the insulator 280 can be reduced.
  • an insulator 274 is formed over the oxide 230c, the insulator 250, the conductor 260, and the insulator 280.
  • the insulator 274 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • an aluminum oxide film or a silicon nitride film is preferably formed by a sputtering method.
  • diffusion of hydrogen included in the insulator 281 into the oxide 230 can be suppressed.
  • oxidation of the conductor 260 can be suppressed, which is preferable.
  • oxygen can be supplied to the insulator 280 by forming an aluminum oxide film as the insulator 274 by a sputtering method.
  • Oxygen supplied to the insulator 280 may be supplied to the channel formation region included in the oxide 230b through the oxide 230c.
  • oxygen contained in the insulator 280 before the insulator 274 is formed is supplied to the channel formation region included in the oxide 230b through the oxide 230c. There are cases.
  • the insulator 274 may have a multilayer structure.
  • a structure may be employed in which an aluminum oxide film is formed by a sputtering method and silicon nitride is formed over the aluminum oxide film by a sputtering method.
  • heat treatment may be performed.
  • the above-described heat treatment conditions can be used.
  • the moisture concentration and the hydrogen concentration of the insulator 280 can be reduced.
  • oxygen included in the insulator 274 can be injected into the insulator 280.
  • the insulator 274 Before forming the insulator 274, first, an aluminum oxide film is formed over the insulator 280 or the like by a sputtering method, and then heat treatment is performed using the above heat treatment conditions. Then, a step of removing the aluminum oxide film by a CMP treatment may be performed. Through this step, an excess oxygen region can be formed in the insulator 280 more. Note that in this step, part of the insulator 280, part of the conductor 260, part of the insulator 250, and part of the oxide 230c may be removed in some cases.
  • an insulator may be provided between the insulator 280 and the insulator 274.
  • the insulator for example, silicon oxide formed by a sputtering method may be used. With the provision of the insulator, an excess oxygen region can be formed in the insulator 280.
  • the insulator 281 may be formed over the insulator 274.
  • the insulator 281 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like (see FIGS. 11B and 11C).
  • the insulator 254, the insulator 280, the insulator 274, and the insulator 281 reach the conductor 242a (the conductor 242a1 and the conductor 242a2) and the conductor 242b (the conductor 242b1 and the conductor 242b2). Form an opening.
  • the formation of the opening may be performed using a lithography method.
  • an insulating film to be the insulator 241 is formed, and the insulating film is anisotropically etched to form the insulator 241.
  • the insulating film can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • an insulating film having a function of suppressing transmission of oxygen is preferably used.
  • a silicon nitride film may be formed by an ALD method or a CVD method.
  • the anisotropic etching may be performed by, for example, a dry etching method.
  • the conductive film preferably has a stacked structure including a conductor having a function of suppressing diffusion of impurities such as water and hydrogen.
  • a stack of tantalum nitride, titanium nitride, or the like and tungsten, molybdenum, copper, or the like can be used.
  • the conductive film can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • part of the conductive film to be the conductor 240a and the conductor 240b is removed, so that the insulator 281 is exposed.
  • the conductive film remains only in the opening, so that the conductor 240a and the conductor 240b having a flat top surface can be formed (see FIGS. 1A and 1B).
  • part of the insulator 281 may be removed by the CMP treatment.
  • a semiconductor device including the transistor 200 illustrated in FIGS. 1A to 1D can be manufactured.
  • a highly reliable semiconductor device can be provided. Further, according to one embodiment of the present invention, a semiconductor device having favorable electric characteristics can be provided. According to one embodiment of the present invention, a semiconductor device with high on-state current can be provided. Further, according to one embodiment of the present invention, a semiconductor device which can be miniaturized or highly integrated can be provided. Further, according to one embodiment of the present invention, a semiconductor device with low power consumption can be provided.
  • FIG. 12 illustrates an example of a semiconductor device (memory device) using the semiconductor device of one embodiment of the present invention.
  • the transistor 200 is provided above the transistor 300 and the capacitor 100 is provided above the transistor 200. It is preferable that at least part of the capacitor 100 or the transistor 300 overlap with the transistor 200. Accordingly, the area occupied by the capacitor 100, the transistor 200, and the transistor 300 in a top view can be reduced, so that the semiconductor device according to this embodiment can be miniaturized or highly integrated.
  • the semiconductor device includes, for example, a logic circuit represented by a CPU (Central Processing Unit) or a GPU (Graphics Processing Unit), a DRAM (Dynamic Random Access Memory), or an NVM (Non-Voltage Memory).
  • a logic circuit represented by a CPU Central Processing Unit
  • a GPU Graphics Processing Unit
  • DRAM Dynamic Random Access Memory
  • NVM Non-Voltage Memory
  • the transistor 200 described in the above embodiment can be used as the transistor 200.
  • the description in the above embodiment can be referred to for the transistor 200 and the layer including the transistor 200.
  • the transistor 200 is a transistor in which a channel is formed in a semiconductor layer including an oxide semiconductor. Since the off-state current of the transistor 200 is small, stored data can be held for a long time by using the transistor 200 in a memory device. That is, since the refresh operation is not required or the frequency of the refresh operation is extremely low, the power consumption of the storage device can be sufficiently reduced.
  • the transistor 200 has favorable electrical characteristics at high temperature as compared with a transistor using silicon for the semiconductor layer. For example, the transistor 200 has favorable electrical characteristics even in a temperature range of 125 ° C. to 150 ° C. In the temperature range of 125 ° C. to 150 ° C., the transistor 200 has an on / off ratio of the transistor of 10 digits or more. In other words, as compared with a transistor using silicon for the semiconductor layer, the transistor 200 has more excellent characteristics such as on-state current and frequency characteristics which are examples of transistor characteristics as the temperature increases.
  • the wiring 1001 is electrically connected to the source of the transistor 300
  • the wiring 1002 is electrically connected to the drain of the transistor 300
  • the wiring 1007 is electrically connected to the gate of the transistor 300.
  • the wiring 1003 is electrically connected to one of the source and the drain of the transistor 200
  • the wiring 1004 is electrically connected to the first gate of the transistor 200
  • the wiring 1006 is electrically connected to the second gate of the transistor 200. It is connected to the.
  • the other of the source and the drain of the transistor 200 is electrically connected to one of the electrodes of the capacitor 100
  • the wiring 1005 is electrically connected to the other of the electrodes of the capacitor 100.
  • the semiconductor device illustrated in FIG. 12 has a characteristic in which electric charge charged to one of the electrodes of the capacitor 100 can be held by switching of the transistor 200; thus, data can be written, held, and read.
  • the transistor 200 is an element provided with a back gate in addition to a source, a gate (top gate), and a drain.
  • MRAM Magneticoresistive Random Access Memory
  • ReRAM Resistant Random Access Memory
  • MTJ Magnetic Tunnel Junction
  • MTJ Magnetic Tunnel Junction
  • the semiconductor device illustrated in FIG. 12 operates by charge or discharge of electrons using a transistor and a capacitor at the time of rewriting information, and thus has features of excellent repetition resistance and little structural change.
  • the semiconductor devices illustrated in FIG. 12 can constitute a memory cell array by being arranged in a matrix.
  • the transistor 300 can be used as a reading circuit, a driver circuit, or the like connected to the memory cell array.
  • the semiconductor device shown in FIG. 12 forms a memory cell array as described above.
  • an operating frequency of 200 MHz or more can be realized, for example, when the driving voltage is 2.5 V and the evaluation environment temperature is in a range of ⁇ 40 ° C. to 85 ° C.
  • the transistor 300 is provided over the substrate 311 and functions as a conductor 316 functioning as a gate electrode, an insulator 315 functioning as a gate insulator, a semiconductor region 313 which is part of the substrate 311, and functions as a source or drain region.
  • the low resistance region 314a and the low resistance region 314b are provided.
  • the insulator 315 is provided over the semiconductor region 313, and the conductor 316 is provided over the insulator 315.
  • the transistors 300 formed in the same layer are electrically separated by an insulator 312 functioning as an element isolation insulating layer.
  • an insulator similar to an insulator 326 described later or the like can be used as the insulator 312.
  • the transistor 300 may be either a p-channel transistor or an n-channel transistor.
  • the substrate 311 includes a semiconductor such as a silicon-based semiconductor in a region where a channel of the semiconductor region 313 is formed, a region near the channel, a low-resistance region 314a serving as a source region or a drain region, a low-resistance region 314b, or the like. And preferably contains single crystal silicon. Alternatively, it may be formed using a material containing Ge (germanium), SiGe (silicon germanium), GaAs (gallium arsenide), GaAlAs (gallium aluminum arsenide), or the like. A structure using silicon whose effective mass is controlled by applying stress to the crystal lattice and changing the lattice spacing may be employed. Alternatively, by using GaAs, GaAlAs, or the like, the transistor 300 may be a HEMT (High Electron Mobility Transistor).
  • HEMT High Electron Mobility Transistor
  • the low-resistance regions 314a and 314b have an n-type conductivity element such as arsenic or phosphorus, or a p-type conductivity such as boron, in addition to the semiconductor material applied to the semiconductor region 313. Containing elements.
  • the conductor 316 functioning as a gate electrode includes a semiconductor material such as silicon, a metal material, or an alloy including an element imparting n-type conductivity such as arsenic or phosphorus, or an element imparting p-type conductivity such as boron.
  • a conductive material such as a material or a metal oxide material can be used.
  • the threshold voltage can be adjusted by changing the material of the conductor. Specifically, it is preferable to use a material such as titanium nitride or tantalum nitride for the conductor. Further, in order to achieve both conductivity and burying property, it is preferable to use a metal material such as tungsten or aluminum as a laminate for the conductor, and it is particularly preferable to use tungsten from the viewpoint of heat resistance.
  • a semiconductor region 313 (a part of the substrate 311) in which a channel is formed has a convex shape.
  • the conductor 316 is provided so as to cover the side surface and the top surface of the semiconductor region 313 with the insulator 315 interposed therebetween.
  • Such a transistor 300 is also called a FIN transistor because it utilizes a projection of a semiconductor substrate.
  • an insulator may be provided in contact with an upper portion of the projection and functioning as a mask for forming the projection.
  • transistor 300 illustrated in FIG. 12 is an example, and there is no limitation on the structure, and an appropriate transistor may be used depending on a circuit configuration and a driving method.
  • the semiconductor device includes a transistor 300 and a transistor 200 which are stacked.
  • the transistor 300 can be formed using a silicon-based semiconductor material and the transistor 200 can be formed using an oxide semiconductor.
  • a silicon-based semiconductor material and an oxide semiconductor can be mixed and formed in different layers.
  • the semiconductor device illustrated in FIGS. 12A and 12B can be manufactured by a process similar to that of a manufacturing device used for a silicon-based semiconductor material, and can be highly integrated.
  • the capacitor 100 includes an insulator 114 over the insulator 160, an insulator 140 over the insulator 114, a conductor 110 disposed in the insulator 114 and an opening formed in the insulator 140, An insulator 130 over the insulator 110 and the insulator 140, a conductor 120 over the insulator 130, and an insulator 150 over the conductor 120 and the insulator 130 are provided.
  • at least part of the conductor 110, the insulator 130, and the conductor 120 are arranged in openings formed in the insulator 114 and the insulator 140.
  • the conductor 110 functions as a lower electrode of the capacitor 100
  • the conductor 120 functions as an upper electrode of the capacitor 100
  • the insulator 130 functions as a dielectric of the capacitor 100.
  • the upper electrode and the lower electrode are opposed to each other not only on the bottom surface but also on the side surfaces of the opening of the insulator 114 and the insulator 140 with a dielectric material interposed therebetween.
  • the capacity can be increased. Therefore, the capacitance of the capacitor 100 can be increased as the depth of the opening is increased. By increasing the capacitance per unit area of the capacitor 100 in this manner, miniaturization or high integration of a semiconductor device can be promoted.
  • an insulator which can be used for the insulator 280 may be used.
  • the insulator 140 preferably functions as an etching stopper when the opening of the insulator 114 is formed, and an insulator that can be used for the insulator 214 may be used.
  • the shape of the opening formed in the insulator 114 and the insulator 140 as viewed from above may be a quadrangle, a polygon other than a quadrangle, or a shape in which a corner is curved in a polygon. And a circular shape including an ellipse.
  • the conductor 110 is arranged in contact with the openings formed in the insulator 140 and the insulator 114. It is preferable that the upper surface of the conductor 110 substantially coincides with the upper surface of the insulator 140. In addition, a conductor 152 provided over the insulator 160 is in contact with the lower surface of the conductor 110.
  • the conductor 110 is preferably formed by an ALD method, a CVD method, or the like; for example, a conductor that can be used for the conductor 205 may be used.
  • the insulator 130 is arranged so as to cover the conductor 110 and the insulator 140.
  • the insulator 130 is preferably formed by an ALD method, a CVD method, or the like.
  • the insulator 130 is formed using, for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, zirconium oxide, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, aluminum nitride, hafnium oxide, hafnium oxynitride, hafnium nitride oxide, or nitrided nitride.
  • Hafnium or the like may be used, and a single layer or a single layer can be provided.
  • an insulating film stacked in the order of zirconium oxide, aluminum oxide, and zirconium oxide can be used.
  • a material having a high dielectric strength such as silicon oxynitride, or a high dielectric constant (high-k) material for the insulator 130.
  • a stacked structure of a material having a high dielectric strength and a high dielectric constant (high-k) material may be used.
  • Gallium oxide, hafnium oxide, zirconium oxide, oxides containing aluminum and hafnium, oxynitrides containing aluminum and hafnium are given as insulators of a high dielectric constant (high-k) material (a material having a high relative dielectric constant).
  • high-k high dielectric constant
  • materials having high dielectric strength include silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide added with fluorine, silicon oxide added with carbon, silicon oxide added with carbon and nitrogen, and holes. Silicon oxide, resin, and the like.
  • an insulating film in which silicon nitride formed using an ALD method, silicon oxide formed using a PEALD method, and silicon nitride formed using an ALD method are stacked in this order can be used. By using such an insulator having a large dielectric strength, the dielectric strength is improved, and electrostatic breakdown of the capacitor 100 can be suppressed.
  • the conductor 120 is arranged to fill the openings formed in the insulator 140 and the insulator 114.
  • the conductor 120 is electrically connected to the wiring 1005 through the conductor 112 and the conductor 153.
  • the conductor 120 is preferably formed by an ALD method, a CVD method, or the like; for example, a conductor that can be used for the conductor 205 may be used.
  • the transistor 200 Since the transistor 200 is formed using an oxide semiconductor, the transistor 200 has excellent compatibility with the capacitor 100. Specifically, the transistor 200 including an oxide semiconductor has low off-state current; therefore, when it is used in combination with the capacitor 100, stored data can be held for a long time.
  • a wiring layer provided with an interlayer film, a wiring, a plug, and the like may be provided between the structures. Further, a plurality of wiring layers can be provided depending on the design.
  • the conductor functioning as a plug or a wiring may be provided with the same reference numeral collectively for a plurality of structures. Further, in this specification and the like, a wiring and a plug that is electrically connected to the wiring may be integrated. That is, a part of the conductor functions as a wiring and a part of the conductor functions as a plug in some cases.
  • an insulator 320, an insulator 322, an insulator 324, and an insulator 326 are sequentially stacked as interlayer films.
  • a conductor 328 electrically connected to the conductor 153 functioning as a terminal, a conductor 330, and the like are embedded. Note that the conductor 328 and the conductor 330 function as plugs or wirings.
  • the insulator functioning as an interlayer film may also function as a flattening film that covers unevenness below the insulator.
  • the upper surface of the insulator 322 may be planarized by a planarization process using a chemical mechanical polishing (CMP) method or the like to improve planarity.
  • CMP chemical mechanical polishing
  • a wiring layer may be provided over the insulator 326 and the conductor 330.
  • an insulator 350, an insulator 352, and an insulator 354 are sequentially stacked.
  • a conductor 356 is formed over the insulator 350, the insulator 352, and the insulator 354.
  • the conductor 356 functions as a plug or a wiring.
  • the insulator 210, the insulator 212, the insulator 214, and the insulator 216 are sequentially stacked.
  • a conductor 218, a conductor included in the transistor 200 (a conductor 205), or the like is embedded in the insulator 210, the insulator 212, the insulator 214, and the insulator 216.
  • the conductor 218 functions as a plug or a wiring which is electrically connected to the transistor 300.
  • the conductor 112 a conductor (the conductor 120, the conductor 110) included in the capacitor 100, and the like are embedded in the insulator 114, the insulator 140, the insulator 130, the insulator 150, and the insulator 154. Have been. Note that the conductor 112 functions as a plug or a wiring which electrically connects the capacitor 100, the transistor 200, or the transistor 300 to the conductor 153 functioning as a terminal.
  • the conductor 153 is provided over the insulator 154, and the conductor 153 is covered with the insulator 156.
  • the conductor 153 is in contact with the upper surface of the conductor 112 and functions as a terminal of the capacitor 100, the transistor 200, or the transistor 300.
  • examples of an insulator which can be used as an interlayer film include an oxide, a nitride, an oxynitride, a nitrided oxide, a metal oxide, a metal oxynitride, and a metal nitride oxide having an insulating property.
  • a material having a low relative dielectric constant for an insulator functioning as an interlayer film parasitic capacitance generated between wirings can be reduced. Therefore, a material may be selected according to the function of the insulator.
  • the insulator 320, the insulator 322, the insulator 326, the insulator 352, the insulator 354, the insulator 212, the insulator 114, the insulator 150, the insulator 156, or the like includes an insulator with a low relative dielectric constant.
  • the insulator includes silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, and silicon oxide having holes. , A resin or the like.
  • the insulator is silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, or silicon oxide having holes.
  • a resin Since silicon oxide and silicon oxynitride are thermally stable, they can be combined with a resin to have a stacked structure that is thermally stable and has a low relative dielectric constant. Examples of the resin include polyester, polyolefin, polyamide (eg, nylon and aramid), polyimide, polycarbonate, and acrylic.
  • the resistivity of an insulator provided above or below the conductor 152 or the conductor 153 is 1.0 ⁇ 10 12 ⁇ cm to 1.0 ⁇ 10 15 ⁇ cm, preferably 5.0 ⁇ 10 12 ⁇ cm or more. 0.0 ⁇ 10 14 ⁇ cm or less, more preferably 1.0 ⁇ 10 13 ⁇ cm or more and 5.0 ⁇ 10 13 ⁇ cm or less.
  • the insulator maintains the insulating property and the transistor 200, the transistor 300, the capacitor 100, In addition, electric charge accumulated between wirings such as the conductor 152 can be dispersed, which can suppress defective characteristics and electrostatic breakdown of a transistor and a semiconductor device including the transistor due to the electric charge, which is preferable.
  • silicon nitride or silicon nitride oxide can be used as such an insulator.
  • the resistivity of the insulator 160 or the insulator 154 may be set in the above range.
  • a transistor including an oxide semiconductor can have stable electrical characteristics by being surrounded by an insulator having a function of suppressing transmission of impurities such as hydrogen and oxygen. Therefore, an insulator having a function of suppressing transmission of impurities such as hydrogen and oxygen can be used for the insulator 324, the insulator 350, the insulator 210, and the like.
  • Examples of the insulator having a function of suppressing transmission of impurities such as hydrogen and oxygen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, and zirconium. , Lanthanum, neodymium, hafnium, or an insulator containing tantalum may be used as a single layer or a stacked layer.
  • an insulator having a function of suppressing transmission of impurities such as hydrogen and oxygen
  • a metal oxide such as tantalum oxide, silicon nitride oxide, silicon nitride, or the like can be used.
  • Conductors that can be used for wiring and plugs include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, and indium.
  • a material containing at least one metal element selected from ruthenium and the like can be used.
  • a semiconductor having high electric conductivity, represented by polycrystalline silicon containing an impurity element such as phosphorus, or a silicide such as nickel silicide may be used.
  • a metal material such as a metal oxide material can be used as a single layer or a stacked layer. It is preferable to use a high melting point material such as tungsten or molybdenum, which has both heat resistance and conductivity, and it is preferable to use tungsten. Alternatively, it is preferable to use a low-resistance conductive material such as aluminum or copper. By using a low-resistance conductive material, wiring resistance can be reduced.
  • an insulator having an excess oxygen region may be provided in the vicinity of the oxide semiconductor in some cases.
  • an insulator having a barrier property is preferably provided between the insulator having the excess oxygen region and a conductor provided in the insulator having the excess oxygen region.
  • an insulator 241 may be provided between the insulator 280 having excess oxygen and the conductor 240.
  • the conductor 240 and the transistor 200 can be sealed with an insulator having a barrier property.
  • the excess oxygen included in the insulator 280 can be suppressed from being absorbed by the conductor 240.
  • diffusion of hydrogen, which is an impurity, into the transistor 200 through the conductor 240 can be suppressed.
  • the conductor 240 functions as a plug or a wiring which is electrically connected to the transistor 200 or the transistor 300.
  • a semiconductor device including a transistor including an oxide semiconductor can be miniaturized or highly integrated. Further, in a semiconductor device including a transistor including an oxide semiconductor, change in electrical characteristics can be suppressed and reliability can be improved. Further, a transistor including an oxide semiconductor with high on-state current can be provided. Further, a transistor including an oxide semiconductor with low off-state current can be provided. Further, a semiconductor device with reduced power consumption can be provided.
  • FIG. 13 illustrates an example of a memory device using the semiconductor device of one embodiment of the present invention.
  • the memory device illustrated in FIG. 13 includes a transistor 400 in addition to the semiconductor device including the transistor 200, the transistor 300, and the capacitor 100 illustrated in FIG.
  • the memory device illustrated in FIG. 13 is different from the memory device illustrated in FIG. 12 in that the capacitor 100 is planar and that the transistor 200 and the transistor 300 are electrically connected to each other.
  • the transistor 200 is provided above the transistor 300, and the capacitor 100 is provided above the transistor 300 and the transistor 200. It is preferable that at least part of the capacitor 100 or the transistor 300 overlap with the transistor 200. Thus, the area occupied by the capacitor 100, the transistor 200, and the transistor 300 in a top view can be reduced, so that the memory device of this embodiment can be miniaturized or highly integrated.
  • the transistor 400 can control the second gate voltage of the transistor 200.
  • the first gate and the second gate of the transistor 400 are diode-connected to the source, and the source of the transistor 400 is connected to the second gate of the transistor 200.
  • the voltage between the first gate and the source and the voltage between the second gate and the source of the transistor 400 become 0 V.
  • the drain current when the second gate voltage and the first gate voltage are 0 V is extremely small; therefore, without supplying power to the transistor 200 and the transistor 400, the second gate of the transistor 200 A negative potential can be maintained for a long time.
  • the memory device including the transistor 200 and the transistor 400 can hold stored data for a long time.
  • the wiring 1001 is electrically connected to the source of the transistor 300, and the wiring 1002 is electrically connected to the drain of the transistor 300. Further, the wiring 1003 is electrically connected to one of the source and the drain of the transistor 200, the wiring 1004 is electrically connected to the first gate of the transistor 200, and the wiring 1006 is electrically connected to the second gate of the transistor 200. It is connected to the. Further, the gate of the transistor 300 and the other of the source and the drain of the transistor 200 are electrically connected to one of the electrodes of the capacitor 100, and the wiring 1005 is electrically connected to the other of the electrodes of the capacitor 100. .
  • the wiring 1007 is electrically connected to the source of the transistor 400; the wiring 1008 is electrically connected to the first gate of the transistor 400; the wiring 1009 is electrically connected to the second gate of the transistor 400; Is electrically connected to the drain of the transistor 400.
  • the wiring 1006, the wiring 1007, the wiring 1008, and the wiring 1009 are electrically connected.
  • a node to which the gate of the transistor 300, the other of the source and the drain of the transistor 200, and one of the electrodes of the capacitor 100 are connected may be referred to as a node FG.
  • the semiconductor device illustrated in FIG. 13 has a characteristic in which the potential of the gate (node FG) of the transistor 300 can be held by switching of the transistor 200, so that writing, holding, and reading of data can be performed.
  • the memory device illustrated in FIG. 13 can form a memory cell array by being arranged in a matrix.
  • one transistor 400 can control the second gate voltage of the plurality of transistors 200. Therefore, the number of the transistors 400 is preferably smaller than that of the transistor 200.
  • the transistor 200 and the transistor 300 described in the above memory device 1 can be used as the transistor 200 and the transistor 300. Therefore, for the transistor 200, the transistor 300, and a layer including the transistor 200, the description of the above memory device 1 can be referred to.
  • a conductor 218 is embedded in the insulator 210, the insulator 212, the insulator 214, and the insulator 216.
  • the conductor 218 functions as a plug or a wiring which is electrically connected to the capacitor 100, the transistor 200, the transistor 300, or the transistor 400.
  • the conductor 218 is electrically connected to the conductor 316 functioning as a gate electrode of the transistor 300.
  • the conductor 240 functions as a plug or a wiring which is electrically connected to the capacitor 100, the transistor 200, the transistor 300, or the transistor 400.
  • the conductor 240 electrically connects the conductor 242b functioning as the other of the source and the drain of the transistor 200 and the conductor 110 functioning as one of the electrodes of the capacitor 100.
  • the planar capacitor 100 is provided above the transistor 200.
  • the capacitor 100 includes a conductor 110 functioning as a first electrode, a conductor 120 functioning as a second electrode, and an insulator 130 functioning as a dielectric. Note that for the conductor 110, the conductor 120, and the insulator 130, those described in the above storage device 1 can be used.
  • FIG. 13 illustrates an example in which a planar capacitor is used as the capacitor 100; however, the semiconductor device described in this embodiment is not limited to this.
  • a cylindrical capacitor 100 as shown in FIG. 12 may be used as the capacitor 100.
  • the transistor 400 is formed in the same layer as the transistor 200 and can be manufactured in parallel.
  • the transistor 400 includes a conductor 460 (a conductor 460a and a conductor 460b) functioning as a first gate, a conductor 405 functioning as a second gate, an insulator 222 functioning as a gate insulator, and an insulator A body 450, an oxide 430c including a channel formation region, a conductor 442a, an oxide 431b, and an oxide 431a that function as sources, and a conductor 442b, an oxide 432b, and an oxide 432a that function as drains.
  • a conductor 440 (a conductor 440a and a conductor 440b) functioning as a plug.
  • the conductor 405 and the conductor 205 are formed in the same layer.
  • the oxide 431a, the oxide 432a, and the oxide 230a are formed in the same layer, and the oxide 431b, the oxide 432b, and the oxide 230b are formed in the same layer.
  • the conductors 442a and 442b and the conductor 242 are formed in the same layer.
  • the oxide 430c and the oxide 230c are formed in the same layer.
  • the insulator 450 and the insulator 250 are formed in the same layer.
  • the conductor 460 and the conductor 260 are formed in the same layer.
  • the oxide 430c can be formed by processing an oxide film to be the oxide 230c.
  • the oxide 430c functioning as the active layer of the transistor 400 has reduced oxygen vacancies and reduced impurities such as hydrogen and water, similarly to the oxide 230 and the like. Accordingly, the threshold voltage of the transistor 400 can be further increased, the off-state current can be reduced, and the drain current when the second gate voltage and the first gate voltage are 0 V can be extremely small.
  • a dicing line (which may be referred to as a scribe line, a division line, or a cutting line) provided when a large-area substrate is divided into semiconductor elements to take out a plurality of semiconductor devices in a chip shape will be described.
  • a dividing method for example, there is a case where a groove (dicing line) for dividing a semiconductor element is first formed on a substrate, and then cut along the dicing line to be divided (divided) into a plurality of semiconductor devices.
  • a region where the insulator 254 and the insulator 222 are in contact with each other is a dicing line. That is, an opening is provided in the insulator 224 in the vicinity of a memory cell including a plurality of transistors 200 and a region to be a dicing line provided at an outer edge of the transistor 400. Further, an insulator 254 is provided so as to cover a side surface of the insulator 224.
  • the insulator 222 and the insulator 254 are in contact with each other at the opening provided in the insulator 224.
  • the insulator 222 and the insulator 254 may be formed using the same material and the same method.
  • adhesion can be improved. For example, it is preferable to use aluminum oxide.
  • the insulator 224, the transistor 200, and the transistor 400 can be covered with the insulator 222 and the insulator 254. Since the insulator 222 and the insulator 254 have a function of suppressing diffusion of oxygen, hydrogen, and water, the substrate is divided for each circuit region where the semiconductor element described in this embodiment is formed. Thus, even when a plurality of chips are processed, impurities such as hydrogen and water can be prevented from entering the transistor 200 and the transistor 400 from the side surface direction of the separated substrate.
  • excess oxygen in the insulator 224 can be prevented from diffusing to the outside through the insulator 254 and the insulator 222. Accordingly, the excess oxygen in the insulator 224 is efficiently supplied to the oxide in which the channel in the transistor 200 or the transistor 400 is formed. With the use of the oxygen, oxygen vacancies in the oxide in which a channel in the transistor 200 or the transistor 400 is formed can be reduced. Accordingly, the oxide in which the channel is formed in the transistor 200 or the transistor 400 can be an oxide semiconductor having low density of defect states and stable characteristics. That is, change in electrical characteristics of the transistor 200 or the transistor 400 can be suppressed and reliability can be improved.
  • an OS transistor a transistor using an oxide for a semiconductor
  • an OS memory device a storage device to which the capacitor is applied
  • An OS memory device is a storage device including at least a capacitor and an OS transistor that controls charging and discharging of the capacitor. Since the off-state current of the OS transistor is extremely small, the OS memory device has excellent holding characteristics and can function as a nonvolatile memory.
  • FIG. 14A illustrates an example of a configuration of an OS memory device.
  • the storage device 1400 includes a peripheral circuit 1411 and a memory cell array 1470.
  • the peripheral circuit 1411 includes a row circuit 1420, a column circuit 1430, an output circuit 1440, and a control logic circuit 1460.
  • the column circuit 1430 includes, for example, a column decoder, a precharge circuit, a sense amplifier, a write circuit, and the like.
  • the precharge circuit has a function of precharging a wiring.
  • the sense amplifier has a function of amplifying a data signal read from a memory cell. Note that the above wiring is a wiring connected to a memory cell included in the memory cell array 1470, and will be described later in detail.
  • the amplified data signal is output to the outside of the storage device 1400 as a data signal RDATA via the output circuit 1440.
  • the row circuit 1420 includes, for example, a row decoder, a word line driver circuit, and the like, and can select a row to be accessed.
  • a low power supply voltage (VSS), a high power supply voltage (VDD) for the peripheral circuit 1411, and a high power supply voltage (VIL) for the memory cell array 1470 are externally supplied to the storage device 1400. Further, a control signal (CE, WE, RE), an address signal ADDR, and a data signal WDATA are externally input to the storage device 1400.
  • the address signal ADDR is input to a row decoder and a column decoder, and the data signal WDATA is input to a write circuit.
  • the control logic circuit 1460 processes an external control signal (CE, WE, RE) to generate a control signal for a row decoder and a column decoder.
  • the control signal CE is a chip enable signal
  • the control signal WE is a write enable signal
  • the control signal RE is a read enable signal.
  • the signal processed by the control logic circuit 1460 is not limited to this, and another control signal may be input as needed.
  • the memory cell array 1470 has a plurality of memory cells MC and a plurality of wirings arranged in a matrix. Note that the number of wirings connecting the memory cell array 1470 and the row circuit 1420 is determined by the configuration of the memory cells MC, the number of memory cells MC in one column, and the like. Further, the number of wirings connecting the memory cell array 1470 and the column circuit 1430 is determined by the configuration of the memory cells MC, the number of memory cells MC included in one row, and the like.
  • FIG. 14A shows an example in which the peripheral circuit 1411 and the memory cell array 1470 are formed on the same plane; however, the present embodiment is not limited to this.
  • a memory cell array 1470 may be provided so as to overlap a part of the peripheral circuit 1411.
  • a structure in which a sense amplifier is provided so as to overlap below the memory cell array 1470 may be employed.
  • FIGS. 15A to 15H illustrate a configuration example of a memory cell applicable to the above-described memory cell MC.
  • [DOSRAM] 15A to 15C show circuit configuration examples of a memory cell of a DRAM.
  • a DRAM including a memory cell of one OS transistor and one capacitor may be referred to as a DOSRAM (Dynamic Oxide Semiconductor Random Access Memory).
  • a memory cell 1471 illustrated in FIG. 15A includes a transistor M1 and a capacitor CA. Note that the transistor M1 has a gate (sometimes called a top gate) and a back gate.
  • a first terminal of the transistor M1 is connected to a first terminal of the capacitor CA, a second terminal of the transistor M1 is connected to a wiring BIL, a gate of the transistor M1 is connected to a wiring WOL, and a back gate of the transistor M1. Are connected to the wiring BGL.
  • the second terminal of the capacitor CA is connected to the wiring CAL.
  • the wiring BIL functions as a bit line
  • the wiring WOL functions as a word line.
  • the wiring CAL functions as a wiring for applying a predetermined potential to the second terminal of the capacitor CA. It is preferable that a low-level potential be applied to the wiring CAL during data writing and data reading.
  • the wiring BGL functions as a wiring for applying a potential to the back gate of the transistor M1. By applying an arbitrary potential to the wiring BGL, the threshold voltage of the transistor M1 can be increased or decreased.
  • the memory cell 1471 shown in FIG. 15A corresponds to the storage device shown in FIG. That is, the transistor M1 corresponds to the transistor 200, the capacitor CA corresponds to the capacitor 100, the wiring BIL corresponds to the wiring 1003, the wiring WOL corresponds to the wiring 1004, the wiring BGL corresponds to the wiring 1006, and the wiring CAL corresponds to the wiring 1005.
  • the transistor 300 illustrated in FIG. 12 corresponds to a transistor provided in the peripheral circuit 1411 of the memory device 1400 illustrated in FIG. 14B.
  • the memory cell MC is not limited to the memory cell 1471, and the circuit configuration can be changed.
  • the memory cell MC may have a structure in which the back gate of the transistor M1 is connected to the wiring WOL instead of the wiring BGL as in the memory cell 1472 illustrated in FIG. 15B.
  • the memory cell MC may be a memory cell including a single-gate transistor, that is, a transistor M1 without a back gate, like the memory cell 1473 illustrated in FIG. 15C.
  • the transistor 200 can be used as the transistor M1 and the capacitor 100 can be used as the capacitor CA.
  • the leakage current of the transistor M1 can be extremely small. That is, the written data can be held for a long time by the transistor M1, so that the frequency of refreshing the memory cell can be reduced. Alternatively, the refresh operation of the memory cell can be made unnecessary. Further, since the leakage current is extremely small, multi-valued data or analog data can be held in the memory cell 1471, the memory cell 1472, and the memory cell 1473.
  • [NOSRAM] 15D to 15G show circuit configuration examples of a gain cell memory cell having two transistors and one capacitor.
  • the memory cell 1474 illustrated in FIG. 15D includes a transistor M2, a transistor M3, and a capacitor CB.
  • the transistor M2 has a top gate (which may be simply referred to as a gate) and a back gate.
  • NOSRAM Nonvolatile Oxide Semiconductor RAM
  • a first terminal of the transistor M2 is connected to a first terminal of the capacitor CB, a second terminal of the transistor M2 is connected to a wiring WBL, a gate of the transistor M2 is connected to a wiring WOL, and a back gate of the transistor M2.
  • the second terminal of the capacitor CB is connected to the wiring CAL.
  • a first terminal of the transistor M3 is connected to the wiring RBL, a second terminal of the transistor M3 is connected to the wiring SL, and a gate of the transistor M3 is connected to a first terminal of the capacitor CB.
  • the wiring WBL functions as a write bit line
  • the wiring RBL functions as a read bit line
  • the wiring WOL functions as a word line.
  • the wiring CAL functions as a wiring for applying a predetermined potential to the second terminal of the capacitor CB. It is preferable that a low-level potential be applied to the wiring CAL during data writing, data holding, and data reading.
  • the wiring BGL functions as a wiring for applying a potential to the back gate of the transistor M2. By applying an arbitrary potential to the wiring BGL, the threshold voltage of the transistor M2 can be increased or decreased.
  • the memory cell 1474 illustrated in FIG. 15D corresponds to the storage device illustrated in FIG. That is, the transistor M2 is the transistor 200, the capacitor CB is the capacitor 100, the transistor M3 is the transistor 300, the wiring WBL is the wiring 1003, the wiring WOL is the wiring 1004, the wiring BGL is the wiring 1006, and the wiring CAL is the wiring CAL. 1005, the wiring RBL corresponds to the wiring 1002, and the wiring SL corresponds to the wiring 1001.
  • the memory cell MC is not limited to the memory cell 1474, and the circuit configuration can be changed as appropriate.
  • the memory cell MC may have a structure in which the back gate of the transistor M2 is connected to the wiring WOL instead of the wiring BGL as in the memory cell 1475 illustrated in FIG. 15E.
  • the memory cell MC may be a memory cell including a transistor having a single-gate structure, that is, a transistor M2 having no back gate, like the memory cell 1476 illustrated in FIG. 15F.
  • the memory cell MC may have a configuration in which the wiring WBL and the wiring RBL are combined as one wiring BIL as in a memory cell 1477 illustrated in FIG. 15G.
  • the transistor 200 can be used as the transistor M2, the transistor 300 can be used as the transistor M3, and the capacitor 100 can be used as the capacitor CB.
  • the leakage current of the transistor M2 can be significantly reduced.
  • the written data can be held for a long time by the transistor M2, so that the frequency of refreshing the memory cell can be reduced.
  • the refresh operation of the memory cell can be made unnecessary.
  • the leakage current is extremely small, multi-valued data or analog data can be held in the memory cell 1474. The same applies to the memory cells 1475 to 1477.
  • the transistor M3 may be a transistor including silicon in a channel formation region (hereinafter, may be referred to as a Si transistor).
  • the conductivity type of the Si transistor may be an n-channel type or a p-channel type.
  • the Si transistor may have higher field-effect mobility than the OS transistor. Therefore, a Si transistor may be used as the transistor M3 functioning as a reading transistor.
  • the transistor M2 can be provided so as to be stacked over the transistor M3; therefore, the area occupied by the memory cell can be reduced and the memory device can be highly integrated.
  • the transistor M3 may be an OS transistor.
  • OS transistors are used for the transistors M2 and M3, a circuit can be formed using the memory cell array 1470 using only n-type transistors.
  • FIG. 15H shows an example of a gain cell type memory cell having three transistors and one capacitor.
  • the memory cell 1478 illustrated in FIG. 15H includes transistors M4 to M6 and a capacitor CC.
  • the capacitor CC is provided as appropriate.
  • the memory cell 1478 is electrically connected to the wiring BIL, the wiring RWL, the wiring WWL, the wiring BGL, and the wiring GNDL.
  • the wiring GNDL is a wiring that applies a low-level potential. Note that the memory cell 1478 may be electrically connected to the wiring RBL and the wiring WBL instead of the wiring BIL.
  • the transistor M4 is an OS transistor having a back gate, and the back gate is electrically connected to the wiring BGL. Note that the back gate and the gate of the transistor M4 may be electrically connected to each other. Alternatively, the transistor M4 may not have a back gate.
  • each of the transistor M5 and the transistor M6 may be an n-channel Si transistor or a p-channel Si transistor.
  • the transistors M4 to M6 may be OS transistors.
  • a circuit can be formed using memory cell array 1470 using only n-type transistors.
  • the transistor 200 can be used as the transistor M4, the transistor 300 can be used as the transistors M5 and M6, and the capacitor 100 can be used as the capacitor CC.
  • the leakage current of the transistor M4 can be significantly reduced.
  • peripheral circuit 1411 the memory cell array 1470, and the like described in this embodiment are not limited to the above. Arrangement or function of these circuits and wirings, circuit elements, and the like connected to the circuits may be changed, deleted, or added as necessary.
  • FIGS. 16A and 16B An example of a chip 1200 in which the semiconductor device of the present invention is mounted is described with reference to FIGS. 16A and 16B.
  • a plurality of circuits (systems) are mounted on the chip 1200.
  • SoC system-on-chip
  • the chip 1200 includes a CPU 1211, a GPU 1212, one or a plurality of analog operation units 1213, one or a plurality of memory controllers 1214, one or a plurality of interfaces 1215, one or a plurality of network circuits 1216, and the like.
  • the chip 1200 is provided with a bump (not shown) and is connected to the first surface of a printed circuit board (PCB) 1201 as shown in FIG. 16B.
  • a plurality of bumps 1202 are provided on the back surface of the first surface of the PCB 1201, and are connected to the motherboard 1203.
  • the motherboard 1203 may be provided with a storage device such as a DRAM 1221, a flash memory 1222, or the like.
  • a storage device such as a DRAM 1221, a flash memory 1222, or the like.
  • the DOSRAM described in the above embodiment can be used as the DRAM 1221.
  • the NOSRAM described in the above embodiment can be used for the flash memory 1222.
  • the CPU 1211 preferably has a plurality of CPU cores.
  • the GPU 1212 preferably has a plurality of GPU cores.
  • the CPU 1211 and the GPU 1212 may each have a memory for temporarily storing data.
  • a memory common to the CPU 1211 and the GPU 1212 may be provided in the chip 1200.
  • the above-described NOSRAM or DOSRAM can be used.
  • the GPU 1212 is suitable for parallel calculation of a large number of data, and can be used for image processing and product-sum operation. By providing the GPU 1212 with an image processing circuit or a product-sum operation circuit using the oxide semiconductor of the present invention, image processing and product-sum operation can be performed with low power consumption.
  • the CPU 1211 and the GPU 1212 are provided on the same chip, wiring between the CPU 1211 and the GPU 1212 can be shortened, data transfer from the CPU 1211 to the GPU 1212, data transfer between the memories of the CPU 1211 and the GPU 1212, After the calculation by the GPU 1212, the calculation result can be transferred from the GPU 1212 to the CPU 1211 at high speed.
  • the analog operation unit 1213 includes one or both of an A / D (analog / digital) conversion circuit and a D / A (digital / analog) conversion circuit. Further, the above-described product-sum operation circuit may be provided in the analog operation unit 1213.
  • the memory controller 1214 includes a circuit functioning as a controller of the DRAM 1221 and a circuit functioning as an interface of the flash memory 1222.
  • the interface 1215 has an interface circuit with an externally connected device such as a display device, a speaker, a microphone, a camera, and a controller.
  • the controller includes a mouse, a keyboard, a game controller, and the like.
  • USB Universal Serial Bus
  • HDMI registered trademark
  • High-Definition Multimedia Interface or the like can be used as such an interface.
  • the network circuit 1216 has a circuit for a network such as a LAN (Local Area Network). Further, a circuit for network security may be provided.
  • a network such as a LAN (Local Area Network).
  • a circuit for network security may be provided.
  • the above-described circuit (system) can be formed on the chip 1200 by the same manufacturing process. Therefore, even if the number of circuits required for the chip 1200 increases, the number of manufacturing processes does not need to be increased, and the chip 1200 can be manufactured at low cost.
  • the PCB 1201 provided with the chip 1200 having the GPU 1212, the DRAM 1221, and the motherboard 1203 provided with the flash memory 1222 can be referred to as a GPU module 1204.
  • the GPU module 1204 Since the GPU module 1204 has the chip 1200 using the SoC technology, its size can be reduced. In addition, since it is excellent in image processing, it is preferably used for portable electronic devices such as smartphones, tablet terminals, laptop PCs, and portable (portable) game machines.
  • a product-sum operation circuit using the GPU 1212 allows a deep neural network (DNN), a convolutional neural network (CNN), a recursive neural network (RNN), a self-encoder, a deep Boltzmann machine (DBM), a deep belief network ( Since a technique such as DBN) can be executed, the chip 1200 can be used as an AI chip or the GPU module 1204 can be used as an AI system module.
  • DNN deep neural network
  • CNN convolutional neural network
  • RNN recursive neural network
  • DBM deep Boltzmann machine
  • DBM deep Boltzmann machine
  • the chip 1200 can be used as an AI chip or the GPU module 1204 can be used as an AI system module.
  • the semiconductor device described in the above embodiment is, for example, a storage device of various electronic devices (for example, an information terminal, a computer, a smartphone, an electronic book terminal, a digital camera (including a video camera), a recording and playback device, a navigation system, and the like).
  • the computer includes a tablet computer, a notebook computer, a desktop computer, and a large computer such as a server system.
  • the semiconductor device described in the above embodiment is applied to various types of removable storage devices such as a memory card (for example, an SD card), a USB memory, and an SSD (solid state drive).
  • 17A to 17E schematically show some configuration examples of the removable storage device.
  • the semiconductor device described in any of the above embodiments is processed into a packaged memory chip, and used for various storage devices and removable memories.
  • FIG. 17A is a schematic view of a USB memory.
  • the USB memory 1100 includes a housing 1101, a cap 1102, a USB connector 1103, and a board 1104.
  • the substrate 1104 is housed in the housing 1101.
  • a memory chip 1105 and a controller chip 1106 are attached to the substrate 1104.
  • the semiconductor device described in the above embodiment can be incorporated in the memory chip 1105 or the like.
  • FIG. 17B is a schematic diagram of the external appearance of the SD card
  • FIG. 17C is a schematic diagram of the internal structure of the SD card.
  • the SD card 1110 has a housing 1111, a connector 1112, and a board 1113.
  • the substrate 1113 is housed in the housing 1111.
  • a memory chip 1114 and a controller chip 1115 are attached to the substrate 1113.
  • the capacity of the SD card 1110 can be increased.
  • a wireless chip having a wireless communication function may be provided over the substrate 1113.
  • data can be read from and written to the memory chip 1114 by wireless communication between the host device and the SD card 1110.
  • the semiconductor device described in the above embodiment can be incorporated in the memory chip 1114 or the like.
  • FIG. 17D is a schematic diagram of the external appearance of the SSD
  • FIG. 17E is a schematic diagram of the internal structure of the SSD.
  • the SSD 1150 includes a housing 1151, a connector 1152, and a board 1153.
  • the substrate 1153 is housed in the housing 1151.
  • a memory chip 1154, a memory chip 1155, and a controller chip 1156 are attached to the substrate 1153.
  • the memory chip 1155 is a work memory of the controller chip 1156, and for example, a DOSRAM chip may be used.
  • the capacity of the SSD 1150 can be increased.
  • the semiconductor device described in the above embodiment can be incorporated in the memory chip 1154 or the like.
  • the semiconductor device according to one embodiment of the present invention can be used for a processor such as a CPU or a GPU or a chip.
  • 18A to 18H illustrate specific examples of an electronic device including a processor such as a CPU or a GPU or a chip according to one embodiment of the present invention.
  • the GPU or the chip according to one embodiment of the present invention can be mounted on various electronic devices.
  • the electronic device include a relatively large screen such as a television device, a monitor for a desktop or notebook information terminal, a digital signage (digital signage), and a large game machine such as a pachinko machine.
  • artificial intelligence can be mounted on the electronic device.
  • the electronic device of one embodiment of the present invention may include an antenna. By receiving a signal with the antenna, an image, information, or the like can be displayed on the display portion.
  • the antenna may be used for wireless power transmission.
  • the electronic device of one embodiment of the present invention includes sensors (force, displacement, position, speed, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical substance, sound, time, hardness, electric field, current, (Including a function of measuring voltage, power, radiation, flow rate, humidity, gradient, vibration, odor, or infrared light).
  • the electronic device of one embodiment of the present invention can have various functions. For example, a function of displaying various information (still images, moving images, text images, etc.) on the display unit, a touch panel function, a function of displaying a calendar, date or time, a function of executing various software (programs), a wireless communication It can have a function, a function of reading a program or data recorded on a recording medium, and the like.
  • 18A to 18H illustrate examples of electronic devices.
  • FIG. 18A illustrates a mobile phone (smartphone), which is a type of information terminal.
  • the information terminal 5100 includes a housing 5101 and a display portion 5102.
  • a touch panel is provided in the display portion 5102 as an input interface, and buttons are provided in the housing 5101.
  • the information terminal 5100 can execute an application using artificial intelligence by applying the chip of one embodiment of the present invention.
  • the application using artificial intelligence include an application that recognizes a conversation and displays the content of the conversation on a display unit 5102, and recognizes a character, a graphic, and the like input by a user on a touch panel provided in the display unit 5102.
  • An application displayed on the display portion 5102, an application for performing biometric authentication such as a fingerprint or a voiceprint, and the like can be given.
  • FIG. 18B illustrates a notebook information terminal 5200.
  • the notebook information terminal 5200 includes a main body 5201 of the information terminal, a display portion 5202, and a keyboard 5203.
  • the notebook information terminal 5200 can execute an application utilizing artificial intelligence by applying the chip of one embodiment of the present invention.
  • applications using artificial intelligence include design support software, text correction software, menu automatic generation software, and the like.
  • a new artificial intelligence can be developed.
  • the smartphone and the notebook-type information terminal are illustrated as examples in FIGS. 18A and 18B, respectively.
  • information terminals other than the smartphone and the notebook-type information terminal can be applied.
  • Examples of the information terminal other than the smartphone and the notebook information terminal include a PDA (Personal Digital Assistant), a desktop information terminal, and a workstation.
  • FIG. 18C illustrates a portable game machine 5300 which is an example of a game machine.
  • the portable game machine 5300 includes a housing 5301, a housing 5302, a housing 5303, a display portion 5304, a connection portion 5305, operation keys 5306, and the like.
  • the housing 5302 and the housing 5303 can be removed from the housing 5301.
  • an image output to the display portion 5304 can be output to another video device (not shown). it can.
  • the housing 5302 and the housing 5303 can each function as an operation portion. Thereby, a plurality of players can play the game at the same time.
  • the chip described in the above embodiment can be incorporated in a chip or the like provided over the substrate of the housing 5301, the housing 5302, and the housing 5303.
  • FIG. 18D shows a stationary game machine 5400 which is an example of the game machine.
  • a controller 5402 is connected to the stationary game machine 5400 wirelessly or by wire.
  • a game machine with low power consumption can be realized.
  • heat generation from a circuit can be reduced by low power consumption, so that influence of the heat generation on the circuit itself, peripheral circuits, and modules can be reduced.
  • the portable game machine 5300 having artificial intelligence can be realized.
  • the expression of the progress of the game, the behavior of the creature appearing in the game, the phenomenon occurring in the game, etc. is determined by the program of the game, but by applying artificial intelligence to the portable game machine 5300, Thus, expressions that are not limited to game programs are possible. For example, it is possible to express such a content that a player asks a question, a progress of a game, a time, a behavior of a person appearing in the game changes.
  • the game player when playing a game that requires a plurality of players on the portable game machine 5300, the game player can be configured as an anthropomorphic person by artificial intelligence. Can play games.
  • FIGS. 18C and 18D illustrate a portable game machine and a stationary game machine as examples of the game machine, but a game machine to which the GPU or the chip of one embodiment of the present invention is applied is not limited thereto.
  • a game machine to which the GPU or the chip of one embodiment of the present invention is applied for example, an arcade game machine installed in an entertainment facility (a game center, an amusement park, or the like), a pitching machine installed in a sports facility for batting practice, or the like Is mentioned.
  • the GPU or chip of one embodiment of the present invention can be applied to a large computer.
  • FIG. 18E is a diagram illustrating a supercomputer 5500 which is an example of a large-sized computer.
  • FIG. 18F is a diagram illustrating a rack-mounted computer 5502 included in the supercomputer 5500.
  • the supercomputer 5500 has a rack 5501 and a plurality of rack-mounted computers 5502. Note that the plurality of computers 5502 are stored in a rack 5501.
  • the computer 5502 is provided with a plurality of substrates 5504, and the GPU or the chip described in the above embodiment can be mounted on the substrates.
  • Supercomputer 5500 is a large computer mainly used for scientific and technical calculations. In scientific calculations, enormous calculations must be processed at high speed, so that power consumption is high and chip heat generation is large. By applying the GPU or the chip of one embodiment of the present invention to the supercomputer 5500, a supercomputer with low power consumption can be realized. In addition, heat generation from a circuit can be reduced by low power consumption, so that influence of the heat generation on the circuit itself, peripheral circuits, and modules can be reduced.
  • FIGS. 18E and 18F illustrate a supercomputer as an example of a large computer; however, a large computer to which the GPU or the chip of one embodiment of the present invention is applied is not limited thereto.
  • Examples of a large-sized computer to which the GPU or the chip of one embodiment of the present invention is applied include a computer (server) that provides a service, a large-sized general-purpose computer (mainframe), and the like.
  • the GPU or the chip of one embodiment of the present invention can be applied to an automobile which is a mobile object and a periphery of a driver's seat of the automobile.
  • FIG. 18G is a diagram showing the vicinity of a windshield in a vehicle, which is an example of a moving object.
  • FIG. 18G illustrates a display panel 5701 attached to a pillar, in addition to a display panel 5701, a display panel 5702, and a display panel 5703 attached to a dashboard.
  • the display panels 5701 to 5703 can provide various information by displaying a speedometer, a tachometer, a mileage, a fuel gauge, a gear state, an air conditioner setting, and the like. Further, display items, layout, and the like displayed on the display panel can be appropriately changed according to the user's preference, so that design can be improved.
  • the display panels 5701 to 5703 can also be used as lighting devices.
  • the display panel 5704 can complement the field of view (blind spot) blocked by the pillar by displaying an image from an imaging device (not shown) provided in the automobile. That is, by displaying an image from the imaging device provided outside the automobile, blind spots can be compensated for and safety can be improved. In addition, by displaying an image that complements the invisible part, it is possible to more naturally confirm safety without a sense of incongruity.
  • the display panel 5704 can be used as a lighting device.
  • the GPU or the chip of one embodiment of the present invention can be applied as a component of artificial intelligence
  • the chip can be used for an automatic driving system of an automobile, for example. Further, the chip can be used in a system for performing road guidance, danger prediction, and the like.
  • the display panels 5701 to 5704 may be configured to display information such as road guidance and danger prediction.
  • a car is described as an example of a moving body, but the moving body is not limited to a car.
  • examples of a moving object include a train, a monorail, a ship, and a flying object (a helicopter, an unmanned aerial vehicle (drone), an airplane, a rocket), and the like.
  • the chip of one embodiment of the present invention is applied to these moving objects.
  • a system using artificial intelligence can be provided.
  • FIG. 18H illustrates an electric refrigerator-freezer 5800 which is an example of an electric appliance.
  • the electric refrigerator-freezer 5800 includes a housing 5801, a refrigerator door 5802, a refrigerator door 5803, and the like.
  • the electric refrigerator-freezer 5800 having artificial intelligence can be realized.
  • the electric refrigerator-freezer 5800 has a function of automatically generating menus based on the ingredients stored in the electric refrigerator-freezer 5800, the expiration date of the ingredients, and the like, and is stored in the electric refrigerator-freezer 5800. It can have a function of automatically adjusting the temperature to the food material.
  • an electric refrigerator-freezer has been described as an example of an electric appliance
  • other electric appliances include, for example, a vacuum cleaner, a microwave oven, an electronic oven, a rice cooker, a water heater, an IH cooker, a water server, a heating and cooling appliance including an air conditioner, Examples include a washing machine, a dryer, and an audiovisual device.
  • the easiness of formation of a different layer at the interface between the metal oxide and the tantalum nitride, the oxidation resistance of the tantalum nitride, the conductivity of the tantalum nitride, and the like are described. evaluated.
  • sample 1A to 5A a sample in which a tantalum nitride film is formed on a metal oxide film
  • sample 1B a sample in which a tantalum nitride film is formed on a metal oxide film and heat-treated
  • the sample 5B) is subjected to various analyzes to determine the thickness of the oxide film formed on the surface of the tantalum nitride film, the thickness of the layer formed at the interface between the metal oxide film and the tantalum nitride film, and the thickness of the tantalum nitride film.
  • the resistivity and the like were calculated.
  • the surface of the silicon-containing substrate was heat-treated in a hydrogen chloride (HCl) atmosphere to form a 100-nm-thick silicon oxide film on the substrate.
  • a 15-nm-thick metal oxide film was formed over the silicon oxide film by a sputtering method.
  • a 100 nm thick tantalum nitride film was formed on the metal oxide film by a sputtering method.
  • a metal tantalum target is used, the film forming pressure is set to 0.6 Pa, the film forming power is set to 1 kW, the substrate temperature is set to room temperature (RT), and the distance between the target and the substrate is set.
  • RT room temperature
  • Samples 1A to 5A are different in the flow rate of the film forming gas used for forming the tantalum nitride film. Specifically, in the sample 1A, an argon gas of 55 sccm and a nitrogen gas of 5 sccm were used. In sample 2A, argon gas 50 sccm and nitrogen gas 10 sccm were used. In sample 3A, argon gas 40 sccm and nitrogen gas 20 sccm were used. In sample 4A, argon gas 30 sccm and nitrogen gas 30 sccm were used. In sample 5A, argon gas 10 sccm and nitrogen gas 50 sccm were used.
  • the atomic ratio of nitrogen to tantalum in the tantalum nitride film is higher in the order of Sample 5A, Sample 4A, Sample 3A, Sample 2A, and Sample 1A.
  • Samples 1B to 5B A method for manufacturing Samples 1B to 5B is described below. Note that the method for manufacturing the samples 1B to 5B is the same as that of the samples 1A to 5A up to the step of forming the tantalum nitride film.
  • Sample 1B is a sample in which the heat treatment is performed on a sample having the same configuration as Sample 1A.
  • Sample 2B is a sample obtained by performing the heat treatment on a sample having the same configuration as that of sample 2A.
  • the sample 3B is a sample obtained by performing the heat treatment on a sample having the same configuration as the sample 3A.
  • Sample 4B is a sample obtained by performing the heat treatment on a sample having the same configuration as sample 4A.
  • Sample 5B is a sample obtained by performing the heat treatment on a sample having the same configuration as sample 5A.
  • the atomic ratio of nitrogen to tantalum in the tantalum nitride film is higher in the order of Sample 5B, Sample 4B, Sample 3B, Sample 2B, and Sample 1B.
  • Bruker D8 DISCOVER Hybrid was used as the XRD apparatus.
  • the condition is that the scan range is 15 deg. In the ⁇ / 2 ⁇ scan by the out-of-plane method.
  • the step width is 0.02 deg.
  • the integration time per point was 0.1 second.
  • FIGS. 19A to 19E show the results of XRD spectra obtained by out-of-plane measurement.
  • 19A is an XRD spectrum of sample 1A
  • FIG. 19B is an XRD spectrum of sample 2A
  • FIG. 19C is an XRD spectrum of sample 3A
  • FIG. 19D is an XRD spectrum of sample 4A
  • 19A to 19E the horizontal axis is 2 ⁇ [deg. ], And the vertical axis represents intensity [a. u. ].
  • a broken line in the vicinity indicates a peak position indicating the crystallinity of tantalum nitride.
  • the line analysis of the composition by EDX was performed to calculate the thickness of the layer formed at the interface between the metal oxide film and the tantalum nitride film.
  • the thickness of the layer is defined as the difference between the position of the interface between the layer and the metal oxide film and the position of the interface between the lower surface of the tantalum nitride film and the layer.
  • a line perpendicular to the substrate surface is defined as a depth direction, and an EDX line analysis is performed on the layer and its periphery.
  • the depth (position) of the interface between the layer and the metal oxide film is determined as the main component of the metal oxide film, and The depth at which the quantitative value of the metal (gallium in this embodiment) that is not the main component of the tantalum nitride film is set to a half value is set. Further, the depth (position) of the interface between the lower surface of the tantalum nitride film and the layer is defined as the depth at which the quantitative value of oxygen of the metal oxide film becomes half. As described above, the thickness of the layer can be calculated.
  • FIGS. 20A to 20E show cross-sectional STEM images taken.
  • 20A is a cross-sectional STEM image of Sample 1B
  • FIG. 20B is a cross-sectional STEM image of Sample 2B
  • FIG. 20C is a cross-sectional STEM image of Sample 3B
  • FIG. 20D is a cross-sectional STEM image of Sample 4B
  • FIG. 20E is a cross-sectional STEM image of Sample 5B.
  • the cross-sectional STEM images shown in FIGS. 20A to 20E are phase contrast images (TE images). Note that the thickness of the oxide film formed on the surface of the tantalum nitride film was measured using the cross-sectional STAEM images shown in FIGS. 20A to 20E.
  • FIG. 21 shows the result of calculating the thickness of the oxide film formed on the surface of the tantalum nitride film.
  • the bar graph on the left side of each sample indicates the thickness [nm] of the oxide film.
  • the thickness of the oxide film in Sample 1B is 11.9 nm
  • the thickness of the oxide film in Sample 2B is 4.6 nm
  • the thickness of the oxide film in Sample 3B is 4.0 nm
  • the thickness of Sample 4B is In Example 5, the thickness of the oxide film was 3.6 nm, and in Sample 5B, the thickness of the oxide film was 5.3 nm.
  • the tantalum nitride film the larger the atomic ratio of nitrogen to tantalum, the smaller the thickness of the oxide film. Therefore, in the tantalum nitride film, as the atomic ratio of nitrogen to tantalum is larger, an oxide film is less likely to be formed on the surface of the tantalum nitride film.In other words, the tantalum nitride film is less likely to be oxidized as the atomic ratio of nitrogen to tantalum is larger. It has been suggested.
  • FIG. 21 shows the result of calculating the thickness of the layer formed at the interface between the metal oxide film and the tantalum nitride film.
  • the bar graph shown on the right side of each sample is the film thickness [nm] of the layer.
  • the thickness of the layer in Sample 1B is 7.4 nm
  • the thickness of the layer in Sample 2B is 3.4 nm
  • the thickness of the layer in Sample 3B is 2.0 nm
  • the thickness of the layer in Sample 4B is Was 1.4 nm
  • the thickness of the layer in Sample 5B was 0.8 nm.
  • the resistivity of the tantalum nitride film was calculated for Samples 1B to 5B. Specifically, for each of Samples 1B to 5B, the sheet resistance at five locations in the plane per sample was measured, the average value of the sheet resistance values obtained at the five locations was calculated, and the calculated average value was calculated. Was converted to the target film thickness of 100 nm, whereby the resistivity of the tantalum nitride film was calculated. The measurement was performed using a resistivity meter (trade name: # -10) manufactured by NPS Corporation.
  • FIG. 21 shows the result of calculating the resistivity of the tantalum nitride film.
  • the circles shown in the respective samples indicate the resistivity [ ⁇ ⁇ cm] of the tantalum nitride film.
  • the resistivity of the tantalum nitride film is 2.9 ⁇ 10 ⁇ 4 ⁇ ⁇ cm for sample 1B, 4.6 ⁇ 10 ⁇ 4 ⁇ ⁇ cm for sample 2B, and 1.5 ⁇ 10 ⁇ 3 for sample 3B.

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Abstract

信頼性が良好な半導体装置を提供する。 第１の酸化物と、第１の酸化物上の第２の酸化物と、第２の酸化物上の第１の絶縁体と、第１の絶 縁体上の第１の導電体と、第２の酸化物上の、第２の導電体、および第３の導電体と、を有する半 導体装置であって、第２の導電体は、第１の領域と、第２の領域と、を有し、第３の導電体は、第 ３の領域と、第４の領域と、を有し、第２の領域は、第１の領域の上方に位置し、第４の領域は、 第３の領域の上方に位置し、第２の導電体、および第３の導電体のそれぞれは、タンタルと、窒素 と、を有し、第１の領域における、タンタルに対する窒素の原子数比は、第２の領域における、タ ンタルに対する窒素の原子数比よりも高く、第３の領域における、タンタルに対する窒素の原子数 比は、第４の領域における、タンタルに対する窒素の原子数比よりも高い。

Description

半導体装置、および半導体装置の作製方法
　本発明の一態様は、半導体装置、および半導体装置の作製方法に関する。また、本発明の一態様は、半導体ウエハ、モジュール、および電子機器に関する。
　なお、本明細書等において半導体装置とは、半導体特性を利用することで機能し得る装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。表示装置（液晶表示装置、発光表示装置など）、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置、電子機器などは、半導体装置を有すると言える場合がある。
　なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様は、物、方法、または、製造方法に関するものである。また、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
　絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。当該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する。）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
　酸化物半導体において、単結晶でも非晶質でもない、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）構造およびｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）構造が見出されている（非特許文献１及び非特許文献２参照）。
　非特許文献１および非特許文献２では、ＣＡＡＣ構造を有する酸化物半導体を用いてトランジスタを作製する技術が開示されている。
Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"ＳＩＤ　Ｓｙｍｐｏｓｉｕｍ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１２，ｖｏｌｕｍｅ　４３，ｉｓｓｕｅ　１，ｐ．１８３−１８６ Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"Ｊａｐａｎｅｓｅ　Ｊｏｕｒｎａｌ　ｏｆ　Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ"，２０１４，ｖｏｌｕｍｅ　５３，Ｎｕｍｂｅｒ　４Ｓ，ｐ．０４ＥＤ１８−１−０４ＥＤ１８−１０
　本発明の一態様は、信頼性が良好な半導体装置を提供することを課題の一つとする。また、本発明の一態様は、良好な電気特性を有する半導体装置を提供することを課題の一つとする。また、本発明の一態様は、オン電流が大きい半導体装置を提供することを課題の一つとする。また、本発明の一態様は、微細化または高集積化が可能な半導体装置を提供することを課題の一つとする。また、本発明の一態様は、低消費電力の半導体装置を提供することを課題の一つとする。
　なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
　本発明の一態様は、第１の酸化物と、第１の酸化物上の第２の酸化物と、第２の酸化物上の第１の絶縁体と、第１の絶縁体上の第１の導電体と、第２の酸化物上の、第２の導電体、および第３の導電体と、を有し、第２の導電体は、第１の領域と、第２の領域と、を有し、第３の導電体は、第３の領域と、第４の領域と、を有し、第２の領域は、第１の領域の上方に位置し、第４の領域は、第３の領域の上方に位置し、第２の導電体、および第３の導電体のそれぞれは、タンタルと、窒素と、を有し、第１の領域における、タンタルに対する窒素の原子数比は、第２の領域における、タンタルに対する窒素の原子数比よりも高く、第３の領域における、タンタルに対する窒素の原子数比は、第４の領域における、タンタルに対する窒素の原子数比よりも高い半導体装置である。
　上記半導体装置において、第２の導電体は、第１の領域、および第２の領域に加えて、第５の領域を有し、第３の導電体は、第３の領域、および第４の領域に加えて、第６の領域を有し、第５の領域は、第２の領域の上方に位置し、第６の領域は、第４の領域の上方に位置し、第５の領域における、タンタルに対する窒素の原子数比は、第２の領域における、タンタルに対する窒素の原子数比よりも高く、第６の領域における、タンタルに対する窒素の原子数比は、第４の領域における、タンタルに対する窒素の原子数比よりも高い、ことが好ましい。
　また、上記半導体装置において、第２の導電体、および第３の導電体上に、第２の絶縁体が設けられる、ことが好ましい。
　また、本発明の他の一態様は、第１の酸化物と、第１の酸化物上の第２の酸化物と、第２の酸化物上の第１の絶縁体と、第１の絶縁体上の第１の導電体と、第２の酸化物上の、第２の導電体、および第３の導電体と、第２の導電体上の第４の導電体と、第３の導電体上の第５の導電体と、を有し、第２の導電体、および第３の導電体は、水素を抜き取り、かつ、酸化しにくい、物性を有する導電性材料で構成され、第４の導電体、および第５の導電体の導電率は、第２の導電体、および第３の導電体の導電率よりも高い半導体装置である。
　上記半導体装置において、第２の導電体、および第３の導電体のそれぞれは、タンタルと、窒素と、を有する、ことが好ましい。
　また、上記半導体装置において、第４の導電体、および第５の導電体上に、第２の絶縁体を有する、ことが好ましい。
　また、上記半導体装置において、第４の導電体上に、第６の導電体が設けられ、第５の導電体上に、第７の導電体が設けられ、第６の導電体、および第７の導電体は、水素を抜き取り、かつ、酸化しにくい、物性を有する導電性材料で構成される、ことが好ましい。
　また、上記半導体装置において、第２の導電体、第３の導電体、第６の導電体、および第７の導電体のそれぞれは、タンタルと、窒素と、を有する、ことが好ましい。
　また、上記半導体装置において、第６の導電体、および第７の導電体上に、第２の絶縁体を有する、ことが好ましい。
　また、上記半導体装置において、第１の酸化物は、インジウムと、元素Ｍ（Ｍは、アルミニウム、ガリウム、イットリウム、または錫）と、亜鉛と、を有する、ことが好ましい。
　また、本発明の別の一態様は、酸化物と、絶縁体と、導電体と、を形成する半導体装置の作製方法であって、酸化物は、第１の酸化物を有し、絶縁体は、第１の酸化物に接する第１の絶縁体を有し、導電体は、絶縁体に接する第１の導電体と、第１の酸化物に接する第２の導電体と、第１の酸化物に接する第３の導電体と、を有し、作製方法は、第１の酸化物を形成する第１のステップと、第１の酸化物上に導電膜を成膜する第２のステップと、導電膜を加工し、第２の導電体、および第３の導電体を形成する第３のステップと、第１の酸化物、第２の導電体、および第３の導電体上に第１の絶縁体、及び第１の導電体を形成する第４のステップと、を有し、第２のステップにおいて、導電膜は、第１の導電膜と、第２の導電膜との順に、窒素雰囲気下で成膜され、第１の導電膜の成膜時における、ガス総流量に占める窒素流量の割合は、第２の導電膜の成膜時における、ガス総流量に占める窒素流量の割合よりも多い。
　上記半導体装置の作製方法において、導電膜は、スパッタリング法を用いて成膜される、ことが好ましい。
　また、上記半導体装置の作製方法において、導電膜は、イオン化スパッタリング法を用いて成膜される、ことが好ましい。
　また、上記半導体装置の作製方法において、導電膜は、タンタルターゲットを用いて成膜される、ことが好ましい。
　本発明の一態様により、信頼性が良好な半導体装置を提供することができる。また、本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。また、本発明の一態様により、オン電流が大きい半導体装置を提供することができる。また、本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができる。また、本発明の一態様により、低消費電力の半導体装置を提供することができる。
　なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
図１Ａは、本発明の一態様に係る半導体装置の上面図である。図１Ｂ乃至図１Ｄは、本発明の一態様に係る半導体装置の断面図である。
図２Ａ、図２Ｂは、本発明の一態様に係る半導体装置の断面図である。
図３Ａ、図３Ｂは、構造最適化を行った後の計算モデルを説明する図である。
図４Ａは、本発明の一態様に係る半導体装置の作製方法を示す上面図である。図４Ｂ、図４Ｃは、本発明の一態様に係る半導体装置の作製方法を示す断面図である。
図５Ａは、本発明の一態様に係る半導体装置の作製方法を示す上面図である。図５Ｂ、図５Ｃは、本発明の一態様に係る半導体装置の作製方法を示す断面図である。
図６Ａは、本発明の一態様に係る半導体装置の作製方法を示す上面図である。図６Ｂ、図６Ｃは、本発明の一態様に係る半導体装置の作製方法を示す断面図である。
図７Ａは、本発明の一態様に係る半導体装置の作製方法を示す上面図である。図７Ｂ、図７Ｃは、本発明の一態様に係る半導体装置の作製方法を示す断面図である。
図８Ａは、本発明の一態様に係る半導体装置の作製方法を示す上面図である。図８Ｂ、図８Ｃは、本発明の一態様に係る半導体装置の作製方法を示す断面図である。
図９Ａは、本発明の一態様に係る半導体装置の作製方法を示す上面図である。図９Ｂ、図９Ｃは、本発明の一態様に係る半導体装置の作製方法を示す断面図である。
図１０Ａは、本発明の一態様に係る半導体装置の作製方法を示す上面図である。図１０Ｂ、図１０Ｃは、本発明の一態様に係る半導体装置の作製方法を示す断面図である。
図１１Ａは、本発明の一態様に係る半導体装置の作製方法を示す上面図である。図１１Ｂ、図１１Ｃは、本発明の一態様に係る半導体装置の作製方法を示す断面図である。
図１２は、本発明の一態様に係る記憶装置の構成を示す断面図である。
図１３は、本発明の一態様に係る記憶装置の構成を示す断面図である。
図１４Ａ、図１４Ｂは、本発明の一態様に係る記憶装置の構成例を示すブロック図である。
図１５Ａ乃至図１５Ｈは、本発明の一態様に係る記憶装置の構成例を示す回路図である。
図１６Ａ、図１６Ｂは、本発明の一態様に係る半導体装置の模式図である。
図１７Ａ乃至図１７Ｅは、本発明の一態様に係る記憶装置の模式図である。
図１８Ａ乃至図１８Ｈは、本発明の一態様に係る電子機器を示す図である。
図１９Ａ乃至図１９Ｅは、実施例に係るサンプルのＸＲＤスペクトルの結果を説明する図である。
図２０Ａ乃至図２０Ｅは、実施例に係るサンプルの断面ＳＴＥＭ像を説明する図である。
図２１は、実施例に係るサンプルの、酸化膜および層の膜厚、ならびに抵抗率の算出結果を説明する図である。
　以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
　また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお、図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、実際の製造工程において、エッチングなどの処理により層やレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするため、図に反映しないことがある。また、図面において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
　また、特に上面図（「平面図」ともいう。）や斜視図などにおいて、発明の理解を容易とするため、一部の構成要素の記載を省略する場合がある。また、一部の隠れ線などの記載を省略する場合がある。
　また、本明細書等において、第１、第２等として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
　また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。したがって、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
　例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接的に接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に開示されているものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
　また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチャネルが形成される領域（以下、チャネル形成領域ともいう。）を有しており、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。
　また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができる場合がある。
　なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネル形成領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。すなわち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネル形成領域における、いずれか一の値、最大値、最小値または平均値とする。
　チャネル幅とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネル形成領域における、チャネル長方向を基準として垂直方向のチャネル形成領域の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。すなわち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネル形成領域における、いずれか一の値、最大値、最小値または平均値とする。
　なお、本明細書等において、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、「実効的なチャネル幅」ともいう。）と、トランジスタの上面図において示されるチャネル幅（以下、「見かけ上のチャネル幅」ともいう。）と、が異なる場合がある。例えば、ゲート電極が半導体の側面を覆う場合、実効的なチャネル幅が、見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつゲート電極が半導体の側面を覆うトランジスタでは、半導体の側面に形成されるチャネル形成領域の割合が大きくなる場合がある。その場合は、見かけ上のチャネル幅よりも、実効的なチャネル幅の方が大きくなる。
　このような場合、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
　本明細書では、単にチャネル幅と記載した場合には、見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅などは、断面ＴＥＭ像などを解析することなどによって、値を決定することができる。
　なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物と言える。不純物が含まれることにより、例えば、半導体の欠陥準位密度が高くなることや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、酸化物半導体の主成分以外の遷移金属などがあり、例えば、水素、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。なお、水も不純物として機能する場合がある。また、例えば不純物の混入によって、酸化物半導体に酸素欠損が形成される場合がある。
　なお、本明細書等において、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものである。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものである。
　また、本明細書等において、「絶縁体」という用語を、絶縁膜または絶縁層と言い換えることができる。また、「導電体」という用語を、導電膜または導電層と言い換えることができる。また、「半導体」という用語を、半導体膜または半導体層と言い換えることができる。
　また、本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
　本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む。）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう。）などに分類される。例えば、トランジスタの半導体層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、ＯＳトランジスタと記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。
　また、本明細書等において、ノーマリーオフとは、ゲートに電位を印加しない、またはゲートに接地電位を与えたときに、トランジスタに流れるチャネル幅１μｍあたりのドレイン電流が、室温において１×１０−２０Ａ以下、８５℃において１×１０−１８Ａ以下、または１２５℃において１×１０−１６Ａ以下であることをいう。
（実施の形態１）
　本実施の形態では、本発明の一態様に係るトランジスタ２００を有する半導体装置の一例について説明する。
＜半導体装置の構成例＞
　図１Ａ乃至図１Ｄは、本発明の一態様に係るトランジスタ２００を有する半導体装置の上面図および断面図である。図１Ａは、当該半導体装置の上面図である。また、図１Ｂ乃至図１Ｄは、当該半導体装置の断面図である。ここで、図１Ｂは、図１ＡにＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル長方向の断面図でもある。また、図１Ｃは、図１ＡにＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル幅方向の断面図でもある。また、図１Ｄは、図１ＡにＡ５−Ａ６の一点鎖線で示す部位の断面図である。なお、図１Ａの上面図では、図の明瞭化のために一部の要素を省いている。
　本発明の一態様の半導体装置は、トランジスタ２００と、層間膜として機能する絶縁体２１４、絶縁体２１６、絶縁体２８０、絶縁体２７４、および絶縁体２８１と、を有する。また、トランジスタ２００と電気的に接続し、プラグとして機能する導電体２４０（導電体２４０ａ、および導電体２４０ｂ）を有する。なお、プラグとして機能する導電体２４０の側面に接して絶縁体２４１（絶縁体２４１ａ、および絶縁体２４１ｂ）が設けられる。
［トランジスタ２００］
　図１Ａ乃至図１Ｄに示すように、トランジスタ２００は、基板（図示せず。）の上に配置され、絶縁体２１６に埋め込まれるように配置された導電体２０５と、絶縁体２１６の上および導電体２０５の上に配置された絶縁体２２２と、絶縁体２２２の上に配置された絶縁体２２４と、絶縁体２２４の上に配置された酸化物２３０（酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃ）と、酸化物２３０ｃの上に配置された絶縁体２５０と、絶縁体２５０上に配置された導電体２６０（導電体２６０ａ、および導電体２６０ｂ）と、酸化物２３０ｂの上面の一部と接する導電体２４２ａ（導電体２４２ａ１、および導電体２４２ａ２）および導電体２４２ｂ（導電体２４２ｂ１、および導電体２４２ｂ２）と、絶縁体２２４の上面の一部、酸化物２３０ａの側面、酸化物２３０ｂの側面、導電体２４２ａの側面および上面、ならびに、導電体２４２ｂの側面および上面に接して配置された絶縁体２５４と、を有する。
　酸化物２３０は、絶縁体２２４の上に配置された酸化物２３０ａと、酸化物２３０ａの上に配置された酸化物２３０ｂと、酸化物２３０ｂの上に配置され、少なくとも一部が酸化物２３０ｂの上面に接する酸化物２３０ｃと、を有することが好ましい。酸化物２３０ｂ下に酸化物２３０ａを有することで、酸化物２３０ａよりも下方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。また、酸化物２３０ｂ上に酸化物２３０ｃを有することで、酸化物２３０ｃよりも上方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。
　なお、トランジスタ２００では、酸化物２３０が、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの３層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物２３０ｂの単層、酸化物２３０ａと酸化物２３０ｂの２層構造、酸化物２３０ｂと酸化物２３０ｃの２層構造、または４層以上の積層構造を設ける構成にしてもよいし、酸化物２３０ａ、酸化物２３０ｂ、酸化物２３０ｃのそれぞれが積層構造を有していてもよい。
　酸化物２３０ｂ上には、導電体２４２ａ（導電体２４２ａ１、および導電体２４２ａ２）、ならびに導電体２４２ｂ（導電体２４２ｂ１、および導電体２４２ｂ２）が設けられる。
　導電体２６０は、トランジスタ２００の第１のゲート（トップゲートともいう。）電極として機能し、導電体２４２ａおよび導電体２４２ｂは、それぞれトランジスタ２００のソース電極またはドレイン電極として機能する。
　図１Ｂにおける一点鎖線で囲む領域の拡大図を、図２Ａに示す。図２Ａに示すように、酸化物２３０は、トランジスタ２００のチャネル形成領域として機能する領域２３４と、ソース領域またはドレイン領域として機能する領域２３１（領域２３１ａ、および領域２３１ｂ）と、を有する。
　なお、図２Ａでは、領域２３１、および領域２３４が、酸化物２３０ｂに形成されている構成を示しているが、これに限られることなく、例えば、領域２３１、または領域２３４は、酸化物２３０ａおよび酸化物２３０ｂに形成されてもよいし、酸化物２３０ｂおよび酸化物２３０ｃに形成されてもよいし、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃに形成されてもよい。
　また、図２Ａでは、領域２３１と領域２３４との境界を、酸化物２３０ｂの上面に対して略垂直に表示しているが、本実施の形態はこれに限られるものではない。例えば、領域２３４が、酸化物２３０ｂの表面近傍では、導電体２４０側に進行し、酸化物２３０ｂの下面近傍では、狭まった形状になる場合がある。
　トランジスタ２００は、チャネル形成領域を有する酸化物２３０に、半導体として機能する金属酸化物（以下、酸化物半導体ともいう。）を用いることが好ましい。酸化物半導体をトランジスタのチャネル形成領域に用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
　また、上記金属酸化物として、バンドギャップが２．０ｅＶ以上のものを用いることが好ましく、２．５ｅＶ以上のものを用いることがより好ましい。バンドギャップの大きい金属酸化物を酸化物２３０に用いることで、トランジスタのオフ電流を低減することができる。このようなトランジスタを用いることで、低消費電力の半導体装置を提供できる。
　チャネル形成領域に酸化物半導体を用いたトランジスタ２００は、非導通状態においてリーク電流が極めて小さいため、低消費電力の半導体装置を提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタ２００に用いることができる。
　例えば、酸化物２３０として、インジウム（Ｉｎ）、元素Ｍおよび亜鉛（Ｚｎ）を有するＩｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫を用いるとよい。また、酸化物２３０として、Ｉｎ−Ｍ酸化物、Ｉｎ−Ｚｎ酸化物、またはＭ−Ｚｎ酸化物を用いてもよい。
　トランジスタには、キャリア濃度の低い金属酸化物を用いることが好ましい。金属酸化物のキャリア濃度を低くする場合においては、金属酸化物中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。なお、金属酸化物中の不純物としては、例えば、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
　特に、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、金属酸化物中に酸素欠損を形成する場合がある。金属酸化物中のチャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となる場合がある。さらに、酸素欠損に水素が入った欠陥はドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている金属酸化物を用いたトランジスタは、ノーマリーオン特性となりやすい。
　よって、金属酸化物を酸化物２３０に用いる場合、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。水素などの不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
　また、酸化物２３０に金属酸化物を用いる場合、導電体２４２（導電体２４２ａ、および導電体２４２ｂ）と酸化物２３０とが接することで、酸化物２３０中の酸素が導電体２４２へ拡散し、導電体２４２が酸化する場合がある。導電体２４２が酸化することで、導電体２４２の導電率が低下する蓋然性が高い。なお、酸化物２３０中の酸素が導電体２４２へ拡散することを、導電体２４２が酸化物２３０中の酸素を吸収する、と言い換えることができる。
　また、酸化物２３０中の酸素が導電体２４２（導電体２４２ａ、および導電体２４２ｂ）へ拡散することで、導電体２４２ａと酸化物２３０ｂとの間、および、導電体２４２ｂと酸化物２３０ｂとの間に異層が形成される場合がある。当該異層は、導電体２４２よりも酸素を多く含むため、当該異層は絶縁性を有すると推定される。このとき、導電体２４２と、当該異層と、酸化物２３０ｂとの３層構造は、金属−絶縁体−半導体からなる３層構造とみなすことができ、ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造と呼ぶ場合がある。
　なお、上記異層は、導電体２４２と酸化物２３０ｂとの間に形成されることに限られず、例えば、異層が、導電体２４２と酸化物２３０ｃとの間に形成される場合や、導電体２４２と酸化物２３０ｂとの間、および導電体２４２と酸化物２３０ｃとの間に形成される場合がある。
　また、酸化物２３０中の酸素が導電体２４２へ拡散することで、異層と酸化物２３０ｂとの間または酸化物２３０ｂの異層近傍に、酸素欠乏状態の領域が形成される場合がある。当該領域は、酸素欠損を多く含む領域である。この場合、当該領域には、酸素欠損に入り込んだ不純物（水素等）がドナーとして機能し、キャリア濃度が増加し、部分的に低抵抗領域が形成される場合がある。
　なお、領域２３１ａ、および領域２３１ｂのそれぞれは、上記領域の少なくとも一部を含む。よって、領域２３１は、キャリア濃度が高い、低抵抗化した領域である。また、領域２３４は、領域２３１よりも、キャリア濃度が低い領域である。
　上記異層の膜厚が大きくなるほど、導電体２４２と酸化物２３０との間のキャリアの移動が抑制される蓋然性が高い。また、上記異層の膜厚が大きくなるほど、酸素欠乏状態の領域は拡大する。よって、トランジスタの電気特性のバラツキや、トランジスタの信頼性の低下などの原因となる蓋然性が高い。
　そこで、導電体２４２（導電体２４２ａ、および導電体２４２ｂ）は２層以上の積層構造であることが好ましい。例えば、図１Ｂおよび図２Ａに示すように、導電体２４２は、酸化物２３０ｂと接する側に導電体２４２ａ１、および導電体２４２ｂ１が配置され、導電体２４２ａ１上、および導電体２４２ｂ１上にそれぞれ、導電体２４２ａ２、および導電体２４２ｂ２が配置された２層の積層構造にすることが好ましい。
　導電体２４２の下層（導電体２４２ａ１、および導電体２４２ｂ１）は、例えば、水素を吸い取りやすく（抜き取りやすく）、かつ、酸化しにくい、特性を有する導電性材料で構成されることが好ましい。また、酸化物２３０中の水素が当該層へ拡散しやすく、かつ、酸化物２３０中の酸素が当該層へ拡散しにくい、特性を有する導電性材料で構成されることがより好ましい。これにより、酸化物２３０の水素が当該層へ拡散することで、酸化物２３０の水素濃度が低減され、トランジスタ２００に安定した電気特性を付与することができる。また、導電体２４２が酸化し、導電体２４２の導電率が低下するのを抑制することができる。
　また、導電体２４２の上層（導電体２４２ａ２、および導電体２４２ｂ２）は、導電体２４２の下層（導電体２４２ａ１、および導電体２４２ｂ１）よりも、導電性の高い導電性材料で構成されることが好ましい。または、導電体２４２の上層は、導電体２４２の下層よりも、抵抗率が低い導電性材料で構成されることが好ましい。これにより、配線遅延を抑制した半導体装置を作製することができる。
　なお、導電体２４２の上層は、水素を吸い取りやすい、特性を有してもよい。これにより、導電体２４２の下層に吸い取られた水素が、導電体２４２の上層にも拡散し、酸化物２３０中の水素濃度をより低減することができる。よって、トランジスタ２００に安定した電気特性を付与することができる。
　ここで、導電体２４２の下層（導電体２４２ａ１、および導電体２４２ｂ１）と、導電体２４２の上層（導電体２４２ａ２、および導電体２４２ｂ２）と、は、構成する元素が同じで、かつ、化学組成が異なる導電性材料を用いることが好ましい。このとき、導電体２４２の下層と導電体２４２の上層とを、大気環境にさらさずに連続して成膜することができる。大気開放せずに成膜することで、導電体２４２の下層表面に大気環境からの不純物または水分が付着することを防ぐことができ、導電体２４２の下層と導電体２４２の上層との界面近傍を清浄に保つことができる。
　上記導電性材料として、例えば、導電性の金属窒化物を用いると好ましい。当該金属窒化物としては、例えば、タンタルを含む窒化物、チタンを含む窒化物、モリブデンを含む窒化物、タングステンを含む窒化物、タンタルおよびアルミニウムを含む窒化物、チタンおよびアルミニウムを含む窒化物などが挙げられる。本発明の一態様においては、タンタルを含む窒化物が特に好ましい。タンタルを含む窒化物は、組成式がＴａＮｘ（ｘは０より大きく１．６７以下の実数である。）を満たすことが好ましい。また、タンタルを含む窒化物は、酸素を有してもよい。よって、タンタルを含む窒化物は、金属タンタル、窒化タンタル、窒化酸化タンタル、酸化窒化タンタルなどを有する。
　タンタルを含む窒化物において、タンタルに対する窒素の原子数比を低くすることで、当該窒化物の抵抗率を下げることができる。よって、当該窒化物を導電体２４２の上層に用いることが好ましい。これにより、配線遅延を抑制した半導体装置を作製することができる。
　また、タンタルを含む窒化物において、タンタルに対する窒素の原子数比を高くすることで、当該窒化物の酸化を抑制することができる。また、当該窒化物の耐酸化性を高めることができる。また、当該窒化物中への酸素の拡散を抑制することができる。よって、当該窒化物を導電体２４２の下層に用いることが好ましい。これにより、導電体２４２の下層と酸化物２３０との間に異層が形成されるのを防ぐ、または異層の膜厚を薄くすることができる。なお、当該窒化物の耐酸化性については後述する。
　タンタルを含む窒化物は、水素を吸い取りやすい（水素が拡散しやすい）導電性材料であるため、導電体２４２に好適である。導電体２４２にタンタルを含む窒化物を用いることで、導電体２４２となる導電膜の形成以降の工程での熱処理において、酸化物２３０中の水素が導電体２４２へ拡散し、酸化物２３０中の水素濃度を低減することができる。さらに、導電体２４２と酸化物２３０との間に異層が形成されるのを防ぐ、または、異層の膜厚が厚くなるのを抑えることができる。また、熱処理を行っても、酸化物２３０ｂから酸素が引き抜かれることを低減できるので、トランジスタ２００は、製造工程における高い温度（所謂サーマルバジェット）に対して安定となる。
　また、導電体２４２にタンタルを含む窒化物を用いることで、酸化物２３０中の水素が、酸化物２３０の領域２３１から導電体２４２へ拡散し、領域２３１の水素濃度が低減される。領域２３１の水素濃度が低減されることで、領域２３４中の水素が領域２３１へと拡散する。また、領域２３４の水素は、酸化物２３０ｃを介して、導電体２４２へと拡散する場合がある。これらにより、領域２３４の水素濃度を低減することができる。
　また、上述した酸素欠乏状態の領域は、酸素欠損を多く含む領域である。金属酸化物を有する酸化物２３０において、酸素欠損内の水素は、酸素原子と結合する水素、または格子間に存在する水素よりも、拡散しにくい傾向がある。よって、酸素欠乏状態の領域を有する領域２３１は、領域２３４よりも、拡散しにくい水素をより多く有する。つまり、領域２３１の水素と比べて、領域２３４の水素は、導電体２４２へと拡散しやすい。よって、領域２３４の水素濃度は、領域２３１の水素濃度よりも低くなる場合がある。
　なお、導電体２４２へ拡散した水素は、導電体２４２に留まる場合がある。別言すると、酸化物２３０中の水素が導電体２４２に吸収される場合がある。特に、タンタルに対する窒素の原子数比が高い、タンタルを含む窒化物に水素が拡散すると、当該水素は窒素と結合することで、当該窒化物に留まりやすい場合がある。また、酸化物２３０中の水素は、導電体２４２を透過して、導電体２４２の周辺に設けられた構造体、またはトランジスタ２００の外方へ放出される場合がある。
　以上より、酸化物２３０の水素濃度を低減することができる。したがって、トランジスタ２００に良好な電気特性および信頼性を与えることができる。
　なお、導電体２４２において、上層と下層の境界は明確に検出することが困難な場合がある。タンタルを含む窒化物を導電体２４２に用いる場合、各層内で検出されるタンタル、および窒素濃度は、各層の段階的な変化に限らず、上層と下層との間の領域で連続的に変化（グラデーションともいう）していてもよい。つまり、導電体２４２の、領域２３１に近い領域であるほど、タンタルに対する窒素の原子数比が高ければよい。よって、導電体２４２の下方に位置する領域における、タンタルに対する窒素の原子数比は、導電体２４２の上方に位置する領域における、タンタルに対する窒素の原子数比よりも高いことが好ましい。
　また、導電体２４２の下層（導電体２４２ａ１、および導電体２４２ｂ１）と、導電体２４２の上層（導電体２４２ａ２、および導電体２４２ｂ２）と、は、構成する元素が同じで、かつ、化学組成が異なる導電性材料を用いる例について示したが、これに限られず、導電体２４２の下層と、導電体２４２の上層と、は、異なる導電性材料を用いて形成されてもよい。
　また、図２Ｂに示すように、導電体２４２は、酸化物２３０ｂと接する側に導電体２４２ａ１、および導電体２４２ｂ１を設け、導電体２４２ａ１上、および導電体２４２ｂ１上にそれぞれ、導電体２４２ａ２、および導電体２４２ｂ２を設け、導電体２４２ａ２上、および導電体２４２ｂ２上にそれぞれ、導電体２４２ａ３、および導電体２４２ｂ３を設けた３層の積層構造にしてもよい。
　導電体２４２ａ３、および導電体２４２ｂ３は、導電体２４２ａ１、および導電体２４２ｂ１と同様に、水素を吸い取りやすく（抜き取りやすく）、かつ、酸化しにくい、特性を有する導電性材料で構成されることが好ましい。また、導電体２４２ａ２および導電体２４２ｂ２よりも、タンタルに対する窒素の原子数比が高い、タンタルを含む窒化物を用いることが好ましい。これにより、導電体２４２の上方に位置する酸化物中の酸素によって、導電体２４２が酸化するのを抑制することができる。
　また、導電体２４２が、酸化物２３０中の水素が導電体２４２へ拡散しやすい特性を有する導電性材料で構成され、かつ、異層が導電体２４２と酸化物２３０との間に形成されてもよい。
　導電体２４２にタンタルを含む窒化物を用いることで、膜厚の薄い異層を形成することができる。具体的には、異層の膜厚を、０．１ｎｍ以上４ｎｍ以下、より好ましくは、０．５ｎｍ以上３ｎｍ以下とすることができる。これにより、酸化物２３０中の水素は、異層を介して導電体２４２へ拡散し、領域２３４の水素濃度を低減することができる。
　なお、例えば、上記異層の膜厚を、上記異層と酸化物２３０ｂとの界面の位置と、導電体２４２ａ（導電体２４２ｂ）の下面と上記異層との界面の位置と、の差とする。このとき、上記異層の膜厚は、上記異層およびその周辺の断面形状を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）などを用いて観察することで、測定することができる場合がある。
　また、上記異層の膜厚は、上記異層およびその周辺に対して、エネルギー分散型Ｘ線分光法（ＥＤＸ）による組成のライン分析を行うことで、算出することができる場合がある。上記異層の膜厚の算出方法として、はじめに、導電体２４２と異層と酸化物２３０ｂの積層方向（例えば、基板面に対して垂直な方向）を深さ方向として、異層およびその周辺に対してＥＤＸのライン分析を行う。次に、当該分析で得られる、深さ方向に対する各元素の定量値のプロファイルにおいて、異層と酸化物２３０ｂとの界面の深さ（位置）を、酸化物２３０ｂの主成分であり、かつ、導電体２４２ａ（導電体２４２ｂ）の主成分ではない金属の定量値が半値になる深さとする。また、導電体２４２ａ（導電体２４２ｂ）の下面と異層との界面の深さ（位置）を、酸化物２３０ｂの酸素の定量値が半値になる深さとする。以上により、上記異層の膜厚を算出することができる。
　また、異層は、タンタルと、酸素とを含むため、絶縁性を有する場合がある。このとき、導電体２４２と、異層と、酸化物２３０とでＭＩＳ構造が形成される。このような構成にすることで、導電体２４２と酸化物２３０とが接せず、導電体２４２と酸化物２３０との界面が、熱処理によって劣化することを抑制することができる。また、異層の膜厚が薄いため、導電体２４２と酸化物２３０との間の電流が流れやすくなり、トランジスタの信頼性向上を図ることができる。
　なお、異層の水素透過性が低い場合、例えば、領域２３４の水素は、酸化物２３０ｃおよび絶縁体２５４、または、酸化物２３０ｃ、絶縁体２８０、および絶縁体２５４、を介して、導電体２４２へ拡散する場合がある。つまり、導電体２４２を構成する上記導電性材料は、酸化物２３０の水素を抜き取る物性を有ることに限られず、導電体２４２の周辺に設けられた構造体の少なくとも一から水素を抜き取る物性を有するとよい。これにより、領域２３４の水素濃度を低減できる場合がある。
　また、酸化物２３０の水素濃度を低減し、導電体２４２と酸化物２３０との間に異層が形成されるのを抑制するには、導電体２４２が、酸化物２３０中の水素が導電体２４２へ拡散しやすい特性を有する導電性材料で構成され、かつ、導電体２４２と酸化物２３０との間に、導電体２４２の酸化を抑制する機能を有する層を設けることが好ましい。当該層を設けることで、導電体２４２と酸化物２３０とが接しない構造となるので、導電体２４２が、酸化物２３０の酸素を吸収することを抑制することができる。
　例えば、導電体２４２（導電体２４２ａ、および導電体２４２ｂ）と、酸化物２３０ｂとの間に、酸素の透過を抑制する機能を有する酸化物を配置する構成にするとよい。ソース電極やドレイン電極として機能する導電体２４２と酸化物２３０ｂとの間に酸素の透過を抑制する機能を有する酸化物を配置することで、導電体２４２と、酸化物２３０ｂとの間の電気抵抗が低減されるので好ましい。このような構成とすることで、トランジスタ２００の電気特性およびトランジスタ２００の信頼性を向上させることができる。
　上記酸化物として、元素Ｍを有する金属酸化物を用いてもよい。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫を用いるとよい。上記酸化物は、酸化物２３０ｂよりも元素Ｍの濃度が高いことが好ましい。また、上記酸化物として、酸化ガリウムを用いてもよい。また、上記酸化物として、Ｉｎ−Ｍ−Ｚｎ酸化物等の金属酸化物を用いてもよい。具体的には、上記酸化物に用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、上記酸化物の膜厚は、０．５ｎｍ以上５ｎｍ以下が好ましく、より好ましくは１ｎｍ以上３ｎｍ以下、さらに好ましくは１ｎｍ以上２ｎｍ以下である。また、上記酸化物は、結晶性を有すると好ましい。上記酸化物が結晶性を有する場合、酸化物２３０中の酸素の放出を好適に抑制することが出来る。例えば、上記酸化物としては、六方晶などの結晶構造であれば、酸化物２３０中の酸素の放出を抑制できる場合がある。
　上記酸化物を設ける場合、導電体２４２の上層（導電体２４２ａ２、および導電体２４２ｂ２）は、水素を吸い取りやすく、かつ、酸化しにくい、特性を有する導電性材料で構成され、導電体２４２の下層（導電体２４２ａ１、および導電体２４２ｂ１）は、導電体２４２の上層よりも、導電性が高い導電性材料で構成されるとよい。
　これらの構成とすることで、酸化物２３０の水素濃度を低減することができる。したがって、トランジスタ２００に良好な電気特性および信頼性を与えることができる。
　以上より、信頼性が良好な半導体装置を提供することができる。また、良好な電気特性を有する半導体装置を提供することができる。また、微細化または高集積化が可能な半導体装置を提供することができる。また、低消費電力の半導体装置を提供することができる。
＜タンタルを含む窒化物の耐酸化性＞
　以下では、タンタルを含む窒化物（ＴａＮｘ）の組成（ｘ）の違いによる、当該窒化物の耐酸化性について説明する。ここでは、当該窒化物の耐酸化性を、当該窒化物中での酸素原子の存在しやすさによって評価する。具体的には、計算によって形成エネルギーを算出し、当該窒化物中での酸素原子の存在しやすさを評価する。
　本計算では、表１に示す６つの計算モデル（窒化タンタルの結晶モデル、および金属タンタル（Ｔａ）の結晶モデル）を用意する。ここでは、タンタルと窒素の化学組成がＡ：Ｂである窒化タンタルを、ＴａＡＮＢと表記する。または、タンタルに対する窒素の原子数比がｘである窒化タンタルを、ＴａＮｘと表記する。なお、ｘの値はＢ／Ａの値と同じである。
Figure JPOXMLDOC01-appb-T000001
　表１に示す原子数は、計算モデルそれぞれに含まれる各元素の数である。また、表１に示すｋ点グリッドは、各モデルを用いた計算を行う際に設定するｋ点グリッド数である。
　次に、表１に示す計算モデルそれぞれの、格子間サイトに酸素原子を一つ追加し、第一原理計算によって、各モデルの構造最適化を行う。そして、構造最適化を行った後の、各モデルの全エネルギーＥ（ＴａＮｘ：Ｏｉｎｔ）を導出する。なお、計算の条件は、表２に示すとおりである。ソフトウェアには、ＶＡＳＰ（Ｖｉｅｎｎａ　Ａｂ　ｉｎｉｔｉｏ　Ｓｉｍｕｌａｔｉｏｎ　Ｐａｃｋａｇｅ）を用いる。また、交換相関汎関数にはＰＢＥ（Ｐｅｒｄｅｗ−Ｂｕｒｋｅ−Ｅｒｎｚｅｒｈｏｆ）型の一般化勾配近似（ＧＧＡ：Ｇｅｎｅｒａｌｌｉｚｅｄ　Ｇｒａｄｉｅｎｔ　Ａｐｐｒｏｘｉｍａｔｉｏｎ）を用い、イオンの擬ポテンシャルにはＰＡＷ（Ｐｒｏｊｅｃｔｏｒ　Ａｕｇｍｅｎｔｅｄ　Ｗａｖｅ）法を用いる。また、カットオフエネルギーは８００ｅＶとする。
Figure JPOXMLDOC01-appb-T000002
　各計算モデルにおける形成エネルギー（Ｅｆｏｒｍ（Ｏｉｎｔ））は、以下の式（１）を用いて算出することができる。なお、Ｅｆｏｒｍ（Ｏｉｎｔ）の値が大きいほど、酸素原子が当該計算モデルの格子間サイトに存在しにくいと推定できる。つまり、Ｅｆｏｒｍ（Ｏｉｎｔ）の値が大きいほど、耐酸化性が高いと推測される。
Figure JPOXMLDOC01-appb-M000003
　上式において、Ｅ（ＴａＮｘ）は、格子間サイトに酸素原子を追加していない計算モデルの全エネルギーであり、μ（Ｏ）は酸素原子の化学ポテンシャルである。ここでは、μ（Ｏ）の値は、酸素分子の全エネルギーの値の半分とする。
　式（１）を用いて算出した、各計算モデルにおける形成エネルギー（Ｅｆｏｒｍ（Ｏｉｎｔ））を表３に示す。
Figure JPOXMLDOC01-appb-T000004
　表３より、窒化タンタルの結晶モデルにおけるＥｆｏｒｍ（Ｏｉｎｔ）の値は、金属タンタルの結晶モデルにおけるＥｆｏｒｍ（Ｏｉｎｔ）の値よりも大きいことが分かる。よって、タンタルを含む窒化物は耐酸化性があると推定される。
　構造最適化を行った後の計算モデルを図３Ａおよび図３Ｂに示す。図３Ａには、酸素原子を一つ追加した窒化タンタル（ＴａＮ）の結晶モデルに対して構造最適化を行った後の、当該酸素原子およびその近傍の原子配置を示す。また、図３Ｂには、酸素原子を一つ追加した窒化タンタル（Ｔａ３Ｎ５）の結晶モデルに対して、構造最適化を行った後の、当該酸素原子およびその近傍の原子配置を示す。
　図３Ａより、窒化タンタル（ＴａＮ）の結晶モデルでは、酸素原子とタンタル原子の距離は近く、酸素原子と窒素原子との距離は遠くなる様子が観察される。つまり、酸素原子とタンタル原子との結合が形成されることが示唆される。また、図３Ｂより、窒化タンタル（Ｔａ３Ｎ５）の結晶モデルは、窒化タンタル（ＴａＮ）の結晶モデルのときと同様に、酸素原子とタンタル原子との結合が形成されることが示唆される。
　以上より、タンタルを含む窒化物中の酸素原子は、タンタル原子と結合を形成することが示唆される。
＜半導体装置の詳細な構成＞
　以下では、本発明の一態様に係るトランジスタ２００を有する半導体装置の詳細な構成について説明する。
　絶縁体２１４は、水、水素などの不純物が、基板側からトランジスタ２００に拡散するのを抑制する絶縁性バリア膜として機能することが好ましい。したがって、絶縁体２１４は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する絶縁性材料を用いることが好ましい。
　なお、本明細書において、不純物、または酸素の拡散を抑制する機能とは、当該不純物、または当該酸素のいずれか一またはすべての拡散を抑制する機能とする。また、水素または酸素の拡散を抑制する機能を有する膜を、水素または酸素が透過しにくい膜、水素または酸素の透過性が低い膜、水素または酸素に対してバリア性を有する膜、水素または酸素に対するバリア膜などと呼ぶ場合がある。また、バリア膜に導電性を有する場合、当該バリア膜を導電性バリア膜と呼ぶことがある。
　例えば、絶縁体２１４として、酸化アルミニウム、窒化シリコンなどを用いることが好ましい。これにより、水、水素などの不純物が、絶縁体２１４よりも基板側からトランジスタ２００側に拡散するのを抑制することができる。または、絶縁体２２４などに含まれる酸素が、絶縁体２１４よりも基板側に、拡散するのを抑制することができる。なお、絶縁体２１４は、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。例えば、酸化アルミニウムと窒化シリコンとの積層としてもよい。
　また、例えば、絶縁体２１４として、スパッタリング法を用いて成膜した、窒化シリコンを用いることが好ましい。これにより、絶縁体２１４中の水素濃度を低くことができ、水、水素などの不純物が、絶縁体２１４よりも基板側からトランジスタ２００側に拡散するのをより抑制することができる。
　層間膜として機能する絶縁体２１６は、絶縁体２１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２１６として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどを適宜用いればよい。
　また、絶縁体２１６は、水素濃度が低く、化学量論的組成よりも酸素が過剰に存在する領域（以下、過剰酸素領域ともいう。）または加熱により離脱する酸素（以下、過剰酸素ともいう。）を有することが好ましい。例えば、絶縁体２１６として、スパッタリング法を用いて成膜した酸化シリコンを用いることが好ましい。これにより、酸化物２３０への水素の混入を抑制することができる、または、酸化物２３０に酸素を供給し、酸化物２３０中の酸素欠損を低減することができる。したがって、電気特性の変動を抑制し、安定した電気特性を有するとともに、信頼性を向上させたトランジスタを提供することができる。
　なお、絶縁体２１６を積層構造にしてもよい。例えば、絶縁体２１６において、少なくとも導電体２０５の側面と接する部分に、絶縁体２１４と同様の絶縁体を設ける構成にしてもよい。このような構成にすることで、絶縁体２１６に含まれる酸素によって、導電体２０５が酸化するのを抑制することができる。または、導電体２０５により、絶縁体２１６に含まれる酸素量が減少するのを抑制することができる。
　導電体２０５は、第２のゲート（ボトムゲートともいう。）電極として機能する場合がある。その場合、導電体２０５に印加する電位を、導電体２６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ２００のしきい値電圧（Ｖｔｈ）を制御することができる。特に、導電体２０５に負の電位を印加することにより、トランジスタ２００のＶｔｈをより大きくし、オフ電流を低減することが可能となる。したがって、導電体２０５に負の電位を印加したほうが、印加しない場合よりも、導電体２６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
　導電体２０５は、酸化物２３０、および導電体２６０と、重なるように配置する。また、導電体２０５は、絶縁体２１４または絶縁体２１６に埋め込まれて設けることが好ましい。
　なお、導電体２０５は、図１Ｂに示すように、酸化物２３０におけるチャネル形成領域よりも、大きく設けるとよい。特に、図１Ｃに示すように、導電体２０５は、酸化物２３０のチャネル幅方向と交わる端部よりも外側の領域においても、延伸していることが好ましい。つまり、酸化物２３０のチャネル幅方向における側面の外側において、導電体２０５と、導電体２６０とは、絶縁体を介して重畳していることが好ましい。または、導電体２０５を大きく設けることによって、導電体２０５形成以降の作製工程のプラズマを用いた処理において、局所的なチャージング（チャージアップと言う。）の緩和ができる場合がある。ただし、本発明の一態様はこれに限定されない。導電体２０５は、少なくとも導電体２４２ａと、導電体２４２ｂとの間に位置する酸化物２３０と重畳すればよい。
　上記構成を有することで、第１のゲートとして機能する導電体２６０の電界と、第２のゲートとして機能する導電体２０５の電界によって、酸化物２３０のチャネル形成領域を電気的に取り囲むことができる。
　また、図１Ｄに示すように、ソース電極およびドレイン電極として機能する導電体２４２ａおよび導電体２４２ｂに接する酸化物２３０ｂの側面および周辺は、絶縁体２５４と接する。絶縁体２５４として酸化物を用いる場合、絶縁体２５４中の酸素が、当該側面および周辺に供給される場合がある、または、当該側面および周辺の酸素が、絶縁体２５４へ拡散するのを防ぐ場合がある。これにより、当該側面および周辺は、チャネル形成領域と同様にＩ型となりうる。なお、本明細書等において、Ｉ型とは、前述の高純度真性と同様として扱うことができる。
　本明細書等において、第１のゲート、および第２のゲートの電界によって、チャネル形成領域を電気的に取り囲み、かつ、ソース電極およびドレイン電極として機能する導電体２４２ａおよび導電体２４２ｂに接する酸化物２３０の側面及び周辺が、チャネル形成領域と同じくＩ型であるといった特徴を有するトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。なお、本明細書等で開示するＳ−ｃｈａｎｎｅｌ構造は、Ｆｉｎ型構造及びプレーナ型構造とは異なる。Ｓ−ｃｈａｎｎｅｌ構造を採用することで、短チャネル効果に対する耐性を高める、別言すると短チャネル効果が発生し難いトランジスタとすることができる。
　また、図１Ｃに示すように、導電体２０５は延伸させて、配線としても機能させている。ただし、これに限られることなく、導電体２０５の下に、配線として機能する導電体を設ける構成にしてもよい。また、導電体２０５は、必ずしも各トランジスタに一個ずつ設ける必要はない。例えば、導電体２０５を複数のトランジスタで共有する構成にしてもよい。
　なお、トランジスタ２００では、導電体２０５の第１の導電体と導電体２０５の第２の導電体とを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２０５は、単層、または３層以上の積層構造として設ける構成にしてもよい。構造体が積層構造を有する場合、形成順に序数を付与し、区別する場合がある。
　ここで、導電体２０５の第１の導電体は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
　導電体２０５の第１の導電体に、酸素の拡散を抑制する機能を有する導電性材料を用いることにより、導電体２０５の第２の導電体が酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ましい。したがって、導電体２０５の第１の導電体としては、上記導電性材料を単層または積層とすればよい。例えば、導電体２０５の第１の導電体は、タンタル、窒化タンタル、ルテニウム、または酸化ルテニウムと、チタンまたは窒化チタンとの積層としてもよい。
　また、導電体２０５の第２の導電体は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。なお、導電体２０５の第２の導電体を単層で図示したが、積層構造としてもよく、例えば、チタンまたは窒化チタンと、当該導電性材料との積層としてもよい。
　絶縁体２２２、および絶縁体２２４は、ゲート絶縁体として機能する。
　絶縁体２２２は、水素（例えば、水素原子、水素分子などの少なくとも一）の拡散を抑制する機能を有することが好ましい。また、絶縁体２２２は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有することが好ましい。例えば、絶縁体２２２は、絶縁体２２４よりも水素および酸素の一方または双方の拡散を抑制する機能を有することが好ましい。
　絶縁体２２２は、絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。当該絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体２２２を形成した場合、絶縁体２２２は、酸化物２３０から基板側への酸素の放出や、トランジスタ２００の周辺部から酸化物２３０への水素等の不純物の拡散を抑制する層として機能する。よって、絶縁体２２２を設けることで、水素等の不純物が、トランジスタ２００の内側へ拡散することを抑制し、酸化物２３０中の酸素欠損の生成を抑制することができる。また、導電体２０５が、絶縁体２２４や、酸化物２３０が有する酸素と反応することを抑制することができる。
　または、上記絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。または、これらの絶縁体を窒化処理してもよい。また、絶縁体２２２は、これらの絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
　また、絶縁体２２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いてもよい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
　酸化物２３０と接する絶縁体２２４は、加熱により酸素を脱離することが好ましい。例えば、絶縁体２２４は、酸化シリコン、酸化窒化シリコンなどを適宜用いればよい。酸素を含む絶縁体を酸化物２３０に接して設けることにより、酸化物２３０中の酸素欠損を低減し、トランジスタ２００の信頼性を向上させることができる。
　絶縁体２２４として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化膜とは、ＴＤＳ（Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素分子の脱離量が１．０×１０１８ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、好ましくは１．０×１０１９ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、または３．０×１０２０ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上である酸化膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。
　また、絶縁体２２４は、水素濃度が低く、過剰酸素領域または過剰酸素を有することが好ましく、例えば、絶縁体２１６と同様の材料を用いて設けてもよい。
　なお、絶縁体２２２、および絶縁体２２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
　酸化物２３０は、化学組成が異なる酸化物により、積層構造を有することが好ましい。具体的には、酸化物２３０ａに用いる金属酸化物において、主成分である金属元素に対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、主成分である金属元素に対する元素Ｍの原子数比より、大きいことが好ましい。また、酸化物２３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物２３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物２３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物２３０ｃは、酸化物２３０ａまたは酸化物２３０ｂに用いることができる金属酸化物を、用いることができる。
　また、酸化物２３０ｂおよび酸化物２３０ｃは、結晶性を有することが好ましい。例えば、後述するＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いることが好ましい。ＣＡＡＣ−ＯＳなどの結晶性を有する酸化物は、不純物や欠陥（酸素欠損など）が少なく、結晶性の高い、緻密な構造を有している。よって、ソース電極またはドレイン電極による、酸化物２３０ｂからの酸素の引き抜きを抑制することができる。これにより、熱処理を行っても、酸化物２３０ｂから酸素が引き抜かれることを低減できるので、トランジスタ２００は、製造工程における高い温度（所謂サーマルバジェット）に対して安定である。
　また、酸化物２３０ｃとして、ＣＡＡＣ−ＯＳを用いることが好ましく、酸化物２３０ｃが有する結晶のｃ軸が、酸化物２３０ｃの被形成面または上面に概略垂直な方向を向いていることが好ましい。ＣＡＡＣ−ＯＳは、ｃ軸と垂直方向に酸素を移動させやすい性質を有する。したがって、酸化物２３０ｃが有する酸素を、酸化物２３０ｂに効率的に供給することができる。
　また、酸化物２３０ａおよび酸化物２３０ｃの伝導帯下端は、酸化物２３０ｂの伝導帯下端より真空準位に近いことが好ましい。言い換えると、酸化物２３０ａおよび酸化物２３０ｃの電子親和力は、酸化物２３０ｂの電子親和力より小さいことが好ましい。この場合、酸化物２３０ｃは、酸化物２３０ａに用いることができる金属酸化物を用いることが好ましい。このとき、キャリアの主たる経路は酸化物２３０ｂとなる。
　ここで、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの接合部において、伝導帯下端はなだらかに変化する。換言すると、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの接合部における伝導帯下端は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物２３０ａと酸化物２３０ｂとの界面、および酸化物２３０ｂと酸化物２３０ｃとの界面に形成される混合層の欠陥準位密度を低くするとよい。
　具体的には、酸化物２３０ａと酸化物２３０ｂ、酸化物２３０ｂと酸化物２３０ｃが、酸素以外に共通の元素を主成分として有することで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物２３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物２３０ａおよび酸化物２３０ｃとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いてもよい。
　具体的には、酸化物２３０ａとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、または１：１：０．５［原子数比］の金属酸化物を用いればよい。また、酸化物２３０ｂとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］、またはＩｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］の金属酸化物を用いればよい。また、酸化物２３０ｃとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］、Ｇａ：Ｚｎ＝２：１［原子数比］、またはＧａ：Ｚｎ＝２：５［原子数比］の金属酸化物を用いればよい。
　なお、金属酸化物をスパッタリング法により成膜する場合、上記の原子数比は、成膜された金属酸化物の原子数比に限られず、金属酸化物の成膜に用いるスパッタリングターゲットの原子数比であってもよい。
　酸化物２３０ａ、酸化物２３０ｃを上述の構成とすることで、酸化物２３０ａと酸化物２３０ｂとの界面、および酸化物２３０ｂと酸化物２３０ｃとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ２００は高いオン電流、および高い周波数特性を得ることができる。
　また、酸化物２３０ｃは、２層以上の積層構造を有していてもよい。例えば、酸化物２３０ｃの第１の酸化物と、酸化物２３０ｃの第１の酸化物の上に配置された酸化物２３０ｃの第２の酸化物と、を有していてもよい。
　酸化物２３０ｃの第１の酸化物は、酸化物２３０ｂに用いられる金属酸化物を構成する金属元素の少なくとも一つを含むことが好ましく、当該金属元素を全て含むことがより好ましい。例えば、酸化物２３０ｃの第１の酸化物として、Ｉｎ−Ｇａ−Ｚｎ酸化物を用い、酸化物２３０ｃの第２の酸化物として、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、または酸化ガリウムを用いるとよい。これにより、酸化物２３０ｂと酸化物２３０ｃの第１の酸化物との界面における欠陥準位密度を低くすることができる。また、酸化物２３０ｃの第２の酸化物は、酸化物２３０ｃの第１の酸化物より、酸素の拡散または透過を抑制する金属酸化物であることが好ましい。絶縁体２５０と酸化物２３０ｃの第１の酸化物との間に酸化物２３０ｃの第２の酸化物を設けることで、絶縁体２８０に含まれる酸素が、絶縁体２５０に拡散するのを抑制することができる。したがって、当該酸素は、酸化物２３０ｃの第１の酸化物を介して、酸化物２３０ｂに供給されやすくなる。
　また、酸化物２３０ａおよび酸化物２３０ｃの第２の酸化物の伝導帯下端は、酸化物２３０ｂおよび酸化物２３０ｃの第１の酸化物の伝導帯下端より真空準位に近いことが好ましい。また、言い換えると、酸化物２３０ａおよび酸化物２３０ｃの第２の酸化物の電子親和力は、酸化物２３０ｂおよび酸化物２３０ｃの第１の酸化物の電子親和力より小さいことが好ましい。この場合、酸化物２３０ｃの第２の酸化物は、酸化物２３０ａに用いることができる金属酸化物を用い、酸化物２３０ｃの第１の酸化物は、酸化物２３０ｂに用いることができる金属酸化物を用いることが好ましい。このとき、キャリアの主たる経路は酸化物２３０ｂ、および酸化物２３０ｃの第１の酸化物となる場合がある。
　具体的には、酸化物２３０ｃの第１の酸化物として、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］の金属酸化物を用い、酸化物２３０ｃの第２の酸化物として、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、Ｇａ：Ｚｎ＝２：１［原子数比］、Ｇａ：Ｚｎ＝２：５［原子数比］の金属酸化物または酸化ガリウムを用いればよい。これにより、酸化物２３０ｃの第１の酸化物と酸化物２３０ｃの第２の酸化物との界面における欠陥準位密度を低くすることができる。
　また、酸化物２３０ｃの第２の酸化物に用いる金属酸化物において、主成分である金属元素に対するＩｎの原子数比が、酸化物２３０ｃの第１の酸化物に用いる金属酸化物における、主成分である金属元素に対するＩｎの原子数比より小さくすることで、Ｉｎが絶縁体２５０側に拡散するのを抑制することができる。絶縁体２５０は、ゲート絶縁体として機能するため、Ｉｎが絶縁体２５０などに混入した場合、トランジスタの特性不良となる。したがって、酸化物２３０ｃを積層構造とすることで、信頼性の高い半導体装置を提供することが可能となる。
　導電体２４２としては、上述の導電性の金属窒化物を用いることが好ましい。当該金属窒化物としては、例えば、タンタルを含む窒化物、チタンを含む窒化物、モリブデンを含む窒化物、タングステンを含む窒化物、タンタルおよびアルミニウムを含む窒化物、チタンおよびアルミニウムを含む窒化物などが挙げられる。特に、タンタルを含む窒化物が好ましい。また、例えば、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いてもよい。これらの材料は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
　絶縁体２５４は、図１Ｂに示すように、導電体２４２ａの上面および側面、導電体２４２ｂの上面および側面、酸化物２３０ａの側面、酸化物２３０ｂの側面、ならびに絶縁体２２４の上面の一部に接することが好ましい。このような構成にすることで、絶縁体２８０は、絶縁体２５４によって、絶縁体２２４、酸化物２３０ａおよび酸化物２３０ｂと離隔されている。
　また、絶縁体２５４は、絶縁体２２２と同様に、水素および酸素の一方または双方の拡散を抑制する機能を有することが好ましい。例えば、絶縁体２５４は、絶縁体２２４、および絶縁体２８０よりも水素および酸素の一方または双方の拡散を抑制する機能を有することが好ましい。これにより、絶縁体２８０に含まれる水素が、酸化物２３０ａおよび酸化物２３０ｂに拡散するのを抑制することができる。さらに、絶縁体２２２、および絶縁体２５４によって、絶縁体２２４、酸化物２３０などを囲むことにより、水、水素などの不純物が、外方から絶縁体２２４、および酸化物２３０に拡散することを抑制することができる。よって、トランジスタ２００に良好な電気特性および信頼性を与えることができる。
　絶縁体２５４は、スパッタリング法を用いて成膜されることが好ましい。絶縁体２５４を、酸素を含む雰囲気でスパッタリング法を用いて成膜することで、絶縁体２２４の絶縁体２５４と接する領域近傍に酸素を添加することができる。これにより、当該領域から、絶縁体２２４を介して酸化物２３０中に酸素を供給することができる。ここで、絶縁体２５４が、上方への酸素の拡散を抑制する機能を有することで、酸素が酸化物２３０から絶縁体２８０へ拡散することを防ぐことができる。また、絶縁体２２２が、下方への酸素の拡散を抑制する機能を有することで、酸素が酸化物２３０から基板側へ拡散することを防ぐことができる。このようにして、酸化物２３０のチャネル形成領域に酸素が供給される。これにより、酸化物２３０の酸素欠損を低減し、トランジスタのノーマリーオン化を抑制することができる。
　絶縁体２５４としては、例えば、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を成膜するとよい。この場合、絶縁体２５４は、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を用いて成膜されることが好ましい。ＡＬＤ法は、被覆性の良好な成膜法なので、絶縁体２５４の凹凸によって、段切れなどが形成されるのを防ぐことができる。
　また、絶縁体２５４としては、例えば、窒化アルミニウムを含む絶縁体を用いればよい。これにより、絶縁性に優れ、且つ熱伝導性に優れた膜とすることができるため、トランジスタ２００を駆動したときに生じる熱の放熱性を高めることができる。また、窒化シリコン、窒化酸化シリコンなどを用いることもできる。
　また、絶縁体２５４としては、例えば、ガリウムを含む酸化物を用いてもよい。ガリウムを含む酸化物は、水素および酸素の一方または双方の拡散を抑制する機能を有する場合があるため好ましい。なお、ガリウムを含む酸化物として、酸化ガリウム、ガリウム亜鉛酸化物、インジウムガリウム亜鉛酸化物などを用いることができる。なお、絶縁体２５４としてインジウムガリウム亜鉛酸化物を用いる場合、インジウムに対するガリウムの原子数比は大きい方が好ましい。当該原子数比を大きくすることで、当該酸化物の絶縁性を高くすることができる。
　また、絶縁体２５４は、２層以上の多層構造とすることができる。絶縁体２５４を２層の積層構造とする場合、絶縁体２５４の下層、および上層の成膜には、上記方法を用いて行うことができ、絶縁体２５４の下層、および上層の成膜は、同じ方法を用いてもよいし、異なる方法を用いてもよい。例えば、絶縁体２５４として、酸素を含む雰囲気でスパッタリング法を用いて絶縁体２５４の下層を成膜し、次にＡＬＤ法を用いて絶縁体２５４の上層を成膜してもよい。ＡＬＤ法は、被覆性の良好な成膜法なので、１層目の凹凸によって、段切れなどが形成されるのを防ぐことができる。
　また、絶縁体２５４の下層、および上層には上記材料を用いることができ、絶縁体２５４の下層、および上層は同じ材料としてもよいし、異なる材料としてもよい。例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコンまたは窒化シリコンと、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体と、の積層構造としてもよい。また、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、例えば、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いることができる。
　絶縁体２５０は、ゲート絶縁体として機能する。絶縁体２５０は、酸化物２３０ｃの少なくとも一部に接して配置することが好ましい。絶縁体２５０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。
　絶縁体２５０は、絶縁体２２４と同様に、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。加熱により酸素が放出される絶縁体を、絶縁体２５０として、酸化物２３０ｃの少なくとも一部に接して設けることにより、酸化物２３０ｂのチャネル形成領域に効果的に酸素を供給し、酸化物２３０ｂのチャネル形成領域の酸素欠損を低減することができる。したがって、電気特性の変動を抑制し、安定した電気特性を有するとともに、信頼性を向上させたトランジスタを提供することができる。また、絶縁体２２４と同様に、絶縁体２５０中の水、水素などの不純物濃度が低減されていることが好ましい。絶縁体２５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
　また、絶縁体２５０と導電体２６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体２５０から導電体２６０への酸素の拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体２５０から導電体２６０への酸素の拡散が抑制される。つまり、酸化物２３０へ供給する酸素量の減少を抑制することができる。また、絶縁体２５０の酸素による導電体２６０の酸化を抑制することができる。
　なお、上記金属酸化物は、ゲート絶縁体の一部としての機能を有する場合がある。したがって、絶縁体２５０に酸化シリコンや酸化窒化シリコンなどを用いる場合、上記金属酸化物は、比誘電率が高いｈｉｇｈ−ｋ材料である金属酸化物を用いることが好ましい。ゲート絶縁体を、絶縁体２５０と上記金属酸化物との積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、ゲート絶縁体の物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁体として機能する絶縁体の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。
　具体的には、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。特に、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いることが好ましい。
　また、上記金属酸化物は、第１のゲート電極の一部としての機能を有してもよい。例えば、酸化物２３０として用いることができる酸化物半導体を、上記金属酸化物として用いることができる。その場合、導電体２６０をスパッタリング法で成膜することで、上記金属酸化物の電気抵抗値を低下させて導電体とすることができる。
　上記金属酸化物を有することで、導電体２６０からの電界の影響を弱めることなく、トランジスタ２００のオン電流の向上を図ることができる。また、絶縁体２５０と、上記金属酸化物との物理的な厚みにより、導電体２６０と、酸化物２３０との間の距離を保つことで、導電体２６０と酸化物２３０との間のリーク電流を抑制することができる。また、絶縁体２５０、および上記金属酸化物との積層構造を設けることで、導電体２６０と酸化物２３０との間の物理的な距離、および導電体２６０から酸化物２３０へかかる電界強度を、容易に適宜調整することができる。
　導電体２６０は、導電体２６０ａと、導電体２６０ａの上に配置された導電体２６０ｂと、を有することが好ましい。例えば、導電体２６０ａは、導電体２６０ｂの底面および側面を包むように配置されることが好ましい。
　導電体２６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
　また、導電体２６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体２５０に含まれる酸素により、導電体２６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ましい。
　また、導電体２６０は、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、導電体２６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体２６０ｂは積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層構造としてもよい。
　図１Ｂ、および図１Ｃでは、導電体２６０は、導電体２６０ａと導電体２６０ｂの２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。
　また、トランジスタ２００では、導電体２６０は、絶縁体２８０などに形成されている開口を埋めるように自己整合的に形成される。導電体２６０をこのように形成することにより、導電体２４２ａと導電体２４２ｂとの間の領域に、導電体２６０を位置合わせすることなく確実に配置することができる。
　また、図１Ｂに示すように、導電体２６０の上面は、絶縁体２５０の上面および酸化物２３０ｃの上面と略一致している。
　また、図１Ｃに示すように、トランジスタ２００のチャネル幅方向において、導電体２６０の、導電体２６０と酸化物２３０ｂとが重ならない領域の底面は、酸化物２３０ｂの底面より低いことが好ましい。ゲート電極として機能する導電体２６０が、絶縁体２５０などを介して、酸化物２３０ｂのチャネル形成領域の側面および上面を覆う構成とすることで、導電体２６０の電界を酸化物２３０ｂのチャネル形成領域全体に作用させやすくなる。よって、トランジスタ２００のオン電流を増大させ、周波数特性を向上させることができる。絶縁体２２２の底面を基準としたとき、酸化物２３０ａおよび酸化物２３０ｂと、導電体２６０とが、重ならない領域における導電体２６０の底面の高さと、酸化物２３０ｂの底面の高さと、の差をＴ１とすると、Ｔ１は、０ｎｍ以上１００ｎｍ以下、好ましくは、３ｎｍ以上５０ｎｍ以下、より好ましくは、５ｎｍ以上２０ｎｍ以下とする。
　絶縁体２８０は、絶縁体２５４を介して、絶縁体２２４、酸化物２３０ａ、酸化物２３０ｂ、および導電体２４２上に設けられる。また、絶縁体２８０の上面は、平坦化されていてもよい。
　層間膜として機能する絶縁体２８０は、誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。絶縁体２８０は、例えば、絶縁体２１６と同様の材料を用いて設けることが好ましい。特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、酸化窒化シリコン、空孔を有する酸化シリコンなどの材料は、加熱により脱離する酸素を含む領域を容易に形成することができるため好ましい。
　絶縁体２８０中の水、水素などの不純物濃度は低減されていることが好ましい。また、絶縁体２８０は、水素濃度が低く、過剰酸素領域または過剰酸素を有することが好ましく、例えば、絶縁体２１６と同様の材料を用いて設けてもよい。なお、絶縁体２８０は、２層以上の積層構造を有していてもよい。
　絶縁体２７４は、絶縁体２１４などと同様に、水、水素などの不純物が、上方から絶縁体２８０に拡散するのを抑制する絶縁性バリア膜として機能することが好ましい。また、絶縁体２７４は、絶縁体２１４などと同様に、水素濃度が低く、水素の拡散を抑制する機能を有することが好ましい。
　また、図１Ｂに示すように、絶縁体２７４は、導電体２６０、絶縁体２５０、および酸化物２３０ｃのそれぞれの上面と接することが好ましい。これにより、絶縁体２８１などに含まれる水素などの不純物が、絶縁体２５０へ混入することを抑えることができる。したがって、トランジスタの電気特性およびトランジスタの信頼性への悪影響を抑制することができる。
　絶縁体２７４の上に、層間膜として機能する絶縁体２８１を設けることが好ましい。絶縁体２８１は、絶縁体２１６などと同様に、誘電率が低いことが好ましい。また、絶縁体２８１は、絶縁体２２４などと同様に、膜中の水、水素などの不純物濃度が低減されていることが好ましい。
　また、絶縁体２８１、絶縁体２７４、絶縁体２８０、および絶縁体２５４に形成された開口に、導電体２４０ａおよび導電体２４０ｂを配置する。導電体２４０ａおよび導電体２４０ｂは、導電体２６０を挟んで対向して設ける。なお、導電体２４０ａおよび導電体２４０ｂの上面は、絶縁体２８１の上面と、同一平面上としてもよい。
　なお、絶縁体２８１、絶縁体２７４、絶縁体２８０、および絶縁体２５４の開口の側壁に接して、絶縁体２４１ａが設けられ、絶縁体２４１ａの側面に接して導電体２４０ａが形成されている。当該開口の底部の少なくとも一部には導電体２４２ａが位置しており、導電体２４０ａが導電体２４２ａと接する。同様に、絶縁体２８１、絶縁体２７４、絶縁体２８０、および絶縁体２５４の開口の側壁に接して、絶縁体２４１ｂが設けられ、絶縁体２４１ｂの側面に接して導電体２４０ｂが形成されている。当該開口の底部の少なくとも一部には導電体２４２ｂが位置しており、導電体２４０ｂが導電体２４２ｂと接する。
　導電体２４０ａおよび導電体２４０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。
　また、導電体２４０ａおよび導電体２４０ｂは積層構造としてもよい。なお、トランジスタ２００では、導電体２４０ａおよび導電体２４０ｂを、２層の積層構造として設ける構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２４０を単層、または３層以上の積層構造として設ける構成にしてもよい。
　また、導電体２４０ａ、および導電体２４０ｂを積層構造とする場合、導電体２４２と接し、かつ、絶縁体２５４、絶縁体２８０、絶縁体２７４、および絶縁体２８１と、絶縁体２４１を介して接する導電体には、水、水素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウム、酸化ルテニウムなどを用いることが好ましい。また、水、水素などの不純物の透過を抑制する機能を有する導電性材料は、単層または積層で用いてもよい。当該導電性材料を用いることで、絶縁体２８０に添加された酸素が導電体２４０ａおよび導電体２４０ｂに吸収されるのを防ぐことができる。また、絶縁体２８１より上層に含まれる、水、水素などの不純物が、導電体２４０ａおよび導電体２４０ｂを通じて酸化物２３０に拡散するのを抑制することができる。
　絶縁体２４１ａおよび絶縁体２４１ｂとしては、例えば、絶縁体２１４、絶縁体２５４等に用いることができる絶縁体を用いればよい。絶縁体２４１ａおよび絶縁体２４１ｂは、絶縁体２５４に接して設けられるので、絶縁体２８０などに含まれる水、水素などの不純物が、導電体２４０ａおよび導電体２４０ｂを通じて酸化物２３０に拡散するのを抑制することができる。また、絶縁体２８０に含まれる酸素が導電体２４０ａおよび導電体２４０ｂに吸収されるのを防ぐことができる。
　また、図示しないが、導電体２４０ａの上面、および導電体２４０ｂの上面に接して配線として機能する導電体を配置してもよい。配線として機能する導電体は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、当該導電体は、積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。なお、当該導電体は、絶縁体に設けられた開口に埋め込むように形成してもよい。
　また、図示しないが、上記導電体を覆うように、抵抗率が１．０×１０１３Ωｃｍ以上１．０×１０１５Ωｃｍ以下、好ましくは５．０×１０１３Ωｃｍ以上５．０×１０１４Ωｃｍ以下の絶縁体を設けることが好ましい。上記導電体上に上記のような抵抗率を有する絶縁体を設けることで、当該絶縁体は、絶縁性を維持しつつ、トランジスタ２００、上記導電体等の配線間に蓄積される電荷を分散し、該電荷によるトランジスタや、該トランジスタを有する電子機器の特性不良や静電破壊を抑制することができ、好ましい。
＜半導体装置の構成材料＞
　以下では、半導体装置に用いることができる構成材料について説明する。
＜＜基板＞＞
　トランジスタ２００を形成する基板としては、例えば、絶縁体基板、半導体基板、または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムからなる半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
＜＜絶縁体＞＞
　絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
　例えば、トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体に、ｈｉｇｈ−ｋ材料を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化が可能となる。一方、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
　また、比誘電率の高い絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物、またはシリコンおよびハフニウムを有する窒化物などがある。
　また、比誘電率が低い絶縁体としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などがある。
　また、酸化物半導体を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体（絶縁体２１４、絶縁体２２２、絶縁体２５４、および絶縁体２７４など）で囲うことによって、トランジスタの電気特性を安定にすることができる。水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム、またはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどの金属酸化物、窒化アルミニウム、窒化酸化シリコン、窒化シリコンなどの金属窒化物を用いることができる。
　また、ゲート絶縁体として機能する絶縁体は、加熱により脱離する酸素を含む領域を有する絶縁体であることが好ましい。例えば、加熱により脱離する酸素を含む領域を有する酸化シリコンまたは酸化窒化シリコンを酸化物２３０と接する構造とすることで、酸化物２３０が有する酸素欠損を補償することができる。
＜＜導電体＞＞
　導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、窒化タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
　また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
　なお、トランジスタのチャネル形成領域に酸化物を用いる場合において、ゲート電極として機能する導電体には、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
　特に、ゲート電極として機能する導電体として、チャネルが形成される金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
＜＜金属酸化物＞＞
　酸化物２３０として、酸化物半導体として機能する金属酸化物を用いることが好ましい。以下では、本発明に係る酸化物２３０に適用可能な金属酸化物について説明する。
　金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特に、インジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、ガリウム、イットリウム、錫などが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
　ここでは、金属酸化物が、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫とする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
　なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
［金属酸化物の構造］
　酸化物半導体（金属酸化物）は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、および非晶質酸化物半導体などがある。
　ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
　ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう。）を確認することは難しい。すなわち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためである。
　また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
　ＣＡＡＣ−ＯＳは結晶性の高い金属酸化物である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、金属酸化物の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない金属酸化物ともいえる。したがって、ＣＡＡＣ−ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
　ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
　なお、インジウムと、ガリウムと、亜鉛と、を有する金属酸化物の一種である、Ｉｎ−Ｇａ−Ｚｎ酸化物（以下、ＩＧＺＯ）は、上述のナノ結晶とすることで安定な構造をとる場合がある。特に、ＩＧＺＯは、大気中では結晶成長がし難い傾向があるため、大きな結晶（ここでは、数ｍｍの結晶、または数ｃｍの結晶）よりも小さな結晶（例えば、上述のナノ結晶）とする方が、構造的に安定となる場合がある。
　ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する金属酸化物である。ａ−ｌｉｋｅ　ＯＳは、鬆または低密度領域を有する。すなわち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。
　酸化物半導体（金属酸化物）は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
［不純物］
　ここで、金属酸化物中における各不純物の影響について説明する。
　酸化物半導体に不純物が混入すると、欠陥準位または酸素欠損が形成される場合がある。よって、酸化物半導体のチャネル形成領域に不純物が混入することで、酸化物半導体を用いたトランジスタの電気特性が変動しやすく、信頼性が悪くなる場合がある。また、チャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となりやすい。
　また、上記欠陥準位には、トラップ準位が含まれる場合がある。金属酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い金属酸化物をチャネル形成領域に有するトランジスタは、電気特性が不安定となる場合がある。
　また、酸化物半導体のチャネル形成領域に不純物が存在すると、チャネル形成領域の結晶性が低くなる場合がある、また、チャネル形成領域に接して設けられる酸化物の結晶性が低くなる場合がある。チャネル形成領域の結晶性が低いと、トランジスタの安定性または信頼性が悪化する傾向がある。また、チャネル形成領域に接して設けられる酸化物の結晶性が低いと、界面準位が形成され、トランジスタの安定性または信頼性が悪化する場合がある。
　したがって、トランジスタの安定性または信頼性を向上させるには、酸化物半導体のチャネル形成領域およびその近傍の不純物濃度を低減することが有効である。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
　具体的には、当該酸化物半導体のチャネル形成領域およびその近傍において、ＳＩＭＳにより得られる上記不純物の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。または、当該酸化物半導体のチャネル形成領域およびその近傍において、ＥＤＸを用いた元素分析により得られる上記不純物の濃度を、１．０ａｔｏｍｉｃ％以下にする。なお、当該酸化物半導体として元素Ｍを含む酸化物を用いる場合、当該酸化物半導体のチャネル形成領域およびその近傍において、元素Ｍに対する上記不純物の濃度比を、０．１０未満、好ましくは０．０５未満にする。ここで、上記濃度比を算出する際に用いる元素Ｍの濃度は、上記不純物の濃度を算出した領域と同じ領域の濃度でもよいし、当該酸化物半導体中の濃度でもよい。
また、不純物濃度を低減した金属酸化物は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
＜半導体装置の作製方法＞
　次に、図１Ａ乃至図１Ｄに示す、本発明の一態様に係るトランジスタ２００を有する半導体装置の作製方法を、図４Ａ乃至図１１Ｃを用いて説明する。
　図４Ａ、図５Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ａ、図１０Ａ、および図１１Ａは上面図を示す。また、図４Ｂ、図５Ｂ、図６Ｂ、図７Ｂ、図８Ｂ、図９Ｂ、図１０Ｂ、および図１１Ｂはそれぞれ、図４Ａ、図５Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ａ、図１０Ａ、および図１１ＡにＡ１−Ａ２の一点鎖線で示す部位に対応する断面図であり、トランジスタ２００のチャネル長方向の断面図でもある。また、図４Ｃ、図５Ｃ、図６Ｃ、図７Ｃ、図８Ｃ、図９Ｃ、図１０Ｃ、および図１１Ｃはそれぞれ、図４Ａ、図５Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ａ、図１０Ａ、および図１１ＡにＡ３−Ａ４の一点鎖線で示す部位に対応する断面図であり、トランジスタ２００のチャネル幅方向の断面図でもある。なお、図４Ａ、図５Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ａ、図１０Ａ、および図１１Ａの上面図では、図の明瞭化のために一部の要素を省いている。
　まず、基板（図示しない。）を準備し、当該基板上に絶縁体２１４を成膜する。絶縁体２１４の成膜は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ法などを用いて行うことができる。
　なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ　ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ　ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ　ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）法に分けることができる。
　プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
　また、ＡＬＤ法は、原子の性質である自己制御性を利用し、一層ずつ原子を堆積することができるので、極薄の成膜が可能、アスペクト比の高い構造への成膜が可能、ピンホールなどの欠陥の少ない成膜が可能、被覆性に優れた成膜が可能、低温での成膜が可能、などの効果がある。また、ＡＬＤ法には、プラズマを利用するＰＥＡＬＤ（Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＡＬＤ）法も含まれる。プラズマを利用することで、より低温での成膜が可能となり好ましい場合がある。なお、ＡＬＤ法で用いるプリカーサには炭素などの不純物を含むものがある。このため、ＡＬＤ法により設けられた膜は、他の成膜法により設けられた膜と比較して、炭素などの不純物を多く含む場合がある。なお、不純物の定量は、Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて行うことができる。
　ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
　ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間を要さない分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
　本実施の形態では、絶縁体２１４として、スパッタリング法によって酸化アルミニウムを成膜する。また、絶縁体２１４は、多層構造としてもよい。
　次に、絶縁体２１４上に絶縁体２１６を成膜する。絶縁体２１６の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２１６として、ＣＶＤ法によって酸化窒化シリコンを成膜する。
　次に、絶縁体２１６に絶縁体２１４に達する開口を形成する。開口とは、例えば、溝やスリットなども含まれる。また、開口が形成された領域を指して開口部とする場合がある。開口の形成はウェットエッチングを用いてもよいが、ドライエッチングを用いるほうが微細加工には好ましい。また、絶縁体２１４は、絶縁体２１６をエッチングして溝を形成する際のエッチングストッパ膜として機能する絶縁体を選択することが好ましい。例えば、溝を形成する絶縁体２１６に酸化窒化シリコンを用いた場合は、絶縁体２１４は窒化シリコン、酸化アルミニウム、酸化ハフニウムを用いるとよい。
　ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電圧を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なった高周波電圧を印加する構成でもよい。または平行平板型電極それぞれに同じ周波数の高周波電圧を印加する構成でもよい。または平行平板型電極それぞれに周波数の異なる高周波電圧を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置などを用いることができる。
　開口の形成後に、導電体２０５の第１の導電体となる導電膜を成膜する。該導電膜は、酸素の透過を抑制する機能を有する導電体を含むことが望ましい。たとえば、窒化タンタル、窒化タングステン、窒化チタンなどを用いることができる。または、酸素の透過を抑制する機能を有する導電体と、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金との積層膜とすることができる。該導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
　本実施の形態では、導電体２０５の第１の導電体となる導電膜として、スパッタリング法によって窒化タンタル膜、または、窒化タンタルの上に窒化チタンを積層した膜を成膜する。このような金属窒化物を導電体２０５の第１の導電体に用いることにより、後述する導電体２０５の第２の導電体として銅などの拡散しやすい金属を用いても、当該金属が導電体２０５の第１の導電体から外に拡散するのを防ぐことができる。
　次に、導電体２０５の第１の導電体となる導電膜上に、導電体２０５の第２の導電体となる導電膜を成膜する。該導電膜の成膜は、メッキ法、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。本実施の形態では、該導電膜として、タングステンを成膜する。
　次に、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）処理を行うことで、導電体２０５の第１の導電体となる導電膜、および導電体２０５の第２の導電体となる導電膜の一部を除去し、絶縁体２１６を露出する。その結果、開口部のみに、導電体２０５の第１の導電体となる導電膜、および導電体２０５の第２の導電体となる導電膜が残存する。これにより、上面が平坦な、導電体２０５の第１の導電体および導電体２０５の第２の導電体を含む導電体２０５を形成することができる（図４Ａ乃至図４Ｃ参照。）。
　なお、導電体２０５を形成した後に、導電体２０５の第２の導電体の一部を除去して、導電体２０５の第２の導電体に溝を形成し、当該溝を埋め込むように導電体２０５および絶縁体２１６上に導電膜を成膜し、ＣＭＰ処理を行う工程を行ってもよい。当該ＣＭＰ処理により、当該導電膜の一部を除去し、絶縁体２１６を露出する。なお、導電体２０５の第２の導電体の一部は、ドライエッチング法などを用いて除去するとよい。
　上記工程により、上面が平坦な、上記導電膜を含む導電体２０５を形成することができる。絶縁体２１６と導電体２０５の上面の平坦性を向上させることにより、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの結晶性の向上を図ることができる。なお、当該導電膜には、導電体２０５の第１の導電体または導電体２０５の第２の導電体と同様の材料を用いるとよい。
　ここからは、上記と異なる導電体２０５の形成方法について以下に説明する。
　絶縁体２１４上に、導電体２０５となる導電膜を成膜する。該導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。また、該導電膜は、多層膜とすることができる。例えば、該導電膜としてタングステンを成膜する。
　次に、リソグラフィー法を用いて、導電体２０５となる導電膜を加工し、導電体２０５を形成する。
　なお、リソグラフィー法では、まず、マスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体、絶縁体などを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ　Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、マスクは不要となる。なお、レジストマスクは、アッシングなどのドライエッチング処理を行う、ウェットエッチング処理を行う、ドライエッチング処理後にウェットエッチング処理を行う、またはウェットエッチング処理後にドライエッチング処理を行うことで、除去することができる。
　また、レジストマスクの代わりに絶縁体や導電体からなるハードマスクを用いてもよい。ハードマスクを用いる場合、導電体２０５となる導電膜上にハードマスク材料となる絶縁膜や導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成することができる。導電体２０５となる導電膜のエッチングは、レジストマスクを除去してから行っても良いし、レジストマスクを残したまま行っても良い。後者の場合、エッチング中にレジストマスクが消失することがある。導電体２０５となる導電膜のエッチング後にハードマスクをエッチングにより除去しても良い。一方、ハードマスクの材料が後工程に影響が無い、あるいは後工程で利用できる場合、必ずしもハードマスクを除去する必要は無い。
　次に、絶縁体２１４、および導電体２０５上に絶縁体２１６となる絶縁膜を成膜する。当該絶縁膜は、導電体２０５の上面、および側面と接するように形成する。当該絶縁膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
　ここで、絶縁体２１６となる絶縁膜の膜厚は、導電体２０５の膜厚以上とすることが好ましい。例えば、導電体２０５の膜厚を１とすると、該絶縁膜の膜厚は、１以上３以下とする。
　次に、絶縁体２１６となる絶縁膜にＣＭＰ処理を行うことで、該絶縁膜の一部を除去し、導電体２０５の表面を露出させる。これにより、上面が平坦な、導電体２０５と、絶縁体２１６とを形成することができる。以上が、導電体２０５の異なる形成方法である。
　次に、絶縁体２１６、および導電体２０５上に絶縁体２２２を成膜する。絶縁体２２２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２２２として、ＡＬＤ法によって、酸化ハフニウムまたは酸化アルミニウムを成膜する。
　続いて、加熱処理を行うと好ましい。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、さらに好ましくは３２０℃以上４５０℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理を行ってもよい。
　本実施の形態では、加熱処理として、絶縁体２２２の成膜後に窒素雰囲気にて４００℃の温度で１時間の処理を行った後に、連続して酸素雰囲気にて４００℃の温度で１時間の処理を行う。当該加熱処理によって、絶縁体２２２に含まれる水、水素などの不純物を除去することなどができる。また、加熱処理は、絶縁体２２４の成膜後などのタイミングで行うこともできる。
　次に、絶縁体２２２上に絶縁体２２４を成膜する。絶縁体２２４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２２４として、ＣＶＤ法によって酸化窒化シリコン膜を成膜する。
　ここで、絶縁体２２４に過剰酸素領域を形成するために、減圧状態で酸素を含むプラズマ処理を行ってもよい。酸素を含むプラズマ処理は、例えばマイクロ波を用いた高密度プラズマを発生させる電源を有する装置を用いることが好ましい。または、基板側にＲＦ（Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ）を印加する電源を有してもよい。高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加することで、高密度プラズマによって生成された酸素ラジカルを効率よく絶縁体２２４内に導くことができる。または、この装置を用いて不活性ガスを含むプラズマ処理を行った後に、脱離した酸素を補うために酸素を含むプラズマ処理を行ってもよい。なお、当該プラズマ処理の条件を適宜選択することにより、絶縁体２２４に含まれる水、水素などの不純物を除去することができる。その場合、加熱処理は行わなくてもよい。
　ここで、絶縁体２２４上に、例えば、スパッタリング法によって、酸化アルミニウムを成膜した後、絶縁体２２４に達するまで、ＣＭＰ処理を行ってもよい。当該ＣＭＰ処理を行うことで絶縁体２２４表面の平坦化および平滑化を行うことができる。当該酸化アルミニウムを絶縁体２２４上に配置してＣＭＰ処理を行うことで、ＣＭＰ処理の終点検出が容易となる。また、ＣＭＰ処理によって、絶縁体２２４の一部が研磨されて、絶縁体２２４の膜厚が薄くなることがあるが、絶縁体２２４の成膜時に膜厚を調整すればよい。絶縁体２２４表面の平坦化および平滑化を行うことで、後に成膜する酸化物の被覆率の悪化を防止し、半導体装置の歩留りの低下を防ぐことができる場合がある。また、絶縁体２２４上に、スパッタリング法によって、酸化アルミニウムを成膜することにより、絶縁体２２４に酸素を添加することができるので好ましい。
　次に、絶縁体２２４上に、酸化膜２３０Ａ、酸化膜２３０Ｂを順に成膜する（図４Ｂ、および図４Ｃ参照。）。なお、酸化膜２３０Ａおよび酸化膜２３０Ｂは、大気環境にさらさずに連続して成膜することが好ましい。大気開放せずに成膜することで、酸化膜２３０Ａ上に大気環境からの不純物または水分が付着することを防ぐことができ、酸化膜２３０Ａと酸化膜２３０Ｂとの界面近傍を清浄に保つことができる。
　酸化膜２３０Ａ、および酸化膜２３０Ｂの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
　例えば、酸化膜２３０Ａ、および酸化膜２３０Ｂをスパッタリング法によって成膜する場合は、スパッタリングガスとして酸素、または、酸素と希ガスの混合ガスを用いる。スパッタリングガスに含まれる酸素の割合を高めることで、成膜される酸化膜中の過剰酸素を増やすことができる。また、上記の酸化膜をスパッタリング法によって成膜する場合は、上記のＩｎ−Ｍ−Ｚｎ酸化物ターゲットなどを用いることができる。
　特に、酸化膜２３０Ａの成膜時に、スパッタリングガスに含まれる酸素の一部が絶縁体２２４に供給される場合がある。したがって、当該スパッタリングガスに含まれる酸素の割合は７０％以上、好ましくは８０％以上、より好ましくは１００％とすればよい。
　また、酸化膜２３０Ｂをスパッタリング法で形成する場合、スパッタリングガスに含まれる酸素の割合を、３０％を超えて１００％以下、好ましくは７０％以上１００％以下として成膜すると、酸素過剰型の酸化物半導体が形成される。酸素過剰型の酸化物半導体をチャネル形成領域に用いたトランジスタは、比較的高い信頼性が得られる。ただし、本発明の一態様はこれに限定されない。酸化膜２３０Ｂをスパッタリング法で形成する場合、スパッタリングガスに含まれる酸素の割合を１％以上３０％以下、好ましくは５％以上２０％以下として成膜すると、酸素欠乏型の酸化物半導体が形成される。酸素欠乏型の酸化物半導体をチャネル形成領域に用いたトランジスタは、比較的高い電界効果移動度が得られる。また、基板を加熱しながら成膜を行うことによって、当該酸化膜の結晶性を向上させることができる。
　本実施の形態では、酸化膜２３０Ａとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用いて成膜する。また、酸化膜２３０Ｂとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用いて成膜する。なお、各酸化膜は、成膜条件、および原子数比を適宜選択することで、酸化物２３０に求める特性に合わせて形成するとよい。
　なお、絶縁体２２２、絶縁体２２４、酸化膜２３０Ａ、および酸化膜２３０Ｂを、大気に暴露することなく成膜することが好ましい。例えば、マルチチャンバー方式の成膜装置を用いればよい。
　次に、加熱処理を行ってもよい。当該加熱処理は、上述した加熱処理条件を用いることができる。当該加熱処理によって、酸化膜２３０Ａ、および酸化膜２３０Ｂ中の水、水素などの不純物を除去することなどができる。本実施の形態では、窒素雰囲気にて４００℃の温度で１時間の処理を行った後に、連続して酸素雰囲気にて４００℃の温度で１時間の処理を行う。
　次に、酸化膜２３０Ｂ上に導電膜２４２Ａ１、導電膜２４２Ａ２を順に成膜する。導電膜２４２Ａ１および導電膜２４２Ａ２はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて形成される（図４Ｂ、および図４Ｃ参照。）。
　また、導電膜２４２Ａ１および導電膜２４２Ａ２は、イオン化スパッタリング法を用いて形成されると、より好適である。なお、イオン化スパッタリング法とは、ターゲットと基板との間に高密度プラズマを形成し、ターゲットから飛び出したスパッタリング粒子を当該高密度プラズマ領域内で電子と衝突させることでプラスにイオン化させることができる。また、上記基板側にマイナスのバイアスを印加することで、上記プラスにイオン化された粒子を基板側に引き込むことが可能となるため、酸化膜２３０Ｂと導電膜２４２Ａ１との界面を良好な状態とすることができる。例えば、イオン化スパッタリング法を用いて、導電膜２４２Ａ１、および導電膜２４２Ａ２を成膜することで、酸化膜２３０Ｂとの接触抵抗を低減させることができる。または、イオン化スパッタリング法を用いて、導電膜２４２Ａ１、および導電膜２４２Ａ２を成膜することで、酸化膜２３０Ｂの表面に凹凸が形成されていた場合においても、当該凹凸を埋めることができる、換言すると、カバレッジ性を高めることができる。
　また、導電膜２４２Ａ１の成膜前に、加熱処理を行ってもよい。当該加熱処理は、減圧下で行い、大気に暴露することなく、連続して導電膜２４２Ａ１および導電膜２４２Ａ２を成膜してもよい。このような処理を行うことによって、酸化膜２３０Ｂの表面などに吸着している水分および水素を除去し、さらに酸化膜２３０Ａおよび酸化膜２３０Ｂ中の水分濃度および水素濃度を低減させることができる。加熱処理の温度は、１００℃以上４００℃以下が好ましい。本実施の形態では、加熱処理の温度を２００℃とする。
　また、本実施の形態においては、導電膜２４２Ａ１と、導電膜２４２Ａ２とは、スパッタリング装置を用い、導電膜２４２Ａ１の成膜時における、ガス総流量に占める窒素流量の割合を、導電膜２４２Ａ２の成膜時における、ガス総流量に占める窒素流量の割合よりも多くして、窒素雰囲気下で成膜する。なお、導電膜２４２Ａ１、および導電膜２４２Ａ２の成膜時に用いることが出来るガスとしては、例えば、窒素、ヘリウム、アルゴン、キセノン、クリプトンなどが挙げられる。特に、窒素とアルゴンとの成膜ガスを用いて、導電膜２４２Ａ１、および導電膜２４２Ａ２を成膜すると好適である。
　また、導電膜２４２Ａ１および導電膜２４２Ａ２の成膜時における基板は室温でもよいし、加熱されていてもよい。例えば、導電膜２４２Ａ１および導電膜２４２Ａ２の成膜時の基板温度は、室温以上３５０℃以下とすればよい。
　また、導電膜２４２Ａ１および導電膜２４２Ａ２として、組成の異なる窒化タンタル膜を成膜する場合、成膜ガス以外の成膜条件を共通とすることで、導電膜２４２Ａ１および導電膜２４２Ａ２は、大気環境にさらさずに連続して成膜することができる。大気開放せずに成膜することで、導電膜２４２Ａ１上に大気環境からの不純物または水分が付着することを防ぐことができ、導電膜２４２Ａ１と導電膜２４２Ａ２との界面近傍を清浄に保つことができる。なお、導電膜２４２Ａ１および導電膜２４２Ａ２として、組成の異なる窒化タンタル膜を成膜する場合、成膜ガス以外の成膜条件（例えば、圧力、電力、時間、基板温度など）についても、実施者が任意に変更することができる。ただし、導電膜２４２Ａ１および導電膜２４２Ａ２の界面を清浄に保つために、真空中で連続して成膜することが好適である。
　次に、酸化膜２３０Ａ、酸化膜２３０Ｂ、導電膜２４２Ａ１、および導電膜２４２Ａ２を島状に加工して、酸化物２３０ａ、酸化物２３０ｂ、導電層２４２Ｂ１、および導電層２４２Ｂ２を形成する。なお、当該工程において、絶縁体２２４の酸化物２３０ａと重ならない領域の膜厚が薄くなることがある（図５Ａ乃至図５Ｃ参照。）。
　ここで、酸化物２３０ａ、酸化物２３０ｂ、および導電層２４２Ｂ（導電層２４２Ｂ１、および導電層２４２Ｂ２）は、少なくとも一部が導電体２０５と重なるように形成する。また、酸化物２３０ａ、酸化物２３０ｂ、および導電層２４２Ｂの側面は、絶縁体２２４の上面に対し、概略垂直であることが好ましい。酸化物２３０ａ、酸化物２３０ｂ、および導電層２４２Ｂの側面が、絶縁体２２４の上面に対し、概略垂直であることで、複数のトランジスタ２００を設ける際に、小面積化、高密度化が可能となる。または、酸化物２３０ａ、酸化物２３０ｂ、および導電層２４２Ｂの側面と、絶縁体２２４の上面とのなす角が低い角度になる構成にしてもよい。その場合、酸化物２３０ａ、酸化物２３０ｂ、および導電層２４２Ｂの側面と、絶縁体２２４の上面とのなす角は６０°以上７０°未満が好ましい。この様な形状とすることで、これより後の工程において、絶縁体２５４などの被覆性が向上し、鬆などの欠陥を低減することができる。
　また、導電層２４２Ｂ（導電層２４２Ｂ１、および導電層２４２Ｂ２）の側面と導電層２４２Ｂの上面との間に、湾曲面を有する。つまり、当該側面の端部と当該上面の端部は、湾曲していることが好ましい。湾曲面は、例えば、導電層２４２Ｂの端部において、曲率半径が、３ｎｍ以上１０ｎｍ以下、好ましくは、５ｎｍ以上６ｎｍ以下とする。端部に角を有さないことで、以降の成膜工程における膜の被覆性が向上する。
　なお、酸化膜２３０Ａ、酸化膜２３０Ｂ、および導電膜２４２Ａ（導電膜２４２Ａ１、および導電膜２４２Ａ２）の加工はリソグラフィー法を用いて行えばよい。また、当該加工はドライエッチング法やウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。また、酸化膜２３０Ａ、酸化膜２３０Ｂ、および導電膜２４２Ａの加工は、それぞれ異なる条件で加工してもよい。
　次に、絶縁体２２４、酸化物２３０ａ、酸化物２３０ｂ、および導電層２４２Ｂ（導電層２４２Ｂ１、および導電層２４２Ｂ２）の上に、絶縁膜２５４Ａを成膜する（図６Ｂ、および図６Ｃ参照）。
　絶縁膜２５４Ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。絶縁膜２５４Ａは、酸素の透過を抑制する機能を有する絶縁膜を用いることが好ましい。例えば、スパッタリング法によって、窒化シリコン、酸化シリコン、または酸化アルミニウムを成膜する。
　次に、絶縁膜２５４Ａ上に、絶縁体２８０となる絶縁膜を成膜する。該絶縁膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。本実施の形態では、該絶縁膜として、ＣＶＤ法、またはスパッタリング法によって酸化シリコン膜を成膜する。なお、該絶縁膜の成膜前に、加熱処理を行ってもよい。加熱処理は、減圧下で行い、大気に暴露することなく、連続して該絶縁膜を成膜してもよい。このような処理を行うことによって、絶縁膜２５４Ａの表面などに吸着している水分および水素を除去し、さらに酸化物２３０ａ、酸化物２３０ｂ、および絶縁膜２５４Ａ中の水分濃度および水素濃度を低減させることができる。上述した加熱処理条件を用いることができる。
　また、絶縁体２８０となる絶縁膜は、多層構造としてもよい。例えば、スパッタリング法によって酸化シリコン膜を成膜し、当該酸化シリコン膜上に、ＣＶＤ法によって酸化シリコン膜を成膜する構造としてもよい。
　次に、絶縁体２８０となる絶縁膜にＣＭＰ処理を行い、上面が平坦な絶縁体２８０を形成する（図６Ｂ、および図６Ｃ参照。）。
　次に、絶縁体２８０の一部、絶縁膜２５４Ａの一部、および導電層２４２Ｂ（導電層２４２Ｂ１、および導電層２４２Ｂ２）の一部を加工して、酸化物２３０ｂに達する開口を形成する。当該開口は、導電体２０５と重なるように形成することが好ましい。当該開口の形成によって、導電体２４２ａ（導電体２４２ａ１、および導電体２４２ａ２）、導電体２４２ｂ（導電体２４２ｂ１、および導電体２４２ｂ２）、および絶縁体２５４を形成する。このとき、酸化物２３０ｂの当該開口と重なる領域の膜厚が薄くなる場合がある（図７Ａ乃至図７Ｃ参照。）。
　また、絶縁体２８０の一部、絶縁膜２５４Ａの一部、および導電層２４２Ｂの一部の加工は、それぞれ異なる条件で加工してもよい。例えば、絶縁体２８０の一部をドライエッチング法で加工し、絶縁膜２５４Ａの一部をウェットエッチング法で加工し、導電層２４２Ｂの一部をドライエッチング法で加工してもよい。
　ここで、酸化物２３０ａ、酸化物２３０ｂなどの表面に付着または内部に拡散した不純物を除去することが好ましい。当該不純物としては、絶縁体２８０、絶縁膜２５４Ａ、および導電層２４２Ｂに含まれる成分、上記開口を形成する際に用いられる装置に使われている部材に含まれる成分、エッチングに使用するガスまたは液体に含まれる成分などに起因したものが挙げられる。当該不純物としては、例えば、アルミニウム、シリコン、タンタル、フッ素、塩素などがある。
　上記の不純物などを除去するために、洗浄処理を行ってもよい。洗浄方法としては、洗浄液など用いたウェット洗浄、プラズマを用いたプラズマ処理、熱処理による洗浄などがあり、上記洗浄を適宜組み合わせて行ってもよい。
　ウェット洗浄としては、アンモニア水、シュウ酸、リン酸、フッ化水素酸などを炭酸水または純水で希釈した水溶液、純水、炭酸水などを用いて洗浄処理を行ってもよい。また、これらの水溶液、純水、または炭酸水を用いた超音波洗浄を行ってもよい。また、これらの洗浄を適宜組み合わせて行ってもよい。
　次に加熱処理を行ってもよい。当該加熱処理は、酸素を含む雰囲気下で行うと好適である。また、当該加熱処理は、減圧下で行い、大気に暴露することなく、連続して酸化膜２３０Ｃを成膜してもよい（図８Ａ乃至図８Ｃ参照。）。このような処理を行うことによって、酸化物２３０ｂの表面などに吸着している水分および水素を除去し、さらに酸化物２３０ａおよび酸化物２３０ｂ中の水分濃度および水素濃度を低減させることができる。加熱処理の温度は、１００℃以上４００℃以下が好ましい。本実施の形態では、加熱処理の温度を２００℃とする。
　酸化膜２３０Ｃの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。酸化膜２３０Ｃに求める特性に合わせて、酸化膜２３０Ａ、または酸化膜２３０Ｂと同様の成膜方法を用いて、酸化膜２３０Ｃを成膜すればよい。本実施の形態では、酸化膜２３０Ｃとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、または４：２：４．１［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用いて成膜する。または、酸化膜２３０Ｃとして、スパッタリング法によって、４：２：４．１［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用いて成膜し、その上にＩｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用いて成膜する。
　特に、酸化膜２３０Ｃの成膜時に、スパッタリングガスに含まれる酸素の一部が酸化物２３０ａおよび酸化物２３０ｂに供給される場合がある。したがって、酸化膜２３０Ｃのスパッタリングガスに含まれる酸素の割合は７０％以上、好ましくは８０％以上、より好ましくは１００％とすればよい。
　次に加熱処理を行ってもよい。加熱処理は、減圧下で行い、大気に暴露することなく、連続して絶縁膜２５０Ａを成膜してもよい（図９Ａ乃至図９Ｃ参照。）。このような処理を行うことによって、酸化膜２３０Ｃの表面などに吸着している水分および水素を除去し、さらに酸化物２３０ａ、酸化物２３０ｂ、および酸化膜２３０Ｃ中の水分濃度および水素濃度を低減させることができる。加熱処理の温度は、１００℃以上４００℃以下が好ましい。
　絶縁膜２５０Ａは、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて成膜することができる。本実施の形態では、絶縁膜２５０Ａとして、ＣＶＤ法により、酸化窒化シリコンを成膜する。なお、絶縁膜２５０Ａを成膜する際の成膜温度は、３５０℃以上４５０℃未満、特に４００℃前後とすることが好ましい。絶縁膜２５０Ａを、４００℃で成膜することで、不純物が少ない絶縁膜を成膜することができる。
　次に、導電膜２６０Ａ、導電膜２６０Ｂを順に成膜する。導電膜２６０Ａおよび導電膜２６０Ｂの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。本実施の形態では、ＡＬＤ法を用いて、導電膜２６０Ａを成膜し、ＣＶＤ法を用いて導電膜２６０Ｂを成膜する（図１０Ａ乃至図１０Ｃ参照。）。
　次に、ＣＭＰ処理によって、酸化膜２３０Ｃ、絶縁膜２５０Ａ、導電膜２６０Ａ、および導電膜２６０Ｂを絶縁体２８０が露出するまで研磨することによって、酸化物２３０ｃ、絶縁体２５０、および導電体２６０（導電体２６０ａ、および導電体２６０ｂ）を形成する（図１１Ａ乃至図１１Ｃ参照。）。これにより、酸化物２３０ｃは、酸化物２３０ｂに達する開口の内壁（側壁、および底面）を覆うように配置される。また、絶縁体２５０は、酸化物２３０ｃを介して、上記開口の内壁を覆うように配置される。また、導電体２６０は、酸化物２３０ｃおよび絶縁体２５０を介して、上記開口を埋め込むように配置される。
　次に、加熱処理を行ってもよい。本実施の形態では、窒素雰囲気にて４００℃の温度で１時間の処理を行う。該加熱処理によって、絶縁体２５０および絶縁体２８０中の水分濃度および水素濃度を低減させることができる。
　次に、酸化物２３０ｃ、絶縁体２５０、導電体２６０、および絶縁体２８０上に、絶縁体２７４を成膜する。絶縁体２７４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。絶縁体２７４としては、例えば、スパッタリング法によって、酸化アルミニウム膜、または窒化シリコン膜を成膜することが好ましい。スパッタリング法によって、酸化アルミニウム膜、または窒化シリコン膜を成膜することによって、絶縁体２８１が有する水素を酸化物２３０へ拡散することを抑制することができる。また、導電体２６０と接するように絶縁体２７４を形成することで、導電体２６０の酸化を抑制することができ、好ましい。
　また、絶縁体２７４として、スパッタリング法によって、酸化アルミニウム膜を形成することで、絶縁体２８０に酸素を供給することができる。絶縁体２８０に供給された酸素は、酸化物２３０ｃを介して、酸化物２３０ｂが有するチャネル形成領域に供給される場合がある。また、絶縁体２８０に酸素が供給されることで、絶縁体２７４形成前に絶縁体２８０に含まれていた酸素が、酸化物２３０ｃを介して、酸化物２３０ｂが有するチャネル形成領域に供給される場合がある。
　また、絶縁体２７４は、多層構造としてもよい。例えば、スパッタリング法によって酸化アルミニウム膜を成膜し、当該酸化アルミニウム膜上に、スパッタリング法によって窒化シリコンを成膜する構造としてもよい。
　次に、加熱処理を行ってもよい。加熱処理は、前述の加熱処理条件を用いることができる。当該加熱処理によって、絶縁体２８０の水分濃度および水素濃度を低減させることができる。また、絶縁体２７４が有する酸素を絶縁体２８０に注入することができる。
　なお、絶縁体２７４を成膜する前に、はじめに、絶縁体２８０などの上に、スパッタリング法によって酸化アルミニウム膜を成膜し、次に、上述した加熱処理条件を用いて加熱処理を行い、次に、ＣＭＰ処理によって、当該酸化アルミニウム膜を除去する工程を行ってもよい。当該工程により、絶縁体２８０に過剰酸素領域をより多く形成することができる。なお、当該工程において、絶縁体２８０の一部、導電体２６０の一部、絶縁体２５０の一部、および酸化物２３０ｃの一部が除去される場合がある。
　また、絶縁体２８０と絶縁体２７４との間に、絶縁体を設けてもよい。当該絶縁体として、例えば、スパッタリング法を用いて成膜した酸化シリコンを用いればよい。当該絶縁体を設けることで、絶縁体２８０に過剰酸素領域を形成することができる。
　次に絶縁体２７４上に、絶縁体２８１を成膜してもよい。絶縁体２８１の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる（図１１Ｂ、および図１１Ｃ参照。）。
　次に、絶縁体２５４、絶縁体２８０、絶縁体２７４、および絶縁体２８１に、導電体２４２ａ（導電体２４２ａ１、および導電体２４２ａ２）および導電体２４２ｂ（導電体２４２ｂ１、および導電体２４２ｂ２）に達する開口を形成する。当該開口の形成は、リソグラフィー法を用いて行えばよい。
　次に、絶縁体２４１となる絶縁膜を成膜し、当該絶縁膜を異方性エッチングして絶縁体２４１を形成する。当該絶縁膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。当該絶縁膜としては、酸素の透過を抑制する機能を有する絶縁膜を用いることが好ましい。例えば、ＡＬＤ法によって、酸化アルミニウム膜を成膜することが好ましい。また、ＡＬＤ法やＣＶＤ法を用いて、窒化シリコン膜を成膜してもよい。また、異方性エッチングは、例えばドライエッチング法などを行えばよい。開口の側壁部をこのような構成とすることで、外方からの酸素の透過を抑制し、次に形成する導電体２４０ａおよび導電体２４０ｂの酸化を防止することができる。また、導電体２４０ａおよび導電体２４０ｂから、水、水素などの不純物が外部に拡散することを防ぐことができる。
　次に、導電体２４０ａおよび導電体２４０ｂとなる導電膜を成膜する。当該導電膜は、水、水素など不純物の拡散を抑制する機能を有する導電体を含む積層構造とすることが望ましい。たとえば、窒化タンタル、窒化チタンなどと、タングステン、モリブデン、銅など、と、の積層とすることができる。当該導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
　次に、ＣＭＰ処理を行うことで、導電体２４０ａおよび導電体２４０ｂとなる導電膜の一部を除去し、絶縁体２８１を露出する。その結果、上記開口のみに、当該導電膜が残存することで上面が平坦な導電体２４０ａおよび導電体２４０ｂを形成することができる（図１Ａ、および図１Ｂ参照。）。なお、当該ＣＭＰ処理により、絶縁体２８１の一部が除去する場合がある。
　以上により、図１Ａ乃至図１Ｄに示すトランジスタ２００を有する半導体装置を作製することができる。
　本発明の一態様により、信頼性が良好な半導体装置を提供することができる。また、本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。また、本発明の一態様により、オン電流の大きい半導体装置を提供することができる。また、本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができる。また、本発明の一態様により、低消費電力の半導体装置を提供することができる。
　以上、本実施の形態に示す構成、方法などは、他の実施の形態や実施例に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
　本実施の形態では、半導体装置の一形態を、図１２および図１３を用いて説明する。
［記憶装置１］
　本発明の一態様である半導体装置を使用した、半導体装置（記憶装置）の一例を図１２に示す。本発明の一態様の半導体装置は、トランジスタ２００がトランジスタ３００の上方に設けられ、容量素子１００がトランジスタ２００の上方に設けられている。容量素子１００、またはトランジスタ３００は、少なくとも一部がトランジスタ２００と重畳することが好ましい。これにより、容量素子１００、トランジスタ２００、およびトランジスタ３００の上面視における占有面積を低減することができるので、本実施の形態に係る半導体装置を微細化または高集積化させることができる。なお、本実施の形態に係る半導体装置は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）またはＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）に代表されるロジック回路、あるいはＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）またはＮＶＭ（Ｎｏｎ−Ｖｏｌａｔｉｌｅ　Ｍｅｍｏｒｙ）に代表されるメモリ回路に適用することができる。
　なお、トランジスタ２００として、先の実施の形態で説明したトランジスタ２００を用いることができる。よって、トランジスタ２００、およびトランジスタ２００を含む層については、先の実施の形態の記載を参酌することができる。
　トランジスタ２００は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ２００は、オフ電流が小さいため、これを記憶装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ないため、記憶装置の消費電力を十分に低減することができる。また、半導体層にシリコンを用いるトランジスタと比較して、トランジスタ２００は、高温における電気特性が良好である。例えば、トランジスタ２００は、１２５℃乃至１５０℃の温度範囲においても良好な電気特性を示す。また、１２５℃乃至１５０℃の温度範囲において、トランジスタ２００は、トランジスタのオン／オフ比が１０桁以上を有する。別言すると、半導体層にシリコンを用いるトランジスタと比較して、トランジスタ２００は、トランジスタ特性の一例であるオン電流、周波数特性などが高温になるほど優れた特性を有する。
　図１２に示す半導体装置において、配線１００１はトランジスタ３００のソースと電気的に接続され、配線１００２はトランジスタ３００のドレインと電気的に接続され、配線１００７はトランジスタ３００のゲートと電気的に接続されている。また、配線１００３はトランジスタ２００のソースおよびドレインの一方と電気的に接続され、配線１００４はトランジスタ２００の第１のゲートと電気的に接続され、配線１００６はトランジスタ２００の第２のゲートと電気的に接続されている。そして、トランジスタ２００のソースおよびドレインの他方は、容量素子１００の電極の一方と電気的に接続され、配線１００５は容量素子１００の電極の他方と電気的に接続されている。
　図１２に示す半導体装置は、トランジスタ２００のスイッチングによって、容量素子１００の電極の一方に充電された電荷が保持可能という特性を有することで、情報の書き込み、保持、読み出しが可能である。また、トランジスタ２００は、ソース、ゲート（トップゲート）、ドレインに加え、バックゲートが設けられた素子である。すなわち、４端子素子であるため、ＭＴＪ（Ｍａｇｎｅｔｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ）特性を利用したＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、相変化メモリ（Ｐｈａｓｅ−ｃｈａｎｇｅ　ｍｅｍｏｒｙ）などに代表される２端子素子と比較して、入出力の独立制御が簡便に行うことができるといった特徴を有する。また、ＭＲＡＭ、ＲｅＲＡＭ、相変化メモリは、情報の書き換えの際に、原子レベルで構造変化が生じる場合がある。一方で図１２に示す半導体装置は、情報の書き換えの際にトランジスタ及び容量素子を利用した電子のチャージ、またはディスチャージにより動作するため、繰り返し書き換え耐性に優れ、構造変化も少ないといった特徴を有する。
　また、図１２に示す半導体装置は、マトリクス状に配置することで、メモリセルアレイを構成することができる。この場合、トランジスタ３００は、当該メモリセルアレイに接続される読み出し回路、または駆動回路などとして用いることができる。また、図１２に示す半導体装置は、上述のようにメモリセルアレイを構成している。図１２に示す半導体装置をメモリ素子として用いた場合、例えば、駆動電圧が２．５Ｖ、評価環境温度が−４０℃乃至８５℃の範囲において、２００ＭＨｚ以上の動作周波数を実現することができる。
＜トランジスタ３００＞
　トランジスタ３００は、基板３１１上に設けられ、ゲート電極として機能する導電体３１６、ゲート絶縁体として機能する絶縁体３１５、基板３１１の一部からなる半導体領域３１３、ならびにソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。
　ここで、半導体領域３１３の上に絶縁体３１５が配置され、絶縁体３１５の上に導電体３１６が配置される。また、同じ層に形成されるトランジスタ３００は、素子分離絶縁層として機能する絶縁体３１２によって、電気的に分離されている。絶縁体３１２は、後述する絶縁体３２６などと同様の絶縁体を用いることができる。トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
　基板３１１は、半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域３１４ａ、および低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
　低抵抗領域３１４ａ、および低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。
　ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
　なお、導電体の材料により、仕事関数が定まるため、導電体の材料を変更することで、しきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
　ここで、図１２に示すトランジスタ３００はチャネルが形成される半導体領域３１３（基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面および上面を、絶縁体３１５を介して、導電体３１６が覆うように設けられている。このようなトランジスタ３００は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。
　なお、図１２に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
　また、図１２に示すように半導体装置は、トランジスタ３００と、トランジスタ２００とを、積層して設けている。例えば、トランジスタ３００をシリコン系半導体材料で形成し、トランジスタ２００を酸化物半導体で形成することができる。このように、図１２に示す半導体装置は、シリコン系半導体材料と、酸化物半導体とを、異なるレイヤーに混載して形成することが可能である。また、図１２に示す半導体装置は、シリコン系半導体材料で用いる製造装置と同様のプロセスで作製することが可能であり、高集積化することも可能である。
＜容量素子＞
　容量素子１００は、絶縁体１６０上の絶縁体１１４と、絶縁体１１４上の絶縁体１４０と、絶縁体１１４および絶縁体１４０に形成された開口の中に配置された導電体１１０と、導電体１１０および絶縁体１４０上の絶縁体１３０と、絶縁体１３０上の導電体１２０と、導電体１２０および絶縁体１３０上の絶縁体１５０と、を有する。ここで、絶縁体１１４および絶縁体１４０に形成された開口の中に導電体１１０、絶縁体１３０、および導電体１２０の少なくとも一部が配置される。
　導電体１１０は容量素子１００の下部電極として機能し、導電体１２０は容量素子１００の上部電極として機能し、絶縁体１３０は、容量素子１００の誘電体として機能する。容量素子１００は、絶縁体１１４および絶縁体１４０の開口において、底面だけでなく、側面においても上部電極と下部電極とが誘電体を挟んで対向する構成となっており、単位面積当たりの静電容量を大きくすることができる。よって、当該開口の深さを深くするほど、容量素子１００の静電容量を大きくすることができる。このように容量素子１００の単位面積当たりの静電容量を大きくすることにより、半導体装置の微細化または高集積化を推し進めることができる。
　絶縁体１１４、および絶縁体１５０は、絶縁体２８０に用いることができる絶縁体を用いればよい。また、絶縁体１４０は、絶縁体１１４の開口を形成するときのエッチングストッパとして機能することが好ましく、絶縁体２１４に用いることができる絶縁体を用いればよい。
　絶縁体１１４および絶縁体１４０に形成された開口を上面から見た形状は、四角形としてもよいし、四角形以外の多角形状としてもよいし、多角形状において角部を湾曲させた形状としてもよいし、楕円を含む円形状としてもよい。ここで、上面視において、当該開口とトランジスタ２００の重なる面積が多い方が好ましい。このような構成にすることにより、容量素子１００とトランジスタ２００を有する半導体装置の占有面積を低減することができる。
　導電体１１０は、絶縁体１４０、および絶縁体１１４に形成された開口に接して配置される。導電体１１０の上面は、絶縁体１４０の上面と略一致することが好ましい。また、導電体１１０の下面には、絶縁体１６０上に設けられた導電体１５２が接する。導電体１１０は、ＡＬＤ法またはＣＶＤ法などを用いて成膜することが好ましく、例えば、導電体２０５に用いることができる導電体を用いればよい。
　絶縁体１３０は、導電体１１０および絶縁体１４０を覆うように配置される。例えば、ＡＬＤ法またはＣＶＤ法などを用いて絶縁体１３０を成膜することが好ましい。絶縁体１３０は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ジルコニウム、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよく、積層または単層で設けることができる。例えば、絶縁体１３０として、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウムの順番で積層された絶縁膜を用いることができる。
　また、絶縁体１３０には、酸化窒化シリコンなどの絶縁耐力が大きい材料、または高誘電率（ｈｉｇｈ−ｋ）材料を用いることが好ましい。または、絶縁耐力が大きい材料と高誘電率（ｈｉｇｈ−ｋ）材料の積層構造を用いてもよい。
　なお、高誘電率（ｈｉｇｈ−ｋ）材料（高い比誘電率の材料）の絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する窒化物などがある。このようなｈｉｇｈ−ｋ材料を用いることで、絶縁体１３０を厚くしても容量素子１００の静電容量を十分確保することができる。絶縁体１３０を厚くすることにより、導電体１１０と導電体１２０の間に生じるリーク電流を抑制することができる。
　一方、絶縁耐力が大きい材料としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、樹脂などがある。例えば、ＡＬＤ法を用いて成膜した窒化シリコン、ＰＥＡＬＤ法を用いて成膜した酸化シリコン、ＡＬＤ法を用いて成膜した窒化シリコンの順番で積層された絶縁膜を用いることができる。このような、絶縁耐力が大きい絶縁体を用いることで、絶縁耐力が向上し、容量素子１００の静電破壊を抑制することができる。
　導電体１２０は、絶縁体１４０および絶縁体１１４に形成された開口を埋めるように配置される。また、導電体１２０は、導電体１１２、および導電体１５３を介して配線１００５と電気的に接続している。導電体１２０は、ＡＬＤ法またはＣＶＤ法などを用いて成膜することが好ましく、例えば、導電体２０５に用いることができる導電体を用いればよい。
　また、トランジスタ２００は、酸化物半導体を用いる構成であるため、容量素子１００との相性が優れている。具体的には、酸化物半導体を用いるトランジスタ２００は、オフ電流が小さいため、容量素子１００と組み合わせて用いることで長期にわたり記憶内容を保持することが可能である。
＜配線層＞
　各構造体の間には、層間膜、配線、およびプラグ等が設けられた配線層が設けられていてもよい。また、配線層は、設計に応じて複数層設けることができる。ここで、プラグまたは配線として機能する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
　例えば、トランジスタ３００上には、層間膜として、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６には、端子として機能する導電体１５３と電気的に接続する導電体３２８、および導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０はプラグ、または配線として機能する。
　また、層間膜として機能する絶縁体は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
　絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図１２において、絶縁体３５０、絶縁体３５２、および絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、および絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、プラグ、または配線として機能する。
　絶縁体３５４、および導電体３５６上には、絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６が順に積層して設けられている。また、絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６には、導電体２１８、及びトランジスタ２００を構成する導電体（導電体２０５）等が埋め込まれている。なお、導電体２１８は、トランジスタ３００と電気的に接続するプラグ、または配線として機能する。
　また、絶縁体１１４、絶縁体１４０、絶縁体１３０、絶縁体１５０、および絶縁体１５４には、導電体１１２、および容量素子１００を構成する導電体（導電体１２０、導電体１１０）等が埋め込まれている。なお、導電体１１２は、容量素子１００、トランジスタ２００、またはトランジスタ３００と、端子として機能する導電体１５３と、を電気的に接続するプラグ、または配線として機能する。
　また、絶縁体１５４上に導電体１５３が設けられ、導電体１５３は、絶縁体１５６に覆われている。ここで、導電体１５３は導電体１１２の上面に接しており、容量素子１００、トランジスタ２００、またはトランジスタ３００の端子として機能する。
　なお、層間膜として用いることができる絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。例えば、層間膜として機能する絶縁体は、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
　例えば、絶縁体３２０、絶縁体３２２、絶縁体３２６、絶縁体３５２、絶縁体３５４、絶縁体２１２、絶縁体１１４、絶縁体１５０、絶縁体１５６等は、比誘電率の低い絶縁体を有することが好ましい。例えば、当該絶縁体は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、樹脂などを有することが好ましい。または、当該絶縁体は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。
　また、導電体１５２または導電体１５３の上または下に設けられる絶縁体の抵抗率が１．０×１０１２Ωｃｍ以上１．０×１０１５Ωｃｍ以下、好ましくは５．０×１０１２Ωｃｍ以上１．０×１０１４Ωｃｍ以下、より好ましくは１．０×１０１３Ωｃｍ以上５．０×１０１３Ωｃｍ以下であることが好ましい。導電体１５２または導電体１５３の上または下に設けられる絶縁体の抵抗率を上記の範囲にすることで、当該絶縁体は、絶縁性を維持しつつ、トランジスタ２００、トランジスタ３００、容量素子１００、および導電体１５２等の配線間に蓄積される電荷を分散し、該電荷によるトランジスタ、該トランジスタを有する半導体装置の特性不良や静電破壊を抑制することができ、好ましい。このような絶縁体として、窒化シリコン、または窒化酸化シリコンを用いることができる。例えば、絶縁体１６０または絶縁体１５４の抵抗率を上記の範囲にすればよい。
　また、酸化物半導体を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。従って、絶縁体３２４、絶縁体３５０、絶縁体２１０等には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。
　水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
　配線、プラグに用いることができる導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
　例えば、導電体３２８、導電体３３０、導電体３５６、導電体２１８、導電体１１２、導電体１５２、導電体１５３等としては、上記の材料で形成される金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
＜酸化物半導体が設けられた層の配線、またはプラグ＞
　なお、トランジスタ２００に、酸化物半導体を用いる場合、酸化物半導体の近傍に過剰酸素領域を有する絶縁体が設けることがある。その場合、該過剰酸素領域を有する絶縁体と、該過剰酸素領域を有する絶縁体に設ける導電体との間に、バリア性を有する絶縁体を設けることが好ましい。
　例えば、図１２では、過剰酸素を有する絶縁体２８０と、導電体２４０との間に、絶縁体２４１を設けるとよい。絶縁体２４１と、絶縁体２７４とが接して設けられることで、導電体２４０、およびトランジスタ２００が、バリア性を有する絶縁体によって、封止される構造とすることができる。
　つまり、絶縁体２４１を設けることで、絶縁体２８０が有する過剰酸素が、導電体２４０に吸収されることを抑制することができる。また、絶縁体２４１を有することで、不純物である水素が、導電体２４０を介して、トランジスタ２００へ拡散することを抑制することができる。
　ここで、導電体２４０は、トランジスタ２００、またはトランジスタ３００と電気的に接続するプラグ、または配線としての機能を有する。
　以上が構成例についての説明である。本構成を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置を微細化または高集積化させることができる。また、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。また、オン電流が大きい酸化物半導体を有するトランジスタを提供することができる。また、オフ電流が小さい酸化物半導体を有するトランジスタを提供することができる。また、消費電力が低減された半導体装置を提供することができる。
［記憶装置２］
　本発明の一態様である半導体装置を使用した、記憶装置の一例を図１３に示す。図１３に示す記憶装置は、図１２で示したトランジスタ２００、トランジスタ３００、および容量素子１００を有する半導体装置に加え、トランジスタ４００を有している。また、図１３に示す記憶装置は、容量素子１００がプレーナ型である点、およびトランジスタ２００とトランジスタ３００が電気的に接続されている点において、図１２に示す記憶装置と異なる。
　本発明の一態様の記憶装置では、トランジスタ２００はトランジスタ３００の上方に設けられ、容量素子１００はトランジスタ３００、およびトランジスタ２００の上方に設けられている。容量素子１００、またはトランジスタ３００は、少なくとも一部がトランジスタ２００と重畳することが好ましい。これにより、容量素子１００、トランジスタ２００、およびトランジスタ３００の上面視における占有面積を低減することができるので、本実施の形態の記憶装置を微細化または高集積化させることができる。
　トランジスタ４００は、トランジスタ２００の第２のゲート電圧を制御することができる。例えば、トランジスタ４００の第１のゲート及び第２のゲートをソースとダイオード接続し、トランジスタ４００のソースと、トランジスタ２００の第２のゲートを接続する構成とする。当該構成でトランジスタ２００の第２のゲートの負電位を保持するとき、トランジスタ４００の第１のゲート−ソース間の電圧および、第２のゲート−ソース間の電圧は、０Ｖになる。トランジスタ４００において、第２のゲート電圧及び第１のゲート電圧が０Ｖのときのドレイン電流が非常に小さいため、トランジスタ２００およびトランジスタ４００に電源供給をしなくても、トランジスタ２００の第２のゲートの負電位を長時間維持することができる。これにより、トランジスタ２００、およびトランジスタ４００を有する記憶装置は、長期にわたり記憶内容を保持することが可能である。
　従って、図１３において、配線１００１はトランジスタ３００のソースと電気的に接続され、配線１００２はトランジスタ３００のドレインと電気的に接続されている。また、配線１００３はトランジスタ２００のソースおよびドレインの一方と電気的に接続され、配線１００４はトランジスタ２００の第１のゲートと電気的に接続され、配線１００６はトランジスタ２００の第２のゲートと電気的に接続されている。そして、トランジスタ３００のゲート、およびトランジスタ２００のソースおよびドレインの他方は、容量素子１００の電極の一方と電気的に接続され、配線１００５は容量素子１００の電極の他方と電気的に接続されている。配線１００７はトランジスタ４００のソースと電気的に接続され、配線１００８はトランジスタ４００の第１のゲートと電気的に接続され、配線１００９はトランジスタ４００の第２のゲートと電気的に接続され、配線１０１０はトランジスタ４００のドレインと電気的に接続されている。ここで、配線１００６、配線１００７、配線１００８、及び配線１００９が電気的に接続されている。
　トランジスタ３００のゲートと、トランジスタ２００のソースおよびドレインの他方と、容量素子１００の電極の一方と、が接続されたノードをノードＦＧと呼ぶ場合がある。図１３に示す半導体装置は、トランジスタ２００のスイッチングによって、トランジスタ３００のゲート（ノードＦＧ）の電位が保持可能という特性を有することで、情報の書き込み、保持、読み出しが可能である。
　また、図１３に示す記憶装置は、図１２に示す記憶装置と同様に、マトリクス状に配置することで、メモリセルアレイを構成することができる。なお、１個のトランジスタ４００は、複数のトランジスタ２００の第２のゲート電圧を制御することができる。そのため、トランジスタ４００は、トランジスタ２００よりも、少ない個数を設けるとよい。
　なお、トランジスタ２００およびトランジスタ３００として、上述の記憶装置１で記載したトランジスタ２００およびトランジスタ３００を用いることができる。よって、トランジスタ２００、トランジスタ３００、およびこれらを含む層については、上述の記憶装置１の記載を参酌することができる。
　絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６には、導電体２１８が埋め込まれている。導電体２１８は、容量素子１００、トランジスタ２００、トランジスタ３００、またはトランジスタ４００と電気的に接続するプラグ、または配線として機能する。例えば、導電体２１８は、トランジスタ３００のゲート電極として機能する導電体３１６と電気的に接続されている。
　また、導電体２４０は、容量素子１００、トランジスタ２００、トランジスタ３００、またはトランジスタ４００と電気的に接続するプラグ、または配線として機能する。例えば、導電体２４０は、トランジスタ２００のソースおよびドレインの他方として機能する導電体２４２ｂと、容量素子１００の電極の一方として機能する導電体１１０を、電気的に接続している。
　また、プレーナ型の容量素子１００は、トランジスタ２００の上方に設けられる。容量素子１００は、第１の電極として機能する導電体１１０、第２の電極として機能する導電体１２０、および誘電体として機能する絶縁体１３０を有する。なお、導電体１１０、導電体１２０、および絶縁体１３０は、上述の記憶装置１で記載したものを用いることができる。
　また、図１３において、容量素子１００として、プレーナ型の容量素子を用いる例について示したが、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、容量素子１００として、図１２に示すようなシリンダ型の容量素子１００を用いてもよい。
＜トランジスタ４００＞
　トランジスタ４００は、トランジスタ２００と、同じ層に形成されており、並行して作製することができるトランジスタである。トランジスタ４００は、第１のゲートとして機能する導電体４６０（導電体４６０ａ、および導電体４６０ｂ）と、第２のゲートとして機能する導電体４０５と、ゲート絶縁体として機能する絶縁体２２２、および絶縁体４５０と、チャネル形成領域を有する酸化物４３０ｃと、ソースとして機能する導電体４４２ａ、酸化物４３１ｂ、および酸化物４３１ａと、ドレインとして機能する導電体４４２ｂ、酸化物４３２ｂ、および酸化物４３２ａと、プラグとして機能する導電体４４０（導電体４４０ａ、および導電体４４０ｂ）と、を有する。
　導電体４０５と、導電体２０５とは、同じ層に形成される。酸化物４３１ａ、および酸化物４３２ａと、酸化物２３０ａとは、同じ層に形成され、酸化物４３１ｂ、および酸化物４３２ｂと、酸化物２３０ｂとは、同じ層に形成される。導電体４４２ａ、および導電体４４２ｂと、導電体２４２とは、同じ層に形成される。酸化物４３０ｃと、酸化物２３０ｃとは、同じ層に形成される。絶縁体４５０と、絶縁体２５０とは、同じ層に形成される。導電体４６０と、導電体２６０とは、同じ層に形成される。
　なお、同じ層に形成された構造体は、同時に形成することができる。例えば、酸化物４３０ｃは、酸化物２３０ｃとなる酸化膜を加工することで、形成することができる。
　トランジスタ４００の活性層として機能する酸化物４３０ｃは、酸化物２３０などと同様に、酸素欠損が低減され、水素、水などの不純物が低減されている。これにより、トランジスタ４００のしきい値電圧をより大きくし、オフ電流を低減し、第２のゲート電圧及び第１のゲート電圧が０Ｖのときのドレイン電流を非常に小さくすることができる。
＜ダイシングライン＞
　以下では、大面積基板を半導体素子ごとに分断することによって、複数の半導体装置をチップ状で取り出す場合に設けられるダイシングライン（スクライブライン、分断ライン、又は切断ラインと呼ぶ場合がある）について説明する。分断方法としては、例えば、まず、基板に半導体素子を分断するための溝（ダイシングライン）を形成した後、ダイシングラインにおいて切断し、複数の半導体装置に分断（分割）する場合がある。
　ここで、例えば、図１３に示すように、絶縁体２５４と、絶縁体２２２とが接する領域をダイシングラインとなるように設計することが好ましい。つまり、複数のトランジスタ２００を有するメモリセル、およびトランジスタ４００の外縁に設けられるダイシングラインとなる領域近傍において、絶縁体２２４に開口を設ける。また、絶縁体２２４の側面を覆うように、絶縁体２５４を設ける。
　つまり、上記絶縁体２２４に設けた開口において、絶縁体２２２と、絶縁体２５４とが接する。例えば、このとき、絶縁体２２２と、絶縁体２５４とを同材料及び同方法を用いて形成してもよい。絶縁体２２２、および絶縁体２５４を、同材料、および同方法で設けることで、密着性を高めることができる。例えば、酸化アルミニウムを用いることが好ましい。
　当該構造により、絶縁体２２２、および絶縁体２５４で、絶縁体２２４、トランジスタ２００、およびトランジスタ４００を包み込むことができる。絶縁体２２２、および絶縁体２５４は、酸素、水素、及び水の拡散を抑制する機能を有しているため、本実施の形態に示す半導体素子が形成された回路領域ごとに、基板を分断することにより、複数のチップに加工しても、分断した基板の側面方向から、水素、水などの不純物が混入し、トランジスタ２００、およびトランジスタ４００に拡散することを防ぐことができる。
　また、当該構造により、絶縁体２２４の過剰酸素が絶縁体２５４、および絶縁体２２２を介して外部に拡散することを防ぐことができる。従って、絶縁体２２４の過剰酸素は、効率的にトランジスタ２００、またはトランジスタ４００におけるチャネルが形成される酸化物に供給される。当該酸素により、トランジスタ２００、またはトランジスタ４００におけるチャネルが形成される酸化物の酸素欠損を低減することができる。これにより、トランジスタ２００、またはトランジスタ４００におけるチャネルが形成される酸化物を欠陥準位密度が低い、安定な特性を有する酸化物半導体とすることができる。つまり、トランジスタ２００、またはトランジスタ４００の電気特性の変動を抑制すると共に、信頼性を向上させることができる。
　本実施の形態は、他の実施の形態および実施例などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態３）
　本実施の形態では、図１４Ａ、図１４Ｂ、ならびに図１５Ａ乃至図１５Ｈを用いて、本発明の一態様に係る、酸化物を半導体に用いたトランジスタ（以下、ＯＳトランジスタと呼ぶ場合がある。）、および容量素子が適用されている記憶装置（以下、ＯＳメモリ装置と呼ぶ場合がある。）について説明する。ＯＳメモリ装置は、少なくとも容量素子と、容量素子の充放電を制御するＯＳトランジスタを有する記憶装置である。ＯＳトランジスタのオフ電流は極めて小さいので、ＯＳメモリ装置は優れた保持特性をもち、不揮発性メモリとして機能させることができる。
＜記憶装置の構成例＞
　図１４ＡにＯＳメモリ装置の構成の一例を示す。記憶装置１４００は、周辺回路１４１１、およびメモリセルアレイ１４７０を有する。周辺回路１４１１は、行回路１４２０、列回路１４３０、出力回路１４４０、およびコントロールロジック回路１４６０を有する。
　列回路１４３０は、例えば、列デコーダ、プリチャージ回路、センスアンプ、書き込み回路等を有する。プリチャージ回路は、配線をプリチャージする機能を有する。センスアンプは、メモリセルから読み出されたデータ信号を増幅する機能を有する。なお、上記配線は、メモリセルアレイ１４７０が有するメモリセルに接続されている配線であり、詳しくは後述する。増幅されたデータ信号は、出力回路１４４０を介して、データ信号ＲＤＡＴＡとして記憶装置１４００の外部に出力される。また、行回路１４２０は、例えば、行デコーダ、ワード線ドライバ回路等を有し、アクセスする行を選択することができる。
　記憶装置１４００には、外部から電源電圧として低電源電圧（ＶＳＳ）、周辺回路１４１１用の高電源電圧（ＶＤＤ）、メモリセルアレイ１４７０用の高電源電圧（ＶＩＬ）が供給される。また、記憶装置１４００には、制御信号（ＣＥ、ＷＥ、ＲＥ）、アドレス信号ＡＤＤＲ、データ信号ＷＤＡＴＡが外部から入力される。アドレス信号ＡＤＤＲは、行デコーダおよび列デコーダに入力され、データ信号ＷＤＡＴＡは書き込み回路に入力される。
　コントロールロジック回路１４６０は、外部からの制御信号（ＣＥ、ＷＥ、ＲＥ）を処理して、行デコーダ、列デコーダの制御信号を生成する。制御信号ＣＥは、チップイネーブル信号であり、制御信号ＷＥは、書き込みイネーブル信号であり、制御信号ＲＥは、読み出しイネーブル信号である。コントロールロジック回路１４６０が処理する信号は、これに限定されるものではなく、必要に応じて、他の制御信号を入力すればよい。
　メモリセルアレイ１４７０は、行列状に配置された、複数個のメモリセルＭＣと、複数の配線を有する。なお、メモリセルアレイ１４７０と行回路１４２０とを接続している配線の数は、メモリセルＭＣの構成、一列に有するメモリセルＭＣの数などによって決まる。また、メモリセルアレイ１４７０と列回路１４３０とを接続している配線の数は、メモリセルＭＣの構成、一行に有するメモリセルＭＣの数などによって決まる。
　なお、図１４Ａにおいて、周辺回路１４１１とメモリセルアレイ１４７０を同一平面上に形成する例について示したが、本実施の形態はこれに限られるものではない。例えば、図１４Ｂに示すように、周辺回路１４１１の一部の上に、メモリセルアレイ１４７０が重なるように設けられてもよい。例えば、メモリセルアレイ１４７０の下に重なるように、センスアンプを設ける構成にしてもよい。
　図１５Ａ乃至図１５Ｈに上述のメモリセルＭＣに適用できるメモリセルの構成例について説明する。
［ＤＯＳＲＡＭ］
　図１５Ａ乃至図１５Ｃに、ＤＲＡＭのメモリセルの回路構成例を示す。本明細書等において、１ＯＳトランジスタ１容量素子型のメモリセルを用いたＤＲＡＭを、ＤＯＳＲＡＭ（Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）と呼ぶ場合がある。図１５Ａに示す、メモリセル１４７１は、トランジスタＭ１と、容量素子ＣＡと、を有する。なお、トランジスタＭ１は、ゲート（トップゲートと呼ぶ場合がある。）、及びバックゲートを有する。
　トランジスタＭ１の第１端子は、容量素子ＣＡの第１端子と接続され、トランジスタＭ１の第２端子は、配線ＢＩＬと接続され、トランジスタＭ１のゲートは、配線ＷＯＬと接続され、トランジスタＭ１のバックゲートは、配線ＢＧＬと接続されている。容量素子ＣＡの第２端子は、配線ＣＡＬと接続されている。
　配線ＢＩＬは、ビット線として機能し、配線ＷＯＬは、ワード線として機能する。配線ＣＡＬは、容量素子ＣＡの第２端子に所定の電位を印加するための配線として機能する。データの書き込み時、及び読み出し時において、配線ＣＡＬには、低レベル電位を印加するのが好ましい。配線ＢＧＬは、トランジスタＭ１のバックゲートに電位を印加するための配線として機能する。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ１のしきい値電圧を増減することができる。
　ここで、図１５Ａに示すメモリセル１４７１は、図１２に示す記憶装置に対応している。つまり、トランジスタＭ１はトランジスタ２００に、容量素子ＣＡは容量素子１００に、配線ＢＩＬは配線１００３に、配線ＷＯＬは配線１００４に、配線ＢＧＬは配線１００６に、配線ＣＡＬは配線１００５に対応している。なお、図１２に記載のトランジスタ３００は、図１４Ｂに示す記憶装置１４００の周辺回路１４１１に設けられるトランジスタに対応する。
　また、メモリセルＭＣは、メモリセル１４７１に限定されず、回路構成の変更を行うことができる。例えば、メモリセルＭＣは、図１５Ｂに示すメモリセル１４７２のように、トランジスタＭ１のバックゲートが、配線ＢＧＬでなく、配線ＷＯＬと接続される構成にしてもよい。また、例えば、メモリセルＭＣは、図１５Ｃに示すメモリセル１４７３のように、シングルゲート構造のトランジスタ、つまりバックゲートを有さないトランジスタＭ１で構成されたメモリセルとしてもよい。
　上記実施の形態に示す半導体装置をメモリセル１４７１等に用いる場合、トランジスタＭ１としてトランジスタ２００を用い、容量素子ＣＡとして容量素子１００を用いることができる。トランジスタＭ１としてＯＳトランジスタを用いることによって、トランジスタＭ１のリーク電流を非常に小さくすることができる。つまり、書き込んだデータをトランジスタＭ１によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。または、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に小さいため、メモリセル１４７１、メモリセル１４７２、メモリセル１４７３に対して多値データ、又はアナログデータを保持することができる。
　また、ＤＯＳＲＡＭにおいて、上記のように、メモリセルアレイ１４７０の下に重なるように、センスアンプを設ける構成にすると、ビット線を短くすることができる。これにより、ビット線容量が小さくなり、メモリセルの保持容量を低減することができる。
［ＮＯＳＲＡＭ］
　図１５Ｄ乃至図１５Ｇに、２トランジスタ１容量素子のゲインセル型のメモリセルの回路構成例を示す。図１５Ｄに示す、メモリセル１４７４は、トランジスタＭ２と、トランジスタＭ３と、容量素子ＣＢと、を有する。なお、トランジスタＭ２は、トップゲート（単にゲートと呼ぶ場合がある。）、及びバックゲートを有する。本明細書等において、トランジスタＭ２にＯＳトランジスタを用いたゲインセル型のメモリセルを有する記憶装置を、ＮＯＳＲＡＭ（Ｎｏｎｖｏｌａｔｉｌｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ＲＡＭ）と呼ぶ場合がある。
　トランジスタＭ２の第１端子は、容量素子ＣＢの第１端子と接続され、トランジスタＭ２の第２端子は、配線ＷＢＬと接続され、トランジスタＭ２のゲートは、配線ＷＯＬと接続され、トランジスタＭ２のバックゲートは、配線ＢＧＬと接続されている。容量素子ＣＢの第２端子は、配線ＣＡＬと接続されている。トランジスタＭ３の第１端子は、配線ＲＢＬと接続され、トランジスタＭ３の第２端子は、配線ＳＬと接続され、トランジスタＭ３のゲートは、容量素子ＣＢの第１端子と接続されている。
　配線ＷＢＬは、書き込みビット線として機能し、配線ＲＢＬは、読み出しビット線として機能し、配線ＷＯＬは、ワード線として機能する。配線ＣＡＬは、容量素子ＣＢの第２端子に所定の電位を印加するための配線として機能する。データの書き込み時、データ保持の最中、データの読み出し時において、配線ＣＡＬには、低レベル電位を印加するのが好ましい。配線ＢＧＬは、トランジスタＭ２のバックゲートに電位を印加するための配線として機能する。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ２のしきい値電圧を増減することができる。
　ここで、図１５Ｄに示すメモリセル１４７４は、図１３に示す記憶装置に対応している。つまり、トランジスタＭ２はトランジスタ２００に、容量素子ＣＢは容量素子１００に、トランジスタＭ３はトランジスタ３００に、配線ＷＢＬは配線１００３に、配線ＷＯＬは配線１００４に、配線ＢＧＬは配線１００６に、配線ＣＡＬは配線１００５に、配線ＲＢＬは配線１００２に、配線ＳＬは配線１００１に対応している。
　また、メモリセルＭＣは、メモリセル１４７４に限定されず、回路の構成を適宜変更することができる。例えば、メモリセルＭＣは、図１５Ｅに示すメモリセル１４７５のように、トランジスタＭ２のバックゲートが、配線ＢＧＬでなく、配線ＷＯＬと接続される構成にしてもよい。また、例えば、メモリセルＭＣは、図１５Ｆに示すメモリセル１４７６のように、シングルゲート構造のトランジスタ、つまりバックゲートを有さないトランジスタＭ２で構成されたメモリセルとしてもよい。また、例えば、メモリセルＭＣは、図１５Ｇに示すメモリセル１４７７のように、配線ＷＢＬと配線ＲＢＬを一本の配線ＢＩＬとしてまとめた構成であってもよい。
　上記実施の形態に示す半導体装置をメモリセル１４７４等に用いる場合、トランジスタＭ２としてトランジスタ２００を用い、トランジスタＭ３としてトランジスタ３００を用い、容量素子ＣＢとして容量素子１００を用いることができる。トランジスタＭ２としてＯＳトランジスタを用いることによって、トランジスタＭ２のリーク電流を非常に小さくすることができる。これにより、書き込んだデータをトランジスタＭ２によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。または、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に小さいため、メモリセル１４７４に多値データ、又はアナログデータを保持することができる。メモリセル１４７５乃至メモリセル１４７７も同様である。
　なお、トランジスタＭ３は、チャネル形成領域にシリコンを有するトランジスタ（以下、Ｓｉトランジスタと呼ぶ場合がある）であってもよい。Ｓｉトランジスタの導電型は、ｎチャネル型としてもよいし、ｐチャネル型としてもよい。Ｓｉトランジスタは、ＯＳトランジスタよりも電界効果移動度が高くなる場合がある。よって、読み出しトランジスタとして機能するトランジスタＭ３として、Ｓｉトランジスタを用いてもよい。また、トランジスタＭ３にＳｉトランジスタを用いることで、トランジスタＭ３の上に積層してトランジスタＭ２を設けることができるので、メモリセルの占有面積を低減し、記憶装置の高集積化を図ることができる。
　また、トランジスタＭ３はＯＳトランジスタであってもよい。トランジスタＭ２およびトランジスタＭ３にＯＳトランジスタを用いた場合、メモリセルアレイ１４７０をｎ型トランジスタのみを用いて回路を構成することができる。
　また、図１５Ｈに３トランジスタ１容量素子のゲインセル型のメモリセルの一例を示す。図１５Ｈに示すメモリセル１４７８は、トランジスタＭ４乃至トランジスタＭ６、および容量素子ＣＣを有する。容量素子ＣＣは適宜設けられる。メモリセル１４７８は、配線ＢＩＬ、配線ＲＷＬ、配線ＷＷＬ、配線ＢＧＬ、および配線ＧＮＤＬに電気的に接続されている。配線ＧＮＤＬは低レベル電位を与える配線である。なお、メモリセル１４７８を、配線ＢＩＬに代えて、配線ＲＢＬ、配線ＷＢＬに電気的に接続してもよい。
　トランジスタＭ４は、バックゲートを有するＯＳトランジスタであり、バックゲートは配線ＢＧＬに電気的に接続されている。なお、トランジスタＭ４のバックゲートとゲートとを互いに電気的に接続してもよい。あるいは、トランジスタＭ４はバックゲートを有さなくてもよい。
　なお、トランジスタＭ５、トランジスタＭ６はそれぞれ、ｎチャネル型Ｓｉトランジスタまたはｐチャネル型Ｓｉトランジスタでもよい。或いは、トランジスタＭ４乃至トランジスタＭ６がＯＳトランジスタでもよい。この場合、メモリセルアレイ１４７０をｎ型トランジスタのみを用いて回路を構成することができる。
　上記実施の形態に示す半導体装置をメモリセル１４７８に用いる場合、トランジスタＭ４としてトランジスタ２００を用い、トランジスタＭ５、トランジスタＭ６としてトランジスタ３００を用い、容量素子ＣＣとして容量素子１００を用いることができる。トランジスタＭ４としてＯＳトランジスタを用いることによって、トランジスタＭ４のリーク電流を非常に小さくすることができる。
　なお、本実施の形態に示す、周辺回路１４１１、メモリセルアレイ１４７０等の構成は、上記に限定されるものではない。これらの回路、および当該回路に接続される配線、回路素子等の、配置または機能は、必要に応じて、変更、削除、または追加してもよい。
　本実施の形態に示す構成は、他の実施の形態、実施例などに示す構成と適宜組み合わせて用いることができる。
（実施の形態４）
　本実施の形態では、図１６Ａ、および図１６Ｂを用いて、本発明の半導体装置が実装されたチップ１２００の一例を示す。チップ１２００には、複数の回路（システム）が実装されている。このように、複数の回路（システム）を一つのチップに集積する技術を、システムオンチップ（Ｓｙｓｔｅｍ　ｏｎ　Ｃｈｉｐ：ＳｏＣ）と呼ぶ場合がある。
　図１６Ａに示すように、チップ１２００は、ＣＰＵ１２１１、ＧＰＵ１２１２、一または複数のアナログ演算部１２１３、一または複数のメモリコントローラ１２１４、一または複数のインターフェース１２１５、一または複数のネットワーク回路１２１６等を有する。
　チップ１２００には、バンプ（図示しない）が設けられ、図１６Ｂに示すように、プリント基板（Ｐｒｉｎｔｅｄ　Ｃｉｒｃｕｉｔ　Ｂｏａｒｄ：ＰＣＢ）１２０１の第１の面と接続する。また、ＰＣＢ１２０１の第１の面の裏面には、複数のバンプ１２０２が設けられており、マザーボード１２０３と接続する。
　マザーボード１２０３には、ＤＲＡＭ１２２１、フラッシュメモリ１２２２等の記憶装置が設けられていてもよい。例えば、ＤＲＡＭ１２２１に先の実施の形態に示すＤＯＳＲＡＭを用いることができる。また、例えば、フラッシュメモリ１２２２に先の実施の形態に示すＮＯＳＲＡＭを用いることができる。
　ＣＰＵ１２１１は、複数のＣＰＵコアを有することが好ましい。また、ＧＰＵ１２１２は、複数のＧＰＵコアを有することが好ましい。また、ＣＰＵ１２１１、およびＧＰＵ１２１２は、それぞれ一時的にデータを格納するメモリを有していてもよい。または、ＣＰＵ１２１１、およびＧＰＵ１２１２に共通のメモリが、チップ１２００に設けられていてもよい。該メモリには、前述したＮＯＳＲＡＭや、ＤＯＳＲＡＭを用いることができる。また、ＧＰＵ１２１２は、多数のデータの並列計算に適しており、画像処理や積和演算に用いることができる。ＧＰＵ１２１２に、本発明の酸化物半導体を用いた画像処理回路や、積和演算回路を設けることで、画像処理、および積和演算を低消費電力で実行することが可能になる。
　また、ＣＰＵ１２１１、およびＧＰＵ１２１２が同一チップに設けられていることで、ＣＰＵ１２１１およびＧＰＵ１２１２間の配線を短くすることができ、ＣＰＵ１２１１からＧＰＵ１２１２へのデータ転送、ＣＰＵ１２１１、およびＧＰＵ１２１２が有するメモリ間のデータ転送、およびＧＰＵ１２１２での演算後に、ＧＰＵ１２１２からＣＰＵ１２１１への演算結果の転送を高速に行うことができる。
　アナログ演算部１２１３はＡ／Ｄ（アナログ／デジタル）変換回路、およびＤ／Ａ（デジタル／アナログ）変換回路の一、または両方を有する。また、アナログ演算部１２１３に上記積和演算回路を設けてもよい。
　メモリコントローラ１２１４は、ＤＲＡＭ１２２１のコントローラとして機能する回路、およびフラッシュメモリ１２２２のインターフェースとして機能する回路を有する。
　インターフェース１２１５は、表示装置、スピーカー、マイクロフォン、カメラ、コントローラなどの外部接続機器とのインターフェース回路を有する。コントローラとは、マウス、キーボード、ゲーム用コントローラなどを含む。このようなインターフェースとして、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）、ＨＤＭＩ（登録商標）（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ　Ｍｕｌｔｉｍｅｄｉａ　Ｉｎｔｅｒｆａｃｅ）などを用いることができる。
　ネットワーク回路１２１６は、ＬＡＮ（Ｌｏｃａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）などのネットワーク用の回路を有する。また、ネットワークセキュリティー用の回路を有してもよい。
　チップ１２００には、上記回路（システム）を同一の製造プロセスで形成することが可能である。そのため、チップ１２００に必要な回路の数が増えても、製造プロセスを増やす必要が無く、チップ１２００を低コストで作製することができる。
　ＧＰＵ１２１２を有するチップ１２００が設けられたＰＣＢ１２０１、ＤＲＡＭ１２２１、およびフラッシュメモリ１２２２が設けられたマザーボード１２０３は、ＧＰＵモジュール１２０４と呼ぶことができる。
　ＧＰＵモジュール１２０４は、ＳｏＣ技術を用いたチップ１２００を有しているため、そのサイズを小さくすることができる。また、画像処理に優れていることから、スマートフォン、タブレット端末、ラップトップＰＣ、携帯型（持ち出し可能な）ゲーム機などの携帯型電子機器に用いることが好適である。また、ＧＰＵ１２１２を用いた積和演算回路により、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）などの手法を実行することができるため、チップ１２００をＡＩチップ、またはＧＰＵモジュール１２０４をＡＩシステムモジュールとして用いることができる。
　本実施の形態に示す構成は、他の実施の形態、実施例などに示す構成と適宜組み合わせて用いることができる。
（実施の形態５）
　本実施の形態では、先の実施の形態に示す半導体装置を用いた記憶装置の応用例について説明する。先の実施の形態に示す半導体装置は、例えば、各種電子機器（例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルカメラ（ビデオカメラも含む）、録画再生装置、ナビゲーションシステムなど）の記憶装置に適用できる。なお、ここで、コンピュータとは、タブレット型のコンピュータ、ノート型のコンピュータ、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。または、先の実施の形態に示す半導体装置は、メモリカード（例えば、ＳＤカード）、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種のリムーバブル記憶装置に適用される。図１７Ａ乃至図１７Ｅにリムーバブル記憶装置の幾つかの構成例を模式的に示す。例えば、先の実施の形態に示す半導体装置は、パッケージングされたメモリチップに加工され、様々なストレージ装置、リムーバブルメモリに用いられる。
　図１７ＡはＵＳＢメモリの模式図である。ＵＳＢメモリ１１００は、筐体１１０１、キャップ１１０２、ＵＳＢコネクタ１１０３および基板１１０４を有する。基板１１０４は、筐体１１０１に収納されている。例えば、基板１１０４には、メモリチップ１１０５、コントローラチップ１１０６が取り付けられている。メモリチップ１１０５などに先の実施の形態に示す半導体装置を組み込むことができる。
　図１７ＢはＳＤカードの外観の模式図であり、図１７Ｃは、ＳＤカードの内部構造の模式図である。ＳＤカード１１１０は、筐体１１１１、コネクタ１１１２および基板１１１３を有する。基板１１１３は筐体１１１１に収納されている。例えば、基板１１１３には、メモリチップ１１１４、コントローラチップ１１１５が取り付けられている。基板１１１３の裏面側にもメモリチップ１１１４を設けることで、ＳＤカード１１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板１１１３に設けてもよい。これによって、ホスト装置とＳＤカード１１１０間の無線通信によって、メモリチップ１１１４のデータの読み出し、書き込みが可能となる。メモリチップ１１１４などに先の実施の形態に示す半導体装置を組み込むことができる。
　図１７ＤはＳＳＤの外観の模式図であり、図１７Ｅは、ＳＳＤの内部構造の模式図である。ＳＳＤ１１５０は、筐体１１５１、コネクタ１１５２および基板１１５３を有する。基板１１５３は筐体１１５１に収納されている。例えば、基板１１５３には、メモリチップ１１５４、メモリチップ１１５５、コントローラチップ１１５６が取り付けられている。メモリチップ１１５５はコントローラチップ１１５６のワークメモリであり、例えばＤＯＳＲＡＭチップを用いればよい。基板１１５３の裏面側にもメモリチップ１１５４を設けることで、ＳＳＤ１１５０の容量を増やすことができる。メモリチップ１１５４などに先の実施の形態に示す半導体装置を組み込むことができる。
　本実施の形態は、他の実施の形態、実施例などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態６）
　本発明の一態様に係る半導体装置は、ＣＰＵやＧＰＵなどのプロセッサ、またはチップに用いることができる。図１８Ａ乃至図１８Ｈに、本発明の一態様に係るＣＰＵやＧＰＵなどのプロセッサ、またはチップを備えた電子機器の具体例を示す。
＜電子機器・システム＞
　本発明の一態様に係るＧＰＵまたはチップは、様々な電子機器に搭載することができる。電子機器の例としては、例えば、テレビジョン装置、デスクトップ型またはノート型の情報端末用などのモニタ、デジタルサイネージ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｇｅ：電子看板）、パチンコ機などの大型ゲーム機、などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、電子ブックリーダー、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。また、本発明の一態様に係るＧＰＵまたはチップを電子機器に設けることにより、電子機器に人工知能を搭載することができる。
　本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像や情報等の表示を行うことができる。また、電子機器がアンテナ及び二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
　本発明の一態様の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）を有していてもよい。
　本発明の一態様の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。図１８Ａ乃至図１８Ｈに、電子機器の例を示す。
［情報端末］
　図１８Ａには、情報端末の一種である携帯電話（スマートフォン）が図示されている。情報端末５１００は、筐体５１０１と、表示部５１０２と、を有しており、入力用インターフェースとして、タッチパネルが表示部５１０２に備えられ、ボタンが筐体５１０１に備えられている。
　情報端末５１００は、本発明の一態様のチップを適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、会話を認識してその会話内容を表示部５１０２に表示するアプリケーション、表示部５１０２に備えるタッチパネルに対してユーザが入力した文字、図形などを認識して、表示部５１０２に表示するアプリケーション、指紋や声紋などの生体認証を行うアプリケーションなどが挙げられる。
　図１８Ｂには、ノート型情報端末５２００が図示されている。ノート型情報端末５２００は、情報端末の本体５２０１と、表示部５２０２と、キーボード５２０３と、を有する。
　ノート型情報端末５２００は、先述した情報端末５１００と同様に、本発明の一態様のチップを適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、設計支援ソフトウェア、文章添削ソフトウェア、献立自動生成ソフトウェアなどが挙げられる。また、ノート型情報端末５２００を用いることで、新規の人工知能の開発を行うことができる。
　なお、上述では、電子機器としてスマートフォン、およびノート型情報端末を例として、それぞれ図１８Ａ、図１８Ｂに図示したが、スマートフォン、およびノート型情報端末以外の情報端末を適用することができる。スマートフォン、およびノート型情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、デスクトップ型情報端末、ワークステーションなどが挙げられる。
［ゲーム機］
　図１８Ｃは、ゲーム機の一例である携帯ゲーム機５３００を示している。携帯ゲーム機５３００は、筐体５３０１、筐体５３０２、筐体５３０３、表示部５３０４、接続部５３０５、操作キー５３０６等を有する。筐体５３０２、および筐体５３０３は、筐体５３０１から取り外すことが可能である。筐体５３０１に設けられている接続部５３０５を別の筐体（図示せず）に取り付けることで、表示部５３０４に出力される映像を、別の映像機器（図示せず）に出力することができる。このとき、筐体５３０２、および筐体５３０３は、それぞれ操作部として機能することができる。これにより、複数のプレイヤーが同時にゲームを行うことができる。筐体５３０１、筐体５３０２、および筐体５３０３の基板に設けられているチップなどに先の実施の形態に示すチップを組み込むことができる。
　また、図１８Ｄは、ゲーム機の一例である据え置き型ゲーム機５４００を示している。据え置き型ゲーム機５４００には、無線または有線でコントローラ５４０２が接続されている。
　携帯ゲーム機５３００、据え置き型ゲーム機５４００などのゲーム機に本発明の一態様のＧＰＵまたはチップを適用することによって、低消費電力のゲーム機を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、およびモジュールへの影響を少なくすることができる。
　更に、携帯ゲーム機５３００に本発明の一態様のＧＰＵまたはチップを適用することによって、人工知能を有する携帯ゲーム機５３００を実現することができる。
　本来、ゲームの進行、ゲーム上に登場する生物の言動、ゲーム上で発生する現象などの表現は、そのゲームが有するプログラムによって定められているが、携帯ゲーム機５３００に人工知能を適用することにより、ゲームのプログラムに限定されない表現が可能になる。例えば、プレイヤーが問いかける内容、ゲームの進行状況、時刻、ゲーム上に登場する人物の言動が変化するといった表現が可能となる。
　また、携帯ゲーム機５３００で複数のプレイヤーが必要なゲームを行う場合、人工知能によって擬人的にゲームプレイヤーを構成することができるため、対戦相手を人工知能によるゲームプレイヤーとすることによって、１人でもゲームを行うことができる。
　図１８Ｃ、図１８Ｄでは、ゲーム機の一例として携帯ゲーム機、および据え置き型ゲーム機を図示しているが、本発明の一態様のＧＰＵまたはチップを適用するゲーム機はこれに限定されない。本発明の一態様のＧＰＵまたはチップを適用するゲーム機としては、例えば、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
［大型コンピュータ］
　本発明の一態様のＧＰＵまたはチップは、大型コンピュータに適用することができる。
　図１８Ｅは、大型コンピュータの一例である、スーパーコンピュータ５５００を示す図である。図１８Ｆは、スーパーコンピュータ５５００が有するラックマウント型の計算機５５０２を示す図である。
　スーパーコンピュータ５５００は、ラック５５０１と、複数のラックマウント型の計算機５５０２と、を有する。なお、複数の計算機５５０２は、ラック５５０１に格納されている。また、計算機５５０２には、複数の基板５５０４が設けられ、当該基板上に上記実施の形態で説明したＧＰＵまたはチップを搭載することができる。
　スーパーコンピュータ５５００は、主に科学技術計算に利用される大型コンピュータである。科学技術計算では、膨大な演算を高速に処理する必要があるため、消費電力が高く、チップの発熱が大きい。スーパーコンピュータ５５００に本発明の一態様のＧＰＵまたはチップを適用することによって、低消費電力のスーパーコンピュータを実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、およびモジュールへの影響を少なくすることができる。
　図１８Ｅ、図１８Ｆでは、大型コンピュータの一例としてスーパーコンピュータを図示しているが、本発明の一態様のＧＰＵまたはチップを適用する大型コンピュータはこれに限定されない。本発明の一態様のＧＰＵまたはチップを適用する大型コンピュータとしては、例えば、サービスを提供するコンピュータ（サーバー）、大型汎用コンピュータ（メインフレーム）などが挙げられる。
［移動体］
　本発明の一態様のＧＰＵまたはチップは、移動体である自動車、および自動車の運転席周辺に適用することができる。
　図１８Ｇは、移動体の一例である自動車の室内におけるフロントガラス周辺を示す図である。図１８Ｇでは、ダッシュボードに取り付けられた表示パネル５７０１、表示パネル５７０２、表示パネル５７０３の他、ピラーに取り付けられた表示パネル５７０４を図示している。
　表示パネル５７０１乃至表示パネル５７０３は、スピードメーターやタコメーター、走行距離、燃料計、ギア状態、エアコンの設定などを表示することで、様々な情報を提供することができる。また、表示パネルに表示される表示項目やレイアウトなどは、ユーザの好みに合わせて適宜変更することができ、デザイン性を高めることが可能である。表示パネル５７０１乃至表示パネル５７０３は、照明装置として用いることも可能である。
　表示パネル５７０４には、自動車に設けられた撮像装置（図示しない。）からの映像を映し出すことによって、ピラーで遮られた視界（死角）を補完することができる。すなわち、自動車の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。表示パネル５７０４は、照明装置として用いることもできる。
　本発明の一態様のＧＰＵまたはチップは人工知能の構成要素として適用できるため、例えば、当該チップを自動車の自動運転システムに用いることができる。また、当該チップを道路案内、危険予測などを行うシステムに用いることができる。表示パネル５７０１乃至表示パネル５７０４には、道路案内、危険予測などの情報を表示する構成としてもよい。
　なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができ、これらの移動体に本発明の一態様のチップを適用して、人工知能を利用したシステムを付与することができる。
［電化製品］
　図１８Ｈは、電化製品の一例である電気冷凍冷蔵庫５８００を示している。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。
　電気冷凍冷蔵庫５８００に本発明の一態様のチップを適用することによって、人工知能を有する電気冷凍冷蔵庫５８００を実現することができる。人工知能を利用することによって電気冷凍冷蔵庫５８００は、電気冷凍冷蔵庫５８００に保存されている食材、その食材の消費期限などを基に献立を自動生成する機能や、電気冷凍冷蔵庫５８００に保存されている食材に合わせた温度に自動的に調節する機能などを有することができる。
　電化製品の一例として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電子オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
　本実施の形態で説明した電子機器、その電子機器の機能、人工知能の応用例、その効果などは、他の電子機器の記載と適宜組み合わせることができる。
　本実施の形態は、他の実施の形態、実施例などに記載した構成と適宜組み合わせて実施することが可能である。
　本実施例では、金属酸化物と窒化タンタルとの積層構造における、金属酸化物と窒化タンタルとの界面での異層の形成されやすさ、窒化タンタルの耐酸化性、窒化タンタルの導電性などを評価した。具体的には、金属酸化膜上に窒化タンタル膜を成膜したサンプル（サンプル１Ａ乃至サンプル５Ａ）、および、金属酸化膜上に窒化タンタル膜を成膜し、加熱処理を行ったサンプル（サンプル１Ｂ乃至サンプル５Ｂ）に対して、各種分析を行い、窒化タンタル膜表面に形成された酸化膜の膜厚、金属酸化膜と窒化タンタル膜との界面に形成された層の膜厚、窒化タンタル膜の抵抗率などを算出した。
　以下に、サンプル１Ａ乃至サンプル５Ａの作製方法について説明する。
　シリコンを含む基板の表面を、塩化水素（ＨＣｌ）雰囲気で熱処理し、当該基板上に１００ｎｍの酸化シリコン膜を形成した。次に、当該酸化シリコン膜上に、スパッタリング法により、金属酸化膜を１５ｎｍの膜厚で成膜した。当該金属酸化膜の成膜には、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］の酸化物ターゲットを用い、成膜ガスとして酸素ガス４５ｓｃｃｍを用い、成膜圧力を０．７Ｐａとし、成膜電力を０．５ｋＷとし、基板温度を２００℃とし、酸化物ターゲットと基板との間隔を６０ｍｍとした。
　次に、上記金属酸化膜上に、スパッタリング法により、窒化タンタル膜を１００ｎｍの膜厚で成膜した。当該窒化タンタル膜の成膜には、金属タンタルターゲットを用い、成膜圧力を０．６Ｐａとし、成膜電力を１ｋＷとし、基板温度を室温（Ｒ．Ｔ．）とし、ターゲットと基板との間隔を６０ｍｍとした。
　なお、サンプル１Ａ乃至サンプル５Ａは、上記窒化タンタル膜の成膜に用いる成膜ガスの流量が異なる。具体的には、サンプル１Ａでは、アルゴンガス５５ｓｃｃｍ、窒素ガス５ｓｃｃｍを用いた。また、サンプル２Ａでは、アルゴンガス５０ｓｃｃｍ、窒素ガス１０ｓｃｃｍを用いた。また、サンプル３Ａでは、アルゴンガス４０ｓｃｃｍ、窒素ガス２０ｓｃｃｍを用いた。また、サンプル４Ａでは、アルゴンガス３０ｓｃｃｍ、窒素ガス３０ｓｃｃｍを用いた。また、サンプル５Ａでは、アルゴンガス１０ｓｃｃｍ、窒素ガス５０ｓｃｃｍを用いた。
　以上より、サンプル１Ａ乃至サンプル５Ａを作製した。
　なお、上記成膜ガスの流量に対する窒素ガスの流量の割合が高いほど、窒化タンタル膜における、タンタルに対する窒素の原子数比は高くなる。よって、窒化タンタル膜における、タンタルに対する窒素の原子数比は、サンプル５Ａ、サンプル４Ａ、サンプル３Ａ、サンプル２Ａ、サンプル１Ａの順に高い。
　以下に、サンプル１Ｂ乃至サンプル５Ｂの作製方法について説明する。なお、サンプル１Ｂ乃至サンプル５Ｂの作製方法は、窒化タンタル膜を成膜する工程までは、サンプル１Ａ乃至サンプル５Ａと同じである。
　次に、加熱処理を行った。当該加熱処理として、酸素雰囲気にて４００℃の温度で１時間の処理を行った。なお、サンプル１Ｂは、サンプル１Ａと同じ構成のサンプルに対して当該加熱処理を行ったサンプルである。また、サンプル２Ｂは、サンプル２Ａと同じ構成のサンプルに対して当該加熱処理を行ったサンプルである。また、サンプル３Ｂは、サンプル３Ａと同じ構成のサンプルに対して当該加熱処理を行ったサンプルである。また、サンプル４Ｂは、サンプル４Ａと同じ構成のサンプルに対して当該加熱処理を行ったサンプルである。また、サンプル５Ｂは、サンプル５Ａと同じ構成のサンプルに対して当該加熱処理を行ったサンプルである。
　以上より、サンプル１Ｂ乃至サンプル５Ｂを作製した。
　なお、サンプル１Ａ乃至サンプル５Ａと同様に、窒化タンタル膜における、タンタルに対する窒素の原子数比は、サンプル５Ｂ、サンプル４Ｂ、サンプル３Ｂ、サンプル２Ｂ、サンプル１Ｂの順に高い。
＜Ｘ線回折による解析＞
　サンプル１Ａ乃至サンプル５Ａに対して、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）測定を行った結果について説明する。
　本実施例では、ＸＲＤ装置として、Ｂｒｕｋｅｒ社製Ｄ８　ＤＩＳＣＯＶＥＲ　Ｈｙｂｒｉｄを用いた。また、条件は、Ｏｕｔ−ｏｆ−ｐｌａｎｅ法によるθ／２θスキャンにて、走査範囲を１５ｄｅｇ．乃至８０ｄｅｇ．、ステップ幅を０．０２ｄｅｇ．、１点あたりの積算時間を０．１秒とした。
　図１９Ａ乃至図１９Ｅに、Ｏｕｔ−ｏｆ−ｐｌａｎｅ測定により得られたＸＲＤスペクトルの結果を示す。図１９Ａは、サンプル１ＡのＸＲＤスペクトルであり、図１９Ｂは、サンプル２ＡのＸＲＤスペクトルであり、図１９Ｃは、サンプル３ＡのＸＲＤスペクトルであり、図１９Ｄは、サンプル４ＡのＸＲＤスペクトルであり、図１９Ｅは、サンプル５ＡのＸＲＤスペクトルである。図１９Ａ乃至図１９Ｅでは、横軸は、２θ［ｄｅｇ．］とし、縦軸は、強度（Ｉｎｔｅｎｓｉｔｙ）［ａ．ｕ．］とした。また、２θ＝３５ｄｅｇ．付近、および２θ＝４０ｄｅｇ．付近に示す破線は、窒化タンタルの結晶性を示すピーク位置を示す。
　図１９Ａ乃至図１９Ｅより、サンプル１Ａ乃至サンプル５Ａの窒化タンタル膜は、いずれも結晶性を有することが分かる。
＜断面ＳＴＥＭ像およびＥＤＸ分析＞
　次に、サンプル１Ｂ乃至サンプル５Ｂに対して、走査透過型電子顕微鏡（ＳＴＥＭ：Ｓｃａｎｎｉｎｇ　Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）を用いて観察を行った結果、およびエネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ−ｒａｙ　ｓｐｅｃｔｒｏｓｃｏｐｙ）による分析結果について説明する。
　本実施例では、日立ハイテクノロジーズ製「ＨＤ−２７００」を用いて、加速電圧を２００ｋＶとして、断面ＳＴＥＭ像の撮影と、ＥＤＸによる組成のライン分析を行った。
　なお、ＥＤＸによる組成のライン分析は、金属酸化膜と窒化タンタル膜との界面に形成される層の膜厚を算出するために行った。ここで、当該層の膜厚を、当該層と金属酸化膜との界面の位置と、窒化タンタル膜の下面と当該層との界面の位置との差とする。具体的には、基板面に対して垂直な方向を深さ方向として、当該層およびその周辺に対してＥＤＸのライン分析を行う。次に、当該分析で得られる、深さ方向に対する各元素の定量値のプロファイルにおいて、当該層と金属酸化膜との界面の深さ（位置）を、金属酸化膜の主成分であり、かつ、窒化タンタル膜の主成分ではない金属（本実施例では、ガリウムとした。）の定量値が半値になる深さとする。また、窒化タンタル膜の下面と当該層との界面の深さ（位置）を、金属酸化膜の酸素の定量値が半値になる深さとする。以上により、当該層の膜厚を算出することができる。
　図２０Ａ乃至図２０Ｅに、撮影した断面ＳＴＥＭ像を示す。図２０Ａは、サンプル１Ｂの断面ＳＴＥＭ像であり、図２０Ｂは、サンプル２Ｂの断面ＳＴＥＭ像であり、図２０Ｃは、サンプル３Ｂの断面ＳＴＥＭ像であり、図２０Ｄは、サンプル４Ｂの断面ＳＴＥＭ像であり、図２０Ｅは、サンプル５Ｂの断面ＳＴＥＭ像である。なお、図２０Ａ乃至図２０Ｅに示す断面ＳＴＥＭ像は、位相コントラスト像（ＴＥ像）である。なお、図２０Ａ乃至図２０Ｅに示す断面ＳＴＡＥＭ像を用いて、窒化タンタル膜表面に形成された酸化膜の膜厚を測長した。
　図２１に、窒化タンタル膜表面に形成された酸化膜の膜厚を算出した結果を示す。図２１において、各サンプルの左側に示す棒グラフは、当該酸化膜の膜厚［ｎｍ］である。サンプル１Ｂにおける当該酸化膜の膜厚は１１．９ｎｍであり、サンプル２Ｂにおける当該酸化膜の膜厚は４．６ｎｍであり、サンプル３Ｂにおける当該酸化膜の膜厚は４．０ｎｍであり、サンプル４Ｂにおける当該酸化膜の膜厚は３．６ｎｍであり、サンプル５Ｂにおける当該酸化膜の膜厚は５．３ｎｍであった。
　以上より、窒化タンタル膜において、タンタルに対する窒素の原子数比が大きいほど、上記酸化膜の膜厚は小さくなる傾向が確認された。よって、窒化タンタル膜において、タンタルに対する窒素の原子数比が大きいほど、窒化タンタル膜表面に酸化膜は形成されにくい、つまり、窒化タンタル膜は、タンタルに対する窒素の原子数比が大きいほど酸化されにくいことが示唆された。
　また、図２１に、金属酸化膜と窒化タンタル膜との界面に形成される層の膜厚を算出した結果を示す。図２１において、各サンプルの右側に示す棒グラフは、当該層の膜厚［ｎｍ］である。サンプル１Ｂにおける当該層の膜厚は７．４ｎｍであり、サンプル２Ｂにおける当該層の膜厚は３．４ｎｍであり、サンプル３Ｂにおける当該層の膜厚は２．０ｎｍであり、サンプル４Ｂにおける当該層の膜厚は１．４ｎｍであり、サンプル５Ｂにおける当該層の膜厚は０．８ｎｍであった。
　以上より、窒化タンタル膜において、タンタルに対する窒素の原子数比が大きいほど、上記層の膜厚は小さくなる傾向が確認された。よって、窒化タンタル膜において、タンタルに対する窒素の原子数比が大きいほど、当該窒化タンタル膜と金属酸化物との間に層が形成されにくいことが示唆された。
＜抵抗率＞
　次に、サンプル１Ｂ乃至サンプル５Ｂに対して、窒化タンタル膜の抵抗率を算出した。具体的には、サンプル１Ｂ乃至サンプル５Ｂのそれぞれに対して、一サンプルあたり面内５箇所のシート抵抗を測定し、５箇所で得られたシート抵抗値の平均値を算出し、算出した平均値を狙い膜厚である１００ｎｍで換算することで、窒化タンタル膜の抵抗率を算出した。なお、測定には、エヌピイエス株式会社製の抵抗率測定器（商品名：Σ−１０）を用いた。
　図２１に、窒化タンタル膜の抵抗率を算出した結果を示す。図２１において、各サンプルに示す丸印は、窒化タンタル膜の抵抗率［Ω・ｃｍ］である。窒化タンタル膜の抵抗率は、サンプル１Ｂでは２．９×１０−４Ω・ｃｍであり、サンプル２Ｂでは４．６×１０−４Ω・ｃｍであり、サンプル３Ｂでは１．５×１０−３Ω・ｃｍであり、サンプル４Ｂでは６．５×１０−３Ω・ｃｍであり、サンプル５Ｂでは１．１×１０−２Ω・ｃｍであった。
　以上より、窒化タンタル膜において、タンタルに対する窒素の原子数比が小さいほど、窒化タンタル膜の抵抗率は小さくなる傾向が確認された。よって、窒化タンタル膜において、タンタルに対する窒素の原子数比が小さいほど、窒化タンタル膜の導電性は高くなることが示唆された。
　本実施例に示す構成、方法などは、少なくともその一部を本明細書中に記載する実施の形態と適宜組み合わせて実施することができる。
：１００：容量素子、１１０：導電体、１１２：導電体、１１４：絶縁体、１２０：導電体、１３０：絶縁体、１４０：絶縁体、１５０：絶縁体、１５２：導電体、１５３：導電体、１５４：絶縁体、１５６：絶縁体、１６０：絶縁体、２００：トランジスタ、２０５：導電体、２１０：絶縁体、２１２：絶縁体、２１４：絶縁体、２１６：絶縁体、２１８：導電体、２２２：絶縁体、２２４：絶縁体、２３０：酸化物、２３０ａ：酸化物、２３０Ａ：酸化膜、２３０ｂ：酸化物、２３０Ｂ：酸化膜、２３０ｃ：酸化物、２３０Ｃ：酸化膜、２３１：領域、２３１ａ：領域、２３１ｂ：領域、２３４：領域、２４０：導電体、２４０ａ：導電体、２４０ｂ：導電体、２４１：絶縁体、２４１ａ：絶縁体、２４１ｂ：絶縁体、２４２：導電体、２４２ａ：導電体、２４２ａ１：導電体、２４２ａ２：導電体、２４２ａ３：導電体、２４２Ａ：導電膜、２４２Ａ１：導電膜、２４２Ａ２：導電膜、２４２ｂ：導電体、２４２ｂ１：導電体、２４２ｂ２：導電体、２４２ｂ３：導電体、２４２Ｂ：導電層、２４２Ｂ１：導電層、２４２Ｂ２：導電層、２５０：絶縁体、２５０Ａ：絶縁膜、２５４：絶縁体、２５４Ａ：絶縁膜、２６０：導電体、２６０ａ：導電体、２６０Ａ：導電膜、２６０ｂ：導電体、２６０Ｂ：導電膜、２７４：絶縁体、２８０：絶縁体、２８１：絶縁体、３００：トランジスタ、３１１：基板、３１２：絶縁体、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、３５０：絶縁体、３５２：絶縁体、３５４：絶縁体、３５６：導電体、４００：トランジスタ、４０５：導電体、４３０ｃ：酸化物、４３１ａ：酸化物、４３１ｂ：酸化物、４３２ａ：酸化物、４３２ｂ：酸化物、４４０：導電体、４４０ａ：導電体、４４０ｂ：導電体、４４２ａ：導電体、４４２ｂ：導電体、４５０：絶縁体、４６０：導電体、４６０ａ：導電体、４６０ｂ：導電体、１００１：配線、１００２：配線、１００３：配線、１００４：配線、１００５：配線、１００６：配線、１００７：配線、１００８：配線、１００９：配線、１０１０：配線

Claims (14)

  1. 　第１の酸化物と、
    　前記第１の酸化物上の第２の酸化物と、
    　前記第２の酸化物上の第１の絶縁体と、
    　前記第１の絶縁体上の第１の導電体と、
    　前記第２の酸化物上の、第２の導電体、および第３の導電体と、を有し、
    　前記第２の導電体は、第１の領域と、第２の領域と、を有し、
    　前記第３の導電体は、第３の領域と、第４の領域と、を有し、
    　前記第２の領域は、前記第１の領域の上方に位置し、
    　前記第４の領域は、前記第３の領域の上方に位置し、
    　前記第２の導電体、および前記第３の導電体のそれぞれは、タンタルと、窒素と、を有し、
    　前記第１の領域における、タンタルに対する窒素の原子数比は、前記第２の領域における、タンタルに対する窒素の原子数比よりも高く、
    　前記第３の領域における、タンタルに対する窒素の原子数比は、前記第４の領域における、タンタルに対する窒素の原子数比よりも高い、
    　半導体装置。
  2. 　請求項１において、
    　前記第２の導電体は、前記第１の領域、および前記第２の領域に加えて、第５の領域を有し、
    　前記第３の導電体は、前記第３の領域、および前記第４の領域に加えて、第６の領域を有し、
    　前記第５の領域は、前記第２の領域の上方に位置し、
    　前記第６の領域は、前記第４の領域の上方に位置し、
    　前記第５の領域における、タンタルに対する窒素の原子数比は、前記第２の領域における、タンタルに対する窒素の原子数比よりも高く、
    　前記第６の領域における、タンタルに対する窒素の原子数比は、前記第４の領域における、タンタルに対する窒素の原子数比よりも高い、
    　半導体装置。
  3. 　請求項１または請求項２において、
    　前記第２の導電体、および前記第３の導電体上に、第２の絶縁体が設けられる、
    　半導体装置。
  4. 　第１の酸化物と、
    　前記第１の酸化物上の第２の酸化物と、
    　前記第２の酸化物上の第１の絶縁体と、
    　前記第１の絶縁体上の第１の導電体と、
    　前記第２の酸化物上の、第２の導電体、および第３の導電体と、
    　前記第２の導電体上の第４の導電体と、
    　前記第３の導電体上の第５の導電体と、を有し、
    　前記第２の導電体、および前記第３の導電体は、水素を抜き取り、かつ、酸化しにくい、物性を有する導電性材料で構成され、
    　前記第４の導電体、および前記第５の導電体の導電率は、前記第２の導電体、および前記第３の導電体の導電率よりも高い、
    　半導体装置。
  5. 　請求項４において、
    　前記第２の導電体、および前記第３の導電体のそれぞれは、タンタルと、窒素と、を有する、
    　半導体装置。
  6. 　請求項４または請求項５において、
    　前記第４の導電体、および前記第５の導電体上に、第２の絶縁体を有する、
    　半導体装置。
  7. 　請求項４において、
    　前記第４の導電体上に、第６の導電体が設けられ、
    　前記第５の導電体上に、第７の導電体が設けられ、
    　前記第６の導電体、および前記第７の導電体は、水素を抜き取り、かつ、酸化しにくい、物性を有する導電性材料で構成される、
    　半導体装置。
  8. 　請求項７において、
    　前記第２の導電体、前記第３の導電体、前記第６の導電体、および前記第７の導電体のそれぞれは、タンタルと、窒素と、を有する、
    　半導体装置。
  9. 　請求項７または請求項８において、
    　前記第６の導電体、および前記第７の導電体上に、第２の絶縁体を有する、
    　半導体装置。
  10. 　請求項１乃至請求項９のいずれか一項において、
    　前記第１の酸化物は、インジウムと、元素Ｍ（Ｍは、アルミニウム、ガリウム、イットリウム、または錫）と、亜鉛と、を有する、
    　半導体装置。
  11. 　酸化物と、絶縁体と、導電体と、を形成する半導体装置の作製方法であって、
    　前記酸化物は、第１の酸化物を有し、
    　前記絶縁体は、前記第１の酸化物に接する第１の絶縁体を有し、
    　前記導電体は、前記絶縁体に接する第１の導電体と、前記第１の酸化物に接する第２の導電体と、前記第１の酸化物に接する第３の導電体と、を有し、
    　前記作製方法は、
    　前記第１の酸化物を形成する第１のステップと、
    　前記第１の酸化物上に導電膜を成膜する第２のステップと、
    　前記導電膜を加工し、前記第２の導電体、および前記第３の導電体を形成する第３のステップと、
    　前記第１の酸化物、前記第２の導電体、および前記第３の導電体上に前記第１の絶縁体、及び前記第１の導電体を形成する第４のステップと、を有し、
    　前記第２のステップにおいて、
    　前記導電膜は、第１の導電膜と、第２の導電膜との順に、窒素雰囲気下で成膜され、
    　前記第１の導電膜の成膜時における、ガス総流量に占める窒素流量の割合は、
    　前記第２の導電膜の成膜時における、ガス総流量に占める窒素流量の割合よりも多い、
    　半導体装置の作製方法。
  12. 　請求項１１において、
    　前記導電膜は、スパッタリング法を用いて成膜される、
    　半導体装置の作製方法。
  13. 　請求項１１または請求項１２において、
    　前記導電膜は、イオン化スパッタリング法を用いて成膜される、
    　半導体装置の作製方法。
  14. 　請求項１１乃至請求項１３のいずれか一項において、
    　前記導電膜は、タンタルターゲットを用いて成膜される、
    　半導体装置の作製方法。
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