WO2018224911A1 - 半導体装置及び半導体装置の駆動方法 - Google Patents

半導体装置及び半導体装置の駆動方法 Download PDF

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山崎舜平
木村肇
池田隆之
加藤清
遠藤佑太
菅尾惇平
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株式会社半導体エネルギー研究所
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Definitions

  • the present invention relates to a transistor and a semiconductor device, for example.
  • the present invention relates to a method for manufacturing a transistor and a semiconductor device, for example.
  • the present invention relates to, for example, a display device, a light-emitting device, a lighting device, a power storage device, a storage device, a processor, and an electronic device.
  • the present invention relates to a method for manufacturing a display device, a liquid crystal display device, a light-emitting device, a memory device, or an electronic device.
  • the present invention relates to a display device, a liquid crystal display device, a light-emitting device, a memory device, and a driving method of an electronic device.
  • one embodiment of the present invention is not limited to the above technical field.
  • the technical field of one embodiment of the invention disclosed in this specification and the like relates to an object, a method, or a manufacturing method.
  • one embodiment of the present invention relates to a process, a machine, a manufacture, or a composition (composition of matter).
  • a semiconductor device refers to all devices that can function by utilizing semiconductor characteristics.
  • a display device, a light-emitting device, a lighting device, an electro-optical device, a memory device, a semiconductor circuit, and an electronic device may include a semiconductor device.
  • Data can be read and written by combining a transistor using silicon (Si) as a semiconductor layer and a transistor using an oxide semiconductor (OS) as a semiconductor layer (hereinafter referred to as an OS transistor).
  • Si silicon
  • OS oxide semiconductor
  • the semiconductor device which attracted attention attracts attention (refer patent document 1).
  • An object is to provide a semiconductor device with a large storage capacity per unit area. Another object is to provide a semiconductor device with a novel structure in which memory cells are stacked. Another object is to provide a method for driving a semiconductor device with a novel structure. Another object is to provide a highly productive semiconductor device.
  • Another object is to provide a module including any of the above semiconductor devices. Another object is to provide one of the above semiconductor devices or an electronic device including the module. Another object is to provide a novel semiconductor device. Another object is to provide a new module. Another object is to provide a novel electronic device.
  • One embodiment of the present invention is a semiconductor device including a memory cell, the memory cell including a first conductor, a first insulator over the first conductor, and a first insulator.
  • a first oxide having a first region, a second region, and a third region disposed between the first region and the second region; and a second oxide on the first oxide
  • the first region has a region overlapping with the first conductor, and the third region overlaps with the second conductor.
  • the first region and the second region have a lower resistance than the third region.
  • One embodiment of the present invention is a semiconductor device including a memory cell, the memory cell including a first conductor, a first insulator over the first conductor, and a first insulator.
  • a first oxide having a first region, a second region, and a third region disposed between the first region and the second region; and a second oxide on the first oxide
  • the first region has a region overlapping with the first conductor, and the third region overlaps with the second conductor.
  • the first region and the second region have a lower resistance than the third region, and the first conductor, the first insulator, and the first region serve as a capacitor.
  • first acid The second insulator, the second insulator, and the second conductor function as a first transistor, and the second oxide, the third insulator, and the first region function as a second transistor. .
  • the first conductor, the second conductor, the first insulator, and the second insulator have openings, and the second oxide is interposed through the third insulator. In the opening.
  • the first oxide and the second oxide include In, an element M (M is Al, Ga, Y, or Sn), and Zn.
  • the semiconductor device includes a base body and a plurality of memory cells on the base body.
  • the semiconductor device includes a fourth insulator, and the semiconductor device has m h (m h is an integer of 2 or more) in a direction horizontal to one surface of the base.
  • a fourth insulator is disposed between the first insulator and the second insulator, in contact with the side surface of the first oxide, and m h memory cells are: The element is isolated by the fourth insulator.
  • a semiconductor device in a direction perpendicular to the one surface having the substrate, m v number (m v is an integer of 2 or more) having a memory cell of.
  • the second oxide is provided in common m v memory cells.
  • a semiconductor device having a large storage capacity per unit area can be provided.
  • a semiconductor device having a novel structure in which memory cells are stacked can be provided.
  • a method for driving a semiconductor device having a novel structure can be provided.
  • a highly productive semiconductor device can be provided.
  • a module having any one of the above semiconductor devices can be provided.
  • any one of the above semiconductor devices or an electronic device including the module can be provided.
  • a novel semiconductor device can be provided.
  • a new module can be provided.
  • a novel electronic device can be provided.
  • FIG. 10 is a circuit diagram illustrating a semiconductor device according to one embodiment of the present invention.
  • FIG. 10 is a circuit diagram illustrating a semiconductor device according to one embodiment of the present invention.
  • FIG. 10 is a circuit diagram illustrating a semiconductor device according to one embodiment of the present invention.
  • FIG. 10 is a circuit diagram illustrating a semiconductor device according to one embodiment of the present invention.
  • 6 is a timing chart illustrating a method for driving a semiconductor device according to one embodiment of the present invention.
  • FIG. 10 is a schematic diagram illustrating a semiconductor device according to one embodiment of the present invention.
  • FIG. 6 is a plan view illustrating a semiconductor device according to one embodiment of the present invention.
  • 4A and 4B are a cross-sectional view and a plan view illustrating a semiconductor device according to one embodiment of the present invention.
  • FIG. 6 is a plan view illustrating a semiconductor device according to one embodiment of the present invention.
  • FIG. 6 is a plan view illustrating a semiconductor device according to one embodiment of the present invention.
  • 6A and 6B are cross-sectional views illustrating a semiconductor device according to one embodiment of the present invention.
  • 5A and 5B are a plan view and a cross-sectional view illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 5A and 5B are a plan view and a cross-sectional view illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 5A and 5B are a plan view and a cross-sectional view illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 5A and 5B are a plan view and a cross-sectional view illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 5A and 5B are a plan view and a cross-sectional view illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 5A and 5B are a plan view and a cross-sectional view illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 5A and 5B are a plan view and a cross-sectional view illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 5A and 5B are a plan view and a cross-sectional view illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 5A and 5B are a plan view and a cross-sectional view illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 5A and 5B are a plan view and a cross-sectional view illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 5A and 5B are a plan view and a cross-sectional view illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 5A and 5B are a plan view and a cross-sectional view illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 5A and 5B are a plan view and a cross-sectional view illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • FIG. 3 is a schematic diagram of a memory device according to one embodiment of the present invention.
  • 1 is a block diagram illustrating a configuration example of an AI system according to one embodiment of the present invention.
  • FIG. 10 is a block diagram illustrating an application example of an AI system according to one embodiment of the present invention.
  • FIG. 10 is a schematic perspective view illustrating a configuration example of an IC incorporating an AI system according to one embodiment of the present invention.
  • FIG. 14 illustrates an electronic device according to one embodiment of the present invention.
  • FIG. 14 illustrates an electronic device according to one embodiment of the present invention.
  • FIG. 14 illustrates an electronic device according to one embodiment of the present invention.
  • the voltage often indicates a potential difference between a certain potential and a reference potential (for example, a ground potential (GND) or a source potential).
  • a voltage can be rephrased as a potential.
  • the potential (voltage) is relative and is determined by a relative magnitude from a reference potential. Therefore, even when “ground potential” is described, the potential is not always 0V.
  • the lowest potential in the circuit may be the “ground potential”.
  • an intermediate potential in the circuit may be a “ground potential”. In that case, a positive potential and a negative potential are defined based on the potential.
  • a and B are connected includes not only those in which A and B are directly connected, but also those that are electrically connected.
  • a and B are electrically connected.
  • the source of a transistor means a source region that is part of a semiconductor film functioning as an active layer or a source electrode connected to the semiconductor film.
  • a drain of a transistor means a drain region that is part of the semiconductor film or a drain electrode connected to the semiconductor film.
  • the gate means a gate electrode.
  • source and drain of a transistor are interchanged depending on the conductivity type of the transistor and the potential applied to each terminal.
  • a terminal to which a low potential is applied is called a source
  • a terminal to which a high potential is applied is called a drain
  • a terminal to which a high potential is applied is called a source.
  • the connection relationship between transistors may be described on the assumption that the source and the drain are fixed. However, the names of the source and the drain are actually switched according to the above-described potential relationship. .
  • off-state current refers to drain current when a transistor is off.
  • the off state is a state where the potential difference (V GS ) between the gate and the source is lower than the threshold voltage (V th ) in the n-channel transistor, and V GS in the p-channel transistor unless otherwise specified. Is higher than Vth .
  • the off-state current of an n-channel transistor sometimes refers to a drain current when V GS is lower than V th .
  • the off-state current of the transistor may depend on V GS . Accordingly, the off current of the transistor is less than or equal to 10 -21 A, and may refer to the value of V GS the off current of the transistor is less than 10 -21 A are present.
  • the off-state current of the transistor may depend on a potential difference (V DS ) between the drain and the source.
  • V DS potential difference
  • off-state current especially the absolute value 0.1V when V DS otherwise stated, 0.8V, 1V, 1.2V, 1.8V , 2.5V, 3V, 3.3V, 10V, It may represent off current at 12V, 16V, or 20V.
  • V DS in which reliability of a semiconductor device or the like including the transistor is guaranteed, or an off current in V DS used in the semiconductor device or the like including the transistor may be represented.
  • the semiconductor device may have characteristics as an “insulator”.
  • the boundary between “semiconductor” and “insulator” is ambiguous and may not be strictly discriminated. Therefore, a “semiconductor” in this specification can be called an “insulator” in some cases.
  • an “insulator” in this specification can be called a “semiconductor” in some cases.
  • semiconductor even when “semiconductor” is described, for example, when the conductivity is sufficiently high, it may have a characteristic as a “conductor”. In addition, the boundary between “semiconductor” and “conductor” is ambiguous, and there are cases where it cannot be strictly distinguished. Therefore, a “semiconductor” in this specification can be called a “conductor” in some cases. Similarly, a “conductor” in this specification can be called a “semiconductor” in some cases.
  • the term “insulator” can be referred to as an insulating film or an insulating layer.
  • the term “conductor” can be restated as a conductive film or a conductive layer.
  • the term “semiconductor” can be restated as a semiconductor film or a semiconductor layer.
  • the impurity of a semiconductor means the thing other than the main component which comprises a semiconductor, for example.
  • an element having a concentration of less than 0.1 atomic% is an impurity.
  • impurities for example, DOS (Density of States) may be formed in the semiconductor, carrier mobility may be reduced, and crystallinity may be reduced.
  • examples of impurities that change the characteristics of the semiconductor include Group 1 elements, Group 2 elements, Group 13 elements, Group 14 elements, Group 15 elements, and components other than main components Examples include transition metals, and in particular, hydrogen (also included in water), lithium, sodium, silicon, boron, phosphorus, carbon, nitrogen, and the like.
  • oxygen vacancies may be formed by mixing impurities such as hydrogen, for example.
  • impurities such as hydrogen, for example.
  • examples of impurities that change the characteristics of the semiconductor include group 1 elements, group 2 elements, group 13 elements, and group 15 elements excluding oxygen and hydrogen.
  • the channel length refers to, for example, a region where a semiconductor (or a portion where current flows in the semiconductor when the transistor is on) and a gate electrode overlap with each other in a top view of the transistor, or a region where a channel is formed
  • the channel length is not necessarily the same in all regions. That is, the channel length of one transistor may not be fixed to one value. Therefore, in this specification, the channel length is any one of values, the maximum value, the minimum value, or the average value in a region where a channel is formed.
  • the channel width is, for example, a region in which a semiconductor (or a portion in which a current flows in the semiconductor when the transistor is on) and a gate electrode overlap each other, or a source and a drain in a region where a channel is formed. This is the length of the part. Note that in one transistor, the channel width is not necessarily the same in all regions. That is, the channel width of one transistor may not be fixed to one value. Therefore, in this specification, the channel width is any one of values, the maximum value, the minimum value, or the average value in a region where a channel is formed.
  • the channel width in a region where a channel is actually formed (hereinafter referred to as an effective channel width) and the channel width shown in a top view of the transistor (hereinafter, apparent channel width).
  • an effective channel width the channel width in a region where a channel is actually formed
  • apparent channel width the channel width shown in a top view of the transistor
  • the effective channel width is larger than the apparent channel width shown in the top view of the transistor, and the influence may not be negligible.
  • the ratio of a channel formation region formed on a side surface of a semiconductor may be increased. In that case, the effective channel width of the actually formed channel is larger than the apparent channel width shown in the top view.
  • an apparent channel width which is a length of a portion where a source and a drain face each other in a region where a semiconductor and a gate electrode overlap with each other is expressed as “enclosed channel width ( SCW: Surrounded Channel Width).
  • SCW Surrounded Channel Width
  • channel width in the case where the term “channel width” is simply used, it may denote an enclosed channel width or an apparent channel width.
  • channel width in the case where the term “channel width” is simply used, it may denote an effective channel width. Note that the channel length, channel width, effective channel width, apparent channel width, enclosed channel width, and the like can be determined by obtaining a cross-sectional TEM image and analyzing the image. it can.
  • the calculation may be performed using the enclosed channel width. In that case, the value may be different from that calculated using the effective channel width.
  • parallel means a state in which two straight lines are arranged at an angle of ⁇ 10 ° to 10 °. Therefore, the case of ⁇ 5 ° to 5 ° is also included.
  • substantially parallel means a state in which two straight lines are arranged at an angle of ⁇ 30 ° to 30 °.
  • Vertical refers to a state in which two straight lines are arranged at an angle of 80 ° to 100 °. Therefore, the case of 85 ° to 95 ° is also included.
  • substantially vertical means a state in which two straight lines are arranged at an angle of 60 ° to 120 °.
  • a silicon oxynitride film has a higher oxygen content than nitrogen as its composition.
  • oxygen is 55 atomic% to 65 atomic%
  • nitrogen is 1 atomic% to 20 atomic%
  • silicon is 25 atomic% to 35 atomic%
  • hydrogen is 0.1 atomic% to 10 atomic%. It is included in the concentration range.
  • the silicon nitride oxide film has a nitrogen content higher than that of oxygen.
  • nitrogen is 55 atomic% to 65 atomic%
  • oxygen is 1 atomic% to 20 atomic%
  • silicon is 25 atomic% to 35 atomic%
  • hydrogen is 0.1 atomic% to 10 atomic%. It is included in the concentration range.
  • a metal oxide is a metal oxide in a broad expression.
  • Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (also referred to as oxide semiconductors or simply OS), and the like.
  • oxide semiconductors also referred to as oxide semiconductors or simply OS
  • the metal oxide may be referred to as an oxide semiconductor. That is, in the case of describing an OS transistor, it can be said to be a transistor including a metal oxide or an oxide semiconductor.
  • Ga: Zn 1: 1: 1 or the vicinity thereof, when In is 1 with respect to the total number of atoms, Ga is greater than 0.1 and 2 or less (0.1 ⁇ Ga ⁇ 2 And Zn is greater than 0.1 and less than or equal to 2 (0.1 ⁇ Zn ⁇ 2).
  • FIG. 1A is an example of a circuit diagram in which the circuit configuration of the memory cell 10 is three-dimensionally shown in correspondence with the three-dimensional configuration of the semiconductor device
  • FIG. It is a cross-sectional schematic diagram which shows the example of a structure.
  • the memory cell 10 includes a transistor 11, a transistor 12, and a capacitor element 14. Further, the memory cell 10 is electrically connected to the wiring WBL, the wiring RWL, the wiring WWL, the wiring SL, and the wiring RBL.
  • the transistors 11 and 12 are described as n-channel transistors.
  • the wiring SL and the source electrode (or drain electrode) of the transistor 11 are electrically connected, and the wiring RBL and the drain electrode (or source electrode) of the transistor 11 are electrically connected. Electrically connected.
  • the wiring WBL and the source electrode (or drain electrode) of the transistor 12 are electrically connected, and the wiring WWL and the gate electrode of the transistor 12 are electrically connected.
  • the gate electrode of the transistor 11 and the drain electrode (or source electrode) of the transistor 12 are electrically connected to one of the electrodes of the capacitor 14, and the other of the wiring RWL and the electrode of the capacitor 14 is electrically connected. ing.
  • the transistor 12 is preferably an OS transistor.
  • the OS transistor has a feature that the off-state current is extremely small. Therefore, when the transistor 12 is turned off, the potential of the gate electrode of the transistor 11 can be held for an extremely long time.
  • the capacitor 14 since the capacitor 14 is included, the charge applied to the gate electrode of the transistor 11 can be easily retained, and the retained information can be easily read.
  • the transistor 11 it is preferable to use an OS transistor as the transistor 11.
  • the transistor 11 By using the transistor 11 as the OS transistor, the through current flowing between the wiring SL and the wiring RBL can be reduced.
  • information can be written, held, and read as follows by utilizing the feature that the potential of the gate electrode of the transistor 11 can be held.
  • the potential of the wiring WWL is set to a potential at which the transistor 12 is turned on, so that the transistor 12 is turned on. Accordingly, the potential of the wiring WBL is such that the drain electrode (or the source electrode) of the transistor 12, the gate electrode of the transistor 11, and one electrode of the capacitor 14 are electrically connected (also referred to as a node FN). Given to. That is, a predetermined charge is given to the gate electrode of the transistor 11 (writing).
  • a charge that applies a low potential is referred to as a charge Q L and a charge that applies a high potential is referred to as a charge Q H ).
  • the storage capacity may be improved by applying a charge that provides three or more different potentials.
  • the potential of the wiring WWL is set to a potential at which the transistor 12 is turned off and the transistor 12 is turned off, whereby the charge given to the gate electrode of the transistor 11 is held (held).
  • the wiring RBL has different potentials depending on the amount of charge held in the gate electrode of the transistor 11. Take.
  • the apparent threshold voltage V th_H when Q H is applied to the gate electrode of the transistor 11 is lower than the apparent threshold voltage V th_L when Q L is applied to the gate electrode of the transistor 11. Because it becomes.
  • the apparent threshold voltage refers to the potential of the wiring RWL necessary for switching the transistor 11 from the “off state” to the “on state” or from the “on state” to the “off state”.
  • the charge given to the gate electrode of the transistor 11 can be determined by setting the potential of the wiring RWL to the potential V 0 between V th_H and V th_L .
  • the transistor 11 is turned “on” when the potential of the wiring RWL becomes V 0 (> V th — H ).
  • the transistor 11 remains in the “off state” even when the potential of the wiring RWL becomes V 0 ( ⁇ V th_L ). Therefore, the held information can be read by detecting the potential of the wiring RBL.
  • Information rewriting is performed in the same manner as the above information writing and holding. That is, the potential of the wiring WWL is set to a potential at which the transistor 12 is turned on, so that the transistor 12 is turned on. Accordingly, the potential of the wiring WBL (a potential related to new information) is supplied to the gate electrode of the transistor 11 and the capacitor 14. After that, the potential of the wiring WWL is set to a potential at which the transistor 12 is turned off and the transistor 12 is turned off, whereby the gate electrode of the transistor 11 is supplied with a charge related to new information.
  • the potential of the wiring WWL is set to a potential at which the transistor 12 is turned on, so that the transistor 12 is turned on. Accordingly, the potential of the wiring WBL (a potential related to new information) is supplied to the gate electrode of the transistor 11 and the capacitor 14. After that, the potential of the wiring WWL is set to a potential at which the transistor 12 is turned off and the transistor 12 is turned off, whereby the gate electrode of the transistor 11 is supplied with a charge related to new information.
  • the semiconductor device according to the disclosed invention can directly rewrite information by writing information again. For this reason, it is not necessary to draw out charges from the floating gate using a high voltage required in the erase operation of the flash memory, and a decrease in the operation speed can be suppressed. That is, high-speed operation of the semiconductor device is realized.
  • a node FN in which the drain electrode (or the source electrode) of the transistor 12, the gate electrode of the transistor 11, and one electrode of the capacitor 14 are electrically connected is a floating gate transistor used as a nonvolatile memory element. Has the same effect as the floating gate.
  • the transistor 12 is off, the node FN can be regarded as being embedded in an insulator, and electric charge is held in the node FN. Since the off-state current of the transistor 12 including an oxide semiconductor is 1 / 100,000 or less that of a transistor formed using a silicon semiconductor, the charge accumulated in the node FN can be held for a long time. In other words, the transistor 12 including an oxide semiconductor can realize a memory device that can hold information for a long time without supply of power.
  • the off-state current of the transistor 12 at room temperature (25 ° C.) is 10 zA (1 zA (zeptoampere) is 1 ⁇ 10 ⁇ 21 A) or less and the capacitance value of the capacitor 14 is about 10 fF
  • the retention time varies depending on transistor characteristics and capacitance values.
  • the gate insulating film tunnel insulating film pointed out in the conventional floating gate type transistor. That is, the problem of deterioration of the gate insulating film when electrons are injected into the floating gate, which has been a problem in the past, can be solved. This means that there is no limit on the number of times of writing in principle. Further, the high voltage required for writing and erasing in the conventional floating gate type transistor is not necessary.
  • the node FN operates in the same manner as a floating gate of a floating gate type transistor such as a flash memory, but the node FN of the present embodiment is essentially different from a floating gate such as a flash memory. have.
  • the flash memory since the potential applied to the control gate is high, it is necessary to maintain a certain distance between the cells so that the potential does not affect the floating gate of the adjacent cell. This is one of the factors that hinder the high integration of semiconductor devices. This factor is due to the fundamental principle of flash memory in which a tunneling current is generated by applying a high electric field.
  • the semiconductor device operates by switching of a transistor using an oxide semiconductor and does not use the above-described principle of charge injection by a tunnel current. That is, a high electric field for injecting charges as in a flash memory is not necessary. As a result, it is not necessary to consider the influence of a high electric field due to the control gate on the adjacent cells, so that high integration is facilitated.
  • a multilevel technique can be employed in addition to high integration. For example, by adopting a configuration in which three or more levels of information are written in one memory cell, the storage capacity can be increased as compared with the case of writing binary (1 bit) information. For example, in addition to the charge Q L giving a low potential and the charge Q H giving a high potential as described above, a charge Q giving another potential is given to the gate electrode of the transistor 11, thereby realizing multi-value. Can do.
  • multi-valued data for example, data such as 4-value (2 bits), 8-value (3 bits), and 16-value (4 bits) may be held.
  • the memory cell 10 includes a transistor 11, a transistor 12, and a capacitor 14.
  • a region functioning as one of the source and the drain of the transistor 11 is electrically connected to the wiring RBL.
  • a region functioning as the other of the source and the drain of the transistor 11 is electrically connected to the wiring SL.
  • the conductive layer functioning as the gate of the transistor 12 is provided so as to extend in the depth direction in the drawing, and also functions as the wiring WWL.
  • the conductive layer functioning as one of the electrodes of the capacitor element 14 is provided so as to extend in the depth direction in the drawing, and also functions as the wiring RWL.
  • a region functioning as one of the source and the drain of the transistor 12 is electrically connected to the wiring WBL.
  • a region functioning as the other of the source and the drain of the transistor 12 functions as the node FN.
  • the memory cell 10 includes a channel length direction of the transistor 11, a channel length direction of the transistor 12, a wiring SL, a wiring RBL, a wiring WBL, a wiring RWL, and the like, as shown in FIGS. It is preferable that the wirings WWL are provided so as to cross three-dimensionally.
  • the channel length direction of the transistor 11 and the channel length direction of the transistor 12 are substantially perpendicular.
  • the channel length direction of the transistor 11 is preferably substantially perpendicular to the upper surface of the substrate over which the memory cell 10 is provided, and the channel length direction of the transistor 12 is preferably substantially parallel.
  • the wiring WWL and the wiring RWL are preferably substantially perpendicular to the wiring RBL, the wiring SL, and the wiring WBL.
  • the wiring RBL, the wiring SL, and the wiring WBL are preferably substantially perpendicular to the upper surface of the substrate over which the memory cell 10 is provided, and the wiring WWL and the wiring RWL are preferably substantially parallel.
  • a plurality of memory cells 10 can be stacked so as to be connected in series in each transistor 11 as will be described later.
  • a semiconductor device that can increase the storage capacity per unit area according to the number of stacked memory cells 10 can be provided.
  • the transistor 11 has a circuit configuration in which the channel length direction is perpendicular to the upper surface of the substrate, whereby the gate electrode surrounds the semiconductor and the source and drain are provided above and below the transistor.
  • a vertical transistor SGT: Surrounding Gate Transistor
  • the SGT occupies a very small area. Thereby, the storage capacity per unit area can be further increased.
  • FIG. 2 shows an example of a block circuit diagram of a semiconductor device having a three-dimensional memory cell array 40, a select transistor array 50, a drive circuit 51, a readout circuit 52, a drive circuit 53, and a drive circuit 54.
  • an orthogonal coordinate system including an x-axis, a y-axis, and a z-axis is set for convenience.
  • FIG. 3 shows an example of a circuit diagram of the three-dimensional memory cell array 40.
  • FIG. 4 shows an example of a block circuit diagram of the two-dimensional memory cell array 30 [1] included in the three-dimensional memory cell array 40.
  • FIG. 4 shows an example of a block circuit diagram of the two-dimensional memory cell array 30 [1] in a plan view, and a part of the configuration in the x-axis direction is expressed on the yz plane in a pseudo manner.
  • FIG. 5 shows an example of a block circuit diagram of the selection transistor array 50, the drive circuit 51, the readout circuit 52, and the drive circuit 54.
  • the selection transistor array 50, the drive circuit 51, the readout circuit 52, the drive circuit 53, and the drive circuit 54 are formed on a substrate surface substantially parallel to the xy plane, and the three-dimensional memory cell array 40 is formed on the selection transistor array 50. Is formed.
  • the three-dimensional memory cell array 40 includes m 1 ⁇ m 2 ⁇ m 3 (m 1 , m 2 , m 3 are natural numbers) memory cells 10, and the x-axis M 1 in the direction, m 2 in the y-axis direction, and m 3 in the z-axis direction are arranged in a rectangular parallelepiped shape.
  • coordinates may be attached to the memory cell 10 to indicate memory cells 10 (1, 1 , 1) to (m 1 , m 2 , m 3 ).
  • the three-dimensional memory cell array 40 extends in the y-axis direction with m 1 ⁇ m 2 lines SL, lines RBL, and lines WBL provided extending in the z-axis direction.
  • M 1 ⁇ m 3 wirings RWL and wirings WWL provided.
  • the wiring SL may be indicated as wirings SL [1, 1] to [m 1 , m 2 ] with coordinates in the x-axis direction and the y-axis direction.
  • wirings RBL [1,1] to [m 1 , m 2 ] and wirings WBL [1,1] to [m 1 , m 2 ] may be indicated.
  • FIG. 1 the wiring SL [1, 1] to [m 1 , m 2 ]
  • the wiring RWL may be indicated as wirings RWL [1, 1] to [m 1 , m 3 ] by attaching coordinates in the x-axis direction and the z-axis direction.
  • wirings WWL [1,1] to [m 1 , m 3 ] may be indicated.
  • the three-dimensional memory cell array 40 is composed of m 1 two-dimensional memory cell arrays 30 arranged in the x-axis direction.
  • the two-dimensional memory cell array 30 may be indicated as the two-dimensional memory cell array 30 [1] to [m 1 ] with coordinates in the x-axis direction.
  • each two-dimensional memory cell array 30 is composed of m 2 memory cell strings 20 arranged in the y-axis direction.
  • the memory cell string 20 may be indicated as memory cell strings 20 [1, 1] to [m 1 , m 2 ] with coordinates in the x-axis direction and the y-axis direction.
  • Each memory cell string 20 has m 3 memory cells 10 arranged in the z-axis direction.
  • each two-dimensional memory cell array 30 includes m 2 memory cell strings 20, in the two-dimensional memory cell array 30, m 2 memory cells 10 in the y-axis direction and m 3 memory cells 10 in the z-axis direction. Are arranged in a matrix.
  • the memory cell 10 includes a transistor 11, a transistor 12, and a capacitor 14, and is electrically connected to the wiring SL, the wiring RBL, the wiring WBL, the wiring RWL, and the wiring WWL.
  • the memory cells 10 constituting each memory cell string 20 are connected in series in the z-axis direction in the transistor 11. Therefore, only the memory cells (i 1 , i 2 , 1) (i 1 is a natural number of 1 or more and m 1 or less, i 2 is a natural number of 1 or more and 2 or less) do not pass through other memory cells 10. It is connected to the wiring RBL [i 1 , i 2 ].
  • the memory cells i 1 , i 2 , m 3 ) are connected to the wiring SL [i 1 , i 2 ] without passing through the other memory cells 10.
  • the other memory cell 10 is electrically connected to the wiring RBL and the wiring SL via the other memory cell 10 of the same memory cell string 20.
  • the two-dimensional memory cell array 30 [1] illustrated in FIG. 4 includes m 2 wirings SL [1,1] to [1, m 2 ] and m 2 wirings RBL [1,1] to [1, m. 2 ], m 2 wires WBL [1,1] to [1, m 2 ], m 3 wires RWL [1,1] to [1, m 3 ], and m 3 wires WWL. [1,1] to [1, m 3 ] and m 2 ⁇ m 3 memory cells 10 (1,1,1) to (1, m 2 , m 3 ) arranged in a matrix. Have.
  • the matrix wiring of the two-dimensional memory cell array 30 and the memory cells 10 may be expressed in a matrix.
  • a plurality of memory cells 10 having the same z coordinate can be expressed as memory cells 10 in the same row.
  • a plurality of memory cells 10 having the same y-coordinate (which can also constitute the same memory cell string 20) can be expressed as memory cells 10 in the same column.
  • the y-axis direction can be expressed as a row direction
  • the z-axis direction can be expressed as a column direction.
  • the wiring SL [1, i 2 ] is electrically connected to the source electrode of the corresponding transistor 11 of the memory cell 10 (1, i 2 , m 3 ), and the wiring RBL [1, i 2 ] is connected to the memory It is electrically connected to the drain electrode of the corresponding transistor 11 of the cell 10 (1, i 2 , 1).
  • the wiring WBL [1, i 2 ] is electrically connected to the source electrode of the transistor 12 corresponding to the memory cell 10 (1, i 2 , 1) to (1, i 2 , m 3 ), respectively.
  • the source electrode of the transistor 12 of the memory cell 10 in the same column is electrically connected to the wiring WBL in the same column.
  • Wiring RWL [1, i 3] ( i 3 represents a natural number of 1 or more m 3 or less.)
  • the other electrode of the capacitor 14 is electrically connected.
  • the other electrode of the capacitor 14 of the memory cell 10 in the same row is electrically connected to the wiring RWL in the same row.
  • the wiring WWL [1, i 3 ] is electrically connected to the gate electrode of the transistor 12 corresponding to the memory cell 10 (1, 1, i 3 ) to (1, m 2 , i 3 ), respectively.
  • the gate electrode of the transistor 12 of the memory cell 10 in the same row is electrically connected to the wiring WWL in the same row.
  • the source electrode of the transistor 11 of the memory cell 10 (1, i 2 , i 3A ) (i 3A represents a natural number of 1 to m 3 ⁇ 1) is the memory cell 10 (1, i 2 , i 3A +1).
  • the transistor 11 is electrically connected to the drain electrode.
  • the plurality of memory cells 10 are electrically connected to each other with the source electrode of the transistor 11 and the drain electrode of the transistor 11.
  • the memory cells 10 (1, i 2 , 1) to (1, i 2 ) connected in series in the transistor 11 between the wiring SL [1, i 2 ] and the wiring RBL [1, i 2 ]. , M 3 ) constitute the memory cell string 20 [1, i 2 ].
  • the memory cell string 20 includes a plurality of memory cells 10 and can be stacked so that the transistors 11 are connected in series.
  • the memory cell string 20 can increase the storage capacity of the memory cell string 20 according to the number of stacked memory cells 10. Therefore, the three-dimensional memory cell array 40 including the plurality of memory cell strings 20 can increase the storage capacity per unit area according to the number of stacked memory cells 10.
  • the selection transistor array 50 includes m 1 ⁇ m 2 selection transistor cells 60 arranged in a matrix, m 2 wirings RBL and wirings WBL provided extending in the x-axis direction, and a y-axis direction. And m 1 wiring SG1 and wiring SG2.
  • the selection transistor cell 60 may be indicated as the selection transistor cells 60 (1, 1) to (m 1 , m 2 ) with coordinates on the xy plane.
  • the wiring RBL and the wiring WBL are provided with coordinates in the y-axis direction and are denoted as wirings RBL [1] to [m 2 ] and wirings WBL [1] to [m 2 ].
  • the wiring SG1 and the wiring SG2 are denoted by coordinates in the x-axis direction as wirings SG1 [1] to [m 1 ] and wirings SG2 [1] to [m 1 ].
  • Each selection transistor cell 60 includes a transistor 61 and a transistor 62.
  • the wiring RBL [i 2 ] and the drain electrode (or source electrode) of the transistor 61 are electrically connected, and the wiring RBL [i 1 , i 2 ] and the transistor 61 are connected.
  • the source electrode (or drain electrode) is electrically connected, and the wiring SG1 [i 1 ] and the gate electrode of the transistor 61 are electrically connected.
  • the wiring WBL [i 2 ] and the drain electrode (or source electrode) of the transistor 62 are electrically connected, and the wiring WBL [i 1 , i 2 ] and the transistor are connected.
  • the source electrode (or drain electrode) 62 is electrically connected, and the wiring SG2 [i 1 ] and the gate electrode of the transistor 62 are electrically connected.
  • each selection transistor cell 60 is provided corresponding to each memory cell string 20, and conduction between the wiring RBL [i 2 ] and the wirings RBL [1, i 2 ] to [m 1 , i 2 ].
  • the state is selected by the transistor 61 of each selection transistor cell 60, and the conduction state between the wiring WBL [i 2 ] and the wirings WBL [1, i 2 ] to [m 1 , i 2 ] is determined by the transistor 62 of each selection transistor cell 60. Can be selected.
  • a drive circuit 51, a read circuit 52, a drive circuit 53, and a drive circuit 54 are provided around the selection transistor array 50.
  • the driving circuit 51 is connected to wirings RBL [1] to [m 2 ] and wirings WBL [1] to [m 2 ]. Further, the wirings RBL [1] to [m 2 ] are also connected to the reading circuit 52.
  • wirings RWL [1,1] to [m 1 , m 3 ] and wirings WWL [1,1] to [m 1 , m 3 ] are connected to the drive circuit 53. ing.
  • wirings SG1 [1] to [m 1 ] and wirings SG2 [1] to [m 1 ] are connected to the drive circuit 54.
  • the driver circuit 51, the readout circuit 52, the driver circuit 53, and the driver circuit 54 are provided independently for each function.
  • the semiconductor device described in this embodiment is not limited thereto.
  • a plurality of circuits may be provided as a single circuit.
  • the arrangement of the driver circuit 51, the readout circuit 52, the driver circuit 53, the driver circuit 54, and the wiring connected to each circuit is not limited to the structure illustrated in FIG. 2 or FIG. 5, and is appropriately set depending on the semiconductor device. do it.
  • the wirings SL [1,1] to [m 1 , m 2 ] are provided connected to each two-dimensional memory cell array 30, but the present invention is not limited to this configuration.
  • Each of the wirings SL may be divided, or all the wirings SL may be electrically connected.
  • the wirings SL [1,1] to [m 1 , m 2 ] may be connected to, for example, a low power supply potential line that supplies a ground potential GND or 0V.
  • the three-dimensional memory cell array 40 is provided on the selection transistor array 50.
  • the semiconductor device shown in the present embodiment is not limited to this.
  • the selection transistor array 50 may be provided on the three-dimensional memory cell array 40.
  • the transistor 61 and the transistor 62 of the selection transistor cell 60 may be provided using an oxide semiconductor as in the transistor 12, for example.
  • peripheral circuits such as the drive circuit 51, the read circuit 52, the drive circuit 53, and the drive circuit 54 may be provided under the three-dimensional memory cell array 40.
  • a read circuit may be provided in a matrix form corresponding to each memory cell string 20, and in this case, the read circuit provided in a matrix form and the selection transistor cell 60 may be provided in a stacked manner.
  • Data writing, holding, and reading are basically the same as in FIG. However, in the three-dimensional memory cell array 40, first, data is written or read after selecting one of the two-dimensional memory cell arrays 30 [1] to [m 1 ]. In addition, writing and reading of data in the two-dimensional memory cell arrays 30 [1] to [m 1 ] are performed at least in units of rows. That is, the specific write operation is as follows. Note that here, as an example, the case where the node FN is given either the potential V2 (potential lower than the power supply potential VDD) or the reference potential GND (may be represented as 0 V) is described. Is not limited to this. In addition, data “1” is stored when the potential V2 is applied to the node FN, and data “0” is stored when the reference potential GND is applied to the node FN. Further, the reference potential GND is applied to the wiring SL.
  • V2 potential lower than the power supply potential VDD
  • GND may be represented as 0 V
  • one of the plurality of two-dimensional memory cell arrays 30 is selected.
  • the potential of the corresponding wiring SG2 is set to V1 (for example, VDD)
  • the transistor 62 electrically connected to the wiring is turned on, and the wirings WBL [1] to [m 2 ] are connected.
  • the wiring WBL included in the selected two-dimensional memory cell array 30 is brought into conduction.
  • the potential of the non-selected wiring SG2 is set to GND (0 V), and the wirings WBL [1] to [m 2 ] and the wiring WBL included in the non-selected two-dimensional memory cell array 30 are in a non-conductive state.
  • the potential of the wiring WWL connected to the memory cell 10 in the write target row is set to V3 (potential higher than V2, eg, VDD), and the transistor 12 of the memory cell 10 is turned on.
  • V3 potential higher than V2, eg, VDD
  • the potential V2 is applied to the wiring WBL as the write potential.
  • the potential of the wiring WWL is set to V3
  • the potential V2 can be applied to the node FN.
  • Data retention is performed by setting the potential of the wiring WWL connected to the memory cell 10 to be retained to GND and turning off the transistor 12 of the memory cell 10.
  • the potential of the wiring WWL is fixed to GND
  • the potential of the node FN is fixed to the potential at the time of writing. That is, when the potential V2 that is data “1” is supplied to the node FN, the potential of the node FN is V2, and when the GND that is data “0” is supplied to the node FN, the potential of the node FN is It becomes GND.
  • the transistor 12 since GND is applied to the wiring WWL, the transistor 12 is turned off regardless of whether data “1” or data “0” is written. Since the off-state current of the transistor 12 is extremely small, the charge of the gate electrode of the transistor 11 is held for a long time. In this way, data corresponding to the write potential can be held in the node FN of the memory cell 10 to be held.
  • one of the plurality of two-dimensional memory cell arrays 30 is selected.
  • the potential of the corresponding wiring SG1 is set to V1 (for example, VDD)
  • the transistor 61 electrically connected to the wiring is turned on, and the wirings RBL [1] to [m 2 ] are connected.
  • the wiring RBL included in the selected two-dimensional memory cell array 30 is brought into conduction.
  • the potential of the non-selected wiring SG1 is set to GND (0 V), and the wirings RBL [1] to [m 2 ] and the wiring RBL included in the non-selected two-dimensional memory cell array 30 are brought out of conduction.
  • the potential of the wiring RWL connected to the memory cell 10 in the row to be read is set to GND, and the other potential of the electrode of the capacitor 14 connected to the wiring RWL is set to GND.
  • the potential of the wiring RWL connected to the memory cell 10 in the row not to be read is V4 (for example, VDD), and the other potential of the electrode of the capacitor 14 connected to the wiring RWL is V4.
  • the transistor 11 When the potential of the wiring RWL connected to the memory cell 10 in the read target row is GND, the transistor 11 is turned on when the potential V2 of data “1” is applied to the node FN of the read target memory cell 10. It becomes a state. On the other hand, when GND that is data “0” is supplied to the node FN, the transistor 11 is turned off.
  • the potential of the wiring RWL connected to the memory cell 10 in the row that is not the read target is V4
  • the data “1” is written in the memory cell 10 that is not the read target and the data “0” is stored.
  • the transistor 11 is turned on.
  • the wiring RBL is electrically floated after a read potential (eg, VDD) is applied.
  • a read potential eg, VDD
  • the transistor 11 of the memory cell 10 to be read is turned on, the wiring RBL and the wiring SL are brought into conduction and the potential of the wiring RBL is lowered.
  • the transistor 11 of the memory cell 10 to be read is turned off, the wiring RBL and the wiring SL are not electrically connected, so that the reading potential of the wiring RBL is maintained. In this manner, data of the memory cell to be read can be read from the change in the read potential of the wiring RBL.
  • the two-dimensional memory cell array 30 may be one block.
  • the selection of the two-dimensional memory cell array 30 for batch erasing data may be performed by the same method as that for writing data.
  • FIG. 6 shows an example of a timing chart relating to detailed operation of the semiconductor device according to FIG.
  • the timing chart shown in FIG. 6 is for erasing a plurality of rows of the two-dimensional memory cell array 30 [1], writing the first row of the two-dimensional memory cell array 30 [1], and one row of the two-dimensional memory cell array 30 [1]. It shows the relationship between the potentials of the respective wirings for the eye reading.
  • the data “1” is written to the memory cells in the first row and the first column of the two-dimensional memory cell array 30 [1], and other columns ( it is an operation of writing data "0" to the memory cell of the second column to the m 2 columns).
  • Reading the first row of the two-dimensional memory cell array 30 [1] is an operation of reading data written in the first row of the two-dimensional memory cell array 30 [1].
  • data “1” is stored in the memory cell in the first row and first column
  • data “0” is stored in the memory cells in the other columns (second column to m-th column) of the first row. It was said that
  • the potential V3 is applied to the wirings WWL [1,1] to WWL [1, m 3 ] so that the transistors 12 in the first to m 3rd rows are turned on. , to GND potentials of the wirings WBL [1] to [m 2] first row, second m 3 row node FN as GND.
  • the wiring WWL [2,1] to [m 1 , m 3 ] electrically connected to the two-dimensional memory cell array 30 [2] to [m 1 ] is defined as GND, and the memory cell 10 (2,1,1 ) To (m 1 , m 2 , m 3 ) hold the potential of the node FN.
  • the two-dimensional memory cell array 30 [1] is selected as the target of the write operation in the same operation as the batch erasure of the two-dimensional memory cell array 30 [1]. .
  • the potential W3 is applied to the wiring WWL [1,1] to turn on the transistors 12 in the first row, and the wirings WWL [1,2] to [1, m 3 ] are connected to the GND.
  • the second row through the transistor 12 of the m 3 row is turned off as.
  • the potential V2 is applied to the wiring WBL [1]
  • the wirings WBL [2] to [m 2 ] are set to GND.
  • the wirings RWL [1,1] to [1, m 3 ] may be GND.
  • the potential V2 is applied to the node FN of the memory cell 10 in the first row and first column of the two-dimensional memory cell array 30 [1], that is, data “1” is written. Further, the first line node FN in the second row to the m 2 row of the two-dimensional memory cell array 30 [1] is given 0V, that is, the data "0" is written.
  • the potential V1 is applied to the wiring SG1 [1], so that the transistors 61 of the selection transistor cells 60 (1,1) to (1, m 2 ) are supplied.
  • the wirings RBL [1] to [m 2 ] are brought into conduction with the corresponding wirings RBL [1, 1] to [1, m 2 ].
  • the wirings SG1 [2] to [m 1 ] are set to GND, the transistors 61 of the selection transistor cells 60 (2, 1) to (m 1 , m 2 ) are turned off, and the wirings RBL [1] to [m 2 ] are turned off.
  • the wiring RWL [1,1] connected to the memory cell 10 in the first row to be read is defined as GND. Further, the potential V4 is applied to the wirings RWL [1,2] to [1, m 3 ] connected to the memory cell 10 that is not the read target, so that the transistor 11 of the memory cell 10 is turned on.
  • the reading circuit 52 supplies VDD to the wiring RBL, and makes the wiring RBL electrically floating.
  • the wiring RBL [1] connected to the memory cell 10 (1,1,1) in which the data “1” is written in the memory cell 10 is electrically connected to the wiring SL [1,1] and the potential is decreased.
  • the wirings RBL [2] to [m 2 ] connected to the memory cells 10 (1, 2 , 1) to (1, m 2 , 1) in which data “0” is written in the memory cell 10 are wiring Since it is non-conductive with SL [1,2] to [1, m 2 ], the potential is VDD.
  • a transistor including an oxide semiconductor has extremely small off-state current; therefore, by using the transistor, stored data can be held for an extremely long time. That is, the refresh operation is not necessary or the frequency of the refresh operation can be extremely low, so that power consumption can be sufficiently reduced.
  • stored data can be held for a long time even when power is not supplied (note that a potential is preferably fixed).
  • high voltage is not needed for writing data and there is no problem of deterioration of elements.
  • it is not necessary to inject electrons into the floating gate or extract electrons from the floating gate, so that the problem of deterioration of the gate insulating layer due to extraction of electrons does not occur. That is, in the semiconductor device according to the disclosed invention, the number of rewritable times that is a problem in the conventional nonvolatile memory is not limited, and the reliability is dramatically improved. Further, since data is written depending on the on / off state of the transistor, high-speed operation can be easily realized.
  • a memory capacity per unit area can be increased in accordance with the number of stacked layers by providing stacked memory cells. Therefore, the above-described favorable characteristics can be obtained in the memory cell, and a semiconductor device having a large storage capacity per unit area that is equal to or more than that of a conventional memory can be provided.
  • FIG. 7 is a three-dimensional schematic diagram of the three-dimensional memory cell array 40.
  • FIG. 8A is a cross-sectional view of a part of the three-dimensional memory cell array 40 including the memory cell 10, and is shown by alternate long and short dashed lines A ⁇ b> 1-A ⁇ b> 2 shown in FIGS. 8B, 9 ⁇ / b> A, and 9 ⁇ / b> B.
  • FIG. 8B is a plan view of the layer 140 shown in FIG. FIG.
  • FIG. 9A is a plan view of the layer 141 illustrated in FIG.
  • FIG. 9B is a plan view of the layer 142 illustrated in FIG. 7 to 9, as in FIG. 2, an orthogonal coordinate system composed of the x axis, the y axis, and the z axis is set for convenience.
  • the upper surface of the substrate on which the three-dimensional memory cell array 40 is provided is substantially parallel to the xy plane, and the z-axis is substantially perpendicular to the upper surface of the substrate.
  • a part of the structure of the memory cell 10 (for example, the insulator 116, the insulator 112, and the like) is omitted.
  • an insulator 118 is disposed over a substrate (not shown), and a layer 142 is disposed over the insulator 118.
  • the insulator 116 is disposed on the layer 142
  • the layer 140 is disposed on the insulator 116
  • the insulator 112 is disposed on the layer 140
  • the layer 141 is disposed on the insulator 112. It has a laminate.
  • the layer 142, the insulator 116, the layer 140, the insulator 112, and the layer 141 constitute the memory cell 10.
  • the insulator 118 is provided so as to sandwich the top and bottom of the memory cell 10 and functions as an interlayer insulating film.
  • the layer 142 includes a conductor 122, an insulator 128, and an insulator 129.
  • the layer 140 includes the oxide 106 and the insulator 130.
  • the layer 141 includes a conductor 114, an insulator 126, and an insulator 127.
  • a first opening is provided through the stacked body, an insulator 132 is disposed inside the first opening, and an oxide 134 is disposed inside the insulator 132.
  • a second opening is provided through the stacked body, and the conductor 120 is disposed inside the second opening.
  • a third opening is provided through the stacked body, and an insulator 138 is disposed inside the third opening.
  • the first opening and the second opening are vertical hole-shaped openings formed by extending in the z-axis direction.
  • the third opening is a groove-shaped opening formed by extending in the z-axis direction and the y-axis direction.
  • the insulator 132 and the oxide 134 are provided so as to extend in the z-axis direction, similarly to the first opening. Note that it can also be said that the insulator 132 and the oxide 134 are formed in a columnar shape. The insulator 132 and the oxide 134 correspond to a part of the plurality of transistors 11 included in the memory cell string 20 illustrated in FIG.
  • the first opening in which the transistor 11 is provided has a circular upper surface in FIG. 8B or the like, but is not limited thereto.
  • the upper surface may be an elliptical shape, a triangle, a quadrangle, or the like.
  • the polygonal shape may be used.
  • when setting it as a polygonal shape it is good also as a shape where the corner
  • the shape of the top surface of the insulator 132 and the oxide 134 may change in accordance with the shape of the top surface of the first opening.
  • the first opening may have a shape in which a cross-sectional area perpendicular to the z-axis of the lower (substrate side) opening is narrower than a cross-sectional area perpendicular to the z-axis of the upper opening.
  • the conductor 120 is provided extending in the z-axis direction like the second opening, and is shared by the memory cells 10 arranged in the z-axis direction. It can also be said that the conductor 120 is formed in a columnar shape.
  • the conductor 120 functions as the wiring WBL illustrated in FIG. 8 and 9, the insulator 132, the oxide 134, and the conductor 120 are arranged side by side in the x-axis direction.
  • the present invention is not limited to this, for example, tilted from the x-axis direction,
  • the insulator 132 and the oxide 134 and the conductor 120 may be arranged side by side.
  • the second opening in which the conductor 120 is provided has a circular upper surface in FIG. 8B or the like, but is not limited thereto.
  • the upper surface may be an elliptical shape, a triangle, or a quadrangle.
  • a polygonal shape such as Moreover, when setting it as a polygonal shape, it is good also as a shape where the corner
  • the shape of the upper surface of the conductor 120 may change in accordance with the shape of the upper surface of the second opening.
  • the second opening may have a shape in which the sectional area of the lower (substrate side) opening is narrower than the sectional area of the upper opening.
  • the insulator 138 is provided so as to extend in the z-axis direction and the y-axis direction in the same manner as the third opening. It can also be said that the insulator 138 is formed in a wall shape.
  • the insulator 138 preferably has a relatively low relative dielectric constant.
  • the conductor 114 is divided by the insulator 138 and is provided extending in the y-axis direction.
  • the conductor 114 is shared by the memory cells 10 arranged in the y-axis direction, and has a function as the wiring WWL shown in FIG.
  • the conductor 114 penetrates the conductor 120, and an insulator 126 is formed between the conductor 114 and the conductor 120 so as to surround the conductor 120.
  • the insulator 126 may be formed by oxidizing the side surface of the conductor 114. By forming the insulator 126 in this manner, a short circuit between the conductor 114 functioning as the wiring WWL and the conductor 120 functioning as the wiring WBL can be prevented.
  • the conductor 114 is penetrated by the insulator 132 and the oxide 134, and an insulator 127 is formed between the conductor 114 and the insulator 132 so as to surround the insulator 132.
  • the insulator 127 may be formed by oxidizing the side surface of the conductor 114.
  • the conductor 122 is divided by an insulator 138 and is provided extending in the y-axis direction.
  • the conductor 122 is shared by the memory cells 10 arranged in the y-axis direction, and has a function as the wiring RWL shown in FIG.
  • the conductor 122 penetrates the conductor 120, and an insulator 128 is formed between the conductor 122 and the conductor 120 so as to surround the conductor 120.
  • the insulator 128 may be formed by oxidizing the side surface of the conductor 122.
  • the conductor 122 functioning as the wiring RWL and the conductor 120 functioning as the wiring WBL can be prevented from being short-circuited.
  • the conductor 122 is penetrated by the insulator 132 and the oxide 134, and an insulator 129 is formed between the conductor 122 and the insulator 132 so as to surround the insulator 132.
  • the insulator 129 may be formed by oxidizing the side surface of the conductor 122.
  • the conductor 114 and the conductor 122 are provided in a staircase pattern in which the lower conductor extends further in the y-axis direction than the upper conductor. In this manner, by providing the conductor 114 and the conductor 122, a part of the upper surface of the lower conductor does not overlap with the upper conductor. Therefore, the conductor 114 and the conductor 122 are provided in a plug shape with the areas of the conductor layers. Can be connected.
  • the insulator 130 is divided by the insulator 138 and is provided extending in the y-axis direction.
  • the oxide 106 is provided so as to be surrounded by the insulator 130 and the insulator 138, and the boundary between the oxide 106 and the insulator 130 has a circular shape centering on the conductor 120.
  • the insulator 132, the oxide 134, and the conductor 120 are provided so as to penetrate at least part of the island-shaped oxide 106. That is, the oxide 106, the insulator 132 and the oxide 134, and the conductor 120 are provided in a region surrounded by the insulator 130 and the insulator 138.
  • the oxide 106, the insulator 132, the oxide 134, and the conductor 120 are arranged in the y-axis direction while being separated by the insulator 130. Note that in the oxide 106, a region 109 a is formed in the vicinity of the insulator 132 and a region 109 b is formed in the vicinity of the conductor 120. The region 109 a and the region 109 b are regions with lower resistance than the other regions of the oxide 106.
  • the memory cells 10 are arranged in the z-axis direction by repeatedly stacking the stacked body in the z-axis direction.
  • the memory cells 10 are arranged in the z-axis direction and constitute the memory cell string 20 described in the above embodiment.
  • the oxide 106, the insulator 132, the oxide 134, the conductor 120, and the like surrounded by the insulator 130 and the insulator 138 shown in FIGS. 8B, 9A, and 9B are y.
  • the memory cells 10 are arranged in the y-axis direction by being repeatedly arranged in the axial direction.
  • the memory cell strings 20 are also arranged in the y-axis direction, and the memory cell strings 20 constitute the two-dimensional memory cell array 30 described in the above embodiment.
  • the blocks between the insulators 138 shown in FIG. 8A and the like are repeatedly arranged in the x-axis direction, whereby the memory cells 10 are arranged in the x-axis direction.
  • the two-dimensional memory cell array 30 is also arranged in the x-axis direction, and the two-dimensional memory cell array 30 constitutes the three-dimensional memory cell array 40 shown in the above embodiment.
  • the memory cell 10 shown in FIGS. 9A and 9B includes a transistor 11, a transistor 12, and a capacitor.
  • the transistor 12 includes an oxide 106 disposed over the insulator 116, an insulator 112 disposed over the oxide 106, and a region 109a and a region 109b of the oxide 106 disposed over the insulator 112. And a conductor 114 that overlaps at least part of a region sandwiched between the two.
  • an insulator 118 serving as an interlayer insulating film is provided over the transistor 12.
  • the insulator 118 preferably has a relatively low relative dielectric constant.
  • the region 109a functions as one of the source and the drain of the transistor 12, and the region 109b functions as the other of the source and the drain of the transistor 12, and is between the region 109a and the region 109b of the oxide 106.
  • the region located at has a function as a channel formation region of the transistor 12.
  • the insulator 112 has a function as a gate insulating film of the transistor 12, and the conductor 114 has a function as a gate of the transistor 12.
  • the oxide 106 of the transistor 12 is surrounded by the insulator 130 and the insulator 138 and is isolated from the oxides 106 of the other transistors 12. Accordingly, the oxides 106 of the transistors 12 connected to the same conductor 114 can be prevented from coming into contact with each other.
  • oxide 106 a metal oxide functioning as an oxide semiconductor (hereinafter also referred to as an oxide semiconductor) is preferably used.
  • An oxide semiconductor is preferable because it has favorable on-state characteristics and high mobility as compared with a semiconductor formed of silicon or the like.
  • the oxide 106 is an In-M-Zn oxide (the element M is aluminum, gallium, yttrium, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, or neodymium. , One or a plurality of oxide semiconductors selected from hafnium, tantalum, tungsten, magnesium, or the like may be used. Further, as the oxide 106, an In—Ga oxide or an In—Zn oxide may be used.
  • oxide semiconductors add metal elements such as aluminum, ruthenium, titanium, tantalum, chromium, and tungsten to form metal compounds and reduce resistance. To do. Note that aluminum, titanium, tantalum, tungsten, or the like is preferably used.
  • a metal film containing the metal element, a nitride film containing the metal element, or an oxide film containing the metal element is preferably provided over the oxide semiconductor.
  • a metal film containing the metal element, a nitride film containing the metal element, or an oxide film containing the metal element is preferably provided over the oxide semiconductor.
  • part of oxygen in the oxide semiconductor located at or near the interface between the film and the oxide semiconductor is absorbed by the film, and oxygen vacancies are formed. The vicinity of the interface may be reduced in resistance.
  • heat treatment may be performed in an atmosphere containing nitrogen.
  • a metal element which is a component of the film is converted into an oxide semiconductor or a component of an oxide semiconductor from a metal film, a nitride film containing a metal element, or an oxide film containing a metal element.
  • a certain metal element diffuses into the film, and the oxide semiconductor and the film form a metal compound, so that resistance can be reduced. Since the metal element added to the oxide semiconductor forms a metal compound with the metal element of the oxide semiconductor and becomes a relatively stable state, a highly reliable semiconductor device can be provided.
  • a compound layer may be formed at the interface between the metal film, the nitride film containing a metal element, or the oxide film containing a metal element and the oxide semiconductor.
  • a compound layer is a layer having a metal compound including a metal film, a nitride film containing a metal element, or a component of an oxide film containing a metal element and a component of an oxide semiconductor.
  • a layer in which a metal element of an oxide semiconductor and an added metal element are alloyed may be formed as the compound layer. The alloyed layer is in a relatively stable state, and a highly reliable semiconductor device can be provided.
  • the carrier density increases when an impurity element such as hydrogen or nitrogen is present.
  • hydrogen in the oxide semiconductor reacts with oxygen bonded to a metal atom to be water, thereby forming oxygen vacancies.
  • oxygen vacancy When hydrogen enters the oxygen vacancy, the carrier density increases.
  • a part of hydrogen may be combined with oxygen bonded to a metal atom to generate electrons as carriers. That is, the resistance of an oxide semiconductor containing nitrogen or hydrogen is reduced.
  • a metal element and an impurity element such as hydrogen and nitrogen to an oxide semiconductor, a high-resistance region and a low-resistance region can be provided in the oxide semiconductor. That is, by selectively reducing the resistance of the oxide 106, the oxide 106 processed into an island shape has a low resistance that functions as a semiconductor region having a low carrier density and a source region or a drain region. Regions (region 109a and region 109b) can be provided.
  • an insulating material that can be used as an interlayer insulating film or a gate insulating film may be used as an oxide film containing a metal element or a nitride film containing a metal element for reducing the resistance of the region 109a.
  • a nitride film containing a metal element or an oxide film containing a metal element for the insulator 132 the resistance of the region in contact with the insulator 132 in the oxide 106 is reduced, so that the region 109a Can be provided. Accordingly, the resistance of the region 109a can be reduced and the insulator 132 can be formed at the same time, so that the process can be shortened.
  • a metal film provided with a thickness of 0.5 nm to 5 nm, preferably 1 nm to 2 nm may be used as the metal film in order to reduce the resistance of the region 109a.
  • the metal film is oxidized, and oxygen vacancies may be generated in the region 109a. That is, the resistance of the metal film is reduced by oxidizing the metal film, and the resistance of the region 109a is reduced by causing oxygen deficiency.
  • the heat treatment is preferably performed in an oxidizing atmosphere.
  • the heat treatment may be performed in an atmosphere containing oxygen.
  • the metal film may react with oxygen included in the structure and be oxidized by performing heat treatment.
  • the oxidized metal film can be used as the insulator 132. Accordingly, the resistance of the region 109a can be reduced and the insulator 132 can be formed at the same time, so that the process can be shortened.
  • a conductive material that can be used as a wiring or a plug may be used as a metal film for reducing the resistance of the region 109b, a nitride film containing a metal element, or an oxide film containing a metal element.
  • a metal film, a nitride film containing a metal element, or an oxide film containing a metal element for the conductor 120 the resistance of the region in contact with the conductor 120 in the oxide 106 can be reduced.
  • the region 109b can be provided. Accordingly, the resistance of the region 109b can be reduced and the conductor 120 can be formed at the same time, so that the process can be shortened.
  • the conductivity of the conductor 120 is sufficiently increased even if the region 109b is formed by heat treatment. Can be held in.
  • the region between the region 109a and the region 109b functions as a channel formation region, and the region has a higher oxygen concentration and lower carrier density than the regions 109a and 109b functioning as a source region or a drain region. It is a resistance region.
  • the region that can function as the channel of the oxide 106 is formed using a high-purity intrinsic or substantially high-purity intrinsic oxide semiconductor with a low impurity concentration and a high oxygen concentration, so that the off-state current of the transistor 12 can be reduced. Can be reduced.
  • the oxide 106 may be formed by stacking oxides having different energy gaps.
  • the oxide 106 may be stacked so that a narrow gap oxide is sandwiched between two wide gap oxides.
  • a wide gap oxide refers to an oxide having a wide energy gap
  • a narrow gap oxide refers to an oxide having a narrow energy gap. Therefore, the wide gap oxide is an oxide having a relatively wide energy gap with respect to the narrow gap oxide.
  • the energy at the lower end of the conduction band of the wide gap oxide is preferably higher than the energy at the lower end of the conduction band of the narrow gap oxide.
  • the electron affinity of the wide gap oxide is preferably smaller than the electron affinity of the narrow gap oxide.
  • the wide gap oxide and the narrow gap oxide are combined in which the number ratio of each metal atom is different.
  • the atomic ratio of the element M in the constituent element is more than the atomic ratio of the element M in the constituent element in the metal oxide used for the narrow gap oxide. It is preferable that it is large.
  • the atomic ratio of the element M to In is preferably larger than the atomic ratio of the element M to In in the metal oxide used for the narrow gap oxide.
  • the atomic ratio of In to the element M is preferably larger than the atomic ratio of In to the element M in the metal oxide used for the wide gap oxide.
  • a metal oxide having a composition can be used.
  • metal oxides having a composition in the vicinity thereof can be used.
  • These wide gap oxides and narrow gap oxides are preferably combined so as to satisfy the above-described atomic ratio relationship.
  • the said composition shows the atomic ratio in the oxide formed on the board
  • CAAC-OS which will be described later, as the wide gap oxide
  • CAC-OS as the narrow gap oxide
  • the oxide 106 When a stacked film in which a narrow gap oxide is sandwiched between two layers of wide gap oxide is used as the oxide 106, carriers mainly flow through the narrow gap portion. Therefore, a high current driving capability, that is, a large on-current and high field-effect mobility can be obtained in the on state of the transistor 12.
  • the lower end of the conduction band changes gently.
  • the defect level density of the mixed layer formed at the interface between the wide gap oxide and the narrow gap oxide is preferably lowered.
  • the wide gap oxide and the narrow gap oxide have a common element (main component) in addition to oxygen, a mixed layer having a low defect level density can be formed.
  • the narrow gap oxide is an In—Ga—Zn oxide
  • an In—Ga—Zn oxide, a Ga—Zn oxide, a gallium oxide, or the like may be used as the wide gap oxide.
  • the density of defect states at the interface between the wide gap oxide and the narrow gap oxide can be lowered. Therefore, the influence on the carrier conduction due to interface scattering is reduced, and the transistor 12 can obtain a high on-state current.
  • the side surface of the conductor 114 on the oxide 134 side is preferably located closer to the conductor 120 than the side surface of the conductor 122 on the oxide 134 side.
  • the insulator 127 formed on the side surface of the conductor 114 may be thicker than the insulator 129 formed on the side surface of the conductor 122.
  • the side surface of the conductor 122 on the oxide 134 side may be etched. In this case, since the conductor 122 and the conductor 114 are oxidized or etched at the same time, it is preferable that the conductor 114 is made of a conductive material different from that of the conductor 122 so that the oxidation rate or the etching rate is different from each other. By doing so, interference between the conductor 114 and the capacitor element 14 can be reduced.
  • the transistor 11 includes a region 109a of the oxide 106, an insulator 132, and an oxide 134.
  • the insulator 132 and the oxide 134 are formed in a cylindrical opening provided in the stacked body.
  • the insulator 132 is formed in a cylindrical shape in contact with the inside of the opening, and the oxide 134 is formed in a columnar shape inside the insulator 132. Note that an insulator may be further provided inside the oxide 134.
  • the insulator is preferably a material that can supply oxygen to the oxide 134 or a material that can supply impurities such as hydrogen and nitrogen.
  • oxygen can be supplied to the oxide 134 by using an oxide containing as little hydrogen or nitrogen as the insulator.
  • impurities such as hydrogen and water contained in the oxide 134 can be removed, and the oxide 134 is highly purified.
  • the transistor 11 and the semiconductor device including the transistor can have high reliability.
  • hydrogen or nitrogen can be supplied to the oxide 134 by using an oxide containing hydrogen or nitrogen as the insulator.
  • the resistance value of the oxide 134 may be decreased.
  • the transistor 11 can be operated with a lower driving voltage. Further, a high current driving capability, that is, a large on-state current and a high field effect mobility can be obtained in the on state of the transistor 11.
  • a conductor may be provided inside the insulator.
  • the conductor functions as a back gate of the transistor 11.
  • the threshold voltage of the transistor 11 can be controlled.
  • the threshold voltage of the transistor 11 can be made higher than 0 V and the off-state current can be reduced.
  • the region 109a of the oxide 106 has a function as a gate of the transistor 11
  • the insulator 132 has a function of a gate insulating film of the transistor 11
  • the oxide 134 has a channel formation region and a source of the transistor 11. And functions as a drain.
  • a region overlapping with the region 109a of the oxide 106 in the x-axis direction functions as a channel formation region of the transistor 11, and a region that does not overlap with the region 109a of the oxide 106 in the x-axis direction (the insulator 116 or the insulator 112 functions as a source or a drain of the transistor 11.
  • an oxide semiconductor similar to the oxide 106 is preferably used.
  • An oxide semiconductor is preferable because it has favorable on-state characteristics and high mobility as compared with a semiconductor formed of silicon or the like.
  • a narrow gap oxide may be stacked so as to be sandwiched between two wide gap oxides.
  • a stacked film in which a narrow gap oxide is sandwiched between two wide gap oxides is used as the oxide 134, carriers mainly flow in the narrow gap portion. Therefore, a high current driving capability, that is, a large on-current and high field-effect mobility can be obtained in the on state of the transistor 11.
  • the insulator 127 is provided between the region functioning as the source or drain of the oxide 134 and the conductor 114, the source and drain of the transistor 11 and the conductor 114 functioning as the wiring WWL The parasitic capacitance between the two can be reduced. Further, since the insulator 129 is provided between the region functioning as the source or drain of the oxide 134 and the conductor 122, the source and drain of the transistor 11, and the conductor 122 functioning as the wiring RWL The parasitic capacitance between the two can be reduced.
  • the region 109 a of the oxide 106 that functions as a gate electrode is formed so as to surround at least a part of the periphery of the oxide 134 with the insulator 132 interposed therebetween.
  • the channel length is substantially the same as the film thickness of the oxide 106.
  • the channel length direction of the transistor 11 is the z-axis direction. As shown in FIG. 8A, the channel length direction of the transistor 11 is a direction parallel to the z-axis and intersects the channel length direction of the transistor 12 perpendicularly. Further, the channel width of the transistor 11 is substantially the same as the length of the portion covered with the region 109 a in the circumferential portion of the columnar oxide 134.
  • the insulator 132 and the oxide 134 are formed to extend in the z-axis direction and are shared by the memory cells 10 arranged in the z-axis direction.
  • a region in the oxide 134 that functions as the source or drain of the transistor 11 is shared between the transistors 11 adjacent in the z-axis direction. That is, in the memory cells 10 adjacent to each other in the z-axis direction, the transistors 11 are electrically connected in series.
  • the plurality of transistors 11 included in one memory cell string 20 are collectively formed by the insulator 132 and the oxide 134.
  • the transistor 11 when it is formed of a standard planar type transistor, it has a structure in which plugs and wirings must be formed for each layer.
  • a structure in which the sources and drains of the plurality of transistors 11 are electrically connected in series can be formed in a self-aligning manner.
  • a plurality of memory transistors are electrically connected in series. Therefore, as the number of memory transistors increases, the on-resistance of each memory transistor increases, and the on-current of the entire memory string decreases.
  • the transistor 11 using an oxide semiconductor having a large on-state current and high field-effect mobility is electrically connected in series, so that the transistor of the memory cell string 20 It is possible to reduce a decrease in on-current in the 11 portion.
  • a conductor that functions as the wiring SL and is electrically connected to the low power supply potential line may be formed so as to be in contact with the upper surface of the oxide 134. . Further, the connection of the oxide 134 of the lowermost memory cell 10 to the transistor 61 will be described later.
  • the semiconductor device described in this embodiment is not limited to this. Absent.
  • the entire first opening may be provided so as to penetrate the oxide 106.
  • a region 109 a of the oxide 106 that functions as a gate electrode is formed so as to surround the entire periphery of the oxide 134 with the insulator 132 interposed therebetween.
  • the transistor 11 is an SGT, and the channel width of the transistor 11 is approximately the same as the circumference of the columnar oxide 134. Therefore, a large on-state current and high mobility can be given to the transistor 11.
  • a gate electrode, a source electrode, and a drain electrode are formed when viewed from above, and in the transistor 11, at least a part of another configuration is formed inside the gate electrode when viewed from above.
  • the occupied area is very small.
  • the transistor 11 can occupy a very small area. Thereby, the area occupied by the memory cell 10 can be reduced, and the storage capacity per unit area of the semiconductor device can be increased.
  • the transistor 11 in FIG. 8 or the like may not explicitly have a source electrode or a drain electrode, but may be referred to as a transistor including such a state for convenience.
  • the oxide 106 is in contact with the conductor 120 in the region 109b, and the other of the source and the drain of the transistor 12 and the wiring WBL are connected.
  • the conductor 120 of the uppermost memory cell 10 is preferably covered with an insulator or the like so that the upper surface of the conductor 120 is not in contact with the conductor or the like functioning as the wiring SL.
  • connection with the transistor 62 in the conductor 120 of the lowermost memory cell 10 will be described later.
  • the capacitor 14 includes the conductor 122 disposed over the insulator 118, the insulator 116 disposed over the conductor 122, and the insulator 116, and at least a part of the region 109a is electrically conductive. And the oxide 106 overlapping with the body 122.
  • the region 109 a has a function as one of the electrodes of the capacitor 14, and the conductor 122 has a function as the other of the electrodes of the capacitor 14.
  • the insulator 116 only needs to function as a dielectric of the capacitor 14, and an insulator having a relatively high relative dielectric constant is preferably used.
  • the region 109 a of the oxide 106 functions as a gate in the transistor 11, functions as one of a source and a drain in the transistor 12, and functions as one of electrodes in the capacitor 14. That is, the region 109a of the oxide 106 functions as the node FN illustrated in FIG. As described above, since the off-state current of the transistor 12 is very low, the charge related to data held in the node FN can be held for a long time.
  • the side surface of the conductor 122 on the conductor 120 side is preferably positioned closer to the oxide 134 than the side surface of the conductor 114 on the conductor 120 side.
  • the insulator 128 formed on the side surface of the conductor 122 may be thicker than the insulator 126 formed on the side surface of the conductor 114.
  • the side surface of the conductor 122 on the conductor 120 side may be etched. In this case, since the conductor 122 and the conductor 114 are oxidized or etched at the same time, it is preferable that the conductor 122 be made of a conductive material different from that of the conductor 114 and have different oxidation rates or etching rates. Thus, interference of the conductor 122 with respect to the transistor 12 can be reduced.
  • the above shows an example in which the memory cells 10 are arranged in the y-axis direction and the memory cells 10 are not arranged in the x-axis direction between a pair of insulators 138.
  • the semiconductor device described in this embodiment is not limited to this.
  • the memory cells 10 may be arranged in a lattice pattern in the x-axis direction and the y-axis direction between a pair of insulators 138.
  • FIG. 11 is a plan view of the layer 140 and shows an example in which 3 ⁇ 3 memory cells 10 are provided between a pair of insulators 138.
  • the circuit of the selection transistor array illustrated in FIG. 5 is also overlapped, and each memory cell 10 and wirings RBL [1] to [3], wirings WBL [1] to [3], and wirings SG1 [1] to [3]. ], Connections to the wirings SG2 [1] to [3] and the select transistor cell 60 are shown.
  • FIG. 11 illustrates an example in which 3 ⁇ 3 memory cells 10 are provided between a pair of insulators 138; however, the semiconductor device described in this embodiment is not limited thereto. Depending on the circuit configuration and driving method of the memory cell array, the number and arrangement of memory cells and wirings can be set as appropriate.
  • each memory cell 10 is connected to a corresponding selection transistor cell 60.
  • the oxide 134 of the memory cell 10 is electrically connected to the wiring RBL through the transistor 61.
  • the wiring RBL extends in the x-axis direction and is shared by the select transistor cell 60 and the memory cell 10 arranged in the x-axis direction.
  • the conductor 120 of the memory cell 10 is electrically connected to the wiring WBL through the transistor 62.
  • the wiring WBL extends in the x-axis direction and is shared by the select transistor cell 60 and the memory cell 10 arranged in the x-axis direction.
  • the gate of the transistor 61 is electrically connected to the wiring SG1 extended in the y-axis direction.
  • the wiring SG1 extended in the y-axis direction is shared by the selection transistor cell 60 and the memory cell 10 arranged in the y-axis direction.
  • the gate of the transistor 62 is electrically connected to the wiring SG2 extended in the y-axis direction.
  • the wiring SG2 extended in the y-axis direction is shared by the select transistor cell 60 and the memory cell 10 arranged in the y-axis direction.
  • FIG. 11 shows the layer 140
  • the layer 141 and the layer 142 are also provided with a set of insulators 138 at the same interval. That is, the 3 ⁇ 3 memory cells 10 illustrated in FIG. 11 overlap the same conductor 114 and conductor 122. Therefore, the 3 ⁇ 3 memory cells 10 shown in FIG. 11 are connected to the same wiring WWL and wiring RWL.
  • the y coordinate of the target memory cell 10 is selected by the wiring RBL and the wiring WBL, and the wiring SG1 and the wiring SG2 orthogonal to each other, the y coordinate of the target memory cell 10 is selected by the wiring RBL and the wiring WBL, and the wiring SG1 The x coordinate of the target memory cell 10 can be selected by the wiring SG2. In this manner, even when the memory cells 10 are arranged as shown in FIG. 11, writing and reading can be performed on an arbitrary memory cell 10 among the 3 ⁇ 3 memory cells 10.
  • the memory cells 10 are arranged in a lattice pattern, but the semiconductor device described in this embodiment is not limited to this.
  • the memory cells 10 may be arranged in a staggered manner.
  • FIG. 12 is a plan view of the layer 140 and shows an example in which 4 ⁇ 4 memory cells 10 are provided between a pair of insulators 138.
  • the circuit of the selection transistor array shown in FIG. 5 is also shown overlappingly, and each memory cell 10 and wirings RBL [1] to [4], wirings WBL [1] to [4], and wirings SG1 [1] to [4]. ], Connections to the wirings SG2 [1] to [4] and the select transistor cell 60 are shown.
  • FIG. 12 is a plan view of the layer 140 and shows an example in which 4 ⁇ 4 memory cells 10 are provided between a pair of insulators 138.
  • the circuit of the selection transistor array shown in FIG. 5 is also shown overlappingly, and each memory cell 10 and wirings RBL [1] to [4], wirings WBL [1] to [4], and wirings SG1 [1] to [4]. ]
  • FIG. 12 illustrates an example in which 4 ⁇ 4 memory cells 10 are provided between a pair of insulators 138; however, the semiconductor device described in this embodiment is not limited thereto. Depending on the circuit configuration and driving method of the memory cell array, the number and arrangement of memory cells and wirings can be set as appropriate.
  • the wiring RBL and the wiring WBL and the wiring SG1 and the wiring SG2 are provided orthogonal to each other, so that the y coordinate of the target memory cell 10 is selected by the wiring RBL and the wiring WBL. Then, the x coordinate of the target memory cell 10 can be selected by the wiring SG1 and the wiring SG2. In this way, even when the memory cells 10 are arranged as shown in FIG. 12, writing to and reading from any memory cell 10 out of the 4 ⁇ 4 memory cells 10 can be performed.
  • the memory cell array shown in FIG. 12 is arranged such that the memory cells 10 are staggered, that is, shifted in the x-axis direction for each column when viewed from the y-axis direction. Thereby, the memory cells 10 can be arranged densely. Thus, the area occupied by the memory cell array can be reduced and the semiconductor device can be highly integrated.
  • the top surface shape of the oxide 106 included in the memory cell is substantially circular. In many cases.
  • the memory cell 10 close to the insulator 138 for example, the memory cell 10 connected to the wiring SG1 [4] and the wiring SG2 [4] in FIG. 12).
  • the memory cell array may be integrated by reducing the distance between the conductor 120 and the insulator 138 so that the oxide 106 is in contact with the insulator 138.
  • Insulator examples include an insulating oxide, nitride, oxynitride, nitride oxide, metal oxide, metal oxynitride, and metal nitride oxide.
  • the insulator shown in this embodiment mode can be formed as a single layer or a stacked layer by selecting from the following insulators depending on its function.
  • the transistor when the transistor is miniaturized and highly integrated, problems such as leakage current may occur due to thinning of the gate insulator.
  • a high-k material for the insulator functioning as a gate insulator the voltage during transistor operation can be reduced while maintaining the physical film thickness.
  • a parasitic capacitance generated between wirings can be reduced by using a material having a low relative dielectric constant for the insulator functioning as an interlayer film. Therefore, the material may be selected according to the function of the insulator.
  • Insulators having a high relative dielectric constant include gallium oxide, hafnium oxide, zirconium oxide, oxides containing aluminum and hafnium, oxynitrides containing aluminum and hafnium, oxides containing silicon and hafnium, silicon and hafnium. There are oxynitrides having silicon and nitrides having silicon and hafnium. For example, such an insulator may be used as the insulator 116.
  • Insulators having a low dielectric constant include silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, Examples include silicon oxide or resin having holes.
  • silicon oxide and silicon oxynitride are thermally stable. Therefore, for example, by combining with a resin, a laminated structure having a thermally stable and low relative dielectric constant can be obtained.
  • the resin include polyester, polyolefin, polyamide (such as nylon and aramid), polyimide, polycarbonate, and acrylic.
  • silicon oxide and silicon oxynitride can be combined with an insulator having a high relative dielectric constant to provide a thermally stable and high stacked dielectric structure.
  • a transistor including an oxide semiconductor can be stabilized in electrical characteristics of the transistor by being surrounded by an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen.
  • Examples of the insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, and zirconium.
  • An insulator containing lanthanum, neodymium, hafnium, or tantalum may be used as a single layer or a stacked layer.
  • an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen
  • a metal oxide such as tantalum oxide, silicon nitride oxide, silicon nitride, or the like can be used.
  • insulator 132 a metal oxide containing one kind or two or more kinds selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, magnesium, or the like is used. be able to.
  • aluminum oxide has a high barrier property and can suppress diffusion of hydrogen and nitrogen even in a thin film of 0.5 nm to 3.0 nm.
  • Hafnium oxide has a lower barrier property than aluminum oxide, but the barrier property can be increased by increasing the film thickness. Therefore, the addition amount of hydrogen and nitrogen can be adjusted appropriately by adjusting the film thickness of hafnium oxide.
  • the insulator 112 and the insulator 132 functioning as part of the gate insulator are preferably insulators having an excess oxygen region.
  • insulators having an excess oxygen region For example, by using a structure in which silicon oxide or silicon oxynitride having an excess oxygen region is in contact with the oxide 106 or the oxide 134, oxygen vacancies in the oxide 106 or the oxide 134 can be compensated.
  • the gate insulator 112 it is preferable to use silicon oxide or silicon oxynitride which is stable to heat.
  • a laminated structure of a heat stable film and a film having a high relative dielectric constant reduces the equivalent oxide film thickness (EOT) of the gate insulator while maintaining the physical film thickness. Is possible.
  • the insulator 112 may have a laminated structure.
  • the insulator 112 functioning as a gate insulator one or a plurality of oxides of aluminum, hafnium, and gallium may be stacked in addition to the above insulator.
  • the insulator including one or both of aluminum and hafnium it is preferable to use aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), or the like.
  • the on-current can be improved without weakening the influence of the electric field from the gate electrode.
  • the leakage current between the gate electrode and the channel formation region can be suppressed by maintaining the distance between the gate electrode and the region where the channel is formed depending on the physical thickness of the gate insulator. .
  • the insulator 118 and the insulator 138 include an insulator having a low relative dielectric constant.
  • the insulator includes silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, and silicon oxide having a hole Or it is preferable to have resin etc.
  • the insulator includes silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, or silicon oxide having a hole And a laminated structure of resin.
  • silicon oxide and silicon oxynitride are thermally stable, a laminated structure having a low thermal stability and a low relative dielectric constant can be obtained by combining with silicon.
  • the resin include polyester, polyolefin, polyamide (such as nylon and aramid), polyimide, polycarbonate, and acrylic.
  • the insulator 130 needs to function as a sacrificial layer when the oxide 106 is formed, the insulator 118, the insulator 116, the insulator 112, and the like are etched in an etching process of the insulator 130 described later.
  • the insulator 130 may be selected so that the speed is significantly smaller than the etching rate of the insulator 130.
  • silicon nitride may be used.
  • an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen may be used.
  • the insulator 132 include metal oxides such as aluminum oxide, hafnium oxide, magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, and tantalum oxide, silicon nitride oxide, silicon nitride, and the like. May be used.
  • an insulator obtained by thermally oxidizing the conductor 114 is preferably used.
  • an insulator obtained by thermally oxidizing the conductor 122 is preferably used.
  • Conductor a metal selected from aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, etc.
  • a material containing one or more elements can be used.
  • a semiconductor with high electrical conductivity typified by polycrystalline silicon containing an impurity element such as phosphorus, or silicide such as nickel silicide may be used.
  • a plurality of conductive layers formed of the above materials may be stacked.
  • a stacked structure in which the above-described material containing a metal element and a conductive material containing oxygen may be combined.
  • a stacked structure in which the above-described material containing a metal element and a conductive material containing nitrogen are combined may be employed.
  • a stacked structure of a combination of the above-described material containing a metal element, a conductive material containing oxygen, and a conductive material containing nitrogen may be employed.
  • the conductor functioning as the gate electrode has a stacked structure in which the above-described material containing a metal element and the conductive material containing oxygen are combined. Is preferred.
  • a conductive material containing oxygen is preferably provided on the channel formation region side.
  • a conductive material containing oxygen and a metal element contained in a metal oxide in which a channel is formed as a conductor functioning as a gate electrode it is preferable to use a conductive material containing oxygen and a metal element contained in a metal oxide in which a channel is formed as a conductor functioning as a gate electrode.
  • the above-described conductive material containing a metal element and nitrogen may be used.
  • a conductive material containing nitrogen such as titanium nitride or tantalum nitride may be used.
  • Indium tin oxide may be used.
  • indium gallium zinc oxide containing nitrogen may be used.
  • the conductor 120, the conductor 122, and the conductor 114 aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium
  • a material containing one or more kinds of metal elements selected from nickel, indium, ruthenium, and the like can be used.
  • a semiconductor with high electrical conductivity typified by polycrystalline silicon containing an impurity element such as phosphorus, or silicide such as nickel silicide may be used.
  • the conductive material 114 and the conductive material 122 are preferably formed using different conductive materials.
  • the oxidation rates or etching rates of the conductor 114 and the conductor 122 are different, so that the positions of the side surfaces of the conductor 114 and the conductor 122 can be shifted.
  • the metal oxide preferably contains at least indium or zinc. In particular, it is preferable to contain indium and zinc. In addition to these, it is preferable that aluminum, gallium, yttrium, tin, or the like is contained. One or more kinds selected from boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, or the like may be included.
  • the metal oxide is an In-M-Zn oxide containing indium, the element M, and zinc is considered.
  • the element M is aluminum, gallium, yttrium, tin, or the like.
  • Other elements applicable to the element M include boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, and magnesium.
  • the element M may be a combination of a plurality of the aforementioned elements.
  • metal oxides containing nitrogen may be collectively referred to as metal oxides.
  • a metal oxide containing nitrogen may be referred to as a metal oxynitride.
  • composition of metal oxide A structure of a CAC (Cloud-Aligned Composite) -OS that can be used for the transistor disclosed in one embodiment of the present invention is described below.
  • CAAC c-axis aligned crystal
  • CAC Cloud-Aligned Composite
  • CAC-OS or CAC-metal oxide has a conductive function in a part of the material and an insulating function in a part of the material, and the whole material has a function as a semiconductor.
  • the conductive function is a function of flowing electrons (or holes) serving as carriers
  • the insulating function is a carrier. This function prevents electrons from flowing.
  • a function of switching (a function of turning on / off) can be imparted to CAC-OS or CAC-metal oxide by causing the conductive function and the insulating function to act complementarily. In CAC-OS or CAC-metal oxide, by separating each function, both functions can be maximized.
  • CAC-OS or CAC-metal oxide has a conductive region and an insulating region.
  • the conductive region has the above-described conductive function
  • the insulating region has the above-described insulating function.
  • the conductive region and the insulating region may be separated at the nanoparticle level.
  • the conductive region and the insulating region may be unevenly distributed in the material, respectively.
  • the conductive region may be observed with the periphery blurred and connected in a cloud shape.
  • the conductive region and the insulating region are dispersed in the material with a size of 0.5 nm to 10 nm, preferably 0.5 nm to 3 nm, respectively. There is.
  • CAC-OS or CAC-metal oxide is composed of components having different band gaps.
  • CAC-OS or CAC-metal oxide includes a component having a wide gap caused by an insulating region and a component having a narrow gap caused by a conductive region.
  • the carrier when the carrier flows, the carrier mainly flows in the component having the narrow gap.
  • the component having a narrow gap acts in a complementary manner to the component having a wide gap, and the carrier flows through the component having the wide gap in conjunction with the component having the narrow gap. Therefore, when the CAC-OS or the CAC-metal oxide is used for a channel formation region of a transistor, high current driving force, that is, high on-state current and high field-effect mobility can be obtained in the on-state of the transistor.
  • CAC-OS or CAC-metal oxide can also be called a matrix composite material (metal matrix composite) or a metal matrix composite material (metal matrix composite).
  • An oxide semiconductor (metal oxide) is classified into a single crystal oxide semiconductor and a non-single crystal oxide semiconductor.
  • the non-single-crystal oxide semiconductor include a CAAC-OS (c-axis aligned crystal oxide semiconductor), a polycrystalline oxide semiconductor, an nc-OS (nanocrystalline oxide semiconductor), and a pseudo-amorphous oxide semiconductor (a-like oxide semiconductor).
  • OS amorphous-like oxide semiconductor) and amorphous oxide semiconductor.
  • the CAAC-OS has a c-axis orientation and a crystal structure in which a plurality of nanocrystals are connected in the ab plane direction and has a strain.
  • the strain refers to a portion where the orientation of the lattice arrangement changes between a region where the lattice arrangement is aligned and a region where another lattice arrangement is aligned in a region where a plurality of nanocrystals are connected.
  • Nanocrystals are based on hexagons, but are not limited to regular hexagons and may be non-regular hexagons.
  • a lattice arrangement such as a pentagon and a heptagon in the distortion.
  • it is difficult to check a clear crystal grain boundary also referred to as a grain boundary
  • the formation of crystal grain boundaries is suppressed by the distortion of the lattice arrangement. This is because the CAAC-OS can tolerate distortion due to the fact that the arrangement of oxygen atoms is not dense in the ab plane direction and the bond distance between atoms changes due to substitution of metal elements. Because.
  • the CAAC-OS includes a layered crystal in which a layer containing indium and oxygen (hereinafter referred to as In layer) and a layer including elements M, zinc, and oxygen (hereinafter referred to as (M, Zn) layers) are stacked.
  • In layer a layer containing indium and oxygen
  • M, Zn elements M, zinc, and oxygen
  • indium and the element M can be replaced with each other, and when the element M in the (M, Zn) layer is replaced with indium, it can also be expressed as an (In, M, Zn) layer. Further, when indium in the In layer is replaced with the element M, it can also be expressed as an (In, M) layer.
  • CAAC-OS is a metal oxide with high crystallinity.
  • CAAC-OS impurities and defects oxygen deficiency (V O: also referred to as oxygen vacancy), etc.) with little metal oxide It can be called a thing. Therefore, the physical properties of the metal oxide including a CAAC-OS are stable. Therefore, a metal oxide including a CAAC-OS is resistant to heat and has high reliability.
  • Nc-OS has periodicity in atomic arrangement in a minute region (for example, a region of 1 nm to 10 nm, particularly a region of 1 nm to 3 nm).
  • the nc-OS has no regularity in crystal orientation between different nanocrystals. Therefore, orientation is not seen in the whole film. Therefore, the nc-OS may not be distinguished from an a-like OS or an amorphous oxide semiconductor depending on an analysis method.
  • A-like OS is a metal oxide having a structure between nc-OS and an amorphous oxide semiconductor.
  • the a-like OS has a void or a low density region. That is, the a-like OS has lower crystallinity than the nc-OS and the CAAC-OS.
  • Oxide semiconductors have various structures and have different characteristics.
  • the oxide semiconductor of one embodiment of the present invention may include two or more of an amorphous oxide semiconductor, a polycrystalline oxide semiconductor, an a-like OS, an nc-OS, and a CAAC-OS.
  • a transistor with high field-effect mobility can be realized by using the metal oxide for a channel formation region of the transistor.
  • a highly reliable transistor can be realized.
  • the electrical conduction in the solid is hindered by a scattering source called a scattering center.
  • a scattering source called a scattering center.
  • lattice scattering and ionized impurity scattering are the main scattering centers.
  • the carrier mobility is high.
  • a metal oxide containing less oxygen than oxygen that satisfies the stoichiometric composition is considered to have a large amount of oxygen deficiency V 2 O.
  • the atoms present around this oxygen vacancy are located in a distorted place rather than the essential state. There is a possibility that the distortion caused by this oxygen deficiency becomes the scattering center.
  • excess oxygen exists in a free state in the metal compound becomes O ⁇ or O 2 ⁇ by receiving electrons. There is a possibility that excess oxygen that becomes O ⁇ or O 2 ⁇ becomes a scattering center.
  • the carrier mobility is high when the metal oxide has an essential state containing oxygen that satisfies the stoichiometric composition.
  • Indium-gallium-zinc oxide which is a kind of metal oxide containing indium, gallium, and zinc, has a large crystal structure because it tends to hardly grow in the atmosphere.
  • a smaller crystal for example, the above-described nanocrystal
  • a crystal of several mm or a crystal of several cm is more structurally stable than a crystal of several mm or a crystal of several cm. This is presumably because the strain energy is relaxed when the small crystals are connected to each other than when the large crystals are formed.
  • a defect may be formed in order to relax strain energy in the region. Therefore, carrier mobility can be increased by reducing strain energy without forming defects in the region.
  • a metal oxide with low carrier density is preferably used.
  • the impurity concentration in the metal oxide film may be lowered and the defect level density may be lowered.
  • a low impurity concentration and a low density of defect states are referred to as high purity intrinsic or substantially high purity intrinsic.
  • the metal oxide has a carrier density of less than 8 ⁇ 10 11 / cm 3 , preferably less than 1 ⁇ 10 11 / cm 3 , more preferably less than 1 ⁇ 10 10 / cm 3 , and 1 ⁇ 10 ⁇ 9 / What is necessary is just to be cm 3 or more.
  • the trap level density may also be low.
  • the charge trapped in the trap level of the metal oxide takes a long time to disappear, and may behave as if it were a fixed charge. Therefore, a transistor including a metal oxide with a high trap state density in a channel formation region may have unstable electrical characteristics.
  • Impurities include hydrogen, nitrogen, alkali metal, alkaline earth metal, iron, nickel, silicon, and the like.
  • the concentration of silicon and carbon in the metal oxide and the concentration of silicon and carbon in the vicinity of the interface of the metal oxide are 2 ⁇ . 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 17 atoms / cm 3 or less.
  • the metal oxide contains an alkali metal or an alkaline earth metal
  • a defect level is formed and carriers may be generated. Therefore, a transistor in which a metal oxide containing an alkali metal or an alkaline earth metal is used for a channel formation region is likely to be normally on. Therefore, it is preferable to reduce the concentration of alkali metal or alkaline earth metal in the metal oxide.
  • the concentration of the alkali metal or alkaline earth metal in the metal oxide obtained by SIMS is set to 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less.
  • the nitrogen in the channel formation region is preferably reduced as much as possible.
  • the nitrogen concentration in the metal oxide is less than 5 ⁇ 10 19 atoms / cm 3 , preferably 5 ⁇ 10 18 atoms / cm 3 or less, more preferably 1 ⁇ 10 18 atoms / cm 3 or less in SIMS, Preferably, it is 5 ⁇ 10 17 atoms / cm 3 or less.
  • the metal oxide reacts with oxygen bonded to the metal atom to become water, so that oxygen vacancies may be formed. When hydrogen enters the oxygen vacancies, electrons serving as carriers may be generated. In addition, a part of hydrogen may be combined with oxygen bonded to a metal atom to generate electrons as carriers. Therefore, a transistor using a metal oxide containing hydrogen is likely to be normally on. For this reason, it is preferable that hydrogen in the metal oxide is reduced as much as possible.
  • the hydrogen concentration obtained by SIMS is less than 1 ⁇ 10 20 atoms / cm 3 , preferably less than 1 ⁇ 10 19 atoms / cm 3 , more preferably 5 ⁇ 10 18 atoms / cm 3. Less than 3 , more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • the off-state current of the transistor can be reduced and stable electric characteristics can be imparted.
  • FIG. 13A and 13B are cross-sectional views of the transistors 61 provided in the selection transistor array 50 shown in FIG.
  • a cross section C1-C2 illustrated in FIG. 13A represents a cross section in the channel length direction of the transistor 61
  • a cross section C3-C4 illustrated in FIG. 13B represents a cross section in the channel width direction of the transistor 61.
  • a transistor 61 illustrated in FIGS. 13A and 13B is a transistor using the semiconductor substrate 150.
  • the transistor 61 includes a region 172a in the semiconductor substrate 150, a region 172b in the semiconductor substrate 150, an insulator 162a, and a conductor 154a.
  • a sidewall insulator may be provided in contact with the side surface of the conductor 154a.
  • a region having a lower impurity concentration in a region overlapping with the sidewall insulator in a region 172a and a region 172b than in a region not overlapping with the sidewall insulator. May be formed.
  • the region 172a and the region 172b function as a source region and a drain region.
  • the insulator 162a functions as a gate insulator.
  • the conductor 154a functions as a gate electrode. Therefore, the resistance of the channel formation region can be controlled by the potential applied to the conductor 154a. That is, conduction / non-conduction between the region 172a and the region 172b can be controlled by a potential applied to the conductor 154a.
  • the transistor 61 is configured as a Fin type.
  • the effective channel width increases.
  • the on-characteristics of the transistor 61 can be improved.
  • the off characteristics of the transistor 61 can be improved.
  • the semiconductor substrate 150 for example, a semiconductor substrate such as silicon or germanium, or a semiconductor substrate such as silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide, or gallium oxide may be used.
  • a single crystal silicon substrate is used as the semiconductor substrate 150.
  • the semiconductor substrate 150 a semiconductor substrate having an impurity imparting p-type conductivity is used.
  • a semiconductor substrate having an impurity imparting n-type conductivity may be used.
  • a well having an impurity imparting p-type conductivity may be provided in a region to be the transistor 61.
  • the semiconductor substrate 150 may be i-type.
  • a substrate used in the semiconductor device described in this embodiment is not limited to a semiconductor substrate.
  • an insulator substrate or a conductor substrate can also be used.
  • the insulator substrate include a glass substrate, a quartz substrate, a sapphire substrate, a stabilized zirconia substrate (such as a yttria stabilized zirconia substrate), and a resin substrate.
  • a semiconductor substrate having an insulator region inside the above-described semiconductor substrate for example, an SOI (Silicon On Insulator) substrate may be used.
  • the conductor substrate include a graphite substrate, a metal substrate, an alloy substrate, and a conductive resin substrate.
  • a substrate having a metal nitride there are a substrate having a metal oxide, and the like. Further, there are a substrate in which a conductor or a semiconductor is provided on an insulator substrate, a substrate in which a conductor or an insulator is provided on a semiconductor substrate, a substrate in which a semiconductor or an insulator is provided on a conductor substrate, and the like. Alternatively, a substrate in which an element is provided may be used. Examples of the element provided on the substrate include a capacitor element, a resistor element, a switch element, a light emitting element, and a memory element. Note that the substrate may be referred to as a base.
  • a flexible substrate that can withstand heat treatment at the time of manufacturing the transistor may be used as the substrate.
  • a method for providing a transistor over a flexible substrate there is a method in which a transistor is manufactured over a non-flexible substrate, and then the transistor is peeled off and transferred to a flexible substrate.
  • a separation layer is preferably provided between the non-flexible substrate and the transistor.
  • a sheet, a film, a foil, or the like in which fibers are knitted may be used as the substrate.
  • the substrate may have elasticity. Further, the substrate may have a property of returning to the original shape when bending or pulling is stopped. Or you may have a property which does not return to an original shape.
  • the thickness of the substrate is, for example, 5 ⁇ m to 700 ⁇ m, preferably 10 ⁇ m to 500 ⁇ m, and more preferably 15 ⁇ m to 300 ⁇ m. If the substrate is thinned, the weight of the semiconductor device can be reduced. Further, by making the substrate thin, it may have elasticity even when glass or the like is used, or may have a property of returning to its original shape when bending or pulling is stopped. Therefore, an impact applied to the semiconductor device on the substrate due to dropping or the like can be reduced. That is, a durable semiconductor device can be provided.
  • the region 172a and the region 172b are regions having an impurity imparting n-type conductivity. In this way, the transistor 61 constitutes an n-channel transistor.
  • the transistor 61 is separated from adjacent transistors by a region 160 or the like.
  • the region 160 is a region having an insulating property.
  • 13A and 13B includes an insulator 132, an oxide 134, an insulator 164, an insulator 165, an insulator 166, an insulator 168, an insulator 170, and a conductive layer.
  • the insulator 132 and the oxide 134 are formed in the three-dimensional memory cell array 40 described above.
  • the insulator 164 is formed so as to embed the transistor 61.
  • the insulator 165 is formed over the insulator 164.
  • the insulator 166 is formed over the insulator 165.
  • the insulator 168 is formed over the insulator 166.
  • the insulator 170 is formed over the insulator 168.
  • the insulator 164, the insulator 165, the insulator 166, the insulator 168, and the insulator 170 each have a cylindrical opening reaching the region 172a, and the insulator 132 and the oxide 134 are included in the opening.
  • the insulator 132 is formed in a cylindrical shape in contact with the inner wall of the opening, and the oxide 134 is formed in a columnar shape inside the insulator 132.
  • the insulator 132 and the oxide 134 are formed to extend substantially perpendicular to the upper surface of the semiconductor substrate 150.
  • the oxide 134 illustrated in FIGS. 13A and 13B corresponds to any one of the wirings RBL [1,1] to [m 1 , m 2 ] illustrated in FIG. 3 and the like, and the region 172a Has a function as a source region or a drain region of the transistor 61.
  • the wiring RBL at the bottom of the memory cell string can be electrically connected to the source region or the drain region of the transistor 61 of the selection transistor cell 60.
  • the insulator 164 and the insulator 165 have an opening reaching the region 172b and an opening reaching the conductor 154a.
  • a conductor 180a and a conductor 180b are embedded in the openings, respectively.
  • the insulator 166 has an opening reaching the conductor 180a and an opening reaching the conductor 180b.
  • a conductor 178a and a conductor 178b are embedded in the openings, respectively.
  • the insulator 168 has an opening reaching the conductor 178a.
  • a conductor 176a is embedded in the opening.
  • the insulator 170 has an opening reaching the conductor 176a.
  • a conductor 174a is embedded in the opening.
  • the conductor 174a is in electrical contact with the region 172b functioning as the source region or the drain region of the transistor 61, and functions as any of the wirings RBL [1] to [m 2 ] illustrated in FIG. .
  • the conductor 178b is electrically connected to the conductor 154a functioning as the gate of the transistor 61 and functions as the wiring SG1 illustrated in FIG.
  • one of the two-dimensional memory cell arrays 30 [1] to [m 1 ] can be selected via the wiring SG1 and the transistor 61 formed in this way.
  • One or more of the insulator 164, the insulator 165, the insulator 166, the insulator 168, and the insulator 170 preferably include an insulator having a function of blocking impurities such as hydrogen and oxygen.
  • an insulator having a function of blocking impurities such as hydrogen and oxygen By disposing an insulator having a function of blocking impurities such as hydrogen and oxygen below the transistor 12 included in the three-dimensional memory cell array 40, the electrical characteristics of the transistor 12 can be stabilized.
  • Examples of the insulator having a function of blocking impurities such as hydrogen and oxygen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, zirconium, and lanthanum.
  • An insulator containing neodymium, hafnium, or tantalum may be used as a single layer or a stacked layer.
  • Examples of the conductor 180a, the conductor 180b, the conductor 178a, the conductor 178b, the conductor 176a, and the conductor 174a include boron, nitrogen, oxygen, fluorine, silicon, phosphorus, aluminum, titanium, chromium, manganese, cobalt,
  • a conductor including one or more of nickel, copper, zinc, gallium, yttrium, zirconium, molybdenum, ruthenium, silver, indium, tin, tantalum, and tungsten may be used in a single layer or a stacked layer.
  • it may be an alloy or a compound, a conductor containing aluminum, a conductor containing copper and titanium, a conductor containing copper and manganese, a conductor containing indium, tin and oxygen, a conductor containing titanium and nitrogen Etc. may be used.
  • FIG. 13C and 13D are cross-sectional views of the transistors 62 provided in the selection transistor array 50 shown in FIG.
  • a cross section C5-C6 in FIG. 13C represents a cross section in the channel length direction of the transistor 62
  • a cross section C7-C8 in FIG. 13D represents a cross section in the channel width direction of the transistor 62.
  • the structure of the semiconductor device illustrated in FIGS. 13C and 13D is similar to that of FIGS. 13A and 13B except that the conductor 120 is formed instead of the insulator 132 and the oxide 134.
  • the transistor 62 includes a region 172c in the semiconductor substrate 150, a region 172d in the semiconductor substrate 150, an insulator 162b, and a conductor 154b.
  • the region 172c and the region 172d are formed of the regions 172a and 172b.
  • the insulator 162b can refer to the structure of the insulator 162a
  • the conductor 154b can refer to the structure of the conductor 154a.
  • the conductor 180c, the conductor 180d, the conductor 178c, the conductor 178d, the conductor 176b, and the conductor 174b are the conductor 180a, the conductor 180b, the conductor 178a, the conductor 178b, the conductor 176a, and the conductor 174a. Can be considered.
  • the insulator 164, the insulator 165, the insulator 166, the insulator 168, and the insulator 170 each have a cylindrical opening reaching the region 172c, and the conductor 120 is included in the opening.
  • the conductor 120 is formed in a cylindrical shape in contact with the inner wall of the opening.
  • the conductor 120 is formed to extend substantially perpendicular to the upper surface of the semiconductor substrate 150.
  • the conductor 120 illustrated in FIGS. 13C and 13D corresponds to any one of the wirings WBL [1, 1] to [m 1 , m 2 ] illustrated in FIG. 3 and the like, and includes a region 172c.
  • the wiring WBL electrically connected to the transistor 12 of the memory cell 10 can be electrically connected to the source region or the drain region of the transistor 62 of the selection transistor cell 60.
  • the conductor 174b is in electrical contact with a region 172d functioning as a source region or a drain region of the transistor 62, and functions as any of the wirings WBL [1] to [m 2 ] illustrated in FIG.
  • the conductor 178d is electrically connected to the conductor 154b functioning as the gate of the transistor 62 and functions as the wiring SG2 illustrated in FIG.
  • one of the two-dimensional memory cell arrays 30 [1] to [m 1 ] can be selected via the wiring SG2 and the transistor 62 formed in this way.
  • FIGS. 14 to 26 are views showing a manufacturing process of a part of the memory cells 10 of the three-dimensional memory cell array 40 of the semiconductor device.
  • 14A to 26A are plan views of the layer 140 of the memory cell 10
  • FIGS. 14B to 26B are cross-sectional views of the memory cell 10, and FIG. This corresponds to the alternate long and short dash line A1-A2 illustrated in FIG.
  • FIGS. 14A to 26A correspond to the plan view shown in FIG. 8B
  • FIGS. 14B to 26B are cross-sectional views shown in FIG. It corresponds to.
  • the film formation process includes sputtering, chemical vapor deposition (CVD), molecular beam epitaxy (MBE), and pulsed laser deposition (PLD). Or an atomic layer deposition (ALD) method or the like.
  • the CVD method can be classified into a plasma CVD (PECVD: Plasma Enhanced CVD) method using plasma, a thermal CVD (TCVD: Thermal CVD) method using heat, a photo CVD (Photo CVD) method using light, and the like.
  • PECVD Plasma Enhanced CVD
  • TCVD Thermal CVD
  • Photo CVD Photo CVD
  • MCVD Metal CVD
  • MOCVD Metal Organic CVD
  • the plasma CVD method can obtain a high-quality film at a relatively low temperature.
  • the thermal CVD method is a film formation method that can suppress plasma damage to an object to be processed because plasma is not used.
  • a wiring, an electrode, an element (a transistor, a capacitor, or the like) included in the semiconductor device may be charged up by receiving electric charge from plasma.
  • a wiring, an electrode, an element, or the like included in the semiconductor device may be destroyed by the accumulated charge.
  • plasma damage during film formation does not occur, so that a film with few defects can be obtained.
  • the ALD method is also a film forming method that can suppress plasma damage to the object to be processed. Therefore, a film with few defects can be obtained.
  • some precursors used in the ALD method include impurities such as carbon. Therefore, a film provided by the ALD method may contain a larger amount of impurities such as carbon than a film provided by another film formation method.
  • the quantification of impurities can be performed using X-ray photoelectron spectroscopy (XPS: X-ray Photoelectron Spectroscopy).
  • the CVD method and the ALD method are film forming methods in which a film is formed by a reaction on the surface of an object to be processed, unlike a film forming method in which particles emitted from a target or the like are deposited. Therefore, it is a film forming method that is not easily affected by the shape of the object to be processed and has good step coverage.
  • the ALD method has excellent step coverage and excellent thickness uniformity, and thus is suitable for covering the surface of an opening having a high aspect ratio.
  • the ALD method since the ALD method has a relatively low film formation rate, it may be preferable to use it in combination with another film formation method such as a CVD method with a high film formation rate.
  • the composition of the obtained film can be controlled by the flow rate ratio of the source gases.
  • a film having an arbitrary composition can be formed depending on the flow rate ratio of the source gases.
  • a film whose composition is continuously changed can be formed by changing the flow rate ratio of the source gas while forming the film.
  • the processing of the formed conductor, insulator, and semiconductor may be performed using a lithography method.
  • a dry etching method or a wet etching method can be used. Processing by the dry etching method is suitable for fine processing.
  • a resist is exposed through a mask.
  • a resist mask is formed by removing or leaving the exposed region using a developer.
  • a conductor, a semiconductor, an insulator, or the like can be processed into a desired shape by etching through the resist mask.
  • the resist mask may be formed by exposing the resist using KrF excimer laser light, ArF excimer laser light, EUV (Extreme Ultra violet) light, or the like.
  • an immersion technique may be used in which exposure is performed by filling a liquid (for example, water) between the substrate and the projection lens.
  • an electron beam or an ion beam may be used.
  • the resist mask can be removed by performing a dry etching process such as ashing, performing a wet etching process, performing a wet etching process after the dry etching process, or performing a dry etching process after the wet etching process. .
  • a hard mask made of an insulator or a conductor may be used instead of the resist mask.
  • an insulating film or a conductive film to be a hard mask material is formed on a constituent material to be etched, a resist mask is formed thereon, and the hard mask material is etched to form a hard mask having a desired shape. Can be formed.
  • Etching of the constituent material may be performed after removing the resist mask, or may be performed while leaving the resist mask. In the latter case, the resist mask may disappear during etching.
  • the hard mask may be removed by etching after the constituent material is etched.
  • the material of the hard mask does not affect the subsequent process or can be used in the subsequent process, it is not always necessary to remove the hard mask.
  • a capacitively coupled plasma (CCP) etching apparatus having parallel plate electrodes can be used as the dry etching apparatus.
  • the capacitively coupled plasma etching apparatus having parallel plate electrodes may be configured to apply a high frequency power source to one of the parallel plate electrodes.
  • a configuration in which a plurality of different high-frequency power sources are applied to one electrode of the parallel plate electrode may be employed.
  • mold electrode may be sufficient.
  • mold electrode may be sufficient.
  • a dry etching apparatus having a high-density plasma source can be used.
  • an inductively coupled plasma (ICP) etching apparatus can be used as the dry etching apparatus having a high-density plasma source.
  • an insulator 118A, a conductor 122A, an insulator 116A, an insulator 130A, an insulator 112A, and a conductor 114A are stacked in this order on a substrate on which a selection transistor as shown in FIG. 13 is formed.
  • a film is formed (see FIGS. 14A and 14B). Further, this stacked body is repeatedly formed according to the number of layers of the memory cell array.
  • the insulator 118A is an insulating film to be the insulator 118 in a later step.
  • the conductor 122A is a conductive film that becomes the conductor 122 in a later step.
  • the insulator 116A is an insulating film that becomes the insulator 116 in a later step.
  • the insulator 130A is an insulating film that becomes the insulator 130 in a later step.
  • the insulator 112A is an insulating film that becomes the insulator 112 in a later step.
  • the conductor 114A is a conductive film that becomes the conductor 114 in a later step. Therefore, the above description may be referred to for the insulating material and the conductive material used for these.
  • the insulating film and the conductive film can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the top layer in FIG. 14B is the insulator 118 for convenience as the top layer of the three-dimensional memory cell array, it is not limited to this.
  • an insulating film, a conductive film, a semiconductor film, or the like may be provided as appropriate depending on a circuit configuration or the like.
  • the insulator 130A needs to be selectively etched with respect to the insulator 118A, the insulator 116A, and the insulator 112A in a process described later. Therefore, in the etching process, the etching rate of the insulator 130A is preferably significantly higher than the etching rates of the insulator 118A, the insulator 116A, and the insulator 112A. When the etching rate of the insulator 118A, the insulator 116A, and the insulator 112A is 1, the etching rate of the insulator 130A is preferably 5 or more, more preferably 10 or more.
  • the insulating material used for the insulator 130A, the insulator 118A, the insulator 116A, and the insulator 112A is preferably selected as appropriate in accordance with the etching conditions and the like so as to satisfy the above etching rate.
  • the ends of the conductor 122A and the conductor 114A extending in the y-axis direction into a stepped shape.
  • the stepped portions of the conductor 122 and the conductor 114 serve as a contact portion with a wiring connected to the driver circuit.
  • the conductor 122 and the conductor 114 can easily make contact with the plug connected to the wiring.
  • the stack including the insulator 118A, the conductor 122A, the insulator 116A, the insulator 130A, the insulator 112A, and the conductor 114A is cut using a mask so that the insulator 118B, the conductor 122B, A stacked body including the insulator 116B, the insulator 130B, the insulator 112B, and the conductor 114B is formed (see FIGS. 15A and 15B).
  • the stacked body including the insulator 118B, the conductor 122B, the insulator 116B, the insulator 130B, the insulator 112B, and the conductor 114B is divided by a third opening in which the insulator 138 is embedded in a later step.
  • the third opening is a groove-shaped opening extending in the y-axis direction. Therefore, the insulator 118B, the conductor 122B, the insulator 116B, the insulator 130B, the insulator 112B, and the conductor 114B have a plate shape extending in the y-axis direction.
  • an anisotropic etching process such as a dry etching process may be performed.
  • an insulator 138 is formed so as to fill a third opening between the stacked body including the insulator 118B, the conductor 122B, the insulator 116B, the insulator 130B, the insulator 112B, and the conductor 114B ( (See FIGS. 16A and 16B).
  • the insulator 138 can be formed by a CVD method or an ALD method. In particular, it is preferable to use the ALD method because a film having a uniform thickness can be formed even for a groove or opening having a large aspect ratio.
  • the insulator 138 may be formed by combining the ALD method and the CVD method.
  • the insulator 138 is preferably planarized using a CMP method or a reflow method. In the case of performing planarization treatment using a CMP method, the insulator 138 may be polished until the surface of the insulator 118B is exposed. Alternatively, the insulator 118B and the insulator 138 may be polished together.
  • a vertical hole-shaped opening is formed in the stacked body including the insulator 118B, the conductor 122B, the insulator 116B, the insulator 130B, the insulator 112B, and the conductor 114B using a mask, so that the insulator 118C and the conductor A stacked body including the body 122C, the insulator 116C, the insulator 130C, the insulator 112C, and the conductor 114C is formed (see FIGS. 17A and 17B).
  • a stacked body including the insulator 118C, the conductor 122C, the insulator 116C, the insulator 130C, the insulator 112C, and the conductor 114C has a second opening in which the conductor 120 is embedded in a later step.
  • an anisotropic etching process such as a dry etching process may be performed.
  • the surfaces of the conductor 114C and the conductor 122C facing the second opening are oxidized to form the insulator 126 on the side surface of the conductor 114C and the insulator 128 on the side surface of the conductor 122C (FIG. 18 ( A) (see B)).
  • the insulator 126 and the insulator 128 may be formed by heat treatment in an atmosphere containing oxygen, for example.
  • the rate at which the insulator 126 and the insulator 128 are formed can be made different, and the thickness of the insulator 126 can be increased.
  • an etching process may be performed to selectively remove the conductor 122C.
  • the etching rates of the conductor 114C and the conductor 122C are made different so that the side surface of the conductor 122C is positioned closer to the A1 side than the side surface of the conductor 114C. Can be made.
  • isotropic etching is performed to selectively remove the insulator 130C provided in the layer 140, thereby forming the insulator 130 (FIGS. 19A and 19B).
  • isotropic etching for example, wet etching or etching using a reactive gas may be used.
  • the substrate is not intentionally biased to increase the isotropy of etching.
  • the reactivity of the etching gas may be improved by increasing the temperature of the reactive gas or converting the reactive gas into plasma.
  • the etching rate of the insulator 130C is preferably significantly higher than the etching rates of the insulator 118C, the insulator 116C, the insulator 112C, and the insulator 138.
  • the etching rate of the insulator 118C, the insulator 116C, the insulator 112C, and the insulator 138 is 1, the etching rate of the insulator 130C is preferably 5 or more, more preferably 10 or more. Therefore, etching conditions may be selected as appropriate so as to satisfy the above etching rate.
  • the insulator 130C is formed using silicon nitride and the insulator 118C, the insulator 116C, the insulator 112C, and the insulator 138 are formed using silicon oxide, wet etching using a phosphoric acid aqueous solution may be performed. .
  • the top surface shape of the etching region of the insulator 130 in the layer 140 may be a substantially circular shape as cut by the insulator 138.
  • the oxide 106A is formed in the opening formed in the stack including the insulator 118C, the conductor 122C, the insulator 116C, the insulator 130, the insulator 112C, and the conductor 114C (FIG. 20A). (See (B)).
  • the oxide 106A can be formed by a CVD method or an ALD method. In particular, it is preferable to use the ALD method because a film having a uniform thickness can be formed even for a groove or opening having a large aspect ratio.
  • the oxide 106A may be formed by a combination of the ALD method and the CVD method.
  • the MOCVD method or the MCVD method may be used.
  • the oxide films 106A may be formed using the same film formation apparatus or different film formation apparatuses.
  • the oxide 106A is formed in a region surrounded by the insulator 130 and the insulator 138. Accordingly, in each layer 140, the oxide 106A is formed in an island shape, and the oxides 106A can be prevented from contacting each other.
  • the oxide 106A formed on the uppermost surface of the memory cell array is preferably removed by using a CMP method or the like.
  • the oxide 106A formed in the second opening is selectively removed to form the oxide 106B (see FIGS. 21A and 21B).
  • the oxide 106B is divided into the layers 140.
  • an anisotropic etching process such as a dry etching process may be performed.
  • the conductor 120 is placed in the second opening formed in the stack including the insulator 118C, the conductor 122C, the insulator 116C, the insulator 130, the oxide 106B, the insulator 112C, and the conductor 114C. It forms (refer FIG. 22 (A) (B)).
  • the conductor 120 can be formed using a CVD method or an ALD method. In particular, it is preferable to use the ALD method because a film having a uniform thickness can be formed even for a groove or opening having a large aspect ratio.
  • the conductor 120 may be formed by combining the ALD method and the CVD method. In the case of using the CVD method, the MOCVD method or the MCVD method may be used.
  • the bottom of the conductor 120 is electrically connected to the region 172c of the transistor 62 as shown in FIG.
  • the oxide 106 ⁇ / b> B is in contact with the side surface so as to surround the conductor 120.
  • a metal element contained in the conductor 120 is added in the vicinity of the region of the oxide 106B in contact with the conductor 120, the resistance of the region of the oxide 106B is reduced, and the region 109b may be formed.
  • the metal element contained in the conductor 120 can be added to the oxide 106, so that the region 109b can be formed more reliably.
  • the conductivity of the conductor 120 is sufficiently increased even when the region 109b is formed by heat treatment. Can be held in.
  • a vertical hole-shaped opening is formed in the stacked body including the insulator 118C, the conductor 122C, the insulator 116C, the insulator 130, the oxide 106B, the insulator 112C, and the conductor 114C by using a mask.
  • a stacked body including the body 118, the conductor 122, the insulator 116, the insulator 130, the insulator 112, and the conductor 114 is formed (see FIGS. 23A and 23B).
  • a first opening in which the insulator 132 and the oxide 134 are embedded is formed in a later step.
  • an anisotropic etching process such as a dry etching process may be performed.
  • the surfaces of the conductor 114 and the conductor 122 facing the first opening are oxidized to form the insulator 127 on the side surface of the conductor 114 and the insulator 129 on the side surface of the conductor 122 (FIG. 23 ( A) (see B)).
  • the insulator 127 and the insulator 129 may be formed by heat treatment in an atmosphere containing oxygen.
  • the speed at which the insulator 127 and the insulator 129 are formed can be made different, and the thickness of the insulator 127 can be increased.
  • an etching process may be performed to selectively remove the conductor 114.
  • the etching rates of the conductor 114 and the conductor 122 are made different so that the side surface of the conductor 114 is positioned closer to the A2 side than the side surface of the conductor 122. Can be made.
  • the insulator 132A is formed in the first opening formed in the stacked body including the insulator 118, the conductor 122, the insulator 116, the insulator 130, the insulator 112, and the conductor 114 (See FIGS. 24A and 24B).
  • the insulator 132A becomes the insulator 132 in a later step, the insulator described in this embodiment may be used.
  • the insulator 132A can be formed by a CVD method or an ALD method. In particular, it is preferable to use the ALD method because a film having a uniform thickness can be formed even for a groove or opening having a large aspect ratio.
  • the insulator 132A may be formed by combining the ALD method and the CVD method.
  • the insulator 132A is provided in a cylindrical shape in contact with the inside of the first opening and having a space inside.
  • the insulator 132A is not necessarily an insulator immediately after film formation.
  • a metal film of aluminum, ruthenium, titanium, tantalum, chromium, tungsten, or the like is formed with a thin film thickness, and oxygen is supplied to the metal film by heat treatment to form an insulating metal oxide film.
  • the insulator 132A may be used.
  • the thickness of the metal film is, for example, not less than 0.5 nm and not more than 5 nm, preferably not less than 1 nm and not more than 2 nm.
  • the heat treatment may be performed once in an atmosphere containing nitrogen and then the heat treatment may be performed in an atmosphere containing oxygen.
  • the oxide 106 is in contact with the side surface so as to surround the periphery of the metal film to be the insulator 132A. Therefore, in parallel with the formation of the insulator 132A, a metal element contained in the metal film to be the insulator 132A is added in the vicinity of the region in contact with the metal film to be the insulator 132A of the oxide 106. Accordingly, the resistance of the region of the oxide 106 is reduced, and the region 109a is formed (see FIGS. 24A and 24B).
  • the insulator 132A formed at the bottom of the first opening is selectively removed to form the insulator 132 (see FIGS. 25A and 25B).
  • anisotropic etching is preferably used for removal of the insulator 132A.
  • the insulator 132A over the insulator 118, the insulator 138, and the like is also removed, the insulator 132 is provided only on the side wall of the first opening.
  • an oxide 134 is formed in a first opening formed in the stack including the insulator 118, the conductor 122, the insulator 116, the insulator 130, the insulator 112, and the conductor 114 (see FIG. 26 (A) (B)).
  • the oxide 134 the oxide described in this embodiment may be used.
  • the oxide 134 can be formed by a CVD method, an ALD method, or a sputtering method. In particular, it is preferable to use the ALD method because a film having a uniform thickness can be formed even for a groove or opening having a large aspect ratio.
  • the oxide 134 may be formed by a combination of the ALD method and the CVD method. In the case of using the CVD method, the MOCVD method or the MCVD method may be used. In the case of using the oxide 134 as a stacked film, the oxide film 134 may be formed using the same film formation apparatus or different film formation apparatuses.
  • the bottom of the oxide 134 is electrically connected to the region 172a of the transistor 61 as shown in FIG.
  • the oxide 134 formed on the uppermost surface of the memory cell array is preferably removed by using a CMP method or the like.
  • the memory cell array By manufacturing the memory cell array in this way, a plurality of layers of memory cells 10 can be manufactured in a lump without forming a pattern for manufacturing the memory cells 10 for each layer. Further, when a memory cell array is manufactured by the above method, even if the number of layers of the memory cell 10 is increased, the number of pattern formation and etching processes of the memory cell 10 is not increased. In this manner, the process of manufacturing the memory cell array can be shortened, so that a highly productive semiconductor device can be provided.
  • the above configuration it is possible to provide a three-dimensional memory cell array in which the memory cells 10 are stacked in a direction perpendicular to the upper surface of the substrate.
  • the storage capacity per unit area can be increased according to the number of stacked layers.
  • the memory cell includes two transistors and one capacitor, and has a relatively large number of elements.
  • the structure of the semiconductor device described in this embodiment is an example, and the present invention is not limited to the number and arrangement of circuit elements and wirings illustrated in the drawings and the like according to this embodiment. .
  • the number and arrangement of circuit elements and wirings included in the semiconductor device according to this embodiment can be set as appropriate in accordance with a circuit configuration and a driving method.
  • the semiconductor device described in the above embodiment is, for example, a storage device of various electronic devices (for example, an information terminal, a computer, a smartphone, an electronic book terminal, a digital camera (including a video camera), a recording / playback device, a navigation system, and the like).
  • the computer includes a tablet computer, a notebook computer, a desktop computer, and a large computer such as a server system.
  • the semiconductor device described in any of the above embodiments is applied to various types of removable storage devices such as a memory card (for example, an SD card), a USB memory, and an SSD (solid state drive).
  • FIG. 27 schematically shows some configuration examples of the removable storage device.
  • the semiconductor device described in any of the above embodiments is processed into a packaged memory chip and used for various storage devices and removable memories.
  • FIG. 27A is a schematic diagram of a USB memory.
  • the USB memory 1100 includes a housing 1101, a cap 1102, a USB connector 1103, and a substrate 1104.
  • the substrate 1104 is housed in the housing 1101.
  • a memory chip 1105 and a controller chip 1106 are attached to the substrate 1104.
  • the semiconductor device described in any of the above embodiments can be incorporated in the memory chip 1105 or the like of the substrate 1104.
  • FIG. 27 (B) is a schematic diagram of the appearance of the SD card
  • FIG. 27 (C) is a schematic diagram of the internal structure of the SD card.
  • the SD card 1110 includes a housing 1111, a connector 1112, and a substrate 1113.
  • the substrate 1113 is housed in the housing 1111.
  • a memory chip 1114 and a controller chip 1115 are attached to the substrate 1113.
  • a wireless chip having a wireless communication function may be provided on the substrate 1113.
  • data can be read from and written to the memory chip 1114 by wireless communication between the host device and the SD card 1110.
  • the semiconductor device described in any of the above embodiments can be incorporated in the memory chip 1114 of the substrate 1113 or the like.
  • FIG. 27D is a schematic diagram of the external appearance of the SSD
  • FIG. 27E is a schematic diagram of the internal structure of the SSD.
  • the SSD 1150 includes a housing 1151, a connector 1152, and a substrate 1153.
  • the substrate 1153 is housed in the housing 1151.
  • a memory chip 1154, a memory chip 1155, and a controller chip 1156 are attached to the substrate 1153.
  • the memory chip 1155 is a work memory of the controller chip 1156.
  • a DRAM chip may be used.
  • the semiconductor device described in any of the above embodiments can be incorporated in the memory chip 1154 or the like of the substrate 1153.
  • FIG. 28 is a block diagram illustrating a configuration example of the AI system 4041.
  • the AI system 4041 includes a calculation unit 4010, a control unit 4020, and an input / output unit 4030.
  • the calculation unit 4010 includes an analog calculation circuit 4011, a DOSRAM 4012, a NOSRAM 4013, an FPGA 4014, and a 3D-NAND 4015.
  • DOSRAM (registered trademark) is an abbreviation of “Dynamic Oxide Semiconductor RAM” and refers to a RAM having 1T (transistor) 1C (capacitance) type memory cells.
  • NOSRAM Nonvolatile Oxide Semiconductor RAM
  • DOSRAM Nonvolatile Oxide Semiconductor RAM
  • DOSRAM volatile Oxide Semiconductor RAM
  • the control unit 4020 includes a CPU (Central Processing Unit) 4021, a GPU (Graphics Processing Unit) 4022, a PLL (Phase Locked Loop) 4023, and a SRAM (Static Random Access MemoryPROM 40 Memory, Memory Memory 4024).
  • the input / output unit 4030 includes an external storage control circuit 4031, an audio codec 4032, a video codec 4033, a general-purpose input / output module 4034, and a communication module 4035.
  • the calculation unit 4010 can execute learning or inference using a neural network.
  • the analog operation circuit 4011 has an A / D (analog / digital) conversion circuit, a D / A (digital / analog) conversion circuit, and a product-sum operation circuit.
  • the analog arithmetic circuit 4011 is preferably formed using an OS transistor.
  • An analog operation circuit 4011 using an OS transistor has an analog memory, and can perform a product-sum operation necessary for learning or inference with low power consumption.
  • the DOSRAM 4012 is a DRAM formed using an OS transistor, and the DOSRAM 4012 is a memory that temporarily stores digital data sent from the CPU 4021.
  • the DOSRAM 4012 includes a memory cell including an OS transistor and a reading circuit portion including a Si transistor. Since the memory cell and the reading circuit portion can be provided in different stacked layers, the DOSRAM 4012 can reduce the entire circuit area.
  • Calculating using a neural network may have over 1000 input data.
  • the SRAM has a limited circuit area and has a small storage capacity, so the input data must be stored in small portions.
  • the DOSRAM 4012 can arrange memory cells highly integrated even with a limited circuit area, and has a larger storage capacity than an SRAM. Therefore, the DOSRAM 4012 can store the input data efficiently.
  • NOSRAM 4013 is a non-volatile memory using an OS transistor.
  • the NOSRAM 4013 consumes less power when writing data than other non-volatile memories such as flash memory, ReRAM (Resistive Random Access Memory), and MRAM (Magnetorescent Random Access Memory). Further, unlike the flash memory and the ReRAM, the element is not deteriorated when data is written, and the number of times data can be written is not limited.
  • the NOSRAM 4013 can store multi-value data of 2 bits or more in addition to 1-bit binary data.
  • the NOSRAM 4013 stores multi-value data, thereby reducing the memory cell area per bit.
  • the NOSRAM 4013 can store analog data in addition to digital data. Therefore, the analog arithmetic circuit 4011 can also use the NOSRAM 4013 as an analog memory. Since the NOSRAM 4013 can store analog data as it is, no D / A conversion circuit or A / D conversion circuit is required. Therefore, the NOSRAM 4013 can reduce the area of the peripheral circuit.
  • the analog data refers to data having a resolution of 3 bits (8 values) or more.
  • the multi-value data described above may be included in the analog data.
  • Data and parameters used for the calculation of the neural network can be temporarily stored in the NOSRAM 4013.
  • the data and parameters may be stored in the memory provided outside the AI system 4041 via the CPU 4021.
  • the data and parameters provided by the internal NOSRAM 4013 are faster and consume less power. Can be stored. Further, since the bit line of the NOSRAM 4013 can be made longer than that of the DOSRAM 4012, the storage capacity can be increased.
  • the FPGA 4014 is an FPGA (OS-FPGA) using an OS transistor.
  • the AI system 4041 uses an FPGA 4014, which will be described later, a deep neural network (DNN), a convolutional neural network (CNN), a recursive neural network (RNN), a self-encoder, a deep Boltzmann machine (DBM), a deep belief.
  • DNN deep neural network
  • CNN convolutional neural network
  • RNN recursive neural network
  • DBM deep Boltzmann machine
  • the connection of a neural network such as a network (DBN) can be configured by hardware. By configuring the above-mentioned neural network connection with hardware, it can be executed at higher speed.
  • the OS-FPGA can reduce the area of the memory compared to the FPGA configured with SRAM. Therefore, even if a context switching function is added, the area increase is small.
  • the OS-FPGA can transmit data and parameters at high speed by boosting.
  • 3D-NAND 4015 is a non-volatile memory using an OS transistor.
  • the 3D-NAND 4015 is a highly integrated memory and has a large storage capacity per unit area.
  • the 3D-NAND 4015 can store multi-value data of 2 bits or more in addition to 1-bit binary data.
  • the 3D-NAND 4015 stores multi-value data, so that the memory cell area per bit can be further reduced.
  • the semiconductor device described in the above embodiment can be used. Accordingly, the area occupied by the memory cells can be reduced, so that the semiconductor device including the memory circuit according to this embodiment can be further highly integrated. Therefore, the storage capacity per unit area of the storage device according to this embodiment can be increased.
  • the analog arithmetic circuit 4011, the DOSRAM 4012, the NOSRAM 4013, and the FPGA 4014 can be provided on one die (chip). Therefore, the AI system 4041 can execute neural network calculations at high speed and with low power consumption.
  • the analog arithmetic circuit 4011, the DOSRAM 4012, the NOSRAM 4013, and the FPGA 4014 can be manufactured through the same manufacturing process. Therefore, the AI system 4041 can be manufactured at low cost.
  • the arithmetic unit 4010 need not have all of the DOSRAM 4012, the NOSRAM 4013, and the FPGA 4014.
  • One or more of the DOSRAM 4012, the NOSRAM 4013, and the FPGA 4014 may be selected and provided depending on the problem that the AI system 4041 wants to solve.
  • the AI system 4041 includes a deep neural network (DNN), a convolutional neural network (CNN), a recursive neural network (RNN), a self-encoder, a deep Boltzmann machine (DBM), a deep belief network (DBM). DBN) etc. can be performed.
  • the PROM 4025 can store a program for executing at least one of these methods. Also, a part or all of the program may be stored in the NOSRAM 4013.
  • the AI system 4041 preferably includes a GPU 4022.
  • the AI system 4041 can execute a product-sum operation that is rate-limiting among the product-sum operations used in learning and inference by the arithmetic unit 4010, and can execute other product-sum operations by the GPU 4022. By doing so, learning and inference can be performed at high speed.
  • the power supply circuit 4027 not only generates a low power supply potential for a logic circuit but also generates a potential for analog operation.
  • the power supply circuit 4027 may use an OS memory.
  • the power supply circuit 4027 can reduce power consumption by storing the reference potential in the OS memory.
  • the PMU 4028 has a function of temporarily turning off the power supply of the AI system 4041.
  • CPU 4021 and GPU 4022 preferably have OS memory as a register. Since the CPU 4021 and the GPU 4022 have the OS memory, even if the power supply is turned off, the data (logical value) can be continuously held in the OS memory. As a result, the AI system 4041 can save power.
  • the PLL 4023 has a function of generating a clock.
  • the AI system 4041 operates based on the clock generated by the PLL 4023.
  • the PLL 4023 preferably has an OS memory. Since the PLL 4023 has an OS memory, it can hold an analog potential for controlling the clock oscillation period.
  • the AI system 4041 may store data in an external memory such as a DRAM. Therefore, the AI system 4041 preferably includes a memory controller 4026 that functions as an interface with an external DRAM.
  • the memory controller 4026 is preferably arranged near the CPU 4021 or the GPU 4022. By doing so, data can be exchanged at high speed.
  • Part or all of the circuit shown in the control unit 4020 can be formed on the same die as the arithmetic unit 4010. By doing so, the AI system 4041 can execute the calculation of the neural network at high speed and with low power consumption.
  • the AI system 4041 preferably includes an external storage control circuit 4031 that functions as an interface with an external storage device.
  • the AI system 4041 has an audio codec 4032 and a video codec 4033.
  • the audio codec 4032 performs encoding (encoding) and decoding (decoding) of audio data
  • the video codec 4033 encodes and decodes video data.
  • the AI system 4041 can perform learning or inference using data obtained from an external sensor. Therefore, the AI system 4041 has a general-purpose input / output module 4034.
  • the general-purpose input / output module 4034 includes, for example, USB (Universal Serial Bus) and I2C (Inter-Integrated Circuit).
  • the AI system 4041 can perform learning or inference using data obtained via the Internet. Therefore, the AI system 4041 preferably includes a communication module 4035.
  • the analog arithmetic circuit 4011 may use a multi-value flash memory as an analog memory.
  • the flash memory has a limited number of rewritable times.
  • it is very difficult to form a multi-level flash memory in an embedded manner an arithmetic circuit and a memory are formed on the same die.
  • the analog arithmetic circuit 4011 may use ReRAM as an analog memory.
  • ReRAM has a limited number of rewritable times and has a problem in terms of storage accuracy.
  • circuit design for separating data writing and reading becomes complicated.
  • analog arithmetic circuit 4011 may use MRAM as an analog memory.
  • MRAM has a low resistance change rate and has a problem in terms of storage accuracy.
  • the analog arithmetic circuit 4011 preferably uses an OS memory as an analog memory.
  • FIG. 29A shows an AI system 4041A in which the AI systems 4041 described in FIG. 28 are arranged in parallel and signals can be transmitted and received between the systems via a bus line.
  • the AI system 4041A illustrated in FIG. 29A includes a plurality of AI systems 4041_1 to 4041_n (n is a natural number of 2 or more).
  • the AI systems 4041_1 to 4041_n are connected to each other via a bus line 4098.
  • FIG. 29B shows an AI system 4041B in which the AI system 4041 described in FIG. 28 is arranged in parallel as in FIG. 29A, and signals can be transmitted and received between systems via a network. is there.
  • the AI system 4041B illustrated in FIG. 29B includes a plurality of AI systems 4041_1 to 4041_n.
  • the AI systems 4041_1 to 4041_n are connected to each other via a network 4099.
  • the network 4099 may have a configuration in which a communication module is provided in each of the AI system 4041_1 to the AI system 4041_n to perform wireless or wired communication.
  • the communication module can communicate via an antenna.
  • the Internet Intranet, Extranet, PAN (Personal Area Network), LAN (Local Area Network), MAN (Campure Area Network, MAN (MetropoliAwareNetwork), MAN (MetropoliANetwork), which are the foundations of the World Wide Web (WWW).
  • Each AI system can be connected to a computer network such as Network) or GAN (Global Area Network) to perform communication.
  • LTE Long Term Evolution
  • GSM Global System for Mobile Communication: registered trademark
  • EDGE Enhanced Data Rates for GSM Evolvement, CDMA Emulsion, CDMA Emulsion
  • Communication standards such as W-CDMA (registered trademark), or specifications standardized by IEEE such as Wi-Fi (registered trademark), Bluetooth (registered trademark), ZigBee (registered trademark) can be used.
  • an analog signal obtained by an external sensor or the like can be processed by a separate AI system.
  • information such as electroencephalogram, pulse, blood pressure, body temperature, etc., such as biological information
  • various sensors such as an electroencephalogram sensor, a pulse wave sensor, a blood pressure sensor, and a temperature sensor
  • analog signals can be processed by separate AI systems. it can.
  • signal processing or learning in each separate AI system the amount of information processing per AI system can be reduced. Therefore, signal processing or learning can be performed with a smaller amount of calculation. As a result, recognition accuracy can be increased. From the information obtained by each AI system, it can be expected that changes in biological information that change in a complex manner can be instantaneously and integratedly grasped.
  • the AI system described in the above embodiment integrates a digital processing circuit composed of Si transistors such as a CPU, an analog arithmetic circuit using OS transistors, and OS memories such as OS-FPGA, DOSRAM, and NOSRAM into one die. be able to.
  • FIG. 30 shows an example of an IC incorporating an AI system.
  • An AI system IC 7000 illustrated in FIG. 30 includes a lead 7001 and a circuit portion 7003.
  • the AI system IC 7000 is mounted on a printed circuit board 7002, for example.
  • a plurality of such IC chips are combined and each is electrically connected on the printed circuit board 7002 to complete a substrate on which electronic components are mounted (a mounting substrate 7004).
  • the circuit portion 7003 is provided with the various circuits described in the above embodiment in one die.
  • the circuit portion 7003 has a stacked structure and is roughly classified into a Si transistor layer 7031, a wiring layer 7032, and an OS transistor layer 7033. Since the OS transistor layer 7033 can be stacked over the Si transistor layer 7031, the AI system IC 7000 can be easily downsized.
  • QFP Quad Flat Package
  • a digital processing circuit such as a CPU, an analog arithmetic circuit using an OS transistor, and OS memories such as OS-FPGA and DOSRAM and NOSRAM can all be formed in the Si transistor layer 7031, the wiring layer 7032, and the OS transistor layer 7033. it can. That is, the elements constituting the AI system can be formed by the same manufacturing process. Therefore, the IC shown in this embodiment mode does not need to increase the manufacturing process even if the number of elements constituting the IC is increased, and the AI system can be incorporated at low cost.
  • FIG. 31 to FIG. 33 illustrate specific examples of electronic devices using a semiconductor device according to one embodiment of the present invention.
  • a robot 2100 illustrated in FIG. 31A includes an arithmetic device 2110, an illuminance sensor 2101, a microphone 2102, an upper camera 2103, a speaker 2104, a display 2105, a lower camera 2106, an obstacle sensor 2107, and a moving mechanism 2108.
  • the microphone 2102 has a function of detecting a user's speaking voice and environmental sound.
  • the speaker 2104 has a function of emitting sound.
  • the robot 2100 can communicate with the user using the microphone 2102 and the speaker 2104.
  • the display 2105 has a function of displaying various information.
  • the robot 2100 can display information desired by the user on the display 2105.
  • the display 2105 may be equipped with a touch panel.
  • the upper camera 2103 and the lower camera 2106 have a function of imaging the surroundings of the robot 2100.
  • the obstacle sensor 2107 can detect the presence or absence of an obstacle in the traveling direction when the robot 2100 moves forward using the moving mechanism 2108.
  • the robot 2100 can recognize the surrounding environment using the upper camera 2103, the lower camera 2106, and the obstacle sensor 2107, and can move safely.
  • a flying object 2120 shown in FIG. 31B includes a calculation device 2121, a propeller 2123, and a camera 2122, and has a function of flying autonomously.
  • the semiconductor device can be used for the arithmetic device 2121 and the camera 2122.
  • FIG. 31C is an external view showing an example of an automobile.
  • the automobile 2980 has a camera 2981 and the like.
  • the automobile 2980 includes various sensors such as an infrared radar, a millimeter wave radar, and a laser radar.
  • the automobile 2980 can analyze an image taken by the camera 2981, determine surrounding traffic conditions such as the presence or absence of a pedestrian, and perform automatic driving.
  • FIG. 31D illustrates a situation in which the portable electronic device 2130 performs simultaneous interpretation in communication between a plurality of people who speak in different languages.
  • the portable electronic device 2130 includes a microphone, a speaker, and the like, and has a function of recognizing a user's speaking voice and translating it into a language spoken by the other party.
  • the user uses a portable microphone 2131.
  • the portable microphone 2131 has a wireless communication function and a function of transmitting detected sound to the portable electronic device 2130.
  • FIG. 32A is a schematic cross-sectional view showing an example of a pacemaker.
  • the pacemaker body 5300 includes at least batteries 5301a and 5301b, a regulator, a control circuit, an antenna 5304, a wire 5302 to the right atrium, and a wire 5303 to the right ventricle.
  • the pacemaker body 5300 is placed in the body by surgery, and two wires pass through the human subclavian vein 5305 and superior vena cava 5306, one wire tip is placed in the right ventricle and the other wire tip is placed in the right atrium. To be.
  • the antenna 5304 can receive power from the antenna 5304, and the power is charged in a plurality of batteries 5301a and 5301b, so that the pacemaker replacement frequency can be reduced. Since the pacemaker body 5300 has a plurality of batteries, it is highly safe, and even if one of the pacemakers breaks down, the other can function, and thus functions as an auxiliary power source.
  • an antenna that can transmit physiological signals may be provided.
  • physiological signals such as a pulse, a respiratory rate, a heart rate, and a body temperature can be confirmed by an external monitor device.
  • a system for monitoring cardiac activity may be configured.
  • the 32B is attached to a human body using an adhesive pad or the like.
  • the sensor 5900 gives a signal to the electrode 5931 or the like attached to the human body via the wiring 5932 to acquire biological information such as a heart rate and an electrocardiogram.
  • the acquired information is transmitted as a wireless signal to a terminal such as a reader.
  • FIG. 33 is a schematic diagram showing an example of a cleaning robot.
  • the cleaning robot 5100 includes a display 5101 disposed on the top surface, a plurality of cameras 5102 disposed on the side surface, brushes 5103, and operation buttons 5104. Although not shown, the lower surface of the cleaning robot 5100 is provided with a tire, a suction port, and the like. In addition, the cleaning robot 5100 includes various sensors such as an infrared sensor, an ultrasonic sensor, an acceleration sensor, a piezo sensor, an optical sensor, and a gyro sensor. Moreover, the cleaning robot 5100 includes a wireless communication unit.
  • the cleaning robot 5100 is self-propelled, can detect the dust 5120, and can suck the dust from the suction port provided on the lower surface.
  • the cleaning robot 5100 can analyze the image taken by the camera 5102 and determine whether there is an obstacle such as a wall, furniture, or a step. In addition, when an object that is likely to be entangled with the brush 5103 such as wiring is detected by image analysis, the rotation of the brush 5103 can be stopped.
  • the display 5101 can display the remaining amount of the battery, the amount of dust sucked, and the like.
  • the route on which the cleaning robot 5100 has traveled may be displayed on the display 5101.
  • the display 5101 may be a touch panel, and the operation buttons 5104 may be provided on the display 5101.
  • the cleaning robot 5100 can communicate with a portable electronic device 5140 such as a smartphone.
  • An image captured by the camera 5102 can be displayed on the portable electronic device 5140. Therefore, the owner of the cleaning robot 5100 can know the state of the room even when away from home.
  • the display on the display 5101 can be confirmed with a portable electronic device such as a smartphone.
  • a memory device using the semiconductor device of one embodiment of the present invention can hold the above-described control information of an electronic device, a control program, and the like for a long time.
  • a highly reliable electronic device can be realized.
  • an IC in which the AI system is incorporated can be used in the arithmetic device of the electronic device described above. Accordingly, the electronic device described in this embodiment can perform an accurate operation according to the situation with low power consumption by using the AI system.

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Abstract

要約書 単位面積あたりの記憶容量の大きい半導体装置を提供する。 メモリセルを有する半導体装置であって、 メモリセルは、 第１の導電体と、 第１の導電体上の第１の 絶縁体と、 第１の絶縁体上の、 第１の領域、 第２の領域、 および第１の領域と第２の領域との間に配 置された第３の領域を有する第１の酸化物と、 第１の酸化物上の第２の絶縁体と、 第２の絶縁体上の 第２の導電体と、 第１の領域の側面に接して配置された第３の絶縁体と、 第１の領域の側面に、 第３ の絶縁体を介して配置された第２の酸化物と、 を有し、 第１の領域は、 第１の導電体と重畳する領域 を有し、 第３の領域は、 第２の導電体と重畳する領域を有し、 第１の領域および第２の領域は、 第３ の領域よりも低抵抗である。

Description

半導体装置及び半導体装置の駆動方法
　本発明は、例えば、トランジスタおよび半導体装置に関する。または、本発明は、例えば、トランジスタおよび半導体装置の製造方法に関する。または、本発明は、例えば、表示装置、発光装置、照明装置、蓄電装置、記憶装置、プロセッサ、電子機器に関する。または、表示装置、液晶表示装置、発光装置、記憶装置、電子機器の製造方法に関する。または、表示装置、液晶表示装置、発光装置、記憶装置、電子機器の駆動方法に関する。
　なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
　なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、発光装置、照明装置、電気光学装置、記憶装置、半導体回路および電子機器は、半導体装置を有する場合がある。
　シリコン（Ｓｉ）を半導体層に用いたトランジスタと、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＯＳ）を半導体層に用いたトランジスタ（以下、ＯＳトランジスタと呼ぶ）と、を組み合わせてデータの読み出しと書き込みを可能にした半導体装置が注目されている（特許文献１参照）。
　また、近年、扱われるデータ量の増大に伴って、より大きな記憶容量を有する半導体装置が求められている。単位面積あたりの記憶容量を増加させるためには、メモリセルを積層して形成することが有効である（特許文献２、３参照）。メモリセルを積層して設けることにより、単位面積あたりの記憶容量をメモリセルの積層数に応じて増加させることができる。
特開２０１１−１１９６７４ 特開２０１１−６６４１７ 特開２０１６−２２５６１３
　単位面積あたりの記憶容量の大きい半導体装置を提供することを課題の一とする。または、メモリセルを積層した新規な構造の半導体装置を提供することを課題の一とする。または、新規な構造の半導体装置の駆動方法を提供することを課題の一とする。または、生産性の高い半導体装置を提供することを課題の一とする。
　または、上記いずれかの半導体装置を有するモジュールを提供することを課題の一とする。または、上記いずれかの半導体装置、または該モジュールを有する電子機器を提供することを課題の一とする。または、新規な半導体装置を提供することを課題の一とする。または、新規なモジュールを提供することを課題の一とする。または、新規な電子機器を提供することを課題の一とする。
　なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
　本発明の一態様は、メモリセルを有する半導体装置であって、メモリセルは、第１の導電体と、第１の導電体上の第１の絶縁体と、第１の絶縁体上の、第１の領域、第２の領域、および第１の領域と第２の領域との間に配置された第３の領域を有する第１の酸化物と、第１の酸化物上の第２の絶縁体と、第２の絶縁体上の第２の導電体と、第１の領域の側面に接して配置された第３の絶縁体と、第１の領域の側面に、第３の絶縁体を介して配置された第２の酸化物と、を有し、第１の領域は、第１の導電体と重畳する領域を有し、第３の領域は、第２の導電体と重畳する領域を有し、第１の領域、および第２の領域は、第３の領域よりも低抵抗である。
　本発明の一態様は、メモリセルを有する半導体装置であって、メモリセルは、第１の導電体と、第１の導電体上の第１の絶縁体と、第１の絶縁体上の、第１の領域、第２の領域、および第１の領域と第２の領域との間に配置された第３の領域を有する第１の酸化物と、第１の酸化物上の第２の絶縁体と、第２の絶縁体上の第２の導電体と、第１の領域の側面に接して配置された第３の絶縁体と、第１の領域の側面に、第３の絶縁体を介して配置された第２の酸化物と、を有し、第１の領域は、第１の導電体と重畳する領域を有し、第３の領域は、第２の導電体と重畳する領域を有し、第１の領域、および第２の領域は、第３の領域よりも低抵抗であり、第１の導電体、第１の絶縁体、および第１の領域は、容量素子として機能し、第１の酸化物、第２の絶縁体、および第２の導電体は、第１のトランジスタとして機能し、第２の酸化物、第３の絶縁体、および第１の領域は、第２のトランジスタとして機能する。
　上記構成において、第１の導電体、第２の導電体、第１の絶縁体、および第２の絶縁体は、開口を有し、第２の酸化物は、第３の絶縁体を介して、開口内に配置される。
　上記構成において、第１の酸化物、および第２の酸化物は、Ｉｎと、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を有する。
　上記構成において、半導体装置は、基体を有し、基体上に、複数のメモリセルを有する。
　上記構成において、半導体装置は、第４の絶縁体と、を有し、半導体装置は、基体が有する一の面に対して水平な方向に、ｍｈ個（ｍｈは２以上の整数）のメモリセルを有し、第４の絶縁体は、第１の絶縁体と、第２の絶縁体との間に配置され、第１の酸化物の側面と接し、ｍｈ個のメモリセルは、第４の絶縁体により、素子分離されている。
　上記構成において、半導体装置は、基体が有する一の面に対して垂直な方向に、ｍｖ個（ｍｖは２以上の整数）のメモリセルを有する。
　上記構成において、第２の酸化物は、ｍｖ個のメモリセルで共通して設けられる。
　単位面積あたりの記憶容量の大きい半導体装置を提供することができる。または、メモリセルを積層した新規な構造の半導体装置を提供することができる。または、新規な構造の半導体装置の駆動方法を提供することができる。または、生産性の高い半導体装置を提供することができる。
　または、上記いずれかの半導体装置を有するモジュールを提供することができる。または、上記いずれかの半導体装置、または該モジュールを有する電子機器を提供することができる。または、新規な半導体装置を提供することができる。または、新規なモジュールを提供することができる。または、新規な電子機器を提供することができる。
　なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
本発明の一態様に係る半導体装置を説明する回路図および断面図。 本発明の一態様に係る半導体装置を説明する回路図。 本発明の一態様に係る半導体装置を説明する回路図。 本発明の一態様に係る半導体装置を説明する回路図。 本発明の一態様に係る半導体装置を説明する回路図。 本発明の一態様に係る半導体装置の駆動方法を説明するタイミングチャート。 本発明の一態様に係る半導体装置を説明する模式図。 本発明の一態様に係る半導体装置を説明する断面図および平面図。 本発明の一態様に係る半導体装置を説明する平面図。 本発明の一態様に係る半導体装置を説明する断面図および平面図。 本発明の一態様に係る半導体装置を説明する平面図。 本発明の一態様に係る半導体装置を説明する平面図。 本発明の一態様に係る半導体装置を説明する断面図。 本発明の一態様に係る半導体装置の作製方法を説明する平面図および断面図。 本発明の一態様に係る半導体装置の作製方法を説明する平面図および断面図。 本発明の一態様に係る半導体装置の作製方法を説明する平面図および断面図。 本発明の一態様に係る半導体装置の作製方法を説明する平面図および断面図。 本発明の一態様に係る半導体装置の作製方法を説明する平面図および断面図。 本発明の一態様に係る半導体装置の作製方法を説明する平面図および断面図。 本発明の一態様に係る半導体装置の作製方法を説明する平面図および断面図。 本発明の一態様に係る半導体装置の作製方法を説明する平面図および断面図。 本発明の一態様に係る半導体装置の作製方法を説明する平面図および断面図。 本発明の一態様に係る半導体装置の作製方法を説明する平面図および断面図。 本発明の一態様に係る半導体装置の作製方法を説明する平面図および断面図。 本発明の一態様に係る半導体装置の作製方法を説明する平面図および断面図。 本発明の一態様に係る半導体装置の作製方法を説明する平面図および断面図。 本発明の一態様に係る記憶装置の模式図。 本発明の一態様に係るＡＩシステムの構成例を示すブロック図。 本発明の一態様に係るＡＩシステムの応用例を説明するブロック図。 本発明の一態様に係るＡＩシステムを組み込んだＩＣの構成例を示す斜視模式図。 本発明の一態様に係る電子機器を示す図。 本発明の一態様に係る電子機器を示す図。 本発明の一態様に係る電子機器を示す図。
　本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
　以下の実施の形態に示す構成は、実施の形態に示す他の構成に対して適宜、適用、組み合わせ、又は置き換えなどを行って、本発明の一態様とすることができる。
　なお、図において、大きさ、膜（層）の厚さ、または領域は、明瞭化のために誇張されている場合がある。
　なお、本明細書において、「膜」という表記と、「層」という表記と、を互いに入れ替えることが可能である。
　また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。一般的に、電位（電圧）は、相対的なものであり、基準の電位からの相対的な大きさによって決定される。したがって、「接地電位」などと記載されている場合であっても、電位が０Ｖであるとは限らない。例えば、回路で最も低い電位が、「接地電位」となる場合もある。または、回路で中間くらいの電位が、「接地電位」となる場合もある。その場合には、その電位を基準として、正の電位と負の電位が規定される。
　なお、第１、第２として付される序数詞は便宜的に用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書などに記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
　本明細書において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。
　なお、本明細書において、トランジスタのソースとは、活性層として機能する半導体膜の一部であるソース領域、或いは上記半導体膜に接続されたソース電極を意味する。同様に、トランジスタのドレインとは、上記半導体膜の一部であるドレイン領域、或いは上記半導体膜に接続されたドレイン電極を意味する。また、ゲートはゲート電極を意味する。
　トランジスタが有するソースとドレインは、トランジスタの導電型及び各端子に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレインと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子がドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替わる。
　本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電位差（ＶＧＳ）がしきい値電圧（Ｖｔｈ）よりも低い状態、ｐチャネル型トランジスタでは、ＶＧＳがＶｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ＶＧＳがＶｔｈよりも低いときのドレイン電流を言う場合がある。トランジスタのオフ電流は、ＶＧＳに依存する場合がある。従って、トランジスタのオフ電流が１０−２１Ａ以下である、とは、トランジスタのオフ電流が１０−２１Ａ以下となるＶＧＳの値が存在することを言う場合がある。
　また、トランジスタのオフ電流は、ドレインとソースの間の電位差（ＶＤＳ）に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合ＶＤＳの絶対値が０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶＤＳ、または、当該トランジスタが含まれる半導体装置等において使用されるＶＤＳにおけるオフ電流、を表す場合がある。
　なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」と言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体」と言い換えることができる場合がある。
　また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」としての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「導電体」と言い換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導体」と言い換えることができる場合がある。
　また、本明細書等において、「絶縁体」という用語を、絶縁膜または絶縁層と言い換えることができる。また、「導電体」という用語を、導電膜または導電層と言い換えることができる。また、「半導体」という用語を、半導体膜または半導体層と言い換えることができる。
　なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体にＤＯＳ（Ｄｅｎｓｉｔｙ　ｏｆ　Ｓｔａｔｅｓ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
　なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
　チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
　なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に形成されるチャネル形成領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際に形成されるチャネルの実効的なチャネル幅の方が大きくなる。
　ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
　そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが互いに重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ　Ｃｈａｎｎｅｌ　Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
　なお、トランジスタの電界効果移動度や、チャネル幅あたりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
　本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
　また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
　なお、本明細書等において、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多いものである。例えば、好ましくは酸素が５５原子％以上６５原子％以下、窒素が１原子％以上２０原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の濃度範囲で含まれるものをいう。また、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多いものである。例えば、好ましくは窒素が５５原子％以上６５原子％以下、酸素が１原子％以上２０原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の濃度範囲で含まれるものをいう。
　本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、ＯＳトランジスタと記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。
　また、本明細書等について、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３またはその近傍とは、原子数の総和に対して、Ｉｎが４の場合、Ｇａが１以上３以下（１≦Ｇａ≦３）であり、Ｚｎが２以上４．１以下（２≦Ｚｎ≦４．１）とする。また、Ｉｎ：Ｇａ：Ｚｎ＝５：１：６またはその近傍とは、原子数の総和に対して、Ｉｎが５の場合、Ｇａが０．１より大きく２以下（０．１＜Ｇａ≦２）であり、Ｚｎが５以上７以下（５≦Ｚｎ≦７）とする。また、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１またはその近傍とは、原子数の総和に対して、Ｉｎが１の場合、Ｇａが０．１より大きく２以下（０．１＜Ｇａ≦２）であり、Ｚｎが０．１より大きく２以下（０．１＜Ｚｎ≦２）とする。
（実施の形態１）
　本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成および動作について、図１乃至図６を参照して説明する。
〈メモリセル〉
　はじめに、後述する半導体装置のメモリセルの回路構成について、図１（Ａ）及び図１（Ｂ）を参照して説明する。ここで、図１（Ａ）は半導体装置の立体的な構成に対応させて、メモリセル１０の回路構成を立体的に示した回路図の一例であり、図１（Ｂ）は、メモリセル１０の構成例を示す断面模式図である。
　メモリセル１０は、トランジスタ１１と、トランジスタ１２と、容量素子１４とを有する。また、メモリセル１０は、配線ＷＢＬ、配線ＲＷＬ、配線ＷＷＬ、配線ＳＬおよび配線ＲＢＬに電気的に接続されている。なお、以降の説明ではトランジスタ１１およびトランジスタ１２をｎチャネル型トランジスタとして説明を行う。
　図１（Ａ）、（Ｂ）に示すメモリセル１０において、配線ＳＬとトランジスタ１１のソース電極（またはドレイン電極）は電気的に接続され、配線ＲＢＬとトランジスタ１１のドレイン電極（またはソース電極）は電気的に接続されている。また、配線ＷＢＬとトランジスタ１２のソース電極（またはドレイン電極）は電気的に接続され、配線ＷＷＬとトランジスタ１２のゲート電極は電気的に接続されている。そして、トランジスタ１１のゲート電極とトランジスタ１２のドレイン電極（またはソース電極）は、容量素子１４の電極の一方と電気的に接続され、配線ＲＷＬと容量素子１４の電極の他方は電気的に接続されている。
　ここで、トランジスタ１２には、ＯＳトランジスタを用いることが好ましい。詳しくは後述するが、ＯＳトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１２をオフ状態とすることで、トランジスタ１１のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子１４を有することにより、トランジスタ１１のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。
　また、トランジスタ１１にもＯＳトランジスタを用いることが好ましい。トランジスタ１１をＯＳトランジスタとすることで、配線ＳＬと配線ＲＢＬの間に流れる貫通電流を低減することができる。
　図１（Ａ）、（Ｂ）に示すメモリセル１０では、トランジスタ１１のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
　はじめに、情報の書き込みおよび保持について説明する。まず、配線ＷＷＬの電位を、トランジスタ１２がオン状態となる電位にして、トランジスタ１２をオン状態とする。これにより、配線ＷＢＬの電位が、トランジスタ１２のドレイン電極（またはソース電極）と、トランジスタ１１のゲート電極と、容量素子１４の一方の電極が電気的に接続されたノード（ノードＦＮとも表記する）に与えられる。すなわち、トランジスタ１１のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位を与える電荷（以下、低電位を与える電荷を電荷ＱＬ、高電位を与える電荷を電荷ＱＨという）のいずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、配線ＷＷＬの電位を、トランジスタ１２がオフ状態となる電位にして、トランジスタ１２をオフ状態とすることにより、トランジスタ１１のゲート電極に与えられた電荷が保持される（保持）。
　トランジスタ１２のオフ電流は極めて小さいため、トランジスタ１１のゲート電極の電荷は長時間にわたって保持される。
　次に、情報の読み出しについて説明する。配線ＳＬに所定の電位（定電位）を与えた状態で、配線ＲＷＬに適切な電位（読み出し電位）を与えると、トランジスタ１１のゲート電極に保持された電荷量に応じて、配線ＲＢＬは異なる電位をとる。トランジスタ１１のゲート電極にＱＨが与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ１１のゲート電極にＱＬが与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１１を「オフ状態」から「オン状態」または「オン状態」から「オフ状態」とするために必要な配線ＲＷＬの電位をいうものとする。したがって、配線ＲＷＬの電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ１１のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいてＱＨが与えられた場合には、配線ＲＷＬの電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１１は「オン状態」となる。ＱＬが与えられた場合には、配線ＲＷＬの電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１１は「オフ状態」のままである。このため、配線ＲＢＬの電位を検出することで、保持されている情報を読み出すことができる。
　なお、メモリセルをマトリクス状に配置して用いる場合には、所望のメモリセルの情報のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さないようにするには、各メモリセル間でトランジスタ１１がそれぞれ直列に接続されている場合には、読み出しの対象ではないメモリセルの配線ＲＷＬに対して、ゲート電極の状態にかかわらずトランジスタ１１が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を与えればよい。この際、配線ＲＷＬにＶｔｈ＿Ｌより大きい電位を与えると、容量素子１４を介して、トランジスタ１１のゲート電極にトランジスタ１１が「オン状態」となるような電位が加わり、トランジスタ１１をノードＦＮに保存されたデータに依存せずにオン状態とすることができる。
　次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、配線ＷＷＬの電位を、トランジスタ１２がオン状態となる電位にして、トランジスタ１２をオン状態とする。これにより、配線ＷＢＬの電位（新たな情報に係る電位）が、トランジスタ１１のゲート電極および容量素子１４に与えられる。その後、配線ＷＷＬの電位を、トランジスタ１２がオフ状態となる電位にして、トランジスタ１２をオフ状態とすることにより、トランジスタ１１のゲート電極は、新たな情報に係る電荷が与えられた状態となる。
　このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリの消去動作などにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。
　なお、トランジスタ１２のドレイン電極（またはソース電極）と、トランジスタ１１のゲート電極と、容量素子１４の一方の電極が電気的に接続されたノードＦＮは、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。トランジスタ１２がオフの場合、当該ノードＦＮは絶縁体中に埋設されていると見ることができ、ノードＦＮには電荷が保持される。酸化物半導体を用いたトランジスタ１２のオフ電流は、シリコン半導体で形成されるトランジスタの１０万分の１以下であるため、ノードＦＮに蓄積された電荷を長期間保持することが可能である。つまり、酸化物半導体を用いたトランジスタ１２により、電力の供給が無くても情報の長期間保持が可能な記憶装置を実現することが可能である。
　例えば、トランジスタ１２の室温（２５℃）でのオフ電流が１０ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下であり、容量素子１４の容量値が１０ｆＦ程度である場合には、少なくとも１０４秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。
　また、本実施の形態に示すメモリセル１０においては、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。
　メモリセル１０においては、ノードＦＮが、フラッシュメモリ等のフローティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の形態のノードＦＮは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有している。フラッシュメモリでは、コントロールゲートに印加される電位が高いため、その電位が、隣接するセルのフローティングゲートに影響を与えないように、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。
　一方、本実施の形態に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。
　なお、半導体装置の記憶容量を大きくするためには、高集積化以外に、多値化の手法を採ることもできる。例えば、メモリセルの一に３段階以上の情報を書き込む構成とすることで、２値（１ビット）の情報を書き込む場合と比較して記憶容量を増大させることができる。例えば、上述のような、低電位を与える電荷ＱＬ、高電位を与える電荷ＱＨに加え、他の電位を与える電荷Ｑをトランジスタ１１のゲート電極に与えることで、多値化を実現することができる。多値のデータとしては、例えば、４値（２ビット）、８値（３ビット）、１６値（４ビット）などのデータを保持できるようにすればよい。
　図１（Ｂ）に示すように、メモリセル１０は、トランジスタ１１、トランジスタ１２、および容量素子１４を有する。トランジスタ１１のソース又はドレインの一方として機能する領域は配線ＲＢＬと電気的に接続されている。トランジスタ１１のソース又はドレインの他方として機能する領域は配線ＳＬと電気的に接続されている。トランジスタ１２のゲートとして機能する導電層は、紙面奥方向に延伸して設けられており、配線ＷＷＬとしても機能する。容量素子１４の電極の一方として機能する導電層は、紙面奥方向に延伸して設けられており、配線ＲＷＬとしても機能する。トランジスタ１２のソース又はドレインの一方として機能する領域は、配線ＷＢＬと電気的に接続されている。トランジスタ１２のソース又はドレインの他方として機能する領域は、ノードＦＮとして機能する。
　図１（Ｂ）に示すメモリセル１０のより具体的な構成については、実施の形態２において説明する。
　後述するメモリセルアレイにおいて、メモリセル１０は図１（Ａ）（Ｂ）等に示すように、トランジスタ１１のチャネル長方向、トランジスタ１２のチャネル長方向、配線ＳＬ、配線ＲＢＬ、配線ＷＢＬ、配線ＲＷＬ及び配線ＷＷＬが立体的に交差して設けられることが好ましい。
　トランジスタ１１のチャネル長方向とトランジスタ１２のチャネル長方向が略垂直であることが好ましい。また、メモリセル１０が設けられる基板の上面に対して、トランジスタ１１のチャネル長方向は略垂直であり、トランジスタ１２のチャネル長方向は略平行であることが好ましい。
　また、配線ＲＢＬ、配線ＳＬ及び配線ＷＢＬに対して、配線ＷＷＬ及び配線ＲＷＬは略垂直であることが好ましい。また、メモリセル１０が設けられる基板の上面に対して配線ＲＢＬ、配線ＳＬ及び配線ＷＢＬは略垂直であり、配線ＷＷＬ及び配線ＲＷＬは略平行であることが好ましい。
　このようにメモリセル１０を構成することにより、後述するように複数のメモリセル１０は、それぞれのトランジスタ１１において直列に接続するように積層させることができる。これにより、メモリセル１０の積層数に応じて、単位面積あたりの記憶容量を増加させることができる半導体装置を提供することができる。
　また、上述のようにトランジスタ１１をチャネル長方向が基板の上面に垂直になるように設ける回路構成とすることで、ゲート電極が半導体の周囲を囲み、ソースとドレインがトランジスタの上下に設けられる構造の縦型トランジスタ（ＳＧＴ：Ｓｕｒｒｏｕｎｄｉｎｇ　Ｇａｔｅ　Ｔｒａｎｓｉｓｔｏｒ）を容易に用いることができる。標準的なプレーナー型のトランジスタに対して、ＳＧＴは占有面積が非常に小さい。これにより、さらに単位面積あたりの記憶容量を増加させることができる。
〈メモリセルアレイ〉
　次に、図１に示す回路を応用した、より具体的な回路構成および動作について、図２乃至図６を参照して説明する。
　３次元メモリセルアレイ４０と、選択トランジスタアレイ５０と、駆動回路５１と、読み出し回路５２と、駆動回路５３と、駆動回路５４と、を有する半導体装置のブロック回路図の一例を図２に示す。なお、以下においては、図２に示すように、ｘ軸、ｙ軸、ｚ軸からなる直交座標系を便宜上設定して説明する。
　図３に３次元メモリセルアレイ４０の回路図の一例を示す。また、図４に３次元メモリセルアレイ４０に含まれる２次元メモリセルアレイ３０［１］のブロック回路図の一例を示す。ただし、図４は２次元メモリセルアレイ３０［１］のブロック回路図の一例を平面的に表しており、一部のｘ軸方向の構成については疑似的にｙｚ平面上に表現している。また、図５に選択トランジスタアレイ５０、駆動回路５１、読み出し回路５２、および駆動回路５４のブロック回路図の一例を示す。
　選択トランジスタアレイ５０、駆動回路５１、読み出し回路５２、駆動回路５３および駆動回路５４は、ｘｙ平面に略平行な基板面上に形成されており、選択トランジスタアレイ５０の上に３次元メモリセルアレイ４０が形成されている。
　図２および図３に示すように、３次元メモリセルアレイ４０は、ｍ１×ｍ２×ｍ３個（ｍ１、ｍ２、ｍ３は自然数）のメモリセル１０を有しており、ｘ軸方向にｍ１個、ｙ軸方向にｍ２個、ｚ軸方向にｍ３個のメモリセル１０が直方体状に配列している。以下、メモリセル１０に座標を付して、メモリセル１０（１，１，１）乃至（ｍ１，ｍ２，ｍ３）のように示す場合がある。
　また、図３に示すように、３次元メモリセルアレイ４０は、ｚ軸方向に伸長して設けられた、ｍ１×ｍ２本の配線ＳＬ、配線ＲＢＬ及び配線ＷＢＬと、ｙ軸方向に伸長して設けられた、ｍ１×ｍ３本の配線ＲＷＬ及び配線ＷＷＬと、を有する。以下、図３に示すように配線ＳＬにｘ軸方向、ｙ軸方向の座標を付して、配線ＳＬ［１，１］乃至［ｍ１，ｍ２］のように示す場合がある。同様に、配線ＲＢＬ［１，１］乃至［ｍ１，ｍ２］、配線ＷＢＬ［１，１］乃至［ｍ１，ｍ２］のように示す場合がある。また、図３に示すように配線ＲＷＬにｘ軸方向、ｚ軸方向の座標を付して、配線ＲＷＬ［１，１］乃至［ｍ１，ｍ３］のように示す場合がある。同様に、配線ＷＷＬ［１，１］乃至［ｍ１，ｍ３］のように示す場合がある。
　図２に示すように、３次元メモリセルアレイ４０は、ｘ軸方向に配列して設けられた、ｍ１個の２次元メモリセルアレイ３０から構成される。以下、２次元メモリセルアレイ３０にｘ軸方向の座標を付して、２次元メモリセルアレイ３０［１］乃至［ｍ１］のように示す場合がある。
　また、図２に示すように、各２次元メモリセルアレイ３０は、ｙ軸方向に配列して設けられた、ｍ２個のメモリセルストリング２０から構成される。以下、メモリセルストリング２０にｘ軸方向、ｙ軸方向の座標を付して、メモリセルストリング２０［１，１］乃至［ｍ１，ｍ２］のように示す場合がある。各メモリセルストリング２０は、ｚ軸方向に配列して設けられた、ｍ３個のメモリセル１０を有している。ここで、各２次元メモリセルアレイ３０はｍ２個のメモリセルストリング２０から構成されるので、２次元メモリセルアレイ３０では、ｙ軸方向にｍ２個、ｚ軸方向にｍ３個のメモリセル１０がマトリクス状に配列していることになる。
　メモリセル１０は、図１（Ａ）に示すように、トランジスタ１１、トランジスタ１２及び容量素子１４を有し、配線ＳＬ、配線ＲＢＬ、配線ＷＢＬ、配線ＲＷＬ及び配線ＷＷＬと電気的に接続される。ただし、図２及び図４に示す通り、各メモリセルストリング２０を構成するメモリセル１０は、トランジスタ１１においてｚ軸方向に直列に接続されている。よって、メモリセル（ｉ１，ｉ２，１）（ｉ１は１以上ｍ１以下の自然数、ｉ２は１以上ｍ２以下の自然数を示す。）のみが他のメモリセル１０を介することなく配線ＲＢＬ［ｉ１，ｉ２］と接続される。また、メモリセル（ｉ１，ｉ２，ｍ３）のみが他のメモリセル１０を介することなく配線ＳＬ［ｉ１，ｉ２］と接続される。他のメモリセル１０は、同じメモリセルストリング２０の他のメモリセル１０を介して配線ＲＢＬおよび配線ＳＬと電気的に接続される。
　ここで、図４に示す２次元メモリセルアレイ３０［１］を例に、２次元メモリセルアレイ３０の構造について説明する。図４に示す２次元メモリセルアレイ３０［１］は、ｍ２本の配線ＳＬ［１，１］乃至［１，ｍ２］と、ｍ２本の配線ＲＢＬ［１，１］乃至［１，ｍ２］と、ｍ２本の配線ＷＢＬ［１，１］乃至［１，ｍ２］と、ｍ３本の配線ＲＷＬ［１，１］乃至［１，ｍ３］と、ｍ３本の配線ＷＷＬ［１，１］乃至［１，ｍ３］と、ｍ２×ｍ３個のマトリクス状に配列されたメモリセル１０（１，１，１）乃至（１，ｍ２，ｍ３）と、を有する。
　なお、以下において、２次元メモリセルアレイ３０のマトリクス状の配線及びメモリセル１０を行列にならって表現する場合がある。例えば、同じ２次元メモリセルアレイ３０において、ｚ座標が同じである複数のメモリセル１０を同じ行のメモリセル１０と表現することができる。また、同じ２次元メモリセルアレイ３０において、ｙ座標が同じである（同じメモリセルストリング２０を構成するということもできる）複数のメモリセル１０を同じ列のメモリセル１０と表現することができる。また、ｙ軸方向を行方向、ｚ軸方向を列方向と表現することができる。なお、以下において、図４などに示す２次元メモリセルアレイ３０では下の行から順に１行目、２行目、……ｍ３行目とよび、左の列から順に１列目、２列目、……ｍ２列目とよぶ。
　配線ＳＬ［１，ｉ２］はそれぞれ、メモリセル１０（１、ｉ２，ｍ３）の対応するトランジスタ１１のソース電極と電気的に接続され、配線ＲＢＬ［１，ｉ２］はそれぞれ、メモリセル１０（１，ｉ２，１）の対応するトランジスタ１１のドレイン電極と電気的に接続される。
　また、配線ＷＢＬ［１，ｉ２］はそれぞれ、メモリセル１０（１，ｉ２，１）乃至（１，ｉ２，ｍ３）の対応するトランジスタ１２のソース電極と電気的に接続される。言い換えると、同じ列のメモリセル１０のトランジスタ１２のソース電極は、同じ列の配線ＷＢＬと電気的に接続される。
　配線ＲＷＬ［１，ｉ３］（ｉ３は１以上ｍ３以下の自然数を示す。）はそれぞれ、メモリセル１０（１，１，ｉ３）乃至（１，ｍ２，ｉ３）の対応する容量素子１４の電極の他方と電気的に接続される。言い換えると、同じ行のメモリセル１０の容量素子１４の電極の他方は、同じ行の配線ＲＷＬと電気的に接続される。
　また、配線ＷＷＬ［１，ｉ３］はそれぞれ、メモリセル１０（１，１，ｉ３）乃至（１，ｍ２，ｉ３）の対応するトランジスタ１２のゲート電極と電気的に接続される。言い換えると、同じ行のメモリセル１０のトランジスタ１２のゲート電極は、同じ行の配線ＷＷＬと電気的に接続される。
　メモリセル１０（１，ｉ２，ｉ３Ａ）（ｉ３Ａは１以上ｍ３−１以下の自然数を示す。）のトランジスタ１１のソース電極は、メモリセル１０（１，ｉ２，ｉ３Ａ＋１）のトランジスタ１１のドレイン電極と電気的に接続される。言い換えると、同じ列において、複数のメモリセル１０は互いに、トランジスタ１１のソース電極とトランジスタ１１のドレイン電極とが電気的に接続される。
　このように、配線ＳＬ［１，ｉ２］と配線ＲＢＬ［１，ｉ２］の間で、トランジスタ１１において直列に接続されたメモリセル１０（１，ｉ２、１）乃至（１，ｉ２、ｍ３）によってメモリセルストリング２０［１，ｉ２］が構成される。
　このようにメモリセルストリング２０には複数のメモリセル１０が含まれており、それぞれのトランジスタ１１が直列接続するように積層させることができる。メモリセルストリング２０は、メモリセル１０の積層数に応じて、メモリセルストリング２０の記憶容量を増加させることができる。よって、複数のメモリセルストリング２０から構成される３次元メモリセルアレイ４０は、メモリセル１０の積層数に応じて、単位面積あたりの記憶容量を増加させることができる。
　ここで、図５に示す選択トランジスタアレイ５０の構造について説明する。選択トランジスタアレイ５０は、ｍ１×ｍ２個のマトリクス状に配列された選択トランジスタセル６０と、ｘ軸方向に伸長して設けられた、ｍ２本の配線ＲＢＬ及び配線ＷＢＬと、ｙ軸方向に伸長して設けられた、ｍ１本の配線ＳＧ１及び配線ＳＧ２と、を有する。以下、選択トランジスタセル６０にｘｙ平面の座標を付して、選択トランジスタセル６０（１，１）乃至（ｍ１，ｍ２）のように示す場合がある。また、配線ＲＢＬ及び配線ＷＢＬにｙ軸方向の座標を付して、配線ＲＢＬ［１］乃至［ｍ２］、配線ＷＢＬ［１］乃至［ｍ２］のように示す場合がある。また、配線ＳＧ１及び配線ＳＧ２にｘ軸方向の座標を付して、配線ＳＧ１［１］乃至［ｍ１］、配線ＳＧ２［１］乃至［ｍ１］のように示す場合がある。
　各選択トランジスタセル６０はトランジスタ６１及びトランジスタ６２を有している。選択トランジスタセル６０（ｉ１，ｉ２）において、配線ＲＢＬ［ｉ２］とトランジスタ６１のドレイン電極（またはソース電極）は電気的に接続され、配線ＲＢＬ［ｉ１，ｉ２］とトランジスタ６１のソース電極（またはドレイン電極）は電気的に接続され、配線ＳＧ１［ｉ１］とトランジスタ６１のゲート電極は電気的に接続されている。また、選択トランジスタセル６０（ｉ１，ｉ２）において、配線ＷＢＬ［ｉ２］とトランジスタ６２のドレイン電極（またはソース電極）は電気的に接続され、配線ＷＢＬ［ｉ１，ｉ２］とトランジスタ６２のソース電極（またはドレイン電極）は電気的に接続され、配線ＳＧ２［ｉ１］とトランジスタ６２のゲート電極は電気的に接続されている。
　このように、各選択トランジスタセル６０は各メモリセルストリング２０に対応して設けられており、配線ＲＢＬ［ｉ２］と配線ＲＢＬ［１，ｉ２］乃至［ｍ１，ｉ２］との導通状態を各選択トランジスタセル６０のトランジスタ６１で選択し、配線ＷＢＬ［ｉ２］と配線ＷＢＬ［１，ｉ２］乃至［ｍ１，ｉ２］との導通状態を各選択トランジスタセル６０のトランジスタ６２で選択することができる。
　また、図２および図５に示すように、選択トランジスタアレイ５０の周りには駆動回路５１、読み出し回路５２、駆動回路５３及び駆動回路５４が設けられている。駆動回路５１には配線ＲＢＬ［１］乃至［ｍ２］と配線ＷＢＬ［１］乃至［ｍ２］とが接続されている。また、配線ＲＢＬ［１］乃至［ｍ２］は、読み出し回路５２にも接続されている。また、図２に示すように、駆動回路５３には、配線ＲＷＬ［１，１］乃至［ｍ１，ｍ３］と配線ＷＷＬ［１，１］乃至［ｍ１，ｍ３］とが接続されている。また、駆動回路５４には配線ＳＧ１［１］乃至［ｍ１］と配線ＳＧ２［１］乃至［ｍ１］とが接続されている。
　図２および図５において、駆動回路５１、読み出し回路５２、駆動回路５３及び駆動回路５４をそれぞれ機能ごとに独立して設けているが、本実施の形態に示す半導体装置はこれに限られるものではなく、複数の回路を一つの回路にまとめて設けてもよい。また、駆動回路５１、読み出し回路５２、駆動回路５３及び駆動回路５４、並びに各回路に接続される配線の配置は、図２または図５に示す構成に限定されず、半導体装置に合わせて適宜設定すればよい。
　また、配線ＳＬ［１，１］乃至［ｍ１，ｍ２］は図３では、２次元メモリセルアレイ３０ごとに接続して設けられているが、この構成に限られるものではなく、例えば複数の配線ＳＬをそれぞれ分割してもよいし、全部の配線ＳＬを電気的に接続してもよい。また、配線ＳＬ［１，１］乃至［ｍ１，ｍ２］は、例えば、接地電位ＧＮＤまたは０Ｖなどを供給する低電源電位線と接続しておけばよい。
　また、図２に示す半導体装置においては、選択トランジスタアレイ５０の上に３次元メモリセルアレイ４０を設ける構成としているが、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、３次元メモリセルアレイ４０の上に選択トランジスタアレイ５０を設ける構成としてもよい。その場合、選択トランジスタセル６０のトランジスタ６１とトランジスタ６２は、例えば、トランジスタ１２と同じように酸化物半導体を用いて設ければよい。
　また、駆動回路５１、読み出し回路５２、駆動回路５３及び駆動回路５４などの周辺回路の一部を３次元メモリセルアレイ４０の下に設けてもよい。例えば、各メモリセルストリング２０に対応させてマトリクス状に読み出し回路を設ける構成としてもよく、この場合、マトリクス状に設けられた読み出し回路と選択トランジスタセル６０を積層して設ければよい。
　データの書き込み、保持、および読み出しは、基本的に図１の場合と同様である。ただし、３次元メモリセルアレイ４０においては、まず、２次元メモリセルアレイ３０［１］乃至［ｍ１］のいずれか一を選択してからデータの書き込みまたは読み出しを行う。また、２次元メモリセルアレイ３０［１］乃至［ｍ１］におけるデータの書き込み及び読み出しは少なくとも行単位で行われる。つまり、具体的な書き込みの動作は以下のようになる。なお、ここでは一例として、ノードＦＮに電位Ｖ２（電源電位ＶＤＤより低い電位）または基準電位ＧＮＤ（０Ｖと表す場合がある）のいずれかを与える場合について説明するが、ノードＦＮに与える電位の関係はこれに限られない。また、ノードＦＮに電位Ｖ２を与えた場合に保持されるデータをデータ”１”、ノードＦＮに基準電位ＧＮＤを与えた場合に保持されるデータをデータ”０”とする。また、配線ＳＬには基準電位ＧＮＤを与えるものとする。
　データの書き込みでは、まず、複数の２次元メモリセルアレイ３０のいずれか一を選択する。２次元メモリセルアレイ３０の選択では、対応する配線ＳＧ２の電位をＶ１（例えば、ＶＤＤ）として当該配線と電気的に接続されるトランジスタ６２をオン状態とし、配線ＷＢＬ［１］乃至［ｍ２］と選択した２次元メモリセルアレイ３０に含まれる配線ＷＢＬとを導通状態にする。このとき、非選択の配線ＳＧ２の電位はＧＮＤ（０Ｖ）とし、配線ＷＢＬ［１］乃至［ｍ２］と非選択の２次元メモリセルアレイ３０に含まれる配線ＷＢＬとは非導通状態とする。
　次に、選択した２次元メモリセルアレイ３０において、書き込み対象の行のメモリセル１０に接続される配線ＷＷＬの電位をＶ３（Ｖ２より高い電位、例えばＶＤＤ）として当該メモリセル１０のトランジスタ１２をオン状態とする。メモリセル１０にデータ”０”を書き込む場合には、配線ＷＢＬに書き込み電位としてＧＮＤを与え、メモリセル１０にデータ”１”を書き込む場合には、配線ＷＢＬに書き込み電位として電位Ｖ２を与える。ここでは配線ＷＷＬの電位をＶ３としているため、ノードＦＮに電位Ｖ２を与えることが可能である。
　データの保持は、保持対象のメモリセル１０に接続される配線ＷＷＬの電位をＧＮＤとして当該メモリセル１０のトランジスタ１２をオフ状態とすることにより行われる。配線ＷＷＬの電位をＧＮＤに固定すると、ノードＦＮの電位は書き込み時の電位に固定される。つまり、ノードＦＮにデータ”１”である電位Ｖ２が与えられている場合、ノードＦＮの電位はＶ２となり、ノードＦＮにデータ”０”であるＧＮＤが与えられていれば、ノードＦＮの電位はＧＮＤとなる。
　また、配線ＷＷＬにはＧＮＤが与えられているため、データ”１”とデータ”０”のいずれが書き込まれた場合でも、トランジスタ１２はオフ状態となる。トランジスタ１２のオフ電流は極めて小さいから、トランジスタ１１のゲート電極の電荷は長時間にわたって保持される。このようにして保持対象のメモリセル１０のノードＦＮに、書き込み電位に対応するデータを保持することができる。
　データの読み出しでは、まず、複数の２次元メモリセルアレイ３０のいずれか一を選択する。２次元メモリセルアレイ３０の選択では、対応する配線ＳＧ１の電位をＶ１（例えば、ＶＤＤ）として当該配線と電気的に接続されるトランジスタ６１をオン状態とし、配線ＲＢＬ［１］乃至［ｍ２］と選択した２次元メモリセルアレイ３０に含まれる配線ＲＢＬとを導通状態にする。このとき、非選択の配線ＳＧ１の電位はＧＮＤ（０Ｖ）とし、配線ＲＢＬ［１］乃至［ｍ２］と非選択の２次元メモリセルアレイ３０に含まれる配線ＲＢＬとは非導通状態とする。
　次に、選択した２次元メモリセルアレイ３０において、読み出し対象の行のメモリセル１０に接続される配線ＲＷＬの電位をＧＮＤとし、当該配線ＲＷＬに接続される容量素子１４の電極の他方の電位をＧＮＤとする。また、読み出し対象ではない行のメモリセル１０に接続される配線ＲＷＬの電位をＶ４（例えばＶＤＤ）とし、当該配線ＲＷＬに接続される容量素子１４の電極の他方の電位をＶ４とする。
　読み出し対象の行のメモリセル１０に接続される配線ＲＷＬの電位をＧＮＤとすると、読み出し対象のメモリセル１０のノードＦＮにデータ”１”である電位Ｖ２が与えられている場合、トランジスタ１１はオン状態となる。一方で、ノードＦＮにデータ”０”であるＧＮＤが与えられていれば、トランジスタ１１はオフ状態となる。
　また、読み出し対象ではない行のメモリセル１０に接続される配線ＲＷＬの電位をＶ４とすると、読み出し対象ではないメモリセル１０にデータ”１”が書き込まれている場合、および、データ”０”が書き込まれている場合のいずれにおいても、トランジスタ１１はオン状態となる。
　また、配線ＲＢＬは読み出し電位（例えばＶＤＤ）を与えた後、電気的に浮遊状態にする。読み出し対象のメモリセル１０のトランジスタ１１がオン状態になっていると、配線ＲＢＬと配線ＳＬが導通して配線ＲＢＬの電位が下がる。これに対して、読み出し対象のメモリセル１０のトランジスタ１１がオフ状態になっていると、配線ＲＢＬと配線ＳＬが導通しないので配線ＲＢＬの読み出し電位が維持される。このように、配線ＲＢＬの読み出し電位の変化から読み出し対象のメモリセルのデータを読み出すことができる。
　また、駆動方法として、ブロック毎のデータの一括消去動作を設けることが好ましい。例えば、２次元メモリセルアレイ３０を１ブロックとすればよい。この場合、データを一括消去する２次元メモリセルアレイ３０の選択は、データの書き込みと同様の方法で選択すればよい。当該２次元メモリセルアレイ３０に接続される配線ＷＷＬにトランジスタ１２をオン状態にする電位を与えることにより、１ブロックのデータを一括消去することができる。
　図６に、図２に係る半導体装置の詳細な動作に係るタイミングチャートの一例を示す。図６に示されるタイミングチャートは、２次元メモリセルアレイ３０［１］の複数行の一括消去、２次元メモリセルアレイ３０［１］の１行目書き込み、および２次元メモリセルアレイ３０［１］の１行目読み出しについて各配線の電位の関係を示すものである。２次元メモリセルアレイ３０［１］の１行目書き込みは、２次元メモリセルアレイ３０［１］の第１行第１列のメモリセルにデータ”１”を書き込むと共に、第１行の他の列（第２列乃至第ｍ２列）のメモリセルにデータ”０”を書き込む動作である。２次元メモリセルアレイ３０［１］の１行目読み出しは、２次元メモリセルアレイ３０［１］の第１行目に書き込まれたデータを読み出す動作である。なお、当該読み出しでは、第１行第１列のメモリセルにデータ”１”が、第１行の他の列（第２列乃至第ｍ２列）のメモリセルにデータ”０”が格納されているとした。
［一括消去］
　２次元メモリセルアレイ３０［１］の一括消去においては、まず、配線ＳＧ２［１］に電位Ｖ１を与えて、選択トランジスタセル６０（１，１）乃至（１，ｍ２）のトランジスタ６２をオン状態にし、配線ＷＢＬ［１］乃至［ｍ２］を、対応する配線ＷＢＬ［１，１］乃至［１，ｍ２］と導通状態にする。また、配線ＳＧ２［２］乃至［ｍ１］をＧＮＤとして、選択トランジスタセル６０（２，１）乃至（ｍ１，ｍ２）のトランジスタ６２をオフ状態にし、配線ＷＢＬ［１］乃至［ｍ２］を、対応する配線ＷＢＬ［２，１］乃至［ｍ１，ｍ２］と非導通状態にしておく。このようにして一括消去動作の対象として２次元メモリセルアレイ３０［１］を選択する。
　２次元メモリセルアレイ３０［１］において、配線ＷＷＬ［１，１］乃至配線ＷＷＬ［１，ｍ３］に電位Ｖ３を与えて、第１行乃至第ｍ３行のトランジスタ１２をオン状態とすると共に、配線ＷＢＬ［１］乃至［ｍ２］をＧＮＤとして第１行乃至第ｍ３行のノードＦＮの電位をＧＮＤにする。
　なお、２次元メモリセルアレイ３０［２］乃至［ｍ１］と電気的に接続される配線ＷＷＬ［２，１］乃至［ｍ１，ｍ３］をＧＮＤとして、メモリセル１０（２，１，１）乃至（ｍ１，ｍ２，ｍ３）のノードＦＮの電位を保持する。
［書き込み］
　２次元メモリセルアレイ３０［１］の１行目書き込みにおいては、まず、２次元メモリセルアレイ３０［１］の一括消去と同様の動作で書き込み動作の対象として２次元メモリセルアレイ３０［１］を選択する。
　２次元メモリセルアレイ３０［１］において、配線ＷＷＬ［１，１］に電位Ｖ３を与えて第１行のトランジスタ１２をオン状態とし、配線ＷＷＬ［１，２］乃至［１，ｍ３］をＧＮＤとして第２行乃至第ｍ３行のトランジスタ１２をオフ状態とする。このとき、配線ＷＢＬ［１］に電位Ｖ２を与えて、配線ＷＢＬ［２］乃至［ｍ２］をＧＮＤとする。また、配線ＲＷＬ［１，１］乃至［１，ｍ３］はＧＮＤとしておけばよい。
　その結果、２次元メモリセルアレイ３０［１］の第１行第１列のメモリセル１０のノードＦＮには電位Ｖ２が与えられる、すなわちデータ”１”が書き込まれたこととなる。また、２次元メモリセルアレイ３０［１］の第１行第２列乃至第ｍ２列のノードＦＮには０Ｖが与えられる、すなわちデータ”０”が書き込まれたこととなる。
　なお、２次元メモリセルアレイ３０［１］の一括消去と同様に、２次元メモリセルアレイ３０［２］乃至［ｍ１］と電気的に接続される配線ＷＷＬ［２，１］乃至［ｍ１，ｍ３］をＧＮＤとして、メモリセル１０（２，１，１）乃至（ｍ１，ｍ２，ｍ３）のノードＦＮの電位を保持する。
［読み出し］
　２次元メモリセルアレイ３０［１］の１行目読み出しにおいては、まず、配線ＳＧ１［１］に電位Ｖ１を与えて、選択トランジスタセル６０（１，１）乃至（１，ｍ２）のトランジスタ６１をオン状態にし、配線ＲＢＬ［１］乃至［ｍ２］を、対応する配線ＲＢＬ［１，１］乃至［１，ｍ２］と導通状態にする。また、配線ＳＧ１［２］乃至［ｍ１］をＧＮＤとして、選択トランジスタセル６０（２，１）乃至（ｍ１，ｍ２）のトランジスタ６１をオフ状態にし、配線ＲＢＬ［１］乃至［ｍ２］を、対応する配線ＲＢＬ［２，１］乃至［ｍ１，ｍ２］と非導通状態にしておく。このようにして読み出し動作の対象として２次元メモリセルアレイ３０［１］を選択する。
　２次元メモリセルアレイ３０［１］において、読み出し対象の１行目のメモリセル１０に接続される配線ＲＷＬ［１，１］をＧＮＤとする。また、読み出し対象ではないメモリセル１０に接続される配線ＲＷＬ［１，２］乃至［１，ｍ３］に電位Ｖ４を与え、当該メモリセル１０のトランジスタ１１をオン状態とする。
　ここで、読み出し回路５２は配線ＲＢＬにＶＤＤを供給し、配線ＲＢＬを電気的に浮遊状態にする。
　その結果、メモリセル１０にデータ”１”が書き込まれたメモリセル１０（１，１，１）と接続される配線ＲＢＬ［１］は、配線ＳＬ［１，１］と導通して電位が下がる。また、メモリセル１０にデータ”０”が書き込まれたメモリセル１０（１，２，１）乃至（１，ｍ２，１）と接続される配線ＲＢＬ［２］乃至［ｍ２］は、配線ＳＬ［１，２］乃至［１，ｍ２］と非導通なので電位ＶＤＤとなる。
　なお、配線ＷＷＬ［１，１］乃至［ｍ１，ｍ３］をＧＮＤとして、メモリセル１０（１，１，１）乃至（ｍ１，ｍ２，ｍ３）のノードＦＮの電位を保持する。
　なお、上記の半導体装置の駆動方法においては、メモリセルに２値（１ビット）のデータを書き込む場合について説明したが、メモリセルの一に３段階以上の情報を書き込む、多値化の手法をとってもよい。例えば、メモリセルに４値（２ビット）、８値（３ビット）、１６値（４ビット）などのデータを保持できるようにしてもよい。
　本実施の形態に示す半導体装置では、酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
　また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、電子の引き抜きによるゲート絶縁層の劣化といった問題が生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
　本実施の形態に示す半導体装置では、メモリセルを積層して設けることにより、積層数に応じて単位面積あたりの記憶容量を増加させることができる。よって、当該メモリセルにおいて上記のような良好な特性を得ることができ、さらに、従来のメモリと同等、またはそれ以上に単位面積あたりの記憶容量の大きい半導体装置を提供することができる。
　以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
　本実施の形態では、本発明の一態様に係る半導体装置の構成について、図７乃至図２６を用いて説明する。
＜メモリセルおよびメモリセルアレイの構成＞
　メモリセル１０および、当該メモリセル１０が複数配列した３次元メモリセルアレイ４０の構成について図７乃至図９を用いて説明する。図７は、３次元メモリセルアレイ４０の立体的な模式図である。図８（Ａ）は、メモリセル１０を含む３次元メモリセルアレイ４０の一部の断面図であり、図８（Ｂ）、図９（Ａ）および図９（Ｂ）に示す一点鎖線Ａ１−Ａ２に対応する。図８（Ｂ）は、図８（Ａ）に示す層１４０の平面図である。また、図９（Ａ）は、図８（Ａ）に示す層１４１の平面図である。また、図９（Ｂ）は、図８（Ａ）に示す層１４２の平面図である。なお、図７乃至図９において、図２と同様に、ｘ軸、ｙ軸、ｚ軸からなる直交座標系を便宜上設定して説明する。ここで、３次元メモリセルアレイ４０が設けられる基板の上面は概略ｘｙ平面に平行であり、ｚ軸は当該基板の上面に略垂直である。なお、図７においては、メモリセル１０の一部の構成（例えば、絶縁体１１６、絶縁体１１２など）を省略して表現している。
　図８（Ａ）（Ｂ）、図９（Ａ）（Ｂ）に示すメモリセルアレイは、基板（図示せず）の上に絶縁体１１８が配置され、絶縁体１１８の上に層１４２が配置され、層１４２の上に絶縁体１１６が配置され、絶縁体１１６の上に層１４０が配置され、層１４０の上に絶縁体１１２が配置され、絶縁体１１２の上に層１４１が配置された、積層体を有する。当該積層体のうち、少なくとも層１４２、絶縁体１１６、層１４０、絶縁体１１２、および層１４１がメモリセル１０を構成している。ここで、絶縁体１１８は、メモリセル１０の上下を挟むように設けられており、層間絶縁膜として機能する。また、層１４２は、導電体１２２、絶縁体１２８、および絶縁体１２９を有する。また、層１４０は酸化物１０６および絶縁体１３０を有する。また、層１４１は、導電体１１４、絶縁体１２６、および絶縁体１２７を有する。
　上記積層体を貫通して第１の開口が設けられ、第１の開口の内側に絶縁体１３２が配置され、絶縁体１３２の内側に酸化物１３４が配置される。また、上記積層体を貫通して第２の開口が設けられ、第２の開口の内側に導電体１２０が配置される。また、上記積層体を貫通して第３の開口が設けられ、第３の開口の内側に絶縁体１３８が配置される。ここで、第１の開口および第２の開口は、ｚ軸方向に延伸して形成される縦穴状の開口である。また、第３の開口は、ｚ軸方向およびｙ軸方向に延伸して形成される溝状の開口である。
　このため、絶縁体１３２及び酸化物１３４は、第１の開口と同様にｚ軸方向に延伸して設けられる。なお、絶縁体１３２及び酸化物１３４は、柱状に形成されている、ということもできる。絶縁体１３２及び酸化物１３４は、図２などに示すメモリセルストリング２０に含まれる、電気的に直列に接続された複数のトランジスタ１１の一部に対応する。
　ここで、トランジスタ１１が設けられる第１の開口は図８（Ｂ）等において、上面を円形状としているがこれに限られるものではなく、例えば上面を楕円形状としてもよいし、三角形、四角形などの多角形状にしてもよい。また、多角形状とする場合、角部が丸みを帯びている形状としてもよい。また、第１の開口の上面形状に合わせて、絶縁体１３２および酸化物１３４の上面形状も変化することがある。また、第１の開口は、上方の開口のｚ軸に垂直な断面積に比較して下方（基板側）の開口のｚ軸に垂直な断面積が狭くなる形状としてもよい。
　また、導電体１２０は、第２の開口と同様にｚ軸方向に延伸して設けられており、ｚ軸方向に配列したメモリセル１０において共有されている。なお、導電体１２０は、柱状に形成されている、ということもできる。導電体１２０は、図３などに示す配線ＷＢＬとしての機能を有する。なお、図８および図９において、絶縁体１３２および酸化物１３４と導電体１２０とを、ｘ軸方向に並べて配置しているが、これに限られることなく、例えば、ｘ軸方向から傾いて、絶縁体１３２および酸化物１３４と導電体１２０とを並べて配置してもよい。
　ここで、導電体１２０が設けられる第２の開口は図８（Ｂ）等において、上面を円形状としているがこれに限られるものではなく、例えば上面を楕円形状としてもよいし、三角形、四角形などの多角形状にしてもよい。また、多角形状とする場合、角部が丸みを帯びている形状としてもよい。また、第２の開口の上面形状に合わせて、導電体１２０の上面形状も変化することがある。また、第２の開口は、上方の開口の断面積に比較して下方（基板側）の開口の断面積が狭くなる形状としてもよい。
　また、絶縁体１３８は、第３の開口と同様にｚ軸方向およびｙ軸方向に延伸して設けられる。なお、絶縁体１３８は、壁状に形成されている、ということもできる。絶縁体１３８は比較的、比誘電率が低いことが好ましい。
　ここで、図９（Ａ）に示すように、層１４１において、導電体１１４は、絶縁体１３８で分断されており、ｙ軸方向に延伸して設けられる。導電体１１４は、ｙ軸方向に配列したメモリセル１０において、共有されており、図３などに示す配線ＷＷＬとしての機能を有する。また、導電体１１４は、導電体１２０に貫通されており、導電体１１４と導電体１２０との間には、導電体１２０の周囲を囲むように絶縁体１２６が形成される。例えば、絶縁体１２６は導電体１１４の側面を酸化して形成すればよい。このように絶縁体１２６が形成されることにより、配線ＷＷＬとして機能する導電体１１４と、配線ＷＢＬとして機能する導電体１２０が短絡することを防ぐことができる。また、導電体１１４は、絶縁体１３２および酸化物１３４に貫通されており、導電体１１４と絶縁体１３２との間には、絶縁体１３２の周囲を囲むように絶縁体１２７が形成される。例えば、絶縁体１２７は導電体１１４の側面を酸化して形成すればよい。
　また、図９（Ｂ）に示すように、層１４２において、導電体１２２は、絶縁体１３８で分断されており、ｙ軸方向に延伸して設けられる。導電体１２２は、ｙ軸方向に配列したメモリセル１０において、共有されており、図３などに示す配線ＲＷＬとしての機能を有する。また、導電体１２２は、導電体１２０に貫通されており、導電体１２２と導電体１２０との間には、導電体１２０の周囲を囲むように絶縁体１２８が形成される。例えば、絶縁体１２８は導電体１２２の側面を酸化して形成すればよい。このように絶縁体１２８が形成されることにより、配線ＲＷＬとして機能する導電体１２２と、配線ＷＢＬとして機能する導電体１２０が短絡することを防ぐことができる。また、導電体１２２は、絶縁体１３２および酸化物１３４に貫通されており、導電体１２２と絶縁体１３２との間には、絶縁体１３２の周囲を囲むように絶縁体１２９が形成される。例えば、絶縁体１２９は導電体１２２の側面を酸化して形成すればよい。
　また、図示しないが、導電体１１４および導電体１２２は、下層の導電体が上層の導電体より、さらにｙ軸方向に延伸して階段状に設けられることが好ましい。このように、導電体１１４および導電体１２２を設けることにより、下層の導電体の上面の一部の領域が、より上層の導電体と重ならないので、導電体各層の当該領域とプラグ状に設けた導電体を接続させることができる。
　また、図８（Ｂ）に示すように、層１４０において、絶縁体１３０は、絶縁体１３８分断されており、ｙ軸方向に延伸して設けられる。さらに、絶縁体１３０および絶縁体１３８に囲まれるように酸化物１０６が設けられており、酸化物１０６と絶縁体１３０の境界は導電体１２０を中心とする円形状になる。また、絶縁体１３２および酸化物１３４と、導電体１２０と、は少なくとも一部が島状の酸化物１０６を貫通して設けられる。つまり、酸化物１０６と、絶縁体１３２および酸化物１３４と、導電体１２０と、は、絶縁体１３０および絶縁体１３８に囲まれた領域に設けられる。よって、図示してはいないが、酸化物１０６と、絶縁体１３２、酸化物１３４、および導電体１２０は、絶縁体１３０で区切られながら、ｙ軸方向に配列される。なお、酸化物１０６において、絶縁体１３２の近傍に領域１０９ａが、導電体１２０の近傍に領域１０９ｂが形成されている。領域１０９ａおよび領域１０９ｂは、酸化物１０６の他の領域より低抵抗な領域である。
　上記積層体がｚ軸方向に繰り返し積層されることで、ｚ軸方向にメモリセル１０が配列される。メモリセル１０は、ｚ軸方向に配列され、上記実施の形態に示すメモリセルストリング２０を構成する。さらに、図８（Ｂ）、図９（Ａ）（Ｂ）に示す、絶縁体１３０と絶縁体１３８で囲まれた、酸化物１０６、絶縁体１３２、酸化物１３４、および導電体１２０等がｙ軸方向に繰り返し配列されることでメモリセル１０がｙ軸方向に配列される。同様に、メモリセルストリング２０もｙ軸方向に配列され、メモリセルストリング２０は上記実施の形態に示す２次元メモリセルアレイ３０を構成する。さらに、図８（Ａ）等に示す、絶縁体１３８で挟まれるブロックがｘ軸方向に繰り返し配列されることで、ｘ軸方向にメモリセル１０が配列される。同様に、２次元メモリセルアレイ３０もｘ軸方向に配列され、２次元メモリセルアレイ３０は上記実施の形態に示す３次元メモリセルアレイ４０を構成する。
　図８（Ａ）（Ｂ）、図９（Ａ）（Ｂ）に示すメモリセル１０は、トランジスタ１１、トランジスタ１２及び容量素子１４を有する。
　トランジスタ１２は、絶縁体１１６の上に配置された酸化物１０６と、酸化物１０６の上に配置された絶縁体１１２と、絶縁体１１２の上に配置され、酸化物１０６の領域１０９ａと領域１０９ｂに挟まれた領域の少なくとも一部と重なる導電体１１４と、を有する。なお、トランジスタ１２上には、層間絶縁膜として機能する絶縁体１１８が設けられる。絶縁体１１８は比較的、比誘電率が低いことが好ましい。
　ここで、領域１０９ａはトランジスタ１２のソース又はドレインの一方としての機能を有し、領域１０９ｂはトランジスタ１２のソース又はドレインの他方としての機能を有し、酸化物１０６の領域１０９ａと領域１０９ｂの間に位置する領域はトランジスタ１２のチャネル形成領域としての機能を有する。絶縁体１１２はトランジスタ１２のゲート絶縁膜としての機能を有し、導電体１１４はトランジスタ１２のゲートとしての機能を有する。
　トランジスタ１２の酸化物１０６は、絶縁体１３０および絶縁体１３８に囲まれており、他のトランジスタ１２の酸化物１０６とは、素子分離されている。これにより、同じ導電体１１４に接続されるトランジスタ１２の酸化物１０６どうしが、接することを防ぐことができる。
　酸化物１０６は、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。酸化物半導体は、シリコンなどからなる半導体と比較して、トランジスタのオン特性が良好で、高い移動度が得られるため、好ましい。
　例えば、酸化物１０６として、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の酸化物半導体を用いるとよい。また、酸化物１０６として、Ｉｎ−Ｇａ酸化物またはＩｎ−Ｚｎ酸化物を用いてもよい。
　また、酸化物半導体は、酸化物半導体を構成する元素の他に、アルミニウム、ルテニウム、チタン、タンタル、クロム、タングステン、などの金属元素が添加されることで、金属化合物を形成し、低抵抗化する。なお、好ましくは、アルミニウム、チタン、タンタル、タングステンなどを用いる。
　酸化物半導体に、金属元素を添加するには、例えば、酸化物半導体上に、当該金属元素を含む金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜を設けるとよい。また、当該膜を設けることで、当該膜と酸化物半導体との界面、または当該界面近傍に位置する酸化物半導体中の一部の酸素が該膜などに吸収され、酸素欠損を形成し、当該界面近傍が低抵抗化する場合がある。
　また、酸化物半導体上に、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜を設けた後、窒素を含む雰囲気下で、熱処理を行うとよい。窒素を含む雰囲気下での熱処理により、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜から、当該膜の成分である金属元素が酸化物半導体へ、または酸化物半導体の成分である金属元素が当該膜へと、拡散し、酸化物半導体と、当該膜とが金属化合物を形成し、低抵抗化することができる。酸化物半導体に添加された金属元素は、酸化物半導体の金属元素と、金属化合物を形成することで、比較的安定な状態となるため、信頼性の高い半導体装置を提供することができる。
　また、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜と、酸化物半導体との界面に、化合物層が形成されていてもよい。なお、化合物層とは、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜の成分と、酸化物半導体の成分とを含む金属化合物を有する層とする。例えば、化合物層として、酸化物半導体の金属元素と、添加された金属元素とが、合金化した層が形成されていてもよい。当該合金化した層は、比較的安定な状態であり、信頼性の高い半導体装置を提供することができる。
　また、酸化物半導体に存在する水素は、酸化物半導体の低抵抗化した領域に拡散し、低抵抗化した領域に存在する酸素欠損の中に入った場合、比較的安定な状態となる。また、酸化物半導体に存在する酸素欠損中の水素は、２５０℃以上の熱処理によって、酸素欠損から抜け出し、酸化物半導体の低抵抗化した領域に拡散し、低抵抗化した領域に存在する酸素欠損の中に入り、比較的安定な状態となることがわかっている。従って、熱処理によって、酸化物半導体の低抵抗化した領域、または金属化合物が形成された領域は、より低抵抗化し、低抵抗化していない酸化物半導体は、高純度化（水、水素などの不純物の低減）し、より高抵抗化する傾向がある。
　また、酸化物半導体は、水素、または窒素などの不純物元素が存在すると、キャリア密度が増加する。酸化物半導体中の水素は、金属原子と結合する酸素と反応して水になり、酸素欠損を形成する場合がある。当該酸素欠損に水素が入ると、キャリア密度は増加する。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。つまり、窒素、または水素を有する酸化物半導体は、低抵抗化される。
　従って、酸化物半導体に、金属元素、並びに、水素、および窒素などの不純物元素を、選択的に添加することで、酸化物半導体に高抵抗領域、および低抵抗領域を設けることができる。つまり、酸化物１０６を選択的に低抵抗化することで、島状に加工した酸化物１０６に、キャリア密度が低い半導体として機能する領域と、ソース領域、またはドレイン領域として機能する低抵抗化した領域（領域１０９ａ、および領域１０９ｂ）を設けることができる。
　例えば、領域１０９ａを低抵抗化するための金属元素を有する酸化膜、または金属元素を有する窒化膜として、層間絶縁膜、またはゲート絶縁膜として用いることができる絶縁材料を用いてもよい。具体的には、絶縁体１３２に、金属元素を有する窒化膜、または金属元素を有する酸化膜を用いることで、酸化物１０６における絶縁体１３２と接する領域が低抵抗化されることで、領域１０９ａを設けることができる。従って、領域１０９ａの低抵抗化と、絶縁体１３２の形成を同時に行うことができるため、工程を短縮することができる。
　一方、領域１０９ａを低抵抗化するため金属膜として、０．５ｎｍ以上５ｎｍ以下、好ましくは１ｎｍ以上２ｎｍ以下の膜厚で設けた金属膜を用いてもよい。領域１０９ａの酸素が、該金属膜に吸収されることで、該金属膜は酸化し、領域１０９ａは酸素欠損が生じる場合がある。つまり、金属膜は酸化することで高抵抗化し、領域１０９ａは酸素欠損が生じることで低抵抗化する。
　また、上記金属膜を完全に酸化するために、熱処理を行うことが好ましい。なお、熱処理は、酸化性雰囲気下で行うことが好ましい。また、窒素を含む雰囲気下において一度熱処理を行った後、酸素を含む雰囲気下において熱処理を行ってもよい。また、金属膜の近傍に酸素を有する構造体がある場合、熱処理を行うことで、金属膜は、当該構造体が有する酸素と反応し、酸化する場合がある。該金属膜を完全に酸化させることで、絶縁体となり、高抵抗化する。なお、酸化した金属膜は、絶縁体１３２として用いることができる。従って、領域１０９ａの低抵抗化と、絶縁体１３２の形成を同時に行うことができるため、工程を短縮することができる。
　また、例えば、領域１０９ｂを低抵抗化するための金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜として、配線、またはプラグとして用いることができる導電材料を用いてもよい。具体的には、導電体１２０に、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜を用いることで、酸化物１０６における導電体１２０と接する領域が低抵抗化されることで、領域１０９ｂを設けることができる。従って、領域１０９ｂの低抵抗化と、導電体１２０の形成を同時に行うことができるため、工程を短縮することができる。このとき、導電体１２０を設ける第２の開口の径を十分大きくし、例えば１０ｎｍ以上２００ｎｍ以下程度にしておくことで、熱処理して領域１０９ｂを形成しても、導電体１２０の導電性を十分に保持することができる。
　また、領域１０９ａと領域１０９ｂの間の領域は、チャネル形成領域として機能し、当該領域は、ソース領域またはドレイン領域として機能する領域１０９ａおよび領域１０９ｂよりも、酸素濃度が高く、キャリア密度が低い高抵抗領域である。また、領域１０９ａと領域１０９ｂの間の領域は、金属元素、並びに水素、および窒素などの不純物元素、の少なくとも一の濃度が、領域１０９ａおよび領域１０９ｂよりも低いことが好ましい。このように、酸化物１０６のチャネルとして機能できる領域を、不純物濃度が低く、酸素濃度が高い、高純度真性または実質的に高純度真性な酸化物半導体にすることで、トランジスタ１２のオフ電流を低減することができる。
　また、酸化物１０６は、エネルギーギャップの異なる酸化物を積層して形成してもよい。例えば、酸化物１０６として、ナローギャップ酸化物が２層のワイドギャップ酸化物に挟まれるように積層した構成にすればよい。なお、ワイドギャップ酸化物とは、エネルギーギャップの広い酸化物を指し、ナローギャップ酸化物とは、エネルギーギャップの狭い酸化物を指す。よって、ワイドギャップ酸化物は、ナローギャップ酸化物に対して、相対的にエネルギーギャップの広い酸化物となる。ここで、ワイドギャップ酸化物の伝導帯下端のエネルギーが、ナローギャップ酸化物の伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、ワイドギャップ酸化物の電子親和力が、ナローギャップ酸化物の電子親和力より小さいことが好ましい。
　また、ワイドギャップ酸化物とナローギャップ酸化物は、各金属原子の原子数比が異なる組み合わせにすることが好ましい。具体的には、ワイドギャップ酸化物に用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、ナローギャップ酸化物に用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、ワイドギャップ酸化物に用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、ナローギャップ酸化物に用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、ナローギャップ酸化物に用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、ワイドギャップ酸化物に用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
　ワイドギャップ酸化物には、例えばＩｎ：Ｇａ：Ｚｎ＝１：３：４、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、またはＩｎ：Ｇａ：Ｚｎ＝１：１：１の組成およびその近傍の組成を有する金属酸化物を用いることができる。また、ナローギャップ酸化物には、例えばＩｎ：Ｇａ：Ｚｎ＝４：２：３から４．１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、またはＩｎ：Ｇａ：Ｚｎ＝５：１：６の組成およびその近傍の組成を有する金属酸化物を用いることができる。これらのワイドギャップ酸化物およびナローギャップ酸化物を上記の原子数比の関係を満たして組み合わせることが好ましい。なお、上記組成は、基板上に形成された酸化物中の原子数比、またはスパッタターゲットにおける原子数比を示す。
　また、ワイドギャップ酸化物として、後述する、ＣＡＡＣ−ＯＳを用い、ナローギャップ酸化物として、ＣＡＣ−ＯＳを用いることが好ましい。
　酸化物１０６として、ナローギャップ酸化物が２層のワイドギャップ酸化物に挟まれた積層膜を用いる場合、ナローギャップ部分に主にキャリアが流れることになる。このため、トランジスタ１２のオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
　ここで、ワイドギャップ酸化物とナローギャップ酸化物の接合部において、伝導帯下端はなだらかに変化する。換言すると、ワイドギャップ酸化物とナローギャップ酸化物の接合部における伝導帯下端は、連続的に変化または連続接合するともいうことができる。このようにするためには、ワイドギャップ酸化物とナローギャップ酸化物との界面において形成される混合層の欠陥準位密度を低くするとよい。
　具体的には、ワイドギャップ酸化物とナローギャップ酸化物が、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、ナローギャップ酸化物がＩｎ−Ｇａ−Ｚｎ酸化物の場合、ワイドギャップ酸化物として、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。これにより、ワイドギャップ酸化物とナローギャップ酸化物との界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ１２は高いオン電流を得られる。
　なお、酸化物１０６として用いることができる金属酸化物のより詳細な説明については、後述する。
　なお、導電体１１４の酸化物１３４側の側面は、導電体１２２の酸化物１３４側の側面より、導電体１２０側に位置することが好ましい。例えば、導電体１１４の側面に形成される絶縁体１２７が、導電体１２２の側面に形成される絶縁体１２９より厚くなるようにすればよい。また、導電体１２２の酸化物１３４側の側面をエッチングしてもよい。この場合、導電体１２２と導電体１１４は同時に酸化またはエッチングされるので、導電体１１４は導電体１２２と異なる導電材料とし、互いの酸化速度またはエッチング速度が異なるようにすることが好ましい。このようにすることで、導電体１１４の容量素子１４に対する干渉を低減することができる。
　トランジスタ１１は、酸化物１０６の領域１０９ａと、絶縁体１３２と、酸化物１３４と、を有する。絶縁体１３２および酸化物１３４は、上記積層体に設けられた円柱状の開口の中に形成される。絶縁体１３２は当該開口の内側に接して円筒状に形成されており、酸化物１３４は絶縁体１３２の内側に円柱状に形成されている。なお、酸化物１３４の内側にさらに絶縁体を設ける構成にしてもよい。
　また、酸化物１３４の内側に絶縁体を設ける場合、当該絶縁体は、酸化物１３４に酸素を供給できる材料、または水素や窒素などの不純物を供給できる材料であることが好ましい。上記絶縁体として、水素や窒素を極力含まない酸化物を用いることで、酸化物１３４に酸素を供給できる場合がある。酸化物１３４に酸素を供給することで、酸化物１３４中に含まれる水素や水などの不純物を除去することができ、酸化物１３４は高純度化する。不純物が極力低減された酸化物を酸化物１３４として用いることで、トランジスタ１１、および当該トランジスタを用いた半導体装置は、高い信頼性を得ることができる。また、上記絶縁体として、水素や窒素を含む酸化物を用いることで、酸化物１３４に水素や窒素を供給できる場合がある。酸化物１３４に水素や窒素を供給することで、酸化物１３４の抵抗値が下がる場合がある。酸化物１３４の抵抗値を、回路動作の弊害にならない程度に下げることで、より低い駆動電圧で、トランジスタ１１を動作させることができる。また、トランジスタ１１のオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
　また、上記絶縁体の内側に導電体を設けてもよい。当該導電体は、トランジスタ１１のバックゲートとして機能する。バックゲートに印加する電位を、導電体１１４（トップゲート）に印加する電位と、連動させず、独立して変化させることで、トランジスタ１１の閾値電圧を制御することができる。特に、バックゲートに負の電位を印加することにより、トランジスタ１１の閾値電圧を０Ｖより大きくし、オフ電流を低減することが可能となる。
　ここで、酸化物１０６の領域１０９ａはトランジスタ１１のゲートとしての機能を有し、絶縁体１３２はトランジスタ１１のゲート絶縁膜としての機能を有し、酸化物１３４はトランジスタ１１のチャネル形成領域、ソース及びドレインとしての機能を有する。酸化物１３４において、酸化物１０６の領域１０９ａとｘ軸方向に重なる領域がトランジスタ１１のチャネル形成領域として機能し、酸化物１０６の領域１０９ａとｘ軸方向に重ならない領域（絶縁体１１６または絶縁体１１２とｘ軸方向に重なる領域といってもよい。）がトランジスタ１１のソース又はドレインとして機能する。
　酸化物１３４は、酸化物１０６と同様の酸化物半導体を用いることが好ましい。酸化物半導体は、シリコンなどからなる半導体と比較して、トランジスタのオン特性が良好で、高い移動度が得られるため、好ましい。
　さらに、例えば、酸化物１３４として、酸化物１０６と同様に、ナローギャップ酸化物が２層のワイドギャップ酸化物に挟まれるように積層した構成にしてもよい。酸化物１３４として、ナローギャップ酸化物が２層のワイドギャップ酸化物に挟まれた積層膜を用いる場合、ナローギャップ部分に主にキャリアが流れることになる。このため、トランジスタ１１のオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
　なお、酸化物１３４のソース又はドレインとして機能する領域と、導電体１１４の間には、絶縁体１２７が設けられているので、トランジスタ１１のソースおよびドレインと、配線ＷＷＬとして機能する導電体１１４との間の寄生容量を低減することができる。また、酸化物１３４のソース又はドレインとして機能する領域と、導電体１２２の間には、絶縁体１２９が設けられているので、トランジスタ１１のソースおよびドレインと、配線ＲＷＬとして機能する導電体１２２との間の寄生容量を低減することができる。
　このように、トランジスタ１１は、酸化物１３４の周囲の少なくとも一部を絶縁体１３２を介して囲むように、ゲート電極として機能する酸化物１０６の領域１０９ａが形成される。トランジスタ１１の酸化物１３４においては、チャネル長は酸化物１０６の膜厚と概略同じ長さになる。また、トランジスタ１１のチャネル長方向は、ｚ軸方向になる。また、図８（Ａ）に示すように、トランジスタ１１のチャネル長方向は、ｚ軸に平行な方向であり、トランジスタ１２のチャネル長方向と垂直に交差する。また、トランジスタ１１のチャネル幅は、円柱状の酸化物１３４の円周部のうち、領域１０９ａに覆われている部分の長さと概略同じ長さになる。
　図８（Ａ）に示すように、絶縁体１３２および酸化物１３４は、ｚ軸方向に延伸して形成されており、ｚ軸方向に配列したメモリセル１０において共有されている。よって、酸化物１３４においてトランジスタ１１のソースまたはドレインとして機能する領域は、ｚ軸方向に隣接するトランジスタ１１間で共有されている。つまりｚ軸方向に互いに隣接するメモリセル１０において、それぞれのトランジスタ１１が電気的に直列に接続されている。
　このように、絶縁体１３２および酸化物１３４によって、一つのメモリセルストリング２０に含まれる複数のトランジスタ１１がまとめて形成される。例えば、トランジスタ１１を標準的なプレーナー型のトランジスタで形成していた場合、階層ごとにプラグや配線を形成しなければならない構造となっていた。しかしながら、このような構成にすることにより、自己整合的に、複数のトランジスタ１１のソースとドレインが電気的に直列に接続された構造を形成することができる。
　一般的にメモリストリングでは、複数のメモリトランジスタが電気的に直列に接続されているので、メモリトランジスタが増えるほど、各メモリトランジスタのオン抵抗が上積みされ、メモリストリング全体のオン電流が低減してしまう。しかしながら、本実施の形態に示す半導体装置においては、大きなオン電流、及び高い電界効果移動度を有する、酸化物半導体を用いたトランジスタ１１を電気的に直列に接続するので、メモリセルストリング２０のトランジスタ１１部分におけるオン電流の低下を低減することができる。
　なお、最上段のメモリセル１０の酸化物１３４においては、当該酸化物１３４の上面と接するように、配線ＳＬとして機能する、低電源電位線と電気的に接続された導電体を形成すればよい。また、最下段のメモリセル１０の酸化物１３４における、トランジスタ６１との接続については後述する。
　また、図８（Ａ）（Ｂ）などでは、第１の開口の一部が酸化物１０６を貫通するように設けられているが、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、図１０（Ａ）（Ｂ）に示すように、第１の開口全体が酸化物１０６を貫通するように設けられる構成にしてもよい。この場合、酸化物１３４の周囲全体を、絶縁体１３２を介して囲むように、ゲート電極として機能する酸化物１０６の領域１０９ａが形成される。この場合、トランジスタ１１がＳＧＴとなり、トランジスタ１１のチャネル幅は円柱状の酸化物１３４の円周の長さと概略同じ長さになる。よって、トランジスタ１１に大きなオン電流、および高い移動度を与えることができる。
　標準的なプレーナー型のトランジスタでは、上面から見てゲート電極、ソース電極及びドレイン電極が形成されており、トランジスタ１１では、上面から見て、ゲート電極の内側に他の構成の少なくとも一部が形成されており、占有面積が非常に小さくなっている。このように、トランジスタ１１は占有面積を非常に小さくすることができる。これにより、メモリセル１０の占有面積を縮小し、半導体装置の単位面積あたりにおける記憶容量の増加を図ることができる。
　なお、図８などのトランジスタ１１のように、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。
　また、酸化物１０６は領域１０９ｂにおいて、導電体１２０と接しており、トランジスタ１２のソース又はドレインの他方と、配線ＷＢＬとが接続されている。なお、最上段のメモリセル１０の導電体１２０においては、導電体１２０の上面が配線ＳＬとして機能する導電体などと接しないように、絶縁体などで覆うことが好ましい。また、最下段のメモリセル１０の導電体１２０における、トランジスタ６２との接続については後述する。
　容量素子１４は、絶縁体１１８の上に配置された導電体１２２と、導電体１２２の上に配置された絶縁体１１６と、絶縁体１１６の上に配置され、少なくとも領域１０９ａの一部が導電体１２２と重なる酸化物１０６と、を有する。領域１０９ａは容量素子１４の電極の一方としての機能を有し、導電体１２２は容量素子１４の電極の他方としての機能を有する。絶縁体１１６は容量素子１４の誘電体として機能すればよく、比較的比誘電率の高い絶縁体を用いることが好ましい。
　上記のように酸化物１０６の領域１０９ａは、トランジスタ１１ではゲートとして機能し、トランジスタ１２ではソース又はドレインの一方として機能し、容量素子１４では電極の一方として機能する。つまり、酸化物１０６の領域１０９ａが図１（Ａ）に示すノードＦＮとして機能している。上記の通りトランジスタ１２はオフ電流が非常に低いので、ノードＦＮに保持したデータに係る電荷を長期間保持することができる。
　このように、トランジスタ１２をオフ状態にすることで、データを保持することにより、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。
　なお、導電体１２２の導電体１２０側の側面は、導電体１１４の導電体１２０側の側面より、酸化物１３４側に位置することが好ましい。例えば、導電体１２２の側面に形成される絶縁体１２８が、導電体１１４の側面に形成される絶縁体１２６より厚くなるようにすればよい。また、導電体１２２の導電体１２０側の側面をエッチングしてもよい。この場合、導電体１２２と導電体１１４は同時に酸化またはエッチングされるので、導電体１２２は導電体１１４と異なる導電材料とし、互いの酸化速度またはエッチング速度が異なるようにすることが好ましい。このようにすることで、導電体１２２のトランジスタ１２に対する干渉を低減することができる。
　図８（Ｂ）等に示すように、上記においては、一組の絶縁体１３８の間で、ｙ軸方向にメモリセル１０が配列され、ｘ軸方向にはメモリセル１０が配列されない例を示したが、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、図１１に示すように、一組の絶縁体１３８の間で、ｘ軸方向およびｙ軸方向に格子状にメモリセル１０を配列させる構成にしてもよい。
　図１１は、層１４０の平面図であり、一組の絶縁体１３８の間に、３×３個のメモリセル１０が設けられる例を示している。また、図５に示す選択トランジスタアレイの回路も重ねて示し、各メモリセル１０と、配線ＲＢＬ［１］乃至［３］、配線ＷＢＬ［１］乃至［３］、配線ＳＧ１［１］乃至［３］、配線ＳＧ２［１］乃至［３］、および選択トランジスタセル６０との接続を示している。なお、図１１では、一組の絶縁体１３８の間に、３×３個のメモリセル１０が設けられる例を示しているが、本実施の形態に示す半導体装置はこれに限られるものではなく、メモリセルアレイの回路構成や駆動方法に合わせて、メモリセルおよび配線等の、個数および配置等は、適宜設定することができる。
　図１１に示すように、各メモリセル１０は、対応する選択トランジスタセル６０と接続されている。メモリセル１０の酸化物１３４は、トランジスタ６１を介して配線ＲＢＬと電気的に接続される。ここで、配線ＲＢＬはｘ軸方向に延伸されており、ｘ軸方向に配列した選択トランジスタセル６０およびメモリセル１０に共有される。また、メモリセル１０の導電体１２０は、トランジスタ６２を介して配線ＷＢＬと電気的に接続される。ここで、配線ＷＢＬはｘ軸方向に延伸されており、ｘ軸方向に配列した選択トランジスタセル６０およびメモリセル１０に共有される。
　また、トランジスタ６１のゲートは、ｙ軸方向に延伸された配線ＳＧ１と電気的に接続される。ここで、ｙ軸方向に延伸された配線ＳＧ１は、ｙ軸方向に配列した選択トランジスタセル６０およびメモリセル１０に共有される。また、トランジスタ６２のゲートは、ｙ軸方向に延伸された配線ＳＧ２と電気的に接続される。ここで、ｙ軸方向に延伸された配線ＳＧ２は、ｙ軸方向に配列した選択トランジスタセル６０およびメモリセル１０に共有される。
　図１１では、層１４０を示したが、層１４１および層１４２にも、同じ間隔で一組の絶縁体１３８が設けられている。つまり、図１１に示す３×３個のメモリセル１０は、同一の導電体１１４および導電体１２２と重なっている。よって、図１１に示す３×３個のメモリセル１０は、同一の配線ＷＷＬおよび配線ＲＷＬに接続されていることになる。
　しかしながら、上記のように、配線ＲＢＬおよび配線ＷＢＬと、配線ＳＧ１および配線ＳＧ２と、を互いに直交に設けることにより、配線ＲＢＬおよび配線ＷＢＬで対象となるメモリセル１０のｙ座標を選択し、配線ＳＧ１および配線ＳＧ２で対象となるメモリセル１０のｘ座標を選択することができる。このようにして、図１１のようにメモリセル１０を配列させても、３×３個のメモリセル１０のうち任意のメモリセル１０に書き込みおよび読み出しを行うことができる。
　図１１では、メモリセル１０を格子状に配置したが、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、図１２に示すように、メモリセル１０を千鳥状に配置してもよい。
　図１２は、層１４０の平面図であり、一組の絶縁体１３８の間に、４×４個のメモリセル１０が設けられる例を示している。また、図５に示す選択トランジスタアレイの回路も重ねて示し、各メモリセル１０と、配線ＲＢＬ［１］乃至［４］、配線ＷＢＬ［１］乃至［４］、配線ＳＧ１［１］乃至［４］、配線ＳＧ２［１］乃至［４］、および選択トランジスタセル６０との接続を示している。なお、図１２に示すメモリセルアレイでは、メモリセル１０、選択トランジスタセル６０、配線ＲＢＬ、配線ＷＢＬ、配線ＳＧ１および配線ＳＧ２の個数は異なるが、接続関係は、図１１に示すメモリセルアレイと同じなので、そちらを参酌することができる。また、図１２では、一組の絶縁体１３８の間に、４×４個のメモリセル１０が設けられる例を示しているが、本実施の形態に示す半導体装置はこれに限られるものではなく、メモリセルアレイの回路構成や駆動方法に合わせて、メモリセルおよび配線等の、個数および配置等は、適宜設定することができる。
　よって、図１２に示すメモリセルアレイにおいても、配線ＲＢＬおよび配線ＷＢＬと、配線ＳＧ１および配線ＳＧ２と、を互いに直交に設けることにより、配線ＲＢＬおよび配線ＷＢＬで対象となるメモリセル１０のｙ座標を選択し、配線ＳＧ１および配線ＳＧ２で対象となるメモリセル１０のｘ座標を選択することができる。このようにして、図１２のようにメモリセル１０を配列させても、４×４個のメモリセル１０のうち任意のメモリセル１０に書き込みおよび読み出しを行うことができる。
　ただし、図１２に示すメモリセルアレイは、ｙ軸方向から見たとき、メモリセル１０が互い違いに、すなわち列ごとにｘ軸方向にずれるように配置されている。これにより、メモリセル１０を密に配置することができる。よって、メモリセルアレイの占有面積を低減し、半導体装置の高集積化を図ることができる。
　また、図１１および図１２に示すメモリセルアレイにおいては、導電体１２０と絶縁体１３８の距離が十分大きくなるメモリセル１０が多いので、当該メモリセルに含まれる酸化物１０６の上面形状が略円形状になる場合が多い。ただし、図１２に示すように、配列されたメモリセルのうち絶縁体１３８に近接するメモリセル１０（例えば、図１２では、配線ＳＧ１［４］および配線ＳＧ２［４］に接続されたメモリセル１０）の導電体１２０と絶縁体１３８の距離を小さくし、酸化物１０６が絶縁体１３８と接するようにして、メモリセルアレイの集積化を図ってもよい。
＜半導体装置の構成材料＞
　以下では、本実施の形態に示す半導体装置に用いることができる構成材料について説明する。
＜＜絶縁体＞＞
　絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。本実施の形態に示す絶縁体は、その機能に応じて下記の絶縁体から選択して、単層または積層で形成することができる。
　例えば、トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体に、ｈｉｇｈ−ｋ材料を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化が可能となる。一方、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
　また、比誘電率の高い絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などがある。例えば、このような絶縁体を絶縁体１１６として用いてもよい。
　また、比誘電率が低い絶縁体としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などがある。
　また、特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定である。そのため、例えば、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。また、例えば、酸化シリコン、および酸化窒化シリコンは、比誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。
　また、酸化物半導体を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。
　水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
　例えば、絶縁体１３２として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
　特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素、および窒素の拡散を抑制することができる。また、酸化ハフニウムは、酸化アルミニウムよりもバリア性が低いが、膜厚を厚くすることによりバリア性を高めることができる。したがって、酸化ハフニウムの膜厚を調整することで、水素、および窒素の添加量を適切に調整することができる。
　例えば、ゲート絶縁体の一部として機能する絶縁体１１２および絶縁体１３２は、過剰酸素領域を有する絶縁体であることが好ましい。例えば、過剰酸素領域を有する酸化シリコンまたは酸化窒化シリコンが酸化物１０６または酸化物１３４と接する構造とすることで、酸化物１０６または酸化物１３４が有する酸素欠損を補償することができる。
　例えば、絶縁体１１２には、熱に対して安定である酸化シリコンまたは酸化窒化シリコンを用いることが好ましい。ゲート絶縁体として、熱に対して安定な膜と、比誘電率が高い膜との積層構造とすることで、物理膜厚を保持したまま、ゲート絶縁体の等価酸化膜厚（ＥＯＴ）の低減が可能となる。
　さらに、絶縁体１１２を積層構造としてもよい。ゲート絶縁体として機能する絶縁体１１２において、上記絶縁体に加えて、アルミニウム、ハフニウム、およびガリウムの一種または複数種の酸化物を積層してもよい。特に、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。
　上記積層構造とすることで、ゲート電極からの電界の影響を弱めることなく、オン電流の向上を図ることができる。また、ゲート絶縁体の物理的な厚みにより、ゲート電極と、チャネルが形成される領域との間の距離を保つことで、ゲート電極とチャネル形成領域との間のリーク電流を抑制することができる。
　絶縁体１１８、および絶縁体１３８は、比誘電率の低い絶縁体を有することが好ましい。例えば、当該絶縁体は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などを有することが好ましい。または、当該絶縁体は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。
　また、絶縁体１３０は、酸化物１０６を作製するときの犠牲層として機能する必要があるので、後述する絶縁体１３０のエッチング工程において、絶縁体１１８、絶縁体１１６、および絶縁体１１２等のエッチング速度が、絶縁体１３０のエッチング速度に対して、著しく小さくなるように、絶縁体１３０を選択すればよい。例えば、絶縁体１１８、絶縁体１１６、および絶縁体１１２等を酸化シリコンまたは酸化窒化シリコンにする場合、窒化シリコンにすればよい。
　また、絶縁体１３２としては、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いてもよい。絶縁体１３２としては、例えば、酸化アルミニウム、酸化ハフニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いればよい。
　また、絶縁体１２６および絶縁体１２７として、導電体１１４を熱酸化した絶縁体を用いることが好ましい。また、絶縁体１２８および絶縁体１２９として、導電体１２２を熱酸化した絶縁体を用いることが好ましい。
＜＜導電体＞＞
　導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
　また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
　なお、トランジスタのチャネル形成領域に酸化物を用いる場合において、ゲート電極として機能する導電体には、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
　特に、ゲート電極として機能する導電体として、チャネルが形成される金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
　導電体１２０、導電体１２２、および導電体１１４としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
　なお、導電体１１４と導電体１２２は、異なる導電性材料を用いることが好ましい。導電体１１４および導電体１２２に異なる導電性材料を用いることにより、互いの酸化速度またはエッチング速度が異なるので、導電体１１４と導電体１２２の側面の位置をずらすことができる。
＜＜金属酸化物＞＞
　以下では、本発明に係る酸化物１０６および酸化物１３４に適用可能な金属酸化物について説明する。
　金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
　ここでは、金属酸化物が、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
　なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
［金属酸化物の構成］
　以下では、本発明の一態様で開示されるトランジスタに用いることができるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。
　なお、本明細書等において、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌ）、およびＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）と記載する場合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、または材料の構成の一例を表す。
　ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（または正孔）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
　また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、導電性領域、および絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
　また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
　また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、および高い電界効果移動度を得ることができる。
　すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ　ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
［金属酸化物の構造］
　酸化物半導体（金属酸化物）は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
　ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
　ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう。）を確認することは難しい。すなわち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためである。
　また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
　ＣＡＡＣ−ＯＳは結晶性の高い金属酸化物である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、金属酸化物の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損（ＶＯ：ｏｘｙｇｅｎ　ｖａｃａｎｃｙともいう）など）の少ない金属酸化物ともいえる。したがって、ＣＡＡＣ−ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
　ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
　ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する金属酸化物である。ａ−ｌｉｋｅ　ＯＳは、鬆または低密度領域を有する。すなわち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。
　酸化物半導体（金属酸化物）は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
［金属酸化物を有するトランジスタ］
　続いて、上記金属酸化物をトランジスタのチャネル形成領域に用いる場合について説明する。
　なお、上記金属酸化物をトランジスタのチャネル形成領域に用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
　ここで、金属酸化物の電気伝導の仮説の一例について説明する。
　固体中の電気伝導は、散乱中心と呼ばれる散乱源によって阻害される。例えば、単結晶シリコンの場合、格子散乱とイオン化不純物散乱が、主な散乱中心であることが知られている。換言すると、格子欠陥や不純物の少ない本質的な状態のとき、固体中の電気伝導の阻害要因がなく、キャリアの移動度は高い。
　上記のことは、金属酸化物に対しても、あてはまると推測される。例えば、化学量論的組成を満たす酸素よりも少ない酸素を含む金属酸化物では、酸素欠損ＶＯが多く存在すると考えられる。この酸素欠損周りに存在する原子は、本質的な状態よりも、歪んだ場所に位置する。この酸素欠損による歪みが散乱中心となっている可能性がある。
　また、例えば、化学量論的組成を満たす酸素よりも多くの酸素を含む金属化合物では、過剰酸素が存在する。金属化合物中で遊離した状態で存在する過剰酸素は、電子を受け取ることで、Ｏ−やＯ２−になる。Ｏ−やＯ２−となった過剰酸素が散乱中心になる可能性がある。
　以上のことから、金属酸化物が、化学量論的組成を満たす酸素を含む本質的な状態を有する場合、キャリアの移動度は高いと考えられる。
　インジウムと、ガリウムと、亜鉛と、を有する金属酸化物の一種である、インジウム−ガリウム−亜鉛酸化物（以下、ＩＧＺＯ）は、とくに、大気中では結晶成長がし難い傾向があるため、大きな結晶（ここでは、数ｍｍの結晶、または数ｃｍの結晶）よりも小さな結晶（例えば、上述のナノ結晶）とする方が、構造的に安定となる場合がある。これは、大きな結晶を形成するよりも、小さな結晶同士が連結する方が、歪みエネルギーが緩和されるためと考えられる。
　なお、小さな結晶同士が連結する領域においては、該領域の歪みエネルギーを緩和するために、欠陥が形成される場合がある。したがって、該領域に欠陥を形成することなく、歪みエネルギーを緩和させることで、キャリアの移動度を高くすることができる。
　また、トランジスタには、キャリア密度の低い金属酸化物を用いることが好ましい。金属酸化物膜のキャリア密度を低くする場合においては、金属酸化物膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。例えば、金属酸化物は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
　また、高純度真性または実質的に高純度真性である金属酸化物膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
　また、金属酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い金属酸化物をチャネル形成領域に有するトランジスタは、電気特性が不安定となる場合がある。
　したがって、トランジスタの電気特性を安定にするためには、金属酸化物中の不純物濃度を低減することが有効である。また、金属酸化物中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
［不純物］
　ここで、金属酸化物中における各不純物の影響について説明する。
　金属酸化物において、第１４族元素の一つであるシリコンや炭素が含まれると、金属酸化物において欠陥準位が形成される。このため、金属酸化物におけるシリコンや炭素の濃度と、金属酸化物の界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
　また、金属酸化物にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。したがって、アルカリ金属またはアルカリ土類金属が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
　また、金属酸化物において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。したがって、当該金属酸化物において、チャネル形成領域の窒素はできる限り低減されていることが好ましい。例えば、金属酸化物中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
　また、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている金属酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
　不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、トランジスタのオフ電流を低減し、安定した電気特性を付与することができる。
＜選択トランジスタアレイの構成＞
　次に、先の実施の形態に示す選択トランジスタアレイが有するトランジスタの構成の一例について図１３を用いて説明する。
　図１３（Ａ）（Ｂ）は、図５に示す選択トランジスタアレイ５０に設けられたトランジスタ６１の断面図である。図１３（Ａ）に示す断面Ｃ１−Ｃ２はトランジスタ６１のチャネル長方向の断面図を表し、図１３（Ｂ）に示す断面Ｃ３−Ｃ４はトランジスタ６１のチャネル幅方向の断面を表している。
　図１３（Ａ）（Ｂ）に示すトランジスタ６１は、半導体基板１５０を用いたトランジスタである。トランジスタ６１は、半導体基板１５０中の領域１７２ａと、半導体基板１５０中の領域１７２ｂと、絶縁体１６２ａと、導電体１５４ａと、を有する。なお、図示してはいないが、導電体１５４ａの側面に接してサイドウォール絶縁体を設ける構成としてもよい。また、導電体１５４ａの側面に接してサイドウォール絶縁体を設ける場合、領域１７２ａ及び領域１７２ｂにおいて、当該サイドウォール絶縁体と重なる領域に、当該サイドウォール絶縁体と重ならない領域より不純物濃度が低い領域が形成される場合がある。
　トランジスタ６１において、領域１７２ａおよび領域１７２ｂは、ソース領域およびドレイン領域としての機能を有する。また、絶縁体１６２ａは、ゲート絶縁体としての機能を有する。また、導電体１５４ａは、ゲート電極としての機能を有する。したがって、導電体１５４ａに印加する電位によって、チャネル形成領域の抵抗を制御することができる。即ち、導電体１５４ａに印加する電位によって、領域１７２ａと領域１７２ｂとの間の導通・非導通を制御することができる。
　図１３（Ａ）（Ｂ）に示す半導体装置は、トランジスタ６１がＦｉｎ型に構成されている。トランジスタ６１をＦｉｎ型とすることにより、実効的なチャネル幅が増大する。これによりトランジスタ６１のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ６１のオフ特性を向上させることができる。
　半導体基板１５０としては、例えば、シリコン、ゲルマニウムなどの半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムなどの半導体基板などを用いればよい。好ましくは、半導体基板１５０として単結晶シリコン基板を用いる。
　半導体基板１５０は、ｐ型の導電型を付与する不純物を有する半導体基板を用いる。ただし、半導体基板１５０として、ｎ型の導電型を付与する不純物を有する半導体基板を用いても構わない。その場合、トランジスタ６１となる領域には、ｐ型の導電型を付与する不純物を有するウェルを配置すればよい。または、半導体基板１５０がｉ型であっても構わない。
　なお、本実施の形態に示す半導体装置に用いる基板は半導体基板に限られるものではない。例えば、トランジスタ６１などの活性層を成膜などにより形成する場合、絶縁体基板または導電体基板などを用いることもできる。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などを用いてもよい。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。なお、基板を基体と言い換えてもよい。
　また、基板として、トランジスタ作製時の加熱処理に耐えうる可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板が伸縮性を有してもよい。また、基板は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板の厚さは、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下とする。基板を薄くすると、半導体装置を軽量化することができる。また、基板を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。
　領域１７２ａおよび領域１７２ｂは、ｎ型の導電型を付与する不純物を有する領域である。このようにして、トランジスタ６１はｎチャネル型トランジスタを構成する。
　なお、トランジスタ６１は、領域１６０などによって隣接するトランジスタと分離される。領域１６０は、絶縁性を有する領域である。
　図１３（Ａ）（Ｂ）に示す半導体装置は、絶縁体１３２と、酸化物１３４と、絶縁体１６４と、絶縁体１６５と、絶縁体１６６と、絶縁体１６８と、絶縁体１７０と、導電体１８０ａと、導電体１８０ｂと、導電体１７８ａと、導電体１７８ｂと、導電体１７６ａと、導電体１７４ａと、を有する。ここで、絶縁体１３２、および酸化物１３４は、上述した３次元メモリセルアレイ４０に形成されていたものである。
　絶縁体１６４は、トランジスタ６１を埋め込むように形成される。また、絶縁体１６５は、絶縁体１６４上に形成される。また、絶縁体１６６は、絶縁体１６５上に形成される。また、絶縁体１６８は、絶縁体１６６上に形成される。また、絶縁体１７０は、絶縁体１６８上に形成される。
　絶縁体１６４、絶縁体１６５、絶縁体１６６、絶縁体１６８及び絶縁体１７０は、領域１７２ａに達する円柱状の開口を有しており、当該開口の中に絶縁体１３２、および酸化物１３４を有する。絶縁体１３２は当該開口の内壁に接して円筒状に形成されており、酸化物１３４は絶縁体１３２の内側に円柱状に形成されている。絶縁体１３２、および酸化物１３４は、半導体基板１５０の上面に対して略垂直に伸長して形成されている。
　絶縁体１３２の底面の少なくとも一部に開口が形成されており、当該開口を介して酸化物１３４が領域１７２ａと接している。ここで、図１３（Ａ）（Ｂ）に示す酸化物１３４は、図３などに示す配線ＲＢＬ［１，１］乃至［ｍ１，ｍ２］のいずれか一に対応しており、領域１７２ａはトランジスタ６１のソース領域またはドレイン領域としての機能を有している。以上のような構成とすることにより、メモリセルストリング底部の配線ＲＢＬを選択トランジスタセル６０のトランジスタ６１のソース領域またはドレイン領域と電気的に接続することができる。
　さらに、絶縁体１６４および絶縁体１６５は、領域１７２ｂに達する開口と、導電体１５４ａに達する開口と、を有する。当該開口には、それぞれ導電体１８０ａと、導電体１８０ｂと、が埋め込まれている。さらに、絶縁体１６６は、導電体１８０ａに達する開口と、導電体１８０ｂに達する開口と、を有する。当該開口には、それぞれ導電体１７８ａと、導電体１７８ｂと、が埋め込まれている。また、絶縁体１６８は、導電体１７８ａに達する開口を有する。当該開口には導電体１７６ａが埋め込まれている。また、絶縁体１７０は、導電体１７６ａに達する開口を有する。当該開口には、導電体１７４ａが埋め込まれている。
　ここで、導電体１７４ａは、トランジスタ６１のソース領域又はドレイン領域として機能する領域１７２ｂと電気的に接しており、図５などに示す配線ＲＢＬ［１］乃至［ｍ２］のいずれかとして機能する。また、導電体１７８ｂはトランジスタ６１のゲートとして機能する導電体１５４ａと電気的に接続しており、図５などに示す配線ＳＧ１として機能する。データの読み出しにおいて、このように形成された配線ＳＧ１とトランジスタ６１を介して、２次元メモリセルアレイ３０［１］乃至［ｍ１］のいずれかを選択することができる。
　絶縁体１６４、絶縁体１６５、絶縁体１６６、絶縁体１６８及び絶縁体１７０の一以上は、水素などの不純物および酸素をブロックする機能を有する絶縁体を有することが好ましい。３次元メモリセルアレイ４０に含まれるトランジスタ１２より下層に、水素などの不純物および酸素をブロックする機能を有する絶縁体を配置することによって、トランジスタ１２の電気特性を安定にすることができる。
　水素などの不純物および酸素をブロックする機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。
　導電体１８０ａ、導電体１８０ｂ、導電体１７８ａ、導電体１７８ｂ、導電体１７６ａ及び導電体１７４ａとしては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。
　また、図１３（Ｃ）（Ｄ）は、図５に示す選択トランジスタアレイ５０に設けられたトランジスタ６２の断面図である。図１３（Ｃ）に示す断面Ｃ５−Ｃ６はトランジスタ６２のチャネル長方向の断面図を表し、図１３（Ｄ）に示す断面Ｃ７−Ｃ８はトランジスタ６２のチャネル幅方向の断面を表している。
　図１３（Ｃ）（Ｄ）に示す半導体装置の構成は、絶縁体１３２および酸化物１３４が形成されている代わりに導電体１２０が形成されていることを除いて、図１３（Ａ）（Ｂ）に示す半導体装置の構成と同様である。トランジスタ６２は、半導体基板１５０中の領域１７２ｃと、半導体基板１５０中の領域１７２ｄと、絶縁体１６２ｂと、導電体１５４ｂと、を有するが、領域１７２ｃ及び領域１７２ｄは、領域１７２ａ及び領域１７２ｂの構成を、絶縁体１６２ｂは、絶縁体１６２ａの構成を、導電体１５４ｂは、導電体１５４ａの構成を、参酌することができる。
　また、導電体１８０ｃ、導電体１８０ｄ、導電体１７８ｃ、導電体１７８ｄ、導電体１７６ｂ及び導電体１７４ｂは、導電体１８０ａ、導電体１８０ｂ、導電体１７８ａ、導電体１７８ｂ、導電体１７６ａ及び導電体１７４ａの構成を参酌することができる。
　絶縁体１６４、絶縁体１６５、絶縁体１６６、絶縁体１６８及び絶縁体１７０は、領域１７２ｃに達する円柱状の開口を有しており、当該開口の中に導電体１２０を有する。導電体１２０は当該開口の内壁に接して円柱状に形成されている。導電体１２０は、半導体基板１５０の上面に対して略垂直に伸長して形成されている。ここで、図１３（Ｃ）（Ｄ）に示す導電体１２０は、図３などに示す配線ＷＢＬ［１，１］乃至［ｍ１，ｍ２］のいずれか一に対応しており、領域１７２ｃはトランジスタ６２のソース領域またはドレイン領域としての機能を有している。以上のような構成とすることにより、メモリセル１０のトランジスタ１２と電気的に接続される配線ＷＢＬを選択トランジスタセル６０のトランジスタ６２のソース領域またはドレイン領域と電気的に接続することができる。
　また、導電体１７４ｂは、トランジスタ６２のソース領域又はドレイン領域として機能する領域１７２ｄと電気的に接しており、図５などに示す配線ＷＢＬ［１］乃至［ｍ２］のいずれかとして機能する。また、導電体１７８ｄはトランジスタ６２のゲートとして機能する導電体１５４ｂと電気的に接続しており、図５などに示す配線ＳＧ２として機能する。データの書き込みにおいて、このように形成された配線ＳＧ２とトランジスタ６２を介して、２次元メモリセルアレイ３０［１］乃至［ｍ１］のいずれかを選択することができる。
＜メモリセルアレイの作製方法＞
　次に、上記半導体装置の作製方法について、図１４乃至図２６を用いて説明する。図１４乃至図２６は、上記半導体装置の３次元メモリセルアレイ４０の一部のメモリセル１０の作製過程を示した図である。図１４（Ａ）乃至図２６（Ａ）はメモリセル１０の層１４０の平面図であり、図１４（Ｂ）乃至図２６（Ｂ）はメモリセル１０の断面図であり、図１４（Ａ）乃至図２６（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する。また、図１４（Ａ）乃至図２６（Ａ）は図８（Ｂ）に示す平面図に対応しており、図１４（Ｂ）乃至図２６（Ｂ）は図８（Ａ）に示す断面図に対応している。
　以下に示す作製方法において、成膜工程は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、または原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行うことができる。
　なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ　ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ　ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ　ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）法に分けることができる。
　プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを抑制することが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
　また、ＡＬＤ法も、被処理物へのプラズマダメージを抑制することが可能な成膜方法である。よって、欠陥の少ない膜が得られる。なお、ＡＬＤ法で用いるプリカーサには炭素などの不純物を含むものがある。このため、ＡＬＤ法により設けられた膜は、他の成膜法により設けられた膜と比較して、炭素などの不純物を多く含む場合がある。なお、不純物の定量は、Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて行うことができる。
　ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
　ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間を要さない分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
　また、成膜された、導電体、絶縁体および半導体の加工はリソグラフィー法を用いて行えばよい。また、当該加工はドライエッチング法やウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。
　リソグラフィー法では、まず、マスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体または絶縁体などを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ　Ｕｌｔｒａ　ｖｉｏｌｅｔ）光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、レジスト上に直接描画を行うため、上述のレジスト露光用のマスクは不要となる。なお、レジストマスクは、アッシングなどのドライエッチング処理を行う、ウェットエッチング処理を行う、ドライエッチング処理後にウェットエッチング処理を行う、またはウェットエッチング処理後にドライエッチング処理を行う、などで、除去することができる。
　また、レジストマスクの代わりに絶縁体や導電体からなるハードマスクを用いてもよい。ハードマスクを用いる場合、エッチング対象の構成材料上にハードマスク材料となる絶縁膜や導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成することができる。当該構成材料のエッチングは、レジストマスクを除去してから行ってもよいし、レジストマスクを残したまま行ってもよい。後者の場合、エッチング中にレジストマスクが消失することがある。当該構成材料のエッチング後にハードマスクをエッチングにより除去してもよい。一方、ハードマスクの材料が後工程に影響が無い、あるいは後工程で利用できる場合、必ずしもハードマスクを除去する必要は無い。
　ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電源を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なった高周波電源を印加する構成でもよい。または平行平板型電極それぞれに同じ周波数の高周波電源を印加する構成でもよい。または平行平板型電極それぞれに周波数の異なる高周波電源を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置などを用いることができる。
　まず、図１３に示すような選択トランジスタが形成された基板上に、絶縁体１１８Ａ、導電体１２２Ａ、絶縁体１１６Ａ、絶縁体１３０Ａ、絶縁体１１２Ａ、および導電体１１４Ａをこの順番に積層して成膜する（図１４（Ａ）（Ｂ）参照）。さらに、メモリセルアレイの層数に合わせて、この積層体を繰り返し形成する。ここで、絶縁体１１８Ａは後の工程で絶縁体１１８となる絶縁膜である。また、導電体１２２Ａは後の工程で導電体１２２となる導電膜である。また、絶縁体１１６Ａは後の工程で絶縁体１１６となる絶縁膜である。また、絶縁体１３０Ａは後の工程で絶縁体１３０となる絶縁膜である。また、絶縁体１１２Ａは後の工程で絶縁体１１２となる絶縁膜である。また、導電体１１４Ａは後の工程で導電体１１４となる導電膜である。よって、これらに用いる絶縁性材料および導電性材料は、上記の記載を参酌すればよい。また、これらの絶縁膜および導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
　ただし、図１４（Ｂ）の最上層は、３次元メモリセルアレイの最上層として便宜的に絶縁体１１８としているが、これに限られるものではない。３次元メモリセルアレイの最上層は、回路構成等に応じて、適宜、絶縁膜、導電膜、半導体膜、などを設けてもよい。
　絶縁体１３０Ａは、後述する工程において、絶縁体１１８Ａ、絶縁体１１６Ａ、および絶縁体１１２Ａに対して選択的にエッチングを行う必要がある。このため、当該エッチング処理において、絶縁体１３０Ａのエッチング速度が、絶縁体１１８Ａ、絶縁体１１６Ａ、および絶縁体１１２Ａのエッチング速度に比べて著しく大きくなることが好ましい。絶縁体１１８Ａ、絶縁体１１６Ａ、および絶縁体１１２Ａのエッチング速度を１とすると、絶縁体１３０Ａのエッチング速度は５以上が好ましく、より好ましくは１０以上である。よって、絶縁体１３０Ａ、絶縁体１１８Ａ、絶縁体１１６Ａ、および絶縁体１１２Ａとして用いる絶縁性材料は、上記のエッチング速度を満たすように、エッチング条件等に合わせて適宜選択することが好ましい。
　ここで、導電体１２２Ａおよび導電体１１４Ａのｙ軸方向に延伸した端部を階段状に加工しておくことが好ましい。導電体１２２と導電体１１４の階段状の部分が、駆動回路と接続された配線とのコンタクト部となる。これにより、導電体１２２および導電体１１４は、当該配線と接続されたプラグと容易にコンタクトを取ることができる。
　次に、マスクを用いて、絶縁体１１８Ａ、導電体１２２Ａ、絶縁体１１６Ａ、絶縁体１３０Ａ、絶縁体１１２Ａ、および導電体１１４Ａを含む積層体を分断加工して、絶縁体１１８Ｂ、導電体１２２Ｂ、絶縁体１１６Ｂ、絶縁体１３０Ｂ、絶縁体１１２Ｂ、および導電体１１４Ｂを含む積層体を形成する（図１５（Ａ）（Ｂ）参照）。絶縁体１１８Ｂ、導電体１２２Ｂ、絶縁体１１６Ｂ、絶縁体１３０Ｂ、絶縁体１１２Ｂ、および導電体１１４Ｂを含む積層体は、後の工程で絶縁体１３８が埋め込まれる第３の開口によって分断されている。第３の開口は、ｙ軸方向に延伸された溝状の開口である。よって、絶縁体１１８Ｂ、導電体１２２Ｂ、絶縁体１１６Ｂ、絶縁体１３０Ｂ、絶縁体１１２Ｂ、および導電体１１４Ｂは、ｙ軸方向に延伸した板状の形状になる。上記第３の開口の形成には、例えば、ドライエッチング処理などの異方性の強いエッチング処理を行えばよい。
　次に、絶縁体１１８Ｂ、導電体１２２Ｂ、絶縁体１１６Ｂ、絶縁体１３０Ｂ、絶縁体１１２Ｂ、および導電体１１４Ｂを含む積層体の間の第３の開口を埋め込むように絶縁体１３８を成膜する（図１６（Ａ）（Ｂ）参照）。絶縁体１３８は、ＣＶＤ法やＡＬＤ法を用いて形成することができる。特に、ＡＬＤ法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ＡＬＤ法と、ＣＶＤ法を組み合わせて絶縁体１３８を形成してもよい。絶縁体１３８は、ＣＭＰ法や、リフロー法を用いて、平坦化処理されていることが好ましい。ＣＭＰ法を用いて平坦化処理を行う場合、絶縁体１１８Ｂの表面が露出するまで絶縁体１３８を研磨してもよい。また、絶縁体１１８Ｂと絶縁体１３８を一緒に研磨してもよい。
　次に、マスクを用いて、絶縁体１１８Ｂ、導電体１２２Ｂ、絶縁体１１６Ｂ、絶縁体１３０Ｂ、絶縁体１１２Ｂ、および導電体１１４Ｂを含む積層体に縦穴状の開口を形成し、絶縁体１１８Ｃ、導電体１２２Ｃ、絶縁体１１６Ｃ、絶縁体１３０Ｃ、絶縁体１１２Ｃ、および導電体１１４Ｃを含む積層体を形成する（図１７（Ａ）（Ｂ）参照）。絶縁体１１８Ｃ、導電体１２２Ｃ、絶縁体１１６Ｃ、絶縁体１３０Ｃ、絶縁体１１２Ｃ、および導電体１１４Ｃを含む積層体は、後の工程で導電体１２０が埋め込まれる第２の開口が形成されている。上記第２の開口の形成には、例えば、ドライエッチング処理などの異方性エッチング処理を行えばよい。
　次に、第２の開口に面する導電体１１４Ｃおよび導電体１２２Ｃの表面を酸化し、導電体１１４Ｃの側面に絶縁体１２６を、導電体１２２Ｃの側面に絶縁体１２８を形成する（図１８（Ａ）（Ｂ）参照）。絶縁体１２６および絶縁体１２８の形成は、例えば、酸素を含む雰囲気で熱処理を行えばよい。ここで、導電体１１４Ｃと導電体１２２Ｃに、異なる導電性材料を用いることにより、絶縁体１２６と絶縁体１２８の形成される速度を異ならせ、絶縁体１２６の膜厚を厚くすることができる。
　また、絶縁体１２６および絶縁体１２８を形成する前に、エッチング処理を行い、導電体１２２Ｃを選択的に除去してもよい。導電体１１４Ｃと導電体１２２Ｃに、異なる導電性材料を用いることにより、導電体１１４Ｃと導電体１２２Ｃのエッチング速度を異ならせ、導電体１２２Ｃの側面を、導電体１１４Ｃの側面より、Ａ１側に位置させることができる。
　次に、等方性エッチングを行って、層１４０に設けられた絶縁体１３０Ｃを選択的に除去して絶縁体１３０を形成する（図１９（Ａ）（Ｂ））。等方性エッチングとしては、例えば、ウェットエッチングまたは、反応性ガスを用いたエッチングを用いればよい。反応性ガスを用いたエッチングでは、意図的に基板などにバイアスを掛けないようにして、エッチングの等方性を高くする。また、反応性ガスを用いたエッチングでは、反応性ガスを高温にする、または反応性ガスをプラズマ化することにより、エッチングガスの反応性を向上させてもよい。
　当該エッチング処理においては、絶縁体１３０Ｃのエッチング速度が、絶縁体１１８Ｃ、絶縁体１１６Ｃ、絶縁体１１２Ｃ、および絶縁体１３８のエッチング速度に比べて著しく大きくなることが好ましい。絶縁体１１８Ｃ、絶縁体１１６Ｃ、絶縁体１１２Ｃ、および絶縁体１３８のエッチング速度を１とすると、絶縁体１３０Ｃのエッチング速度は５以上が好ましく、より好ましくは１０以上である。よって、上記のエッチング速度を満たすように、適宜エッチング条件を選択すればよい。
　例えば、絶縁体１３０Ｃをシリコン窒化物で形成し、絶縁体１１８Ｃ、絶縁体１１６Ｃ、絶縁体１１２Ｃ、および絶縁体１３８をシリコン酸化物で形成する場合、リン酸水溶液を用いたウェットエッチングを行えばよい。
　このとき、図１９（Ａ）に示すように、層１４０における絶縁体１３０のエッチング領域の上面形状は、絶縁体１３８で切断されたような、略円形状になることがある。
　次に、絶縁体１１８Ｃ、導電体１２２Ｃ、絶縁体１１６Ｃ、絶縁体１３０、絶縁体１１２Ｃ、および導電体１１４Ｃを含む積層体に形成された開口の中に酸化物１０６Ａを形成する（図２０（Ａ）（Ｂ）参照）。ここで、酸化物１０６Ａは、後の工程で酸化物１０６となるので、本実施の形態に示す酸化物を用いればよい。酸化物１０６Ａは、ＣＶＤ法やＡＬＤ法を用いて形成することができる。特に、ＡＬＤ法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ＡＬＤ法と、ＣＶＤ法を組み合わせて酸化物１０６Ａを形成してもよい。また、ＣＶＤ法を用いる場合はＭＯＣＶＤ法またはＭＣＶＤ法を用いてもよい。酸化物１０６Ａを積層膜とする場合、同じ成膜装置で形成されてもよいし、異なる成膜装置で形成されてもよい。
　各層１４０において、酸化物１０６Ａは、絶縁体１３０および絶縁体１３８に囲まれた領域に成膜される。これにより、各層１４０において、酸化物１０６Ａは島状に形成され、酸化物１０６Ａどうしが互いに接することを防ぐことができる。
　ここで、メモリセルアレイの最上面に形成された酸化物１０６Ａは、ＣＭＰ法などを用いて除去されていることが好ましい。
　次に、第２の開口に形成された酸化物１０６Ａを選択的に除去し、酸化物１０６Ｂを形成する（図２１（Ａ）（Ｂ）参照）。これにより、酸化物１０６Ｂは各層１４０に分断される。第２の開口内の酸化物１０６Ａを選択的に除去するには、例えば、ドライエッチング処理などの異方性エッチング処理を行えばよい。
　次に、絶縁体１１８Ｃ、導電体１２２Ｃ、絶縁体１１６Ｃ、絶縁体１３０、酸化物１０６Ｂ、絶縁体１１２Ｃ、および導電体１１４Ｃを含む積層体に形成された第２の開口の中に導電体１２０を形成する（図２２（Ａ）（Ｂ）参照）。導電体１２０は、ＣＶＤ法やＡＬＤ法を用いて形成することができる。特に、ＡＬＤ法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ＡＬＤ法と、ＣＶＤ法を組み合わせて導電体１２０を形成してもよい。また、ＣＶＤ法を用いる場合はＭＯＣＶＤ法またはＭＣＶＤ法を用いてもよい。
　ここで、導電体１２０の底部は、図１３（Ｃ）に示すようにトランジスタ６２の領域１７２ｃに電気的に接続される。
　層１４０において、酸化物１０６Ｂは、導電体１２０の周囲を囲むように側面と接している。酸化物１０６Ｂの導電体１２０と接している領域近傍に、導電体１２０に含まれる金属元素が添加され、酸化物１０６Ｂの当該領域が低抵抗化され、領域１０９ｂが形成されることがある。また、導電体１２０の形成後に、熱処理を行うことで、導電体１２０に含まれる金属元素を酸化物１０６に添加し、より確実に領域１０９ｂを形成することができる。ここで、導電体１２０を設ける第２の開口の径を十分大きくし、例えば１０ｎｍ以上２００ｎｍ以下程度にしておくことで、熱処理して領域１０９ｂを形成しても、導電体１２０の導電性を十分に保持することができる。
　次に、マスクを用いて、絶縁体１１８Ｃ、導電体１２２Ｃ、絶縁体１１６Ｃ、絶縁体１３０、酸化物１０６Ｂ、絶縁体１１２Ｃ、および導電体１１４Ｃを含む積層体に縦穴状の開口を形成し、絶縁体１１８、導電体１２２、絶縁体１１６、絶縁体１３０、絶縁体１１２、および導電体１１４を含む積層体を形成する（図２３（Ａ）（Ｂ）参照）。絶縁体１１８、導電体１２２、絶縁体１１６、絶縁体１３０、絶縁体１１２、および導電体１１４を含む積層体は、後の工程で絶縁体１３２および酸化物１３４が埋め込まれる第１の開口が形成されている。上記第１の開口の形成には、例えば、ドライエッチング処理などの異方性エッチング処理を行えばよい。
　次に、第１の開口に面する導電体１１４および導電体１２２の表面を酸化し、導電体１１４の側面に絶縁体１２７を、導電体１２２の側面に絶縁体１２９を形成する（図２３（Ａ）（Ｂ）参照）。絶縁体１２７および絶縁体１２９の形成は、例えば、酸素を含む雰囲気で熱処理を行えばよい。ここで、導電体１１４と導電体１２２に、異なる導電性材料を用いることにより、絶縁体１２７と絶縁体１２９の形成される速度を異ならせ、絶縁体１２７の膜厚を厚くすることができる。
　また、絶縁体１２７および絶縁体１２９を形成する前に、エッチング処理を行い、導電体１１４を選択的に除去してもよい。導電体１１４と導電体１２２に、異なる導電性材料を用いることにより、導電体１１４と導電体１２２のエッチング速度を異ならせ、導電体１１４の側面を、導電体１２２の側面より、Ａ２側に位置させることができる。
　次に、絶縁体１１８、導電体１２２、絶縁体１１６、絶縁体１３０、絶縁体１１２、および導電体１１４を含む積層体に形成された第１の開口の中に絶縁体１３２Ａを成膜する（図２４（Ａ）（Ｂ）参照）。ここで、絶縁体１３２Ａは、後の工程で絶縁体１３２となるので、本実施の形態に示す絶縁体を用いればよい。絶縁体１３２Ａは、ＣＶＤ法やＡＬＤ法を用いて形成することができる。特に、ＡＬＤ法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ＡＬＤ法と、ＣＶＤ法を組み合わせて絶縁体１３２Ａを形成してもよい。
　ここで、絶縁体１３２Ａは、第１の開口の内側に接して、内部に空間を有する円筒状に設けられることが好ましい。
　また、絶縁体１３２Ａは、必ずしも成膜直後に絶縁体である必要はない。例えば、アルミニウム、ルテニウム、チタン、タンタル、クロム、タングステン、などの金属膜を、薄い膜厚で成膜し、熱処理などによって、当該金属膜に酸素を供給して、絶縁性の金属酸化膜を形成し、絶縁体１３２Ａにしてもよい。このとき、当該金属膜の膜厚は、例えば、０．５ｎｍ以上５ｎｍ以下、好ましくは１ｎｍ以上２ｎｍ以下にすればよい。また、上記熱処理を、酸素を含む雰囲気で行うことにより、より確実に絶縁体１３２Ａを形成することができる。また、上記熱処理において、窒素を含む雰囲気で一度熱処理を行って、さらに酸素を含む雰囲気で熱処理を行ってもよい。
　ここで、層１４０において、酸化物１０６は、絶縁体１３２Ａとなる金属膜の周囲を囲むように側面と接している。よって、上記絶縁体１３２Ａの形成と並行して、酸化物１０６の絶縁体１３２Ａとなる金属膜と接している領域近傍に、絶縁体１３２Ａとなる金属膜に含まれる金属元素が添加される。これにより、酸化物１０６の当該領域が低抵抗化され、領域１０９ａが形成される（図２４（Ａ）（Ｂ）参照）。
　次に、第１の開口の底部に形成された絶縁体１３２Ａを選択的に除去し、絶縁体１３２を形成する（図２５（Ａ）（Ｂ）参照。）。絶縁体１３２Ａの除去には、異方性エッチングを用いることが好ましい。このとき、絶縁体１１８および絶縁体１３８等の上の絶縁体１３２Ａも除去されるため、絶縁体１３２は、第１の開口の側壁のみに設けられる。
　次に、絶縁体１１８、導電体１２２、絶縁体１１６、絶縁体１３０、絶縁体１１２、および導電体１１４を含む積層体に形成された第１の開口の中に酸化物１３４を形成する（図２６（Ａ）（Ｂ）参照）。ここで、酸化物１３４は、本実施の形態に示す酸化物を用いればよい。酸化物１３４は、ＣＶＤ法やＡＬＤ法、またはスパッタリング法を用いて形成することができる。特に、ＡＬＤ法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ＡＬＤ法と、ＣＶＤ法を組み合わせて酸化物１３４を形成してもよい。また、ＣＶＤ法を用いる場合はＭＯＣＶＤ法またはＭＣＶＤ法を用いてもよい。酸化物１３４を積層膜とする場合、同じ成膜装置で形成されてもよいし、異なる成膜装置で形成されてもよい。
　ここで、酸化物１３４の底部は、図１３（Ａ）に示すようにトランジスタ６１の領域１７２ａに電気的に接続される。
　また、メモリセルアレイの最上面に形成された酸化物１３４は、ＣＭＰ法などを用いて除去されていることが好ましい。
　このようにメモリセルアレイを作製することにより、各層ごとにメモリセル１０を作製するためのパターン形成を行うことなく、複数の層のメモリセル１０を一括で作製することができる。さらに、上記の方法でメモリセルアレイを作製する場合、メモリセル１０の層数を増やしても、メモリセル１０のパターン形成およびエッチング処理の工程数が増えない。このように、メモリセルアレイ作製の工程を短縮することができるので、生産性の高い半導体装置を提供することができる。
　以上のような構成とすることにより、メモリセル１０を基板の上面に垂直な方向に積層した３次元メモリセルアレイを提供することができる。このように、メモリセルを積層して設けることにより、積層数に応じて単位面積あたりの記憶容量を増加させることができる。当該メモリセルにおいては、２個のトランジスタと１個の容量素子が含まれており、比較的素子数が多い。本実施の形態に示す半導体装置を用いることにより、上記のような良好な特性に加えて、従来のメモリと同等、またはそれ以上に単位面積あたりの記憶容量の大きい半導体装置を提供することができる。
　なお、本実施の形態に示す半導体装置の構成は一例であり、本発明は、本実施の形態に係る図面等に示す、回路素子および配線等の、個数および配置等に限定されるものではない。本実施の形態に係る半導体装置が有する、回路素子および配線等の、個数および配置等は、回路構成や駆動方法に合わせて適宜設定することができる。
　以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
　本実施の形態では、先の実施の形態に示す半導体装置を用いた記憶装置の応用例について説明する。先の実施の形態に示す半導体装置は、例えば、各種電子機器（例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルカメラ（ビデオカメラも含む）、録画再生装置、ナビゲーションシステムなど）の記憶装置に適用できる。なお、ここで、コンピュータとは、タブレット型のコンピュータや、ノート型のコンピュータや、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。または、先の実施の形態に示す半導体装置は、メモリカード（例えば、ＳＤカード）、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種のリムーバブル記憶装置に適用される。図２７にリムーバブル記憶装置の幾つかの構成例を模式的に示す。例えば、先の実施の形態に示す半導体装置は、パッケージングされたメモリチップに加工され、様々なストレージ装置やリムーバブルメモリに用いられる。
　図２７（Ａ）はＵＳＢメモリの模式図である。ＵＳＢメモリ１１００は、筐体１１０１、キャップ１１０２、ＵＳＢコネクタ１１０３および基板１１０４を有する。基板１１０４は、筐体１１０１に収納されている。例えば、基板１１０４には、メモリチップ１１０５、コントローラチップ１１０６が取り付けられている。基板１１０４のメモリチップ１１０５などに先の実施の形態に示す半導体装置を組み込むことができる。
　図２７（Ｂ）はＳＤカードの外観の模式図であり、図２７（Ｃ）は、ＳＤカードの内部構造の模式図である。ＳＤカード１１１０は、筐体１１１１、コネクタ１１１２および基板１１１３を有する。基板１１１３は筐体１１１１に収納されている。例えば、基板１１１３には、メモリチップ１１１４、コントローラチップ１１１５が取り付けられている。基板１１１３の裏面側にもメモリチップ１１１４を設けることで、ＳＤカード１１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板１１１３に設けてもよい。これによって、ホスト装置とＳＤカード１１１０間の無線通信によって、メモリチップ１１１４のデータの読み出し、書き込みが可能となる。基板１１１３のメモリチップ１１１４などに先の実施の形態に示す半導体装置を組み込むことができる。
　図２７（Ｄ）はＳＳＤの外観の模式図であり、図２７（Ｅ）は、ＳＳＤの内部構造の模式図である。ＳＳＤ１１５０は、筐体１１５１、コネクタ１１５２および基板１１５３を有する。基板１１５３は筐体１１５１に収納されている。例えば、基板１１５３には、メモリチップ１１５４、メモリチップ１１５５、コントローラチップ１１５６が取り付けられている。メモリチップ１１５５はコントローラチップ１１５６のワークメモリであり、例えばＤＲＡＭチップを用いればよい。基板１１５３の裏面側にもメモリチップ１１５４を設けることで、ＳＳＤ１１５０の容量を増やすことができる。基板１１５３のメモリチップ１１５４などに先の実施の形態に示す半導体装置を組み込むことができる。
（実施の形態４）
　本実施の形態では、図２８を用いて、上記実施の形態に示す半導体装置を適用した、ＡＩシステムについて説明を行う。
　図２８はＡＩシステム４０４１の構成例を示すブロック図である。ＡＩシステム４０４１は、演算部４０１０と、制御部４０２０と、入出力部４０３０を有する。
　演算部４０１０は、アナログ演算回路４０１１と、ＤＯＳＲＡＭ４０１２と、ＮＯＳＲＡＭ４０１３と、ＦＰＧＡ４０１４と、３Ｄ−ＮＡＮＤ４０１５を有する。
　ここで、ＤＯＳＲＡＭ（登録商標）とは、「Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ＲＡＭ」の略称であり、１Ｔ（トランジスタ）１Ｃ（容量）型のメモリセルを有するＲＡＭを指す。
　また、ＮＯＳＲＡＭ（登録商標）とは「Ｎｏｎｖｏｌａｔｉｌｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ＲＡＭ」の略称であり、ゲインセル型（２Ｔ型、３Ｔ型）のメモリセルを有するＲＡＭを指す。ＤＯＳＲＡＭおよびＮＯＳＲＡＭは、ＯＳトランジスタのオフ電流が低いことを利用したメモリである。
　制御部４０２０は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）４０２１と、ＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）４０２２と、ＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）４０２３と、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）４０２４と、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）４０２５と、メモリコントローラ４０２６と、電源回路４０２７と、ＰＭＵ（Ｐｏｗｅｒ　Ｍａｎａｇｅｍｅｎｔ　Ｕｎｉｔ）４０２８と、を有する。
　入出力部４０３０は、外部記憶制御回路４０３１と、音声コーデック４０３２と、映像コーデック４０３３と、汎用入出力モジュール４０３４と、通信モジュール４０３５と、を有する。
　演算部４０１０は、ニューラルネットワークによる学習または推論を実行することができる。
　アナログ演算回路４０１１はＡ／Ｄ（アナログ／デジタル）変換回路、Ｄ／Ａ（デジタル／アナログ）変換回路、および積和演算回路を有する。
　アナログ演算回路４０１１はＯＳトランジスタを用いて形成することが好ましい。ＯＳトランジスタを用いたアナログ演算回路４０１１は、アナログメモリを有し、学習または推論に必要な積和演算を、低消費電力で実行することが可能になる。
　ＤＯＳＲＡＭ４０１２は、ＯＳトランジスタを用いて形成されたＤＲＡＭであり、ＤＯＳＲＡＭ４０１２は、ＣＰＵ４０２１から送られてくるデジタルデータを一時的に格納するメモリである。ＤＯＳＲＡＭ４０１２は、ＯＳトランジスタを含むメモリセルと、Ｓｉトランジスタを含む読み出し回路部を有する。上記メモリセルと読み出し回路部は、積層された異なる層に設けることができるため、ＤＯＳＲＡＭ４０１２は、全体の回路面積を小さくすることができる。
　ニューラルネットワークを用いた計算は、入力データが１０００を超えることがある。上記入力データをＳＲＡＭに格納する場合、ＳＲＡＭは回路面積に制限があり、記憶容量が小さいため、上記入力データを小分けにして格納せざるを得ない。ＤＯＳＲＡＭ４０１２は、限られた回路面積でも、メモリセルを高集積に配置することが可能であり、ＳＲＡＭに比べて記憶容量が大きい。そのため、ＤＯＳＲＡＭ４０１２は、上記入力データを効率よく格納することができる。
　ＮＯＳＲＡＭ４０１３はＯＳトランジスタを用いた不揮発性メモリである。ＮＯＳＲＡＭ４０１３は、フラッシュメモリや、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）などの他の不揮発性メモリと比べて、データを書き込む際の消費電力が小さい。また、フラッシュメモリやＲｅＲＡＭのように、データを書き込む際に素子が劣化することもなく、データの書き込み可能回数に制限が無い。
　また、ＮＯＳＲＡＭ４０１３は、１ビットの２値データの他に、２ビット以上の多値データを記憶することができる。ＮＯＳＲＡＭ４０１３は多値データを記憶することで、１ビットあたりのメモリセル面積を小さくすることができる。
　また、ＮＯＳＲＡＭ４０１３は、デジタルデータの他にアナログデータを記憶することができる。そのため、アナログ演算回路４０１１は、ＮＯＳＲＡＭ４０１３をアナログメモリとして用いることもできる。ＮＯＳＲＡＭ４０１３は、アナログデータのまま記憶することができるため、Ｄ／Ａ変換回路やＡ／Ｄ変換回路が不要である。そのため、ＮＯＳＲＡＭ４０１３は周辺回路の面積を小さくすることができる。なお、本明細書においてアナログデータとは、３ビット（８値）以上の分解能を有するデータのことを指す。上述した多値データがアナログデータに含まれる場合もある。
　ニューラルネットワークの計算に用いられるデータやパラメータは、一旦、ＮＯＳＲＡＭ４０１３に格納することができる。上記データやパラメータは、ＣＰＵ４０２１を介して、ＡＩシステム４０４１の外部に設けられたメモリに格納してもよいが、内部に設けられたＮＯＳＲＡＭ４０１３の方が、より高速且つ低消費電力に上記データやパラメータを格納することができる。また、ＮＯＳＲＡＭ４０１３は、ＤＯＳＲＡＭ４０１２よりもビット線を長くすることができるので、記憶容量を大きくすることができる。
　ＦＰＧＡ４０１４は、ＯＳトランジスタを用いたＦＰＧＡ（ＯＳ−ＦＰＧＡ）である。ＡＩシステム４０４１は、ＦＰＧＡ４０１４を用いることによって、後述する、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）などの、ニューラルネットワークの接続をハードウェアで構成することができる。上記のニューラルネットワークの接続をハードウェアで構成することで、より高速に実行することができる。
　ＯＳ−ＦＰＧＡは、ＳＲＡＭで構成されるＦＰＧＡよりもメモリの面積を小さくすることができる。そのため、コンテキスト切り替え機能を追加しても面積増加が少ない。また、ＯＳ−ＦＰＧＡはブースティングによりデータやパラメータを高速に伝えることができる。
　３Ｄ−ＮＡＮＤ４０１５はＯＳトランジスタを用いた不揮発性メモリである。３Ｄ−ＮＡＮＤ４０１５は、高集積化されたメモリであり、単位面積あたりの記憶容量が大きい。
　また、３Ｄ−ＮＡＮＤ４０１５は、１ビットの２値データの他に、２ビット以上の多値データを記憶することができる。３Ｄ−ＮＡＮＤ４０１５は多値データを記憶することで、１ビットあたりのメモリセル面積を、さらに小さくすることができる。
　また、３Ｄ−ＮＡＮＤ４０１５として、例えば、上記実施の形態に示す半導体装置を用いることができる。これにより、メモリセルの占有面積を低減することができるので、本実施の形態に係る記憶回路を有する半導体装置をさらに高集積化させることができる。よって、本実施の形態に係る記憶装置の単位面積あたりの記憶容量を増加させることができる。
　ＡＩシステム４０４１は、アナログ演算回路４０１１、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４を１つのダイ（チップ）の上に設けることができる。そのため、ＡＩシステム４０４１は、高速且つ低消費電力に、ニューラルネットワークの計算を実行することができる。また、アナログ演算回路４０１１、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４は、同じ製造プロセスで作製することができる。そのため、ＡＩシステム４０４１は、低コストで作製することができる。
　なお、演算部４０１０は、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４を、全て有する必要はない。ＡＩシステム４０４１が解決したい課題に応じて、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４の一または複数を、選択して設ければよい。
　ＡＩシステム４０４１は、解決したい課題に応じて、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）などの手法を実行することができる。ＰＲＯＭ４０２５は、これらの手法の少なくとも一つを実行するためのプログラムを保存することができる。また、当該プログラムの一部または全てを、ＮＯＳＲＡＭ４０１３に保存してもよい。
　ライブラリとして存在する既存のプログラムは、ＧＰＵの処理を前提としているものが多い。そのため、ＡＩシステム４０４１はＧＰＵ４０２２を有することが好ましい。ＡＩシステム４０４１は、学習と推論で用いられる積和演算のうち、律速となる積和演算を演算部４０１０で実行し、それ以外の積和演算をＧＰＵ４０２２で実行することができる。そうすることで、学習と推論を高速に実行することができる。
　電源回路４０２７は、論理回路用の低電源電位を生成するだけではなく、アナログ演算のための電位生成も行う。電源回路４０２７はＯＳメモリを用いてもよい。電源回路４０２７は、基準電位をＯＳメモリに保存することで、消費電力を下げることができる。
　ＰＭＵ４０２８は、ＡＩシステム４０４１の電力供給を一時的にオフにする機能を有する。
　ＣＰＵ４０２１およびＧＰＵ４０２２は、レジスタとしてＯＳメモリを有することが好ましい。ＣＰＵ４０２１およびＧＰＵ４０２２はＯＳメモリを有することで、電力供給がオフになっても、ＯＳメモリ中にデータ（論理値）を保持し続けることができる。その結果、ＡＩシステム４０４１は、電力を節約することができる。
　ＰＬＬ４０２３は、クロックを生成する機能を有する。ＡＩシステム４０４１は、ＰＬＬ４０２３が生成したクロックを基準に動作を行う。ＰＬＬ４０２３はＯＳメモリを有することが好ましい。ＰＬＬ４０２３はＯＳメモリを有することで、クロックの発振周期を制御するアナログ電位を保持することができる。
　ＡＩシステム４０４１は、ＤＲＡＭなどの外部メモリにデータを保存してもよい。そのため、ＡＩシステム４０４１は、外部のＤＲＡＭとのインターフェースとして機能するメモリコントローラ４０２６を有することが好ましい。また、メモリコントローラ４０２６は、ＣＰＵ４０２１またはＧＰＵ４０２２の近くに配置することが好ましい。そうすることで、データのやり取りを高速に行うことができる。
　制御部４０２０に示す回路の一部または全ては、演算部４０１０と同じダイの上に形成することができる。そうすることで、ＡＩシステム４０４１は、高速且つ低消費電力に、ニューラルネットワークの計算を実行することができる。
　ニューラルネットワークの計算に用いられるデータは外部記憶装置（ＨＤＤ（Ｈａｒｄ　Ｄｉｓｋ　Ｄｒｉｖｅ）、ＳＳＤ（Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｄｒｉｖｅ）など）に保存される場合が多い。そのため、ＡＩシステム４０４１は、外部記憶装置とのインターフェースとして機能する外部記憶制御回路４０３１を有することが好ましい。
　ニューラルネットワークを用いた学習と推論は、音声や映像を扱うことが多いので、ＡＩシステム４０４１は音声コーデック４０３２および映像コーデック４０３３を有する。音声コーデック４０３２は、音声データのエンコード（符号化）およびデコード（復号）を行い、映像コーデック４０３３は、映像データのエンコードおよびデコードを行う。
　ＡＩシステム４０４１は、外部センサから得られたデータを用いて学習または推論を行うことができる。そのため、ＡＩシステム４０４１は汎用入出力モジュール４０３４を有する。汎用入出力モジュール４０３４は、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）やＩ２Ｃ（Ｉｎｔｅｒ−Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）などを含む。
　ＡＩシステム４０４１は、インターネットを経由して得られたデータを用いて学習または推論を行うことができる。そのため、ＡＩシステム４０４１は、通信モジュール４０３５を有することが好ましい。
　アナログ演算回路４０１１は、多値のフラッシュメモリをアナログメモリとして用いてもよい。しかし、フラッシュメモリは書き換え可能回数に制限がある。また、多値のフラッシュメモリは、エンベディッドで形成する（演算回路とメモリを同じダイの上に形成する）ことが非常に難しい。
　また、アナログ演算回路４０１１は、ＲｅＲＡＭをアナログメモリとして用いてもよい。しかし、ＲｅＲＡＭは書き換え可能回数に制限があり、記憶精度の点でも問題がある。さらに、２端子でなる素子であるため、データの書き込みと読み出しを分ける回路設計が複雑になる。
　また、アナログ演算回路４０１１は、ＭＲＡＭをアナログメモリとして用いてもよい。しかし、ＭＲＡＭは抵抗変化率が低く、記憶精度の点で問題がある。
　以上を鑑み、アナログ演算回路４０１１は、ＯＳメモリをアナログメモリとして用いることが好ましい。
　本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態５）
＜ＡＩシステムの応用例＞
　本実施の形態では、上記実施の形態に示すＡＩシステムの応用例について図２９を用いて説明を行う。
　図２９（Ａ）は、図２８で説明したＡＩシステム４０４１を並列に配置し、バス線を介してシステム間での信号の送受信を可能にした、ＡＩシステム４０４１Ａである。
　図２９（Ａ）に図示するＡＩシステム４０４１Ａは、複数のＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎ（ｎは２以上の自然数）を有する。ＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎは、バス線４０９８を介して互いに接続されている。
　また図２９（Ｂ）は、図２８で説明したＡＩシステム４０４１を図２９（Ａ）と同様に並列に配置し、ネットワークを介してシステム間での信号の送受信を可能にした、ＡＩシステム４０４１Ｂである。
　図２９（Ｂ）に図示するＡＩシステム４０４１Ｂは、複数のＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎを有する。ＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎは、ネットワーク４０９９を介して互いに接続されている。
　ネットワーク４０９９は、ＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎのそれぞれに通信モジュールを設け、無線または有線による通信を行う構成とすればよい。通信モジュールは、アンテナを介して通信を行うことができる。例えばＷｏｒｌｄ　Ｗｉｄｅ　Ｗｅｂ（ＷＷＷ）の基盤であるインターネット、イントラネット、エクストラネット、ＰＡＮ（Ｐｅｒｓｏｎａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）、ＬＡＮ（Ｌｏｃａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）、ＣＡＮ（Ｃａｍｐｕｓ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）、ＭＡＮ（Ｍｅｔｒｏｐｏｌｉｔａｎ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）、ＷＡＮ（Ｗｉｄｅ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）、ＧＡＮ（Ｇｌｏｂａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）等のコンピュータネットワークに各ＡＩシステムを接続させ、通信を行うことができる。無線通信を行う場合、通信プロトコル又は通信技術として、ＬＴＥ（Ｌｏｎｇ　Ｔｅｒｍ　Ｅｖｏｌｕｔｉｏｎ）、ＧＳＭ（Ｇｌｏｂａｌ　Ｓｙｓｔｅｍ　ｆｏｒ　Ｍｏｂｉｌｅ　Ｃｏｍｍｕｎｉｃａｔｉｏｎ：登録商標）、ＥＤＧＥ（Ｅｎｈａｎｃｅｄ　Ｄａｔａ　Ｒａｔｅｓ　ｆｏｒ　ＧＳＭ　Ｅｖｏｌｕｔｉｏｎ）、ＣＤＭＡ２０００（Ｃｏｄｅ　Ｄｉｖｉｓｉｏｎ　Ｍｕｌｔｉｐｌｅ　Ａｃｃｅｓｓ　２０００）、Ｗ−ＣＤＭＡ（登録商標）などの通信規格、またはＷｉ−Ｆｉ（登録商標）、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＺｉｇＢｅｅ（登録商標）等のＩＥＥＥにより通信規格化された仕様を用いることができる。
　図２９（Ａ）、（Ｂ）の構成とすることで、外部のセンサ等で得られたアナログ信号を別々のＡＩシステムで処理することができる。例えば、生体情報のように、脳波、脈拍、血圧、体温等といった情報を脳波センサ、脈波センサ、血圧センサ、温度センサといった各種センサで取得し、別々のＡＩシステムでアナログ信号を処理することができる。別々のＡＩシステムのそれぞれで信号の処理、または学習を行うことで一つのＡＩシステムあたりの情報処理量を少なくできる。そのため、より少ない演算量で信号の処理、または学習を行うことができる。その結果、認識精度を高めることができる。それぞれのＡＩシステムで得られた情報から、複雑に変化する生体情報の変化を瞬時に統合的に把握することができるといったことが期待できる。
　本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態６）
　本実施の形態は、上記実施の形態に示すＡＩシステムが組み込まれたＩＣの一例を示す。
　上記実施の形態に示すＡＩシステムは、ＣＰＵ等のＳｉトランジスタでなるデジタル処理回路と、ＯＳトランジスタを用いたアナログ演算回路、ＯＳ−ＦＰＧＡおよびＤＯＳＲＡＭ、ＮＯＳＲＡＭ等のＯＳメモリを、１のダイに集積することができる。
　図３０に、ＡＩシステムを組み込んだＩＣの一例を示す。図３０に示すＡＩシステムＩＣ７０００は、リード７００１及び回路部７００３を有する。ＡＩシステムＩＣ７０００は、例えばプリント基板７００２に実装される。このようなＩＣチップが複数組み合わされて、それぞれがプリント基板７００２上で電気的に接続されることで電子部品が実装された基板（実装基板７００４）が完成する。回路部７００３には、上記実施の形態で示した各種の回路が１のダイに設けられている。回路部７００３は、先の実施の形態に示すように、積層構造をもち、Ｓｉトランジスタ層７０３１、配線層７０３２、ＯＳトランジスタ層７０３３に大別される。ＯＳトランジスタ層７０３３をＳｉトランジスタ層７０３１に積層して設けることができるため、ＡＩシステムＩＣ７０００の小型化が容易である。
　図３０では、ＡＩシステムＩＣ７０００のパッケージにＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）を適用しているが、パッケージの態様はこれに限定されない。
　ＣＰＵ等のデジタル処理回路と、ＯＳトランジスタを用いたアナログ演算回路、ＯＳ−ＦＰＧＡおよびＤＯＳＲＡＭ、ＮＯＳＲＡＭ等のＯＳメモリは、全て、Ｓｉトランジスタ層７０３１、配線層７０３２およびＯＳトランジスタ層７０３３に形成することができる。すなわち、上記ＡＩシステムを構成する素子は、同一の製造プロセスで形成することが可能である。そのため、本実施の形態に示すＩＣは、構成する素子が増えても製造プロセスを増やす必要がなく、上記ＡＩシステムを低コストで組み込むことができる。
　本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態７）
＜電子機器＞
　本発明の一態様に係る半導体装置は、様々な電子機器に用いることができる。図３１乃至図３３に、本発明の一態様に係る半導体装置を用いた電子機器の具体例を示す。
　図３１（Ａ）に示すロボット２１００は、演算装置２１１０、照度センサ２１０１、マイクロフォン２１０２、上部カメラ２１０３、スピーカ２１０４、ディスプレイ２１０５、下部カメラ２１０６、障害物センサ２１０７、および移動機構２１０８を備える。
　マイクロフォン２１０２は、使用者の話し声及び環境音等を検知する機能を有する。また、スピーカ２１０４は、音声を発する機能を有する。ロボット２１００は、マイクロフォン２１０２およびスピーカ２１０４を用いて、使用者とコミュニケーションをとることが可能である。
　ディスプレイ２１０５は、種々の情報の表示を行う機能を有する。ロボット２１００は、使用者の望みの情報をディスプレイ２１０５に表示することが可能である。ディスプレイ２１０５は、タッチパネルを搭載していてもよい。
　上部カメラ２１０３および下部カメラ２１０６は、ロボット２１００の周囲を撮像する機能を有する。また、障害物センサ２１０７は、移動機構２１０８を用いてロボット２１００が前進する際の進行方向における障害物の有無を察知することができる。ロボット２１００は、上部カメラ２１０３、下部カメラ２１０６および障害物センサ２１０７を用いて、周囲の環境を認識し、安全に移動することが可能である。
　図３１（Ｂ）に示す飛行体２１２０は、演算装置２１２１と、プロペラ２１２３と、カメラ２１２２と、を有し、自律して飛行する機能を有する。
　飛行体２１２０において、演算装置２１２１およびカメラ２１２２に上記半導体装置を用いることができる。
　図３１（Ｃ）は、自動車の一例を示す外観図である。自動車２９８０は、カメラ２９８１等を有する。また、自動車２９８０は、赤外線レーダー、ミリ波レーダー、レーザーレーダーなど各種センサなどを備える。自動車２９８０は、カメラ２９８１が撮影した画像を解析し、歩行者の有無など、周囲の交通状況を判断し、自動運転を行うことができる。
　図３１（Ｄ）に、互いに別々の言語で話す複数の人間のコミュニケーションにおいて、携帯電子機器２１３０に同時通訳を行わせる状況を示す。
　携帯電子機器２１３０は、マイクロフォンおよびスピーカ等を有し、使用者の話し声を認識してそれを話し相手の話す言語に翻訳する機能を有する。
　また、図３１（Ｄ）において、使用者は携帯型マイクロフォン２１３１を用いる。携帯型マイクロフォン２１３１は、無線通信機能を有し、検知した音声を携帯電子機器２１３０に送信する機能を有する。
　図３２（Ａ）は、ペースメーカの一例を示す断面模式図である。
　ペースメーカ本体５３００は、バッテリー５３０１ａ、５３０１ｂと、レギュレータと、制御回路と、アンテナ５３０４と、右心房へのワイヤ５３０２、右心室へのワイヤ５３０３とを少なくとも有している。
　ペースメーカ本体５３００は手術により体内に設置され、二本のワイヤは、人体の鎖骨下静脈５３０５及び上大静脈５３０６を通過させて一方のワイヤ先端が右心室、もう一方のワイヤ先端が右心房に設置されるようにする。
　また、アンテナ５３０４で電力が受信でき、その電力は複数のバッテリー５３０１ａ、５３０１ｂに充電され、ペースメーカの交換頻度を少なくすることができる。ペースメーカ本体５３００は複数のバッテリーを有しているため、安全性が高く、一方が故障したとしてももう一方が機能させることができるため、補助電源としても機能する。
　また、電力を受信できるアンテナ５３０４とは別に、生理信号を送信できるアンテナを有していてもよく、例えば、脈拍、呼吸数、心拍数、体温などの生理信号を外部のモニタ装置で確認できるような心臓活動を監視するシステムを構成してもよい。
　図３２（Ｂ）に示すセンサ５９００は、接着パッド等を用いて人体に取り付けられる。センサ５９００は、配線５９３２を介して人体に取り付けられた電極５９３１等に信号を与えて心拍数、心電図等の生体情報等を取得する。取得された情報は無線信号として、読み取り器等の端末に送信される。
　図３３は、掃除ロボットの一例を示す模式図である。
　掃除ロボット５１００は、上面に配置されたディスプレイ５１０１、側面に配置された複数のカメラ５１０２、ブラシ５１０３、操作ボタン５１０４を有する。また図示されていないが、掃除ロボット５１００の下面には、タイヤ、吸い込み口等が備えられている。掃除ロボット５１００は、その他に赤外線センサ、超音波センサ、加速度センサ、ピエゾセンサ、光センサ、ジャイロセンサなどの各種センサを備えている。また、掃除ロボット５１００は、無線による通信手段を備えている。
　掃除ロボット５１００は自走し、ゴミ５１２０を検知し、下面に設けられた吸い込み口からゴミを吸引することができる。
　また、掃除ロボット５１００はカメラ５１０２が撮影した画像を解析し、壁、家具または段差などの障害物の有無を判断することができる。また、画像解析により、配線などブラシ５１０３に絡まりそうな物体を検知した場合は、ブラシ５１０３の回転を止めることができる。
　ディスプレイ５１０１には、バッテリーの残量や、吸引したゴミの量などを表示することができる。掃除ロボット５１００が走行した経路をディスプレイ５１０１に表示させてもよい。また、ディスプレイ５１０１をタッチパネルとし、操作ボタン５１０４をディスプレイ５１０１に設けてもよい。
　掃除ロボット５１００は、スマートフォンなどの携帯電子機器５１４０と通信することができる。カメラ５１０２が撮影した画像は、携帯電子機器５１４０に表示させることができる。そのため、掃除ロボット５１００の持ち主は、外出先からでも、部屋の様子を知ることができる。また、ディスプレイ５１０１の表示をスマートフォンなどの携帯電子機器で確認することもできる。
　例えば、本発明の一態様の半導体装置を用いた記憶装置は、上述した電子機器の制御情報や、制御プログラムなどを長期間保持することができる。本発明の一態様に係る半導体装置を用いることで、信頼性の高い電子機器を実現することができる。
　また、例えば、上述した電子機器の演算装置などに、上記ＡＩシステムが組み込まれたＩＣを用いることができる。これにより、本実施の形態に示す電子機器は、ＡＩシステムによって、状況に応じた的確な動作を、低消費電力で行うことができる。
　本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
１０：メモリセル、１１：トランジスタ、１２：トランジスタ、１４：容量素子、２０：メモリセルストリング、３０：次元メモリセルアレイ、４０：次元メモリセルアレイ、５０：選択トランジスタアレイ、５１：駆動回路、５２：読み出し回路、５３：駆動回路、５４：駆動回路、６０：選択トランジスタセル、６１：トランジスタ、６２：トランジスタ、１０６：酸化物、１０６Ａ：酸化物、１０６Ｂ：酸化物、１０９ａ：領域、１０９ｂ：領域、１１２：絶縁体、１１２Ａ：絶縁体、１１２Ｂ：絶縁体、１１２Ｃ：絶縁体、１１４：導電体、１１４Ａ：導電体、１１４Ｂ：導電体、１１４Ｃ：導電体、１１６：絶縁体、１１６Ａ：絶縁体、１１６Ｂ：絶縁体、１１６Ｃ：絶縁体、１１８：絶縁体、１１８Ａ：絶縁体、１１８Ｂ：絶縁体、１１８Ｃ：絶縁体、１２０：導電体、１２２：導電体、１２２Ａ：導電体、１２２Ｂ：導電体、１２２Ｃ：導電体、１２６：絶縁体、１２７：絶縁体、１２８：絶縁体、１２９：絶縁体、１３０：絶縁体、１３０Ａ：絶縁体、１３０Ｂ：絶縁体、１３０Ｃ：絶縁体、１３２：絶縁体、１３２Ａ：絶縁体、１３４：酸化物、１３８：絶縁体、１４０：層、１４１：層、１４２：層、１５０：半導体基板、１５４ａ：導電体、１５４ｂ：導電体、１６０：領域、１６２ａ：絶縁体、１６２ｂ：絶縁体、１６４：絶縁体、１６５：絶縁体、１６６：絶縁体、１６８：絶縁体、１７０：絶縁体、１７２ａ：領域、１７２ｂ：領域、１７２ｃ：領域、１７２ｄ：領域、１７４ａ：導電体、１７４ｂ：導電体、１７６ａ：導電体、１７６ｂ：導電体、１７８ａ：導電体、１７８ｂ：導電体、１７８ｃ：導電体、１７８ｄ：導電体、１８０ａ：導電体、１８０ｂ：導電体、１８０ｃ：導電体、１８０ｄ：導電体、１１００：ＵＳＢメモリ、１１０１：筐体、１１０２：キャップ、１１０３：ＵＳＢコネクタ、１１０４：基板、１１０５：メモリチップ、１１０６：コントローラチップ、１１１０：ＳＤカード、１１１１：筐体、１１１２：コネクタ、１１１３：基板、１１１４：メモリチップ、１１１５：コントローラチップ、１１５０：ＳＳＤ、１１５１：筐体、１１５２：コネクタ、１１５３：基板、１１５４：メモリチップ、１１５５：メモリチップ、１１５６：コントローラチップ、２１００：ロボット、２１０１：照度センサ、２１０２：マイクロフォン、２１０３：上部カメラ、２１０４：スピーカ、２１０５：ディスプレイ、２１０６：下部カメラ、２１０７：障害物センサ、２１０８：移動機構、２１１０：演算装置、２１２０：飛行体、２１２１：演算装置、２１２２：カメラ、２１２３：プロペラ、２１３０：携帯電子機器、２１３１：携帯型マイクロフォン、２９８０：自動車、２９８１：カメラ、４０１０：演算部、４０１１：アナログ演算回路、４０１２：ＤＯＳＲＡＭ、４０１３：ＮＯＳＲＡＭ、４０１４：ＦＰＧＡ、４０１５：３Ｄ−ＮＡＮＤ、４０２０：制御部、４０２１：ＣＰＵ、４０２２：ＧＰＵ、４０２３：ＰＬＬ、４０２４：ＳＲＡＭ、４０２５：ＰＲＯＭ、４０２６：メモリコントローラ、４０２７：電源回路、４０２８：ＰＭＵ、４０３０：入出力部、４０３１：外部記憶制御回路、４０３２：音声コーデック、４０３３：映像コーデック、４０３４：汎用入出力モジュール、４０３５：通信モジュール、４０４１：ＡＩシステム、４０４１＿１：ＡＩシステム、４０４１＿ｎ：ＡＩシステム、４０４１Ａ：ＡＩシステム、４０４１Ｂ：ＡＩシステム、４０９８：バス線、４０９９：ネットワーク、５１００：掃除ロボット、５１０１：ディスプレイ、５１０２：カメラ、５１０３：ブラシ、５１０４：操作ボタン、５１２０：ゴミ、５１４０：携帯電子機器、５３００：ペースメーカ本体、５３０１ａ：バッテリー、５３０１ｂ：バッテリー、５３０２：ワイヤ、５３０３：ワイヤ、５３０４：アンテナ、５３０５：鎖骨下静脈、５３０６：上大静脈、５９００：センサ、５９３１：電極、５９３２：配線、７０００：ＡＩシステムＩＣ、７００１：リード、７００２：プリント基板、７００３：回路部、７００４：実装基板、７０３１：Ｓｉトランジスタ層、７０３２：配線層、７０３３：ＯＳトランジスタ層

Claims (8)

  1. 　メモリセルを有する半導体装置であって、
    　前記メモリセルは、
    　第１の導電体と、
    　前記第１の導電体上の第１の絶縁体と、
    　前記第１の絶縁体上の、第１の領域、第２の領域、および前記第１の領域と前記第２の領域との間に配置された第３の領域を有する第１の酸化物と、
    　前記第１の酸化物上の第２の絶縁体と、
    　前記第２の絶縁体上の第２の導電体と、
    　前記第１の領域の側面に接して配置された第３の絶縁体と、
    　前記第１の領域の側面に、前記第３の絶縁体を介して配置された第２の酸化物と、を有し、
    　前記第１の領域は、前記第１の導電体と重畳する領域を有し、
    　前記第３の領域は、前記第２の導電体と重畳する領域を有し、
    　前記第１の領域、および前記第２の領域は、前記第３の領域よりも低抵抗であることを特徴とする半導体装置。
  2. 　メモリセルを有する半導体装置であって、
    　前記メモリセルは、
    　第１の導電体と、
    　前記第１の導電体上の第１の絶縁体と、
    　前記第１の絶縁体上の、第１の領域、第２の領域、および前記第１の領域と前記第２の領域との間に配置された第３の領域を有する第１の酸化物と、
    　前記第１の酸化物上の第２の絶縁体と、
    　前記第２の絶縁体上の第２の導電体と、
    　前記第１の領域の側面に接して配置された第３の絶縁体と、
    　前記第１の領域の側面に、前記第３の絶縁体を介して配置された第２の酸化物と、を有し、
    　前記第１の領域は、前記第１の導電体と重畳する領域を有し、
    　前記第３の領域は、前記第２の導電体と重畳する領域を有し、
    　前記第１の領域、および前記第２の領域は、前記第３の領域よりも低抵抗であり、
    　前記第１の導電体、前記第１の絶縁体、および前記第１の領域は、容量素子として機能し、
    　前記第１の酸化物、前記第２の絶縁体、および前記第２の導電体は、第１のトランジスタとして機能し、
    　前記第２の酸化物、前記第３の絶縁体、および前記第１の領域は、第２のトランジスタとして機能することを特徴とする半導体装置。
  3. 　請求項１または請求項２において、
    　前記第１の導電体、前記第２の導電体、前記第１の絶縁体、および前記第２の絶縁体は、開口を有し、
    　前記第２の酸化物は、前記第３の絶縁体を介して、前記開口内に配置されることを特徴とする半導体装置。
  4. 　請求項１または請求項２において、
    　前記第１の酸化物、および前記第２の酸化物は、Ｉｎと、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を有することを特徴とする半導体装置。
  5. 　請求項１または請求項２において、
    　前記半導体装置は、基体を有し、
    　前記基体上に、複数の前記メモリセルを有することを特徴とする半導体装置。
  6. 　請求項５において、
    　前記半導体装置は、第４の絶縁体と、を有し、
    　前記半導体装置は、前記基体が有する一の面に対して水平な方向に、ｍｈ個（ｍｈは２以上の整数）のメモリセルを有し、
    　前記第４の絶縁体は、前記第１の絶縁体と、前記第２の絶縁体との間に配置され、前記第１の酸化物の側面と接し、
    　前記ｍｈ個のメモリセルは、前記第４の絶縁体により、素子分離されていることを特徴とする半導体装置。
  7. 　請求項５において、
    　前記半導体装置は、前記基体が有する一の面に対して垂直な方向に、ｍｖ個（ｍｖは２以上の整数）のメモリセルを有することを特徴とする半導体装置。
  8. 　請求項７において、
    　前記第２の酸化物は、前記ｍｖ個のメモリセルで共通して設けられることを特徴とする半導体装置。
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