JP2016063027A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

不揮発性半導体記憶装置及びその製造方法 Download PDF

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Abstract

【課題】高性能化及び高集積化に有利なデバイス構造を提案する。
【解決手段】実施形態に係わる不揮発性半導体記憶装置は、半導体基板１１と、半導体基板１１の表面に垂直なＺ方向に、第１の絶縁層１４、第１の電極層ＳＧＬ０、…第ｎの絶縁層１４、第ｎの電極層ＳＧＬ１、及び、第（ｎ＋１）の絶縁層１４の順で積み重ねられる第１の積層構造（但し、ｎは、自然数）と、Ｚ方向に第１の積層構造を貫通する酸化物半導体層１３と、第１、…及び、第ｎの電極層ＳＧＬ０，…ＳＧＬ１と、酸化物半導体層１３との間に設けられ、電荷を蓄積する電荷蓄積層を備える第２の積層構造１６と、酸化物半導体層１３内に設けられ、第１、…及び、第（ｎ＋１）の絶縁層１４の少なくとも１つに接触し、酸化物半導体層１３内の酸素の組成比よりも低い酸素の組成比を有し、前記酸化物半導体層１３の抵抗値よりも低い抵抗値を有する低抵抗領域１５と、を備える。
【選択図】図２

Description

実施形態は、不揮発性半導体記憶装置及びその製造方法に関する。
ＮＡＮＤ型フラッシュメモリは、大容量データの記憶装置として広く普及している。現在、記憶素子を微細化することによってビットあたりのコスト削減や大容量化が進められており、今後の一層の微細化が進展することが期待されている。しかし、フラッシュメモリをさらに微細化するためには、リソグラフィ技術開発や、短チャネル効果、素子間干渉、素子間ばらつきの抑制など、解決すべき多くの課題がある。このため、単純な平面内の微細化技術の開発だけでは、今後継続的に記憶密度を向上させることは困難となる可能性が高い。
そこで、近年、メモリセルの集積度を高めるために、その構造を従来の二次元（平面）構造から三次元（立体）構造へと移行させる開発が行われ、様々な三次元不揮発性半導体記憶装置が提案されている。その内の１つである、基板の表面に垂直な方向に並んだ複数のメモリセルを備えるメモリストリングを有する垂直チャネル型積層メモリは、例えば、基板上に、絶縁層と、ワード線としての電極層と、を交互に積層した後、これらを貫通する貫通孔を形成し、この貫通孔の内面上に、電荷蓄積層と、チャネル層（例えば、シリコン層）と、を貫通孔の内側に向かって、この順で形成する。
しかし、このような垂直チャネル型積層メモリは、チャネル層上に形成される複数のメモリセル間の抵抗値が高くなる場合がある。これは、複数のメモリセルに対する読み出し／書き込み速度を遅くする。そこで、これら複数のメモリセル間におけるチャネル層内に、不純物をドープし、不純物拡散層を形成することで、複数のメモリセル間の抵抗値を下げる技術が報告されている。ところが、不純物拡散層は、それを形成した後に行われる熱工程によって、不要に拡張する問題がある。この不純物拡散層の拡張は、垂直チャネル型積層メモリの高性能化及び高集積化の妨げとなる。
米国特許出願公開第２００９／０１２１２７１号明細書
実施形態は、高性能化及び高集積化に有利なデバイス構造を提案する。
実施形態によれば、不揮発性半導体記憶装置は、半導体基板と、前記半導体基板の表面に垂直な第１の方向に、第１の絶縁層、第１の電極層、…第ｎの絶縁層、第ｎの電極層、及び、第（ｎ＋１）の絶縁層の順で積み重ねられる第１の積層構造（但し、ｎは、自然数）と、前記第１の方向に前記第１の積層構造を貫通する酸化物半導体層と、前記第１、…及び、第ｎの電極層と、前記酸化物半導体層との間に設けられ、電荷を蓄積する電荷蓄積層を備える第２の積層構造と、前記酸化物半導体層内に設けられ、前記第１、…及び、第（ｎ＋１）の絶縁層の少なくとも１つに接触し、前記酸化物半導体層内の酸素の組成比よりも低い酸素の組成比を有し、前記酸化物半導体層の抵抗値よりも低い抵抗値を有する低抵抗領域と、を備える。
第１の実施例に係わる不揮発性半導体記憶装置を示す平面図。 図１のＩＩ−ＩＩ線に沿う断面図。 図１のＩＩＩ−ＩＩＩ線に沿う断面図。 図２の領域Ｘの構造を拡大する断面図。 図２の領域Ｘの構造の変形例を示す断面図。 ゲート絶縁層構造の例を示す断面図。 第２の実施例に係わる不揮発性半導体記憶装置を示す平面図。 図７のＶＩＩＩ−ＶＩＩＩ線に沿う断面図。 図７のＩＸ−ＩＸ線に沿う断面図。 第１の変形例を示す断面図。 第１の変形例を示す断面図。 第２の変形例を示す断面図。 第２の変形例を示す断面図。 第３の変形例を示す断面図。 第３の変形例を示す断面図。 図１乃至図１５の不揮発性半導体記憶装置の製造方法を示す断面図。 図１乃至図１５の不揮発性半導体記憶装置の製造方法を示す断面図。 図１乃至図１５の不揮発性半導体記憶装置の製造方法を示す断面図。 図１乃至図１５の不揮発性半導体記憶装置の製造方法を示す断面図。 図１乃至図１５の不揮発性半導体記憶装置の製造方法を示す断面図。 図１乃至図１５の不揮発性半導体記憶装置の製造方法を示す断面図。 図１乃至図１５の不揮発性半導体記憶装置の製造方法を示す断面図。 図１乃至図１５の不揮発性半導体記憶装置の製造方法を示す断面図。 図１乃至図１５の不揮発性半導体記憶装置の製造方法を示す断面図。 図１乃至図１５の不揮発性半導体記憶装置の製造方法を示す断面図。 図１乃至図１５の不揮発性半導体記憶装置の製造方法を示す断面図。 図１乃至図１５の不揮発性半導体記憶装置の製造方法を示す断面図。 図１乃至図１５の不揮発性半導体記憶装置の製造方法を示す断面図。 図１乃至図１５の不揮発性半導体記憶装置の製造方法を示す断面図。 図１乃至図１５の不揮発性半導体記憶装置の製造方法を示す断面図。 図１乃至図１５の不揮発性半導体記憶装置の製造方法を示す断面図。 図１乃至図１５の不揮発性半導体記憶装置の製造方法を示す断面図。 図１乃至図１５の不揮発性半導体記憶装置の製造方法を示す断面図。 図１乃至図１５の不揮発性半導体記憶装置の製造方法を示す断面図。 図１乃至図１５の不揮発性半導体記憶装置の製造方法を示す断面図。 図１乃至図１５の不揮発性半導体記憶装置の製造方法を示す断面図。 図１乃至図１５の不揮発性半導体記憶装置の製造方法を示す断面図。 図１乃至図１５の不揮発性半導体記憶装置の製造方法を示す断面図。 図１乃至図１５の不揮発性半導体記憶装置の製造方法を示す断面図。
以下、図面を参照しながら実施形態を説明する。尚、実施形態を通して共通の構成には同一の符号を付すものとし、重複する説明は省略する。また、各図は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置と異なる個所があるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。
１． 第１の実施例
図１は、第１の実施例に係わる不揮発性半導体記憶装置を示している。図２は、図１のＩＩ−ＩＩ線に沿う断面図であり、図３は、図１のＩＩＩ−ＩＩＩ線に沿う断面図である。
半導体基板１１は、例えば、シリコン基板である。絶縁層１２は、半導体基板１１上に配置される。ソース線（導電線）ＳＬは、絶縁層１２上に配置される。ソース線ＳＬは、プレート状であってもよいし、ライン状であってもよい。ソース線ＳＬがライン状であるときは、ソース線ＳＬは、半導体基板１１の表面に平行なＸ方向に延びていてもよいし、半導体基板１１の表面に平行でかつＸ方向に交差するＹ方向に延びていてもよい。
第１の積層構造Ｓ１は、半導体基板１１の表面に垂直なＺ方向に、第１の絶縁層、第１の電極層、…第ｎの絶縁層、第ｎの電極層、及び、第（ｎ＋１）の絶縁層の順で積み重ねられる構造を有する。但し、ｎは、自然数である。
ｎが１のときは、１つの垂直型トランジスタのみが形成される。ｎが２以上のときは、複数の垂直型トランジスタが直列接続される。また、NAND構造のメモリセルアレイを実現するときは、ｎは、４以上とするのが望ましい。
本例では、ｎ＝６である。
この場合、例えば、第１及び第６の電極層は、選択トランジスタＳＴ０，ＳＴ１のゲート（選択ゲート線）ＳＧＬ０，ＳＧＬ１であり、前記第２、第３、第４、及び、第５の電極層は、メモリセルＭＣのゲート（ワード線）ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４である。本例では、選択ゲート線ＳＧＬ０，ＳＧＬ１及びワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４は、Ｘ方向に延びる。
また、第１乃至第７の絶縁層は、層間絶縁層１４である。
層間絶縁層１４は、酸化物半導体層１３を還元させる機能を有する材料を備える。例えば、層間絶縁層１４は、シリコンリッチの酸化シリコン層、水素リッチの絶縁層など、を備える。水素リッチの絶縁層は、例えば、水素リッチなアルミナ層である。
酸化物半導体層１３は、ソース線ＳＬ上に設けられ、かつ、Ｚ方向に第１の積層構造Ｓ１を貫通する。酸化物半導体層１３の第１の端部（下面）は、ソース線ＳＬに接続される。酸化物半導体層１３は、例えば、円柱形を有する柱状半導体層である。
酸化物半導体層１３は、例えば、Ｉｎ、Ｇａ、Ｚｎ、及び、Ｓｎのグループから選択される元素を含む。酸化物半導体層は、例えば、ＩｎＧａＺｎ酸化物（ＩｎＧａＺｎＯ４など）である。
低抵抗領域１５は、層間絶縁層１４に接触する酸化物半導体層１３内に設けられる。低抵抗領域１５は、酸化物半導体層１３をＸ−Ｙ平面方向に取り囲む。低抵抗領域１５は、以下の理由により、酸化物半導体層１３内の酸素の組成比よりも低い酸素の組成比を有し、かつ、酸化物半導体層１３の抵抗値よりも低い抵抗値を有する。
即ち、層間絶縁層１４がシリコンリッチの酸化シリコン層であるとき、酸化物半導体層１３が層間絶縁層１４に接触すると、酸化物半導体層１３内の酸素がシリコンリッチの酸化シリコン層内へ移動し、酸化物半導体層１３が還元される。その結果、層間絶縁層１４に接触する酸化物半導体層１３は、それ以外の酸化物半導体層１３内の酸素の組成比よりも低い酸素の組成比を有し、かつ、それ以外の酸化物半導体層１３の抵抗値よりも低い抵抗値を有する材料に変化する。これにより、層間絶縁層１４に接触する酸化物半導体層１３内に、低抵抗領域１５が形成される。
また、層間絶縁層１４が水素リッチの絶縁層（例えば、アルミナ層）であるとき、酸化物半導体層１３が層間絶縁層１４に接触すると、水素リッチの絶縁層内の水素が酸化物半導体層１３内へ移動し、酸化物半導体層１３が還元される。その結果、層間絶縁層１４に接触する酸化物半導体層１３は、それ以外の酸化物半導体層１３内の酸素の組成比よりも低い酸素の組成比を有し、かつ、それ以外の酸化物半導体層１３の抵抗値よりも低い抵抗値を有する材料に変化する。これにより、層間絶縁層１４に接触する酸化物半導体層１３内に、低抵抗領域１５が形成される。
なお、低抵抗領域１５は、不純物拡散層とは異なる。従って、例えば、低抵抗領域１５を形成した後に、熱工程が行われたとしても、低抵抗領域１５が不要に拡張することはない。このため、高性能化及び高集積化に有利なデバイス構造を実現できる。
例えば、図４に示すように、Ｚ方向における低抵抗領域１５の幅Ｗは、Ｚ方向における層間絶縁層１４の幅に実質的に等しい。
また、図５に示すように、Ｚ方向における低抵抗領域１５の幅Ｗを制御することも可能である。図５の例では、層間絶縁層１４は、シリコンリッチの酸化シリコン層及び水素リッチの絶縁層のうちの１つと、Ｚ方向においてそれを挟み込むストイキオメトリな２つの絶縁層（例えば、ＳｉＯ２）２０と、の積層構造を有する。
このように、Ｚ方向における低抵抗領域１５の幅Ｗを制御することにより、低抵抗領域１５を設けることによる読み出し／書き込み動作の高速化と、短チャネル効果（オフリーク電流）の抑制と、を同時に実現できる。
第２の積層構造（ゲート絶縁層構造）１６は、選択ゲート線ＳＧＬ０，ＳＧＬ１と酸化物半導体層１３との間、及び、ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４と酸化物半導体層１３との間に、それぞれ設けられ、電荷を蓄積する電荷蓄積層を備える。
第２の積層構造１６は、例えば、図６に示すように、酸化物半導体層１３の側面上に配置され、かつ、酸化物半導体層１３を取り囲むゲート絶縁層１６−１と、ゲート絶縁層１６−１上に配置され、かつ、ゲート絶縁層１６−１を取り囲む電荷蓄積層１６−２と、電荷蓄積層１６−２上に配置され、電荷蓄積層１６−２を取り囲むブロック絶縁層１６−３と、を備える。
但し、選択ゲート線ＳＧＬ０，ＳＧＬ１と酸化物半導体層１３との間の絶縁層は、電荷蓄積層を有しない構造（例えば、単層構造）としてもよい。
層間絶縁層１７は、２つの第１の積層構造Ｓ１間のスペースを満たす。層間絶縁層１８は、第１の積層構造Ｓ１上に配置される。ビット線（導電線）ＢＬは、層間絶縁層１８上に配置され、コンタクトプラグ１９を介して、酸化物半導体層１３の第２の端部（上面）に接続される。本例では、ビット線ＢＬは、Ｙ方向に延びる。
以下、材料例を説明する。
ソース線ＳＬ、選択ゲート線ＳＧＬ０，ＳＧＬ１及びワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４は、例えば、不純物が添加されたポリシリコンを備える。ビット線ＢＬ及びコンタクトプラグ１９は、例えば、Ｗ（タングステン）を備える。
ソース線ＳＬ、選択ゲート線ＳＧＬ０，ＳＧＬ１、ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４、ビット線ＢＬ、及び、コンタクトプラグ１９は、タンタルナイトライド（ＴａＮ）、タンタルカーバイト（ＴａＣ）、チタンナイトライド（ＴｉＮ）など、の金属化合物、又は、金属的な電気伝導特性を示す、Ｎｉ、Ｖ、Ｃｒ、Ｍｎ、Ｙ、Ｍｏ、Ｒｕ、Ｒｈ、Ｈｆ、Ｔａ、Ｗ、Ｉｒ、Ｃｏ、Ｔｉ、Ｅｒ、Ｐｔ、Ｐｄ、Ｚｒ、Ｇｄ、Ｄｙ、Ｈｏ、及び、これらのシリサイド、を備えていてもよい。
ゲート絶縁層１６−１は、例えば、ＳｉＯ２を備える。ゲート絶縁層１６−１は、酸窒化シリコン、酸化シリコンと窒化シリコンとの積層構造など、を備えていてもよい。
電荷蓄積層１６−２は、例えば、Ｓｉ３Ｎ４を備える。電荷蓄積層１６−２は、シリコンリッチの窒化シリコン、シリコンと窒素の組成比ｘ、ｙが任意であるＳｉｘＮｙ、酸窒化シリコン（ＳｉＯＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸窒化アルミニウム（ＡｌＯＮ）、ハフニア（ＨｆＯ２）、ハフニウム・アルミネート（ＨｆＡｌＯ３）、窒化ハフニア（ＨｆＯＮ）、窒化ハフニウム・アルミネート（ＨｆＡｌＯＮ）、ハフニウム・シリケート（ＨｆＳｉＯ）、窒化ハフニウム・シリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ２Ｏ３）、ランタン・アルミネート（ＬａＡｌＯ３）など、を備えていてもよい。
電荷蓄積層１６−２は、シリコンナノ粒子や、金属イオンなど、を含んでいてもよく、不純物が添加されたポリシリコンや、メタルなど、の導電体を備えていてもよい。
ブロック絶縁層１６−３は、例えば、Ａｌ２Ｏ３を備える。ブロック絶縁層１６−３は、酸化シリコン（ＳｉＯ２）、酸窒化シリコン（ＳｉＯＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸窒化アルミニウム（ＡｌＯＮ）、ハフニア（ＨｆＯ２）、ハフニウム・アルミネート（ＨｆＡｌＯ３）、窒化ハフニア（ＨｆＯＮ）、窒化ハフニウム・アルミネート（ＨｆＡｌＯＮ）、ハフニウム・シリケート（ＨｆＳｉＯ）、窒化ハフニウム・シリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ２Ｏ３）、ランタン・アルミネート（ＬａＡｌＯ３）、ランタンアルミシリケート（ＬａＡｌＳｉＯ）など、を備えていてもよい。
酸化物半導体層１３は、例えば、Ｉｎ、Ｇａ、及び、Ｚｎを含む化合物の酸化物、例えば、ＩｎＧａＺｎ酸化物（ＩｎＧａＺｎＯ４など）を備える。酸化物半導体層１３は、Ｉｎ、Ｇａ、Ｚｎ、Ｓｎのグループから選択される元素を含む化合物の酸化物、例えば、ＩｎＧａＯ、ＩｎＳｎＯ、ＩｎＺｎＯ、ＺｎＳｎＯ、ＩｎＳｎＺｎＯなど、を備えていてもよい。
層間絶縁層１４は、酸化物半導体層１３を還元させることができるような材料、例えば、シリコンリッチの酸化シリコン、水素リッチの絶縁層（アルミナ）など、を備える。層間絶縁層１２，１７，１８は、例えば、ストイキオメトリな酸化シリコン（ＳｉＯ２）を備える。
２． 第２の実施例
図７は、第２の実施例に係わる不揮発性半導体記憶装置を示している。図８は、図７のＶＩＩＩ−ＶＩＩＩ線に沿う断面図であり、図９は、図７のＩＸ−ＩＸ線に沿う断面図である。
第２の実施例が第１の実施例と異なる点は、酸化物半導体層１３が、Ｚ方向に延びるコア層２１の周囲に設けられている点である。その他の点は、第１の実施例と同じであるため、第１の実施例で説明した要素と同じ要素には、同じ符号を付すことにより、その詳細な説明を省略する。
コア層２１は、例えば、ＳｉＯ２を備える。コア層２１は、例えば、円柱形を有する。酸化物半導体層１３は、コア層２１を取り囲むように設けられる。
このような構造にすれば、選択トランジスタＳＴ０，ＳＴ１及びメモリセルＭＣは、いわゆるＳＯＩ（silicon on insulator）構造のチャネル層上に形成されることになる。従って、寄生容量の低減による高速化を図ることができる。
３． 変形例
上述の第１及び第２の実施例の変形例を説明する。
第１及び第２の実施例（図１乃至図９）では、層間絶縁層（第１乃至第７の絶縁層）１４の全てが、シリコンリッチの酸化シリコン層又は水素リッチの絶縁層であったが、層間絶縁層（第１乃至第７の絶縁層）１４の少なくとも１つが、シリコンリッチの酸化シリコン層又は水素リッチの絶縁層であってもよい。
この場合、シリコンリッチの酸化シリコン層又は水素リッチの絶縁層以外の層間絶縁層は、ストイキオメトリな層間絶縁層（例えば、ＳｉＯ２）となる。また、低抵抗領域１４は、層間絶縁層（第１乃至第７の絶縁層）１４の少なくとも１つに接触する酸化物半導体層１３内に設けられる。
図１０及び図１１は、第１の変形例を示している。
図１０及び図１１は、第１の実施例における図２及び図３、第２の実施例における図８及び図９に対応する。
第１の変形例では、第１の積層構造Ｓ１は、半導体基板１１の表面に垂直なＺ方向に、第１の絶縁層２２、第１の電極層（選択ゲート線）ＳＧＬ０、第２の絶縁層２２、第２の電極層（ワード線）ＷＬ０、第３の絶縁層１４、第３の電極層（ワード線）ＷＬ１、第４の絶縁層１４、第４の電極層（ワード線）ＷＬ２、第５の絶縁層１４、第５の電極層（ワード線）ＷＬ３、第６の絶縁層２２、第６の電極層（選択ゲート線）ＳＧＬ１、第７の絶縁層２２の順で積み重ねられる構造を有する。
第１、第２、第６、及び、第７の絶縁層２２は、例えば、ストイキオメトリな酸化シリコン層（ＳｉＯ２）を備える。また、第３、第４、及び、第５の絶縁層１４は、酸化物半導体層１３を還元させる機能を有する材料、例えば、シリコンリッチな酸化シリコン層又は水素リッチな絶縁層（アルミナなど）を備える。
この場合、低抵抗領域１５は、第３、第４、及び、第５の絶縁層１４に接触する酸化物半導体層１３内に設けられる。
本例の構造は、特に、直列接続された複数のメモリセルＭＣ間の低抵抗化を図るのに有効である。
図１２及び図１３は、第２の変形例を示している。
図１２及び図１３は、第１の実施例における図２及び図３、第２の実施例における図８及び図９に対応する。
第２の変形例では、第１の積層構造Ｓ１は、半導体基板１１の表面に垂直なＺ方向に、第１の絶縁層２２、第１の電極層（選択ゲート線）ＳＧＬ０、第２の絶縁層１４、第２の電極層（ワード線）ＷＬ０、第３の絶縁層２２、第３の電極層（ワード線）ＷＬ１、第４の絶縁層２２、第４の電極層（ワード線）ＷＬ２、第５の絶縁層２２、第５の電極層（ワード線）ＷＬ３、第６の絶縁層１４、第６の電極層（選択ゲート線）ＳＧＬ１、第７の絶縁層２２の順で積み重ねられる構造を有する。
第１、第３、第４、第５、及び、第７の絶縁層２２は、例えば、ストイキオメトリな酸化シリコン層（ＳｉＯ２）を備える。また、第２、及び、第６の絶縁層１４は、酸化物半導体層１３を還元させる機能を有する材料、例えば、シリコンリッチな酸化シリコン層又は水素リッチな絶縁層（アルミナなど）を備える。
この場合、低抵抗領域１５は、第２、及び、第６の絶縁層１４に接触する酸化物半導体層１３内に設けられる。
本例の構造は、特に、選択トランジスタＳＴ０，ＳＴ１と、直列接続された複数のメモリセルＭＣと、の間の低抵抗化を図るのに有効である。
図１４及び図１５は、第３の変形例を示している。
図１４及び図１５は、第１の実施例における図２及び図３、第２の実施例における図８及び図９に対応する。
第３の変形例では、第１の積層構造Ｓ１は、半導体基板１１の表面に垂直なＺ方向に、第１の絶縁層１４、第１の電極層（選択ゲート線）ＳＧＬ０、第２の絶縁層２２、第２の電極層（ワード線）ＷＬ０、第３の絶縁層２２、第３の電極層（ワード線）ＷＬ１、第４の絶縁層２２、第４の電極層（ワード線）ＷＬ２、第５の絶縁層２２、第５の電極層（ワード線）ＷＬ３、第６の絶縁層２２、第６の電極層（選択ゲート線）ＳＧＬ１、第７の絶縁層１４の順で積み重ねられる構造を有する。
第２、第３、第４、第５、及び、第６の絶縁層２２は、例えば、ストイキオメトリな酸化シリコン層（ＳｉＯ２）を備える。また、第１、及び、第７の絶縁層１４は、酸化物半導体層１３を還元させる機能を有する材料、例えば、シリコンリッチな酸化シリコン層又は水素リッチな絶縁層（アルミナなど）を備える。
この場合、低抵抗領域１５は、第１、及び、第７の絶縁層１４に接触する酸化物半導体層１３内に設けられる。
本例の構造は、特に、選択トランジスタＳＴ０とソース線ＳＬとの間の低抵抗化、及び、選択トランジスタＳＴ１とビット線ＢＬとの間の低抵抗化を図るのに有効である。
４． 製造方法
図１乃至図１５の不揮発性半導体記憶装置の製造方法を説明する。
まず、図１６及び図２１に示すように、半導体基板１１上、例えば、面方位（１００）、比抵抗１０〜２０［Ωｃｍ］のｐ型シリコン基板上に、絶縁層１２を形成する。また、絶縁層１２上に、ソース線ＳＬを形成する。
ソース線ＳＬは、例えば、イオン注入により、ポリシリコン層内に不純物を注入し、不純物の活性化のための熱処理を行うことにより形成される。なお、ここでの不純物は、ｎ型不純物（リン、砒素など）、ｐ型不純物（ボロン、インジウムなど）、又は、それらの組み合わせ、のいずれであってもよい。
ここで、例えば、第１及び第２の実施例（図１乃至図９、但し、図５を除く）の構造を形成するときは、図１６及び図１７に示すように、半導体基板１１の表面に垂直なＺ方向に、第１の絶縁層１４、第１のダミー層３１、第２の絶縁層１４、第２のダミー層３１、…前記第６の絶縁層１４、第６のダミー層３１、及び、第７の絶縁層１４の順で積み重ねられる第１の積層構造Ｓ１を形成する。
また、第１及び第２の実施例の変形例（図５）の構造を形成するときは、図１８及び図１９に示すように、半導体基板１１の表面に垂直なＺ方向に、第１の絶縁層（積層）２０，１４，２０、第１のダミー層３１、第２の絶縁層（積層）２０，１４，２０、第２のダミー層３１、…前記第６の絶縁層（積層）２０，１４，２０、第６のダミー層３１、及び、第７の絶縁層（積層）２０，１４，２０の順で積み重ねられる第１の積層構造Ｓ１を形成する。
さらに、第１乃至第３の変形例（図１０乃至図１５）の構造を形成するとき（ここでは、図１０及び図１１の構造の例を示す）は、図２０及び図２１に示すように、半導体基板１１の表面に垂直なＺ方向に、第１の絶縁層２２、第１のダミー層３１、第２の絶縁層２２、第２のダミー層３１、第３の絶縁層１４、第３のダミー層３１、第４の絶縁層１４、第４のダミー層３１、第５の絶縁層１４、第５のダミー層３１、第６の絶縁層２２、第６のダミー層３１、及び、第７の絶縁層２２の順で積み重ねられる第１の積層構造Ｓ１を形成する。
なお、ダミー層３１は、例えば、窒化シリコン層である。
以下、図１６及び図１７の構造をベースに説明する。
次に、図２２及び図２３に示すように、例えば、ＰＥＰ（Photo Engraving Process）及び異方性エッチングにより、第１の積層構造Ｓ１内に、ソース線ＳＬまで達する貫通孔３２を形成する。続けて、この貫通孔３２内にダミー半導体層（チャネル層）を満たす。貫通孔３２の外に存在するダミー半導体層は、例えば、ＣＭＰ（Chemical Mechanical Polishing）により除去される。
その結果、図２４及び図２５に示すように、Ｚ方向に、第１の積層構造Ｓ１を貫通し、かつ、ソース線ＳＬに接続されるダミー半導体層３３が形成される。
なお、ダミー半導体層３３は、例えば、ＳｉＧｅ層である。
次に、図２６及び図２７に示すように、例えば、ＰＥＰ及び異方性エッチングにより、第１の積層構造Ｓ１を、Ｘ方向に延びるライン＆スペースパターンにパターニングする。その結果、ライン＆スペースパターンのラインの部分は、それぞれ、第１の積層構造Ｓ１となり、スペースの部分は、溝３４となる。
この後、Ｈ３ＰＯ４などを用いたウェットエッチングにより、溝３４から、第１乃至第６のダミー層３１を除去する。
その結果、図２８及び図２９に示すように、第１乃至第７の絶縁層１４間には、キャビティＣが形成される。
次に、図３０及び図３１に示すように、キャビティＣ内に露出したダミー半導体層３３を取り囲む第２の積層構造１６を形成する。第２の積層構造１６は、既に説明したように、電荷蓄積層を含む。例えば、図６に示すように、第２の積層構造１６は、ゲート絶縁層１６−１、電荷蓄積層１６−２、及び、ブロック絶縁層１６−３を含む。
また、第２の積層構造１６を取り囲み、かつ、キャビティＣ及び溝３４を満たす電極材料３５を形成する。キャビティＣ及び溝３４の外に存在する電極材料は、例えば、ＣＭＰにより除去される。
次に、図３２及び図３３に示すように、ＰＥＰ及び異方性エッチングにより、電極材料３５をパターニングし、Ｘ方向に延びる溝３６を形成する。その結果、第１乃至第７の絶縁層１４間において、電極材料３５が互いに分断されることにより、選択トランジスタのゲート（選択ゲート線）ＳＧＬ０，ＳＧＬ１、及び、メモリセルＭＣのゲート（ワード線）ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４が形成される。
この後、溝３６内に、絶縁層（例えば、ＳｉＯ２）を満たす。溝３６の外に存在する絶縁層は、例えば、ＣＭＰにより除去される。
その結果、図３４及び図３５に示すように、２つの第１の積層構造Ｓ１間のスペースは、絶縁層１７により満たされる。
次に、図３６及び図３７に示すように、ダミー半導体層３３を選択的に除去することにより、第１の積層構造Ｓ１内に、ソース線ＳＬまで達する貫通孔３７が再び形成される。続けて、この貫通孔３７内にチャネル層としての酸化物半導体層を満たす。貫通孔３７の外に存在する酸化物半導体層は、例えば、ＣＭＰにより除去される。
その結果、図３８及び図３９に示すように、Ｚ方向に、第１の積層構造Ｓ１を貫通し、かつ、ソース線ＳＬに接続される酸化物半導体層１３が形成される。即ち、ダミー半導体層３３は、酸化物半導体層１３に置き換えられる。
なお、酸化物半導体層１３は、Ｉｎ、Ｇａ、Ｚｎ、及び、Ｓｎのグループから選択される元素を含む化合物である。
ここで、酸化物半導体層１３が第１乃至第７の絶縁層１４に接触することにより、第１乃至第７の絶縁層１４に接触する酸化物半導体層１３内に低抵抗領域が形成される。
例えば、第１乃至第７の絶縁層１４がシリコンリッチの酸化シリコン層であるとき、酸化物半導体層１３内の酸素がシリコンリッチの酸化シリコン層内へ移動し、酸化物半導体層１３が還元されることにより、低抵抗領域が形成される。
また、第１乃至第７の絶縁層１４が水素リッチの絶縁層であるとき、水素リッチの絶縁層内の水素が酸化物半導体層１３内へ移動し、酸化物半導体層１３が還元されることにより、低抵抗領域が形成される。
この後、周知の技術により、コンタクトプラグ、ビット線など、を形成する。
その結果、例えば、図１乃至図３に示すように、低抵抗領域１５を有する三次元不揮発性半導体記憶装置が完成する。
５． むすび
実施形態によれば、酸化物半導体層内の低抵抗領域により、読み出し／書き込み動作の高速化と、短チャネル効果（オフリーク電流）の抑制と、を同時に実現できる。従って、三次元不揮発性半導体記憶装置の高性能化及び高集積化を図ることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１： 半導体基板、 １２，１７，１８，２０，２２： 絶縁層、 １３： 酸化物半導体層、 １４： 酸化物半導体層を還元させる機能を有する絶縁層、 １５： 低抵抗領域、 １６： 第２の積層構造（ゲート絶縁層構造）、 １９： コンタクトプラグ、 ２１： コア層、 Ｓ１： 第１の積層構造、 ＳＬ： ソース線、 ＢＬ： ビット線、 ＳＧＬ０，ＳＧＬ１： 選択ゲート線、 ＷＬ０〜ＷＬ３： ワード線、 ＳＴ０，ＳＴ１： 選択トランジスタ、 ＭＣ： メモリセル。

Claims (20)

  1. 半導体基板と、
    前記半導体基板の表面に垂直な第１の方向に、第１の絶縁層、第１の電極層、…第ｎの絶縁層、第ｎの電極層、及び、第（ｎ＋１）の絶縁層の順で積み重ねられる第１の積層構造（但し、ｎは、自然数）と、
    前記第１の方向に前記第１の積層構造を貫通する酸化物半導体層と、
    前記第１、…及び、第ｎの電極層と、前記酸化物半導体層との間に設けられ、電荷を蓄積する電荷蓄積層を備える第２の積層構造と、
    前記酸化物半導体層内に設けられ、前記第１、…及び、第（ｎ＋１）の絶縁層の少なくとも１つに接触し、前記酸化物半導体層内の酸素の組成比よりも低い酸素の組成比を有し、前記酸化物半導体層の抵抗値よりも低い抵抗値を有する低抵抗領域と、
    を具備する不揮発性半導体記憶装置。
  2. 前記低抵抗領域に接触する前記第１、…及び、第（ｎ＋１）の絶縁層の少なくとも１つは、前記酸化物半導体層を還元させる機能を持つ材料を備える、請求項１に記載の不揮発性半導体記憶装置。
  3. 前記低抵抗領域に接触する前記第１、…及び、第（ｎ＋１）の絶縁層の少なくとも１つは、シリコンリッチの酸化シリコン層及び水素リッチの絶縁層のうちの１つを備える、請求項２に記載の不揮発性半導体記憶装置。
  4. 前記低抵抗領域に接触する前記第１、…及び、第（ｎ＋１）の絶縁層の少なくとも１つは、シリコンリッチの酸化シリコン層及び水素リッチの絶縁層のうちの１つと、前記第１の方向においてそれを挟み込む２つの絶縁層と、を備える請求項２に記載の不揮発性半導体記憶装置。
  5. 前記酸化物半導体層は、Ｉｎ、Ｇａ、Ｚｎ、及び、Ｓｎのグループから選択される元素を含む、請求項１乃至４のいずれか１項に記載の不揮発性半導体記憶装置。
  6. 前記酸化物半導体層は、ＩｎＧａＺｎ酸化物である、請求項５に記載の不揮発性半導体記憶装置。
  7. 前記ｎは、３以上の自然数であり、
    前記第１及び第ｎの電極層は、選択トランジスタのゲートであり、
    前記第２、…及び、第（ｎ−１）の電極層は、メモリセルのゲートである、
    請求項１乃至６のいずれか１項に記載の不揮発性半導体記憶装置。
  8. 前記ｎは、４以上の自然数であり、前記低抵抗領域は、前記第３、…及び、第（ｎ−１）の絶縁層に接触する、請求項７に記載の不揮発性半導体記憶装置。
  9. 前記低抵抗領域は、前記第第２及び第ｎの絶縁層に接触する、請求項７に記載の不揮発性半導体記憶装置。
  10. 前記低抵抗領域は、前記第１及び第（ｎ＋１）の絶縁層に接触する、請求項７に記載の不揮発性半導体記憶装置。
  11. 前記低抵抗領域は、前記酸化物半導体層を取り囲む、請求項１乃至１０のいずれか１項に記載の不揮発性半導体記憶装置。
  12. 前記第１の方向における前記低抵抗領域の幅は、前記第１の方向における前記低抵抗領域に接触する前記シリコンリッチの酸化シリコン層及び前記水素リッチの絶縁層のうちの１つの幅に実質的に等しい、請求項３又は４に記載の不揮発性半導体記憶装置。
  13. 前記第２の積層構造は、前記酸化物半導体層を取り囲むゲート絶縁層及びブロック絶縁層をさらに備え、前記電荷蓄積層は、前記ゲート絶縁層及び前記ブロック絶縁層間に設けられる、請求項１乃至１２のいずれか１項に記載の不揮発性半導体記憶装置。
  14. 前記酸化物半導体層の第１の端部に接続される第１の導電線と、前記酸化物半導体層の第２の端部に接続され、前記半導体基板の表面に平行な第２の方向に延びる第２の導電線と、をさらに具備し、
    前記第１、…及び、第ｎの電極層は、前記半導体基板の表面に平行でかつ前記第２の方向に交差する第３の方向に延びる、
    請求項１乃至１３のいずれか１項に記載の不揮発性半導体記憶装置。
  15. 前記第１の導電線は、前記第２の方向又は前記第３の方向に延びる、請求項１４に記載の不揮発性半導体記憶装置。
  16. 前記酸化物半導体層は、前記第１の方向に延びるコア層の周囲に設けられる、請求項１乃至１５のいずれか１項に記載の不揮発性半導体記憶装置。
  17. 請求項１に記載の不揮発性半導体記憶装置の製造方法において、
    前記第１の方向に、前記第１の絶縁層、第１のダミー層、…前記第ｎの絶縁層、第ｎのダミー層、及び、前記第（ｎ＋１）の絶縁層の順で積み重ねられる第３の積層構造を形成し、
    前記第１の方向に前記第３の積層構造を貫通するダミー半導体層を形成し、
    前記ダミー半導体層を形成した後、前記第１のダミー層、…、及び、第ｎのダミー層を除去し、
    前記第１のダミー層、…、及び、第ｎのダミー層を除去することにより露出した前記ダミー半導体層を取り囲む、前記第２の積層構造、前記第１の電極層、…、及び、第ｎの電極層を形成し、
    前記ダミー半導体層を前記酸化物半導体層に置き換える、
    不揮発性半導体記憶装置の製造方法。
  18. 前記酸化物半導体層を前記第１、…及び、第（ｎ＋１）の絶縁層に接触させることにより、前記酸化物半導体層内に、前記第１、…及び、第（ｎ＋１）の絶縁層の少なくとも１つに接触する前記低抵抗領域を形成する、請求項１７に記載の不揮発性半導体記憶装置の製造方法。
  19. 前記低抵抗領域に接触する前記第１、…及び、第（ｎ＋１）の絶縁層の少なくとも１つがシリコンリッチの酸化シリコン層であるとき、前記酸化物半導体層内の酸素を前記シリコンリッチの酸化シリコン層内へ移動させ、前記酸化物半導体層を還元させることにより、前記低抵抗領域を形成する、請求項１８に記載の不揮発性半導体記憶装置の製造方法。
  20. 前記低抵抗領域に接触する前記第１、…及び、第（ｎ＋１）の絶縁層の少なくとも１つが水素リッチの絶縁層であるとき、前記水素リッチの絶縁層内の水素を前記酸化物半導体層内へ移動させ、前記酸化物半導体層を還元させることにより、前記低抵抗領域を形成する、請求項１８に記載の不揮発性半導体記憶装置の製造方法。
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Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018224911A1 (ja) * 2017-06-08 2018-12-13 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の駆動方法
JP2019009259A (ja) * 2017-06-23 2019-01-17 株式会社半導体エネルギー研究所 半導体装置
JP2019012822A (ja) * 2017-06-16 2019-01-24 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
JP2019057622A (ja) * 2017-09-21 2019-04-11 株式会社東芝 半導体装置
JP2019169490A (ja) * 2018-03-21 2019-10-03 東芝メモリ株式会社 半導体装置及びその製造方法
KR20200019149A (ko) * 2017-06-27 2020-02-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 반도체 웨이퍼, 기억 장치, 및 전자 기기
WO2021024071A1 (ja) * 2019-08-02 2021-02-11 株式会社半導体エネルギー研究所 記憶装置
WO2021099878A1 (ja) * 2019-11-22 2021-05-27 株式会社半導体エネルギー研究所 記憶装置およびその作製方法
WO2022013679A1 (ja) * 2020-07-17 2022-01-20 株式会社半導体エネルギー研究所 半導体装置
JP2022016698A (ja) * 2017-03-16 2022-01-21 キオクシア株式会社 半導体メモリ
JP2022081581A (ja) * 2017-06-05 2022-05-31 株式会社半導体エネルギー研究所 半導体装置
WO2022118809A1 (ja) * 2020-12-04 2022-06-09 国立研究開発法人科学技術振興機構 不揮発性記憶装置
JP2022191433A (ja) * 2017-06-08 2022-12-27 株式会社半導体エネルギー研究所 半導体装置
WO2023042022A1 (ja) * 2021-09-17 2023-03-23 株式会社半導体エネルギー研究所 半導体装置、記憶装置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019057554A (ja) 2017-09-20 2019-04-11 東芝メモリ株式会社 記憶装置
US20200111800A1 (en) * 2018-10-09 2020-04-09 Micron Technology, Inc. Methods of forming a device, and related devices, memory devices, and electronic systems
JP7102363B2 (ja) 2019-03-18 2022-07-19 キオクシア株式会社 半導体記憶装置
KR20220098191A (ko) * 2019-11-08 2022-07-11 어플라이드 머티어리얼스, 인코포레이티드 3d nand 게이트 스택 보강
JP2022049605A (ja) * 2020-09-16 2022-03-29 キオクシア株式会社 半導体装置及び半導体記憶装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009117843A (ja) * 2007-11-08 2009-05-28 Samsung Electronics Co Ltd 垂直型半導体素子及びその製造方法
WO2010106922A1 (ja) * 2009-03-19 2010-09-23 株式会社 東芝 半導体装置及びその製造方法
JP2011216715A (ja) * 2010-03-31 2011-10-27 Toshiba Corp 半導体記憶素子、及び半導体記憶装置
WO2013115050A1 (ja) * 2012-01-31 2013-08-08 シャープ株式会社 半導体装置およびその製造方法
WO2013172185A1 (ja) * 2012-05-14 2013-11-21 シャープ株式会社 半導体装置およびその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3974547B2 (ja) 2003-03-31 2007-09-12 株式会社東芝 半導体装置および半導体装置の製造方法
JP5016832B2 (ja) 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2012185884A (ja) 2011-03-04 2012-09-27 Hitachi Ltd 半導体記憶装置
US9082663B2 (en) 2011-09-16 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009117843A (ja) * 2007-11-08 2009-05-28 Samsung Electronics Co Ltd 垂直型半導体素子及びその製造方法
WO2010106922A1 (ja) * 2009-03-19 2010-09-23 株式会社 東芝 半導体装置及びその製造方法
JP2011216715A (ja) * 2010-03-31 2011-10-27 Toshiba Corp 半導体記憶素子、及び半導体記憶装置
WO2013115050A1 (ja) * 2012-01-31 2013-08-08 シャープ株式会社 半導体装置およびその製造方法
WO2013172185A1 (ja) * 2012-05-14 2013-11-21 シャープ株式会社 半導体装置およびその製造方法

Cited By (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022016698A (ja) * 2017-03-16 2022-01-21 キオクシア株式会社 半導体メモリ
JP2022081581A (ja) * 2017-06-05 2022-05-31 株式会社半導体エネルギー研究所 半導体装置
JPWO2018224911A1 (ja) * 2017-06-08 2020-07-09 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の駆動方法
US11152366B2 (en) 2017-06-08 2021-10-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving semiconductor device
US11729960B2 (en) 2017-06-08 2023-08-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving semiconductor device
JP7213803B2 (ja) 2017-06-08 2023-01-27 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の駆動方法
JP7376661B2 (ja) 2017-06-08 2023-11-08 株式会社半導体エネルギー研究所 半導体装置
WO2018224911A1 (ja) * 2017-06-08 2018-12-13 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の駆動方法
JP2022191433A (ja) * 2017-06-08 2022-12-27 株式会社半導体エネルギー研究所 半導体装置
US11943929B2 (en) 2017-06-16 2024-03-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP2022118178A (ja) * 2017-06-16 2022-08-12 株式会社半導体エネルギー研究所 半導体装置
US11626422B2 (en) 2017-06-16 2023-04-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP7094786B2 (ja) 2017-06-16 2022-07-04 株式会社半導体エネルギー研究所 半導体装置
JP2019012822A (ja) * 2017-06-16 2019-01-24 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
JP7137913B2 (ja) 2017-06-23 2022-09-15 株式会社半導体エネルギー研究所 半導体装置
JP2019009259A (ja) * 2017-06-23 2019-01-17 株式会社半導体エネルギー研究所 半導体装置
US11682667B2 (en) 2017-06-27 2023-06-20 Semiconductor Energy Laboratory Co., Ltd. Memory cell including cell transistor including control gate and charge accumulation layer
JPWO2019003060A1 (ja) * 2017-06-27 2020-07-02 株式会社半導体エネルギー研究所 半導体装置、半導体ウェハ、記憶装置、及び電子機器
KR102647989B1 (ko) * 2017-06-27 2024-03-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 반도체 웨이퍼, 기억 장치, 및 전자 기기
JP7224282B2 (ja) 2017-06-27 2023-02-17 株式会社半導体エネルギー研究所 半導体装置、半導体ウェハ、記憶装置、及び電子機器
KR20200019149A (ko) * 2017-06-27 2020-02-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 반도체 웨이퍼, 기억 장치, 및 전자 기기
US11075305B2 (en) 2017-09-21 2021-07-27 Kabushiki Kaisha Toshiba Semiconductor device
JP2019057622A (ja) * 2017-09-21 2019-04-11 株式会社東芝 半導体装置
JP7051511B2 (ja) 2018-03-21 2022-04-11 キオクシア株式会社 半導体装置及びその製造方法
JP2019169490A (ja) * 2018-03-21 2019-10-03 東芝メモリ株式会社 半導体装置及びその製造方法
US10790396B2 (en) 2018-03-21 2020-09-29 Toshiba Memory Corporation Semiconductor device and method for manufacturing the same
WO2021024071A1 (ja) * 2019-08-02 2021-02-11 株式会社半導体エネルギー研究所 記憶装置
WO2021099878A1 (ja) * 2019-11-22 2021-05-27 株式会社半導体エネルギー研究所 記憶装置およびその作製方法
WO2022013679A1 (ja) * 2020-07-17 2022-01-20 株式会社半導体エネルギー研究所 半導体装置
WO2022118809A1 (ja) * 2020-12-04 2022-06-09 国立研究開発法人科学技術振興機構 不揮発性記憶装置
WO2023042022A1 (ja) * 2021-09-17 2023-03-23 株式会社半導体エネルギー研究所 半導体装置、記憶装置

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