WO2022013679A1 - 半導体装置 - Google Patents

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WO2022013679A1
WO2022013679A1 PCT/IB2021/056021 IB2021056021W WO2022013679A1 WO 2022013679 A1 WO2022013679 A1 WO 2022013679A1 IB 2021056021 W IB2021056021 W IB 2021056021W WO 2022013679 A1 WO2022013679 A1 WO 2022013679A1
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conductor
transistor
insulator
region
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國武寛司
伊藤優希
山崎舜平
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株式会社半導体エネルギー研究所
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Publication date
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Definitions

  • One aspect of the present invention relates to a semiconductor device.
  • one aspect of the present invention is not limited to the above technical fields.
  • the technical field of the invention disclosed in the present specification and the like relates to a product, a method, or a manufacturing method.
  • one aspect of the invention relates to a process, machine, manufacture, or composition (composition of matter).
  • the semiconductor device refers to all devices that can function by utilizing the semiconductor characteristics. Therefore, a semiconductor element such as a transistor and a diode, and a circuit including the semiconductor element are semiconductor devices. Further, a display device, a light emitting device, a lighting device, an electro-optical device, a storage device, an image pickup device, a communication device, an electronic device, and the like may include a semiconductor element or a semiconductor circuit. Further, a display device, a light emitting device, a lighting device, an electro-optic device, a storage device, an image pickup device, a communication device, an electronic device, and the like may also be referred to as a semiconductor device.
  • a storage device having a three-dimensional structure formed by stacking memory cells in order to increase the storage capacity per unit area is known (Patent Document 1).
  • semiconductor layers are often provided extending in the stacking direction of memory cells.
  • a semiconductor having many grain boundaries such as polycrystalline silicon is often used in the semiconductor layer.
  • Patent Document 2 A crystallization technique for producing crystalline silicon using nickel (Ni) or the like as a catalyst element is known for the purpose of reducing crystal grain boundaries and increasing the crystal grain size (Patent Document 2).
  • Patent Document 2 also discloses a growth mechanism of a crystal using a catalyst element and a technical idea of fixing the catalyst element used for crystallization to a gettering region.
  • Patent Document 3 discloses a technical idea of applying a crystallization technique using a catalytic element to a storage device having a three-dimensional structure.
  • oxide semiconductors which are a type of metal oxide, have been attracting attention.
  • Non-Patent Document 1 discloses CAAC-IGZO as an oxide semiconductor.
  • Non-Patent Document 1 also discloses the growth mechanism of CAAC-IGZO.
  • One of the problems of one embodiment of the present invention is to provide a highly reliable storage device.
  • one of the problems is to provide a storage device having a large storage capacity.
  • one of the problems is to provide a storage device having a small occupied area.
  • one of the problems is to provide a storage device having a high operating speed.
  • one of the issues is to provide a storage device having a low manufacturing cost.
  • one of the issues is to provide a new storage device.
  • one of the issues is to provide a highly reliable semiconductor device.
  • one of the problems is to provide a semiconductor device having a small occupied area.
  • Another issue is to provide a semiconductor device having a high operating speed.
  • one of the issues is to provide a semiconductor device having a low manufacturing cost.
  • one of the issues is to provide a new semiconductor device.
  • One aspect of the present invention is a semiconductor device including a first semiconductor extending in the first direction, a second semiconductor extending in the first direction, and a plurality of memory cells connected in the first direction.
  • the memory cell includes a first transistor and a second transistor, and a part of the first semiconductor functions as a channel forming region of the first semiconductor, and a part of the second semiconductor functions as a channel forming region of the second semiconductor.
  • the first semiconductor is a semiconductor device containing an oxide semiconductor, the second semiconductor containing silicon, the second semiconductor having a region in contact with the first layer, and the first layer being a semiconductor device containing a first metal element.
  • Another aspect of the present invention is a structure extending in the first direction, a plurality of first conductors extending in the second direction intersecting the first direction, and a plurality of extending in the second direction.
  • a second conductor is provided, and the structure includes a third conductor, a first insulator, a plurality of fourth conductors, a first semiconductor, a second semiconductor, a second semiconductor, and a second semiconductor.
  • the third insulator is provided, and at each intersection of the plurality of first conductors and the structure, the first insulator, the first semiconductor, the second insulator, the second semiconductor, and the outside of the third conductor are provided.
  • the third insulators are arranged concentrically, and at each intersection of the plurality of second conductors and the structure, the first insulator, the fourth conductor, the first semiconductor, and the first semiconductor are placed outside the third conductor.
  • the two insulators, the second semiconductor, and the third insulator are arranged concentrically, the first semiconductor contains an oxide semiconductor, the second semiconductor contains silicon, and the second semiconductor has a region in contact with the first layer.
  • the first layer is a semiconductor device containing the first metal element.
  • the first metal element is an element that functions as a catalytic element.
  • nickel can be used as the first metal element.
  • the first layer may contain an impurity element such as phosphorus.
  • the oxide semiconductor preferably contains at least one of indium and zinc. In particular, it preferably contains indium and zinc. Further, as the oxide semiconductor, various crystalline oxide semiconductors such as CAAC-OS, nc-OS, and a-like OS can be used.
  • a highly reliable storage device can be provided.
  • a storage device having a large storage capacity can be provided.
  • a storage device having a high operating speed can be provided.
  • a new storage device can be provided.
  • a highly reliable semiconductor device can be provided.
  • a new semiconductor device can be provided.
  • FIG. 1 is a perspective view of a storage device.
  • FIG. 2 is a cross-sectional view of the storage device.
  • FIG. 3 is a cross-sectional view of the memory string.
  • FIG. 4 is a cross-sectional view of the memory string.
  • 5A and 5B are cross-sectional views of the memory string.
  • 6A and 6B are cross-sectional views of the memory string.
  • FIG. 7A is a cross-sectional view of the storage element.
  • FIG. 7B is a perspective sectional view of the storage element.
  • 8A and 8B are cross-sectional views of the memory string.
  • 9A to 9F are cross-sectional views of the memory string.
  • 10A and 10B are cross-sectional views of the memory string.
  • FIG. 11A is a diagram illustrating the classification of the crystal structure of the oxide semiconductor.
  • FIG. 11B is a diagram illustrating an XRD spectrum of a CAAC-IGZO film.
  • FIG. 11C is a diagram illustrating a microelectron diffraction pattern of the CAAC-IGZO film.
  • 12A to 12C are cross-sectional views illustrating a manufacturing process of the semiconductor device according to one aspect of the present invention.
  • 13A to 13C are cross-sectional views illustrating a manufacturing process of the semiconductor device according to one aspect of the present invention.
  • 14A to 14C are cross-sectional views illustrating a manufacturing process of the semiconductor device according to one aspect of the present invention.
  • 15A to 15C are cross-sectional views illustrating a manufacturing process of the semiconductor device according to one aspect of the present invention.
  • 16A to 16C are cross-sectional views illustrating a manufacturing process of a semiconductor device according to one aspect of the present invention.
  • 17A to 17C are cross-sectional views illustrating a manufacturing process of the semiconductor device according to one aspect of the present invention.
  • 18A to 18C are cross-sectional views illustrating a manufacturing process of a semiconductor device according to one aspect of the present invention.
  • 19A to 19C are cross-sectional views illustrating a manufacturing process of a semiconductor device according to one aspect of the present invention.
  • 20A to 20C are cross-sectional views illustrating a manufacturing process of the semiconductor device according to one aspect of the present invention.
  • 21A to 21C are cross-sectional views illustrating a manufacturing process of the semiconductor device according to one aspect of the present invention.
  • 22A to 22C are cross-sectional views illustrating a manufacturing process of the semiconductor device according to one aspect of the present invention.
  • 23A to 23C are cross-sectional views illustrating a manufacturing process of the semiconductor device according to one aspect of the present invention.
  • 24A to 24C are cross-sectional views illustrating a manufacturing process of the semiconductor device according to one aspect of the present invention.
  • 25A to 25D are cross-sectional views illustrating a manufacturing process of the semiconductor device according to one aspect of the present invention.
  • 26A to 26C are cross-sectional views illustrating a manufacturing process of the semiconductor device according to one aspect of the present invention.
  • 27A to 27C are cross-sectional views illustrating a manufacturing process of the semiconductor device according to one aspect of the present invention.
  • 28A to 28C are cross-sectional views illustrating a manufacturing process of the semiconductor device according to one aspect of the present invention.
  • 29A to 29C are cross-sectional views illustrating a manufacturing process of the semiconductor device according to one aspect of the present invention.
  • 30A to 30C are cross-sectional views illustrating a manufacturing process of the semiconductor device according to one aspect of the present invention.
  • 31A to 31C are cross-sectional views illustrating a manufacturing process of the semiconductor device according to one aspect of the present invention.
  • 32A to 32C are cross-sectional views illustrating a manufacturing process of the semiconductor device according to one aspect of the present invention.
  • FIG. 33A to 33C are cross-sectional views illustrating a manufacturing process of the semiconductor device according to one aspect of the present invention.
  • 34A to 34C are cross-sectional views illustrating a manufacturing process of the semiconductor device according to one aspect of the present invention.
  • FIG. 35 is a diagram illustrating an example of a circuit configuration of a memory string.
  • FIG. 36 is an equivalent circuit diagram of the storage element MC.
  • FIG. 37 is a diagram illustrating an example of a circuit configuration of a memory string.
  • FIG. 38 is a diagram illustrating an example of a circuit configuration of a memory string.
  • FIG. 39 is a timing chart illustrating an example of a memory string writing operation.
  • 40A and 40B are circuit diagrams illustrating an example of a memory string writing operation.
  • 41A and 41B are circuit diagrams illustrating an example of a memory string writing operation.
  • 42A and 42B are circuit diagrams illustrating an example of a memory string writing operation.
  • 43A and 43B are circuit diagrams illustrating an example of a memory string writing operation.
  • 44A and 44B are timing charts illustrating an example of a memory string read operation.
  • 45A and 45B are circuit diagrams illustrating an example of a memory string read operation.
  • 46A and 46B are circuit diagrams illustrating an example of a memory string read operation.
  • 47A and 47B are diagrams illustrating the Id-Vg characteristics of the transistor.
  • FIG. 48 is a block diagram illustrating a configuration example of a semiconductor device.
  • 49A to 49C are perspective views illustrating a configuration example of the semiconductor device.
  • FIG. 50 is a cross-sectional view illustrating a semiconductor device according to an aspect of the present invention.
  • 51A to 51E are diagrams for explaining an example of a storage device.
  • the position, size, range, etc. of each configuration shown in the drawings and the like may not represent the actual position, size, range, etc. in order to facilitate understanding of the invention. Therefore, the disclosed invention is not necessarily limited to the position, size, range, etc. disclosed in the drawings and the like.
  • the resist mask or the like may be unintentionally reduced due to processing such as etching, but it may not be reflected in the figure for easy understanding.
  • electrode and “wiring” do not functionally limit these components.
  • an “electrode” may be used as part of a “wiring” and vice versa.
  • the terms “electrode” and “wiring” include the case where a plurality of “electrodes” and “wiring” are integrally formed.
  • the "terminal" in an electric circuit means a portion where a current input or output, a voltage input or output, or a signal reception or transmission is performed. Therefore, a part of the wiring or the electrode may function as a terminal.
  • the terms “upper” and “lower” do not limit the positional relationship of the components to be directly above or directly below and to be in direct contact with each other.
  • the terms “electrode B on the insulating layer A” it is not necessary that the electrode B is formed in direct contact with the insulating layer A, and another configuration is formed between the insulating layer A and the electrode B. Do not exclude those that contain elements.
  • the functions of the source and drain are interchanged depending on the operating conditions, such as when transistors with different polarities are adopted or when the direction of the current changes in the circuit operation, so which is limited as to which is the source or drain. Is difficult. Therefore, in the present specification, the terms source and drain can be used interchangeably.
  • electrically connected includes a case of being directly connected and a case of being connected via "something having some electrical action".
  • the "thing having some kind of electrical action” is not particularly limited as long as it enables the exchange of electric signals between the connection targets. Therefore, even when it is expressed as “electrically connected", in an actual circuit, there is a case where there is no physical connection portion and only the wiring is extended.
  • parallel means, for example, a state in which two straight lines are arranged at an angle of ⁇ 10 ° or more and 10 ° or less. Therefore, the case of ⁇ 5 ° or more and 5 ° or less is also included.
  • vertical and orthogonal mean, for example, a state in which two straight lines are arranged at an angle of 80 ° or more and 100 ° or less. Therefore, the case of 85 ° or more and 95 ° or less is also included.
  • the terms “adjacent” and “proximity” do not limit the direct contact of the components.
  • electrode B adjacent to the insulating layer A it is not necessary that the insulating layer A and the electrode B are formed in direct contact with each other, and another component is formed between the insulating layer A and the electrode B. Do not exclude those that include.
  • the voltage often indicates the potential difference between a certain potential and a reference potential (eg, ground potential or source potential). Therefore, it is often possible to paraphrase voltage and potential with each other. In the present specification and the like, voltage and potential can be paraphrased unless otherwise specified.
  • semiconductor even when the term "semiconductor” is used, for example, when the conductivity is sufficiently high, it has the characteristics of a “conductor”. Therefore, it is also possible to replace the “semiconductor” with the “conductor”. In this case, the boundary between “semiconductor” and “conductor” is ambiguous, and it is difficult to make a strict distinction between the two. Therefore, the "semiconductor” and “conductor” described herein may be interchangeable.
  • ordinal numbers such as “first" and “second” in the present specification and the like are added to avoid confusion of the components, and do not indicate any order or order such as process order or stacking order. ..
  • terms that do not have ordinal numbers in the present specification and the like may be given ordinal numbers within the scope of the claims in order to avoid confusion of the components.
  • different ordinal numbers may be added within the scope of the claims.
  • the ordinal numbers may be omitted in the scope of claims.
  • the "on state” of the transistor means a state in which the source and drain of the transistor can be regarded as being electrically short-circuited (also referred to as “conduction state”).
  • the “off state” of the transistor means a state in which the source and drain of the transistor can be regarded as being electrically cut off (also referred to as “non-conducting state”).
  • the “on current” may mean a current flowing between the source and the drain when the transistor is in the on state.
  • the “off current” may mean a current flowing between the source and the drain when the transistor is in the off state.
  • the high power supply potential VDD (hereinafter, also simply referred to as “VDD”, “H potential”, or “H”) refers to the low power supply potential VSS (hereinafter, simply “VSS”, “L potential”). , Or also referred to as “L”) indicates a power supply potential having a higher potential.
  • VSS indicates a power supply potential having a potential lower than VDD.
  • the ground potential (hereinafter, also simply referred to as "GND” or “GND potential”) can be used as VDD or VSS.
  • VDD is the ground potential
  • VSS is a potential lower than the ground potential
  • VDD is a potential higher than the ground potential.
  • the transistor shown in the present specification and the like is an enhancement type (normally off type) n-channel field effect transistor unless otherwise specified. Therefore, the threshold voltage (also referred to as “Vth”) is assumed to be larger than 0V. Further, unless otherwise specified, "supplying the H potential to the gate of the transistor” may be synonymous with “turning the transistor on.” Further, unless otherwise specified, “supplying the L potential to the gate of the transistor” may be synonymous with “turning the transistor off.”
  • the gate means a part or all of the gate electrode and the gate wiring.
  • the gate wiring refers to wiring for electrically connecting the gate electrode of at least one transistor to another electrode or another wiring.
  • the source means a part or all of a source region, a source electrode, and a source wiring.
  • the source region is a region of the semiconductor layer in which the resistivity is equal to or less than a certain value.
  • the source electrode refers to a conductive layer in a portion connected to the source region.
  • the source wiring is a wiring for electrically connecting the source electrode of at least one transistor to another electrode or another wiring.
  • the drain means a part or all of the drain region, the drain electrode, and the drain wiring.
  • the drain region is a region of the semiconductor layer in which the resistivity is equal to or less than a certain value.
  • the drain electrode refers to a conductive layer in a portion connected to the drain region.
  • Drain wiring refers to wiring for electrically connecting the drain electrode of at least one transistor to another electrode or another wiring.
  • H indicating the H potential
  • L indicating the L potential
  • "H” or “L” may be added with enclosing characters to wirings, electrodes, conductors, etc. in which a potential change has occurred.
  • an “x” symbol may be added over the transistor.
  • the “capacity” has a configuration in which two electrodes face each other via an insulator (dielectric).
  • the “capacitive element” includes the above-mentioned “capacity”. That is, in the present specification and the like, the “capacitive element” has a structure in which two electrodes face each other via an insulator, a structure in which two wirings face each other via an insulator, or a structure in which the two electrodes face each other via an insulator. The case where two wirings are arranged via an insulator is included.
  • the code when the same code is used for a plurality of elements, and when it is particularly necessary to distinguish them, the code may be "a”, “A”, “_1", “_2", “[. It may be described with an identification code such as "m, n]".
  • one of the two wiring GLs may be described as wiring GLa, and the other may be described as wiring GLb.
  • FIG. 1 shows a perspective view of a storage device 100 according to an aspect of the present invention.
  • the storage device 100 is a storage device having a three-dimensional laminated structure.
  • FIG. 2 is a cross-sectional view of the portions A1-A2 shown by the alternate long and short dash line in FIG.
  • arrows indicating the X direction, the Y direction, and the Z direction may be added.
  • the X, Y, and Z directions are orthogonal to each other.
  • the direction perpendicular to the upper surface of the substrate 121 which will be described later, is the Z direction.
  • one of the X direction, the Y direction, and the Z direction may be referred to as a "first direction” or a "first direction”. Further, the other one may be referred to as a “second direction” or a “second direction”. Further, the remaining one may be referred to as a "third direction” or a "third direction”.
  • FIG. 2 shows a cross section of the XZ plane. As described above, in order to make the explanation easier to understand, some of the components may be omitted in FIGS. 1 and 2.
  • the storage device 100 has a memory cell array 110 (see FIG. 1).
  • the memory cell array 110 has a plurality of memory strings 120.
  • the memory strings 120 extend in the Z direction and are arranged in a matrix on the XY plane.
  • FIG. 3 shows an example of cross-sectional configuration of the memory string 120.
  • the memory string 120 includes a plurality of storage elements MC (also referred to as “memory cells”) connected in the Z direction.
  • the memory string 120 includes a plurality of storage elements MC connected in series.
  • FIG. 3 shows a case where five storage elements MC are connected in series, but the number of storage elements MC included in the memory string 120 is not limited to five. Assuming that the number of storage elements MC included in the memory string 120 is n, n may be an integer of 2 or more.
  • FIG. 3 five storage elements MC are shown as storage elements MC_1 to storage elements MC_5.
  • memory element MC when explaining the matter common to the memory element MC_1 to the memory element MC_5, it is simply referred to as "memory element MC". The same is true for other components such as conductor WWL, conductor RWL, and insulator 123.
  • the memory string 120 has a transistor Str1 that is electrically connected to the storage element MC_1 and a transistor Str2 that is electrically connected to the storage element MC_1.
  • the storage device 100 has a plurality of conductors WWL, a plurality of conductors RWL, and a conductor SG above the substrate 121.
  • the plurality of conductors WWL, the plurality of conductors RWL, and the conductor SG extend in the X direction (see FIGS. 1 and 2).
  • the conductor WWL, the conductor RWL, and the conductor SG have a region overlapping with the memory cell array 110.
  • the conductor WWL, the conductor RWL, and the conductor SG are stacked in a stepped manner on the outside of the memory cell array 110.
  • the conductor SG is provided below the plurality of conductors WWL and the plurality of conductors RWL.
  • a layer 122 is provided on the substrate 121, an insulator 123_1 is provided on the layer 122, and a conductor SG is provided on the insulator 123_1.
  • the conductor WWL and the conductor RWL are alternately laminated and provided via the insulator 123.
  • the insulator 123_2 is provided on the conductor SG
  • the conductor RWL_1 is provided on the insulator 123_2
  • the insulator 123_3 is provided on the conductor RWL_1
  • the conductor WWL_1 is provided on the insulator 123_3.
  • Is provided, and an insulator 123_4 is provided on the conductor WWL_1.
  • the layer 122 functions as a gettering layer.
  • the memory string 120 has a structure 160.
  • the structure 160 is provided so as to penetrate the conductor WWL, the conductor RWL, the conductor SG, and the insulator 123. Further, the structure 160 has a region in contact with the layer 122.
  • An example of the cross-sectional structure of the structure 160 is shown in FIG. 4 and 3 are cross-sectional views of the same portion. In FIG. 4, the conductor WWL, the conductor RWL, the conductor SG, the insulator 123, the layer 122, the substrate 121, and the like are shown by broken lines.
  • the structure 160 has a columnar structure including a conductor 130, an insulator 129, a semiconductor 127, an insulator 126, a semiconductor 125, an insulator 124, and a plurality of conductors 128.
  • the central axis 169 of the memory string 120 extending in the Z direction is shown by a two-dot chain line. More specifically, the conductor 130 extends along the central axis 169, and the insulator 129 is provided adjacent to the side surface of the conductor 130. Further, the semiconductor 127 is provided adjacent to the insulator 129, and the insulator 126 is provided adjacent to the semiconductor 127.
  • the semiconductor 125 is provided adjacent to the insulator 126, and the insulator 124 is provided adjacent to the semiconductor 125.
  • the semiconductor 125 has a region in contact with the layer 122.
  • the conductor 128 is provided between the insulator 129 and the semiconductor 127 at the intersection of the conductor RWL and the structure 160.
  • FIG. 5A shows a cross-sectional view of the portions B1-B2 shown by the alternate long and short dash line in FIG. 3 as viewed from the Z direction.
  • FIG. 5A is a cross-sectional view of the intersection of the conductor WWL and the structure 160. At the intersection, each of the insulator 129, the semiconductor 127, the insulator 126, the semiconductor 125, and the insulator 124 is concentrically provided on the outside of the conductor 130.
  • FIG. 5B shows a cross-sectional view of the portions C1-C2 shown by the alternate long and short dash line in FIG. 3 as viewed from the Z direction.
  • FIG. 5B is a cross-sectional view of the intersection of the conductor RWL and the structure 160. At the intersection, each of the insulator 129, the conductor 128, the semiconductor 127, the insulator 126, the semiconductor 125, and the insulator 124 is concentrically provided on the outside of the conductor 130.
  • FIGS. 6A and 6B show an example in which a plurality of memory strings 120 are provided.
  • the plurality of memory strings 120 may be arranged side by side in the X direction, may be arranged side by side in the Y direction, or may be arranged in a matrix.
  • FIG. 7A An enlarged view of the region 105 shown by the chain double-dashed line in FIG. 3 is shown in FIG. 7A.
  • FIG. 7A corresponds to a cross-sectional view of the storage element MC.
  • FIG. 7B shows a perspective sectional view of the storage element MC.
  • the description of the insulator 123 is omitted in FIG. 7B.
  • the intersection of the conductor WWL and the structure 160 functions as a transistor WTr. Further, the intersection of the conductor RWL and the structure 160 functions as a transistor RTr. Specifically, the conductor WWL functions as a gate electrode of the transistor WTr, and the conductor 130 functions as a back gate electrode of the transistor WTr. Further, a part of the semiconductor 127 functions as a semiconductor layer on which the channel of the transistor WTr is formed. The semiconductor layer on which the channel of the transistor WTr is formed overlaps with the gate electrode (conductor WWL) via a part of each of the insulator 126, the semiconductor 125, and the insulator 124. Although a part of the conductor WWL functions as a gate electrode in the present embodiment or the like, the gate electrode and the conductor WWL may be provided independently and both may be electrically connected. good.
  • the conductor 128 functions as a gate electrode of the transistor RTr. Further, the conductor RWL functions as a back gate electrode of the transistor RTr. A part of the semiconductor 125 functions as a semiconductor layer on which the channel of the transistor RTr is formed. The semiconductor layer on which the channel of the transistor RTr is formed overlaps with the gate electrode (conductor 128) via a part of the insulator 126. Further, the semiconductor layer on which the channel of the transistor RTr is formed overlaps with the back gate electrode (conductor RWL) via a part of the insulator 124. Although a part of the conductor RWL functions as a back gate electrode in the present embodiment or the like, the back gate electrode and the conductor RWL are provided independently and both are electrically connected. You may.
  • the conductor WWL and the conductor RWL may also be divided.
  • FIG. 8A shows the conductor WWL and the memory string 120 being divided by the insulator 153 provided along the XZ plane
  • FIG. 8B shows the conductor RWL and the memory string 120 being X. It shows how it is divided by the insulator 153 provided along the ⁇ Z plane.
  • FIG. 8A corresponds to a modified example of the cross section shown in FIG. 5A
  • FIG. 8B corresponds to a modified example of the cross section shown in FIG. 5B.
  • a or b is added to the end of the code of the divided component.
  • the region where the conductor WWL_a and the conductor 130_a overlap functions as the transistor WTr_a.
  • the region where the conductor WWL_a, the insulator 124_a, the semiconductor 125_a, the insulator 126_a, the semiconductor 127_a, the insulator 129_a, and the conductor 130_a overlap functions as the transistor WTr_a.
  • the conductor WWL_a functions as a gate electrode of the transistor WTr_a
  • the conductor 130_a functions as a back gate electrode of the transistor WTr_a.
  • a part of the semiconductor 127_a functions as a semiconductor layer on which the channel of the transistor WTr_a is formed.
  • the semiconductor layer on which the channel of the transistor WTr_a is formed overlaps with the gate electrode (conductor WWL_a) via a part of the insulator 124_a, a part of the semiconductor 125_a, and a part of the insulator 126_a.
  • the region where the conductor WWL_b and the conductor 130_b overlap functions as the transistor WTr_b.
  • the region where the conductor WWL_b, the insulator 124_b, the semiconductor 125_b, the insulator 126_b, the semiconductor 127_b, the insulator 129_b, and the conductor 130_b overlap functions as the transistor WTr_b.
  • the conductor WWL_b functions as a gate electrode of the transistor WTr_b
  • the conductor 130_b functions as a back gate electrode of the transistor WTr_b.
  • a part of the semiconductor 127_b functions as a semiconductor layer on which the channel of the transistor WTr_b is formed.
  • the semiconductor layer on which the channel of the transistor WTr_b is formed overlaps with the gate electrode (conductor WWL_a) via a part of the insulator 124_b, a part of the semiconductor 125_b, and a part of the insulator 126_b.
  • the region where the conductor RWL_a and the conductor 130_a overlap functions as the transistor RTr_a.
  • the RWL_a, the insulator 124_a, the semiconductor 125_a, the insulator 126_a, the semiconductor 127_a, the conductor 128_a, the insulator 129_a, and the conductor 130_a function as the transistor RTr_a.
  • the conductor RWL_a functions as a gate electrode of the transistor RTr_a.
  • the conductor 130_a functions as a back gate electrode of the transistor RTr_a.
  • a part of the semiconductor 125_a functions as a semiconductor layer on which the channel of the transistor RTr_a is formed.
  • the semiconductor layer on which the channel of the transistor RTr_a is formed overlaps with the gate electrode (conductor RWL_a) via the insulator 124_a.
  • the semiconductor layer on which the channel of the transistor RTr_a is formed is formed with a back gate electrode (conductor 130_a) via a part of the insulator 126_a, a part of the semiconductor 127_a, a part of the conductor 128_a, and a part of the insulator 129_a. Overlap.
  • the region where the conductor RWL_b and the conductor 130_b overlap functions as the transistor RTr_b.
  • the RWL_b, the insulator 124_b, the semiconductor 125_b, the insulator 126_b, the semiconductor 127_b, the conductor 128_b, the insulator 129_b, and the conductor 130_b function as the transistor RTr_b.
  • the conductor RWL_b functions as a gate electrode of the transistor RTr_b.
  • the conductor 130_b functions as a back gate electrode of the transistor RTr_b.
  • a part of the semiconductor 125_b functions as a semiconductor layer on which the channel of the transistor RTr_b is formed.
  • the semiconductor layer on which the channel of the transistor RTr_b is formed overlaps with the gate electrode (conductor RWL_b) via the insulator 124_b.
  • the semiconductor layer on which the channel of the transistor RTr_b is formed is formed with a back gate electrode (conductor 130_b) via a part of the insulator 126_b, a part of the semiconductor 127_b, a part of the conductor 128_b, and a part of the insulator 129_b. Overlap.
  • the storage capacity per unit area can be doubled.
  • the method of dividing the memory string 120 is not limited to the above.
  • the memory string 120 is divided by an insulator 153 extending in the X direction, but as shown in FIGS. 9A and 9B, the insulator 153 may be extended in a direction different from the X direction.
  • the memory string 120 may be divided into three or more.
  • 9C and 9D show an example of the case where the memory string 120 is divided into three
  • FIGS. 9E and 9F show an example of the case where the memory string 120 is divided into four. In this way, the storage capacity per unit area can be increased.
  • the insulator 153 is arranged so as not to interfere with the conduction of the conductor WWL and the conductor RWL in the X direction.
  • the back gate will be described.
  • the gate and the back gate are arranged so as to overlap each other via the channel forming region of the semiconductor layer.
  • the backgate can function like a gate.
  • the threshold voltage of the transistor can be changed by changing the potential of the back gate.
  • One of the gates or back gates may be referred to as a "first gate” or “first gate” and the other may be referred to as a "second gate” or “second gate”.
  • the gate and back gate are formed of a conductive layer or a semiconductor layer having a low resistivity, the function of preventing the electric field generated outside the transistor from acting on the semiconductor layer on which the channel is formed (especially static electricity). Has a shielding function). That is, it is possible to prevent the electrical characteristics of the transistor from fluctuating due to the influence of an external electric field such as static electricity.
  • the threshold voltage of the transistor can be controlled.
  • the potential of the back gate may be the same as that of the gate, or may be a ground potential (GND potential) or an arbitrary potential.
  • the semiconductor layer in which the channels of the transistor WTr and the transistor RTr are formed a single crystal semiconductor, a polycrystalline semiconductor, a microcrystalline semiconductor, an amorphous semiconductor, or the like can be used alone or in combination.
  • the semiconductor material for example, silicon or germanium can be used.
  • compound semiconductors such as silicon germanium, silicon carbide, gallium arsenide, oxide semiconductors, and nitride semiconductors may be used. The same applies to the transistor Str1 and the transistor Str2.
  • the semiconductor layers used for the transistor may be laminated.
  • semiconductors having different crystal states may be used, or different semiconductor materials may be used.
  • the transistor RTr is turned on when reading the data held by the storage device 100. Therefore, it is preferable to use a semiconductor material having high mobility as the semiconductor layer of the transistor RTr.
  • a semiconductor for example, it is preferable to use a semiconductor whose crystallinity is improved by using the catalyst element disclosed in Patent Document 2.
  • a semiconductor whose crystallinity is improved by using a catalyst element can reduce crystal grain boundaries and increase the operating speed of a transistor. Further, since the variation in the characteristics of the transistor is reduced, the operation of the semiconductor device can be stabilized and the reliability can be improved. Further, since the variation in the characteristics of the transistor is reduced, the number of storage elements MC provided in one memory string can be increased. Therefore, the storage capacity per unit area can be increased. Therefore, the occupied area of the semiconductor device can be reduced.
  • silicon having improved crystallinity (reduced grain boundaries) by using nickel (Ni) as a catalyst element is used for the semiconductor layer of the transistor RTr.
  • Ni nickel
  • the transistor WTr is a transistor for writing data to the storage device 100 and holding the written data.
  • the transistor WTr is turned on during the data writing operation, but is mainly used in the off state. Therefore, the transistor RTr is preferably a transistor having a small off current.
  • As a semiconductor material used for a transistor having a small off-current it is preferable to use an oxide semiconductor which is a kind of metal oxide.
  • an oxide semiconductor has a band gap of 2 eV or more
  • a transistor using an oxide semiconductor in the semiconductor layer on which a channel is formed also referred to as an “OS transistor” has a significantly small off-current.
  • OS transistor an oxide semiconductor in the semiconductor layer on which a channel is formed
  • the storage element MC can be referred to as an “OS memory”.
  • the memory string 120 including the storage element MC can also be called an “OS memory”.
  • the storage device 100 can also be called an "OS memory”.
  • the OS memory is a kind of storage device. Therefore, the storage element MC and the memory string 120 are also a kind of storage device.
  • the OS memory can hold the written data for a period of one year or more, and further 10 years or more even if the power supply is stopped. Therefore, the OS memory can be regarded as a non-volatile memory.
  • the OS memory can hold not only binary (1 bit) but also multi-value (multi-bit) or analog value information. ..
  • the OS memory is a method of writing an electric charge to a node via a transistor, a high voltage required for a conventional flash memory is not required, and a high-speed writing operation can be realized. Further, the erasing operation before rewriting the data performed in the flash memory is unnecessary in the OS memory. Also, since no charge is injected or withdrawn into the floating gate or charge capture layer, the OS memory can write and read data virtually unlimited times. The OS memory has less deterioration than the conventional flash memory, and high reliability can be obtained.
  • the OS memory does not undergo a structural change at the atomic level like a magnetic resistance memory (MRAM) or a resistance change type memory (ReRAM). Therefore, the OS memory is superior in rewrite resistance to the magnetoresistive memory and the resistance change type memory.
  • MRAM magnetic resistance memory
  • ReRAM resistance change type memory
  • the off-current of the OS transistor hardly increases even in a high temperature environment. Specifically, the off-current hardly increases even at an environmental temperature of room temperature or higher and 200 ° C. or lower. In addition, the on-current does not easily decrease even in a high temperature environment.
  • the storage device including the OS memory has stable operation even in a high temperature environment, and high reliability can be obtained. Further, the OS transistor has a high dielectric strength between the source and the drain. By using an OS transistor as a transistor constituting a semiconductor device, operation is stable even in a high temperature environment, and a semiconductor device with good reliability can be realized.
  • IGZO a metal oxide containing In, Ga, and Zn
  • the oxide semiconductor used for the semiconductor layer of the transistor WTr various crystalline oxide semiconductors such as CAAC-OS, nc-OS, and a-like OS can be used. Oxide semiconductors will be described in detail later.
  • the transistor WTr that writes and holds data is preferably an enhancement type (normally off type) transistor in order to more reliably realize an off state.
  • the transistor RTr for reading data is preferably a depletion type (normally on type) transistor having a small threshold voltage in order to realize higher speed operation. Therefore, it is preferable that the threshold voltage of the transistor RTr is smaller than the threshold voltage of the transistor WTr.
  • the semiconductor 125 and the semiconductor 127 may have the same material or may have different materials depending on the purpose or application.
  • the semiconductor 125 and the semiconductor 127 may be oxide semiconductors, respectively.
  • the semiconductor 125 and the semiconductor 127 may be semiconductors in which the grain boundaries are reduced by using catalyst elements, respectively.
  • the semiconductor 125 may be an oxide semiconductor
  • the semiconductor 127 may be a semiconductor having a reduced grain boundary by using a catalyst element.
  • an OS transistor may be used, or a Si transistor (a transistor using silicon in the semiconductor layer on which the channel is formed) capable of operating at a higher speed than the OS transistor may be used.
  • FIG. 5A corresponds to the XY plane at or near the center of the transistor WTr
  • FIG. 5B corresponds to the XY plane at or near the center of the transistor RTr.
  • the insulator 129 is concentrically provided on the outside of the conductor 130
  • the semiconductor 127 is concentric on the outside of the insulator 129.
  • the insulator 126 is provided concentrically on the outside of the semiconductor 127
  • the insulator 125 is provided concentrically on the outside of the insulator 126
  • the insulator 124 is provided concentrically on the outside of the semiconductor 125.
  • the conductor 128 is provided concentrically between the insulator 129 and the semiconductor 127.
  • the cross-sectional shape of the conductor 130 is not limited to a circle. As shown in FIG. 10A, the cross-sectional shape of the conductor 130 may be rectangular. Further, as shown in FIG. 10B, the cross-sectional shape of the conductor 130 may be triangular. Therefore, the cross-sectional shape of the structure 160 seen from the Z direction is not limited to a circle.
  • the storage device 100 can be provided on the substrate.
  • the substrate for example, an insulator substrate, a semiconductor substrate, or a conductor substrate may be used.
  • the insulator substrate include a glass substrate, a quartz substrate, a sapphire substrate, a stabilized zirconia substrate (yttria stabilized zirconia substrate, etc.), a resin substrate, and the like.
  • the semiconductor substrate include a semiconductor substrate made of silicon and germanium, and a compound semiconductor substrate made of silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide, and gallium oxide.
  • the conductor substrate includes a graphite substrate, a metal substrate, an alloy substrate, a conductive resin substrate and the like.
  • the substrate having a metal nitride there are a substrate having a metal oxide, and the like.
  • a substrate in which a conductor or a semiconductor is provided in an insulator substrate a substrate in which a conductor or an insulator is provided in a semiconductor substrate, a substrate in which a semiconductor or an insulator is provided in a conductor substrate, and the like.
  • those on which an element is provided may be used.
  • Elements provided on the substrate include a capacitance element, a resistance element, a switch element, a light emitting element, a storage element, and the like.
  • Examples of the insulator include oxides having insulating properties, nitrides, nitride oxides, nitride oxides, metal oxides, metal oxide nitrides, metal nitride oxides and the like.
  • nitride oxide refers to a material having a higher oxygen content than nitrogen.
  • silicon oxide nitride refers to a silicon material having a higher oxygen content than nitrogen.
  • oxide oxide refers to a material having a higher nitrogen content than oxygen
  • aluminum nitride refers to an aluminum material having a higher nitrogen content than oxygen. ..
  • Examples of the insulator having a high specific dielectric constant include gallium oxide, hafnium oxide, zirconium oxide, oxides having aluminum and hafnium, nitride oxides having aluminum and hafnium, oxides having silicon and hafnium, silicon and hafnium. There are nitrides having oxides, or nitrides having silicon and hafnium.
  • Examples of insulators having a low specific dielectric constant include silicon oxide, silicon oxide, silicon nitride, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, and empty. There are silicon oxide with pores, resin, and the like.
  • the OS transistor can stabilize the electrical characteristics of the transistor by surrounding it with an insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen.
  • the insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, tantalum, and zirconium. Insulations containing, lanthanum, neodymium, hafnium, or tantalum may be used in a single layer or in layers.
  • an insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen
  • Metal oxides such as tantalum oxide, and metal nitrides such as aluminum nitride, silicon nitride, and silicon nitride can be used.
  • the insulator that functions as a gate insulator is preferably an insulator having a region containing oxygen that is desorbed by heating.
  • the oxygen deficiency of the semiconductor 125 and / or the semiconductor 127 is compensated. Can be done.
  • Conductors include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, berylium, indium, ruthenium, iridium, strontium, and lanthanum. It is preferable to use a metal element selected from the above, an alloy containing the above-mentioned metal element as a component, an alloy in which the above-mentioned metal element is combined, or the like.
  • tantalum nitride, titanium nitride, tungsten, a nitride containing titanium and aluminum, a nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, an oxide containing strontium and ruthenium, an oxide containing lanthanum and nickel, and the like are used. Is preferable.
  • tantalum nitride, titanium nitride, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, and oxides containing lanthanum and nickel are difficult to oxidize. It is preferable because it is a conductive material or a material that maintains conductivity even if it absorbs oxygen.
  • a semiconductor having an increased electrical conductivity to which a p-type impurity or an n-type impurity is added can be used.
  • silicide containing titanium, cobalt, nickel or the like may be used.
  • a plurality of conductive layers formed of the above materials may be laminated and used.
  • a laminated structure may be formed in which the above-mentioned material containing a metal element and a conductive material containing oxygen are combined.
  • a laminated structure may be formed in which the above-mentioned material containing a metal element and a conductive material containing nitrogen are combined.
  • a laminated structure may be formed in which the above-mentioned material containing a metal element, a conductive material containing oxygen, and a conductive material containing nitrogen are combined.
  • the conductor functioning as the gate electrode includes the above-mentioned material containing a metal element, a conductive material containing oxygen, and the like. It is preferable to use a laminated structure in which the above is combined. In this case, a conductive material containing oxygen may be provided on the channel forming region side. By providing the conductive material containing oxygen on the channel forming region side, oxygen separated from the conductive material can be easily supplied to the channel forming region.
  • a conductor that functions as a gate electrode it is preferable to use a conductive material containing a metal element contained in an oxide semiconductor in which a channel is formed and oxygen.
  • the above-mentioned conductive material containing a metal element and nitrogen may be used.
  • a conductive material containing nitrogen such as titanium nitride and tantalum nitride may be used.
  • indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, and silicon were added.
  • Indium tin oxide may be used.
  • indium gallium zinc oxide containing nitrogen may be used.
  • the oxide semiconductor preferably contains at least one of indium and zinc. In particular, it preferably contains indium and zinc. In addition to them, it is preferable that aluminum, gallium, yttrium, tin and the like are contained. Further, one or more kinds selected from boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, cobalt and the like may be contained.
  • the oxide semiconductor is an In—M—Zn oxide having indium, the element M, and zinc.
  • the element M may be one or more selected from aluminum, gallium, yttrium, and tin.
  • Other elements applicable to the element M include boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, cobalt and the like.
  • the element M a plurality of the above-mentioned elements may be combined in some cases.
  • a metal oxide having nitrogen may also be generically referred to as a metal oxide. Further, the metal oxide having nitrogen may be referred to as a metal oxynitride.
  • FIG. 11A is a diagram illustrating the classification of the crystal structure of oxide semiconductors, typically IGZO.
  • oxide semiconductors are roughly classified into “Amorphous”, “Crystalline”, and “Crystal”.
  • Amorphous includes “completable amorphous”.
  • Crystalline includes CAAC (c-axis-aligned crystalline), nc (nanocrystalline), and CAC (cloud-aligned composite).
  • single crystal, poly crystal, and single crystal amorphous are excluded from the classification of "Crystalline”.
  • “Crystal” includes single crystal and poly crystal.
  • the structure in the thick frame shown in FIG. 11A is an intermediate state between "Amorphous” and “Crystal", and belongs to a new boundary region (New crystal line phase). .. That is, the structure can be rephrased as a structure completely different from “Crystal” or "Amorphous” which is energetically unstable.
  • the crystal structure of the film or substrate can be evaluated using an X-ray diffraction (XRD: X-Ray Diffraction) spectrum.
  • XRD X-ray diffraction
  • the GIXD method is also referred to as a thin film method or a Seemann-Bohlin method.
  • the XRD spectrum obtained by the GIXD measurement shown in FIG. 11B is simply referred to as an XRD spectrum.
  • the thickness of the CAAC-IGZO film shown in FIG. 11B is 500 nm.
  • a peak showing clear crystallinity is detected in the XRD spectrum of the CAAC-IGZO film.
  • the crystal structure of the film or the substrate can be evaluated by a diffraction pattern (also referred to as a microelectron diffraction pattern) observed by a micro electron diffraction method (NBED: Nano Beam Electron Diffraction).
  • the diffraction pattern of the CAAC-IGZO film is shown in FIG. 11C.
  • FIG. 11C is a diffraction pattern observed by the NBED in which the electron beam is incident parallel to the substrate.
  • electron diffraction is performed with the probe diameter set to 1 nm.
  • oxide semiconductors When focusing on the crystal structure, oxide semiconductors may be classified differently from FIG. 11A.
  • oxide semiconductors are divided into single crystal oxide semiconductors and other non-single crystal oxide semiconductors.
  • the non-single crystal oxide semiconductor include the above-mentioned CAAC-OS and nc-OS.
  • the non-single crystal oxide semiconductor includes a polycrystal oxide semiconductor, a pseudo-amorphous oxide semiconductor (a-like OS: atomous-like oxide semiconductor), an amorphous oxide semiconductor, and the like.
  • CAAC-OS is an oxide semiconductor having a plurality of crystal regions, the plurality of crystal regions having the c-axis oriented in a specific direction.
  • the specific direction is the thickness direction of the CAAC-OS film, the normal direction of the surface to be formed of the CAAC-OS film, or the normal direction of the surface of the CAAC-OS film.
  • the crystal region is a region having periodicity in the atomic arrangement. When the atomic arrangement is regarded as a lattice arrangement, the crystal region is also a region in which the lattice arrangement is aligned. Further, the CAAC-OS has a region in which a plurality of crystal regions are connected in the ab plane direction, and the region may have distortion.
  • the strain refers to a region in which a plurality of crystal regions are connected in which the orientation of the lattice arrangement changes between a region in which the lattice arrangement is aligned and a region in which another grid arrangement is aligned. That is, CAAC-OS is an oxide semiconductor that is c-axis oriented and not clearly oriented in the ab plane direction.
  • Each of the plurality of crystal regions is composed of one or a plurality of minute crystals (crystals having a maximum diameter of less than 10 nm).
  • the maximum diameter of the crystal region is less than 10 nm.
  • the size of the crystal region may be about several tens of nm.
  • CAAC-OS has an indium (In) and oxygen layer (hereinafter, In layer) and an element M, zinc (Zn), and an oxygen layer (hereinafter, hereinafter, In layer). It tends to have a layered crystal structure (also referred to as a layered structure) in which (M, Zn) layers) are laminated. Indium and element M can be replaced with each other. Therefore, the (M, Zn) layer may contain indium. In addition, the In layer may contain the element M. The In layer may contain Zn.
  • the layered structure is observed as a lattice image in, for example, a high-resolution TEM image.
  • the position of the peak indicating the c-axis orientation may vary depending on the type and composition of the metal elements constituting CAAC-OS.
  • a plurality of bright spots are observed in the electron diffraction pattern of the CAAC-OS film. Note that a certain spot and another spot are observed at point-symmetrical positions with the spot of the incident electron beam transmitted through the sample (also referred to as a direct spot) as the center of symmetry.
  • the lattice arrangement in the crystal region is based on a hexagonal lattice, but the unit lattice is not limited to a regular hexagon and may be a non-regular hexagon. Further, in the above strain, it may have a lattice arrangement such as a pentagon or a heptagon.
  • a clear grain boundary cannot be confirmed even in the vicinity of strain. That is, it can be seen that the formation of grain boundaries is suppressed by the distortion of the lattice arrangement. This is because CAAC-OS can tolerate distortion due to the fact that the arrangement of oxygen atoms is not dense in the ab plane direction and that the bond distance between the atoms changes due to the replacement of metal atoms. It is thought that this is the reason.
  • CAAC-OS for which no clear crystal grain boundary is confirmed, is one of the crystalline oxides having a crystal structure suitable for the semiconductor layer of the transistor.
  • a configuration having Zn is preferable.
  • In-Zn oxide and In-Ga-Zn oxide are more suitable than In oxide because they can suppress the generation of grain boundaries.
  • CAAC-OS is an oxide semiconductor having high crystallinity and no clear grain boundary is confirmed. Therefore, it can be said that CAAC-OS is unlikely to cause a decrease in electron mobility due to grain boundaries. Further, since the crystallinity of the oxide semiconductor may be deteriorated due to the mixing of impurities or the generation of defects, CAAC-OS can be said to be an oxide semiconductor having few impurities and defects (oxygen deficiency, etc.). Therefore, the oxide semiconductor having CAAC-OS has stable physical properties. Therefore, the oxide semiconductor having CAAC-OS is resistant to heat and has high reliability. CAAC-OS is also stable against high temperatures (so-called thermal budgets) in the manufacturing process. Therefore, if CAAC-OS is used for the OS transistor, the degree of freedom in the manufacturing process can be expanded.
  • nc-OS has periodicity in the atomic arrangement in a minute region (for example, a region of 1 nm or more and 10 nm or less, particularly a region of 1 nm or more and 3 nm or less).
  • nc-OS has tiny crystals. Since the size of the minute crystal is, for example, 1 nm or more and 10 nm or less, particularly 1 nm or more and 3 nm or less, the minute crystal is also referred to as a nanocrystal.
  • nc-OS has no regularity in crystal orientation between different nanocrystals. Therefore, no orientation is observed in the entire film.
  • nc-OS may be indistinguishable from a-like OS or amorphous oxide semiconductor depending on the analysis method.
  • a peak indicating crystallinity is not detected in the Out-of-plane XRD measurement using a ⁇ / 2 ⁇ scan.
  • electron beam diffraction also referred to as selected area electron diffraction
  • a diffraction pattern such as a halo pattern is performed. Is observed.
  • electron diffraction also referred to as nanobeam electron diffraction
  • an electron beam having a probe diameter for example, 1 nm or more and 30 nm or less
  • An electron diffraction pattern in which a plurality of spots are observed in a ring-shaped region centered on a direct spot may be acquired.
  • the a-like OS is an oxide semiconductor having a structure between nc-OS and an amorphous oxide semiconductor.
  • the a-like OS has a void or low density region. That is, a-like OS has lower crystallinity than nc-OS and CAAC-OS. In addition, a-like OS has a higher hydrogen concentration in the membrane than nc-OS and CAAC-OS.
  • CAC-OS relates to the material composition.
  • CAC-OS is, for example, a composition of a material in which the elements constituting the metal oxide are unevenly distributed in a size of 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 3 nm or less, or in the vicinity thereof.
  • the metal oxide one or more metal elements are unevenly distributed, and the region having the metal element has a size of 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 3 nm or less, or a size close thereto.
  • the mixed state is also called a mosaic shape or a patch shape.
  • the CAC-OS has a structure in which the material is separated into a first region and a second region to form a mosaic, and the first region is distributed in the film (hereinafter, also referred to as a cloud shape). It is said.). That is, the CAC-OS is a composite metal oxide having a structure in which the first region and the second region are mixed.
  • the atomic number ratios of In, Ga, and Zn with respect to the metal elements constituting CAC-OS in the In-Ga-Zn oxide are expressed as [In], [Ga], and [Zn], respectively.
  • the first region is a region where [In] is larger than [In] in the composition of the CAC-OS film.
  • the second region is a region in which [Ga] is larger than [Ga] in the composition of the CAC-OS film.
  • the first region is a region where [In] is larger than [In] in the second region and [Ga] is smaller than [Ga] in the second region.
  • the second region is a region in which [Ga] is larger than [Ga] in the first region and [In] is smaller than [In] in the first region.
  • the first region is a region containing indium oxide, indium zinc oxide, or the like as a main component.
  • the second region is a region containing gallium oxide, gallium zinc oxide, or the like as a main component. That is, the first region can be rephrased as a region containing In as a main component. Further, the second region can be rephrased as a region containing Ga as a main component.
  • a region containing In as a main component (No. 1) by EDX mapping acquired by using energy dispersive X-ray spectroscopy (EDX: Energy Dispersive X-ray spectroscopy). It can be confirmed that the region (1 region) and the region containing Ga as a main component (second region) have a structure in which they are unevenly distributed and mixed.
  • EDX Energy Dispersive X-ray spectroscopy
  • the conductivity caused by the first region and the insulating property caused by the second region act in a complementary manner to switch the switching function (On / Off function).
  • the CAC-OS has a conductive function in a part of the material and an insulating function in a part of the material, and has a function as a semiconductor in the whole material. By separating the conductive function and the insulating function, both functions can be maximized. Therefore, by using CAC-OS for the transistor, high on-current ( Ion ), high field effect mobility ( ⁇ ), and good switching operation can be realized.
  • Oxide semiconductors have various structures, and each has different characteristics.
  • the oxide semiconductor of one aspect of the present invention has two or more of amorphous oxide semiconductor, polycrystalline oxide semiconductor, a-like OS, CAC-OS, nc-OS, and CAAC-OS. You may.
  • the carrier concentration in the channel formation region of the oxide semiconductor is preferably 1 ⁇ 10 18 cm -3 or less, more preferably less than 1 ⁇ 10 17 cm -3 , and 1 ⁇ 10 16 cm -3. It is more preferably less than 1 ⁇ 10 13 cm -3 , even more preferably less than 1 ⁇ 10 12 cm -3.
  • the impurity concentration in the oxide semiconductor film may be lowered to lower the defect level density.
  • a low impurity concentration and a low defect level density is referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • An oxide semiconductor having a low carrier concentration may be referred to as a high-purity intrinsic or substantially high-purity intrinsic oxide semiconductor.
  • high-purity intrinsic or substantially high-purity intrinsic may be referred to as i-type or substantially i-type.
  • the trap level density may also be low.
  • the charge captured at the trap level of the oxide semiconductor takes a long time to disappear, and may behave as if it were a fixed charge. Therefore, a transistor in which a channel forming region is formed in an oxide semiconductor having a high trap level density may have unstable electrical characteristics.
  • Impurities include hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, silicon and the like.
  • the concentration of silicon and carbon in the channel formation region of the oxide semiconductor and the concentration of silicon and carbon in the vicinity of the interface with the channel formation region of the oxide semiconductor is 2 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 17 atoms / cm 3 or less.
  • the oxide semiconductor contains an alkali metal or an alkaline earth metal
  • defect levels may be formed and carriers may be generated. Therefore, a transistor using an oxide semiconductor containing an alkali metal or an alkaline earth metal tends to have a normally-on characteristic. Therefore, the concentration of the alkali metal or alkaline earth metal in the channel formation region of the oxide semiconductor obtained by SIMS is set to 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less. ..
  • the nitrogen concentration in the channel formation region of the oxide semiconductor obtained by SIMS is less than 5 ⁇ 10 19 atoms / cm 3 , preferably 5 ⁇ 10 18 atoms / cm 3 or less, more preferably 1 ⁇ 10 18 atoms. / Cm 3 or less, more preferably 5 ⁇ 10 17 atoms / cm 3 or less.
  • hydrogen contained in an oxide semiconductor reacts with oxygen bonded to a metal atom to become water, which may form an oxygen deficiency.
  • oxygen deficiency When hydrogen enters the oxygen deficiency, electrons that are carriers may be generated.
  • a part of hydrogen may be combined with oxygen that is bonded to a metal atom to generate an electron as a carrier. Therefore, a transistor using an oxide semiconductor containing hydrogen tends to have a normally-on characteristic. Therefore, it is preferable that hydrogen in the channel forming region of the oxide semiconductor is reduced as much as possible.
  • the hydrogen concentration obtained by SIMS is less than 1 ⁇ 10 20 atoms / cm 3 , preferably less than 5 ⁇ 10 19 atoms / cm 3 , more preferably 1 ⁇ 10. It should be less than 19 atoms / cm 3 , more preferably less than 5 ⁇ 10 18 atoms / cm 3 , and even more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • the semiconductor material that can be used for the semiconductor 125 and the semiconductor 127 is not limited to the above-mentioned oxide semiconductor.
  • a semiconductor material having a bandgap (a semiconductor material that is not a zero-gap semiconductor) may be used.
  • a semiconductor of a single element such as silicon, a compound semiconductor such as gallium arsenide, a layered substance (also referred to as an atomic layer substance, a two-dimensional material, or the like) that functions as a semiconductor may be used as a semiconductor material.
  • the layered substance is a general term for a group of materials having a layered crystal structure.
  • a layered crystal structure is a structure in which layers formed by covalent or ionic bonds are laminated via bonds that are weaker than covalent or ionic bonds, such as van der Waals forces.
  • the layered material has high electrical conductivity in the unit layer, that is, high two-dimensional electrical conductivity.
  • Layered substances include graphene, silicene, chalcogenides and the like.
  • Chalcogenides are compounds containing chalcogens. Chalcogen is a general term for elements belonging to Group 16, and includes oxygen, sulfur, selenium, tellurium, polonium, and livermorium. Examples of chalcogenides include transition metal chalcogenides and group 13 chalcogenides.
  • transition metal chalcogenide that functions as a semiconductor.
  • Specific examples of transition metal chalcogenides applicable as semiconductors 125 and 127 include molybdenum sulfide (typically MoS 2 ), tungsten diselinated molybdenum (typically MoSe 2 ), and molybdenum tellurium (typically MoTe).
  • Tungsten sulfide typically WS 2
  • Tungsten diselinated typically WSe 2
  • Tungsten tellel typically WTe 2
  • Hafnium sulfide typically HfS 2
  • Tungsten diselinated examples thereof include hafnium (typically HfSe 2 ), zirconium sulfide (typically ZrS 2 ), and zirconium selenium (typically ZrSe 2 ).
  • FIGS. 12 to 34 A in the figure is a top view seen from the Z direction, and B in the figure is a cross-sectional view of a portion indicated by a one-dot chain line of A1-A2 in A. .. Further, in each of FIGS. 12 to 34, C in the figure is a cross-sectional view of a portion indicated by a one-dot chain line of A3-A4 in A. Further, FIG. 25D is an enlarged cross-sectional view of the portion surrounded by the alternate long and short dash line in FIG. 25B.
  • one memory string 120 having two memory elements MC (also referred to as “two stages”) is exemplified, but the present embodiment is not limited to this.
  • the memory string 120 may have three or more stages of storage elements MC.
  • the memory string 120 may have 32 or more stages, preferably 64 or more stages, more preferably 128 or more stages, and further preferably 256 or more stages of storage element MC.
  • a layer 122 is formed on a substrate 121 having an insulating surface, and an insulator 132 is formed around the layer 122 (see FIGS. 12A to 12C).
  • a conductive film is formed, and the conductive film is processed by a lithography method to form a layer 122.
  • an insulating film is formed on the substrate 121 so as to cover the layer 122.
  • the insulator 132 can be formed by the above method, but the method for forming the layer 122 and the insulator 132 is not limited to this.
  • An insulator 132 may be formed on the substrate 121, and an unnecessary portion of the insulator 132 may be removed to form a groove and an opening so that the layer 122 is embedded in the groove and the opening.
  • Such a conductor forming method may be called a damascene method (single damascene method, dual damascene method).
  • the layer 122 and the insulator 132 can be formed by using a sputtering method, a CVD method, a molecular beam epitaxy (MBE) method, a pulsed laser deposition (PLD) method, an ALD method, or the like. ..
  • the CVD method can be classified into a plasma CVD (PECVD: Plasma Enhanced CVD) method using plasma, a thermal CVD (TCVD: Thermal CVD) method using heat, an optical CVD (PhotoCVD) method using light, and the like. .. Further, it can be divided into a metal CVD (MCVD: Metall CVD) method and an organic metal CVD (MOCVD: Metalorganic CVD) method depending on the raw material gas used.
  • PECVD Plasma Enhanced CVD
  • TCVD Thermal CVD
  • PhotoCVD PhotoCVD
  • MCVD Metal CVD
  • MOCVD Metalorganic CVD
  • the plasma CVD method can obtain a high quality film at a relatively low temperature. Further, since the thermal CVD method does not use plasma, it is a film forming method capable of reducing plasma damage to the object to be processed. For example, wiring, electrodes, elements (transistors, capacitive elements, etc.) included in a semiconductor device may be charged up by receiving electric charges from plasma. At this time, the accumulated electric charge may destroy the wiring, electrodes, elements, and the like included in the semiconductor device. On the other hand, in the case of the thermal CVD method that does not use plasma, such plasma damage does not occur, so that the yield of the semiconductor device can be increased. Further, in the thermal CVD method, plasma damage during film formation does not occur, so that a film having few defects can be obtained.
  • the ALD method is also a film forming method capable of reducing plasma damage to the object to be processed. Further, the ALD method also does not cause plasma damage during film formation, so that a film having few defects can be obtained.
  • the CVD method and the ALD method are different from the film forming method in which particles emitted from a target or the like are deposited, and are film forming methods in which a film is formed by a reaction on the surface of an object to be treated. Therefore, it is a film forming method that is not easily affected by the shape of the object to be treated and has good step coverage.
  • the ALD method has excellent step covering property and excellent thickness uniformity, and is therefore suitable for covering the surface of an opening having a high aspect ratio.
  • the ALD method since the ALD method has a relatively slow film forming speed, it may be preferable to use it in combination with another film forming method such as a CVD method having a high film forming speed.
  • the composition of the obtained film can be controlled by the flow rate ratio of the raw material gas.
  • a film having an arbitrary composition can be formed depending on the flow rate ratio of the raw material gas.
  • a film having a continuously changed composition can be formed by changing the flow rate ratio of the raw material gas while forming the film.
  • a resist mask may be formed by exposing the resist using KrF excimer laser light, ArF excimer laser light, EUV (Extreme Ultraviolet) light, or the like.
  • an immersion technique may be used in which a liquid (for example, water) is filled between the substrate and the projection lens for exposure.
  • an electron beam or an ion beam may be used.
  • a photomask is not required.
  • a dry etching process such as ashing, a wet etching process, a wet etching process after the dry etching process, or a dry etching process after the wet etching process can be performed.
  • a hard mask made of an insulator or a conductor may be used instead of the resist mask.
  • a hard mask an insulating film or a conductive film to be a hard mask material is formed on the conductive film, a resist mask is formed on the insulating film or a conductive film, and the hard mask material is etched to form a hard mask having a desired shape. be able to.
  • a dry etching method or a wet etching method can be used for the processing. Processing by the dry etching method is suitable for microfabrication.
  • a capacitively coupled plasma (CCP: Capacitively Coupled Plasma) etching apparatus having parallel plate type electrodes can be used.
  • the capacitive coupling type plasma etching apparatus having a parallel plate type electrode may be configured to apply a high frequency power source to one of the parallel plate type electrodes.
  • a plurality of different high frequency power supplies may be applied to one of the parallel plate type electrodes.
  • a high frequency power supply having the same frequency may be applied to each of the parallel plate type electrodes.
  • a high frequency power supply having a different frequency may be applied to each of the parallel plate type electrodes.
  • a dry etching apparatus having a high-density plasma source can be used.
  • an inductively coupled plasma (ICP: Inductively Coupled Plasma) etching apparatus or the like can be used.
  • the etching treatment may be performed after removing the resist mask used for forming the hard mask, or may be performed with the resist mask left. In the latter case, the resist mask may disappear during etching.
  • the hard mask may be removed by etching after etching the conductive film.
  • the material of the hard mask does not affect the post-process or can be used in the post-process, it is not always necessary to remove the hard mask.
  • a conductive film containing a metal element formed by a sputtering method can be used. Further, the conductive film can also be formed by using a CVD method.
  • the layer 122 may be a semiconductor.
  • a gettering treatment related to a crystallinity improving treatment also referred to as “catalytic crystallization”
  • the layer 122 can also be referred to as a "gettering layer”.
  • the layer 122 contains an impurity element.
  • the impurity element for example, a group 15 element such as phosphorus (P), arsenic (As), nitrogen (N), antimony (Sb), and bismuth (Bi) may be used.
  • a Group 13 element typically, boron (B), aluminum (Al), gallium (Ga), indium (In), etc.
  • the concentration of impurities contained in the layer 122 may be 1 ⁇ 10 19 atoms / cm 3 or more and 1 ⁇ 10 21 atoms / cm 3 or less.
  • the addition of the impurity element to the layer 122 for the gettering treatment is not essential.
  • a group 18 element typically, helium (He), neon (Ne), argon (Ar), krypton (Kr), xenon (Xe), etc.
  • a group 15 element, a group 13 element, and a group 18 element may be used in combination.
  • amorphous silicon containing phosphorus is used as the layer 122.
  • phosphorus may be introduced into the amorphous silicon film by a plasma doping method, an ion implantation method, or the like.
  • a gas containing an impurity element may be mixed with the material gas.
  • the surface of the insulator 132 is preferably flattened, if necessary.
  • a chemical mechanical polishing (CMP) method or a reflow method can be used for the flattening treatment.
  • the insulating film 123A, the conductive film 134A, and the conductive film 136A are alternately laminated on the layer 122 and the insulator 132.
  • the insulating film 123A is formed on the insulating film 132
  • the conductive film 134A is formed on the insulating film 123A
  • the insulating film 123A is formed on the conductive film 134A
  • the conductive film 136A is formed on the insulating film 123A.
  • a CVD method can be used to form the conductive film 134A, the conductive film 136A, and the insulating film 123A.
  • the above-mentioned conductors can be used.
  • the conductive film 136A is preferably made of a different material from the layer 122 and the conductive film 134A because it is necessary to selectively etch the layer 122 and the conductive film 134A in a subsequent step.
  • the layer 122 and the conductive film 134A may be made of the same material or different materials.
  • the layer 122, the conductive film 134A, and the conductive film 136A may be conductors having different crystallinity.
  • the above-mentioned insulator can be used as the insulator 132 and the insulating film 123A.
  • an oxide having an insulating property a nitride, an oxide nitride, a nitride oxide, a metal oxide, a metal oxide nitride, a metal nitride oxide, or the like can be used.
  • m can be 33 or more, preferably 65 or more, more preferably 129 or more, and even more preferably 257 or more.
  • a mask is formed on the insulating film 123A (not shown), and the insulating film 123A, the conductive film 134A, and the conductive film 136A are processed by a lithography method to expose the first layer 122.
  • the opening 141 is formed (see FIGS. 13A to 13C).
  • isotropic etching is performed on the conductive film 136A so that the side surface of the conductive film 136A in the first opening 141 is retracted from the side surface of the insulating film 123A and the conductive film 134A (see FIGS. 14A to 14C). .).
  • the diameter of the first opening 141 overlapping the conductive film 136A in the direction perpendicular to the Z direction overlaps with the diameter of the first opening 141 overlapping the insulating film 123A and the conductive film 134A in the direction perpendicular to the Z direction. It is larger than the diameter of the first opening 141. Therefore, unevenness is formed on the side surface of the first opening 141.
  • isotropic etching by dry etching using gas, radical, plasma or the like or isotropic etching by wet etching using liquid can be used.
  • the liquid used for wet etching is sometimes called an etchant.
  • gas, radicals, plasma or the like containing at least one of chlorine, bromine and fluorine can be used.
  • the isotropic etching is preferably performed without removing the mask used to form the first opening 141.
  • the insulating film 124A is formed on the insulating film 123A and inside the first opening 141 (see FIGS. 15A to 15C).
  • the insulating film 124A may have a laminated structure.
  • the insulating film 124A can be formed by using a CVD method or an ALD method. In particular, it is preferable to use the ALD method because a film having a uniform thickness can be formed even in a groove or an opening having a large aspect ratio.
  • the insulating film 124A may be formed by combining the ALD method and the CVD method.
  • each insulating film may be formed by the same film forming apparatus or may be formed by different film forming apparatus.
  • the insulating film 124A formed by the above method has good covering properties, and the insulating film 124A can be formed even on the uneven shape of the side surface of the first opening 141. That is, the insulating film 124A can be formed so as to be in contact with not only the side surfaces of the insulating film 123A, the conductive film 134A, and the conductive film 136A but also a part of the upper surface and a part of the lower surface of the insulating film 123A.
  • the insulating film 124A formed at the bottom of the first opening 141 is removed to obtain an insulator 124.
  • Anisotropic etching is preferably used to remove the insulating film 124A.
  • the insulator 124 is provided only on the side wall of the first opening 141 (see FIGS. 16A to 16C).
  • the semiconductor film 125A and the insulating film 126A are formed inside the first opening (see FIGS. 17A to 17C).
  • the semiconductor film 125A and the insulating film 126A can be formed by using a CVD method or an ALD method.
  • a CVD method or an ALD method it is preferable to use the ALD method because a film having a uniform thickness can be formed even in a groove or an opening having a large aspect ratio.
  • the semiconductor film 125A and the insulating film 126A may be formed by combining the ALD method and the CVD method. Further, different film forming methods or different film forming devices may be used for each film to be formed.
  • amorphous silicon is formed as the semiconductor film 125A, and silicon oxide nitride is formed as the insulating film 126A.
  • a part of the insulating film 126A is removed, leaving the region where the insulating film 126A overlaps with the first opening 141 and the vicinity thereof (see FIGS. 18A to 18C).
  • a part of the insulating film 126A is removed so that a region overlapping the first opening 141 and a region overlapping the region that later functions as the transistor Str2 remain when viewed from the Z direction.
  • the semiconductor film 125A is exposed. This region is also referred to as a “catalytic element addition region”.
  • a catalyst layer 185 containing a catalyst element is formed on the semiconductor film 125A and the insulating film 126A (see FIGS. 19A to 19C).
  • the catalyst layer 185 may be formed by a sputtering method, a CVD method, an ALD method or the like, or may be formed by a coating method in which a solution containing a catalyst element is applied by a spin coating method or the like.
  • the catalyst layer 185 may be, for example, silicide containing a catalyst element.
  • the catalyst element examples include nickel (Ni), iron (Fe), cobalt (Co), ruthenium (Ru), rhodium (Rh), palladium (Pd), osmium (Os), iridium (Ir), platinum (Pt), and the like.
  • An element selected from metal elements such as copper (Cu), gold (Au), and germanium (Ge) may be used.
  • nickel is used as the catalyst element.
  • a nickel salt such as nickel bromide, nickel acetate, nickel oxalate, nickel carbonate, nickel chloride, nickel iodide, nickel nitrate, or nickel sulfate is used as a solute, and water is used.
  • a solution using alcohol, acid, or ammonia as a solvent can be used.
  • a solution containing an element of nickel as a solute and a solvent selected from benzene, toluene, xylene, carbon tetrachloride, chloroform, and ether can be used.
  • a material such as an emulsion in which nickel is dispersed in a medium may be used even if nickel is not completely dissolved.
  • heat treatment is performed under the conditions of 450 or more and 650 ° C. or less and 4 hours or more and 24 hours or less.
  • a hydrogen discharge treatment at 450 ° C. for about 1 hour may be performed.
  • the hydrogen concentration in the semiconductor film 125A is reduced.
  • silicide is easily formed.
  • Silicon in contact with the catalyst element combines with the catalyst element to form silicide.
  • the catalyst element tends to bind to a part having many defects such as an amorphous state. Therefore, the catalytic element contained in silicide reacts with silicon in an amorphous state to form a new silicide. In this way, crystallization proceeds while the silicide moves. This is because the interatomic distance between the catalytic element and silicon is very close to the interatomic distance of single crystal silicon, and the distance between Ni and Si is the closest to the interatomic distance between single crystal Si and Si, which is about 0.6% shorter. .. By performing crystallization using a catalyst element, the crystal grain size is increased and defects in the semiconductor are reduced.
  • FIG. 20 and 21 show how the silicide 188 moves from the catalyst element addition region to the semiconductor film 125A.
  • FIG. 20 shows the initial state of the heat treatment.
  • silicide is formed on the semiconductor film 125A in contact with the catalyst element addition region. Since the insulating film 126A functions as a mask, no catalyst element is added to the semiconductor film 125A in the region overlapping the insulating film 126A. As the heat treatment progresses, the silicide 188 moves away from the catalytic element addition region.
  • the semiconductor film 125Ac the portion where the catalyst crystallization is performed (the portion whose crystallinity is enhanced by the catalyst element) is referred to as the semiconductor film 125Ac.
  • the semiconductor film 125A of an amorphous semiconductor is transformed into a crystalline semiconductor by passing the silicide 188.
  • FIG. 21 shows the state of the heat treatment in the middle stage.
  • the silicide 188 moves towards the layer 122.
  • the crystallinity of the layer 122 is also promoted.
  • the catalytic element contained in the silicide 188 is contained in the layer 122 (gettering treatment).
  • an impurity element such as a group 15 element or a group 13 element
  • the re-diffusion of the catalytic element transferred to the layer 122 can be reduced.
  • the concentration of the catalytic element remaining on the semiconductor film 125Ac is preferably 5 ⁇ 10 17 atoms / cm 3 or less.
  • the layer 122 contains an impurity element such as a group 15 element
  • the catalyst element remaining on the semiconductor film 125Ac is removed by performing the heat treatment at a higher temperature after the heat treatment of the semiconductor film 125A using the catalyst element is completed. It can be moved (sucked) to layer 122. By including the impurity element in the layer 122, the effect of the gettering treatment can be enhanced.
  • the catalyst layer 185 is removed (see FIGS. 22A to 22C), and the semiconductor film 127A and the conductive film 128A are formed inside the first opening 141 (see FIGS. 23A to 23C).
  • the semiconductor film 127A and the conductive film 128A can be formed by using a CVD method or an ALD method.
  • a CVD method or an ALD method it is preferable to use the ALD method because a film having a uniform thickness can be formed even in a groove or an opening having a large aspect ratio.
  • the ALD method and the CVD method may be combined to form the semiconductor film 127A and the conductive film 128A.
  • different film forming methods or different film forming devices may be used for each film to be formed.
  • the conductive film 128A has at least the recesses on the side surface of the first opening 141 (in the direction perpendicular to the Z direction, the first opening 141) via the insulator 124, the semiconductor film 125Ac, the insulating film 126A, and the semiconductor film 127A. It suffices if it is formed so as to fill the intersection of the conductive film 136A), and it is not always necessary to fill the entire inside of the first opening.
  • the conductive film 128A can be formed by using a CVD method or an ALD method. In particular, it is preferable to use the ALD method because a film having a uniform thickness can be formed even in a groove or an opening having a large aspect ratio. Alternatively, the conductive film 128A may be formed by combining the ALD method and the CVD method.
  • the semiconductor film 127A is preferably an oxide semiconductor.
  • oxide semiconductors such as CAAC-OS, nc-OS, and a-like OS can be used.
  • the conductive film 128A is processed to form the conductor 128 (see FIGS. 24A to 24C). Isotropic etching or anisotropic etching can be used for processing the conductive film 128A.
  • Isotropic etching or anisotropic etching can be used for processing the conductive film 128A.
  • the conductive film 128A is processed. It is preferable to use isotropic etching.
  • anisotropic etching when the conductive film 128A is formed so as to completely fill the first opening 141, it is preferable to use anisotropic etching.
  • the conductor 128 can be formed in the recess on the side surface of the first opening 141.
  • the insulating film 129A is formed inside the semiconductor film 127A and the conductor 128. Subsequently, using the conductor 128 as a mask, a part of the semiconductor film 127A is increased in resistance to form a high resistance region (type I region) (see FIGS. 25A to 25D).
  • a method for forming the high resistance region there is a method of irradiating the semiconductor film 127A with microwave 144 via the insulating film 129A to remove hydrogen contained in the semiconductor film 127A. Irradiation of the microwave 144 in an atmosphere containing oxygen is preferable because oxygen is supplied to the semiconductor film 127A.
  • a part of the semiconductor film 127A is irradiated with microwave 144 via the insulating film 129A, and the region 146 which is a part of the semiconductor film 127A has high resistance. (See Fig. 25D).
  • heat treatment may be performed.
  • the heat treatment is preferably carried out in an atmosphere containing nitrogen at 200 ° C. or higher and 500 ° C. or lower, preferably 300 ° C. or higher and 400 ° C. or lower.
  • the atmosphere for performing the heat treatment is not limited to the above, and may be an atmosphere containing at least one of nitrogen, oxygen, and argon. Further, the heat treatment may be performed in a reduced pressure atmosphere or an atmospheric pressure atmosphere.
  • the semiconductor film 127A in contact with the conductor 128 has a low resistance, and a low resistance region (N-type region) can be formed in the region 148.
  • a metal containing a metal element contained in the conductor 128 and a component of the semiconductor film 127A is provided at the interface between the conductor 128 and the semiconductor film 127A.
  • a compound layer may be formed. The formation of the metal compound layer is preferable because the resistance of the semiconductor film 127A is reduced in the region in contact with the conductor 128. Further, the conductor 128 may absorb oxygen contained in the semiconductor film 127A.
  • the resistance of the semiconductor film 127A is further lowered.
  • the heat treatment may be performed before the microwave treatment. Since the region 148 whose resistance has been reduced by the heat treatment is covered with the conductor 128, it is not affected by the microwave 144 and can maintain a low resistance value even after the microwave treatment.
  • the carrier concentration of the region 146 after the microwave treatment and the heat treatment is less than 1 ⁇ 10 18 / cm 3 , preferably 1 ⁇ 10 17 / cm 3 or less, more preferably 1 ⁇ 10 16 / cm 3 or less. Is preferable.
  • the carrier concentration of the region 148 is preferably 1 ⁇ 10 18 / cm 3 or more, preferably 1 ⁇ 10 19 / cm 3 or more, and more preferably 1 ⁇ 10 20 / cm 3 or more.
  • the conductive film 130A is formed (see FIGS. 26A to 26C).
  • the conductive film 130A can be formed by using a CVD method or an ALD method.
  • it is preferable to use the ALD method because a film having a uniform thickness can be formed even in a groove or an opening having a large aspect ratio.
  • the heat treatment is preferably carried out in an atmosphere containing nitrogen at 200 ° C. or higher and 500 ° C. or lower, preferably 300 ° C. or higher and 400 ° C. or lower.
  • the atmosphere for performing the heat treatment is not limited to the above, and may be an atmosphere containing at least one of nitrogen, oxygen, and argon. Further, the heat treatment may be performed in a reduced pressure atmosphere or an atmospheric pressure atmosphere.
  • the conductive film 130A is removed by using a CMP method or the like until the surface of the insulating film 129A is exposed to obtain a conductor 130 (see FIGS. 27A to 27C).
  • the above-mentioned heat treatment may be performed after the conductor 130 is formed.
  • the semiconductor film 125A, the insulating film 126A, the semiconductor film 127A, and the insulating film 129A are processed to obtain the semiconductor 125, the insulator 126, the oxide film 127B, and the insulating film 129B (see FIGS. 28A to 28C).
  • a dry etching method or a wet etching method can be used for the processing.
  • the insulating film 123A, the conductive film 134A, and the conductive film 136A are processed to form the insulator 123B, the conductor 134B, and the conductor 136B, which are overlapped stepwise at the ends, as shown in FIG. 29B. 29A to 29C).
  • the stepped end can be formed by alternately etching the insulating film 123A, the conductive film 134A, and the conductive film 136A and slimming the mask. ..
  • the insulator 150 is formed (see FIG. 29).
  • the insulator 150 can be formed by using a CVD method. It is preferable that the surface of the insulator 150 is flattened by using a CMP method or a reflow method.
  • the insulator 150, the insulator 123B, the conductor 134B, and the conductor 136B are processed to form the insulator 123, the conductor 134, and the conductor 136. (See FIGS. 30A to 30C.).
  • the insulator 152 is formed so as to fill the portions removed during the formation of the insulator 123, the conductor 134, and the conductor 136 (see FIG. 30).
  • the insulator 152 can be formed by using a CVD method or an ALD method. In particular, it is preferable to use the ALD method because a film having a uniform thickness can be formed even in a groove or an opening having a large aspect ratio.
  • the insulator 152 may be formed by combining the ALD method and the CVD method.
  • the insulator 152 is preferably flattened by using a CMP method or a reflow method.
  • the oxide film 127B and the insulating film 129B are processed by a lithography method to obtain a semiconductor 127 and an insulator 129 (see FIGS. 31A to 31C).
  • a dry etching method or a wet etching method can be used for the processing.
  • a part of the insulator 126 is exposed.
  • the conductor 154 is formed so as to overlap with a part of the semiconductor 125 via the insulator 126 (see FIGS. 32A to 32C).
  • the conductor 154 is obtained by forming a conductive film on the insulator 126, the insulator 150, and the insulator 152, and processing the conductive film using a lithographic method.
  • the conductor 154 does not exist on the alternate long and short dash line of A1-A2, but in FIG. 32B, the conductor 154 is shown by a broken line.
  • the conductor 154 is also shown in FIGS. 33 and 34, which will be described later.
  • the insulator 156 is formed so as to cover the conductor 154, the insulator 126, the insulator 150, and the insulator 152 (see FIGS. 33A to 33C).
  • the insulator 156 can be formed by using a CVD method, an ALD method, a sputtering method, or the like.
  • the insulator 156, the insulator 126, the insulator 129, the semiconductor 127, and the insulator 150 are processed by a lithography method, and the conductor 134, the conductor 136, the conductor 130, the conductor 154, and the semiconductor are processed.
  • a second opening is formed to expose 125. The second opening is formed for each of the conductor 134 and the conductor 136 formed in a stepped manner (see FIG. 33).
  • Conductor 164 electrically connected to the conductor 154, conductor 165 electrically connected to the semiconductor 125, and conductor 166 electrically connected to the semiconductor 125 and the semiconductor 127 see FIGS. 34A to 34C). .).
  • the conductor 161 and the conductor 162, the conductor 163, the conductor 164, the conductor 165, and the conductor 166 can be formed by using the CVD method or the ALD method.
  • the ALD method it is preferable to use the ALD method because a film having a uniform thickness can be formed even in a groove or an opening having a large aspect ratio.
  • the ALD method and the CVD method may be combined to form the conductor.
  • the conductor 161, the conductor 162, the conductor 163, the conductor 164, the conductor 165, and the conductor 166 may have a laminated structure composed of a plurality of layers.
  • the conductor 161 and the conductor 162, the conductor 163, the conductor 164, the conductor 165, and the conductor 166 form a conductive film on the insulator 156 and inside the second opening, and are unnecessary by using CMP or the like. It can be formed by removing the conductive film.
  • the conductor 171 electrically connected to the conductor 161, the conductor 172 electrically connected to the conductor 162, the conductor 173 electrically connected to the conductor 163, and the conductor 164 are electrically connected to each other.
  • the conductor 174 and the conductor 175 that are electrically connected to the conductor 165 are formed (see FIG. 34).
  • the conductor 171 and the conductor 172, the conductor 173, the conductor 174, and the conductor 175 can be formed by forming a conductive film on the insulator 156 and processing it by a lithography method. A dry etching method or a wet etching method can be used for the processing.
  • the conductor 171 and the conductor 161 and the conductor 134 function as the conductor SG or the conductor WWL.
  • the conductor 172, the conductor 162, and the conductor 136 function as the conductor RWL.
  • the conductor 173, the conductor 163, and the conductor 130 function as the conductor BG.
  • the conductor 174, the conductor 164, and the conductor 154 function as the conductor SEL.
  • the conductor 175 and the conductor 165 function as BL.
  • a storage device can be manufactured by the above steps.
  • FIG. 35 shows an example of the circuit configuration of the memory string 120.
  • FIG. 35 shows a circuit configuration example when the number n of the storage elements MC included in the memory string 120 is 5.
  • the storage element MC has a transistor WTr and a transistor RTr.
  • OS may be added to the circuit symbol of the transistor in order to clearly indicate that the transistor is an OS transistor.
  • Si a transistor using silicon in the semiconductor layer on which the channel is formed
  • Si Si may be added to the circuit symbol of the transistor.
  • FIG. 35 shows that the transistor WTr is an OS transistor and the transistor RTr is a Si transistor.
  • FIG. 36 shows an equivalent circuit diagram of the storage element MC.
  • the transistor WTr can be represented by replacing the capacitance Cs and the transistor Tr.
  • the gate of the transistor Tr is electrically connected to the conductor WWL via the capacitance Cs.
  • the storage element MC exemplified in this embodiment is a "2Tr1C type" memory cell composed of two transistors and one capacitance.
  • the transistor WTr included in the storage element MC_1 is referred to as a transistor WTr_1
  • the transistor RTr included in the storage element MC_1 is referred to as a transistor RTr_1. Therefore, the memory string 120 shown in FIG. 35 has a transistor WTr_1 to a transistor WTr_5 and a transistor RTr_1 to a transistor RTr_5. Further, the memory string 120 shown in FIG. 35 has a transistor STR1 and a transistor STR2.
  • the memory string 120 is a NAND type storage device.
  • a NAND type storage device including an OS memory is also referred to as an "OS NAND type” or an “OS NAND type storage device”. Further, an OS NAND type storage device having a configuration in which a plurality of OS memories are stacked in the Z direction is also referred to as a "3D OS NAND type” or a “3D OS NAND type storage device”.
  • One of the source or drain of the transistor RTr_1 is electrically connected to one of the source or drain of the transistor STR1 and the other is electrically connected to one of the source or drain of the transistor RTr_1.
  • One of the source or drain of the transistor WTr_1 is electrically connected to the gate of the transistor RTr_1 and the other is electrically connected to one of the source or drain of the transistor WTr_1.
  • the back gate of the transistor RTr_1 is electrically connected to the conductor RWL_1.
  • the gate of the transistor WTr_1 is electrically connected to the conductor WWL_1.
  • the back gate of the transistor WTr_1 is electrically connected to the conductor BG.
  • the other of the source or drain of the transistor Str1 is electrically connected to the layer 122 and the gate is electrically connected to the conductor SG.
  • one of the source or drain of the transistor RTr_5 is electrically connected to the other of the source or drain of the transistor RTr_4, and the other is electrically connected to one of the source or drain of the transistor Str2.
  • the gate of transistor RTr_5 is electrically connected to either the source or drain of transistor WTr_5.
  • the other of the source or drain of the transistor WTr_5 is electrically connected to one of the source or drain of the transistor STR2.
  • the back gate of the transistor RTr_5 is electrically connected to the conductor RWL_5.
  • the gate of the transistor WTr_5 is electrically connected to the conductor WWL_5.
  • the back gate of the transistor WTr_5 is electrically connected to the conductor BG.
  • the other of the source or drain of the transistor Str2 is electrically connected to the conductor BL, and the gate is electrically connected to the conductor SEL.
  • the source or drain of the transistor RTr_i in the i-th storage element MC_i (i is an integer of 1 or more and n or less) excluding the first and nth storage elements MC.
  • One is electrically connected to the other of the source or drain of the transistor RTr_i-1, and the other is electrically connected to one of the source or drain of the transistor RTr_i + 1.
  • the gate of the transistor RTr_i is electrically connected to either the source or the drain of the transistor WTr_i.
  • the other of the source or drain of the transistor WTr_i is electrically connected to one of the source or drain of the transistor WTr_i + 1.
  • the back gate of the transistor RTr_i is electrically connected to the conductor RWL_i.
  • the gate of the transistor WTr_i is electrically connected to the conductor WWL_i. Further, the back gate of the transistor WTr_i is electrically connected to the conductor BG.
  • a node where one of the gate of the transistor RTr and the source or drain of the transistor WTr is electrically connected is referred to as a node ND. That is, the node where one of the gate of the transistor RTr_i and the source or drain of the transistor WTr_i is electrically connected is referred to as a node ND_i.
  • the node ND included in the storage element MC_1 is shown as the node ND_1.
  • the transistor Str1 and the transistor Str2 may be, for example, an OS transistor or a Si transistor.
  • One of the transistor Str1 and the transistor Str2 may be an OS transistor, and the other may be a Si transistor.
  • a Si transistor may be used as the transistor WTr and an OS transistor may be used as the transistor RTr depending on the purpose or application. Further, FIG. 37 shows an example in which an OS transistor is used for the transistor Str1 and the transistor Str2.
  • the transistor WTr may be configured without a back gate.
  • FIG. 38 shows an example in which an OS transistor is used for the transistor Str1 and the transistor Str2.
  • FIG. 39 is a timing chart illustrating a writing operation.
  • 40A to 43B are circuit diagrams for explaining the writing operation. For the reference numerals and the like not described in FIGS. 40A to 43B, FIG. 35 and the like may be referred to.
  • the L potential is written in the storage element MC_1 to the storage element MC_1. Further, it is assumed that the L potential is supplied to the conductors WWL_1 to WWL_1, the conductors RWL_1 to RWL_1, the conductor SEL, the conductor BG, the conductor BL, the conductor SG, and the layer 122.
  • the threshold value of the transistor RTr can be controlled by adjusting the potential supplied to the conductor BG.
  • the potential supplied to the conductor BG may be appropriately adjusted so that the transistor RTr becomes a desired normally-on type transistor.
  • Period T1 the H potential is supplied to the conductors WWL_1 to WWL_1, the conductor BL, and the conductor SEL (see FIG. 40A). Then, the potential of the node ND_1 to the node ND_1 becomes the H potential.
  • Period T2 During the period T2, the L potential is supplied to the conductor WWL_1 (see FIG. 40B). Then, the transistor WTr_1 is turned off, and the electric charge written to the node ND_1 is retained. Here, the charge corresponding to the H potential is retained.
  • Period T3 During the period T3, the L potential is supplied to the conductor BL (see FIG. 40B). Then, the potential of the node ND_2 to the node ND_5 becomes the L potential. In this case, the gates of the transistors RTr_2 to RTr_5 also have an L potential, but since the transistor RTr is a normally-on type transistor, the transistors RTr_2 to RTr_5 are not turned off.
  • Period T4 During the period T4, the L potential is supplied to the conductor WWL_2 (see FIG. 41A). Then, the transistor WTr_2 is turned off, and the electric charge written to the node ND_2 is retained. Here, the charge corresponding to the L potential is retained.
  • Period T5 During the period T5, the H potential is supplied to the conductor BL (see FIG. 41B). Then, the potentials of the nodes _3 to _5 become the H potentials.
  • Period T6 During the period T6, the L potential is supplied to the conductor WWL_3 (see FIG. 42A). Then, the transistor WTr_3 is turned off, and the electric charge written to the node ND_3 is retained. Here, the charge corresponding to the H potential is retained.
  • Period T7 During the period T7, the L potential is supplied to the conductor BL (see FIG. 42B). Then, the potentials of the node ND_4 and the node ND_5 become the L potential.
  • Period T8 During the period T8, the L potential is supplied to the conductor WWL_4 (see FIG. 43A). Then, the transistor WTr_4 is turned off, and the electric charge written to the node ND_4 is retained. Here, the charge corresponding to the L potential is retained.
  • Period T9 During period T9, the conductor BL remains at L potential. Therefore, the potential of the node ND_5 also remains the L potential.
  • Period T10 the L potential is supplied to the conductor WWL_5 (see FIG. 43B). Then, the transistor WTr_5 is turned off, and the electric charge written to the node ND_5 is retained. Here, the charge corresponding to the L potential is retained. Further, the L potential is supplied to the conductor SEL.
  • the operation of writing information to the i-1st storage element MC can be omitted. ..
  • the writing operation from the period T1 to the period T6 shown in the present embodiment can be omitted. Therefore, the time required for the writing operation of the storage device and the power consumption can be reduced.
  • Period T11 the H potential is supplied to the conductors RWL_1 to RWL_1 and the conductor SEL (see FIG. 45A). Then, the transistor Str2 is turned on, and the semiconductor 125 included in the transistor RTr and the conductor BL are turned on. In this state, the conductor BL and the semiconductor 125 are precharged with the H potential to bring them into a floating state.
  • FIGS. 47A and 47B are diagrams illustrating the Id-Vg characteristics of the transistor.
  • the horizontal axis of FIGS. 47A and 47B shows the gate voltage (Vg), and the vertical axis shows the drain current (Id).
  • FIG. 47A shows the Id-Vg characteristic of the normally-off type transistor
  • FIG. 47B shows the Id-Vg characteristic of the normally-on type transistor.
  • the H potential is higher than the L potential. Assuming that the L potential is 0V, the H potential is a positive voltage.
  • the channel resistance value resistance value between the source and the drain
  • Id hardly flows. Further, when Vg reaches the H potential, the channel resistance value decreases and Id increases (see FIG. 47A).
  • the channel resistance value is small even when Vg is at the L potential, and a large amount of Id flows as compared with the normally-off type transistor. Further, when Vg reaches the H potential, the channel resistance value becomes smaller and Id further increases (see FIG. 47B).
  • the transistor RTr is a normally-on type transistor, the semiconductor 125 can be precharged even if the potential of the conductor RWL remains the L potential. However, by supplying the H potential to the conductor RWL, the channel resistance value of the transistor RTr is further reduced. Therefore, the time and power consumption required for precharging can be reduced.
  • the channel resistance value of the transistor RTr_3 is small because the H potential is held in the node ND_3. Therefore, the potential of the conductor BL in the floating state suddenly changes from the H potential to the L potential (see FIG. 44A).
  • Period T14 During the period T14, the L potential is supplied to the conductor SEL, the conductor RWL, and the conductor SG (see FIG. 46B).
  • the reading operation of the storage element MC_2 in which the L potential is held will be described.
  • the potential of the conductor RWL_1 is set to the L potential during the period T12 (see FIG. 44B).
  • the channel resistance value of the transistor RTr_2 is larger than that in the case where the H potential is held in the node ND_2.
  • an H potential is supplied to the conductor SG to bring the conductor BL and the layer 122 into a conductive state.
  • the potential of the conductor BL gradually changes from the H potential to the L potential.
  • the conductor BG with a potential lower than the L potential (also referred to as “LL potential”).
  • L potential also referred to as “LL potential”.
  • a potential higher than the L potential may be supplied to the conductor BG.
  • the H potential may be supplied to the conductor BG during the writing operation.
  • FIG. 48 shows a block diagram showing a configuration example of the semiconductor device 200, which is one aspect of the present invention.
  • the semiconductor device 200 shown in FIG. 48 includes a drive circuit 210 and a memory array 220.
  • the memory array 220 has one or more storage devices 100.
  • FIG. 48 shows an example in which the memory array 220 has a plurality of storage devices 100 arranged in a matrix.
  • the drive circuit 210 has a PSW241 (power switch), a PSW242, and a peripheral circuit 215.
  • the peripheral circuit 215 includes a peripheral circuit 211 (Low Decoder), a control circuit 212 (Control Circuit), and a voltage generation circuit 228.
  • the semiconductor device 200 includes elements or circuits having various functions such as a memory array 220, PSW241, 242, peripheral circuit 211, control circuit 212, and voltage generation circuit 228. Therefore, the semiconductor device 200 may be referred to as a system or a subsystem.
  • each circuit, each signal, and each voltage can be appropriately discarded as needed. Alternatively, other circuits or other signals may be added.
  • the signal BW, signal CE, signal GW, signal CLK, signal WAKE, signal ADDR, signal WDA, signal PON1, and signal PON2 are input signals from the outside, and signal RDA is an output signal to the outside.
  • the signal CLK is a clock signal.
  • the signal BW, the signal CE, and the signal GW are control signals.
  • the signal CE is a chip enable signal
  • the signal GW is a global write enable signal
  • the signal BW is a byte write enable signal.
  • the signal ADDR is an address signal.
  • the signal WDA is write data and the signal RDA is read data.
  • the signal PON1 and the signal PON2 are power gating control signals.
  • the signal PON1 and the signal PON2 may be generated by the control circuit 212.
  • the control circuit 212 is a logic circuit having a function of controlling the overall operation of the semiconductor device 200. For example, the control circuit logically performs a signal CE, a signal GW, and a signal BW to determine an operation mode (for example, a write operation and a read operation) of the semiconductor device 200. Alternatively, the control circuit 212 generates a control signal of the peripheral circuit 211 so that this operation mode is executed.
  • the voltage generation circuit 228 has a function of generating a negative voltage.
  • the signal WAKE has a function of controlling the input of the signal CLK to the voltage generation circuit 228. For example, when an H level signal is given to the signal WAKE, the signal CLK is input to the voltage generation circuit 228, and the voltage generation circuit 228 generates a negative voltage.
  • the peripheral circuit 211 is a circuit for writing and reading data to and from the storage device 100.
  • the peripheral circuit 211 includes a row decoder 221 (Low Recorder), a column decoder 222 (Column Decoder), a row driver 223 (Low Driver), a column driver 224 (Color Driver), an input circuit 225 (Input Cir.), And an output circuit 226 (output circuit 226). It has an Output Cir.) And a sense amplifier 227 (sense amplifier).
  • the row decoder 221 and the column decoder 222 have a function of decoding the signal ADDR.
  • the row decoder 221 is a circuit for designating the row to be accessed
  • the column decoder 222 is a circuit for designating the column to be accessed.
  • the row driver 223 has a function of selecting the wiring specified by the row decoder 221.
  • the column driver 224 has a function of writing data to the storage device 100, a function of reading data from the storage device 100, a function of holding the read data, and the like.
  • the input circuit 225 has a function of holding the signal WDA.
  • the data held by the input circuit 225 is output to the column driver 224.
  • the output data of the input circuit 225 is the data (Din) to be written in the storage device 100.
  • the data (Dout) read from the storage device 100 by the column driver 224 is output to the output circuit 226.
  • the output circuit 226 has a function of holding the Dout. Further, the output circuit 226 has a function of outputting the Dout to the outside of the semiconductor device 200.
  • the data output from the output circuit 226 is the signal RDA.
  • the PSW 241 has a function of controlling the supply of VDD to the peripheral circuit 215.
  • the PSW242 has a function of controlling the supply of VHM to the row driver 223.
  • the high power supply voltage of the semiconductor device 200 is VDD
  • the low power supply voltage is GND (ground potential).
  • VHM is a high power supply voltage used to raise the word line to a high level, which is higher than VDD.
  • the signal PON1 controls the on / off of the PSW241, and the signal PON2 controls the on / off of the PSW242.
  • the number of power supply domains to which VDD is supplied in the peripheral circuit 215 is set to 1, but it can be set to a plurality. In this case, a power switch may be provided for each power supply domain.
  • the drive circuit 210 and the memory array 220 may be provided on the same plane. Further, as shown in FIG. 49A, the drive circuit 210 and the memory array 220 may be provided in an overlapping manner. By providing the drive circuit 210 and the memory array 220 in an overlapping manner, the signal propagation distance can be shortened. Further, as shown in FIG. 49B, a plurality of layers of the memory array 220 may be provided on the drive circuit 210 in an overlapping manner.
  • the memory array 220 may be provided on the upper layer and the lower layer of the drive circuit 210.
  • FIG. 49C shows an example in which a memory array 220 having one layer is provided on each of the upper layer and the lower layer of the drive circuit 210.
  • the number of layers of the memory array 220 stacked on the upper layer of the drive circuit 210 and the memory array 220 stacked on the lower layer of the drive circuit 210 may be one or more, respectively. It is preferable that the number of memory arrays 220 stacked on the upper layer of the drive circuit 210 and the number of memory arrays 220 stacked on the lower layer of the drive circuit 210 are equal.
  • FIG. 50 shows a cross-sectional configuration example of the semiconductor device 200 shown in FIG. 49A.
  • FIG. 50 shows a part of the semiconductor device 200 shown in FIG. 49A.
  • FIG. 50 shows a transistor 301, a transistor 302, and a transistor 303 included in the drive circuit 210.
  • the transistor 301 and the transistor 302 function as a part of the sense amplifier 304.
  • the transistor 303 functions as a column selection switch.
  • the conductor BL included in the memory array 220 is electrically connected to one of the source and drain of the transistor 301
  • the gate of the transistor 301 is electrically connected to one of the source and drain of the transistor 302.
  • the gate of the transistor 302 is electrically connected to the other of the source and drain of the transistor 301.
  • FIG. 50 shows an example in which seven storage elements MC are provided for one memory string.
  • the number of storage elements MC provided in one memory string is not limited to this.
  • the number of storage elements MC provided in one memory string may be 32, 64, 128, or 200 or more.
  • the conductor BL of the memory array 220 is sensed via the conductor 752 formed so as to be embedded in the insulator 726, the insulator 722, the conductor 705, the conductor 714, and the conductor 715. It is electrically connected to the amplifier 304 and the transistor 303 which functions as a column selection switch.
  • the circuit and the transistor included in the drive circuit 210 are examples, and are not limited to the circuit configuration and the transistor structure thereof. In addition to the above, appropriate circuits and transistors such as a control circuit, a row decoder, a row driver, a source line driver, an input / output circuit, and the like can be provided according to the configuration of the semiconductor device 200 and the driving method thereof.
  • the transistor 301, the transistor 302, and the transistor 303 are provided on the substrate 311 and have a conductor 316, an insulator 315, a semiconductor region 313 consisting of a part of the substrate 311 and a low resistance functioning as a source region or a drain region, respectively. It has a region 314a and a low resistance region 314b. As shown in FIG. 50, one low resistance region may be shared as one source region or drain region and the other source region or drain region of the transistor 301 and the transistor 302.
  • the transistor 301, the transistor 302, and the transistor 303 have a convex shape in the semiconductor region 313 (a part of the substrate 311) in which the channel is formed. Further, the side surface and the upper surface of the semiconductor region 313 are provided so as to be covered by the conductor 316 via the insulator 315.
  • the conductor 316 may be made of a material that adjusts the work function. Since such a transistor 301, a transistor 302, and a transistor 303 utilize a convex portion of a semiconductor substrate, they are also called FIN type transistors. In addition, it may have an insulator that is in contact with the upper part of the convex portion and functions as a mask for forming the convex portion. Further, although the case where a part of the semiconductor substrate is processed to form a convex portion is shown here, the SOI substrate may be processed to form a semiconductor film having a convex shape.
  • the transistor 301, the transistor 302, and the transistor 303 may be either a p-channel type or an n-channel type, respectively, but the transistor 301 and the transistor 302 are preferably transistors having different polarities.
  • a semiconductor such as a silicon-based semiconductor in a region in which a channel of the semiconductor region 313 is formed, a region in the vicinity thereof, a low resistance region 314a serving as a source region or a drain region, a low resistance region 314b, and the like.
  • It preferably contains crystalline silicon.
  • it may be formed of a material having Ge (germanium), SiGe (silicon germanium), GaAs (gallium arsenide), GaAlAs (gallium aluminum arsenide), or the like.
  • a configuration using silicon in which the effective mass is controlled by applying stress to the crystal lattice and changing the lattice spacing may be used.
  • the transistor 301, the transistor 302, and the transistor 303 may be used as a HEMT (High Electron Mobility Transistor).
  • n-type conductivity such as arsenic and phosphorus, or p-type conductivity such as boron are imparted.
  • the insulator 315 functions as a gate insulating film of the transistor 301, the transistor 302, and the transistor 303.
  • the conductor 316 that functions as a gate electrode is a semiconductor material such as silicon, a metal material, or an alloy containing an element that imparts n-type conductivity such as arsenic or phosphorus, or an element that imparts p-type conductivity such as boron.
  • a conductive material such as a material or a metal oxide material can be used.
  • the threshold voltage can be adjusted by changing the material of the conductor. Specifically, it is preferable to use a material such as titanium nitride or tantalum nitride for the conductor. Further, in order to achieve both conductivity and embedding property, it is preferable to use a metal material such as tungsten or aluminum as a laminate for the conductor, and it is particularly preferable to use tungsten in terms of heat resistance.
  • an insulator 317 that functions as an etch stopper is provided above the conductor 316.
  • the side surface of the insulator 315 is provided with an insulator 318 that functions as a spacer.
  • a conductor 329 electrically connected to the conductor 316 may be provided so as to be embedded in the insulator 317 and the insulator 322.
  • An insulator 320, an insulator 322, an insulator 324, an insulator 326, and an insulator 327 are laminated in this order so as to cover the transistor 301, the transistor 302, and the transistor 303.
  • the insulator 320, the insulator 322, the insulator 324, the insulator 326, and the insulator 327 for example, silicon oxide, silicon oxide nitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxide nitride, aluminum nitride, nitride. Aluminum or the like may be used.
  • the insulator 322 may have a function as a flattening film for flattening a step generated by a transistor 301 or the like provided below the insulator 322.
  • the upper surface of the insulator 322 may be flattened by a flattening treatment using a chemical mechanical polishing (CMP) method or the like in order to improve the flatness.
  • CMP chemical mechanical polishing
  • the insulator 324 it is preferable to use a film having a barrier property so that hydrogen and impurities do not diffuse in the region where the memory array 220 is provided from the substrate 311 or the transistor 301.
  • a film having a barrier property against hydrogen for example, silicon nitride formed by the CVD method can be used.
  • hydrogen may diffuse into a semiconductor element having an oxide semiconductor such as a storage element MC, so that the characteristics of the semiconductor element may deteriorate. Therefore, it is preferable to use a film that suppresses the diffusion of hydrogen between the storage element MC and the transistor 301 or the like.
  • the membrane that suppresses the diffusion of hydrogen is a membrane that desorbs a small amount of hydrogen.
  • the amount of hydrogen desorbed can be analyzed using, for example, a heated desorption gas analysis method (TDS).
  • TDS heated desorption gas analysis method
  • the amount of hydrogen desorbed from the insulator 324 is such that the amount desorbed in terms of hydrogen atoms is converted per area of the insulator 324 when the surface temperature of the film is in the range of 50 ° C. to 500 ° C. It may be 10 ⁇ 10 15 atoms / cm 2 or less, preferably 5 ⁇ 10 15 atoms / cm 2 or less.
  • the insulator 326 and the insulator 327 have a lower dielectric constant than the insulator 324.
  • the relative permittivity of the insulator 326 and the insulator 327 is preferably less than 4, more preferably less than 3.
  • the relative permittivity of the insulator 326 and the insulator 327 is preferably 0.7 times or less, more preferably 0.6 times or less the relative permittivity of the insulator 324.
  • the insulator 320, the insulator 322, the insulator 324, the insulator 326, and the insulator 327 are embedded with a conductor 328, a conductor 329, a conductor 330, and the like that are electrically connected to the memory array 220.
  • the conductor 328, the conductor 329, and the conductor 330 have a function as a plug or a wiring.
  • a conductor having a function as a plug or wiring may collectively give a plurality of structures the same reference numeral.
  • the wiring and the plug electrically connected to the wiring may be integrated. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.
  • each plug and wiring As the material of each plug and wiring (conductor 328, conductor 329, conductor 330, etc.), a single layer of a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material is used. Alternatively, they can be laminated and used. It is preferable to use a refractory material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is preferable to use tungsten. Alternatively, it is preferably formed of a low resistance conductive material such as aluminum or copper. Wiring resistance can be reduced by using a low resistance conductive material.
  • a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material is used. Alternatively, they can be laminated and used. It is preferable to use a refractory material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is preferable to use
  • a wiring layer may be provided on the insulator 327 and the conductor 330.
  • the insulator 350, the insulator 352, and the insulator 354 are laminated and provided in this order.
  • a conductor 356 is formed on the insulator 350, the insulator 352, and the insulator 354.
  • the conductor 356 has a function as a plug or wiring.
  • the conductor 356 can be provided by using the same materials as the conductor 328, the conductor 329, and the conductor 330.
  • the insulator 350 it is preferable to use an insulator having a barrier property against hydrogen, similarly to the insulator 324.
  • the conductor 356 preferably contains a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in the opening of the insulator 350 having a barrier property against hydrogen.
  • the conductor having a barrier property against hydrogen for example, tantalum nitride or the like may be used. Further, by laminating tantalum nitride and tungsten having high conductivity, it is possible to suppress the diffusion of hydrogen from the transistor 301 or the like while maintaining the conductivity as wiring. In this case, it is preferable that the tantalum nitride layer having a barrier property against hydrogen has a structure in contact with the insulator 350 having a barrier property against hydrogen.
  • a wiring layer may be provided on the insulator 354 and the conductor 356.
  • the insulator 360, the insulator 362, and the insulator 364 are laminated and provided in this order.
  • a conductor 366 is formed on the insulator 360, the insulator 362, and the insulator 364.
  • the conductor 366 has a function as a plug or wiring.
  • the conductor 366 can be provided by using the same materials as the conductor 328, the conductor 329, and the conductor 330.
  • the insulator 360 it is preferable to use an insulator having a barrier property against hydrogen, similarly to the insulator 324.
  • the conductor 366 preferably contains a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in the opening of the insulator 360 having a barrier property against hydrogen.
  • An insulator 722 is provided on the insulator 364 and the conductor 366, and a memory array 220 is provided above the insulator 722.
  • a barrier membrane using the same material as the insulator 324 may be provided between the insulator 364 and the insulator 722.
  • Embodiment 4 an application example of the semiconductor device using the storage device shown in the previous embodiment will be described.
  • the storage device shown in the above embodiment can be applied to various removable storage devices such as a memory card (for example, an SD card), a USB memory, and an SSD (solid state drive).
  • 51A to 51E schematically show some configuration examples of the removable storage device.
  • the semiconductor device shown in the above embodiment is processed into a packaged memory chip and used for various storage devices and removable memories.
  • FIG. 51A is a schematic diagram of a USB memory.
  • the USB memory 1100 has a housing 1101, a cap 1102, a USB connector 1103, and a board 1104.
  • the board 1104 is housed in the housing 1101.
  • a memory chip 1105 and a controller chip 1106 are attached to the substrate 1104.
  • the storage device or semiconductor device shown in the previous embodiment can be incorporated in the memory chip 1105 or the like.
  • FIG. 51B is a schematic diagram of the appearance of the SD card
  • FIG. 51C is a schematic diagram of the internal structure of the SD card.
  • the SD card 1110 has a housing 1111, a connector 1112, and a substrate 1113.
  • the board 1113 is housed in the housing 1111.
  • a memory chip 1114 and a controller chip 1115 are attached to the substrate 1113.
  • a wireless chip having a wireless communication function may be provided on the substrate 1113.
  • the data of the memory chip 1114 can be read and written by wireless communication between the host device and the SD card 1110.
  • the storage device or semiconductor device shown in the previous embodiment can be incorporated in the memory chip 1114 or the like.
  • FIG. 51D is a schematic diagram of the appearance of the SSD
  • FIG. 51E is a schematic diagram of the internal structure of the SSD.
  • the SSD 1150 has a housing 1151, a connector 1152 and a substrate 1153.
  • the substrate 1153 is housed in the housing 1151.
  • a memory chip 1154, a memory chip 1155, and a controller chip 1156 are attached to the substrate 1153.
  • the memory chip 1155 is a work memory of the controller chip 1156, and for example, a DOSRAM chip may be used.
  • the storage device or semiconductor device shown in the previous embodiment can be incorporated in the memory chip 1154 or the like.
  • the storage device or semiconductor device can be mounted on various electronic devices.
  • electronic devices include, for example, information terminals, computers, smartphones, electronic book terminals, television devices, digital signage (electronic signage), large game machines such as pachinko machines, digital cameras, digital video cameras, and digital devices. Examples include photo frames, mobile phones, portable game machines, recording / playback devices, navigation systems, sound playback devices, and the like.
  • the computer includes a tablet computer, a notebook computer, a desktop computer, and a large computer such as a server system.
  • the electronic device of one aspect of the present invention may have an antenna.
  • the display unit can display images, information, and the like.
  • the antenna may be used for non-contact power transmission.
  • the electronic device of one aspect of the present invention includes sensors (force, displacement, position, speed, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical substance, voice, time, hardness, electric field, current, It may have the ability to measure voltage, power, radiation, flow rate, humidity, gradient, vibration, odor or infrared rays).
  • the electronic device of one aspect of the present invention can have various functions. For example, a function to display various information (still images, moving images, text images, etc.) on the display unit, a touch panel function, a calendar, a function to display a date or time, a function to execute various software (programs), wireless communication. It can have a function, a function of reading a program or data recorded on a recording medium, and the like.
  • a storage device for holding a program of a microcontroller can be formed by using the storage device or the semiconductor device according to one aspect of the present invention. Therefore, according to one aspect of the present invention, the microcontroller chip can be miniaturized.
  • FIG. 52A illustrates a mobile phone (smartphone) which is a kind of information terminal.
  • the information terminal 5100 has a housing 5101 and a display unit 5102, and a touch panel is provided in the display unit 5102 and a button is provided in the housing 5101 as an input interface.
  • the miniaturized microcontroller according to one aspect of the present invention, the limited space inside the mobile phone can be effectively used.
  • the storage device according to one aspect of the present invention may be used for the storage of the mobile phone. As a result, the storage capacity per unit area of the storage can be increased.
  • FIG. 52B illustrates the notebook information terminal 5200.
  • the notebook type information terminal 5200 includes a main body 5201 of the information terminal, a display unit 5202, and a keyboard 5203.
  • the miniaturized microcontroller according to one aspect of the present invention, the limited space inside the notebook type information terminal can be effectively used.
  • the storage device according to one aspect of the present invention may be used for the storage of the notebook type information terminal. As a result, the storage capacity per unit area of the storage can be increased.
  • a smartphone and a notebook-type information terminal are taken as examples as electronic devices, and although they are shown in FIGS. 52A and 52B, respectively, information terminals other than the smartphone and the notebook-type information terminal can be applied.
  • information terminals other than smartphones and notebook-type information terminals include PDAs (Personal Digital Assistants), desktop-type information terminals, workstations, and the like.
  • FIG. 52C shows a portable game machine 5300, which is an example of a game machine.
  • the portable game machine 5300 has a housing 5301, a housing 5302, a housing 5303, a display unit 5304, a connection unit 5305, an operation key 5306, and the like.
  • the housing 5302 and the housing 5303 can be removed from the housing 5301.
  • the connection unit 5305 provided in the housing 5301 to another housing (not shown)
  • the video output to the display unit 5304 can be output to another video device (not shown). can.
  • the housing 5302 and the housing 5303 can each function as an operation unit. This allows multiple players to play the game at the same time.
  • a storage device or a semiconductor device according to one aspect of the present invention can be incorporated into a chip or the like provided on the substrate of the housing 5301, the housing 5302, and the housing 5303.
  • FIG. 52D shows a stationary game machine 5400, which is an example of a game machine.
  • a controller 5402 is connected to the stationary game machine 5400 wirelessly or by wire.
  • a miniaturized microcontroller for a game machine such as a portable game machine 5300 or a stationary game machine 5400, the limited space inside the game machine can be effectively used. .. Further, a storage device or a semiconductor device according to one aspect of the present invention may be used for the storage of the portable game machine. As a result, the storage capacity per unit area of the storage can be increased.
  • 52C and 52D show a portable game machine and a stationary game machine as an example of the game machine, but the game machine to which the microcontroller of one aspect of the present invention is applied is not limited to this.
  • Examples of the game machine to which the microcontroller of one aspect of the present invention is applied include an arcade game machine installed in an entertainment facility (game center, amusement park, etc.), a pitching machine for batting practice installed in a sports facility, and the like. Can be mentioned.
  • the storage device or semiconductor device of one aspect of the present invention can be applied to a large computer.
  • FIG. 52E is a diagram showing a supercomputer 5500, which is an example of a large computer.
  • FIG. 52F is a diagram showing a rack-mounted computer 5502 included in the supercomputer 5500.
  • the supercomputer 5500 has a rack 5501 and a plurality of rack-mounted calculators 5502.
  • the plurality of computers 5502 are stored in the rack 5501.
  • the computer 5502 is provided with a plurality of substrates 5504, and the microcontroller according to one aspect of the present invention can be mounted on the substrate.
  • the miniaturized microcontroller according to one aspect of the present invention the limited space of a large computer can be effectively used.
  • a storage device or a semiconductor device according to one aspect of the present invention may be used for the storage of a large computer. As a result, the storage capacity per unit area of the storage can be increased.
  • a supercomputer is illustrated as an example of a large computer, but the large computer to which the microcontroller according to one aspect of the present invention is applied is not limited to this.
  • Examples of the large-scale computer to which the microcontroller according to one aspect of the present invention is applied include a computer (server) for providing a service, a large-scale general-purpose computer (mainframe), and the like.
  • FIG. 52G shows an electric freezer / refrigerator 5800 which is an example of an electric appliance.
  • the electric freezer / refrigerator 5800 has a housing 5801, a refrigerator door 5802, a freezer door 5803, and the like.
  • the storage device or semiconductor device according to one aspect of the present invention can also be applied to the electric freezer / refrigerator 5800.
  • the miniaturized microcontroller according to one aspect of the present invention to the electric refrigerator / freezer 5800, the limited space of the electric refrigerator / freezer can be effectively used.
  • An electric refrigerator / freezer has been described as an example of electric appliances, but other electric appliances include, for example, a vacuum cleaner, a microwave oven, an electric oven, a rice cooker, a water heater, an IH cooker, a water server, and a heating / cooling device including an air conditioner. Examples include washing machines, dryers, and audiovisual equipment.
  • the electronic device described in this embodiment the function of the electronic device, its effect, and the like can be appropriately combined with the description of other electronic devices.
  • 100 Storage device, 105: Area, 110: Memory cell array, 120: Memory string, 121: Base, 122: Layer, 123: Insulator, 124: Insulator, 125: Semiconductor, 126: Insulator, 127: Semiconductor, 128: Conductor, 129: Insulator, 130: Conductor, 132: Insulator, 134: Conductor, 136: Conductor

Landscapes

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Abstract

新規な半導体装置を提供する。 第１半導体である酸化物半導体と、第２半導体であるシリコンと、第１方向に連なる複数のメモリセルを備える半導体装置であって、１つのメモリセルは書き込み用トランジスタと読み出し用トランジスタを備える。第１半導体と第２半導体は第１方向に延在し、第１半導体の一部が書き込み用トランジスタのチャネル形成領域として機能し、第２半導体の一部が読み出し用トランジスタのチャネル形成領域として機能する。第２半導体は第１金属元素を含む第１層と接する領域を備える。

Description

半導体装置
本発明の一態様は、半導体装置に関する。
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうるもの全般を指す。よって、トランジスタおよびダイオードなどの半導体素子、ならびに、半導体素子を含む回路は半導体装置である。また、表示装置、発光装置、照明装置、電気光学装置、記憶装置、撮像装置、通信装置および電子機器などは、半導体素子または半導体回路を含む場合がある。また、表示装置、発光装置、照明装置、電気光学装置、記憶装置、撮像装置、通信装置および電子機器なども、半導体装置と呼ばれる場合がある。
近年、扱われるデータ量の増大に伴って、より大きな記憶容量を有する半導体装置が求められている。単位面積あたりの記憶容量を増加させるために、メモリセルを積層して形成する三次元構造の記憶装置が知られている（特許文献１）。三次元構造の記憶装置では、半導体層がメモリセルの積層方向に延在して設けられる場合が多い。また、三次元構造の記憶装置では、半導体層に多結晶シリコンなどの結晶粒界を多く含む半導体を用いる場合が多い。
多結晶シリコンなどには結晶粒界が多く存在するため、動作速度の向上およびメモリセル間の特性ばらつき低減などが難しい。結晶粒界の低減および結晶粒径の増大などを目的として、ニッケル（Ｎｉ）などを触媒元素として用いて結晶性シリコンを作製する結晶化技術が知られている（特許文献２）。特許文献２では、触媒元素を用いた結晶の成長メカニズムおよび結晶化に用いた触媒元素をゲッタリング領域に固定する技術思想についても開示されている。
特許文献３では、触媒元素を用いた結晶化技術を３次元構造の記憶装置に応用する技術思想が開示されている。また、近年は、金属酸化物の一種である酸化物半導体が注目されている。非特許文献１では、酸化物半導体として、ＣＡＡＣ−ＩＧＺＯが開示されている。また、非特許文献１では、ＣＡＡＣ−ＩＧＺＯの成長メカニズムなども開示されている。
米国特許公開２０１１／００６５２７０Ａ１公報 特開２０００−１３３５９４号公報 特開２０１９−０５４２２０号公報
Ｎｏｂｏｒｕ　Ｋｉｍｉｚｕｋａ　ａｎｄ　Ｓｈｕｎｐｅｉ　Ｙａｍａｚａｋｉ、「ＰＨＹＳＩＣＳ　ＡＮＤ　ＴＥＣＨＮＯＬＯＧＹ　ＯＦ　ＣＲＹＳＴＡＬＬＩＮＥ　ＯＸＩＤＥ　ＳＥＭＩＣＯＮＤＵＣＴＯＲ　ＣＡＡＣ−ＩＧＺＯ」ＦＵＮＤＡＭＥＮＴＡＬＳ（米国）、Ｗｉｌｅｙ−ＳＩＤ　Ｓｅｒｉｅｓ　ｉｎ　Ｄｉｓｐｌａｙ　Ｔｅｃｈｎｏｌｏｇｙ、２０１７、ｐ．９４−９７
本発明の一形態は、信頼性の高い記憶装置を提供することを課題の一とする。または、記憶容量の大きい記憶装置を提供することを課題の一とする。または、占有面積が小さい記憶装置を提供することを課題の一とする。または、動作速度の速い記憶装置を提供することを課題の一とする。または、製造コストの低い記憶装置を提供することを課題の一とする。または、新規な記憶装置を提供することを課題の一とする。または、信頼性の高い半導体装置を提供することを課題の一とする。または、占有面積が小さい半導体装置を提供することを課題の一とする。または、動作速度の速い半導体装置を提供することを課題の一とする。または、製造コストの低い半導体装置を提供することを課題の一とする。または、新規な半導体装置を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はない。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、第１方向に延在する第１半導体と、第１方向に延在する第２半導体と、第１方向に連なる複数のメモリセルと、を備える半導体装置であって、メモリセルは、第１トランジスタと、第２トランジスタと、を備え第１半導体の一部が第１トランジスタのチャネル形成領域として機能し、第２半導体の一部が第２トランジスタのチャネル形成領域として機能し、第１半導体は酸化物半導体を含み、第２半導体はシリコンを含み、第２半導体は第１層と接する領域を備え、第１層は第１金属元素を含む半導体装置である。
本発明の他の一態様は、第１方向に延在する構造体と、第１方向と交差する第２方向に延在する複数の第１導電体と、第２方向に延在する複数の第２導電体と、を備え、構造体は、第３導電体と、第１絶縁体と、複数の第４導電体と、第１半導体と、第２絶縁体と、第２半導体と、第３絶縁体と、を備え、複数の第１導電体と構造体の各交差部において、第３導電体の外側に、第１絶縁体、第１半導体、第２絶縁体、第２半導体、および第３絶縁体がそれぞれ同心状に配置され、複数の第２導電体と構造体の各交差部において、第３導電体の外側に、第１絶縁体、第４導電体、第１半導体、第２絶縁体、第２半導体、および第３絶縁体がそれぞれ同心状に配置され、第１半導体は酸化物半導体を含み、第２半導体はシリコンを含み、第２半導体は第１層と接する領域を有し、第１層は第１金属元素を含む、半導体装置である。
第１金属元素は、触媒元素として機能する元素である。例えば、第１金属元素としてニッケルを用いることができる。第１層はリンなどの不純物元素を含んでもよい。
酸化物半導体は、インジウムまたは亜鉛の少なくとも一方を含むことが好ましい。特に、インジウムおよび亜鉛を含むことが好ましい。また、酸化物半導体として、ＣＡＡＣ−ＯＳ、ｎｃ−ＯＳ、ａ−ｌｉｋｅ　ＯＳなどの、様々な結晶性の酸化物半導体を用いることができる。
本発明の一形態により、信頼性の高い記憶装置を提供することができる。または、記憶容量の大きい記憶装置を提供することができる。または、占有面積が小さい記憶装置を提供することができる。または、動作速度の速い記憶装置を提供することができる。または、製造コストの低い記憶装置を提供することができる。または、新規な記憶装置を提供することができる。または、信頼性の高い半導体装置を提供することができる。または、占有面積が小さい半導体装置を提供することができる。または、動作速度の速い半導体装置を提供することができる。または、製造コストの低い半導体装置を提供することができる。または、新規な半導体装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
図１は、記憶装置の斜視図である。
図２は、記憶装置の断面図である。
図３は、メモリストリングの断面図である。
図４は、メモリストリングの断面図である。
図５Ａおよび図５Ｂは、メモリストリングの断面図である。
図６Ａおよび図６Ｂは、メモリストリングの断面図である。
図７Ａは、記憶素子の断面図である。図７Ｂは、記憶素子の斜視断面図である。
図８Ａおよび図８Ｂは、メモリストリングの断面図である。
図９Ａ乃至図９Ｆは、メモリストリングの断面図である。
図１０Ａおよび図１０Ｂは、メモリストリングの断面図である。
図１１Ａは酸化物半導体の結晶構造の分類を説明する図である。図１１ＢはＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルを説明する図である。図１１ＣはＣＡＡＣ−ＩＧＺＯ膜の極微電子線回折パターンを説明する図である。
図１２Ａ乃至図１２Ｃは、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図１３Ａ乃至図１３Ｃは、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図１４Ａ乃至図１４Ｃは、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図１５Ａ乃至図１５Ｃは、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図１６Ａ乃至図１６Ｃは、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図１７Ａ乃至図１７Ｃは、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図１８Ａ乃至図１８Ｃは、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図１９Ａ乃至図１９Ｃは、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図２０Ａ乃至図２０Ｃは、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図２１Ａ乃至図２１Ｃは、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図２２Ａ乃至図２２Ｃは、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図２３Ａ乃至図２３Ｃは、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図２４Ａ乃至図２４Ｃは、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図２５Ａ乃至図２５Ｄは、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図２６Ａ乃至図２６Ｃは、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図２７Ａ乃至図２７Ｃは、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図２８Ａ乃至図２８Ｃは、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図２９Ａ乃至図２９Ｃは、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図３０Ａ乃至図３０Ｃは、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図３１Ａ乃至図３１Ｃは、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図３２Ａ乃至図３２Ｃは、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図３３Ａ乃至図３３Ｃは、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図３４Ａ乃至図３４Ｃは、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図３５は、メモリストリングの回路構成例を説明する図である。
図３６は、記憶素子ＭＣの等価回路図である。
図３７は、メモリストリングの回路構成例を説明する図である。
図３８は、メモリストリングの回路構成例を説明する図である。
図３９は、メモリストリングの書き込み動作例を説明するタイミングチャートである。
図４０Ａおよび図４０Ｂは、メモリストリングの書き込み動作例を説明する回路図である。
図４１Ａおよび図４１Ｂは、メモリストリングの書き込み動作例を説明する回路図である。
図４２Ａおよび図４２Ｂは、メモリストリングの書き込み動作例を説明する回路図である。
図４３Ａおよび図４３Ｂは、メモリストリングの書き込み動作例を説明する回路図である。
図４４Ａおよび図４４Ｂは、メモリストリングの読み出し動作例を説明するタイミングチャートである。
図４５Ａおよび図４５Ｂは、メモリストリングの読み出し動作例を説明する回路図である。
図４６Ａおよび図４６Ｂは、メモリストリングの読み出し動作例を説明する回路図である。
図４７Ａおよび図４７Ｂは、トランジスタのＩｄ−Ｖｇ特性を説明する図である。
図４８は、半導体装置の構成例を説明するブロック図である。
図４９Ａ乃至図４９Ｃは、半導体装置の構成例を説明する斜視図である。
図５０は、本発明の一態様に係る半導体装置を説明する断面図である。
図５１Ａ乃至図５１Ｅは、記憶装置の一例を説明するための図である。
図５２Ａ乃至図５２Ｇは、電子機器の一例を説明するための図である。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その説明の繰り返しは省略する。
また、図面等において示す各構成の、位置、大きさ、範囲などは、発明の理解を容易とするため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。例えば、実際の製造工程において、エッチングなどの処理によりレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするため図に反映しないことがある。
また、図面などにおいて、説明を理解しやすくするために、一部の構成要素の記載を省略する場合がある。
また、本明細書等において「電極」および「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」および「配線」の用語は、複数の「電極」および「配線」が一体となって形成されている場合なども含む。
また、本明細書等において、電気回路における「端子」とは、電流の入力または出力、電圧の入力または出力、もしくは、信号の受信または送信が行なわれる部位を言う。よって、配線または電極の一部が端子として機能する場合がある。
なお、本明細書等において「上」および「下」の用語は、構成要素の位置関係が直上または直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
また、ソースおよびドレインの機能は、異なる極性のトランジスタを採用する場合、または回路動作において電流の方向が変化する場合など、動作条件などによって互いに入れ替わるため、いずれがソースまたはドレインであるかを限定することが困難である。このため、本明細書においては、ソースおよびドレインの用語は、入れ替えて用いることができるものとする。
また、本明細書等において、「電気的に接続」には、直接接続している場合と、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。よって、「電気的に接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在しているだけの場合もある。
また、本明細書などにおいて、「平行」とは、例えば、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」および「直交」とは、例えば、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
なお、本明細書などにおいて、計数値および計量値に関して、または、計数値もしくは計量値に換算可能な物、方法、および事象などに関して、「同一」、「同じ」、「等しい」または「均一」などと言う場合は、明示されている場合を除き、プラスマイナス２０％の誤差を含むものとする。
また、本明細書等において、「隣接」および「近接」の用語は、構成要素が直接接していることを限定するものではない。例えば、「絶縁層Ａに隣接する電極Ｂ」の表現であれば、絶縁層Ａと電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂの間に他の構成要素を含むものを除外しない。
また、電圧は、ある電位と、基準の電位（例えば接地電位またはソース電位）との電位差のことを示す場合が多い。よって、電圧と電位は互いに言い換えることが可能な場合が多い。本明細書などでは、特段の明示が無いかぎり、電圧と電位を言い換えることができるものとする。
なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する。よって、「半導体」を「絶縁体」に置き換えて用いることも可能である。この場合、「半導体」と「絶縁体」の境界は曖昧であり、両者の厳密な区別は難しい。したがって、本明細書に記載の「半導体」と「絶縁体」は、互いに読み換えることができる場合がある。
また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」としての特性を有する。よって、「半導体」を「導電体」に置き換えて用いることも可能である。この場合、「半導体」と「導電体」の境界は曖昧であり、両者の厳密な区別は難しい。したがって、本明細書に記載の「半導体」と「導電体」は、互いに読み換えることができる場合がある。
なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、工程順または積層順など、なんらかの順番または順位を示すものではない。また、本明細書等において序数詞が付されていない用語であっても、構成要素の混同を避けるため、特許請求の範囲において序数詞が付される場合がある。また、本明細書等において序数詞が付されている用語であっても、特許請求の範囲において異なる序数詞が付される場合がある。また、本明細書等において序数詞が付されている用語であっても、特許請求の範囲などにおいて序数詞を省略する場合がある。
なお、本明細書等において、トランジスタの「オン状態」とは、トランジスタのソースとドレインが電気的に短絡しているとみなせる状態（「導通状態」ともいう。）をいう。また、トランジスタの「オフ状態」とは、トランジスタのソースとドレインが電気的に遮断しているとみなせる状態（「非導通状態」ともいう。）をいう。
また、本明細書等において、「オン電流」とは、トランジスタがオン状態の時にソースとドレイン間に流れる電流をいう場合がある。また、「オフ電流」とは、トランジスタがオフ状態である時にソースとドレイン間に流れる電流をいう場合がある。
また、本明細書等において、高電源電位ＶＤＤ（以下、単に「ＶＤＤ」、「Ｈ電位」、または「Ｈ」ともいう）とは、低電源電位ＶＳＳ（以下、単に「ＶＳＳ」、「Ｌ電位」、または「Ｌ」ともいう）よりも高い電位の電源電位を示す。また、ＶＳＳとは、ＶＤＤよりも低い電位の電源電位を示す。また、接地電位（以下、単に「ＧＮＤ」、または「ＧＮＤ電位」ともいう）をＶＤＤまたはＶＳＳとして用いることもできる。例えばＶＤＤが接地電位の場合には、ＶＳＳは接地電位より低い電位であり、ＶＳＳが接地電位の場合には、ＶＤＤは接地電位より高い電位である。
また、本明細書等に示すトランジスタは、明示されている場合を除き、エンハンスメント型（ノーマリーオフ型）のｎチャネル型電界効果トランジスタとする。よって、そのしきい値電圧（「Ｖｔｈ」ともいう。）は、０Ｖより大きいものとする。また、明示されている場合を除き、「トランジスタのゲートにＨ電位を供給する。」とは、「トランジスタをオン状態にする。」と同義の場合がある。また、明示されている場合を除き、「トランジスタのゲートにＬ電位を供給する。」とは、「トランジスタをオフ状態にする。」と同義の場合がある。
また、本明細書等において、ゲートとは、ゲート電極およびゲート配線の一部または全部のことをいう。ゲート配線とは、少なくとも一つのトランジスタのゲート電極と、別の電極または別の配線とを電気的に接続させるための配線のことをいう。
また、本明細書等において、ソースとは、ソース領域、ソース電極、およびソース配線の一部または全部のことをいう。ソース領域とは、半導体層のうち、抵抗率が一定値以下の領域のことをいう。ソース電極とは、ソース領域に接続される部分の導電層のことをいう。ソース配線とは、少なくとも一つのトランジスタのソース電極と、別の電極または別の配線とを電気的に接続させるための配線のことをいう。
また、本明細書等において、ドレインとは、ドレイン領域、ドレイン電極、及びドレイン配線の一部または全部のことをいう。ドレイン領域とは、半導体層のうち、抵抗率が一定値以下の領域のことをいう。ドレイン電極とは、ドレイン領域に接続される部分の導電層のことをいう。ドレイン配線とは、少なくとも一つのトランジスタのドレイン電極と、別の電極または別の配線とを電気的に接続させるための配線のことをいう。
また、図面などにおいて、配線、電極または導電体などの電位をわかりやすくするため、配線、電極または導電体などに隣接してＨ電位を示す“Ｈ”、またはＬ電位を示す“Ｌ”を付記する場合がある。また、電位変化が生じた配線、電極または導電体などには、“Ｈ”または“Ｌ”を囲み文字で付記する場合がある。また、トランジスタがオフ状態である場合、当該トランジスタに重ねて“×”記号を付記する場合がある。
また、一般に、「容量」は、２つの電極が絶縁体（誘電体）を介して向かい合う構成を有する。本明細書等において、「容量素子」とは、前述の「容量」である場合が含まれる。すなわち、本明細書等において、「容量素子」とは、２つの電極が絶縁体を介して向かい合う構成を有したもの、２本の配線が絶縁体を介して向かい合う構成を有したもの、または、２本の配線が絶縁体を介して配置されたもの、である場合が含まれる。
また、本明細書等において、複数の要素に同じ符号を用いる場合、特にそれらを区別する必要があるときは、符号に、「ａ」、「Ａ」、「＿１」、「＿２」、「［ｍ，ｎ］」等、識別用の符号を付して記載する場合がある。例えば、２つある配線ＧＬの一方を、配線ＧＬａと記載し、他方を配線ＧＬｂと記載する場合がある。
（実施の形態１）
図１に、本発明の一態様に係る記憶装置１００の斜視図を示す。記憶装置１００は、三次元積層構造を有する記憶装置である。図２は、図１に一点鎖線で示した部位Ａ１−Ａ２の断面図である。なお、図１などにおいて、Ｘ方向、Ｙ方向、およびＺ方向を示す矢印を付す場合がある。Ｘ方向、Ｙ方向、およびＺ方向は、それぞれが互いに直交する方向である。本明細書などでは、後述する基体１２１の上面に対して垂直な方向をＺ方向とする。
また、本明細書などでは、Ｘ方向、Ｙ方向、またはＺ方向の１つを「第１方向」または「第１の方向」と呼ぶ場合がある。また、他の１つを「第２方向」または「第２の方向」と呼ぶ場合がある。また、残りの１つを「第３方向」または「第３の方向」と呼ぶ場合がある。
図２は、Ｘ−Ｚ平面の断面を示している。なお、前述した通り、説明をわかりやすくするため図１および図２などでは、構成要素の一部を省略している場合がある。
＜記憶装置の構成例＞
本発明の一態様に係る記憶装置１００は、メモリセルアレイ１１０を有する（図１参照。）。メモリセルアレイ１１０は複数のメモリストリング１２０を有する。メモリストリング１２０はＺ方向に延在し、ＸＹ平面上でマトリクス状に配置されている。図３に、メモリストリング１２０の断面構成例を示す。
メモリストリング１２０はＺ方向に連なる複数の記憶素子ＭＣ（「メモリセル」ともいう。）を備える。換言すると、メモリストリング１２０は直列に接続された複数の記憶素子ＭＣを備える。図３では、記憶素子ＭＣが５つ直列に接続する場合を示しているが、メモリストリング１２０が備える記憶素子ＭＣの数は５に限定されるものではない。メモリストリング１２０が備える記憶素子ＭＣの数をｎとすると、ｎは２以上の整数であればよい。
図３では、５つの記憶素子ＭＣを記憶素子ＭＣ＿１乃至記憶素子ＭＣ＿５と示している。なお、記憶素子ＭＣ＿１乃至記憶素子ＭＣ＿５に共通の事柄を説明する場合は単に「記憶素子ＭＣ」と示す。導電体ＷＷＬ、導電体ＲＷＬ、および絶縁体１２３などの他の構成要素も同様である。
メモリストリング１２０は、記憶素子ＭＣ＿１と電気的に接続するトランジスタＳＴｒ１と、記憶素子ＭＣ＿５と電気的に接続するトランジスタＳＴｒ２と、を有する。
また、記憶装置１００は、基体１２１の上方に、複数の導電体ＷＷＬと、複数の導電体ＲＷＬと、導電体ＳＧと、を有する。複数の導電体ＷＷＬ、複数の導電体ＲＷＬ、および導電体ＳＧは、Ｘ方向に延在する（図１および図２参照。）。また、導電体ＷＷＬ、導電体ＲＷＬ、および導電体ＳＧは、メモリセルアレイ１１０と重なる領域を有する。導電体ＷＷＬ、導電体ＲＷＬ、および導電体ＳＧは、メモリセルアレイ１１０の外側で、階段状に積層している。
導電体ＳＧは、複数の導電体ＷＷＬおよび複数の導電体ＲＷＬよりも下層に設けられている。図３では、基体１２１上に層１２２が設けられ、層１２２の上に絶縁体１２３＿１が設けられ、絶縁体１２３＿１の上に導電体ＳＧが設けられている。また、導電体ＷＷＬと導電体ＲＷＬは、絶縁体１２３を介して交互に積層して設けられている。例えば、図３では、導電体ＳＧ上に絶縁体１２３＿２が設けられ、絶縁体１２３＿２上に導電体ＲＷＬ＿１が設けられ、導電体ＲＷＬ＿１上に絶縁体１２３＿３が設けられ、絶縁体１２３＿３上に導電体ＷＷＬ＿１が設けられ、導電体ＷＷＬ＿１上に絶縁体１２３＿４が設けられている。なお、詳細は後述するが、層１２２はゲッタリング層として機能する。
メモリストリング１２０は、構造体１６０を有する。構造体１６０は、導電体ＷＷＬ、導電体ＲＷＬ、導電体ＳＧ、および絶縁体１２３を貫くように設けられている。また、構造体１６０は層１２２と接する領域を有する。構造体１６０の断面構成例を図４に示す。なお、図４と図３は同じ部位の断面図である。図４では、導電体ＷＷＬ、導電体ＲＷＬ、導電体ＳＧ、絶縁体１２３、層１２２、および基体１２１などを破線で示している。
構造体１６０は、導電体１３０、絶縁体１２９、半導体１２７、絶縁体１２６、半導体１２５、絶縁体１２４、および複数の導電体１２８を含む柱状の構造を有する。図４では、Ｚ方向に延在するメモリストリング１２０の中心軸１６９を二点鎖線で示している。より具体的には、導電体１３０が中心軸１６９に沿って延在し、絶縁体１２９が導電体１３０の側面に隣接して設けられている。また、半導体１２７が絶縁体１２９に隣接して設けられ、絶縁体１２６が半導体１２７に隣接して設けられている。また、半導体１２５が絶縁体１２６に隣接して設けられ、絶縁体１２４が半導体１２５に隣接して設けられている。半導体１２５は層１２２と接する領域を有する。また、構造体１６０は、導電体ＲＷＬと構造体１６０の交差部において、絶縁体１２９と半導体１２７の間に導電体１２８が設けられている。
図３に一点鎖線で示した部位Ｂ１−Ｂ２をＺ方向から見た断面図を図５Ａに示す。図５Ａは、導電体ＷＷＬと構造体１６０の交差部の断面図である。当該交差部において、絶縁体１２９、半導体１２７、絶縁体１２６、半導体１２５、および絶縁体１２４のそれぞれが、導電体１３０の外側に同心状に設けられている。
図３に一点鎖線で示した部位Ｃ１−Ｃ２をＺ方向から見た断面図を図５Ｂに示す。図５Ｂは、導電体ＲＷＬと構造体１６０の交差部の断面図である。当該交差部において、絶縁体１２９、導電体１２８、半導体１２７、絶縁体１２６、半導体１２５、および絶縁体１２４のそれぞれが、導電体１３０の外側に同心状に設けられている。
図５Ａおよび図５Ｂでは、１つのメモリストリング１２０の断面（Ｘ−Ｙ断面）を図示しているが、図６Ａおよび図６Ｂでは、複数のメモリストリング１２０を設ける例を示している。複数のメモリストリング１２０は、Ｘ方向に並べて配置してもよいし、Ｙ方向に並べて配置してもよいし、マトリクス状に配置してもよい。
図３に二点鎖線で示した領域１０５の拡大図を図７Ａに示す。図７Ａは、記憶素子ＭＣの断面図に相当する。図７Ｂに、記憶素子ＭＣの斜視断面図を示す。なお、記憶素子ＭＣの構造を分かりやすくするため、図７Ｂでは絶縁体１２３の記載を省略している。
導電体ＷＷＬと構造体１６０の交差部がトランジスタＷＴｒとして機能する。また、導電体ＲＷＬと構造体１６０の交差部がトランジスタＲＴｒとして機能する。具体的には、導電体ＷＷＬがトランジスタＷＴｒのゲート電極として機能し、導電体１３０がトランジスタＷＴｒのバックゲート電極として機能する。また、半導体１２７の一部が、トランジスタＷＴｒのチャネルが形成される半導体層として機能する。トランジスタＷＴｒのチャネルが形成される半導体層は、絶縁体１２６、半導体１２５、および絶縁体１２４それぞれの一部を介してゲート電極（導電体ＷＷＬ）と重なる。なお、本実施の形態などでは、導電体ＷＷＬの一部がゲート電極として機能する例を示しているが、ゲート電極および導電体ＷＷＬをそれぞれ独立して設け、両者を電気的に接続してもよい。
導電体１２８はトランジスタＲＴｒのゲート電極として機能する。また、導電体ＲＷＬがトランジスタＲＴｒのバックゲート電極として機能する。半導体１２５の一部が、トランジスタＲＴｒのチャネルが形成される半導体層として機能する。トランジスタＲＴｒのチャネルが形成される半導体層は、絶縁体１２６の一部を介してゲート電極（導電体１２８）と重なる。また、トランジスタＲＴｒのチャネルが形成される半導体層は、絶縁体１２４の一部を介してバックゲート電極（導電体ＲＷＬ）と重なる。なお、本実施の形態などでは、導電体ＲＷＬの一部がバックゲート電極として機能する例を示しているが、バックゲート電極および導電体ＲＷＬをそれぞれ独立して設け、両者を電気的に接続してもよい。
また、メモリストリング１２０をＺ方向に沿って分割することで、単位面積当たりの記憶容量を増やすことができるため好ましい。メモリストリング１２０をＺ方向に沿って分割する場合、導電体ＷＷＬおよび導電体ＲＷＬも分割して構わない。
図８Ａは、導電体ＷＷＬ、およびメモリストリング１２０がＸ−Ｚ面に沿って設けられた絶縁体１５３により分割される様子を示しており、図８Ｂは、導電体ＲＷＬ、およびメモリストリング１２０がＸ−Ｚ面に沿って設けられた絶縁体１５３により分割される様子を示している。なお、図８Ａは、図５Ａに示した断面の変形例に相当する。図８Ｂは、図５Ｂに示した断面の変形例に相当する。図８などでは、分割された構成要素の符号の末尾にａまたはｂを付している。
図８Ａに示すように、導電体ＷＷＬ＿ａと導電体１３０＿ａが重なる領域がトランジスタＷＴｒ＿ａとして機能する。具体的には、導電体ＷＷＬ＿ａ、絶縁体１２４＿ａ、半導体１２５＿ａ、絶縁体１２６＿ａ、半導体１２７＿ａ、絶縁体１２９＿ａ、および導電体１３０＿ａが重なる領域がトランジスタＷＴｒ＿ａとして機能する。導電体ＷＷＬ＿ａがトランジスタＷＴｒ＿ａのゲート電極として機能し、導電体１３０＿ａがトランジスタＷＴｒ＿ａのバックゲート電極として機能する。また、半導体１２７＿ａの一部が、トランジスタＷＴｒ＿ａのチャネルが形成される半導体層として機能する。トランジスタＷＴｒ＿ａのチャネルが形成される半導体層は、絶縁体１２４＿ａの一部、半導体１２５＿ａの一部、絶縁体１２６＿ａの一部を介してゲート電極（導電体ＷＷＬ＿ａ）と重なる。
また、導電体ＷＷＬ＿ｂと導電体１３０＿ｂが重なる領域がトランジスタＷＴｒ＿ｂとして機能する。具体的には、導電体ＷＷＬ＿ｂ、絶縁体１２４＿ｂ、半導体１２５＿ｂ、絶縁体１２６＿ｂ、半導体１２７＿ｂ、絶縁体１２９＿ｂ、および導電体１３０＿ｂが重なる領域がトランジスタＷＴｒ＿ｂとして機能する。導電体ＷＷＬ＿ｂがトランジスタＷＴｒ＿ｂのゲート電極として機能し、導電体１３０＿ｂがトランジスタＷＴｒ＿ｂのバックゲート電極として機能する。また、半導体１２７＿ｂの一部が、トランジスタＷＴｒ＿ｂのチャネルが形成される半導体層として機能する。トランジスタＷＴｒ＿ｂのチャネルが形成される半導体層は、絶縁体１２４＿ｂの一部、半導体１２５＿ｂの一部、絶縁体１２６＿ｂの一部を介してゲート電極（導電体ＷＷＬ＿ａ）と重なる。
図８Ｂに示すように、導電体ＲＷＬ＿ａと導電体１３０＿ａが重なる領域がトランジスタＲＴｒ＿ａとして機能する。具体的には、ＲＷＬ＿ａ、絶縁体１２４＿ａ、半導体１２５＿ａ、絶縁体１２６＿ａ、半導体１２７＿ａ、導電体１２８＿ａ、絶縁体１２９＿ａ、および導電体１３０＿ａがトランジスタＲＴｒ＿ａとして機能する。導電体ＲＷＬ＿ａがトランジスタＲＴｒ＿ａのゲート電極として機能する。また、導電体１３０＿ａがトランジスタＲＴｒ＿ａのバックゲート電極として機能する。半導体１２５＿ａの一部が、トランジスタＲＴｒ＿ａのチャネルが形成される半導体層として機能する。トランジスタＲＴｒ＿ａのチャネルが形成される半導体層は、絶縁体１２４＿ａを介してゲート電極（導電体ＲＷＬ＿ａ）と重なる。トランジスタＲＴｒ＿ａのチャネルが形成される半導体層は、絶縁体１２６＿ａの一部、半導体１２７＿ａの一部、導電体１２８＿ａの一部、絶縁体１２９＿ａの一部を介してバックゲート電極（導電体１３０＿ａ）と重なる。
また、導電体ＲＷＬ＿ｂと導電体１３０＿ｂが重なる領域がトランジスタＲＴｒ＿ｂとして機能する。具体的には、ＲＷＬ＿ｂ、絶縁体１２４＿ｂ、半導体１２５＿ｂ、絶縁体１２６＿ｂ、半導体１２７＿ｂ、導電体１２８＿ｂ、絶縁体１２９＿ｂ、および導電体１３０＿ｂがトランジスタＲＴｒ＿ｂとして機能する。導電体ＲＷＬ＿ｂがトランジスタＲＴｒ＿ｂのゲート電極として機能する。また、導電体１３０＿ｂがトランジスタＲＴｒ＿ｂのバックゲート電極として機能する。半導体１２５＿ｂの一部が、トランジスタＲＴｒ＿ｂのチャネルが形成される半導体層として機能する。トランジスタＲＴｒ＿ｂのチャネルが形成される半導体層は、絶縁体１２４＿ｂを介してゲート電極（導電体ＲＷＬ＿ｂ）と重なる。トランジスタＲＴｒ＿ｂのチャネルが形成される半導体層は、絶縁体１２６＿ｂの一部、半導体１２７＿ｂの一部、導電体１２８＿ｂの一部、絶縁体１２９＿ｂの一部を介してバックゲート電極（導電体１３０＿ｂ）と重なる。
上記のように、導電体ＷＷＬ、導電体ＲＷＬ、およびメモリストリング１２０を分割することで、単位面積当たりの記憶容量を２倍に増やすことができる。なお、メモリストリング１２０の分割方法は上記に限らない。図８Ａおよび図８Ｂでは、メモリストリング１２０はＸ方向に延伸する絶縁体１５３により分割されるが、図９Ａおよび図９Ｂに示すように絶縁体１５３はＸ方向と異なる方向に延伸してもよい。また、図９Ｃ乃至図９Ｆに示すように、メモリストリング１２０を３以上に分割してもよい。図９Ｃおよび図９Ｄは、メモリストリング１２０を３分割した場合の一例を示しており、図９Ｅおよび図９Ｆは、メモリストリング１２０を４分割した場合の一例を示している。このようにして、単位面積当たりの記憶容量を増やすことができる。
図９Ａ乃至図９Ｆにおいて、絶縁体１５３は、導電体ＷＷＬ、および導電体ＲＷＬのＸ方向の導通を妨げないように配置することが好ましい。
ここで、バックゲートについて説明しておく。ゲートとバックゲートは、半導体層のチャネル形成領域を介して重なるように配置される。バックゲートはゲートと同様に機能させることができる。また、バックゲートの電位を変化させることで、トランジスタのしきい値電圧を変化させることができる。ゲートまたはバックゲートの一方を「第１ゲート」または「第１のゲート」と呼び、他方を「第２ゲート」または「第２のゲート」と呼ぶ場合がある。
ゲートとバックゲートは、導電層または抵抗率が小さい半導体層などで形成されるため、トランジスタの外部で生じる電場が、チャネルが形成される半導体層に作用しないようにする機能（特に静電気に対する静電遮蔽機能）を有する。すなわち、静電気などの外部の電場の影響によりトランジスタの電気的な特性が変動することを防止することができる。
また、バックゲートの電位を制御することで、トランジスタのしきい値電圧を制御することができる。バックゲートの電位は、ゲートと同じ電位にしてもよく、接地電位（ＧＮＤ電位）または任意の電位としてもよい。
トランジスタＷＴｒおよびトランジスタＲＴｒのチャネルが形成される半導体層は、単結晶半導体、多結晶半導体、微結晶半導体、または非晶質半導体などを、単体でまたは組み合わせて用いることができる。半導体材料としては、例えば、シリコンまたはゲルマニウムなどを用いることができる。また、シリコンゲルマニウム、炭化シリコン、ヒ化ガリウム、酸化物半導体、窒化物半導体などの化合物半導体を用いてもよい。トランジスタＳＴｒ１およびトランジスタＳＴｒ２も同様である。
なお、トランジスタに用いる半導体層は積層してもよい。半導体層を積層する場合は、それぞれ異なる結晶状態を有する半導体を用いてもよいし、それぞれ異なる半導体材料を用いてもよい。
トランジスタＲＴｒは、記憶装置１００が保持しているデータを読み出すときにオン状態となる。よって、トランジスタＲＴｒの半導体層として移動度の大きい半導体材料を用いることが好ましい。このような半導体として、例えば、特許文献２に開示されている触媒元素を用いて結晶性を向上させた半導体を用いることが好ましい。触媒元素を用いて結晶性を向上させた半導体は、結晶粒界が低減され、トランジスタの動作速度を高めることができる。また、トランジスタの特性ばらつきが低減されるため、半導体装置の動作が安定し、信頼性を高めることができる。また、トランジスタの特性ばらつきが低減されるため、１つのメモリストリングに設ける記憶素子ＭＣの数を増やすことができる。よって、単位面積当たりの記憶容量を増やすことができる。よって、半導体装置の占有面積を低減できる。
本実施の形態などでは、トランジスタＲＴｒの半導体層に、触媒元素としてニッケル（Ｎｉ）を用いて結晶性を高めた（結晶粒界を低減した）シリコンを用いる。作製方法については、追って説明する。
トランジスタＷＴｒは、記憶装置１００にデータを書き込み、また、書き込まれたデータを保持するためのトランジスタである。トランジスタＷＴｒは、データの書き込み動作時はオン状態になるが、主にオフ状態で用いられる。よって、トランジスタＲＴｒはオフ電流が少ないトランジスタであることが好ましい。オフ電流が少ないトランジスタに用いる半導体材料として、金属酸化物の一種である酸化物半導体を用いることが好ましい。
酸化物半導体はバンドギャップが２ｅＶ以上であるため、チャネルが形成される半導体層に酸化物半導体を用いたトランジスタ（「ＯＳトランジスタ」ともいう。）は、オフ電流が著しく少ない。トランジスタＷＴｒにＯＳトランジスタを用いると、記憶素子ＭＣに書き込まれたデータを長期間保持することができる。記憶素子ＭＣを構成するトランジスタにＯＳトランジスタを用いた場合、記憶素子ＭＣを「ＯＳメモリ」と呼ぶことができる。また、当該記憶素子ＭＣを含むメモリストリング１２０も「ＯＳメモリ」と呼ぶことができる。また、記憶装置１００も「ＯＳメモリ」と呼ぶことができる。また、ＯＳメモリは記憶装置の一種である。よって、記憶素子ＭＣ、およびメモリストリング１２０も記憶装置の一種である。
ＯＳメモリは、電力の供給を停止しても、１年以上、さらには１０年以上の期間で書き込まれたデータを保持することができる。よって、ＯＳメモリを不揮発性メモリと見なすこともできる。
また、ＯＳメモリは書き込まれたデータ（電荷量）が長期間変化しにくいため、ＯＳメモリは２値（１ビット）に限らず、多値（マルチビット）またはアナログ値の情報を保持可能である。
また、ＯＳメモリはトランジスタを介してノードに電荷を書き込む方式であるため、従来のフラッシュメモリで必要であった高電圧が不要であり、高速な書き込み動作も実現できる。また、フラッシュメモリで行われるデータ書き換え前の消去動作が、ＯＳメモリでは不要である。また、フローティングゲートまたは電荷捕獲層への電荷注入および引き抜きも行われないため、ＯＳメモリは実質的に無制限回のデータの書き込みおよび読み出しが可能である。ＯＳメモリは、従来のフラッシュメモリと比較して劣化が少なく、高い信頼性が得られる。
また、ＯＳメモリは磁気抵抗メモリ（ＭＲＡＭ）あるいは抵抗変化型メモリ（ＲｅＲＡＭ）などのように原子レベルでの構造変化を伴わない。よって、ＯＳメモリは、磁気抵抗メモリおよび抵抗変化型メモリよりも書き換え耐性に優れている。
また、ＯＳトランジスタは高温環境下でもオフ電流がほとんど増加しない。具体的には室温以上２００℃以下の環境温度下でもオフ電流がほとんど増加しない。また、高温環境下でもオン電流が低下しにくい。ＯＳメモリを含む記憶装置は、高温環境下においても動作が安定し、高い信頼性が得られる。また、ＯＳトランジスタは、ソースとドレイン間の絶縁耐圧が高い。半導体装置を構成するトランジスタにＯＳトランジスタを用いることで、高温環境下においても動作が安定し、信頼性の良好な半導体装置が実現できる。
本実施の形態などでは、トランジスタＷＴｒの半導体層に用いる酸化物半導体としてＩＧＺＯ（Ｉｎと、Ｇａと、Ｚｎと、を含む金属酸化物）を用いる。トランジスタＷＴｒに用いる酸化物半導体としては、ＣＡＡＣ−ＯＳ、ｎｃ−ＯＳ、ａ−ｌｉｋｅ　ＯＳなどの、様々な結晶性の酸化物半導体を用いることができる。酸化物半導体については、追って詳細に説明する。
データの書き込みおよび保持を行なうトランジスタＷＴｒは、オフ状態をより確実に実現するため、エンハンスメント型（ノーマリーオフ型）のトランジスタであることが好ましい。データの読み出しを行なうトランジスタＲＴｒは、より高速な動作を実現するため、しきい値電圧が小さいデプレッション型（ノーマリーオン型）のトランジスタであることが好ましい。よって、トランジスタＲＴｒのしきい値電圧は、トランジスタＷＴｒのしきい値電圧よりも小さいことが好ましい。
なお、目的または用途などに応じて、半導体１２５と半導体１２７は、同じ材料を有していてもよいし、異なる材料を有していてもよい。例えば、半導体１２５および半導体１２７は、それぞれ酸化物半導体でもよい。また、半導体１２５および半導体１２７は、それぞれ触媒元素を用いて結晶粒界が低減された半導体でもよい。また、半導体１２５を酸化物半導体とし、半導体１２７を、触媒元素を用いて結晶粒界が低減された半導体としてもよい。
トランジスタＳＴｒ１およびトランジスタＳＴｒ２には、ＯＳトランジスタを用いてもよいし、ＯＳトランジスタよりも高速動作可能なＳｉトランジスタ（チャネルが形成される半導体層にシリコンを用いたトランジスタ）を用いてもよい。
なお、図５Ａは、トランジスタＷＴｒの中心または中心付近のＸ−Ｙ平面に相当し、図５Ｂは、トランジスタＲＴｒの中心または中心付近のＸ−Ｙ平面に相当する。図５Ａおよび図５Ｂにおいて、Ｚ方向から見た導電体１３０の断面形状が円形である場合、絶縁体１２９は導電体１３０の外側に同心円状に設けられ、半導体１２７は絶縁体１２９の外側に同心円状に設けられ、絶縁体１２６は半導体１２７の外側に同心円状に設けられ、半導体１２５は絶縁体１２６の外側に同心円状に設けられ、絶縁体１２４は半導体１２５の外側に同心円状に設けられている。また、導電体１２８は、絶縁体１２９と半導体１２７の間に同心円状に設けられている。
また、導電体１３０の断面形状は円形に限らない。図１０Ａに示すように、導電体１３０の断面形状は矩形でもよい。また、図１０Ｂに示すように、導電体１３０の断面形状は三角形でもよい。よって、Ｚ方向から見た構造体１６０の断面形状も円形に限らない。
〔半導体装置の構成材料〕
続いて、記憶装置１００に用いることができる構成材料について説明する。
［基板］
記憶装置１００は基板上に設けることができる。基板としては、例えば、絶縁体基板、半導体基板、または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムを材料とした半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
［絶縁体］
絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
なお、本明細書等において、「酸化窒化物」とは、窒素よりも酸素の含有量が多い材料を指す。例えば、「酸化窒化シリコン」とは、窒素よりも酸素の含有量が多いシリコン材料を示す。また、本明細書等において、「窒化酸化物」とは、酸素よりも窒素の含有量が多い材料を指し、「窒化酸化アルミニウム」とは、酸素よりも窒素の含有量が多いアルミニウム材料を示す。
例えば、トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体に、ｈｉｇｈ−ｋ材料を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化が可能となる。一方、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
また、比誘電率の高い絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物、またはシリコンおよびハフニウムを有する窒化物などがある。
また、比誘電率が低い絶縁体としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などがある。
また、ＯＳトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム、またはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどの金属酸化物、窒化アルミニウム、窒化酸化シリコン、窒化シリコンなどの金属窒化物を用いることができる。
また、半導体１２５および／または半導体１２７に酸化物半導体を用いる場合、ゲート絶縁体として機能する絶縁体は、加熱により脱離する酸素を含む領域を有する絶縁体であることが好ましい。例えば、加熱により脱離する酸素を含む領域を有する酸化シリコンまたは酸化窒化シリコンを半導体１２５および／または半導体１２７と接する構造とすることで、半導体１２５および／または半導体１２７が有する酸素欠損を補償することができる。
［導電体］
導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
また、導電体として、ｐ型不純物またはｎ型不純物が添加されて電気伝導度が高められた半導体を用いることができる。また、例えば導電体としてシリコンを用いる場合は、チタン、コバルト、またはニッケルなどを含むシリサイドを用いてもよい。
また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
なお、トランジスタのチャネル形成領域に金属酸化物の一種である酸化物半導体を用いる場合において、ゲート電極として機能する導電体には、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
特に、ゲート電極として機能する導電体として、チャネルが形成される酸化物半導体に含まれる金属元素と、酸素と、を含む導電性材料を用いることが好ましい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される酸化物半導体に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
［酸化物半導体］
酸化物半導体は、インジウムまたは亜鉛の少なくとも一方を含むことが好ましい。特に、インジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、錫などが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルトなどから選ばれた一種、または複数種が含まれていてもよい。
ここでは、酸化物半導体が、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウム、及び錫の中から選ばれる一または複数とする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルトなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
〔結晶構造の分類〕
まず、酸化物半導体における、結晶構造の分類について、図１１Ａを用いて説明を行う。図１１Ａは、酸化物半導体、代表的にはＩＧＺＯの結晶構造の分類を説明する図である。
図１１Ａに示すように、酸化物半導体は、大きく分けて「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌｌｉｎｅ（結晶性）」と、「Ｃｒｙｓｔａｌ（結晶）」と、に分類される。また、「Ａｍｏｒｐｈｏｕｓ」の中には、ｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓが含まれる。また、「Ｃｒｙｓｔａｌｌｉｎｅ」の中には、ＣＡＡＣ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）、及びＣＡＣ（ｃｌｏｕｄ−ａｌｉｇｎｅｄ　ｃｏｍｐｏｓｉｔｅ）が含まれる。なお、「Ｃｒｙｓｔａｌｌｉｎｅ」の分類には、ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ、ｐｏｌｙ　ｃｒｙｓｔａｌ、及びｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓは除かれる。また、「Ｃｒｙｓｔａｌ」の中には、ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ、及びｐｏｌｙ　ｃｒｙｓｔａｌが含まれる。
なお、図１１Ａに示す太枠内の構造は、「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌ（結晶）」との間の中間状態であり、新しい境界領域（Ｎｅｗ　ｃｒｙｓｔａｌｌｉｎｅ　ｐｈａｓｅ）に属する構造である。すなわち、当該構造は、「Ｃｒｙｓｔａｌ（結晶）」またはエネルギー的に不安定な「Ａｍｏｒｐｈｏｕｓ（無定形）」とは全く異なる構造と言い換えることができる。
なお、膜または基板の結晶構造は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）スペクトルを用いて評価することができる。ここで、「Ｃｒｙｓｔａｌｌｉｎｅ」に分類されるＣＡＡＣ−ＩＧＺＯ膜のＧＩＸＤ（Ｇｒａｚｉｎｇ−Ｉｎｃｉｄｅｎｃｅ　ＸＲＤ）測定で得られるＸＲＤスペクトルを図１１Ｂに示す。なお、ＧＩＸＤ法は、薄膜法またはＳｅｅｍａｎｎ−Ｂｏｈｌｉｎ法ともいう。以降、図１１Ｂに示すＧＩＸＤ測定で得られるＸＲＤスペクトルを、単にＸＲＤスペクトルと記す。なお、図１１Ｂに示すＣＡＡＣ−ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、図１１Ｂに示すＣＡＡＣ−ＩＧＺＯ膜の厚さは、５００ｎｍである。
図１１Ｂに示すように、ＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルでは、明確な結晶性を示すピークが検出される。具体的には、ＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルでは、２θ＝３１°近傍に、ｃ軸配向を示すピークが検出される。なお、図１１Ｂに示すように、２θ＝３１°近傍のピークは、ピーク強度が検出された角度を軸に左右非対称である。
また、膜または基板の結晶構造は、極微電子線回折法（ＮＢＥＤ：Ｎａｎｏ　Ｂｅａｍ　Ｅｌｅｃｔｒｏｎ　Ｄｉｆｆｒａｃｔｉｏｎ）によって観察される回折パターン（極微電子線回折パターンともいう。）にて評価することができる。ＣＡＡＣ−ＩＧＺＯ膜の回折パターンを、図１１Ｃに示す。図１１Ｃは、電子線を基板に対して平行に入射するＮＢＥＤによって観察される回折パターンである。なお、図１１Ｃに示すＣＡＡＣ−ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、極微電子線回折法では、プローブ径を１ｎｍとして電子線回折が行われる。
図１１Ｃに示すように、ＣＡＡＣ−ＩＧＺＯ膜の回折パターンでは、ｃ軸配向を示す複数のスポットが観察される。
［酸化物半導体の構造］
なお、酸化物半導体は、結晶構造に着目した場合、図１１Ａとは異なる分類となる場合がある。例えば、酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、上述のＣＡＡＣ−ＯＳ、及びｎｃ−ＯＳがある。また、非単結晶酸化物半導体には、多結晶酸化物半導体、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体、などが含まれる。
続いて、上述のＣＡＡＣ−ＯＳ、ｎｃ−ＯＳ、及びａ−ｌｉｋｅ　ＯＳの詳細について、説明を行う。
［ＣＡＡＣ−ＯＳ］
ＣＡＡＣ−ＯＳは、複数の結晶領域を有し、当該複数の結晶領域はｃ軸が特定の方向に配向している酸化物半導体である。なお、特定の方向とは、ＣＡＡＣ−ＯＳ膜の厚さ方向、ＣＡＡＣ−ＯＳ膜の被形成面の法線方向、またはＣＡＡＣ−ＯＳ膜の表面の法線方向である。また、結晶領域とは、原子配列に周期性を有する領域である。なお、原子配列を格子配列とみなすと、結晶領域とは、格子配列の揃った領域でもある。さらに、ＣＡＡＣ−ＯＳは、ａ−ｂ面方向において複数の結晶領域が連結する領域を有し、当該領域は歪みを有する場合がある。なお、歪みとは、複数の結晶領域が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。つまり、ＣＡＡＣ−ＯＳは、ｃ軸配向し、ａ−ｂ面方向には明らかな配向をしていない酸化物半導体である。
なお、上記複数の結晶領域のそれぞれは、１つまたは複数の微小な結晶（最大径が１０ｎｍ未満である結晶）で構成される。結晶領域が１つの微小な結晶で構成されている場合、当該結晶領域の最大径は１０ｎｍ未満となる。また、結晶領域が多数の微小な結晶で構成されている場合、当該結晶領域の大きさは、数十ｎｍ程度となる場合がある。
また、Ｉｎ−Ｍ−Ｚｎ酸化物において、ＣＡＡＣ−ＯＳは、インジウム（Ｉｎ）、及び酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛（Ｚｎ）、及び酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能である。よって、（Ｍ，Ｚｎ）層にはインジウムが含まれる場合がある。また、Ｉｎ層には元素Ｍが含まれる場合がある。なお、Ｉｎ層にはＺｎが含まれる場合もある。当該層状構造は、例えば、高分解能ＴＥＭ像において、格子像として観察される。
ＣＡＡＣ−ＯＳ膜に対し、例えば、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ−ｏｆ−ｐｌａｎｅ　ＸＲＤ測定では、ｃ軸配向を示すピークが２θ＝３１°またはその近傍に検出される。なお、ｃ軸配向を示すピークの位置（２θの値）は、ＣＡＡＣ−ＯＳを構成する金属元素の種類、組成などにより変動する場合がある。
また、例えば、ＣＡＡＣ−ＯＳ膜の電子線回折パターンにおいて、複数の輝点（スポット）が観測される。なお、あるスポットと別のスポットとは、試料を透過した入射電子線のスポット（ダイレクトスポットともいう。）を対称中心として、点対称の位置に観測される。
上記特定の方向から結晶領域を観察した場合、当該結晶領域内の格子配列は、六方格子を基本とするが、単位格子は正六角形とは限らず、非正六角形である場合がある。また、上記歪みにおいて、五角形、七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリー）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないこと、および金属原子が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
なお、明確な結晶粒界が確認される結晶構造は、いわゆる多結晶（ｐｏｌｙｃｒｙｓｔａｌ）と呼ばれる。結晶粒界は、再結合中心となり、キャリアが捕獲されトランジスタのオン電流の低下、電界効果移動度の低下などを引き起こす可能性が高い。よって、明確な結晶粒界が確認されないＣＡＡＣ−ＯＳは、トランジスタの半導体層に好適な結晶構造を有する結晶性の酸化物の一つである。なお、ＣＡＡＣ−ＯＳを構成するには、Ｚｎを有する構成が好ましい。例えば、Ｉｎ−Ｚｎ酸化物、及びＩｎ−Ｇａ−Ｚｎ酸化物は、Ｉｎ酸化物よりも結晶粒界の発生を抑制できるため好適である。
ＣＡＡＣ−ＯＳは、結晶性が高く、明確な結晶粒界が確認されない酸化物半導体である。よって、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入または欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物および欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ−ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ−ＯＳを用いると、製造工程の自由度を広げることが可能となる。
［ｎｃ−ＯＳ］
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。別言すると、ｎｃ−ＯＳは、微小な結晶を有する。なお、当該微小な結晶の大きさは、例えば、１ｎｍ以上１０ｎｍ以下、特に１ｎｍ以上３ｎｍ以下であることから、当該微小な結晶をナノ結晶ともいう。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳまたは非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ−ｏｆ−ｐｌａｎｅ　ＸＲＤ測定では、結晶性を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、ナノ結晶よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、ナノ結晶の大きさと近いかナノ結晶より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、ダイレクトスポットを中心とするリング状の領域内に複数のスポットが観測される電子線回折パターンが取得される場合がある。
［ａ−ｌｉｋｅ　ＯＳ］
ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ　ＯＳは、鬆又は低密度領域を有する。即ち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、結晶性が低い。また、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、膜中の水素濃度が高い。
［酸化物半導体の構成］
次に、上述のＣＡＣ−ＯＳの詳細について、説明を行う。なお、ＣＡＣ−ＯＳは材料構成に関する。
［ＣＡＣ−ＯＳ］
ＣＡＣ−ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つまたは複数の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
さらに、ＣＡＣ−ＯＳとは、第１の領域と、第２の領域と、に材料が分離することでモザイク状となり、当該第１の領域が、膜中に分布した構成（以下、クラウド状ともいう。）である。つまり、ＣＡＣ−ＯＳは、当該第１の領域と、当該第２の領域とが、混合している構成を有する複合金属酸化物である。
ここで、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳを構成する金属元素に対するＩｎ、Ｇａ、およびＺｎの原子数比のそれぞれを、［Ｉｎ］、［Ｇａ］、および［Ｚｎ］と表記する。例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳにおいて、第１の領域は、［Ｉｎ］が、ＣＡＣ−ＯＳ膜の組成における［Ｉｎ］よりも大きい領域である。また、第２の領域は、［Ｇａ］が、ＣＡＣ−ＯＳ膜の組成における［Ｇａ］よりも大きい領域である。または、例えば、第１の領域は、［Ｉｎ］が、第２の領域における［Ｉｎ］よりも大きく、且つ、［Ｇａ］が、第２の領域における［Ｇａ］よりも小さい領域である。また、第２の領域は、［Ｇａ］が、第１の領域における［Ｇａ］よりも大きく、且つ、［Ｉｎ］が、第１の領域における［Ｉｎ］よりも小さい領域である。
具体的には、上記第１の領域は、インジウム酸化物、インジウム亜鉛酸化物などが主成分である領域である。また、上記第２の領域は、ガリウム酸化物、ガリウム亜鉛酸化物などが主成分である領域である。つまり、上記第１の領域を、Ｉｎを主成分とする領域と言い換えることができる。また、上記第２の領域を、Ｇａを主成分とする領域と言い換えることができる。
なお、上記第１の領域と、上記第２の領域とは、明確な境界が観察できない場合がある。
例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ−ｒａｙ　ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、Ｉｎを主成分とする領域（第１の領域）と、Ｇａを主成分とする領域（第２の領域）とが、偏在し、混合している構造を有することが確認できる。
ＣＡＣ−ＯＳをトランジスタに用いる場合、第１の領域に起因する導電性と、第２の領域に起因する絶縁性とが、相補的に作用することにより、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳに付与することができる。つまり、ＣＡＣ−ＯＳとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。導電性の機能と絶縁性の機能とを分離させることで、双方の機能を最大限に高めることができる。よって、ＣＡＣ−ＯＳをトランジスタに用いることで、高いオン電流（Ｉｏｎ）、高い電界効果移動度（μ）、および良好なスイッチング動作を実現することができる。
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ＣＡＣ−ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
〔酸化物半導体を有するトランジスタ〕
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
トランジスタのチャネル形成領域には、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のチャネル形成領域のキャリア濃度は、１×１０１８ｃｍ−３以下であることが好ましく、１×１０１７ｃｍ−３未満であることがより好ましく、１×１０１６ｃｍ−３未満であることがさらに好ましく、１×１０１３ｃｍ−３未満であることがさらに好ましく、１×１０１２ｃｍ−３未満であることがさらに好ましい。なお、酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。なお、キャリア濃度の低い酸化物半導体を、高純度真性又は実質的に高純度真性な酸化物半導体と呼ぶ場合がある。また、高純度真性又は実質的に高純度真性であることをｉ型または実質的にｉ型と呼ぶ場合がある。
また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
〔不純物〕
ここで、酸化物半導体中における各不純物の影響について説明する。
酸化物半導体において、第１４族元素の一つであるシリコンまたは炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体のチャネル形成領域におけるシリコンおよび炭素の濃度と、酸化物半導体のチャネル形成領域との界面近傍のシリコンおよび炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、ＳＩＭＳにより得られる酸化物半導体のチャネル形成領域中のアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。または、酸化物半導体において、窒素が含まれると、トラップ準位が形成される場合がある。この結果、トランジスタの電気特性が不安定となる場合がある。このため、ＳＩＭＳにより得られる酸化物半導体のチャネル形成領域中の窒素濃度を、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体のチャネル形成領域における中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体のチャネル形成領域において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満にする。
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
〔その他の半導体材料〕
半導体１２５および半導体１２７に用いることができる半導体材料は、上述の酸化物半導体に限られない。半導体１２５および半導体１２７として、バンドギャップを有する半導体材料（ゼロギャップ半導体ではない半導体材料）を用いてもよい。例えば、シリコンなどの単体元素の半導体、ヒ化ガリウムなどの化合物半導体、半導体として機能する層状物質（原子層物質、２次元材料などともいう。）などを半導体材料に用いてもよい。特に、半導体として機能する層状物質を半導体材料に用いると好適である。
本明細書等において、層状物質とは、層状の結晶構造を有する材料群の総称である。層状の結晶構造は、共有結合またはイオン結合によって形成される層が、ファンデルワールス力のような、共有結合またはイオン結合よりも弱い結合を介して積層している構造である。層状物質は、単位層内における電気伝導性が高く、つまり、２次元電気伝導性が高い。半導体として機能し、かつ、２次元電気伝導性の高い材料をチャネル形成領域に用いることで、オン電流の大きいトランジスタを提供することができる。
層状物質として、グラフェン、シリセン、カルコゲン化物などがある。カルコゲン化物は、カルコゲンを含む化合物である。また、カルコゲンは、第１６族に属する元素の総称であり、酸素、硫黄、セレン、テルル、ポロニウム、リバモリウムが含まれる。また、カルコゲン化物として、遷移金属カルコゲナイド、１３族カルコゲナイドなどが挙げられる。
半導体１２５および半導体１２７として、例えば、半導体として機能する遷移金属カルコゲナイドを用いることが好ましい。半導体１２５および半導体１２７として適用可能な遷移金属カルコゲナイドとして、具体的には、硫化モリブデン（代表的にはＭｏＳ２）、セレン化モリブデン（代表的にはＭｏＳｅ２）、モリブデンテルル（代表的にはＭｏＴｅ２）、硫化タングステン（代表的にはＷＳ２）、セレン化タングステン（代表的にはＷＳｅ２）、タングステンテルル（代表的にはＷＴｅ２）、硫化ハフニウム（代表的にはＨｆＳ２）、セレン化ハフニウム（代表的にはＨｆＳｅ２）、硫化ジルコニウム（代表的にはＺｒＳ２）、セレン化ジルコニウム（代表的にはＺｒＳｅ２）などが挙げられる。
＜記憶装置の作製方法例＞
次に、本発明に係る記憶装置の作製方法例を図１２乃至図３４を参照して説明する。なお、図１２乃至図３４の各図において、図中のＡは、Ｚ方向から見た上面図であり、図中のＢは、ＡにＡ１−Ａ２の一点鎖線で示す部位の断面図である。また、図１２乃至図３４の各図において、図中のＣは、ＡにＡ３−Ａ４の一点鎖線で示す部位の断面図である。また、図２５Ｄは、図２５Ｂにおいて、一点鎖線で囲まれた部分を拡大した断面図である。なお、本作製方法では、記憶素子ＭＣを２つ（「２段」ともいう。）有する１つのメモリストリング１２０を例示するが、本実施の形態はこれに限らない。メモリストリング１２０は、３段以上の記憶素子ＭＣを有していてもよい。例えば、メモリストリング１２０は、３２段以上、好ましくは６４段以上、より好ましくは１２８段以上、さらに好ましくは２５６段以上の記憶素子ＭＣを有してもよい。
まず、絶縁表面を有する基体１２１上に層１２２を形成し、層１２２の周囲に、絶縁体１３２を形成する（図１２Ａ乃至図１２Ｃ参照。）。
まず導電膜を形成し、リソグラフィー法を用いて該導電膜を加工し、層１２２を形成する。次に、層１２２を覆うように基体１２１上に絶縁膜を形成する。次に該絶縁膜に対して平坦化処理を行うことが好ましい。該平坦化処理では、層１２２の表面が露出するまで、該絶縁膜を研磨することが好ましい。上記方法により、絶縁体１３２を形成することができる、ただし、層１２２、および絶縁体１３２の形成方法はこれに限らない。基体１２１上に絶縁体１３２を形成し、絶縁体１３２の不要な部分を除去することで、溝および開口を形成し、該溝および該開口部に層１２２を埋め込むように形成してもよい。このような導電体の形成方法をダマシン法（シングルダマシン法、デュアルダマシン法）と呼ぶ場合がある。上記方法により、図１２Ａ乃至図１２Ｃに示す層１２２と絶縁体１３２の構造を得ることができる。
層１２２および絶縁体１３２の形成は、スパッタリング法、ＣＶＤ法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法またはＡＬＤ法などを用いて行うことができる。
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ　ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ　ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ　ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）法に分けることができる。
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
また、ＡＬＤ法も、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。また、ＡＬＤ法も、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送および圧力調整に掛かる時間の分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
なお、リソグラフィー法では、まず、フォトマスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体または絶縁体などを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ　Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームまたはイオンビームを用いてもよい。なお、電子ビームまたはイオンビームを用いる場合には、フォトマスクは不要となる。なお、レジストマスクの除去には、アッシングなどのドライエッチング処理を行う、ウェットエッチング処理を行う、ドライエッチング処理後にウェットエッチング処理を行う、またはウェットエッチング処理後にドライエッチング処理を行うことができる。
また、レジストマスクの代わりに絶縁体または導電体からなるハードマスクを用いてもよい。ハードマスクを用いる場合、導電膜上にハードマスク材料となる絶縁膜または導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成することができる。
該加工はドライエッチング法またはウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。
ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電源を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なった高周波電源を印加する構成でもよい。または平行平板型電極それぞれに同じ周波数の高周波電源を印加する構成でもよい。または平行平板型電極それぞれに周波数の異なる高周波電源を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置などを用いることができる。
導電膜のエッチングにハードマスクを用いる場合、当該エッチング処理は、ハードマスクの形成に用いたレジストマスクを除去してから行っても良いし、レジストマスクを残したまま行っても良い。後者の場合、エッチング中にレジストマスクが消失することがある。上記導電膜のエッチング後にハードマスクをエッチングにより除去しても良い。一方、ハードマスクの材料が後工程に影響が無い、あるいは後工程で利用できる場合、必ずしもハードマスクを除去する必要は無い。
層１２２として、例えば、スパッタリング法で形成した、金属元素を含む導電膜を用いることができる。また、当該導電膜はＣＶＤ法を用いて形成することもできる。層１２２は、半導体であってもよい。例えば、後述する触媒元素を用いた結晶性向上処理（「触媒結晶化」ともいう。）に関係するゲッタリング処理を行う場合は、層１２２として結晶欠陥の多い導電膜を用いることが好ましい。なお、層１２２を「ゲッタリング層」と呼ぶこともできる。
また、後述するゲッタリング処理をより効果的に行う場合は、層１２２に不純物元素が含まれることが好ましい。不純物元素としては、例えば、リン（Ｐ）、ヒ素（Ａｓ）、窒素（Ｎ）、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）などの１５族元素を用いればよい。１５族元素に加えて１３族元素（代表的には、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）など）を用いてもよい。層１２２に含まれる不純物の濃度は１×１０１９ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下にすればよい。なお、ゲッタリング処理のための、層１２２への不純物元素の添加は必須ではない。また、層１２２に含まれる不純物元素としては、１８族元素（代表的には、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）など）を用いてもよい。層１２２に含まれる不純物元素として、１５族元素、１３族元素、および１８族元素を組み合わせて用いてもよい。
本実施の形態では、層１２２として、リンを含む非晶質シリコンを用いる。例えば、非晶質シリコン膜を形成後、プラズマドーピング法またはイオン注入法などで非晶質シリコン膜にリンを導入すればよい。また、層１２２をＣＶＤ法などで成膜する場合、材料ガスに不純物元素を含むガスを混入させてもよい。
絶縁体１３２の表面は、必要に応じて、平坦化処理が行われていることが好ましい。平坦化処理には、化学機械研磨（ＣＭＰ）法またはリフロー法を用いることができる。
層１２２、および絶縁体１３２上に絶縁膜１２３Ａ、導電膜１３４Ａ、および導電膜１３６Ａを交互に積層する。本実施の形態では、絶縁体１３２上に絶縁膜１２３Ａを形成し、絶縁膜１２３Ａ上に導電膜１３４Ａを形成し、導電膜１３４Ａ上に絶縁膜１２３Ａを形成し、絶縁膜１２３Ａ上に導電膜１３６Ａを形成する例を示す（図１２Ａ乃至図１２Ｃ参照。）。導電膜１３４Ａ、導電膜１３６Ａ、および絶縁膜１２３Ａの形成には、ＣＶＤ法を用いることができる。また、スパッタリング法を用いてもよい。
導電膜１３４Ａ、および導電膜１３６Ａとして、前述した導電体を用いることができる。導電膜１３６Ａは、後工程において、層１２２、および導電膜１３４Ａに対して選択的にエッチングを行う必要があるため、層１２２、および導電膜１３４Ａと異なる材料であることが好ましい。一方、層１２２、および導電膜１３４Ａは、それぞれ同じ材料でもよいし、異なる材料でもよい。層１２２、導電膜１３４Ａ、および導電膜１３６Ａは、異なる結晶性を有する導電体であってもよい。
絶縁体１３２、および絶縁膜１２３Ａとして、前述した絶縁体を用いることができる。例えば、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などを用いることができる。
また、本実施の形態では、絶縁膜１２３Ａを６層、導電膜１３４Ａを３層、および導電膜１３６Ａを２層形成する例を示したが、積層数は、これに限らない。求められる半導体装置の性能に応じて、それぞれ形成することができる。ここで、導電膜１３４Ａの積層数をｍ（ｍは２以上の整数）とすると、絶縁膜１２３Ａの積層数は、２×ｍ、導電膜１３６Ａの積層数は、ｍ−１となる。例えば、ｍは、３３以上、好ましくは６５以上、より好ましくは１２９以上、さらに好ましくは、２５７以上とすることができる。
次に、絶縁膜１２３Ａ上にマスクを形成し（図示せず）、絶縁膜１２３Ａ、導電膜１３４Ａ、および導電膜１３６Ａを、リソグラフィー法を用いて加工し、層１２２を露出するように第１の開口１４１を形成する（図１３Ａ乃至図１３Ｃ参照。）。
次に、導電膜１３６Ａに対して等方性エッチングを行い、第１の開口１４１内の導電膜１３６Ａの側面を、絶縁膜１２３Ａおよび導電膜１３４Ａの側面よりも後退させる（図１４Ａ乃至図１４Ｃ参照。）。この処理により、Ｚ方向に垂直な方向において導電膜１３６Ａと重なる第１の開口１４１の径は、Ｚ方向に垂直な方向において絶縁膜１２３Ａと重なる第１の開口１４１の径および導電膜１３４Ａと重なる第１の開口１４１の径より大きくなる。よって、第１の開口１４１の側面に凹凸が形成される。このような加工には、ガス、ラジカル、プラズマなどを用いたドライエッチングによる等方性エッチングまたは液体を用いたウェットエッチングによる等方性エッチングを用いることができる。ウェットエッチングに用いる液体をエッチャントと呼ぶことがある。ドライエッチングを用いて等方性エッチングを行う場合、塩素、臭素、およびフッ素の少なくとも一を含むガス、ラジカル、プラズマなどを用いることができる。等方性エッチングは、第１の開口１４１の形成に用いたマスクを除去せずに行うことが好ましい。
次に、絶縁膜１２３Ａ上、および第１の開口１４１内部に、絶縁膜１２４Ａを形成する（図１５Ａ乃至図１５Ｃ参照。）。なお、図示しないが、絶縁膜１２４Ａは、積層構造を有していてもよい。絶縁膜１２４Ａは、ＣＶＤ法またはＡＬＤ法を用いて形成することができる。特に、ＡＬＤ法を用いることで、アスペクト比の大きい溝または開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ＡＬＤ法と、ＣＶＤ法を組み合わせて絶縁膜１２４Ａを形成してもよい。絶縁膜１２４Ａが積層構造を有する場合、各絶縁膜は、同じ成膜装置で形成されてもよいし、異なる成膜装置で形成されてもよい。
上記の方法で形成された絶縁膜１２４Ａは、被覆性が良く、第１の開口１４１側面の凹凸形状に対しても絶縁膜１２４Ａを形成することができる。すなわち、絶縁膜１２３Ａ、導電膜１３４Ａ、および導電膜１３６Ａの側面だけでなく、絶縁膜１２３Ａの上面の一部、および下面の一部とも接するように絶縁膜１２４Ａを形成することができる。
次に、第１の開口１４１底部に形成された絶縁膜１２４Ａを除去し、絶縁体１２４を得る。絶縁膜１２４Ａの除去には、異方性エッチングを用いることが好ましい。このとき、絶縁膜１２３Ａ上の絶縁膜１２４Ａも除去されるため、絶縁体１２４は、第１の開口１４１の側壁のみに設けられる（図１６Ａ乃至図１６Ｃ参照。）。第１の開口１４１底部の絶縁膜１２４Ａを除去することで、再び層１２２が露出する。
次に、第１の開口内部に、半導体膜１２５Ａ、および絶縁膜１２６Ａを形成する（図１７Ａ乃至図１７Ｃ参照。）。
半導体膜１２５Ａ、および絶縁膜１２６Ａは、ＣＶＤ法またはＡＬＤ法を用いて形成することができる。特に、ＡＬＤ法を用いることで、アスペクト比の大きい溝または開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ＡＬＤ法と、ＣＶＤ法を組み合わせて半導体膜１２５Ａ、および絶縁膜１２６Ａを形成してもよい。また、形成する膜ごとに、異なる成膜方法または異なる成膜装置を用いてもよい。
本実施の形態では、半導体膜１２５Ａとして非晶質シリコンを形成し、絶縁膜１２６Ａとして酸化窒化シリコンを形成する。
次に、絶縁膜１２６Ａが第１の開口１４１と重なる領域、および、その近傍を残して、絶縁膜１２６Ａの一部を除去する（図１８Ａ乃至図１８Ｃ参照。）。本実施の形態では、Ｚ方向から見て、第１の開口１４１と重なる領域と、後にトランジスタＳＴｒ２として機能する領域と重なる部位が残るように絶縁膜１２６Ａの一部を除去する。絶縁膜１２６Ａが除去された領域では、半導体膜１２５Ａが露出する。当該領域を、「触媒元素添加領域」ともいう。
続いて、半導体膜１２５Ａおよび絶縁膜１２６Ａ上に触媒元素を含む触媒層１８５を形成する（図１９Ａ乃至図１９Ｃ参照。）。触媒層１８５は、スパッタリング法、ＣＶＤ法、ＡＬＤ法などを用いて形成してもよいし、触媒元素を含む溶液をスピンコート法などで塗布する塗布法で形成してもよい。触媒層１８５は、例えば、触媒元素を含むシリサイドであってもよい。
触媒元素としては、ニッケル（Ｎｉ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、ゲルマニウム（Ｇｅ）などの金属元素から選ばれた元素を用いればよい。
本実施の形態では、触媒元素としてニッケルを用いる。なお、触媒層１８５を塗布法で形成する場合は、臭化ニッケル、酢酸ニッケル、蓚酸ニッケル、炭酸ニッケル、塩化ニッケル、沃化ニッケル、硝酸ニッケル、または硫酸ニッケル等のニッケル塩を溶質とし、水、アルコール、酸、アンモニアを溶媒とする溶液を用いることができる。または、ニッケル元素を溶質とし、ベンゼン、トルエン、キシレン、四塩化炭素、クロロホルム、エーテルから選ばれた溶媒とする溶液を用いることができる。あるいは、ニッケルが完全に溶解していなくとも、ニッケルが媒質中に分散したエマルジョンの如き材料を用いてもよい。
次に、触触媒元素を含む触媒層１８５から半導体膜１２５Ａに触媒元素を拡散させるため、４５０以上６５０℃以下、４時間以上２４時間以下の条件で加熱処理を行う。なお、当該加熱処理に先立ち、４５０℃、１時間程度の水素出し処理を行なってもよい。水素出し処理を行うことにより、半導体膜１２５Ａ中の水素濃度が低減される。加熱処理により水素濃度を低減することで、シリサイドが形成されやすくなる。
触媒元素と接しているシリコンは触媒元素と結合してシリサイドを形成する。触媒元素は非晶質状態などの欠陥が多い部位と結合しやすい。このため、シリサイドに含まれる触媒元素は非晶質状態のシリコンと反応して新たなシリサイドを形成する。このようにして、シリサイドが移動しながら結晶化が進行する。これは、触媒元素とシリコンの原子間距離が単結晶シリコンの原子間距離に非常に近いためであり、Ｎｉ−Ｓｉ間距離が単結晶Ｓｉ−Ｓｉ間距離と最も近く、０．６％ほど短い。触媒元素を用いて結晶化を行うことで、結晶粒径が大きくなり、半導体内の欠陥が低減される。
図２０および図２１に触媒元素添加領域から半導体膜１２５Ａへシリサイド１８８が移動する様子を示す。図２０は加熱処理の初期の様子を示している。まず、触媒元素添加領域に接する半導体膜１２５Ａにシリサイドが形成される。絶縁膜１２６Ａがマスクとして機能するため絶縁膜１２６Ａと重なる領域の半導体膜１２５Ａには、触媒元素が添加されない。加熱処理が進むにつれ、シリサイド１８８は触媒元素添加領域から離れる方向に移動する。半導体膜１２５Ａにおいて、触媒結晶化が行われた部位（触媒元素により結晶性が高められた部位）を半導体膜１２５Ａｃと示す。非晶質半導体の半導体膜１２５Ａは、シリサイド１８８が通過することにより結晶性半導体に変化する。
図２１は加熱処理の中期の様子を示している。加熱処理が進むにつれて、シリサイド１８８は層１２２に向かって移動する。本実施の形態では、層１２２として、リンを含む非晶質シリコンを用いるため、加熱処理期間中にシリサイド１８８が層１２２に到達すると、層１２２の結晶性も促進される。
最終的に、シリサイド１８８に含まれる触媒元素は層１２２に含まれる（ゲッタリング処理）。層１２２に１５族元素または１３族元素などの不純物元素を含有させることで、層１２２に移動した触媒元素の再拡散を低減できる。
半導体膜１２５Ａｃに残存する触媒元素濃度は５×１０１７ａｔｏｍｓ／ｃｍ３以下が好ましい。層１２２に１５族元素などの不純物元素を含有させた場合、触媒元素を用いた半導体膜１２５Ａの加熱処理終了後に、さらに高い温度で加熱処理を行うことで、半導体膜１２５Ａｃに残留した触媒元素を層１２２に移動させる（吸い取らせる）ことができる。層１２２に不純物元素を含有させることで、ゲッタリング処理の効果を高めることができる。
次に、触媒層１８５を除去し（図２２Ａ乃至図２２Ｃ参照。）、第１の開口１４１の内部に、半導体膜１２７Ａおよび導電膜１２８Ａを形成する（図２３Ａ乃至図２３Ｃ参照。）。
半導体膜１２７Ａおよび導電膜１２８Ａは、ＣＶＤ法またはＡＬＤ法を用いて形成することができる。特に、ＡＬＤ法を用いることで、アスペクト比の大きい溝または開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ＡＬＤ法と、ＣＶＤ法を組み合わせて、半導体膜１２７Ａおよび導電膜１２８Ａの各膜を形成してもよい。また、形成する膜ごとに、異なる成膜方法または異なる成膜装置を用いてもよい。
導電膜１２８Ａは、少なくとも、絶縁体１２４、半導体膜１２５Ａｃ、絶縁膜１２６Ａ、および半導体膜１２７Ａを介して、第１の開口１４１側面の凹部（Ｚ方向と垂直な方向において、第１の開口１４１と導電膜１３６Ａの交差部）を充填するように形成されていればよく、必ずしも第１の開口内部全てを充填する必要は無い。導電膜１２８Ａは、ＣＶＤ法またはＡＬＤ法を用いて形成することができる。特に、ＡＬＤ法を用いることで、アスペクト比の大きい溝または開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ＡＬＤ法と、ＣＶＤ法を組み合わせて導電膜１２８Ａを形成してもよい。
半導体膜１２７Ａは、酸化物半導体であることが好ましい。半導体膜１２７Ａに用いる酸化物半導体として、ＣＡＡＣ−ＯＳ、ｎｃ−ＯＳ、ａ−ｌｉｋｅ　ＯＳなどの酸化物半導体を用いることができる。
次に、導電膜１２８Ａを加工して、導電体１２８を形成する（図２４Ａ乃至図２４Ｃ参照。）。導電膜１２８Ａの加工には、等方性エッチング、または異方性エッチングを用いることができる。導電膜１２８Ａの形成において、導電膜１２８Ａが第１の開口１４１側面の凹部を充填するが、第１の開口１４１が完全に充填されていない場合（図２３参照）は、導電膜１２８Ａの加工には、等方性エッチングを用いることが好ましい。一方、第１の開口１４１を完全に充填するように導電膜１２８Ａが形成されている場合は、異方性エッチングを用いることが好ましい。上記のような加工により、第１の開口１４１側面の凹部に、導電体１２８を形成することができる。
次に、半導体膜１２７Ａ、および導電体１２８の内側に、絶縁膜１２９Ａを形成する。続いて、導電体１２８をマスクとして、半導体膜１２７Ａの一部を高抵抗化し、高抵抗領域（Ｉ型領域）を形成する（図２５Ａ乃至図２５Ｄ参照。）。高抵抗領域の形成方法として、絶縁膜１２９Ａを介して半導体膜１２７Ａにマイクロ波１４４を照射し、半導体膜１２７Ａに含まれる水素を除去する方法がある。マイクロ波１４４の照射を、酸素を含む雰囲気で行うと、半導体膜１２７Ａに酸素が供給されるため好ましい。本実施の形態では、酸素、およびアルゴンを含む雰囲気下において、半導体膜１２７Ａの一部に、絶縁膜１２９Ａを介してマイクロ波１４４を照射し、半導体膜１２７Ａの一部である領域１４６を高抵抗化する（図２５Ｄ参照）。
ここで、加熱処理を行ってもよい。加熱処理は、窒素を含む雰囲気で、２００℃以上５００℃以下、このましくは、３００℃以上４００℃以下で行うことが好ましい。加熱処理を行う雰囲気は、上記に限らず、窒素、酸素、およびアルゴンの少なくとも一を含む雰囲気で行えばよい。また、加熱処理は、減圧雰囲気で行われてもよいし、大気圧雰囲気で行われてもよい。
加熱処理により、導電体１２８と接する半導体膜１２７Ａが低抵抗化し、領域１４８に低抵抗領域（Ｎ型領域）を形成することができる。半導体膜１２７Ａと、導電体１２８が接する状態で、加熱処理を行うことで、導電体１２８と半導体膜１２７Ａの界面には、導電体１２８が有する金属元素と、半導体膜１２７Ａの成分とを含む金属化合物層が形成される場合がある。該金属化合物層が形成されることで、導電体１２８と接する領域において、半導体膜１２７Ａの抵抗が低減するため好ましい。また、半導体膜１２７Ａに含まれる酸素を、導電体１２８が吸収する場合がある。半導体膜１２７Ａと、導電体１２８が接する状態で、加熱処理を行うことで、半導体膜１２７Ａは、より低抵抗化する。該加熱処理は、マイクロ波処理前に行ってもよい。加熱処理により低抵抗化した領域１４８は、導電体１２８に覆われているため、マイクロ波１４４の影響を受けず、マイクロ波処理後も低い抵抗値を維持できる。
上記マイクロ波処理、および加熱処理後の領域１４６のキャリア濃度は、１×１０１８／ｃｍ３未満、好ましくは、１×１０１７／ｃｍ３以下、より好ましくは、１×１０１６／ｃｍ３以下であることが好ましい。また、領域１４８のキャリア濃度は、１×１０１８／ｃｍ３以上、好ましくは、１×１０１９／ｃｍ３以上、より好ましくは、１×１０２０／ｃｍ３以上であることが好ましい。
次に、導電膜１３０Ａを形成する（図２６Ａ乃至図２６Ｃ参照。）。導電膜１３０Ａは、ＣＶＤ法またはＡＬＤ法を用いて形成することができる。特に、ＡＬＤ法を用いることで、アスペクト比の大きい溝または開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ＡＬＤ法と、ＣＶＤ法を組み合わせて形成してもよい。
次に、加熱処理を行う。加熱処理は、窒素を含む雰囲気で、２００℃以上５００℃以下、このましくは、３００℃以上４００℃以下で行うことが好ましい。加熱処理を行う雰囲気は、上記に限らず、窒素、酸素、およびアルゴンの少なくとも一を含む雰囲気で行えばよい。また、加熱処理は、減圧雰囲気で行われてもよいし、大気圧雰囲気で行われてもよい。
次に、導電膜１３０Ａを、絶縁膜１２９Ａの表面が露出するまでＣＭＰ法等を用いて除去し、導電体１３０を得る（図２７Ａ乃至図２７Ｃ参照。）。なお、前述した加熱処理は、導電体１３０形成後に行ってもよい。
次に、半導体膜１２５Ａ、絶縁膜１２６Ａ、半導体膜１２７Ａ、および絶縁膜１２９Ａを加工し、半導体１２５、絶縁体１２６、酸化膜１２７Ｂ、および絶縁膜１２９Ｂを得る（図２８Ａ乃至図２８Ｃ参照。）。該加工はドライエッチング法またはウェットエッチング法を用いることができる。
次に、絶縁膜１２３Ａ、導電膜１３４Ａ、および導電膜１３６Ａを加工し、図２９Ｂに示すように、端部において階段状に重なる、絶縁体１２３Ｂ、導電体１３４Ｂ、および導電体１３６Ｂを形成する（図２９Ａ乃至図２９Ｃ参照。）。絶縁膜１２３Ａ、導電膜１３４Ａ、および導電膜１３６Ａの加工において、絶縁膜１２３Ａ、導電膜１３４Ａ、および導電膜１３６Ａのエッチングと、マスクのスリミングを交互に行うことで、階段状の端部を形成できる。
次に、絶縁体１５０を形成する（図２９参照。）。絶縁体１５０は、ＣＶＤ法を用いて形成することができる。絶縁体１５０は、ＣＭＰ法またはリフロー法を用いて、表面が平坦化処理されていることが好ましい。
次に、絶縁体１５０、絶縁体１２３Ｂ、導電体１３４Ｂ、および導電体１３６Ｂを加工し、絶縁体１２３、導電体１３４、および導電体１３６を形成する。（図３０Ａ乃至図３０Ｃ参照。）。
次に、絶縁体１２３、導電体１３４、および導電体１３６の形成時に除去された部分を埋めるように絶縁体１５２を形成する（図３０参照。）。絶縁体１５２は、ＣＶＤ法またはＡＬＤ法を用いて形成することができる。特に、ＡＬＤ法を用いることで、アスペクト比の大きい溝または開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ＡＬＤ法と、ＣＶＤ法を組み合わせて絶縁体１５２を形成してもよい。絶縁体１５２は、ＣＭＰ法またはリフロー法を用いて、平坦化処理されていることが好ましい。
次に、酸化膜１２７Ｂ、および絶縁膜１２９Ｂを、リソグラフィー法を用いて加工し、半導体１２７、および絶縁体１２９を得る（図３１Ａ乃至図３１Ｃ参照。）。該加工はドライエッチング法またはウェットエッチング法を用いることができる。この時、絶縁体１２６の一部が露出する。
次に、絶縁体１２６を介して半導体１２５の一部と重畳するように導電体１５４を形成する（図３２Ａ乃至図３２Ｃ参照。）。導電体１５４は、絶縁体１２６、絶縁体１５０、および絶縁体１５２上に導電膜を形成し、リソグラフィー法を用いて該導電膜を加工することで得られる。なお、図３２Ａにおいて、導電体１５４はＡ１−Ａ２の一点鎖線上に存在しないが、図３２Ｂでは、導電体１５４を破線で示している。後述する図３３および図３４でも導電体１５４を同様に示している。
次に、導電体１５４、絶縁体１２６、絶縁体１５０、および絶縁体１５２を覆うように絶縁体１５６を形成する（図３３Ａ乃至図３３Ｃ参照。）。絶縁体１５６は、ＣＶＤ法、ＡＬＤ法、スパッタリング法等を用いて形成することができる。
次に、絶縁体１５６、絶縁体１２６、絶縁体１２９、半導体１２７、および絶縁体１５０を、リソグラフィー法を用いて加工し、導電体１３４、導電体１３６、導電体１３０、導電体１５４、および半導体１２５を露出するように第２の開口を形成する。第２の開口は、階段状に形成された導電体１３４、および導電体１３６それぞれに対して形成する（図３３参照。）。
次に、第２の開口に埋め込むように、導電体１３４と電気的に接続する導電体１６１、導電体１３６と電気的に接続する導電体１６２、導電体１３０と電気的に接続する導電体１６３、導電体１５４と電気的に接続する導電体１６４、半導体１２５と電気的に接続する導電体１６５、半導体１２５と半導体１２７を電気的に接続する導電体１６６を形成する（図３４Ａ乃至図３４Ｃ参照。）。導電体１６１、導電体１６２、導電体１６３、導電体１６４、導電体１６５、および導電体１６６は、ＣＶＤ法またはＡＬＤ法を用いて形成することができる。特に、ＡＬＤ法を用いることで、アスペクト比の大きい溝または開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ＡＬＤ法と、ＣＶＤ法を組み合わせて上記導電体を形成してもよい。また、導電体１６１、導電体１６２、導電体１６３、導電体１６４、導電体１６５、および導電体１６６は、複数の層からなる積層構造を有していてもよい。導電体１６１、導電体１６２、導電体１６３、導電体１６４、導電体１６５、および導電体１６６は、絶縁体１５６上、および第２の開口内部に導電膜を形成し、ＣＭＰなどを用いて不要な導電膜を除去することで、形成することができる。
次に、導電体１６１と電気的に接続する導電体１７１、導電体１６２と電気的に接続する導電体１７２、導電体１６３と電気的に接続する導電体１７３、導電体１６４と電気的に接続する導電体１７４、および導電体１６５と電気的に接続する導電体１７５を形成する（図３４参照。）。導電体１７１、導電体１７２、導電体１７３、導電体１７４、および導電体１７５は、絶縁体１５６上に導電膜を形成し、リソグラフィー法を用いて加工することで形成できる。該加工はドライエッチング法またはウェットエッチング法を用いることができる。
導電体１７１、導電体１６１、および導電体１３４は、導電体ＳＧ、または導電体ＷＷＬとして機能する。導電体１７２、導電体１６２、および導電体１３６は導電体ＲＷＬとして機能する。導電体１７３、導電体１６３、および導電体１３０は、導電体ＢＧとして機能する。導電体１７４、導電体１６４、および導電体１５４は、導電体ＳＥＬとして機能する。導電体１７５、導電体１６５は、ＢＬとして機能する。以上の工程により、記憶装置を作製することができる。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態２）
本実施の形態では、記憶装置であるメモリストリング１２０の回路構成と動作について説明する。図３５にメモリストリング１２０の回路構成例を示す。
＜メモリストリングの回路構成例＞
図３５では、メモリストリング１２０に含まれる記憶素子ＭＣの数ｎが５の場合の回路構成例を示している。上記実施の形態で説明した通り、記憶素子ＭＣはトランジスタＷＴｒおよびトランジスタＲＴｒを有する。
なお、等価回路図などにおいて、トランジスタがＯＳトランジスタであることを明示するために、トランジスタの回路記号に「ＯＳ」を付記する場合がある。同様に、トランジスタがＳｉトランジスタ（チャネルが形成される半導体層にシリコンを用いたトランジスタ）であることを明示するために、トランジスタの回路記号に「Ｓｉ」を付記する場合がある。図３５では、トランジスタＷＴｒがＯＳトランジスタであり、トランジスタＲＴｒがＳｉトランジスタであることを示している。
図３６に記憶素子ＭＣの等価回路図を示す。図３６に示すように、トランジスタＷＴｒは、容量ＣｓとトランジスタＴｒに置き換えて表すことができる。トランジスタＴｒのゲートは、容量Ｃｓを介して導電体ＷＷＬと電気的に接続される。本実施の形態で例示する記憶素子ＭＣは、２つのトランジスタと１つの容量で構成される「２Ｔｒ１Ｃ型」のメモリセルである。
図３５では、記憶素子ＭＣ＿１に含まれるトランジスタＷＴｒをトランジスタＷＴｒ＿１と示し、記憶素子ＭＣ＿１に含まれるトランジスタＲＴｒをトランジスタＲＴｒ＿１と示している。よって、図３５に示すメモリストリング１２０は、トランジスタＷＴｒ＿１乃至トランジスタＷＴｒ＿５、およびトランジスタＲＴｒ＿１乃至トランジスタＲＴｒ＿５を有する。また、図３５に示すメモリストリング１２０は、トランジスタＳＴｒ１およびトランジスタＳＴｒ２を有する。メモリストリング１２０は、ＮＡＮＤ型の記憶装置である。
ＯＳメモリを含むＮＡＮＤ型の記憶装置を「ＯＳ　ＮＡＮＤ型」または「ＯＳ　ＮＡＮＤ型の記憶装置」ともいう。また、複数のＯＳメモリがＺ方向に積層された構成を有するＯＳ　ＮＡＮＤ型の記憶装置を「３Ｄ　ＯＳ　ＮＡＮＤ型」または「３Ｄ　ＯＳ　ＮＡＮＤ型の記憶装置」ともいう。
トランジスタＲＴｒ＿１のソースまたはドレインの一方は、トランジスタＳＴｒ１のソースまたはドレインの一方と電気的に接続され、他方はトランジスタＲＴｒ＿２のソースまたはドレインの一方と電気的に接続される。トランジスタＷＴｒ＿１のソースまたはドレインの一方はトランジスタＲＴｒ＿１のゲートと電気的に接続され、他方はトランジスタＷＴｒ＿２のソースまたはドレインの一方と電気的に接続される。トランジスタＲＴｒ＿１のバックゲートは導電体ＲＷＬ＿１と電気的に接続される。トランジスタＷＴｒ＿１のゲートは導電体ＷＷＬ＿１と電気的に接続される。また、トランジスタＷＴｒ＿１のバックゲートは導電体ＢＧと電気的に接続される。また、トランジスタＳＴｒ１のソースまたはドレインの他方は層１２２と電気的に接続され、ゲートは導電体ＳＧと電気的に接続される。
また、トランジスタＲＴｒ＿５のソースまたはドレインの一方は、トランジスタＲＴｒ＿４のソースまたはドレインの他方と電気的に接続され、他方はトランジスタＳＴｒ２のソースまたはドレインの一方と電気的に接続される。トランジスタＲＴｒ＿５のゲートは、トランジスタＷＴｒ＿５のソースまたはドレインの一方と電気的に接続される。トランジスタＷＴｒ＿５のソースまたはドレインの他方は、トランジスタＳＴｒ２のソースまたはドレインの一方と電気的に接続される。トランジスタＲＴｒ＿５のバックゲートは導電体ＲＷＬ＿５と電気的に接続される。トランジスタＷＴｒ＿５のゲートは導電体ＷＷＬ＿５と電気的に接続される。また、トランジスタＷＴｒ＿５のバックゲートは導電体ＢＧと電気的に接続される。また、トランジスタＳＴｒ２のソースまたはドレインの他方は導電体ＢＬと電気的に接続され、ゲートは導電体ＳＥＬと電気的に接続される。
メモリストリング１２０がｎ個の記憶素子ＭＣを備える場合、１番目とｎ番目の記憶素子ＭＣを除くｉ番目（ｉは１以上ｎ以下の整数）の記憶素子ＭＣ＿ｉにおいて、トランジスタＲＴｒ＿ｉのソースまたはドレインの一方は、トランジスタＲＴｒ＿ｉ−１のソースまたはドレインの他方と電気的に接続され、他方はトランジスタＲＴｒ＿ｉ＋１のソースまたはドレインの一方と電気的に接続される。トランジスタＲＴｒ＿ｉのゲートは、トランジスタＷＴｒ＿ｉのソースまたはドレインの一方と電気的に接続される。トランジスタＷＴｒ＿ｉのソースまたはドレインの他方は、トランジスタＷＴｒ＿ｉ＋１のソースまたはドレインの一方と電気的に接続される。トランジスタＲＴｒ＿ｉのバックゲートは導電体ＲＷＬ＿ｉと電気的に接続される。トランジスタＷＴｒ＿ｉのゲートは導電体ＷＷＬ＿ｉと電気的に接続される。また、トランジスタＷＴｒ＿ｉのバックゲートは導電体ＢＧと電気的に接続される。
また、トランジスタＲＴｒのゲートと、トランジスタＷＴｒのソースまたはドレインの一方が電気的に接続する節点をノードＮＤとする。すなわち、トランジスタＲＴｒ＿ｉのゲートと、トランジスタＷＴｒ＿ｉのソースまたはドレインの一方が電気的に接続する節点をノードＮＤ＿ｉとする。図３５では、記憶素子ＭＣ＿１に含まれるノードＮＤをノードＮＤ＿１と示している。
トランジスタＳＴｒ１およびトランジスタＳＴｒ２は、例えば、ＯＳトランジスタであってもよいし、Ｓｉトランジスタであってもよい。トランジスタＳＴｒ１およびトランジスタＳＴｒ２の一方がＯＳトランジスタで、他方がＳｉトランジスタであってもよい。
なお、図３７に示すように、目的または用途などによっては、トランジスタＷＴｒとしてＳｉトランジスタを用い、トランジスタＲＴｒとしてＯＳトランジスタを用いてもよい。また、図３７では、トランジスタＳＴｒ１およびトランジスタＳＴｒ２にＯＳトランジスタを用いる例を示している。
また、目的または用途などによっては、図３８に示すように、トランジスタＷＴｒにバックゲートを設けない構成としてもよい。また、図３８では、トランジスタＳＴｒ１およびトランジスタＳＴｒ２にＯＳトランジスタを用いる例を示している。
＜メモリストリングの動作例＞
続いて、図３５に示したメモリストリング１２０の動作例を説明する。
〔書き込み動作〕
本実施の形態では、記憶素子ＭＣ＿１および記憶素子ＭＣ＿３にＨ電位を書き込み、他の記憶素子ＭＣにＬ電位を書き込む場合の動作例を説明する。図３９は書き込み動作を説明するタイミングチャートである。図４０Ａ乃至図４３Ｂは書き込み動作を説明するための回路図である。なお、図４０Ａ乃至図４３Ｂにおいて記載の無い符号などは、図３５などを参酌すればよい。
初期状態として、記憶素子ＭＣ＿１乃至記憶素子ＭＣ＿５にＬ電位が書き込まれているものとする。また、導電体ＷＷＬ＿１乃至導電体ＷＷＬ＿５、導電体ＲＷＬ＿１乃至導電体ＲＷＬ＿５、導電体ＳＥＬ、導電体ＢＧ、導電体ＢＬ、導電体ＳＧ、および層１２２にＬ電位が供給されているものとする。なお、導電体ＢＧに供給する電位を調整することで、トランジスタＲＴｒの閾値を制御できる。トランジスタＲＴｒが所望のノーマリーオン型のトランジスタとなるよう、導電体ＢＧに供給する電位を適宜調整してもよい。
［期間Ｔ１］
期間Ｔ１において、導電体ＷＷＬ＿１乃至導電体ＷＷＬ＿５、導電体ＢＬ、および導電体ＳＥＬにＨ電位を供給する（図４０Ａ参照。）。すると、ノードＮＤ＿１乃至ノードＮＤ＿５の電位がＨ電位になる。
［期間Ｔ２］
期間Ｔ２において、導電体ＷＷＬ＿１にＬ電位を供給する（図４０Ｂ参照。）。すると、トランジスタＷＴｒ＿１がオフ状態になり、ノードＮＤ＿１に書き込まれた電荷が保持される。ここでは、Ｈ電位に相当する電荷が保持される。
［期間Ｔ３］
期間Ｔ３において、導電体ＢＬにＬ電位を供給する（図４０Ｂ参照。）。すると、ノードＮＤ＿２乃至ノードＮＤ＿５の電位がＬ電位になる。この場合、トランジスタＲＴｒ＿２乃至トランジスタＲＴｒ＿５のゲートもＬ電位になるが、トランジスタＲＴｒはノーマリーオン型のトランジスタであるため、トランジスタＲＴｒ＿２乃至トランジスタＲＴｒ＿５はオフ状態にならない。
［期間Ｔ４］
期間Ｔ４において、導電体ＷＷＬ＿２にＬ電位を供給する（図４１Ａ参照。）。すると、トランジスタＷＴｒ＿２がオフ状態になり、ノードＮＤ＿２に書き込まれた電荷が保持される。ここでは、Ｌ電位に相当する電荷が保持される。
［期間Ｔ５］
期間Ｔ５において、導電体ＢＬにＨ電位を供給する（図４１Ｂ参照。）。すると、ノード＿３乃至ノード＿５の電位がＨ電位になる。
［期間Ｔ６］
期間Ｔ６において、導電体ＷＷＬ＿３にＬ電位を供給する（図４２Ａ参照）。すると、トランジスタＷＴｒ＿３がオフ状態になり、ノードＮＤ＿３に書き込まれた電荷が保持される。ここでは、Ｈ電位に相当する電荷が保持される。
［期間Ｔ７］
期間Ｔ７において、導電体ＢＬにＬ電位を供給する（図４２Ｂ参照。）。すると、ノードＮＤ＿４およびノードＮＤ＿５の電位がＬ電位になる。
［期間Ｔ８］
期間Ｔ８において、導電体ＷＷＬ＿４にＬ電位を供給する（図４３Ａ参照。）。すると、トランジスタＷＴｒ＿４がオフ状態になり、ノードＮＤ＿４に書き込まれた電荷が保持される。ここでは、Ｌ電位に相当する電荷が保持される。
［期間Ｔ９］
期間Ｔ９において、導電体ＢＬをＬ電位のままとする。よって、ノードＮＤ＿５の電位もＬ電位のままである。
［期間Ｔ１０］
期間Ｔ１０において、導電体ＷＷＬ＿５にＬ電位を供給する（図４３Ｂ参照。）。すると、トランジスタＷＴｒ＿５がオフ状態になり、ノードＮＤ＿５に書き込まれた電荷が保持される。ここでは、Ｌ電位に相当する電荷が保持される。また、導電体ＳＥＬにＬ電位を供給する。
このようにして、記憶素子ＭＣに情報を書き込むことができる。
なお、複数の記憶素子ＭＣのうち、ｉ番目（ｉ＝１を除く）の記憶素子ＭＣに情報を書き込む場合は、ｉ−１番目までの記憶素子ＭＣに対する情報の書き込み動作を省略することができる。例えば、記憶素子ＭＣ＿４に情報を書き込みたい場合は、記憶素子ＭＣ＿１乃至記憶素子ＭＣ＿３に対する情報の書き込み動作を行わなくてもよい。言い換えると、本実施の形態に示した期間Ｔ１乃至期間Ｔ６までの書き込み動作を省略することができる。よって、記憶装置の書き込み動作に係る時間と、消費電力を低減できる。
〔読み出し動作〕
上記回路構成のメモリストリング１２０の読み出し動作例を説明する。初期状態として、記憶素子ＭＣ＿１および記憶素子ＭＣ＿３にＨ電位が保持され、記憶素子ＭＣ＿２、記憶素子ＭＣ＿４、および記憶素子ＭＣ＿５にＬ電位が保持されているものとする。また、導電体ＷＷＬ＿１乃至導電体ＷＷＬ＿５、導電体ＲＷＬ＿１乃至導電体ＲＷＬ＿５、導電体ＳＥＬ、導電体ＢＧ、導電体ＢＬ、導電体ＳＧ、および層１２２にＬ電位が供給されているものとする。図４４Ａおよび図４４Ｂは読み出し動作を説明するタイミングチャートである。図４５Ａ、図４５Ｂ、および図４６は読み出し動作を説明するための回路図である。なお、図４５Ａ、図４５Ｂ、および図４６において記載の無い符号などは、図３５などを参酌すればよい。
≪保持電位がＨ電位の場合≫
まず、Ｈ電位が保持されている記憶素子ＭＣ＿３の読み出し動作について説明する。
［期間Ｔ１１］
期間Ｔ１１において、導電体ＲＷＬ＿１乃至導電体ＲＷＬ＿５、および導電体ＳＥＬにＨ電位を供給する（図４５Ａ参照。）。すると、トランジスタＳＴｒ２がオン状態になり、トランジスタＲＴｒが備える半導体１２５と導電体ＢＬとが導通状態になる。この状態で、導電体ＢＬと半導体１２５にＨ電位をプリチャージし、両者をフローティング状態にする。
ここで、トランジスタのＩｄ−Ｖｇ特性について説明しておく。図４７Ａおよび図４７Ｂは、トランジスタのＩｄ−Ｖｇ特性を説明する図である。図４７Ａおよび図４７Ｂの横軸はゲート電圧（Ｖｇ）、縦軸はドレイン電流（Ｉｄ）を示している。図４７Ａはノーマリーオフ型トランジスタのＩｄ−Ｖｇ特性を示し、図４７Ｂはノーマリーオン型トランジスタのＩｄ−Ｖｇ特性を示している。
Ｈ電位はＬ電位よりも高い電位である。Ｌ電位を０Ｖとすると、Ｈ電位は正の電圧である。ノーマリーオフ型トランジスタでは、ＶｇがＬ電位（０Ｖ）の時のチャネル抵抗値（ソースとドレイン間の抵抗値）が極めて大きくＩｄがほとんど流れない。また、ＶｇがＨ電位になるとチャネル抵抗値が低下し、Ｉｄが増加する（図４７Ａ参照。）。
ノーマリーオン型トランジスタでは、ＶｇがＬ電位の時でもチャネル抵抗値が小さく、ノーマリーオフ型トランジスタと比較して多くのＩｄが流れる。また、ＶｇがＨ電位になるとチャネル抵抗値がさらに小さくなり、Ｉｄがさらに増加する（図４７Ｂ参照。）。
トランジスタＲＴｒはノーマリーオン型のトランジスタであるため、導電体ＲＷＬの電位がＬ電位のままでも半導体１２５へのプリチャージは可能である。しかしながら、導電体ＲＷＬにＨ電位を供給することで、トランジスタＲＴｒのチャネル抵抗値がさらに小さくなる。よって、プリチャージに必要な時間と消費電力を低減できる。
［期間Ｔ１２］
期間Ｔ１２において、導電体ＲＷＬ＿３にＬ電位を供給する（図４５Ｂ参照。）。ノードＮＤ＿３にはＨ電位が保持されている。このため、導電体ＲＷＬ＿３の電位がＬ電位になっても、トランジスタＲＴｒ＿３のチャネル抵抗値は、ノードＮＤ＿３にＬ電位が保持されている場合よりも小さい。
［期間Ｔ１３］
期間Ｔ１３において、導電体ＳＧにＨ電位を供給し、トランジスタＳＴｒ１をオン状態にする（図４６Ａ参照。）。すると、導電体ＢＬと層１２２が導通状態になる。この時、導電体ＲＷＬ＿１、導電体ＲＷＬ＿２、導電体ＲＷＬ＿４、および導電体ＲＷＬ＿５にＨ電位が供給されているため、トランジスタＲＴｒ＿１、トランジスタＲＴｒ＿２、トランジスタＲＴｒ＿４、およびトランジスタＲＴｒ＿５のチャネル抵抗値は、ノードＮＤの電位にかかわらず小さくなる。また、前述の通り、導電体ＲＷＬ＿３にはＬ電位が供給されているが、ノードＮＤ＿３にＨ電位が保持されているため、トランジスタＲＴｒ＿３のチャネル抵抗値は小さくなっている。このため、フローティング状態である導電体ＢＬの電位が、Ｈ電位からＬ電位へ急激に変化する（図４４Ａ参照）。
［期間Ｔ１４］
期間Ｔ１４において、導電体ＳＥＬ、導電体ＲＷＬ、および導電体ＳＧにＬ電位を供給する（図４６Ｂ参照。）。
≪保持電位がＬ電位の場合≫
次に、Ｌ電位が保持されている記憶素子ＭＣ＿２の読み出し動作について説明する。記憶素子ＭＣ＿２に保持されている情報（電位）を読み出す場合は、期間Ｔ１２において、導電体ＲＷＬ＿２の電位をＬ電位にする（図４４Ｂ参照。）。この時、ノードＮＤ＿２にはＬ電位が保持されているため、トランジスタＲＴｒ＿２のチャネル抵抗値はノードＮＤ＿２にＨ電位が保持されている場合よりも大きい。
続いて、期間Ｔ１３において導電体ＳＧにＨ電位を供給し、導電体ＢＬと層１２２を導通状態にする。この時、トランジスタＲＴｒ＿２のチャネル抵抗値が大きいため、導電体ＢＬの電位は、Ｈ電位からＬ電位へ向かって緩やかに変化する。
このように、期間Ｔ１３において、読み出したい記憶素子ＭＣに対応する導電体ＲＷＬの電位をＬ電位にして導電体ＢＬの電位変化を検出することで、当該記憶素子ＭＣに保持されている情報を知ることができる。
また、書き込み動作以外の期間では、導電体ＢＧにＬ電位よりも低い電位（「ＬＬ電位」ともいう。）を供給することが好ましい。導電体ＢＧにＬＬ電位を供給することで、トランジスタＷＴｒをより確実にオフ状態にすることができる。よって、ノードＮＤに書き込まれた情報をより長期間保持することができる。
また、書き込み動作時は導電体ＢＧにＬ電位よりも高い電位を供給してもよい。例えば、書き込み動作時に導電体ＢＧにＨ電位を供給してもよい。書き込み動作時は導電体ＢＧにＨ電位を供給することで、半導体１２７の抵抗値が小さくなり、書き込み速度を高めることができる。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態３）
本実施の形態では、記憶装置１００を含む半導体装置２００の構成例について説明する。
図４８に、本発明の一態様である半導体装置２００の構成例を示すブロック図を示す。図４８に示す半導体装置２００は、駆動回路２１０と、メモリアレイ２２０と、を有する。メモリアレイ２２０は、１以上の記憶装置１００を有する。図４８では、メモリアレイ２２０がマトリクス状に配置された複数の記憶装置１００を有する例を示している。
駆動回路２１０は、ＰＳＷ２４１（パワースイッチ）、ＰＳＷ２４２、および周辺回路２１５を有する。周辺回路２１５は、周辺回路２１１（Ｒｏｗ　Ｄｅｃｏｄｅｒ）、コントロール回路２１２（Ｃｏｎｔｒｏｌ　Ｃｉｒｃｕｉｔ）、および電圧生成回路２２８を有する。なお、半導体装置２００は、メモリアレイ２２０、ＰＳＷ２４１、２４２、周辺回路２１１、コントロール回路２１２、電圧生成回路２２８などの様々な機能を有する素子または回路などを有する。そのため、半導体装置２００をシステム、またはサブシステムと呼称してもよい。
半導体装置２００において、各回路、各信号および各電圧は、必要に応じて、適宜取捨することができる。あるいは、他の回路または他の信号を追加してもよい。信号ＢＷ、信号ＣＥ、信号ＧＷ、信号ＣＬＫ、信号ＷＡＫＥ、信号ＡＤＤＲ、信号ＷＤＡ、信号ＰＯＮ１、信号ＰＯＮ２は外部からの入力信号であり、信号ＲＤＡは外部への出力信号である。信号ＣＬＫはクロック信号である。
また、信号ＢＷ、信号ＣＥ、および信号ＧＷは制御信号である。信号ＣＥはチップイネーブル信号であり、信号ＧＷはグローバル書き込みイネーブル信号であり、信号ＢＷはバイト書き込みイネーブル信号である。信号ＡＤＤＲはアドレス信号である。信号ＷＤＡは書き込みデータであり、信号ＲＤＡは読み出しデータである。信号ＰＯＮ１、信号ＰＯＮ２は、パワーゲーティング制御用信号である。なお、信号ＰＯＮ１、信号ＰＯＮ２は、コントロール回路２１２で生成してもよい。
コントロール回路２１２は、半導体装置２００の動作全般を制御する機能を有するロジック回路である。例えば、コントロール回路は、信号ＣＥ、信号ＧＷおよび信号ＢＷを論理演算して、半導体装置２００の動作モード（例えば、書き込み動作、読み出し動作）を決定する。または、コントロール回路２１２は、この動作モードが実行されるように、周辺回路２１１の制御信号を生成する。
電圧生成回路２２８は負電圧を生成する機能を有する。信号ＷＡＫＥは、信号ＣＬＫの電圧生成回路２２８への入力を制御する機能を有する。例えば、信号ＷＡＫＥにＨレベルの信号が与えられると、信号ＣＬＫが電圧生成回路２２８へ入力され、電圧生成回路２２８は負電圧を生成する。
周辺回路２１１は、記憶装置１００に対するデータの書き込みおよび読み出しをするための回路である。周辺回路２１１は、行デコーダ２２１（Ｒｏｗ　Ｄｅｃｏｄｅｒ）、列デコーダ２２２（Ｃｏｌｕｍｎ　Ｄｅｃｏｄｅｒ）、行ドライバ２２３（Ｒｏｗ　Ｄｒｉｖｅｒ）、列ドライバ２２４（Ｃｏｌｕｍｎ　Ｄｒｉｖｅｒ）、入力回路２２５（Ｉｎｐｕｔ　Ｃｉｒ．）、出力回路２２６（Ｏｕｔｐｕｔ　Ｃｉｒ．）、センスアンプ２２７（ｓｅｎｓｅ　ａｍｐｌｉｆｉｅｒ）を有する。
行デコーダ２２１および列デコーダ２２２は、信号ＡＤＤＲをデコードする機能を有する。行デコーダ２２１は、アクセスする行を指定するための回路であり、列デコーダ２２２は、アクセスする列を指定するための回路である。行ドライバ２２３は、行デコーダ２２１が指定する配線を選択する機能を有する。列ドライバ２２４は、データを記憶装置１００に書き込む機能、記憶装置１００からデータを読み出す機能、読み出したデータを保持する機能等を有する。
入力回路２２５は、信号ＷＤＡを保持する機能を有する。入力回路２２５が保持するデータは、列ドライバ２２４に出力される。入力回路２２５の出力データが、記憶装置１００に書き込むデータ（Ｄｉｎ）である。列ドライバ２２４が記憶装置１００から読み出したデータ（Ｄｏｕｔ）は、出力回路２２６に出力される。出力回路２２６は、Ｄｏｕｔを保持する機能を有する。また、出力回路２２６は、Ｄｏｕｔを半導体装置２００の外部に出力する機能を有する。出力回路２２６から出力されるデータが信号ＲＤＡである。
ＰＳＷ２４１は周辺回路２１５へのＶＤＤの供給を制御する機能を有する。ＰＳＷ２４２は、行ドライバ２２３へのＶＨＭの供給を制御する機能を有する。ここでは、半導体装置２００の高電源電圧がＶＤＤであり、低電源電圧はＧＮＤ（接地電位）である。また、ＶＨＭは、ワード線を高レベルにするために用いられる高電源電圧であり、ＶＤＤよりも高い。信号ＰＯＮ１によってＰＳＷ２４１のオン・オフが制御され、信号ＰＯＮ２によってＰＳＷ２４２のオン・オフが制御される。図４８では、周辺回路２１５において、ＶＤＤが供給される電源ドメインの数を１としているが、複数にすることもできる。この場合、各電源ドメインに対してパワースイッチを設ければよい。
駆動回路２１０とメモリアレイ２２０は同一平面上に設けてもよい。また、図４９Ａに示すように、駆動回路２１０とメモリアレイ２２０を重ねて設けてもよい。駆動回路２１０とメモリアレイ２２０を重ねて設けることで、信号伝搬距離を短くすることができる。また、図４９Ｂに示すように、駆動回路２１０上にメモリアレイ２２０を複数層重ねて設けてもよい。
また、図４９Ｃに示すように、駆動回路２１０の上層および下層に、メモリアレイ２２０を設けてもよい。図４９Ｃでは、駆動回路２１０の上層および下層にそれぞれ１層のメモリアレイ２２０を設ける例を示している。複数のメモリアレイ２２０で駆動回路２１０を挟むように配置することで、信号伝搬距離をさらに短くすることができる。なお、駆動回路２１０の上層に積層されるメモリアレイ２２０と、駆動回路２１０の下層に積層されるメモリアレイ２２０の層数は、それぞれ１層以上であればよい。駆動回路２１０の上層に積層されるメモリアレイ２２０の数と、駆動回路２１０の下層に積層されるメモリアレイ２２０の数は等しいことが好ましい。
＜半導体装置の断面構成例＞
図５０に、図４９Ａに示す半導体装置２００の断面構成例を示す。図５０では図４９Ａに示す半導体装置２００の一部を示している。
図５０では、駆動回路２１０に含まれる、トランジスタ３０１、トランジスタ３０２、およびトランジスタ３０３を示している。なお、トランジスタ３０１およびトランジスタ３０２は、センスアンプ３０４の一部として機能する。また、トランジスタ３０３は列選択スイッチとして機能する。具体的には、メモリアレイ２２０に含まれる導電体ＢＬは、トランジスタ３０１のソースおよびドレインの一方と電気的に接続し、トランジスタ３０１のゲートは、トランジスタ３０２のソースおよびドレインの一方と電気的に接続し、トランジスタ３０２のゲートは、トランジスタ３０１のソースおよびドレインの他方と電気的に接続する。また、トランジスタ３０１のソースおよびドレインの一方と、トランジスタ３０２のソースおよびドレインの他方は、列選択スイッチとして機能する、トランジスタ３０３のソースおよびドレインの一方と電気的に接続する。これにより半導体装置２００のレイアウト面積を縮小することができる。なお、図５０には、１つのメモリストリングあたり、７個の記憶素子ＭＣを設けた例を示している。ただし、１つのメモリストリングに設ける記憶素子ＭＣの数はこれに限らない。例えば、１つのメモリストリングに設ける記憶素子ＭＣの数は、３２、６４、１２８または、２００以上でもよい。
メモリアレイ２２０の導電体ＢＬは、絶縁体７２６および絶縁体７２２などに埋め込まれるように形成された導電体７５２と、導電体７０５と、導電体７１４と、導電体７１５と、を介して、センスアンプ３０４および列選択スイッチとして機能するトランジスタ３０３と電気的に接続している。なお、駆動回路２１０が有する回路およびトランジスタは、一例であり、その回路構成およびトランジスタ構造に限定されない。上記以外にも、制御回路、行デコーダ、行ドライバ、ソース線ドライバ、入出力回路など、半導体装置２００の構成およびその駆動方法に応じて適切な回路およびトランジスタを設けることができる。
トランジスタ３０１、トランジスタ３０２、およびトランジスタ３０３は、基板３１１上に設けられ、それぞれ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、およびソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。なお、図５０に示すように、一つの低抵抗領域を、トランジスタ３０１およびトランジスタ３０２の、一方のソース領域またはドレイン領域、かつ他方のソース領域またはドレイン領域として共有する場合がある。
トランジスタ３０１、トランジスタ３０２、およびトランジスタ３０３は、チャネルが形成される半導体領域３１３（基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面および上面を、絶縁体３１５を介して、導電体３１６が覆うように設けられている。なお、導電体３１６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ３０１、トランジスタ３０２、およびトランジスタ３０３は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。
トランジスタ３０１、トランジスタ３０２、およびトランジスタ３０３は、それぞれｐチャネル型、あるいはｎチャネル型のいずれでもよいが、トランジスタ３０１とトランジスタ３０２は、それぞれ異なる極性を有するトランジスタであることが好ましい。
半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域３１４ａ、および低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ヒ化ガリウム）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３０１、トランジスタ３０２、およびトランジスタ３０３をＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
低抵抗領域３１４ａ、および低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。
絶縁体３１５は、トランジスタ３０１、トランジスタ３０２、およびトランジスタ３０３のゲート絶縁膜として機能する。
ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
なお、導電体の材料により、仕事関数が定まるため、導電体の材料を変更することでしきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンまたはアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
また、導電体３１６の上方には、エッチストッパーとして機能する絶縁体３１７が設けられていることが好ましい。また、絶縁体３１５の側面には、スペーサーとして機能する絶縁体３１８が設けられていることが好ましい。絶縁体３１７および絶縁体３１８を設けることで、低抵抗領域３１４ａ、および低抵抗領域３１４ｂと導電体３２８が電気的に接続する領域が自己整合的に定めることができる。よって、低抵抗領域３１４ａ、および低抵抗領域３１４ｂの一部を露出するための開口を形成する際に、アライメントずれが生じたとしても、意図した領域を露出するための開口を形成することができる。このようにして形成された開口に、導電体３２８を形成することで、低抵抗領域３１４ａ、および低抵抗領域３１４ｂと導電体３２８の間で、コンタクト抵抗が低減した良好なコンタクトが得られる。このようにして形成された低抵抗領域３１４ａ、および低抵抗領域３１４ｂと導電体３２８とのコンタクトを、セルフアラインコンタクトと呼ぶ場合がある。また、絶縁体３１７、および絶縁体３２２に埋め込まれるように、導電体３１６と電気的に接続する導電体３２９を設けてもよい。
トランジスタ３０１、トランジスタ３０２、およびトランジスタ３０３を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、絶縁体３２６、および絶縁体３２７が順に積層して設けられている。
絶縁体３２０、絶縁体３２２、絶縁体３２４、絶縁体３２６、および絶縁体３２７として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
絶縁体３２２は、その下方に設けられるトランジスタ３０１などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
また、絶縁体３２４には、基板３１１、またはトランジスタ３０１などから、メモリアレイ２２０が設けられる領域に、水素および不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、記憶素子ＭＣ等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、記憶素子ＭＣと、トランジスタ３０１などとの間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
なお、絶縁体３２６、および絶縁体３２７は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６、および絶縁体３２７の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６、および絶縁体３２７の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、絶縁体３２０、絶縁体３２２、絶縁体３２４、絶縁体３２６、および絶縁体３２７にはメモリアレイ２２０と電気的に接続する導電体３２８、導電体３２９、および導電体３３０等が埋め込まれている。なお、導電体３２８、導電体３２９、および導電体３３０はプラグ、または配線としての機能を有する。また、プラグまたは配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
各プラグ、および配線（導電体３２８、導電体３２９、および導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンまたはモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。もしくは、アルミニウムまたは銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
絶縁体３２７、および導電体３３０上に、配線層を設けてもよい。例えば、図５０において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、プラグ、または配線としての機能を有する。なお導電体３５６は、導電体３２８、導電体３２９、および導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３０１などと、記憶素子ＭＣとは、バリア層により分離することができ、トランジスタ３０１などから記憶素子ＭＣへの水素の拡散を抑制することができる。
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３０１などからの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。
絶縁体３５４、および導電体３５６上に、配線層を設けてもよい。例えば、図５０において、絶縁体３６０、絶縁体３６２、及び絶縁体３６４が順に積層して設けられている。また、絶縁体３６０、絶縁体３６２、及び絶縁体３６４には、導電体３６６が形成されている。導電体３６６は、プラグ、または配線としての機能を有する。なお導電体３６６は、導電体３２８、導電体３２９、および導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３６０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３６６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３６０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３０１などと、記憶素子ＭＣとは、バリア層により分離することができ、トランジスタ３０１などから記憶素子ＭＣへの水素の拡散を抑制することができる。
絶縁体３６４、および導電体３６６上には絶縁体７２２が設けられ、さらに絶縁体７２２の上方には、メモリアレイ２２０が設けられている。絶縁体３６４と絶縁体７２２の間に、絶縁体３２４と同様の材料を用いたバリア膜を設けてもよい。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態では、先の実施の形態に示す記憶装置を用いた半導体装置の応用例について説明する。先の実施の形態に示す記憶装置は、メモリカード（例えば、ＳＤカード）、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種のリムーバブル記憶装置に適用することができる。図５１Ａ乃至図５１Ｅにリムーバブル記憶装置の幾つかの構成例を模式的に示す。例えば、先の実施の形態に示す半導体装置は、パッケージングされたメモリチップに加工され、様々なストレージ装置、リムーバブルメモリに用いられる。
図５１ＡはＵＳＢメモリの模式図である。ＵＳＢメモリ１１００は、筐体１１０１、キャップ１１０２、ＵＳＢコネクタ１１０３および基板１１０４を有する。基板１１０４は、筐体１１０１に収納されている。例えば、基板１１０４には、メモリチップ１１０５、コントローラチップ１１０６が取り付けられている。メモリチップ１１０５などに先の実施の形態に示す記憶装置または半導体装置を組み込むことができる。
図５１ＢはＳＤカードの外観の模式図であり、図５１Ｃは、ＳＤカードの内部構造の模式図である。ＳＤカード１１１０は、筐体１１１１、コネクタ１１１２および基板１１１３を有する。基板１１１３は筐体１１１１に収納されている。例えば、基板１１１３には、メモリチップ１１１４、コントローラチップ１１１５が取り付けられている。基板１１１３の裏面側にもメモリチップ１１１４を設けることで、ＳＤカード１１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板１１１３に設けてもよい。これによって、ホスト装置とＳＤカード１１１０間の無線通信によって、メモリチップ１１１４のデータの読み出し、書き込みが可能となる。メモリチップ１１１４などに先の実施の形態に示す記憶装置または半導体装置を組み込むことができる。
図５１ＤはＳＳＤの外観の模式図であり、図５１Ｅは、ＳＳＤの内部構造の模式図である。ＳＳＤ１１５０は、筐体１１５１、コネクタ１１５２および基板１１５３を有する。基板１１５３は筐体１１５１に収納されている。例えば、基板１１５３には、メモリチップ１１５４、メモリチップ１１５５、コントローラチップ１１５６が取り付けられている。メモリチップ１１５５はコントローラチップ１１５６のワークメモリであり、例えばＤＯＳＲＡＭチップを用いればよい。基板１１５３の裏面側にもメモリチップ１１５４を設けることで、ＳＳＤ１１５０の容量を増やすことができる。メモリチップ１１５４などに先の実施の形態に示す記憶装置または半導体装置を組み込むことができる。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態５）
図５２Ａ乃至図５２Ｇに、本発明の一態様に係る記憶装置または半導体装置を搭載した電子機器の具体例を示す。
＜電子機器・システム＞
本発明の一態様に係る記憶装置または半導体装置は、様々な電子機器に搭載することができる。電子機器の例としては、例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、テレビジョン装置、デジタルサイネージ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｇｅ：電子看板）、パチンコ機などの大型ゲーム機、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、録画再生装置、ナビゲーションシステム、音響再生装置、などが挙げられる。なお、ここで、コンピュータとは、タブレット型のコンピュータ、ノート型のコンピュータ、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。
本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像および情報等の表示を行うことができる。また、電子機器がアンテナ及び二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
本発明の一態様の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）を有していてもよい。
本発明の一態様の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。
［情報端末］
本発明の一態様に係る記憶装置または半導体装置を用いて、マイクロコントローラのプログラム保持用記憶装置を形成することができる。よって、本発明の一態様によれば、マイクロコントローラチップを小型にすることができる。
図５２Ａには、情報端末の一種である携帯電話（スマートフォン）が図示されている。情報端末５１００は、筐体５１０１と、表示部５１０２と、を有しており、入力用インターフェースとして、タッチパネルが表示部５１０２に備えられ、ボタンが筐体５１０１に備えられている。本発明の一態様に係る、小型化されたマイクロコントローラを用いることで、携帯電話内部の限られた空間を有効に利用することができる。また、携帯電話のストレージに、本発明の一態様に係る記憶装置を用いてもよい。これにより、当該ストレージの単位面積当たりの記憶容量を大きくすることができる。
図５２Ｂには、ノート型情報端末５２００が図示されている。ノート型情報端末５２００は、情報端末の本体５２０１と、表示部５２０２と、キーボード５２０３と、を有する。本発明の一態様に係る、小型化されたマイクロコントローラを用いることで、ノート型情報端末内部の限られた空間を有効に利用することができる。また、ノート型情報端末のストレージに、本発明の一態様に係る記憶装置を用いてもよい。これにより、当該ストレージの単位面積当たりの記憶容量を大きくすることができる。
なお、上述では、電子機器としてスマートフォン、およびノート型情報端末を例として、それぞれ図５２Ａ、図５２Ｂに図示したが、スマートフォン、およびノート型情報端末以外の情報端末を適用することができる。スマートフォン、およびノート型情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、デスクトップ型情報端末、ワークステーションなどが挙げられる。
［ゲーム機］
図５２Ｃは、ゲーム機の一例である携帯ゲーム機５３００を示している。携帯ゲーム機５３００は、筐体５３０１、筐体５３０２、筐体５３０３、表示部５３０４、接続部５３０５、操作キー５３０６等を有する。筐体５３０２、および筐体５３０３は、筐体５３０１から取り外すことが可能である。筐体５３０１に設けられている接続部５３０５を別の筐体（図示せず）に取り付けることで、表示部５３０４に出力される映像を、別の映像機器（図示せず）に出力することができる。このとき、筐体５３０２、および筐体５３０３は、それぞれ操作部として機能することができる。これにより、複数のプレイヤーが同時にゲームを行うことができる。筐体５３０１、筐体５３０２、および筐体５３０３の基板に設けられているチップなどに本発明の一態様に係る記憶装置または半導体装置などを組み込むことができる。
また、図５２Ｄは、ゲーム機の一例である据え置き型ゲーム機５４００を示している。据え置き型ゲーム機５４００には、無線または有線でコントローラ５４０２が接続されている。
携帯ゲーム機５３００、据え置き型ゲーム機５４００などのゲーム機に本発明の一態様に係る、小型化されたマイクロコントローラを用いることで、ゲーム機内部の限られた空間を有効に利用することができる。また、携帯ゲーム機のストレージに、本発明の一態様に係る記憶装置または半導体装置などを用いてもよい。これにより、当該ストレージの単位面積当たりの記憶容量を大きくすることができる。
図５２Ｃ、図５２Ｄでは、ゲーム機の一例として携帯ゲーム機、および据え置き型ゲーム機を図示しているが、本発明の一態様のマイクロコントローラを適用するゲーム機はこれに限定されない。本発明の一態様のマイクロコントローラを適用するゲーム機としては、例えば、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
［大型コンピュータ］
本発明の一態様の記憶装置または半導体装置などは、大型コンピュータに適用することができる。
図５２Ｅは、大型コンピュータの一例である、スーパーコンピュータ５５００を示す図である。図５２Ｆは、スーパーコンピュータ５５００が有するラックマウント型の計算機５５０２を示す図である。
スーパーコンピュータ５５００は、ラック５５０１と、複数のラックマウント型の計算機５５０２と、を有する。なお、複数の計算機５５０２は、ラック５５０１に格納されている。また、計算機５５０２には、複数の基板５５０４が設けられ、当該基板上に本発明の一態様に係るマイクロコントローラを搭載することができる。本発明の一態様に係る、小型化されたマイクロコントローラを用いることで、大型コンピュータの限られた空間を有効に利用することができる。また、大型コンピュータのストレージに、本発明の一態様に係る記憶装置または半導体装置などを用いてもよい。これにより、当該ストレージの単位面積当たりの記憶容量を大きくすることができる。
図５２Ｅ、図５２Ｆでは、大型コンピュータの一例としてスーパーコンピュータを図示しているが、本発明の一態様に係るマイクロコントローラを適用する大型コンピュータはこれに限定されない。本発明の一態様に係るマイクロコントローラを適用する大型コンピュータとしては、例えば、サービスを提供するコンピュータ（サーバー）、大型汎用コンピュータ（メインフレーム）などが挙げられる。
［電化製品］
図５２Ｇは、電化製品の一例である電気冷凍冷蔵庫５８００を示している。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。
本発明の一態様に係る記憶装置または半導体装置などは、電気冷凍冷蔵庫５８００に適用することもできる。例えば、電気冷凍冷蔵庫５８００に本発明の一態様に係る小型化されたマイクロコントローラを適用することによって、電気冷凍冷蔵庫の限られた空間を有効に利用することができる。
電化製品の一例として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電気オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
本実施の形態で説明した電子機器、その電子機器の機能、その効果などは、他の電子機器の記載と適宜組み合わせることができる。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
１００：記憶装置、１０５：領域、１１０：メモリセルアレイ、１２０：メモリストリング、１２１：基体、１２２：層、１２３：絶縁体、１２４：絶縁体、１２５：半導体、１２６：絶縁体、１２７：半導体、１２８：導電体、１２９：絶縁体、１３０：導電体、１３２：絶縁体、１３４：導電体、１３６：導電体

Claims (7)

  1. 　第１方向に延在する第１半導体と、前記第１方向に延在する第２半導体と、
    　前記第１方向に連なる複数のメモリセルと、を備える半導体装置であって、
    　前記メモリセルは、第１トランジスタと、第２トランジスタと、を備え
    　前記第１半導体の一部が前記第１トランジスタのチャネル形成領域として機能し、
    　前記第２半導体の一部が前記第２トランジスタのチャネル形成領域として機能し、
    　前記第１半導体は酸化物半導体を含み、
    　前記第２半導体はシリコンを含み、
    　前記第２半導体は第１層と接する領域を備え、
    　前記第１層は第１金属元素を含む半導体装置。
  2. 　第１方向に延在する構造体と、
    　前記第１方向と交差する第２方向に延在する複数の第１導電体と、
    　前記第２方向に延在する複数の第２導電体と、を備え、
    　前記構造体は、
    　第３導電体と、第１絶縁体と、
    　複数の第４導電体と、第１半導体と、第２絶縁体と、
    　第２半導体と、第３絶縁体と、を備え、
    　前記複数の第１導電体と前記構造体の各交差部において、
    　前記第３導電体の外側に、前記第１絶縁体、前記第１半導体、前記第２絶縁体、前記第２半導体、および前記第３絶縁体がそれぞれ同心状に配置され、
    　前記複数の第２導電体と前記構造体の各交差部において、
    　前記第３導電体の外側に、前記第１絶縁体、前記第４導電体、前記第１半導体、前記第２絶縁体、前記第２半導体、および前記第３絶縁体がそれぞれ同心状に配置され、
    　前記第１半導体は酸化物半導体を含み、
    　前記第２半導体はシリコンを含み、
    　前記第２半導体は第１層と接する領域を有し、
    　前記第１層は第１金属元素を含む、半導体装置。
  3. 　請求項１または請求項２において、
    　前記第１金属元素はニッケルである半導体装置。
  4. 　請求項１乃至請求項３のいずれか一項において、
    　前記第１層は不純物元素を含む半導体装置。
  5. 　請求項４において、
    　前記不純物元素はリンである半導体装置。
  6. 　請求項１乃至請求項５のいずれか一項において、
    　前記酸化物半導体は、インジウムまたは亜鉛の少なくとも一方を含む半導体装置。
  7. 　請求項１乃至請求項６のいずれか一項において、
    　前記酸化物半導体は、ＣＡＡＣ−ＯＳ、ｎｃ−ＯＳ、またはａ−ｌｉｋｅ　ＯＳを含む半導体装置。
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