WO2021099885A1 - 半導体装置および電子機器 - Google Patents

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WO2021099885A1
WO2021099885A1 PCT/IB2020/060547 IB2020060547W WO2021099885A1 WO 2021099885 A1 WO2021099885 A1 WO 2021099885A1 IB 2020060547 W IB2020060547 W IB 2020060547W WO 2021099885 A1 WO2021099885 A1 WO 2021099885A1
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insulator
transistor
semiconductor
conductor
semiconductor device
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郷戸宏充
國武寛司
津田一樹
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株式会社半導体エネルギー研究所
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    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Definitions

  • One aspect of the present invention relates to semiconductor devices and electronic devices.
  • One aspect of the present invention is not limited to the above technical fields.
  • the technical field of the invention disclosed in the present specification and the like relates to a product, a method, or a manufacturing method.
  • one aspect of the invention relates to a process, machine, manufacture, or composition of matter. Therefore, more specifically, the technical fields of one aspect of the present invention disclosed in the present specification include semiconductor devices, display devices, liquid crystal display devices, light emitting devices, power storage devices, image pickup devices, storage devices, signal processing devices, and processors.
  • Electronic devices, systems, their driving methods, their manufacturing methods, or their inspection methods can be mentioned as examples.
  • NAND flash memory has become widespread as a large-capacity storage device used in computers.
  • Patent Document 1 a technique for increasing the degree of integration of NAND flash memory by arranging memory cells three-dimensionally has become widespread.
  • Patent Document 1 a NAND flash memory in which memory cells are three-dimensionally arranged is referred to as "3D-NAND”.
  • Patent Document 2 discloses an example in which an oxide semiconductor is used for the body portion of the memory string.
  • the body portion referred to here refers to a channel of a transistor constituting a memory string or a semiconductor layer that functions as a source / drain.
  • the erasing operation of the 3D-NAND is performed by flowing holes through the body portion.
  • a method of flowing holes through the body portion in Patent Document 1, (1) a method of generating holes by GIDL (Gate Induced Drain Leakage) and (2) a method of injecting holes from P-well of a semiconductor substrate And (3) a method of injecting holes from a contact layer composed of p-type polysilicon is disclosed.
  • GIDL Gate Induced Drain Leakage
  • the method (1) cannot be used because the oxide semiconductor has a wide bandgap and does not generate GIDL.
  • the methods (2) and (3) cannot be used because the energy barrier when injecting holes into the oxide semiconductor from p-type polysilicon is high. Therefore, 3D-NAND cannot perform the erasing operation simply by replacing the body portion from polysilicon with an oxide semiconductor.
  • One aspect of the present invention is to provide a novel storage device. Alternatively, one aspect of the present invention is to provide a storage device having a high operating speed. Alternatively, one aspect of the present invention is to provide a highly reliable storage device. Alternatively, one aspect of the present invention is to provide a storage device having a large storage capacity. Alternatively, one aspect of the present invention is to provide a novel semiconductor device. Alternatively, one aspect of the present invention is to provide a semiconductor device having a high operating speed. Alternatively, one aspect of the present invention is to provide a highly reliable semiconductor device. Alternatively, one aspect of the present invention is to provide a semiconductor device having a large storage capacity.
  • the problems of one aspect of the present invention are not limited to the problems listed above.
  • the issues listed above do not preclude the existence of other issues.
  • Other issues are issues not mentioned in this item, which are described below. Issues not mentioned in this item can be derived from descriptions in the description, drawings, etc. by those skilled in the art, and can be appropriately extracted from these descriptions.
  • one aspect of the present invention solves at least one of the above-listed problems and other problems. It should be noted that one aspect of the present invention does not need to solve all of the above-listed problems and other problems.
  • One aspect of the present invention includes a structure extending in the first direction and a conductor extending in the second direction, and the structures include an oxide semiconductor, a first insulator, and a second insulator. It has an insulator and a third insulator, the oxide semiconductor extends in the first direction, the first insulator is adjacent to the oxide semiconductor, and the second insulator is the first insulator. Adjacent, the third insulator is adjacent to the second insulator, and at the intersection where it intersects the conductor of the structure, the oxide semiconductor, the first insulator, the second insulator, and the third insulator are concentric. Arranged in a shape, at the intersection, the conductor is adjacent to the third insulator, and the first insulator is thicker than the third insulator, which is a semiconductor device.
  • another aspect of the present invention has a structure extending in the first direction and an n-layer (n is an integer of 2 or more) conductor extending in the second direction, and the structure.
  • n is an integer of 2 or more
  • the oxide semiconductor extends in the first direction
  • the first insulator is an oxide semiconductor.
  • the second insulator is adjacent to the first insulator
  • the third insulator is adjacent to the second insulator, and each of the n intersections where the n-layer conductors of the structure intersect.
  • the oxide semiconductor, the first insulator, the second insulator, and the third insulator are arranged concentrically, and at each of the n intersections, the conductor is adjacent to the third insulator, and the first The insulator is a semiconductor device that is thicker than the third insulator.
  • another aspect of the present invention includes a structure, a first conductor, and a second conductor, and the structure has a first portion extending in the first direction and a first direction. It has a second part extending in the second direction and a third part extending in the second direction, the first conductor and the second conductor extend in the third direction, and the structure is an oxide semiconductor.
  • the oxide semiconductor At the first intersection, which has a first insulator, a second insulator, and a third insulator, and the first portion and the first conductor intersect, the oxide semiconductor, the first insulator, and the like.
  • the first conductor is adjacent to the third insulator, and the second part and the second insulator intersect.
  • the object semiconductor, the first insulator, the second insulator, and the third insulator are arranged concentrically, and the second conductor is adjacent to the third insulator, and the first intersection and the second intersection.
  • the first insulator is a semiconductor device that is thicker than the third insulator.
  • the first direction is preferably a direction orthogonal to the second direction. Further, the first direction, the second direction, and the third direction are preferably directions orthogonal to each other.
  • the semiconductor device according to one aspect of the present invention can function as a NAND type storage device. Further, the semiconductor device according to one aspect of the present invention can function as a RAM.
  • the first insulator functions as a block layer
  • the second insulator functions as a charge storage layer
  • the third insulator functions as a tunnel layer
  • Another aspect of the present invention is an electronic device having the above-mentioned semiconductor device and at least one of an operation switch, a battery, and a display unit.
  • a novel storage device can be provided.
  • one aspect of the present invention can provide a storage device having a high operating speed.
  • one aspect of the present invention can provide a highly reliable storage device.
  • one aspect of the present invention can provide a storage device having a large storage capacity.
  • one aspect of the present invention can provide a novel semiconductor device.
  • one aspect of the present invention can provide a semiconductor device having a high operating speed.
  • a highly reliable semiconductor device can be provided.
  • one aspect of the present invention can provide a semiconductor device having a large storage capacity.
  • the effects of one aspect of the present invention are not limited to the effects listed above.
  • the effects listed above do not preclude the existence of other effects.
  • the other effects are the effects not mentioned in this item, which are described below. Effects not mentioned in this item can be derived from those described in the description, drawings, etc. by those skilled in the art, and can be appropriately extracted from these descriptions.
  • one aspect of the present invention has at least one of the above-listed effects and other effects. Therefore, one aspect of the present invention may not have the effects listed above in some cases.
  • FIG. 1A is a cross-sectional view of the memory string.
  • FIG. 1B is a circuit diagram of a memory string.
  • 2A and 2B are cross-sectional views of the memory string.
  • 3A and 3B are cross-sectional views of the memory string.
  • FIG. 4 is a cross-sectional view of the memory string.
  • 5A and 5B are cross-sectional views of the memory string.
  • FIG. 6 is a cross-sectional view of the memory string.
  • 7A and 7B are cross-sectional views of the memory string.
  • FIG. 8A is a diagram illustrating classification of the crystal structure of IGZO.
  • FIG. 8B is a diagram illustrating an XRD spectrum of the CAAC-IGZO film.
  • FIG. 8C is a diagram illustrating a microelectron diffraction pattern of the CAAC-IGZO film.
  • 9A and 9B are cross-sectional views of the semiconductor device.
  • 10A and 10B are cross-sectional views of the semiconductor device.
  • FIG. 11 is a circuit diagram of the semiconductor device.
  • FIG. 12A is a circuit diagram of the memory string.
  • FIG. 12B is a diagram illustrating an example of the Id-Vg characteristic of the transistor.
  • FIG. 13A is a timing chart illustrating the operation of erasing the memory string.
  • FIG. 13B is a circuit diagram showing an operating state of the memory string.
  • FIG. 14A is a cross-sectional view of the memory cell.
  • FIG. 14B is an energy band diagram of the memory cell.
  • FIG. 15A is a timing chart illustrating a memory string writing operation.
  • FIG. 15B is a circuit diagram showing an operating state of the memory string.
  • FIG. 16A is a cross-sectional view of the memory cell.
  • FIG. 16B is an energy band diagram of a memory cell.
  • FIG. 17A is a timing chart illustrating a memory string read operation. 17B to 17D are circuit diagrams showing an operating state of the memory string.
  • FIG. 18 is a cross-sectional view of the memory string.
  • 19A and 19B are cross-sectional views of the memory string.
  • FIG. 20 is a circuit diagram of a memory string.
  • FIG. 21 is a cross-sectional view of the memory string.
  • FIG. 22 is a cross-sectional view of the memory string.
  • FIG. 23 is a cross-sectional view of the memory string.
  • FIG. 24 is a cross-sectional view of the memory string.
  • FIG. 25 is a cross-sectional view of the memory string.
  • FIG. 26 is a cross-sectional view of the memory string.
  • FIG. 27 is a block diagram illustrating a configuration example of the semiconductor device.
  • FIG. 28 is a diagram illustrating a configuration example of the semiconductor device.
  • FIG. 29 is a diagram illustrating an example of an information processing system including a plurality of storage devices.
  • FIG. 30 is a block diagram illustrating a CPU.
  • 31A and 31B are perspective views of the semiconductor device.
  • 32A and 32B are perspective views of the semiconductor device.
  • 33A and 33B are perspective views of the semiconductor device.
  • FIG. 34A is a perspective view showing an example of a semiconductor wafer
  • FIG. 34B is a perspective view showing an example of a chip
  • FIGS. 34C and 34D are perspective views showing an example of an electronic component.
  • 35A and 35B are diagrams showing various storage devices layer by layer.
  • 36A to 36J are perspective views or schematic views illustrating an example of an electronic device.
  • 37A to 37E are perspective views or schematic views illustrating an example of an electronic device.
  • 38A to 38C are diagrams illustrating an example of an electronic device.
  • FIG. 39 is a diagram illustrating a configuration example of a computer system.
  • FIG. 40 is a diagram showing the hierarchical structure of the IoT network and the tendency of the required specifications.
  • FIG. 41 is an image diagram of factory automation.
  • FIG. 42A is an equivalent circuit diagram of the memory string assumed in the device simulation.
  • FIG. 42B is a cross-sectional view of the memory string assumed in the device simulation.
  • FIG. 42C is an enlarged view of the memory transistor.
  • FIG. 43A is a diagram for explaining a set voltage of the device simulation in the writing operation.
  • FIG. 43B is a diagram for explaining a change in the threshold value of the memory transistor before and after writing.
  • FIG. 43C is a diagram for explaining a set voltage of the device simulation in the erasing operation.
  • FIG. 43D is a diagram for explaining a change in the threshold value of the memory transistor before and after erasing.
  • 44A and 44B are graphs showing the calculation results of the device simulation.
  • 45A and 45B are potential distribution diagrams in the memory string in the write operation.
  • FIG. 45C is a graph showing the potential distribution in the memory transistor in the writing operation.
  • 46A and 46B are graphs showing the calculation result of the device simulation in the erasing operation.
  • FIG. 47 is a diagram showing values assumed in the device simulation.
  • the semiconductor device is a device utilizing semiconductor characteristics, and refers to a circuit including a semiconductor element (transistor, diode, photodiode, etc.), a device having the same circuit, and the like. It also refers to all devices that can function by utilizing semiconductor characteristics. For example, an integrated circuit, a chip having an integrated circuit, and an electronic component in which the chip is housed in a package are examples of semiconductor devices. Further, the storage device, the display device, the light emitting device, the lighting device, the electronic device, and the like are themselves semiconductor devices, and may have the semiconductor device.
  • an element for example, a switch, a transistor, a capacitive element, an inductor, a resistance element, a diode, a display
  • One or more devices, light emitting devices, loads, etc. can be connected between X and Y.
  • the switch has a function of controlling the on state and the off state. That is, the switch is in a conducting state (on state) or a non-conducting state (off state), and has a function of controlling whether or not a current flows.
  • a circuit that enables functional connection between X and Y for example, a logic circuit (inverter, NAND circuit, NOR circuit, etc.), signal conversion, etc.) Circuits (digital-to-analog conversion circuit, analog-to-digital conversion circuit, gamma correction circuit, etc.), potential level conversion circuit (power supply circuit (boost circuit, step-down circuit, etc.), level shifter circuit that changes the signal potential level, etc.), voltage source, current source , Switching circuit, amplification circuit (circuit that can increase signal amplitude or current amount, operational amplifier, differential amplification circuit, source follower circuit, buffer circuit, etc.), signal generation circuit, storage circuit, control circuit, etc.) It is possible to connect one or more to and from. As an example, even if another circuit is sandwiched between X and Y, if the signal output from X is transmitted to Y, it is assumed that X and Y are functionally connected. To do.
  • X and Y are electrically connected, it means that X and Y are electrically connected (that is, another element between X and Y). Or when they are connected with another circuit in between) and when X and Y are directly connected (that is, they are connected without another element or another circuit between X and Y). If there is) and.
  • X and Y, the source (or the first terminal, etc.) and the drain (or the second terminal, etc.) of the transistor are electrically connected to each other, and the X, the source (or the second terminal, etc.) of the transistor are connected to each other. (1 terminal, etc.), the drain of the transistor (or the 2nd terminal, etc.), and Y are electrically connected in this order.
  • the source of the transistor (or the first terminal, etc.) is electrically connected to X
  • the drain of the transistor (or the second terminal, etc.) is electrically connected to Y
  • the X, the source of the transistor (such as the second terminal).
  • the first terminal, etc.), the drain of the transistor (or the second terminal, etc.), and Y are electrically connected in this order.
  • X is electrically connected to Y via the source (or first terminal, etc.) and drain (or second terminal, etc.) of the transistor, and X, the source (or first terminal, etc.) of the transistor. (Terminals, etc.), transistor drains (or second terminals, etc.), and Y are provided in this connection order.
  • the source (or first terminal, etc.) and drain (or second terminal, etc.) of the transistor can be separated. Separately, the technical scope can be determined. Note that these expression methods are examples, and are not limited to these expression methods.
  • X and Y are assumed to be objects (for example, devices, elements, circuits, wirings, electrodes, terminals, conductive films, layers, etc.).
  • circuit diagram shows that independent components are electrically connected to each other, one component has the functions of a plurality of components.
  • one component has the functions of a plurality of components.
  • the term "electrically connected” as used herein includes the case where one conductive film has the functions of a plurality of components in combination.
  • the “resistance element” can be, for example, a circuit element having a resistance value higher than 0 ⁇ , wiring, or the like. Therefore, in the present specification and the like, the “resistive element” includes a wiring having a resistance value, a transistor in which a current flows between a source and a drain, a diode, a coil, and the like. Therefore, the term “resistor element” can be paraphrased into terms such as “resistance”, “load”, and “region having a resistance value”, and conversely, “resistance", “load”, and “region having a resistance value”. Can be rephrased as a term such as “resistive element”.
  • the resistance value can be, for example, preferably 1 m ⁇ or more and 10 ⁇ or less, more preferably 5 m ⁇ or more and 5 ⁇ or less, and further preferably 10 m ⁇ or more and 1 ⁇ or less. Further, for example, it may be 1 ⁇ or more and 1 ⁇ 10 9 ⁇ or less.
  • the “capacitance element” means, for example, a circuit element having a capacitance value higher than 0F, a wiring region having a capacitance value, a parasitic capacitance, a transistor gate capacitance, and the like. Can be. Therefore, in the present specification and the like, the “capacitive element” is not only a circuit element containing a pair of electrodes and a dielectric contained between the electrodes, but also a parasitic element appearing between the wirings. It shall include the capacitance, the gate capacitance that appears between the gate and one of the source or drain of the transistor, and so on.
  • the terms “capacitive element”, “parasitic capacitance”, “gate capacitance” and the like can be paraphrased into terms such as “capacity”, and conversely, the term “capacity” is “capacitive element” and “parasitic It can be paraphrased into terms such as “capacity” and “gate capacitance”.
  • the term “pair of electrodes” in “capacity” can be rephrased as “pair of conductors", “pair of conductive regions", “pair of regions” and the like.
  • the value of the capacitance can be, for example, 0.05 fF or more and 10 pF or less. Further, for example, it may be 1 pF or more and 10 ⁇ F or less.
  • the transistor has three terminals called a gate, a source, and a drain.
  • the gate is a control terminal that controls the conduction state of the transistor.
  • the two terminals that function as sources or drains are the input and output terminals of the transistor.
  • One of the two input / output terminals becomes a source and the other becomes a drain depending on the high and low potentials given to the conductive type (n-channel type, p-channel type) of the transistor and the three terminals of the transistor. Therefore, in the present specification and the like, the terms of source and drain can be paraphrased.
  • each gate may be referred to as a first gate, a second gate, a third gate, or the like in the present specification and the like.
  • the “node” can be paraphrased as a terminal, a wiring, an electrode, a conductive layer, a conductor, an impurity region, or the like, depending on a circuit configuration, a device structure, or the like.
  • terminals, wiring, etc. can be paraphrased as "nodes”.
  • ground potential ground potential
  • the potentials are relative, and when the reference potential changes, the potential given to the wiring, the potential applied to the circuit or the like, the potential output from the circuit or the like also changes.
  • high level potential also referred to as “high level potential”, “H potential”, or “H”
  • low level potential low level potential
  • L potential low level potential
  • both of the two wires “function as a wire that supplies a high level potential”
  • the high level potentials provided by both wires do not have to be equal to each other.
  • both of the two wires are described as “functioning as a wire that supplies a low level potential”
  • the low level potentials given by both wires do not have to be equal to each other. ..
  • the "current” is a charge transfer phenomenon (electrical conduction).
  • the description “electrical conduction of a positively charged body is occurring” means “electrical conduction of a negatively charged body in the opposite direction”. Is happening. " Therefore, in the present specification and the like, “current” refers to a charge transfer phenomenon (electrical conduction) accompanying the movement of carriers, unless otherwise specified.
  • the carrier here include electrons, holes, anions, cations, complex ions, and the like, and the carriers differ depending on the system in which the current flows (for example, semiconductor, metal, electrolyte, vacuum, etc.).
  • the "current direction” in the wiring or the like shall be the direction in which the positive carrier moves, and shall be described as a positive current amount.
  • the direction in which the negative carrier moves is opposite to the direction of the current, and is expressed by the amount of negative current. Therefore, in the present specification and the like, if there is no notice about the positive or negative of the current (or the direction of the current), the description such as “current flows from element A to element B” means “current flows from element B to element A” or the like. It can be paraphrased as. Further, the description such as “a current is input to the element A” can be rephrased as "a current is output from the element A” or the like.
  • the ordinal numbers “first”, “second”, and “third” are added to avoid confusion of the components. Therefore, the number of components is not limited. Moreover, the order of the components is not limited. For example, the component referred to in the "first” in one of the embodiments such as the present specification is the component referred to in the "second” in another embodiment or the scope of claims. It is possible. Further, for example, the component mentioned in “first” in one of the embodiments of the present specification and the like may be omitted in other embodiments, claims, and the like.
  • the terms “upper” and “lower” do not limit the positional relationship of the components to be directly above or directly below and to be in direct contact with each other.
  • the terms “electrode B on the insulating layer A” it is not necessary that the electrode B is formed in direct contact with the insulating layer A, and another configuration is formed between the insulating layer A and the electrode B. Do not exclude those that contain elements.
  • membrane and layer can be interchanged with each other depending on the situation.
  • the terms “insulating layer” and “insulating film” may be changed to the term "insulator”.
  • Electrode may be used as part of a “wiring” and vice versa.
  • the terms “electrode” and “wiring” include the case where a plurality of “electrodes” and “wiring” are integrally formed.
  • a “terminal” may be used as part of a “wiring” or “electrode” and vice versa.
  • the term “terminal” includes a case where a plurality of "electrodes", “wiring”, “terminals” and the like are integrally formed.
  • the "electrode” can be a part of the “wiring” or the “terminal”, and for example, the “terminal” can be a part of the “wiring” or the “electrode”.
  • terms such as “electrode”, “wiring”, and “terminal” may be replaced with terms such as "area” in some cases.
  • terms such as “wiring”, “signal line”, and “power supply line” can be interchanged with each other in some cases or depending on the situation.
  • the reverse is also true, and it may be possible to change terms such as “signal line” and “power supply line” to the term “wiring”.
  • a term such as “power line” may be changed to a term such as "signal line”.
  • terms such as “signal line” may be changed to terms such as "power line”.
  • the term “potential” applied to the wiring may be changed to a term such as “signal” in some cases or depending on the situation.
  • the reverse is also true, and terms such as “signal” may be changed to the term “potential”.
  • the semiconductor impurities refer to, for example, other than the main components constituting the semiconductor layer.
  • an element having a concentration of less than 0.1 atomic% is an impurity.
  • the inclusion of impurities may result in, for example, an increase in the defect level density of the semiconductor, a decrease in carrier mobility, a decrease in crystallinity, and the like.
  • the impurities that change the characteristics of the semiconductor include, for example, group 1 element, group 2 element, group 13 element, group 14 element, group 15 element, and other than the main component.
  • transition metals and the like and in particular, hydrogen (also contained in water), lithium, sodium, silicon, boron, phosphorus, carbon, nitrogen and the like.
  • impurities that change the characteristics of the semiconductor include, for example, Group 1 elements other than oxygen and hydrogen, Group 2 elements, Group 13 elements, Group 15 elements, and the like. There is.
  • the switch means a switch that is in a conductive state (on state) or a non-conducting state (off state) and has a function of controlling whether or not a current flows.
  • the switch means a switch having a function of selecting and switching a path through which a current flows.
  • an electric switch, a mechanical switch, or the like can be used. That is, the switch is not limited to a specific switch as long as it can control the current.
  • Examples of electrical switches include transistors (for example, bipolar transistors, MOS transistors, etc.), diodes (for example, PN diodes, PIN diodes, Schottky diodes, MIM (Metal Insulator Metal) diodes, and MIS (Metal Insulator Semiconductor) diodes. , Diode-connected transistors, etc.), or logic circuits that combine these.
  • transistors for example, bipolar transistors, MOS transistors, etc.
  • diodes for example, PN diodes, PIN diodes, Schottky diodes, MIM (Metal Insulator Metal) diodes, and MIS (Metal Insulator Semiconductor) diodes. , Diode-connected transistors, etc.
  • the "conducting state" of the transistor means a state in which the source electrode and the drain electrode of the transistor can be regarded as being electrically short-circuited.
  • the "non-conducting state" of the transistor means a state in which the source electrode and the drain electrode of the transistor can be regarded as being electrically cut off.
  • the polarity (conductive type) of the transistor is not particularly limited.
  • a mechanical switch is a switch using MEMS (Micro Electro Mechanical Systems) technology.
  • the switch has an electrode that can be moved mechanically, and by moving the electrode, it operates by controlling conduction and non-conduction.
  • parallel means a state in which two straight lines are arranged at an angle of ⁇ 10 ° or more and 10 ° or less. Therefore, the case of ⁇ 5 ° or more and 5 ° or less is also included.
  • substantially parallel or approximately parallel means a state in which two straight lines are arranged at an angle of ⁇ 30 ° or more and 30 ° or less.
  • vertical means a state in which two straight lines are arranged at an angle of 80 ° or more and 100 ° or less. Therefore, the case of 85 ° or more and 95 ° or less is also included.
  • substantially vertical or “approximately vertical” means a state in which two straight lines are arranged at an angle of 60 ° or more and 120 ° or less.
  • a metal oxide is a metal oxide in a broad sense. Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (also referred to as Oxide Semiconductor or simply OS) and the like. For example, when a metal oxide is used in the active layer of a transistor, the metal oxide may be referred to as an oxide semiconductor. That is, when a metal oxide can form a channel forming region of a transistor having at least one of an amplification action, a rectifying action, and a switching action, the metal oxide is referred to as a metal oxide semiconductor. be able to. Further, when describing as an OS transistor, it can be paraphrased as a transistor having a metal oxide or an oxide semiconductor.
  • a metal oxide having nitrogen may also be collectively referred to as a metal oxide. Further, a metal oxide having nitrogen may be referred to as a metal oxynitride.
  • the configuration shown in each embodiment can be appropriately combined with the configuration shown in other embodiments to form one aspect of the present invention. Further, when a plurality of configuration examples are shown in one embodiment, the configuration examples can be appropriately combined with each other.
  • the content (may be a part of the content) described in one embodiment is the other content (may be a part of the content) described in the embodiment and one or more other implementations. It is possible to apply, combine, or replace at least one content with the content described in the form of (may be a part of the content).
  • figure (which may be a part) described in one embodiment is different from another part of the figure, another figure (which may be a part) described in the embodiment, and one or more other figures.
  • the figure (which may be a part) described in the embodiment is different from another part of the figure, another figure (which may be a part) described in the embodiment, and one or more other figures.
  • more figures can be formed.
  • the size, layer thickness, or area may be exaggerated for clarity. Therefore, it is not necessarily limited to its size and aspect ratio.
  • the drawings schematically show ideal examples, and are not limited to the shapes or values shown in the drawings. For example, it is possible to include variations in the signal, voltage, or current due to noise, or variations in the signal, voltage, or current due to timing lag.
  • the code is used for identification such as "_1", “[n]", “[m, n]”. May be added and described.
  • one of the two wiring GLs may be described as wiring GL [1], and the other may be described as wiring GL [2].
  • the memory string 100 is a semiconductor device that functions as a 3D-NAND type storage device.
  • arrows indicating the X direction, the Y direction, and the Z direction may be added.
  • the X, Y, and Z directions are directions that intersect each other. More specifically, the X, Y, and Z directions are directions that are orthogonal to each other.
  • one of the X direction, the Y direction, and the Z direction may be referred to as a "first direction” or a "first direction”.
  • the other one may be referred to as a "second direction” or a "second direction”.
  • the remaining one may be referred to as a "third direction” or a "third direction”.
  • FIG. 1A is a cross-sectional view showing a part of the memory string 100 as viewed from the Y direction.
  • FIG. 1A shows the central axis 131 of the memory string 100 extending in the Z direction.
  • the Z direction is the direction in which the memory string 100 extends.
  • FIG. 1B is an equivalent circuit diagram of the memory string 100.
  • FIG. 2A is a cross-sectional view of the portions A1-A2 shown by the alternate long and short dash line in FIG. 1A as viewed from the Z direction.
  • FIG. 2B is a cross-sectional view of the portions B1-B2 shown by the alternate long and short dash line in FIG. 1A as viewed from the Z direction.
  • the memory string 100 is composed of a conductor 101, an insulator 102 of an m layer (m is an integer of 2 or more), and an n layer (n is an integer of 2 or more) arranged above a substrate (not shown). It has a conductor 103 and. The insulator 102 and the conductor 103 are alternately laminated on the upper side of the substrate. In FIG. 1A and the like, the insulator 102 of the first layer is shown as an insulator 102_1, and the insulator 102 of the mth layer is shown as an insulator 102_m.
  • the conductor 103 in the first layer is referred to as the conductor 103_1
  • the conductor 103 in the nth layer is referred to as the conductor 103_n.
  • insulator 102 when an arbitrary insulator 102 is indicated, it is simply indicated as "insulator 102".
  • conductor 103 when an arbitrary conductor 103 is indicated, it is simply indicated as "conductor 103".
  • the insulator 102 and the conductor 103 extend in the Y direction.
  • the memory string 100 has a structure in which insulators 102 and conductors 103 are alternately laminated.
  • the insulator 102_1 is provided on the conductor 101
  • the conductor 103_1 is provided on the insulator 102_1.
  • an insulator 102_m is provided on the conductor 103_n.
  • the memory string 100 has a conductor 104, an insulator 105, a structure 110, and an insulator 121.
  • the structure 110 extends along the Z direction. Further, the structure 110 is provided between the conductor 101 and the conductor 104 through the insulators 102_1 to 102_m and the conductors 103_1 to 103_n.
  • the structure 110 has a columnar structure including an insulator 111, a semiconductor 112, an insulator 113, an insulator 114, and an insulator 115.
  • the insulator 111 extends along the central axis 131, and the semiconductor 112 is provided adjacent to the side surface of the insulator 111.
  • the insulator 113 is provided adjacent to the semiconductor 112, and the insulator 114 is provided adjacent to the insulator 113.
  • the insulator 115 is provided adjacent to the insulator 114.
  • the semiconductor 112, the insulator 113, the insulator 114, and the insulator 115 are provided concentrically on the outside of the insulator 111.
  • the insulator 121 is provided so as to cover the side surfaces of the insulators 102_1 to 102_m and the conductors 103_1 to 103_n.
  • the conductor 104 is provided on the insulator 102_m.
  • the conductor 101 and the conductor 104 are electrically connected to the semiconductor 112.
  • the insulator 105 is provided on the insulator 102_m, the insulator 121, and the conductor 104.
  • the region (intersection) where the structure 110 and the conductor 103 overlap in the direction perpendicular to the Z direction functions as the transistor Tr. Therefore, the region (intersection) where the structure 110 and the conductor 103 overlap in the direction perpendicular to the Z direction functions as a memory cell.
  • the conductor 103 functions as a gate of the transistor Tr.
  • the memory string 100 shown in FIG. 1A has n regions (intersections) where the structure 110 and the conductor 103 overlap. Therefore, the memory string 100 shown in FIG. 1A has n transistors Tr. Therefore, the memory string 100 shown in FIG. 1A has n memory cells.
  • FIG. 2A corresponds to a cross-sectional view of the transistor Tr in the memory string 100 when viewed from the Z direction.
  • the first transistor Tr is referred to as a transistor Tr_1, and the nth transistor Tr is referred to as a transistor Tr_n.
  • transistor Tr when an arbitrary transistor Tr is indicated, it is simply indicated as "transistor Tr".
  • a memory cell that stores data by holding a charge in a charge storage layer has a laminated structure of a block layer, a charge storage layer, a tunnel layer, and a semiconductor layer.
  • Such memory cells may be referred to by various names depending on the laminated configuration from the control gate to the semiconductor.
  • the control gate, block layer, charge storage layer, tunnel layer, and semiconductor layer are composed of metal, oxide, nitride, oxide, and semiconductor, a MONOS (Metal Oxide Nitride Oxide Semiconductor) type memory cell. Is called.
  • MONOS Metal Organic Semiconductor
  • n-type silicon or p-type silicon when n-type silicon or p-type silicon is used for the control gate, it is called a SONOS (Silicon Oxide Nitride Semiconductor) type memory cell.
  • SONOS Silicon Oxide Nitride Semiconductor
  • tantalum nitride is used for the control gate and aluminum oxide is used for the block layer, it is called a TANOS (Tantalum nitride Oxide Nitride Oxide Semiconductor) type memory cell.
  • TANOS Tetantalum nitride Oxide Nitride Oxide Semiconductor
  • THNOS Tannium oxide Nitride Oxide Semiconductor
  • the transistor Tr functions as, for example, a MONOS type memory cell.
  • the memory string 100 functions as a NAND type storage device having n memory cells.
  • the conductor 103 functions as a memory cell control gate.
  • the insulator 113 functions as a block layer
  • the insulator 114 functions as a charge storage layer
  • the insulator 115 functions as a tunnel layer. That is, a tunnel layer is provided on the control gate side, and a block layer is provided on the semiconductor side.
  • the gate of the transistor Tr is electrically connected to the wiring CG.
  • the wiring CG electrically connected to the gate of the transistor Tr_1 is shown as wiring CG_1.
  • a part or all of the conductor 103 may function as a wiring CG.
  • the wiring CG is also referred to as "control gate” or "control gate wiring”.
  • the source of one transistor Tr and the drain of the other transistor Tr are electrically connected to each other.
  • one of the source or drain of the transistor Tr_1 is electrically connected to the wiring SL, and the other is electrically connected to one of the source or drain of the transistor Tr_2.
  • One of the source or drain of the transistor Tr_n is electrically connected to the wiring BL, and the other is electrically connected to one of the source or drain of the transistor Tr_n-1.
  • the thickness of the insulator 115 (the length in the direction perpendicular to the Z direction) is preferably 1 nm or more and 10 nm or less.
  • the thickness of the insulator 114 is preferably 5 nm or more and 20 nm or less.
  • the thickness of the insulator 113 is preferably 5 nm or more and 50 nm or less.
  • the thickness of the insulator 115 is preferably thinner than that of the insulator 113. In other words, the thickness of the insulator 113 is preferably thicker than that of the insulator 115.
  • silicon oxide may be used for the insulator 113 and the insulator 115
  • silicon nitride may be used for the insulator 114.
  • Each of the insulator 113 to the insulator 115 may be a laminate of a plurality of insulators.
  • the insulator 113 may be a laminate of silicon oxide and aluminum oxide.
  • silicon nitride may be used for the insulator 113 and the insulator 115.
  • silicon nitride having a higher silicon content than the silicon nitride used for the insulator 113 and the insulator 115 may be used.
  • the semiconductor 112 corresponds to the body portion.
  • the semiconductor 112 a single crystal semiconductor, a polycrystalline semiconductor, a microcrystalline semiconductor, an amorphous semiconductor, or the like can be used alone or in combination.
  • the semiconductor material for example, silicon, germanium or the like can be used.
  • compound semiconductors such as silicon germanium, silicon carbide, gallium arsenide, oxide semiconductors, and nitride semiconductors may be used.
  • the semiconductor 112 functions as a semiconductor layer on which a channel of the transistor Tr is formed.
  • the semiconductor used for the transistor may be a laminate of semiconductors. When the semiconductor layers are laminated, semiconductors having different crystal states may be used, or different semiconductor materials may be used.
  • the transistor Tr is preferably a transistor (also referred to as an "OS transistor") in which an oxide semiconductor, which is a kind of metal oxide, is used in the semiconductor layer on which a channel is formed. Since the oxide semiconductor has a band gap of 2 eV or more, the off-current is remarkably small. Therefore, the power consumption of the memory string 100 can be reduced. Therefore, the power consumption of the semiconductor device including the memory string 100 can be reduced.
  • OS transistor also referred to as an "OS transistor” in which an oxide semiconductor, which is a kind of metal oxide, is used in the semiconductor layer on which a channel is formed. Since the oxide semiconductor has a band gap of 2 eV or more, the off-current is remarkably small. Therefore, the power consumption of the memory string 100 can be reduced. Therefore, the power consumption of the semiconductor device including the memory string 100 can be reduced.
  • a memory cell including an OS transistor can be called an "OS memory”.
  • the memory string 100 including the memory cell can also be called "OS memory”.
  • the OS transistor can have a smaller on-resistance than a transistor in which polycrystalline silicon is used for the semiconductor layer on which the channel is formed. That is, the conductivity of the body portion can be increased.
  • the operating speed of the memory string 100 can be increased.
  • the memory string 100 can suppress malfunction due to the variation in the threshold voltage.
  • the operation of the OS transistor is stable even in a high temperature environment, and the characteristic fluctuation is small.
  • the off-current hardly increases even in a high temperature environment.
  • the off-current hardly increases even at an environmental temperature of room temperature or higher and 200 ° C. or lower.
  • the on-current does not easily decrease even in a high temperature environment. Therefore, the memory string 100 including the OS memory has stable operation even in a high temperature environment, and high reliability can be obtained.
  • the OS transistor has a high dielectric strength between the source and the drain. By using an OS transistor as the transistor constituting the memory string 100, the operation is stable even in a high temperature environment, and the memory string 100 with good reliability can be realized. Therefore, the reliability of the semiconductor device including the memory string 100 can be improved.
  • a NAND type storage device including an OS memory is also referred to as an "OS NAND type” or an "OS NAND type storage device”.
  • a 3D-NAND type storage device including an OS memory is also referred to as a "3D OS NAND type” or a “3D OS NAND type storage device”. Therefore, the memory string 100 according to one aspect of the present invention can be said to be a 3D OS NAND type storage device.
  • FIG. 3 is a cross-sectional view corresponding to FIG. 2A.
  • FIG. 4 shows a cross-sectional view of the memory string 100A, which is a modification of the memory string 100.
  • FIG. 5A is a cross-sectional view of the portions C1-C2 shown by the alternate long and short dash line in FIG. 4 as viewed from the Z direction.
  • FIG. 5B is a cross-sectional view of the portions D1-D2 shown by the alternate long and short dash line in FIG. 4 as viewed from the Z direction.
  • FIG. 5A corresponds to a cross-sectional view of the transistor Tr in the memory string 100A when viewed from the Z direction.
  • the memory string 100A has a structure 110A instead of the structure 110.
  • the structure 110A has a structure obtained by removing the insulator 114 and the insulator 115 from the structure 110.
  • the insulator 114 and the insulator 115 are provided for each transistor Tr.
  • the insulator 114 included in the transistor Tr_1 is referred to as an insulator 114_1.
  • the insulator 115 contained in the transistor Tr_1 is referred to as an insulator 115_1.
  • the insulator 114 contained in the transistor Tr_n is referred to as an insulator 114_n
  • the insulator 115 contained in the transistor Tr_n is referred to as an insulator 115_n.
  • the insulator 115_1 is provided adjacent to the conductor 103_1.
  • the insulator 115_1 has a region overlapping the structure 110A in the direction perpendicular to the Z direction.
  • the insulator 115_1 has a region overlapping the lower surface of the conductor 103_1.
  • the conductor 103_1 overlaps the insulator 102_1 via the region.
  • the insulator 115_1 has a region overlapping the upper surface of the conductor 103_1.
  • the conductor 103_1 overlaps the insulator 102_2 via the region.
  • the insulator 114_1 is provided adjacent to the insulator 115_1.
  • the insulator 114_1 has a region overlapping the structure 110A in the direction perpendicular to the Z direction.
  • the insulator 114_1 has a region overlapping the lower surface of the conductor 103 via a part of the insulator 115_1.
  • the conductor 103_1 overlaps the insulator 102_1 via the region.
  • the insulator 114_1 has a region overlapping the upper surface of the conductor 103 via a part of the insulator 115_1.
  • the conductor 103_1 overlaps the insulator 102_2 via the region.
  • the cross-sectional view shown in FIG. 5A is the same as the cross-sectional view shown in FIG. 2A, but the cross-sectional view shown in FIG. 5B is different from the cross-sectional view shown in FIG. 2B.
  • the memory string 100 shares the insulator 114 between the adjacent transistors Tr, the electric charge accumulated in the insulator 114 may interfere with the adjacent transistor Tr.
  • the memory string 100A since the insulator 114 that functions as a charge storage layer is independently provided for each transistor Tr, the possibility of interfering with the adjacent transistor Tr can be reduced. Therefore, noise can be reduced and the reliability of data retention can be improved. Further, the memory string 100A is easier to hold multi-valued information than the memory string 100.
  • FIG. 6 shows a cross-sectional view of the memory string 100B, which is a modification of the memory string 100A.
  • FIG. 7A is a cross-sectional view of the portions E1-E2 shown by the alternate long and short dash line in FIG. 6 as viewed from the Z direction.
  • FIG. 7B is a cross-sectional view of the portions F1-F2 shown by the alternate long and short dash line in FIG. 6 as viewed from the Z direction.
  • FIG. 7A corresponds to a cross-sectional view of the transistor Tr in the memory string 100B when viewed from the Z direction.
  • the memory string 100B has a structure 110B instead of the structure 110A. Further, the memory string 100B has an insulator 107 and a conductor 108. Other structures are the same as those of the memory string 100A.
  • the structure 110B has a structure in which the conductor 106 is added to the structure 110A.
  • the conductor 106 extends along the central axis 131. Further, the insulator 111 is provided adjacent to the conductor 106.
  • the insulator 107 is provided on the insulator 102_m.
  • the conductor 108 is provided so as to be embedded in a part of the insulator 107.
  • the conductor 104 is provided on the insulator 107, and the insulator 105 is provided so as to cover the conductor 104.
  • the semiconductor 112 is electrically connected to the conductor 104 via the conductor 108.
  • the conductor 106 is electrically connected to a wiring (not shown).
  • the conductor 106 can function as a back gate of the transistor Tr. By controlling the potential supplied to the back gate, the threshold voltage of the transistor Tr can be controlled.
  • the configuration of the memory string 100B can be used in combination with the memory string 100 as appropriate.
  • the memory string 100 can be provided on the substrate.
  • the substrate for example, an insulator substrate, a semiconductor substrate, or a conductor substrate may be used.
  • the insulator substrate include a glass substrate, a quartz substrate, a sapphire substrate, a stabilized zirconia substrate (yttria-stabilized zirconia substrate, etc.), a resin substrate, and the like.
  • the semiconductor substrate includes, for example, a semiconductor substrate made of silicon or germanium, or a compound semiconductor made of silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide, gallium oxide, gallium nitride (GaN), or the like.
  • the conductor substrate includes a graphite substrate, a metal substrate, an alloy substrate, and a conductive resin substrate.
  • a substrate having a metal nitride a substrate having a metal oxide, and the like.
  • a substrate in which a conductor or a semiconductor is provided in an insulator substrate a substrate in which a conductor or an insulator is provided in a semiconductor substrate, a substrate in which a semiconductor or an insulator is provided in a conductor substrate, and the like.
  • those on which an element is provided may be used.
  • Elements provided on the substrate include a capacitance element, a resistance element, a switch element, a light emitting element, a storage element, and the like.
  • Insulator examples include oxides, nitrides, oxide nitrides, nitride oxides, metal oxides, metal oxide nitrides, metal nitride oxides and the like having insulating properties.
  • the material may be selected according to the function of the insulator.
  • Examples of the insulator having a high specific dielectric constant include gallium oxide, hafnium oxide, zirconium oxide, oxides having aluminum and hafnium, nitrides having aluminum and hafnium, oxides having silicon and hafnium, silicon and hafnium. There are nitrides having oxides, or nitrides having silicon and hafnium.
  • Examples of insulators having a low specific dielectric constant include silicon oxide, silicon oxide, silicon nitride, silicon nitride, silicon oxide added with fluorine, silicon oxide added with carbon, silicon oxide added with carbon and nitrogen, and empty. There are silicon oxide having holes, resin, and the like.
  • the OS transistor can stabilize the electrical characteristics of the transistor by surrounding it with an insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen.
  • the insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, gallium, germanium, yttrium, zirconium, and lanthanum. Insulations containing, neodymium, hafnium, or tantalum may be used in single layers or in layers.
  • an insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen
  • Metal oxides such as tantalum oxide and metal nitrides such as aluminum nitride, silicon nitride and silicon nitride can be used.
  • silicon oxide refers to silicon having a higher oxygen content than nitrogen
  • silicon nitride oxide refers to silicon having a higher nitrogen content than oxygen.
  • oxygen nitriding refers to a material having a higher oxygen content than nitrogen
  • nitridation refers to a material having a higher nitrogen content than oxygen.
  • the insulator adjacent to the semiconductor 112 is preferably an insulator having a region containing oxygen desorbed by heating.
  • the oxygen deficiency of the semiconductor 112 can be compensated.
  • an insulator formed of the above material may be used as a single layer, but a plurality of insulating layers formed of the above material may be laminated and used.
  • an insulator having a function of suppressing oxygen permeation may be used as the insulator in order to prevent oxidation of the conductor.
  • the insulator for example, hafnium oxide, aluminum oxide, silicon nitride, or the like may be used.
  • an insulator when an insulator is laminated adjacent to the conductor, it is preferable to use an insulator having a function of suppressing oxygen permeation as the insulator in contact with the conductor.
  • hafnium oxide may be used to form an insulator in contact with a conductor
  • silicon oxide may be used to form an insulator in contact with the insulator.
  • Conductors include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, strontium, and lanthanum. It is preferable to use a metal element selected from the above, an alloy containing the above-mentioned metal element as a component, an alloy in which the above-mentioned metal element is combined, or the like.
  • tantalum nitride, titanium nitride, tungsten, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, oxides containing lanthanum and nickel, etc. are used. Is preferable.
  • tantalum nitride, titanium nitride, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, and oxides containing lanthanum and nickel are difficult to oxidize.
  • the conductive layer formed of the above material may be used as a single layer, but a plurality of conductive layers formed of the above material may be laminated and used.
  • a laminated structure may be formed in which the above-mentioned material containing a metal element and a conductive material containing oxygen are combined.
  • a laminated structure may be formed in which the above-mentioned material containing a metal element and a conductive material containing nitrogen are combined.
  • a laminated structure may be formed in which the above-mentioned material containing a metal element, a conductive material containing oxygen, and a conductive material containing nitrogen are combined.
  • Oxide semiconductor As the semiconductor 112, it is preferable to use an oxide semiconductor which is a kind of metal oxide. Hereinafter, oxide semiconductors applicable to OS transistors will be described.
  • the oxide semiconductor preferably contains at least indium or zinc. In particular, it preferably contains indium and zinc. Further, in addition to indium and zinc, it is preferable that aluminum, gallium, yttrium, tin and the like are contained. Further, one or more selected from boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, cobalt and the like may be contained.
  • the oxide semiconductor is an In—M—Zn oxide having indium, the element M, and zinc.
  • the element M may be one or more selected from aluminum, gallium, yttrium, and tin.
  • Other elements applicable to the element M include boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, cobalt and the like.
  • the element M a plurality of the above-mentioned elements may be combined in some cases.
  • FIG. 8A is a diagram illustrating classification of crystal structures of oxide semiconductors, typically IGZO (metal oxides containing In, Ga, and Zn).
  • IGZO metal oxides containing In, Ga, and Zn
  • oxide semiconductors are roughly classified into “Amorphous”, “Crystalline”, and “Crystal”.
  • Amorphous includes complete amorphous.
  • “Crystalline” includes CAAC (c-axis-aligned crystalline), nc (nanocrystalline), and CAC (cloud-aligned crystal) (extracting single crystal and crystal).
  • single crystal, poly crystal, and single crystal amorphous are excluded from the classification of "Crystalline”.
  • “Crystal” includes single crystal and poly crystal.
  • the structure in the thick frame shown in FIG. 8A is an intermediate state between "Amorphous” and “Crystal", and belongs to a new boundary region (New crystal line phase). That is, the structure can be rephrased as a structure completely different from the energetically unstable "Amorphous” and "Crystal".
  • the crystal structure of the film or substrate can be evaluated using an X-ray diffraction (XRD) spectrum.
  • XRD X-ray diffraction
  • FIG. 8B the XRD spectrum obtained by GIXD (Glazing-Incidence XRD) measurement of a CAAC-IGZO film classified as "Crystalline" is shown in FIG. 8B.
  • the GIXD method is also referred to as a thin film method or a Seemann-Bohlin method.
  • the XRD spectrum obtained by the GIXD measurement shown in FIG. 8B will be simply referred to as an XRD spectrum.
  • the thickness of the CAAC-IGZO film shown in FIG. 8B is 500 nm.
  • a peak showing clear crystallinity is detected in the XRD spectrum of the CAAC-IGZO film.
  • the crystal structure of the film or substrate can be evaluated by a diffraction pattern (also referred to as a microelectron diffraction pattern) observed by a micro electron diffraction method (NBED: Nano Beam Electron Diffraction).
  • the diffraction pattern of the CAAC-IGZO film is shown in FIG. 8C.
  • FIG. 8C is a diffraction pattern observed by the NBED in which the electron beam is incident parallel to the substrate.
  • electron diffraction is performed with the probe diameter set to 1 nm.
  • oxide semiconductors When focusing on the crystal structure, oxide semiconductors may be classified differently from FIG. 8A.
  • oxide semiconductors are divided into single crystal oxide semiconductors and other non-single crystal oxide semiconductors.
  • the non-single crystal oxide semiconductor include CAAC-OS (C Axis Aligned Crystal Semiconductor) and nc-OS (nanocrystalline Oxide Semiconductor).
  • the non-single crystal oxide semiconductor includes a polycrystalline oxide semiconductor, a pseudo-amorphous oxide semiconductor (a-like OS: amorphous-like oxide semiconductor), an amorphous oxide semiconductor, and the like.
  • CAAC-OS is an oxide semiconductor having a plurality of crystal regions, and the plurality of crystal regions are oriented in a specific direction on the c-axis.
  • the specific direction is the thickness direction of the CAAC-OS film, the normal direction of the surface to be formed of the CAAC-OS film, or the normal direction of the surface of the CAAC-OS film.
  • the crystal region is a region having periodicity in the atomic arrangement. When the atomic arrangement is regarded as a lattice arrangement, the crystal region is also a region in which the lattice arrangement is aligned. Further, the CAAC-OS has a region in which a plurality of crystal regions are connected in the ab plane direction, and the region may have distortion.
  • the strain refers to a region in which a plurality of crystal regions are connected in which the orientation of the lattice arrangement changes between a region in which the lattice arrangement is aligned and a region in which another grid arrangement is aligned. That is, CAAC-OS is an oxide semiconductor that is c-axis oriented and not clearly oriented in the ab plane direction.
  • Each of the plurality of crystal regions is composed of one or a plurality of minute crystals (crystals having a maximum diameter of less than 10 nm).
  • the maximum diameter of the crystal region is less than 10 nm.
  • the size of the crystal region may be about several tens of nm.
  • CAAC-OS has indium (In) and oxygen. It tends to have a layered crystal structure (also referred to as a layered structure) in which a layer (hereinafter, In layer) and a layer having elements M, zinc (Zn), and oxygen (hereinafter, (M, Zn) layer) are laminated. There is. Indium and element M can be replaced with each other. Therefore, the (M, Zn) layer may contain indium. In addition, the In layer may contain the element M. The In layer may contain Zn.
  • the layered structure is observed as a lattice image in, for example, a high-resolution TEM image.
  • the position of the peak indicating the c-axis orientation may vary depending on the type and composition of the metal elements constituting CAAC-OS.
  • a plurality of bright spots are observed in the electron diffraction pattern of the CAAC-OS film.
  • a certain spot and another spot are observed at point-symmetrical positions with the spot of the incident electron beam passing through the sample (also referred to as a direct spot) as the center of symmetry.
  • the lattice arrangement in the crystal region is based on a hexagonal lattice, but the unit lattice is not limited to a regular hexagon and may be a non-regular hexagon. Further, in the above strain, it may have a lattice arrangement such as a pentagon or a heptagon.
  • a clear grain boundary cannot be confirmed even in the vicinity of strain. That is, it can be seen that the formation of grain boundaries is suppressed by the distortion of the lattice arrangement. This is because CAAC-OS can tolerate distortion due to the fact that the arrangement of oxygen atoms is not dense in the ab plane direction and that the bond distance between atoms changes due to the replacement of metal atoms. it is conceivable that.
  • CAAC-OS for which no clear crystal grain boundary is confirmed, is one of the crystalline oxides having a crystal structure suitable for the semiconductor layer of the transistor. It is preferable to have Zn in order to form CAAC-OS.
  • In-Zn oxide and In-Ga-Zn oxide are more suitable than In oxide because they can suppress the generation of grain boundaries.
  • CAAC-OS is an oxide semiconductor having high crystallinity and no clear grain boundary is confirmed. Therefore, it can be said that CAAC-OS is unlikely to cause a decrease in electron mobility due to grain boundaries. Further, since the crystallinity of the oxide semiconductor may be lowered due to the mixing of impurities or the generation of defects, CAAC-OS can be said to be an oxide semiconductor having few impurities and defects (oxygen deficiency, etc.). Therefore, the oxide semiconductor having CAAC-OS has stable physical properties. Therefore, the oxide semiconductor having CAAC-OS is resistant to heat and has high reliability. CAAC-OS is also stable against high temperatures (so-called thermal budgets) in the manufacturing process. Therefore, when CAAC-OS is used for the OS transistor, the degree of freedom in the manufacturing process can be expanded.
  • nc-OS has periodicity in the atomic arrangement in a minute region (for example, a region of 1 nm or more and 10 nm or less, particularly a region of 1 nm or more and 3 nm or less).
  • nc-OS has tiny crystals. Since the size of the minute crystal is, for example, 1 nm or more and 10 nm or less, particularly 1 nm or more and 3 nm or less, the minute crystal is also referred to as a nanocrystal.
  • nc-OS does not show regularity in crystal orientation between different nanocrystals. Therefore, no orientation is observed in the entire film.
  • the nc-OS may be indistinguishable from the a-like OS and the amorphous oxide semiconductor depending on the analysis method. For example, when a structural analysis is performed on an nc-OS film using an XRD apparatus, a peak indicating crystallinity is not detected in the Out-of-plane XRD measurement using a ⁇ / 2 ⁇ scan. Further, when electron diffraction (also referred to as selected area electron diffraction) using an electron beam having a probe diameter larger than that of nanocrystals (for example, 50 nm or more) is performed on the nc-OS film, a diffraction pattern such as a halo pattern is generated. Observed.
  • electron diffraction also referred to as nanobeam electron diffraction
  • an electron beam having a probe diameter for example, 1 nm or more and 30 nm or less
  • An electron diffraction pattern in which a plurality of spots are observed in a ring-shaped region centered on a direct spot may be acquired.
  • the a-like OS is an oxide semiconductor having a structure between nc-OS and an amorphous oxide semiconductor.
  • the a-like OS has a void or low density region. That is, a-like OS has lower crystallinity than nc-OS and CAAC-OS. In addition, a-like OS has a higher hydrogen concentration in the membrane than nc-OS and CAAC-OS.
  • CAC-OS is, for example, a composition of a material in which the elements constituting the metal oxide are unevenly distributed in a size of 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 3 nm or less, or a size close thereto.
  • the metal oxide one or more metal elements are unevenly distributed, and the region having the metal element has a size of 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 3 nm or less, or a size close thereto.
  • the mixed state is also called a mosaic shape or a patch shape.
  • CAC-OS has a structure in which a material is separated into a first region and a second region to form a mosaic shape, and the first region is distributed in a film (also referred to as a cloud shape).
  • CAC-OS is a composite metal oxide in which the first region and the second region are mixed.
  • the atomic number ratios of In, Ga, and Zn with respect to the metal elements constituting CAC-OS in the In-Ga-Zn oxide are expressed as [In], [Ga], and [Zn], respectively.
  • the first region is a region in which [In] is larger than [In] in the composition of the CAC-OS film.
  • the second region is a region in which [Ga] is larger than [Ga] in the composition of the CAC-OS film.
  • the first region is a region in which [In] is larger than [In] in the second region and [Ga] is smaller than [Ga] in the second region.
  • the second region is a region in which [Ga] is larger than [Ga] in the first region and [In] is smaller than [In] in the first region.
  • the first region is a region in which indium oxide, indium zinc oxide, or the like is the main component.
  • the second region is a region in which gallium oxide, gallium zinc oxide, or the like is the main component. That is, the first region can be rephrased as a region containing In as a main component. Further, the second region can be rephrased as a region containing Ga as a main component.
  • a region containing In as a main component (No. 1) by EDX mapping acquired by using energy dispersive X-ray spectroscopy (EDX: Energy Dispersive X-ray spectroscopy). It can be confirmed that the region (1 region) and the region containing Ga as the main component (second region) are unevenly distributed and mixed.
  • CAC-OS When CAC-OS is used for a transistor, the conductivity caused by the first region and the insulating property caused by the second region act in a complementary manner to form a switching function (a function of switching On / Off). Can be added to CAC-OS. That is, the CAC-OS has a conductive function in a part of the material, an insulating function in the other part of the material, and a semiconductor function in the whole material. By separating the conductive function and the insulating function, both functions can be maximized. Therefore, by using CAC-OS as a transistor, high on-current ( Ion ), high field-effect mobility ( ⁇ ), and high-speed switching operation can be realized.
  • Ion on-current
  • ⁇ high field-effect mobility
  • Oxide semiconductors have various structures, and each has different characteristics.
  • the oxide semiconductor of one aspect of the present invention has two or more of amorphous oxide semiconductor, polycrystalline oxide semiconductor, a-like OS, CAC-OS, nc-OS, and CAAC-OS. You may.
  • the oxide semiconductor as a transistor, a transistor having high field effect mobility can be realized. Moreover, a highly reliable transistor can be realized.
  • the carrier concentration in the channel formation region of the oxide semiconductor is preferably 1 ⁇ 10 18 cm -3 or less, more preferably less than 1 ⁇ 10 17 cm -3 , and 1 ⁇ 10 16 cm -3. It is more preferably less than 1 ⁇ 10 13 cm -3 , even more preferably less than 1 ⁇ 10 12 cm -3.
  • the impurity concentration in the oxide semiconductor film may be lowered to lower the defect level density.
  • a low impurity concentration and a low defect level density is referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • An oxide semiconductor having a low carrier concentration may be referred to as a high-purity intrinsic or substantially high-purity intrinsic oxide semiconductor.
  • high-purity intrinsic or substantially high-purity intrinsic may be referred to as i-type or substantially i-type.
  • the trap level density may also be low.
  • the charge captured at the trap level of the oxide semiconductor takes a long time to disappear, and may behave as if it were a fixed charge. Therefore, a transistor in which a channel formation region is formed in an oxide semiconductor having a high trap level density may have unstable electrical characteristics.
  • Impurities include hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, silicon and the like.
  • the concentration of silicon and carbon in the channel formation region of the oxide semiconductor and the concentration of silicon and carbon near the interface with the channel formation region of the oxide semiconductor (secondary ion mass spectrometry (SIMS)). 2 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 17 atoms / cm 3 or less.
  • the oxide semiconductor contains an alkali metal or an alkaline earth metal
  • defect levels may be formed and carriers may be generated. Therefore, a transistor using an oxide semiconductor containing an alkali metal or an alkaline earth metal tends to have a normally-on characteristic. Therefore, the concentration of the alkali metal or alkaline earth metal in the channel formation region of the oxide semiconductor obtained by SIMS is set to 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less. ..
  • the nitrogen concentration in the channel formation region of the oxide semiconductor obtained by SIMS is less than 5 ⁇ 10 19 atoms / cm 3 , preferably 5 ⁇ 10 18 atoms / cm 3 or less, more preferably 1 ⁇ 10 18 atoms. / Cm 3 or less, more preferably 5 ⁇ 10 17 atoms / cm 3 or less.
  • hydrogen contained in an oxide semiconductor reacts with oxygen bonded to a metal atom to become water, which may form an oxygen deficiency.
  • oxygen deficiency When hydrogen enters the oxygen deficiency, electrons that are carriers may be generated.
  • a part of hydrogen may be combined with oxygen that is bonded to a metal atom to generate an electron as a carrier. Therefore, a transistor using an oxide semiconductor containing hydrogen tends to have a normally-on characteristic. Therefore, it is preferable that hydrogen in the channel forming region of the oxide semiconductor is reduced as much as possible.
  • the hydrogen concentration obtained by SIMS is less than 1 ⁇ 10 20 atoms / cm 3 , preferably less than 5 ⁇ 10 19 atoms / cm 3 , more preferably 1 ⁇ 10. It should be less than 19 atoms / cm 3 , more preferably less than 5 ⁇ 10 18 atoms / cm 3 , and even more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • the semiconductor material that can be used for the semiconductor 112 is not limited to the oxide semiconductor described above, and a semiconductor material having a bandgap (a semiconductor material that is not a zero-gap semiconductor) may be used as the semiconductor 112.
  • a semiconductor of a single element such as silicon, a compound semiconductor such as gallium arsenide, a layered substance (also referred to as an atomic layer substance, a two-dimensional material, etc.) that functions as a semiconductor may be used as the semiconductor material.
  • a layered substance also referred to as an atomic layer substance, a two-dimensional material, etc.
  • the layered substance is a general term for a group of materials having a layered crystal structure.
  • a layered crystal structure is a structure in which layers formed by covalent bonds or ionic bonds are laminated via bonds weaker than covalent bonds or ionic bonds, such as van der Waals forces.
  • the layered material has high electrical conductivity in the unit layer, that is, high two-dimensional electrical conductivity.
  • Layered materials include graphene, silicene, chalcogenides and the like.
  • Chalcogenides are compounds containing chalcogens.
  • chalcogen is a general term for elements belonging to Group 16, and includes oxygen, sulfur, selenium, tellurium, polonium, and livermorium.
  • Examples of chalcogenides include transition metal chalcogenides and group 13 chalcogenides.
  • a transition metal chalcogenide that functions as a semiconductor may be used.
  • molybdenum sulfide typically MoS 2
  • molybdenum selenium typically MoSe 2
  • molybdenum tellurium typically MoTe 2
  • tungsten sulfide typically WS 2
  • Tungsten selenium typically WSe 2
  • tungsten tellurium typically WTe 2
  • hafnium sulfide typically HfS 2
  • hafnium selenium typically HfSe 2
  • zirconium sulfide representative
  • ZrS 2 zirconium selenium
  • ZrSe 2 zirconium selenium
  • the formation of conductors, insulators, and semiconductors is performed by a sputtering method, a CVD method, a molecular beam epitaxy (MBE) method, a pulsed laser deposition (PLD) method, or an atomic layer deposition (ALD) method. ) It can be done by using the method or the like.
  • the CVD method can be classified into a plasma CVD (PECVD: Plasma Enhanced CVD) method using plasma, a thermal CVD (TCVD: Thermal CVD) method using heat, an optical CVD (Photo CVD) method using light, and the like. .. Further, it can be divided into a metal CVD (MCVD: Metal CVD) method and an organometallic CVD (MOCVD: Metal Organic CVD) method depending on the raw material gas used.
  • PECVD Plasma Enhanced CVD
  • TCVD Thermal CVD
  • Photo CVD Photo CVD
  • MCVD Metal CVD
  • MOCVD Metal Organic CVD
  • the plasma CVD method can obtain a high quality film at a relatively low temperature. Further, since the thermal CVD method does not use plasma, it is a film forming method capable of reducing plasma damage to the object to be processed. For example, wiring, electrodes, elements (transistors, capacitive elements, etc.) and the like included in a semiconductor device may be charged up by receiving electric charges from plasma. At this time, the accumulated electric charge may destroy the wiring, electrodes, elements, and the like included in the semiconductor device. On the other hand, in the case of the thermal CVD method that does not use plasma, such plasma damage does not occur, so that the yield of the semiconductor device can be increased. Further, in the thermal CVD method, plasma damage during film formation does not occur, so that a film having few defects can be obtained.
  • the ALD method is also a film forming method capable of reducing plasma damage to the object to be processed. Further, the ALD method also does not cause plasma damage during film formation, so that a film having few defects can be obtained.
  • the CVD method and the ALD method are different from the film forming method in which particles emitted from a target or the like are deposited, and are film forming methods in which a film is formed by a reaction on the surface of an object to be treated. Therefore, it is a film forming method that is not easily affected by the shape of the object to be treated and has good step coverage.
  • the ALD method has excellent step covering property and excellent thickness uniformity, and is therefore suitable for covering the surface of an opening having a high aspect ratio.
  • the ALD method since the ALD method has a relatively slow film forming rate, it may be preferable to use it in combination with another film forming method such as a CVD method having a high film forming rate.
  • the composition of the obtained film can be controlled by the flow rate ratio of the raw material gas.
  • a film having an arbitrary composition can be formed depending on the flow rate ratio of the raw material gas.
  • a film having a continuously changed composition can be formed by changing the flow rate ratio of the raw material gas while forming the film.
  • the inside of the chamber may be under atmospheric pressure or reduced pressure
  • the raw material gas for the reaction is sequentially introduced into the chamber
  • the film formation may be performed by repeating the order of introducing the gas.
  • each switching valve also called a high-speed valve
  • the first raw material gas is not mixed at the same time or after that so that the multiple kinds of raw materials gas are not mixed.
  • An active gas argon, nitrogen, etc. or the like is introduced, and a second raw material gas is introduced.
  • the inert gas becomes a carrier gas, and the inert gas may be introduced at the same time when the second raw material gas is introduced.
  • the first raw material gas may be discharged by vacuum exhaust, and then the second raw material gas may be introduced.
  • the first raw material gas is adsorbed on the surface of the substrate to form a first thin layer, and reacts with the second raw material gas introduced later, so that the second thin layer is on the first thin layer.
  • a thin film is formed by being laminated on.
  • Thermal CVD methods such as the MOCVD method and the ALD method can form various films such as a metal film, a semiconductor film, and an inorganic insulating film.
  • a metal film such as a metal film, a semiconductor film, and an inorganic insulating film.
  • an In-Ga-Zn-O film trimethylindium (In (CH 3 ) 3 ), trimethylgallium (Ga (CH 3 ) 3 ), and dimethylzinc (Zn (CH 3 ) 2) ) May be used.
  • the combination is not limited to these, and triethylgallium (Ga (C 2 H 5 ) 3 ) can be used instead of trimethylgallium, and diethylzinc (Zn (C 2 H 5 ) 2 ) can be used instead of dimethylzinc.
  • diethylzinc Zn (C 2 H 5 ) 2
  • dimethylzinc can also be used.
  • a liquid containing a solvent and a hafnium precursor compound hafnium alkoxide, tetrakisdimethylamide hafnium (TDHA, Hf [N (CH 3 ) 2 ] 2] 4
  • source gas obtained by vaporizing the hafnium amide such as, using the two kinds of gases ozone (O 3) as an oxidizing agent.
  • source gas obtained by vaporizing the hafnium amide such as, using the two kinds of gases ozone (O 3) as an oxidizing agent.
  • other materials include tetrakis (ethylmethylamide) hafnium and the like.
  • a raw material gas obtained by vaporizing a liquid containing a solvent and an aluminum precursor compound (trimethylaluminum (TMA, Al (CH 3 ) 3), etc.).
  • TMA trimethylaluminum
  • Al Al (CH 3 ) 3
  • H 2 O gases
  • Other materials include tris (dimethylamide) aluminum, triisobutylaluminum, and aluminum tris (2,2,6,6-tetramethyl-3,5-heptane dinate).
  • a silicon oxide film using a deposition apparatus employing ALD is hexachlorodisilane adsorbed on the film-forming surface, and supplying radicals for oxidizing gas (O 2, dinitrogen monoxide) adsorption React with things.
  • oxidizing gas O 2, dinitrogen monoxide
  • tungsten film when a tungsten film is formed by a film forming apparatus using ALD, WF 6 gas and B 2 H 6 gas are sequentially and repeatedly introduced to form an initial tungsten film, and then WF 6 gas and H 2 are formed. The gas is sequentially and repeatedly introduced to form a tungsten film.
  • SiH 4 gas may be used instead of B 2 H 6 gas.
  • an oxide semiconductor film for example, an In-Ga-Zn-O film is formed by a film forming apparatus using ALD
  • In (CH 3 ) 3 gas and O 3 gas are sequentially and repeatedly introduced into In.
  • a ⁇ O layer is formed, and then Ga (CH 3 ) 3 gas and O 3 gas are sequentially and repeatedly introduced to form a GaO layer, and then Zn (CH 3 ) 2 gas and O 3 gas are sequentially and repeatedly introduced.
  • Zn (CH 3 ) 2 gas and O 3 gas are sequentially and repeatedly introduced.
  • ZnO layer ZnO layer.
  • these gases may be used to form a mixed oxide layer such as an In—Ga—O layer, an In—Zn—O layer, and a Ga—Zn—O layer.
  • O 3 may gas instead be used of H 2 O gas obtained by bubbling water with an inert gas such as Ar, but better to use an O 3 gas containing no H are preferred.
  • In (C 2 H 5 ) 3 gas may be used instead of In (CH 3 ) 3 gas.
  • Ga (C 2 H 5 ) 3 gas may be used instead of Ga (CH 3 ) 3 gas.
  • Zn (C 2 H 5 ) 2 gas may be used instead of Zn (CH 3 ) 2 gas.
  • Peripheral circuits such as a read circuit and a precharge circuit may be formed in the lower layer of the memory string 100 according to one aspect of the present invention.
  • a Si transistor may be formed on a silicon substrate or the like to form the peripheral circuit, and then the memory string 100 according to one aspect of the present invention may be formed on the peripheral circuit.
  • FIG. 9A is a cross-sectional view of a semiconductor device 200 in which a peripheral circuit is composed of planar type Si transistors (transistor TrS1P and transistor TrS2P) and a memory string 100 according to an aspect of the present invention is formed on the peripheral circuit. Further, FIG.
  • FIG. 10A is a cross-sectional view of a semiconductor device 200A in which a peripheral circuit is composed of FIN type Si transistors (transistor TrS1F and transistor TrS2F) and a memory string 100 according to one aspect of the present invention is formed on the peripheral circuit. ..
  • the transistor TrS1P, the transistor TrS2P, the transistor TrS1F, and the transistor TrS2F function as selection transistors.
  • the selection transistor allows you to select a memory string that reads or writes data.
  • the memory string that can be used in the semiconductor device 200 and the semiconductor device 200A is not limited to the memory string 100.
  • the memory string 100A or the memory string 100B may be used instead of the memory string 100.
  • the Si transistors constituting the peripheral circuits are formed on the substrate 1700.
  • the element separation layer 1701 is formed between a plurality of Si transistors.
  • a conductor 1712 is formed as a source and a drain of the Si transistor.
  • the conductor 1730 is formed so as to extend in the channel width direction, and is connected to another Si transistor or the conductor 1712 (not shown).
  • the substrate shown above can be used.
  • a single crystal semiconductor substrate made of silicon or silicon carbide, a polycrystalline semiconductor substrate, a compound semiconductor substrate made of silicon germanium, an SOI substrate, or the like can be used.
  • the substrate 1700 for example, a glass substrate, a quartz substrate, a plastic substrate, a metal substrate, a flexible substrate, a laminated film, paper containing a fibrous material, a base film, or the like may be used. Further, a semiconductor element may be formed using a certain substrate, and then the semiconductor element may be transposed to another substrate. 9A and 10A show, as an example, an example in which a single crystal silicon wafer is used for the substrate 1700.
  • two memory strings 100 are electrically connected via a conductor 104.
  • transistor Tr By connecting two memory strings having n memory cells (transistors Tr), it can function as one memory string having 2n memory cells.
  • the transistor TrS1P is electrically connected to the transistor Tr_1, and the transistor TrS2P is electrically connected to the transistor Tr_1.
  • the transistor TrS1F is electrically connected to the transistor Tr_1, and the transistor TrS2F is electrically connected to the transistor Tr_1.
  • FIG. 11 shows an equivalent circuit diagram of the semiconductor device 200 and the semiconductor device 200A.
  • the transistor TrS_1 corresponds to the transistor TrS1P or the transistor TrS1F.
  • the transistor TrS_2 corresponds to the transistor TrS2P or the transistor TrS2F.
  • the gate of the transistor TrS_1 is electrically connected to the wiring SEL1. Further, one of the source or drain of the transistor TrS_1 is electrically connected to the wiring SL, and the other is electrically connected to one of the source or drain of the transistor Tr_1.
  • the gate of the transistor TrS_2 is electrically connected to the wiring SEL2. Further, one of the source or drain of the transistor TrS_2 is electrically connected to the wiring BL, and the other is electrically connected to one of the source or drain of the transistor Tr_2n.
  • the insulator 1203 is formed so as to cover the conductor 104, the memory string 100, and the like.
  • the insulator 1203 it is preferable to use an insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen.
  • impurities from the outside for example, water molecule, hydrogen atom, hydrogen molecule, oxygen atom, oxygen molecule, nitrogen atom, molecular nitrogen, nitrogen oxide molecules (N 2 O, NO, NO 2, etc.) of) the diffusion of the memory string 100 in can be suppressed.
  • FIG. 9A shows a cross-sectional view of the planar type Si transistor (transistor TrS1P and transistor TrS2P) in the channel length direction
  • FIG. 9B shows a cross-sectional view of the planar type Si transistor in the channel width direction.
  • the Si transistor is provided in contact with a channel forming region 1793 provided in the well 1792, a low concentration impurity region 1794, a high concentration impurity region 1795 (collectively referred to as an impurity region), and the impurity region.
  • a metal silicide or the like may be used for the conductive region 1796.
  • FIG. 10A shows a cross-sectional view of the FIN type Si transistor (transistor TrS1F and transistor TrS2F) in the channel length direction
  • FIG. 10B shows a cross-sectional view of the FIN type Si transistor in the channel width direction.
  • the channel forming region 1793 has a convex shape
  • a gate insulating film 1797 and a gate electrode 1790 are provided along the side surfaces and the upper surface thereof.
  • the SOI substrate may be processed to form a semiconductor layer having a convex shape.
  • the reference numerals shown in FIGS. 10A and 10B are the same as those shown in FIGS. 9A and 9B.
  • FIG. 12A shows a circuit diagram of the memory string 250.
  • the transistor Tr functions as a memory cell. Data is written by injecting a charge into the charge storage layer (insulator 114) included in the transistor Tr.
  • the transistor Tr is preferably a transistor that functions as a normally-on type transistor after data erasure. Further, the transistor TrS_1 and the transistor TrS_2 are preferably normally-off type transistors.
  • FIG. 12B is a diagram illustrating an example of the Id-Vg characteristic of the transistor.
  • the horizontal axis of FIG. 12B shows the gate voltage (Vg), and the vertical axis shows the drain current (Id).
  • the characteristic 251 shows the Id-Vg characteristic of the normally-off type transistor, and the characteristic 252 shows the Id-Vg characteristic of the normally-on type transistor.
  • the channel resistance value (resistance value between the source and the drain) when Vg is 0V is extremely large, and Id hardly flows.
  • the normally-on type transistor has a small channel resistance value when Vg is 0V, and a larger amount of Id flows as compared with the normally-off type transistor.
  • the transistor is an n-channel type transistor, the relationship of VthD ⁇ VthE is established between the threshold voltage VthD of the normally-on type transistor and the threshold voltage VthE of the normally-off type transistor.
  • FIG. 13A is a timing chart for explaining the erasing operation.
  • FIG. 13B is a circuit diagram showing an operating state of the memory string 250 during the period T12.
  • the potentials such as “H” indicating the H potential or “L” indicating the L potential are indicated by enclosing characters adjacent to the wiring or the like.
  • the L potential (0V) is supplied to the wiring BL and the wiring SL. Further, the H potential is supplied to the wiring SEL1 and the wiring SEL2.
  • the H potential is a potential that can turn on the normally-off transistor. Therefore, the transistor TrS_1 and the transistor TrS_2 are turned on.
  • the H potential is supplied to the wiring CG_1 and the wiring CG_3. Then, the transistor Tr_1 and the transistor Tr_3 are turned on, and the L potential is supplied to the source and drain of the transistor Tr_1 to the transistor Tr_3.
  • the VE potential is supplied to the wiring CG_2.
  • the VE potential is higher than the H potential.
  • the VE potential is a potential at which electrons can be emitted from the charge storage layer (insulator 114) to the conductor 103 via the tunnel layer (insulator 115).
  • the VE potential is a potential at which holes can be injected from the conductor 103 into the charge storage layer (insulator 114) via the tunnel layer (insulator 115).
  • FIG. 14A shows a cross-sectional view of a part of the transistor Tr_2 (memory cell) in the period T12.
  • FIG. 14A schematically shows the movement of electrons and holes during the period T12.
  • FIG. 14B shows an energy band diagram of the transistor Tr_2 in the period T12.
  • Data can be erased only by extracting the electrons contained in the insulator 114, but it can be efficiently performed by injecting holes into the insulator 114.
  • an oxide semiconductor is used for the semiconductor 112
  • holes can be injected into the insulator 114 from the conductor 103 side, so that the erasing operation can be efficiently performed.
  • the L potential is supplied to the wiring SEL1, the wiring SEL2, the wiring CG_1, the wiring CG_2, and the wiring CG_3.
  • the data held in the transistor Tr_2 can be erased.
  • the threshold voltage of the transistor Tr_2 shifts in the negative direction, and the transistor Tr_2 becomes a normally-on type transistor.
  • the Id-Vg characteristic of the transistor Tr_2 at this time corresponds to the characteristic 252 shown in FIG. 12B. Further, it can be considered that the data "0" is held in the transistor Tr_2.
  • the memory string according to one aspect of the present invention can erase data in the period T12 not only for one memory cell but also for a plurality of memory cells at the same time.
  • FIG. 15A is a timing chart for explaining the writing operation.
  • FIG. 15B is a circuit diagram showing an operating state of the memory string 250 during the period T22.
  • the potentials such as “H” indicating the H potential or “L” indicating the L potential are indicated by enclosing characters adjacent to the wiring or the like.
  • the VP potential is supplied to the wiring BL, the wiring SL, the wiring SEL1, and the wiring SEL2.
  • the VP potential is higher than the H potential.
  • the VP potential is a potential for injecting electrons from the conductor 103 into the charge storage layer (insulator 114) via the tunnel layer (insulator 115) due to the potential difference from the L potential.
  • the VP potential is supplied to the wiring CG_1 and the wiring CG_3. Further, the L potential is supplied to the wiring CG_2. Then, in the transistor Tr_2, a potential difference of VP potential ⁇ L potential is generated between the semiconductor 112 and the conductor 103_2, and electrons are injected into the insulator 114_2.
  • FIG. 16A shows a cross-sectional view of a part of the transistor Tr_2 (memory cell) in the period T12.
  • FIG. 16A schematically shows the movement of electrons and holes during the period T12.
  • FIG. 16B shows an energy band diagram of the transistor Tr_2 in the period T12.
  • the L potential is supplied to the wiring SEL1, the wiring SEL2, the wiring CG_1, the wiring CG_2, and the wiring CG_3. In this way, the data "1" can be written to the transistor Tr_2.
  • the threshold voltage of the transistor Tr_2 is shifted in the positive direction, and the transistor Tr_2 becomes a normally-off type transistor.
  • the Id-Vg characteristic of the transistor Tr_2 at this time corresponds to the characteristic 251 shown in FIG. 12B.
  • FIG. 17A is an iming chart for explaining the reading operation.
  • 17B to 17D are circuit diagrams showing an operating state of the memory string 250 in the reading and reading operation.
  • the L potential is supplied to the wiring SL, the wiring BL, the wiring SEL1, the wiring SEL2, the wiring CG_1, the wiring CG_2, and the wiring CG_3 as a state before the start of the reading operation.
  • the H potential is supplied to the wiring SEL2, the wiring CG_1, the wiring CG_2, and the wiring CG_3, and the transistor TrS_2, the transistor Tr_1, the transistor Tr_2, and the transistor Tr_3 are turned on. Further, the wiring SL and the semiconductor are precharged with the H potential (see FIG. 17B).
  • the L potential is supplied to the wiring CG_2.
  • the transistor Tr_2 functions as a normally-on type transistor and is not turned off.
  • the transistor Tr_2 functions as a normally-off type transistor, so that the transistor Tr_2 is turned off.
  • the H potential is supplied to the wiring SEL1 to turn on the transistor TrS_1. Then, the wiring BL and the wiring SL become conductive. Since the wiring BL is in a floating state, the potential of the wiring BL changes from the H potential to the L potential (see FIG. 17D).
  • the transistor Tr_2 When the data "1" is written in the transistor Tr_2, the transistor Tr_2 is in the off state. In this case, the wiring BL and the wiring SL do not conduct with each other, and the potential of the wiring BL remains the H potential.
  • the semiconductor device As described above, in the semiconductor device according to one aspect of the present invention, data can be erased, written, and read from an arbitrary memory cell. Therefore, the semiconductor device according to one aspect of the present invention is a semiconductor device that functions as a NAND type storage device, but can also function as a RAM (Random Access Memory).
  • the semiconductor device can also function like a flash memory.
  • the memory string 300 according to one aspect of the present invention will be described with reference to the drawings.
  • the memory string 300 is a modification of the memory string 100 and the semiconductor device 200 shown in the above embodiment. Therefore, in the present embodiment, the description overlapping with the above-described embodiment is kept to a minimum.
  • FIG. 18 is a cross-sectional view showing a part of the memory string 300 as seen from the Y direction.
  • FIG. 19A is a cross-sectional view of the portions G1-G2 shown by the alternate long and short dash line in FIG. 18 as viewed from the Z direction.
  • FIG. 19B is a cross-sectional view of the portion H1-H2 shown by the alternate long and short dash line in FIG. 18 as viewed from the Z direction.
  • the memory string 300 has a structure 110U.
  • FIG. 18 shows the central axis 131U of the memory string 300.
  • the central axis 131U corresponds to the central axis 131 of the memory string 100.
  • the structure 110U is a structure 110 having a U-shape (also referred to as “U-shape”) when viewed from the Y direction.
  • the structure 110U has two sites extending in the Z direction (site 141, site 142) and a site extending in the X direction (site 143).
  • the structure 110U like the structure 110, includes an insulator 111, a semiconductor 112, an insulator 113, an insulator 114, and an insulator 115.
  • the insulator 111 extends along the central axis 131U, and the semiconductor 112 is provided adjacent to the side surface of the insulator 111.
  • the insulator 113 is provided adjacent to the semiconductor 112, and the insulator 114 is provided adjacent to the insulator 113.
  • the insulator 115 is provided adjacent to the insulator 114.
  • the insulator 111, the semiconductor 112, the insulator 113, the insulator 114, and the insulator 115 have a U-shape when viewed from the Y direction. Further, as shown in FIGS. 19A and 19B, the semiconductor 112, the insulator 113, the insulator 114, and the insulator 115 are provided concentrically on the outside of the insulator 111.
  • the memory string 300 has an insulator 126 instead of the conductor 101 shown in FIG. 1 and the like.
  • the portion 141 and the portion 142 are provided above the insulator 126. Further, the portion 143 is provided so as to be embedded in the insulator 126.
  • the direction perpendicular to the bottom surface of the insulator 126 can be referred to as the Z direction.
  • One end of the structure 110U is connected to the conductor 104a, and the other end is connected to the conductor 104b.
  • one end of the semiconductor 112 included in the structure 110U is electrically connected to the conductor 104a, and the other end is electrically connected to the conductor 104b.
  • the insulator 105 is provided on the conductor 104a and the conductor 104b, and the conductor 124 is provided on the insulator 105. Further, an insulator 123 is provided on the conductor 124.
  • the conductor 104a and the conductor 124 are electrically connected via the conductor 122.
  • the region (intersection) where the structure 110U and the conductor 103 overlap functions as a transistor Tr. Therefore, the region (intersection) where the structure 110 and the conductor 103 overlap functions as a memory cell.
  • n transistors Tr are provided at the portion 141 and the portion 142, respectively.
  • the transistor Tr close to the conductor 104a is referred to as “transistor Tr_1”
  • the transistor Tr close to the portion 143 is referred to as “transistor Tr_n”.
  • the transistor Tr close to the conductor 104b is referred to as "transistor Tr_2n", and the transistor Tr close to the portion 143 is referred to as "transistor Tr_n + 1".
  • the conductor 103 that can function as the gate electrode of the transistor Tr_1 is shown as the conductor 103_1.
  • the conductor 103 that can function as the gate electrode of the transistor Tr_2n is shown as the conductor 103_2n.
  • the transistor Tr that functions as a memory cell is provided at a portion that overlaps with the portion 141 of the memory string 300 and a portion that overlaps with the portion 142. Therefore, the portion overlapping the portion 141 of the memory string 300 can be regarded as the memory string 100. Similarly, the portion overlapping the portion 142 of the memory string 300 can be regarded as the memory string 100. Further, the portion 143 can be regarded as a connecting portion for electrically connecting the two memory cells. Therefore, it can be said that the memory string 300 has a configuration in which two adjacent memory strings 100 are electrically connected via a connecting portion.
  • the memory string 300 has a region between the transistor Tr_1 and the conductor 104a where the structure 110U and the conductor 135_1 overlap.
  • the conductor 135 extends in the Y direction.
  • the region functions as a transistor TrS_1.
  • the memory string 300 has a region between the transistor Tr_2n and the conductor 104b where the structure 110U and the conductor 135_2 overlap.
  • the region functions as a transistor TrS_2.
  • the transistor TrS_1 and the transistor TrS_2 function as selection transistors.
  • one of the conductor 124 and the conductor 104b functions as a wiring SL, and the other functions as a wiring BL.
  • one of the conductor 124 and the conductor 104b is electrically connected to the wiring SL, and the other is electrically connected to the wiring BL.
  • the memory string 300 includes a selection transistor provided on the peripheral circuit side in the memory string 300. Therefore, the number of transistors on the peripheral circuit side can be reduced, and the degree of freedom in design on the peripheral circuit side can be improved.
  • FIG. 20 shows an equivalent circuit diagram of the memory string 300.
  • the description of the equivalent circuit diagram shown in FIG. 11 may be referred to.
  • the productivity of the semiconductor device including the memory string according to one aspect of the present invention can be increased.
  • the insulator 1203 may be provided so as to cover the memory string 300 and the like.
  • the insulator 1203 it is preferable to use an insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen.
  • FIG. 22 is a cross-sectional view showing a connection example of two adjacent memory strings 300 (memory string 300_1 and memory string 300_2).
  • the structure 110U of the memory string 300_1 is shown as the structure 110U_1
  • the structure 110U of the memory string 300_2 is shown as the structure 110U_2.
  • One end of the structure 110U_1 is connected to the conductor 104a, and the other end is connected to the conductor 125. Further, one end of the structure 110U_2 is connected to the conductor 104b, and the other end is connected to the conductor 125.
  • the conductor 125 is provided in the same layer as the conductor 104 (conductor 104a and conductor 104b). Further, the conductor 104a is electrically connected to the conductor 124 via the conductor 122a, and the conductor 104b is electrically connected to the conductor 124 via the conductor 122b.
  • One of the conductor 124 and the conductor 125 functions as a wiring SL, and the other functions as a wiring BL.
  • one of the conductor 124 and the conductor 125 is electrically connected to the wiring SL, and the other is electrically connected to the wiring BL.
  • the transistor TrS_1 provided near one end of the structure 110U_1 is referred to as TrS_1a
  • the transistor TrS_2 provided near the other end is referred to as TrS_2a
  • the transistor TrS_1 provided near one end of the structure 110U_2 is referred to as TrS_1b
  • TrS_2 provided near the other end is referred to as TrS_2b.
  • FIG. 23 shows a cross-sectional view of the memory string 300A, which is a modification of the memory string 300.
  • the memory string 300A uses the transistor Tr shown in the memory string 100A as the transistor Tr. Therefore, the memory string 300A is also a modification of the memory string 100A.
  • FIG. 24 shows a cross-sectional view of the memory string 300B, which is a modification of the memory string 300.
  • FIG. 25 is a cross-sectional view of the portions J1-J2 shown by the alternate long and short dash line in FIG. 24 as viewed from the Z direction.
  • the configuration may be such that 115 is not provided. By not providing the insulator 114 and the insulator 115 at the intersection, the operating speed of the transistor TrS can be improved.
  • FIG. 26 shows a cross-sectional view of the memory string 300C, which is a modification of the memory string 300 and the memory string 300B.
  • the insulator 113, the insulator 114, and the insulator 115 are not provided at the intersection of the structure 110U and the conductor 135, which functions as the transistor TrS, and the insulator 136 is provided between the conductor 135 and the semiconductor 112. Is provided.
  • the insulator 136 functions as a gate insulating film of the transistor TrS. It is preferable to use a thermal oxide film or the like for the insulator 136.
  • the conductor 135 is formed of low-resistance silicon, and the surface of the conductor 135 is oxidized in a high-temperature atmosphere containing oxygen to form silicon oxide (thermal oxide film), and the silicon oxide is used as an insulator 136. It may be used.
  • the silicon oxide has excellent dielectric strength and can be thinned. Therefore, the operating speed of the transistor TrS can be improved.
  • FIG. 27 shows a block diagram showing a configuration example of the semiconductor device 400.
  • the semiconductor device 400 shown in FIG. 27 includes a drive circuit 410 and a memory array 420.
  • the memory array 420 has one or more memory strings 100.
  • FIG. 27 shows an example in which the memory array 420 has a plurality of memory strings 100 arranged in a matrix.
  • the drive circuit 410 includes a PSW241 (power switch), a PSW242, and a peripheral circuit 415.
  • the peripheral circuit 415 includes a peripheral circuit 411, a control circuit (Control Circuit) 412, and a voltage generation circuit 428.
  • each circuit, each signal, and each voltage can be appropriately discarded as needed. Alternatively, other circuits or other signals may be added.
  • the signals BW, CE, GW, CLK, WAKE, ADDR, WDA, PON1 and PON2 are input signals from the outside, and the signal RDA is an output signal to the outside.
  • the signal CLK is a clock signal.
  • the signals BW, CE, and signal GW are control signals.
  • the signal CE is a chip enable signal
  • the signal GW is a global write enable signal
  • the signal BW is a byte write enable signal.
  • the signal ADDR is an address signal.
  • the signal WDA is a write data signal and the signal RDA is a read data signal.
  • the signals PON1 and PON2 are power gating control signals.
  • the signals PON1 and PON2 may be generated by the control circuit 412.
  • the control circuit 412 is a logic circuit having a function of controlling the overall operation of the semiconductor device 400. For example, the control circuit 412 logically performs a signal CE, a signal GW, and a signal BW to determine an operation mode (for example, a write operation and a read operation) of the semiconductor device 400. Alternatively, the control circuit 412 generates a control signal of the peripheral circuit 411 so that this operation mode is executed.
  • the voltage generation circuit 428 has a function of generating a negative voltage.
  • WAKE has a function of controlling the input of CLK to the voltage generation circuit 428. For example, when an H level signal is given to WAKE, the signal CLK is input to the voltage generation circuit 428, and the voltage generation circuit 428 generates a negative voltage.
  • the peripheral circuit 411 is a circuit for writing and reading data to the memory string 100.
  • the peripheral circuit 411 includes a row decoder (Low Decoder) 441, a column decoder 442, a row driver (Low Driver) 423, a column driver 424 (Color Driver), an input circuit (Input Cir.) 425, and an output circuit (Output Cir.) 426.
  • Has a sense amplifier 427 Sense Amplifier).
  • the row decoder 441 and the column decoder 442 have a function of decoding the signal ADDR.
  • the row decoder 441 is a circuit for designating the row to be accessed
  • the column decoder 442 is a circuit for designating the column to be accessed.
  • the row driver 423 has a function of selecting the wiring CG specified by the row decoder 441.
  • the column driver 424 has a function of writing data to the memory string 100, a function of reading data from the memory string 100, a function of holding the read data, and the like.
  • the input circuit 425 has a function of holding the signal WDA.
  • the data held by the input circuit 425 is output to the column driver 424.
  • the output data of the input circuit 425 is the data (Din) to be written to the memory string 100.
  • the data (Dout) read from the memory string 100 by the column driver 424 is output to the output circuit 426.
  • the output circuit 426 has a function of holding the Dout. Further, the output circuit 426 has a function of outputting the Dout to the outside of the semiconductor device 400.
  • the data output from the output circuit 426 is the signal RDA.
  • the PSW241 has a function of controlling the supply of VDD to the peripheral circuit 415.
  • PSW242 has a function of controlling the supply of V HM to row driver 423.
  • the high power supply voltage of the semiconductor device 400 is VDD
  • the low power supply voltage is GND (ground potential).
  • VHM is a high power supply voltage used to raise the word line to a high level, which is higher than VDD.
  • the signal PON1 controls the on / off of the PSW241, and the signal PON2 controls the on / off of the PSW242.
  • the number of power supply domains to which VDD is supplied in the peripheral circuit 415 is set to 1, but it can be set to a plurality. In this case, a power switch may be provided for each power supply domain.
  • the drive circuit 410 and the memory array 420 included in the semiconductor device 400 may be provided on the same plane. Further, as shown in FIG. 28, the drive circuit 410 and the memory array 420 may be provided in an overlapping manner. By providing the drive circuit 410 and the memory array 420 in an overlapping manner, the signal propagation distance can be shortened. Further, in FIG. 28, an enlarged perspective view of a part of the semiconductor device 400 is added.
  • the semiconductor device 400 may use an arithmetic processing unit such as a CPU (Central Processing Unit) or a GPU (Graphics Processing Unit) for the control circuit 412 included in the drive circuit 410.
  • an arithmetic processing unit such as a CPU (Central Processing Unit) or a GPU (Graphics Processing Unit) for the control circuit 412 included in the drive circuit 410.
  • a CPU and / or GPU a semiconductor device 400 having an arithmetic processing function can be realized.
  • the memory string 100 can function as RAM. Therefore, a part of the memory array 420 can function as a main memory or a cache memory. Further, as described above, the memory string 100 can function like a flash memory. Therefore, a part of the memory array 420 can function like a flash memory.
  • the semiconductor device 400 according to one aspect of the present invention can function as a universal memory.
  • the functions as a CPU, a cache memory, and a storage can be realized on the same chip.
  • the semiconductor device 400 shown in FIG. 28 includes a drive circuit 410 including a CPU, and a memory array 420 having a 3D OS NAND type storage device according to an aspect of the present invention.
  • the 3D OS NAND type storage device according to one aspect of the present invention has a function as a cache memory and a function as a storage.
  • a part of the memory array 420 can be used as a cache memory, and the other part can be used as a storage.
  • FIG. 29 is a diagram showing an information processing system in which the host 450 manages a plurality of semiconductor devices 400.
  • Each semiconductor device 400 has an arithmetic processing function. Further, of the plurality of semiconductor devices 400, a part can be used as a cache memory and the other part can be used as a storage. For example, writing or reading information to the cache memory and writing or reading information to the storage can be performed in parallel.
  • the host 450 manages a plurality of semiconductor devices 400, it is possible to construct an information processing system that realizes non-Von Neumann computing.
  • FIG. 30 shows a block diagram of the central processing unit 1100.
  • a CPU configuration example is shown as a configuration example that can be used in the central processing unit 1100.
  • the central processing unit 1100 shown in FIG. 30 has an ALU 1191 (ALU: Arithmetic logic unit, arithmetic circuit), an ALU controller 1192, an instruction decoder 1193, an interrupt controller 1194, a timing controller 1195, a register 1196, and a register controller 1197 on a substrate 1190. , Bus interface 1198), cache 1199, and cache interface 1189.
  • ALU Arithmetic logic unit, arithmetic circuit
  • ALU controller 1192 Arithmetic logic unit, arithmetic circuit
  • the cache 1199 is connected to the main memory provided on another chip via the cache interface 1189.
  • the cache interface 1189 has a function of supplying a part of the data held in the main memory to the cache 1199.
  • the cache 1199 has a function of holding the data.
  • the central processing unit 1100 shown in FIG. 30 is only an example in which its configuration is simplified, and the actual central processing unit 1100 has a wide variety of configurations depending on its use.
  • the configuration including the central processing unit 1100 or the arithmetic circuit shown in FIG. 30 may be one core, and a plurality of the cores may be included and each core may operate in parallel, that is, a configuration such as a GPU. ..
  • the number of bits that the central processing unit 1100 can handle in the internal arithmetic circuit or the data bus can be, for example, 8 bits, 16 bits, 32 bits, 64 bits, or the like.
  • the instructions input to the central processing unit 1100 via the bus interface 1198 are input to the instruction decoder 1193, decoded, and then input to the ALU controller 1192, the interrupt controller 1194, the register controller 1197, and the timing controller 1195.
  • the ALU controller 1192, the interrupt controller 1194, the register controller 1197, and the timing controller 1195 perform various controls based on the decoded instructions. Specifically, the ALU controller 1192 generates a signal for controlling the operation of the ALU 1191. Further, the interrupt controller 1194 has a function of determining an interrupt request from an external input / output device and peripheral circuits from the priority and the mask state and processing the interrupt request even when the central processing unit 1100 is executing a program. ..
  • the register controller 1197 generates the address of the register 1196, and reads or writes the register 1196 according to the state of the central processing unit 1100.
  • the timing controller 1195 generates a signal for controlling the operation timing of the ALU 1191, the ALU controller 1192, the instruction decoder 1193, the interrupt controller 1194, and the register controller 1197.
  • the timing controller 1195 includes an internal clock generator that generates an internal clock signal based on the reference clock signal, and supplies the internal clock signal to the above-mentioned various circuits.
  • a storage device is provided in the register 1196 and the cache 1199.
  • the storage device for example, the storage device shown in the previous embodiment can be used.
  • the register controller 1197 selects the holding operation in the register 1196 according to the instruction from the ALU 1191. That is, the ALU 1191 selects whether to hold the data by the flip-flop or the data by the capacitive element in the memory cell of the register 1196. When the holding of data by the flip-flop is selected, the power supply voltage is supplied to the memory cell in the register 1196. When the retention of data in the capacitive element is selected, the data is rewritten to the capacitive element, and the supply of the power supply voltage to the memory cell in the register 1196 can be stopped.
  • the semiconductor device 400 and the central processing unit 1100 shown in the above embodiment can be provided in an overlapping manner.
  • 31A and 31B show perspective views of the semiconductor device 1150A.
  • the semiconductor device 1150A has a semiconductor device 400 that functions as a storage device on the central processing unit 1100.
  • the central processing unit 1100 and the semiconductor device 400 have regions that overlap each other.
  • the central processing unit 1100 and the semiconductor device 400 are shown separately in FIG. 31B.
  • connection distance between the two can be shortened. Therefore, the communication speed between the two can be increased. Moreover, since the connection distance is short, power consumption can be reduced.
  • the semiconductor device 400 by using the OS NAND type storage device for the semiconductor device 400, a part or all of the memory strings 100 among the plurality of memory strings 100 included in the semiconductor device 400 function as RAM. Can be made to. Therefore, the semiconductor device 400 can function as a main memory.
  • the semiconductor device 400 that functions as the main memory is connected to the cache 1199 via the cache interface 1189.
  • the control circuit 412 can make a part or all of the plurality of memory strings 100 included in the semiconductor device 400 function as RAM based on the signal supplied from the central processing unit 1100.
  • the semiconductor device 400 can make a part of the memory strings 100 function as RAM and the other memory strings 100 function as storage among the plurality of memory strings 100.
  • an OS NAND type storage device for the semiconductor device 400, it is possible to have both a function as a cache, a function as a main memory, and a function as a storage.
  • the semiconductor device 400 according to one aspect of the present invention can function as, for example, a universal memory.
  • the semiconductor device 400 When the semiconductor device 400 is used as the main memory, its storage capacity can be increased or decreased as needed. When the semiconductor device 400 is used as a cache, its storage capacity can be increased or decreased as needed.
  • control circuit 412 shown in FIG. 27 has a function of detecting and correcting an error when moving or duplicating data between an area functioning as a storage and an area functioning as a main memory of the semiconductor device 400 (ECC: It may have an Error Check and Select). Further, the control circuit 412 may have a function of performing ECC when moving or duplicating data between the area functioning as the main memory of the semiconductor device 400 and the cache 1199.
  • ECC Error Check and Select
  • a plurality of semiconductor devices 400 may be provided so as to overlap with the central processing unit 1100.
  • 32A and 32B show perspective views of the semiconductor device 1150B.
  • the semiconductor device 1150B has a semiconductor device 400a and a semiconductor device 400b on the central processing unit 1100.
  • the central processing unit 1100, the semiconductor device 400a, and the semiconductor device 400b have regions that overlap each other.
  • the central processing unit 1100, the semiconductor device 400a, and the semiconductor device 400b are shown separately in FIG. 32B.
  • the semiconductor device 400a and the semiconductor device 400b function as a storage device.
  • a NOR type storage device may be used for one of the semiconductor device 400a or the semiconductor device 400b, and a NAND type storage device may be used for the other.
  • Both the semiconductor device 400a and the semiconductor device 400b may be NAND type storage devices.
  • the NOR type storage device includes DRAM, SRAM, and the like. Since the NOR type storage device can operate at a higher speed than the NAND type storage device, for example, a part of the semiconductor device 400a can be used as the main memory and / or the cache 1199.
  • the stacking order of the semiconductor device 400a and the semiconductor device 400b may be reversed.
  • FIG. 33A and 33B are perspective views of the semiconductor device 1150C.
  • the semiconductor device 1150C has a configuration in which the central processing unit 1100 is sandwiched between the semiconductor device 400a and the semiconductor device 400b.
  • the central processing unit 1100, the semiconductor device 400a, and the semiconductor device 400b have regions that overlap each other.
  • FIG. 33B shows the central processing unit 1100, the semiconductor device 400a, and the semiconductor device 400b separately.
  • both the communication speed between the semiconductor device 400a and the central processing unit 1100 and the communication speed between the semiconductor device 400b and the central processing unit 1100 can be increased.
  • the power consumption can be reduced as compared with the semiconductor device 1150B.
  • the semiconductor wafer 4800 shown in FIG. 34A has a wafer 4801 and a plurality of circuit units 4802 provided on the upper surface of the wafer 4801.
  • the portion without the circuit portion 4802 is the spacing 4803, which is a dicing region.
  • the semiconductor wafer 4800 can be manufactured by forming a plurality of circuit portions 4802 on the surface of the wafer 4801 by a previous step. Further, after that, the surface on the opposite side on which the plurality of circuit portions 4802 of the wafer 4801 are formed may be ground to reduce the thickness of the wafer 4801. By this step, the warp of the wafer 4801 can be reduced and the size of the wafer can be reduced.
  • a dicing step is performed. Dicing is performed along the scribing line SCL1 and the scribing line SCL2 (sometimes referred to as a dicing line or a cutting line) indicated by an alternate long and short dash line.
  • the spacing 4803 is provided so that a plurality of scribe lines SCL1 are parallel to each other and a plurality of scribe lines SCL2 are parallel to each other so that the dicing process can be easily performed. It is preferable to provide it so that it is vertical.
  • the chip 4800a as shown in FIG. 34B can be cut out from the semiconductor wafer 4800.
  • the chip 4800a has a wafer 4801a, a circuit unit 4802, and a spacing 4803a.
  • the spacing 4803a is preferably made as small as possible. In this case, the width of the spacing 4803 between the adjacent circuit units 4802 may be substantially the same as the cutting margin of the scribe line SCL1 or the cutting margin of the scribe line SCL2.
  • the shape of the element substrate of one aspect of the present invention is not limited to the shape of the semiconductor wafer 4800 shown in FIG. 34A.
  • the shape of the element substrate can be appropriately changed depending on the process of manufacturing the device and the device for manufacturing the device.
  • FIG. 34C shows a perspective view of a substrate (mounting substrate 4704) on which the electronic component 4700 and the electronic component 4700 are mounted.
  • the electronic component 4700 shown in FIG. 34C has a chip 4800a in the mold 4711.
  • As the chip 4800a a storage device or the like according to one aspect of the present invention can be used.
  • the electronic component 4700 has a land 4712 on the outside of the mold 4711.
  • the land 4712 is electrically connected to the electrode pad 4713, and the electrode pad 4713 is electrically connected to the chip 4800a by a wire 4714.
  • the electronic component 4700 is mounted on, for example, a printed circuit board 4702. A plurality of such electronic components are combined and electrically connected to each other on the printed circuit board 4702 to complete the mounting board 4704.
  • FIG. 34D shows a perspective view of the electronic component 4730.
  • the electronic component 4730 is an example of SiP (System in package) or MCM (Multi Chip Module).
  • an interposer 4731 is provided on a package substrate 4732 (printed circuit board), and a semiconductor device 4735 and a plurality of semiconductor devices 4710 are provided on the interposer 4731.
  • Examples of the semiconductor device 4710 include a chip 4800a, the semiconductor device described in the above embodiment, and a wideband memory (HBM: High Bandwidth Memory). Further, as the semiconductor device 4735, an integrated circuit (semiconductor device) such as a CPU, GPU, FPGA, or storage device can be used.
  • a semiconductor device such as a CPU, GPU, FPGA, or storage device.
  • the package substrate 4732 a ceramic substrate, a plastic substrate, a glass epoxy substrate, or the like can be used.
  • the interposer 4731 a silicon interposer, a resin interposer, or the like can be used.
  • the interposer 4731 has a plurality of wirings and has a function of electrically connecting a plurality of integrated circuits having different terminal pitches.
  • the plurality of wirings are provided in a single layer or multiple layers.
  • the interposer 4731 has a function of electrically connecting the integrated circuit provided on the interposer 4731 to the electrode provided on the package substrate 4732.
  • the interposer may be referred to as a "rewiring board” or an "intermediate board”.
  • a through electrode may be provided on the interposer 4731, and the integrated circuit and the package substrate 4732 may be electrically connected using the through electrode.
  • a TSV Through Silicon Via
  • interposer 4731 It is preferable to use a silicon interposer as the interposer 4731. Since it is not necessary to provide an active element in the silicon interposer, it can be manufactured at a lower cost than an integrated circuit. On the other hand, since the wiring of the silicon interposer can be formed by a semiconductor process, it is easy to form fine wiring, which is difficult with a resin interposer.
  • the interposer on which the HBM is mounted is required to form fine and high-density wiring. Therefore, it is preferable to use a silicon interposer as the interposer on which the HBM is mounted.
  • the reliability is unlikely to be lowered due to the difference in the expansion coefficient between the integrated circuit and the interposer. Further, since the surface of the silicon interposer is high, poor connection between the integrated circuit provided on the silicon interposer and the silicon interposer is unlikely to occur. In particular, in a 2.5D package (2.5-dimensional mounting) in which a plurality of integrated circuits are arranged side by side on an interposer, it is preferable to use a silicon interposer.
  • a heat sink may be provided so as to be overlapped with the electronic component 4730.
  • the heat sink it is preferable that the heights of the integrated circuits provided on the interposer 4731 are the same.
  • the heights of the semiconductor device 4710 and the semiconductor device 4735 are the same.
  • an electrode 4733 may be provided on the bottom of the package substrate 4732.
  • FIG. 34D shows an example in which the electrode 4733 is formed of solder balls. By providing solder balls in a matrix on the bottom of the package substrate 4732, BGA (Ball Grid Array) mounting can be realized. Further, the electrode 4733 may be formed of a conductive pin. By providing conductive pins in a matrix on the bottom of the package substrate 4732, PGA (Pin Grid Array) mounting can be realized.
  • the electronic component 4730 can be mounted on another substrate by using various mounting methods, not limited to BGA and PGA.
  • BGA Band-GPU
  • PGA Stimble Pin Grid Array
  • LGA Land-GPU
  • QFP Quad Flat Package
  • QFJ Quad Flat J-leaded package
  • QFN QuadFN
  • FIG. 35A shows various storage devices used in semiconductor devices for each layer.
  • a storage device located in the upper layer is required to have a faster operating speed, and a storage device located in the lower layer is required to have a large storage capacity and a high recording density.
  • FIG. 35A shows, in order from the top layer, a memory, a SRAM (Static Random Access Memory), and a DRAM (Dynamic Random Access Memory), which are mixedly loaded as registers in an arithmetic processing unit such as a CPU, and a 3D NAND memory.
  • SRAM Static Random Access Memory
  • DRAM Dynamic Random Access Memory
  • a memory that is mixedly loaded as a register in an arithmetic processing unit such as a CPU is used for temporary storage of arithmetic results, and therefore is frequently accessed from the arithmetic processing unit. Therefore, an operation speed faster than the storage capacity is required.
  • the register also has a function of holding setting information of the arithmetic processing unit.
  • SRAM is used, for example, as a cache.
  • the cache has a function of duplicating and holding a part of the data held in the main memory (main memory). By duplicating frequently used data and keeping it in the cache, the access speed to the data can be increased.
  • the storage capacity required for the cache is smaller than that of the main memory, but the operating speed is required to be faster than that of the main memory.
  • the data rewritten in the cache is duplicated and supplied to the main memory.
  • DRAM is used, for example, in main memory.
  • the main memory has a function of holding programs and data read from the storage.
  • the recording density of the DRAM is approximately 0.1 to 0.3 Gbit / mm 2 .
  • 3D NAND memory is used, for example, for storage.
  • the storage has a function of holding data that needs to be stored for a long period of time, various programs used in the arithmetic processing unit, and the like. Therefore, the storage is required to have a storage capacity larger than the operating speed and a high recording density.
  • the recording density of the storage device used for storage is approximately 0.6 to 6.0 Gbit / mm 2 .
  • the storage device has a high operating speed and can retain data for a long period of time.
  • the storage device can be suitably used as a storage device located in the boundary area 901 including both the layer in which the cache is located and the layer in which the main memory is located.
  • the storage device can be suitably used as a storage device located in the boundary area 902 including both the layer in which the main memory is located and the layer in which the storage is located.
  • the storage device according to one aspect of the present invention can be suitably used for both the layer in which the main memory is located and the layer in which the storage is located. Further, the storage device according to one aspect of the present invention can be suitably used in the hierarchy in which the cache is located.
  • FIG. 35B shows a hierarchy of various storage devices different from those in FIG. 35A.
  • FIG. 35B shows, in order from the top layer, a memory that is mixedly loaded as a register in an arithmetic processing unit such as a CPU, an SRAM that is used as a cache, and a 3D OS NAND memory.
  • a storage device can be used for the cache, the main memory, and the storage.
  • the cache is mixedly mounted on an arithmetic processing unit such as a CPU.
  • the storage device is, for example, a storage device for various electronic devices (for example, an information terminal, a computer, a smartphone, an electronic book terminal, a digital still camera, a video camera, a recording / playback device, a navigation system, a game machine, etc.). Applicable to devices. It can also be used for image sensors, IoT (Internet of Things), health care, and the like.
  • the computer includes a tablet computer, a notebook computer, a desktop computer, and a large computer such as a server system.
  • FIGS. 36A to 36J and 37A to 37E show how the electronic component 4700 or the electronic component 4730 having the storage device is included in each electronic device.
  • the information terminal 5500 shown in FIG. 36A is a mobile phone (smartphone) which is a kind of information terminal.
  • the information terminal 5500 has a housing 5510 and a display unit 5511, and as an input interface, a touch panel is provided in the display unit 5511 and buttons are provided in the housing 5510.
  • the information terminal 5500 can hold a temporary file (for example, a cache when using a web browser) generated when the application is executed.
  • a temporary file for example, a cache when using a web browser
  • FIG. 36B shows an information terminal 5900 which is an example of a wearable terminal.
  • the information terminal 5900 has a housing 5901, a display unit 5902, an operation switch 5903, an operation switch 5904, a band 5905, and the like.
  • the wearable terminal can hold a temporary file generated when the application is executed by applying the storage device according to one aspect of the present invention.
  • FIG. 36C shows a desktop information terminal 5300.
  • the desktop type information terminal 5300 includes a main body 5301 of the information terminal, a display unit 5302, and a keyboard 5303.
  • the desktop information terminal 5300 can hold a temporary file generated when the application is executed by applying the storage device according to one aspect of the present invention.
  • smartphones, wearable terminals, and desktop information terminals are taken as examples of electronic devices, which are shown in FIGS. 36A to 36C, respectively.
  • information terminals other than smartphones, wearable terminals, and desktop information terminals can be applied. It can.
  • Examples of information terminals other than smartphones, wearable terminals, and desktop information terminals include PDAs (Personal Digital Assistants), notebook-type information terminals, and workstations.
  • FIG. 36D shows an electric freezer / refrigerator 5800 as an example of an electric appliance.
  • the electric freezer / refrigerator 5800 has a housing 5801, a refrigerator door 5802, a freezer door 5803, and the like.
  • the electric freezer / refrigerator 5800 is an electric freezer / refrigerator compatible with IoT.
  • the storage device can be applied to the electric refrigerator-freezer 5800.
  • the electric refrigerator-freezer 5800 can send and receive information such as foodstuffs stored in the electric refrigerator-freezer 5800 and the expiration date of the foodstuffs to an information terminal or the like via the Internet or the like.
  • the electric refrigerator-freezer 5800 can hold a temporary file generated when transmitting the information in the storage device.
  • an electric refrigerator / freezer has been described as an electric appliance, but other electric appliances include, for example, a vacuum cleaner, a microwave oven, an electric oven, a rice cooker, a water heater, an IH cooker, a water server, and an air conditioner. Equipment, washing machines, dryers, audiovisual equipment, etc. can be mentioned.
  • FIG. 36E shows a portable game machine 5200, which is an example of a game machine.
  • the portable game machine 5200 has a housing 5201, a display unit 5202, a button 5203, and the like.
  • FIG. 36F shows a stationary game machine 7500, which is an example of a game machine.
  • the stationary game machine 7500 has a main body 7520 and a controller 7522.
  • the controller 7522 can be connected to the main body 7520 wirelessly or by wire.
  • the controller 7522 can be provided with a display unit for displaying a game image, a touch panel or stick as an input interface other than buttons, a rotary knob, a slide knob, and the like.
  • the controller 7522 is not limited to the shape shown in FIG. 36F, and the shape of the controller 7522 may be variously changed according to the genre of the game.
  • a controller shaped like a gun can be used by using a trigger as a button.
  • a controller having a shape imitating a musical instrument, a music device, or the like can be used.
  • the stationary game machine may be in a form in which a controller is not used, and instead, a camera, a depth sensor, a microphone, and the like are provided and operated by the gesture and / or voice of the game player.
  • the video of the game machine described above can be output by a display device such as a television device, a personal computer display, a game display, or a head-mounted display.
  • a display device such as a television device, a personal computer display, a game display, or a head-mounted display.
  • the low power consumption portable game machine 5200 or the low power consumption stationary game machine 7500 can be realized. .. Further, since the heat generation from the circuit can be reduced due to the low power consumption, the influence of the heat generation on the circuit itself, the peripheral circuit, and the module can be reduced.
  • FIG. 36E shows a portable game machine.
  • FIG. 36F shows a stationary game machine for home use.
  • the electronic device of one aspect of the present invention is not limited to this. Examples of the electronic device of one aspect of the present invention include an arcade game machine installed in an entertainment facility (game center, amusement park, etc.), a pitching machine for batting practice installed in a sports facility, and the like.
  • the storage device described in the above embodiment can be applied to an automobile which is a moving body and around the driver's seat of the automobile.
  • FIG. 36G shows an automobile 5700 which is an example of a moving body.
  • an instrument panel that provides various information by displaying a speedometer, a tachometer, a mileage, a fuel gauge, a gear status, an air conditioner setting, and the like is provided. Further, a display device for displaying such information may be provided around the driver's seat.
  • the storage device described in the above embodiment can temporarily hold information
  • the computer may be used in an automatic driving system for an automobile 5700 or a system for performing road guidance, danger prediction, or the like. It can be used to retain necessary temporary information.
  • the display device may be configured to display temporary information such as road guidance and danger prediction. Further, the image of the driving recorder installed in the automobile 5700 may be held.
  • moving objects include trains, monorails, ships, and flying objects (helicopters, unmanned aerial vehicles (drones), airplanes, rockets), and the like.
  • FIG. 36H shows a digital camera 6240, which is an example of an imaging device.
  • the digital camera 6240 has a housing 6241, a display unit 6242, an operation switch 6243, a shutter button 6244, and the like, and a removable lens 6246 is attached to the digital camera 6240.
  • the digital camera 6240 has a configuration in which the lens 6246 can be removed from the housing 6241 and replaced here, the lens 6246 and the housing 6241 may be integrated. Further, the digital camera 6240 may be configured so that a strobe device, a viewfinder, and the like can be separately attached.
  • the digital camera 6240 with low power consumption can be realized. Further, since the heat generation from the circuit can be reduced due to the low power consumption, the influence of the heat generation on the circuit itself, the peripheral circuit, and the module can be reduced.
  • Video camera The storage device described in the above embodiment can be applied to a video camera.
  • FIG. 36I shows a video camera 6300, which is an example of an imaging device.
  • the video camera 6300 includes a first housing 6301, a second housing 6302, a display unit 6303, an operation switch 6304, a lens 6305, a connection unit 6306, and the like.
  • the operation switch 6304 and the lens 6305 are provided in the first housing 6301, and the display unit 6303 is provided in the second housing 6302.
  • the first housing 6301 and the second housing 6302 are connected by a connecting portion 6306, and the angle between the first housing 6301 and the second housing 6302 can be changed by the connecting portion 6306. is there.
  • the image on the display unit 6303 may be switched according to the angle between the first housing 6301 and the second housing 6302 on the connecting unit 6306.
  • the video camera 6300 When recording the video captured by the video camera 6300, it is necessary to encode the data according to the recording format. By utilizing the storage device described above, the video camera 6300 can hold a temporary file generated during encoding.
  • ICD implantable cardioverter defibrillator
  • FIG. 36J is a schematic cross-sectional view showing an example of ICD.
  • the ICD body 5400 has at least a battery 5401, an electronic component 4700, a regulator, a control circuit, an antenna 5404, a wire 5402 to the right atrium, and a wire 5403 to the right ventricle.
  • the ICD body 5400 is surgically placed in the body, and two wires are passed through the subclavian vein 5405 and the superior vena cava 5406 of the human body, and one wire tip is placed in the right ventricle and the other wire tip is placed in the right atrium. To be done.
  • the ICD body 5400 has a function as a pacemaker and paces the heart when the heart rate deviates from the specified range. Also, if pacing does not improve heart rate (such as fast ventricular tachycardia or ventricular fibrillation), electric shock treatment is given.
  • the ICD body 5400 needs to constantly monitor the heart rate in order to properly perform pacing and electric shock. Therefore, the ICD main body 5400 has a sensor for detecting the heart rate. Further, the ICD main body 5400 can store the heart rate data acquired by the sensor or the like, the number of times of treatment by pacing, the time, etc. in the electronic component 4700.
  • the ICD main body 5400 has a plurality of batteries, so that the safety can be enhanced. Specifically, even if a part of the battery of the ICD main body 5400 becomes unusable, the remaining battery can function, so that it also functions as an auxiliary power source.
  • the antenna 5404 that can receive power it may have an antenna that can transmit physiological signals.
  • physiological signals such as pulse, respiratory rate, heart rate, and body temperature can be confirmed by an external monitoring device.
  • a system for monitoring various cardiac activities may be configured.
  • the storage device described in the above embodiment can be applied to a computer such as a PC (Personal Computer) and an expansion device for an information terminal.
  • a computer such as a PC (Personal Computer) and an expansion device for an information terminal.
  • FIG. 37A shows, as an example of the expansion device, an expansion device 6100 externally attached to a PC, which is equipped with a portable chip capable of storing information.
  • the expansion device 6100 can store information by the chip by connecting to a PC by, for example, USB (Universal Serial Bus) or the like.
  • USB Universal Serial Bus
  • FIG. 37A illustrates a portable expansion device 6100, but the expansion device according to one aspect of the present invention is not limited to this, and is relatively equipped with, for example, a cooling fan. It may be a large form of expansion device.
  • the expansion device 6100 has a housing 6101, a cap 6102, a USB connector 6103, and a substrate 6104.
  • the substrate 6104 is housed in the housing 6101.
  • the substrate 6104 is provided with a circuit for driving the storage device and the like described in the above embodiment.
  • an electronic component 4700 and a controller chip 6106 are attached to the substrate 6104.
  • the USB connector 6103 functions as an interface for connecting to an external device.
  • SD card The storage device described in the above embodiment can be applied to an SD card that can be attached to an electronic device such as an information terminal or a digital camera.
  • FIG. 37B is a schematic view of the appearance of the SD card
  • FIG. 37C is a schematic view of the internal structure of the SD card.
  • the SD card 5110 has a housing 5111, a connector 5112, and a substrate 5113.
  • the connector 5112 functions as an interface for connecting to an external device.
  • the substrate 5113 is housed in the housing 5111.
  • the substrate 5113 is provided with a storage device and a circuit for driving the storage device.
  • an electronic component 4700 and a controller chip 5115 are attached to the substrate 5113.
  • the circuit configurations of the electronic component 4700 and the controller chip 5115 are not limited to the above description, and the circuit configurations may be appropriately changed depending on the situation.
  • the writing circuit, the low driver, the reading circuit, and the like provided in the electronic component may be incorporated in the controller chip 5115 instead of the electronic component 4700.
  • the capacity of the SD card 5110 can be increased.
  • a wireless chip having a wireless communication function may be provided on the substrate 5113. As a result, wireless communication can be performed between the external device and the SD card 5110, and the data of the electronic component 4700 can be read and written.
  • SSD Solid State Drive
  • electronic device such as an information terminal.
  • FIG. 37D is a schematic view of the appearance of the SSD
  • FIG. 37E is a schematic view of the internal structure of the SSD.
  • the SSD 5150 has a housing 5151, a connector 5152, and a substrate 5153.
  • the connector 5152 functions as an interface for connecting to an external device.
  • the board 5153 is housed in the housing 5151.
  • the substrate 5153 is provided with a storage device and a circuit for driving the storage device.
  • an electronic component 4700, a memory chip 5155, and a controller chip 5156 are attached to the substrate 5153.
  • a work memory is incorporated in the memory chip 5155.
  • a DRAM chip may be used as the memory chip 5155.
  • a processor, an ECC circuit, and the like are incorporated in the controller chip 5156.
  • the circuit configurations of the electronic component 4700, the memory chip 5155, and the controller chip 5115 are not limited to the above description, and the circuit configurations may be appropriately changed depending on the situation.
  • the controller chip 5156 may also be provided with a memory that functions as a work memory.
  • the computer 5600 shown in FIG. 38A is an example of a large-scale computer.
  • a plurality of rack-mounted computers 5620 are stored in the rack 5610.
  • the computer 5620 may have, for example, the configuration of the perspective view shown in FIG. 38B.
  • the computer 5620 has a motherboard 5630, which has a plurality of slots 5631 and a plurality of connection terminals.
  • a PC card 5621 is inserted in slot 5631.
  • the PC card 5621 has a connection terminal 5623, a connection terminal 5624, and a connection terminal 5625, each of which is connected to the motherboard 5630.
  • the PC card 5621 shown in FIG. 38C is an example of a processing board including a CPU, GPU, storage device, and the like.
  • the PC card 5621 has a board 5622.
  • the board 5622 has a connection terminal 5623, a connection terminal 5624, a connection terminal 5625, a semiconductor device 5626, a semiconductor device 5627, a semiconductor device 5628, and a connection terminal 5629.
  • FIG. 38C illustrates semiconductor devices other than the semiconductor device 5626, the semiconductor device 5627, and the semiconductor device 5628. Regarding these semiconductor devices, the semiconductor device 5626, the semiconductor device 5627, and the semiconductor device 5627 described below are shown. The description of the semiconductor device 5628 may be taken into consideration.
  • connection terminal 5629 has a shape that can be inserted into the slot 5631 of the motherboard 5630, and the connection terminal 5629 functions as an interface for connecting the PC card 5621 and the motherboard 5630.
  • Examples of the standard of the connection terminal 5629 include PCIe and the like.
  • connection terminal 5623, the connection terminal 5624, and the connection terminal 5625 can be, for example, interfaces for supplying power to the PC card 5621, inputting signals, and the like. Further, for example, it can be an interface for outputting a signal calculated by the PC card 5621.
  • Examples of the standards of the connection terminal 5623, the connection terminal 5624, and the connection terminal 5625 include USB (Universal Serial Bus), SATA (Serial ATA), and SCSI (Small Computer System Interface).
  • USB Universal Serial Bus
  • SATA Serial ATA
  • SCSI Serial Computer System Interface
  • the semiconductor device 5626 has a terminal (not shown) for inputting / outputting signals, and by inserting the terminal into a socket (not shown) included in the board 5622, the semiconductor device 5626 and the board 5622 are electrically connected. Can be connected to.
  • the semiconductor device 5627 has a plurality of terminals, and the semiconductor device 5627 and the board 5622 are electrically connected to each other by soldering the terminals to the wiring provided on the board 5622, for example, by a reflow method. be able to.
  • Examples of the semiconductor device 5627 include FPGA (Field Programmable Gate Array), GPU, CPU, and the like.
  • an electronic component 4730 can be used as the semiconductor device 5627.
  • the semiconductor device 5628 has a plurality of terminals, and the semiconductor device 5628 and the board 5622 are electrically connected by, for example, reflowing soldering to the wiring provided with the terminals 5622. be able to.
  • Examples of the semiconductor device 5628 include a storage device and the like.
  • an electronic component 4700 can be used as the semiconductor device 5628.
  • the computer 5600 can also function as a parallel computer.
  • the computer 5600 By using the computer 5600 as a parallel computer, for example, it is possible to perform large-scale calculations necessary for learning artificial intelligence and inference.
  • the semiconductor device of one aspect of the present invention for the above-mentioned various electronic devices, it is possible to reduce the size, speed, or power consumption of the electronic devices. Further, since the semiconductor device of one aspect of the present invention has low power consumption, heat generation from the circuit can be reduced. Therefore, it is possible to reduce the adverse effect of the heat generation on the circuit itself, the peripheral circuits, and the module. Further, by using the semiconductor device of one aspect of the present invention, it is possible to realize an electronic device whose operation is stable even in a high temperature environment. Therefore, the reliability of the electronic device can be improved.
  • FIG. 39 is a diagram illustrating a configuration example of the computer system 700.
  • the computer system 700 includes software (Software) and hardware (Hardware).
  • the hardware included in the computer system may be referred to as an information processing device.
  • the software that constitutes the computer system 700 includes an operating system including a device driver, middleware, various development environments, an application program related to AI (AI Application), an application program unrelated to AI, and the like.
  • Device drivers include auxiliary storage devices, display devices, and application programs for controlling externally connected devices such as printers.
  • the hardware constituting the computer system 700 includes a first arithmetic processing unit, a second arithmetic processing unit, a first storage device, and the like. Further, the second arithmetic processing unit has a second storage device.
  • a central arithmetic processing unit such as a Noff OS CPU may be used.
  • the Noff OS CPU has a storage means (for example, a non-volatile memory) using an OS transistor, and when operation is not required, the necessary information is held in the storage means and power is supplied to the central processing unit. Has a function to stop.
  • the second arithmetic processing unit for example, a GPU, an FPGA, or the like can be used. It is preferable to use AI OS Accelerator as the second arithmetic processing unit.
  • the AI OS Accelerator is configured by using an OS transistor and has a calculation means such as a product-sum calculation circuit. AI OS Accelerator consumes less power than general GPUs. By using the AI OS Accelerator as the second arithmetic processing unit, the power consumption of the computer system 700 can be reduced.
  • the storage device according to one aspect of the present invention is preferable to use as the first storage device and the second storage device.
  • a 3D OS NAND type storage device can function as a cache, main memory, and storage. Further, by using a 3D OS NAND type storage device, it becomes easy to realize a non-Von Neumann type computer system.
  • the 3D OS NAND type storage device consumes less power than the 3D NAND type storage device using a Si transistor.
  • the power consumption of the computer system 700 can be reduced.
  • the 3D OS NAND type storage device can function as a universal memory, the number of parts for forming the computer system 700 can be reduced.
  • the semiconductor device constituting the hardware By configuring the semiconductor device constituting the hardware with a semiconductor device including an OS transistor, it becomes easy to monolithicize the hardware including the central processing unit, the arithmetic processing unit, and the storage device. By making the hardware monolithic, not only miniaturization, weight reduction, and thinning, but also further reduction of power consumption becomes easy.
  • a normally-off CPU (also referred to as "Noff-CPU") can be realized by using the OS memory shown in the present specification and the like.
  • the Nonf-CPU is an integrated circuit including a normally-off type transistor that is in a non-conducting state (also referred to as an off state) even when the gate voltage is 0V.
  • the Noff-CPU can stop the power supply to the unnecessary circuit in the Noff-CPU and put the circuit in the standby state. No power is consumed in the circuit where the power supply is stopped and the circuit is in the standby state. Therefore, the Nonf-CPU can minimize the amount of power used. Further, the Nonf-CPU can retain information necessary for operation such as setting conditions for a long period of time even if the power supply is stopped. To return from the standby state, it is only necessary to restart the power supply to the circuit, and it is not necessary to rewrite the setting conditions and the like. That is, high-speed recovery from the standby state is possible. In this way, the Nonf-CPU can reduce the power consumption without significantly reducing the operating speed.
  • the Noff-CPU can be suitably used for a small-scale system such as, for example, an IoT terminal device (also referred to as an "endpoint microcomputer") 803 in the IoT field.
  • IoT terminal device also referred to as an "endpoint microcomputer" 803 in the IoT field.
  • FIG. 40 shows the hierarchical structure of the IoT network and the tendency of the required specifications.
  • FIG. 40 shows power consumption 804 and processing performance 805 as required specifications.
  • the hierarchical structure of the IoT network is roughly divided into a cloud field 801 which is an upper layer and an embedded field 802 which is a lower layer.
  • the cloud field 801 includes, for example, a server.
  • the embedded field 802 includes, for example, machines, industrial robots, in-vehicle devices, home appliances, and the like.
  • the semiconductor device according to one aspect of the present invention can be suitably used for a communication device of an IoT terminal device that requires low power consumption.
  • the "endpoint” refers to the terminal region of the embedded field 802. Examples of devices used for endpoints include microcomputers used in factories, home appliances, infrastructure, agriculture, and the like.
  • FIG. 41 shows an image diagram of factory automation as an application example of an endpoint microcomputer.
  • the factory 884 is connected to the cloud 883 via an internet line (Internet).
  • the cloud 883 is also connected to the home 881 and the office 882 via an internet line.
  • the Internet line may be a wired communication system or a wireless communication system.
  • a semiconductor device according to one aspect of the present invention is used as a communication device in accordance with communication standards such as a 4th generation mobile communication system (4G) and a 5th generation mobile communication system (5G). All you have to do is perform wireless communication.
  • the factory 884 may be connected to the factory 885 and the factory 886 via an internet line.
  • the Factory 884 has a master device (control device) 831.
  • the master device 831 has a function of connecting to the cloud 883 and transmitting / receiving information. Further, the master device 831 is connected to a plurality of industrial robots 842 included in the IoT terminal device 841 via an M2M (Machine to Machine) interface 832.
  • M2M interface 832 for example, industrial Ethernet (“Ethernet” is a registered trademark) which is a kind of wired communication method, local 5G which is a kind of wireless communication method, and the like may be used.
  • the factory manager can connect to the factory 884 from the home 881 or the office 882 via the cloud 883 and know the operating status and the like. In addition, it is possible to check for incorrect or missing items, indicate the location, and measure the tact time.
  • FIG. 42A is an equivalent circuit of the memory string MS assumed in the device simulation.
  • the memory string MS has a configuration in which the transistor STR1, the transistor MTr1, the transistor MTr2, the transistor MTr3, and the transistor STR2 are connected in series.
  • Transistor Str1 has a gate SGS
  • transistor MTr1 has a gate CGTT1
  • transistor MTr2 has a gate CGT2
  • transistor MTr3 has a gate CGT3
  • transistor Str2 has a gate SGD.
  • the wiring SL is connected to the transistor Str1 side
  • the wiring BL is connected to the transistor Str2 side.
  • the transistors Str1 and Str2 function as selection transistors, and the transistors MTr1, transistor MTr2 and transistor MTr3 function as memory transistors.
  • the transistor Str1 corresponds to the transistor TrS_1 shown in the above embodiment
  • the transistor Str2 corresponds to the transistor TrS_1 shown in the above embodiment.
  • the transistor MTr1, the transistor MTr2 and the transistor MTr3 correspond to the transistor Tr_1, the transistor Tr_2 and the transistor Tr_3, respectively.
  • FIG. 42B shows a cross-sectional view of the memory string MS assumed in the device simulation.
  • Synopsys TCAD Sentaurus was used for the device simulation.
  • Cylindrical command of Sentaurus a cylindrical structure was assumed in which the two-dimensional structure shown in FIG. 42B was rotated 360 ° about the axis 991 as the central axis.
  • the structure assumed in the device simulation corresponds to the structure of the memory string 100A shown in the above embodiment.
  • In-Ga-Zn oxide (abbreviated as IGZO) was assumed for the channel of the memory string MS.
  • the IGZO corresponds to the semiconductor 112 shown in the above embodiment.
  • a donor of 1 ⁇ 10 17 cm -3 was assumed for IGZO.
  • FIG. 42C is an enlarged view of a part of the memory transistor in the memory string MS.
  • FIG. 42C shows an enlarged view of the transistor MTr2 as an example.
  • the memory string MS has SiOx (4 nm) that functions as a tunnel layer, SiNx (5 nm) that functions as a charge storage layer, and SiOx (8 nm) that functions as a block layer.
  • the tunnel layer, the charge storage layer, and the block layer are the semiconductor 112 and the gate CGT2 of the insulator 115 (insulator 115_2), the insulator 114 (insulator 114_2), and the insulator 113, respectively. Corresponds to the area sandwiched between.
  • L indicates the length of the region where the semiconductor 112 and the gate CGT2 overlap in the direction parallel to the axis 991. In this example, L was assumed to be 30 nm or 60 nm.
  • gate SGD, gate SGS, gate CGT1, gate CGT2 and gate CGT3 were all set to 4.6 eV, and the work functions of wiring BL and wiring SL were assumed to be 4.0 eV.
  • the configurations and physical property values assumed in the device simulation are shown in FIG. 47 and Table 1.
  • FIG. 43A shows the voltage in the writing operation.
  • Vpro represents the write voltage.
  • the time for applying Vprog was 3 milliseconds.
  • a negative charge was written in the charge storage layer of the transistor MTr2, and the threshold voltage change ( ⁇ Vth) of the transistor MTr2 before and after the writing was measured (see FIG. 43B).
  • FIG. 43C shows the voltage in the erasing operation.
  • Verase represents the erasing voltage.
  • the time for applying Verase was 0.3 ms.
  • a negative charge is assumed in advance in the charge storage layer of the transistor MTr2, and the threshold voltage change ( ⁇ Vth) of the transistor MTr2 before and after erasing is measured (see FIG. 43D).
  • FIGS. 44A and 44B The simulation results of the writing operation are shown in FIGS. 44A and 44B.
  • the horizontal axis represents Vprog in FIG. 43A
  • the vertical axis represents ⁇ Vth in FIG. 43B.
  • the film thickness of IGZO was set to 5 conditions of 10 nm, 15 nm, 20 nm, 30 nm, and 40 nm, and each case was evaluated.
  • the film thickness of IGZO is preferably 15 nm or more in order to achieve ⁇ Vth of 0.5 V or more in the range of Vprog of 30 V or less. Further, in order to achieve ⁇ Vth of 1.0 V or more in the range of Vpro of 30 V or less, the film thickness of IGZO is preferably 30 nm or more.
  • the film thickness of IGZO is preferably 100 nm or less, more preferably 70 nm or less, and even more preferably 50 nm or less.
  • FIGS. 45A and 45B show the potential distribution in the memory string MS when 30 V is applied as Vprog.
  • FIGS. 45A and 45B represent voltages of 15 V or higher with the same concentration.
  • FIG. 45C shows the potential distribution in the broken lines X1-X2 shown in FIGS. 45A and 45B. That is, FIG. 45C shows the potential distribution from the gate CGT2 to the insulating film (SiOx) on the shaft 991 side via the channel of the transistor MTr2.
  • SiOx, SiNx, and SiOx sandwiched between IGZO and the gate CGT2 are collectively shown as CTL (see FIG. 42C).
  • the CTL functions as a gate insulating film of the transistor MTr2.
  • FIGS. 46A and 46B The simulation results of the erasing operation are shown in FIGS. 46A and 46B.
  • the horizontal axis represents Verase in FIG. 43C
  • the vertical axis represents ⁇ Vth in FIG. 43D.
  • the film thickness of IGZO was set to 5 conditions of 10 nm, 15 nm, 20 nm, 30 nm, and 40 nm, and each case was evaluated.

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Abstract

新規な半導体装置を提供する。 Ｚ方向に延在するメモリストリングであって、半導体層に酸化物半導体を用いることで、高速動作を実現する。メモリストリングはＭＯＮＯＳ型のメモリセルを含み、コントロールゲート側にトンネル層を設け、半導体側にブロック層を設ける。消去動作時にコントロールゲート側から電荷蓄積層に正孔を注入する。

Description

半導体装置および電子機器
本発明の一態様は、半導体装置および電子機器に関する。
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、信号処理装置、プロセッサ、電子機器、システム、それらの駆動方法、それらの製造方法、またはそれらの検査方法を一例として挙げることができる。
コンピュータに用いる大容量記憶装置として、ＮＡＮＤ型フラッシュメモリが普及している。近年では、メモリセルを３次元的に配置することで、ＮＡＮＤ型フラッシュメモリの集積度を高める技術が普及している（特許文献１）。本明細書などでは、メモリセルが３次元的に配置されたＮＡＮＤ型フラッシュメモリを「３Ｄ−ＮＡＮＤ」と呼称する。
３Ｄ−ＮＡＮＤのメモリストリングは、そのボディ部に多結晶シリコンを用いる場合が多いが、特許文献２では、メモリストリングのボディ部に酸化物半導体を用いた例が開示されている。なお、ここでいうボディ部とは、メモリストリングを構成するトランジスタのチャネル、または、ソース／ドレインとして機能する半導体層を指す。
特開２００７−２６６１４３ 特開２０１６−２２５６１４
３Ｄ−ＮＡＮＤの消去動作は、ボディ部に正孔を流すことで行われる。ボディ部に正孔を流す方法として、特許文献１では、（１）ＧＩＤＬ（Ｇａｔｅ　Ｉｎｄｕｃｅｄ　Ｄｒａｉｎ　Ｌｅａｋａｇｅ）によって正孔を生成する方法と、（２）半導体基板のＰ−ｗｅｌｌから正孔を注入する方法と、（３）ｐ型ポリシリコンで構成されたコンタクト層から正孔を注入する方法が開示されている。
しかしながら、ボディ部に酸化物半導体を用いた場合、上記（１）乃至（３）の方法は、いずれも用いることができない。例えば（１）の方法は、酸化物半導体はバンドギャップが広く、ＧＩＤＬが発生しないため、用いることができない。また、（２）及び（３）の方法は、ｐ型ポリシリコンから酸化物半導体に正孔を注入する際のエネルギー障壁が高いため、用いることができない。そのため、３Ｄ−ＮＡＮＤは、単純に、ボディ部をポリシリコンから酸化物半導体に置き換えただけでは、消去動作を行うことができない。
本発明の一態様は、新規な記憶装置を提供することを課題の一つとする。または、本発明の一態様は、動作速度の速い記憶装置を提供することを課題の一つとする。または、本発明の一態様は、信頼性の高い記憶装置を提供することを課題の一とする。または、本発明の一態様は、記憶容量の大きい記憶装置を提供することを課題の一とする。または、本発明の一態様は、新規な半導体装置を提供することを課題の一つとする。または、本発明の一態様は、動作速度の速い半導体装置を提供することを課題の一つとする。または、本発明の一態様は、信頼性の高い半導体装置を提供することを課題の一とする。または、本発明の一態様は、記憶容量の大きい半導体装置を提供することを課題の一とする。
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書または図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した課題、および他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記列挙した課題、および他の課題の全てを解決する必要はない。
本発明の一態様は、第１方向に延在する構造体と、第２方向に延在する導電体と、を有し、構造体は、酸化物半導体と、第１絶縁体と、第２絶縁体と、第３絶縁体と、を有し、酸化物半導体は第１方向に延在し、第１絶縁体は、酸化物半導体と隣接し、第２絶縁体は、第１絶縁体と隣接し、第３絶縁体は、第２絶縁体と隣接し、構造体の導電体と交差する交差部において、酸化物半導体、第１絶縁体、第２絶縁体、および第３絶縁体が同心状に配置され、交差部において、導電体は第３絶縁体と隣接し、第１絶縁体は第３絶縁体よりも厚い、半導体装置である。
また、本発明の別の一態様は、第１方向に延在する構造体と、第２方向に延在するｎ層（ｎは２以上の整数）の導電体と、を有し、構造体は、酸化物半導体と、第１絶縁体と、第２絶縁体と、第３絶縁体と、を有し、酸化物半導体は第１方向に延在し、第１絶縁体は、酸化物半導体と隣接し、第２絶縁体は、第１絶縁体と隣接し、第３絶縁体は、第２絶縁体と隣接し、構造体のｎ層の導電体が交差するｎ箇所の交差部のそれぞれにおいて、酸化物半導体、第１絶縁体、第２絶縁体、および第３絶縁体が同心状に配置され、ｎ箇所の交差部のそれぞれにおいて、導電体は第３絶縁体と隣接し、第１絶縁体は第３絶縁体よりも厚い、半導体装置である。
また、本発明の別の一態様は、構造体と、第１導電体と、第２導電体と、を有し、構造体は、第１方向に延在する第１部位と、第１方向に延在する第２部位と、第２方向に延在する第３部位と、を有し、第１導電体および第２導電体は第３方向に延在し、構造体は、酸化物半導体と、第１絶縁体と、第２絶縁体と、第３絶縁体と、を有し、第１部位と第１導電体が交差する第１交差部において、酸化物半導体、第１絶縁体、第２絶縁体、および第３絶縁体が同心状に配置され、かつ、第１導電体が第３絶縁体に隣接し、第２部位と第２導電体が交差する第２交差部において、酸化物半導体、第１絶縁体、第２絶縁体、および第３絶縁体が同心状に配置され、かつ、第２導電体が第３絶縁体に隣接し、第１交差部および第２交差部のそれぞれにおいて、第１絶縁体は第３絶縁体よりも厚い、半導体装置である。
第１方向は、第２方向と直交する方向が好ましい。また、第１方向、第２方向、および第３方向は、互いに直交する方向が好ましい。本発明の一態様に係る半導体装置は、ＮＡＮＤ型の記憶装置として機能できる。また、本発明の一態様に係る半導体装置は、ＲＡＭとして機能できる。
例えば、第１絶縁体がブロック層として機能し、第２絶縁体が電荷蓄積層として機能し、第３絶縁体がトンネル層として機能する。
本発明の別の一態様は、上記の半導体装置と、操作スイッチ、バッテリー、および表示部の少なくとも一つと、を有する電子機器である。
本発明の一態様によって、新規な記憶装置を提供することができる。または、本発明の一態様によって、動作速度の速い記憶装置を提供することができる。または、本発明の一態様によって、信頼性の高い記憶装置を提供することができる。または、本発明の一態様によって、記憶容量の大きい記憶装置を提供することができる。または、本発明の一態様によって、新規な半導体装置を提供することができる。または、本発明の一態様によって、動作速度の速い半導体装置を提供することができる。または、信頼性の高い半導体装置を提供することができる。または、本発明の一態様によって、記憶容量の大きい半導体装置を提供することができる。
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書または図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、および他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
図１Ａは、メモリストリングの断面図である。図１Ｂは、メモリストリングの回路図である。
図２Ａおよび図２Ｂは、メモリストリングの断面図である。
図３Ａおよび図３Ｂは、メモリストリングの断面図である。
図４は、メモリストリングの断面図である。
図５Ａおよび図５Ｂは、メモリストリングの断面図である。
図６は、メモリストリングの断面図である。
図７Ａおよび図７Ｂは、メモリストリングの断面図である。
図８ＡはＩＧＺＯの結晶構造の分類を説明する図である。図８ＢはＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルを説明する図である。図８ＣはＣＡＡＣ−ＩＧＺＯ膜の極微電子線回折パターンを説明する図である。
図９Ａおよび図９Ｂは、半導体装置の断面図である。
図１０Ａおよび図１０Ｂは、半導体装置の断面図である。
図１１は、半導体装置の回路図である。
図１２Ａは、メモリストリングの回路図である。図１２Ｂは、トランジスタのＩｄ−Ｖｇ特性の一例を説明する図である。
図１３Ａは、メモリストリングの消去動作を説明するタイミングチャートである。図１３Ｂは、メモリストリングの動作状態を示す回路図である。
図１４Ａは、メモリセルの断面図である。図１４Ｂは、メモリセルのエネルギーバンド図である。
図１５Ａは、メモリストリングの書き込み動作を説明するタイミングチャートである。図１５Ｂは、メモリストリングの動作状態を示す回路図である。
図１６Ａは、メモリセルの断面図である。図１６Ｂは、メモリセルのエネルギーバンド図である。
図１７Ａは、メモリストリングの読み出し動作を説明するタイミングチャートである。図１７Ｂ乃至図１７Ｄは、メモリストリングの動作状態を示す回路図である。
図１８は、メモリストリングの断面図である。
図１９Ａ、図１９Ｂは、メモリストリングの断面図である。
図２０は、メモリストリングの回路図である。
図２１は、メモリストリングの断面図である。
図２２は、メモリストリングの断面図である。
図２３は、メモリストリングの断面図である。
図２４は、メモリストリングの断面図である。
図２５は、メモリストリングの断面図である。
図２６は、メモリストリングの断面図である。
図２７は、半導体装置の構成例を説明するブロック図である。
図２８は、半導体装置の構成例を説明する図である。
図２９は、複数の記憶装置を含む情報処理システムの一例を説明する図である。
図３０は、ＣＰＵを説明するブロック図である。
図３１Ａおよび図３１Ｂは、半導体装置の斜視図である。
図３２Ａおよび図３２Ｂは、半導体装置の斜視図である。
図３３Ａおよび図３３Ｂは、半導体装置の斜視図である。
図３４Ａは半導体ウェハの一例を示す斜視図であり、図３４Ｂはチップの一例を示す斜視図であり、図３４Ｃ、および図３４Ｄは電子部品の一例を示す斜視図である。
図３５Ａおよび図３５Ｂは、各種の記憶装置を階層ごとに示す図である。
図３６Ａ乃至図３６Ｊは、電子機器の一例を説明する斜視図、または、模式図である。
図３７Ａ乃至図３７Ｅは、電子機器の一例を説明する斜視図、または、模式図である。
図３８Ａ乃至図３８Ｃは、電子機器の一例を説明する図である。
図３９は、コンピュータシステムの構成例を説明する図である。
図４０は、ＩｏＴネットワークの階層構造と要求仕様の傾向を示す図である。
図４１は、ファクトリーオートメーションのイメージ図である。
図４２Ａは、デバイスシミュレーションで仮定したメモリストリングの等価回路図である。図４２Ｂは、デバイスシミュレーションで仮定したメモリストリングの断面図である。図４２Ｃは、メモリトランジスタの拡大図である。
図４３Ａは、書き込み動作におけるデバイスシミュレーションの設定電圧を説明するための図である。図４３Ｂは、書き込み前後におけるメモリトランジスタのしきい値変化を説明するための図である。図４３Ｃは、消去動作におけるデバイスシミュレーションの設定電圧を説明するための図である。図４３Ｄは、消去前後におけるメモリトランジスタのしきい値変化を説明するための図である。
図４４Ａおよび図４４Ｂは、デバイスシミュレーションの計算結果を表すグラフである。
図４５Ａおよび図４５Ｂは、書き込み動作におけるメモリストリング内の電位分布図である。図４５Ｃは、書き込み動作におけるメモリトランジスタ内の電位分布を表すグラフである。
図４６Ａおよび図４６Ｂは、消去動作におけるデバイスシミュレーションの計算結果を表すグラフである。
図４７はデバイスシミュレーションで仮定した値を示す図である。
本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップ、パッケージにチップを収納した電子部品は半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置および電子機器等は、それ自体が半導体装置であり、半導体装置を有している場合がある。
また、本明細書等において、ＸとＹとが接続されていると記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に開示されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層など）であるとする。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示デバイス、発光デバイス、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オン状態とオフ状態が制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（デジタルアナログ変換回路、アナログデジタル変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟んで接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟まずに接続されている場合）とを含むものとする。
また、例えば、「ＸとＹとトランジスタのソース（または第１の端子など）とドレイン（または第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙの順序で電気的に接続されている」と表現することができる。または、「トランジスタのソース（または第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（または第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（または第１の端子など）とドレイン（または第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（または第１の端子など）と、ドレイン（または第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、および電極の機能の両方の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
また、本明細書等において、「抵抗素子」とは、例えば、０Ωよりも高い抵抗値を有する回路素子、配線などとすることができる。そのため、本明細書等において、「抵抗素子」は、抵抗値を有する配線、ソース−ドレイン間に電流が流れるトランジスタ、ダイオード、コイルなどを含むものとする。そのため、「抵抗素子」という用語は、「抵抗」、「負荷」、「抵抗値を有する領域」などの用語に言い換えることができ、逆に「抵抗」、「負荷」、「抵抗値を有する領域」という用語は、「抵抗素子」などの用語に言い換えることができる。抵抗値としては、例えば、好ましくは１ｍΩ以上１０Ω以下、より好ましくは５ｍΩ以上５Ω以下、更に好ましくは１０ｍΩ以上１Ω以下とすることができる。また、例えば、１Ω以上１×１０９Ω以下としてもよい。
また、本明細書等において、「容量素子」とは、例えば、０Ｆよりも高い静電容量の値を有する回路素子、静電容量の値を有する配線の領域、寄生容量、トランジスタのゲート容量などとすることができる。そのため、本明細書等において、「容量素子」は、１対の電極と、当該電極の間に含まれている誘電体と、を含む回路素子だけでなく、配線と配線との間に現れる寄生容量、トランジスタのソースまたはドレインの一方とゲートとの間に現れるゲート容量などを含むものとする。また、「容量素子」、「寄生容量」、「ゲート容量」などという用語は、「容量」などの用語に言い換えることができ、逆に、「容量」という用語は、「容量素子」、「寄生容量」、「ゲート容量」などの用語に言い換えることができる。また、「容量」の「１対の電極」という用語は、「一対の導電体」、「一対の導電領域」、「一対の領域」などに言い換えることができる。なお、静電容量の値としては、例えば、０．０５ｆＦ以上１０ｐＦ以下とすることができる。また、例えば、１ｐＦ以上１０μＦ以下としてもよい。
また、本明細書等において、トランジスタは、ゲート、ソース、およびドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子である。ソースまたはドレインとして機能する２つの端子は、トランジスタの入出力端子である。２つの入出力端子は、トランジスタの導電型（ｎチャネル型、ｐチャネル型）およびトランジスタの３つの端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、言い換えることができるものとする。また、本明細書等では、トランジスタの接続関係を説明する際、「ソースまたはドレインの一方」（または第１電極、または第１端子）、「ソースまたはドレインの他方」（または第２電極、または第２端子）という表記を用いる。なお、トランジスタの構造によっては、上述した３つの端子に加えて、バックゲートを有する場合がある。この場合、本明細書等において、トランジスタのゲートまたはバックゲートの一方を第１ゲートと呼称し、トランジスタのゲートまたはバックゲートの他方を第２ゲートと呼称することがある。更に、同じトランジスタにおいて、「ゲート」と「バックゲート」の用語は互いに入れ換えることができる場合がある。また、トランジスタが、３つ以上のゲートを有する場合は、本明細書等においては、それぞれのゲートを第１ゲート、第２ゲート、第３ゲートなどと呼称することがある。
また、本明細書等において、「ノード」は、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等を「ノード」と言い換えることが可能である。
また、本明細書等において、「電圧」と「電位」は、適宜言い換えることができる。「電圧」は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、「電圧」を「電位」に言い換えることができる。なお、グラウンド電位は必ずしも０Ｖを意味するとは限らない。また、電位は相対的なものであり、基準となる電位が変わることによって、配線に与えられる電位、回路などに印加される電位、回路などから出力される電位なども変化する。
また、本明細書等において、「高レベル電位（「ハイレベル電位」、「Ｈ電位」、または「Ｈ」ともいう）」、「低レベル電位（「ローレベル電位」、「Ｌ電位」、または「Ｌ」ともいう）」という用語は、特定の電位を意味するものではない。例えば、２本の配線において、両方とも「高レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの高レベル電位は、互いに等しくなくてもよい。また、同様に、２本の配線において、両方とも「低レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの低レベル電位は、互いに等しくなくてもよい。
「電流」とは、電荷の移動現象（電気伝導）のことであり、例えば、「正の荷電体の電気伝導が起きている」という記載は、「その逆向きに負の荷電体の電気伝導が起きている」と換言することができる。そのため、本明細書等において、「電流」とは、特に断らない限り、キャリアの移動に伴う電荷の移動現象（電気伝導）をいうものとする。ここでいうキャリアとは、電子、正孔、アニオン、カチオン、錯イオン等が挙げられ、電流の流れる系（例えば、半導体、金属、電解液、真空中など）によってキャリアが異なる。また、配線等における「電流の向き」は、正のキャリアが移動する方向とし、正の電流量で記載する。換言すると、負のキャリアが移動する方向は、電流の向きと逆の方向となり、負の電流量で表現される。そのため、本明細書等において、電流の正負（または電流の向き）について断りがない場合、「素子Ａから素子Ｂに電流が流れる」等の記載は「素子Ｂから素子Ａに電流が流れる」等に言い換えることができるものとする。また、「素子Ａに電流が入力される」等の記載は「素子Ａから電流が出力される」等に言い換えることができるものとする。
また、本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。例えば、本明細書などの実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲などにおいて「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲などにおいて省略することもありうる。
また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書等で説明した語句に限定されず、状況に応じて適切に言い換えることができる。例えば、「導電体の上面に位置する絶縁体」の表現では、示している図面の向きを１８０度回転することによって、「導電体の下面に位置する絶縁体」と言い換えることができる。
また、「上」や「下」の用語は、構成要素の位置関係が直上または直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
また、本明細書等において、「膜」、「層」などの語句は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。または、場合によっては、または、状況に応じて、「膜」、「層」などの語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」または「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。または、例えば、「絶縁層」、「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。
また、本明細書等において「電極」、「配線」、「端子」などの用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。また、例えば、「端子」は「配線」や「電極」の一部として用いられることがあり、その逆もまた同様である。更に、「端子」の用語は、複数の「電極」、「配線」、「端子」などが一体となって形成されている場合なども含む。そのため、例えば、「電極」は「配線」または「端子」の一部とすることができ、また、例えば、「端子」は「配線」または「電極」の一部とすることができる。また、「電極」、「配線」、「端子」などの用語は、場合によって、「領域」などの用語に置き換える場合がある。
また、本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」、「電源線」などの用語を、「配線」という用語に変更することが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、または、状況に応じて、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。
本明細書等において、半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体の欠陥準位密度が高くなること、キャリア移動度が低下すること、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。具体的には、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。一例としては、電気的なスイッチ、機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、またはこれらを組み合わせた論理回路などがある。なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
機械的なスイッチの一例としては、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システムズ）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」または「概略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」または「概略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、およびスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領域を構成し得る場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼称することができる。また、ＯＳトランジスタと記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。
また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
また、本明細書等において、各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）と、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）との少なくとも一つの内容に対して、適用、組み合わせ、または置き換えなどを行うことができる。
なお、実施の形態の中で述べる内容とは、各々の実施の形態（または実施例）において、様々な図を用いて述べる内容、または明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）と、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）との少なくとも一つの図に対して、組み合わせることにより、さらに多くの図を構成させることができる。
本明細書に記載の実施の形態については、図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなく、その形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、図面を理解しやすくするため、斜視図または上面図などにおいて、一部の構成要素の記載を省略している場合がある。
また、本明細書の図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもその大きさや縦横比などに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、または、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
本明細書等において、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“＿１”、“［ｎ］”、“［ｍ，ｎ］”等の識別用の符号を付記して記載する場合がある。例えば、２つある配線ＧＬの一方を配線ＧＬ［１］と記載し、他方を配線ＧＬ［２］と記載する場合がある。
（実施の形態１）
本発明の一態様に係るメモリストリング１００について図面を用いて説明する。メモリストリング１００は、３Ｄ−ＮＡＮＤ型の記憶装置として機能する半導体装置である。なお、図面において、Ｘ方向、Ｙ方向、およびＺ方向を示す矢印を付す場合がある。Ｘ方向、Ｙ方向、およびＺ方向は、それぞれが互いに交差する方向である。より具体的には、Ｘ方向、Ｙ方向、およびＺ方向は、それぞれが互いに直交する方向である。本明細書などでは、Ｘ方向、Ｙ方向、またはＺ方向の１つを「第１方向」または「第１の方向」と呼ぶ場合がある。また、他の１つを「第２方向」または「第２の方向」と呼ぶ場合がある。また、残りの１つを「第３方向」または「第３の方向」と呼ぶ場合がある。
＜メモリストリングの構成例＞
図１Ａは、Ｙ方向から見たメモリストリング１００の一部を示す断面図である。なお、図１Ａには、Ｚ方向に延在するメモリストリング１００の中心軸１３１を記している。言い換えると、本実施の形態などにおいて、Ｚ方向とはメモリストリング１００が延在している方向である。また、図１Ｂは、メモリストリング１００の等価回路図である。また、図２Ａは、図１Ａに一点鎖線で示した部位Ａ１−Ａ２をＺ方向から見た断面図である。図２Ｂは、図１Ａに一点鎖線で示した部位Ｂ１−Ｂ２をＺ方向から見た断面図である。
メモリストリング１００は、基板（図示せず）の上方に配置された、導電体１０１と、ｍ層（ｍは２以上の整数）の絶縁体１０２と、ｎ層（ｎは２以上の整数）の導電体１０３と、を有する。絶縁体１０２と導電体１０３は、基板の上方に交互に積層される。図１Ａなどでは１層目の絶縁体１０２を絶縁体１０２＿１と示し、ｍ層目の絶縁体１０２を絶縁体１０２＿ｍと示す。同様に、１層目の導電体１０３を導電体１０３＿１と示し、ｎ層目の導電体１０３を導電体１０３＿ｎと示す。なお、本実施の形態などでは、任意の絶縁体１０２を示す場合は、単に「絶縁体１０２」と示す。同様に、任意の導電体１０３を示す場合は、単に「導電体１０３」と示す。
絶縁体１０２と導電体１０３は、Ｙ方向に延在する。メモリストリング１００は、絶縁体１０２と導電体１０３が交互に積層された構造を有する。例えば、図１Ａでは、導電体１０１の上に絶縁体１０２＿１が設けられ、絶縁体１０２＿１の上に導電体１０３＿１が設けられている。また、導電体１０３＿ｎの上に絶縁体１０２＿ｍが設けられている。
また、メモリストリング１００は、導電体１０４、絶縁体１０５、構造体１１０、および絶縁体１２１を有する。構造体１１０は、Ｚ方向に沿って延在する。また、構造体１１０は、絶縁体１０２＿１乃至絶縁体１０２＿ｍ、および導電体１０３＿１乃至導電体１０３＿ｎを貫いて、導電体１０１と導電体１０４の間に設けられている。
構造体１１０は、絶縁体１１１、半導体１１２、絶縁体１１３、絶縁体１１４、および絶縁体１１５を含む柱状の構造を有する。具体的には、絶縁体１１１が中心軸１３１に沿って延在し、半導体１１２が絶縁体１１１の側面に隣接して設けられている。また、絶縁体１１３が半導体１１２に隣接して設けられ、絶縁体１１４が絶縁体１１３に隣接して設けられている。また、絶縁体１１５が絶縁体１１４に隣接して設けられている。図２Ａおよび図２Ｂに示すように、半導体１１２、絶縁体１１３、絶縁体１１４、および絶縁体１１５は、絶縁体１１１の外側に同心状に設けられている。
絶縁体１２１は、絶縁体１０２＿１乃至絶縁体１０２＿ｍと、導電体１０３＿１乃至導電体１０３＿ｎの側面を覆って設けられている。導電体１０４は、絶縁体１０２＿ｍ上に設けられている。導電体１０１および導電体１０４は、半導体１１２と電気的に接続する。また、絶縁体１０５は、絶縁体１０２＿ｍ、絶縁体１２１、および導電体１０４上に設けられている。
Ｚ方向に垂直な方向において、構造体１１０と導電体１０３が重なる領域（交差部）が、トランジスタＴｒとして機能する。よって、Ｚ方向に垂直な方向において、構造体１１０と導電体１０３が重なる領域（交差部）が、メモリセルとして機能する。
また、導電体１０３はトランジスタＴｒのゲートとして機能する。図１Ａに示すメモリストリング１００は、構造体１１０と導電体１０３が重なる領域（交差部）をｎ箇所有する。よって、図１Ａに示すメモリストリング１００は、ｎ個のトランジスタＴｒを有する。よって、図１Ａに示すメモリストリング１００は、ｎ個のメモリセルを有する。
図２Ａは、Ｚ方向から見たときの、メモリストリング１００におけるトランジスタＴｒの断面図に相当する。
図１Ａでは１番目のトランジスタＴｒをトランジスタＴｒ＿１と示し、ｎ番目のトランジスタＴｒをトランジスタＴｒ＿ｎと示している。なお、本実施の形態などでは、任意のトランジスタＴｒを示す場合は、単に「トランジスタＴｒ」と示す。
一般に、電荷蓄積層に電荷を保持することでデータの記憶を行なうメモリセルは、ブロック層、電荷蓄積層、トンネル層、半導体層の積層構成を有する。このようなメモリセルは、コントロールゲートから半導体までの積層構成に応じて、様々な呼称で呼ばれる場合がある。例えば、コントロールゲート、ブロック層、電荷蓄積層、トンネル層、半導体層が、金属、酸化物、窒化物、酸化物、半導体で構成された場合は、ＭＯＮＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｎｉｔｒｉｄｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のメモリセルと呼ばれる。
また、ＭＯＮＯＳ型のメモリセルにおいて、コントロールゲートにｎ型シリコンまたはｐ型シリコンを用いた場合は、ＳＯＮＯＳ（Ｓｉｌｉｃｏｎ　Ｏｘｉｄｅ　Ｎｉｔｒｉｄｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のメモリセルと呼ばれる。
同様に、コントロールゲートに窒化タンタル、ブロック層に酸化アルミニウムを用いた場合は、ＴＡＮＯＳ（Ｔａｎｔａｌｕｍ　ｎｉｔｒｉｄｅ　Ａｌｕｍｉｎｉｕｍ　ｏｘｉｄｅ　Ｎｉｔｒｉｄｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のメモリセルと呼ばれる。
また、コントロールゲートに窒化タンタル、ブロック層に酸化ハフニウムを用いた場合は、ＴＨＮＯＳ（Ｔａｎｔａｌｕｍ　ｎｉｔｒｉｄｅ　Ｈａｆｎｉｕｍ　ｏｘｉｄｅ　Ｎｉｔｒｉｄｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のメモリセルと呼ばれる。
本発明の一態様に係るトランジスタＴｒは、例えばＭＯＮＯＳ型のメモリセルとして機能する。メモリストリング１００は、ｎ個のメモリセルを有するＮＡＮＤ型の記憶装置として機能する。
また、導電体１０３はメモリセル制御ゲートとして機能する。また、絶縁体１１３はブロック層として機能し、絶縁体１１４は電荷蓄積層として機能し、絶縁体１１５はトンネル層として機能する。すなわち、制御ゲート側にトンネル層が設けられ、半導体側にブロック層が設けられている。
図１Ｂに示すように、トランジスタＴｒのゲートは配線ＣＧと電気的に接続される。図１Ｂでは、トランジスタＴｒ＿１のゲートと電気的に接続される配線ＣＧを、配線ＣＧ＿１と示している。なお、導電体１０３の一部または全部が配線ＣＧとして機能してもよい。なお、配線ＣＧは「コントロールゲート」または「コントロールゲート配線」ともいう。
また、トランジスタＴｒ＿２乃至トランジスタＴｒ＿ｎ−１のうち、隣り合うトランジスタＴｒにおいて、一方のトランジスタＴｒのソースと、他方のトランジスタＴｒのドレインが電気的に接続する。
また、トランジスタＴｒ＿１のソースまたはドレインの一方は配線ＳＬと電気的に接続し、他方はトランジスタＴｒ＿２のソースまたはドレインの一方と電気的に接続する。トランジスタＴｒ＿ｎのソースまたはドレインの一方は配線ＢＬと電気的に接続し、他方はトランジスタＴｒ＿ｎ−１のソースまたはドレインの一方と電気的に接続する。
電荷蓄積層として機能する絶縁体１１４には、絶縁体１１３および絶縁体１１５よりもバンドギャップが小さい材料を用いる。絶縁体１１５の厚さ（Ｚ方向と垂直な方向の長さ）は、１ｎｍ以上１０ｎｍ以下が好ましい。絶縁体１１４の厚さは、５ｎｍ以上２０ｎｍ以下が好ましい。絶縁体１１３の厚さは、５ｎｍ以上５０ｎｍ以下が好ましい。また、絶縁体１１５の厚さは、絶縁体１１３よりも薄いことが好ましい。言い換えると、絶縁体１１３の厚さは、絶縁体１１５よりも厚いことが好ましい。
例えば、絶縁体１１３および絶縁体１１５に酸化シリコンを用い、絶縁体１１４に窒化シリコンを用いればよい。絶縁体１１３乃至絶縁体１１５は、それぞれが複数の絶縁体の積層であってもよい。例えば、絶縁体１１３を、酸化シリコンと酸化アルミニウムの積層にしてもよい。
また、例えば、絶縁体１１３および絶縁体１１５に窒化シリコンを用いてもよい。この場合、絶縁体１１４には、絶縁体１１３および絶縁体１１５に用いた窒化シリコンよりも、シリコンの含有量が多い窒化シリコンを用いてもよい。
前述したように、３Ｄ−ＮＡＮＤのメモリストリングは、そのボディ部に多結晶シリコンが用いられる場合が多い。なお、本発明の一態様に係るメモリストリング１００では、半導体１１２がボディ部に相当する。半導体１１２は、単結晶半導体、多結晶半導体、微結晶半導体、または非晶質半導体などを、単体でまたは組み合わせて用いることができる。半導体材料としては、例えば、シリコン、ゲルマニウムなどを用いることができる。また、シリコンゲルマニウム、炭化シリコン、ヒ化ガリウム、酸化物半導体、窒化物半導体などの化合物半導体を用いてもよい。
半導体１１２は、トランジスタＴｒのチャネルが形成される半導体層として機能する。トランジスタに用いる半導体は、半導体の積層であってもよい。半導体層を積層する場合は、それぞれ異なる結晶状態を有する半導体を用いてもよいし、それぞれ異なる半導体材料を用いてもよい。
トランジスタＴｒは、チャネルが形成される半導体層に金属酸化物の一種である酸化物半導体を用いたトランジスタ（「ＯＳトランジスタ」ともいう）であることが好ましい。酸化物半導体はバンドギャップが２ｅＶ以上であるため、オフ電流が著しく少ない。よって、メモリストリング１００の消費電力を低減できる。よって、メモリストリング１００を含む半導体装置の消費電力を低減できる。
また、ＯＳトランジスタを含むメモリセルを「ＯＳメモリ」と呼ぶことができる。また、当該メモリセルを含むメモリストリング１００も「ＯＳメモリ」と呼ぶことができる。
また、ＯＳトランジスタは、チャネルが形成される半導体層に多結晶シリコンを用いたトランジスタよりも、オン抵抗を小さくすることができる。すなわち、ボディ部の導電性を高めることができる。トランジスタＴｒにＯＳトランジスタを用いることで、メモリストリング１００の動作速度を高めることができる。
また、多結晶シリコンを用いたトランジスタは、結晶粒界に起因するしきい値電圧のばらつきがみられるが、ＯＳトランジスタは結晶粒界の影響が少なく、しきい値電圧のばらつきは小さい。そのため、トランジスタＴｒにＯＳトランジスタを用いることで、メモリストリング１００はしきい値電圧ばらつきに起因する誤動作を抑えることができる。
また、ＯＳトランジスタは高温環境下においても動作が安定し、特性変動が少ない。例えば、高温環境下でもオフ電流がほとんど増加しない。具体的には、室温以上２００℃以下の環境温度下でもオフ電流がほとんど増加しない。また、高温環境下でもオン電流が低下しにくい。よって、ＯＳメモリを含むメモリストリング１００は、高温環境下においても動作が安定し、高い信頼性が得られる。また、ＯＳトランジスタは、ソースとドレイン間の絶縁耐圧が高い。メモリストリング１００を構成するトランジスタにＯＳトランジスタを用いることで、高温環境下においても動作が安定し、信頼性の良好なメモリストリング１００が実現できる。よって、メモリストリング１００を含む半導体装置の信頼性を高めることができる。
ＯＳメモリを含むＮＡＮＤ型の記憶装置を「ＯＳ　ＮＡＮＤ型」または「ＯＳ　ＮＡＮＤ型の記憶装置」ともいう。また、ＯＳメモリを含む３Ｄ−ＮＡＮＤ型の記憶装置を「３Ｄ　ＯＳ　ＮＡＮＤ型」または「３Ｄ　ＯＳ　ＮＡＮＤ型の記憶装置」ともいう。よって、本発明の一態様に係るメモリストリング１００は、３Ｄ　ＯＳ　ＮＡＮＤ型の記憶装置と言える。
また、メモリストリング１００を用いた半導体装置の記憶容量を増やしたい場合は、複数のメモリストリング１００を千鳥格子状（図３Ａ参照）、または格子状（図３Ｂ参照）に設ければよい。図３は、図２Ａに相当する断面図である。
〔変形例１〕
図４にメモリストリング１００の変形例であるメモリストリング１００Ａの断面図を示す。図５Ａは、図４に一点鎖線で示した部位Ｃ１−Ｃ２をＺ方向から見た断面図である。図５Ｂは、図４に一点鎖線で示した部位Ｄ１−Ｄ２をＺ方向から見た断面図である。
図５Ａは、Ｚ方向から見たときの、メモリストリング１００ＡにおけるトランジスタＴｒの断面図に相当する。
メモリストリング１００Ａは、構造体１１０に換えて構造体１１０Ａを有する。構造体１１０Ａは、構造体１１０から絶縁体１１４および絶縁体１１５を除いた構造を有する。絶縁体１１４および絶縁体１１５は、トランジスタＴｒ毎に設けられている。
本実施の形態などでは、トランジスタＴｒ＿１に含まれる絶縁体１１４を絶縁体１１４＿１と示している。また、トランジスタＴｒ＿１に含まれる絶縁体１１５を絶縁体１１５＿１と示している。同様に、トランジスタＴｒ＿ｎに含まれる絶縁体１１４を絶縁体１１４＿ｎと示し、トランジスタＴｒ＿ｎに含まれる絶縁体１１５を絶縁体１１５＿ｎと示している。また、任意のトランジスタＴｒに含まれる絶縁体１１４を示す場合は、単に「絶縁体１１４」と示す。同様に、任意のトランジスタＴｒに含まれる絶縁体１１５を示す場合は、単に「絶縁体１１５」と示す。
メモリストリング１００Ａにおいて、絶縁体１１５＿１は導電体１０３＿１と隣接して設けられている。絶縁体１１５＿１は、Ｚ方向に垂直な方向において、構造体１１０Ａと重なる領域を有する。
また、絶縁体１１５＿１は、導電体１０３＿１の下面と重なる領域を有する。導電体１０３＿１は、当該領域を介して絶縁体１０２＿１と重なる。
また、絶縁体１１５＿１は、導電体１０３＿１の上面と重なる領域を有する。導電体１０３＿１は、当該領域を介して絶縁体１０２＿２と重なる。
絶縁体１１４＿１は絶縁体１１５＿１と隣接して設けられている。絶縁体１１４＿１は、Ｚ方向に垂直な方向において、構造体１１０Ａと重なる領域を有する。
また、絶縁体１１４＿１は、絶縁体１１５＿１の一部を介して導電体１０３の下面と重なる領域を有する。導電体１０３＿１は、当該領域を介して絶縁体１０２＿１と重なる。
また、絶縁体１１４＿１は、絶縁体１１５＿１の一部を介して導電体１０３の上面と重なる領域を有する。導電体１０３＿１は、当該領域を介して絶縁体１０２＿２と重なる。
このため、図５Ａに示した断面図は図２Ａに示した断面図と同じであるが、図５Ｂに示した断面図は図２Ｂに示した断面図と異なる。
メモリストリング１００は、隣接するトランジスタＴｒ間で絶縁体１１４を共用しているため、絶縁体１１４に蓄積された電荷が隣接するトランジスタＴｒと干渉する可能性がある。一方、メモリストリング１００Ａでは、トランジスタＴｒ毎に電荷蓄積層として機能する絶縁体１１４が独立して設けられているため、隣接するトランジスタＴｒと干渉する可能性を低減できる。よって、ノイズを低減し、データ保持の信頼性を高めることができる。また、メモリストリング１００Ａはメモリストリング１００よりも多値情報の保持などが容易になる。
〔変形例２〕
図６にメモリストリング１００Ａの変形例であるメモリストリング１００Ｂの断面図を示す。図７Ａは、図６に一点鎖線で示した部位Ｅ１−Ｅ２をＺ方向から見た断面図である。図７Ｂは、図６に一点鎖線で示した部位Ｆ１−Ｆ２をＺ方向から見た断面図である。
図７Ａは、Ｚ方向から見たときの、メモリストリング１００ＢにおけるトランジスタＴｒの断面図に相当する。
メモリストリング１００Ｂは、構造体１１０Ａに換えて構造体１１０Ｂを有する。また、メモリストリング１００Ｂは、絶縁体１０７、および導電体１０８を有する。その他の構造はメモリストリング１００Ａと同様である。
構造体１１０Ｂは、構造体１１０Ａに導電体１０６を加えた構成を有する。導電体１０６は中心軸１３１に沿って延在する。また、絶縁体１１１は、導電体１０６に隣接して設けられている。
絶縁体１０７は、絶縁体１０２＿ｍ上に設けられている。導電体１０８は絶縁体１０７の一部に埋め込むように設けられている。メモリストリング１００Ｂにおいて、導電体１０４は絶縁体１０７上に設けられ、導電体１０４を覆って絶縁体１０５が設けられている。
半導体１１２は、導電体１０８を介して導電体１０４と電気的に接続する。導電体１０６は図示しない配線と電気的に接続される。導電体１０６は、トランジスタＴｒのバックゲートとして機能できる。バックゲートに供給する電位を制御することで、トランジスタＴｒのしきい値電圧を制御することができる。
なお、メモリストリング１００Ｂの構成は、メモリストリング１００と適宜組み合わせて用いることができる。
＜メモリセルの構成材料＞
続いて、メモリストリング１００などに用いることができる構成材料について説明する。
［基板］
メモリストリング１００は基板上に設けることができる。基板としては、例えば、絶縁体基板、半導体基板、または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムを材料とした半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウム、窒化ガリウム（ＧａＮ）などからなる化合物半導体基板がある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
［絶縁体］
絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
例えば、トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体に、ｈｉｇｈ−ｋ材料を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化が可能となる。一方、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
また、比誘電率の高い絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物、またはシリコンおよびハフニウムを有する窒化物などがある。
また、比誘電率が低い絶縁体としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などがある。
また、ＯＳトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム、またはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどの金属酸化物、窒化アルミニウム、窒化酸化シリコン、窒化シリコンなどの金属窒化物を用いることができる。
なお、本明細書中において、例えば酸化窒化シリコンとは、窒素よりも酸素の含有量が多いシリコンを指し、窒化酸化シリコンとは、酸素よりも窒素の含有量が多いシリコンを示す。このように、本明細書中において「酸化窒化」とは、窒素よりも酸素の含有量が多い材料を指し、「窒化酸化」とは、酸素よりも窒素の含有量が多い材料を示す。
また、半導体１１２に酸化物半導体を用いる場合、半導体１１２に隣接する絶縁体は、加熱により脱離する酸素を含む領域を有する絶縁体であることが好ましい。例えば、加熱により脱離する酸素を含む領域を有する酸化シリコンまたは酸化窒化シリコンを半導体１１２と接する構造とすることで、半導体１１２が有する酸素欠損を補償することができる。
また、絶縁体として上記材料で形成される絶縁体を単層で用いてもよいが、上記の材料で形成される絶縁層を複数積層して用いてもよい。
例えば、導電体に接して絶縁体を設ける場合、導電体の酸化を防ぐため、当該絶縁体として酸素の透過を抑制する機能を有する絶縁体を用いてもよい。当該絶縁体として、例えば、酸化ハフニウム、酸化アルミニウム、または窒化シリコンなどを用いてもよい。
また、導電体に隣接して絶縁体を積層して設ける場合、導電体に接する絶縁体として酸素の透過を抑制する機能を有する絶縁体を用いることが好ましい。例えば、酸化ハフニウムを用いて導電体に接する絶縁体を形成し、当該絶縁体に接して酸化窒化シリコンを用いた絶縁体を形成してもよい。
［導電体］
導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどから選ばれた金属元素、または上述した金属元素を成分とする合金、または、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
また、導電体として上記の材料で形成される導電層を単層で用いてもよいが、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
［酸化物半導体］
半導体１１２として、金属酸化物の一種である酸化物半導体を用いることが好ましい。以下では、ＯＳトランジスタに適用可能な酸化物半導体について説明する。
酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特に、インジウムおよび亜鉛を含むことが好ましい。また、インジウムおよび亜鉛に加えて、アルミニウム、ガリウム、イットリウム、錫などが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルトなどから選ばれた一種、または複数種が含まれていてもよい。
ここでは、酸化物半導体が、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウム、および錫の中から選ばれる一または複数とする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルトなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
〔結晶構造の分類〕
まず、酸化物半導体における、結晶構造の分類について、図８Ａを用いて説明を行う。図８Ａは、酸化物半導体、代表的にはＩＧＺＯ（Ｉｎと、Ｇａと、Ｚｎと、を含む金属酸化物）の結晶構造の分類を説明する図である。
図８Ａに示すように、酸化物半導体は、大きく分けて「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌｌｉｎｅ（結晶性）」と、「Ｃｒｙｓｔａｌ（結晶）」と、に分類される。また、「Ａｍｏｒｐｈｏｕｓ」の中には、ｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓが含まれる。また、「Ｃｒｙｓｔａｌｌｉｎｅ」の中には、ＣＡＡＣ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）、およびＣＡＣ（ｃｌｏｕｄ−ａｌｉｇｎｅｄ　ｃｏｍｐｏｓｉｔｅ）が含まれる（ｅｘｃｌｕｄｉｎｇ　ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ　ａｎｄ　ｐｏｌｙ　ｃｒｙｓｔａｌ）。なお、「Ｃｒｙｓｔａｌｌｉｎｅ」の分類には、ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ、ｐｏｌｙ　ｃｒｙｓｔａｌ、およびｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓは除かれる。また、「Ｃｒｙｓｔａｌ」の中には、ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ、およびｐｏｌｙ　ｃｒｙｓｔａｌが含まれる。
なお、図８Ａに示す太枠内の構造は、「Ａｍｏｒｐｈｏｕｓ」と、「Ｃｒｙｓｔａｌ」との間の中間状態であり、新しい境界領域（Ｎｅｗ　ｃｒｙｓｔａｌｌｉｎｅ　ｐｈａｓｅ）に属する構造である。すなわち、当該構造は、エネルギー的に不安定な「Ａｍｏｒｐｈｏｕｓ」、「Ｃｒｙｓｔａｌ」とは全く異なる構造と言い換えることができる。
なお、膜または基板の結晶構造は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）スペクトルを用いて評価することができる。ここで、「Ｃｒｙｓｔａｌｌｉｎｅ」に分類されるＣＡＡＣ−ＩＧＺＯ膜のＧＩＸＤ（Ｇｒａｚｉｎｇ−Ｉｎｃｉｄｅｎｃｅ　ＸＲＤ）測定で得られるＸＲＤスペクトルを図８Ｂに示す。なお、ＧＩＸＤ法は、薄膜法またはＳｅｅｍａｎｎ−Ｂｏｈｌｉｎ法ともいう。以降、図８Ｂに示すＧＩＸＤ測定で得られるＸＲＤスペクトルを、単にＸＲＤスペクトルと記す。なお、図８Ｂに示すＣＡＡＣ−ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、図８Ｂに示すＣＡＡＣ−ＩＧＺＯ膜の厚さは、５００ｎｍである。
図８Ｂに示すように、ＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルでは、明確な結晶性を示すピークが検出される。具体的には、ＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルでは、２θ＝３１°近傍に、ｃ軸配向を示すピークが検出される。なお、図８Ｂに示すように、２θ＝３１°近傍のピークは、ピーク強度（Ｉｎｔｅｎｓｉｔｙ）が検出された角度を軸に左右非対称である。
また、膜または基板の結晶構造は、極微電子線回折法（ＮＢＥＤ：Ｎａｎｏ　Ｂｅａｍ　Ｅｌｅｃｔｒｏｎ　Ｄｉｆｆｒａｃｔｉｏｎ）によって観察される回折パターン（極微電子線回折パターンともいう）にて評価することができる。ＣＡＡＣ−ＩＧＺＯ膜の回折パターンを、図８Ｃに示す。図８Ｃは、電子線を基板に対して平行に入射するＮＢＥＤによって観察される回折パターンである。なお、図８Ｃに示すＣＡＡＣ−ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、極微電子線回折法では、プローブ径を１ｎｍとして電子線回折が行われる。
図８Ｃに示すように、ＣＡＡＣ−ＩＧＺＯ膜の回折パターンでは、ｃ軸配向を示す複数のスポットが観察される。
［酸化物半導体の構造］
なお、酸化物半導体は、結晶構造に着目した場合、図８Ａとは異なる分類となる場合がある。例えば、酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（Ｃ　Ａｘｉｓ　Ａｌｉｇｎｅｄ　Ｃｒｙｓｔａｌｌｉｎｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、およびｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）がある。また、非単結晶酸化物半導体には、多結晶酸化物半導体、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体、などが含まれる。
続いて、上述のＣＡＡＣ−ＯＳ、ｎｃ−ＯＳ、およびａ−ｌｉｋｅ　ＯＳの詳細について、説明を行う。
［ＣＡＡＣ−ＯＳ］
ＣＡＡＣ−ＯＳは、複数の結晶領域を有し、当該複数の結晶領域はｃ軸が特定の方向に配向している酸化物半導体である。なお、特定の方向とは、ＣＡＡＣ−ＯＳ膜の厚さ方向、ＣＡＡＣ−ＯＳ膜の被形成面の法線方向、またはＣＡＡＣ−ＯＳ膜の表面の法線方向である。また、結晶領域とは、原子配列に周期性を有する領域である。なお、原子配列を格子配列とみなすと、結晶領域とは、格子配列の揃った領域でもある。さらに、ＣＡＡＣ−ＯＳは、ａ−ｂ面方向において複数の結晶領域が連結する領域を有し、当該領域は歪みを有する場合がある。なお、歪みとは、複数の結晶領域が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。つまり、ＣＡＡＣ−ＯＳは、ｃ軸配向し、ａ−ｂ面方向には明らかな配向をしていない酸化物半導体である。
なお、上記複数の結晶領域のそれぞれは、１つまたは複数の微小な結晶（最大径が１０ｎｍ未満である結晶）で構成される。結晶領域が１つの微小な結晶で構成されている場合、当該結晶領域の最大径は１０ｎｍ未満となる。また、結晶領域が多数の微小な結晶で構成されている場合、当該結晶領域の大きさは、数十ｎｍ程度となる場合がある。
また、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、スズ、チタンなどから選ばれた一種、または複数種）において、ＣＡＡＣ−ＯＳは、インジウム（Ｉｎ）、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛（Ｚｎ）、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能である。よって、（Ｍ，Ｚｎ）層にはインジウムが含まれる場合がある。また、Ｉｎ層には元素Ｍが含まれる場合がある。なお、Ｉｎ層にはＺｎが含まれる場合もある。当該層状構造は、例えば、高分解能ＴＥＭ像において、格子像として観察される。
ＣＡＡＣ−ＯＳ膜に対し、例えば、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ−ｏｆ−ｐｌａｎｅ　ＸＲＤ測定では、ｃ軸配向を示すピークが２θ＝３１°またはその近傍に検出される。なお、ｃ軸配向を示すピークの位置（２θの値）は、ＣＡＡＣ−ＯＳを構成する金属元素の種類、組成などにより変動する場合がある。
また、例えば、ＣＡＡＣ−ＯＳ膜の電子線回折パターンにおいて、複数の輝点（スポット）が観測される。なお、あるスポットと別のスポットとは、試料を透過した入射電子線のスポット（ダイレクトスポットともいう）を対称中心として、点対称の位置に観測される。
上記特定の方向から結晶領域を観察した場合、当該結晶領域内の格子配列は、六方格子を基本とするが、単位格子は正六角形とは限らず、非正六角形である場合がある。また、上記歪みにおいて、五角形、七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリー）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないこと、金属原子が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
なお、明確な結晶粒界が確認される結晶構造は、いわゆる多結晶（ｐｏｌｙｃｒｙｓｔａｌ）と呼ばれる。結晶粒界は、再結合中心となり、キャリアが捕獲されトランジスタのオン電流の低下、電界効果移動度の低下などを引き起こす可能性が高い。よって、明確な結晶粒界が確認されないＣＡＡＣ−ＯＳは、トランジスタの半導体層に好適な結晶構造を有する結晶性の酸化物の一つである。なお、ＣＡＡＣ−ＯＳを構成するには、Ｚｎを有することが好ましい。例えば、Ｉｎ−Ｚｎ酸化物、およびＩｎ−Ｇａ−Ｚｎ酸化物は、Ｉｎ酸化物よりも結晶粒界の発生を抑制できるため好適である。
ＣＡＡＣ−ＯＳは、結晶性が高く、明確な結晶粒界が確認されない酸化物半導体である。よって、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ−ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ−ＯＳを用いると、製造工程の自由度を広げることが可能となる。
［ｎｃ−ＯＳ］
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。別言すると、ｎｃ−ＯＳは、微小な結晶を有する。なお、当該微小な結晶の大きさは、例えば、１ｎｍ以上１０ｎｍ以下、特に１ｎｍ以上３ｎｍ以下であることから、当該微小な結晶をナノ結晶ともいう。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ−ｏｆ−ｐｌａｎｅ　ＸＲＤ測定では、結晶性を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、ナノ結晶よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、ナノ結晶の大きさと近い、または、ナノ結晶より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう）を行うと、ダイレクトスポットを中心とするリング状の領域内に複数のスポットが観測される電子線回折パターンが取得される場合がある。
［ａ−ｌｉｋｅ　ＯＳ］
ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ　ＯＳは、鬆または低密度領域を有する。即ち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。また、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、膜中の水素濃度が高い。
［酸化物半導体の構成］
次に、上述のＣＡＣ−ＯＳの詳細について、説明を行う。なお、ＣＡＣ−ＯＳの材料構成に関して説明を行う。
［ＣＡＣ−ＯＳ］
ＣＡＣ−ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つまたは複数の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
さらに、ＣＡＣ−ＯＳとは、第１の領域と、第２の領域と、に材料が分離することでモザイク状となり、当該第１の領域が、膜中に分布した構成（クラウド状ともいう）である。つまり、ＣＡＣ−ＯＳは、当該第１の領域と、当該第２の領域とが、混合している複合金属酸化物である。
ここで、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳを構成する金属元素に対するＩｎ、Ｇａ、およびＺｎの原子数比のそれぞれを、［Ｉｎ］、［Ｇａ］、および［Ｚｎ］と表記する。例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳにおいて、第１の領域は、［Ｉｎ］が、ＣＡＣ−ＯＳ膜の組成における［Ｉｎ］よりも大きい領域である。また、第２の領域は、［Ｇａ］が、ＣＡＣ−ＯＳ膜の組成における［Ｇａ］よりも大きい領域である。または、例えば、第１の領域は、［Ｉｎ］が、第２の領域における［Ｉｎ］よりも大きく、且つ、［Ｇａ］が、第２の領域における［Ｇａ］よりも小さい領域である。また、第２の領域は、［Ｇａ］が、第１の領域における［Ｇａ］よりも大きく、且つ、［Ｉｎ］が、第１の領域における［Ｉｎ］よりも小さい領域である。
具体的には、上記第１の領域は、インジウム酸化物、インジウム亜鉛酸化物などが主成分である領域である。また、上記第２の領域は、ガリウム酸化物、ガリウム亜鉛酸化物などが主成分である領域である。つまり、上記第１の領域を、Ｉｎを主成分とする領域と言い換えることができる。また、上記第２の領域を、Ｇａを主成分とする領域と言い換えることができる。
なお、上記第１の領域と、上記第２の領域とは、明確な境界が観察できない場合がある。
例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ−ｒａｙ　ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、Ｉｎを主成分とする領域（第１の領域）と、Ｇａを主成分とする領域（第２の領域）とが、偏在し、混合していることが確認できる。
ＣＡＣ−ＯＳをトランジスタに用いる場合、第１の領域に起因する導電性と、第２の領域に起因する絶縁性とが、相補的に作用することにより、スイッチング機能（Ｏｎ／Ｏｆｆを切り替える機能）をＣＡＣ−ＯＳに付与することができる。つまり、ＣＡＣ−ＯＳとは、材料の一部では導電性の機能を有し、材料の他の一部では絶縁性の機能とを有し、材料全体では半導体としての機能を有する。導電性の機能と絶縁性の機能とを分離させることで、双方の機能を最大限に高めることができる。よって、ＣＡＣ−ＯＳをトランジスタに用いることで、高いオン電流（Ｉｏｎ）、高い電界効果移動度（μ）、および高速なスイッチング動作を実現することができる。
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ＣＡＣ−ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
〔酸化物半導体を有するトランジスタ〕
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
トランジスタのチャネル形成領域には、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のチャネル形成領域のキャリア濃度は、１×１０１８ｃｍ−３以下であることが好ましく、１×１０１７ｃｍ−３未満であることがより好ましく、１×１０１６ｃｍ−３未満であることがさらに好ましく、１×１０１３ｃｍ−３未満であることがさらに好ましく、１×１０１２ｃｍ−３未満であることがさらに好ましい。なお、酸化物半導体膜のキャリア濃度を低くする場合、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。なお、キャリア濃度の低い酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ場合がある。また、高純度真性または実質的に高純度真性であることをｉ型または実質的にｉ型と呼ぶ場合がある。
また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
〔不純物〕
ここで、酸化物半導体中における各不純物の影響について説明する。
酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、欠陥準位が形成される。このため、酸化物半導体のチャネル形成領域におけるシリコンや炭素の濃度と、酸化物半導体のチャネル形成領域との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、ＳＩＭＳにより得られる酸化物半導体のチャネル形成領域中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。または、酸化物半導体において、窒素が含まれると、トラップ準位が形成される場合がある。この結果、トランジスタの電気特性が不安定となる場合がある。このため、ＳＩＭＳにより得られる酸化物半導体のチャネル形成領域中の窒素濃度を、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体のチャネル形成領域における中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体のチャネル形成領域において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満にする。
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
〔その他の半導体材料〕
半導体１１２に用いることができる半導体材料は、上述の酸化物半導体に限られない半導体１１２として、バンドギャップを有する半導体材料（ゼロギャップ半導体ではない半導体材料）を用いてもよい。例えば、シリコンなどの単体元素の半導体、ヒ化ガリウムなどの化合物半導体、半導体として機能する層状物質（原子層物質、２次元材料などともいう）などを半導体材料に用いてもよい。特に、半導体として機能する層状物質を半導体材料に用いると好適である。
本明細書等において、層状物質とは、層状の結晶構造を有する材料群の総称である。層状の結晶構造は、共有結合やイオン結合によって形成される層が、ファンデルワールス力のような、共有結合やイオン結合よりも弱い結合を介して積層している構造である。層状物質は、単位層内における電気伝導性が高く、つまり、２次元電気伝導性が高い。半導体として機能し、かつ、２次元電気伝導性の高い材料をチャネル形成領域に用いることで、オン電流の大きいトランジスタを提供することができる。
層状物質として、グラフェン、シリセン、カルコゲン化物などがある。カルコゲン化物は、カルコゲンを含む化合物である。また、カルコゲンは、第１６族に属する元素の総称であり、酸素、硫黄、セレン、テルル、ポロニウム、リバモリウムが含まれる。また、カルコゲン化物として、遷移金属カルコゲナイド、１３族カルコゲナイドなどが挙げられる。
本発明の一態様に係る半導体装置に用いる半導体材料として、例えば、半導体として機能する遷移金属カルコゲナイドを用いてもよい。具体的には、硫化モリブデン（代表的にはＭｏＳ２）、セレン化モリブデン（代表的にはＭｏＳｅ２）、モリブデンテルル（代表的にはＭｏＴｅ２）、硫化タングステン（代表的にはＷＳ２）、セレン化タングステン（代表的にはＷＳｅ２）、タングステンテルル（代表的にはＷＴｅ２）、硫化ハフニウム（代表的にはＨｆＳ２）、セレン化ハフニウム（代表的にはＨｆＳｅ２）、硫化ジルコニウム（代表的にはＺｒＳ２）、セレン化ジルコニウム（代表的にはＺｒＳｅ２）などが挙げられる。
〔成膜方法について〕
導電体、絶縁体、半導体の形成は、スパッタリング法、ＣＶＤ法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法または原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行うことができる。
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ　ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ　ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ　ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）法に分けることができる。
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
また、ＡＬＤ法も、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。また、ＡＬＤ法も、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間の分だけ、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の薄い層を成膜し、後から導入される第２の原料ガスと反応して、第２の薄い層が第１の薄い層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、金属膜、半導体膜、無機絶縁膜など様々な膜を形成することができる。例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、トリメチルインジウム（Ｉｎ（ＣＨ３）３）、トリメチルガリウム（Ｇａ（ＣＨ３）３）、およびジメチル亜鉛（Ｚｎ（ＣＨ３）２）を用いればよい。また、これらの組み合わせに限定されず、トリメチルガリウムにかえてトリエチルガリウム（Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛にかえてジエチル亜鉛（Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体化合物を含む液体（ハフニウムアルコキシド、テトラキスジメチルアミドハフニウム（ＴＤＭＡＨ、Ｈｆ［Ｎ（ＣＨ３）２］４）などのハフニウムアミド）を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用いる。また、他の材料としては、テトラキス（エチルメチルアミド）ハフニウムなどがある。
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体化合物を含む液体（トリメチルアルミニウム（ＴＭＡ、Ａｌ（ＣＨ３）３）など）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。また、他の材料としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを順次繰り返し導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスにかえてＳｉＨ４ガスを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎ−Ｏ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを順次繰り返し導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを用いてＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合酸化物層を形成しても良い。なお、Ｏ３ガスにかえてＡｒ等の不活性ガスで水をバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｚｎ（ＣＨ３）２ガスにかえて、Ｚｎ（Ｃ２Ｈ５）２ガスを用いても良い。
＜周辺回路との接続例＞
本発明の一態様に係るメモリストリング１００は、その下層に読み出し回路、プリチャージ回路などの周辺回路を形成してもよい。この場合、シリコン基板などの上にＳｉトランジスタを形成して当該周辺回路を構成し、その後、当該周辺回路上に本発明の一態様に係るメモリストリング１００を形成すればよい。図９Ａは、周辺回路をプレーナ型のＳｉトランジスタ（トランジスタＴｒＳ１ＰおよびトランジスタＴｒＳ２Ｐ）で構成して、その上層に本発明の一態様に係るメモリストリング１００を形成した半導体装置２００の断面図である。また、図１０Ａは、周辺回路をＦＩＮ型のＳｉトランジスタ（トランジスタＴｒＳ１ＦおよびトランジスタＴｒＳ２Ｆ）で構成して、その上層に本発明の一態様に係るメモリストリング１００を形成した半導体装置２００Ａの断面図である。
トランジスタＴｒＳ１Ｐ、トランジスタＴｒＳ２Ｐ、トランジスタＴｒＳ１Ｆ、およびトランジスタＴｒＳ２Ｆは、選択トランジスタとして機能する。選択トランジスタによって、データの読み出しまたは書き込みを行うメモリストリングを選択することができる。
なお、半導体装置２００および半導体装置２００Ａに用いることができるメモリストリングは、メモリストリング１００に限定されない。メモリストリング１００に換えてメモリストリング１００Ａまたはメモリストリング１００Ｂを用いてもよい。
図９Ａ、図１０Ａにおいて、周辺回路を構成するＳｉトランジスタは、基板１７００上に形成される。素子分離層１７０１は、複数のＳｉトランジスタの間に形成される。Ｓｉトランジスタのソースおよびドレインとして導電体１７１２が形成されている。導電体１７３０は、チャネル幅方向に延びて形成しており、他のＳｉトランジスタ、または導電体１７１２に接続されている（図示しない）。
基板１７００としては、上記に示した基板を用いることができる。例えば、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムからなる化合物半導体基板、ＳＯＩ基板などを用いることができる。
また、基板１７００として、例えば、ガラス基板、石英基板、プラスチック基板、金属基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、または基材フィルム、などを用いてもよい。また、ある基板を用いて半導体素子を形成し、その後、別の基板に半導体素子を転置してもよい。図９Ａ、図１０Ａでは、一例として、基板１７００に単結晶シリコンウエハを用いた例を示している。
図９Ａおよび図１０Ａでは、それぞれがｎ個のメモリセルを有する２つのメモリストリング１００が導電体１０４を介して電気的に接続している。ｎ個のメモリセル（トランジスタＴｒ）を有するメモリストリングを２つ連結することで、２ｎ個のメモリセルを有する１つのメモリストリングとして機能することができる。
また、図９Ａにおいて、トランジスタＴｒＳ１ＰはトランジスタＴｒ＿１と電気的に接続し、トランジスタＴｒＳ２ＰはトランジスタＴｒ＿２ｎと電気的に接続している。また、図１０Ａにおいて、トランジスタＴｒＳ１ＦはトランジスタＴｒ＿１と電気的に接続し、トランジスタＴｒＳ２ＦはトランジスタＴｒ＿２ｎと電気的に接続している。
図１１に半導体装置２００および半導体装置２００Ａの等価回路図を示す。図１１において、トランジスタＴｒＳ＿１は、トランジスタＴｒＳ１ＰまたはトランジスタＴｒＳ１Ｆに相当する。また、図１１において、トランジスタＴｒＳ＿２は、トランジスタＴｒＳ２ＰまたはトランジスタＴｒＳ２Ｆに相当する。
トランジスタＴｒＳ＿１のゲートは配線ＳＥＬ１と電気的に接続する。また、トランジスタＴｒＳ＿１のソースまたはドレインの一方は配線ＳＬと電気的に接続し、他方はトランジスタＴｒ＿１のソースまたはドレインの一方と電気的に接続する。トランジスタＴｒＳ＿２のゲートは配線ＳＥＬ２と電気的に接続する。また、トランジスタＴｒＳ＿２のソースまたはドレインの一方は配線ＢＬと電気的に接続し、他方はトランジスタＴｒ＿２ｎのソースまたはドレインの一方と電気的に接続する。
また、図９Ａおよび図１０Ａでは、導電体１０４およびメモリストリング１００などを覆うように絶縁体１２０３形成されている。絶縁体１２０３としては、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いることが好ましい。絶縁体１２０３に水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いることで、外部からの不純物（例えば、水分子、水素原子、水素分子、酸素原子、酸素分子、窒素原子、窒素分子、窒素酸化物分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など））の、メモリストリング１００内への拡散を抑制できる。
ここで、Ｓｉトランジスタの詳細について説明を行う。図９Ａではプレーナ型のＳｉトランジスタ（トランジスタＴｒＳ１ＰおよびトランジスタＴｒＳ２Ｐ）のチャネル長方向の断面図を示し、図９Ｂではプレーナ型のＳｉトランジスタのチャネル幅方向の断面図を示している。Ｓｉトランジスタは、ウェル１７９２に設けられたチャネル形成領域１７９３と、低濃度不純物領域１７９４および高濃度不純物領域１７９５（これらを合わせて単に不純物領域とも呼ぶ）と、該不純物領域に接して設けられた導電性領域１７９６と、チャネル形成領域１７９３上に設けられたゲート絶縁膜１７９７と、ゲート絶縁膜１７９７上に設けられたゲート電極１７９０と、ゲート電極１７９０の側面に設けられた側壁絶縁層１７９８、側壁絶縁層１７９９とを有する。なお、導電性領域１７９６には、金属シリサイド等を用いてもよい。
また、図１０ＡではＦＩＮ型のＳｉトランジスタ（トランジスタＴｒＳ１ＦおよびトランジスタＴｒＳ２Ｆ）のチャネル長方向の断面図を示し、図１０ＢではＦＩＮ型のＳｉトランジスタのチャネル幅方向の断面図を示している。図１０Ａ、図１０Ｂに示すＳｉトランジスタは、チャネル形成領域１７９３が凸形状を有し、その側面および上面に沿ってゲート絶縁膜１７９７およびゲート電極１７９０が設けられている。本実施の形態では、半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体層を形成してもよい。なお、図１０Ａ、図１０Ｂに示す符号は、図９Ａ、図９Ｂに示す符号と同一である。
＜メモリストリングの動作例＞
次に、本発明の一態様に係るメモリストリングの動作例を、図面を用いて説明する。ここでは、３つのメモリセルを有するメモリストリング２５０を例示して、メモリストリングの動作例を説明する。図１２Ａにメモリストリング２５０の回路図を示す。
また、本実施の形態ではメモリストリング１００Ａの構造を用いてメモリストリングの動作例を説明するが、メモリストリング１００の動作についても同様に理解できる。
前述したように、トランジスタＴｒがメモリセルとして機能する。データの書き込みはトランジスタＴｒに含まれる電荷蓄積層（絶縁体１１４）に電荷を注入することにより行われる。トランジスタＴｒは、データ消去後にノーマリーオン型トランジスタとして機能するトランジスタであることが好ましい。また、トランジスタＴｒＳ＿１およびトランジスタＴｒＳ＿２は、ノーマリーオフ型トランジスタであることが好ましい。
ここで、トランジスタのＩｄ−Ｖｇ特性について説明しておく。図１２Ｂは、トランジスタのＩｄ−Ｖｇ特性の一例を説明する図である。図１２Ｂの横軸はゲート電圧（Ｖｇ）、縦軸はドレイン電流（Ｉｄ）を示している。特性２５１はノーマリーオフ型トランジスタのＩｄ−Ｖｇ特性を示し、特性２５２はノーマリーオン型トランジスタのＩｄ−Ｖｇ特性を示している。
ノーマリーオフ型トランジスタは、Ｖｇが０Ｖの時のチャネル抵抗値（ソースとドレイン間の抵抗値）が極めて大きくＩｄがほとんど流れない。一方、ノーマリーオン型トランジスタは、Ｖｇが０Ｖの時のチャネル抵抗値が小さく、ノーマリーオフ型トランジスタと比較して多くのＩｄが流れる。一般に、トランジスタがｎチャネル型のトランジスタである時、ノーマリーオン型トランジスタのしきい値電圧ＶｔｈＤと、ノーマリーオフ型トランジスタのしきい値電圧ＶｔｈＥには、ＶｔｈＤ＜ＶｔｈＥの関係が成り立つ。
〔消去動作〕
任意のメモリセルに情報を書き込む際に、以前に書き込まれたデータを先に消去する必要がある。本実施の形態では、トランジスタＴｒ＿２に対する消去動作の一例について説明する。トランジスタＴｒ＿２にはデータ“１”に相当する電子が注入されているものとする。この時のトランジスタＴｒ＿２のＩｄ−Ｖｇ特性は、図１２Ｂに示した特性２５１に相当する。
図１３Ａは消去動作を説明するためのタイミングチャートである。図１３Ｂは期間Ｔ１２におけるメモリストリング２５０の動作状態を示す回路図である。図１３Ｂでは、配線などの電位をわかりやすく示すため、配線などに隣接して、Ｈ電位を示す“Ｈ”またはＬ電位を示す“Ｌ”などの電位を囲み文字で記している。
期間Ｔ１１において、配線ＢＬおよび配線ＳＬにＬ電位（０Ｖ）を供給する。また、配線ＳＥＬ１および配線ＳＥＬ２にＨ電位を供給する。なお、Ｈ電位はノーマリーオフ型トランジスタをオン状態にすることができる電位である。よって、トランジスタＴｒＳ＿１およびトランジスタＴｒＳ＿２はオン状態となる。
期間Ｔ１２において、配線ＣＧ＿１および配線ＣＧ＿３にＨ電位を供給する。すると、トランジスタＴｒ＿１およびトランジスタＴｒ＿３がオン状態になり、トランジスタＴｒ＿１乃至トランジスタＴｒ＿３のソースおよびドレインにＬ電位が供給される。
また、配線ＣＧ＿２にＶＥ電位を供給する。ＶＥ電位はＨ電位よりも高い電位である。またＶＥ電位は、電荷蓄積層（絶縁体１１４）から導電体１０３へトンネル層（絶縁体１１５）を介して電子を放出可能な電位である。またＶＥ電位は、導電体１０３から電荷蓄積層（絶縁体１１４）へトンネル層（絶縁体１１５）を介して正孔を注入可能な電位である。
配線ＣＧ＿２にＶＥ電位を供給することにより、絶縁体１１４＿２に含まれる電子の一部が導電体１０３＿２へ引き抜かれる。また、導電体１０３＿２から絶縁体１１４＿２へ正孔が注入される。注入された正孔と絶縁体１１４＿２中に含まれている電子は、再結合して消滅する。
図１４Ａに、期間Ｔ１２におけるトランジスタＴｒ＿２（メモリセル）の一部の断面図を示す。図１４Ａでは期間Ｔ１２における電子と正孔の動きを模式的に示している。また、図１４Ｂに、期間Ｔ１２におけるトランジスタＴｒ＿２のエネルギーバンド図を示す。
データの消去は、絶縁体１１４に含まれる電子を引き抜くだけでも可能であるが、絶縁体１１４に正孔を注入することで効率よく行うことができる。半導体１１２に酸化物半導体を用いる場合、酸化物半導体は正孔をほとんど生成できないため、半導体１１２側から絶縁体１１４への正孔注入が難しい。本発明の一態様によれば、導電体１０３側から絶縁体１１４へ正孔注入を行うことができるため、消去動作を効率よく行うことができる。
期間Ｔ１３において、配線ＳＥＬ１、配線ＳＥＬ２、配線ＣＧ＿１、配線ＣＧ＿２、および配線ＣＧ＿３にＬ電位を供給する。このようにしてトランジスタＴｒ＿２に保持されているデータを消去することができる。データ消去により、トランジスタＴｒ＿２のしきい値電圧がマイナス方向にシフトし、トランジスタＴｒ＿２はノーマリーオン型トランジスタになる。この時のトランジスタＴｒ＿２のＩｄ−Ｖｇ特性は、図１２Ｂに示した特性２５２に相当する。また、トランジスタＴｒ＿２にデータ“０”が保持されていると見なすことができる。
本発明の一態様に係るメモリストリングは、期間Ｔ１２におけるデータの消去を１つのメモリセルに対してだけでなく、複数のメモリセルに対して同時に行うことができる。
消去動作時にボディ部側から電子の引き抜きと正孔の注入を行うメモリストリングでは、当該メモリストリングに含まれる全てのメモリセルが保持している情報が消去される。このため、消去したくないデータは、他の記憶装置（他のメモリストリングまたは退避用のＤＲＡＭなど）に事前に複製しておき、消去動作終了後に書き戻す（「一時退避動作」ともいう）必要がある。本発明の一態様の記憶装置（メモリストリング）では、任意のメモリセルのデータのみを消去可能であるため、前述の一時退避動作が不要である。よって、高速動作が実現できる。また、本発明の一態様の記憶装置を含む半導体装置の高速動作が実現できる。
〔書き込み動作〕
続いて、書き込み動作について説明する。本実施の形態では、トランジスタＴｒ＿２に対する書き込み動作の一例について説明する。本実施の形態では、トランジスタＴｒ＿２にデータ“１”を書き込む動作について説明する。
図１５Ａは書き込み動作を説明するためのタイミングチャートである。図１５Ｂは期間Ｔ２２におけるメモリストリング２５０の動作状態を示す回路図である。図１５Ｂでは、配線などの電位をわかりやすく示すため、配線などに隣接して、Ｈ電位を示す“Ｈ”またはＬ電位を示す“Ｌ”などの電位を囲み文字で記している。
期間Ｔ２１において、配線ＢＬ、配線ＳＬ、配線ＳＥＬ１、および配線ＳＥＬ２にＶＰ電位を供給する。ＶＰ電位はＨ電位よりも高い電位である。またＶＰ電位は、Ｌ電位との電位差によって、導電体１０３から電荷蓄積層（絶縁体１１４）へトンネル層（絶縁体１１５）を介して電子を注入する電位である。
期間Ｔ２２において、配線ＣＧ＿１および配線ＣＧ＿３にＶＰ電位を供給する。また、配線ＣＧ＿２にＬ電位を供給する。すると、トランジスタＴｒ＿２において、半導体１１２と導電体１０３＿２の間にＶＰ電位−Ｌ電位の電位差が生じ、絶縁体１１４＿２に電子が注入される。
図１６Ａに、期間Ｔ１２におけるトランジスタＴｒ＿２（メモリセル）の一部の断面図を示す。図１６Ａでは期間Ｔ１２における電子と正孔の動きを模式的に示している。また、図１６Ｂに、期間Ｔ１２におけるトランジスタＴｒ＿２のエネルギーバンド図を示す。
なお、トランジスタＴｒ＿１およびトランジスタＴｒ＿３では、半導体１１２および導電体１０３ともにＶＰ電位であるため、絶縁体１１４への電子注入は生じない。
期間Ｔ２３において、配線ＳＥＬ１、配線ＳＥＬ２、配線ＣＧ＿１、配線ＣＧ＿２、および配線ＣＧ＿３にＬ電位を供給する。このようにしてトランジスタＴｒ＿２にデータ“１”を書き込むことができる。データ“１”が書き込まれることによって、トランジスタＴｒ＿２のしきい値電圧がプラス方向にシフトし、トランジスタＴｒ＿２はノーマリーオフ型トランジスタになる。この時のトランジスタＴｒ＿２のＩｄ−Ｖｇ特性は、図１２Ｂに示した特性２５１に相当する。
〔読み出し動作〕
続いて、読み出し動作について説明する。本実施の形態では、トランジスタＴｒ＿２に保持されているデータの読み出し動作について説明する。図１７Ａは読み出し動作を説明するためのイミングチャートである。図１７Ｂ乃至図１７Ｄは読み差し動作におけるメモリストリング２５０の動作状態を示す回路図である。
なお、図１７Ｂ乃至図１７Ｄでは配線などの電位をわかりやすくするため、配線および電極などに隣接してＨ電位を示す“Ｈ”、またはＬ電位を示す“Ｌ”を付している。また、電位変化が生じた配線などに、“Ｈ”または“Ｌ”を囲み文字で付している。また、オフ状態のトランジスタに重ねて“×”記号を付す場合がある。
また、読み出し動作開始前の状態として、配線ＳＬ、配線ＢＬ、配線ＳＥＬ１、配線ＳＥＬ２、配線ＣＧ＿１、配線ＣＧ＿２、および配線ＣＧ＿３にＬ電位が供給されているものとする。
期間Ｔ３１において、配線ＳＥＬ２、配線ＣＧ＿１、配線ＣＧ＿２、および、配線ＣＧ＿３にＨ電位を供給し、トランジスタＴｒＳ＿２、トランジスタＴｒ＿１、トランジスタＴｒ＿２、およびトランジスタＴｒ＿３をオン状態にする。また、配線ＳＬおよび半導体にＨ電位をプリチャージする（図１７Ｂ参照）。
期間Ｔ３２において、配線ＣＧ＿２にＬ電位を供給する。この時、トランジスタＴｒ＿２にデータ“０”が書き込まれている（つまり、データ“１”が書き込まれていない）場合は、トランジスタＴｒ＿２はノーマリーオン型トランジスタとして機能するため、オフ状態にならない。一方で、トランジスタＴｒ＿２にデータ“１”が書き込まれている場合は、トランジスタＴｒ＿２はノーマリーオフ型トランジスタとして機能するため、オフ状態になる。
ここでは、トランジスタＴｒ＿２にデータ“０”が書き込まれているものとする。よって、トランジスタＴｒ＿２はオフ状態にならない（図１７Ｃ参照）。
期間Ｔ３３において、配線ＳＥＬ１にＨ電位を供給し、トランジスタＴｒＳ＿１をオン状態にする。すると、配線ＢＬと配線ＳＬが導通する。配線ＢＬはフローティング状態であるため、配線ＢＬの電位が、Ｈ電位からＬ電位へ変化する（図１７Ｄ参照）。
また、トランジスタＴｒ＿２にデータ“１”が書き込まれている場合は、トランジスタＴｒ＿２はオフ状態である。この場合は、配線ＢＬと配線ＳＬが導通せず、配線ＢＬの電位はＨ電位のままとなる。
このように、期間Ｔ３３における配線ＢＬの電位変化を検出することで、メモリセル（トランジスタＴｒ）が保持しているデータを読み出すことができる。
このように、本発明の一態様に係る半導体装置では、任意のメモリセルに対してデータの消去、書き込み、読み出しが可能である。よって、本発明の一態様に係る半導体装置は、ＮＡＮＤ型の記憶装置として機能する半導体装置であるが、ＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）として機能することもできる。
また、複数のメモリセルに書き込まれたデータを同時に消去することができる。よって、本発明の一態様に係る半導体装置は、フラッシュメモリのように機能することもできる。
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例などと適宜組み合わせることができる。
（実施の形態２）
本発明の一態様に係るメモリストリング３００について図面を用いて説明する。メモリストリング３００は、上記実施の形態に示したメモリストリング１００および半導体装置２００の変形例である。よって、本実施の形態では、上記実施の形態と重複する説明は最小限に留める。
図１８は、Ｙ方向から見たメモリストリング３００の一部を示す断面図である。図１９Ａは、図１８に一点鎖線で示した部位Ｇ１−Ｇ２をＺ方向から見た断面図である。図１９Ｂは、図１８に一点鎖線で示した部位Ｈ１−Ｈ２をＺ方向から見た断面図である。
メモリストリング３００は構造体１１０Ｕを有する。図１８には、メモリストリング３００の中心軸１３１Ｕを記している。中心軸１３１Ｕは、メモリストリング１００の中心軸１３１に相当する。構造体１１０Ｕは、Ｙ方向から見てＵ字形状を有する（「Ｕ字型」ともいう）構造体１１０である。構造体１１０Ｕは、Ｚ方向に延在する２つの部位（部位１４１、部位１４２）と、Ｘ方向に延在する部位（部位１４３）と、を有する。
構造体１１０Ｕは、構造体１１０と同様に、絶縁体１１１、半導体１１２、絶縁体１１３、絶縁体１１４、および絶縁体１１５を含む。構造体１１０Ｕにおいて、絶縁体１１１が中心軸１３１Ｕに沿って延在し、半導体１１２が絶縁体１１１の側面に隣接して設けられている。また、絶縁体１１３が半導体１１２に隣接して設けられ、絶縁体１１４が絶縁体１１３に隣接して設けられている。また、絶縁体１１５が絶縁体１１４に隣接して設けられている。絶縁体１１１、半導体１１２、絶縁体１１３、絶縁体１１４、および絶縁体１１５は、Ｙ方向から見てＵ字形状を有する。また、図１９Ａおよび図１９Ｂに示すように、半導体１１２、絶縁体１１３、絶縁体１１４、および絶縁体１１５は、絶縁体１１１の外側に同心状に設けられている。
メモリストリング３００は、図１などに示した導電体１０１に換えて絶縁体１２６を有する。部位１４１および部位１４２は絶縁体１２６の上方に設けられている。また、部位１４３は絶縁体１２６に埋め込むように設けられている。本実施の形態などでは、例えば、絶縁体１２６の底面に垂直な方向をＺ方向ということができる。
構造体１１０Ｕの一端は導電体１０４ａと接続され、他端は導電体１０４ｂと接続される。特に、構造体１１０Ｕに含まれる半導体１１２の一端が導電体１０４ａと電気的に接続され、他端が導電体１０４ｂと電気的に接続される。導電体１０４ａおよび導電体１０４ｂの上に絶縁体１０５が設けられ、絶縁体１０５上に導電体１２４が設けられている。また、導電体１２４上に絶縁体１２３が設けられている。導電体１０４ａと導電体１２４は、導電体１２２を介して電気的に接続される。
部位１４１および部位１４２において、構造体１１０Ｕと導電体１０３が重なる領域（交差部）が、トランジスタＴｒとして機能する。よって、構造体１１０と導電体１０３が重なる領域（交差部）が、メモリセルとして機能する。図１８では、部位１４１および部位１４２に、それぞれｎ個のトランジスタＴｒが設けられている。なお、図１８では、部位１４１において、導電体１０４ａに近いトランジスタＴｒを「トランジスタＴｒ＿１」と示し、部位１４３に近いトランジスタＴｒを「トランジスタＴｒ＿ｎ」と示している。また、部位１４２において、導電体１０４ｂに近いトランジスタＴｒを「トランジスタＴｒ＿２ｎ」と示し、部位１４３に近いトランジスタＴｒを「トランジスタＴｒ＿ｎ＋１」と示している。なお、図１８では、トランジスタＴｒ＿１のゲート電極として機能できる導電体１０３を導電体１０３＿１と示している。また、トランジスタＴｒ＿２ｎのゲート電極として機能できる導電体１０３を導電体１０３＿２ｎと示している。
メモリセルとして機能するトランジスタＴｒは、メモリストリング３００の部位１４１と重なる部位と、部位１４２と重なる部位に設けられる。よって、メモリストリング３００の部位１４１と重なる部位をメモリストリング１００と見なすことができる。同様にメモリストリング３００の部位１４２と重なる部位をメモリストリング１００と見なすことができる。また、部位１４３は、２つのメモリセルを電気的に接続するための連結部と見なすことができる。よって、メモリストリング３００は、隣接する２つのメモリストリング１００が連結部を介して電気的に接続する構成を有するといえる。
また、メモリストリング３００は、トランジスタＴｒ＿１と導電体１０４ａの間に、構造体１１０Ｕと導電体１３５＿１が重なる領域を有する。導電体１３５はＹ方向に延在する。当該領域は、トランジスタＴｒＳ＿１として機能する。また、メモリストリング３００は、トランジスタＴｒ＿２ｎと導電体１０４ｂの間に、構造体１１０Ｕと導電体１３５＿２が重なる領域を有する。当該領域は、トランジスタＴｒＳ＿２として機能する。トランジスタＴｒＳ＿１およびトランジスタＴｒＳ＿２は、選択トランジスタとして機能する。また、導電体１２４および導電体１０４ｂの一方は配線ＳＬとして機能し、他方は配線ＢＬとして機能する。または、導電体１２４および導電体１０４ｂの一方は配線ＳＬと電気的に接続され、他方は配線ＢＬと電気的に接続される。
メモリストリング３００は、周辺回路側に設ける選択トランジスタをメモリストリング３００内に含む。よって、周辺回路側のトランジスタ数を減らすことが可能になり、周辺回路側の設計自由度を向上させることができる。
図２０にメモリストリング３００の等価回路図を示す。当該等価回路図については、図１１に示した等価回路図の説明を参酌すればよい。
１つのメモリストリング当たりの記憶容量を増やすためにトランジスタＴｒの積層数を増やすと、アスペクト比が大きくなり作製工程中の構造体などが倒壊しやすくなる。本発明の一態様に係るメモリストリング３００はＵ字型の構造を有するため、１つのメモリストリング当たりの記憶容量が同じであれば、作製工程中の構造体などの倒壊が生じにくい。よって、本発明の一態様に係るメモリストリングを含む半導体装置の生産性を高めることができる。
図２１に示すように、メモリストリング３００などを覆うように絶縁体１２０３を設けてもよい。絶縁体１２０３としては、水素などの不純物、および酸素の透過を抑制する機能を有する絶縁体を用いることが好ましい。
図２２は、隣接する２つのメモリストリング３００（メモリストリング３００＿１およびメモリストリング３００＿２）の接続例を示す断面図である。図２２では、メモリストリング３００＿１が有する構造体１１０Ｕを構造体１１０Ｕ＿１と示し、メモリストリング３００＿２が有する構造体１１０Ｕを構造体１１０Ｕ＿２と示している。
構造体１１０Ｕ＿１の一端は導電体１０４ａと接続され、他端は導電体１２５と接続されている。また、構造体１１０Ｕ＿２の一端は導電体１０４ｂと接続され、他端は導電体１２５と接続されている。導電体１２５は、導電体１０４（導電体１０４ａおよび導電体１０４ｂ）と同じ層に設けられている。また、導電体１０４ａは導電体１２２ａを介して導電体１２４と電気的に接続され、導電体１０４ｂは導電体１２２ｂを介して導電体１２４と電気的に接続されている。
導電体１２４および導電体１２５の一方は配線ＳＬとして機能し、他方は配線ＢＬとして機能する。または、導電体１２４および導電体１２５の一方は配線ＳＬと電気的に接続され、他方は配線ＢＬと電気的に接続される。
また、図２２では構造体１１０Ｕ＿１の一端近傍に設けられるトランジスタＴｒＳ＿１をＴｒＳ＿１ａと示し、他端近傍に設けられるトランジスタＴｒＳ＿２をＴｒＳ＿２ａと示している。また、構造体１１０Ｕ＿２の一端近傍に設けられるトランジスタＴｒＳ＿１をＴｒＳ＿１ｂと示し、他端近傍に設けられるトランジスタＴｒＳ＿２をＴｒＳ＿２ｂと示している。
選択トランジスタ（トランジスタＴｒＳ＿１およびトランジスタＴｒＳ＿２）の動作を制御することによって、２つのメモリストリング３００の一方に対してデータの読み出しや書き込みを行うことができる。
〔変形例１〕
図２３にメモリストリング３００の変形例であるメモリストリング３００Ａの断面図を示す。メモリストリング３００Ａは、トランジスタＴｒとして、メモリストリング１００Ａに示したトランジスタＴｒを用いている。よって、メモリストリング３００Ａは、メモリストリング１００Ａの変形例でもある。
〔変形例２〕
図２４にメモリストリング３００の変形例であるメモリストリング３００Ｂの断面図を示す。図２５は、図２４に一点鎖線で示した部位Ｊ１−Ｊ２をＺ方向から見た断面図である。
図２４および図２５に示すように、トランジスタＴｒＳ（トランジスタＴｒＳ＿１およびトランジスタＴｒＳ＿２）として機能する、構造体１１０Ｕと導電体１３５（導電体１３５＿１および導電体１３５＿２）の交差部において、絶縁体１１４および絶縁体１１５を設けない構成としてもよい。当該交差部に絶縁体１１４および絶縁体１１５を設けないことで、トランジスタＴｒＳの動作速度を向上できる。
〔変形例３〕
図２６にメモリストリング３００およびメモリストリング３００Ｂの変形例であるメモリストリング３００Ｃの断面図を示す。メモリストリング３００Ｃでは、トランジスタＴｒＳとして機能する、構造体１１０Ｕと導電体１３５の交差部において、絶縁体１１３、絶縁体１１４および絶縁体１１５を設けず、導電体１３５と半導体１１２の間に絶縁体１３６を設けている。
絶縁体１３６は、トランジスタＴｒＳのゲート絶縁膜として機能する。絶縁体１３６は熱酸化膜などを用いることが好ましい。例えば、導電体１３５を低抵抗のシリコンで形成し、導電体１３５の表面を、酸素を含む高温雰囲気下で酸化させて酸化シリコン（熱酸化膜）を形成し、当該酸化シリコンを絶縁体１３６として用いればよい。当該酸化シリコンは絶縁耐性に優れ、薄膜化が可能である。よって、トランジスタＴｒＳの動作速度を向上できる。
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例などと適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、本発明の一態様に係る記憶装置または半導体装置を有する半導体装置４００について説明する。
図２７に、半導体装置４００の構成例を示すブロック図を示す。図２７に示す半導体装置４００は、駆動回路４１０と、メモリアレイ４２０と、を有する。メモリアレイ４２０は、１以上のメモリストリング１００を有する。図２７では、メモリアレイ４２０がマトリクス状に配置された複数のメモリストリング１００を有する例を示している。
駆動回路４１０は、ＰＳＷ２４１（パワースイッチ）、ＰＳＷ２４２、および周辺回路４１５を有する。周辺回路４１５は、周辺回路４１１、コントロール回路（Ｃｏｎｔｒｏｌ　Ｃｉｒｃｕｉｔ）４１２、および電圧生成回路４２８を有する。
半導体装置４００において、各回路、各信号および各電圧は、必要に応じて、適宜取捨することができる。あるいは、他の回路または他の信号を追加してもよい。信号ＢＷ、ＣＥ、ＧＷ、ＣＬＫ、ＷＡＫＥ、ＡＤＤＲ、ＷＤＡ、ＰＯＮ１、ＰＯＮ２は外部からの入力信号であり、信号ＲＤＡは外部への出力信号である。信号ＣＬＫはクロック信号である。
また、信号ＢＷ、ＣＥ、および信号ＧＷは制御信号である。信号ＣＥはチップイネーブル信号であり、信号ＧＷはグローバル書き込みイネーブル信号であり、信号ＢＷはバイト書き込みイネーブル信号である。信号ＡＤＤＲはアドレス信号である。信号ＷＤＡは書き込みデータ信号であり、信号ＲＤＡは読み出しデータ信号である。信号ＰＯＮ１、ＰＯＮ２は、パワーゲーティング制御用信号である。なお、信号ＰＯＮ１、ＰＯＮ２は、コントロール回路４１２で生成してもよい。
コントロール回路４１２は、半導体装置４００の動作全般を制御する機能を有するロジック回路である。例えば、コントロール回路４１２は、信号ＣＥ、信号ＧＷおよび信号ＢＷを論理演算して、半導体装置４００の動作モード（例えば、書き込み動作、読み出し動作）を決定する。または、コントロール回路４１２は、この動作モードが実行されるように、周辺回路４１１の制御信号を生成する。
電圧生成回路４２８は負電圧を生成する機能を有する。ＷＡＫＥは、ＣＬＫの電圧生成回路４２８への入力を制御する機能を有する。例えば、ＷＡＫＥにＨレベルの信号が与えられると、信号ＣＬＫが電圧生成回路４２８へ入力され、電圧生成回路４２８は負電圧を生成する。
周辺回路４１１は、メモリストリング１００に対するデータの書き込みおよび読み出しをするための回路である。周辺回路４１１は、行デコーダ（Ｒｏｗ　Ｄｅｃｏｄｅｒ）４４１、列デコーダ４４２、行ドライバ（Ｒｏｗ　Ｄｒｉｖｅｒ）４２３、列ドライバ４２４（Ｃｏｌｕｍｎ　Ｄｒｉｖｅｒ）、入力回路（Ｉｎｐｕｔ　Ｃｉｒ．）４２５、出力回路（Ｏｕｔｐｕｔ　Ｃｉｒ．）４２６、センスアンプ４２７（Ｓｅｎｓｅ　Ａｍｐｌｉｆｉｅｒ）を有する。
行デコーダ４４１および列デコーダ４４２は、信号ＡＤＤＲをデコードする機能を有する。行デコーダ４４１は、アクセスする行を指定するための回路であり、列デコーダ４４２は、アクセスする列を指定するための回路である。行ドライバ４２３は、行デコーダ４４１が指定する配線ＣＧを選択する機能を有する。列ドライバ４２４は、データをメモリストリング１００に書き込む機能、メモリストリング１００からデータを読み出す機能、読み出したデータを保持する機能等を有する。
入力回路４２５は、信号ＷＤＡを保持する機能を有する。入力回路４２５が保持するデータは、列ドライバ４２４に出力される。入力回路４２５の出力データが、メモリストリング１００に書き込むデータ（Ｄｉｎ）である。列ドライバ４２４がメモリストリング１００から読み出したデータ（Ｄｏｕｔ）は、出力回路４２６に出力される。出力回路４２６は、Ｄｏｕｔを保持する機能を有する。また、出力回路４２６は、Ｄｏｕｔを半導体装置４００の外部に出力する機能を有する。出力回路４２６から出力されるデータが信号ＲＤＡである。
ＰＳＷ２４１は周辺回路４１５へのＶＤＤの供給を制御する機能を有する。ＰＳＷ２４２は、行ドライバ４２３へのＶＨＭの供給を制御する機能を有する。ここでは、半導体装置４００の高電源電圧がＶＤＤであり、低電源電圧はＧＮＤ（接地電位）である。また、ＶＨＭは、ワード線を高レベルにするために用いられる高電源電圧であり、ＶＤＤよりも高い。信号ＰＯＮ１によってＰＳＷ２４１のオン・オフが制御され、信号ＰＯＮ２によってＰＳＷ２４２のオン・オフが制御される。図２７では、周辺回路４１５において、ＶＤＤが供給される電源ドメインの数を１としているが、複数にすることもできる。この場合、各電源ドメインに対してパワースイッチを設ければよい。
半導体装置４００が有する駆動回路４１０とメモリアレイ４２０は同一平面上に設けてもよい。また、図２８に示すように、駆動回路４１０とメモリアレイ４２０を重ねて設けてもよい。駆動回路４１０とメモリアレイ４２０を重ねて設けることで、信号伝搬距離を短くすることができる。また、図２８では半導体装置４００の一部を拡大した斜視図を付記している。
また、半導体装置４００は、駆動回路４１０が有するコントロール回路４１２に、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）やＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）などの演算処理装置を用いてもよい。ＣＰＵおよび／またはＧＰＵなどを用いることで、演算処理機能を有する半導体装置４００が実現できる。
前述したように、メモリストリング１００はＲＡＭとして機能できる。よって、メモリアレイ４２０の一部をメインメモリやキャッシュメモリとして機能させることができる。また、前述したように、メモリストリング１００はフラッシュメモリのように機能できる。よって、メモリアレイ４２０の一部をフラッシュメモリのように機能させることができる。本発明の一態様に係る半導体装置４００は、ユニバーサルメモリとして機能できる。
また、本発明の一態様によれば、ＣＰＵ、キャッシュメモリ、およびストレージとしての機能を、同一のチップ上に実現することができる。
図２８に示す半導体装置４００は、ＣＰＵを含む駆動回路４１０と、メモリアレイ４２０に本発明の一態様に係る３Ｄ　ＯＳ　ＮＡＮＤ型の記憶装置と、を有する。本発明の一態様に係る３Ｄ　ＯＳ　ＮＡＮＤ型の記憶装置は、キャッシュメモリとしての機能と、ストレージとしての機能を有する。例えば、メモリアレイ４２０の一部をキャッシュメモリとして用い、他の一部をストレージとして用いることができる。
図２９は、ホスト４５０が複数の半導体装置４００を管理する情報処理システムを示す図である。個々の半導体装置４００は演算処理機能を有する。また、複数の半導体装置４００のうち、一部をキャッシュメモリとして用い、他の一部をストレージとして用いることができる。例えば、キャッシュメモリへの情報の書き込みまたは読み出しと、ストレージへの情報の書き込みまたは読み出しを、並列して行うことができる。ホスト４５０が複数の半導体装置４００を管理することで、非ノイマンコンピューティングを実現する情報処理システムを構築できる。
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例などと適宜組み合わせることができる。
（実施の形態４）
本実施の形態では、上記の実施の形態に示した記憶装置などの半導体装置を備えることができる演算処理装置の一例について説明する。
図３０に、中央演算処理装置１１００のブロック図を示す。図３０では、中央演算処理装置１１００に用いることができる構成例としてＣＰＵの構成例を示している。
図３０に示す中央演算処理装置１１００は、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ　ｌｏｇｉｃ　ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８）、キャッシュ１１９９、およびキャッシュインターフェース１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。書き換え可能なＲＯＭおよびＲＯＭインターフェースを有してもよい。また、キャッシュ１１９９およびキャッシュインターフェース１１８９は、別チップに設けてもよい。
キャッシュ１１９９は、別チップに設けられたメインメモリとキャッシュインターフェース１１８９を介して接続される。キャッシュインターフェース１１８９は、メインメモリに保持されているデータの一部をキャッシュ１１９９に供給する機能を有する。キャッシュ１１９９は、当該データを保持する機能を有する。
図３０に示す中央演算処理装置１１００は、その構成を簡略化して示した一例にすぎず、実際の中央演算処理装置１１００はその用途によって多種多様な構成を有している。例えば、図３０に示す中央演算処理装置１１００または演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成、つまりＧＰＵのような構成としてもよい。また、中央演算処理装置１１００が内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
バスインターフェース１１９８を介して中央演算処理装置１１００に入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、中央演算処理装置１１００がプログラム実行中であっても、外部の入出力装置、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する機能を有する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、中央演算処理装置１１００の状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
図３０に示す中央演算処理装置１１００では、レジスタ１１９６およびキャッシュ１１９９に、記憶装置が設けられている。当該記憶装置として、例えば、先の実施の形態に示した記憶装置などを用いることができる。
図３０に示す中央演算処理装置１１００において、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、ＡＬＵ１１９１は、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
上記実施の形態に示した半導体装置４００と中央演算処理装置１１００は、重ねて設けることができる。図３１Ａおよび図３１Ｂに半導体装置１１５０Ａの斜視図を示す。半導体装置１１５０Ａは、中央演算処理装置１１００上に、記憶装置として機能する半導体装置４００を有する。中央演算処理装置１１００と半導体装置４００は、互いに重なる領域を有する。半導体装置１１５０Ａの構成を分かりやすくするため、図３１Ｂでは中央演算処理装置１１００および半導体装置４００を分離して示している。
半導体装置４００と中央演算処理装置１１００を重ねて設けることで、両者の接続距離を短くすることができる。よって、両者間の通信速度を高めることができる。また、接続距離が短いため消費電力を低減できる。
上記実施の形態で示したように、半導体装置４００にＯＳ　ＮＡＮＤ型の記憶装置を用いることで、半導体装置４００が有する複数のメモリストリング１００のうち、一部または全部のメモリストリング１００をＲＡＭとして機能させることができる。よって、半導体装置４００はメインメモリとして機能することができる。メインメモリとして機能する半導体装置４００は、キャッシュインターフェース１１８９を介してキャッシュ１１９９と接続される。
半導体装置４００をメインメモリ（ＲＡＭ）として機能させるか、ストレージとして機能させるかは、図２７に示したコントロール回路４１２によって制御される。コントロール回路４１２は、中央演算処理装置１１００から供給された信号に基づいて、半導体装置４００が有する複数のメモリストリング１００の一部または全部をＲＡＭとして機能させることができる。
半導体装置４００は、複数のメモリストリング１００のうち、一部のメモリストリング１００をＲＡＭとして機能させ、他のメモリストリング１００をストレージとして機能させることができる。半導体装置４００にＯＳ　ＮＡＮＤ型の記憶装置を用いることで、キャッシュとしての機能と、メインメモリとしての機能と、ストレージとしての機能と、を併せ持つことができる。本発明の一態様に係る半導体装置４００は、例えば、ユニバーサルメモリとして機能できる。
また、半導体装置４００をメインメモリとして用いる場合、その記憶容量は必要に応じて増減できる。また、半導体装置４００をキャッシュとして用いる場合、その記憶容量は必要に応じて増減できる。
また、図２７に示したコントロール回路４１２は、半導体装置４００のストレージとして機能する領域とメインメモリとして機能する領域の間でデータを移動または複製する際に、エラー検出および訂正を行う機能（ＥＣＣ：Ｅｒｒｏｒ　Ｃｈｅｃｋ　ａｎｄ　Ｃｏｒｒｅｃｔ、ともいう）を有していてもよい。また、コントロール回路４１２は、半導体装置４００のメインメモリとして機能する領域とキャッシュ１１９９の間でデータを移動または複製する際に、ＥＣＣを行う機能を有していてもよい。
また、中央演算処理装置１１００と重ねて、複数の半導体装置４００を設けてもよい。図３２Ａおよび図３２Ｂに半導体装置１１５０Ｂの斜視図を示す。半導体装置１１５０Ｂは、中央演算処理装置１１００上に、半導体装置４００ａおよび半導体装置４００ｂを有する。中央演算処理装置１１００、半導体装置４００ａ、および半導体装置４００ｂは、互いに重なる領域を有する。半導体装置１１５０Ｂの構成を分かりやすくするため、図３２Ｂでは中央演算処理装置１１００、半導体装置４００ａおよび半導体装置４００ｂを分離して示している。
半導体装置４００ａおよび半導体装置４００ｂは、記憶装置として機能する。例えば、半導体装置４００ａまたは半導体装置４００ｂの一方にＮＯＲ型の記憶装置を用い、他方にＮＡＮＤ型の記憶装置を用いてもよい。半導体装置４００ａおよび半導体装置４００ｂの双方がＮＡＮＤ型の記憶装置であってもよい。ＮＯＲ型の記憶装置としては、ＤＲＡＭまたはＳＲＡＭなどがある。ＮＯＲ型の記憶装置はＮＡＮＤ型の記憶装置よりも高速動作が可能なため、例えば、半導体装置４００ａの一部をメインメモリおよび／またはキャッシュ１１９９として用いることもできる。なお、半導体装置４００ａと半導体装置４００ｂの重ね順は逆でもよい。
図３３Ａおよび図３３Ｂに半導体装置１１５０Ｃの斜視図を示す。半導体装置１１５０Ｃは、半導体装置４００ａと半導体装置４００ｂの間に中央演算処理装置１１００を挟む構成を有する。中央演算処理装置１１００、半導体装置４００ａ、および半導体装置４００ｂは、互いに重なる領域を有する。半導体装置１１５０Ｃの構成を分かりやすくするため、図３３Ｂでは中央演算処理装置１１００、半導体装置４００ａおよび半導体装置４００ｂを分離して示している。
半導体装置１１５０Ｃの構成にすることで、半導体装置４００ａと中央演算処理装置１１００の間の通信速度と、半導体装置４００ｂと中央演算処理装置１１００の間の通信速度の双方を高めることができる。また、半導体装置１１５０Ｂよりも消費電力を低減できる。
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例などと適宜組み合わせることができる。
（実施の形態５）
本実施の形態では、上記実施の形態に示す半導体装置などが形成された半導体ウェハ、および当該半導体装置が組み込まれた電子部品の一例を示す。
＜半導体ウェハ＞
初めに、半導体装置などが形成された半導体ウェハの例を、図３４Ａを用いて説明する。
図３４Ａに示す半導体ウェハ４８００は、ウェハ４８０１と、ウェハ４８０１の上面に設けられた複数の回路部４８０２と、を有する。なお、ウェハ４８０１の上面において、回路部４８０２の無い部分は、スペーシング４８０３であり、ダイシング用の領域である。
半導体ウェハ４８００は、ウェハ４８０１の表面に対して、前工程によって複数の回路部４８０２を形成することで作製することができる。また、その後に、ウェハ４８０１の複数の回路部４８０２が形成された反対側の面を研削して、ウェハ４８０１の薄膜化してもよい。この工程により、ウェハ４８０１の反りなどを低減し、部品としての小型化を図ることができる。
次の工程としては、ダイシング工程が行われる。ダイシングは、一点鎖線で示したスクライブラインＳＣＬ１およびスクライブラインＳＣＬ２（ダイシングライン、または切断ラインと呼ぶ場合がある）に沿って行われる。なお、スペーシング４８０３は、ダイシング工程を容易に行うために、複数のスクライブラインＳＣＬ１が平行になるように設け、複数のスクライブラインＳＣＬ２が平行になるように設け、スクライブラインＳＣＬ１とスクライブラインＳＣＬ２が垂直になるように設けるのが好ましい。
ダイシング工程を行うことにより、図３４Ｂに示すようなチップ４８００ａを、半導体ウェハ４８００から切り出すことができる。チップ４８００ａは、ウェハ４８０１ａと、回路部４８０２と、スペーシング４８０３ａと、を有する。なお、スペーシング４８０３ａは、極力小さくなるようにするのが好ましい。この場合、隣り合う回路部４８０２の間のスペーシング４８０３の幅が、スクライブラインＳＣＬ１の切りしろと、またはスクライブラインＳＣＬ２の切りしろとほぼ同等の長さであればよい。
なお、本発明の一態様の素子基板の形状は、図３４Ａに図示した半導体ウェハ４８００の形状に限定されない。例えば、矩形の形状の半導体ウェハあってもよい。素子基板の形状は、素子の作製工程、および素子を作製するための装置に応じて、適宜変更することができる。
＜電子部品＞
図３４Ｃに電子部品４７００および電子部品４７００が実装された基板（実装基板４７０４）の斜視図を示す。図３４Ｃに示す電子部品４７００は、モールド４７１１内にチップ４８００ａを有している。チップ４８００ａとして、本発明の一態様に係る記憶装置などを用いることができる。
図３４Ｃは、電子部品４７００の内部を示すために、一部を省略している。電子部品４７００は、モールド４７１１の外側にランド４７１２を有する。ランド４７１２は電極パッド４７１３と電気的に接続され、電極パッド４７１３はチップ４８００ａとワイヤ４７１４によって電気的に接続されている。電子部品４７００は、例えばプリント基板４７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板４７０２上で電気的に接続されることで実装基板４７０４が完成する。
図３４Ｄに電子部品４７３０の斜視図を示す。電子部品４７３０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品４７３０は、パッケージ基板４７３２（プリント基板）上にインターポーザ４７３１が設けられ、インターポーザ４７３１上に半導体装置４７３５、および複数の半導体装置４７１０が設けられている。
半導体装置４７１０としては、例えば、チップ４８００ａ、上記実施の形態で説明した半導体装置、広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）などとすることができる。また、半導体装置４７３５は、ＣＰＵ、ＧＰＵ、ＦＰＧＡ、記憶装置などの集積回路（半導体装置）を用いることができる。
パッケージ基板４７３２は、セラミック基板、プラスチック基板、またはガラスエポキシ基板などを用いることができる。インターポーザ４７３１は、シリコンインターポーザ、樹脂インターポーザなどを用いることができる。
インターポーザ４７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ４７３１は、インターポーザ４７３１上に設けられた集積回路をパッケージ基板４７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポーザ４７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板４７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）を用いることも出来る。
インターポーザ４７３１としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
また、シリコンインターポーザを用いたＳｉＰやＭＣＭなどでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
また、電子部品４７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ４７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品４７３０では、半導体装置４７１０と半導体装置４７３５の高さを揃えることが好ましい。
電子部品４７３０を他の基板に実装するため、パッケージ基板４７３２の底部に電極４７３３を設けてもよい。図３４Ｄでは、電極４７３３を半田ボールで形成する例を示している。パッケージ基板４７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。また、電極４７３３を導電性のピンで形成してもよい。パッケージ基板４７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。
電子部品４７３０は、ＢＧＡおよびＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、またはＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）などの実装方法を用いることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例などと適宜組み合わせることができる。
（実施の形態６）
本実施の形態では、本発明の一態様に係る記憶装置の応用例について説明する。
一般に、コンピュータなどの半導体装置では、用途に応じて様々な記憶装置が用いられる。図３５Ａに、半導体装置に用いられる各種の記憶装置を階層ごとに示す。上層に位置する記憶装置ほど速い動作速度が求められ、下層に位置する記憶装置ほど大きな記憶容量と高い記録密度が求められる。図３５Ａでは、最上層から順に、ＣＰＵなどの演算処理装置にレジスタ（ｒｅｇｉｓｔｅｒ）として混載されるメモリ、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、３Ｄ　ＮＡＮＤメモリを示している。
ＣＰＵなどの演算処理装置にレジスタとして混載されるメモリは、演算結果の一時保存などに用いられるため、演算処理装置からのアクセス頻度が高い。よって、記憶容量よりも速い動作速度が求められる。また、レジスタは演算処理装置の設定情報などを保持する機能も有する。
ＳＲＡＭは、例えばキャッシュ（ｃａｃｈｅ）に用いられる。キャッシュは、メインメモリ（ｍａｉｎ　ｍｅｍｏｒｙ）に保持されているデータの一部を複製して保持する機能を有する。使用頻繁が高いデータを複製してキャッシュに保持しておくことで、データへのアクセス速度を高めることができる。キャッシュに求められる記憶容量はメインメモリより少ないが、メインメモリよりも速い動作速度が求められる。また、キャッシュで書き換えられたデータは複製されてメインメモリに供給される。
ＤＲＡＭは、例えばメインメモリに用いられる。メインメモリは、ストレージ（ｓｔｏｒａｇｅ）から読み出されたプログラムやデータを保持する機能を有する。ＤＲＡＭの記録密度は、おおよそ０．１乃至０．３Ｇｂｉｔ／ｍｍ２である。
３Ｄ　ＮＡＮＤメモリは、例えばストレージに用いられる。ストレージは、長期保存が必要なデータ、演算処理装置で使用する各種のプログラムなどを保持する機能を有する。よって、ストレージには動作速度よりも大きな記憶容量と高い記録密度が求められる。ストレージに用いられる記憶装置の記録密度は、おおよそ０．６乃至６．０Ｇｂｉｔ／ｍｍ２である。
本発明の一態様に係る記憶装置は、動作速度が速く、長期間のデータ保持が可能である。本発明の一態様に係る記憶装置は、キャッシュが位置する階層とメインメモリが位置する階層の双方を含む境界領域９０１に位置する記憶装置として好適に用いることができる。また、本発明の一態様に係る記憶装置は、メインメモリが位置する階層とストレージが位置する階層の双方を含む境界領域９０２に位置する記憶装置として好適に用いることができる。
また、本発明の一態様に係る記憶装置は、メインメモリが位置する階層とストレージが位置する階層の双方に好適に用いることができる。また、本発明の一態様に係る記憶装置は、キャッシュが位置する階層に好適に用いることができる。図３５Ｂに、図３５Ａとは異なる各種の記憶装置の階層を示す。
図３５Ｂでは、最上層から順に、ＣＰＵなどの演算処理装置にレジスタとして混載されるメモリ、キャッシュとして用いられるＳＲＡＭ、３Ｄ　ＯＳ　ＮＡＮＤメモリを示している。キャッシュ、メインメモリ、およびストレージに本発明の一態様に係る記憶装置を用いることができる。なお、キャッシュとして１ＧＨｚ以上の高速なメモリが求められる場合は、当該キャッシュはＣＰＵなどの演算処理装置に混載される。
本発明の一態様に係る記憶装置は、例えば、各種電子機器（例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルスチルカメラ、ビデオカメラ、録画再生装置、ナビゲーションシステム、ゲーム機など）の記憶装置に適用できる。また、イメージセンサ、ＩｏＴ（Ｉｎｔｅｒｎｅｔ　ｏｆ　Ｔｈｉｎｇｓ）、ヘルスケアなどに用いることもできる。なお、ここで、コンピュータとは、タブレット型のコンピュータ、ノート型のコンピュータ、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。
本発明の一態様に係る記憶装置を有する電子機器の一例について説明する。なお、図３６Ａ乃至図３６Ｊ、図３７Ａ乃至図３７Ｅには、当該記憶装置を有する電子部品４７００または電子部品４７３０が各電子機器に含まれている様子を図示している。
［携帯電話］
図３６Ａに示す情報端末５５００は、情報端末の一種である携帯電話（スマートフォン）である。情報端末５５００は、筐体５５１０と、表示部５５１１と、を有しており、入力用インターフェースとして、タッチパネルが表示部５５１１に備えられ、ボタンが筐体５５１０に備えられている。
情報端末５５００は、本発明の一態様に係る記憶装置を適用することで、アプリケーションの実行時に生成される一時的なファイル（例えば、ウェブブラウザの使用時のキャッシュなど）を保持することができる。
［ウェアラブル端末］
また、図３６Ｂには、ウェアラブル端末の一例である情報端末５９００が図示されている。情報端末５９００は、筐体５９０１、表示部５９０２、操作スイッチ５９０３、操作スイッチ５９０４、バンド５９０５などを有する。
ウェアラブル端末は、先述した情報端末５５００と同様に、本発明の一態様に係る記憶装置を適用することで、アプリケーションの実行時に生成される一時的なファイルを保持することができる。
［情報端末］
また、図３６Ｃには、デスクトップ型情報端末５３００が図示されている。デスクトップ型情報端末５３００は、情報端末の本体５３０１と、表示部５３０２と、キーボード５３０３と、を有する。
デスクトップ型情報端末５３００は、先述した情報端末５５００と同様に、本発明の一態様に係る記憶装置を適用することで、アプリケーションの実行時に生成される一時的なファイルを保持することができる。
なお、上述では、電子機器としてスマートフォン、ウェアラブル端末、デスクトップ用情報端末を例として、それぞれ図３６Ａ、乃至Ｃに図示したが、スマートフォン、ウェアラブル端末、デスクトップ用情報端末以外の情報端末を適用することができる。スマートフォン、ウェアラブル端末、デスクトップ用情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、ノート型情報端末、ワークステーションなどが挙げられる。
［電化製品］
また、図３６Ｄには、電化製品の一例として電気冷凍冷蔵庫５８００が図示されている。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。例えば、電気冷凍冷蔵庫５８００は、ＩｏＴに対応した電気冷凍冷蔵庫である。
電気冷凍冷蔵庫５８００に本発明の一態様に係る記憶装置を適用することができる。電気冷凍冷蔵庫５８００は、電気冷凍冷蔵庫５８００に保存されている食材、その食材の消費期限などの情報を、インターネットなどを通じて、情報端末などに送受信することができる。電気冷凍冷蔵庫５８００は、当該情報を送信する際に生成される一時的なファイルを、当該記憶装置に保持することができる。
本一例では、電化製品として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電気オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
［ゲーム機］
また、図３６Ｅには、ゲーム機の一例である携帯ゲーム機５２００が図示されている。携帯ゲーム機５２００は、筐体５２０１、表示部５２０２、ボタン５２０３等を有する。
更に、図３６Ｆには、ゲーム機の一例である据え置き型ゲーム機７５００が図示されている。据え置き型ゲーム機７５００は、本体７５２０と、コントローラ７５２２を有する。なお、本体７５２０には、無線または有線によってコントローラ７５２２を接続することができる。また、図３６Ｆには示していないが、コントローラ７５２２は、ゲームの画像を表示する表示部、ボタン以外の入力インターフェースとなるタッチパネルやスティック、回転式つまみ、スライド式つまみなどを備えることができる。また、コントローラ７５２２は、図３６Ｆに示す形状に限定されず、ゲームのジャンルに応じて、コントローラ７５２２の形状を様々に変更してもよい。例えば、ＦＰＳ（Ｆｉｒｓｔ　Ｐｅｒｓｏｎ　Ｓｈｏｏｔｅｒ）などのシューティングゲームでは、トリガーをボタンとし、銃を模した形状のコントローラを用いることができる。また、例えば、音楽ゲームなどでは、楽器、音楽機器などを模した形状のコントローラを用いることができる。更に、据え置き型ゲーム機は、コントローラを使わず、代わりにカメラ、深度センサ、マイクロフォンなどを備えて、ゲームプレイヤーのジェスチャー、および／または音声によって操作する形式としてもよい。
また、上述したゲーム機の映像は、テレビジョン装置、パーソナルコンピュータ用ディスプレイ、ゲーム用ディスプレイ、ヘッドマウントディスプレイなどの表示装置によって、出力することができる。
携帯ゲーム機５２００または据え置き型ゲーム機７５００に上記実施の形態で説明した記憶装置を適用することによって、低消費電力の携帯ゲーム機５２００または低消費電力の据え置き型ゲーム機７５００を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、およびモジュールへの影響を少なくすることができる。
更に、携帯ゲーム機５２００または据え置き型ゲーム機７５００に上記実施の形態で説明した記憶装置を適用することによって、ゲームの実行中に発生する演算に必要な一時ファイルなどの保持をおこなうことができる。
ゲーム機の一例として図３６Ｅに携帯ゲーム機を示す。また、図３６Ｆに家庭用の据え置き型ゲーム機を示す。なお、本発明の一態様の電子機器はこれに限定されない。本発明の一態様の電子機器としては、例えば、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
［移動体］
上記実施の形態で説明した記憶装置は、移動体である自動車、および自動車の運転席周辺に適用することができる。
図３６Ｇには移動体の一例である自動車５７００が図示されている。
自動車５７００の運転席周辺には、スピードメーターやタコメーター、走行距離、燃料計、ギア状態、エアコンの設定などを表示することで、様々な情報を提供するインストゥルメントパネルが備えられている。また、運転席周辺には、それらの情報を示す表示装置が備えられていてもよい。
特に当該表示装置には、自動車５７００に設けられた撮像装置（図示しない）からの映像を映し出すことによって、ピラーなどで遮られた視界、運転席の死角などを補うことができ、安全性を高めることができる。すなわち、自動車５７００の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。
上記実施の形態で説明した記憶装置は、情報を一時的に保持することができるため、例えば、当該コンピュータを自動車５７００の自動運転システムや当該コンピュータを道路案内、危険予測などを行うシステムなどにおける、必要な一時的な情報の保持に用いることができる。当該表示装置には、道路案内、危険予測などの一時的な情報を表示する構成としてもよい。また、自動車５７００に備え付けられたドライビングレコーダの映像を保持する構成としてもよい。
なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができる。
［カメラ］
上記実施の形態で説明した記憶装置は、カメラに適用することができる。
図３６Ｈには、撮像装置の一例であるデジタルカメラ６２４０が図示されている。デジタルカメラ６２４０は、筐体６２４１、表示部６２４２、操作スイッチ６２４３、シャッターボタン６２４４等を有し、また、デジタルカメラ６２４０には、着脱可能なレンズ６２４６が取り付けられている。なお、ここではデジタルカメラ６２４０を、レンズ６２４６を筐体６２４１から取り外して交換することが可能な構成としたが、レンズ６２４６と筐体６２４１とが一体となっていてもよい。また、デジタルカメラ６２４０は、ストロボ装置、ビューファインダー等を別途装着することができる構成としてもよい。
デジタルカメラ６２４０に上記実施の形態で説明した記憶装置を適用することによって、低消費電力のデジタルカメラ６２４０を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、およびモジュールへの影響を少なくすることができる。
［ビデオカメラ］
上記実施の形態で説明した記憶装置は、ビデオカメラに適用することができる。
図３６Ｉには、撮像装置の一例であるビデオカメラ６３００が図示されている。ビデオカメラ６３００は、第１筐体６３０１、第２筐体６３０２、表示部６３０３、操作スイッチ６３０４、レンズ６３０５、接続部６３０６等を有する。操作スイッチ６３０４およびレンズ６３０５は第１筐体６３０１に設けられており、表示部６３０３は第２筐体６３０２に設けられている。そして、第１筐体６３０１と第２筐体６３０２とは、接続部６３０６により接続されており、第１筐体６３０１と第２筐体６３０２の間の角度は、接続部６３０６により変更が可能である。表示部６３０３における映像を、接続部６３０６における第１筐体６３０１と第２筐体６３０２との間の角度に従って切り替える構成としてもよい。
ビデオカメラ６３００で撮影した映像を記録する際、データの記録形式に応じたエンコードを行う必要がある。上述した記憶装置を利用することによって、ビデオカメラ６３００は、エンコードの際に発生する一時的なファイルの保持を行うことができる。
［ＩＣＤ］
上記実施の形態で説明した記憶装置は、植え込み型除細動器（ＩＣＤ）に適用することができる。
図３６Ｊは、ＩＣＤの一例を示す断面模式図である。ＩＣＤ本体５４００は、バッテリー５４０１と、電子部品４７００と、レギュレータと、制御回路と、アンテナ５４０４と、右心房へのワイヤ５４０２、右心室へのワイヤ５４０３とを少なくとも有している。
ＩＣＤ本体５４００は手術により体内に設置され、二本のワイヤは、人体の鎖骨下静脈５４０５および上大静脈５４０６を通過させて一方のワイヤ先端が右心室、もう一方のワイヤ先端が右心房に設置されるようにする。
ＩＣＤ本体５４００は、ペースメーカのとしての機能を有し、心拍数が規定の範囲から外れた場合に心臓に対してペーシングを行う。また、ペーシングによって心拍数が改善しない場合（速い心室頻拍や心室細動など）、電気ショックによる治療が行われる。
ＩＣＤ本体５４００は、ペーシングおよび電気ショックを適切に行うため、心拍数を常に監視する必要がある。そのため、ＩＣＤ本体５４００は、心拍数を検知するためのセンサを有する。また、ＩＣＤ本体５４００は、当該センサなどによって取得した心拍数のデータ、ペーシングによる治療を行った回数、時間などを電子部品４７００に記憶することができる。
また、アンテナ５４０４で電力が受信でき、その電力はバッテリー５４０１に充電される。また、ＩＣＤ本体５４００は複数のバッテリーを有することにより、安全性を高くすることができる。具体的には、ＩＣＤ本体５４００の一部のバッテリーが使えなくなったとしても残りのバッテリーが機能させることができるため、補助電源としても機能する。
また、電力を受信できるアンテナ５４０４とは別に、生理信号を送信できるアンテナを有していてもよく、例えば、脈拍、呼吸数、心拍数、体温などの生理信号を外部のモニタ装置で確認できるような心臓活動を監視するシステムを構成してもよい。
［ＰＣ用の拡張デバイス］
上記実施の形態で説明した記憶装置は、ＰＣ（Ｐｅｒｓｏｎａｌ　Ｃｏｍｐｕｔｅｒ）などの計算機、情報端末用の拡張デバイスに適用することができる。
図３７Ａは、当該拡張デバイスの一例として、持ち運びのできる、情報の記憶が可能なチップが搭載された、ＰＣに外付けする拡張デバイス６１００を示している。拡張デバイス６１００は、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）などでＰＣに接続することで、当該チップによる情報の記憶を行うことができる。なお、図３７Ａは、持ち運びが可能な形態の拡張デバイス６１００を図示しているが、本発明の一態様に係る拡張デバイスは、これに限定されず、例えば、冷却用ファンなどを搭載した比較的大きい形態の拡張デバイスとしてもよい。
拡張デバイス６１００は、筐体６１０１、キャップ６１０２、ＵＳＢコネクタ６１０３および基板６１０４を有する。基板６１０４は、筐体６１０１に収納されている。基板６１０４には、上記実施の形態で説明した記憶装置などを駆動する回路が設けられている。例えば、基板６１０４には、電子部品４７００、コントローラチップ６１０６が取り付けられている。ＵＳＢコネクタ６１０３は、外部装置と接続するためのインターフェースとして機能する。
［ＳＤカード］
上記実施の形態で説明した記憶装置は、情報端末やデジタルカメラなどの電子機器に取り付けが可能なＳＤカードに適用することができる。
図３７ＢはＳＤカードの外観の模式図であり、図３７Ｃは、ＳＤカードの内部構造の模式図である。ＳＤカード５１１０は、筐体５１１１、コネクタ５１１２および基板５１１３を有する。コネクタ５１１２が外部装置と接続するためのインターフェースとして機能する。基板５１１３は筐体５１１１に収納されている。基板５１１３には、記憶装置および記憶装置を駆動する回路が設けられている。例えば、基板５１１３には、電子部品４７００、コントローラチップ５１１５が取り付けられている。なお、電子部品４７００とコントローラチップ５１１５とのそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、適宜回路構成を変更してもよい。例えば、電子部品に備えられている書き込み回路、ロードライバ、読み出し回路などは、電子部品４７００でなく、コントローラチップ５１１５に組み込んだ構成としてもよい。
基板５１１３の裏面側にも電子部品４７００を設けることで、ＳＤカード５１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板５１１３に設けてもよい。これによって、外部装置とＳＤカード５１１０との間で無線通信を行うことができ、電子部品４７００のデータの読み出し、書き込みが可能となる。
［ＳＳＤ］
上記実施の形態で説明した記憶装置は、情報端末など電子機器に取り付けが可能なＳＳＤ（Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｄｒｉｖｅ）に適用することができる。
図３７ＤはＳＳＤの外観の模式図であり、図３７Ｅは、ＳＳＤの内部構造の模式図である。ＳＳＤ５１５０は、筐体５１５１、コネクタ５１５２および基板５１５３を有する。コネクタ５１５２が外部装置と接続するためのインターフェースとして機能する。基板５１５３は筐体５１５１に収納されている。基板５１５３には、記憶装置および記憶装置を駆動する回路が設けられている。例えば、基板５１５３には、電子部品４７００、メモリチップ５１５５、コントローラチップ５１５６が取り付けられている。基板５１５３の裏面側にも電子部品４７００を設けることで、ＳＳＤ５１５０の容量を増やすことができる。メモリチップ５１５５にはワークメモリが組み込まれている。例えば、メモリチップ５１５５には、ＤＲＡＭチップを用いればよい。コントローラチップ５１５６には、プロセッサ、ＥＣＣ回路などが組み込まれている。なお、電子部品４７００と、メモリチップ５１５５と、コントローラチップ５１１５と、のそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、適宜回路構成を変更してもよい。例えば、コントローラチップ５１５６にも、ワークメモリとして機能するメモリを設けてもよい。
［計算機］
図３８Ａに示す計算機５６００は、大型の計算機の例である。計算機５６００には、ラック５６１０にラックマウント型の計算機５６２０が複数格納されている。
計算機５６２０は、例えば、図３８Ｂに示す斜視図の構成とすることができる。図３８Ｂにおいて、計算機５６２０は、マザーボード５６３０を有し、マザーボード５６３０は、複数のスロット５６３１、複数の接続端子を有する。スロット５６３１には、ＰＣカード５６２１が挿されている。加えて、ＰＣカード５６２１は、接続端子５６２３、接続端子５６２４、接続端子５６２５を有し、それぞれ、マザーボード５６３０に接続されている。
図３８Ｃに示すＰＣカード５６２１は、ＣＰＵ、ＧＰＵ、記憶装置などを備えた処理ボードの一例である。ＰＣカード５６２１は、ボード５６２２を有する。また、ボード５６２２は、接続端子５６２３と、接続端子５６２４と、接続端子５６２５と、半導体装置５６２６と、半導体装置５６２７と、半導体装置５６２８と、接続端子５６２９と、を有する。なお、図３８Ｃには、半導体装置５６２６、半導体装置５６２７、および半導体装置５６２８以外の半導体装置を図示しているが、それらの半導体装置については、以下に記載する半導体装置５６２６、半導体装置５６２７、および半導体装置５６２８の説明を参酌すればよい。
接続端子５６２９は、マザーボード５６３０のスロット５６３１に挿すことができる形状を有しており、接続端子５６２９は、ＰＣカード５６２１とマザーボード５６３０とを接続するためのインターフェースとして機能する。接続端子５６２９の規格としては、例えば、ＰＣＩｅなどが挙げられる。
接続端子５６２３、接続端子５６２４、接続端子５６２５は、例えば、ＰＣカード５６２１に対して電力供給、信号入力などを行うためのインターフェースとすることができる。また、例えば、ＰＣカード５６２１によって計算された信号の出力などを行うためのインターフェースとすることができる。接続端子５６２３、接続端子５６２４、接続端子５６２５のそれぞれの規格としては、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ　ＡＴＡ）、ＳＣＳＩ（Ｓｍａｌｌ　Ｃｏｍｐｕｔｅｒ　Ｓｙｓｔｅｍ　Ｉｎｔｅｒｆａｃｅ）などが挙げられる。また、接続端子５６２３、接続端子５６２４、接続端子５６２５から映像信号を出力する場合、それぞれの規格としては、ＨＤＭＩ（登録商標）などが挙げられる。
半導体装置５６２６は、信号の入出力を行う端子（図示しない）を有しており、当該端子をボード５６２２が備えるソケット（図示しない）に対して差し込むことで、半導体装置５６２６とボード５６２２を電気的に接続することができる。
半導体装置５６２７は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２７とボード５６２２を電気的に接続することができる。半導体装置５６２７としては、例えば、ＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）、ＧＰＵ、ＣＰＵなどが挙げられる。半導体装置５６２７として、例えば、電子部品４７３０を用いることができる。
半導体装置５６２８は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２８とボード５６２２を電気的に接続することができる。半導体装置５６２８としては、例えば、記憶装置などが挙げられる。半導体装置５６２８として、例えば、電子部品４７００を用いることができる。
計算機５６００は並列計算機としても機能できる。計算機５６００を並列計算機として用いることで、例えば、人工知能の学習、および推論に必要な大規模の計算を行うことができる。
上記の各種電子機器などに、本発明の一態様の半導体装置を用いることにより、電子機器の小型化、高速化、または低消費電力化を図ることができる。また、本発明の一態様の半導体装置は低消費電力が少ないため、回路からの発熱を低減することができる。よって、当該発熱によるその回路自体、周辺回路、およびモジュールへの悪影響を低減できる。また、本発明の一態様の半導体装置を用いることにより、高温環境下においても動作が安定した電子機器を実現できる。よって、電子機器の信頼性を高めることができる。
続いて、計算機５６００に適用可能なコンピュータシステムの構成例について説明する。図３９は、コンピュータシステム７００の構成例を説明する図である。コンピュータシステム７００はソフトウェア（Ｓｏｆｔｗａｒｅ）とハードウェア（Ｈａｒｄｗａｒｅ）を含んで構成される。なお、コンピュータシステムが含むハードウェアを情報処理装置という場合がある。
コンピュータシステム７００を構成するソフトウェアとしては、デバイスドライバを含むオペレーティングシステム、ミドルウェア、各種の開発環境、ＡＩに関係するアプリケーションプログラム（ＡＩ　Ａｐｐｌｉｃａｔｉｏｎ）、ＡＩに無関係なアプリケーションプログラムなどがある。
デバイスドライバには、補助記憶装置、表示装置、およびプリンタなどの外部接続機器を制御するためのアプリケーションプログラムなどが含まれる。
コンピュータシステム７００を構成するハードウェアは、第１演算処理装置、第２演算処理装置、および第１記憶装置などを有する。また、第２演算処理装置は、第２記憶装置を有する。
第１演算処理装置としては、例えば、Ｎｏｆｆ　ＯＳ　ＣＰＵなどの中央演算処理装置を用いるとよい。Ｎｏｆｆ　ＯＳ　ＣＰＵは、ＯＳトランジスタを用いた記憶手段（例えば、不揮発性メモリ）を有し、動作が必要ない場合には、必要な情報を記憶手段に保持して、中央演算処理装置への電力供給を停止する機能を有する。第１演算処理装置としてＮｏｆｆ　ＯＳ　ＣＰＵを用いることで、コンピュータシステム７００の消費電力を低減できる。
第２演算処理装置としては、例えば、ＧＰＵやＦＰＧＡなどを用いることができる。なお、第２演算処理装置として、ＡＩ　ＯＳ　Ａｃｃｅｌｅｒａｔｏｒを用いることが好ましい。ＡＩ　ＯＳ　ＡｃｃｅｌｅｒａｔｏｒはＯＳトランジスタを用いて構成され、積和演算回路などの演算手段を有する。ＡＩ　ＯＳ　Ａｃｃｅｌｅｒａｔｏｒは一般のＧＰＵなどよりも消費電力が少ない。第２演算処理装置としてＡＩ　ＯＳ　Ａｃｃｅｌｅｒａｔｏｒを用いることで、コンピュータシステム７００の消費電力を低減できる。
第１記憶装置および第２記憶装置として本発明の一態様に係る記憶装置を用いることが好ましい。例えば、３Ｄ　ＯＳ　ＮＡＮＤ型の記憶装置を用いることが好ましい。３Ｄ　ＯＳ　ＮＡＮＤ型の記憶装置はキャッシュ、メインメモリ、およびストレージとして機能することができる。また、３Ｄ　ＯＳ　ＮＡＮＤ型の記憶装置を用いることで非ノイマン型のコンピュータシステムの実現が容易になる。
３Ｄ　ＯＳ　ＮＡＮＤ型の記憶装置は、Ｓｉトランジスタを用いた３Ｄ　ＮＡＮＤ型の記憶装置よりも消費電力が少ない。記憶装置として３Ｄ　ＯＳ　ＮＡＮＤ型の記憶装置を用いることで、コンピュータシステム７００の消費電力を低減できる。加えて、３Ｄ　ＯＳ　ＮＡＮＤ型の記憶装置は、ユニバーサルメモリとして機能できるため、コンピュータシステム７００を構成するための部品点数を低減できる。
ハードウェアを構成する半導体装置を、ＯＳトランジスタを含む半導体装置で構成することで、中央演算処理装置、演算処理装置、および記憶装置を含むハードウェアのモノリシック化が容易になる。ハードウェアをモノリシック化することで、小型化、軽量化、薄型化だけでなく、さらなる消費電力の低減が容易となる。
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例などと適宜組み合わせることができる。
（実施の形態７）
本明細書などに示したＯＳメモリを用いて、ノーマリーオフＣＰＵ（「Ｎｏｆｆ−ＣＰＵ」ともいう）を実現することができる。なお、Ｎｏｆｆ−ＣＰＵとは、ゲート電圧が０Ｖであっても非導通状態（オフ状態ともいう）であるノーマリーオフ型のトランジスタを含む集積回路である。
Ｎｏｆｆ−ＣＰＵは、Ｎｏｆｆ−ＣＰＵ内の動作不要な回路への電力供給を停止し、当該回路を待機状態にすることができる。電力供給が停止され、待機状態になった回路では電力が消費されない。よって、Ｎｏｆｆ−ＣＰＵは、電力使用量を最小限にすることができる。また、Ｎｏｆｆ−ＣＰＵは、電力供給が停止されても設定条件などの動作に必要な情報を長期間保持することができる。待機状態からの復帰は当該回路への電力供給を再開するだけでよく、設定条件などの再書き込みが不要である。すなわち、待機状態からの高速復帰が可能である。このように、Ｎｏｆｆ−ＣＰＵは、動作速度を大きく落とすことなく消費電力を低減できる。
Ｎｏｆｆ−ＣＰＵは、例えば、ＩｏＴ分野のＩｏＴ末端機器（「エンドポイントマイコン」ともいう）８０３などの小規模システムに好適に用いることができる。
図４０にＩｏＴネットワークの階層構造と要求仕様の傾向を示す。図４０では、要求仕様として消費電力８０４と処理性能８０５を示している。ＩｏＴネットワークの階層構造は、上層部であるクラウド分野８０１と下層部である組み込み分野８０２に大別される。クラウド分野８０１には例えばサーバーが含まれる。組み込み分野８０２には例えば機械、産業用ロボット、車載機器、家電などが含まれる。
上層ほど、低消費電力よりも高い処理性能が求められる。よって、クラウド分野８０１では高性能ＣＰＵ、高性能ＧＰＵ、大規模ＳｏＣ（Ｓｙｓｔｅｍ　ｏｎ　ａ　Ｃｈｉｐ）などが用いられる。また、下層ほど高い処理性能よりも低消費電力が求められ、デバイス個数も爆発的に多くなる。本発明の一態様に係る半導体装置は、低消費電力が求められるＩｏＴ末端機器の通信装置に好適に用いることができる。
なお、「エンドポイント」とは、組み込み分野８０２の末端領域を示す。エンドポイントに用いられるデバイスとしては、例えば、工場、家電、インフラ、農業などで使用されるマイコンが該当する。
図４１にエンドポイントマイコンの応用例として、ファクトリーオートメーションのイメージ図を示す。工場８８４はインターネット回線（Ｉｎｔｅｒｎｅｔ）を介してクラウド８８３と接続される。また、クラウド８８３は、インターネット回線を介してホーム８８１およびオフィス８８２と接続される。インターネット回線は有線通信方式であってもよいし、無線通信方式であってもよい。例えば、無線通信方式の場合は、通信装置に本発明の一態様に係る半導体装置を用いて、第４世代移動通信システム（４Ｇ）や第５世代移動通信システム（５Ｇ）などの通信規格に沿った無線通信を行なえばよい。また、工場８８４は、インターネット回線を介して工場８８５および工場８８６と接続してもよい。
工場８８４はマスタデバイス（制御機器）８３１を有する。マスタデバイス８３１は、クラウド８８３と接続し、情報の送受信を行う機能を有する。また、マスタデバイス８３１は、ＩｏＴ末端機器８４１に含まれる複数の産業用ロボット８４２と、Ｍ２Ｍ（Ｍａｃｈｉｎｅ　ｔｏ　Ｍａｃｈｉｎｅ）インターフェース８３２を介して接続される。Ｍ２Ｍインターフェース８３２としては、例えば、有線通信方式の一種である産業イーサネット（「イーサネット」は登録商標）、無線通信方式の一種であるローカル５Ｇなどを用いてもよい。
工場の管理者は、ホーム８８１またはオフィス８８２から、クラウド８８３を介して工場８８４に接続し、稼働状況などを知ることができる。また、誤品・欠品チェック、置き場所指示、タクトタイムの計測などを行うことができる。
近年「スマート工場」と銘打って、世界的にＩｏＴの工場への導入が進められている。スマート工場の事例では、エンドポイントマイコンによる単なる検査、監査だけでなく、故障検知や異常予測なども行う事例が報告されている。
エンドポイントマイコンなどの小規模システムは、稼働時のシステム全体の消費電力が小さい場合が多いため、ＣＰＵが占める消費電力の割合が大きくなりやすい。このため、エンドポイントマイコンなどの小規模システムでは、Ｎｏｆｆ−ＣＰＵによる待機動作時の電力削減効果が大きくなる。一方で、ＩｏＴの組み込み分野では即応性が求められる場合があるが、Ｎｏｆｆ−ＣＰＵを用いることで待機動作時からの高速復帰が実現できる。
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例などと適宜組み合わせることができる。
本実施例では、本発明の一態様である記憶装置について、デバイスシミュレーションによる検証結果について説明する。
図４２Ａは、デバイスシミュレーションで仮定したメモリストリングＭＳの等価回路である。メモリストリングＭＳは、トランジスタＳＴｒ１と、トランジスタＭＴｒ１と、トランジスタＭＴｒ２と、トランジスタＭＴｒ３と、トランジスタＳＴｒ２が直列に接続された構成でなる。トランジスタＳＴｒ１はゲートＳＧＳを有し、トランジスタＭＴｒ１はゲートＣＧＴＴ１を有し、トランジスタＭＴｒ２はゲートＣＧＴ２を有しトランジスタＭＴｒ３はゲートＣＧＴ３を有し、トランジスタＳＴｒ２はゲートＳＧＤを有する。また、メモリストリングＭＳの両端のうち、トランジスタＳＴｒ１側には配線ＳＬが、トランジスタＳＴｒ２側には配線ＢＬが接続されている。
メモリストリングＭＳにおいて、トランジスタＳＴｒ１及びＳＴｒ２は選択トランジスタとして機能し、トランジスタＭＴｒ１、トランジスタＭＴｒ２及びトランジスタＭＴｒ３は、メモリトランジスタとして機能する。なお、トランジスタＳＴｒ１は上記実施の形態に示したトランジスタＴｒＳ＿１に相当し、トランジスタＳＴｒ２は上記実施の形態に示したトランジスタＴｒＳ＿２に相当する。また、トランジスタＭＴｒ１、トランジスタＭＴｒ２及びトランジスタＭＴｒ３は、それぞれ、トランジスタＴｒ＿１、トランジスタＴｒ＿２及びトランジスタＴｒ＿３に相当する。
図４２Ｂは、デバイスシミュレーションで仮定したメモリストリングＭＳの断面図を表す。デバイスシミュレーションにはシノプシス社ＴＣＡＤ　Ｓｅｎｔａｕｒｕｓを用いた。Ｓｅｎｔａｕｒｕｓのｃｙｌｉｎｄｒｉｃａｌコマンドを用いることで、図４２Ｂに示した２次元構造を、軸９９１を中心軸として３６０°回転させた円柱構造を仮定した。なお、デバイスシミュレーションで仮定した構造は、上記実施の形態に示したメモリストリング１００Ａの構造に相当する。
メモリストリングＭＳのチャネルには、Ｉｎ−Ｇａ−Ｚｎ酸化物（ＩＧＺＯと略記する）を仮定した。なお、当該ＩＧＺＯは上記実施の形態に示した半導体１１２に相当する。また、ＩＧＺＯには１×１０１７ｃｍ−３のドナーを仮定した。
図４２Ｃは、メモリストリングＭＳのうち、メモリトランジスタの一部を拡大したものである。図４２Ｃでは、例として、トランジスタＭＴｒ２の拡大図を示す。メモリストリングＭＳは、トンネル層として機能するＳｉＯｘ（４ｎｍ）と、電荷蓄積層として機能するＳｉＮｘ（５ｎｍ）と、ブロック層として機能するＳｉＯｘ（８ｎｍ）を有する。なお、図４２Ｃにおいて、当該トンネル層、当該電荷蓄積層、当該ブロック層は、それぞれ、絶縁体１１５（絶縁体１１５＿２）、絶縁体１１４（絶縁体１１４＿２）、絶縁体１１３の、半導体１１２とゲートＣＧＴ２に挟まれた領域に相当する。
また、トランジスタＭＴｒ１、トランジスタＭＴｒ２およびトランジスタＭＴｒ３のチャネル長をＬで表す。図４２Ｃにおいて、Ｌは、半導体１１２とゲートＣＧＴ２が重なる領域の、軸９９１と平行な方向の長さを示す。本実施例では、Ｌを３０ｎｍまたは６０ｎｍと仮定した。
ゲートＳＧＤ、ゲートＳＧＳ、ゲートＣＧＴ１、ゲートＣＧＴ２及びゲートＣＧＴ３の仕事関数は全て４．６ｅＶとし、配線ＢＬおよび配線ＳＬの仕事関数は４．０ｅＶを仮定した。その他、デバイスシミュレーションで仮定した構成および物性値を図４７および表１に示す。
Figure JPOXMLDOC01-appb-T000001
本実施例では、メモリストリングＭＳの書き込み動作と消去動作について、シミュレーションを行った。
図４３Ａは書き込み動作における電圧を示している。図４３Ａにおいて、Ｖｐｒｏｇは書き込み電圧を表している。Ｖｐｒｏｇを印加する時間は３ミリ秒とした。本実施例は、トランジスタＭＴｒ２の電荷蓄積層に負電荷を書き込み、書き込み前後におけるトランジスタＭＴｒ２のしきい値電圧変化（ΔＶｔｈ）を測定した（図４３Ｂ参照）。
図４３Ｃは消去動作における電圧を示している。図４３Ｃにおいて、Ｖｅｒａｓｅは消去電圧を表している。Ｖｅｒａｓｅを印加する時間は０．３ミリ秒とした。本実施例は、トランジスタＭＴｒ２の電荷蓄積層に予め負電荷を仮定し、消去前後におけるトランジスタＭＴｒ２のしきい値電圧変化（ΔＶｔｈ）を測定した（図４３Ｄ参照）。
書き込み動作のシミュレーション結果を図４４Ａ、図４４Ｂに示す。図４４ＡはＬ＝６０ｎｍにおける結果を示し、図４４ＢはＬ＝３０ｎｍにおける結果を示している。それぞれ、横軸は図４３ＡにおけるＶｐｒｏｇを示し、縦軸は図４３ＢにおけるΔＶｔｈを示している。また、ＩＧＺＯの膜厚を１０ｎｍ、１５ｎｍ、２０ｎｍ、３０ｎｍ、４０ｎｍの５条件を設定し、それぞれの場合について評価した。
図４４Ａ、図４４Ｂの結果より、Ｌ＝６０ｎｍよりもＬ＝３０ｎｍの方が、ΔＶｔｈが大きいことがわかる。また、Ｌ＝６０ｎｍ、Ｌ＝３０ｎｍそれぞれにおいて、ＩＧＺＯ膜厚が厚いほど、ΔＶｔｈの値が大きいことがわかる。すなわち、メモリトランジスタのチャネル長が短く、ＩＧＺＯが厚いほど、書き込み電圧を小さくできることが確認された。
図４４Ｂの結果より、Ｖｐｒｏｇが３０Ｖ以下の範囲で、０．５Ｖ以上のΔＶｔｈを達成するにはＩＧＺＯの膜厚は１５ｎｍ以上が好ましい。さらに、Ｖｐｒｏｇが３０Ｖ以下の範囲で、１．０Ｖ以上のΔＶｔｈを達成するには、ＩＧＺＯの膜厚は３０ｎｍ以上が好ましい。
なお、ＩＧＺＯの膜厚が厚すぎると、メモリストリングＭＳのトランジスタは、オン状態とオフ状態の切り替えができなくなる。また、ＩＧＺＯの膜厚が厚すぎると、メモリストリングＭＳの直径が大きくなり、記憶装置の集積度が低下してしまう。そのため、ＩＧＺＯの膜厚は、１００ｎｍ以下が好ましく、７０ｎｍ以下がより好ましく、５０ｎｍ以下がさらに好ましい。
図４４Ａ、図４４Ｂの計算結果を説明するため、Ｖｐｒｏｇとして３０Ｖを印加したときの、メモリストリングＭＳ内の電位分布を図４５Ａ、図４５Ｂに示す。図４５ＡはＬ＝６０ｎｍの場合を示し、図４５ＢはＬ＝３０ｎｍの場合を示している。また見易さのために、図４５Ａ、図４５Ｂは１５Ｖ以上の電圧を全て同じ濃度で表している。
図４５Ｃは、図４５Ａ、図４５Ｂに示す破線Ｘ１−Ｘ２における電位分布を示している。すなわち、図４５Ｃは、ゲートＣＧＴ２からトランジスタＭＴｒ２のチャネルを経由して、軸９９１側の絶縁膜（ＳｉＯｘ）に至るまでの電位分布を示している。なお、図４５Ｃでは、ＩＧＺＯとゲートＣＧＴ２に挟まれたＳｉＯｘ、ＳｉＮｘ、およびＳｉＯｘを、まとめてＣＴＬと示している（図４２Ｃ参照）。ＣＴＬは、トランジスタＭＴｒ２のゲート絶縁膜として機能する。
図４５Ａ乃至図４５Ｃの結果より、Ｌ＝３０ｎｍの方が、Ｌ＝６０ｎｍよりも、トランジスタＭＴｒ２のチャネルが高電位となり、トランジスタＭＴｒ２のゲート絶縁膜（ＣＴＬ）に高電界が印加されることがわかる。これは、Ｌが短い方がＤＩＢＬ（Ｄｒａｉｎ　Ｉｎｄｕｃｅｄ　Ｂａｒｒｉｅｒ　Ｌｏｗｅｒｉｎｇ）の影響により、ＢＬまたはＳＬの高電位がトランジスタＭＴｒ２のチャネルまでより伝わり易くなるためである。その結果、Ｌが短い方が、効率的に電荷蓄積層へ電荷を注入することができる。また、上述の現象はＩＧＺＯ膜厚を厚くするほど顕著になる。これは、チャネルの膜厚が厚いほどＤＩＢＬが起こり易くなるためである。上記の理由により、図４４Ａ、図４４Ｂの結果が説明できる。
消去動作のシミュレーション結果を図４６Ａ、図４６Ｂに示す。図４６ＡはＬ＝６０ｎｍにおける結果を示し、図４６ＢはＬ＝３０ｎｍにおける結果を示している。それぞれ、横軸は図４３ＣにおけるＶｅｒａｓｅを示し、縦軸は図４３ＤにおけるΔＶｔｈを示している。また、図４４Ａ、図４４Ｂと同様に、ＩＧＺＯの膜厚を１０ｎｍ、１５ｎｍ、２０ｎｍ、３０ｎｍ、４０ｎｍの５条件を設定し、それぞれの場合について評価した。
図４６Ａ、図４６Ｂの結果より、Ｌ＝３０ｎｍ、Ｌ＝６０ｎｍともに、メモリストリングＭＳの消去動作が正しく行われていることが確認された。また、消去動作はＬの値やＩＧＺＯ膜厚の影響を受けないことが確認された。
以上、本実施例に示すデバイスシミュレーションの結果より、本発明の一態様である記憶装置を用いることで、データの書き込みと消去が正しく行われることが確認された。
１００：メモリストリング、１０１：導電体、１０２：絶縁体、１０３：導電体、１０４：導電体、１０５：絶縁体、１０６：導電体、１０７：絶縁体、１０８：導電体、１１０：構造体、１１１：絶縁体、１１２：半導体、１１３：絶縁体、１１４：絶縁体、１１５：絶縁体、１２１：絶縁体、１２２：導電体、１２３：絶縁体、１２４：導電体、１２５：導電体、１２６：絶縁体、１３１：中心軸、１３５：導電体、１３６：絶縁体

Claims (15)

  1. 　第１方向に延在する構造体と、第２方向に延在する導電体と、を有し、
    　前記構造体は、
    　酸化物半導体と、第１絶縁体と、第２絶縁体と、第３絶縁体と、を有し、
    　前記酸化物半導体は前記第１方向に延在し、
    　前記第１絶縁体は、前記酸化物半導体と隣接し、
    　前記第２絶縁体は、前記第１絶縁体と隣接し、
    　前記第３絶縁体は、前記第２絶縁体と隣接し、
    　前記構造体と前記導電体が交差する交差部において、
    　前記酸化物半導体、前記第１絶縁体、前記第２絶縁体、および前記第３絶縁体が同心状に配置され、
    　前記交差部において、
    　前記導電体は前記第３絶縁体と隣接し、
    　前記第１絶縁体は前記第３絶縁体よりも厚い、半導体装置。
  2. 　第１方向に延在する構造体と、第２方向に延在するｎ層（ｎは２以上の整数）の導電体と、を有し、
    　前記構造体は、
    　酸化物半導体と、第１絶縁体と、第２絶縁体と、第３絶縁体と、を有し、
    　前記酸化物半導体は前記第１方向に延在し、
    　前記第１絶縁体は、前記酸化物半導体と隣接し、
    　前記第２絶縁体は、前記第１絶縁体と隣接し、
    　前記第３絶縁体は、前記第２絶縁体と隣接し、
    　前記構造体が前記ｎ層の導電体と交差するｎ箇所の交差部のそれぞれにおいて、
    　前記酸化物半導体、前記第１絶縁体、前記第２絶縁体、および前記第３絶縁体が同心状に配置され、
    　前記ｎ箇所の交差部のそれぞれにおいて、
    　前記導電体は前記第３絶縁体と隣接し、
    　前記第１絶縁体は前記第３絶縁体よりも厚い、半導体装置。
  3. 　請求項２において、
    　ＮＡＮＤ型の記憶装置として機能する、半導体装置。
  4. 　請求項２または請求項３において、
    　ＲＡＭとして機能する、半導体装置。
  5. 　請求項１乃至請求項４のいずれか一項において、
    　前記第１方向は、前記第２方向と直交する方向である、半導体装置。
  6. 　請求項１乃至請求項５のいずれか一項において、
    　前記第１絶縁体がブロック層として機能し、
    　前記第２絶縁体が電荷蓄積層として機能し、
    　前記第３絶縁体がトンネル層として機能する半導体装置。
  7. 　請求項１乃至請求項６のいずれか一項において、
    　前記交差部がメモリセルとして機能する半導体装置。
  8. 　請求項１乃至請求項７のいずれか一項において、
    　前記酸化物半導体は、インジウムまたは亜鉛の少なくとも一方を含む、半導体装置。
  9. 　請求項１乃至請求項８のいずれか一項に記載の半導体装置と、
    　操作スイッチ、バッテリー、および表示部の少なくとも一つと、
    　を有する電子機器。
  10. 　構造体と、第１導電体と、第２導電体と、を有し、
    　前記構造体は、
    　第１方向に延在する第１部位と、
    　前記第１方向に延在する第２部位と、
    　第２方向に延在する第３部位と、を有し、
    　前記第１導電体および前記第２導電体は第３方向に延在し、
    　前記構造体は、
    　酸化物半導体と、第１絶縁体と、第２絶縁体と、第３絶縁体と、を有し、
    　前記第１部位と前記第１導電体が交差する第１交差部において、
    　前記酸化物半導体、前記第１絶縁体、前記第２絶縁体、および前記第３絶縁体が同心状に配置され、かつ、前記第１導電体が前記第３絶縁体に隣接し、
    　前記第２部位と前記第２導電体が交差する第２交差部において、
    　前記酸化物半導体、前記第１絶縁体、前記第２絶縁体、および前記第３絶縁体が同心状に配置され、かつ、前記第２導電体が前記第３絶縁体に隣接し、
    　前記第１交差部および前記第２交差部のそれぞれにおいて、
    　前記第１絶縁体は前記第３絶縁体よりも厚い、半導体装置。
  11. 　請求項１０において、
    　前記第１方向、前記第２方向、および前記第３方向は、互いに直交する方向である、半導体装置。
  12. 　請求項１０または請求項１１において、
    　前記第１絶縁体がブロック層として機能し、
    　前記第２絶縁体が電荷蓄積層として機能し、
    　前記第３絶縁体がトンネル層として機能する半導体装置。
  13. 　請求項１０乃至請求項１２のいずれか一項において、
    　前記第１交差部および前記第２交差部のそれぞれがメモリセルとして機能する、半導体装置。
  14. 　請求項１０乃至請求項１３のいずれか一項において、
    　前記酸化物半導体は、インジウムまたは亜鉛の少なくとも一方を含む、半導体装置。
  15. 　請求項１０乃至請求項１４のいずれか一項に記載の半導体装置と、
    　操作スイッチ、バッテリー、および表示部の少なくとも一つと、
    　を有する電子機器。
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