KR20240052666A - 반도체 장치 - Google Patents

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KR20240052666A
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다카노리 마츠자키
도시히코 사이토
슌페이 야마자키
šœ페이 야마자키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 미세화 또는 고집적화가 가능한 반도체 장치를 제공한다.
반도체 장치는 트랜지스터, 용량 소자, 및 제 1 절연층을 가진다. 제 1 절연층은 제 1 도전층 및 제 2 도전층 위에 제공되고, 또한 제 1 도전층에 도달하는 제 1 개구와, 제 2 도전층에 도달하는 제 2 개구를 가진다. 트랜지스터는 제 1 개구의 측벽을 따라 채널 형성 영역이 제공되는 세로형 트랜지스터로 한다. 용량 소자는 제 2 개구의 측면을 따라 한 쌍의 전극과 유전체가 제공되는 세로형 용량 소자로 한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명의 일 형태는 트랜지스터, 반도체 장치, 기억 장치, 및 전자 기기에 관한 것이다. 또는 본 발명의 일 형태는 기억 장치 또는 반도체 장치의 제작 방법에 관한 것이다. 또는 본 발명의 일 형태는 반도체 웨이퍼 및 모듈에 관한 것이다.
또한 본 발명의 일 형태는 상기 기술분야에 한정되지 않는다. 본 명세서 등에 개시(開示)되는 본 발명의 일 형태의 기술분야로서는 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 전자 기기, 조명 장치, 입력 장치, 입출력 장치, 이들의 구동 방법, 또는 이들의 제조 방법을 일례로 들 수 있다. 반도체 장치란 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다.
근년, 반도체 장치의 개발이 진행되고 있고, CPU(Central Processing Unit), 메모리, 또는 이들 외의 LSI(Large Scale Integration)가 주로 반도체 장치에 사용되고 있다. CPU는, 반도체 웨이퍼를 가공하여 칩으로 한 반도체 집적 회로(적어도 트랜지스터 및 메모리)를 가지고 접속 단자인 전극이 형성된 반도체 소자의 집합체이다.
CPU, 메모리, 또는 이들 외의 LSI의 반도체 회로(IC칩)는 회로 기판, 예를 들어 인쇄 배선 기판에 실장되고, 다양한 전자 기기의 부품 중 하나로서 사용된다.
또한 절연 표면을 가지는 기판 위에 형성된 반도체 박막을 사용하여 트랜지스터를 구성하는 기술이 주목받고 있다. 상기 트랜지스터는 집적 회로 및 화상 표시 장치(단순히 표시 장치라고도 표기함)와 같은 반도체 부품에 널리 응용되고 있다. 트랜지스터에 적용할 수 있는 반도체 박막으로서 실리콘계 반도체 재료가 널리 알려져 있지만, 그 외의 재료로서 산화물 반도체가 주목받고 있다.
또한 산화물 반도체를 사용한 트랜지스터는 비도통 상태에서 누설 전류가 매우 낮은 것이 알려져 있다. 예를 들어 특허문헌 1에는 누설 전류가 낮다는 특성을 응용한 저소비 전력의 CPU 등이 개시되어 있다. 또한 예를 들어 특허문헌 2에는 장기간에 걸쳐 기억 내용을 유지할 수 있는 기억 장치 등이 개시되어 있다.
또한 근년에는 전자 기기가 소형화, 경량화되면서, 밀도가 더 높아진 집적 회로에 대한 요구가 높아지고 있다. 또한 집적 회로를 포함한 반도체 장치의 생산성 향상이 요구되고 있다. 예를 들어 특허문헌 3 및 비특허문헌 1에서는 산화물 반도체막을 사용하는 트랜지스터를 가지는 메모리 셀을 복수 중첩시켜 제공함으로써 집적 회로의 고밀도화를 도모하는 기술이 개시되어 있다.
일본 공개특허공보 특개2012-257187호 일본 공개특허공보 특개2011-151383호 국제공개공보 WO2021/053473호 일본 공개특허공보 특개2013-211537호
M.Oota et al., "3D-Stacked CAAC-In-Ga-Zn Oxide FETs with Gate Length of 72nm", IEDM Tech. Dig., 2019, pp.50-53
본 발명의 일 형태는 미세화 또는 고집적화가 가능한 반도체 장치 또는 기억 장치를 제공하는 것을 과제 중 하나로 한다. 또는 기억 장치에 있어서 기억 소자와 주변 회로를 저비용으로 구분 형성하는 것을 과제 중 하나로 한다. 또는 배선의 부하를 경감할 수 있는 반도체 장치 또는 기억 장치를 제공하는 것을 과제 중 하나로 한다. 또는 동작 속도가 빠른 반도체 장치 또는 기억 장치를 제공하는 것을 과제 중 하나로 한다. 또는 전기 특성이 양호한 반도체 장치 또는 기억 장치를 제공하는 것을 과제 중 하나로 한다. 또는 트랜지스터의 전기 특성의 편차가 적은 반도체 장치 또는 기억 장치를 제공하는 것을 과제 중 하나로 한다. 또는 신뢰성이 양호한 반도체 장치 또는 기억 장치를 제공하는 것을 과제 중 하나로 한다. 또는 온 전류가 큰 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 저소비 전력의 반도체 장치 또는 기억 장치를 제공하는 것을 과제 중 하나로 한다. 또는 신규 반도체 장치 또는 기억 장치를 제공하는 것을 과제 중 하나로 한다. 또는 신규 반도체 장치 또는 기억 장치의 제작 방법을 제공하는 것을 과제 중 하나로 한다. 본 발명의 일 형태는 선행 기술의 문제점들 중 적어도 하나를 적어도 경감하는 것을 과제 중 하나로 한다.
또한 이들 과제의 기재는 다른 과제의 존재를 방해하는 것은 아니다. 또한 본 발명의 일 형태는 이들 과제 모두를 해결할 필요는 없다. 또한 이들 외의 과제는 명세서, 도면, 청구항 등의 기재에서 추출할 수 있다.
본 발명의 일 형태는 제 1 트랜지스터, 용량 소자, 및 제 1 절연층을 가지는 반도체 장치이다. 제 1 트랜지스터는 제 1 도전층, 제 2 도전층, 제 3 도전층, 반도체층, 및 제 2 절연층을 가진다. 용량 소자는 제 4 도전층, 제 5 도전층, 제 6 도전층, 제 7 도전층, 및 제 2 절연층을 가진다. 제 1 절연층은 제 1 도전층 및 제 4 도전층 위에 제공되고, 또한 제 1 도전층에 도달하는 제 1 개구와, 제 4 도전층에 도달하는 제 2 개구를 가진다. 제 2 도전층과 제 5 도전층은 각각 제 1 절연층 위에 제공된다. 반도체층은 제 2 도전층과 접한 부분과, 제 1 개구 내에서 제 1 도전층과 접한 부분을 가진다. 제 6 도전층은 제 5 도전층과 접한 부분과, 제 2 개구 내에서 제 4 도전층과 접한 부분을 가진다. 제 2 절연층은 제 1 개구 내에서 반도체층을 덮는 부분과, 제 2 개구 내에서 제 6 도전층을 덮는 부분을 가진다. 제 3 도전층은 제 1 개구 내에서 제 2 절연층을 개재(介在)하여 반도체층과 중첩된 부분을 가진다. 제 7 도전층은 제 2 개구 내에서 제 2 절연층을 개재하여 제 6 도전층과 중첩된 부분을 가진다.
또한 상기에 있어서, 제 1 도전층은 제 1 금속층과, 상기 제 1 금속층 위의 제 1 산화물층을 가지는 것이 바람직하다. 또한 제 2 도전층은 제 2 금속층과, 상기 제 2 금속층 위의 제 2 산화물층을 가지는 것이 바람직하다. 이때 반도체층은 제 1 산화물층 및 제 2 산화물층과 각각 접하는 것이 바람직하다.
또한 상기에 있어서, 제 1 도전층과 제 4 도전층은 동일 재료를 포함하는 것이 바람직하다. 또한 제 2 도전층과 제 5 도전층은 동일 재료를 포함하는 것이 바람직하다. 또한 제 3 도전층과 제 7 도전층은 동일 재료를 포함하는 것이 바람직하다.
또한 상기에 있어서, 제 3 절연층을 더 가지는 것이 바람직하다. 이때 제 3 도전층 및 제 7 도전층은 각각 제 3 절연층에 매립되도록 제공되는 것이 바람직하다.
또한 상기에 있어서, 제 8 도전층 및 제 9 도전층을 더 가지는 것이 바람직하다. 이때 제 8 도전층은 제 1 개구 내에서 제 2 절연층과 제 3 도전층 사이에 위치하는 것이 바람직하다. 또한 제 9 도전층은 제 2 개구 내에서 제 2 절연층과 제 7 도전층 사이에 위치하는 것이 바람직하다.
또한 상기에 있어서, 제 1 개구는 하단의 개구 지름보다 상단의 개구 지름이 크고, 제 2 개구는 하단의 개구 지름보다 상단의 개구 지름이 큰 것이 바람직하다.
또한 상기에 있어서, 제 1 도전층은 제 4 도전층, 제 5 도전층, 및 제 6 도전층과 전기적으로 접속되는 것이 바람직하다.
또한 상기에 있어서, 제 2 도전층은 제 4 도전층, 제 5 도전층, 및 제 6 도전층과 전기적으로 접속되는 것이 바람직하다.
또한 상기에 있어서, 제 2 트랜지스터 및 제 3 트랜지스터를 더 가지는 것이 바람직하다. 제 2 트랜지스터는 게이트가 제 1 도전층과 전기적으로 접속되고, 제 3 트랜지스터는 소스 및 드레인 중 한쪽이 제 2 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되는 것이 바람직하다.
또한 상기에 있어서, 제 2 트랜지스터 및 제 3 트랜지스터는 제 1 도전층보다 아래쪽에 위치하는 것이 바람직하다. 또한 제 2 트랜지스터는 제 1 트랜지스터와 중첩된 부분을 가지는 것이 바람직하다. 또한 제 3 트랜지스터는 용량 소자와 중첩된 부분을 가지는 것이 바람직하다.
또한 상기에 있어서, 제 2 트랜지스터 및 제 3 트랜지스터는 제 1 도전층보다 아래쪽에 위치하는 것이 바람직하다. 또한 제 2 트랜지스터는 용량 소자와 중첩된 부분을 가지는 것이 바람직하다. 또한 제 3 트랜지스터는 제 1 트랜지스터와 중첩된 부분을 가지는 것이 바람직하다.
본 발명의 일 형태에 따르면 미세화 또는 고집적화가 가능한 반도체 장치 또는 기억 장치를 제공할 수 있다. 또는 기억 장치에 있어서 기억 소자와 주변 회로를 저비용으로 구분 형성할 수 있다. 또는 배선의 부하를 경감할 수 있는 반도체 장치 또는 기억 장치를 제공할 수 있다. 또는 동작 속도가 빠른 반도체 장치 또는 기억 장치를 제공할 수 있다. 또는 신뢰성이 양호한 반도체 장치 또는 기억 장치를 제공할 수 있다. 또는 트랜지스터의 전기 특성의 편차가 적은 반도체 장치 또는 기억 장치를 제공할 수 있다. 또는 전기 특성이 양호한 반도체 장치 또는 기억 장치를 제공할 수 있다. 또는 온 전류가 큰 반도체 장치를 제공할 수 있다. 또는 저소비 전력의 반도체 장치 또는 기억 장치를 제공할 수 있다. 또는 신규 반도체 장치 또는 기억 장치를 제공할 수 있다. 또는 신규 반도체 장치 또는 기억 장치의 제작 방법을 제공할 수 있다. 본 발명의 일 형태에 따르면 선행 기술의 문제점들 중 적어도 하나를 적어도 경감할 수 있다.
또한 이들 효과의 기재는 다른 효과의 존재를 방해하는 것은 아니다. 또한 본 발명의 일 형태는 이들 효과 모두를 반드시 가질 필요는 없다. 또한 이들 외의 효과는 명세서, 도면, 청구항 등의 기재에서 추출할 수 있다.
도 1의 (A) 및 (B)는 반도체 장치의 구성예이다.
도 2의 (A1) 내지 (B3)은 반도체 장치의 구성예이다.
도 3의 (A) 및 (B)는 반도체 장치의 구성예이다.
도 4의 (A) 내지 (C)는 반도체 장치의 구성예이다.
도 5의 (A1) 내지 (B2)는 반도체 장치의 구성예이다.
도 6의 (A) 내지 (D)는 반도체 장치의 구성예이다.
도 7의 (A) 내지 (D)는 반도체 장치의 제작 방법의 예를 설명하는 도면이다.
도 8의 (A) 내지 (D)는 반도체 장치의 제작 방법의 예를 설명하는 도면이다.
도 9의 (A) 내지 (C)는 반도체 장치의 제작 방법의 예를 설명하는 도면이다.
도 10의 (A) 내지 (C)는 기억 장치의 구성예이다.
도 11의 (A) 및 (B)는 기억 장치의 구성예이다.
도 12의 (A) 및 (B)는 기억 장치의 구성예이다.
도 13의 (A) 및 (B)는 기억 장치의 구성예이다.
도 14의 (A) 및 (B)는 기억 장치의 구성예이다.
도 15는 기억 장치의 구성예이다.
도 16의 (A) 및 (B)는 기억 장치의 일례를 나타낸 도면이다.
도 17의 (A) 및 (B)는 기억층의 일례를 나타낸 회로도이다.
도 18은 메모리 셀의 동작예를 설명하기 위한 타이밍 차트이다.
도 19의 (A) 및 (B)는 메모리 셀의 동작예를 설명하기 위한 회로도이다.
도 20의 (A) 및 (B)는 메모리 셀의 동작예를 설명하기 위한 회로도이다.
도 21은 반도체 장치의 구성예를 설명하기 위한 회로도이다.
도 22의 (A) 및 (B)는 반도체 장치의 일례를 나타낸 도면이다.
도 23의 (A) 및 (B)는 전자 부품의 일례를 나타낸 도면이다.
도 24의 (A) 내지 (J)는 전자 기기의 일례를 나타낸 도면이다.
도 25의 (A) 내지 (E)는 전자 기기의 일례를 나타낸 도면이다.
도 26의 (A) 내지 (C)는 전자 기기의 일례를 나타낸 도면이다.
도 27은 우주용 기기의 일례를 나타낸 도면이다.
이하에서, 실시형태에 대하여 도면을 참조하여 설명한다. 다만 실시형태는 많은 상이한 형태로 실시할 수 있고, 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서 본 발명은 이하의 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다.
또한 도면에서 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서 반드시 그 스케일에 한정되는 것은 아니다. 또한 도면은 이상적인 예를 모식적으로 나타낸 것이고, 도면에 나타낸 형상 또는 값 등에 한정되지 않는다. 예를 들어 실제의 제조 공정에서, 에칭 등의 처리에 의하여 층 또는 레지스트 마스크 등이 의도하지 않게 감소되는 경우가 있지만, 이해를 용이하게 하기 위하여 도면에 반영하지 않는 경우가 있다. 또한 도면에서 동일한 부분 또는 같은 기능을 가지는 부분에는 동일한 부호를 상이한 도면 사이에서 공통적으로 사용하고, 이에 대한 반복적인 설명은 생략하는 경우가 있다. 또한 같은 기능을 가지는 부분을 가리키는 경우에는 해치 패턴을 동일하게 하고, 특별히 부호를 붙이지 않는 경우가 있다.
또한 특히 평면도("상면도"라고도 함) 또는 사시도 등에서, 발명의 이해를 용이하게 하기 위하여 일부의 구성 요소의 기재를 생략하는 경우가 있다. 또한 일부의 숨은선의 기재를 생략하는 경우가 있다.
또한 본 명세서 등에서 제 1, 제 2 등으로 붙여지는 서수사는 편의상 사용되는 것이며, 공정 순서 또는 적층 순서를 나타내는 것이 아니다. 그러므로 예를 들어 "제 1"을 "제 2" 또는 "제 3" 등으로 적절히 바꿔 설명할 수 있다. 또한 본 명세서 등에 기재되는 서수사와, 본 발명의 일 형태를 특정하기 위하여 사용되는 서수사는 일치하지 않는 경우가 있다.
또한 본 명세서 등에서 "위에", "아래에" 등의 배치를 나타내는 어구는 구성 요소끼리의 위치 관계를 도면을 참조하여 설명하기 위하여 편의상 사용하고 있다. 또한 구성 요소끼리의 위치 관계는 각 구성 요소를 묘사하는 방향에 따라 적절히 변화된다. 따라서 명세서에서 설명된 어구에 한정되지 않고, 상황에 따라 적절히 바꿔 말할 수 있다.
예를 들어 본 명세서 등에서 X와 Y가 접속되어 있다는 것은 X와 Y가 전기적으로 접속되는 경우를 말한다. 여기서, X와 Y가 전기적으로 접속되어 있다는 것은 X와 Y 간에 대상물(스위치, 트랜지스터 소자, 또는 다이오드 등의 소자, 혹은 상기 소자 및 배선을 포함하는 회로 등을 가리킴)이 존재하는 경우에 X와 Y 간에서 전기 신호를 전달할 수 있는 접속을 말한다. 또한 X와 Y가 전기적으로 접속되어 있는 경우에는 X와 Y가 직접 접속되어 있는 경우가 포함된다. 여기서 X와 Y가 직접 접속되어 있다는 것은 상기 대상물을 통하지 않고, 배선(또는 전극) 등을 통하여 X와 Y 간에서 전기 신호를 전달할 수 있는 접속을 말한다. 바꿔 말하면, 직접 접속이란, 등가 회로로 나타낸 경우에 같은 회로도로 간주할 수 있는 접속을 말한다.
또한 본 명세서 등에서 트랜지스터란, 게이트와, 드레인과, 소스를 포함하는 적어도 3개의 단자를 가지는 소자이다. 그리고 드레인(드레인 단자, 드레인 영역, 또는 드레인 전극)과 소스(소스 단자, 소스 영역, 또는 소스 전극) 사이에 채널이 형성되는 영역(이하 채널 형성 영역이라고도 함)을 가지고, 채널 형성 영역을 통하여 소스와 드레인 사이에 전류를 흘릴 수 있다. 또한 본 명세서 등에서 채널 형성 영역이란, 전류가 주로 흐르는 영역을 말한다.
또한 소스와 드레인의 기능은 상이한 극성의 트랜지스터를 채용하는 경우, 또는 회로 동작에서 전류의 방향이 변화되는 경우 등에는 서로 바뀌는 경우가 있다. 그러므로 본 명세서 등에서는 소스와 드레인이라는 용어는 서로 바꿔 사용할 수 있는 경우가 있다.
또한 반도체의 불순물이란, 예를 들어 반도체를 구성하는 주성분 외의 것을 말한다. 예를 들어 농도가 0.1atomic% 미만인 원소는 불순물이라고 할 수 있다. 불순물이 포함됨으로써, 예를 들어 반도체의 결함 준위 밀도가 높아지거나, 결정성이 저하되는 경우가 있다. 반도체가 산화물 반도체인 경우, 반도체의 특성을 변화시키는 불순물로서는, 예를 들어 1족 원소, 2족 원소, 13족 원소, 14족 원소, 15족 원소, 산화물 반도체의 주성분 외의 전이 금속(transition metal) 등이 있고, 예를 들어 수소, 리튬, 소듐, 실리콘, 붕소, 인, 탄소, 질소 등이 있다. 또한 물도 불순물로서 기능하는 경우가 있다. 또한 예를 들어 불순물의 혼입으로 인하여 산화물 반도체에 산소 결손(VO: oxygen vacancy라고도 함)이 형성되는 경우가 있다.
또한 본 명세서 등에서 산화질화물이란, 그 조성으로서 질소보다 산소의 함유량이 많은 것을 말한다. 산화질화물로서는 산화질화 실리콘, 산화질화 알루미늄, 및 산화질화 하프늄 등을 들 수 있다. 또한 질화산화물이란, 그 조성으로서 산소보다 질소의 함유량이 많은 것을 말한다. 질화산화물로서는 질화산화 실리콘, 질화산화 알루미늄, 및 질화산화 하프늄 등을 들 수 있다.
또한 본 명세서 등에서 "절연체"라는 용어를 절연막 또는 절연층으로 바꿔 말할 수 있다. 또한 "도전체"라는 용어를 도전막 또는 도전층으로 바꿔 말할 수 있다. 또한 "반도체"라는 용어를 반도체막 또는 반도체층으로 바꿔 말할 수 있다.
또한 본 명세서 등에서 "평행"이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 또한 "실질적으로 평행"이란, 2개의 직선이 -30° 이상 30° 이하의 각도로 배치되어 있는 상태를 말한다. 또한 "수직"이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 말한다. 또한 "실질적으로 수직"이란, 2개의 직선이 60° 이상 120° 이하의 각도로 배치되어 있는 상태를 말한다.
또한 본 명세서 등에서 "전압"과 "전위"는 적절히 환언할 수 있다. "전압"은 기준이 되는 전위와의 전위차를 말하고, 예를 들어 기준이 되는 전위를 그라운드 전위(접지 전위)로 하면, "전압"을 "전위"로 환언할 수 있다. 또한 그라운드 전위는 반드시 0V를 의미하는 것은 아니다. 또한 전위는 상대적인 것이고, 기준이 되는 전위가 변화됨으로써, 배선에 공급되는 전위, 회로 등에 인가되는 전위, 회로 등으로부터 출력되는 전위 등도 변화된다.
또한 본 명세서 등에서 "높이가 일치한다"란, 단면에서 보았을 때 기준이 되는 면(예를 들어 기판 표면 등의 평탄한 면)으로부터의 높이가 같은 구성을 가리킨다. 예를 들어 기억 장치의 제조 공정에서 평탄화 처리(대표적으로는 CMP(Chemical Mechanical Polishing) 처리)를 수행함으로써 단층 또는 복수의 층의 표면이 노출되는 경우가 있다. 이 경우, CMP 처리의 피처리면은 기준이 되는 면으로부터의 높이가 같은 구성이 된다. 다만 CMP 처리에 사용되는 처리 장치, 처리 방법, 또는 피처리면의 재료에 따라서는, 복수의 층의 높이가 다른 경우가 있다. 본 명세서 등에서는, 이 경우에도 "높이가 일치하는" 것으로 간주한다. 예를 들어 기준면에 대하여 높이가 다른 2개의 층(여기서는 제 1 층과 제 2 층으로 함)을 가지는 경우이며, 제 1 층의 상면의 높이와 제 2 층의 상면의 높이의 차가 20nm 이하인 경우도 "높이가 일치한다"고 기재한다.
또한 본 명세서 등에서 "단부가 일치한다"란, 평면에서 보았을 때 적층된 층과 층 사이에서 적어도 윤곽의 일부가 중첩되는 것을 말한다. 예를 들어 위층과 아래층이 동일한 마스크 패턴 또는 일부가 동일한 마스크 패턴을 사용하여 가공된 경우를 그 범주에 포함한다. 다만 엄밀하게 말하면, 윤곽이 중첩되지 않고 위층의 윤곽이 아래층의 윤곽보다 내측에 위치하거나 위층의 윤곽이 아래층의 윤곽보다 외측에 위치하는 경우도 있고, 이 경우도 "단부가 일치한다"고 기재한다.
또한 일반적으로 "완전히 일치한다"와 "실질적으로 일치한다"를 명확하게 구별하는 것은 어렵다. 그러므로 본 명세서 등에서 "일치한다"의 범주에는 완전히 일치하는 경우와, 실질적으로 일치하는 경우의 모두가 포함되는 것으로 한다.
또한 본 명세서 등에서 노멀리 온 특성이란, 게이트에 전위를 인가하지 않아도 채널이 존재하고 트랜지스터에서 전류가 흐르는 상태를 말한다. 또한 노멀리 오프 특성이란, 게이트에 전위를 인가하지 않거나 게이트에 접지 전위를 공급하였을 때 트랜지스터에서 전류가 흐르지 않는 상태를 말한다.
또한 본 명세서 등에서는 오프 전류와 같은 의미로 누설 전류라고 기재되는 경우가 있다. 또한 본 명세서 등에서 오프 전류란, 예를 들어 트랜지스터가 오프 상태일 때 소스와 드레인 사이에서 흐르는 전류를 가리키는 경우가 있다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태의 반도체 장치의 구성예 및 그 제작 방법의 예에 대하여 설명한다. 본 발명의 일 형태는 동일면 상에 구분 형성된 트랜지스터와 용량 소자를 가진다.
트랜지스터에서는 소스 전극과 드레인 전극이 다른 높이에 위치하기 때문에, 반도체층을 흐르는 전류는 높이 방향으로 흐른다. 즉 채널 길이 방향이 높이 방향(세로 방향)의 성분을 가진다고 할 수 있기 때문에 본 발명의 일 형태의 트랜지스터는 세로형 트랜지스터, 세로형 채널 트랜지스터 등이라고도 부를 수 있다.
더 구체적으로는 트랜지스터의 소스 전극 및 드레인 전극 중 한쪽인 하부 전극과 다른 쪽인 상부 전극 사이에 스페이서로서 기능하는 절연층이 제공되고, 상기 절연층에 제공된 개구 내부에서 하부 전극과 상부 전극을 연결하도록 채널이 형성되는 반도체층이 제공된다. 개구 내부에는 게이트 절연층으로서 기능하는 절연층과, 게이트 전극으로서 기능하는 도전층이 반도체층과 중첩되어 제공된다. 소스 전극, 반도체층, 및 드레인 전극을 중첩시켜 제공할 수 있기 때문에, 반도체층을 평면 상에 배치한, 소위 플레이너형 트랜지스터와 비교하여 점유 면적을 대폭적으로 축소할 수 있다.
한편, 용량 소자는 상기 트랜지스터에서의 반도체층을 용량 소자의 한쪽 전극으로서 기능하는 도전층으로 치환한 구성을 가진다. 용량 소자는 개구 내부에 위치하고 게이트 절연층으로서 기능하는 절연층과, 이를 끼워 제공되는 한 쌍의 도전층으로 MIM(Metal-Insulator-Metal) 용량을 구성한다. 또한 스페이서로서 기능하는 절연층을 끼워 제공되는 상부 전극과 하부 전극은 이들과 접하는 도전층에 의하여 도통된다.
이와 같이 트랜지스터와 용량 소자는 반도체층과 도전층 이외에는 거의 같은 구성을 가진다. 이러한 구성에 의하여, 반도체층과 도전층을 구분 형성하는 공정만을 추가함으로써 동일면 상에 트랜지스터와 용량 소자를 구분 형성할 수 있다.
예를 들어 트랜지스터와 용량 소자를 조합함으로써 다양한 구성의 메모리 셀을 구성할 수 있기 때문에 다양한 기억 장치를 구성할 수 있다.
여기서 트랜지스터의 채널 길이는 절연층의 두께에 의하여 정밀하게 제어할 수 있기 때문에, 플레이너형 트랜지스터와 비교하여 채널 길이의 편차를 매우 작게 할 수 있다. 또한 절연층을 얇게 함으로써 채널 길이가 매우 짧은 트랜지스터를 제작할 수도 있다. 예를 들어 채널 길이가 2μm 이하, 1μm 이하, 500nm 이하, 300nm 이하, 200nm 이하, 100nm 이하, 50nm 이하, 30nm 이하, 또는 20nm 이하이고 5nm 이상, 7nm 이상, 또는 10nm 이상인 트랜지스터를 제작할 수 있다. 그러므로 양산용 노광 장치에서는 실현할 수 없었던 채널 길이가 매우 짧은 트랜지스터를 실현할 수 있다. 또한 최첨단의 LSI 기술에서 사용되는 매우 비싼 노광 장치를 사용하지 않고 채널 길이가 10nm 미만인 트랜지스터를 실현할 수도 있다.
반도체층으로서는 특히 반도체 특성을 가지는 금속 산화물(산화물 반도체라고도 함)을 사용하면, 높은 성능과 높은 생산성을 양립할 수 있기 때문에 바람직하다. 특히 결정성을 가지는 산화물 반도체를 사용함으로써, 높은 신뢰성을 부여할 수 있기 때문에 더 바람직하다.
이하에서는 더 구체적인 예에 대하여 도면을 참조하여 설명한다.
[구성예]
도 1의 (A)에 트랜지스터(10)의 사시 개략도를 나타내고, 도 1의 (B)에 용량 소자(50)의 사시 개략도를 나타내었다. 도 1의 (A) 및 (B)는 이해를 용이하게 하기 위하여 일부를 잘라 내서 나타내었다. 또한 도 1의 (A) 및 (B)에서는 일부 구성 요소(절연층 등)에 대해서 윤곽만을 파선으로 나타내었다.
도 1의 (A) 및 (B)에서는 X방향, Y방향, 및 Z방향을 화살표로 나타내었다. 또한 도 1의 (A)와 도 1의 (B)에서 같은 X, Y, Z의 부호로 나타내었지만, 반드시 이들 사이에서 방향이 일치하지 않아도 된다.
또한 도 2의 (A1)에 트랜지스터(10)의 평면도를 나타내고, 도 2의 (A2), (A3)에는 각각 도 2의 (A1) 중의 절단선 A1-A2, B1-B2에 대응하는 단면 개략도를 나타내었다. 또한 도 2의 (B1)에 용량 소자(50)의 평면도를 나타내고, 도 2의 (B2), (B3)에는 각각 도 2의 (B1) 중의 절단선 A3-A4, B3-B4에 대응하는 단면 개략도를 나타내었다. 또한 도 2의 (A1) 및 (B1)에서는 일부 구성 요소(절연층 등)를 생략하였다. 또한 트랜지스터(10) 및 용량 소자(50)를 덮어 절연층(42)과 절연층(43)이 적층되어 제공되어 있다.
{트랜지스터(10)}
트랜지스터(10)는 기판(미도시) 위에 제공된 절연층(11) 위에 제공된다. 트랜지스터(10)는 소스 전극 및 드레인 전극 중 한쪽으로서 기능하는 도전층(24)과, 반도체층(21)과, 일부가 게이트 절연층으로서 기능하는 절연층(22)과, 일부가 게이트 전극으로서 기능하는 도전층(23)과, 소스 전극 및 드레인 전극 중 다른 쪽으로서 기능하는 도전층(25)을 가진다. 또한 도전층(24)은 도전층(31) 위에 접하여 제공되고, 도전층(25)은 도전층(32) 위에 접하여 제공된다. 도전층(31)의 일부는 도전층(24)과 합쳐 소스 전극 및 드레인 전극 중 한쪽으로서 기능하고, 도전층(32)의 일부는 도전층(25)과 합쳐 소스 전극 및 드레인 전극 중 다른 쪽으로서 기능한다. 도전층(31)과 도전층(24)의 적층체를 도전층이라고 부를 수도 있다. 마찬가지로 도전층(32)과 도전층(25)의 적층체를 도전층이라고 부를 수도 있다.
도전층(24) 위에 절연층(41)이 제공되고, 절연층(41)은 도전층(24)에 도달하는 개구(20)를 가진다. 반도체층(21)은 상기 절연층(41)의 개구의 내벽을 따라 제공되고, 도전층(24) 및 도전층(25)과 접한다. 절연층(22)의 일부는 절연층(41)의 개구 내에서 반도체층(21)의 상면을 덮어 제공된다. 또한 도전층(23)은 절연층(22) 위에 제공되고, 절연층(41)의 개구 내에서의 절연층(22)의 오목부를 매립하도록 제공된다. 또한 도전층(31)과 도전층(24)은 절연층(44)에 매립되도록 제공된다. 또한 도전층(32)은 절연층(45)에 매립되도록 제공된다.
상기와 같은 구성의 트랜지스터(10)에서는 소스 전극과 드레인 전극이 다른 높이에 위치하기 때문에, 반도체층을 흐르는 전류는 높이 방향으로 흐른다. 즉 채널 길이 방향이 높이 방향(세로 방향)의 성분을 가진다고 할 수 있기 때문에 본 발명의 일 형태의 트랜지스터는 VFET(Vertical Field Effect Transistor), 세로형 트랜지스터, 세로형 채널 트랜지스터 등이라고도 부를 수 있다. 트랜지스터(10)에서는 소스 전극, 반도체층, 및 드레인 전극을 각각 중첩시켜 제공할 수 있기 때문에, 반도체층을 평면 상에 배치한, 소위 플레이너형 트랜지스터(가로형 트랜지스터, LFET(Lateral FET) 등이라고도 부를 수 있음)와 비교하여 점유 면적을 대폭적으로 축소할 수 있다.
또한 트랜지스터(10)의 채널 길이는 스페이서로서 기능하는 절연층(41)의 두께에 의하여 정밀하게 제어할 수 있기 때문에, 플레이너형 트랜지스터와 비교하여 채널 길이의 편차를 매우 작게 할 수 있다. 또한 절연층(41)을 얇게 함으로써 채널 길이가 매우 짧은 트랜지스터를 제작할 수도 있다. 예를 들어 채널 길이가 50nm 이하, 30nm 이하, 또는 20nm 이하이고 5nm 이상, 7nm 이상, 또는 10nm 이상인 트랜지스터를 제작할 수 있다. 그러므로 최첨단의 LSI 기술에서 사용되는 매우 비싼 노광 장치를 사용하지 않고 종래의 양산용 노광 장치를 사용하여도 채널 길이가 10nm 미만인 트랜지스터를 실현할 수도 있다.
반도체층(21)에는 다양한 반도체 재료를 사용할 수 있지만, 특히 금속 산화물을 포함하는 산화물 반도체를 사용하는 것이 바람직하다. 적절한 조건으로 형성된 산화물 반도체를 사용함으로써, 높은 온 전류와 매우 낮은 오프 전류를 겸비한 트랜지스터를 저비용으로 실현할 수 있다. 이하에서는 특별히 언급하지 않는 한, 반도체층(21)에 산화물 반도체를 사용한 경우의 적합한 구성예에 대하여 설명한다.
도전층(24) 및 도전층(25)은 각각 상면에 반도체층(21)이 접하는 구성을 가진다. 그러므로 반도체층(21)에 산화물 반도체를 사용한 경우, 반도체층(21)이 되는 반도체막의 성막 공정 또는 그 후에 가해지는 열의 영향 등에 의하여 도전층(24) 또는 도전층(25)의 상면이 산화됨으로써 반도체층(21)과의 사이에 절연성 산화물막이 형성되어 접촉 저항이 증대될 우려가 있다. 그래서 도전층(24) 및 도전층(25)에는 도전성 산화물을 포함하는 산화물 도전체를 사용하는 것이 바람직하다. 이에 의하여 도전층(24) 및 도전층(25)의 표면의 산화로 인한 접촉 저항의 상승을 방지할 수 있다. 도전층(24) 및 도전층(25)은 산화물층, 금속 산화물층, 또는 산화물 도전체층 등이라고도 부를 수 있다.
도전층(31), 도전층(32), 및 도전층(23)은 각각 배선으로서 사용할 수도 있다. 도 2의 (A1) 등에서는 도전층(31)과 도전층(23)을 Y방향으로 연장되는 배선으로서 사용하고, 도전층(32)을 X방향으로 연장되는 배선으로서 사용한 예를 나타내었다. 도전층(32)과 도전층(23)은 절연층(22)을 개재하여 중첩되기 때문에, 이들 간의 기생 용량은 다른 조합(도전층(31)과 도전층(23) 및 도전층(31)과 도전층(32))에 비하여 크다. 그러므로 도전층(32)을 도전층(23)과 교차하는 방향으로 연장시킴으로써 배선들 간의 용량을 저감할 수 있다. 또한 이에 한정되지 않고 배선의 연장 방향은 적절히 설정할 수 있다. 도전층(31) 및 도전층(32)은 도전층(24) 및 도전층(25)과 구별하기 위하여 금속층, 비산화물층 등이라고도 부를 수 있다.
도 3의 (A)에 트랜지스터(10)의 다른 구성예에서의 단면 개략도를 나타내었다. 도 3의 (A)에서는 절연층(41) 대신에 절연층(41a), 절연층(41b), 및 절연층(41c)이 제공되어 있다.
반도체층(21)은 절연층(41b)의 개구(20) 내의 내벽과 접하여 제공된다. 절연층(41b)에는 산화물 절연막을 사용하는 것이 바람직하다. 특히 가열에 의하여 산소를 방출하는 산화물 절연막을 사용하는 것이 바람직하다. 또한 절연층(41b)을 산소에 대한 배리어성을 가지는 절연층(41a) 및 절연층(41c)으로 끼우는 구성으로 하는 것이 바람직하다. 이에 의하여 절연층(41b)에 포함되는 산소를 절연층(41a), 절연층(41c), 및 반도체층(21)으로 둘러싸인 영역에 가둘 수 있어, 더 효율적으로 반도체층(21)에 산소를 공급할 수 있다.
반도체층(21) 중 절연층(41b)과 접한 부분은 산소 결손이 저감된 영역이고 i형 영역이라고 할 수 있다. 한편 절연층(41b)과 접하지 않는 부분은 캐리어를 많이 포함하는 n형 영역으로 하는 것이 바람직하다. 즉 반도체층(21) 중 절연층(41b)과 접한 부분을 채널 형성 영역, 이 외의 영역을 저저항 영역(소스 영역 또는 드레인 영역이라고도 함)이라고 부를 수 있다. 도 3의 (A)에서는 반도체층(21)의 채널 형성 영역(21i)과 저저항 영역(21n)에 다른 해치 패턴을 넣어서 나타내었다.
이때 트랜지스터(10)의 채널 길이 L은 도 3의 (A)에 나타낸 바와 같이, 반도체층(21) 중 도전층(24)과 접한 부분과 도전층(25)과 접한 부분을 최단 거리로 연결하는 경로 상에 있으며, 절연층(41b)과 접한 부분의 길이라고 할 수 있다. 절연층(41b)의 개구(20)의 측벽의 각도(θ)가 90도일 때, 채널 길이 L은 절연층(41b)의 두께와 일치한다. θ를 크게 함으로써 채널 길이 L을 크게 할 수 있다.
한편, 트랜지스터(10)의 채널 폭 W는 개구(20)의 형상에 의존한다. 도 3의 (B)는 도 3의 (A) 중의 절연층(41b)이 제공되는 높이에 위치하는 절단선 C1-C2를 따라 절단하였을 때의 절단면을 Z방향으로부터 보았을 때의 평면도이다. 여기서는 개구(20)를 원통 형상으로 한 경우에 대하여 나타내었다. 개구(20)의 윤곽이 직경 R의 원일 때, 채널 폭 W는 개구(20)의 원주(즉 W=π×R)로 간주할 수 있다. 여기서 절연층(41b)의 개구(20)의 측벽의 각도 θ가 90도에서 벗어나는 경우에는 높이에 따라 개구(20)의 원주가 달라진다. 이 경우에는 개구(20)의 지름이 가장 작은 높이의 원주를 채널 폭 W로 간주하여도 좋고, 개구(20)의 상단의 높이에서의 원주를 채널 폭 W로 간주하여도 좋다.
반도체층(21) 및 절연층(22)은 절연층(41b)의 개구(20)의 내벽을 따라 형성되기 때문에, 성막 방법에 따라서는 이 부분의 두께가 얇아질 경우가 있다. 예를 들어 스퍼터링법 또는 플라스마 CVD법 등의 성막 방법에서는, 기판면에 대하여 수평인 면에 성막되는 막의 두께와 비교하여, 기판면에 대하여 경사진 면 또는 수직인 면에 성막되는 막의 두께가 얇아지는 경향이 있다. 한편 원자층 퇴적(ALD: Atomic Layer Deposition)법 또는 열 CVD법 등의 성막 방법을 사용하여 성막되는 막은 피형성면의 각도에 상관없이 두께를 균일하게 성막할 수 있다. 예를 들어 절연층(41b)의 개구(20)의 측벽의 각도 θ가 75도 이상, 80도 이상, 또는 85도 이상인 경우에는 ALD법을 사용하여 반도체층(21) 및 절연층(22)을 형성하는 것이 바람직하다.
{용량 소자(50)}
다음으로 용량 소자(50)에 대하여 설명한다. 또한 트랜지스터(10)와 용량 소자(50)에 있어서, 동일한 막을 가공하여 형성할 수 있는 층에 대해서는 동일한 부호를 부여하여 설명한다. 즉 트랜지스터(10)와 용량 소자(50)에서 동일한 부호가 부여된 구성 요소는 동일 재료를 포함하여 구성될 수 있다. 또한 동일한 부호가 부여된 구성 요소에 대해서는 상기 트랜지스터(10)의 설명을 참조할 수 있기 때문에 설명을 생략하는 경우가 있다.
용량 소자(50)는 절연층(11) 위에 제공되고, 도전층(31)과, 도전층(32)과, 도전층(51)과, 절연층(22)과, 도전층(23)을 가진다. 용량 소자(50)는 한쪽 전극으로서 기능하는 도전층(51)과, 다른 쪽 전극으로서 기능하는 도전층(23)과, 이들 사이에 위치하고 유전체로서 기능하는 절연층(22)으로 구성된다.
도전층(51)은 트랜지스터(10)의 반도체층(21)과 마찬가지로, 절연층(41)의 개구(20)에서의 내벽을 따라 제공된다. 용량 소자(50)는 세로형 용량 소자, 실린더형 용량 소자 등이라고 부를 수 있고, 평행평판형 용량 소자와 비교하여 점유 면적당 용량을 크게 할 수 있기 때문에 바람직하다.
도전층(31) 위에는 도전층(24)이 제공된다. 도전층(24)에는 개구(20)와 중첩되는 위치에 개구가 제공된다. 도전층(51)은 도전층(24)의 개구를 통하여 도전층(31)의 상면과 접한다. 이와 같이 산화물 도전체를 포함하는 도전층(24)을 개재하지 않고 도전층(31)과 도전층(51)이 접속됨으로써 이들 사이의 전기 저항을 저감할 수 있다. 도전층(32)과 도전층(51)에 대해서도 마찬가지이고, 도전층(32) 위의 도전층(25)이 제거되고 도전층(32)과 도전층(51)이 접하여 제공되어 있다.
도전층(31) 및 도전층(23) 중 한쪽 또는 양쪽은 배선으로서 기능한다. 도 2의 (B1) 내지 (B3) 등에서 나타낸 구성은 도전층(31)을 X방향으로 연장되는 배선으로서 사용하고, 도전층(23)을 Y방향으로 연장되는 배선으로서 사용한 경우의 예이다. 바꿔 말하면 도전층(31)과 도전층(23)의 교차부에 용량 소자(50)가 제공된 예이다. 한편 도전층(32)은 X방향 및 Y방향 중 어느 방향에도 연장되지 않고 섬 형상으로 제공되어 있다.
도 4의 (A), (B), (C)에 나타낸 예는 도전층(32)을 X방향으로 연장되는 배선으로서 사용한 경우의 예이고, 도전층(31)은 섬 형상으로 제공되어 있다. 또한 도전층(31)과 도전층(32)의 양쪽을 배선으로서 사용하여도 좋다. 예를 들어 도전층(31)을 X방향 및 Y방향의 한쪽에 연장되는 배선으로서 사용하고, 도전층(32)을 다른 쪽에 연장되는 배선으로서 사용하여도 좋다.
{구성 요소에 대하여}
<기판>
트랜지스터 및 용량 소자를 형성하는 기판으로서는 예를 들어 절연체 기판, 반도체 기판, 또는 도전체 기판을 사용하면 좋다. 절연체 기판으로서는 예를 들어 유리 기판, 석영 기판, 사파이어 기판, 안정화 지르코니아 기판(이트리아 안정화 지르코니아 기판 등), 수지 기판 등이 있다. 또한 반도체 기판으로서는 예를 들어 실리콘, 저마늄을 재료로 한 반도체 기판, 또는 탄소화 실리콘, 실리콘 저마늄, 비소화 갈륨, 인화 인듐, 산화 아연, 산화 갈륨으로 이루어지는 화합물 반도체 기판 등이 있다. 또한 상술한 반도체 기판 내부에 절연체 영역을 가지는 반도체 기판, 예를 들어 SOI(Silicon On Insulator) 기판 등이 있다. 도전체 기판으로서는 흑연 기판, 금속 기판, 합금 기판, 도전성 수지 기판 등이 있다. 또는 금속의 질화물을 가지는 기판, 금속의 산화물을 가지는 기판 등을 사용할 수도 있다. 또한 절연체 기판에 도전층 또는 반도체층이 제공된 기판, 반도체 기판에 도전층 또는 절연층이 제공된 기판, 도전체 기판에 반도체층 또는 절연층이 제공된 기판 등이 있다. 또는 이들 기판에 소자가 제공된 것을 사용하여도 좋다. 기판에 제공되는 소자로서는 용량 소자, 저항 소자, 스위칭 소자, 발광 소자, 기억 소자 등이 있다.
<반도체층>
반도체층(21)은 금속 산화물(산화물 반도체)을 가지는 것이 바람직하다.
반도체층(21)에 사용할 수 있는 금속 산화물로서는 예를 들어 In 산화물, Ga 산화물, 및 Zn 산화물이 있다. 금속 산화물은 적어도 In 또는 Zn을 포함하는 것이 바람직하다. 또한 금속 산화물은 In, 원소 M, 및 Zn에서 선택되는 2개 또는 3개를 가지는 것이 바람직하다. 또한 원소 M은 산소와의 결합 에너지가 높은 금속 원소 또는 반금속 원소이고, 예를 들어 산소와의 결합 에너지가 인듐보다 높은 금속 원소 또는 반금속 원소이다. 원소 M으로서는 구체적으로 Al, Ga, Sn, Y, Ti, V, Cr, Mn, Fe, Co, Ni, Zr, Mo, Hf, Ta, W, La, Ce, Nd, Mg, Ca, Sr, Ba, B, Si, Ge, 및 Sb 등을 들 수 있다. 금속 산화물이 가지는 원소 M은 상기 원소 중 어느 1종류 또는 복수 종류인 것이 바람직하고, 특히 Al, Ga, Y, 및 Sn에서 선택되는 1종류 또는 복수 종류인 것이 더 바람직하고, 갈륨인 것이 더욱 바람직하다. 또한 In과, M과, Zn을 가지는 금속 산화물을 이하에서는 In-M-Zn 산화물이라고 부르는 경우가 있다. 또한 본 명세서 등에 있어서 금속 원소와 반금속 원소를 통틀어 "금속 원소"라고 부르는 경우가 있고, 본 명세서 등에 기재되는 "금속 원소"에는 반금속 원소가 포함되는 경우가 있다.
금속 산화물이 In-M-Zn 산화물인 경우, 상기 In-M-Zn 산화물에서의 In의 원자수비는 M의 원자수비 이상인 것이 바람직하다. 예를 들어 이러한 In-M-Zn 산화물의 금속 원소의 원자수비로서는 In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=2:1:3, In:M:Zn=3:1:2, In:M:Zn=4:2:3, In:M:Zn=4:2:4.1, In:M:Zn=5:1:3, In:M:Zn=5:1:6, In:M:Zn=5:1:7, In:M:Zn=5:1:8, In:M:Zn=6:1:6, In:M:Zn=5:2:5, 또는 이들 근방의 조성 등이 있다. 또한 근방의 조성이란, 원하는 원자수비의 ±30%의 범위를 포함한 것이다. 금속 산화물 내의 인듐의 원자수비를 높게 함으로써, 트랜지스터의 온 전류 또는 전계 효과 이동도 등을 높일 수 있다.
또한 In-M-Zn 산화물에서의 In의 원자수비는 M의 원자수비 미만이어도 좋다. 예를 들어 이러한 In-M-Zn 산화물의 금속 원소의 원자수비로서는 In:M:Zn=1:3:2, In:M:Zn=1:3:3, In:M:Zn=1:3:4, 또는 이들 근방의 조성 등이 있다. 금속 산화물 내의 M의 원자수비를 높게 함으로써, 산소 결손의 생성을 억제할 수 있다.
반도체층(21)에는 예를 들어 In-Zn 산화물, In-Ga 산화물, In-Sn 산화물, In-Ti 산화물, In-Ga-Al 산화물, In-Ga-Sn 산화물, In-Ga-Zn 산화물, In-Sn-Zn 산화물, In-Al-Zn 산화물, In-Ti-Zn 산화물, In-Ga-Sn-Zn 산화물, In-Ga-Al-Zn 산화물 등을 사용할 수 있다. 또한 Ga-Zn 산화물을 사용하여도 좋다.
또한 금속 산화물은 인듐 대신에 또는 인듐에 더하여 주기율표에서의 주기의 수가 큰 금속 원소를 1종류 또는 복수 종류 포함하여도 좋다. 금속 원소의 궤도의 중첩이 클수록 금속 산화물에서의 캐리어 전도가 높아지는 경향이 있다. 따라서 주기율표에서의 주기의 수가 큰 금속 원소를 포함함으로써, 트랜지스터의 전계 효과 이동도를 높일 수 있는 경우가 있다. 주기율표에서의 주기의 수가 큰 금속 원소로서는 제 5 주기에 속하는 금속 원소 및 제 6 주기에 속하는 금속 원소 등을 들 수 있다. 상기 금속 원소로서는 구체적으로 Y, Zr, Ag, Cd, Sn, Sb, Ba, Pb, Bi, La, Ce, Pr, Nd, Pm, Sm, 및 Eu 등을 들 수 있다. 또한 La, Ce, Pr, Nd, Pm, Sm, 및 Eu은 경희토류 원소라고 불린다.
또한 금속 산화물은 비금속 원소의 1종류 또는 복수 종류를 가져도 좋다. 금속 산화물이 비금속 원소를 가짐으로써, 트랜지스터의 전계 효과 이동도를 높일 수 있는 경우가 있다. 비금속 원소로서는 예를 들어 탄소, 질소, 인, 황, 셀레늄, 플루오린, 염소, 브로민, 및 수소 등이 있다.
금속 산화물의 형성에는 스퍼터링법 또는 원자층 퇴적(ALD: Atomic Layer Deposition)법을 적합하게 사용할 수 있다. 또한 금속 산화물을 스퍼터링법에 의하여 형성하는 경우, 성막 후의 금속 산화물의 조성은 타깃의 조성과 상이한 경우가 있다. 특히 아연은 성막 후의 금속 산화물에서의 함유율이 타깃과 비교하여 50% 정도까지 감소하는 경우가 있다.
본 명세서 등에 있어서, 금속 산화물에서의 어떤 금속 원소의 함유율이란, 금속 산화물에 포함되는 금속 원소의 원자수의 총수에 대한 그 원소의 원자수의 비율을 말한다. 예를 들어 금속 산화물이 금속 원소 X, 금속 원소 Y, 금속 원소 Z를 포함하고, 상기 금속 산화물에 포함되는 금속 원소 X, 금속 원소 Y, 금속 원소 Z의 원자수를 각각 AX, AY, AZ로 나타내었을 때, 금속 원소 X의 함유율은 AX/(AX+AY+AZ)로 나타낼 수 있다. 또한 금속 산화물에 포함되는 금속 원소 X, 금속 원소 Y, 금속 원소 Z 각각의 원자수의 비(원자수비)를 BX:BY:BZ로 나타내었을 때, 금속 원소 X의 함유율은 BX/(BX+BY+BZ)로 나타낼 수 있다.
예를 들어 In을 포함하는 금속 산화물의 경우, In의 함유율을 높게 함으로써, 온 전류가 높은 트랜지스터를 실현할 수 있다.
반도체층(21)에 Ga을 포함하지 않거나 Ga의 함유율이 낮은 금속 산화물을 사용함으로써, 양의 바이어스 인가에 대한 신뢰성이 높은 트랜지스터로 할 수 있다. 즉 PBTS(Positive Bias Temperature Stress) 시험에서의 문턱 전압의 변동량이 작은 트랜지스터로 할 수 있다. 또한 Ga을 포함하는 금속 산화물을 사용하는 경우에는, In의 함유율보다 Ga의 함유율을 낮게 하는 것이 바람직하다. 이로써 이동도 및 신뢰성이 높은 트랜지스터를 실현할 수 있다.
한편으로 Ga의 함유율을 높임으로써, 광에 대한 신뢰성이 높은 트랜지스터로 할 수 있다. 즉 NBTIS(Negative Bias Temperature Illumination Stress) 시험에서의 문턱 전압의 변동량이 작은 트랜지스터로 할 수 있다. 구체적으로는, Ga의 원자수비가 In의 원자수비 이상인 금속 산화물에서는 밴드 갭이 더 커지기 때문에, 트랜지스터의 NBTIS 시험에서의 문턱 전압의 변동량을 작게 할 수 있다.
또한 아연의 함유율을 높임으로써, 결정성이 높은 금속 산화물이 되기 때문에, 금속 산화물 내의 불순물의 확산을 억제할 수 있다. 따라서 트랜지스터의 전기 특성의 변동이 억제되어 신뢰성을 높일 수 있다.
반도체층(21)은 2개 이상의 금속 산화물층을 가지는 적층 구조로 하여도 좋다. 반도체층(21)이 가지는 2개 이상의 금속 산화물층은 조성이 서로 같거나 실질적으로 같아도 좋다. 조성이 같은 금속 산화물층의 적층 구조로 함으로써, 예를 들어 같은 스퍼터링 타깃을 사용하여 형성할 수 있기 때문에, 제조 비용을 절감할 수 있다. 또한 조성이 다른 산화물 반도체층을 2개 이상 적층한 적층 구조로 하여도 좋다. 또한 ALD법을 사용함으로써, 조성이 두께 방향으로 연속적으로 변화된 금속 산화물층을 형성할 수도 있다. 이에 의하여 정해진 조성의 막을 사용하는 경우와 비교하여 설계의 선택 폭을 넓힐 수 있다. 또한 2개 이상의 막을 적층하여 사용하는 경우와 비교하여 조성이 다른 2층 간에 생기는 계면 준위 등의 생성을 방지할 수 있기 때문에 전기 특성 및 신뢰성을 높일 수 있다.
반도체층(21)으로서는 결정성을 가지는 금속 산화물층을 사용하는 것이 바람직하다. 예를 들어 CAAC(c-axis aligned crystal) 구조, 다결정 구조, 미결정(nc: nano-crystal) 구조 등을 가지는 금속 산화물층을 사용할 수 있다. 결정성을 가지는 금속 산화물층을 반도체층(21)으로서 사용함으로써, 반도체층(21) 내의 결함 준위 밀도를 저감할 수 있어, 신뢰성이 높은 반도체 장치를 실현할 수 있다.
반도체층(21)으로서 사용하는 금속 산화물층의 결정성이 높을수록 반도체층(21) 내의 결함 준위 밀도를 저감할 수 있다. 한편으로 결정성이 낮은 금속 산화물층을 사용함으로써, 큰 전류를 흘릴 수 있는 트랜지스터를 실현할 수 있다.
산화물 반도체를 사용한 트랜지스터(이하 OS 트랜지스터라고 표기함)는 비정질 실리콘을 사용한 트랜지스터보다 전계 효과 이동도가 매우 높다. 또한 OS 트랜지스터는 오프 상태에서의 소스와 드레인 사이의 누설 전류(이하 오프 전류라고도 함)가 매우 낮기 때문에, 상기 트랜지스터와 직렬로 접속된 용량 소자에 축적된 전하는 장기간에 걸쳐 유지될 수 있다. 또한 OS 트랜지스터를 적용함으로써, 반도체 장치의 소비 전력을 저감할 수 있다.
본 발명의 일 형태인 반도체 장치는 예를 들어 표시 장치에 적용할 수 있다. 표시 장치의 화소 회로에 포함되는 발광 디바이스의 발광 휘도를 높이는 경우, 발광 디바이스에 흘리는 전류의 양을 크게 할 필요가 있다. 이를 위해서는, 화소 회로에 포함되어 있는 구동 트랜지스터의 소스와 드레인 사이의 전압을 높일 필요가 있다. OS 트랜지스터는 실리콘을 사용한 트랜지스터(이하 Si 트랜지스터라고 표기함)보다 소스와 드레인 사이에서의 내압이 높기 때문에, OS 트랜지스터의 소스와 드레인 사이에는 높은 전압을 인가할 수 있다. 따라서 화소 회로에 포함되는 구동 트랜지스터를 OS 트랜지스터로 함으로써, 발광 디바이스에 흐르는 전류의 양을 크게 하여 발광 디바이스의 발광 휘도를 높일 수 있다.
트랜지스터가 포화 영역에서 동작하는 경우, OS 트랜지스터에서는 Si 트랜지스터에서보다 게이트와 소스 사이의 전압의 변화에 대한 소스와 드레인 사이의 전류의 변화를 작게 할 수 있다. 그러므로 화소 회로에 포함되는 구동 트랜지스터로서 OS 트랜지스터를 적용함으로써, 발광 디바이스에 흐르는 전류의 양을 정밀하게 제어할 수 있다. 그러므로 화소 회로에서의 계조를 크게 할 수 있다. 또한 발광 디바이스의 전기 특성(예를 들어 저항)이 변화되거나 전기 특성에 편차가 발생한 경우에도 안정된 전류를 흘릴 수 있다.
상술한 바와 같이, 화소 회로에 포함되는 구동 트랜지스터로서 OS 트랜지스터를 사용함으로써, 예를 들어 흑색 표시 부분이 밝게 표시되는 것을 억제하거나, 발광 휘도를 상승시키거나, 계조 수를 늘리거나, 발광 디바이스의 편차의 영향을 억제할 수 있다.
OS 트랜지스터는 방사선 조사로 인한 전기 특성의 변동이 작고, 즉 방사선에 대한 내성이 높기 때문에, 방사선이 입사할 수 있는 환경에서도 적합하게 사용할 수 있다. OS 트랜지스터는 방사선에 대한 신뢰성이 높다고 할 수도 있다. 예를 들어 X선 플랫 패널 디텍터의 화소 회로에 OS 트랜지스터를 적합하게 사용할 수 있다. 또한 OS 트랜지스터는 우주 공간에서 사용되는 반도체 장치에 적합하게 사용할 수 있다. 방사선으로서는 전자기 방사선(예를 들어 X선 및 감마선) 및 입자 방사선(예를 들어 알파선, 베타선, 양자선, 및 중성자선)을 들 수 있다.
또한 반도체층(21)에 사용할 수 있는 반도체 재료는 산화물 반도체에 한정되지 않는다. 예를 들어 단일 원소로 이루어지는 반도체 또는 화합물 반도체를 사용할 수 있다. 단일 원소로 이루어지는 반도체로서는 실리콘(단결정 실리콘, 다결정 실리콘, 미결정 실리콘, 비정질 실리콘을 포함함) 또는 저마늄 등을 들 수 있다. 화합물 반도체로서는 예를 들어 비소화 갈륨, 실리콘 저마늄이 있다. 화합물 반도체로서는 유기 반도체, 질화물 반도체, 또는 산화물 반도체 등을 들 수 있다. 또한 이들 반도체 재료에는 도펀트로서 불순물이 포함되어도 좋다.
또는 반도체층(21)은 반도체로서 기능하는 층상 물질을 가져도 좋다. 층상 물질이란 층상의 결정 구조를 가지는 재료군의 총칭이다. 층상의 결정 구조에서는, 공유 결합 또는 이온 결합에 의하여 형성되는 층이 판데르발스 결합과 같은 공유 결합 또는 이온 결합보다 약한 결합에 의하여 적층되어 있다. 층상 물질은 단위층(monolayer) 중에서의 전기 전도성이 높고, 즉 2차원 전기 전도성이 높다. 반도체로서 기능하고 2차원 전기 전도성이 높은 재료를 채널 형성 영역에 사용함으로써, 온 전류가 큰 트랜지스터를 제공할 수 있다.
상기 층상 물질로서는 예를 들어 그래핀, 실리센, 칼코젠화물 등이 있다. 칼코젠화물은 칼코젠(16족에 속하는 원소)을 포함하는 화합물이다. 또한 칼코젠화물로서 전이 금속 칼코제나이드, 13족 칼코제나이드 등을 들 수 있다. 트랜지스터의 반도체층으로서 적용할 수 있는 전이 금속 칼코제나이드로서, 구체적으로는 황화 몰리브데넘(대표적으로는 MoS2), 셀레늄화 몰리브데넘(대표적으로는 MoSe2), 몰리브데넘 텔루륨(대표적으로는 MoTe2), 황화 텅스텐(대표적으로는 WS2), 셀레늄화 텅스텐(대표적으로는 WSe2), 텅스텐 텔루륨(대표적으로는 WTe2), 황화 하프늄(대표적으로는 HfS2), 셀레늄화 하프늄(대표적으로는 HfSe2), 황화 지르코늄(대표적으로는 ZrS2), 셀레늄화 지르코늄(대표적으로는 ZrSe2) 등을 들 수 있다.
반도체층(21)에 사용하는 반도체 재료의 결정성은 특별히 한정되지 않고, 비정질 반도체, 단결정성 반도체, 및 단결정 이외의 결정성을 가지는 반도체(다결정 반도체, 미결정 반도체, 또는 일부에 결정 영역을 가지는 반도체) 중 어느 것을 사용하여도 좋다. 결정성을 가지는 반도체를 사용하면, 트랜지스터 특성의 열화를 억제할 수 있기 때문에 바람직하다.
<게이트 절연층>
절연층(22)은 트랜지스터의 게이트 절연층으로서 기능하고, 용량 소자의 유전층으로서도 기능한다. 반도체층(21)에 산화물 반도체를 사용한 경우, 절연층(22)에서 적어도 반도체층(21)과 접촉하는 부분에는 산화물 절연막을 사용하는 것이 바람직하다. 예를 들어 산화 실리콘, 산화질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 산화 하프늄, 산화질화 하프늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 및 Ga-Zn 산화물 중 하나 또는 복수를 사용할 수 있다. 이들 이외에도 절연층(22)으로서는 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 질화산화 알루미늄 등의 질화물 절연막을 사용할 수도 있다. 또한 절연층(22)은 적층 구조를 가져도 좋고, 예를 들어 산화물 절연막과 질화물 절연막을 각각 하나 이상 가지는 적층 구조로 하여도 좋다.
또한 본 명세서 등에 있어서 산화질화물은 질소보다 산소의 함유량이 많은 재료를 가리킨다. 질화산화물은 산소보다 질소의 함유량이 많은 재료를 가리킨다.
또한 절연층(22)에는 high-k 재료로 이루어지는 절연 재료를 적층시켜 사용하는 것이 바람직하고, 비유전율이 높은(high-k) 재료와, 상기 high-k 재료보다 절연 내력이 큰 재료의 적층 구조를 사용하는 것이 바람직하다. 예를 들어 절연층(22)으로서 산화 지르코늄, 산화 알루미늄, 산화 지르코늄이 이 순서대로 적층된 절연막(ZAZ라고도 함)을 사용할 수 있다. 또한 예를 들어 산화 지르코늄, 산화 알루미늄, 산화 지르코늄, 산화 알루미늄이 이 순서대로 적층된 절연막(ZAZA라고도 함)을 사용할 수 있다. 또한 예를 들어 하프늄 지르코늄 산화물, 산화 알루미늄, 하프늄 지르코늄 산화물, 산화 알루미늄이 이 순서대로 적층된 절연막을 사용할 수 있다. 산화 알루미늄과 같이 절연 내력이 비교적 큰 절연체를 적층하여 사용함으로써, 절연 내력이 향상되어, 용량 소자의 정전 파괴를 억제할 수 있다.
또한 절연층(22)으로서 강유전성을 나타내는 재료를 사용하여도 좋다. 강유전성을 나타내는 재료로서는 산화 하프늄, 산화 지르코늄, HfZrOX(X는 0보다 큰 실수로 함) 등의 금속 산화물을 들 수 있다.
<도전층>
도전층(24) 및 도전층(25)은 각각 상면이 반도체층(21)과 접한다. 여기서 반도체층(21)에 산화물 반도체를 사용하고, 도전층(24) 또는 도전층(25)에 예를 들어 알루미늄 등의 산화되기 쉬운 금속을 사용하면, 도전층(24) 또는 도전층(25)과 반도체층(21) 사이에 절연성 산화물(예를 들어 산화 알루미늄)이 형성되기 때문에, 이들의 도통을 방해할 우려가 있다. 그러므로 도전층(24) 및 도전층(25)에는 산화되기 어려운 도전 재료, 산화되어도 전기 저항이 낮게 유지되는 도전 재료, 또는 산화물 도전성 재료를 사용하는 것이 바람직하다.
도전층(24) 및 도전층(25)으로서는 예를 들어 질화 탄탈럼, 질화 타이타늄, 타이타늄과 알루미늄을 포함한 질화물, 탄탈럼과 알루미늄을 포함한 질화물, 루테늄, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함한 산화물, 란타넘과 니켈을 포함한 산화물 등을 사용하는 것이 바람직하다. 이들은 산화되기 어려운 도전성 재료 또는 산화되어도 도전성을 유지하는 재료이기 때문에 바람직하다.
또는 산화 인듐, 산화 아연, In-Sn 산화물, In-Zn 산화물, In-W 산화물, In-W-Zn 산화물, In-Ti 산화물, In-Ti-Sn 산화물, In-Sn 산화물, In-Sn-Si 산화물, Ga-Zn 산화물 등의 도전성 산화물을 사용할 수 있다. 특히 인듐을 포함하는 도전성 산화물은 도전성이 높기 때문에 바람직하다.
도전층(23)은 게이트 전극으로서 기능하고, 다양한 도전성 재료를 사용할 수 있다. 도전층(23)으로서는 예를 들어 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄, 이리듐, 스트론튬, 란타넘 등에서 선택된 금속 원소, 상기 금속 원소를 성분으로 하는 합금을 사용하는 것이 바람직하다. 또한 상기 금속 또는 합금의 질화물 혹은 상기 금속 또는 합금의 산화물을 사용하여도 좋다. 예를 들어 질화 탄탈럼, 질화 타이타늄, 텅스텐, 타이타늄과 알루미늄을 포함한 질화물, 탄탈럼과 알루미늄을 포함한 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함한 산화물, 란타넘과 니켈을 포함한 산화물 등을 사용하는 것이 바람직하다. 또한 인 등의 불순물 원소를 함유시킨 다결정 실리콘으로 대표되는, 전기 전도도가 높은 반도체, 니켈실리사이드 등의 실리사이드를 사용하여도 좋다.
또한 도전층(23)에는 상기 도전층(24) 및 도전층(25)에 사용할 수 있는 질화물 및 산화물을 적용하여도 좋다.
도전층(31) 및 도전층(32)은 배선으로서 기능하기 때문에 저항이 낮은 도전성 재료를 사용할 수 있다. 또한 도전층(51)도 저항이 낮을수록 바람직하다. 도전층(31), 도전층(32), 및 도전층(51)으로서는 상기 도전층(23)과 같은 도전성 재료를 사용할 수 있다.
<절연층>
절연층(41)(또는 절연층(41b))은 반도체층(21)과 접한 부분을 가진다. 반도체층(21)에 산화물 반도체를 사용한 경우, 반도체층(21)과 절연층(41)의 계면 특성을 향상시키기 위하여, 절연층(41)에서 적어도 반도체층(21)과 접한 부분에는 산화물을 사용하는 것이 바람직하다. 예를 들어 산화 실리콘 또는 산화질화 실리콘을 적합하게 사용할 수 있다.
또한 절연층(41)으로서는 가열에 의하여 산소를 방출하는 막을 사용하는 것이 더 바람직하다. 이로써 트랜지스터(10)의 제작 공정 중에 가해지는 열에 의하여 반도체층(21)에 산소가 공급되므로 반도체층(21) 중의 산소 결손의 저감을 도모할 수 있기 때문에 신뢰성을 높일 수 있다. 절연층(41)에 산소를 공급하는 방법으로서는 산소 분위기하에서의 가열 처리, 산소 분위기하에서의 플라스마 처리 등을 들 수 있다. 또한 산소 분위기하에서 스퍼터링법에 의하여 절연층(41)의 상면에 산화물막을 성막함으로써 산소를 공급하여도 좋다. 그 후, 상기 산화물막을 제거하여도 좋다.
절연층(41)은 스퍼터링법 또는 플라스마 CVD법 등의 성막 방법으로 형성하는 것이 바람직하다. 특히 스퍼터링법에서 수소 가스를 포함하지 않는 성막 가스를 사용함으로써, 수소의 함유량이 매우 낮은 막으로 할 수 있다. 그러므로 반도체층(21)에 수소가 공급되는 것을 억제하고, 트랜지스터(10)의 전기 특성을 안정화시킬 수 있다.
절연층(41a) 및 절연층(41c)으로서는 산소가 확산되기 어려운 막을 사용하는 것이 바람직하다. 이로써 절연층(41b)에 포함되는 산소가 가열에 의하여 절연층(41a)을 통하여 절연층(11) 측으로 투과하는 것 및 절연층(41c)을 통하여 절연층(22) 측으로 투과하는 것을 방지할 수 있다. 바꿔 말하면, 산소가 확산되기 어려운 절연층(41a) 및 절연층(41c)을 절연층(41b)의 상하에 제공함으로써, 절연층(41b)에 포함되는 산소를 가둘 수 있다. 이로써 반도체층(21)에 산소를 효과적으로 공급할 수 있다.
절연층(41a) 및 절연층(41c)으로서는 예를 들어 질화 실리콘, 질화산화 실리콘, 산화질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 질화 알루미늄, 산화 하프늄, 및 하프늄 알루미네이트 중 하나 또는 복수를 사용할 수 있다. 특히 질화 실리콘 및 질화산화 실리콘은 그 자체로부터의 불순물(예를 들어 물 및 수소)의 방출이 적고, 산소 및 수소를 투과시키기 어려운 특징을 가지기 때문에, 절연층(41a) 및 절연층(41c)에 적합하게 사용할 수 있다.
[변형예]
이하에서는 상기 구성예와는 일부의 구성이 상이한 예에 대하여 설명한다. 또한 상기와 중복되는 부분에 대해서는 설명을 생략하는 경우가 있다.
{변형예 1}
도 5의 (A1), (A2)에 트랜지스터(10a)의 단면도를 나타내고, 도 5의 (B1), (B2)에 용량 소자(50a)의 단면도를 나타내었다. 트랜지스터(10a)와 용량 소자(50a)는 동일 공정에서 구분 형성할 수 있다. 트랜지스터(10a) 및 용량 소자(50a)는 상기 트랜지스터(10) 및 용량 소자(50)와 비교하여 도전층(23)의 구성이 주로 상이하다.
트랜지스터(10a) 및 용량 소자(50a)에 있어서, 도전층(23)은 섬 형상으로 제공되고 게이트 전극으로서 기능한다. 도 2의 (A2) 등에서는 도전층(23)이 절연층(22)의 오목부를 매립하도록 제공되어 있지만, 트랜지스터(10a) 및 용량 소자(50a)에서는 도전층(23)은 절연층(22)의 상면을 따라 제공되어 있다.
또한 도전층(23) 위에 게이트 배선으로서 기능하는 도전층(33)이 제공되어 있다. 도전층(33)은 절연층(43)에 매립되고, 도전층(23)의 상면과 접하여 제공되어 있다.
또한 도전층(23)을 제공하지 않고 도전층(33)과 절연층(22)이 접하는 구성으로 하고 도전층(33)의 일부가 게이트 전극으로서 기능하는 구성으로 하여도 좋다. 한편 도전층(23)을 제공함으로써, 게이트 절연층으로서 기능하는 절연층(22)의 표면을 도전층(23)으로 덮은 상태로 절연층(43) 및 도전층(33)을 형성할 수 있기 때문에, 게이트 절연층과 게이트 전극 사이의 결함 준위의 생성을 억제할 수 있어, 신뢰성을 높일 수 있다.
{변형예 2}
도 6의 (A)에 트랜지스터(10b)의 단면 개략도를 나타내고, 도 6의 (B)에 용량 소자(50b)의 단면 개략도를 나타내었다. 트랜지스터(10b)와 용량 소자(50b)는 동일 공정에서 구분 형성할 수 있다. 트랜지스터(10b) 및 용량 소자(50b)는 상기 트랜지스터(10) 및 용량 소자(50)와 비교하여 도전층(24)의 구성이 주로 상이하다.
트랜지스터(10b)에 있어서, 도전층(24)은 개구(20)와 중첩되는 영역에 오목부를 가진다. 이때 도전층(23)의 하단의 높이(높이 h1)가 도전층(24)의 상면의 높이보다 낮은 것이 바람직하다.
트랜지스터(10b)에 있어서, 반도체층(21) 중 도전층(24)과 접한 부분은 채널 형성 영역보다 저항이 낮은 영역이다. 따라서 높이 h1이 도전층(24)의 상면보다 낮게 위치함으로써, 반도체층(21)의 채널 형성 영역 전체에 균일하게 게이트 전계를 공급할 수 있어, 반도체층(21) 중에 게이트 전계가 미치기 어려운 것으로 인하여 저항이 높은 영역(오프셋 영역)이 생성되는 것을 방지할 수 있다. 그러므로 온 전류가 높은 트랜지스터를 실현할 수 있다. 이와 같은 구성을 실현하기 위해서는 예를 들어 도전층(24)의 두께를 적어도 반도체층(21)의 두께와 절연층(22)의 두께의 총합보다 두껍게 하는 것이 바람직하다.
또한 용량 소자(50b)에서는 도전층(24)이 두껍기 때문에 도전층(51)과 도전층(24)의 접촉 면적이 증대되므로, 이들 사이의 접촉 저항을 저감할 수 있다는 등 부차적인 효과를 발휘한다.
{변형예 3}
도 6의 (C), (D)에는 개구(20)의 측벽이 테이퍼 형상인 경우의 예를 나타내었다. 도 6의 (C)에 트랜지스터(10c)의 단면도를 나타내고, 도 6의 (D)에 용량 소자(50c)의 단면도를 나타내었다. 도 6의 (C) 및 (D)에서는 트랜지스터(10c)의 개구(20) 및 용량 소자(50c)의 개구(20) 모두에서 개구(20)의 하단의 지름(개구 지름)보다 상단의 지름(개구 지름)이 더 크다.
개구(20)의 측벽을 테이퍼 형상으로 함으로써 반도체층(21) 또는 도전층(51) 등의 피복성이 향상되므로, 스퍼터링법 등의 성막 방법을 사용하여도 막 중에서 밀도가 낮은 영역 등의 결함이 생성되는 것을 억제할 수 있다. 예를 들어 각도 θ는 45도 이상 90도 이하, 60도 이상 90도 미만, 또는 70도 이상 90도 미만으로 할 수 있다. 또한 ALD법 등 피복성이 매우 높은 성막 방법을 사용하는 경우에는 각도 θ를 90도보다 크게 하여도 좋다.
개구(20)의 측벽이 테이퍼 형상인 경우, 트랜지스터(10c)의 채널 폭에 대응하는 개구(20)의 지름은 도전층(24) 측으로부터 도전층(25) 측으로 향하여 커진다. 이때 트랜지스터(10c)에서 흐르는 전류의 크기는 지름이 가장 작은 부분에 제한된다. 따라서 트랜지스터(10c)의 채널 폭은 지름이 가장 작은 부분의 원주로 간주할 수 있다. 따라서 개구(20)의 측벽을 테이퍼 형상으로 함으로써, 채널 폭이 개구(20)의 상단의 지름보다 작은 트랜지스터를 제작할 수 있다.
용량 소자(50c)에서는 개구(20)의 측벽이 테이퍼 형상이면 개구(20)의 측벽이 원통 형상인 경우와 비교하여 정전 용량이 감소된다. 그러므로 정전 용량이 부족할 경우에는 절연층(22)에 비유전율이 높은 재료를 사용하거나, 절연층(22)의 두께를 얇게 하거나, 절연층(41)의 두께를 크게 하는 등에 의하여 정전 용량을 크게 할 수 있다.
이상이 변형예에 대한 설명이다.
[제작 방법의 예]
이어서, 본 발명의 일 형태의 반도체 장치의 제작 방법에 대하여 설명한다. 이하에서는 트랜지스터와 용량 소자를 동일 평면 상에 구분 형성하는 방법의 예에 대하여 설명한다.
도 7의 (A) 내지 도 9의 (C)는 이하에서 예시하는 반도체 장치의 제작 방법의 각 공정에서의 단면 개략도이다. 각 도면에 있어서, 왼쪽에 트랜지스터(10)를 나타내고, 오른쪽에 용량 소자(50)를 나타내었다. 또한 여기서는 도 9의 (C)에서 예시한 바와 같이, 트랜지스터(10)와 용량 소자(50)에서 도전층(31)을 공유하는 예에 대하여 설명한다.
이하에서, 절연체를 형성하기 위한 절연성 재료, 도전체를 형성하기 위한 도전성 재료, 또는 반도체를 형성하기 위한 반도체 재료는 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 적절히 사용하여 성막할 수 있다.
또한 스퍼터링법으로서는, 스퍼터링용 전원에 고주파 전원을 사용하는 RF 스퍼터링법, 직류 전원을 사용하는 DC 스퍼터링법, 그리고 전극에 인가하는 전압을 펄스적으로 변화시키는 펄스 DC 스퍼터링법이 있다. RF 스퍼터링법은 주로 절연막을 성막하는 경우에 사용되고, DC 스퍼터링법은 주로 금속 도전막을 성막하는 경우에 사용된다. 또한 펄스 DC 스퍼터링법은 주로 산화물, 질화물, 탄화물 등의 화합물을 반응성 스퍼터링법으로 성막할 때 사용된다.
또한 CVD법은 플라스마를 이용하는 플라스마 CVD(PECVD)법, 열을 이용하는 열 CVD(TCVD: Thermal CVD)법, 광을 이용하는 광 CVD(Photo CVD)법 등으로 분류할 수 있다. 또한 사용하는 원료 가스에 따라 금속 CVD(MCVD: Metal CVD)법, 유기 금속 CVD(MOCVD: Metal Organic CVD)법으로 분류할 수 있다.
플라스마 CVD법에 의하여, 비교적 낮은 온도에서 품질이 높은 막을 얻을 수 있다. 또한 열 CVD법은 플라스마를 사용하지 않기 때문에, 피처리물에 대한 플라스마 대미지를 작게 할 수 있는 성막 방법이다. 예를 들어 반도체 장치에 포함되는 배선, 전극, 소자(트랜지스터, 용량 소자 등) 등은 플라스마로부터 전하를 받아 차지 업하는 경우가 있다. 이때, 축적된 전하로 인하여 반도체 장치에 포함되는 배선, 전극, 소자 등이 파괴되는 경우가 있다. 한편, 플라스마를 사용하지 않는 열 CVD법의 경우, 이와 같은 플라스마 대미지가 생기지 않기 때문에 반도체 장치의 수율을 높일 수 있다. 또한 열 CVD법에서는 성막 시에 플라스마 대미지가 생기지 않기 때문에 결함이 적은 막을 얻을 수 있다.
또한 ALD법으로서는, 전구체 및 반응제의 반응을 열 에너지만으로 수행하는 열 ALD법, 플라스마 여기된 반응제를 사용하는 PEALD법 등을 사용할 수 있다.
CVD법 및 ALD법은 스퍼터링법과는 달리, 피처리물의 형상의 영향을 받기 어렵고, 단차 피복성이 양호한 성막 방법이다. 특히 ALD법은 우수한 단차 피복성과 우수한 두께 균일성을 가지기 때문에, 종횡비가 높은 개구부의 표면을 피복하는 경우 등에 적합하다. 다만 ALD법은 성막 속도가 비교적 느리기 때문에, 성막 속도가 빠른 CVD법 등 다른 성막 방법과 조합하여 사용되는 것이 바람직한 경우도 있다.
또한 CVD법은 원료 가스의 유량비를 변화시킴으로써, 임의의 조성의 막을 성막할 수 있다. 예를 들어 CVD법은 성막하면서 원료 가스의 유량비를 변화시킴으로써, 조성이 연속적으로 변화된 막을 성막할 수 있다. 원료 가스의 유량비를 변화시키면서 성막하는 경우에는, 복수의 성막실을 사용하여 성막하는 경우에 비하여, 반송 또는 압력 조정에 시간이 덜 걸리는 만큼, 성막에 걸리는 시간을 단축할 수 있다. 따라서 반도체 장치의 생산성을 높일 수 있는 경우가 있다.
또한 ALD법은 복수 종류의 상이한 전구체를 동시에 도입함으로써 임의의 조성의 막을 성막할 수 있다. 또는 복수 종류의 상이한 전구체를 도입하는 경우, 전구체 각각의 사이클 수를 제어함으로써, 임의의 조성의 막을 성막할 수 있다. 또한 CVD법과 마찬가지로, 조성이 연속적으로 변화된 막을 성막할 수 있다.
우선, 기판(미도시)을 준비하고, 상기 기판 위에 절연층(11)을 형성한다. 절연층(11)으로서는 산화 실리콘막, 산화질화 실리콘막 등의 무기 절연막을 사용할 수 있다. 절연층(11)의 성막에는 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용할 수 있다. 절연층(11)의 피형성면이 평탄하지 않은 경우에는 절연층(11)의 성막 후에 절연층(11)의 상면이 평탄해지도록 평탄화 처리를 수행하는 것이 바람직하다.
다음으로, 절연층(11) 위에 도전층(31)이 되는 도전막과 도전층(24)이 되는 도전막의 적층막을 형성한다. 이어서, 상기 적층막 위에 포토리소그래피법 등에 의하여 레지스트 마스크를 형성하고, 적층막에서 상기 레지스트 마스크로 덮이지 않은 부분을 에칭에 의하여 제거한 후에 레지스트 마스크를 제거한다. 이로써 도전층(31)과 도전층(24)을 형성할 수 있다. 다음으로 절연층(44)이 되는 절연막을 성막하고 도전층(24)과 중첩된 부분을 제거함으로써, 절연층(44)과, 절연층(44)에 매립된 도전층(31) 및 도전층(24)을 형성할 수 있다(도 7의 (A) 참조). 절연층(44)이 되는 절연막의 가공에는 CMP(Chemical Mechanical Polishing)법을 사용하는 것이 바람직하고, 예를 들어 도전층(24)의 상면이 노출될 때까지 상기 절연막을 가공함으로써, 도 7의 (A)에 나타낸 절연층(44)을 형성할 수 있다.
다음으로, 도전층(24) 및 절연층(44) 위에 절연층(41), 도전막(32f), 및 도전막(25f)을 성막한다(도 7의 (B) 참조).
절연층(41)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 적절히 사용하여 수행하면 좋다. 예를 들어 절연층(41)으로서, 스퍼터링법을 사용하여 산화 실리콘막을 성막하면 좋다.
절연층(44)과 도전층(24)의 상면의 높이가 일치하도록 평탄화 처리를 수행함으로써 절연층(41)의 상면을 평탄하게 할 수 있다. 또한 절연층(44)을 제공하지 않고 도전층(24)을 덮어 절연층(41)을 제공하여도 좋고, 이 경우에는 절연층(41)의 상면에 대하여 CMP 처리를 수행하여 상면을 평탄화시키는 것이 바람직하다.
여기서, 절연층(41)의 두께가 트랜지스터의 채널 길이에 대응하기 때문에 절연층(41)의 두께에 편차가 생기지 않도록 하는 것이 중요하다.
또한 산소를 포함하는 분위기에서 스퍼터링법을 사용하여 절연층(41)을 성막함으로써, 막 중에 많은 산소를 포함하는 절연층(41)을 형성할 수 있다. 또한 성막 가스에 수소를 포함하는 분자를 사용하지 않아도 되는 스퍼터링법을 사용함으로써 절연층(41) 중의 수소 농도를 저감할 수 있다. 이와 같이 절연층(41)을 성막함으로써 절연층(41)으로부터 반도체층(21)의 채널 형성 영역에 산소가 공급되므로 산소 결손의 저감을 도모할 수 있다.
도전막(32f)은 상기 도전층(31)이 되는 도전막과 같은 재료 및 방법으로 형성할 수 있다. 또한 도전막(25f)은 상기 도전층(24)이 되는 도전막과 같은 재료 및 방법으로 형성할 수 있다.
다음으로, 도전막(25f) 및 도전막(32f)의 일부를 에칭에 의하여 제거함으로써, 도전층(25) 및 도전층(32)을 형성한다(도 7의 (C) 참조).
다음으로, 도전층(25), 도전층(32), 및 절연층(41)에, 도전층(24)에 도달하는 개구(20)를 형성한다(도 7의 (D) 참조).
개구(20)의 측벽은 도전층(24)의 상면에 대하여 수직인 것이 바람직하다. 이와 같은 구성으로 함으로써 점유 면적이 작은 트랜지스터 및 용량 소자를 제작할 수 있다. 또는 개구(20)의 측벽은 테이퍼 형상으로 하여도 좋다. 테이퍼 형상으로 함으로써, 개구(20)의 내부에 형성하는 막의 피복성을 높일 수 있다.
개구(20)의 최대 폭(평면에서 보았을 때 개구(20)가 원형인 경우에는 최대 지름)은 가능한 한 미세한 것이 바람직하다. 예를 들어 개구(20)의 최대 폭은 60nm 이하, 50nm 이하, 40nm 이하, 30nm 이하, 또는 20nm 이하이고, 5nm 이상인 것이 바람직하다. 이와 같이 개구(20)를 미세하게 가공하기 위해서는 EUV 광 등의 단파장 광 또는 전자 빔을 사용한 리소그래피법을 이용하는 것이 바람직하다.
개구(20)는 종횡비가 크기 때문에 이방성 에칭을 사용하여 형성하는 것이 바람직하다. 특히 드라이 에칭법에 의한 가공은 미세 가공에 적합하기 때문에 바람직하다. 또한 상기 가공은 도전층(25)의 에칭, 도전층(32)의 에칭, 및 절연층(41)의 에칭의 각각에서 다른 조건으로 수행하여도 좋다. 또한 도전층(25), 도전층(32), 및 절연층(41)의 각각에서 개구(20)의 측벽의 각도가 상이하여도 좋다.
또한 절연층(41)의 에칭 시에 도전층(24)의 상부의 일부가 에칭되어 개구(20)의 바닥 부분에서의 도전층(24)의 두께가 얇아질 경우가 있다. 또는 개구(20)의 형성 후에 이어서 도전층(24)의 상부의 일부를 에칭함으로써 도전층(24)을 얇게 할 수 있다.
이어서 가열 처리를 수행하여도 좋다. 가열 처리는 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하, 더 바람직하게는 320℃ 이상 450℃ 이하에서 수행하면 좋다. 또한 가열 처리는 질소 가스 또는 불활성 가스 분위기, 혹은 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 수행한다. 예를 들어 질소 가스와 산소 가스의 혼합 분위기에서 가열 처리를 수행하는 경우, 산소 가스를 20% 정도로 하면 좋다. 또한 가열 처리는 감압 상태에서 수행하여도 좋다. 또는 질소 가스 또는 불활성 가스 분위기에서 가열 처리를 수행한 후에, 이탈된 산소를 보충하기 위하여 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 가열 처리를 수행하여도 좋다. 상기와 같은 가열 처리를 수행함으로써, 반도체층이 되는 산화물 반도체막의 성막 전에, 절연층(41) 등에 포함되는 물 등의 불순물을 저감할 수 있다.
또한 상기 가열 처리에서 사용하는 가스는 고순도화되어 있는 것이 바람직하다. 예를 들어 상기 가열 처리에서 사용하는 가스에 포함되는 수분량을 1ppb 이하, 바람직하게는 0.1ppb 이하, 더 바람직하게는 0.05ppb 이하로 하면 좋다. 고순도화된 가스를 사용하여 가열 처리를 수행함으로써, 절연층(41) 등에 수분 등이 들어가는 것을 가능한 한 방지할 수 있다.
다음으로, 절연층(41), 도전층(25), 개구(20) 등을 덮어 반도체막(21f)을 성막한다(도 8의 (A) 참조).
상기 반도체막(21f)으로서는 산화물 반도체막을 사용할 수 있다. 상기 산화물 반도체막의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 적절히 사용하여 수행하면 좋다. 여기서 상기 산화물 반도체막은 종횡비가 큰 개구(20)의 바닥 부분 및 측벽에 접하여 형성되는 것이 바람직하다. 따라서 상기 산화물 반도체막의 성막에는 피복성이 양호한 성막 방법을 사용하는 것이 바람직하고, CVD법 또는 ALD법 등을 사용하는 것이 더 바람직하다. 예를 들어 상기 산화물 반도체막으로서, ALD법을 사용하여 In-Ga-Zn 산화물을 성막하면 좋다. 또한 개구(20)가 테이퍼 형상인 경우에는 스퍼터링법을 사용하여 산화물 반도체막을 성막할 수 있다.
또한 산화물 반도체막의 성막 중 또는 성막 후에, 산소를 포함하는 분위기에서 마이크로파 처리를 수행함으로써 상기 산화물 반도체막 중의 불순물 농도를 저감시키는 처리를 수행하는 것이 바람직하다. 또한 불순물로서는 특히 수소 및 탄소를 들 수 있다. 또한 마이크로파 처리를 수행함으로써 산화물 반도체막의 결정성을 높일 수 있는 경우가 있다. 여기서 마이크로파 처리란, 예를 들어 마이크로파를 사용하여 고밀도 플라스마를 발생시키는 전원을 가지는 장치를 사용하는 처리를 말한다.
산소를 포함하는 분위기에서 마이크로파 처리를 수행함으로써, 마이크로파 또는 RF 등의 고주파를 사용하여 산소 가스를 플라스마화하여, 상기 산소 플라스마를 작용시킬 수 있다. 또한 산화물 반도체에 작용하는 산소로서는 산소 원자, 산소 분자, 산소 이온, 및 산소 라디칼(O 라디칼이라고도 하는, 홀전자(unpaired electron)를 가지는 원자, 분자, 또는 이온) 등 다양한 형태가 있다. 또한 산화물 반도체에 작용하는 산소는 상술한 형태 중 어느 하나 또는 복수이면 좋고, 특히 산소 라디칼인 것이 적합하다.
또한 상술한 산소를 포함하는 분위기에서의 마이크로파 처리 시에, 기판을 가열함으로써 산화물 반도체막 중의 불순물 농도를 더 저감시킬 수 있기 때문에 바람직하다. 상술한 기판의 가열은 온도를 100℃ 이상 650℃ 이하, 바람직하게는 200℃ 이상 600℃ 이하, 더 바람직하게는 300℃ 이상 450℃ 이하로 하여 수행하면 좋다.
상술한 바와 같이, 산소를 포함하는 분위기에서의 마이크로파 처리 시에 기판을 가열함으로써, SIMS에 의하여 얻어지는 산화물 반도체막 중의 탄소 농도를 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만으로 할 수 있다.
또한 위에서는 산화물 반도체막에 대하여 산소를 포함하는 분위기에서 마이크로파 처리를 수행하는 구성에 대하여 예시하였지만 이에 한정되지 않는다. 예를 들어 산화물 반도체막 근방에 위치하는 절연막, 더 구체적으로는 산화 실리콘막에 대하여 산소를 포함하는 분위기에서 마이크로파 처리를 수행하여도 좋다. 이에 의하여 상기 산화 실리콘막 중에 포함되는 수소를 H2O로서 외부에 방출시킬 수 있다. 산화물 반도체막 근방에 위치하는 산화 실리콘막으로부터 수소를 방출시킴으로써 신뢰성이 높은 반도체 장치를 제공할 수 있다.
또한 반도체층(21)을 적층 구조로 하는 경우, 각 층의 성막 방법은 같아도 좋고 상이하여도 좋다. 예를 들어 반도체층(21)을 2층의 적층 구조로 하는 경우, 아래층의 산화물 반도체막을 스퍼터링법으로 성막하고, 위층의 산화물 반도체막을 ALD법으로 성막하여도 좋다. 스퍼터링법으로 성막된 산화물 반도체막은 결정성을 가지기 쉽다. 그래서 결정성을 가지는 산화물 반도체막을 아래층의 산화물 반도체막으로서 제공함으로써, 위층의 산화물 반도체막의 결정성을 높일 수 있다. 또한 스퍼터링법으로 성막된 아래층의 산화물 반도체막에 핀홀 또는 단절 등이 형성되더라도, 그들과 중첩된 부분을 피복성이 양호한 ALD법으로 성막한 위층의 산화물 반도체막으로 메울 수 있다.
여기서, 산화물 반도체막은 개구(20)에서의 도전층(24)의 상면, 개구(20)에서의 절연층(41)의 측면, 및 절연층(41) 위의 도전층(25)의 측면 및 상면에 접하여 형성되는 것이 바람직하다.
이어서 가열 처리를 수행하는 것이 바람직하다. 가열 처리는 상기 산화물 반도체막이 다결정화되지 않는 온도 범위에서 수행하면 좋고, 250℃ 이상 650℃ 이하, 바람직하게는 400℃ 이상 600℃ 이하에서 수행하면 좋다. 또한 가열 처리는 질소 가스 또는 불활성 가스 분위기, 혹은 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 수행한다. 예를 들어 질소 가스와 산소 가스의 혼합 분위기에서 가열 처리를 수행하는 경우, 산소 가스를 20% 정도로 하면 좋다. 또한 가열 처리는 감압 상태에서 수행하여도 좋다. 또는 질소 가스 또는 불활성 가스 분위기에서 가열 처리를 수행한 후에, 이탈된 산소를 보충하기 위하여 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 가열 처리를 수행하여도 좋다.
또한 상기 가열 처리에서 사용하는 가스는 고순도화되어 있는 것이 바람직하다. 예를 들어 상기 가열 처리에서 사용하는 가스에 포함되는 수분량을 1ppb 이하, 바람직하게는 0.1ppb 이하, 더 바람직하게는 0.05ppb 이하로 하면 좋다. 고순도화된 가스를 사용하여 가열 처리를 수행함으로써, 상기 산화물 반도체막 등에 수분 등이 들어가는 것을 가능한 한 방지할 수 있다.
여기서, 반도체막(21f)이, 많은 산소를 포함하는 절연층(41)과 접한 상태로 상기 가열 처리를 수행하는 것이 바람직하다. 이로써 절연층(41)으로부터 반도체막(21f)의 채널 형성 영역이 되는 부분에 산소가 공급되므로 산소 결손의 저감을 도모할 수 있다.
또한 위의 설명에서는 상기 산화물 반도체막의 성막 후에 가열 처리를 수행하였지만 본 발명은 이에 한정되지는 않는다. 추후의 공정에서 가열 처리를 수행하는 구성으로 하여도 좋다.
다음으로, 반도체막(21f)의 일부를 에칭에 의하여 제거함으로써, 반도체층(21)을 형성한다(도 8의 (B) 참조). 반도체막(21f)의 에칭 시에 도전층(25)도 동시에 제거함으로써, 도전층(25)은 반도체층(21)으로 덮인 부분만 잔존하고 반도체층(21)으로 덮이지 않은 부분은 제거된다. 또한 도 8의 (B)의 오른쪽에 나타낸 바와 같이, 용량 소자(50)가 되는 영역에서는 개구(20)의 바닥에 위치하는 도전층(24)도 상기 에칭에 의하여 제거되는 것이 바람직하다. 이와 같이, 반도체막(21f)의 에칭 공정에서 도전층(25)과 도전층(24)도 에칭함으로써, 추후에 형성되는 도전층(51)이 도전층(32) 및 도전층(31)과 직접 접속되는 구성으로 할 수 있다.
다음으로, 절연층(41), 도전층(32), 반도체층(21), 및 용량 소자(50)가 되는 영역의 개구(20) 등을 덮어, 도전층(51)이 되는 도전막(51f)을 성막한다(도 8의 (C) 참조).
다음으로, 도전막(51f)의 불필요한 부분을 에칭에 의하여 제거함으로써, 도전층(51)을 형성한다(도 8의 (D) 참조). 도전막(51f)의 에칭은 도전층(32)이 에칭되지 않거나 에칭되기 어려운 조건으로 수행하는 것이 바람직하다. 에칭을 용이하게 하기 위하여 도전층(32)과 도전층(51)(도전막(51f))에는 다른 도전성 재료를 사용하여도 좋다. 또한 에칭 선택비를 충분히 확보할 수 없는 경우에는 도전층(32)이 되는 도전막(32f)의 두께를 도전막(51f)의 에칭으로 소실되지 않을 정도로 미리 충분히 두껍게 하는 것이 바람직하다.
다음으로, 절연층(41), 도전층(32), 반도체층(21), 도전층(51) 등을 덮어 절연층(22)을 형성한다(도 9의 (A) 참조). 절연층(22)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 적절히 사용하여 수행하면 좋다. 여기서 절연층(22)은 종횡비가 큰 개구(20)에 제공된 반도체층(21) 및 도전층(51)에 접하여 형성되기 때문에, 피복성이 양호한 성막 방법을 사용하여 성막되는 것이 바람직하고, CVD법 또는 ALD법 등을 사용하는 것이 더 바람직하다. 예를 들어 절연층(22)으로서, ALD법을 사용하여 산화 실리콘을 성막하면 좋다. 또한 개구(20)의 측벽이 테이퍼 형상인 경우에는 스퍼터링법을 사용하여 절연층(22)을 성막할 수 있다.
다음으로, 도전층(23)이 되는 도전막을 개구(20)의 오목부를 매립하도록 성막하고, 상기 도전막의 불필요한 부분을 에칭에 의하여 제거함으로써, 도전층(23)을 형성한다(도 9의 (B) 참조). 상기 도전막은 피복성 또는 매립성이 높은 성막 방법으로 성막되는 것이 바람직하고, 예를 들어 CVD법 또는 ALD법 등을 사용하는 것이 더 바람직하다. 또한 개구(20)의 측벽이 테이퍼 형상인 경우에는 스퍼터링법을 사용하여 상기 도전막을 성막할 수 있다.
이상의 공정에 의하여, 절연층(11) 위에 트랜지스터(10)와 용량 소자(50)를 구분 형성할 수 있다. 이와 같이 제작 공정을 공유함으로써 저비용으로 다기능의 반도체 장치를 실현할 수 있다.
다음으로, 절연층(42) 및 절연층(43)을 순차적으로 성막한다(도 9의 (C) 참조). 절연층(42) 및 절연층(43)의 성막에는 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용할 수 있다.
이상이 제작 방법에 대한 설명이다.
[응용예]
이하에서는 트랜지스터와 용량 소자를 사용한 기억 장치의 구성에 대하여 설명한다.
도 10의 (A)에는 메모리 셀(40a)의 회로도를 나타내었다. 메모리 셀(40a)은 하나의 트랜지스터(Tr1)와 하나의 용량 소자(C)로 구성되며, 1Tr1C라고도 표기할 수 있다. 트랜지스터(Tr1)는 게이트가 배선(WWL)에, 소스 및 드레인 중 한쪽이 배선(BL)에, 소스 및 드레인 중 다른 쪽이 용량 소자(C)의 한쪽 전극에 각각 접속된다. 용량 소자(C)는 다른 쪽 전극이 배선(PL)에 접속된다.
도 10의 (B)에는 메모리 셀(40a)의 단면도를 나타내었다. 트랜지스터(10)가 트랜지스터(Tr1)에 대응하고, 용량 소자(50)가 용량 소자(C)에 대응한다.
여기까지는 트랜지스터(10)와 용량 소자(50)에서 동일한 막으로 구성되는 도전층에는 같은 부호를 사용하여 설명하였지만, 이하에서는 전기적으로 분리된 도전층을 구별하기 위하여 다른 부호를 사용하여 설명하는 경우가 있다.
도 10의 (B)에 있어서, 트랜지스터(10)는 도전층(32a)과 도전층(23a)을 가지고, 용량 소자(50)는 도전층(32b)과 도전층(23b)을 가진다. 또한 도전층(31)은 트랜지스터(10)와 용량 소자(50)에 공통적으로 제공되어 있다. 도전층(23a)이 배선(WWL)에, 도전층(32a)이 배선(BL)에, 도전층(23b)이 배선(PL)에 각각 대응한다.
도 10의 (C)는 도전층(32)을 공유하는 경우의 예이다. 도 10의 (C)에 있어서, 트랜지스터(10)는 배선(WWL)에 대응하는 도전층(23a)과 배선(BL)에 대응하는 도전층(31a)을 가지고, 용량 소자(50)는 배선(PL)에 대응하는 도전층(23b)을 가진다. 또한 도전층(32)은 트랜지스터(10)와 용량 소자(50)에서 공통적으로 제공되고, 용량 소자(50)는 도전층(31b)을 가진다.
또한 여기서는 용량 소자(50)의 도전층(23b)이 배선(PL)에 대응하는 예를 나타내었지만 도전층(31) 및 도전층(32) 중 한쪽 또는 양쪽을 배선(PL)으로 하여도 좋다. 이 경우에는 도전층(23b)과, 트랜지스터(10)의 도전층(31) 및 도전층(32) 중 어느 한쪽을 전기적으로 접속하면 좋다.
도 11의 (A)에 나타낸 메모리 셀(40b)은 3개의 트랜지스터(트랜지스터(Tr1, Tr2, Tr3))와 하나의 용량 소자(C)로 구성되며, 3Tr1C라고도 표기할 수 있다. 메모리 셀(40b)은 도 10의 (A)에 나타낸 메모리 셀(40a)에, 트랜지스터(Tr2)와 트랜지스터(Tr3)를 추가한 구성을 가진다. 트랜지스터(Tr2)는 게이트가 트랜지스터(Tr1)의 소스 및 드레인 중 다른 쪽 및 용량 소자(C)의 한쪽 전극에, 소스 및 드레인 중 한쪽이 배선(RL)에, 소스 및 드레인 중 다른 쪽이 트랜지스터(Tr3)의 소스 및 드레인 중 한쪽에 각각 접속된다. 트랜지스터(Tr3)는 게이트가 배선(RWL)에, 소스 및 드레인 중 다른 쪽이 배선(SL)에 각각 접속된다.
배선(BL)은 기록 비트선으로서 기능하고 데이터 전위가 공급된다. 배선(WWL)은 기록 워드선으로서 기능하고 트랜지스터(Tr1)의 온/오프를 제어하는 제어 신호가 공급된다. 데이터 전위는 트랜지스터(Tr1)를 통하여 용량 소자(C)에 충전되어 유지된다. 배선(RL) 및 배선(SL) 중 한쪽은 판독선으로서 기능하고 감지 증폭기 등의 판독 회로가 접속되고, 배선(RL) 및 배선(SL) 중 다른 쪽에는 고정 전위 또는 신호가 공급된다. 배선(PL)에는 고정 전위 또는 접지 전위가 공급된다.
도 11의 (B)에는 메모리 셀(40b)의 단면도를 나타내었다. 메모리 셀(40b)은 트랜지스터(10a), 트랜지스터(10b), 트랜지스터(10c), 및 용량 소자(50)를 가진다. 트랜지스터(10b) 및 트랜지스터(10c)는 트랜지스터(10a) 및 용량 소자(50)의 아래쪽에 제공된다.
트랜지스터(10a), 트랜지스터(10b), 및 트랜지스터(10c)는 같은 구성을 가진다. 트랜지스터(10a)는 도전층(23a), 도전층(31b), 및 도전층(32a)을 가진다. 트랜지스터(10b)는 도전층(23b), 도전층(31a), 및 도전층(32b)을 가진다. 트랜지스터(10c)는 도전층(23c), 도전층(31a), 및 도전층(32c)을 가진다. 용량 소자(50)는 도전층(31b)과 도전층(23d)을 가진다. 또한 도 11의 (B)에서는 절연층(11) 측으로부터 절연층(44a), 절연층(41a), 절연층(42a), 절연층(43a), 절연층(44b), 절연층(41b), 절연층(42b), 및 절연층(43b)이 적층되어 제공되어 있다. 또한 도전층(31b)은 절연층(44b)에 매립되며, 접속 전극(플러그)으로서 기능하는 도전층(61)을 통하여 도전층(23b)과 접속되어 있다.
트랜지스터(10a)는 트랜지스터(Tr1)에, 트랜지스터(10b)는 트랜지스터(Tr2)에, 트랜지스터(10c)는 트랜지스터(Tr3)에 각각 대응한다. 도전층(23a)은 배선(WWL)에, 도전층(32a)은 배선(BL)에, 도전층(23d)은 배선(PL)에, 도전층(32b)은 배선(RL)에, 도전층(23c)은 배선(RWL)에, 도전층(32c)은 배선(SL)에 각각 대응한다.
도 11의 (B)에서는 트랜지스터(10b)와 트랜지스터(10a)가 중첩되고, 트랜지스터(10c)와 용량 소자(50)가 중첩된다. 이러한 적층 구조로 함으로써, 각 트랜지스터와 용량 소자(50)를 중첩시키지 않고 배치한 경우와 비교하여, 평면에서 보았을 때의 메모리 셀(40b)의 점유 면적을 축소시킬 수 있다.
도 12의 (A) 및 (B)에 나타낸 메모리 셀(40c)은 트랜지스터(Tr2)와 트랜지스터(Tr3)를 교체한 경우의 예이다. 도 12의 (B)의 트랜지스터(10b)가 도 12의 (A)의 트랜지스터(Tr3)에 대응하고, 트랜지스터(10c)가 트랜지스터(Tr2)에 대응한다. 또한 도 12의 (B)에 있어서, 트랜지스터(10c)의 도전층(23c)과, 도전층(31b)이 도전층(61)을 통하여 접속되어 있다. 도전층(23b)은 배선(RWL)에, 도전층(32b)은 배선(SL)에, 도전층(32c)은 배선(RL)에 각각 대응한다.
다음으로, 메모리 셀(40b)을 복수 사용한 기억 장치에서의 메모리 셀의 배열 방법에 대하여 설명한다. 이하에서는 도 11의 (B)에서 예시한 구성을 예로 들기로 한다. 여기서 도 11의 (B)에 나타낸 바와 같이, 트랜지스터(10a)와 트랜지스터(10b)의 적층 구조를 유닛(30a)이라고 부르고, 용량 소자(50)와 트랜지스터(10c)의 적층 구조를 유닛(30b)이라고 부른다. 유닛(30a)에는 배선(WWL), 배선(BL), 및 배선(RL)이 접속된다. 유닛(30b)에는 배선(PL), 배선(RWL), 및 배선(SL)이 접속된다.
도 13의 (A)에 메모리 셀(40b)을 주기적으로 배열하는 방법의 일례를 나타내었다. 도 13의 (A)는 메모리 셀(40b)의 배열 방법을 모식적으로 나타낸 평면도이다. 도 13의 (A)에서는 직교 좌표로서 x방향, y방향을 화살표로 나타내었다.
도 13의 (A)에서는 유닛(30a)을 해치 패턴을 넣은 원형으로, 유닛(30b)을 무지의 원형으로 각각 나타내었다. 한 쌍의 유닛(30a)과 유닛(30b)으로 메모리 셀(40b)이 구성된다.
배선(BL), 배선(RL), 및 배선(SL)은 x방향으로 연장되어 있다. 배선(WWL), 배선(PL), 및 배선(RWL)은 y방향으로 연장되어 있다. 배선(BL)과 배선(RL)은 중첩되어 배치되고, 이들을 통틀어 실선으로 나타내고, 배선(SL)을 파선으로 나타내었다. 배선(PL)과 배선(RWL)은 중첩되어 배치되고, 이들을 통틀어 실선으로 나타내고, 배선(WWL)을 파선으로 나타내었다.
평면에서 보았을 때, 배선(WWL)과 배선(PL)(배선(RWL))은 등간격으로 배치된다. 또한 배선(SL)과 배선(BL)(배선(RL))은 등간격으로 배치된다. 또한 x방향으로 연장되는 배선들의 간격과 y방향으로 연장되는 배선들의 간격이 동등하다.
유닛(30a)은 배선(BL)(배선(RL))과 배선(WWL)의 교차부에 배치된다. 또한 유닛(30b)은 배선(SL)과 배선(PL)(배선(RWL))의 교차부에 배치된다. 유닛(30a)과 유닛(30b)을 연결하는 방향은 x방향 및 y방향에 대하여 45도 경사져 있다.
이와 같은 구성으로 함으로써 가장 치밀하게 메모리 셀(40b)을 배치할 수 있다.
또한 도 13의 (A)는 배선들의 간격을 x방향과 y방향에서 같게 한 이상적인 경우의 예이지만 x방향과 y방향에서 배선들의 간격이 상이하여도 좋다. 도 13의 (B)는 y방향으로 배열되는 배선들의 간격을 x방향으로 배열되는 배선보다 넓게 한 경우의 예이다. 또한 x방향으로 배열되는 배선들의 간격을 y방향보다 넓게 하여도 좋다.
도 14의 (A)는 배선들을 비스듬하게 교차시킨 경우의 예이다. 도 14의 (A)에는 사교(斜交) 좌표계로서, 60도로 교차하는 3개의 방향(a방향, b방향, c방향)을 화살표로 나타내었다. 또한 b방향에 대하여 평행한 가는 파선을 나타내었다.
배선(SL)과 배선(BL)(배선(RL))은 a방향으로 연장되어 제공되고, 배선(WWL)과 배선(PL)(배선(RWL))은 c방향으로 연장되어 제공된다. 유닛(30a)과 유닛(30b)을 연결하는 직선은 a방향과 직교하는 방향에 대하여 평행하다.
도 14의 (B)는 도 14의 (A)의 배선들의 형상을 상이하게 한 경우의 예이다. 도 14의 (B)에 있어서, 복수의 배선(WWL)과 복수의 배선(PL)(배선(RWL))은 각각 b방향과 c방향에 대하여 평행한 부분을 가지는 지그재그 형상을 가지고, 또한 a방향으로 배열된다. 예를 들어 도 14의 (A)에 나타낸 예의 경우, c방향으로 연장되는 1개의 배선에 접속되는 메모리 셀(40b)의 개수를 일치시키기 위해서는 메모리 셀 어레이의 외형을 평행 사변형(마름모꼴을 포함함)으로 할 필요가 있다. 그러나 도 14의 (B)에 나타낸 바와 같이 배선을 지그재그 형상으로 함으로써, 직교 좌표를 사용하여 배열한 경우와 마찬가지로, 메모리 셀 어레이의 외형을 직사각형(정방형을 포함함)으로 할 수 있다.
도 15에는, 감지 증폭기를 포함하는 구동 회로가 제공되는 층 위에, 메모리 셀을 가지는 층이 적층되어 제공된 기억 장치의 단면 구성예를 나타내었다.
도 15에서는 트랜지스터(70)의 위쪽에 배선층(60)이 제공되고, 배선층(60)의 위쪽에 메모리 셀(40b)이 2단 적층된 예를 나타내었다. 또한 메모리 셀(40b)을 3단 이상 적층하여도 좋다. 메모리 셀(40b)의 구성에 대해서는 위의 기재를 참조할 수 있다.
트랜지스터(70)는 기판(71) 위에 제공되고, 게이트로서 기능하는 도전층(74)과, 게이트 절연층으로서 기능하는 절연층(73)과, 기판(71)의 일부로 이루어지는 반도체 영역(72)과, 소스 영역 또는 드레인 영역으로서 기능하는 저저항 영역(75a) 및 저저항 영역(75b)을 가진다. 트랜지스터(70)는 p채널형 및 n채널형 중 어느 것이어도 좋다.
트랜지스터(70)는 채널이 형성되는 반도체 영역(72)(기판(71)의 일부)이 볼록 형상을 가진다. 또한 도전층(74)은 절연층(73)을 개재하여 반도체 영역(72)의 측면 및 상면을 덮도록 제공되어 있다. 이러한 트랜지스터(70)는 반도체 기판의 볼록부를 이용하기 때문에 FIN형 트랜지스터라고도 불린다. 또한 볼록부의 상부와 접하여, 볼록부를 형성하기 위한 마스크로서 기능하는 절연체를 가져도 좋다. 또한 여기서는 반도체 기판의 일부를 가공하여 볼록부를 형성하는 경우에 대하여 설명하였지만, SOI 기판을 가공하여 볼록 형상을 가지는 반도체막을 형성하여도 좋다. 트랜지스터(70)의 구성은 일례이고 이에 한정되지 않는다. 회로 구성 또는 구동 방법에 따라 적절한 구성의 트랜지스터를 사용할 수 있다.
도 15에서는 배선(63)을 복수로 가지는 배선층(60)이 제공되어 있다. 이와 같이 각 구조체들 사이에는 층간막, 배선, 및 플러그 등이 제공된 배선층이 제공되어도 좋다. 또한 배선층은 설계에 따라 복수 층 제공할 수 있다. 여기서 플러그 또는 배선으로서 기능하는 도전체에는, 복수의 구조를 합쳐서 동일한 부호를 부여하는 경우가 있다. 또한 본 명세서 등에서 배선과, 배선에 전기적으로 접속되는 플러그가 일체물이어도 좋다. 즉 도전체의 일부가 배선으로서 기능하는 경우 및 도전체의 일부가 플러그로서 기능하는 경우도 있다.
예를 들어 트랜지스터(70) 위에는 복수의 층간막이 적층되어 제공되어 있다. 각 층간막에는 상기 층간막의 배선들을 전기적으로 접속하기 위한 플러그가 매립되어 있어도 좋다. 또한 층간막으로서 기능하는 절연체는 그 아래쪽의 요철 형상을 피복하는 평탄화막으로서 기능하여도 좋다. 예를 들어 절연체의 상면은 평탄성을 높이기 위하여 CMP법 등을 사용한 평탄화 처리에 의하여 평탄화되어도 좋다.
도 15에는 복수의 플러그(62)와 복수의 도전층으로 구성되는 접속층(65)을 나타내었다. 접속층(65)을 구성하는 도전층의 일부는 메모리 셀(40b)을 구성하는 도전층과 동일한 도전막을 가공하여 형성되는 것이 바람직하다. 예를 들어 접속층(65)을 구성하는 도전층(31p), 도전층(32p)은 각각 메모리 셀(40b)을 구성하는 도전층(31), 도전층(32)과 동일 공정으로 제작할 수 있다.
이상이 응용예에 대한 설명이다.
본 발명의 일 형태는 트랜지스터와 용량 소자를 용이하게 구분 형성할 수 있기 때문에, 트랜지스터와 용량 소자를 가지는 다양한 회로를 저비용으로 제작할 수 있다. 또한 본 발명의 일 형태의 트랜지스터에서는 채널 길이를 매우 작게 할 수 있을 뿐만 아니라, 매우 낮은 오프 전류를 실현할 수 있기 때문에 높은 온 오프비를 실현할 수 있다. 그러므로 용량 소자의 충방전에 필요한 시간을 단축할 수 있을 뿐만 아니라, 용량 소자의 전위를 장시간에 걸쳐 유지할 수 있다. 본 발명의 일 형태는 기억 장치뿐만 아니라, 표시 장치의 화소 회로, 촬상 장치의 화소 회로 등, 트랜지스터와 용량 소자를 필요로 하는 다양한 회로, 및 상기 회로를 포함하는 장치에 적용할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는 본 발명의 일 형태의 기억 장치에 대하여 도면을 사용하여 설명한다.
도 16의 (A)에 본 발명의 일 형태의 기억 장치의 사시 개략도를 나타내었다. 도 16의 (B)에 본 발명의 일 형태의 기억 장치의 블록도를 나타내었다.
도 16의 (A) 및 (B)에 나타낸 기억 장치(150)는 구동 회로층(450)과 n층의 기억층(411)을 가진다. 기억층(411)은 각각 메모리 셀 어레이(415)를 가진다. 메모리 셀 어레이(415)는 복수의 메모리 셀(410)을 가진다.
n층의 기억층(411)은 구동 회로층(450) 위에 제공된다. n층의 기억층(411)을 구동 회로층(450) 위에 제공함으로써, 기억 장치(150)의 점유 면적을 축소시킬 수 있다. 또한 단위 면적당 기억 용량을 높일 수 있다.
본 실시형태에서는 n번째 층의 기억층(411)을 기억층(411_n)이라고 표기한다(n은 1 이상의 정수). 또한 본 실시형태 등에서, n층의 기억층(411) 전체에 따른 사항을 설명하는 경우나 n층의 기억층(411)의 각 층에 공통되는 사항을 나타내는 경우에 단순히 "기억층(411)"이라고 표기하는 경우가 있다.
<구동 회로층(450)의 구성예>
구동 회로층(450)은 PSW(422)(파워 스위치), PSW(423), 및 주변 회로(431)를 가진다. 주변 회로(431)는 주변 회로(441), 컨트롤 회로(432)(Control Circuit), 및 전압 생성 회로(433)를 가진다.
기억 장치(150)에 있어서, 각 회로, 각 신호 및 각 전압은 필요에 따라 적절히 취사할 수 있다. 또는 다른 회로 혹은 다른 신호를 추가하여도 좋다. 신호(BW), 신호(CE), 신호(GW), 신호(CLK), 신호(WAKE), 신호(ADDR), 신호(WDA), 신호(PON1), 신호(PON2)는 외부로부터의 입력 신호이고, 신호(RDA)는 외부에 대한 출력 신호이다.
신호(CLK)는 클록 신호이다. 신호(BW), 신호(CE), 및 신호(GW)는 제어 신호이다. 신호(CE)는 칩 인에이블 신호이고, 신호(GW)는 글로벌 기록 인에이블 신호이고, 신호(BW)는 바이트 기록 인에이블 신호이다. 신호(ADDR)는 어드레스 신호이다. 신호(WDA)는 기록 데이터이고, 신호(RDA)는 판독 데이터이다. 신호(PON1), 신호(PON2)는 파워 게이팅 제어용 신호이다. 또한 신호(PON1), 신호(PON2)는 컨트롤 회로(432)에서 생성하여도 좋다.
컨트롤 회로(432)는 기억 장치(150)의 동작 전반을 제어하는 기능을 가지는 로직 회로이다. 예를 들어 컨트롤 회로는 신호(CE), 신호(GW) 및 신호(BW)를 논리 연산하여 기억 장치(150)의 동작 모드(예를 들어 기록 동작, 판독 동작)를 결정한다. 또는 컨트롤 회로(432)는 이 동작 모드가 실행되도록 주변 회로(441)의 제어 신호를 생성한다.
전압 생성 회로(433)는 음의 전압을 생성하는 기능을 가진다. 신호(WAKE)는 신호(CLK)의 전압 생성 회로(433)에 대한 입력을 제어하는 기능을 가진다. 예를 들어 신호(WAKE)로서 H레벨의 신호가 공급되면, 신호(CLK)가 전압 생성 회로(433)에 입력되고, 전압 생성 회로(433)는 음의 전압을 생성한다.
주변 회로(441)는 메모리 셀(410)에 대한 데이터의 기록 및 판독을 하기 위한 회로이다. 주변 회로(441)는 행 디코더(442), 열 디코더(444), 행 드라이버(443)(Row Driver), 열 드라이버(445)(Column Driver), 입력 회로(447)(Input Cir.), 출력 회로(448)(Output Cir.), 감지 증폭기(446)(Sense Amplifier)를 가진다.
행 디코더(442) 및 열 디코더(444)는 신호(ADDR)를 디코딩하는 기능을 가진다. 행 디코더(442)는 액세스하는 행을 지정하기 위한 회로이고, 열 디코더(444)는 액세스하는 열을 지정하기 위한 회로이다. 행 드라이버(443)는 행 디코더(442)가 지정하는 배선(WWL)(기록 워드선) 또는 배선(RWL)(판독 워드선)을 선택하는 기능을 가진다. 열 드라이버(445)는 데이터를 메모리 셀(410)에 기록하는 기능, 메모리 셀(410)로부터 데이터를 판독하는 기능, 및 판독한 데이터를 유지하는 기능 등을 가진다. 열 드라이버(445)는 열 디코더(444)가 지정하는 배선(WBL)(기록 비트선) 및 배선(RBL)(판독 비트선)을 선택하는 기능을 가진다.
입력 회로(447)는 신호(WDA)를 유지하는 기능을 가진다. 입력 회로(447)가 유지하는 데이터는 열 드라이버(445)에 출력된다. 입력 회로(447)의 출력 데이터가 메모리 셀(410)에 기록되는 데이터(Din)이다. 열 드라이버(445)가 메모리 셀(410)로부터 판독한 데이터(Dout)는 출력 회로(448)에 출력된다. 출력 회로(448)는 Dout를 유지하는 기능을 가진다. 또한 출력 회로(448)는 Dout를 기억 장치(150)의 외부에 출력하는 기능을 가진다. 출력 회로(448)로부터 출력되는 데이터가 신호(RDA)이다.
PSW(422)는 주변 회로(431)에 대한 VDD의 공급을 제어하는 기능을 가진다. PSW(423)는 행 드라이버(443)에 대한 VHM의 공급을 제어하는 기능을 가진다. 여기서는 기억 장치(150)의 고전원 전압이 VDD이고, 저전원 전압은 GND(접지 전위)이다. 또한 VHM은 워드선을 고레벨로 하기 위하여 사용되는 고전원 전압이고, VDD보다 높다. 신호(PON1)에 의하여 PSW(422)의 온/오프가 제어되고, 신호(PON2)에 의하여 PSW(423)의 온/오프가 제어된다. 도 16의 (B)에서는 주변 회로(431)에서 VDD가 공급되는 전원 도메인의 개수를 하나로 하였지만, 복수로 할 수도 있다. 이 경우 각 전원 도메인에 파워 스위치를 제공하면 좋다.
<기억층(411)의 구성예>
n층의 기억층(411)의 구성예에 대하여 설명한다. n층의 기억층(411)은 각각이 메모리 셀 어레이(415)를 가진다. 또한 메모리 셀 어레이(415)는 복수의 메모리 셀(410)을 가진다. 도 16의 (A) 및 (B)에서는 메모리 셀 어레이(415)가 p행 q열(p 및 q는 2 이상의 정수)의 매트릭스상으로 배치된 복수의 메모리 셀(410)을 가지는 예를 나타내었다.
또한 행과 열은 서로 직교하는 방향으로 연장된다. 본 실시형태에서는 X방향을 "행"으로 하고 Y방향을 "열"로 하였지만, X방향을 "열"로 하고 Y방향을 "행"으로 하여도 좋다.
도 16의 (B)에서는 1행 1열의 메모리 셀(410)을 메모리 셀(410[1, 1])이라고 표기하고, p행 q열의 메모리 셀(410)을 메모리 셀(410[p, q])이라고 표기하였다. 또한 i행 j열(i는 1 이상 p 이하의 정수이고 j는 1 이상 q 이하의 정수임)의 메모리 셀(410)을 메모리 셀(410[i, j])이라고 표기하였다.
메모리 셀의 회로 구성예를 도 17의 (A) 및 (B)에 나타내었다.
메모리 셀(410)은 트랜지스터(M1), 트랜지스터(M2), 트랜지스터(M3), 및 용량 소자(C)를 가진다. 3개의 트랜지스터와 하나의 용량 소자로 구성되는 메모리 셀을 3Tr1C형 메모리 셀이라고도 한다. 따라서 본 실시형태에 나타낸 메모리 셀(410)은 3Tr1C형 메모리 셀이다.
메모리 셀(410[i, j])에 있어서, 트랜지스터(M1)의 게이트는 배선(WWL[j])과 전기적으로 접속되고, 소스 및 드레인 중 한쪽은 배선(WBL[i, s])과 전기적으로 접속된다. 또한 도 17의 (A)에서는 배선(WWL[j])의 일부가 트랜지스터(M1)의 게이트로서 기능하는 경우의 구성예를 나타내었다. 용량 소자(C)의 한쪽 전극은 배선(PL[i, s])과 전기적으로 접속되고, 다른 쪽 전극은 트랜지스터(M1)의 소스 및 드레인 중 다른 쪽과 전기적으로 접속된다. 또한 예를 들어 도 17의 (A)에서는 배선(PL[i, s])의 일부가 용량 소자(C)의 한쪽 전극으로서 기능하는 경우의 구성예를 나타내었다. 또한 트랜지스터(M2)의 게이트는 용량 소자(C)의 다른 쪽 전극과 전기적으로 접속되고, 소스 및 드레인 중 한쪽은 트랜지스터(M3)의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽은 배선(PL[i, s])과 전기적으로 접속된다. 또한 트랜지스터(M3)의 게이트는 배선(RWL[j])과 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽은 배선(RBL[i, s])과 전기적으로 접속된다.
메모리 셀(410[i, j])에 있어서, 용량 소자(C)의 다른 쪽 전극, 트랜지스터(M1)의 소스 및 드레인 중 다른 쪽, 및 트랜지스터(M2)의 게이트가 전기적으로 접속되고, 항상 같은 전위를 가지는 영역을 "노드(ND)"라고 부른다.
메모리 셀(410[i, j+1])에 있어서, 트랜지스터(M1)의 게이트는 배선(WWL[j+1])과 전기적으로 접속되고, 소스 및 드레인 중 한쪽은 배선(WBL[i, s+1])과 전기적으로 접속된다. 또한 도 17의 (A)에서는 배선(WWL[j+1])의 일부가 트랜지스터(M1)의 게이트로서 기능하는 경우의 구성예를 나타내었다. 용량 소자(C)의 한쪽 전극은 배선(PL[i, s+1])과 전기적으로 접속되고, 다른 쪽 전극은 트랜지스터(M1)의 소스 및 드레인 중 다른 쪽과 전기적으로 접속된다. 또한 예를 들어 도 17의 (A)에서는 배선(PL[i, s+1])의 일부가 용량 소자(C)의 한쪽 전극으로서 기능하는 경우의 구성예를 나타내었다. 또한 트랜지스터(M2)의 게이트는 용량 소자(C)의 다른 쪽 전극과 전기적으로 접속되고, 소스 및 드레인 중 한쪽은 트랜지스터(M3)의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽은 배선(PL[i, s+1])과 전기적으로 접속된다. 또한 트랜지스터(M3)의 게이트는 배선(RWL[j+1])과 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽은 배선(RBL[i, s])과 전기적으로 접속된다.
이로써, 배선(RBL[i, s])은 메모리 셀(410[i, j])이 가지는 트랜지스터(M3)의 소스 및 드레인 중 다른 쪽 및 메모리 셀(410[i, j+1])이 가지는 트랜지스터(M3)의 소스 및 드레인 중 다른 쪽과 전기적으로 접속된다. 따라서 배선(RBL[i, s])은 메모리 셀(410[i, j])과 메모리 셀(410[i, j+1])에 의하여 공유된다. 또한 도시하지 않았지만, 배선(WBL[i, s])은 메모리 셀(410[i, j-1])과 메모리 셀(410[i, j])에 의하여 공유되고, 배선(WBL[i, s+1])은 메모리 셀(410[i, j+1])과 메모리 셀(410[i, j+2])에 의하여 공유된다.
메모리 셀(410[i, j+1])에 있어서, 용량 소자(C)의 다른 쪽 전극, 트랜지스터(M1)의 소스 및 드레인 중 다른 쪽, 및 트랜지스터(M2)의 게이트가 전기적으로 접속되고, 항상 같은 전위를 가지는 영역을 노드(ND)라고 부른다.
또한 도 17의 (A)에 나타낸 바와 같이, 트랜지스터(M1), 트랜지스터(M2), 및 트랜지스터(M3)로서 각각 백 게이트를 가지는 트랜지스터를 사용하여도 좋다. 게이트와 백 게이트는 게이트와 백 게이트로 반도체의 채널 형성 영역을 끼우도록 배치된다. 게이트와 백 게이트는 도전체로 형성된다. 백 게이트는 게이트와 같은 식으로 기능시킬 수 있다. 또한 백 게이트의 전위를 변화시킴으로써 트랜지스터의 문턱 전압을 변화시킬 수 있다. 백 게이트의 전위는 게이트와 같은 전위로 하여도 좋고, 접지 전위 또는 임의의 전위로 하여도 좋다.
또한 트랜지스터(M1), 트랜지스터(M2), 및 트랜지스터(M3)는 각각 백 게이트를 가지지 않아도 된다. 예를 들어 도 17의 (B)에 나타낸 바와 같이, 트랜지스터(M1)로서 백 게이트를 가지는 트랜지스터를 사용하고, 트랜지스터(M2) 및 트랜지스터(M3)로서 백 게이트를 가지지 않는 트랜지스터를 사용하여도 좋다.
또한 게이트와 백 게이트는 도전체로 형성되기 때문에, 트랜지스터의 외부에서 발생하는 전기장이, 채널이 형성되는 반도체에 작용하지 않도록 하는 기능(특히 정전기에 대한 정전 차폐 기능)도 가진다. 즉 정전기 등 외부의 전기장의 영향으로 인하여 트랜지스터의 전기적 특성이 변동되는 것을 억제할 수 있다. 또한 백 게이트를 제공함으로써 BT 시험 전후에서의 트랜지스터의 문턱 전압의 변화량을 저감시킬 수 있다.
예를 들어 트랜지스터(M1)로서 백 게이트를 가지는 트랜지스터를 사용함으로써 외부의 전기장의 영향이 경감되어 안정적으로 오프 상태를 유지할 수 있다. 따라서 노드(ND)에 기록된 데이터를 안정적으로 유지할 수 있다. 백 게이트를 제공함으로써 메모리 셀(410)의 동작이 안정되므로, 메모리 셀(410)을 포함하는 기억 장치의 신뢰성을 높일 수 있다.
마찬가지로, 트랜지스터(M3)로서 백 게이트를 가지는 트랜지스터를 사용함으로써 외부의 전기장의 영향이 경감되어 안정적으로 오프 상태를 유지할 수 있다. 따라서 배선(RBL)과 배선(PL) 사이의 누설 전류가 저감되어, 메모리 셀(410)을 포함하는 기억 장치의 소비 전력을 저감할 수 있다.
트랜지스터(M1), 트랜지스터(M2), 및 트랜지스터(M3)의 채널이 형성되는 반도체층으로서는 단결정 반도체, 다결정 반도체, 미결정 반도체, 또는 비정질 반도체 등을 단체로 또는 조합하여 사용할 수 있다. 반도체 재료로서는 예를 들어 실리콘, 또는 저마늄 등을 사용할 수 있다. 또한 실리콘 저마늄, 탄소화 실리콘, 비소화 갈륨, 산화물 반도체, 또는 질화물 반도체 등의 화합물 반도체를 사용하여도 좋다.
또한 트랜지스터(M1), 트랜지스터(M2), 및 트랜지스터(M3)는 채널이 형성되는 반도체층에 금속 산화물의 1종인 산화물 반도체를 사용한 트랜지스터("OS 트랜지스터"라고도 함)인 것이 바람직하다. 산화물 반도체는 밴드 갭이 2eV 이상이므로 오프 전류가 매우 낮다. 따라서 메모리 셀(410)의 소비 전력을 저감할 수 있다. 따라서 메모리 셀(410)을 포함하는 기억 장치(150)의 소비 전력을 저감할 수 있다.
또한 OS 트랜지스터를 포함하는 메모리 셀을 "OS 메모리"라고 부를 수 있다. 또한 상기 메모리 셀을 포함하는 기억 장치(150)도 "OS 메모리"라고 부를 수 있다.
또한 OS 트랜지스터는 고온 환경하에서도 동작이 안정적이고, 특성의 변동이 적다. 예를 들어 고온 환경하에서도 오프 전류가 거의 증가하지 않는다. 구체적으로는 실온 이상 200℃ 이하의 환경 온도에서도 오프 전류가 거의 증가하지 않는다. 또한 고온 환경하에서도 온 전류가 저하하기 어렵다. 따라서 OS 메모리는 고온 환경하에서도 동작이 안정적이고 신뢰성이 높다.
<메모리 셀(410)의 동작예>
메모리 셀(410)의 데이터 기록 동작예와 판독 동작예에 대하여 설명한다. 본 실시형태에서는 트랜지스터(M1), 트랜지스터(M2), 및 트랜지스터(M3)로서 노멀리 오프형의 n채널형 트랜지스터를 사용하는 것으로 한다.
도 18은 메모리 셀(410)의 동작예를 설명하기 위한 타이밍 차트이다. 도 19의 (A), (B), 도 20의 (A) 및 (B)는 메모리 셀(410)의 동작예를 설명하기 위한 회로도이다.
또한 도면 등에서 배선 및 전극의 전위를 나타내기 위하여, 배선 및 전극에 인접하여 전위(H)를 나타내는 "H", 또는 전위(L)를 나타내는 "L"를 부기하는 경우가 있다. 또한 전위 변화가 발생된 배선 및 전극을 나타내기 위하여 "H" 또는 "L"를 원문자로 부기하는 경우가 있다. 또한 트랜지스터가 오프 상태인 경우를 나타내기 위하여 상기 트랜지스터에 겹쳐 "×" 기호를 부기하는 경우가 있다.
또한 전위(H)가 n채널형 트랜지스터의 게이트에 공급되면 상기 트랜지스터가 온 상태가 되는 것으로 한다. 또한 전위(L)가 n채널형 트랜지스터의 게이트에 공급되면 상기 트랜지스터가 오프 상태가 되는 것으로 한다. 따라서 전위(H)는 전위(L)보다 높은 전위이다. 전위(H)는 고전원 전위(VDD)와 같은 전위이어도 좋다. 또한 전위(L)는 전위(H)보다 낮은 전위이다. 전위(L)는 접지 전위(GND)와 같은 전위이어도 좋다. 본 실시형태에서는 전위(L)를 접지 전위(GND)와 같은 전위로 한다.
우선 기간(T0)에 있어서, 배선(WWL), 배선(RWL), 배선(WBL), 배선(RBL), 배선(PL), 및 노드(ND)의 전위가 전위(L)인 것으로 한다(도 18 참조). 또한 트랜지스터(M1), 트랜지스터(M2), 및 트랜지스터(M3)의 백 게이트에 접지 전위(GND)가 공급되어 있는 것으로 한다.
[데이터 기록 동작]
기간(T1)에 있어서, 배선(WWL) 및 배선(WBL)에 전위(H)를 공급한다(도 18 및 도 19의 (A) 참조). 따라서 트랜지스터(M1)가 온 상태가 되고 노드(ND)에 "1"을 나타내는 데이터로서 전위(H)가 기록된다.
노드(ND)의 전위가 전위(H)가 되면 트랜지스터(M2)는 온 상태가 된다. 또한 배선(RWL)의 전위는 전위(L)이기 때문에 트랜지스터(M3)는 오프 상태이다. 트랜지스터(M3)를 오프 상태로 해두면 배선(RBL)과 배선(PL)의 단락을 방지할 수 있다.
[유지 동작]
기간(T2)에 있어서, 배선(WWL)에 전위(L)를 공급한다. 따라서 트랜지스터(M1)가 오프 상태가 되고 노드(ND)가 플로팅 상태가 된다. 따라서 노드(ND)에 기록된 데이터(전위(H))가 유지된다(도 18 및 도 19의 (B) 참조). 또한 기간(T2) 종료 후, 배선(WBL)의 전위는 전위(L)가 되는 것으로 한다.
상술한 바와 같이 OS 트랜지스터는 오프 전류가 매우 적은 트랜지스터이다. 트랜지스터(M1)로서 OS 트랜지스터를 사용함으로써, 노드(ND)에 기록된 데이터를 장기간 유지할 수 있다. 그러므로 노드(ND)를 리프레시할 필요가 없어지므로 메모리 셀(410)의 소비 전력을 저감할 수 있다. 따라서 기억 장치(150)의 소비 전력을 저감할 수 있다.
또한 트랜지스터(M2) 및 트랜지스터(M3) 중 한쪽 또는 양쪽으로서 OS 트랜지스터를 사용함으로써, 기록 동작 및 유지 동작 시에 배선(RBL)과 배선(PL) 사이에 흐르는 누설 전류를 매우 적게 할 수 있다.
또한 OS 트랜지스터는 채널이 형성되는 반도체층에 실리콘을 사용하는 트랜지스터(Si 트랜지스터라고도 함)에 비하여 소스와 드레인 사이의 절연 내압이 높다. 트랜지스터(M1)로서 OS 트랜지스터를 사용함으로써 노드(ND)에 더 높은 전위를 공급할 수 있다. 따라서 노드(ND)에 유지하는 전위 범위를 크게 할 수 있다. 노드(ND)에 유지하는 전위 범위를 크게 함으로써 멀티레벨 데이터 또는 아날로그 데이터를 유지하는 것이 용이해진다.
[판독 동작]
기간(T3)에 있어서, 배선(RBL)에 전위(H)를 프리차지한다. 즉 배선(RBL)의 전위를 전위(H)로 한 후, 배선(RBL)을 플로팅 상태로 한다(도 18 및 도 20의 (A) 참조).
다음으로 기간(T4)에 있어서, 배선(RWL)에 전위(H)를 공급하여 트랜지스터(M3)를 온 상태로 한다(도 18 및 도 20의 (B) 참조). 이때 노드(ND)의 전위가 전위(H)인 경우에는 트랜지스터(M2)가 온 상태이기 때문에 트랜지스터(M2) 및 트랜지스터(M3)를 통하여 배선(RBL)과 배선(PL)이 도통 상태가 된다. 배선(RBL)과 배선(PL)이 도통 상태가 되면 플로팅 상태인 배선(RBL)의 전위가 전위(H)에서 전위(L)로 변화된다.
또한 노드(ND)에 "0"을 나타내는 데이터로서 전위(L)가 기록되어 있는 경우에는 트랜지스터(M2)는 오프 상태이다. 따라서 트랜지스터(M3)가 온 상태가 되어도 배선(RBL)과 배선(PL)은 도통 상태가 되지 않기 때문에 배선(RBL)의 전위는 전위(H)를 유지한다.
이와 같이, 배선(RWL)에 전위(H)를 공급하였을 때의 배선(RBL)의 전위 변화를 검출함으로써, 메모리 셀(410)에 기록된 데이터를 판독할 수 있다.
OS 트랜지스터를 사용한 메모리 셀(410)에서는 OS 트랜지스터를 통하여 노드(ND)에 전하를 기록하는 방식이기 때문에, 종래의 플래시 메모리에서 필요한 고전압이 불필요하고, 고속 기록 동작도 실현할 수 있다. 또한 플래시 메모리와는 달리, 플로팅 게이트 또는 전하 포획층에 대한 전하 주입 및 이들로부터의 전하 추출도 수행되지 않기 때문에, OS 트랜지스터를 사용한 메모리 셀(410)에서는 데이터의 기록 및 판독이 가능한 횟수의 제한을 실질적으로 없앨 수 있다. OS 트랜지스터를 사용한 메모리 셀(410)은 플래시 메모리와는 달리 반복 재기록 동작으로도 전자 포획 중심의 증가로 인한 불안정성이 보이지 않는다. OS 트랜지스터를 사용한 메모리 셀(410)은 종래의 플래시 메모리와 비교하여 열화가 적고, 높은 신뢰성이 얻어진다.
OS 트랜지스터를 사용한 메모리 셀(410)은 자기 메모리 또는 저항 변화형 메모리 등과는 달리, 원자 레벨에서의 구조 변화가 일어나지 않는다. 따라서 OS 트랜지스터를 사용한 메모리 셀(410)은 자기 메모리 및 저항 변화형 메모리보다 재기록에 대한 내성이 높다.
<감지 증폭기(446)의 구성예>
다음으로 감지 증폭기(446)의 구성예에 대하여 설명한다. 구체적으로는 감지 증폭기(446)를 포함하는, 데이터 신호의 기록 또는 판독을 수행하는 기록 판독 회로의 구성예에 대하여 설명한다.
도 21은 감지 증폭기(446)를 포함하는, 데이터 신호의 기록 또는 판독을 수행하는 회로(600)의 구성예를 나타낸 회로도이다. 회로(600)는 배선(WBL)마다 및 배선(RBL)마다 제공된다.
회로(600)는 트랜지스터(661) 내지 트랜지스터(666), 감지 증폭기(446), AND 회로(652), 아날로그 스위치(653), 및 아날로그 스위치(654)를 가진다.
회로(600)는 신호(SEN), 신호(SEP), 신호(BPR), 신호(RSEL), 신호(WSEL), 신호(GRSEL), 및 신호(GWSEL)에 의거하여 동작한다.
회로(600)에 입력되는 데이터(DIN)는 노드(NS)와 전기적으로 접속된 배선(WBL)을 통하여 메모리 셀(410)에 기록된다. 메모리 셀(410)에 기록된 데이터(DIN)는 노드(NSB)에 전기적으로 접속된 배선(RBL)에 전달됨으로써 회로(600)로부터 데이터(DOUT)로서 출력된다.
또한 데이터(DIN) 및 데이터(DOUT)는 내부 신호이며, 각각 신호(WDA) 및 신호(RDA)에 대응한다.
트랜지스터(661)는 프리차지 회로를 구성한다. 트랜지스터(661)에 의하여 배선(RBL)은 프리차지 전위(Vpre)로 프리차지된다. 또한 본 실시형태에서는 프리차지 전위(Vpre)로서 전위(Vdd)(하이 레벨)를 사용한 경우에 대하여 설명한다(도 21에서는 Vdd(Vpre)라고 표기함). 신호(BPR)는 프리차지 신호이고, 신호(BPR)에 의하여 트랜지스터(661)의 도통 상태가 제어된다.
감지 증폭기(446)는 판독 동작 시에는 배선(RBL)에 입력된 데이터의 하이 레벨 또는 로 레벨을 판정한다. 또한 감지 증폭기(446)는 기록 동작 시에는 회로(600)에 입력된 데이터(DIN)를 일시적으로 유지하는 래치 회로로서 기능한다.
도 21에 나타낸 감지 증폭기(446)는 래치형 감지 증폭기이다. 감지 증폭기(446)는 2개의 인버터 회로를 가지고, 한쪽 인버터 회로의 입력 노드가 다른 쪽 인버터 회로의 출력 노드와 접속된다. 한쪽 인버터 회로의 입력 노드를 노드(NS)로 하고, 출력 노드를 노드(NSB)로 하면 노드(NS) 및 노드(NSB)에서 상보 데이터가 유지된다.
신호(SEN) 및 신호(SEP)는 감지 증폭기(446)를 활성화시키기 위한 감지 증폭기 인에이블 신호이고, 레퍼런스 전위(Vref)는 판독 판정 전위이다. 감지 증폭기(446)는 레퍼런스 전위(Vref)를 기준으로 활성화된 시점의 노드(NSB)의 전위가 하이 레벨인지 로 레벨인지를 판정한다.
AND 회로(652)는 노드(NS)와 배선(WBL)의 도통 상태를 제어한다. 또한 아날로그 스위치(653)는 노드(NSB)와 배선(RBL)의 도통 상태를 제어하고, 아날로그 스위치(654)는 노드(NS)와 레퍼런스 전위(Vref)를 공급하는 배선의 도통 상태를 제어한다.
데이터 판독 시에서는 배선(RBL)의 전위는 아날로그 스위치(653)에 의하여 노드(NSB)에 전달된다. 배선(RBL)의 전위가 레퍼런스 전위(Vref)보다 낮아지면, 감지 증폭기(446)는 배선(RBL)이 로 레벨인 것으로 판정한다. 또한 배선(RBL)의 전위가 레퍼런스 전위(Vref)보다 낮아지지 않는 경우, 감지 증폭기(446)는 배선(RBL)이 하이 레벨인 것으로 판정한다.
신호(WSEL)는 기록 선택 신호이고, AND 회로(652)를 제어한다. 신호(RSEL)는 판독 선택 신호이고, 아날로그 스위치(653) 및 아날로그 스위치(654)를 제어한다.
트랜지스터(662) 및 트랜지스터(663)는 출력 MUX(멀티플렉서) 회로를 구성한다. 신호(GRSEL)는 글로벌 판독 선택 신호이고, 출력 MUX 회로를 제어한다. 출력 MUX 회로는 데이터를 판독하는 배선(RBL)을 선택하는 기능을 가진다.
출력 MUX 회로는 감지 증폭기(446)로부터 판독한 데이터(DOUT)를 출력하는 기능을 가진다.
트랜지스터(664) 내지 트랜지스터(666)는 기록 드라이버 회로를 구성한다. 신호(GWSEL)는 글로벌 기록 선택 신호이고, 기록 드라이버 회로를 제어한다. 기록 드라이버 회로는 데이터(DIN)를 감지 증폭기(446)에 기록하는 기능을 가진다.
기록 드라이버 회로는 데이터(DIN)를 기록하는 열을 선택하는 기능을 가진다. 기록 드라이버 회로는 신호(GWSEL)에 의거하여 바이트 단위, 하프 워드 단위, 또는 1 워드 단위로 데이터를 기록한다.
게인 셀형 메모리 셀은 하나의 메모리 셀당 적어도 2개의 트랜지스터가 필요하고, 단위 면적당 배치할 수 있는 메모리 셀의 개수를 늘리기 어렵지만, 메모리 셀(410)을 구성하는 트랜지스터로서 OS 트랜지스터를 사용함으로써 메모리 셀 어레이(415)를 복수 적층하여 제공할 수 있다. 즉 단위 면적당 기억할 수 있는 데이터양을 늘릴 수 있다. 또한 게인 셀형 메모리 셀은 전하를 축적하는 용량이 작은 경우에도, 축적한 전하를 가장 가까운 트랜지스터로 증폭시킴으로써 메모리로서의 동작을 수행할 수 있다. 또한 메모리 셀(410)을 구성하는 트랜지스터로서 오프 전류가 매우 작은 OS 트랜지스터를 사용함으로써 커패시터의 용량을 작게 할 수 있다. 또는 커패시터로서 트랜지스터의 게이트 용량 및 배선의 기생 용량 중 한쪽 또는 양쪽을 이용할 수 있어 커패시터를 생략할 수 있다. 즉 메모리 셀(410)의 면적을 축소시킬 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는 본 발명의 일 형태의 기억 장치가 실장된 칩의 일례에 대하여 도면을 사용하여 설명한다.
도 22의 (A) 및 (B)에 나타낸 칩(1200)에는 복수의 회로(시스템)가 실장되어 있다. 이와 같이, 복수의 회로(시스템)를 하나의 칩에 집적하는 기술을 시스템 온 칩(System on Chip: SoC)이라고 부르는 경우가 있다.
도 22의 (A)에 나타낸 바와 같이 칩(1200)은 CPU(1211), GPU(1212), 하나 또는 복수의 아날로그 연산부(1213), 하나 또는 복수의 메모리 컨트롤러(1214), 하나 또는 복수의 인터페이스(1215), 하나 또는 복수의 네트워크 회로(1216) 등을 가진다.
칩(1200)에는 범프(미도시)가 제공되고, 도 22의 (B)에 나타낸 바와 같이 패키지 기판(1201)의 제 1 면에 접속된다. 또한 패키지 기판(1201)의 제 1 면의 뒷면에는 복수의 범프(1202)가 제공되고 머더보드(1203)에 접속된다.
머더보드(1203)에는 DRAM(1221) 및 플래시 메모리(1222) 등의 기억 장치가 제공되어도 좋다. 예를 들어 DRAM(1221)으로서 앞의 실시형태에서 설명한 NOSRAM을 사용할 수 있다. 이에 의하여 DRAM(1221)의 저소비 전력화, 고속화, 및 대용량화가 가능하다.
CPU(1211)는 복수의 CPU 코어를 가지는 것이 바람직하다. 또한 GPU(1212)는 복수의 GPU 코어를 가지는 것이 바람직하다. 또한 CPU(1211) 및 GPU(1212)는 각각 일시적으로 데이터를 저장하는 메모리를 가져도 좋다. 또는 CPU(1211) 및 GPU(1212)에 공통된 메모리가 칩(1200)에 제공되어도 좋다. 상기 메모리로서는 상술한 NOSRAM을 사용할 수 있다. 또한 GPU(1212)는 다수의 데이터의 병렬 계산에 적합하고 화상 처리 또는 적화 연산(product-sum operation)에 사용할 수 있다. GPU(1212)에 OS 트랜지스터를 사용한 화상 처리 회로 또는 적화 연산 회로를 제공함으로써 화상 처리 또는 적화 연산을 낮은 소비 전력으로 실행할 수 있다.
또한 CPU(1211) 및 GPU(1212)가 동일한 칩에 제공되면 CPU(1211)와 GPU(1212) 사이의 배선을 짧게 할 수 있기 때문에, CPU(1211)로부터 GPU(1212)로의 데이터 전송(轉送), CPU(1211) 및 GPU(1212)가 가지는 메모리 간의 데이터 전송, 그리고 GPU(1212)에서의 연산 후의 GPU(1212)로부터 CPU(1211)로의 연산 결과의 전송을 고속으로 수행할 수 있다.
아날로그 연산부(1213)는 A/D(아날로그/디지털) 변환 회로 및 D/A(디지털/아날로그) 변환 회로 중 한쪽 또는 양쪽을 가진다. 또한 아날로그 연산부(1213)에 상기 적화 연산 회로를 제공하여도 좋다.
메모리 컨트롤러(1214)는 DRAM(1221)의 컨트롤러로서 기능하는 회로 및 플래시 메모리(1222)의 인터페이스로서 기능하는 회로를 가진다.
인터페이스(1215)는 표시 장치, 스피커, 마이크로폰, 카메라, 및 컨트롤러 등의 외부 접속 기기와의 인터페이스 회로를 가진다. 컨트롤러에는 마우스, 키보드, 및 게임용 컨트롤러 등이 포함된다. 이와 같은 인터페이스로서 USB(Universal Serial Bus), 또는 HDMI(등록 상표)(High-Definition Multimedia Interface) 등을 사용할 수 있다.
네트워크 회로(1216)는 LAN(Local Area Network) 등의 네트워크 회로를 가진다. 또한 네트워크 보안용 회로를 가져도 좋다.
칩(1200)에는 상기 회로(시스템)를 동일한 제조 공정으로 형성할 수 있다. 그러므로 칩(1200)에 필요한 회로의 개수가 증가하여도 제조 공정을 증가시킬 필요가 없어 칩(1200)을 낮은 비용으로 제작할 수 있다.
GPU(1212)를 가지는 칩(1200)이 제공된 패키지 기판(1201), DRAM(1221), 및 플래시 메모리(1222)가 제공된 머더보드(1203)를 GPU 모듈(1204)이라고 부를 수 있다.
GPU 모듈(1204)은 SoC 기술을 사용한 칩(1200)을 가지기 때문에 그 크기를 작게 할 수 있다. 또한 화상 처리에 뛰어나기 때문에 스마트폰, 태블릿 단말기, 랩톱 PC, 또는 휴대용(들고 다닐 수 있는) 게임기 등의 휴대용 전자 기기에 사용하는 것이 적합하다. 또한 GPU(1212)를 사용한 적화 연산 회로에 의하여 심층 신경망(DNN), 합성곱 신경망(CNN), 순환 신경망(RNN), 자기 부호화기, 심층 볼츠만 머신(DBM), 심층 신뢰 신경망(DBN) 등의 방법을 실행할 수 있기 때문에, 칩(1200)을 AI 칩으로서 또는 GPU 모듈(1204)을 AI 시스템 모듈로서 사용할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 4)
본 실시형태에서는 본 발명의 일 형태의 기억 장치가 제공된 전자 부품의 일례를 나타낸다.
[전자 부품]
도 23의 (A)에 전자 부품(700) 및 전자 부품(700)이 실장된 기판(실장 기판(704))의 사시도를 나타내었다. 도 23의 (A)에 나타낸 전자 부품(700)은 몰드(711) 내에 본 발명의 일 형태의 기억 장치인 기억 장치(150)를 가진다. 도 23의 (A)는 전자 부품(700)의 내부를 나타내기 위하여 일부 기재를 생략하였다. 전자 부품(700)은 몰드(711) 외측에 랜드(712)를 가진다. 랜드(712)는 전극 패드(713)와 전기적으로 접속되고, 전극 패드(713)는 와이어(714)를 통하여 기억 장치(150)와 전기적으로 접속되어 있다. 전자 부품(700)은 예를 들어 인쇄 기판(702)에 실장된다. 이와 같은 전자 부품이 복수 조합되고 각각이 인쇄 기판(702) 위에서 전기적으로 접속됨으로써 실장 기판(704)이 완성된다.
앞의 실시형태에서 설명한 바와 같이, 기억 장치(150)는 구동 회로층(450)과 기억층(411)(메모리 셀 어레이(415)를 포함함)을 가진다.
도 23의 (B)에 전자 부품(730)의 사시도를 나타내었다. 전자 부품(730)은 SiP(System in package) 또는 MCM(Multi Chip Module)의 일례이다. 전자 부품(730)은 패키지 기판(732)(인쇄 기판) 위에 인터포저(731)가 제공되고, 인터포저(731) 위에 반도체 장치(735) 및 복수의 기억 장치(150)가 제공되어 있다.
전자 부품(730)에서는 기억 장치(150)를 광대역 메모리(HBM: High Bandwidth Memory)로서 사용하는 예를 나타내었다. 또한 반도체 장치(735)로서는 CPU, GPU, 또는 FPGA 등의 집적 회로(반도체 장치)를 사용할 수 있다.
패키지 기판(732)으로서는 예를 들어 세라믹 기판, 플라스틱 기판, 또는 유리 에폭시 기판을 사용할 수 있다. 인터포저(731)로서는 예를 들어 실리콘 인터포저, 또는 수지 인터포저를 사용할 수 있다.
인터포저(731)는 복수의 배선을 가지고, 단자 피치가 상이한 복수의 집적 회로를 전기적으로 접속하는 기능을 가진다. 복수의 배선은 단층 또는 다층으로 제공된다. 또한 인터포저(731)는 인터포저(731) 위에 제공된 집적 회로를 패키지 기판(732)에 제공된 전극과 전기적으로 접속하는 기능을 가진다. 그러므로 인터포저를 "재배선 기판" 또는 "중간 기판"이라고 하는 경우가 있다. 또한 인터포저(731)에 관통 전극을 제공하고, 상기 관통 전극을 사용하여 집적 회로와 패키지 기판(732)을 전기적으로 접속하는 경우도 있다. 또한 실리콘 인터포저에서는 관통 전극으로서 TSV(Through Silicon Via)를 사용할 수도 있다.
인터포저(731)로서 실리콘 인터포저를 사용하는 것이 바람직하다. 실리콘 인터포저는 능동 소자를 제공할 필요가 없기 때문에 집적 회로보다 낮은 비용으로 제작할 수 있다. 또한 실리콘 인터포저의 배선은 반도체 공정으로 형성할 수 있으므로, 수지 인터포저에서는 어려운 미세 배선의 형성이 용이하다.
HBM에서는 넓은 메모리 밴드 폭을 실현하기 위하여 많은 배선을 접속할 필요가 있다. 그러므로 HBM을 실장하는 인터포저에는 미세하고 밀도가 높은 배선의 형성이 요구된다. 따라서 HBM을 실장하는 인터포저로서는 실리콘 인터포저를 사용하는 것이 바람직하다.
또한 실리콘 인터포저를 사용한 SiP 및 MCM 등에서는, 집적 회로와 인터포저 사이의 팽창 계수의 차이로 인한 신뢰성 저하가 발생하기 어렵다. 또한 실리콘 인터포저는 표면의 평탄성이 높으므로 실리콘 인터포저 위에 제공되는 집적 회로와 실리콘 인터포저 사이의 접속 불량이 발생하기 어렵다. 특히 인터포저 위에 복수의 집적 회로를 나란히 배치하는 2.5D 패키지(2.5차원 실장)에서는 실리콘 인터포저를 사용하는 것이 바람직하다.
또한 전자 부품(730)과 중첩시켜 히트 싱크(방열판)를 제공하여도 좋다. 히트 싱크를 제공하는 경우에는 인터포저(731) 위에 제공하는 집적 회로의 높이를 일치시키는 것이 바람직하다. 예를 들어 본 실시형태에서 설명하는 전자 부품(730)에서는 기억 장치(150)와 반도체 장치(735)의 높이를 일치시키는 것이 바람직하다.
전자 부품(730)을 다른 기판에 실장하기 위하여 패키지 기판(732)의 바닥부에 전극(733)을 제공하여도 좋다. 도 23의 (B)에서는 전극(733)을 땜납 볼로 형성하는 예를 나타내었다. 패키지 기판(732)의 바닥부에 땜납 볼을 매트릭스상으로 제공함으로써 BGA(Ball Grid Array) 실장을 실현할 수 있다. 또한 전극(733)을 도전성의 핀으로 형성하여도 좋다. 패키지 기판(732)의 바닥부에 도전성의 핀을 매트릭스상으로 제공함으로써 PGA(Pin Grid Array) 실장을 실현할 수 있다.
전자 부품(730)은 BGA 및 PGA에 한정되지 않고, 다양한 실장 방법을 사용하여 다른 기판에 실장할 수 있다. 실장 방법으로서는 예를 들어 SPGA(Staggered Pin Grid Array), LGA(Land Grid Array), QFP(Quad Flat Package), QFJ(Quad Flat J-leaded package), 및 QFN(Quad Flat Non-leaded package)이 있다.
본 실시형태는 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는, 본 발명의 일 형태의 기억 장치의 응용예에 대하여 설명한다.
본 발명의 일 형태의 기억 장치는, 각종 전자 기기(예를 들어 정보 단말기, 컴퓨터, 스마트폰, 전자책 단말기, 디지털 스틸 카메라, 비디오 카메라, 녹화 재생 장치, 내비게이션 시스템, 및 게임기)의 기억 장치에 적용할 수 있다. 또한 이미지 센서, IoT(Internet of Things) 또는 헬스케어 관련 기기 등에 사용할 수도 있다. 또한 여기서 컴퓨터란, 태블릿형 컴퓨터, 노트북형 컴퓨터, 및 데스크톱형 컴퓨터뿐만 아니라, 서버 시스템과 같은 대형 컴퓨터도 가리킨다.
본 발명의 일 형태의 기억 장치를 포함하는 전자 기기의 일례에 대하여 설명한다. 또한 도 24의 (A) 내지 (J) 및 도 25의 (A) 내지 (E)에서는, 앞의 실시형태에서 설명한 상기 기억 장치를 포함하는 전자 부품(700) 또는 전자 부품(730)이 각 전자 기기에 포함되어 있다.
[휴대 전화]
도 24의 (A)에 나타낸 정보 단말기(5500)는 정보 단말기의 1종인 휴대 전화(스마트폰)이다. 정보 단말기(5500)는 하우징(5510) 및 표시부(5511)를 가지고, 입력용 인터페이스로서 터치 패널이 표시부(5511)에 제공되고, 버튼이 하우징(5510)에 제공되어 있다.
본 발명의 일 형태의 기억 장치를 적용함으로써, 정보 단말기(5500)는 애플리케이션 실행 시에 생성되는 일시적인 파일(예를 들어 웹 브라우저 사용 시의 캐시)을 유지할 수 있다.
[웨어러블 단말기]
도 24의 (B)에는 웨어러블 단말기의 일례인 정보 단말기(5900)를 나타내었다. 정보 단말기(5900)는 하우징(5901), 표시부(5902), 조작 스위치(5903), 조작 스위치(5904), 및 밴드(5905) 등을 가진다.
상술한 정보 단말기(5500)와 마찬가지로, 본 발명의 일 형태의 기억 장치를 적용함으로써, 웨어러블 단말기는 애플리케이션 실행 시에 생성되는 일시적인 파일을 유지할 수 있다.
[정보 단말기]
도 24의 (C)에는 데스크톱형 정보 단말기(5300)를 나타내었다. 데스크톱형 정보 단말기(5300)는 정보 단말기의 본체(5301), 표시부(5302), 및 키보드(5303)를 가진다.
상술한 정보 단말기(5500)와 마찬가지로, 본 발명의 일 형태의 기억 장치를 적용함으로써, 데스크톱형 정보 단말기(5300)는 애플리케이션 실행 시에 생성되는 일시적인 파일을 유지할 수 있다.
또한 도 24의 (A) 내지 (C)에서는 전자 기기로서 스마트폰, 웨어러블 단말기, 및 데스크톱용 정보 단말기에 대하여 설명하였지만, 이외의 정보 단말기로서는, 예를 들어 PDA(Personal Digital Assistant), 노트북형 정보 단말기, 및 워크스테이션이 있다.
[전자 제품]
도 24의 (D)에는 전자 제품의 일례로서 전기 냉동 냉장고(5800)를 나타내었다. 전기 냉동 냉장고(5800)는 하우징(5801), 냉장실용 도어(5802), 및 냉동실용 도어(5803) 등을 가진다. 예를 들어 전기 냉동 냉장고(5800)는 IoT(Internet of Things)에 대응한 전기 냉동 냉장고이다.
본 발명의 일 형태의 기억 장치를 전기 냉동 냉장고(5800)에 적용할 수 있다. 전기 냉동 냉장고(5800)는, 전기 냉동 냉장고(5800)에 보관되는 식재료 및 그 식재료의 소비 기한 등의 정보를 예를 들어 인터넷을 통하여 정보 단말기에 송신하거나 정보 단말기 등으로부터 수신할 수 있다. 전기 냉동 냉장고(5800)에서는 상기 정보를 송신하는 경우에 생성되는 일시적인 파일을 본 발명의 일 형태의 기억 장치에 유지할 수 있다.
도 24의 (D)에서는, 전자 제품으로서 전기 냉동 냉장고에 대하여 설명하였지만, 그 외의 전자 제품으로서는, 예를 들어 청소기, 전자 레인지, 전기 오븐, 밥솥, 온수기, IH 조리기, 생수기, 에어컨디셔너를 포함한 냉난방 기구, 세탁기, 건조기, 및 오디오 비주얼 기기(audio visual appliance)가 있다.
[게임기]
도 24의 (E)는 게임기의 일례인 휴대용 게임기(5200)를 나타낸 것이다. 휴대용 게임기(5200)는 하우징(5201), 표시부(5202), 및 버튼(5203) 등을 가진다.
또한 도 24의 (F)에는 게임기의 일례인 거치형 게임기(7500)를 나타내었다. 거치형 게임기(7500)는 특히 가정용 거치형 게임기라고 할 수 있다. 거치형 게임기(7500)는 본체(7520) 및 컨트롤러(7522)를 가진다. 또한 본체(7520)에는 무선 또는 유선에 의하여 컨트롤러(7522)를 접속할 수 있다. 또한 도 24의 (F)에는 나타내지 않았지만, 컨트롤러(7522)는 게임의 화상을 표시하는 표시부, 버튼 이외의 입력 인터페이스로서 기능하는 터치 패널, 스틱, 회전식 손잡이, 또는 슬라이드식 손잡이 등을 가질 수 있다. 또한 컨트롤러(7522)의 형상은 도 24의 (F)에 나타낸 것에 한정되지 않고, 게임의 분야에 따라 다양하게 변경하여도 좋다. 예를 들어 FPS(First Person Shooter) 등의 슈팅 게임에서는, 트리거 버튼을 가지는 총 모양의 컨트롤러를 사용할 수 있다. 또한 예를 들어 음악 게임에서는 악기 또는 음악 기기 등의 모양의 컨트롤러를 사용할 수 있다. 또한 거치형 게임기는 컨트롤러를 사용하는 대신에 카메라, 심도 센서, 및 마이크로폰 중 하나 또는 복수를 가지고, 게임 플레이어의 제스처 또는 음성을 사용하여 조작을 하여도 좋다.
또한 상술한 게임기의 영상은 텔레비전 장치, 퍼스널 컴퓨터용 디스플레이, 게임용 디스플레이, 또는 헤드 마운트 디스플레이 등의 표시 장치에 의하여 출력할 수 있다.
본 발명의 일 형태의 기억 장치를 휴대용 게임기(5200) 또는 거치형 게임기(7500)에 적용함으로써 소비 전력을 저감할 수 있다. 또한 소비 전력이 저감됨으로써 회로로부터의 발열을 저감할 수 있기 때문에, 발열로 인한 그 회로 자체, 주변 회로, 및 모듈에 대한 영향을 줄일 수 있다.
또한 본 발명의 일 형태의 기억 장치를 휴대용 게임기(5200) 또는 거치형 게임기(7500)에 적용함으로써, 게임 실행 중에 발생하는 연산에 필요한 일시 파일 등을 유지할 수 있다.
도 24의 (E) 및 (F)에서는 게임기의 일례로서 휴대용 게임기 및 가정용 거치형 게임기에 대하여 설명하였지만, 이들 외의 게임기로서는 예를 들어 오락 시설(오락실, 놀이공원 등)에 설치되는 아케이드 게임기, 및 스포츠 시설에 설치되는 배팅 연습용 투구 머신이 있다.
[이동체]
본 발명의 일 형태의 기억 장치는 이동체인 자동차, 및 자동차의 운전석 주변에 적용할 수 있다.
도 24의 (G)에서는 이동체의 일례인 자동차(5700)를 도시하였다.
자동차(5700)의 운전석 주변에는, 속도계, 회전 속도계, 주행 거리, 연료계, 기어 상태, 또는 에어컨디셔너의 설정 등을 표시함으로써 다양한 정보를 제공하는 계기판이 제공되어 있다. 또한 운전석 주변에는, 이들 정보를 표시하는 표시 장치가 제공되어도 좋다.
특히 상기 표시 장치는, 자동차(5700)에 제공된 촬상 장치(미도시)가 찍은 영상이 표시됨으로써, 예를 들어 필러에 가려진 시계 또는 운전석의 사각 등을 보완할 수 있고, 이로써 안전성을 높일 수 있다. 즉, 자동차(5700)의 외측에 제공된 촬상 장치가 찍은 화상이 표시됨으로써, 사각을 보완하고 안전성을 높일 수 있다.
본 발명의 일 형태의 기억 장치는 정보를 일시적으로 유지할 수 있기 때문에, 예를 들어 자동차(5700)의 자율 운전, 도로 안내, 또는 위험 예측 등을 실행하는 시스템에서 필요한 일시적인 정보 유지에 사용될 수 있다. 또한 본 발명의 일 형태의 기억 장치는 자동차(5700)에 제공된 블랙 박스가 찍은 영상을 유지하여도 좋다.
또한 앞에서는 이동체의 일례로서 자동차에 대하여 설명하였지만, 이동체는 자동차에 한정되지 않는다. 예를 들어 이동체로서는 전철, 모노레일, 선박, 및 비행체(헬리콥터, 무인 항공기(드론), 비행기, 로켓)도 있다.
[카메라]
본 발명의 일 형태의 기억 장치는 카메라에 적용할 수 있다.
도 24의 (H)에는 촬상 장치의 일례로서 디지털 카메라(6240)를 나타내었다. 디지털 카메라(6240)는 하우징(6241), 표시부(6242), 조작 스위치(6243), 및 셔터 버튼(6244) 등을 가지고, 탈착 가능한 렌즈(6246)가 장착되어 있다. 또한 여기서 디지털 카메라(6240)는 하우징(6241)에서 렌즈(6246)를 떼어 교환할 수 있는 구성을 가지지만, 렌즈(6246)와 하우징(6241)은 일체가 되어도 좋다. 또한 디지털 카메라(6240)는 스트로보스코프 또는 뷰파인더 등을 별도로 장착할 수 있는 구성을 가져도 좋다.
본 발명의 일 형태의 기억 장치를 디지털 카메라(6240)에 적용함으로써 소비 전력을 저감할 수 있다. 또한 소비 전력이 저감됨으로써 회로로부터의 발열을 저감할 수 있기 때문에, 발열로 인한 그 회로 자체, 주변 회로, 및 모듈에 대한 영향을 줄일 수 있다.
[비디오 카메라]
본 발명의 일 형태의 기억 장치는 비디오 카메라에 적용할 수 있다.
도 24의 (I)에는 촬상 장치의 일례로서 비디오 카메라(6300)를 나타내었다. 비디오 카메라(6300)는 제 1 하우징(6301), 제 2 하우징(6302), 표시부(6303), 조작 스위치(6304), 렌즈(6305), 및 접속부(6306) 등을 가진다. 조작 스위치(6304) 및 렌즈(6305)는 제 1 하우징(6301)에 제공되어 있고, 표시부(6303)는 제 2 하우징(6302)에 제공되어 있다. 그리고 제 1 하우징(6301)과 제 2 하우징(6302)은 접속부(6306)에 의하여 접속되어 있고, 제 1 하우징(6301)과 제 2 하우징(6302) 사이의 각도는 접속부(6306)에 의하여 변경할 수 있다. 표시부(6303)에 표시되는 영상을 접속부(6306)에서의 제 1 하우징(6301)과 제 2 하우징(6302) 사이의 각도에 따라 전환하는 구성으로 하여도 좋다.
비디오 카메라(6300)로 촬영한 영상을 기록하는 경우, 데이터의 기록 형식에 따른 인코딩을 수행할 필요가 있다. 본 발명의 일 형태의 기억 장치를 이용함으로써, 비디오 카메라(6300)는 인코딩을 수행할 때 발생하는 일시적인 파일을 유지할 수 있다.
[ICD]
본 발명의 일 형태의 기억 장치는 ICD(Implantable Cardioverter-Defibrillator)에 적용할 수 있다.
도 24의 (J)는 ICD의 일례를 나타낸 단면 모식도이다. ICD 본체(5400)는 배터리(5401), 전자 부품(700), 레귤레이터, 제어 회로, 안테나(5404), 우심방에 연결되는 와이어(5402), 우심실에 연결되는 와이어(5403)를 적어도 가진다.
ICD 본체(5400)는 수술에 의하여 몸 안에 설치되고, 2개의 와이어는 인체의 쇄골하 정맥(5405) 및 상대정맥(5406)을 통과하여 한쪽 와이어 끝이 우심실에 설치되고, 다른 쪽 와이어 끝이 우심방에 설치되도록 한다.
ICD 본체(5400)는 페이스메이커로서의 기능을 가지고, 심박수가 규정의 범위에서 벗어난 경우에 심장 박동 조율을 수행한다. 또한 심장 박동 조율을 수행하여도 심박수가 개선되지 않는 경우(심실 빈맥 또는 심실세동 등이 일어나는 경우)에는, 전기 충격에 의한 치료가 수행된다.
심장 박동 조율 및 전기 충격을 적절히 수행하기 위하여, ICD 본체(5400)는 심박수를 항상 감시할 필요가 있다. 그러므로 ICD 본체(5400)는 심박수를 검지하기 위한 센서를 가진다. 또한 ICD 본체(5400)는, 예를 들어 상기 센서에 의하여 취득한 심박수의 데이터, 심장 박동 조율에 의한 치료를 수행한 횟수 또는 시간 등을 전자 부품(700)에서 기억할 수 있다.
또한 안테나(5404)는 전력을 수신할 수 있고, 그 전력은 배터리(5401)에 충전된다. 또한 ICD 본체(5400)가 복수의 배터리를 가짐으로써, 안전성을 높일 수 있다. 구체적으로는, ICD 본체(5400)의 일부의 배터리를 사용할 수 없어도, 나머지 배터리가 기능할 수 있기 때문에, 배터리는 보조 전원으로서도 기능한다.
또한 전력을 수신할 수 있는 안테나(5404)에 더하여, 생체 신호를 송신할 수 있는 안테나를 가져도 좋고, 예를 들어 맥박, 호흡수, 심박수, 및 체온 등의 생체 신호를 외부의 모니터 장치로 확인할 수 있는, 심장 활동을 감시하는 시스템을 구성하여도 좋다.
[PC용 확장 디바이스]
본 발명의 일 형태의 기억 장치는 PC(Personal Computer) 등의 계산기 및 정보 단말기용 확장 디바이스에 적용할 수 있다.
도 25의 (A)에서는, 상기 확장 디바이스의 일례로서, 정보의 기억이 가능한 칩을 포함하고, PC 외부에 장착되는 포터블 확장 디바이스(6100)를 나타내었다. 확장 디바이스(6100)는 예를 들어 USB(Universal Serial Bus)에 의하여 PC에 접속되면, 상기 칩에서 정보를 기억할 수 있다. 또한 도 25의 (A)에서는 포터블 확장 디바이스(6100)를 도시하였지만, 본 발명의 일 형태의 확장 디바이스는 이에 한정되지 않고, 예를 들어 냉각용 팬이 탑재된 비교적 큰 확장 디바이스이어도 좋다.
확장 디바이스(6100)는 하우징(6101), 캡(6102), USB 커넥터(6103), 및 기판(6104)을 가진다. 기판(6104)은 하우징(6101)에 수납된다. 기판(6104)에는, 예를 들어 본 발명의 일 형태의 기억 장치를 구동하는 회로가 제공되어 있다. 예를 들어 기판(6104)에는 전자 부품(700) 및 컨트롤러 칩(6106)이 장착되어 있다. USB 커넥터(6103)는 외부 장치와 접속하기 위한 인터페이스로서 기능한다.
[SD 카드]
본 발명의 일 형태의 기억 장치는, 정보 단말기 또는 디지털 카메라 등의 전자 기기에 장착할 수 있는 SD 카드에 적용할 수 있다.
도 25의 (B)는 SD 카드의 외관을 나타낸 모식도이고, 도 25의 (C)는 SD 카드의 내부 구조를 나타낸 모식도이다. SD 카드(5110)는 하우징(5111), 커넥터(5112), 및 기판(5113)을 가진다. 커넥터(5112)는 외부 장치에 접속하기 위한 인터페이스로서 기능한다. 기판(5113)은 하우징(5111)에 수납된다. 기판(5113)에는 기억 장치 및 기억 장치를 구동하는 회로가 제공되어 있다. 예를 들어 기판(5113)에는 전자 부품(700) 및 컨트롤러 칩(5115)이 장착되어 있다. 또한 전자 부품(700)과 컨트롤러 칩(5115) 각각의 회로 구성은 앞의 기재에 한정되지 않고, 상황에 따라 적절히 변경하여도 좋다. 예를 들어, 전자 부품에 제공되는 기록 회로, 행 드라이버, 또는 판독 회로 등은 전자 부품(700)이 아니라 컨트롤러 칩(5115)에 제공되어도 좋다.
기판(5113)의 뒷면 측에도 전자 부품(700)을 제공함으로써, SD 카드(5110)의 용량을 늘릴 수 있다. 또한 무선 통신 기능을 가지는 무선 칩을 기판(5113)에 제공하여도 좋다. 이에 의하여 외부 장치와 SD 카드(5110) 사이에서 무선 통신을 수행할 수 있기 때문에, 데이터를 전자 부품(700)으로부터 판독하거나 전자 부품(700)에 기록할 수 있다.
[SSD]
본 발명의 일 형태의 기억 장치는, 정보 단말기 등의 전자 기기에 장착할 수 있는 SSD(Solid State Drive)에 적용할 수 있다.
도 25의 (D)는 SSD의 외관을 나타낸 모식도이고, 도 25의 (E)는 SSD의 내부 구조를 나타낸 모식도이다. SSD(5150)는 하우징(5151), 커넥터(5152), 및 기판(5153)을 가진다. 커넥터(5152)는 외부 장치에 접속하기 위한 인터페이스로서 기능한다. 기판(5153)은 하우징(5151)에 수납된다. 기판(5153)에는 기억 장치 및 기억 장치를 구동하는 회로가 제공되어 있다. 예를 들어 기판(5153)에는 전자 부품(700), 메모리 칩(5155), 및 컨트롤러 칩(5156)이 장착되어 있다. 기판(5153)의 뒷면 측에도 전자 부품(700)을 제공함으로써, SSD(5150)의 용량을 늘릴 수 있다. 메모리 칩(5155)에는 작업 메모리가 포함되어 있다. 예를 들어 메모리 칩(5155)에는 DRAM 칩을 사용하면 좋다. 컨트롤러 칩(5156)에는 프로세서 및 ECC(Error-Correcting Code) 회로 등이 포함되어 있다. 또한 전자 부품(700), 메모리 칩(5155), 및 컨트롤러 칩(5156) 각각의 회로 구성은 앞의 기재에 한정되지 않고, 상황에 따라 적절히 변경하여도 좋다. 예를 들어 컨트롤러 칩(5156)에도 작업 메모리로서 기능하는 메모리를 제공하여도 좋다.
[계산기]
도 26의 (A)에 나타낸 계산기(5600)는 대형 계산기의 예이다. 계산기(5600)에서는, 랙(5610)에 랙 마운트형 계산기(5620)가 복수로 제공되어 있다.
계산기(5620)는 예를 들어 도 26의 (B)에 나타낸 사시도의 구성을 가질 수 있다. 도 26의 (B)에서 계산기(5620)는 머더보드(5630)를 가지고, 머더보드(5630)는 복수의 슬롯(5631) 및 복수의 접속 단자를 가진다. 슬롯(5631)에는 PC 카드(5621)가 삽입되어 있다. 또한 PC 카드(5621)는 접속 단자(5623), 접속 단자(5624), 및 접속 단자(5625)를 가지고, 각각 머더보드(5630)에 접속되어 있다.
도 26의 (C)에 나타낸 PC 카드(5621)는 CPU, GPU, 및 기억 장치 등이 제공된 처리 보드의 일례이다. PC 카드(5621)는 보드(5622)를 가진다. 또한 보드(5622)는 접속 단자(5623), 접속 단자(5624), 접속 단자(5625), 반도체 장치(5626), 반도체 장치(5627), 반도체 장치(5628), 및 접속 단자(5629)를 가진다. 또한 도 26의 (C)에서는 반도체 장치(5626), 반도체 장치(5627), 및 반도체 장치(5628) 이외의 반도체 장치를 도시하였지만, 이들 반도체 장치에 대해서는, 이하에서 기재하는 반도체 장치(5626), 반도체 장치(5627), 및 반도체 장치(5628)의 설명을 참조하면 좋다.
접속 단자(5629)는 머더보드(5630)의 슬롯(5631)에 삽입될 수 있는 형상을 가지고, 접속 단자(5629)는 PC 카드(5621)와 머더보드(5630)를 접속하기 위한 인터페이스로서 기능한다. 접속 단자(5629)의 규격으로서는 예를 들어 PCIe가 있다.
접속 단자(5623), 접속 단자(5624), 및 접속 단자(5625)는 예를 들어 PC 카드(5621)에 대하여 전력 공급, 또는 신호 입력 등을 수행하기 위한 인터페이스로 할 수 있다. 또한 예를 들어 PC 카드(5621)에 의하여 계산된 신호의 출력을 수행하기 위한 인터페이스로 할 수 있다. 접속 단자(5623), 접속 단자(5624), 접속 단자(5625) 각각의 규격으로서는 예를 들어 USB(Universal Serial Bus), SATA(Serial ATA), 및 SCSI(Small Computer System Interface) 등이 있다. 또한 접속 단자(5623), 접속 단자(5624), 및 접속 단자(5625)로부터 영상 신호를 출력하는 경우, 각각의 규격으로서는 예를 들어 HDMI(등록 상표)를 들 수 있다.
반도체 장치(5626)는 신호의 입출력을 수행하는 단자(미도시)를 가지고, 상기 단자를 보드(5622)의 소켓(미도시)에 삽입함으로써, 반도체 장치(5626)와 보드(5622)를 전기적으로 접속할 수 있다.
반도체 장치(5627)는 복수의 단자를 가지고, 상기 단자를 보드(5622)의 배선에 대하여 예를 들어 리플로 방식으로 납땜함으로써, 반도체 장치(5627)와 보드(5622)를 전기적으로 접속할 수 있다. 반도체 장치(5627)로서는 예를 들어 FPGA(Field Programmable Gate Array), GPU, 및 CPU 등이 있다. 반도체 장치(5627)로서는 예를 들어 전자 부품(730)을 사용할 수 있다.
반도체 장치(5628)는 복수의 단자를 가지고, 상기 단자를 보드(5622)의 배선에 대하여 예를 들어 리플로 방식으로 납땜함으로써, 반도체 장치(5628)와 보드(5622)를 전기적으로 접속할 수 있다. 반도체 장치(5628)로서는 예를 들어 기억 장치가 있다. 반도체 장치(5628)로서는 예를 들어 전자 부품(700)을 사용할 수 있다.
계산기(5600)는 병렬 계산기로서 기능할 수도 있다. 계산기(5600)를 병렬 계산기로서 사용함으로써, 예를 들어 인공 지능의 학습 및 추론에 필요한 대규모의 계산을 수행할 수 있다.
상기 각종 전자 기기 등에 본 발명의 일 형태의 기억 장치를 사용함으로써, 전자 기기의 소형화, 및 저소비 전력화를 도모할 수 있다. 또한 본 발명의 일 형태의 기억 장치는 소비 전력이 낮기 때문에, 회로로부터의 발열을 저감할 수 있다. 따라서 상기 발열로 인한 그 회로 자체, 주변 회로, 및 모듈에 대한 악영향을 줄일 수 있다. 또한 본 발명의 일 형태의 기억 장치를 사용함으로써, 고온 환경하에서도 동작이 안정된 전자 기기를 실현할 수 있다. 따라서 전자 기기의 신뢰성을 높일 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 6)
본 실시형태에서는 본 발명의 일 형태의 반도체 장치를 우주용 기기에 적용하는 경우의 구체적인 예에 대하여 도 27을 사용하여 설명한다.
본 발명의 일 형태의 반도체 장치는 OS 트랜지스터를 포함한다. OS 트랜지스터는 방사선 조사로 인한 전기 특성의 변동이 작다. 즉 방사선에 대한 내성이 높기 때문에, 방사선이 입사할 수 있는 환경에서 적합하게 사용할 수 있다. 예를 들어 OS 트랜지스터는 우주 공간에서 사용되는 경우에 적합하다.
도 27에는 우주용 기기의 일례로서 인공위성(6800)을 나타내었다. 인공위성(6800)은 기체(6801)와, 태양 전지판(6802)과, 안테나(6803)와, 이차 전지(6805)와, 제어 장치(6807)를 가진다. 또한 도 27에서는 우주 공간에 혹성(6804)을 예시하였다. 또한 우주 공간이란 예를 들어 고도 100km 이상을 가리키지만, 본 명세서에 기재된 우주 공간은 열권, 중간권, 및 성층권 중 하나 또는 복수를 포함하여도 좋다.
또한 우주 공간은 지상에 비하여 방사선량이 100배 이상 많은 환경이다. 또한 방사선으로서, 예를 들어 X선 및 감마선으로 대표되는 전자기파(전자기 방사선), 그리고 알파선, 베타선, 중성자선, 양자선, 중이온선, 중간자선 등으로 대표되는 입자 방사선이 있다.
태양 전지판(6802)에 태양광이 조사됨으로써 인공위성(6800)이 동작하기 위하여 필요한 전력이 생성된다. 하지만 예를 들어 태양 전지판에 태양광이 조사되지 않는 상황, 또는 태양 전지판에 조사되는 태양광의 광량이 적은 상황에서는 생성되는 전력이 낮아진다. 따라서 인공위성(6800)이 동작하기 위하여 필요한 전력이 생성되지 않을 가능성이 있다. 생성되는 전력이 낮은 상황에서도 인공위성(6800)을 동작시키기 위하여, 인공위성(6800)에 이차 전지(6805)를 제공하는 것이 좋다. 또한 태양 전지판은 태양 전지 모듈이라고 불리는 경우가 있다.
인공위성(6800)은 신호를 생성할 수 있다. 상기 신호는 안테나(6803)를 통하여 송신되고, 예를 들어 지상에 제공된 수신기 또는 다른 인공위성이 상기 신호를 수신할 수 있다. 인공위성(6800)이 송신한 신호를 수신함으로써, 상기 신호를 수신한 수신기의 위치를 측정할 수 있다. 이상에 의하여 인공위성(6800)은 위성 측위 시스템을 구성할 수 있다.
또한 제어 장치(6807)는 인공위성(6800)을 제어하는 기능을 가진다. 제어 장치(6807)는 예를 들어 CPU, GPU, 및 기억 장치에서 선택되는 어느 하나 또는 복수를 사용하여 구성된다. 또한 제어 장치(6807)에는 본 발명의 일 형태인 OS 트랜지스터를 포함하는 반도체 장치를 사용하는 것이 적합하다. OS 트랜지스터는 Si 트랜지스터에 비하여 방사선 조사로 인한 전기 특성의 변동이 작다. 즉 방사선이 입사할 수 있는 환경에서도 신뢰성이 높아 적합하게 사용할 수 있다.
또한 인공위성(6800)은 센서를 가지는 구성으로 할 수 있다. 예를 들어, 가시광 센서를 가지는 구성으로 함으로써, 인공위성(6800)은 지상에 제공된 물체에 맞아 반사된 태양광을 검출하는 기능을 가질 수 있다. 또는 열 적외 센서를 가지는 구성으로 함으로써, 인공위성(6800)은 지표로부터 방출되는 열 적외선을 검출하는 기능을 가질 수 있다. 이상에 의하여, 인공위성(6800)은 예를 들어 지구 관측 위성으로서의 기능을 가질 수 있다.
또한 본 실시형태에서는 우주용 기기의 일례로서 인공위성에 대하여 예시하였지만 이에 한정되지 않는다. 예를 들어 본 발명의 일 형태의 반도체 장치는 우주선, 우주 캡슐, 및 우주 탐사선 등의 우주용 기기에 적합하게 사용할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
10a: 트랜지스터, 10b: 트랜지스터, 10c: 트랜지스터, 10: 트랜지스터, 11: 절연층, 20: 개구, 21f: 반도체막, 21i: 채널 형성 영역, 21n: 저저항 영역, 21: 반도체층, 22: 절연층, 23a: 도전층, 23b: 도전층, 23c: 도전층, 23d: 도전층, 23: 도전층, 24: 도전층, 25f: 도전막, 25: 도전층, 30a: 유닛, 30b: 유닛, 31a: 도전층, 31b: 도전층, 31p: 도전층, 31: 도전층, 32a: 도전층, 32b: 도전층, 32c: 도전층, 32f: 도전막, 32p: 도전층, 32: 도전층, 33: 도전층, 40a: 메모리 셀, 40b: 메모리 셀, 41a: 절연층, 41b: 절연층, 41c: 절연층, 41: 절연층, 42a: 절연층, 42b: 절연층, 42: 절연층, 43a: 절연층, 43b: 절연층, 43: 절연층, 44a: 절연층, 44b: 절연층, 44: 절연층, 45: 절연층, 50a: 용량 소자, 50b: 용량 소자, 50c: 용량 소자, 50: 용량 소자, 51f: 도전막, 51: 도전층, 60: 배선층, 61: 도전층, 62: 플러그, 63: 배선, 65: 접속층, 70: 트랜지스터, 71: 기판, 72: 반도체 영역, 73: 절연층, 74: 도전층, 75a: 저저항 영역, 75b: 저저항 영역

Claims (22)

  1. 반도체 장치로서,
    제 1 트랜지스터;
    용량 소자; 및
    제 1 절연층을 포함하고,
    상기 제 1 트랜지스터는 제 1 도전층, 제 2 도전층, 제 3 도전층, 반도체층, 및 제 2 절연층을 포함하고,
    상기 용량 소자는 제 4 도전층, 제 5 도전층, 제 6 도전층, 제 7 도전층, 및 상기 제 2 절연층을 포함하고,
    상기 제 1 절연층은 상기 제 1 도전층 및 상기 제 4 도전층 위에 제공되고, 또한 상기 제 1 도전층에 도달하는 제 1 개구와, 상기 제 4 도전층에 도달하는 제 2 개구를 포함하고,
    상기 제 2 도전층과 상기 제 5 도전층은 상기 제 1 절연층 위에 제공되고,
    상기 반도체층은 상기 제 2 도전층과 접한 부분과, 상기 제 1 개구 내에서 상기 제 1 도전층과 접한 부분을 포함하고,
    상기 제 6 도전층은 상기 제 5 도전층과 접한 부분과, 상기 제 2 개구 내에서 상기 제 4 도전층과 접한 부분을 포함하고,
    상기 제 2 절연층은 상기 제 1 개구 내에서 상기 반도체층을 덮는 부분과, 상기 제 2 개구 내에서 상기 제 6 도전층을 덮는 부분을 포함하고,
    상기 제 3 도전층은 상기 제 1 개구 내에서 상기 제 2 절연층을 개재(介在)하여 상기 반도체층과 중첩된 부분을 포함하고,
    상기 제 7 도전층은 상기 제 2 개구 내에서 상기 제 2 절연층을 개재하여 상기 제 6 도전층과 중첩된 부분을 포함하는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 도전층은 제 1 금속층과, 상기 제 1 금속층 위의 제 1 산화물층을 포함하고,
    상기 제 2 도전층은 제 2 금속층과, 상기 제 2 금속층 위의 제 2 산화물층을 포함하고,
    상기 반도체층은 상기 제 1 산화물층 및 상기 제 2 산화물층과 접하는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 도전층과 상기 제 4 도전층은 동일 재료를 포함하고,
    상기 제 2 도전층과 상기 제 5 도전층은 동일 재료를 포함하고,
    상기 제 3 도전층과 상기 제 7 도전층은 동일 재료를 포함하는, 반도체 장치.
  4. 제 1 항에 있어서,
    제 3 절연층을 더 포함하고,
    상기 제 3 도전층 및 상기 제 7 도전층은 상기 제 3 절연층에 매립되도록 제공되는, 반도체 장치.
  5. 제 1 항에 있어서,
    제 8 도전층 및 제 9 도전층을 더 포함하고,
    상기 제 8 도전층은 상기 제 1 개구 내에서 상기 제 2 절연층과 상기 제 3 도전층 사이에 위치하는 부분을 포함하고,
    상기 제 9 도전층은 상기 제 2 개구 내에서 상기 제 2 절연층과 상기 제 7 도전층 사이에 위치하는 부분을 포함하는, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제 1 개구는 하단의 개구 지름보다 상단의 개구 지름이 크고,
    상기 제 2 개구는 하단의 개구 지름보다 상단의 개구 지름이 큰, 반도체 장치.
  7. 제 1 항에 있어서,
    상기 제 1 도전층은 상기 제 4 도전층, 상기 제 5 도전층, 및 상기 제 6 도전층과 전기적으로 접속되는, 반도체 장치.
  8. 제 1 항에 있어서,
    상기 제 2 도전층은 상기 제 4 도전층, 상기 제 5 도전층, 및 상기 제 6 도전층과 전기적으로 접속되는, 반도체 장치.
  9. 제 1 항에 있어서,
    제 2 트랜지스터 및 제 3 트랜지스터를 더 포함하고,
    상기 제 2 트랜지스터는 게이트가 상기 제 1 도전층과 전기적으로 접속되고,
    상기 제 3 트랜지스터는 소스 및 드레인 중 한쪽이 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되는, 반도체 장치.
  10. 제 9 항에 있어서,
    상기 제 2 트랜지스터 및 상기 제 3 트랜지스터는 상기 제 1 도전층보다 아래쪽에 위치하고,
    상기 제 2 트랜지스터는 상기 제 1 트랜지스터와 중첩된 부분을 포함하고,
    상기 제 3 트랜지스터는 상기 용량 소자와 중첩된 부분을 포함하는, 반도체 장치.
  11. 제 9 항에 있어서,
    상기 제 2 트랜지스터 및 상기 제 3 트랜지스터는 상기 제 1 도전층보다 아래쪽에 위치하고,
    상기 제 2 트랜지스터는 상기 용량 소자와 중첩된 부분을 포함하고,
    상기 제 3 트랜지스터는 상기 제 1 트랜지스터와 중첩된 부분을 포함하는, 반도체 장치.
  12. 반도체 장치로서,
    제 1 트랜지스터; 및
    용량 소자를 포함하고,
    상기 제 1 트랜지스터는
    제 1 도전층;
    상기 제 1 도전층 위에 있고, 상기 제 1 도전층에 도달하는 제 1 개구를 가지는 제 1 절연층;
    상기 제 1 절연층 위의 제 2 도전층;
    상기 제 2 도전층과 접한 부분과, 상기 제 1 개구 내에서 상기 제 1 도전층과 접한 부분을 포함하는 반도체층;
    상기 제 1 개구 내에서 상기 반도체층을 덮는 부분을 포함하는 제 2 절연층; 및
    상기 제 1 개구 내에서 상기 제 2 절연층을 개재하여 상기 반도체층과 중첩된 부분을 포함하는 제 3 도전층을 포함하고,
    상기 용량 소자는
    제 4 도전층;
    상기 제 4 도전층 위에 있고, 상기 제 4 도전층에 도달하는 제 2 개구를 가지는 상기 제 1 절연층;
    상기 제 1 절연층 위의 제 5 도전층;
    상기 제 5 도전층과 접한 부분과, 상기 제 2 개구 내에서 상기 제 4 도전층과 접한 부분을 포함하는 제 6 도전층;
    상기 제 2 개구 내에서 상기 제 6 도전층을 덮는 부분을 포함하는 상기 제 2 절연층; 및
    상기 제 2 개구 내에서 상기 제 2 절연층을 개재하여 상기 제 6 도전층과 중첩된 부분을 포함하는 제 7 도전층을 포함하는, 반도체 장치.
  13. 제 12 항에 있어서,
    상기 제 1 도전층은 제 1 금속층과, 상기 제 1 금속층 위의 제 1 산화물층을 포함하고,
    상기 제 2 도전층은 제 2 금속층과, 상기 제 2 금속층 위의 제 2 산화물층을 포함하고,
    상기 반도체층은 상기 제 1 산화물층 및 상기 제 2 산화물층과 접하는, 반도체 장치.
  14. 제 12 항에 있어서,
    상기 제 1 도전층과 상기 제 4 도전층은 동일 재료를 포함하고,
    상기 제 2 도전층과 상기 제 5 도전층은 동일 재료를 포함하고,
    상기 제 3 도전층과 상기 제 7 도전층은 동일 재료를 포함하는, 반도체 장치.
  15. 제 12 항에 있어서,
    제 3 절연층을 더 포함하고,
    상기 제 3 도전층 및 상기 제 7 도전층은 상기 제 3 절연층에 매립되도록 제공되는, 반도체 장치.
  16. 제 12 항에 있어서,
    제 8 도전층 및 제 9 도전층을 더 포함하고,
    상기 제 8 도전층은 상기 제 1 개구 내에서 상기 제 2 절연층과 상기 제 3 도전층 사이에 위치하는 부분을 포함하고,
    상기 제 9 도전층은 상기 제 2 개구 내에서 상기 제 2 절연층과 상기 제 7 도전층 사이에 위치하는 부분을 포함하는, 반도체 장치.
  17. 제 12 항에 있어서,
    상기 제 1 개구는 하단의 개구 지름보다 상단의 개구 지름이 크고,
    상기 제 2 개구는 하단의 개구 지름보다 상단의 개구 지름이 큰, 반도체 장치.
  18. 제 12 항에 있어서,
    상기 제 1 도전층은 상기 제 4 도전층, 상기 제 5 도전층, 및 상기 제 6 도전층과 전기적으로 접속되는, 반도체 장치.
  19. 제 12 항에 있어서,
    상기 제 2 도전층은 상기 제 4 도전층, 상기 제 5 도전층, 및 상기 제 6 도전층과 전기적으로 접속되는, 반도체 장치.
  20. 제 12 항에 있어서,
    제 2 트랜지스터 및 제 3 트랜지스터를 더 포함하고,
    상기 제 2 트랜지스터는 게이트가 상기 제 1 도전층과 전기적으로 접속되고,
    상기 제 3 트랜지스터는 소스 및 드레인 중 한쪽이 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되는, 반도체 장치.
  21. 제 20 항에 있어서,
    상기 제 2 트랜지스터 및 상기 제 3 트랜지스터는 상기 제 1 도전층보다 아래쪽에 위치하고,
    상기 제 2 트랜지스터는 상기 제 1 트랜지스터와 중첩된 부분을 포함하고,
    상기 제 3 트랜지스터는 상기 용량 소자와 중첩된 부분을 포함하는, 반도체 장치.
  22. 제 20 항에 있어서,
    상기 제 2 트랜지스터 및 상기 제 3 트랜지스터는 상기 제 1 도전층보다 아래쪽에 위치하고,
    상기 제 2 트랜지스터는 상기 용량 소자와 중첩된 부분을 포함하고,
    상기 제 3 트랜지스터는 상기 제 1 트랜지스터와 중첩된 부분을 포함하는, 반도체 장치.
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