WO2023187544A1 - 半導体装置、記憶装置、及び電子機器 - Google Patents

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WO2023187544A1
WO2023187544A1 PCT/IB2023/052692 IB2023052692W WO2023187544A1 WO 2023187544 A1 WO2023187544 A1 WO 2023187544A1 IB 2023052692 W IB2023052692 W IB 2023052692W WO 2023187544 A1 WO2023187544 A1 WO 2023187544A1
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insulator
transistor
conductor
wiring
oxide
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Inventor
木村肇
山崎舜平
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株式会社半導体エネルギー研究所
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
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    • H—ELECTRICITY
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    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components

Definitions

  • One embodiment of the present invention relates to a semiconductor device, a memory device, and an electronic device.
  • one embodiment of the present invention is not limited to the above technical field.
  • the technical field of the invention disclosed in this specification and the like relates to products, operating methods, or manufacturing methods.
  • one aspect of the present invention relates to a process, machine, manufacture, or composition of matter. Therefore, more specifically, the technical fields of one embodiment of the present invention disclosed in this specification include semiconductor devices, display devices, liquid crystal display devices, light-emitting devices, power storage devices, imaging devices, storage devices, signal processing devices, and sensors. Examples include processors, electronic devices, systems, driving methods thereof, manufacturing methods thereof, and testing methods thereof.
  • An object of one embodiment of the present invention is to provide a semiconductor device with a large storage capacity.
  • an object of one embodiment of the present invention is to provide a semiconductor device with high recording density.
  • an object of one embodiment of the present invention is to provide a novel semiconductor device or the like.
  • an object of one embodiment of the present invention is to provide a memory device including the above semiconductor device.
  • an object of one embodiment of the present invention is to provide an electronic device having the above storage device.
  • an object of one aspect of the present invention is to provide a new storage device or a new electronic device.
  • One embodiment of the present invention is a semiconductor device including a first layer and a first insulator. Further, the first layer is located on the upper surface of the first insulator.
  • the first layer includes a first transistor, a second transistor, a first conductor, a second conductor, a second insulator, and a third insulator. Further, each of the first transistor and the second transistor includes a source electrode, a drain electrode, a gate electrode, and an oxide semiconductor.
  • the oxide semiconductor of the first transistor is located above the first insulator, and the source electrode and drain electrode of the first transistor are respectively connected to the top and side surfaces of the oxide semiconductor of the first transistor and the top surface of the first insulator.
  • the gate electrode of the first transistor is located in a region overlapping the oxide semiconductor of the first transistor.
  • the second insulator is located above the first insulator and above each of the source electrode and drain electrode of the first transistor. Further, the second insulator has a first opening reaching the first insulator in a region that does not overlap with each of the source electrode and drain electrode of the first transistor. Note that the first conductor is located inside the first opening.
  • the third insulator is located on the top surface of the second insulator, the top surface of the first conductor, and the top surface of the gate electrode of the first transistor. Further, the third insulator has a second opening reaching the gate electrode of the first transistor in a region above the gate electrode of the first transistor. Note that the second conductor is located inside the second opening.
  • the oxide semiconductor of the second transistor is located above the third insulator in a region overlapping the first conductor, and one of the source electrode and the drain electrode of the second transistor is located on the upper surface of the oxide semiconductor of the second transistor. and a side surface of the third insulator, and the other of the source electrode and the drain electrode of the second transistor is located on the top surface and side surface of the oxide semiconductor of the second transistor, and the top surface of the third insulator; located on the upper surface of the second conductor. Furthermore, the gate electrode of the second transistor is located in a region overlapping the oxide semiconductor of the second transistor.
  • the first layer includes a fourth insulator, a fifth insulator, and a third conductor.
  • the fourth insulator is preferably located above the third insulator and above each of the source electrode and drain of the second transistor. Further, it is preferable that the fourth insulator has a third opening that reaches the other of the source electrode and the drain electrode of the second transistor in a region that does not overlap with the oxide semiconductor of the second transistor.
  • the fifth insulator is located on the top surface of the second conductor in the third opening and the side surface of the third insulator in the third opening, and the third conductor is located on the top surface of the fifth insulator. is preferred.
  • the gate electrode of the first transistor and the first conductor may each include the same conductive material. Furthermore, the gate electrode of the second transistor and the third conductor may each have the same conductive material.
  • one embodiment of the present invention may have a structure in (3) above that includes a second layer and a sixth insulator.
  • the second layer is preferably located on the upper surface of the sixth insulator.
  • the second layer includes a third transistor.
  • the third transistor preferably includes an oxide semiconductor.
  • the sixth insulator is located on the top surface of the fourth insulator, the top surface of the fifth insulator, the top surface of the third conductor, and the top surface of the gate electrode of the second transistor, and is located on the top surface of the third transistor.
  • the oxide semiconductor is preferably located above the sixth insulator in a region overlapping the third conductor.
  • one embodiment of the present invention provides that the oxide semiconductor of the first transistor, the oxide semiconductor of the second transistor, and the oxide semiconductor of the third transistor each contain indium, zinc, and the element M. It is also possible to have one or more selected from the following.
  • element M includes gallium, aluminum, silicon, boron, yttrium, tin, copper, vanadium, beryllium, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, cobalt, and magnesium.
  • one embodiment of the present invention is a storage device including the semiconductor device according to any one of (1) to (5) above and a driver circuit, wherein the first layer is located above the driver circuit. It is.
  • one embodiment of the present invention is an electronic device including the storage device described in (6) above and a casing.
  • a semiconductor device with a large storage capacity can be provided.
  • a semiconductor device with high recording density can be provided.
  • a novel semiconductor device or the like can be provided.
  • a memory device including the above semiconductor device can be provided.
  • an electronic device including the above storage device can be provided.
  • a new storage device or a new electronic device can be provided.
  • FIG. 1 is a circuit diagram showing an example of the configuration of a semiconductor device.
  • FIG. 2 is a circuit diagram showing a configuration example of a semiconductor device.
  • FIG. 3 is a schematic cross-sectional view showing a configuration example of a semiconductor device.
  • FIG. 4 is a schematic perspective view showing a configuration example of a semiconductor device.
  • FIG. 5 is a schematic cross-sectional view showing a configuration example of a semiconductor device.
  • FIG. 6 is a schematic cross-sectional view showing a configuration example of a semiconductor device.
  • FIG. 7 is a schematic perspective view showing a configuration example of a semiconductor device.
  • FIG. 8 is a layout diagram showing a configuration example of a semiconductor device.
  • FIG. 1 is a circuit diagram showing an example of the configuration of a semiconductor device.
  • FIG. 2 is a circuit diagram showing a configuration example of a semiconductor device.
  • FIG. 3 is a schematic cross-sectional view showing a configuration example of a semiconductor device.
  • FIG. 4
  • FIG. 9A is a schematic plan view showing an example of the configuration of a semiconductor device
  • FIGS. 9B and 9C are schematic cross-sectional views showing examples of the configuration of the semiconductor device.
  • FIG. 10A is a schematic plan view showing an example of a method for manufacturing a semiconductor device
  • FIGS. 10B and 10C are schematic cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • FIG. 11A is a schematic plan view showing an example of a method for manufacturing a semiconductor device
  • FIGS. 11B and 11C are schematic cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • FIG. 12A is a schematic plan view showing an example of a method for manufacturing a semiconductor device, and FIGS.
  • FIG. 12B and 12C are schematic cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • FIG. 13A is a schematic plan view showing an example of a method for manufacturing a semiconductor device
  • FIGS. 13B and 13C are schematic cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • FIG. 14A is a schematic plan view showing an example of a method for manufacturing a semiconductor device
  • FIGS. 14B and 14C are schematic cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • FIG. 15A is a schematic plan view showing an example of a method for manufacturing a semiconductor device
  • FIGS. 15B and 15C are schematic cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • FIG. 15A is a schematic plan view showing an example of a method for manufacturing a semiconductor device
  • FIGS. 15B and 15C are schematic cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • FIG. 16A is a schematic plan view showing an example of a method for manufacturing a semiconductor device
  • FIGS. 16B and 16C are schematic cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • FIG. 17A is a schematic plan view showing an example of a method for manufacturing a semiconductor device
  • FIGS. 17B and 17C are schematic cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • FIG. 18A is a schematic plan view showing an example of a method for manufacturing a semiconductor device
  • FIGS. 18B and 18C are schematic cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • FIG. 19A is a schematic plan view showing an example of a method for manufacturing a semiconductor device, and FIGS.
  • FIG. 19B and 19C are schematic cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • FIG. 20A is a schematic plan view showing an example of a method for manufacturing a semiconductor device
  • FIGS. 20B and 20C are schematic cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • FIG. 21A is a schematic plan view showing an example of a method for manufacturing a semiconductor device
  • FIGS. 21B and 21C are schematic cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • FIG. 22A is a schematic plan view showing an example of a method for manufacturing a semiconductor device
  • FIGS. 22B and 22C are schematic cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • FIG. 22A is a schematic plan view showing an example of a method for manufacturing a semiconductor device
  • FIGS. 22B and 22C are schematic cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • FIG. 23A is a schematic plan view showing an example of a method for manufacturing a semiconductor device
  • FIGS. 23B and 23C are schematic cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • FIG. 24A is a schematic plan view showing an example of a method for manufacturing a semiconductor device
  • FIGS. 24B and 24C are schematic cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • FIG. 25A is a schematic plan view showing an example of a method for manufacturing a semiconductor device
  • FIGS. 25B and 25C are schematic cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • FIG. 26A is a schematic plan view showing an example of a method for manufacturing a semiconductor device, and FIGS.
  • FIG. 26B and 26C are schematic cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • FIG. 27A is a schematic plan view showing an example of a method for manufacturing a semiconductor device
  • FIGS. 27B and 27C are schematic cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • FIG. 28A is a schematic plan view showing an example of a method for manufacturing a semiconductor device
  • FIGS. 28B and 28C are schematic cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • FIG. 29 is a circuit diagram showing a configuration example of a semiconductor device.
  • FIG. 30 is a schematic cross-sectional view showing a configuration example of a semiconductor device.
  • FIG. 31 is a circuit diagram showing a configuration example of a semiconductor device.
  • FIG. 32 is a schematic cross-sectional view showing a configuration example of a semiconductor device.
  • FIG. 33 is a circuit diagram showing a configuration example of a semiconductor device.
  • FIG. 34 is a schematic cross-sectional view showing a configuration example of a semiconductor device.
  • FIG. 35 is a schematic perspective view showing a configuration example of a semiconductor device.
  • FIG. 36 is a circuit diagram showing a configuration example of a semiconductor device.
  • FIG. 37 is a schematic cross-sectional view showing a configuration example of a semiconductor device.
  • FIG. 38 is a schematic perspective view showing a configuration example of a semiconductor device.
  • FIG. 39 is a schematic cross-sectional view showing a configuration example of a semiconductor device.
  • FIG. 39 is a schematic cross-sectional view showing a configuration example of a semiconductor device.
  • FIG. 40A is a schematic plan view showing an example of a method for manufacturing a semiconductor device
  • FIGS. 40B and 40C are schematic cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • FIG. 41A is a schematic plan view showing an example of a method for manufacturing a semiconductor device
  • FIGS. 41B and 41C are schematic cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • FIG. 42A is a schematic plan view showing an example of a method for manufacturing a semiconductor device
  • FIGS. 42B and 42C are schematic cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • FIG. 43 is a circuit diagram showing a configuration example of a semiconductor device.
  • FIG. 43 is a circuit diagram showing a configuration example of a semiconductor device.
  • FIG. 44 is a schematic cross-sectional view showing a configuration example of a semiconductor device.
  • FIG. 45 is a circuit diagram showing a configuration example of a semiconductor device.
  • FIG. 46 is a schematic cross-sectional view showing a configuration example of a semiconductor device.
  • FIG. 47 is a schematic cross-sectional view showing a configuration example of a semiconductor device.
  • FIG. 48A is a perspective view illustrating an example configuration of a storage device
  • FIG. 48B is a block diagram illustrating an example configuration of a storage device.
  • FIG. 49 is a block diagram illustrating a configuration example of a storage device.
  • FIG. 50 is a schematic cross-sectional diagram illustrating a configuration example of a storage device.
  • FIG. 51A is a schematic perspective view showing an example of a semiconductor wafer
  • FIG. 51B is a perspective view showing an example of a chip
  • FIGS. 51C and 51D are schematic perspective views showing an example of an electronic component.
  • FIG. 52 is a block diagram illustrating the CPU.
  • FIG. 53A is a block diagram showing a configuration example of a display device
  • FIG. 53B is a circuit diagram showing an example of a pixel circuit included in the display device.
  • FIG. 54 is a schematic cross-sectional view showing a configuration example of a display device.
  • 55A to 55J are perspective schematic diagrams illustrating an example of an electronic device.
  • 56A to 56D are diagrams showing configuration examples of electronic equipment.
  • 57A to 57E are perspective schematic diagrams illustrating an example of an electronic device.
  • a semiconductor device is a device that utilizes semiconductor characteristics, and refers to a circuit that includes a semiconductor element (for example, a transistor, a diode, and a photodiode), and a device that has the same circuit.
  • semiconductor device refers to any device that can function by utilizing semiconductor characteristics.
  • an integrated circuit, a chip including an integrated circuit, and an electronic component including a chip housed in a package are examples of semiconductor devices.
  • a storage device, a display device, a light emitting device, a lighting device, and an electronic device may themselves be a semiconductor device or include a semiconductor device.
  • X and Y are connected, there is a case where X and Y are electrically connected, and a case where X and Y are functionally connected.
  • the case where X and Y are directly connected and the case where X and Y are directly connected are disclosed in this specification and the like. Therefore, the present invention is not limited to predetermined connection relationships, for example, the connection relationships shown in the diagrams or text, and connection relationships other than those shown in the diagrams or text are also disclosed in the diagrams or text. It is assumed that X and Y are objects (for example, a device, an element, a circuit, a wiring, an electrode, a terminal, a conductive film, or a layer).
  • An example of a case where X and Y are electrically connected is an element that enables electrical connection between X and Y (for example, a switch, a transistor, a capacitive element, an inductor, a resistive element, a diode, a display one or more light emitting devices, light emitting devices, and loads) can be connected between X and Y.
  • the switch has a function of controlling on/off. In other words, the switch is in a conductive state (on state) or non-conductive state (off state), and has a function of controlling whether or not current flows.
  • both the element and the power line are placed between X and Y.
  • VDD high power potential
  • VSS low power potential
  • GND ground potential
  • X and Y are electrically connected.
  • a transistor if the drain and source of the transistor are interposed between X and Y, it is defined that X and Y are electrically connected.
  • a capacitive element when a capacitive element is placed between X and Y, it may or may not be specified that X and Y are electrically connected.
  • a capacitive element in the configuration of a digital circuit or logic circuit, if a capacitive element is placed between X and Y, it may not be specified that X and Y are electrically connected.
  • a capacitive element is disposed between X and Y, it may be specified that X and Y are electrically connected.
  • An example of a case where X and Y are functionally connected is a circuit that enables functional connection between X and Y (for example, a logic circuit (for example, an inverter, a NAND circuit, and a NOR circuit), Signal conversion circuits (for example, digital-to-analog conversion circuits, analog-to-digital conversion circuits, and gamma correction circuits), potential level conversion circuits (for example, power supply circuits such as booster circuits or step-down circuits, and level shifter circuits that change the potential level of signals), voltage sources, current sources, switching circuits, amplifier circuits (e.g., circuits that can increase signal amplitude or current amount, operational amplifiers, differential amplifier circuits, source follower circuits, and buffer circuits), signal generation circuits, storage circuits, and control circuits. ) can be connected between X and Y. As an example, even if another circuit is sandwiched between X and Y, if a signal output from X is transmitted to Y, then X
  • X and Y are electrically connected, it means that or when X and Y are connected directly (i.e., when X and Y are connected without another element or circuit between them). (if applicable).
  • X, Y, the source (sometimes translated as one of the first terminal or the second terminal) and the drain (sometimes translated as the other of the first terminal or the second terminal) of the transistor are electrically connected to each other in the order of X, the source of the transistor, the drain of the transistor, and Y.
  • the source of the transistor is electrically connected to X
  • the drain of the transistor is electrically connected to Y
  • X, the source of the transistor, the drain of the transistor, and Y are electrically connected in this order. It can be expressed as "there is”.
  • X is electrically connected to Y via the source and drain of the transistor, and X, the source of the transistor, the drain of the transistor, and Y are provided in this connection order.” I can do it.
  • X and Y are objects (for example, a device, an element, a circuit, a wiring, an electrode, a terminal, a conductive film, or a layer).
  • a “resistance element” can be, for example, a circuit element having a resistance value higher than 0 ⁇ or a wiring having a resistance value higher than 0 ⁇ . Therefore, in this specification and the like, a “resistance element” includes a wiring having a resistance value, a transistor in which a current flows between a source and a drain, a diode, or a coil. Therefore, the term “resistance element” may be translated into the terms “resistance", “load”, or "region having a resistance value”.
  • the resistance value may be, for example, preferably 1 m ⁇ or more and 10 ⁇ or less, more preferably 5 m ⁇ or more and 5 ⁇ or less, and still more preferably 10 m ⁇ or more and 1 ⁇ or less. Further, for example, the resistance may be greater than or equal to 1 ⁇ and less than or equal to 1 ⁇ 10 9 ⁇ .
  • a “capacitive element” refers to, for example, a circuit element having a capacitance value higher than 0F, a wiring region having a capacitance value higher than 0F, a parasitic capacitance, or It can be the gate capacitance of a transistor.
  • capacitor element can sometimes be replaced with the term “capacitance.”
  • capacitor may be translated into the terms “capacitive element,” “parasitic capacitance,” or “gate capacitance.”
  • a “capacitor” (including a “capacitor” having three or more terminals) has a configuration including an insulator and a pair of conductors sandwiching the insulator.
  • the term “pair of conductors” in “capacitance” can be paraphrased as “pair of electrodes,” “pair of conductive regions,” “pair of regions,” or “pair of terminals.” Further, the terms “one of a pair of terminals” and “the other of a pair of terminals” may be referred to as a first terminal and a second terminal, respectively.
  • the value of the capacitance can be, for example, 0.05 fF or more and 10 pF or less. Further, for example, it may be set to 1 pF or more and 10 ⁇ F or less.
  • a transistor has three terminals called a gate, a source, and a drain.
  • the gate is a control terminal that controls the conduction state of the transistor.
  • the two terminals that function as sources or drains are input/output terminals of the transistor.
  • One of the two input/output terminals becomes a source and the other becomes a drain depending on the conductivity type of the transistor (n-channel type, p-channel type) and the level of potential applied to the three terminals of the transistor. Therefore, in this specification and the like, the terms source and drain may be used interchangeably.
  • a multi-gate structure transistor having two or more gate electrodes can be used as an example of a transistor.
  • a multi-gate structure channel formation regions are connected in series, resulting in a structure in which a plurality of transistors are connected in series. Therefore, the multi-gate structure can reduce off-state current and improve the breakdown voltage (improve reliability) of the transistor.
  • the multi-gate structure when operating in the saturation region, even if the voltage between the drain and source changes, the current between the drain and source does not change much, and the slope is flat. characteristics can be obtained. By utilizing voltage/current characteristics with a flat slope, it is possible to realize an ideal current source circuit or an active load with a very high resistance value. As a result, a differential circuit or a current mirror circuit with good characteristics can be realized.
  • circuit elements such as “light-emitting devices” and “light-receiving devices” may have polarities called “anodes” and “cathodes.”
  • a “light emitting device” it may be possible to cause the "light emitting device” to emit light by applying a forward bias (applying a positive potential relative to the "cathode” to the “anode”).
  • a forward bias applying a positive potential relative to the "cathode” to the "anode”
  • zero bias or reverse bias applying a negative potential with respect to the "cathode” to the "anode
  • irradiating the "light receiving device” with light ” and “cathode” may be generated.
  • an “anode” and a “cathode” in a circuit element such as a “light-emitting device” and a “light-receiving device” are sometimes referred to as a terminal (first terminal, second terminal, etc.).
  • a terminal first terminal, second terminal, etc.
  • one of the “anode” and “cathode” may be called the first terminal, and the other of the “anode” and “cathode” may be called the second terminal.
  • the circuit element may include multiple circuit elements.
  • this also includes the case where two or more resistors are electrically connected in series.
  • this also includes a case where two or more capacitors are electrically connected in parallel.
  • one transistor is shown on the circuit diagram, two or more transistors are electrically connected in series, and the gates of each transistor are electrically connected to each other. shall be included.
  • the switch has two or more transistors, and the two or more transistors are electrically connected in series or in parallel. This includes the case where the gates of each transistor are electrically connected to each other.
  • a node can be translated as a terminal, wiring, electrode, conductive layer, conductor, or impurity region depending on the circuit configuration and device structure. Furthermore, terminals, wiring, etc. can be referred to as nodes.
  • Voltage refers to a potential difference from a reference potential.
  • the reference potential is a ground potential (earth potential)
  • “voltage” can be translated into “potential.” Note that the ground potential does not necessarily mean 0V.
  • potential is relative, and as the reference potential changes, the potential applied to wiring, the potential applied to circuits, etc., the potential output from circuits, etc. also change.
  • the terms “high-level potential” and “low-level potential” do not mean specific potentials.
  • the respective high-level potentials provided by both wires do not have to be equal to each other.
  • the low-level potentials provided by both wires do not have to be equal to each other.
  • current refers to the phenomenon of charge movement (electrical conduction), and for example, the statement that "electrical conduction of a positively charged body is occurring” is replaced by “in the opposite direction, electrical conduction of a negatively charged body is occurring.” In other words, “electrical conduction is occurring.” Therefore, in this specification and the like, “current” refers to a charge movement phenomenon (electrical conduction) accompanying the movement of carriers, unless otherwise specified. Examples of carriers here include electrons, holes, anions, cations, and complex ions, and carriers differ depending on the system in which current flows (eg, semiconductor, metal, electrolyte, and in vacuum). Furthermore, the "direction of current” in wiring, etc.
  • ordinal numbers such as “first,” “second,” and “third” are added to avoid confusion between constituent elements. Therefore, the number of components is not limited. Further, the order of the constituent elements is not limited. For example, a component referred to as “first” in one embodiment of this specification etc. may be a component referred to as “second” in another embodiment or in the claims. It's also possible. Furthermore, for example, a component referred to as “first” in one of the embodiments of this specification etc. may be omitted in other embodiments or claims.
  • the terms “above” and “below” do not limit the positional relationship of the components to be directly above or below, and in direct contact with each other.
  • electrode B does not need to be formed directly on insulating layer A, and there is no need to form another structure between insulating layer A and electrode B. Do not exclude things that contain elements.
  • electrode B does not need to be formed on insulating layer A in direct contact with insulating layer A and electrode B. Do not exclude items that include other components between them.
  • electrode B below the insulating layer A it is not necessary that the electrode B is formed under the insulating layer A in direct contact with the insulating layer A and the electrode B. Do not exclude items that include other components between them.
  • words such as “row” and “column” may be used to describe components arranged in a matrix and their positional relationships. Further, the positional relationship between the components changes as appropriate depending on the direction in which each component is depicted. Therefore, the terms are not limited to those explained in the specification, etc., and can be appropriately rephrased depending on the situation. For example, the expression “row direction” may be translated into “column direction” by rotating the orientation of the drawing by 90 degrees.
  • the words “film” and “layer” can be interchanged depending on the situation.
  • the term “conductive layer” may be changed to the term “conductive film.”
  • the term “insulating film” may be changed to the term “insulating layer.”
  • the words “film” and “layer” may be omitted and replaced with other terms.
  • the term “conductive layer” or “conductive film” may be changed to the term “conductor.”
  • the term “insulating layer” or “insulating film” may be changed to the term "insulator.”
  • the terms “electrode,” “wiring,” and “terminal” do not functionally limit these components.
  • an “electrode” may be used as part of a “wiring” and vice versa.
  • the terms “electrode” or “wiring” include cases where a plurality of “electrodes” or “wirings” are formed integrally.
  • a “terminal” may be used as part of a “wiring” or “electrode,” and vice versa.
  • the term “terminal” also includes cases in which two or more selected from “electrode,” “wiring,” and “terminal” are integrally formed.
  • an “electrode” can be a part of a “wiring” or a “terminal,” and, for example, a “terminal” can be a part of a “wiring” or a “electrode.”
  • the term “electrode,” “wiring,” or “terminal” may be replaced with the term “region” depending on the case.
  • terms such as “wiring,” “signal line,” and “power line” can be interchanged depending on the case or the situation.
  • the term “signal line” or “power line” may be changed to the term “wiring” in some cases.
  • the term “power line” may be changed to the term "signal line”.
  • the term “signal line” may be changed to the term "power line”.
  • the term “potential” applied to the wiring may be changed to the term “signal”.
  • the term “signal” may be changed to the term “potential”.
  • timing charts may be used to explain the operating method of a semiconductor device.
  • the timing charts used in this specification etc. show ideal operation examples, and the periods, magnitudes of signals (for example, potentials or currents), and timings described in the timing charts are is not limited unless otherwise specified.
  • the timing charts described in this specification etc. may change the magnitude and timing of a signal (e.g., potential or current) input to each wiring (including a node) in the timing chart depending on the situation. It can be performed. For example, even if two periods are written at equal intervals in the timing chart, the lengths of the two periods may be different from each other. Also, for example, even if one period is long and the other short, the lengths of both periods may be equal, or one period may be short. In some cases, the other period may be made longer.
  • metal oxide refers to a metal oxide in a broad sense.
  • Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (also referred to as oxide semiconductors or simply OS), and the like.
  • oxide semiconductors also referred to as oxide semiconductors or simply OS
  • the metal oxide when a metal oxide is included in a channel formation region of a transistor, the metal oxide is sometimes referred to as an oxide semiconductor.
  • a metal oxide can constitute a channel forming region of a transistor having at least one of an amplification effect, a rectification effect, and a switching effect, the metal oxide is called a metal oxide semiconductor. can do.
  • OS transistor it can be referred to as a transistor including a metal oxide or an oxide semiconductor.
  • metal oxides containing nitrogen may also be collectively referred to as metal oxides.
  • a metal oxide containing nitrogen may be referred to as a metal oxynitride.
  • semiconductor impurities refer to, for example, substances other than the main components that constitute the semiconductor layer.
  • an element having a concentration of less than 0.1 atomic % is an impurity.
  • the inclusion of impurities may cause one or more of, for example, an increase in the defect level density of the semiconductor, a decrease in carrier mobility, and a decrease in crystallinity.
  • impurities that change the characteristics of the semiconductor include, for example, group 1 elements, group 2 elements, group 13 elements, group 14 elements, and group 15 elements.
  • transition metals other than the main components in particular, for example, hydrogen (also present in water), lithium, sodium, silicon, boron, phosphorus, carbon, and nitrogen.
  • impurities that change the characteristics of the semiconductor include, for example, Group 1 elements, Group 2 elements, Group 13 elements, and Group 15 elements (however, oxygen and hydrogen are not included). There is no).
  • a switch refers to a switch that is in a conductive state (on state) or a non-conductive state (off state) and has the function of controlling whether or not current flows.
  • a switch refers to a device that has the function of selecting and switching a path through which current flows. Therefore, a switch may have two, three or more terminals through which current flows, in addition to the control terminal.
  • an electrical switch, a mechanical switch, etc. can be used. In other words, the switch is not limited to a specific type as long as it can control the current.
  • electrical switches include transistors (e.g., bipolar transistors, MOS transistors, etc.), diodes (e.g., PN diodes, PIN diodes, Schottky diodes, MIM (Metal Insulator Metal) diodes, and MIS (Metal Insulator Semiconductor)). diode , and diode-connected transistors), or logic circuits that combine these.
  • the "conducting state" of the transistor means, for example, a state in which the source and drain electrodes of the transistor can be considered to be electrically short-circuited, or a state in which there is no current between the source and drain electrodes. A state in which the flow of water is possible.
  • non-conducting state of a transistor refers to a state in which the source electrode and drain electrode of the transistor can be considered to be electrically disconnected. Note that when the transistor is operated as a simple switch, the polarity (conductivity type) of the transistor is not particularly limited.
  • parallel refers to a state in which two straight lines are arranged at an angle of -10° or more and 10° or less. Therefore, the case where the angle is greater than or equal to -5° and less than or equal to 5° is also included.
  • substantially parallel or “substantially parallel” refers to a state in which two straight lines are arranged at an angle of -30° or more and 30° or less.
  • perpendicular refers to a state in which two straight lines are arranged at an angle of 80° or more and 100° or less. Therefore, the case where the angle is 85° or more and 95° or less is also included.
  • substantially perpendicular or “approximately perpendicular” refers to a state in which two straight lines are arranged at an angle of 60° or more and 120° or less.
  • each embodiment can be appropriately combined with the structure shown in other embodiments to form one embodiment of the present invention. Further, when a plurality of configuration examples are shown in one embodiment, it is possible to combine the configuration examples with each other as appropriate.
  • content (or even part of the content) described in one embodiment may be different from other content (or even part of the content) described in that embodiment and one or more other implementations. It is possible to apply, combine, or replace at least one content with the content described in the form (or even a part of the content).
  • a diagram (which may be a part) described in one embodiment may be a different part of that diagram, another diagram (which may be a part) described in that embodiment, and one or more other parts. More figures can be configured by combining at least one figure (or even a part) described in the embodiment.
  • the code when the same code is used for multiple elements, especially when it is necessary to distinguish between them, the code includes an identifying symbol such as "_1", “[n]”, “[m,n]”, etc. In some cases, the symbol may be added to the description. In addition, in the drawings, etc., when a code for identification such as “_1”, “[n]”, “[m,n]”, etc. is added to the code, when there is no need to distinguish it in this specification etc. In some cases, no identification code is written.
  • FIG. 1 is a circuit diagram illustrating a configuration example of a semiconductor device DEV that is one embodiment of the present invention.
  • the semiconductor device DEV includes, for example, a memory layer ALYa and a memory layer ALYb. Note that in FIG. 1, the storage layer ALYb is located above the storage layer ALYa.
  • the storage layer ALYa and the storage layer ALYb each have a memory cell.
  • a plurality of memory cells may be arranged in an array in each of the storage layer ALYa and the storage layer ALYb.
  • memory cells are arranged in a matrix of m rows and n columns (m is an integer of 1 or more, and n is an integer of 1 or more) in each of the storage layer ALYa and the storage layer ALYb. ing.
  • a memory cell located in the first row and first column of the matrix of the storage layer ALYa is referred to as a memory cell MCa[1,1], and for example, The memory cell located in the mth row and nth column of the matrix of the storage layer ALYb is written as a memory cell MCb[m,n].
  • memory cell MCa and memory cell MCb have similar circuit configurations. Therefore, in this specification and the drawings, when describing matters common to each of memory cell MCa and memory cell MCb, each of memory cell MCa and memory cell MCb will be described as memory cell MC.
  • the number of rows and columns of the matrix of the storage layer ALYa and the number of rows and columns of the matrix of the storage layer ALYb are the same, but the number of rows and the number of columns of the matrix of the storage layer ALYb are the same.
  • the number of rows and the number of columns of each matrix do not necessarily have to match.
  • the memory cell MC shown in FIG. 1 is an example of a memory cell called a gain cell, and includes a transistor M1 and a transistor M2.
  • the configuration of the memory cell MC in which an OS transistor is used for each of the transistors M1 and M2 is sometimes referred to as NOSRAM (registered trademark) (Nonvolatile Oxide Semiconductor Random Access Memory).
  • examples of metal oxides included in the channel formation region of the OS transistor include indium oxide, gallium oxide, and zinc oxide.
  • the metal oxide has one or more selected from indium, element M, and zinc.
  • element M is gallium, aluminum, silicon, boron, yttrium, tin, copper, vanadium, beryllium, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, cobalt, and magnesium.
  • the element M is preferably one or more selected from aluminum, gallium, yttrium, and tin.
  • an oxide containing indium (In), gallium (Ga), and zinc (Zn) also referred to as IGZO
  • an oxide also referred to as IAGZO
  • IAGZO oxide containing indium (In), aluminum (Al), gallium (Ga), and zinc (Zn).
  • IAGZO oxide containing indium (In), aluminum (Al), gallium (Ga), and zinc (Zn).
  • transistors other than OS transistors may be applied to the transistor M1 and the transistor M2.
  • transistors having silicon in their channel formation regions (hereinafter referred to as Si transistors) can be used as the transistors M1 and M2.
  • silicon for example, single crystal silicon, amorphous silicon (sometimes referred to as hydrogenated amorphous silicon), microcrystalline silicon, or polycrystalline silicon (including low-temperature polycrystalline silicon) can be used.
  • the transistor M1 and the transistor M2 include, for example, a transistor whose channel formation region contains germanium, zinc selenide, cadmium sulfide, gallium arsenide, indium phosphide, gallium nitride, Alternatively, a transistor in which a channel formation region includes a compound semiconductor such as silicon germanium, a transistor in which a carbon nanotube is included in a channel formation region, or a transistor in which an organic semiconductor is included in a channel formation region can be used.
  • each of the transistors M1 and M2 may be an OS transistor, or the transistor M1 may be an OS transistor, and the transistor M2 may be a Si transistor.
  • the transistor M1 and the transistor M2 illustrated in FIG. 1 are n-channel transistors, they may be p-channel transistors depending on the situation or case. Further, when an n-channel transistor is replaced with a p-channel transistor, it is necessary to appropriately change the potential input to the memory cell MC so that the memory cell MC operates normally. Note that this applies not only to FIG. 1 but also to transistors described in other parts of the specification and transistors illustrated in other drawings. Further, in this embodiment, the configuration of the memory cell MC will be described with the transistor M1 and the transistor M2 being n-channel transistors.
  • the transistor M1 and the transistor M2 operate in a saturation region when each is in an on state.
  • the current flowing between the source and drain of transistor M1 or transistor M2 is higher than that when transistor M1 or transistor M2 operates in the linear region. It is larger when M1 or transistor M2 operates in the saturation region.
  • transistor M1 and transistor M2 may operate in a linear region when in the on state. Furthermore, transistor M1 and transistor M2 may operate in a subthreshold region.
  • the transistor M1 is, for example, a transistor having a structure having a pair of gates with a channel sandwiched therebetween, and the transistor M1 has a first gate and a second gate.
  • the first gate is described as a gate (sometimes referred to as a front gate) and the second gate as a back gate, but the first gate and the second gate can be interchanged. I can do it. Therefore, in this specification and the like, the word "gate” can be replaced with the word "back gate”.
  • back gate can be written interchangeably with the phrase “gate.”
  • a connection configuration such as “the gate is electrically connected to the first wiring, and the back gate is electrically connected to the second wiring” is equivalent to “the back gate is electrically connected to the first wiring”. and the gate is electrically connected to the second wiring.
  • the transistor M2 may also be a transistor having a structure including a pair of gates with a channel sandwiched therebetween, for example, similarly to the transistor M1.
  • the memory cell MC according to the semiconductor device of one embodiment of the present invention does not depend on the connection configuration of the back gate of the transistor M2.
  • a back gate is shown in the transistor M2 shown in FIG. 1, and the connection configuration of the back gate is not shown, but the electrical connection destination of the back gate can be determined at the design stage. can.
  • the gate and the back gate may be electrically connected in order to increase the on-state current of the transistor. That is, the gate and back gate of transistor M2 may be electrically connected.
  • wiring electrically connected to an external circuit is provided in order to vary the threshold voltage of the transistor or to reduce the off-state current of the transistor.
  • a fixed potential or a variable potential may be applied to the back gate of the transistor by the external circuit.
  • the transistor M2 may have a configuration of a transistor without a back gate.
  • transistors M1 and M2 can be applied not only to transistors M1 and M2, but also to transistors described elsewhere in this specification and transistors depicted in other drawings. do.
  • the first terminal of transistor M1 is electrically connected to the gate of transistor M2.
  • the second terminal of the transistor M1 is electrically connected to the wiring WBLa[1].
  • the first terminal of the transistor M2 is electrically connected to the wiring RBLa[1]
  • the second terminal of the transistor M2 is electrically connected to the wiring SLa[1].
  • the second terminal of the transistor M1 is connected to the wiring WBLa[n].
  • the first terminal of the transistor M2 is electrically connected to the wiring RBLa[n]
  • the second terminal of the transistor M2 is electrically connected to the wiring SLa[n].
  • the gate of the transistor M1 is electrically connected to the wiring WWLa[1].
  • the back gate of transistor M1 is electrically connected to wiring CLa[1].
  • the gate of the transistor M1 is electrically connected to the wiring WWLa[m].
  • the back gate of the transistor M1 is electrically connected to the wiring CLa[m].
  • the wiring WWLa[1] to the wiring WWLa[m] function, for example, as write word lines for the memory cells MCa[1,1] to memory cells MCa[m,n] included in the storage layer ALYa.
  • the wiring WWLa[1] to the wiring WWLa[m] transmit a selection signal (which may be a current or a variable potential (including a pulse voltage)) for selecting the memory cell MCa to be written.
  • a selection signal which may be a current or a variable potential (including a pulse voltage)
  • the wiring WWLa[1] to the wiring WWLa[m] may function as a wiring that applies a constant potential depending on the situation.
  • the wiring WBLa[1] to the wiring WBLa[n] function as write bit lines for the memory cells MCa[1,1] to memory cells MCa[m,n] included in the storage layer ALYa, for example.
  • the wiring WBLa[1] to the wiring WBLa[n] function as wiring that transmits write data to the selected memory cell MCa.
  • the wiring WBLa[1] to the wiring WBLa[n] may function as a wiring that applies a constant potential depending on the situation.
  • the wiring RBLa[1] to the wiring RBLa[n] function as read bit lines for the memory cells MCa[1,1] to memory cells MCa[m,n] included in the storage layer ALYa, for example.
  • the wirings RBLa[1] to RBLa[n] function as wirings that transmit read data from the selected memory cell MCa.
  • the wirings RBLa[1] to RBLa[n] may function as wirings that provide a constant potential depending on the situation.
  • the wiring CLa[1] to the wiring CLa[m] are, for example, wirings that provide a constant potential to the memory cells MCa[1,1] to memory cells MCa[m,n] included in the storage layer ALYa. Function. Note that the wiring CLa[1] to wiring CLa[m] may function as a wiring that provides a variable potential depending on the situation.
  • the configuration of the storage layer ALYb can be the same as that of the storage layer ALYa. Therefore, in the above description of the configuration of memory cell MCa, the configuration of memory cell MCb is such that wiring WWLa[1] to wiring WWLa[m] are replaced with wiring WWLb[1] to wiring WWLb[m], and wiring WBLa[1 ] to wiring WBLa[m] are replaced with wiring WBLb[1] to wiring WBLb[m], wiring RBLa[1] to wiring RBLa[m] are replaced with wiring RBLb[1] to wiring RBLb[m], and wiring CLa [1] to wiring CLa[m] can be replaced with wiring CLb[1] to wiring CLb[m].
  • the wiring WWLb[1] to the wiring WWLb[m] function as write word lines in the storage layer ALYb.
  • the wiring WBLb[1] to the wiring WBLb[m] function as write bit lines in the storage layer ALYb.
  • the wiring RBLb[1] to the wiring RBLb[m] function as read bit lines in the storage layer ALYb.
  • the wiring CLb[1] to the wiring CLb[m] can be wirings that function similarly to the wiring CLa[1] to the wiring CLa[m].
  • writing of data to the memory cell MC of the semiconductor device DEV shown in FIG. 1 and reading of data from the memory cell MC will be described.
  • writing of data to the memory cell MCa[1,1] of the storage layer ALYa of the semiconductor device DEV and reading of data from the memory cell MCa[1,1] will be described.
  • a low level potential is applied to wiring WWLa[1] to turn off transistor M1 included in memory cell MCa[1,1]. state.
  • a second potential for example, a negative potential
  • the threshold voltage of the transistor M2 becomes high, so that the transistor M2 is turned off.
  • the second potential applied to the back gate of the transistor M2 is raised to the first potential.
  • the threshold voltage of transistor M2 returns to the threshold voltage at the time of writing data to memory cell MCa[1,1].
  • a read signal (potential or current) corresponding to the potential of the gate of the transistor M2 is sent from the wiring SLa[1] to the wiring RBLa[1] via the transistor M2. is sent.
  • a read signal is input to the read circuit via the wiring RBLa[1], so that the data written in the memory cell MCa[1,1] can be read.
  • the wiring electrically connected to the back gate of transistor M2 of memory cell MCa[1,1] functions as a read word line.
  • writing data to or reading data from other memory cells MCa can be performed in the same manner as described above. Furthermore, writing data to the memory cell MCb of the storage layer ALYb or reading data from the memory cell MCb of the storage layer ALYb can be performed in the same manner as described above.
  • circuit configuration of the semiconductor device of one embodiment of the present invention is not limited to the configuration in FIG. 1.
  • the circuit configuration of the semiconductor device DEV in FIG. 1 may be changed depending on the situation.
  • the semiconductor device DEV shown in FIG. 1 may be changed to the circuit configuration of the semiconductor device DEV shown in FIG. 2.
  • the semiconductor device DEV in FIG. 2 is different from the semiconductor device DEV in FIG. 1 in that one wiring has a function as a write bit wiring and a read bit wiring.
  • the semiconductor device DEV in FIG. 2 combines the wiring WBLa[1] and the wiring RBLa[1] into one wiring BLa[1], and connects the wiring WBLa[n] and the wiring RBLa[n].
  • the configuration is such that the wirings BLb[n] are grouped together.
  • the semiconductor device DEV in FIG. 2 can have a smaller number of wirings extending to each of the storage layer ALYa and the storage layer ALYb than the semiconductor device DEV in FIG. 1. Further, since the reduced wiring area can be used as part of the memory cell MC, it may be possible to increase the recording density in each of the storage layer ALYa and the storage layer ALYb.
  • FIG. 3 is a schematic cross-sectional view showing a configuration example of the semiconductor device DEV of FIG. 1, which is one embodiment of the present invention.
  • the semiconductor device DEV has a configuration in which a storage layer ALYc is provided not only above the storage layer ALYa and the storage layer ALYb but also above the storage layer ALYb.
  • the configuration of the storage layer ALYc can be the same as that of the storage layer ALYa or the storage layer ALYb.
  • the memory cell MCc included in the storage layer ALYc has the same configuration as the memory cell MCa included in the storage layer ALYa or the memory cell MCb included in the storage layer ALYb. I can do it.
  • the memory layer ALYa is provided below the insulator 101
  • the memory layer ALYb is provided on the insulator 101
  • the insulator 301 is provided on the memory layer ALYb
  • the memory layer ALYa is provided on the insulator 301.
  • a configuration example in which ALYc is provided is shown. Note that details of the insulator 101 and the insulator 301 will be described later.
  • FIG. 4 is a schematic perspective view showing a configuration example of the memory cell MCb of the semiconductor device DEV of FIG. 3.
  • the hatching of the insulator 101, the insulator 201, and the insulator 301 is intentionally removed, and part of the insulator 201, the insulator 180, which will be described later, is Insulator 280, insulator 175, and insulator 275 are not illustrated. Note that details of the insulator 201, the insulator 180, the insulator 280, the insulator 175, and the insulator 275 will be described later.
  • the X direction shown in FIG. 3 is parallel to the channel length direction of the transistors M1 and M2, the Y direction is perpendicular to the X direction, and the Z direction is perpendicular to the X and Y directions. Further, the X direction, Y direction, and Z direction shown in FIG. 3 are right-handed. Note that the arrows in the X direction, Y direction, and Z direction shown in FIG. 3 are also illustrated in the drawings described later.
  • the memory cell MCb is provided on the insulator 101.
  • the memory cell MC includes the transistor M1 and the transistor M2.
  • each of the transistor M1 and the transistor M2 is an OS transistor, as an example. That is, each semiconductor layer of the transistor M1 and the transistor M2 contains a metal oxide.
  • the transistor M1 includes an insulator 253, an insulator 254, a conductor 160_1, a conductor 242a, a conductor 242b, a conductor 260, and an oxide 230. Further, the transistor M1 may include a portion of the insulator 224. Further, the transistor M2 includes an insulator 153_2, an insulator 154_2, a conductor 160_2, a conductor 142a, a conductor 142b, and an oxide 130. Further, the transistor M2 may include a portion of the insulator 124.
  • the transistor M2 is provided on the insulator 101, for example.
  • the conductor 160_2 is provided so as to overlap the region including the oxide 130, for example.
  • the conductor 160_2 functions as a gate (sometimes referred to as a first gate) of the transistor M2. Therefore, in this specification and the like, the conductor 160_2 may be referred to as a gate electrode or a first gate electrode.
  • the insulator 153_2 and the insulator 154_2 function as a first gate insulating film.
  • the insulator 124 and the oxide 130 are formed on the insulator 101 in this order.
  • the oxide 130 functions as a semiconductor included in the channel formation region of the transistor M2.
  • the conductor 142a is provided on a part of the upper surface of the oxide 130 and a part of the upper surface of the insulator 101, for example.
  • the conductor 142b is provided on a portion of the upper surface of the oxide 130 and a portion of the upper surface of the insulator 101, for example.
  • conductor 142a and conductor 142b are physically separated from each other by conductor 160_2.
  • the conductor 142a functions as one of the source or drain of the transistor M2, and the conductor 142b functions as the other of the source or drain of the transistor M2.
  • the conductor 142a functions as one of the wirings RBLb[1] to RBLb[n] in FIG. 1, or as a conductor electrically connected to the wiring.
  • the conductor 142b functions as one of the wirings SLb[1] to SLb[n] in FIG. 1 or as a conductor electrically connected to the wirings.
  • an insulator 175 is provided on the conductor 142a and the conductor 142b to prevent oxygen from diffusing into the conductor 142a and the conductor 142b.
  • an insulator 180 which functions as a flattening film or an interlayer film. Note that the insulator 180 is formed to cover the transistor M2. Note that details of the insulator 180 will be described later.
  • the conductor 160_1 is formed to be embedded in the insulator 180. Further, the insulator 180 has an opening in a region overlapping with a portion of the oxide 230. Furthermore, an insulator 153_1, an insulator 154_1, and a conductor 160_1 are formed in this order inside the opening.
  • An insulator 201 is provided on the insulator 180, the conductor 160_1, and the conductor 160_2. Furthermore, the insulator 201 has an opening that reaches the conductor 160_2 in a region that overlaps with a part of the conductor 160_2. Furthermore, a conductor 270 is formed on the insulator 201 that is the side surface of the opening and on the conductor 160_2 that is the bottom of the opening. Therefore, the conductor 270 and the conductor 160_2 are electrically connected to each other.
  • the transistor M1 is provided on the insulator 201, as an example.
  • the conductor 260 is provided so as to overlap the region including the oxide 230, for example.
  • the conductor 260 functions as a gate (sometimes referred to as a first gate) of the transistor M1. Therefore, in this specification and the like, the conductor 260 may be referred to as a gate electrode or a first gate electrode. Further, the conductor 260 functions as any one of the wirings WWLb[1] to WWLb[m] in FIG.
  • the insulator 253 and the insulator 254 function as a first gate insulating film.
  • the oxide 230 is provided so as to overlap the region including the conductor 160_1 with the insulator 201 interposed therebetween.
  • the oxide 230 functions as a semiconductor included in the channel formation region of the transistor M1.
  • the conductor 160_1 functions as a back gate (sometimes referred to as a second gate) in the transistor M1. Therefore, in this specification and the like, the conductor 160_1 is sometimes referred to as a back gate electrode or a second gate electrode.
  • the insulator 201 and the insulator 224 function as a second gate insulating film.
  • the conductor 242a is provided on a part of the upper surface of the oxide 230 and a part of the upper surface of the insulator 201, for example.
  • the conductor 242b is provided, for example, on a portion of the upper surface of the oxide 230, a portion of the upper surface of the insulator 201, and the upper surface of the conductor 270.
  • conductor 242a and conductor 242b are physically separated from each other by conductor 260.
  • the conductor 242a functions as one of the source or drain of the transistor M1
  • the conductor 242b functions as the other of the source or drain of the transistor M1.
  • the conductor 242a may be referred to as one of a source electrode or a drain electrode, and the conductor 242b may be referred to as the other of a source electrode or a drain electrode.
  • the conductor 242a functions as one of the wirings WBLb[1] to WBLb[n] in FIG. 1, or as a conductor electrically connected to the wiring.
  • an insulator 275 is provided on the conductor 242a and the conductor 242b to prevent oxygen from diffusing into the conductor 242a and the conductor 242b.
  • the conductor 242b is provided on the upper surface of the conductor 270, so the other of the source or drain of the transistor M1 (the conductor 242b) is electrically connected to the gate of the transistor M2 (the conductor 160_2). The connection will be made as follows.
  • an insulator 280 that functions as a planarization film or an interlayer film is included on the insulator 275. Note that the insulator 280 is formed to cover the transistor M1. Note that details of the insulator 280 will be described later.
  • An insulator 301 is provided on the insulator 280 and the conductor 260.
  • the memory cell MCa is provided below the insulator 101. Furthermore, the memory cell MCc is provided on the insulator 301.
  • the configuration of the transistor M1 and the transistor M2 included in the memory cell MCa refer to the description of the configuration of the transistor M1 and the transistor M2 of the memory cell MCb described above.
  • the configurations of transistor M1 and transistor M2 included in memory cell MCc refer to the above-described description of the configurations of transistor M1 and transistor M2 of memory cell MCb.
  • the same insulating material can be used for the insulator 101, the insulator 201, and the insulator 301, respectively. Note that specific insulating materials that can be applied to the insulator 101, the insulator 201, and the insulator 301 will be described later.
  • the same insulating material can be used for the insulator 180 and the insulator 280. Note that specific insulating materials that can be applied to the insulator 180 and the insulator 280 will be described later.
  • the configuration shown in FIG. 3 has the effect of reducing the number of photomasks for manufacturing the semiconductor device DEV compared to the conventional method and shortening the manufacturing process of the semiconductor device DEV.
  • the configuration of the semiconductor device DEV in FIG. 3 may be changed depending on the situation.
  • the semiconductor device DEV in FIG. 3 shows a structure having three memory layers
  • the semiconductor device DEV which is one embodiment of the present invention may also have a structure having two memory layers as shown in FIG. good.
  • FIG. 5 shows the configuration of a semiconductor device DEV including only the storage layer ALYa and the storage layer ALYb.
  • the semiconductor device DEV, which is one embodiment of the present invention may have a structure including four or more memory layers (not shown).
  • the semiconductor device DEV in FIG. 3 may be changed to the configuration of the semiconductor device DEV shown in FIG. 6.
  • an opening is provided in the insulator 180 in a region that overlaps with the conductor 242a and does not overlap with the insulator 224 and the oxide 230, and inside the opening, the insulator 153_3, the insulator 154_3, and conductor 160_3 are formed in this order.
  • an opening is provided in the insulator 201 in a region that overlaps with the conductor 242a but does not overlap with the insulator 224 and the oxide 230, and the conductor 272 is provided inside the opening.
  • the conductor 242a is electrically connected to the conductor 160_3 via the conductor 272.
  • the openings in which the insulator 153_3, the insulator 154_3, and the conductor 160_3 are embedded may be formed at the same time as the openings in which the insulator 153_1, the insulator 154_1, and the conductor 160_1 are embedded, for example. I can do it.
  • the openings in which the insulator 153_3, the insulator 154_3, and the conductor 160_3 are embedded may be formed at the same time as the openings in which the insulator 153_2, the insulator 154_2, and the conductor 160_2 are embedded, for example.
  • the insulator 153_3 can be formed, for example, at the same time as one or both of the insulator 153_1 and the insulator 153_2. Therefore, a material applicable to one or both of the insulator 153_1 and the insulator 153_2 can be used for the insulator 153_3.
  • the insulator 154_3 can be formed, for example, at the same time as one or both of the insulator 154_1 and the insulator 154_2. Therefore, for the insulator 154_3, a material applicable to one or both of the insulator 154_1 and the insulator 154_2 can be used.
  • the conductor 160_3 can be formed, for example, at the same time as one or both of the conductor 160_1 and the conductor 160_2. Therefore, a material applicable to one or both of the conductor 160_1 and the conductor 160_2 can be used for the conductor 160_3.
  • the opening in which the conductor 272 is embedded can be formed at the same time as the opening in which the conductor 270 is embedded, for example. Furthermore, the conductor 272 can be formed at the same time as the conductor 270, for example. Therefore, for the conductor 272, a material that can be used for the conductor 270 can be used.
  • One or both of the conductor 160_3 and the conductor 272 function as, for example, any one of the wirings WBLb[1] to WBLb[n] in the memory layer ALYb in FIG. 1.
  • FIG. 7 is a schematic perspective view showing a configuration example of the memory cell MCb of the semiconductor device DEV of FIG. 6. Note that in FIG. 6, in order to make the stacked structure of the memory layer ALYb easier to see, the hatching of the insulator 101 and the insulator 201 is intentionally removed, and part of the insulator 201, part of the conductor 272, and the insulator 180 are , insulator 280, insulator 175, and insulator 275 are not shown. Further, as shown in FIG. 7, a conductor 160_3 extends along the channel width direction (Y direction) of the transistor M1 and the transistor M2.
  • the semiconductor device can be miniaturized or highly integrated, and as a result, the recording density can be increased.
  • FIG. 8 is a layout diagram (plan view) showing the circuit configuration of the storage layer ALYb of the semiconductor device DEV shown in FIG. 3, as an example.
  • memory cell MCb[1,1], memory cell MCb[1,n], memory cell MCb[m,1], and memory cell MCb[m,n] are extracted and illustrated.
  • an insulator included in the semiconductor device DEV is not illustrated.
  • oxide 130 is provided in the region where transistor M2 is formed. Further, a conductor 142a and a conductor 142b are provided so as to partially cover the oxide 130. Furthermore, a conductor 160_2 is provided on a part of the upper surface of the oxide 130. Furthermore, a conductor 270 is provided on the conductor 160_2.
  • a conductor 142d is provided similarly to the conductor 142a and the conductor 142b. Note that the conductor 142d can be formed simultaneously with one or both of the conductor 142a and the conductor 142b.
  • each of the conductor 142a, the conductor 142b, the conductor 142d, the oxide 130, and the conductor 270 is illustrated by a dotted line.
  • an opening PL provided in an interlayer film is located on the conductor 142d. Furthermore, a conductor is embedded in the opening PL above the conductor 142d. Thereby, the conductor embedded in the opening PL functions as a wiring or a plug.
  • an oxide 230 is provided in a region where the transistor M1 is formed. Furthermore, a conductor 242a and a conductor 242b, which are different from the conductor 242a and conductor 242b of the transistor M1, are provided so as to cover part of the oxide 230. Furthermore, a conductor 260 is provided above the region including the oxide 230.
  • the conductor 242a is electrically connected to the conductor 142d via the conductor provided in the opening PL. Further, the conductor 242b is electrically connected to the conductor 160_2 via the conductor 270.
  • a conductor 142d is provided extending in the column direction in the memory layer ALYb. Further, the conductor 142a and the conductor 142b of the transistor M2 also extend in the column direction.
  • FIG. 1 The layout is as follows.
  • the conductor 142d functions as wiring WBLb[1] to wiring WBLb[n] extending in the column direction.
  • the conductor 142a of the transistor M2 functions as wiring RBLb[1] to wiring RBLb[n] extending in the column direction.
  • the conductor 142b of the transistor M2 functions as wiring SLb[1] to wiring SLb[n] extending in the column direction.
  • the conductor 260 functions as the wiring WWLb[1] to the wiring WWLb[m] extending in the row direction.
  • the conductor 160_1 functions as the wiring CLb[1] to the wiring CLb[m] extending in the row direction.
  • each of the conductors can be formed using, for example, a photolithography method.
  • the conductive material to be the conductor 242a is processed by sputtering, CVD (Chemical Vapor Deposition), PLD (Pulsed Laser Deposition), and ALD (Atomic L). ayer Deposition ), and then a desired pattern may be formed by photolithography.
  • the oxide 130, the conductor 142a, the conductor 142b, the conductor 142d, the conductor 160_1, the conductor 160_2, the oxide 230, the conductor 242b, the conductor 260, the conductor 270, and the conductor provided in the opening PL. can also be formed by the same method as above.
  • an insulator may be provided between the oxide 130 and the conductor 160_2 and between the oxide 230 and the conductor 260.
  • each insulator may function as a first gate insulating film (sometimes referred to as a gate insulating film or a front gate insulating film) of the transistor M1 or the transistor M2.
  • planarization using chemical mechanical polishing or the like is performed in order to equalize the height of the film surface on which one or more selected from insulators, conductors, and semiconductors are formed.
  • the surface may be flattened by processing.
  • FIG. 9A to 9C are a schematic plan view and a schematic cross-sectional view of a storage layer ALYb having a transistor M1 and a transistor M2 in the semiconductor device DEV of FIG. 3.
  • FIG. 9A is a schematic plan view of the storage layer ALYb.
  • FIGS. 9B and 9C are schematic cross-sectional views of the memory layer ALYb.
  • FIG. 9B is a cross-sectional view of a portion taken along the dashed-dotted line A1-A2 shown in FIG. 9A, and is also a cross-sectional view of the transistor M1 in the channel length direction.
  • FIG. 9C is a schematic cross-sectional view of a portion taken along the dashed-dotted line A3-A4 shown in FIG. 9A, and is also a schematic cross-sectional view of the transistor M1 in the channel width direction. Note that in the top view of FIG. 9A, some elements are omitted for clarity.
  • FIGS. 9B and 9C it is assumed that a storage layer different from the storage layer ALYb is provided below the insulator 101 (not shown).
  • the semiconductor device DEV has an insulator 101 above a substrate (not shown).
  • the memory layer ALYb includes an insulator 124 in a part of the region on the insulator 101, an oxide 130a on the insulator 124, and an oxide 130b on the oxide 130a.
  • the storage layer ALYb also includes a conductor 142a (a conductor 142a1 and a conductor 142a1 and a conductor 142a) located on the insulator 101 and the oxide 130b and covering the respective side surfaces of the insulator 124, the oxide 130a, and the oxide 130b. 142a2) and a conductor 142b (conductor 142b1 and conductor 142b2).
  • the memory layer ALYb includes an insulator 175 on the insulator 101, the conductor 142a, and the conductor 142b, and an insulator 180 on the insulator 175.
  • the memory layer ALYb includes an insulator 153_2 on the oxide 130b, an insulator 154_2 on the insulator 153_2, and a conductor 160_2 (conductor 160a_2 and conductor 160b_2) on the insulator 154_2.
  • the storage layer ALYb also includes an insulator 153_1 located in a region that overlaps with the insulator 101 and does not overlap with the conductors 142a and 142b, an insulator 154_1 on the insulator 153_1, and a conductor on the insulator 154_1. 160_1 (conductor 160a_1 and conductor 160b_1).
  • the transistor M2 is embedded in the insulator 180.
  • the insulator 180 and the insulator 175 are provided with an opening that reaches the oxide 130b.
  • the opening has a region that overlaps with the oxide 130b.
  • the insulator 175 has an opening that overlaps the opening that the insulator 180 has. That is, the opening includes an opening that the insulator 180 has and an opening that the insulator 175 has.
  • an insulator 153_2, an insulator 154_2, and a conductor 160_2 are arranged inside the opening. That is, the conductor 160_2 has a region that overlaps with the oxide 130b via the insulator 153_2 and the insulator 154_2. Further, in the channel length direction of the transistor M2, a conductor 160_2, an insulator 153_2, and an insulator 154_2 are provided between the conductor 142a and the conductor 142b.
  • the insulator 154_2 has a region in contact with the side surface of the conductor 160_2 and a region in contact with the bottom surface of the conductor 160_2.
  • insulators 180 and 175 are provided with openings that reach insulator 101 in a region where a conductor functioning as a back gate of transistor M1 is formed. Furthermore, it can be said that the insulator 175 has an opening that overlaps the opening that the insulator 180 has. That is, the opening includes an opening that the insulator 180 has and an opening that the insulator 175 has.
  • an insulator 153_1, an insulator 154_1, and a conductor 160_1 are arranged inside the opening.
  • the insulator 153_1 has a region in contact with the side surface of the opening and a region in contact with the insulator 101.
  • the insulator 154_1 has a region in contact with the insulator 153_1, and the conductor 160_1 has a region in contact with the insulator 154_1.
  • the memory layer ALYb includes an insulator 201 on the insulator 180, on the insulator 153_1, on the insulator 154_1, on the conductor 160_1, on the insulator 153_2, on the insulator 154_2, and on the conductor 160_2. Furthermore, an opening is provided in the insulator 201 in a region overlapping with the conductor 160_2.
  • the memory layer ALYb includes a conductor 270 (a conductor 270a and a conductor 270b) on the conductor 160_1, which is the bottom of the opening, and on the insulator 201, which is the side surface of the opening.
  • the memory layer ALYb includes an insulator 224 in a partial region on the insulator 201, an oxide 230a on the insulator 224, and an oxide 230b on the oxide 230a.
  • the storage layer ALYb also includes a conductor 242a (conductor 242a1 and conductor 242a) located on the insulator 201 and the oxide 230b, and covering the respective side surfaces of the insulator 224, the oxide 230a, and the oxide 230b. body 242a2) and a conductor 242b (conductor 242b1 and conductor 242b2).
  • the memory layer ALYb includes an insulator 275 on the insulator 201, the conductor 242a, and the conductor 242b, and an insulator 280 on the insulator 275.
  • the memory layer ALYb includes an insulator 253 on the oxide 230b, an insulator 254 on the insulator 253, and a conductor 260 (a conductor 260a and a conductor 260b) on the insulator 254. Further, the insulator 253 is located in a region that overlaps with the insulator 201 and does not overlap with the conductors 242a and 242b.
  • the transistor M1 is embedded in the insulator 280.
  • the insulator 280 and the insulator 275 are provided with an opening that reaches the oxide 230b.
  • the opening has a region that overlaps with the oxide 230b.
  • the insulator 275 has an opening that overlaps the opening that the insulator 280 has. That is, the opening includes an opening that the insulator 280 has and an opening that the insulator 275 has.
  • an insulator 253, an insulator 254, and a conductor 260 are arranged inside the opening. That is, the conductor 260 has a region that overlaps with the oxide 230b via the insulator 253 and the insulator 254. Further, in the channel length direction of the transistor M1, a conductor 260, an insulator 253, and an insulator 254 are provided between the conductor 242a and the conductor 242b.
  • the insulator 254 has a region in contact with the side surface of the conductor 260 and a region in contact with the bottom surface of the conductor 260. Note that, as shown in FIG. 9C, in a region of the opening that does not overlap with the oxide 230, an insulator 253, an insulator 254, and a conductor 260 are provided in this order on the upper surface of the insulator 201.
  • the semiconductor device DEV includes an insulator 301 on the insulator 280, on the insulator 253, on the insulator 254, and on the conductor 260.
  • the oxide 130 preferably includes an oxide 130a disposed on the insulator 124 and an oxide 130b disposed on the oxide 130a. By having the oxide 130a below the oxide 130b, diffusion of impurities from a structure formed below the oxide 130a to the oxide 130b can be suppressed.
  • the oxide 230 preferably includes an oxide 230a disposed on the insulator 224 and an oxide 230b disposed on the oxide 230a. By having the oxide 230a below the oxide 230b, diffusion of impurities from a structure formed below the oxide 230a to the oxide 230b can be suppressed.
  • the oxide 130a and the oxide 130b may be collectively referred to as the oxide 130.
  • the oxide 230a and the oxide 230b may be collectively referred to as the oxide 230.
  • the oxide 230 shows a structure in which two layers of the oxide 230a and the oxide 230b (or the oxide 130a and the oxide 130b) are laminated.
  • the present invention is not limited to this.
  • a configuration may be adopted in which a single layer of the oxide 230b (or the oxide 130b) or a stacked structure of three or more layers is provided, or each of the oxide 230a and the oxide 230b (or the oxide 130a and the oxide 130b) is provided. may have a laminated structure.
  • the transistor M1 includes an oxide 230 that functions as a semiconductor layer, a conductor 260 that functions as a first gate (also referred to as a gate, top gate, or front gate) electrode, and a second gate (back A conductor 160_1 that functions as an electrode (also referred to as a gate), a conductor 242a that functions as one of a source electrode or a drain electrode, and a conductor 242b that functions as the other of the source electrode or the drain electrode. It also includes an insulator 253 and an insulator 254 that function as a first gate insulator. It also includes an insulator 201 and an insulator 224 that function as a second gate insulator. Note that the gate insulator is sometimes called a gate insulating layer or a gate insulating film. Furthermore, at least a portion of the region of the oxide 230 that overlaps with the conductor 260 functions as a channel forming region.
  • the first gate electrode and the first gate insulating film are arranged inside the openings formed in the insulator 280 and the insulator 275. That is, the conductor 260, the insulator 254, and the insulator 253 are arranged inside the opening.
  • the transistor M2 includes an oxide 130 that functions as a semiconductor layer, a conductor 160_2 that functions as a first gate electrode, and a conductor that functions as either a source electrode or a drain electrode. 142a, and a conductor 142b functioning as the other of a source electrode and a drain electrode. It also includes an insulator 153_2 and an insulator 154_2 that function as a first gate insulator. It also includes an insulator 101 and an insulator 124 located below the semiconductor 130. Note that the gate insulator is sometimes called a gate insulating layer or a gate insulating film. Furthermore, at least a portion of the region of the oxide 130 that overlaps with the conductor 160_2 functions as a channel formation region.
  • the first gate electrode and the first gate insulating film are arranged inside the openings formed in the insulator 180 and the insulator 175. That is, the conductor 160_2, the insulator 154_2, and the insulator 153_2 are arranged inside the opening.
  • an opening that reaches the conductor 160_2 is provided in a region of the insulator 201 that overlaps the conductor 160_2.
  • a conductor 270 is placed inside the opening.
  • the conductor 270 functions as a wiring or a plug.
  • the storage layer ALYb having the transistor M1 and the transistor M2 described in this embodiment can be used for a storage device.
  • the conductor 242a (or the conductor 242b) of the transistor M2 may be electrically connected to the sense amplifier, and the conductor 242a (or the conductor 242b) functions as a read bit line.
  • FIGS. 10A to 23C are used in the explanation of the example of the manufacturing method.
  • each A indicates a schematic plan view.
  • B in each figure is a schematic cross-sectional view corresponding to a portion taken along a dashed-dotted line A1-A2 shown in each A, and is also a schematic cross-sectional view in the channel length direction of the transistor M1.
  • C in each figure is a schematic cross-sectional view corresponding to a portion taken along a dashed-dotted line A3-A4 shown in each A, and is also a schematic cross-sectional view in the channel width direction of the transistor M1. Note that in the schematic plan view A of each figure, some elements are omitted for clarity.
  • an insulating material for forming an insulator, a conductive material for forming a conductor, or a semiconductor material for forming a semiconductor includes a sputtering method, a CVD method, an MBE (Molecular Beam Epitaxy) method,
  • the film can be formed using a film forming method such as a PLD method or an ALD method as appropriate.
  • a substrate (not shown) is prepared, and a layer LY including a drive circuit and a memory layer ALYa located below the memory layer ALYb is formed on the substrate (see FIGS. 10A to 10C).
  • an insulator 101 is formed on the layer LY (see FIGS. 10A to 10C).
  • an insulator containing an oxide of one or both of aluminum and hafnium can be used.
  • the insulator containing an oxide of one or both of aluminum and hafnium it is preferable to use aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), or the like.
  • hafnium zirconium oxide it is preferable to use hafnium zirconium oxide.
  • An insulator containing oxides of one or both of aluminum and hafnium has barrier properties against oxygen, hydrogen, and water.
  • the insulator 101 Since the insulator 101 has barrier properties against hydrogen and water, hydrogen and water contained in the structures provided around the transistors M1 and M2 diffuse into the inside of the transistors M1 and M2 through the insulator 101. Therefore, the generation of oxygen vacancies in the oxide 130 (or the oxide 230) can be suppressed.
  • the insulator 101 can be formed using a film forming method such as a sputtering method, a CVD method, an MBE method, a PLD method, or an ALD method.
  • hafnium oxide is formed as the insulator 101 using an ALD method.
  • the insulating material used for the insulator 101 may be a high-k material with a high dielectric constant.
  • high-k materials with a high dielectric constant include, in addition to the above-mentioned hafnium oxide, one or two selected from aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, and magnesium. Examples include metal oxides containing the above.
  • the insulator 101 may be made of aluminum oxide, hafnium oxide, or an oxide containing aluminum and hafnium (hafnium aluminate), which is an insulator containing an oxide of one or both of aluminum and hafnium. .
  • the insulator 101 may have a laminated structure including two or more materials selected from the above-mentioned materials.
  • heat treatment is performed for one or more purposes selected from improving the film quality of the insulator 101, removing impurities such as hydrogen and water from the insulator 101, and supplying oxygen to the insulator 101. and preferable.
  • the heat treatment may be performed at a temperature of 250°C or higher and 650°C or lower, preferably 300°C or higher and 500°C or lower, and more preferably 320°C or higher and 450°C or lower.
  • the heat treatment is performed in an atmosphere of nitrogen gas or inert gas, or an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of oxidizing gas.
  • the oxygen gas content may be about 20%.
  • heat treatment may be performed under reduced pressure.
  • heat treatment is performed in an atmosphere of nitrogen gas or inert gas, and then heat treatment is performed in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of oxidizing gas to compensate for the desorbed oxygen. It's okay.
  • the gas used in the heat treatment is preferably highly purified.
  • the amount of water contained in the gas used in the heat treatment may be 1 ppb or less, preferably 0.1 ppb or less, and more preferably 0.05 ppb or less.
  • the heat treatment is performed at a temperature of 400° C. for 1 hour at a flow rate ratio of nitrogen gas and oxygen gas of 4:1 after the insulator 101 is formed.
  • impurities such as water and hydrogen contained in the insulator 101 can be removed.
  • an oxide containing hafnium is used as the insulator 101, a part of the insulator 101 may be crystallized by the heat treatment.
  • the heat treatment can also be performed at a timing such as after the insulator 124 is formed.
  • a transistor M1 is formed on the insulator 101 in a later step. For this reason, it is preferable that the insulator 101 be subjected to a planarization process such as a CMP method.
  • an insulating film 124Af is formed on the insulator 101 (see FIGS. 11A to 11C).
  • the insulating film 124Af can be formed using a film forming method such as a sputtering method, a CVD method, an MBE method, a PLD method, or an ALD method.
  • silicon oxide is formed as the insulating film 124Af using a sputtering method.
  • a sputtering method that does not require the use of molecules containing hydrogen in the film formation gas, the hydrogen concentration in the insulating film 124Af can be reduced. Since the insulating film 124Af comes into contact with the oxide 130a in a later step, it is preferable that the hydrogen concentration is reduced in this way.
  • an insulating material other than silicon oxide such as silicon oxynitride, may be used.
  • oxynitride refers to a material whose composition contains more oxygen than nitrogen
  • nitrided oxide refers to a material whose composition contains more nitrogen than oxygen.
  • silicon oxynitride refers to a material whose composition contains more oxygen than nitrogen
  • silicon nitride oxide refers to a material whose composition contains more nitrogen than oxygen. shows.
  • an oxide film 130Af and an oxide film 130Bf are sequentially formed on the insulating film 124Af (see FIGS. 11A to 11C).
  • the oxide film 130Af and the oxide film 130Bf are preferably formed continuously without being exposed to the atmospheric environment. By forming the film without exposing it to the atmospheric environment, it is possible to prevent impurities such as moisture from the atmospheric environment from adhering to the oxide film 130Af and the oxide film 130Bf, and the interface between the oxide film 130Af and the oxide film 130Bf can be prevented. The neighborhood can be kept clean.
  • the oxide film 130Af and the oxide film 130Bf can be formed using a sputtering method, a CVD method, an MBE method, a PLD method, or an ALD method.
  • a sputtering method is used to form the oxide film 130Af and the oxide film 130Bf.
  • oxygen or a mixed gas of oxygen and a noble gas is used as the sputtering gas.
  • the sputtering gas By increasing the proportion of oxygen contained in the sputtering gas, excess oxygen in the oxide film to be formed can be increased.
  • the above-mentioned In-M-Zn oxide target etc. can be used.
  • the proportion of oxygen contained in the sputtering gas may be 70% or more, preferably 80% or more, and more preferably 100%.
  • the oxide film 130Bf when forming the oxide film 130Bf by sputtering, if the proportion of oxygen contained in the sputtering gas is more than 30% and less than 100%, preferably more than 70% and less than 100%, oxygen-excess oxidation occurs. A physical semiconductor is formed. A transistor using an oxygen-rich oxide semiconductor in a channel formation region has relatively high reliability. However, one embodiment of the present invention is not limited thereto.
  • an oxygen-deficient oxide semiconductor is formed when the proportion of oxygen contained in the sputtering gas is set to 1% or more and 30% or less, preferably 5% or more and 20% or less. Ru.
  • a transistor using an oxygen-deficient oxide semiconductor in a channel formation region can achieve relatively high field-effect mobility. Furthermore, by performing film formation while heating the substrate, the crystallinity of the oxide film can be improved.
  • the insulating film 124Af, the oxide film 130Af, and the oxide film 130Bf by a sputtering method without exposing them to the atmosphere.
  • a multi-chamber type film forming apparatus may be used. Thereby, it is possible to reduce the incorporation of hydrogen into the insulating film 124Af, the oxide film 130Af, and the oxide film 130Bf between the respective film forming steps.
  • the ALD method may be used to form the oxide film 130Af and the oxide film 130Bf.
  • the ALD method is a film forming method with high controllability of film thickness and small variation in film thickness. Therefore, by using the ALD method to form the oxide film 130Af and the oxide film 130Bf, the oxide film 130Af and the oxide film 130Bf can be formed with uniform thickness. Further, by using the PEALD method, the oxide film 130Af and the oxide film 130Bf can be formed at a lower temperature than the thermal ALD method.
  • the heat treatment may be performed within a temperature range at which the oxide film 130Af and the oxide film 130Bf do not become polycrystalline, and may be performed at a temperature of 250° C. or more and 650° C. or less, preferably 400° C. or more and 600° C. or less.
  • the heat treatment is performed in an atmosphere of nitrogen gas or inert gas, or an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of oxidizing gas.
  • the oxygen gas content may be about 20%.
  • the heat treatment may be performed under reduced pressure.
  • heat treatment is performed in an atmosphere of nitrogen gas or inert gas, and then heat treatment is performed in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of oxidizing gas to compensate for the desorbed oxygen. It's okay.
  • the gas used in the heat treatment is preferably highly purified.
  • the amount of water contained in the gas used in the heat treatment may be 1 ppb or less, preferably 0.1 ppb or less, and more preferably 0.05 ppb or less.
  • the heat treatment is performed at a temperature of 400° C. for 1 hour with a flow rate ratio of nitrogen gas and oxygen gas of 4:1.
  • Such heat treatment including oxygen gas can reduce impurities such as carbon, water, and hydrogen in the oxide film 130Af and the oxide film 130Bf.
  • the crystallinity of the oxide film 130Bf can be improved and a denser and more precise structure can be obtained.
  • the crystal regions in the oxide film 130Af and the oxide film 130Bf can be increased, and in-plane variations in the crystal regions in the oxide film 130Af and the oxide film 130Bf can be reduced. Therefore, in-plane variations in the electrical characteristics of the transistor M2 can be reduced.
  • hydrogen in the insulating film 124Af, oxide film 130Af, and oxide film 130Bf moves to the insulator 101 and is absorbed into the insulator 101.
  • hydrogen in the insulating film 124Af, the oxide film 130Af, and the oxide film 130Bf diffuses into the insulator 101. Therefore, although the hydrogen concentration of the insulator 101 increases, the hydrogen concentration of each of the insulating film 124Af, the oxide film 130Af, and the oxide film 130Bf decreases.
  • the insulating film 124Af functions as a gate insulator of the transistor M2, and the oxide film 130Af and the oxide film 130Bf function as a channel formation region of the transistor M2. Therefore, the transistor M2 including the insulating film 124Af, the oxide film 130Af, and the oxide film 130Bf with reduced hydrogen concentration is preferable because it has good reliability.
  • the insulating film 124Af, the oxide film 130Af, and the oxide film 130Bf are processed into strips to form the insulating layer 124A, the oxide layer 130A, and the oxide layer 130B (FIGS. 12A to 12A). 12C).
  • the insulating layer 124A, the oxide layer 130A, and the oxide layer 130B extend in a direction parallel to the dashed line A3-A4 (the channel width direction of the transistor M2 or the Y direction shown in FIG. 12A).
  • a dry etching method or a wet etching method can be used for the above processing. Processing by dry etching is suitable for microfabrication.
  • the processing of the insulating film 124Af, the oxide film 130Af, and the oxide film 130Bf may be performed under different conditions. Further, the insulating film 124Af, the oxide film 130Af, and the oxide film 130Bf may be processed into a different shape instead of a band shape.
  • a resist mask is formed by removing or leaving the exposed area using a developer.
  • a conductor, semiconductor, insulator, or the like can be processed into a desired shape.
  • a resist mask may be formed by exposing a resist to light using KrF excimer laser light, ArF excimer laser light, EUV (Extreme Ultraviolet) light, or the like.
  • a liquid immersion technique may be used in which a liquid (for example, water) is filled between the substrate and the projection lens for exposure.
  • an electron beam or an ion beam may be used instead of the light described above.
  • the resist mask can be removed by performing dry etching treatment such as ashing, wet etching treatment, wet etching treatment after dry etching treatment, or dry etching treatment after wet etching treatment.
  • a hard mask made of an insulator or a conductor may be used under the resist mask.
  • an insulating film or a conductive film serving as a hard mask material is formed on the oxide film 130Bf, a resist mask is formed on it, and the hard mask material is etched to form a hard mask in the desired shape. can do.
  • Etching of the oxide film 130Bf, etc. may be performed after removing the resist mask, or may be performed with the resist mask remaining. In the latter case, the resist mask may disappear during etching.
  • the hard mask may be removed by etching after etching the oxide film 130Bf and the like.
  • the material of the hard mask does not affect the subsequent process or can be used in the subsequent process, it is not necessarily necessary to remove the hard mask.
  • a conductive film 142Af and a conductive film 142Bf are sequentially formed on the insulator 101 and the oxide layer 130B (see FIGS. 13A to 13C).
  • the conductive film 142Af and the conductive film 142Bf can be formed using a film formation method such as a sputtering method, a CVD method, an MBE method, a PLD method, or an ALD method.
  • a film formation method such as a sputtering method, a CVD method, an MBE method, a PLD method, or an ALD method.
  • tantalum nitride may be formed as the conductive film 142Af using a sputtering method
  • tungsten may be formed as the conductive film 142Bf. Note that heat treatment may be performed before forming the conductive film 142Af.
  • the heat treatment may be performed under reduced pressure to continuously form the conductive film 142Af without exposure to the atmosphere. By performing such treatment, it is possible to remove moisture and hydrogen adsorbed on the surface of the oxide layer 130B, and further reduce the moisture concentration and hydrogen concentration in the oxide layer 130A and the oxide layer 130B. .
  • the temperature of the heat treatment is preferably 100°C or more and 400°C or less. In this embodiment, the temperature of the heat treatment is 200°C.
  • the conductive film 142Af may include, for example, a nitride containing tantalum, a nitride containing titanium, a nitride containing molybdenum, a nitride containing tungsten, a nitride containing tantalum and aluminum, a nitride containing titanium and aluminum, etc.
  • a conductive material such as a nitride containing nitrides may also be used.
  • a conductive material such as ruthenium oxide, ruthenium nitride, an oxide containing strontium and ruthenium, or an oxide containing lanthanum and nickel may be used. These materials are preferable because they are conductive materials that are difficult to oxidize, or materials that maintain conductivity even after absorbing oxygen.
  • the conductive film 142Bf includes, for example, aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium,
  • a conductive material such as a metal element selected from indium, ruthenium, iridium, strontium, and lanthanum, an alloy containing the above-mentioned metal elements, or a combination of the above-mentioned metal elements may be used.
  • conductive materials such as titanium nitride, tungsten, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, oxides containing lanthanum and nickel are used. It's okay.
  • tantalum nitride, titanium nitride, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, and oxides containing lanthanum and nickel cannot be oxidized. It is preferable because it is a material that has low conductivity or maintains conductivity even if it absorbs oxygen.
  • the conductive film 142Af and the conductive film 142Bf may be made of the same material. That is, in the memory cell MC, the conductor 142a1 and the conductor 142a2 may be one conductor. Similarly, the conductor 142b1 and the conductor 142b2 may be one conductor.
  • the insulating layer 124A, the oxide layer 130A, the oxide layer 130B, the conductive film 142Af, and the conductive film 142Bf are processed using a lithography method to form island-shaped insulators 124, oxides 130a, and oxides. 130b, and island-shaped conductive layers 142A and 142B (see FIGS. 14A to 14C).
  • the insulating layer 124A, the oxide layer 130A, the oxide layer 130B, the conductive film 142Af, and the conductive film 142Bf are processed to form island-shaped insulators 124, oxides 130a, and oxides 130b, and the dashed-dot line A1.
  • the conductive layer 142A and the conductive layer 142B are processed.
  • island-shaped conductive layers 142A and 142B are formed.
  • the processing of the insulating layer 124A, the oxide layer 130A, the oxide layer 130B, the conductive film 142Af, and the conductive film 142Bf may be performed under different conditions.
  • the side surfaces of the insulator 124, oxide 130a, oxide 130b, conductive layer 142A, and conductive layer 142B may have a tapered shape.
  • the insulator 124, the oxide 130a, the oxide 130b, the conductive layer 142A, and the conductive layer 142B may have a taper angle of, for example, 60° or more and less than 90°.
  • the configuration is not limited to the above, and the side surfaces of the insulator 124, oxide 130a, oxide 130b, conductive layer 142A, and conductive layer 142B may be approximately perpendicular to the upper surface of the insulator 101. With such a configuration, it is possible to reduce the area and increase the density when providing the plurality of transistors M2.
  • byproducts generated in the etching process may be formed in a layered manner on the side surfaces of the insulator 124, oxide 130a, oxide 130b, conductive layer 142A, and conductive layer 142B.
  • the layered byproduct is formed between the insulator 124, the oxide 130a, the oxide 130b, the conductive layer 142A, and the conductive layer 142B, and the insulator 175. Therefore, it is preferable to remove the layered byproduct formed in contact with the upper surface of the insulator 101.
  • the insulator 124, oxide 130a, oxide 130b, conductive layer 142A, and conductive layer 142B are not limited to the shapes shown in FIGS. 14A to 14C, and may be processed into other shapes.
  • an insulator 175 is formed to cover the insulator 124, oxide 130a, oxide 130b, conductive layer 142A, and conductive layer 142B (see FIGS. 15A to 15C).
  • the insulator 175 is preferably in contact with the top surface of the insulator 101 and the side surface of the insulator 124.
  • the insulator 175 can be formed using a film forming method such as a sputtering method, a CVD method, an MBE method, a PLD method, or an ALD method.
  • silicon nitride may be formed as the insulator 175 using an ALD method.
  • a film of aluminum oxide may be formed using a sputtering method, and a film of silicon nitride may be formed thereon using a PEALD method.
  • the insulator 275 has such a layered structure, the function of suppressing the diffusion of impurities such as water or hydrogen and oxygen may be improved.
  • the oxide 130a, the oxide 130b, the conductive layer 142A, and the conductive layer 142B can be covered with the insulator 175, which has the function of suppressing oxygen diffusion. This can reduce direct diffusion of oxygen from the insulator 180 and the like that will be formed later into the insulator 124, the oxide 130a, the oxide 130b, the conductive layer 142A, and the conductive layer 142B in a later process.
  • an insulating film that will become the insulator 180 is formed on the insulator 175 (see FIGS. 15A to 15C).
  • the insulating film can be formed using a film forming method such as a sputtering method, a CVD method, an MBE method, a PLD method, or an ALD method.
  • a silicon oxide film may be formed as the insulating film using a sputtering method.
  • the insulator 180 containing excess oxygen can be formed.
  • the hydrogen concentration in the insulator 180 can be reduced.
  • heat treatment may be performed before forming the insulating film.
  • the heat treatment may be performed under reduced pressure to continuously form the insulating film without exposing it to the atmosphere. By performing such treatment, it is possible to remove moisture and hydrogen adsorbed on the surface of the insulator 175, and further reduce the moisture concentration and hydrogen concentration in the oxide 130a, the oxide 130b, and the insulator 124. .
  • the heat treatment conditions described above can be used for the heat treatment.
  • a material with a low dielectric constant for the insulating film serving as the insulator 180.
  • materials with a low dielectric constant include silicon oxynitride, silicon nitride oxide, and silicon nitride.
  • materials with a low dielectric constant include silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, and silicon oxide having holes.
  • the insulating film that will become the insulator 180 is subjected to a planarization process such as a CMP method to form the insulator 180 with a flat upper surface (see FIGS. 15A to 15C).
  • a planarization process such as a CMP method to form the insulator 180 with a flat upper surface (see FIGS. 15A to 15C).
  • silicon nitride may be formed on the insulator 180 by, for example, a sputtering method, and the silicon nitride may be subjected to CMP treatment until it reaches the insulator 180.
  • part of the insulator 180, part of the insulator 175, part of the conductive layer 142A, and part of the conductive layer 142B are processed and oxidized.
  • An opening 158A is formed that reaches object 130b.
  • a conductor 142a1 and a conductor 142b1 can be formed from the conductive layer 142A, and a conductor 142a2 and a conductor 142b2 can be formed from the conductive layer 142B (see FIGS. 16A to 16C).
  • a dry etching method or a wet etching method is used to process a portion of the insulator 180, a portion of the insulator 175, a portion of the conductive layer 142A, and a portion of the conductive layer 142B.
  • Processing by dry etching is suitable for microfabrication. Further, the processing may be performed under different conditions. For example, a part of the insulator 180 is processed by a dry etching method, a part of the insulator 175 is processed by a wet etching method, and a part of the conductor 142A and a part of the conductive layer 142B are processed by a dry etching method. It's okay.
  • the opening 158A is preferably formed to extend in a direction parallel to the dashed-dotted line A3-A4 (the channel width direction of the transistor M2 or the Y direction shown in FIG. 16A). .
  • the conductor 160_2 which will be formed later, can be provided extending in the above direction, and the conductor 160_2 can function as a wiring.
  • the width of the opening 158A is preferably fine because it is reflected in the channel length of the transistor M2.
  • the width of the opening 158A is preferably 60 nm or less, 50 nm or less, 40 nm or less, 30 nm or less, 20 nm or less, or 10 nm or less, and preferably 1 nm or more, or 5 nm or more.
  • a portion of the insulator 180, a portion of the insulator 175, a portion of the conductive layer 142B, and a portion of the conductive layer 142A may be processed using anisotropic etching. is preferred. In particular, processing by dry etching is preferred because it is suitable for fine processing. Further, the processing may be performed under different conditions.
  • the mutually opposing side surfaces of the conductor 142a and the conductor 142b are respectively aligned with the upper surface of the oxide 130b. It can be formed so as to be approximately perpendicular to. With this configuration, it is possible to reduce the formation of so-called Loff regions in the oxide 130 region near the end of the conductor 142a and the oxide 130 region near the end of the conductor 142b. Therefore, the frequency characteristics of transistor M2 can be improved, and the operating speed of the semiconductor device according to one embodiment of the present invention can be improved.
  • the present invention is not limited to the above, and the side surfaces of the insulator 180, the insulator 175, the conductor 142a, and the conductor 142b may have a tapered shape. Further, the taper angle of the insulator 180 may be larger than the taper angle of the conductor 142a or the conductor 142b. Further, when forming the opening 158A, the upper part of the oxide 130b may be removed.
  • the above etching process prevents impurities from adhering to the side surfaces of the oxide 130a, the top and side surfaces of the oxide 130b, the side surfaces of the conductor 142a, the side surfaces of the conductor 142b, the side surfaces of the insulator 180, etc., or the impurities inside these. Diffusion may occur. A step of removing such impurities may be performed. Further, a damaged region may be formed on the surface of the oxide 130b by the dry etching described above. Such damaged areas may be removed.
  • the impurities include components contained in the insulator 180, the insulator 175, the conductive layer 142B, and the conductive layer 142A, components contained in the members used in the device used to form the openings, and components used in etching. Examples include those caused by components contained in gases or liquids. Examples of such impurities include hafnium, aluminum, silicon, tantalum, fluorine, and chlorine.
  • impurities such as aluminum or silicon may reduce the crystallinity of the oxide 130b. Therefore, it is preferable to remove impurities such as aluminum or silicon from the surface of the oxide 130b and its vicinity. Moreover, it is preferable that the concentration of the impurity is reduced.
  • the concentration of aluminum atoms on the surface of the oxide 130b and in its vicinity may be 5.0 atom % or less, preferably 2.0 atom % or less, more preferably 1.5 atom % or less, and 1.0 atom % or less. It is more preferably less than atomic %, and even more preferably less than 0.3 atomic %.
  • V O H V O is an oxygen vacancy
  • V O H V O (refers to defects in which hydrogen is present in . Therefore, it is preferable that the region of the oxide 130b with low crystallinity be reduced or removed.
  • the oxide 130b has a layered CAAC (C-Axis Aligned Crystalline) structure.
  • CAAC C-Axis Aligned Crystalline
  • the conductor 142a or the conductor 142b and the vicinity thereof function as a drain. That is, it is preferable that the oxide 130b near the lower end of the conductor 142a (conductor 142b) has a CAAC structure. In this way, the region with low crystallinity of the oxide 130b is removed even at the drain end, which significantly affects the drain breakdown voltage, and by having the CAAC structure, it is possible to further suppress fluctuations in the electrical characteristics of the transistor M2. can. Furthermore, the reliability of the transistor M2 can be improved.
  • a cleaning process is performed to remove impurities and the like that adhered to the surface of the oxide 130b in the above etching process.
  • the cleaning method include wet cleaning using a cleaning liquid (also referred to as wet etching treatment), plasma treatment using plasma, cleaning by heat treatment, etc., and the above cleaning may be performed in an appropriate combination. Note that the opening may become deeper due to the cleaning process.
  • an aqueous solution prepared by diluting one or more selected from ammonia water, oxalic acid, phosphoric acid, and hydrofluoric acid with carbonated water or pure water can be used.
  • wet cleaning may be performed using pure water or carbonated water.
  • ultrasonic cleaning may be performed using an aqueous solution of these, pure water, or carbonated water.
  • these cleanings may be performed in an appropriate combination.
  • an aqueous solution of hydrofluoric acid diluted with pure water may be referred to as diluted hydrofluoric acid
  • an aqueous solution of ammonia water diluted with pure water may be referred to as diluted ammonia water.
  • concentration, temperature, etc. of the aqueous solution may be adjusted as appropriate depending on the impurities to be removed, the configuration of the semiconductor device to be cleaned, etc.
  • the ammonia concentration of the diluted ammonia water may be 0.01% or more and 5% or less, preferably 0.1% or more and 0.5% or less.
  • the concentration of hydrogen fluoride in the diluted hydrofluoric acid may be 0.01 ppm or more and 100 ppm or less, preferably 0.1 ppm or more and 10 ppm or less.
  • a frequency of 200 kHz or more and more preferably a frequency of 900 kHz or more for ultrasonic cleaning. By using this frequency, damage to the oxide 130b and the like can be reduced.
  • the above-mentioned cleaning process may be performed multiple times, and the cleaning liquid may be changed for each cleaning process.
  • the first cleaning process may be performed using diluted hydrofluoric acid or diluted aqueous ammonia
  • the second cleaning process may be performed using pure water or carbonated water.
  • wet cleaning is performed using diluted ammonia water.
  • impurities attached to the surfaces of the oxides 130a, the oxides 130b, etc. or diffused inside can be removed.
  • the crystallinity of the oxide 130b can be improved.
  • a heat treatment may be performed after the above etching or after the above cleaning.
  • the heat treatment may be performed at a temperature of 100°C or higher and 450°C or lower, preferably 350°C or higher and 400°C or lower.
  • the heat treatment is performed in an atmosphere of nitrogen gas or inert gas, or an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of oxidizing gas.
  • the heat treatment is preferably performed in an oxygen atmosphere. Thereby, oxygen can be supplied to the oxide 130a and the oxide 130b, and oxygen vacancies can be reduced. Further, by performing such heat treatment, the crystallinity of the oxide 130b can be improved. Further, the heat treatment may be performed under reduced pressure. Alternatively, after heat treatment in an oxygen atmosphere, heat treatment may be performed continuously in a nitrogen atmosphere without being exposed to the atmosphere.
  • the dry etching method or the wet etching method can be used to form the opening 158B, similarly to the formation of the opening 158A.
  • a portion of the insulator 180 may be processed using a dry etching method, and a portion of the insulator 175 may be processed using a wet etching method.
  • the opening 158B is preferably formed to extend in a direction parallel to the dashed-dotted line A3-A4 shown in FIG. 16A (the channel width direction of the transistor M2 or the Y direction shown in FIG. 16A).
  • the conductor 160_1 which will be formed later, can be provided extending in the above direction, and the conductor 160_1 can function as a wiring.
  • the opening 158A and the opening 158B may be formed together or separately. For example, one of the openings 158A and 158B may be formed first, and the other may be formed later. Note that the opening 158A is preferably formed so that the oxide 130b is exposed at the bottom of the opening 158A, and the opening 158B is preferably formed so that the insulator 101 is exposed at the bottom of the opening 158B. For this reason, it is preferable to use processing methods with different conditions for forming each of the openings 158A and 158B.
  • the insulating film 153A is an insulating film that becomes an insulator 153_1 and an insulator 153_2 in a later step.
  • the insulating film 153A can be formed using a film forming method such as a sputtering method, a CVD method, an MBE method, a PLD method, or an ALD method.
  • the insulating film 153A is preferably formed using an ALD method.
  • the insulating film 153A is preferably formed to have a small thickness, and it is necessary to reduce variations in the film thickness.
  • the ALD method is a film forming method in which a precursor and a reactant (for example, an oxidizing agent) are introduced alternately, and the film thickness can be adjusted by the number of times this cycle is repeated. Film thickness can be adjusted.
  • the insulating film 153A needs to be formed with good coverage on the bottom and side surfaces of the opening 158A and the opening 158B, respectively.
  • the opening 158A it is preferable that a film be formed on the top and side surfaces of the oxide 130 with good coverage.
  • a film be formed with good coating properties on the upper surface of the insulator 101 and the side surface of the insulator 180.
  • a layer of atoms can be deposited one layer at a time on the bottom and side surfaces of each of the openings 158A and 158B, so the insulating film 153A can be deposited with good coverage over each opening. can.
  • ozone (O 3 ), oxygen (O 2 ), water (H 2 O), or the like can be used as an oxidizing agent.
  • oxygen (O 2 ), or the like can be used as an oxidizing agent that does not contain hydrogen, hydrogen diffusing into the oxide 130b can be reduced.
  • hafnium oxide is formed as the insulating film 153A by thermal ALD.
  • a high-k material with a high dielectric constant may be used as the insulating material used for the insulating film 153A.
  • high-k materials having a high dielectric constant include, in addition to the above-mentioned hafnium oxide, one or two selected from aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, and magnesium. Examples include metal oxides containing more than one species.
  • the insulating film 153A may be made of aluminum oxide, hafnium oxide, or an oxide containing aluminum and hafnium (hafnium aluminate), which is an insulator containing an oxide of one or both of aluminum and hafnium.
  • an insulating material such as silicon oxide, silicon oxynitride, or silicon nitride oxide can be used for the insulating film 153A.
  • an insulating material such as fluorine-doped silicon oxide or carbon-doped silicon oxide can be used for the insulating film 153A.
  • silicon oxide added with carbon and nitrogen can be used for the insulating film 153A.
  • silicon oxide having holes can be used for the insulating film 153A.
  • silicon oxide and silicon oxynitride are preferable because they are stable against heat.
  • the insulating film 153A may have a laminated structure including two or more materials selected from the above-mentioned materials.
  • microwave processing refers to processing using, for example, a device having a power source that generates high-density plasma using microwaves.
  • microwave refers to electromagnetic waves having a frequency of 300 MHz or more and 300 GHz or less.
  • microwave treatment may be performed at the stage where a part of the insulating film 153A is formed.
  • the microwave treatment may be performed at the stage where the silicon oxide film or silicon oxynitride film is formed.
  • the dotted arrows shown in FIGS. 17B and 17C indicate high frequency waves such as microwaves or RF, oxygen plasma, oxygen radicals, and the like.
  • a microwave processing apparatus having a power source that generates high-density plasma using microwaves, for example.
  • the frequency of the microwave processing device may be 300 MHz or more and 300 GHz or less, preferably 2.4 GHz or more and 2.5 GHz or less, for example, 2.45 GHz.
  • high-density plasma high-density oxygen radicals can be generated.
  • the power of the power source for applying microwaves of the microwave processing device may be set to 1000 W or more and 10000 W or less, preferably 2000 W or more and 5000 W or less.
  • the microwave processing apparatus may have a power source for applying RF to the substrate side. Furthermore, by applying RF to the substrate side, oxygen ions generated by high-density plasma can be efficiently guided into the oxide 130b.
  • the V OH contained in the region of the oxide 130 that does not overlap the conductor 142a and the conductor 142b can be separated, and hydrogen can be removed from the region. In other words, V OH contained in the region can be reduced. Thereby, oxygen vacancies and V OH in the region can be reduced, and the carrier concentration can be lowered. Further, by supplying oxygen radicals generated by the oxygen plasma to the oxygen vacancies formed in the region, the oxygen vacancies in the region can be further reduced and the carrier concentration can be lowered.
  • the conductor 142a and the conductor 142b shield the effects of high frequency waves such as microwaves or RF, oxygen plasma, etc., so these effects are prevented by the oxide 130b overlapping the conductor 142a. and the region of the oxide 130b overlapping the conductor 142b. Thereby, a reduction in V OH and an excessive amount of oxygen supply do not occur in the region due to the microwave treatment, so that a decrease in carrier concentration can be prevented.
  • an insulating film 153A having barrier properties against oxygen is provided in contact with the side surfaces of the conductor 142a and the conductor 142b. Thereby, formation of an oxide film on the side surfaces of the conductor 142a and the conductor 142b due to microwave treatment can be suppressed.
  • the film quality of the insulator 153_2 can be improved by the above, so the reliability of the transistor M2 is improved.
  • oxygen vacancies and V O H are selectively removed in the region of the oxide 130 that does not overlap the conductor 142a and the conductor 142b, thereby making the region i-type or substantially i-type. be able to. Furthermore, excessive oxygen is suppressed from being supplied to the region of the oxide 130 overlapping the conductor 142a and the region of the oxide 130 overlapping the conductor 142b, which function as a source region or a drain region, thereby maintaining conductivity. be able to. Thereby, it is possible to suppress variations in the electrical characteristics of the transistor M2, and to suppress variations in the electrical characteristics of the transistor M2 within the plane of the substrate.
  • thermal energy may be directly transmitted to the oxide 130b due to electromagnetic interaction between the microwave and molecules in the oxide 130b. This thermal energy may heat the oxide 130b.
  • Such heat treatment is sometimes called microwave annealing.
  • microwave annealing By performing microwave treatment in an atmosphere containing oxygen, effects equivalent to oxygen annealing may be obtained.
  • the oxide 130b contains hydrogen, it is conceivable that this thermal energy is transferred to the hydrogen in the oxide 130b, and thereby activated hydrogen is released from the oxide 130b.
  • microwave treatment may be performed before forming the insulating film 153A without performing the microwave treatment after forming the insulating film 153A.
  • heat treatment may be performed while maintaining the reduced pressure state.
  • hydrogen in the insulating film 153A, the oxide 130b, and the oxide 130a can be efficiently removed. Further, some of the hydrogen may be gettered to the conductor 142a and the conductor 142b.
  • the step of performing the heat treatment may be repeated multiple times while maintaining the reduced pressure state after the microwave treatment. By repeating the heat treatment, hydrogen in the insulating film 153A, the oxide 130b, and the oxide 130a can be removed more efficiently.
  • the heat treatment temperature is preferably 300°C or more and 500°C or less.
  • the microwave treatment that is, microwave annealing, may also serve as the heat treatment. If the oxide 130b and the like are sufficiently heated by microwave annealing, the heat treatment may not be performed.
  • impurities such as hydrogen and water are removed from the oxide 130b and the oxide through the insulator 153_2 by post-processes such as forming conductive films to become the conductor 160_1 and the conductor 160_2, or by post-processing such as heat treatment. Diffusion to 130a etc. can be suppressed.
  • an insulating film 154A that becomes the insulator 154_1 and the insulator 154_2 is formed (see FIGS. 18A to 18C).
  • the insulating film 154A can be formed using a film forming method such as a sputtering method, a CVD method, an MBE method, a PLD method, or an ALD method.
  • the insulating film 154A is preferably formed using the ALD method similarly to the insulating film 153A.
  • the insulating film 154A can be formed with a small thickness and good coverage.
  • silicon nitride is formed as the insulating film 154A by the PEALD method.
  • an insulating material that can be used for the insulating film 153A may be used for the insulating film 154A.
  • the insulating film 154A may be made of the same material as the insulating film 153A. That is, in the memory cell MC, the insulator 153_2 and the insulator 154_2 may be one insulator. Similarly, the insulator 153_1 and the insulator 154_1 may be one insulator.
  • a conductive film 160A that becomes the conductor 160a_1 and the conductor 160a_2, and a conductive film 160B that becomes the conductor 160b_2 and the conductor 160b_2 are sequentially formed (see FIGS. 18A to 18C).
  • the conductive film 160A and the conductive film 160B can be formed using a film formation method such as a sputtering method, a CVD method, an MBE method, a PLD method, or an ALD method.
  • tungsten is formed as a conductive film 160B using a CVD method.
  • a conductive material such as tantalum, tantalum nitride, titanium, ruthenium, or ruthenium oxide may be used for the conductive film 160A.
  • the conductive film 160A may have a stacked structure including two or more materials selected from the above-mentioned materials.
  • the conductive film 160B may be made of a conductive material other than tungsten, such as copper or aluminum.
  • the conductive film 160B may have a stacked structure including two or more materials selected from the above-mentioned materials.
  • the insulating film 153A, the insulating film 154A, the conductive film 160A, and the conductive film 160B are polished by planarization treatment such as CMP until the insulator 180 is exposed. That is, the portions of the insulating film 153A, the insulating film 154A, the conductive film 160A, and the conductive film 160B above the insulator 180, the portions above the opening 158A, and the portions above the opening 158B are removed.
  • insulator 153_2, insulator 154_2, and conductor 160_2 are formed in opening 158A, and insulator 153_1, insulator 154_1, and conductor 160_2 are formed in opening 158B.
  • a body 160_1 is formed (see FIGS. 19A to 19C).
  • the insulator 153_2 is provided in contact with the bottom and side surfaces of the opening 158A overlapping the oxide 130b. Further, the conductor 160_2 is arranged so as to fill the opening 158A via the insulator 153_2 and the insulator 154_2. In this way, transistor M2 is formed.
  • the insulator 153_1 is provided in contact with the bottom and side surfaces of the opening 158B overlapping the oxide 230 of the transistor M1. Further, the conductor 160_1 is arranged so as to fill the opening 158B via the insulator 153_1 and the insulator 154_1.
  • heat treatment may be performed under the same conditions as the above heat treatment.
  • the treatment is performed at a temperature of 400° C. for 1 hour in a nitrogen atmosphere.
  • the heat treatment can reduce the moisture concentration and hydrogen concentration in the insulator 180.
  • the insulator 201 may be formed continuously without being exposed to the atmosphere.
  • an insulator 201 is formed over the insulator 180, the insulator 153_1, the insulator 154_1, the conductor 160_1, the insulator 153_2, the insulator 154_2, and the conductor 160_2.
  • the method of forming the insulator 201 for example, refer to the method of forming the insulator 101. Further, for this reason, a material applicable to the insulator 101 can be used for the insulator 201.
  • a part of the insulator 201 is processed to form an opening 159 in a region overlapping a part of the conductor 160_2 (see FIGS. 20A to 20C).
  • a dry etching method or a wet etching method can be used to process a part of the insulator 201.
  • dry etching is suitable for microfabrication.
  • the method for forming the opening 159 may be the same as the method for forming the opening 158A and the opening 158B.
  • a conductive film 270A that will become a conductor 270a and a conductive film 270B that will become a conductor 270b are sequentially formed (see FIGS. 21A to 21C).
  • the conductive film 270A and the conductive film 270B can be formed using a film formation method such as a sputtering method, a CVD method, an MBE method, a PLD method, or an ALD method.
  • the conductive film 270A is preferably formed on the bottom and side surfaces of the opening 159 with good coating properties. For this reason, it is preferable that the conductive film 270A be formed using an ALD method, for example.
  • the conductive film 270B is preferably formed using, for example, a CVD method.
  • a material applicable to the conductive film 160A can be used for the conductive film 270A. Further, for the conductive film 270B, a material that can be used for the conductive film 160B can be used.
  • the conductive film 270A and the conductive film 270B are polished by planarization treatment such as CMP until the insulator 201 is exposed. That is, the portions of the conductive film 270A and the conductive film 270B above the insulator 201 and above the opening 159 are removed. As a result, a conductor 270 (conductor 270a and conductor 270b) is formed in the opening 159 (see FIGS. 22A to 22C).
  • the transistor M1 is formed on the insulator 201 in the same manner as the manufacturing method shown in FIGS. 11A to 22C (see FIGS. 23A to 23C).
  • a laminate of an insulator 224, an oxide 230a, and an oxide 230b is formed in a region overlapping a part of the conductor 160_1 on the insulator 201, and a stack is formed on the insulator 201 and the oxide 230b.
  • the conductor 242a (conductor 242a1 and conductor 242a2) and the conductor 242b (conductor 242b1 and conductor 242b2) cover the side surfaces of the insulator 224, oxide 230a, and oxide 230b. ) to form.
  • the conductor 242b is also formed on the conductor 270 provided inside the opening 159.
  • an insulator 275 and an insulator 280 are formed in this order on the insulator 201, on the conductor 242a, and on the conductor 242b.
  • the conductor 260 and the oxide 230 overlap, there is a part of the insulator 280, a part of the insulator 275, a part of the film that becomes the conductive layer 242a, and a part of the film that becomes the conductive layer 242b.
  • An opening is included that reaches the oxide 230b, formed by processing the oxide 230b.
  • an insulator 253, an insulator 254, and a conductor 260 are formed in this order inside the opening.
  • the insulator 224 refer to the explanation of the insulator 124 explained above.
  • the oxide 230 refer to the description of the oxide 130 described above.
  • the conductor 242a and the conductor 242b refer to the description of the conductor 142a and the conductor 142b described above.
  • the insulator 275 refer to the description of the insulator 175 described above.
  • the insulator 280 refer to the description of the insulator 180 described above.
  • the insulator 253 refer to the description of the insulator 153_1 and the insulator 153_2 described above.
  • insulator 254 refers to the description of the insulator 154_1 and the insulator 154_2 described above.
  • conductor 260 refer to the description of the conductor 160_1 and the conductor 160_2 described above.
  • an insulator 301 is formed on the insulator 280, the insulator 253, the insulator 254, and the conductor 260 (see FIGS. 9A to 9C).
  • the insulator 301 can be formed using a film forming method such as a sputtering method, a CVD method, an MBE method, a PLD method, or an ALD method.
  • the insulator 301 is preferably formed using hafnium oxide with a reduced hydrogen concentration using the ALD method, for example, similarly to the insulator 101 and the insulator 201.
  • a semiconductor device having the memory layer ALYa including the memory cell MCa, the memory layer ALYb including the memory cell MCb, and the memory layer ALYc including the memory cell MCc shown in FIG. 3 can be manufactured.
  • the back gate electrode of transistor M1 and the gate electrode of transistor M2 can be manufactured in the same process. Thereby, the manufacturing process of the semiconductor device DEV including the transistor M1 and the transistor M2 can be reduced.
  • the semiconductor device having the memory cell MCa, the memory cell MCb, or the memory cell MCc shown in FIG. 3 can reduce the area occupied by the memory cell. In other words, the recording density of the semiconductor device can be increased.
  • the method for manufacturing a semiconductor device according to one embodiment of the present invention is not limited to the methods shown in FIGS. 9A to 23C. In the method for manufacturing a semiconductor device, materials and steps may be changed depending on the situation.
  • a semiconductor device may be manufactured by the manufacturing steps shown in FIGS. 24A to 28C.
  • a portion of the insulator 180, a portion of the insulator 175, a portion of the conductive layer 142A, and a portion of the conductive layer 142B are removed.
  • a portion is processed to form an opening 158A that reaches the oxide 130b.
  • a conductor 142a1 and a conductor 142b1 can be formed from the conductive layer 142A, and a conductor 142a2 and a conductor 142b2 can be formed from the conductive layer 142B (see FIGS. 24A to 24C). Note that for specific steps, refer to the description of FIGS. 16A to 16C.
  • the opening 158A is formed, it is preferable to perform microwave treatment in an atmosphere containing oxygen, as in FIGS. 17A to 17C.
  • an insulating film 153A, an insulating film 154A, a conductive film 160A, and a conductive film 160B are sequentially formed on the insulator 180 and the oxide 130 (see FIGS. 25A to 25C). Note that for specific steps, refer to the description of FIGS. 18A to 18C.
  • the insulating film 153A, the insulating film 154A, the conductive film 160A, and the conductive film 160B are polished by planarization treatment such as CMP until the insulator 180 is exposed.
  • an insulator 153_2, an insulator 154_2, and a conductor 160_2 are formed in the opening 158A (see FIGS. 26A to 26C). Note that for specific steps, refer to the description of FIGS. 19A to 19C. This forms the gate of transistor M2.
  • an insulating film 153AA, an insulating film 154AA, a conductive film 160AA, and a conductive film 160BA are sequentially formed on the insulator 180, the insulator 153_2, the insulator 154_2, and the conductor 160_2 (see FIGS. 28A to 28A). (see Figure 28C).
  • a material applicable to the insulating film 153A can be used.
  • a material applicable to the insulating film 154A can be used.
  • a material applicable to the insulating film 154A can be used.
  • a material applicable to the insulating film 160AA for example, a material applicable to the conductive film 160A can be used.
  • conductive film 160BA for example, a material applicable to the conductive film 160B can be used. Note that for specific steps, refer to the description of FIGS. 18A to 18C.
  • the insulating film 153AA, the insulating film 154AA, the conductive film 160AA, and the conductive film 160BA are polished by planarization treatment such as CMP until the insulator 180 is exposed.
  • planarization treatment such as CMP
  • an insulator 153_1, an insulator 154_1, and a conductor 160_1 are formed in the opening 158B.
  • the semiconductor devices shown in FIGS. 28A to 28C have substantially the same configurations as shown in FIGS. 19A to 19C by the planarization process. Note that for the specific steps of the planarization process, refer to the description of FIGS. 19A to 19C.
  • FIGS. 15A to 15C after forming the insulator 180, the manufacturing steps shown in FIGS. 24A to 28C are performed, and then the manufacturing steps explained in FIGS. 20A to 23C are performed.
  • a semiconductor device according to one embodiment of the invention can be manufactured. Further, in the method for manufacturing a semiconductor device according to one embodiment of the present invention, the opening 158B is first formed, and the insulator 153_1, the insulator 154_1, and the conductor 160_1 (the conductor 160a_1 and the conductor 160b_1) are formed in the opening 158B.
  • the opening 158A may be formed, and the insulator 153_2, the insulator 154_2, and the conductor 160_2 (the conductor 160a_2 and the conductor 160b_2) may be formed in the opening 158A (as shown in the figure). do not).
  • Example 1 of modification of semiconductor device An example of a structure of a semiconductor device DEV that is one embodiment of the present invention, which is different from the circuit structure shown in FIG. 1, will be described below.
  • FIG. 29 shows a modification of the semiconductor device DEV shown in FIG. 1.
  • the semiconductor device DEV shown in FIG. 29 includes, as an example, a memory cell MCa[1, j] to memory cells MCa[m, j] and memory cells MCa[1, j+1] to memory cells MCa[m, j+1] in the j+1st column are electrically connected to one wiring SLa (j, j+1). It is different from the semiconductor device DEV shown in FIG. 1 in that it is connected to the semiconductor device DEV. Similarly, the semiconductor device DEV shown in FIG.
  • the semiconductor device DEV is also different from the semiconductor device DEV shown in FIG.
  • the wiring SLa(j, j+1) is, for example, a wiring in which the wiring SLa[j] and the wiring SLa[j+1] (both not shown) included in the semiconductor device DEV shown in FIG. 1 are combined into one wiring.
  • the wiring SLb(j, j+1) is, for example, a wiring in which the wiring SLb[j] and the wiring SLb[j+1] (neither of which are shown) included in the semiconductor device DEV shown in FIG. be.
  • FIG. 30 shows an example of a schematic cross-sectional view of the semiconductor device DEV of FIG. 29.
  • the conductors 142b of the transistors M2 included in each of the adjacent memory cells MCa are provided integrally.
  • the conductor 142b of the storage layer ALYa is also formed in the Y direction (the channel width direction of the transistor M1 and the transistor M2) shown in FIG. 30, so that the wiring SLa is extended.
  • the conductors 142b of the transistors M2 included in each of the adjacent memory cells MCb are provided as one unit.
  • the conductor 142b of the memory layer ALYb is also formed in the Y direction shown in FIG.
  • the conductors 142b of the transistors M2 included in each of the adjacent memory cells MCc are provided integrally. Further, the conductor 142b of the memory layer ALYc is also formed in the Y direction shown in FIG. 30, thereby extending the wiring SLc.
  • the semiconductor device DEV in FIG. The number can be reduced. Further, since the reduced wiring area can be used as part of the memory cell MC, it may be possible to increase the recording density in each of the storage layer ALYa and the storage layer ALYb.
  • the semiconductor device DEV in FIG. 29 has been described above as a modification of the semiconductor device DEV in FIG. 1, the semiconductor device DEV in FIG. 1 may be modified to have a configuration other than the semiconductor device DEV in FIG. 29.
  • WBLa[j] and WBLa[j+1] may be combined as one write bit line (not shown).
  • the memory cell MCa[i,j] in the jth column here, i is an integer between 1 and m
  • the memory cell MCa[i,j+1] in the j+1st column respectively.
  • the write word line is electrically connected to the gate of transistor M1 of memory cell MCa[i,j]
  • the gate of transistor M1 of memory cell MCa[i,j+1] is electrically connected to the gate of transistor M1 of memory cell MCa[i,j+1].
  • the write word lines connected to the write word lines are separate wires. Note that the above also applies to the storage layer ALYb.
  • the semiconductor device DEV in FIG. 1 may be changed to the circuit configuration of the semiconductor device DEV shown in FIG. 31.
  • the semiconductor device DEV shown in FIG. 31 has a circuit configuration that is further modified from the semiconductor device shown in FIG. 29, and has a configuration in which the wiring SL and each memory cell MC included in each storage layer are electrically connected. It has become.
  • the second terminal of transistor M2 included in each of memory cell MCa[1,j] and memory cell MCa[1,j+1] in memory layer ALYa and memory cell MCb[1 in memory layer ALYb] , j] and the second terminal of the transistor M2 included in each of the memory cells MCb[1, j+1] are electrically connected to the wiring SL[1]_(j, j+1).
  • the second terminal of the transistor M2 included in each of the memory cell MCa[m,j] and the memory cell MCa[m,j+1] in the storage layer ALYa and the memory cell MCb[m,j] in the storage layer ALYb and the second terminal of the transistor M2 included in each of the memory cells MCb[m, j+1] are electrically connected to the wiring SL[m]_(j, j+1).
  • FIG. 32 shows an example of a schematic cross-sectional view of the semiconductor device DEV of FIG. 31.
  • the semiconductor device DEV shown in FIG. 32 includes a region between adjacent memory cells MCa in the storage layer ALYa, a region between adjacent memory cells MCb in the storage layer ALYb, and a region between adjacent memory cells MCc in the storage layer ALYc.
  • An opening is provided in a region that overlaps with the region , and the conductor 303 is embedded inside the opening.
  • the conductor 303 is a conductor corresponding to one wiring SL in FIG. 31. Further, for the conductor 303, for example, a material applicable to the conductor 160_1 can be used.
  • the conductor 242b corresponding to the second terminal of the transistor M2 included in each of the memory cell MCa, the memory cell MCb, and the memory cell MCc is provided even inside the opening.
  • the conductor 242b By providing each conductor 242b to the inside of the opening and filling the opening with the conductor 303, conduction between each conductor 242b and the conductor 303 can be established relatively easily. .
  • the conductor 303 may be provided so as to be electrically connected to the conductor 302 provided below the memory layer ALYa. Further, a drive circuit for driving the memory layers ALYa to ALYc is provided below the conductor 302, and the drive circuit is electrically connected to the conductor 303 via the conductor 302. (not shown).
  • Example 2 of modification of semiconductor device An example of a structure of a semiconductor device DEV that is one embodiment of the present invention, which is different from the circuit structure shown in each of FIGS. 1 and 31, will be described below.
  • FIG. 33 shows a modification of the semiconductor device DEV shown in FIG. 1.
  • the semiconductor device DEV shown in FIG. 33 includes a transistor M3 in each of memory cells MCa[1,1] to memory cells MCa[m,n] in the memory layer ALYa. This is different from the semiconductor device DEV shown in FIG.
  • the semiconductor device DEV shown in FIG. 33 includes, for example, a transistor M3 in each of memory cells MCb[1,1] to memory cells MCb[m,n] in the storage layer ALYb.
  • a transistor applicable to the transistor M1 or the transistor M2 can be used as the transistor M3.
  • the second terminal of the transistor M2 is electrically connected to the first terminal of the transistor M3. Furthermore, in memory cell MCb[1,1] to memory cell MCb[m,n] of storage layer ALYb, the second terminal of transistor M2 is electrically connected to the first terminal of transistor M3.
  • the gate of the transistor M3 is electrically connected to the wiring RWLa[1]. . Further, in memory cells MCa[m,1] to memory cells MCa[m,n] arranged in the m-th row of the storage layer ALYa, the gate of the transistor M3 is electrically connected to the wiring RWLa[m]. ing. Furthermore, in memory cells MCb[1,1] to memory cells MCb[1,n] arranged in the first row of the storage layer ALYb, the gate of the transistor M3 is electrically connected to the wiring RWLb[1]. ing.
  • the gate of the transistor M3 is electrically connected to the wiring RWLb[m]. ing.
  • the second terminal of the transistor M3 is electrically connected to the wiring SLa[1]. ing. In memory cells MCa[1,n] to memory cells MCa[m,n] arranged in the n-th column of the storage layer ALYa, the second terminal of the transistor M3 is electrically connected to the wiring SLa[n]. ing. In memory cells MCb[1,1] to memory cells MCb[m,1] arranged in the first column of the storage layer ALYb, the second terminal of the transistor M3 is electrically connected to the wiring SLb[1]. ing. In memory cells MCb[1,n] to memory cells MCb[m,n] arranged in the n-th column of the storage layer ALYb, the second terminal of the transistor M3 is electrically connected to the wiring SLb[n]. ing.
  • the wiring RWLa[1] to the wiring RWLa[n] function, for example, as read word lines for the memory cells MCa[1,1] to memory cells MCa[m,n] included in the storage layer ALYa.
  • wiring RWLb[1] to wiring RWLb[n] function as read word lines for memory cells MCb[1,1] to memory cells MCb[m,n] included in storage layer ALYb. That is, the wiring RWLa[1] to wiring RWLa[n] and the wiring RWLb[1] to wiring RWLb[n] function as wiring that transmits a selection signal to the memory cell MC as the read destination.
  • the wirings RWLa[1] to RWLa[n] and the wirings RWLb[1] to RWLb[n] may function as wirings that provide a constant potential depending on the situation.
  • a low level potential is applied to each of the wirings RWLa[1] to RWLa[m], and Transistors M3 included in memory cells MCa[1,1] to memory cells MCa[m,n] are turned off.
  • a high level potential is applied to the wiring WWLa[1] to turn on the transistor M1 included in the memory cell MCa[1,1]
  • a low level potential is applied to the wiring WWLa[2] to the wiring WWLa[m].
  • a potential is applied to turn off the transistors M1 included in the memory cells MCa from the second row to the m-th row.
  • write data is transmitted to the wiring WBLa[1], and a potential corresponding to the data is written to the gate of the transistor M2 of the memory cell MCa[1,1].
  • a low level potential is applied to wiring WWLa[1] to write transistor M1 included in memory cell MCa[1,1]. Turn off.
  • the data read operation is not limited to this.
  • the transistor M3 when the transistor M3 is operated in the saturation region, the memory cell MCa[ 1, 1] can be read.
  • the amount of current flowing through transistor M3 is determined by the potential of the gate of transistor M3, so the amount of current flowing through transistor M3 is The data written in the memory cell MCa[1,1] can be read from the memory cell MCa[1,1].
  • FIG. 34 shows an example of a schematic cross-sectional view of the semiconductor device DEV in FIG. 33.
  • a transistor M2 and a transistor M3 are formed on one island-shaped insulator 124 in each of memory cells MCa to MCc.
  • two first gate insulating films and two first gate electrodes are formed on the oxide 130.
  • an oxide 130 is formed on the insulator 124, an insulator 153_2 which becomes a first gate insulating film and an insulator 154_2 are formed in this order on the oxide 130, and an insulator 154_2 is formed on the insulator 154_2.
  • a conductor 160_2 serving as a first gate electrode is formed.
  • a conductor 142a, a conductor 142b, and a conductor 142c are formed so as to be divided into two first gate electrodes (two first gate insulating films). .
  • the conductor 142c is located between the two first gate electrodes (between the two first gate insulating films).
  • the conductor 142c is formed in the same process as the conductor 142a and the conductor 142b. Therefore, the same material as the conductor 142a and the conductor 142b can be applied to the conductor 142c.
  • FIG. 35 is a schematic perspective view showing a configuration example of the memory cell MCb of the semiconductor device DEV of FIG. 34. Note that in FIG. 34, in order to make it easier to see the stacked structure of the storage layer ALYb, the hatching of the insulator 101 and the insulator 201 is intentionally removed, and a part of the insulator 201, the insulator 180, the insulator 280, and the insulator 175 and the insulator 275 are not shown. Further, as shown in FIG. 35, the conductor 160_2 of the transistor M3 extends along the channel width direction (Y direction) of the transistor M3, similarly to the transistor M2.
  • two transistors can be provided by providing two gate electrodes on the stack of one insulator 124 and one oxide 130. Further, three or more gate electrodes may be provided on the stacked body to provide a plurality of transistors.
  • FIG. 36 is a circuit diagram showing a modification of the semiconductor device DEV shown in FIG. 1.
  • the semiconductor device DEV shown in FIG. 36 differs from the semiconductor device DEV shown in FIG. 1 in that the memory cell MC includes a capacitor C1. Further, in the semiconductor device DEV shown in FIG. 36, in the memory layer ALYa, the wirings CLa1[1] to CLa1[m] are extended instead of the wirings CLa[1] to CLa[m].
  • the semiconductor device DEV is also different from the semiconductor device DEV shown in FIG. 1 in that the wirings CLa2[1] to CLa2[m] are newly extended. Similarly, in the semiconductor device DEV shown in FIG.
  • wirings CLb1[1] to CLb1[m] are extended instead of wirings CLb[1] to CLb[m].
  • the semiconductor device DEV is different from the semiconductor device DEV shown in FIG. 1 in that the wirings CLb2[1] to CLb2[m] are newly extended.
  • the description of the semiconductor device DEV in FIG. 1 is referred to for the parts where the configuration and content of the semiconductor device DEV in FIG. 1 overlap.
  • the memory cell MC shown in FIG. 36 is an example of a memory cell called a gain cell, and includes a transistor M1, a transistor M2, and a capacitor C1. Note that the configuration of the memory cell MC shown in FIG. 36 may also be called NOSRAM (registered trademark).
  • memory cells MCa[1,1] to memory cells MCa[m,n] (m is an integer greater than or equal to 1, and n is an integer greater than or equal to 1), and memory cells MCb[1,1] to The circuit configuration of memory cell MCb[m,n] will be explained.
  • the first terminal of transistor M1 is connected to transistor M2. and the first terminal of the capacitor C1.
  • the second terminal of the capacitor C1 is electrically connected to the wiring CLa2[1].
  • the back gate of the transistor M1 is electrically connected to the wiring CLa1[1].
  • the second terminal of the capacitor C1 is electrically connected to the wiring CLa2[m].
  • the back gate of the transistor M1 is electrically connected to the wiring CLa1[m].
  • the second terminal of the capacitor C1 is electrically connected to the wiring CLb2[1].
  • the back gate of the transistor M1 is electrically connected to the wiring CLb1[1].
  • the second terminal of the capacitor C1 is electrically connected to the wiring CLb2[m].
  • the back gate of the transistor M1 is electrically connected to the wiring CLb1[m].
  • the back gate of the transistor M2 is extended to the storage layer ALYa. It is electrically connected to the wiring CLa2[1]. Furthermore, in memory cells MCb[m,1] to memory cells MCb[m,n] arranged in the m-th row of the matrix of the storage layer ALYb, the back gate of the transistor M2 is extended to the storage layer ALYa. It is electrically connected to the wiring CLa2[m].
  • the back gate of the transistor M2 is connected to the memory layer below the memory layer ALYa. It is electrically connected to the wiring that extends to the Note that the wiring can be, for example, a wiring having the same function as the wiring CLa2[1] in the storage layer ALYa or the wiring CLb2[1] in the storage layer ALYb.
  • the back gate of the transistor M2 is located below the storage layer ALYa.
  • the wiring can be, for example, a wiring having the same function as the wiring CLa2[m] in the storage layer ALYa or the wiring CLb2[m] in the storage layer ALYb.
  • the wiring CLb2[1] extending to the first row of the matrix of the storage layer ALYb is electrically connected to the back gate of the transistor M2 included in the memory cell MC of the storage layer located above the storage layer ALYb. Preferably, they are connected.
  • the wiring CLb2[m] extending to the mth row of the matrix of the storage layer ALYb connects to the back gate of the transistor M2 included in the memory cell MC of the storage layer located above the storage layer ALYb. Preferably, they are electrically connected.
  • wiring CLa2[1] to wiring CLa2[m] function as write word lines or read word lines for memory cells MCa[1,1] to memory cells MCa[m,n], for example.
  • the wiring CLa2[1] to the wiring CLa2[m] may be a selection signal (current or variable potential (including pulse voltage)) for selecting the memory cell MCa to be written or read. It functions as a wiring to transmit.
  • the wirings CLa2[1] to CLa2[m] may function as wirings that provide a constant potential depending on the situation.
  • the wiring CLa2[1] to the wiring CLa2[m] are, for example, the back gates of the transistors M2 of each of the memory cells MCb[1,1] to MCb[m,n] included in the storage layer ALYb. It also functions as a wiring that provides a potential.
  • the wirings CLb2[1] to CLb2[m] function as write word lines or read word lines for, for example, memory cells MCb[1,1] to memory cells MCb[m,n].
  • the wiring CLb2[1] to the wiring CLb2[m] may be a selection signal (current or variable potential (including pulse voltage)) for selecting the memory cell MCb to be written or read. It functions as a wiring to transmit.
  • the wirings CLb2[1] to CLb2[m] may function as wirings that provide a constant potential depending on the situation.
  • the wiring CLb2[1] to the wiring CLb2[m] also function as, for example, a wiring that applies a potential to the back gate of the transistor M2 of the memory cell MC included in the storage layer above the storage layer ALYb.
  • a first potential (eg, ground potential) is applied to the wiring CLb1[1].
  • a high level potential is applied to the wiring WWLb[1] to turn on the transistor M1 included in the memory cell MCb[1,1]
  • a low level potential is applied to the wiring WWLb[2] to the wiring WWLb[m].
  • a potential is applied to turn off the transistors M1 included in the memory cells MCb from the second row to the m-th row.
  • write data is transmitted to the wiring WBLb[1], and a potential corresponding to the data is written to the first terminal of the capacitor C1 of the memory cell MCb[1,1].
  • a low level potential is applied to the wiring WWLb[1], and the transistor included in the memory cell MCb[1,1] Turn M1 off.
  • a second potential (for example, a negative potential) is applied to the wiring CLb1[1], and the memory cell MCb[1,1] is capacitively coupled around the capacitor C1 of the memory cell MCb[1,1].
  • the potential of the first terminal of the capacitor C1 is lowered. Note that at this time, it is preferable that the potential of the first terminal of the capacitor C1 in the memory cell MCb[1,1] decreases, so that the transistor M2 is turned off.
  • the second potential applied to the wiring CLb1[1] is raised to the first potential.
  • the potential of the first terminal of the capacitor C1 of the memory cell MCb[1,1] increases due to capacitive coupling around the capacitor C1 of the memory cell MCb[1,1], and the potential corresponds to the data at the time of writing.
  • the wiring SLb[1] is connected to the wiring RBLb[1] via the transistor M2 according to the potential of the gate of the transistor M2 (the first terminal of the capacitor C1).
  • a readout signal (potential or current) is transmitted.
  • the data written in the memory cell MCb[1,1] can be read by reading the readout signal sent to the wiring RBLb[1] by the readout circuit.
  • the wiring CLa2[1] functions as a write word line or a read word line for the memory cell MCa[1,1] of the storage layer ALYa.
  • the wiring CLa2[1] is electrically connected to the back gate of each transistor M2 of the memory cell MCb[1,1] to memory cell MCb[1,n] located in the first row of the storage layer ALYb. Therefore, it is preferable that the potential applied to the wiring CLa2[1] be within a potential range that allows the transistor M2 to operate appropriately.
  • the potential applied to wiring CLa2[1] is such that transistor M2 is normally on (gate electrode It is preferable to vary the threshold voltage within a range such that when 0 V is applied between the transistor and the source electrode, a channel exists and current does not flow through the transistor.
  • writing data to other memory cells MC or reading data from other memory cells MC can also be performed by the same operation as described above.
  • circuit configuration of the semiconductor device of one embodiment of the present invention is not limited to the configuration in FIG. 36.
  • the circuit configuration of the semiconductor device may be changed depending on the situation.
  • FIG. 37 is a schematic cross-sectional view showing a configuration example of the semiconductor device DEV of FIG. 36, which is one embodiment of the present invention.
  • the semiconductor device DEV has a configuration in which not only the storage layer ALYa and the storage layer ALYb but also the storage layer ALYc is provided.
  • FIG. 38 is a schematic perspective view showing a configuration example of the memory cell MCb of the semiconductor device DEV of FIG. 37. Note that in FIG. 38, in order to make it easier to see the stacked structure of the memory layer ALYa and the memory layer ALYb, part of the insulator 201, part of the conductor 260_1, part of the insulator 253_1, and part of the insulator 254_1, which will be described later, are shown. , the insulator 180, the insulator 280, the insulator 175, and the insulator 275 are not shown.
  • the X direction shown in FIG. 37 is parallel to the channel length direction of the transistors M1 and M2, the Y direction is perpendicular to the X direction, and the Z direction is perpendicular to the X and Y directions. Further, the X direction, Y direction, and Z direction shown in FIG. 37 are right-handed. Note that the arrows in the X direction, Y direction, and Z direction shown in FIG. 37 are also shown in FIGS. 38 to 42 and 44.
  • an opening reaching the conductor 242b and the insulator 201 is provided in a region of the insulator 280 that overlaps the conductor 242b but does not overlap the insulator 224 and the oxide 230.
  • an insulator 253_1 is formed on the insulator 280 that is the side surface of the opening, and on the conductor 242b and the insulator 201 that are the bottom of the opening.
  • an insulator 254_1 is formed on the insulator 253_1, and a conductor 260_1 is formed on the insulator 254_1.
  • the capacitor C1 of the memory cell MCb of FIG. 36 includes a conductor 242b, a conductor 260_1, an insulator 253_1, and an insulator 254_1.
  • the region of the conductor 242b overlapping the conductor 260_1 corresponds to the first terminal of the capacitor C1 of the memory cell MCb in FIG. 36.
  • the conductor 260_1 corresponds to the second terminal of the capacitor C1 of the memory cell MCb in FIG. 36.
  • the insulator 253_1 and the insulator 254_1 sandwiched between the conductor 242b and the conductor 260_1 function as a dielectric in the capacitor C1.
  • the conductor 260_1 also functions as a back gate electrode of the transistor M2 included in the memory cell MCc of the storage layer ALYc.
  • the conductor 260_1 can be a conductor corresponding to any one of the wirings CLb2[1] to CLb2[m] shown in FIG. 36.
  • the configuration of the semiconductor device DEV in FIG. 37 may be changed depending on the situation.
  • an insulator 253_1 is formed on the side surface and bottom of the opening where the back gate electrode of the transistor M2 or the second terminal of the capacitor C1 is formed.
  • a conductor 250 may be formed on the side surface and the bottom of the opening.
  • the conductor 250 is located on the conductor 242b at the bottom of the opening. Therefore, the conductor 250 is electrically connected to the conductor 242b. In other words, the conductor 250 corresponds to the first terminal of the capacitor C1 in FIG. 36.
  • the conductor 250 is also formed on the side surface of the opening. Therefore, the electrode area of the first terminal of the capacitor C1 can be made larger than the electrode area of the first terminal of the capacitor C1 in the semiconductor device DEV of FIG. 37. Therefore, the capacitance value of the capacitor C1 in the semiconductor device DEV in FIG. 39 can be made higher than the capacitor C1 in the semiconductor device DEV in FIG. 37. This allows the potential to be held in the memory cell MC included in the semiconductor device DEV of FIG. 39 for a longer period of time.
  • a material applicable to the conductor 160_1 can be used.
  • the opening for forming the gate electrode of the transistor M1 and the opening for forming the first and second terminals of the capacitor C1 are not formed at the same time but in separate steps. It is preferable. For example, an opening for forming the gate electrode of the transistor M1 is first created, and the insulator 253, the insulator 254, and the conductor 260 are formed in the opening. After that, openings for forming the first and second terminals of the capacitor C1 are formed, and the conductor 250, the insulator 253_1, the insulator 254_1, and the conductor 260_1 are formed.
  • FIGS. 40A to 42C are used in the description of the example of the manufacturing method.
  • an insulator 224, an oxide 230a, an oxide 230b, a conductive layer 242A, a conductive layer 242B, and an insulating layer are formed on the insulator 201.
  • a body 275 and an insulator 280 are formed (see FIGS. 40A to 40C).
  • the insulator 224 and the oxide 230 are formed in a region that partially overlaps the conductor 160_1.
  • the conductive layer 242A is a conductive film that becomes the conductor 242a1 and the conductor 242b1. Therefore, a material applicable to the conductive layer 142A can be used for the conductive layer 242A.
  • the conductive layer 242B is a conductive film that becomes the conductor 242a2 and the conductor 242b2. Therefore, a material that can be used for the conductive layer 142B can be used for the conductive layer 242B.
  • a part of the insulator 280, a part of the insulator 275, a part of the conductive layer 242A, and a part of the conductive layer 242B are processed and oxidized.
  • An opening 258A is formed that reaches object 230b.
  • a conductor 242a1 and a conductor 242b1 can be formed from the conductive layer 242A, and a conductor 242a2 and a conductor 242b2 can be formed from the conductive layer 242B (see FIGS. 41A to 41C).
  • a part of the insulator 280, a part of the insulator 275, a part of the conductive layer 242A, and a part of the conductive layer 242B refer to the processing method described in FIGS. 16A to 16C.
  • part of the insulator 280 and part of the insulator 275 are processed to form the conductor 242b and the insulator 201.
  • a reaching opening 258B is formed (see FIGS. 41A to 41C).
  • the opening 258B is preferably formed to extend in a direction parallel to the dashed-dotted line A3-A4 shown in FIG. 41A (the channel width direction of the transistor M1 or the Y direction shown in FIG. 41A).
  • the conductor 260_1 which will be formed later, can be provided extending in the above direction, and the conductor 260_1 can function as a wiring.
  • the insulator 253, the insulator 254, and the conductor 260 are formed in the opening 258A.
  • an insulator 253_1, an insulator 254_1, and a conductor 260_1 are formed in the opening 258B (see FIGS. 42A to 42C).
  • the insulator 253_1, the insulator 254_1, and the conductor 260_1 may be formed at the same time as the insulator 253, the insulator 254, and the conductor 260, or may be formed in separate steps.
  • the insulator 253_1 a material applicable to the insulator 153_1 can be used.
  • the insulator 254_1 can be made of a material that can be used for the insulator 154_1.
  • a material applicable to the conductor 160_1 can be used.
  • an insulator 301 is formed over the insulator 280, the insulator 253, the insulator 254, the conductor 260, the insulator 253_1, the insulator 254_1, and the conductor 260_1 (FIGS. 42A to 42A). 42C). Note that for the formation of the insulator 301, the method for forming the insulator 301 described in Embodiment 1 is referred to.
  • a semiconductor device having a storage layer ALYa including a memory cell MCa and a storage layer ALYb including a memory cell MCb shown in FIG. 36 can be manufactured.
  • the gate electrode of transistor M1 and the second terminal of capacitor C1 can be manufactured in the same process. Thereby, the manufacturing process of a semiconductor device including the transistor M1, the transistor M2, and the capacitor C1 can be reduced.
  • Example 3 of modification of semiconductor device An example of a structure of a semiconductor device DEV that is one embodiment of the present invention, which is different from the circuit structure shown in FIG. 36, will be described below.
  • FIG. 43 shows a modification of the semiconductor device DEV shown in FIG. 36.
  • the semiconductor device DEV shown in FIG. 43 differs from the semiconductor device DEV shown in FIG. 36 in that, as an example, the memory cell MC includes a transistor M3.
  • the semiconductor device DEV shown in FIG. 43 in the storage layer ALYa, the wiring RWLa[1] to the wiring RWLa[m] are extended, and in the storage layer ALYb, the wiring RWLb[1] to the wiring RWLb[ The semiconductor device DEV is different from the semiconductor device DEV shown in FIG. 36 in that the semiconductor device DEV is extended.
  • a transistor applicable to the transistor M1 or the transistor M2 can be used as the transistor M3.
  • the second terminal of the transistor M2 is electrically connected to the first terminal of the transistor M3. Furthermore, in memory cell MCb[1,1] to memory cell MCb[m,n] of storage layer ALYb, the second terminal of transistor M2 is electrically connected to the first terminal of transistor M3.
  • the gate of the transistor M3 is electrically connected to the wiring RWLa[1]. . Furthermore, in memory cells MCa[m,1] to memory cells MCa[m,n] arranged in the m-th row of the storage layer ALYa, the gate of the transistor M3 is electrically connected to the wiring RWLa[m]. ing. Furthermore, in memory cells MCb[1,1] to memory cells MCb[1,n] arranged in the first row of the storage layer ALYb, the gate of the transistor M3 is electrically connected to the wiring RWLb[1]. ing.
  • the gate of the transistor M3 is electrically connected to the wiring RWLb[m]. ing.
  • the second terminal of the transistor M3 is electrically connected to the wiring SLa[1]. ing. In memory cells MCa[1,n] to memory cells MCa[m,n] arranged in the n-th column of the storage layer ALYa, the second terminal of the transistor M3 is electrically connected to the wiring SLa[n]. ing. In memory cells MCb[1,1] to memory cells MCb[m,1] arranged in the first column of the storage layer ALYb, the second terminal of the transistor M3 is electrically connected to the wiring SLb[1]. ing. In memory cells MCb[1,n] to memory cells MCb[m,n] arranged in the n-th column of the storage layer ALYb, the second terminal of the transistor M3 is electrically connected to the wiring SLb[n]. ing.
  • the back gate of the transistor M3 is connected to the back gate of the transistor M2 and the storage layer ALYa.
  • the wiring CLa1[1] is electrically connected to the wiring CLa1[1].
  • the back gate of the transistor M3 is connected to the back gate of the transistor M2 and the storage layer ALYa. It is electrically connected to the wiring CLa1[m] in.
  • the back gate of the transistor M3 is connected to the back gate of the transistor M2, and the back gate of the transistor M2 is connected to the back gate of the transistor M2. It is electrically connected to the wiring extending to the storage layer below the layer ALYa.
  • the wiring can be, for example, a wiring having the same function as the wiring CLa2[1] in the storage layer ALYa or the wiring CLb2[1] in the storage layer ALYb.
  • the back gate of the transistor M3 is the back gate of the transistor M2. and is electrically connected to wiring extending in the storage layer below the storage layer ALYa.
  • the wiring can be, for example, a wiring having the same function as the wiring CLa2[m] in the storage layer ALYa or the wiring CLb2[m] in the storage layer ALYb.
  • the wiring CLb2[1] extending to the first row of the matrix of the storage layer ALYb is connected to the backbone of each of the transistors M2 and M3 included in the memory cell MC of the storage layer located above the storage layer ALYb. Preferably, it is electrically connected to the gate.
  • the wiring CLb2[m] extending to the mth row of the matrix of the storage layer ALYb is connected to another transistor M2 and a transistor included in the memory cell MC of the storage layer located above the storage layer ALYb. Preferably, it is electrically connected to each back gate of M3.
  • the wiring RWLa[1] to the wiring RWLa[n] function, for example, as read word lines for the memory cells MCa[1,1] to memory cells MCa[m,n] included in the storage layer ALYa.
  • wiring RWLb[1] to wiring RWLb[n] function as read word lines for memory cells MCb[1,1] to memory cells MCb[m,n] included in storage layer ALYb. That is, the wiring RWLa[1] to wiring RWLa[n] and the wiring RWLb[1] to wiring RWLb[n] function as wiring that transmits a selection signal to the memory cell MC as the read destination.
  • the wirings RWLa[1] to RWLa[n] and the wirings RWLb[1] to RWLb[n] may function as wirings that provide a constant potential depending on the situation.
  • FIG. 44 shows an example of a schematic cross-sectional view of the semiconductor device DEV of FIG. 43.
  • the transistor M2 and the transistor M3 are formed on one island-shaped insulator 124, similarly to the semiconductor device DEV of FIG. Specifically, for example, an oxide 130 is formed on the insulator 124, and two first gate insulating films and two first gate electrodes are formed on the oxide 130. .
  • the conductor 242b is formed so as to overlap the oxide 130. Furthermore, in a region overlapping the oxide 130, a portion of the insulator 280 and a portion of the insulator 275 are processed to form an opening that reaches the conductor 242b. Furthermore, an insulator 253_1, an insulator 254_1, and a conductor 260_1 are formed in the opening.
  • the insulator 253_1, the insulator 254_1, and the conductor 260_1 refer to the description of the insulator 253_1, the insulator 254_1, and the conductor 260_1 shown in FIG. 37.
  • two transistors can be provided by providing two gate electrodes on the stack of one insulator 124 and one oxide 130. Further, three or more gate electrodes may be provided on the stacked body to provide a plurality of transistors.
  • FIG. 45 is a circuit diagram showing a modification of the semiconductor device DEV shown in FIG. 1.
  • the semiconductor device DEV shown in FIG. 45 differs from the semiconductor device DEV shown in FIG. 1 in that the memory cell MC includes a capacitor C1. Further, the semiconductor device DEV shown in FIG. 45 differs from the semiconductor device DEV shown in FIG. 36 in that in the storage layer ALYa, the second terminal of the capacitor C1 is electrically connected to the wiring SLa. Similarly, the semiconductor device DEV shown in FIG. 45 differs from the semiconductor device DEV shown in FIG. 36 in that in the storage layer ALYb, the second terminal of the capacitor C1 is electrically connected to the wiring SLb.
  • the description of the semiconductor device DEV in FIG. 1 is referred to for the parts where the configuration and content of the semiconductor device DEV in FIG. 1 overlap.
  • the memory cell MC shown in FIG. 45 is an example of a memory cell called a gain cell, and includes a transistor M1, a transistor M2, and a capacitor C1. Note that the configuration of memory cell MC shown in FIG. 45 may also be called NOSRAM (registered trademark).
  • memory cells MCa[1,1] to memory cells MCa[m,n] (m is an integer of 1 or more, and n is an integer of 1 or more), and memory cells MCb[1,1] to memory
  • the circuit configuration of cell MCb[m,n] will be explained.
  • the first terminal of transistor M1 is connected to transistor M2. and the first terminal of the capacitor C1.
  • the second terminal of the capacitor C1 is electrically connected to the wiring SLa[1]. It is connected. Furthermore, in memory cells MCa[1,n] to memory cells MCa[m,n] arranged in the n-th column of the matrix of the storage layer ALYa, the second terminal of the capacitor C1 is electrically connected to the wiring SLa[n]. connected. In the memory cells MCb[1,1] to MCb[m,1] arranged in the first column of the matrix of the storage layer ALYb, the second terminal of the capacitor C1 is electrically connected to the wiring SLb[1]. It is connected.
  • the second terminal of the capacitor C1 is electrically connected to the wiring SLb[n]. connected.
  • data can be written to or read from the memory cell MC, similarly to the semiconductor device DEV of FIG. 1.
  • a write operation or a read operation is performed in the storage layer ALYa of the semiconductor device DEV in FIG. 45, it is preferable that a constant potential is applied to the wirings SLa[1] to SLa[n].
  • FIG. 46 is a schematic cross-sectional view showing a configuration example of the semiconductor device DEV of FIG. 45, which is one embodiment of the present invention.
  • the configuration of the semiconductor device DEV in FIG. 46 is a modification of the configuration of the semiconductor device DEV in FIG. 3. Therefore, in the description of the configuration of the semiconductor device DEV in FIG. 46, the description of the semiconductor device DEV in FIG. 3 is referred to for parts that overlap in content with the configuration of the semiconductor device DEV in FIG. 3.
  • the X direction shown in FIG. 46 is parallel to the channel length direction of the transistors M1 and M2, the Y direction is perpendicular to the X direction, and the Z direction is perpendicular to the X and Y directions. Further, the X direction, Y direction, and Z direction shown in FIG. 46 are right-handed. Note that the arrows in the X direction, Y direction, and Z direction shown in FIG. 46 are also shown in FIG. 47.
  • an opening reaching the conductor 142a is provided in a region where the insulator 180, the insulator 175, and the conductor 142a overlap.
  • FIG. 46 shows an example in which a portion of the insulator 124 and a portion of the oxide 130 overlap with the region. Therefore, the opening includes the end of the insulator 124 and the end of the oxide 130.
  • the opening for forming the back gate electrode of transistor M1 and the opening for forming the gate electrode of transistor M2 may be formed at the same time, or may be formed in separate steps.
  • a method for forming the opening refer to the forming method shown in FIGS. 16A to 16C, the forming method shown in FIGS. 24A to 24C, or the forming method shown in FIGS. 27A to 27C.
  • An insulator 153_3 is formed on the side surface and bottom of the opening. Further, an insulator 154_3 is formed on the insulator 153_3, and a conductor 160_3 is formed on the insulator 154_3.
  • the insulator 153_3, the insulator 154_3, and the conductor 160_3 can be formed simultaneously with the insulator 153_1, the insulator 154_1, the conductor 160_1, the insulator 153_2, the insulator 154_2, and the conductor 160_2, for example.
  • the method of forming the insulator 153_3, the insulator 154_3, and the conductor 160_3, refer to the forming method shown in FIGS. 17A to 19C.
  • insulator 153_3 a material applicable to the insulator 153_1 or the insulator 153_2 can be used. Further, for the insulator 154_3, a material that can be used for the insulator 154_1 or the insulator 154_2 can be used. Further, for the conductor 160_3, a material that can be used for the conductor 160_1 or the conductor 160_2 can be used.
  • a capacitance C1 is created using a part of the conductor 142a and a part of the conductor 160_3 as a pair of electrodes. can be formed. Further, in this case, the insulator 153_3 and the insulator 154_3 function as a dielectric of the capacitance C1.
  • the conductor 142a functions as any one of the wirings SLb[1] to SLb[n]. Further, the conductor 142b functions as one of the wirings RBLb[1] to RBLb[n].
  • an insulator 201 is formed on 160_3. Further, the insulator 201 is provided with a first opening in a region that overlaps with a portion of the conductor 160_2, and a second opening is provided in a region that overlaps with a portion of the conductor 160_3. Note that as the method for forming the first opening and the second opening, refer to the forming method shown in FIGS. 20A to 20C.
  • a conductor 270 is formed inside the first opening. Furthermore, a conductor 270_1 is formed inside the second opening.
  • the conductor 270 and the conductor 270_1 can be formed at the same time. Note that for the method of forming the conductor 270 and the conductor 270_1, refer to the formation method shown in FIGS. 21A to 22C. Further, the conductor 270 and the conductor 270_1 may be formed in different steps.
  • a conductor 242b is formed on the conductor 270 and the conductor 270_1. Note that as a method of forming the conductor 242b, refer to the forming method shown in FIGS. 23A to 23C.
  • the back gate electrode of the transistor M1, the gate electrode of the transistor M2, and the second terminal of the capacitor C1 are made the same It can be manufactured using the following process. Thereby, the manufacturing process of the semiconductor device DEV including the transistor M1, the transistor M2, and the capacitor C1 can be reduced.
  • the semiconductor device having the memory cell MCa, the memory cell MCb, and the memory cell MCc shown in FIG. 46 can reduce the area occupied by the memory cells. In other words, the recording density of the semiconductor device can be increased.
  • the structure of the semiconductor device of one embodiment of the present invention is not limited to the structure in FIG. 46.
  • the circuit configuration of the semiconductor device may be changed depending on the situation.
  • the configuration of the semiconductor device shown in FIG. 46 may be changed to the configuration of the semiconductor device DEV shown in FIG. 47.
  • the semiconductor device DEV in FIG. 47 has a configuration in which the opening in which the first terminal of the capacitor C1 is provided is provided in a region where the insulator 124, the oxide 130, and the conductor 142a overlap.
  • the semiconductor device can be miniaturized or highly integrated, and as a result, the recording density can be increased.
  • FIG. 48A shows a schematic perspective view showing a configuration example of the storage device 100.
  • FIG. 48B shows a block diagram showing a configuration example of the storage device 100.
  • the storage device 100 includes a drive circuit layer 50 and N storage layers 60 (N is an integer of 1 or more). Furthermore, one storage layer 60 has a plurality of memory cells 10 arranged in a matrix of m rows and n columns.
  • the memory cell 10[1,1], the memory cell 10[m,1] here, m is an integer of 1 or more
  • the memory cell 10[1,n] are shown in the memory layer 60_k.
  • n is an integer of 1 or more
  • memory cell 10 [m, n] memory cell 10 [i, j] (here, i is an integer of 1 or more and m or less, and j is (an integer between 1 and n) are arranged.
  • the storage layer 60 corresponds to the storage layer ALYa or the storage layer ALYb described in the first embodiment.
  • the memory cell 10 corresponds to the memory cell MCa or the memory cell MCb described in the first embodiment, as an example.
  • the N-layer memory layer 60 is provided on the drive circuit layer 50.
  • the area occupied by the memory device 100 can be reduced. Furthermore, the storage capacity per unit area can be increased.
  • the first storage layer 60 is referred to as a storage layer 60_1, the second storage layer 60 is referred to as a storage layer 60_2, and the third storage layer 60 is referred to as a storage layer 60_3.
  • the k-th storage layer 60 (k is an integer greater than or equal to 1 and less than or equal to N) is referred to as a storage layer 60_k
  • the N-th storage layer 60 is referred to as a storage layer 60_N.
  • the drive circuit layer 50 includes a PSW 22 (power switch), a PSW 23, and a peripheral circuit 31.
  • the peripheral circuit 31 includes a peripheral circuit 41, a control circuit 32, and a voltage generation circuit 33.
  • each circuit, each signal, and each voltage can be removed or discarded as necessary. Alternatively, other circuits or other signals may be added.
  • Signal BW, signal CE, signal GW, signal CLK, signal WAKE, signal ADDR, signal WDA, signal PON1, and signal PON2 are input signals from the outside, and signal RDA is an output signal to the outside.
  • Signal CLK is a clock signal.
  • the signal BW, the signal CE, and the signal GW are control signals.
  • Signal CE is a chip enable signal
  • signal GW is a global write enable signal
  • signal BW is a byte write enable signal.
  • Signal ADDR is an address signal.
  • Signal WDA is write data
  • signal RDA is read data.
  • Signal PON1 and signal PON2 are power gating control signals. Note that the signal PON1 and the signal PON2 may be generated by the control circuit 32.
  • the control circuit 32 is a logic circuit that has a function of controlling the overall operation of the storage device 100. For example, the control circuit performs a logical operation on the signal CE, the signal GW, and the signal BW to determine the operation mode (eg, write operation and read operation) of the storage device 100. Alternatively, the control circuit 32 generates a control signal for the peripheral circuit 41 so that this operation mode is executed.
  • the control circuit performs a logical operation on the signal CE, the signal GW, and the signal BW to determine the operation mode (eg, write operation and read operation) of the storage device 100.
  • the control circuit 32 generates a control signal for the peripheral circuit 41 so that this operation mode is executed.
  • the voltage generation circuit 33 has a function of generating a negative voltage.
  • the signal WAKE has a function of controlling input of the signal CLK to the voltage generation circuit 33. For example, when an H level signal is applied to the signal WAKE, the signal CLK is input to the voltage generation circuit 33, and the voltage generation circuit 33 generates a negative voltage.
  • the peripheral circuit 41 is a circuit for writing and reading data to and from the memory cell 10.
  • the peripheral circuit 41 includes a row decoder 42, a column decoder 44, a row driver 43, a column driver 45, an input circuit 47, an output circuit 48, and a sense amplifier 46.
  • the row decoder 42 and column decoder 44 have a function of decoding the signal ADDR.
  • the row decoder 42 is a circuit for specifying a row to be accessed
  • the column decoder 44 is a circuit for specifying a column to be accessed.
  • the row driver 43 has a function of selecting the write and read word lines specified by the row decoder 42 (for example, any one of the wirings WL[1] to WL[m] shown in FIG. 49, which will be described later).
  • the column driver 45 has a function of writing data into the memory cell 10, a function of reading data from the memory cell 10, and a function of holding the read data.
  • the column driver 45 has a function of selecting write and read bit lines specified by the column decoder 44 (for example, wiring BL[1] to wiring BL[n] shown in FIG. 49, which will be described later).
  • the input circuit 47 has a function of holding the signal WDA.
  • Data held by the input circuit 47 (in the above embodiment, it is referred to as first data) is output to the column driver 45.
  • the output data of the input circuit 47 is the data (Din) to be written into the memory cell 10.
  • the data (Dout) read from the memory cell 10 by the column driver 45 is output to the output circuit 48. Note that in the above embodiment, the read data (Dout) is treated as data of the calculation result.
  • the output circuit 48 has a function of holding Dout. Further, the output circuit 48 has a function of outputting Dout to the outside of the storage device 100.
  • the data output from the output circuit 48 is the signal RDA.
  • the PSW 22 has a function of controlling the supply of VDD to the peripheral circuit 31.
  • the PSW 23 has a function of controlling the supply of VHM to the row driver 43.
  • the high power supply voltage of the storage device 100 is VDD
  • the low power supply voltage is GND (ground potential).
  • VHM is a high power supply voltage used to bring the word line to a high level, and is higher than VDD.
  • the signal PON1 switches the PSW 22 between the on state and the off state
  • the signal PON2 switches the PSW 23 between the on state and the off state.
  • the number of power domains to which VDD is supplied is one, but the number may be plural. In this case, a power switch may be provided for each power domain.
  • FIG. 49 is a block diagram showing an example of the configuration of the peripheral circuit 41 and the storage layer 60_k.
  • a row decoder 42 and a row driver 43 are electrically connected to each of wirings WL[1] to WL[m]
  • a column decoder 44, a column driver 45, and a sense amplifier 46 are connected to wirings BL It is electrically connected to each of the wirings BL[1] to BL[n].
  • the wiring WL[1] to wiring WL[m] are the wiring WWLa[1] to wiring WWLa[m], the wiring RWLa[1] to wiring RWLa[m], and the wiring WWLb[1] described in Embodiment 1. ] to wiring WWLb[m], and wiring corresponding to wiring RWLb[1] to wiring RWLb[m].
  • the wiring WL[1] to the wiring WL[m] function as word lines.
  • the wiring BL[1] to the wiring BL[n] are the wiring WBLa[1] to the wiring WBLa[n], the wiring RBLa[1] to the wiring RBLa[n], and the wiring WBLb[1] described in Embodiment 1. ] to the wiring WBLb[n] and the wiring RBLb[1] to the wiring RBLb[n].
  • the wirings BL[1] to BL[n] function as bit lines.
  • the memory cell 10[i,j] arranged in the i-th row and j-th column is electrically connected to the wiring WL[i] and the wiring BL[j].
  • FIG. 50 shows an example of a cross-sectional configuration of the storage device 100 according to one embodiment of the present invention.
  • the memory device 100 shown in FIG. 50 has a plurality of memory layers 60 (the memory layer ALYa or the memory layer ALYb in FIG. 3 described in Embodiment 1) above the drive circuit layer 50.
  • the storage layer 60 in this embodiment will be omitted.
  • FIG. 50 illustrates a transistor 400 included in the drive circuit layer 50.
  • the transistor 400 is provided over a substrate 311 and includes a conductor 316 that functions as a gate, an insulator 315 that functions as a gate insulator, a semiconductor region 313 that includes a part of the substrate 311, and a low layer that functions as a source region or a drain region. It has a resistance region 314a and a low resistance region 314b.
  • the transistor 400 may be either a p-channel transistor or an n-channel transistor.
  • the substrate 311 for example, a single crystal silicon substrate can be used.
  • a semiconductor region 313 (a part of the substrate 311) in which a channel is formed has a convex shape.
  • a conductor 316 is provided to cover the side and top surfaces of the semiconductor region 313 with an insulator 315 interposed therebetween.
  • the conductor 316 may be made of a material that adjusts the work function.
  • Such a transistor 400 is also called a FIN type transistor because it utilizes a convex portion of a semiconductor substrate.
  • an insulator may be provided in contact with the upper portion of the convex portion to function as a mask for forming the convex portion.
  • a semiconductor film having a convex shape may be formed by processing an SOI (Silicon On Insulator) substrate.
  • transistor 400 shown in FIG. 50 is an example, and the structure is not limited, and an appropriate transistor may be used depending on the circuit configuration or driving method.
  • a wiring layer including an interlayer film, wiring, plugs, etc. may be provided between each structure. Further, a plurality of wiring layers can be provided depending on the design. Further, in this specification and the like, the wiring and the plug electrically connected to the wiring may be integrated. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.
  • an insulator 320, an insulator 312, an insulator 324, and an insulator 326 are sequentially stacked as interlayer films. Further, a conductor 328 and the like are embedded in the insulator 320 and the insulator 312. Furthermore, a conductor 330 and the like are embedded in the insulator 324 and the insulator 326. Note that the conductor 328 and the conductor 330 function as a contact plug or wiring.
  • the insulator that functions as an interlayer film may function as a flattening film that covers the uneven shape underneath.
  • the upper surface of the insulator 312 may be planarized by a planarization process using chemical mechanical polishing (CMP) or the like in order to improve flatness.
  • CMP chemical mechanical polishing
  • a wiring layer may be provided on the insulator 326 and the conductor 330.
  • an insulator 350, an insulator 357, and an insulator 352 are sequentially stacked on an insulator 326 and a conductor 330.
  • a conductor 356 is formed on the insulator 350, the insulator 357, and the insulator 352.
  • the conductor 356 functions as a contact plug or wiring.
  • the transistor 400 is electrically connected to the wiring WL or the wiring BL via the conductor 356, the conductor 330, or the like.
  • This embodiment mode shows an example of a semiconductor wafer on which the memory device described in the above embodiment mode is formed, and an electronic component in which the memory device is incorporated.
  • a semiconductor wafer 4800 shown in FIG. 51A includes a wafer 4801 and a plurality of circuit parts 4802 provided on the upper surface of the wafer 4801. Note that on the upper surface of the wafer 4801, a portion without the circuit portion 4802 is a spacing 4803, which is an area for dicing.
  • the semiconductor wafer 4800 can be manufactured by forming a plurality of circuit parts 4802 on the surface of the wafer 4801 in a pre-process. Further, after that, the surface of the wafer 4801 on the opposite side on which the plurality of circuit parts 4802 are formed may be ground to reduce the thickness of the wafer 4801. Through this step, warpage of the wafer 4801 can be reduced, and the component can be made smaller.
  • the next step is a dicing step. Dicing is performed along scribe lines SCL1 and scribe lines SCL2 (sometimes referred to as dicing lines or cutting lines) indicated by dashed lines.
  • the spacing 4803 is provided so that the plurality of scribe lines SCL1 are parallel to each other, the plurality of scribe lines SCL2 are provided to be parallel to each other, and the scribe line SCL1 and the scribe line SCL2 are arranged in parallel. It is preferable to provide it vertically.
  • chips 4800a as shown in FIG. 51B can be cut out from the semiconductor wafer 4800.
  • the chip 4800a includes a wafer 4801a, a circuit portion 4802, and a spacing 4803a. Note that it is preferable that the spacing 4803a be made as small as possible. In this case, the width of the spacing 4803 between adjacent circuit portions 4802 may be approximately the same length as the cutting margin of the scribe line SCL1 or the cutting margin of the scribe line SCL2.
  • the shape of the element substrate of one embodiment of the present invention is not limited to the shape of the semiconductor wafer 4800 illustrated in FIG. 51A.
  • a semiconductor wafer may have a rectangular shape.
  • the shape of the element substrate can be changed as appropriate depending on the element manufacturing process and the device for manufacturing the element.
  • FIG. 51C shows a perspective view of an electronic component 4700 and a board (mounted board 4704) on which the electronic component 4700 is mounted.
  • An electronic component 4700 shown in FIG. 51C has a chip 4800a inside a mold 4711.
  • the chip 4800a shown in FIG. 51C has a structure in which circuit portions 4802 are stacked.
  • the memory device described in the above embodiment can be applied as the circuit portion 4802.
  • FIG. 51C omits a portion to show the inside of the electronic component 4700.
  • Electronic component 4700 has land 4712 on the outside of mold 4711. Land 4712 is electrically connected to electrode pad 4713, and electrode pad 4713 is electrically connected to chip 4800a by wire 4714.
  • Electronic component 4700 is mounted on printed circuit board 4702, for example.
  • a mounting board 4704 is completed by combining a plurality of such electronic components and electrically connecting them on the printed circuit board 4702.
  • FIG. 51D shows a perspective view of the electronic component 4730.
  • the electronic component 4730 is an example of SiP (System in Package) or MCM (Multi Chip Module).
  • an interposer 4731 is provided on a package substrate 4732 (printed circuit board), and a semiconductor device 4735 and a plurality of semiconductor devices 4710 are provided on the interposer 4731.
  • the electronic component 4730 includes a semiconductor device 4710.
  • the semiconductor device 4710 can be, for example, the storage device described in the above embodiment mode, a high bandwidth memory (HBM), or the like.
  • an integrated circuit semiconductor device such as a CPU, GPU, FPGA, or storage device can be used.
  • the package substrate 4732 a ceramic substrate, a plastic substrate, a glass epoxy substrate, or the like can be used.
  • the interposer 4731 a silicon interposer, a resin interposer, or the like can be used.
  • the interposer 4731 has a plurality of wiring lines and has a function of electrically connecting a plurality of integrated circuits with different terminal pitches.
  • the plurality of wirings are provided in a single layer or in multiple layers.
  • the interposer 4731 has a function of electrically connecting the integrated circuit provided on the interposer 4731 to the electrodes provided on the package substrate 4732.
  • the interposer is sometimes called a "rewiring board” or an "intermediate board.”
  • a through electrode is provided in the interposer 4731, and the integrated circuit and the package substrate 4732 are electrically connected using the through electrode.
  • TSV Three Silicon Via
  • interposer 4731 It is preferable to use a silicon interposer as the interposer 4731. Since silicon interposers do not require active elements, they can be manufactured at lower cost than integrated circuits. On the other hand, since wiring formation in a silicon interposer can be performed by a semiconductor process, it is easy to form fine wiring, which is difficult to do with a resin interposer.
  • HBM In HBM, it is necessary to connect many wires to achieve a wide memory bandwidth. For this reason, an interposer mounting an HBM is required to form fine and high-density wiring. Therefore, it is preferable to use a silicon interposer as the interposer for mounting the HBM.
  • a silicon interposer in SiP or MCM using a silicon interposer, reliability is less likely to deteriorate due to the difference in expansion coefficient between the integrated circuit and the interposer. Furthermore, since the silicon interposer has a highly flat surface, poor connection between the integrated circuit provided on the silicon interposer and the silicon interposer is less likely to occur. In particular, it is preferable to use a silicon interposer in a 2.5D package (2.5-dimensional packaging) in which a plurality of integrated circuits are arranged side by side on an interposer.
  • 2.5D package 2.5-dimensional packaging
  • a heat sink may be provided overlapping the electronic component 4730.
  • a heat sink it is preferable that the heights of the integrated circuits provided on the interposer 4731 are the same.
  • the heights of the semiconductor device 4710 and the semiconductor device 4735 are the same.
  • an electrode 4733 may be provided on the bottom of the package board 4732.
  • FIG. 51D shows an example in which the electrode 4733 is formed with a solder ball.
  • BGA Ball Grid Array
  • the electrode 4733 may be formed using a conductive pin.
  • PGA Peripheral Component Interconnect
  • the electronic component 4730 can be mounted on other boards using various mounting methods, not limited to BGA and PGA.
  • SPGA Sttaggered Pin Grid Array
  • LGA Land Grid Array
  • QFP Quad Flat Package
  • QFJ Quad Flat J-leaded PA
  • QFN Quad Flat Non-leaded package
  • FIG. 52 is a block diagram showing the configuration of an example of a CPU that partially uses the storage device described in the above embodiment.
  • the CPU shown in FIG. 52 includes an ALU 1191 (ALU: Arithmetic Logic Unit, arithmetic circuit), an ALU controller 1192, an instruction decoder 1193, an interrupt controller 1194, a timing controller 1195, a register 1196, a register controller 1197, and a bus interface 1198 on a board 1190. (Bus I/F), a rewritable ROM 1199, and a ROM interface 1189 (ROM I/F).
  • the substrate 1190 a semiconductor substrate, an SOI substrate, a glass substrate, or the like is used.
  • the ROM 1199 and the ROM interface 1189 may be provided on separate chips.
  • FIG. 52 is only an example of a simplified configuration, and actual CPUs have a wide variety of configurations depending on their uses.
  • a configuration including a CPU or an arithmetic circuit shown in FIG. 52 may be used as one core, and a configuration including a plurality of cores and each core operating in parallel, that is, a configuration similar to a GPU may be used.
  • the number of bits that the CPU can handle in its internal arithmetic circuit, data bus, etc. can be, for example, 8 bits, 16 bits, 32 bits, or 64 bits or more.
  • Instructions input to the CPU via the bus interface 1198 are input to the instruction decoder 1193, decoded, and then input to the ALU controller 1192, interrupt controller 1194, register controller 1197, and timing controller 1195.
  • the ALU controller 1192, interrupt controller 1194, register controller 1197, and timing controller 1195 perform various controls based on the decoded instructions. Specifically, ALU controller 1192 generates a signal for controlling the operation of ALU 1191. Furthermore, the interrupt controller 1194 determines and processes interrupt requests from external input/output devices or peripheral circuits based on their priority or masked state while the CPU is executing a program. A register controller 1197 generates an address for the register 1196, and reads or writes to the register 1196 depending on the state of the CPU.
  • the timing controller 1195 generates signals that control the timing of the operations of the ALU 1191, ALU controller 1192, instruction decoder 1193, interrupt controller 1194, and register controller 1197.
  • the timing controller 1195 includes an internal clock generation section that generates an internal clock signal based on the reference clock signal, and supplies the internal clock signal to the various circuits described above.
  • Register 1196 is provided with a memory cell.
  • Register 1196 may include, for example, the storage device described in the previous embodiment.
  • the register controller 1197 selects the holding operation in the register 1196 according to instructions from the ALU 1191. That is, in the memory cells of the register 1196, it is selected whether data is to be held by a flip-flop or by a capacitor. When holding data by a flip-flop is selected, a power supply voltage is supplied to the memory cells in the register 1196. When holding data in the capacitor is selected, data is rewritten to the capacitor and the supply of power supply voltage to the memory cells in the register 1196 can be stopped.
  • FIG. 53A is a block diagram showing an example of a display device.
  • the display device DSP includes a display section DIS and a peripheral circuit PRPH. Further, the display section DIS includes a plurality of pixel circuits 20 arranged in an array, and the peripheral circuit PRPH includes a drive circuit SD and a drive circuit GD.
  • the pixel circuits 20 are arranged, for example, in a matrix of m rows and n columns (where m is an integer of 1 or more, and n is an integer of 1 or more). . Furthermore, the pixel circuit 20[1,1] is electrically connected to the wiring GAL[1] and the wiring SOL[1]. Further, the pixel circuit 20[m,n] is electrically connected to the wiring GAL[m] and the wiring SOL[n].
  • the drive circuit GD is electrically connected to the wiring GAL[1] to the wiring GAL[m]. Further, the drive circuit SD is electrically connected to the wiring SOL[1] to the wiring SOL[n].
  • the drive circuit GD has, for example, a function of transmitting a selection signal for selecting the pixel circuit 20 into which image data is to be written. That is, the drive circuit GD is sometimes called a gate driver circuit, for example.
  • the drive circuit SD has, for example, a function of transmitting image data to the pixel circuit 20. That is, the drive circuit SD may be called a source driver circuit, for example.
  • FIG. 53B shows a configuration example of the pixel circuit 20 included in the display section DIS.
  • the pixel circuit 20 in FIG. 53B includes, as an example, a circuit section 20a and a light emitting device ED.
  • Examples of light emitting devices ED include organic EL elements (OLEDs), inorganic EL elements, LEDs (including micro LEDs), and QLEDs (Quantum-dot Light Emitting Diodes). e), and semiconductor lasers. Note that in this embodiment, a description will be given assuming that the light-emitting device ED includes a light-emitting device containing an organic EL material.
  • the circuit section 20a includes a transistor Ma, a transistor Mb, and a capacitor Ca.
  • the first terminal of the transistor Ma is electrically connected to the gate of the transistor Mb and the first terminal of the capacitor Ca, and the second terminal of the transistor Ma is electrically connected to the wiring SOL and the gate of the transistor Ma. is electrically connected to the wiring GAL, and the back gate of the transistor Ma is electrically connected to the wiring CLy.
  • a first terminal of the transistor Mb is electrically connected to the wiring VEA, and a second terminal of the transistor Mb is electrically connected to the anode of the light emitting device ED.
  • the cathode of the light emitting device ED is electrically connected to the wiring VEN.
  • the wiring VEA functions as, for example, a wiring that provides an anode potential to the light emitting device ED.
  • the wiring VEN functions as, for example, a wiring that applies a cathode potential to the light emitting device ED.
  • the wiring CLx functions as a wiring that provides a constant potential.
  • the constant potential can be, for example, a high level potential, a low level potential, a ground potential, or a negative potential.
  • the wiring CLy functions as, for example, a wiring that provides a constant potential.
  • the constant potential can be, for example, a high level potential, a low level potential, a ground potential, or a negative potential.
  • the circuit portion 20a shown in FIG. 53B has two transistors and one capacitor, and the first terminal of one transistor is the first terminal of the capacitor. and the gate of the other transistor. Therefore, the laminated structure described in Embodiment 1 can be applied to the circuit portion 20a.
  • FIG. 54 shows, as an example, the configuration of a display device to which the stacked structure described in Embodiment 1 is applied.
  • the display device DSP shown in FIG. 54 includes a peripheral circuit PRPH provided on a substrate, a circuit layer 70_k and a circuit layer 70_k+1 (k here is an integer of 1 or more) provided above the peripheral circuit PRPH. , a circuit layer 70_k and a light emitting device layer ELY provided above the circuit layer 70_k+1.
  • the peripheral circuit PRPH can be provided on a substrate made of a semiconductor, for example. Furthermore, a single crystal silicon substrate can be used as the substrate made of the semiconductor.
  • each of the drive circuit GD and the drive circuit SD includes a silicon transistor. Note that regarding the silicon transistor, refer to the explanation of the drive circuit layer 50 in FIG. 50.
  • a plurality of circuit sections 20a of the display section DIS are provided in the circuit layer 70_k and the circuit layer 70_k+1. As shown in FIG. 54, the circuit section 20a has the same configuration as the memory cell MC in FIG. 37 of the second embodiment.
  • the transistor Ma shown in FIG. 54 corresponds to the transistor M1 in FIG. 37
  • the transistor Mb shown in FIG. 54 corresponds to the transistor M2 in FIG. 37
  • the capacitance Ca shown in FIG. This corresponds to the transistor C1 in FIG. 37
  • the back gate of the transistor Ma shown in FIG. 54 (the wiring CLy shown in FIG. 53B) corresponds to the conductor 160_1 in FIG. 37
  • the wiring CLx corresponds to the conductor 160_3 in FIG. 37.
  • a plurality of light emitting devices ED are arranged in an array in the light emitting device layer ELY. Further, a light-transmitting substrate 80 is provided above the plurality of light emitting devices ED.
  • the display device DSP can emit the light emitted from the light emitting device ED upward through the substrate 80. Further, by adjusting the color of the emitted light for each light emitting device ED, an image can be displayed on the display section DIS.
  • a display device can be manufactured in which the memory cell MC described in Embodiment 1 is applied to the circuit portion 20a shown in FIG. 53B.
  • the pixel circuit 20 has been described as having a configuration including the light emitting device ED, but the pixel circuit 20 may have a configuration including a liquid crystal display device.
  • FIGS. 55A to 55J and FIGS. 57A to 57E illustrate how each electronic device includes an electronic component 4700 having the storage device.
  • Information terminal 5500 shown in FIG. 55A is a mobile phone (smartphone) that is a type of information terminal.
  • the information terminal 5500 includes a housing 5510 and a display section 5511.
  • the display section 5511 is equipped with a touch panel
  • the housing 5510 is equipped with buttons.
  • the information terminal 5500 can hold temporary files generated when an application is executed (for example, a cache when a web browser is used).
  • FIG. 55B illustrates an information terminal 5900 that is an example of a wearable terminal.
  • the information terminal 5900 has a housing 5901, a display portion 5902, operation buttons 5903, a crown 5904, and a band 5905.
  • the wearable terminal can hold temporary files generated when an application is executed by applying the storage device described in the above embodiment.
  • the desktop information terminal 5300 includes an information terminal main body 5301, a display 5302, and a keyboard 5303.
  • the desktop information terminal 5300 can hold temporary files generated when an application is executed by applying the storage device described in the above embodiment.
  • a smartphone, a wearable terminal, and a desktop information terminal are shown as examples of electronic devices in FIGS. 55A to 55C, but information terminals other than smartphones, wearable terminals, and desktop information terminals may also be applied. can. Examples of information terminals other than smartphones, wearable terminals, and desktop information terminals include PDAs (Personal Digital Assistants), notebook information terminals, and workstations.
  • PDAs Personal Digital Assistants
  • FIG. 55D shows an electric refrigerator-freezer 5800 as an example of an electrical appliance.
  • the electric refrigerator-freezer 5800 has a housing 5801, a refrigerator door 5802, and a freezer door 5803.
  • the electric refrigerator-freezer 5800 can be used as, for example, IoT (Internet of Things).
  • IoT Internet of Things
  • the electric refrigerator-freezer 5800 can send and receive information such as the foods stored in the electric refrigerator-freezer 5800 and the expiry date of the foods to the information terminals described above through the Internet. can.
  • the electric refrigerator-freezer 5800 can hold the information as a temporary file in the storage device.
  • an electric refrigerator-freezer was explained as an electric appliance, but other electric appliances include air conditioners including vacuum cleaners, microwave ovens, electric ovens, rice cookers, water heaters, IH cookers, water servers, and air conditioners. Examples include appliances, washing machines, dryers, and audio-visual equipment.
  • FIG. 55E shows a portable game machine 5200, which is an example of a game machine.
  • the portable game machine 5200 includes a housing 5201, a display portion 5202, and buttons 5203.
  • FIG. 55F shows a stationary game machine 7500, which is an example of a game machine.
  • Stationary game machine 7500 includes a main body 7520 and a controller 7522.
  • a controller 7522 can be connected to the main body 7520 wirelessly or by wire.
  • the controller 7522 includes one or more of a display unit that displays game images, a touch panel that serves as an input interface other than buttons, a stick, a rotary knob, and a sliding knob. can be provided.
  • the shape of the controller 7522 is not limited to the shape shown in FIG. 55F, and the shape of the controller 7522 may be changed in various ways depending on the genre of the game.
  • a trigger in a shooting game such as FPS (First Person Shooter), a trigger can be a button and a controller shaped like a gun can be used.
  • a controller shaped like a musical instrument, music device, etc. can be used.
  • the stationary game machine may be of a type that does not use a controller, but is instead equipped with a camera, a depth sensor, a microphone, etc., and is operated by one or both of the game player's gestures and voice.
  • the video of the game machine described above can be output by a display device such as a television device, a personal computer display, a game display, and a head-mounted display.
  • a display device such as a television device, a personal computer display, a game display, and a head-mounted display.
  • the portable game machine 5200 with low power consumption can be realized. Furthermore, the low power consumption makes it possible to reduce heat generation from the circuit, thereby reducing the effect of heat generation on the circuit itself, peripheral circuits, and modules.
  • FIGS. 55E and 55F illustrate a portable game machine and a stationary game machine as examples of game machines
  • the electronic device of one embodiment of the present invention is not limited thereto.
  • Examples of electronic devices according to one embodiment of the present invention include arcade game machines installed in entertainment facilities (eg, game centers, amusement parks, etc.), pitching machines for batting practice installed in sports facilities, and the like.
  • the storage device described in the above embodiment can be applied to an automobile, which is a moving object, and to the vicinity of the driver's seat of the automobile.
  • FIG. 55G shows an automobile 5700, which is an example of a moving object.
  • the car 5700 is equipped with an instrument panel near the driver's seat that can display various information such as speedometer, tachometer, mileage, fuel gauge, gear status, and air conditioner settings. Further, a display device showing such information may be provided around the driver's seat.
  • the storage device described in the above embodiment can temporarily hold information
  • the storage device can be used, for example, in an automatic driving system of the automobile 5700, in a system that performs road guidance, danger prediction, etc. It can be used to temporarily hold necessary information.
  • the display device may be configured to display temporary information such as road guidance and danger prediction.
  • a configuration may be adopted in which images from a driving recorder installed in the automobile 5700 are held.
  • moving body is not limited to a car.
  • moving objects include trains, monorails, ships, and flying objects (eg, helicopters, unmanned aerial vehicles (drones), airplanes, and rockets).
  • FIG. 55H illustrates a digital camera 6240, which is an example of an imaging device.
  • the digital camera 6240 has a housing 6241, a display section 6242, an operation button 6243, and a shutter button 6244, and a detachable lens 6246 is attached to the digital camera 6240.
  • the digital camera 6240 is configured here so that the lens 6246 can be removed from the housing 6241 and replaced, the lens 6246 and the housing 6241 may be integrated. Further, the digital camera 6240 may have a configuration in which a strobe device or a viewfinder can be separately attached.
  • the digital camera 6240 with low power consumption can be realized. Furthermore, the low power consumption makes it possible to reduce heat generation from the circuit, thereby reducing the effect of heat generation on the circuit itself, peripheral circuits, and modules.
  • Video camera The storage device described in the above embodiment can be applied to a video camera.
  • a video camera 6300 which is an example of an imaging device, is illustrated in FIG. 55I.
  • the video camera 6300 includes a first housing 6301, a second housing 6302, a display portion 6303, operation keys 6304, a lens 6305, and a connecting portion 6306.
  • An operation key 6304 and a lens 6305 are provided in the first casing 6301, and a display portion 6303 is provided in the second casing 6302.
  • the first casing 6301 and the second casing 6302 are connected by a connecting part 6306, and the angle between the first casing 6301 and the second casing 6302 can be changed by the connecting part 6306. be.
  • the image on the display section 6303 may be switched according to the angle between the first casing 6301 and the second casing 6302 at the connection section 6306.
  • the video camera 6300 can hold temporary files generated during encoding.
  • ICD implantable cardioverter defibrillator
  • FIG. 55J is a schematic cross-sectional view showing an example of an ICD.
  • the ICD main body 5400 includes at least a battery 5401, an electronic component 4700, a regulator, a control circuit, an antenna 5404, a wire 5402 to the right atrium, and a wire 5403 to the right ventricle.
  • the ICD main body 5400 is surgically installed in the body, and the two wires are passed through the subclavian vein 5405 and the superior vena cava 5406, and one wire tip is placed in the right ventricle and the other wire tip is placed in the right atrium. to be done.
  • the ICD main body 5400 has a function as a pacemaker, and paces the heart when the heart rate is out of a specified range. In addition, if the heart rate does not improve with pacing (such as rapid ventricular tachycardia or ventricular fibrillation), electric shock treatment is performed.
  • pacing such as rapid ventricular tachycardia or ventricular fibrillation
  • the ICD main body 5400 needs to constantly monitor heart rate in order to appropriately perform pacing and electric shock. Therefore, ICD main body 5400 has a sensor for detecting heart rate. Further, the ICD main body 5400 can store heart rate data acquired by the sensor or the like, the number of times and time of pacing treatment, etc. in the electronic component 4700.
  • the ICD main body 5400 can have higher safety by having a plurality of batteries. Specifically, even if some of the batteries in the ICD main body 5400 become unusable, the remaining batteries can function, so it also functions as an auxiliary power source.
  • antenna 5404 may have an antenna that can transmit physiological signals.
  • a system may be configured to monitor cardiac activity.
  • the storage device described in the above embodiment can be applied to electronic equipment for XR (Extended Reality or Cross Reality) such as AR (Augmented Reality) and VR (Virtual Reality).
  • XR Extended Reality or Cross Reality
  • AR Augmented Reality
  • VR Virtual Reality
  • FIGS. 56A to 56C are diagrams showing the appearance of an electronic device 8300 that is a head-mounted display.
  • Electronic device 8300 shown in FIGS. 56A to 56C includes a housing 8301, a display portion 8302, a band-shaped fixture 8304, a fixture 8304a that is worn on the head, and a pair of lenses 8305. Note that the electronic device 8300 may be provided with buttons for operation.
  • the user can visually check the display on the display section 8302 through the lens 8305.
  • three-dimensional display using parallax or the like can be performed.
  • the configuration is not limited to providing one display portion 8302, and two display portions 8302 may be provided, one display portion for each eye of the user.
  • a display device with extremely high definition for the display portion 8302. By using a display device with high definition in the display portion 8302, even if the image is enlarged using a lens 8305 as shown in FIG. 56C, pixels are not visible to the user, and a more realistic image is displayed. be able to.
  • the head-mounted display which is an electronic device of one embodiment of the present invention, may have the configuration of an electronic device 8200 which is a glass-shaped head-mounted display shown in FIG. 56D.
  • the electronic device 8200 includes a mounting portion 8201, a lens 8202, a main body 8203, a display portion 8204, a cable 8205, and the like. Furthermore, a battery 8206 is built into the mounting portion 8201.
  • a cable 8205 supplies power from a battery 8206 to the main body 8203.
  • the main body 8203 includes a wireless receiver and the like, and can display received video information on a display unit 8204. Furthermore, the main body 8203 is equipped with a camera, and information on the movement of the user's eyeballs or eyelids can be used as an input means.
  • the mounting portion 8201 may be provided with a plurality of electrodes at positions that touch the user and can detect current flowing in accordance with the movement of the user's eyeballs, and may have a function of recognizing line of sight. Further, the device may have a function of monitoring the user's pulse using the current flowing through the electrode.
  • the mounting portion 8201 may also include various sensors such as a temperature sensor, a pressure sensor, and an acceleration sensor, and may have a function of displaying the user's biological information on the display portion 8204 and monitoring the user's head movements. It may also have a function of changing the image displayed on the display section 8204.
  • the storage device described in the above embodiment can be applied to a computer such as a PC (Personal Computer), or an expansion device for an information terminal.
  • a computer such as a PC (Personal Computer), or an expansion device for an information terminal.
  • FIG. 57A shows, as an example of the expansion device, an expansion device 6100 that is portable and equipped with a chip that can store information and is externally attached to a PC.
  • the expansion device 6100 can store information using the chip by connecting it to a PC via, for example, a USB (Universal Serial Bus).
  • FIG. 57A illustrates a portable expansion device 6100
  • the expansion device according to one embodiment of the present invention is not limited to this, and for example, a relatively portable expansion device equipped with a cooling fan or the like. It may also be a large form expansion device.
  • the expansion device 6100 includes a housing 6101, a cap 6102, a USB connector 6103, and a board 6104.
  • a board 6104 is housed in a housing 6101.
  • the substrate 6104 is provided with a circuit that drives the memory device described in the above embodiment mode.
  • an electronic component 4700 and a controller chip 6106 are attached to the board 6104.
  • the USB connector 6103 functions as an interface for connecting to an external device.
  • SD card The storage device described in the above embodiments can be applied to an SD card that can be attached to electronic devices such as information terminals and digital cameras.
  • FIG. 57B is a schematic diagram of the external appearance of the SD card
  • FIG. 57C is a schematic diagram of the internal structure of the SD card.
  • the SD card 5110 includes a housing 5111, a connector 5112, and a board 5113.
  • a connector 5112 functions as an interface for connecting to an external device.
  • the board 5113 is housed in a housing 5111.
  • the substrate 5113 is provided with a memory device and a circuit that drives the memory device.
  • an electronic component 4700 and a controller chip 5115 are attached to the board 5113.
  • the circuit configurations of the electronic component 4700 and the controller chip 5115 are not limited to those described above, and the circuit configurations may be changed as appropriate depending on the situation. For example, a write circuit, a row driver, a read circuit, etc. included in the electronic component may be incorporated into the controller chip 5115 instead of the electronic component 4700.
  • the capacity of the SD card 5110 can be increased.
  • a wireless chip having a wireless communication function may be provided on the substrate 5113. Thereby, wireless communication can be performed between the external device and the SD card 5110, and data can be read from and written to the electronic component 4700.
  • SSD Solid State Drive
  • electronic device such as an information terminal.
  • FIG. 57D is a schematic diagram of the external appearance of the SSD
  • FIG. 57E is a schematic diagram of the internal structure of the SSD.
  • the SSD 5150 includes a housing 5151, a connector 5152, and a board 5153.
  • a connector 5152 functions as an interface for connecting to an external device.
  • the board 5153 is housed in a housing 5151.
  • the substrate 5153 is provided with a memory device and a circuit that drives the memory device.
  • an electronic component 4700, a memory chip 5155, and a controller chip 5156 are attached to the substrate 5153.
  • the capacity of the SSD 5150 can be increased.
  • a work memory is incorporated in the memory chip 5155.
  • a DRAM chip may be used as the memory chip 5155.
  • the controller chip 5156 incorporates a processor, an ECC circuit, and the like. Note that the circuit configurations of the electronic component 4700, the memory chip 5155, and the controller chip 5156 are not limited to those described above, and the circuit configurations may be changed as appropriate depending on the situation.
  • the controller chip 5156 may also be provided with a memory that functions as a work memory.

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Abstract

記録密度が高い半導体装置を適用する。第１、第２トランジスタ、第１、第２導電体、及び第１乃至第３絶縁体を有する。第１トランジスタにおいて、半導体層は第１絶縁体の上方に位置し、ソース及びドレインは半導体層上及び第１絶縁体上に位置し、ゲートは半導体層の上方に位置する。第２絶縁体は、第１絶縁体の上方に位置し、また、第１トランジスタのソース及びドレインに重ならない領域に、第１絶縁体を底面とし、内部に第１導電体を含む開口を有する。第３絶縁体は、第２絶縁体上と第１導電体上とに位置し、また、第１トランジスタのゲートを底面とし、内部に第２導電体を含む開口を有する。第２トランジスタにおいて、半導体層は第３絶縁体上の、第１導電体に重なる領域に位置し、ソース及びドレインは半導体層上及び第３絶縁体上に位置する。特に、ソース及びドレインの一方は第２導電体上にも位置する。

Description

半導体装置、記憶装置、及び電子機器
　本発明の一態様は、半導体装置、記憶装置、及び電子機器に関する。
　なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、動作方法、又は、製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、信号処理装置、センサ、プロセッサ、電子機器、システム、それらの駆動方法、それらの製造方法、又はそれらの検査方法を一例として挙げることができる。
　近年、扱われるデータ量の増大に伴って、より大きな記憶容量を有する記憶装置が求められている。単位面積あたりの記憶容量を増加させるためには、３Ｄ　ＮＡＮＤ型の記憶装置などのように、メモリセルを積層して形成することが有効である（特許文献１乃至特許文献３参照）。メモリセルを積層して設けることにより、単位面積当たりの記憶容量をメモリセルの積層数に応じて増加させることができる。
米国特許出願公開２０１１／００６５２７０号明細書 米国特許出願公開２０１６／０１４９００４号明細書 米国特許出願公開２０１３／００６９０５２号明細書
　本発明の一態様は、記憶容量が大きい半導体装置を提供することを課題の一とする。又は、本発明の一態様は、記録密度が高い半導体装置を提供することを課題の一とする。又は、本発明の一態様は、新規な半導体装置などを提供することを課題の一とする。又は、本発明の一態様は、上記半導体装置を有する記憶装置を提供することを課題の一とする。又は、本発明の一態様は、上記記憶装置を有する電子機器を提供することを課題の一とする。又は、本発明の一態様は、新規な記憶装置又は新規な電子機器を提供することを課題の一とする。
　なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した課題、及び他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記列挙した課題、及び他の課題の全てを解決する必要はない。
（１）
　本発明の一態様は、第１層と、第１絶縁体と、を有する半導体装置である。また、第１層は、第１絶縁体の上面に位置する。第１層は、第１トランジスタと、第２トランジスタと、第１導電体と、第２導電体と、第２絶縁体と、第３絶縁体と、を有する。また、第１トランジスタ及び第２トランジスタのそれぞれは、ソース電極と、ドレイン電極と、ゲート電極と、酸化物半導体と、を有する。
　第１トランジスタの酸化物半導体は第１絶縁体の上方に位置し、第１トランジスタのソース電極及びドレイン電極のそれぞれは、第１トランジスタの酸化物半導体の上面及び側面と、第１絶縁体の上面と、に位置し、第１トランジスタのゲート電極は、第１トランジスタの酸化物半導体に重なる領域に位置する。また、第２絶縁体は、第１絶縁体の上方と、第１トランジスタのソース電極及びドレイン電極のそれぞれの上方と、に位置する。また、第２絶縁体は、第１トランジスタのソース電極及びドレイン電極のそれぞれに重ならない領域に、第１絶縁体に達する第１開口を有する。なお、第１導電体は、第１開口の内部に位置する。また、第３絶縁体は、第２絶縁体の上面と、第１導電体の上面と、第１トランジスタのゲート電極の上面と、に位置する。また、第３絶縁体は、第１トランジスタのゲート電極の上方の領域に、第１トランジスタのゲート電極に達する第２開口を有する。なお、第２導電体は、第２開口の内部に位置する。
　第２トランジスタの酸化物半導体は、第３絶縁体の上方の、第１導電体に重なる領域に位置し、第２トランジスタのソース電極及びドレイン電極の一方は、第２トランジスタの酸化物半導体の上面及び側面と、第３絶縁体の上面と、に位置し、第２トランジスタのソース電極及びドレイン電極の他方は、第２トランジスタの酸化物半導体の上面及び側面と、第３絶縁体の上面と、第２導電体の上面と、に位置する。また、第２トランジスタのゲート電極は、第２トランジスタの酸化物半導体に重なる領域に位置する。
（２）
　又は、本発明の一態様は、上記（１）において、第１層が、第４絶縁体と、第５絶縁体と、第３導電体と、を有する構成としてもよい。なお、第４絶縁体は、第３絶縁体の上方と、第２トランジスタのソース電極及びドレインのそれぞれの上方に位置することが好ましい。また、第４絶縁体は、第２トランジスタの酸化物半導体に重ならない領域に、第２トランジスタのソース電極又はドレイン電極の他方に達する第３開口を有することが好ましい。また、第５絶縁体は、第３開口における第２導電体の上面と、第３開口における第３絶縁体の側面に位置し、第３導電体は、第５絶縁体の上面に位置することが好ましい。
（３）
　又は、本発明の一態様は、上記（２）において、第１トランジスタのゲート電極と、第１導電体と、のそれぞれが、互いに同一の導電性材料を有する構成としてもよい。更に、第２トランジスタのゲート電極と、第３導電体と、のそれぞれが、互いに同一の導電性材料を有する構成としてもよい。
（４）
　又は、本発明の一態様は、上記（３）において、第２層と、第６絶縁体と、を有する構成としてもよい。特に、第２層は、第６絶縁体の上面に位置することが好ましい。また、第２層は、第３トランジスタを有することが好ましい。また、第３トランジスタは、酸化物半導体を有することが好ましい。また、第６絶縁体は、第４絶縁体の上面と、第５絶縁体の上面と、第３導電体の上面と、第２トランジスタのゲート電極の上面と、に位置し、第３トランジスタの酸化物半導体は、第６絶縁体の上方の、第３導電体に重なる領域に位置することが好ましい。
（５）
　又は、本発明の一態様は、上記（４）において、第１トランジスタの酸化物半導体、第２トランジスタの酸化物半導体、及び第３トランジスタの酸化物半導体のそれぞれが、インジウム、亜鉛、及び元素Ｍから選ばれる一又は複数を有する構成としてもよい。特に、元素Ｍは、ガリウム、アルミニウム、シリコン、ホウ素、イットリウム、スズ、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、コバルト、及びマグネシウムから選ばれた一又は複数であることが好ましい。
（６）
　又は、本発明の一態様は、上記（１）乃至（５）のいずれか一に記載の半導体装置と、駆動回路と、を有し、第１層が駆動回路の上方に位置する、記憶装置である。
（７）
　又は、本発明の一態様は、上記（６）に記載の記憶装置と、筐体と、を有する電子機器である。
　本発明の一態様によって、記憶容量が大きい半導体装置を提供することができる。又は、本発明の一態様によって、記録密度が高い半導体装置を提供することができる。又は、本発明の一態様によって、新規な半導体装置などを提供することができる。又は、本発明の一態様によって、上記半導体装置を有する記憶装置を提供することができる。又は、本発明の一態様によって、上記記憶装置を有する電子機器を提供することができる。又は、本発明の一態様によって、新規な記憶装置又は新規な電子機器を提供することができる。
　なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、上記列挙した効果を有さない場合もある。
図１は、半導体装置の構成例を示した回路図である。
図２は、半導体装置の構成例を示した回路図である。
図３は、半導体装置の構成例を示した断面模式図である。
図４は、半導体装置の構成例を示した斜視模式図である。
図５は、半導体装置の構成例を示した断面模式図である。
図６は、半導体装置の構成例を示した断面模式図である。
図７は、半導体装置の構成例を示した斜視模式図である。
図８は、半導体装置の構成例を示したレイアウト図である。
図９Ａは、半導体装置の構成例を示した平面模式図であり、図９Ｂ、及び図９Ｃは、半導体装置の構成例を示した断面模式図である。
図１０Ａは、半導体装置の作製方法の例を示した平面模式図であり、図１０Ｂ及び図１０Ｃは、半導体装置の作製方法の例を示した断面模式図である。
図１１Ａは、半導体装置の作製方法の例を示した平面模式図であり、図１１Ｂ及び図１１Ｃは、半導体装置の作製方法の例を示した断面模式図である。
図１２Ａは、半導体装置の作製方法の例を示した平面模式図であり、図１２Ｂ及び図１２Ｃは、半導体装置の作製方法の例を示した断面模式図である。
図１３Ａは、半導体装置の作製方法の例を示した平面模式図であり、図１３Ｂ及び図１３Ｃは、半導体装置の作製方法の例を示した断面模式図である。
図１４Ａは、半導体装置の作製方法の例を示した平面模式図であり、図１４Ｂ及び図１４Ｃは、半導体装置の作製方法の例を示した断面模式図である。
図１５Ａは、半導体装置の作製方法の例を示した平面模式図であり、図１５Ｂ及び図１５Ｃは、半導体装置の作製方法の例を示した断面模式図である。
図１６Ａは、半導体装置の作製方法の例を示した平面模式図であり、図１６Ｂ及び図１６Ｃは、半導体装置の作製方法の例を示した断面模式図である。
図１７Ａは、半導体装置の作製方法の例を示した平面模式図であり、図１７Ｂ及び図１７Ｃは、半導体装置の作製方法の例を示した断面模式図である。
図１８Ａは、半導体装置の作製方法の例を示した平面模式図であり、図１８Ｂ及び図１８Ｃは、半導体装置の作製方法の例を示した断面模式図である。
図１９Ａは、半導体装置の作製方法の例を示した平面模式図であり、図１９Ｂ及び図１９Ｃは、半導体装置の作製方法の例を示した断面模式図である。
図２０Ａは、半導体装置の作製方法の例を示した平面模式図であり、図２０Ｂ及び図２０Ｃは、半導体装置の作製方法の例を示した断面模式図である。
図２１Ａは、半導体装置の作製方法の例を示した平面模式図であり、図２１Ｂ及び図２１Ｃは、半導体装置の作製方法の例を示した断面模式図である。
図２２Ａは、半導体装置の作製方法の例を示した平面模式図であり、図２２Ｂ及び図２２Ｃは、半導体装置の作製方法の例を示した断面模式図である。
図２３Ａは、半導体装置の作製方法の例を示した平面模式図であり、図２３Ｂ及び図２３Ｃは、半導体装置の作製方法の例を示した断面模式図である。
図２４Ａは、半導体装置の作製方法の例を示した平面模式図であり、図２４Ｂ及び乃至図２４Ｃは、半導体装置の作製方法の例を示した断面模式図である。
図２５Ａは、半導体装置の作製方法の例を示した平面模式図であり、図２５Ｂ及び図２５Ｃは、半導体装置の作製方法の例を示した断面模式図である。
図２６Ａは、半導体装置の作製方法の例を示した平面模式図であり、図２６Ｂ及び図２６Ｃは、半導体装置の作製方法の例を示した断面模式図である。
図２７Ａは、半導体装置の作製方法の例を示した平面模式図であり、図２７Ｂ及び図２７Ｃは、半導体装置の作製方法の例を示した断面模式図である。
図２８Ａは、半導体装置の作製方法の例を示した平面模式図であり、図２８Ｂ及び図２８Ｃは、半導体装置の作製方法の例を示した断面模式図である。
図２９は、半導体装置の構成例を示した回路図である。
図３０は、半導体装置の構成例を示した断面模式図である。
図３１は、半導体装置の構成例を示した回路図である。
図３２は、半導体装置の構成例を示した断面模式図である。
図３３は、半導体装置の構成例を示した回路図である。
図３４は、半導体装置の構成例を示した断面模式図である。
図３５は、半導体装置の構成例を示した斜視模式図である。
図３６は、半導体装置の構成例を示した回路図である。
図３７は、半導体装置の構成例を示した断面模式図である。
図３８は、半導体装置の構成例を示した斜視模式図である。
図３９は、半導体装置の構成例を示した断面模式図である。
図４０Ａは、半導体装置の作製方法の例を示した平面模式図であり、図４０Ｂ及び図４０Ｃは、半導体装置の作製方法の例を示した断面模式図である。
図４１Ａは、半導体装置の作製方法の例を示した平面模式図であり、図４１Ｂ及び図４１Ｃは、半導体装置の作製方法の例を示した断面模式図である。
図４２Ａは、半導体装置の作製方法の例を示した平面模式図であり、図４２Ｂ及び図４２Ｃは、半導体装置の作製方法の例を示した断面模式図である。
図４３は、半導体装置の構成例を示した回路図である。
図４４は、半導体装置の構成例を示した断面模式図である。
図４５は、半導体装置の構成例を示した回路図である。
図４６は、半導体装置の構成例を示した断面模式図である。
図４７は、半導体装置の構成例を示した断面模式図である。
図４８Ａは、記憶装置の構成例を説明する斜視図であり、図４８Ｂは、記憶装置の構成例を説明するブロック図である。
図４９は、記憶装置の構成例を説明するブロック図である。
図５０は、記憶装置の構成例を説明する断面模式図である。
図５１Ａは半導体ウェハの一例を示す斜視模式図であり、図５１Ｂはチップの一例を示す斜視図であり、図５１Ｃ及び図５１Ｄは電子部品の一例を示す斜視模式図である。
図５２は、ＣＰＵを説明するブロック図である。
図５３Ａは、表示装置の構成例を示したブロック図であり、図５３Ｂは、表示装置に含まれる画素回路の一例を示した回路図である。
図５４は、表示装置の構成例を示した断面模式図である。
図５５Ａ乃至図５５Ｊは、電子機器の一例を説明する斜視模式図である。
図５６Ａ乃至図５６Ｄは、電子機器の構成例を示す図である。
図５７Ａ乃至図５７Ｅは、電子機器の一例を説明する斜視模式図である。
　本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（例えば、トランジスタ、ダイオード、及びフォトダイオード）を含む回路、同回路を有する装置をいう。また、半導体装置とは、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップ、及びパッケージにチップを収納した電子部品のそれぞれは半導体装置の一例である。また、例えば、記憶装置、表示装置、発光装置、照明装置、及び電子機器は、それ自体が半導体装置である場合があり、半導体装置を有している場合がある。
　また、本明細書等において、ＸとＹとが接続されていると記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも、図又は文章に開示されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、又は層）であるとする。
　ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示デバイス、発光デバイス、及び負荷）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）又は非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。
　なお、ＸとＹとの間に、素子と電源線（例えば、ＶＤＤ（高電源電位）、ＶＳＳ（低電源電位）、ＧＮＤ（接地電位）、又は所望の電位を与える配線）との両方が配置されている場合には、ＸとＹとが電気的に接続されている、とは規定しないものとする。なお、ＸとＹとの間に電源線のみが配置されている場合には、ＸとＹとの間に別の素子がないため、ＸとＹとは、直接接続されている、ということになる。よって、ＸとＹとの間に、電源線のみが配置されている場合には、「ＸとＹとは、電気的に接続されている」ともいえる。しかし、ＸとＹとの間に、素子と電源線の両方が配置されている場合には、Ｘと電源線とが（素子を介して）電気的に接続されており、Ｙと電源線とが電気的に接続されている、ということになるが、ＸとＹとは、電気的に接続されている、とは規定されない。なお、ＸとＹとの間に、トランジスタのゲートとソースとを介している場合には、ＸとＹとが電気的に接続されている、とは規定しないものとする。なお、ＸとＹとの間に、トランジスタのゲートとドレインとを介している場合には、ＸとＹとが電気的に接続されている、とは規定しないものとする。つまり、トランジスタの場合には、ＸとＹとの間に、トランジスタのドレインとソースとを介している場合には、ＸとＹとが電気的に接続されている、と規定するものとする。なお、ＸとＹとの間に、容量素子が配置されている場合には、ＸとＹとが電気的に接続されている、と規定する場合と規定しない場合がある。例えば、デジタル回路又はロジック回路の構成において、ＸとＹとの間に、容量素子が配置されている場合には、ＸとＹとが電気的に接続されている、とは規定しない場合がある。一方、例えば、アナログ回路の構成において、ＸとＹとの間に、容量素子が配置されている場合には、ＸとＹとが電気的に接続されている、と規定する場合がある。
　ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（例えば、インバータ、ＮＡＮＤ回路、及びＮＯＲ回路）、信号変換回路（例えば、デジタルアナログ変換回路、アナログデジタル変換回路、及びガンマ補正回路）、電位レベル変換回路（例えば、昇圧回路又は降圧回路といった電源回路、及び信号の電位レベルを変えるレベルシフタ回路）、電圧源、電流源、切り替え回路、増幅回路（例えば、信号振幅又は電流量などを大きくできる回路、オペアンプ、差動増幅回路、ソースフォロワ回路、及びバッファ回路）、信号生成回路、記憶回路、及び制御回路）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
　なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）と、を含むものとする。
　また、例えば、「ＸとＹとトランジスタのソース（第１端子、又は第２端子の一方に言い換える場合がある）とドレイン（第１端子、又は第２端子の他方に言い換える場合がある）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース、トランジスタのドレイン、Ｙの順序で電気的に接続されている。」と表現することができる。又は、「トランジスタのソースは、Ｘと電気的に接続され、トランジスタのドレインはＹと電気的に接続され、Ｘ、トランジスタのソース、トランジスタのドレイン、Ｙは、この順序で電気的に接続されている」と表現することができる。又は、「Ｘは、トランジスタのソースとドレインとを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース、トランジスタのドレイン、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソースと、ドレインとを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、又は層）であるとする。
　なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能及び電極の機能の両方を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
　また、本明細書等において、「抵抗素子」とは、例えば、０Ωよりも高い抵抗値を有する回路素子、又は０Ωよりも高い抵抗値を有する配線とすることができる。そのため、本明細書等において、「抵抗素子」は、抵抗値を有する配線、ソース−ドレイン間に電流が流れるトランジスタ、ダイオード、又はコイルを含むものとする。そのため、「抵抗素子」という用語は、「抵抗」、「負荷」、又は「抵抗値を有する領域」という用語に言い換えることができる場合がある。逆に「抵抗」、「負荷」、又は「抵抗値を有する領域」という用語は、「抵抗素子」という用語に言い換えることができる場合がある。抵抗値としては、例えば、好ましくは１ｍΩ以上１０Ω以下、より好ましくは５ｍΩ以上５Ω以下、更に好ましくは１０ｍΩ以上１Ω以下とすることができる。また、例えば、１Ω以上１×１０９Ω以下としてもよい。
　また、本明細書等において、「容量素子」とは、例えば、０Ｆよりも高い静電容量の値を有する回路素子、０Ｆよりも高い静電容量の値を有する配線の領域、寄生容量、又はトランジスタのゲート容量とすることができる。また、「容量素子」、「寄生容量」、又は「ゲート容量」という用語は、「容量」という用語に言い換えることができる場合がある。逆に、「容量」という用語は、「容量素子」、「寄生容量」、又は「ゲート容量」という用語に言い換えることができる場合がある。また、「容量」（３端子以上の「容量」を含む）は、絶縁体と、当該絶縁体を挟んだ一対の導電体と、を含む構成となっている。そのため、「容量」の「一対の導電体」という用語は、「一対の電極」、「一対の導電領域」、「一対の領域」、又は「一対の端子」に言い換えることができる。また、「一対の端子の一方」、及び「一対の端子の他方」という用語は、それぞれ第１端子、及び第２端子と呼称する場合がある。なお、静電容量の値としては、例えば、０．０５ｆＦ以上１０ｐＦ以下とすることができる。また、例えば、１ｐＦ以上１０μＦ以下としてもよい。
　また、本明細書等において、トランジスタは、ゲート、ソース、及びドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子である。ソース又はドレインとして機能する２つの端子は、トランジスタの入出力端子である。２つの入出力端子は、トランジスタの導電型（ｎチャネル型、ｐチャネル型）及びトランジスタの３つの端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソース、又はドレインという用語は、互いに言い換えることができる場合がある。また、本明細書等では、トランジスタの接続関係を説明する際、「ソース又はドレインの一方」（又は第１電極、又は第１端子）、「ソース又はドレインの他方」（又は第２電極、又は第２端子）という表記を用いる。なお、トランジスタの構造によっては、上述した３つの端子に加えて、バックゲートを有する場合がある。この場合、本明細書等において、トランジスタのゲート又はバックゲートの一方を第１ゲートと呼称し、トランジスタのゲート又はバックゲートの他方を第２ゲートと呼称することがある。更に、同じトランジスタにおいて、「ゲート」と「バックゲート」の用語は互いに入れ換えることができる場合がある。また、トランジスタが、３以上のゲートを有する場合は、本明細書等においては、それぞれのゲートを第１ゲート、第２ゲート、第３ゲートなどと呼称することがある。
　例えば、本明細書等において、トランジスタの一例としては、ゲート電極が２個以上のマルチゲート構造のトランジスタを用いることができる。マルチゲート構造にすると、チャネル形成領域が直列に接続されるため、複数のトランジスタが直列に接続された構造となる。よって、マルチゲート構造により、オフ電流の低減、トランジスタの耐圧向上（信頼性の向上）を図ることができる。又は、マルチゲート構造により、飽和領域で動作する時に、ドレインとソースとの間の電圧が変化しても、ドレインとソースとの間の電流があまり変化せず、傾きがフラットである電圧・電流特性を得ることができる。傾きがフラットである電圧・電流特性を利用すると、理想的な電流源回路、又は非常に高い抵抗値をもつ能動負荷を実現することができる。その結果、特性のよい差動回路又はカレントミラー回路などを実現することができる。
　また、本明細書等において、「発光デバイス」及び「受光デバイス」といった回路素子は、「アノード」、及び「カソード」と呼ばれる極性を有する場合がある。「発光デバイス」の場合、順バイアスをかける（「カソード」に対する正電位を「アノード」に印加する）ことにより、「発光デバイス」を発光させることができる場合がある。また、「受光デバイス」の場合、ゼロバイアス、又は逆バイアスをかけて（「カソード」に対する負電位を「アノード」に印加して）、かつ光を「受光デバイス」に照射することにより、「アノード」−「カソード」間に電流が発生することがある。上述したとおり、「アノード」及び「カソード」は、「発光デバイス」、「受光デバイス」などの回路素子における入出力端子として扱われることがある。本明細書等では、「発光デバイス」、「受光デバイス」などの回路素子における、「アノード」、「カソード」のそれぞれを端子（第１端子、第２端子など）と呼称する場合がある。例えば、「アノード」又は「カソード」の一方を第１端子と呼称し、「アノード」又は「カソード」の他方を第２端子と呼称する場合がある。
　また、回路図上では、単一の回路素子が図示されている場合でも、当該回路素子が複数の回路素子を有する場合がある。例えば、回路図上に１個の抵抗が記載されている場合は、２個以上の抵抗が直列に電気的に接続されている場合を含むものとする。また、例えば、回路図上に１個の容量が記載されている場合は、２個以上の容量が並列に電気的に接続されている場合を含むものとする。また、例えば、回路図上に１個のトランジスタが記載されている場合は、２個以上のトランジスタが直列に電気的に接続され、かつそれぞれのトランジスタのゲート同士が電気的に接続されている場合を含むものとする。また、同様に、例えば、回路図上に１個のスイッチが記載されている場合は、当該スイッチが２個以上のトランジスタを有し、２個以上のトランジスタが直列、又は並列に電気的に接続され、それぞれのトランジスタのゲート同士が電気的に接続されている場合を含むものとする。
　また、本明細書等において、ノードは、回路構成及びデバイス構造に応じて、端子、配線、電極、導電層、導電体、又は不純物領域と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
　また、本明細書等において、「電圧」と「電位」は、適宜言い換えることができる。「電圧」は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、「電圧」を「電位」に言い換えることができる。なお、グラウンド電位は必ずしも０Ｖを意味するとは限らない。また、電位は相対的なものであり、基準となる電位が変わることによって、配線に与えられる電位、回路などに印加される電位、回路などから出力される電位なども変化する。
　また、本明細書等において、「高レベル電位」及び「低レベル電位」という用語は、特定の電位を意味するものではない。例えば、２本の配線において、両方とも「高レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの高レベル電位は、互いに等しくなくてもよい。また、同様に、２本の配線において、両方とも「低レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの低レベル電位は、互いに等しくなくてもよい。
　また、「電流」とは、電荷の移動現象（電気伝導）のことであり、例えば、「正の荷電体の電気伝導が起きている」という記載は、「その逆向きに負の荷電体の電気伝導が起きている」と換言することができる。そのため、本明細書等において、「電流」とは、特に断らない限り、キャリアの移動に伴う電荷の移動現象（電気伝導）をいうものとする。ここでいうキャリアとしては、例えば、電子、正孔、アニオン、カチオン、及び錯イオンが挙げられ、電流の流れる系（例えば、半導体、金属、電解液、及び真空中）によってキャリアが異なる。また、配線等における「電流の向き」は、正電荷となるキャリアが移動する方向とし、正の電流量で記載する。換言すると、負電荷となるキャリアが移動する方向は、電流の向きと逆の方向となり、負の電流量で表現される。そのため、本明細書等において、電流の正負（又は電流の向き）について断りがない場合、「素子Ａから素子Ｂに電流が流れる」の記載は「素子Ｂから素子Ａに電流が流れる」に言い換えることができるものとする。また、「素子Ａに電流が入力される」の記載は「素子Ａから電流が出力される」に言い換えることができるものとする。
　また、本明細書等において、「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
　また、本明細書等において、「上に」及び「下に」といった配置を示す語句は、構成要素同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成要素同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書等で説明した語句に限定されず、状況に応じて適切に言い換えることができる。例えば、「導電体の上面に位置する絶縁体」の表現は、示している図面の向きを１８０度回転することによって、「導電体の下面に位置する絶縁体」と言い換えることができる。
　また、「上」又は「下」といった用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。また、同様に、例えば、「絶縁層Ａの上方の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。また、同様に、例えば、「絶縁層Ａの下方の電極Ｂ」の表現であれば、絶縁層Ａの下に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
　また、本明細書等において、マトリクス状に配置された構成要素、及びその位置関係を説明するために、「行」及び「列」といった語句を使用する場合がある。また、構成要素同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書等で説明した語句に限定されず、状況に応じて適切に言い換えることができる。例えば、「行方向」という表現は、示している図面の向きを９０度回転することによって、「列方向」と言い換えることができる場合がある。
　また、本明細書等において、「膜」及び「層」といった語句は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によっては、又は、状況に応じて、「膜」、及び「層」といった語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。又は、例えば、「絶縁層」又は「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。
　また、本明細書等において「電極」、「配線」、及び「端子」という用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」又は「配線」といった用語は、複数の「電極」又は「配線」が一体となって形成されている場合なども含む。また、例えば、「端子」は「配線」又は「電極」の一部として用いられることがあり、その逆もまた同様である。更に、「端子」の用語は、「電極」、「配線」、及び「端子」から選ばれた二以上が一体となって形成されている場合なども含む。そのため、例えば、「電極」は「配線」又は「端子」の一部とすることができ、また、例えば、「端子」は「配線」又は「電極」の一部とすることができる。また、「電極」、「配線」、又は「端子」という用語は、場合によって、「領域」という用語に置き換える場合がある。
　また、本明細書等において、「配線」、「信号線」、及び「電源線」といった用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」又は「電源線」といった用語を、「配線」という用語に変更することが可能な場合がある。「電源線」といった用語は、「信号線」という用語に変更することが可能な場合がある。また、その逆も同様で「信号線」といった用語は、「電源線」という用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、又は、状況に応じて、「信号」という用語に変更することが可能な場合がある。また、その逆も同様で、「信号」という用語は、「電位」という用語に変更することが可能な場合がある。
　また、本明細書等では、半導体装置の動作方法を説明するため、タイミングチャートを用いる場合がある。また、本明細書等に用いるタイミングチャートは、理想的な動作例を示したものであり、当該タイミングチャートに記載されている、期間、信号（例えば、電位、又は電流）の大きさ、及びタイミングは、特に断りがない場合は限定されない。本明細書等に記載されているタイミングチャートは、状況に応じて、当該タイミングチャートにおける各配線（ノードを含む）に入力される信号（例えば、電位、又は電流）の大きさ、及びタイミングの変更を行うことができる。例えば、タイミングチャートに２つの期間が等間隔に記載されていたとしても、２つの期間の長さは互いに異なる場合がある。また、例えば、２つの期間において、一方の期間が長く、かつ他方の期間が短く記載されていたとしても、両者の期間の長さは等しくてもよい場合があり、又は、一方の期間が短くかつ他方の期間が長くしてもよい場合がある。
　本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ又は単にＯＳともいう）などに分類される。例えば、トランジスタのチャネル形成領域に金属酸化物が含まれている場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が、増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領域を構成し得る場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼称することができる。また、ＯＳトランジスタと記載する場合においては、金属酸化物又は酸化物半導体を有するトランジスタと換言することができる。
　また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
　また、本明細書等において、半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体の欠陥準位密度が高くなること、キャリア移動度が低下すること、及び結晶性が低下すること、のうちの一以上が起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素と、第２族元素と、第１３族元素と、第１４族元素と、第１５族元素と、主成分以外の遷移金属とがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、及び窒素がある。また、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、及び第１５族元素（但し、酸素及び水素は含まない）がある。
　本明細書等において、スイッチとは、導通状態（オン状態）又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。そのため、スイッチは、制御端子とは別に、電流を流す端子を２つ、又は３つ以上有する場合がある。一例としては、電気的なスイッチ、機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
　電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、及びダイオード接続のトランジスタ）、又はこれらを組み合わせた論理回路などがある。なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、例えば、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態、又はソース電極とドレイン電極との間に電流を流すことができる状態、をいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
　本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」又は「概略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」又は「概略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
　また、本明細書等において、各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
　なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）と、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）との少なくとも一つの内容に対して、適用、組み合わせ、又は置き換えなどを行うことができる。
　なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
　なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）と、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）との少なくとも一つの図に対して、組み合わせることにより、さらに多くの図を構成させることができる。
　本明細書に記載の実施の形態について図面を参照しながら説明している。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
　本明細書等において、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“＿１”、“［ｎ］”、“［ｍ，ｎ］”等の識別用の符号を付記して記載する場合がある。また、図面等において、符号に“＿１”、“［ｎ］”、“［ｍ，ｎ］”等の識別用の符号を付記している場合、本明細書等において区別する必要が無いときには、識別用の符号を記載しない場合がある。
　また、本明細書の図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
（実施の形態１）
　本実施の形態では、本発明の一態様の半導体装置について説明する。
＜半導体装置の回路構成例１＞
　図１は、本発明の一態様である半導体装置ＤＥＶの構成例を示した回路図である。半導体装置ＤＥＶは、一例として、記憶層ＡＬＹａと、記憶層ＡＬＹｂと、を有する。なお、図１では、記憶層ＡＬＹｂは、記憶層ＡＬＹａの上方に位置している。
　記憶層ＡＬＹａと、記憶層ＡＬＹｂと、のそれぞれは、メモリセルを有する。特に、記憶層ＡＬＹａ及び記憶層ＡＬＹｂのそれぞれには、複数のメモリセルがアレイ状に配置されていてもよい。図１では、一例として、記憶層ＡＬＹａ及び記憶層ＡＬＹｂのそれぞれには、メモリセルがｍ行ｎ列（ｍは１以上の整数とし、ｎは１以上の整数とする）のマトリクス状に配置されている。
　なお、本明細書及び図面では、例えば、記憶層ＡＬＹａのマトリクスの１行目１列目に位置しているメモリセルを、メモリセルＭＣａ［１，１］と記載するものとし、また、例えば、記憶層ＡＬＹｂのマトリクスのｍ行目ｎ列目に位置しているメモリセルを、メモリセルＭＣｂ［ｍ，ｎ］と記載するものとする。
　また、図１では、メモリセルＭＣａ及びメモリセルＭＣｂは、互いに同様の回路構成を有している。このため、本明細書及び図面では、メモリセルＭＣａ及びメモリセルＭＣｂのそれぞれに共通の事項を説明する場合には、メモリセルＭＣａ及びメモリセルＭＣｂのそれぞれをメモリセルＭＣとして説明する。
　なお、図１では、記憶層ＡＬＹａのマトリクスの行数及び列数と、記憶層ＡＬＹｂのマトリクスの行数と列数と、のそれぞれが一致しているが、記憶層ＡＬＹａと記憶層ＡＬＹｂとのそれぞれのマトリクスの行数と列数は、必ずしも一致していなくてもよい。
　なお、図１に示すメモリセルＭＣは、ゲインセルと呼ばれるメモリセルの一例であり、トランジスタＭ１と、トランジスタＭ２と、を有する。特に、本明細書等において、トランジスタＭ１及びトランジスタＭ２のそれぞれにＯＳトランジスタを用いたメモリセルＭＣの構成は、ＮＯＳＲＡＭ（登録商標）（Ｎｏｎｖｏｌａｔｉｌｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）と呼ばれる場合がある。
　トランジスタＭ１及びトランジスタＭ２には、一例として、ＯＳトランジスタを適用することが好ましい。特に、ＯＳトランジスタのチャネル形成領域に含まれる金属酸化物としては、例えば、インジウム酸化物、ガリウム酸化物、及び亜鉛酸化物が挙げられる。また、金属酸化物は、インジウムと、元素Ｍと、亜鉛と、の中から選ばれる一又は複数を有することが好ましい。なお、元素Ｍは、ガリウム、アルミニウム、シリコン、ホウ素、イットリウム、スズ、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、コバルト、及びマグネシウムから選ばれた一又は複数である。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、及びスズから選ばれた一又は複数であることが好ましい。
　特に、チャネル形成領域に用いる金属酸化物には、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物（ＩＧＺＯとも記す）を用いることが好ましい。又は、インジウム（Ｉｎ）、スズ（Ｓｎ）、及び亜鉛（Ｚｎ）を含む酸化物（ＩＴＺＯ（登録商標）とも記す）を用いることが好ましい。又は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、スズ（Ｓｎ）、及び亜鉛（Ｚｎ）を含む酸化物を用いることが好ましい。又は、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、及び亜鉛（Ｚｎ）を含む酸化物（ＩＡＺＯとも記す）を用いることが好ましい。又は、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物（ＩＡＧＺＯとも記す）を用いることが好ましい。なお、ＯＳトランジスタについては、半導体装置の断面構成例の説明の際に詳述する。
　また、トランジスタＭ１及びトランジスタＭ２には、ＯＳトランジスタ以外のトランジスタを適用してもよい。例えば、トランジスタＭ１及びトランジスタＭ２には、チャネル形成領域にシリコンを有するトランジスタ（以後、Ｓｉトランジスタと呼称する）を適用することができる。また、シリコンとしては、例えば、単結晶シリコン、非晶質シリコン（水素化アモルファスシリコンという場合がある）、微結晶シリコン、又は多結晶シリコン（低温多結晶シリコンを含む）を用いることができる。
　また、トランジスタＭ１及びトランジスタＭ２には、ＯＳトランジスタ及びＳｉトランジスタ以外では、例えば、ゲルマニウムがチャネル形成領域に含まれているトランジスタ、セレン化亜鉛、硫化カドミウム、ヒ化ガリウム、リン化インジウム、窒化ガリウム、若しくはシリコンゲルマニウムといった化合物半導体がチャネル形成領域に含まれているトランジスタ、カーボンナノチューブがチャネル形成領域に含まれるトランジスタ、又は有機半導体がチャネル形成領域に含まれるトランジスタを用いることができる。
　また、トランジスタＭ１及びトランジスタＭ２は、互いに同一の構成のトランジスタを用いてもよく、又は、互いに異なる構成のトランジスタを用いてもよい。例えば、トランジスタＭ１及びトランジスタＭ２のそれぞれをＯＳトランジスタとしてもよいし、トランジスタＭ１をＯＳトランジスタとし、かつトランジスタＭ２をＳｉトランジスタとしてもよい。
　なお、図１に図示しているトランジスタＭ１及びトランジスタＭ２は、ｎチャネル型トランジスタとしているが、状況に応じて、又は、場合によって、ｐチャネル型トランジスタとしてもよい。また、ｎチャネル型トランジスタをｐチャネル型トランジスタに置き換えた場合、メモリセルＭＣが正常に動作するように、メモリセルＭＣに入力される電位を適切に変更する必要がある。なお、これについては、図１だけでなく、明細書の他の箇所に記載されているトランジスタ、及び他の図面に図示されているトランジスタについても同様である。また、本実施の形態では、トランジスタＭ１及びトランジスタＭ２をｎチャネル型トランジスタとして、メモリセルＭＣの構成を説明する。
　また、トランジスタＭ１及びトランジスタＭ２は、それぞれがオン状態のときは、飽和領域で動作することが好ましい。例えば、トランジスタＭ１又はトランジスタＭ２のゲート−ソース間電圧を一定とした場合、トランジスタＭ１又はトランジスタＭ２のソース−ドレイン間に流れる電流は、トランジスタＭ１又はトランジスタＭ２が線形領域で動作するときよりも、トランジスタＭ１又はトランジスタＭ２が飽和領域で動作するときのほうが大きくなる。電流量を大きくすることにより、信号の伝達速度が速くなるため、結果として、回路の動作速度を速くすることができる。
　また、状況によっては、トランジスタＭ１及びトランジスタＭ２はオン状態のときは、線形領域で動作してもよい。また、トランジスタＭ１及びトランジスタＭ２は、サブスレッショルド領域で動作してもよい。
　トランジスタＭ１は、一例としては、チャネルを挟んで一対のゲートを有する構造のトランジスタとしており、トランジスタＭ１は、第１ゲートと第２ゲートとを有する。便宜上、一例として、第１ゲートをゲート（フロントゲートと記載する場合がある。）、第２ゲートをバックゲートとして区別するように記載しているが、第１ゲートと第２ゲートは互いに入れ替えることができる。そのため、本明細書等において、「ゲート」という語句は「バックゲート」という語句と入れ替えて記載することができる。同様に、「バックゲート」という語句は「ゲート」という語句と入れ替えて記載することができる。具体例としては、「ゲートは第１配線に電気的に接続され、バックゲートは第２配線に電気的に接続されている」という接続構成は、「バックゲートは第１配線に電気的に接続され、ゲートは第２配線に電気的に接続されている」という接続構成として置き換えることができる。
　同様に、トランジスタＭ２も、例えば、トランジスタＭ１と同様に、チャネルを挟んで一対のゲートを有する構造のトランジスタとしてもよい。なお、本発明の一態様の半導体装置に係るメモリセルＭＣは、トランジスタＭ２のバックゲートの接続構成に依らない。図１に図示されているトランジスタＭ２には、バックゲートが図示され、当該バックゲートの接続構成については図示されていないが、当該バックゲートの電気的な接続先は、設計の段階で決めることができる。例えば、バックゲートを有するトランジスタにおいて、そのトランジスタのオン電流を高めるために、ゲートとバックゲートとを電気的に接続してもよい。つまり、トランジスタＭ２のゲートとバックゲートとを電気的に接続してもよい。また、例えば、バックゲートを有するトランジスタにおいて、そのトランジスタのしきい値電圧を変動させるため、又は、そのトランジスタのオフ電流を小さくするために、外部回路に電気的に接続されている配線を設けて、当該外部回路によってトランジスタのバックゲートに固定電位、又は可変電位（パルス電圧と呼ばれる場合がある）を与えてもよい。
　なお、トランジスタＭ２は、バックゲートを有さないトランジスタの構成としてもよい。
　なお、上述したトランジスタの説明は、トランジスタＭ１及びトランジスタＭ２だけでなく、本明細書の他の箇所に記載されているトランジスタ、及び他の図面で記載しているトランジスタについても同様に適用できるものとする。
　次に、メモリセルＭＣａ［１，１］乃至メモリセルＭＣａ［ｍ，ｎ］の回路構成について説明する。
　メモリセルＭＣａ［１，１］乃至メモリセルＭＣａ［ｍ，ｎ］のそれぞれにおいて、トランジスタＭ１の第１端子は、トランジスタＭ２のゲートに電気的に接続されている。
　記憶層ＡＬＹａのマトリクスの１列目に配置されているメモリセルＭＣａ［１，１］乃至メモリセルＭＣａ［ｍ，１］において、トランジスタＭ１の第２端子は、配線ＷＢＬａ［１］に電気的に接続され、トランジスタＭ２の第１端子は、配線ＲＢＬａ［１］に電気的に接続され、トランジスタＭ２の第２端子は、配線ＳＬａ［１］に電気的に接続されている。また、記憶層ＡＬＹａのマトリクスのｎ列目に配置されているメモリセルＭＣａ［１，ｎ］乃至メモリセルＭＣａ［ｍ，ｎ］において、トランジスタＭ１の第２端子は、配線ＷＢＬａ［ｎ］に電気的に接続され、トランジスタＭ２の第１端子は、配線ＲＢＬａ［ｎ］に電気的に接続され、トランジスタＭ２の第２端子は、配線ＳＬａ［ｎ］に電気的に接続されている。
　記憶層ＡＬＹａのマトリクスの１行目に配置されているメモリセルＭＣａ［１，１］乃至メモリセルＭＣａ［１，ｎ］において、トランジスタＭ１のゲートは、配線ＷＷＬａ［１］に電気的に接続され、トランジスタＭ１のバックゲートは、配線ＣＬａ［１］に電気的に接続されている。また、記憶層ＡＬＹａのマトリクスのｍ行目に配置されているメモリセルＭＣａ［ｍ，１］乃至メモリセルＭＣａ［ｍ，ｎ］において、トランジスタＭ１のゲートは、配線ＷＷＬａ［ｍ］に電気的に接続され、トランジスタＭ１のバックゲートは、配線ＣＬａ［ｍ］に電気的に接続されている。
　配線ＷＷＬａ［１］乃至配線ＷＷＬａ［ｍ］は、例えば、記憶層ＡＬＹａに含まれているメモリセルＭＣａ［１，１］乃至メモリセルＭＣａ［ｍ，ｎ］に対する書き込みワード線として機能する。つまり、配線ＷＷＬａ［１］乃至配線ＷＷＬａ［ｍ］は、書き込みの対象となるメモリセルＭＣａを選択するための選択信号（電流、又は可変電位（パルス電圧を含む）とする場合がある）を送信する配線として機能する。なお、配線ＷＷＬａ［１］乃至配線ＷＷＬａ［ｍ］は、状況によっては、定電位を与える配線として機能してもよい。
　配線ＷＢＬａ［１］乃至配線ＷＢＬａ［ｎ］は、例えば、記憶層ＡＬＹａに含まれているメモリセルＭＣａ［１，１］乃至メモリセルＭＣａ［ｍ，ｎ］に対する書き込みビット線として機能する。つまり、配線ＷＢＬａ［１］乃至配線ＷＢＬａ［ｎ］は、選択されたメモリセルＭＣａに対して書き込みデータを送信する配線として機能する。なお、配線ＷＢＬａ［１］乃至配線ＷＢＬａ［ｎ］は、状況によっては、定電位を与える配線として機能してもよい。
　配線ＲＢＬａ［１］乃至配線ＲＢＬａ［ｎ］は、例えば、記憶層ＡＬＹａに含まれているメモリセルＭＣａ［１，１］乃至メモリセルＭＣａ［ｍ，ｎ］に対する読み出しビット線として機能する。つまり、配線ＲＢＬａ［１］乃至配線ＲＢＬａ［ｎ］は、選択されたメモリセルＭＣａからの読み出しデータを送信する配線として機能する。なお、配線ＲＢＬａ［１］乃至配線ＲＢＬａ［ｎ］は、状況によっては、定電位を与える配線として機能してもよい。
　配線ＣＬａ［１］乃至配線ＣＬａ［ｍ］は、例えば、記憶層ＡＬＹａに含まれているメモリセルＭＣａ［１，１］乃至メモリセルＭＣａ［ｍ，ｎ］に対して、定電位を与える配線として機能する。なお、配線ＣＬａ［１］乃至配線ＣＬａ［ｍ］は、状況によっては、可変電位を与える配線として機能してもよい。
　なお、図１に示すとおり、記憶層ＡＬＹｂの構成は、記憶層ＡＬＹａと同一の構成とすることができる。そのため、メモリセルＭＣｂの構成は、上記のメモリセルＭＣａの構成の説明において、配線ＷＷＬａ［１］乃至配線ＷＷＬａ［ｍ］を配線ＷＷＬｂ［１］乃至配線ＷＷＬｂ［ｍ］に置き換え、配線ＷＢＬａ［１］乃至配線ＷＢＬａ［ｍ］を配線ＷＢＬｂ［１］乃至配線ＷＢＬｂ［ｍ］に置き換え、配線ＲＢＬａ［１］乃至配線ＲＢＬａ［ｍ］を配線ＲＢＬｂ［１］乃至配線ＲＢＬｂ［ｍ］に置き換え、配線ＣＬａ［１］乃至配線ＣＬａ［ｍ］を配線ＣＬｂ［１］乃至配線ＣＬｂ［ｍ］に置き換えたものとすることができる。
　そのため、配線ＷＷＬｂ［１］乃至配線ＷＷＬｂ［ｍ］は、記憶層ＡＬＹｂにおける、書き込みワード線として機能する。また、配線ＷＢＬｂ［１］乃至配線ＷＢＬｂ［ｍ］は、記憶層ＡＬＹｂにおける、書き込みビット線として機能する。また、配線ＲＢＬｂ［１］乃至配線ＲＢＬｂ［ｍ］は、記憶層ＡＬＹｂにおける、読み出しビット線として機能する。また、配線ＣＬｂ［１］乃至配線ＣＬｂ［ｍ］は、配線ＣＬａ［１］乃至配線ＣＬａ［ｍ］と同様に機能する配線とすることができる。
　次に、図１に示す半導体装置ＤＥＶのメモリセルＭＣへのデータの書き込み、及びメモリセルＭＣからのデータの読み出しについて説明する。ここでは、一例として、半導体装置ＤＥＶの記憶層ＡＬＹａのメモリセルＭＣａ［１，１］へのデータの書き込みと、メモリセルＭＣａ［１，１］からのデータの読み出しと、について、説明する。
　図１に示す半導体装置ＤＥＶのメモリセルＭＣａ［１，１］へのデータの書き込みは、例えば、初めに、トランジスタＭ２のバックゲートに第１電位（例えば、共通電位、低レベル電位、又は接地電位とすることができる）を与える。次に、配線ＷＷＬａ［１］に高レベル電位を与えて、メモリセルＭＣａ［１，１］に含まれているトランジスタＭ１をオン状態にし、配線ＷＷＬａ［２］乃至配線ＷＷＬａ［ｍ］に低レベル電位を与えて、２行目からｍ行目までのメモリセルＭＣａに含まれるトランジスタＭ１をオフ状態にする。そして、配線ＷＢＬａ［１］に書き込み用のデータを送信して、メモリセルＭＣａ［１，１］のトランジスタＭ２のゲートに当該データに応じた電位を書き込む。メモリセルＭＣａ［１，１］のトランジスタＭ２のゲートのデータの書き込み後は、配線ＷＷＬａ［１］に低レベル電位を与えて、メモリセルＭＣａ［１，１］に含まれているトランジスタＭ１をオフ状態にする。その後、トランジスタＭ２のバックゲートに第２電位（例えば、負電位とする）を与えて、トランジスタＭ２のしきい値電圧を高くする。なお、このとき、トランジスタＭ２のしきい値電圧が高くなることによって、トランジスタＭ２がオフ状態になることが好ましい。
　図１に示す半導体装置ＤＥＶのメモリセルＭＣａ［１，１］からのデータの読み出しは、例えば、初めに、トランジスタＭ２のバックゲートに与えられている第２電位を第１電位に上げる。このとき、トランジスタＭ２のしきい値電圧は、メモリセルＭＣａ［１，１］へのデータの書き込み時のしきい値電圧に戻る。次に、配線ＳＬａ［１］に定電位を与えることで、配線ＳＬａ［１］から、トランジスタＭ２を介して配線ＲＢＬａ［１］にトランジスタＭ２のゲートの電位に応じた読み出し信号（電位又は電流）が送信される。その後、配線ＲＢＬａ［１］を介して、読み出し信号が読み出し回路に入力されることによって、メモリセルＭＣａ［１，１］に書き込まれているデータを読み出すことができる。
　つまり、上記の読み出し動作において、メモリセルＭＣａ［１，１］のトランジスタＭ２のバックゲートに電気的に接続されている配線は、読み出しワード線として機能する。
　なお、他のメモリセルＭＣａへのデータの書き込み、又は他のメモリセルＭＣａからのデータの読み出しについても、上記と同様の動作で行うことができる。また、記憶層ＡＬＹｂのメモリセルＭＣｂへのデータの書き込み、又は、記憶層ＡＬＹｂのメモリセルＭＣｂからのデータの読み出しについても、上記と同様の動作で行うことができる。
　なお、本発明の一態様の半導体装置の回路構成は、図１の構成に限定されない。図１の半導体装置ＤＥＶの回路構成は、状況に応じて、変更がなされてもよい。
　例えば、図１に示す半導体装置ＤＥＶは、図２に示す半導体装置ＤＥＶの回路構成に変更してもよい。図２の半導体装置ＤＥＶは、図１の半導体装置ＤＥＶにおいて、１本の配線が書き込みビット配線としての機能と、読み出しビット配線としての機能を有する構成となっている。具体的には、図２の半導体装置ＤＥＶは、配線ＷＢＬａ［１］と配線ＲＢＬａ［１］とを一本の配線ＢＬａ［１］にまとめ、配線ＷＢＬａ［ｎ］と配線ＲＢＬａ［ｎ］とを一本の配線ＢＬａ［ｎ］にまとめ、配線ＷＢＬｂ［１］と配線ＲＢＬｂ［１］とを一本の配線ＢＬｂ［１］にまとめ、配線ＷＢＬｂ［ｎ］と配線ＲＢＬｂ［ｎ］とを一本の配線ＢＬｂ［ｎ］にまとめた構成となっている。
　図２の半導体装置ＤＥＶは、図１の半導体装置ＤＥＶよりも、記憶層ＡＬＹａ及び記憶層ＡＬＹｂのそれぞれに延設する配線の数を少なくすることができる。また、少なくした配線の領域を、メモリセルＭＣの一部として用いることができるため、記憶層ＡＬＹａ及び記憶層ＡＬＹｂのそれぞれにおける記録密度を高くすることができる場合がある。
＜半導体装置の断面構成例１＞
　次に、図１の半導体装置ＤＥＶの構成例について説明する。
　図３は、本発明の一態様である図１の半導体装置ＤＥＶの構成例を示した断面模式図である。図３において、半導体装置ＤＥＶは、記憶層ＡＬＹａ及び記憶層ＡＬＹｂだけでなく、記憶層ＡＬＹｂの上方にも記憶層ＡＬＹｃが設けられている構成となっている。また、記憶層ＡＬＹｃの構成は、記憶層ＡＬＹａ又は記憶層ＡＬＹｂと同様の構成とすることができる。具体的には、例えば、記憶層ＡＬＹｃに含まれているメモリセルＭＣｃは、記憶層ＡＬＹａに含まれているメモリセルＭＣａ又は記憶層ＡＬＹｂに含まれているメモリセルＭＣｂと同様の構成とすることができる。
　なお、図３では、絶縁体１０１の下方に記憶層ＡＬＹａが設けられ、絶縁体１０１上に記憶層ＡＬＹｂが設けられ、記憶層ＡＬＹｂ上に絶縁体３０１が設けられ、絶縁体３０１上に記憶層ＡＬＹｃが設けられている構成例を示している。なお、絶縁体１０１及び絶縁体３０１の詳細については、後述する。
　また、図４は、図３の半導体装置ＤＥＶのメモリセルＭＣｂの構成例を示した斜視模式図である。なお、図４では、記憶層ＡＬＹｂの構造を見易くするため、絶縁体１０１、絶縁体２０１、及び絶縁体３０１のハッチングを意図的に無くし、かつ後述する絶縁体２０１の一部、絶縁体１８０、絶縁体２８０、絶縁体１７５、及び絶縁体２７５を図示していない。なお、絶縁体２０１、絶縁体１８０、絶縁体２８０、絶縁体１７５、及び絶縁体２７５の詳細については、後述する。
　また、図３に示すＸ方向は、トランジスタＭ１及びトランジスタＭ２のチャネル長方向と平行であり、Ｙ方向はＸ方向に垂直であり、Ｚ方向は、Ｘ方向及びＹ方向に垂直である。また、図３に示すＸ方向、Ｙ方向、Ｚ方向は、右手系としている。なお、図３に示すＸ方向、Ｙ方向、及びＺ方向の矢印を、後述する図面にも図示している。
　半導体装置ＤＥＶの構成例を簡易的に説明するため、初めに、図３の記憶層ＡＬＹｂに着目する。
　記憶層ＡＬＹｂにおいて、メモリセルＭＣｂは、絶縁体１０１上に設けられている。
　回路構成例においても説明したとおり、メモリセルＭＣは、トランジスタＭ１と、トランジスタＭ２と、を有する。なお、図３では、トランジスタＭ１及びトランジスタＭ２のそれぞれは、一例として、ＯＳトランジスタとしている。すなわち、トランジスタＭ１及びトランジスタＭ２のそれぞれの半導体層には、金属酸化物が含まれている。
　トランジスタＭ１は、絶縁体２５３と、絶縁体２５４と、導電体１６０＿１と、導電体２４２ａと、導電体２４２ｂと、導電体２６０と、酸化物２３０と、を有する。また、トランジスタＭ１は、絶縁体２２４の一部を有する場合がある。また、トランジスタＭ２は、絶縁体１５３＿２と、絶縁体１５４＿２と、導電体１６０＿２と、導電体１４２ａと、導電体１４２ｂと、酸化物１３０と、を有する。また、トランジスタＭ２は、絶縁体１２４の一部を有する場合がある。
　トランジスタＭ２は、一例として、絶縁体１０１上に設けられている。
　トランジスタＭ２において、導電体１６０＿２は、一例として、酸化物１３０を含む領域と重なるように設けられている。導電体１６０＿２は、トランジスタＭ２のゲート（第１ゲートと呼称する場合がある）として機能する。そのため、本明細書等において、導電体１６０＿２は、ゲート電極、又は第１ゲート電極と呼称する場合がある。
　また、絶縁体１５３＿２及び絶縁体１５４＿２は、第１ゲート絶縁膜として機能する。
　絶縁体１２４と、酸化物１３０と、は、一例として、この順に絶縁体１０１上に形成されている。特に、酸化物１３０は、トランジスタＭ２のチャネル形成領域に含まれる半導体として機能する。
　また、導電体１４２ａは、一例として、酸化物１３０の上面の一部と、絶縁体１０１の上面の一部と、に設けられている。同様に、導電体１４２ｂは、一例として、酸化物１３０の上面の一部と、絶縁体１０１の上面の一部と、に設けられている。特に、導電体１４２ａ及び導電体１４２ｂは、導電体１６０＿２によって互いに物理的に分離されている。導電体１４２ａは、トランジスタＭ２におけるソース又はドレインの一方として機能し、導電体１４２ｂは、トランジスタＭ２におけるソース又はドレインの他方として機能する。また、導電体１４２ａは、図１における配線ＲＢＬｂ［１］乃至配線ＲＢＬｂ［ｎ］のいずれか一の配線、又は当該配線に電気的に接続されている導電体として機能する。また、導電体１４２ｂは、図１における配線ＳＬｂ［１］乃至配線ＳＬｂ［ｎ］のいずれか一の配線、又は当該配線に電気的に接続されている導電体として機能する。なお、導電体１４２ａ上及び導電体１４２ｂ上には、導電体１４２ａ及び導電体１４２ｂへの酸素の拡散を防ぐための絶縁体１７５が設けられている。
　また、絶縁体１７５上には、平坦化膜又は層間膜として機能する絶縁体１８０が設けられている。なお、絶縁体１８０は、トランジスタＭ２を覆うように形成されている。なお、絶縁体１８０の詳細については、後述する。
　また、導電体１６０＿１は、絶縁体１８０に埋め込まれるように形成されている。また、絶縁体１８０は、酸化物２３０の一部と重なる領域に、開口を有する。また、当該開口の内部には、絶縁体１５３＿１、絶縁体１５４＿１、及び導電体１６０＿１がこの順に形成されている。
　絶縁体１８０上、導電体１６０＿１上及び導電体１６０＿２上には、絶縁体２０１が設けられている。また、絶縁体２０１は、導電体１６０＿２の一部と重なる領域に、導電体１６０＿２に達する開口を有する。また、当該開口の側面にあたる絶縁体２０１上、及び当該開口の底部にあたる導電体１６０＿２上には、導電体２７０が形成されている。このため、導電体２７０と導電体１６０＿２とは、互いに導通する。
　トランジスタＭ１は、一例として、絶縁体２０１上に設けられている。
　トランジスタＭ１において、導電体２６０は、一例として、酸化物２３０を含む領域と重なるように設けられている。導電体２６０は、トランジスタＭ１のゲート（第１ゲートと呼称する場合がある）として機能する。そのため、本明細書等において、導電体２６０は、ゲート電極、又は第１ゲート電極と呼称する場合がある。また、導電体２６０は、図１における配線ＷＷＬｂ［１］乃至配線ＷＷＬｂ［ｍ］のいずれか一の配線として機能する。
　また、絶縁体２５３及び絶縁体２５４は、第１ゲート絶縁膜として機能する。
　酸化物２３０は、一例として、絶縁体２０１を介して、導電体１６０＿１を含む領域と重なるように設けられている。酸化物２３０は、トランジスタＭ１のチャネル形成領域に含まれる半導体として機能する。
　導電体１６０＿１は、トランジスタＭ１におけるバックゲート（第２のゲートと呼称する場合がある）として機能する。そのため、本明細書等において、導電体１６０＿１は、バックゲート電極又は第２ゲート電極と呼称する場合がある。
　また、トランジスタＭ１がバックゲートを有する場合、絶縁体２０１及び絶縁体２２４は、第２ゲート絶縁膜として機能する。
　また、トランジスタＭ１において、導電体２４２ａは、一例として、酸化物２３０の上面の一部と、絶縁体２０１の上面の一部と、に設けられている。同様に、導電体２４２ｂは、一例として、酸化物２３０の上面の一部と、絶縁体２０１の上面の一部と、導電体２７０の上面と、に設けられている。特に、導電体２４２ａ及び導電体２４２ｂは、導電体２６０によって互いに物理的に分離されている。導電体２４２ａは、トランジスタＭ１におけるソース又はドレインの一方として機能し、導電体２４２ｂは、トランジスタＭ１におけるソース又はドレインの他方として機能する。このため、本明細書等において、導電体２４２ａは、ソース電極、又はドレイン電極の一方と呼称する場合があり、また、導電体２４２ｂは、ソース電極、又はドレイン電極の他方と呼称する場合がある。また、導電体２４２ａは、図１における配線ＷＢＬｂ［１］乃至配線ＷＢＬｂ［ｎ］のいずれか一の配線、又は当該配線に電気的に接続されている導電体として機能する。なお、導電体２４２ａ上、及び導電体２４２ｂ上には、導電体２４２ａ、及び導電体２４２ｂへの酸素の拡散を防ぐための絶縁体２７５が設けられている。
　また、トランジスタＭ１において、導電体２４２ｂは、導電体２７０の上面に設けられているため、トランジスタＭ１のソース、又はドレインの他方（導電体２４２ｂ）は、トランジスタＭ２のゲート（導電体１６０＿２）に電気的に接続されることとなる。
　また、絶縁体２７５上には、平坦化膜又は層間膜として機能する絶縁体２８０が含まれている。なお、絶縁体２８０は、トランジスタＭ１を覆うように形成されている。なお、絶縁体２８０の詳細については、後述する。
　絶縁体２８０上、導電体２６０上には、絶縁体３０１が設けられている。
　メモリセルＭＣａは、絶縁体１０１の下方に設けられている。また、メモリセルＭＣｃは、絶縁体３０１上に設けられている。
　なお、メモリセルＭＣａに含まれているトランジスタＭ１及びトランジスタＭ２の構成については、上述したメモリセルＭＣｂのトランジスタＭ１及びトランジスタＭ２の構成の説明を参照する。同様に、メモリセルＭＣｃに含まれているトランジスタＭ１及びトランジスタＭ２の構成についても、上述したメモリセルＭＣｂのトランジスタＭ１及びトランジスタＭ２の構成の説明を参照する。
　絶縁体１０１、絶縁体２０１、及び絶縁体３０１は、それぞれ同一の絶縁性材料を用いることができる。なお、絶縁体１０１、絶縁体２０１、及び絶縁体３０１に適用できる、具体的な絶縁性材料については、後述する。
　また、絶縁体１８０及び絶縁体２８０は、互いに同一の絶縁性材料を用いることができる。なお、絶縁体１８０及び絶縁体２８０に適用できる、具体的な絶縁性材料については、後述する。
　図３のとおり、半導体装置ＤＥＶを構成することによって、トランジスタＭ２のゲートに相当する導電体と、トランジスタＭ１のバックゲートに相当する導電体を同時に形成することができる。つまり、図３に示す構成によって、半導体装置ＤＥＶを作製するためのフォトマスクの数を従来よりも少なくすること、及び半導体装置ＤＥＶの作成工程を短縮することといった効果が得られる。
　また、図３の半導体装置ＤＥＶの構成は、状況によって、変更がなされていてもよい。例えば、図３の半導体装置ＤＥＶは、記憶層を３つ有する構成を示しているが、本発明の一態様である半導体装置ＤＥＶは、図５に示すとおり、記憶層を２つ有する構成としてもよい。なお、図５には、記憶層ＡＬＹａと記憶層ＡＬＹｂのみを含む半導体装置ＤＥＶの構成を示している。また、本発明の一態様である半導体装置ＤＥＶは、記憶層が４つ以上有する構成としてもよい（図示しない）。
　また、例えば、図３の半導体装置ＤＥＶは、図６に示す半導体装置ＤＥＶの構成に変更してもよい。図６の半導体装置ＤＥＶでは、導電体２４２ａに重なり、かつ絶縁体２２４及び酸化物２３０に重ならない領域において、絶縁体１８０に開口が設けられ、当該開口の内部に絶縁体１５３＿３、絶縁体１５４＿３、及び導電体１６０＿３がこの順に形成されている。また、導電体２４２ａに重なり、かつ絶縁体２２４及び酸化物２３０に重ならない領域において、絶縁体２０１に開口が設けられ、当該開口の内部に導電体２７２が設けられている。なお、導電体２４２ａは、導電体２７２を介して、導電体１６０＿３に電気的に接続されている。
　絶縁体１８０において、絶縁体１５３＿３、絶縁体１５４＿３、及び導電体１６０＿３が埋め込まれている開口は、例えば、絶縁体１５３＿１、絶縁体１５４＿１、及び導電体１６０＿１が埋め込まれている開口と同時に形成することができる。又は、絶縁体１５３＿３、絶縁体１５４＿３、及び導電体１６０＿３が埋め込まれている開口は、例えば、絶縁体１５３＿２、絶縁体１５４＿２、及び導電体１６０＿２が埋め込まれている開口と同時に形成してもよい。また、絶縁体１５３＿３は、例えば、絶縁体１５３＿１、及び絶縁体１５３＿２の一方又は双方と同時に形成することができる。そのため、絶縁体１５３＿３には、絶縁体１５３＿１、及び絶縁体１５３＿２の一方又は双方に適用できる材料を用いることができる。同様に、絶縁体１５４＿３は、例えば、絶縁体１５４＿１、及び絶縁体１５４＿２の一方又は双方と同時に形成することができる。そのため、絶縁体１５４＿３には、絶縁体１５４＿１、及び絶縁体１５４＿２の一方又は双方に適用できる材料を用いることができる。また、同様に、導電体１６０＿３は、例えば、導電体１６０＿１、及び導電体１６０＿２の一方又は双方と同時に形成することができる。そのため、導電体１６０＿３には、導電体１６０＿１、及び導電体１６０＿２の一方又は双方に適用できる材料を用いることができる。
　また、絶縁体２０１において、導電体２７２が埋め込まれている開口は、例えば、導電体２７０が埋め込まれている開口と同時に形成することができる。また、導電体２７２は、例えば、導電体２７０と同時に形成することができる。そのため、導電体２７２には、導電体２７０に適用できる材料を用いることができる。
　導電体１６０＿３及び導電体２７２の一方又は双方は、例えば、図１の記憶層ＡＬＹｂにおける配線ＷＢＬｂ［１］乃至配線ＷＢＬｂ［ｎ］のいずれか一の配線として機能する。
　また、図７は、図６の半導体装置ＤＥＶのメモリセルＭＣｂの構成例を示した斜視模式図である。なお、図６では、記憶層ＡＬＹｂの積層構造を見易くするため、絶縁体１０１及び絶縁体２０１のハッチングを意図的に無くし、かつ絶縁体２０１の一部、導電体２７２の一部、絶縁体１８０、絶縁体２８０、絶縁体１７５、及び絶縁体２７５を図示していない。また、図７に示すとおり、導電体１６０＿３がトランジスタＭ１及びトランジスタＭ２のチャネル幅方向（Ｙ方向）に沿って延設されている。
　図３、図５、及び図６に示すように、一例として、記憶層ＡＬＹｂにおいて、トランジスタＭ１のバックゲートとして機能する導電体と、トランジスタＭ２のゲートとして機能する導電体と、を設けることによって、メモリセルＭＣの占有面積を小さくすることができる。このため、半導体装置を微細化又は高集積化させることができ、結果として、記録密度を高くすることができる。
＜半導体装置のレイアウト例１＞
　次に、半導体装置ＤＥＶに含まれている記憶層のレイアウトについて説明する。
　図８は、一例として、図３に示す半導体装置ＤＥＶの記憶層ＡＬＹｂの回路構成を示したレイアウト図（平面図）である。特に、図８では、メモリセルＭＣｂ［１，１］とメモリセルＭＣｂ［１，ｎ］とメモリセルＭＣｂ［ｍ，１］とメモリセルＭＣｂ［ｍ，ｎ］とを抜粋して図示している。また、図８には、半導体装置ＤＥＶに含まれている絶縁体を図示していない。
　図８において、トランジスタＭ２が形成されている領域に、酸化物１３０が設けられている。また、酸化物１３０の一部を覆うように、導電体１４２ａと導電体１４２ｂとが設けられている。また、酸化物１３０の上面の一部には、導電体１６０＿２が設けられている。また、導電体１６０＿２上には、導電体２７０が設けられている。
　また、図８には、導電体１４２ａ及び導電体１４２ｂと同様に、導電体１４２ｄが設けられている。なお、導電体１４２ｄは、導電体１４２ａ及び導電体１４２ｂの一方又は双方と同時に形成することができる。
　なお、図８において、導電体１４２ａ、導電体１４２ｂ、導電体１４２ｄ、酸化物１３０、及び導電体２７０のそれぞれは、点線で図示している。
　また、導電体１４２ｄ上には、層間膜（図示しない）に設けられた開口ＰＬが位置している。また、導電体１４２ｄ上の開口ＰＬには、導電体が埋め込まれている。これにより、開口ＰＬに埋め込まれている導電体は、配線又はプラグとして機能する。
　また、図８において、記憶層ＡＬＹｂには、トランジスタＭ１が形成されている領域に、酸化物２３０が設けられている。また、酸化物２３０の一部を覆うように、トランジスタＭ１の導電体２４２ａ及び導電体２４２ｂと異なる、導電体２４２ａ及び導電体２４２ｂが設けられている。また、酸化物２３０を含む領域の上方には、導電体２６０が設けられている。
　また、導電体２４２ａは、開口ＰＬに設けられた導電体を介して、導電体１４２ｄに電気的に接続されている。また導電体２４２ｂは、導電体２７０を介して、導電体１６０＿２に電気的に接続されている。
　また、図８において、記憶層ＡＬＹｂには、導電体１４２ｄが列方向に延設されている。また、トランジスタＭ２の導電体１４２ａ及び導電体１４２ｂも列方向に延設されている。
　また、導電体１４２ｄとトランジスタＭ１の導電体２４２ａとが互いに電気的に接続されるため、図８は、トランジスタＭ２の導電体１４２ａの一部の領域の上方には、導電体２４２ａが設けられているレイアウトとなる。
　導電体１４２ｄは、図８に示すとおり、列方向に延設する配線ＷＢＬｂ［１］乃至配線ＷＢＬｂ［ｎ］として機能する。
　また、トランジスタＭ２の導電体１４２ａは、図８に示すとおり、列方向に延設する配線ＲＢＬｂ［１］乃至配線ＲＢＬｂ［ｎ］として機能する。
　また、トランジスタＭ２の導電体１４２ｂは、図８に示すとおり、列方向に延設する配線ＳＬｂ［１］乃至配線ＳＬｂ［ｎ］として機能する。
　また、導電体２６０は、図８に示すとおり、行方向に延設する配線ＷＷＬｂ［１］乃至配線ＷＷＬｂ［ｍ］として機能する。
　また、導電体１６０＿１は、図８に示すとおり、行方向に延設する配線ＣＬｂ［１］乃至配線ＣＬｂ［ｍ］として機能する。
　酸化物１３０、導電体１４２ａ、導電体１４２ｂ、導電体１４２ｄ、導電体１６０＿１、導電体１６０＿２、酸化物２３０、導電体２４２ａ、導電体２４２ｂ、導電体２６０、導電体２７０、及び開口ＰＬに設けられる導電体のそれぞれは、例えば、フォトリソグラフィ法を用いて形成することができる。具体的には、例えば、導電体２４２ａを形成する場合には、導電体２４２ａとなる導電材料をスパッタリング法、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、ＰＬＤ（Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｏｎ）法、及びＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法から選ばれた一以上の方法を用いて形成し、その後に、フォトリソグラフィ法によって所望のパターンを形成すればよい。また、酸化物１３０、導電体１４２ａ、導電体１４２ｂ、導電体１４２ｄ、導電体１６０＿１、導電体１６０＿２、酸化物２３０、導電体２４２ｂ、導電体２６０、導電体２７０、及び開口ＰＬに設けられる導電体についても、上記と同様の方法により形成を行うことができる。
　また、例えば、酸化物１３０と導電体１６０＿２との間、及び酸化物２３０と導電体２６０の間には、絶縁体が設けられていてもよい。特に、それぞれの絶縁体は、トランジスタＭ１又はトランジスタＭ２の第１ゲート絶縁膜（ゲート絶縁膜、フロントゲート絶縁膜と呼称する場合がある）として機能する場合がある。
　また、記憶層ＡＬＹｂを形成する工程において、絶縁体、導電体、及び半導体から選ばれた一以上が形成されている膜面の高さを揃えるために、化学機械研磨法などを用いた平坦化処理によって平坦化がなされていてもよい。
＜＜メモリセルの構成例＞＞
　次に、図３に示す半導体装置ＤＥＶの記憶層ＡＬＹｂの構成例について説明する。
　図９Ａ乃至図９Ｃは、図３の半導体装置ＤＥＶにおける、トランジスタＭ１及びトランジスタＭ２を有する記憶層ＡＬＹｂの平面模式図及び断面模式図である。図９Ａは、記憶層ＡＬＹｂの平面模式図である。また、図９Ｂ及び図９Ｃは、記憶層ＡＬＹｂの断面模式図である。ここで、図９Ｂは、図９Ａに示す一点鎖線Ａ１−Ａ２の部位の断面図であり、トランジスタＭ１のチャネル長方向の断面図でもある。また、図９Ｃは、図９Ａに示す一点鎖線Ａ３−Ａ４の部位の断面模式図であり、トランジスタＭ１のチャネル幅方向の断面模式図でもある。なお、図９Ａの上面図では、図の明瞭化のために一部の要素を省いている。
　また、図９Ｂ及び図９Ｃにおいて、絶縁体１０１の下方には、記憶層ＡＬＹｂとは異なる記憶層が設けられているものとする（図示しない）。
　半導体装置ＤＥＶは、基板（図示せず）の上方の絶縁体１０１を有する。
　また、記憶層ＡＬＹｂは、絶縁体１０１上の一部の領域に絶縁体１２４と、絶縁体１２４上の酸化物１３０ａと、酸化物１３０ａ上の酸化物１３０ｂと、を有する。また、記憶層ＡＬＹｂは、絶縁体１０１上及び酸化物１３０ｂ上に位置し、かつ絶縁体１２４、酸化物１３０ａ、及び酸化物１３０ｂのそれぞれの側面を覆う、導電体１４２ａ（導電体１４２ａ１及び導電体１４２ａ２）と、導電体１４２ｂ（導電体１４２ｂ１及び導電体１４２ｂ２）と、を有する。また、記憶層ＡＬＹｂは、絶縁体１０１上、導電体１４２ａ上、及び導電体１４２ｂ上の絶縁体１７５と、絶縁体１７５上の絶縁体１８０と、を有する。
　また、記憶層ＡＬＹｂは、酸化物１３０ｂ上の絶縁体１５３＿２と、絶縁体１５３＿２上の絶縁体１５４＿２と、絶縁体１５４＿２上の導電体１６０＿２（導電体１６０ａ＿２及び導電体１６０ｂ＿２）を有する。また、記憶層ＡＬＹｂは、絶縁体１０１と重なり、かつ導電体１４２ａ及び導電体１４２ｂに重ならない領域に位置する絶縁体１５３＿１と、絶縁体１５３＿１上の絶縁体１５４＿１と、絶縁体１５４＿１上の導電体１６０＿１（導電体１６０ａ＿１及び導電体１６０ｂ＿１）と、を有する。
　特に、トランジスタＭ２は、絶縁体１８０に埋め込まれて配置されている。
　また、トランジスタＭ２が形成される領域において、絶縁体１８０及び絶縁体１７５には、酸化物１３０ｂに達する開口が設けられる。つまり、当該開口は、酸化物１３０ｂと重なる領域を有するといえる。また、絶縁体１７５は、絶縁体１８０が有する開口と、重畳する開口を有するといえる。つまり、当該開口は、絶縁体１８０が有する開口と、絶縁体１７５が有する開口とを含む。
　また、当該開口の内部に、絶縁体１５３＿２、絶縁体１５４＿２、及び導電体１６０＿２が配置されている。つまり、導電体１６０＿２は、絶縁体１５３＿２及び絶縁体１５４＿２を介して、酸化物１３０ｂと重畳する領域を有する。また、トランジスタＭ２のチャネル長方向において、導電体１４２ａと導電体１４２ｂの間に導電体１６０＿２、絶縁体１５３＿２、及び絶縁体１５４＿２が設けられている。絶縁体１５４＿２は、導電体１６０＿２の側面と接する領域と、導電体１６０＿２の底面と接する領域と、を有する。
　また、トランジスタＭ１のバックゲートとして機能する導電体が形成される領域において、絶縁体１８０及び絶縁体１７５には、絶縁体１０１に達する開口が設けられる。また、絶縁体１７５は、絶縁体１８０が有する開口と、重畳する開口を有するといえる。つまり、当該開口は、絶縁体１８０が有する開口と、絶縁体１７５が有する開口とを含む。
　また、当該開口の内部に、絶縁体１５３＿１、絶縁体１５４＿１、及び導電体１６０＿１が配置されている。絶縁体１５３＿１は、当該開口の側面と接する領域と、絶縁体１０１に接する領域と、を有する。また、絶縁体１５４＿１は、絶縁体１５３＿１上に接する領域を有し、導電体１６０＿１は、絶縁体１５４＿１上に接する領域を有する。
　また、記憶層ＡＬＹｂは、絶縁体１８０上、絶縁体１５３＿１上、絶縁体１５４＿１上、導電体１６０＿１上、絶縁体１５３＿２上、絶縁体１５４＿２上、及び導電体１６０＿２上に、絶縁体２０１を有する。また、絶縁体２０１には、導電体１６０＿２と重なる領域に開口が設けられている。記憶層ＡＬＹｂは、当該開口の底部にあたる導電体１６０＿１上、及び当該開口の側面にあたる絶縁体２０１上の導電体２７０（導電体２７０ａ及び導電体２７０ｂ）を有する。
　記憶層ＡＬＹｂは、絶縁体２０１上の一部の領域に絶縁体２２４と、絶縁体２２４上の酸化物２３０ａと、酸化物２３０ａ上の酸化物２３０ｂと、を有する。また、記憶層ＡＬＹｂは、絶縁体２０１上、及び酸化物２３０ｂ上に位置し、かつ絶縁体２２４、酸化物２３０ａ、及び酸化物２３０ｂのそれぞれの側面を覆う、導電体２４２ａ（導電体２４２ａ１及び導電体２４２ａ２）と、導電体２４２ｂ（導電体２４２ｂ１及び導電体２４２ｂ２）と、を有する。また、記憶層ＡＬＹｂは、絶縁体２０１上、導電体２４２ａ上、及び導電体２４２ｂ上の絶縁体２７５と、絶縁体２７５上の絶縁体２８０と、を有する。
　また、記憶層ＡＬＹｂは、酸化物２３０ｂ上の絶縁体２５３と、絶縁体２５３上の絶縁体２５４と、絶縁体２５４上の導電体２６０（導電体２６０ａ及び導電体２６０ｂ）を有する。また、絶縁体２５３は、絶縁体２０１と重なり、かつ導電体２４２ａ及び導電体２４２ｂに重ならない領域に位置する。
　特に、トランジスタＭ１は、絶縁体２８０に埋め込まれて配置されている。
　また、トランジスタＭ１が形成される領域において、絶縁体２８０及び絶縁体２７５には、酸化物２３０ｂに達する開口が設けられる。つまり、当該開口は、酸化物２３０ｂと重なる領域を有するといえる。また、絶縁体２７５は、絶縁体２８０が有する開口と、重畳する開口を有するといえる。つまり、当該開口は、絶縁体２８０が有する開口と、絶縁体２７５が有する開口とを含む。
　また、当該開口の内部に、絶縁体２５３、絶縁体２５４、及び導電体２６０が配置されている。つまり、導電体２６０は、絶縁体２５３及び絶縁体２５４を介して、酸化物２３０ｂと重畳する領域を有する。また、トランジスタＭ１のチャネル長方向において、導電体２４２ａと導電体２４２ｂの間に導電体２６０、絶縁体２５３、及び絶縁体２５４が設けられている。絶縁体２５４は、導電体２６０の側面と接する領域と、導電体２６０の底面と接する領域と、を有する。なお、図９Ｃに示すように、当該開口の、酸化物２３０と重畳しない領域では、絶縁体２０１の上面に絶縁体２５３、絶縁体２５４及び導電体２６０がこの順に設けられている。
　また、半導体装置ＤＥＶは、絶縁体２８０上、絶縁体２５３上、絶縁体２５４上、及び導電体２６０上に、絶縁体３０１を有する。
　酸化物１３０は、絶縁体１２４の上に配置された酸化物１３０ａと、酸化物１３０ａの上に配置された酸化物１３０ｂと、を有することが好ましい。酸化物１３０ｂ下に酸化物１３０ａを有することで、酸化物１３０ａよりも下方に形成された構造物から、酸化物１３０ｂへの不純物の拡散を抑制することができる。同様に、酸化物２３０は、絶縁体２２４の上に配置された酸化物２３０ａと、酸化物２３０ａの上に配置された酸化物２３０ｂと、を有することが好ましい。酸化物２３０ｂ下に酸化物２３０ａを有することで、酸化物２３０ａよりも下方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。
　なお、本明細書等において、酸化物１３０ａと酸化物１３０ｂをまとめて酸化物１３０と呼ぶ場合がある。また、同様に、酸化物２３０ａと酸化物２３０ｂをまとめて酸化物２３０と呼ぶ場合がある。
　また、トランジスタＭ１（又はトランジスタＭ２）では、酸化物２３０（又は酸化物１３０）が、酸化物２３０ａ及び酸化物２３０ｂ（又は酸化物１３０ａ及び酸化物１３０ｂ）の２層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物２３０ｂ（又は酸化物１３０ｂ）の単層、又は３層以上の積層構造を設ける構成にしてもよいし、酸化物２３０ａ及び酸化物２３０ｂ（又は酸化物１３０ａ及び酸化物１３０ｂ）のそれぞれが積層構造を有していてもよい。
　図９Ａ乃至図９Ｃにおいて、トランジスタＭ１は、半導体層として機能する酸化物２３０と、第１ゲート（ゲート、トップゲート、又はフロントゲートともいう）電極として機能する導電体２６０と、第２ゲート（バックゲートともいう）電極として機能する導電体１６０＿１と、ソース電極又はドレイン電極の一方として機能する導電体２４２ａと、ソース電極又はドレイン電極の他方として機能する導電体２４２ｂと、を有する。また、第１ゲート絶縁体として機能する、絶縁体２５３及び絶縁体２５４を有する。また、第２ゲート絶縁体として機能する、絶縁体２０１及び絶縁体２２４を有する。なお、ゲート絶縁体は、ゲート絶縁層、又はゲート絶縁膜と呼ぶ場合もある。また、酸化物２３０の導電体２６０と重畳する領域の少なくとも一部はチャネル形成領域として機能する。
　トランジスタＭ１において、第１ゲート電極及び第１ゲート絶縁膜は、絶縁体２８０、及び絶縁体２７５に形成された開口の内部に配置される。すなわち、導電体２６０、絶縁体２５４、及び絶縁体２５３は、当該開口の内部に配置される。
　また、同様に、図９Ａ乃至図９Ｃにおいて、トランジスタＭ２は、半導体層として機能する酸化物１３０と、第１ゲート電極として機能する導電体１６０＿２と、ソース電極又はドレイン電極の一方として機能する導電体１４２ａと、ソース電極又はドレイン電極の他方として機能する導電体１４２ｂと、を有する。また、第１ゲート絶縁体として機能する、絶縁体１５３＿２及び絶縁体１５４＿２を有する。また、半導体１３０の下方に位置する、絶縁体１０１及び絶縁体１２４を有する。なお、ゲート絶縁体は、ゲート絶縁層、又はゲート絶縁膜と呼ぶ場合もある。また、酸化物１３０の導電体１６０＿２と重畳する領域の少なくとも一部はチャネル形成領域として機能する。
　トランジスタＭ２において、第１ゲート電極及び第１ゲート絶縁膜は、絶縁体１８０、及び絶縁体１７５に形成された開口の内部に配置される。すなわち、導電体１６０＿２、絶縁体１５４＿２、及び絶縁体１５３＿２は、当該開口の内部に配置される。
　また、導電体１６０＿２に重なる絶縁体２０１の領域には、導電体１６０＿２に達する開口が設けられている。当該開口の内部には、導電体２７０が配置されている。導電体２７０は、配線又はプラグとして機能する。
　本実施の形態に示す、トランジスタＭ１及びトランジスタＭ２を有する記憶層ＡＬＹｂは、記憶装置に用いることができる。このとき、トランスタＭ２の導電体２４２ａ（又は導電体２４２ｂ）はセンスアンプに電気的に接続される場合があり、導電体２４２ａ（又は導電体２４２ｂ）は読み出しビット線として機能する。
＜＜半導体装置の作製方法例１＞＞
　次に、図９Ａ乃至図９Ｃに示す、半導体装置ＤＥＶの記憶層ＡＬＹｂの作製方法の例について説明する。なお、作製方法の例の説明では、図１０Ａ乃至図２３Ｃを用いる。
　図１０Ａ乃至図２３Ｃにおいて、それぞれのＡは平面模式図を示す。また、各図のＢは、それぞれのＡに示す一点鎖線Ａ１−Ａ２の部位に対応する断面模式図であり、トランジスタＭ１のチャネル長方向の断面模式図でもある。また、各図のＣは、それぞれのＡに示す一点鎖線Ａ３−Ａ４の部位に対応する断面模式図であり、トランジスタＭ１のチャネル幅方向の断面模式図でもある。なお、各図のＡの平面模式図では、図の明瞭化のために一部の要素を省いている。
　以下において、絶縁体を形成するための絶縁性材料、導電体を形成するための導電性材料、又は半導体を形成するための半導体材料は、スパッタリング法、ＣＶＤ法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法、ＰＬＤ法、又はＡＬＤ法といった成膜方法を適宜用いて成膜することができる。
　まず、基板（図示しない）を準備し、当該基板上に記憶層ＡＬＹｂの下方に位置する、駆動回路、及び記憶層ＡＬＹａを含む層ＬＹを形成する（図１０Ａ乃至図１０Ｃ参照）。
　次に、層ＬＹ上に絶縁体１０１を成膜する（図１０Ａ乃至図１０Ｃ参照）。絶縁体１０１には、アルミニウム及びハフニウムの一方又は双方の酸化物を含む絶縁体を用いることができる。なお、アルミニウム及びハフニウムの一方又は双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。又は、ハフニウムジルコニウム酸化物を用いることが好ましい。アルミニウム及びハフニウムの一方又は双方の酸化物を含む絶縁体は、酸素、水素、及び水に対するバリア性を有する。絶縁体１０１が、水素及び水に対するバリア性を有することで、トランジスタＭ１及びトランジスタＭ２の周辺に設けられた構造体に含まれる水素及び水が、絶縁体１０１を通じてトランジスタＭ１及びトランジスタＭ２の内側へ拡散することが抑制され、酸化物１３０（又は酸化物２３０）中の酸素欠損の生成を抑制できる。
　絶縁体１０１の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、又はＡＬＤ法といった成膜方法を用いて行うことができる。本実施の形態では、絶縁体１０１として、ＡＬＤ法を用いて、酸化ハフニウムを成膜する。特に、水素濃度の低減された酸化ハフニウムの形成方法を用いることが好ましい。
　なお、絶縁体１０１に用いられる絶縁性材料には、比誘電率が高いｈｉｇｈ−ｋ材料を用いてもよい。比誘電率が高いｈｉｇｈ−ｋ材料としては、例えば、上述した酸化ハフニウムに加えて、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、及びマグネシウムから選ばれた一種又は二種以上が含まれた金属酸化物が挙げられる。又は、絶縁体１０１には、アルミニウム及びハフニウムの一方又は双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、又はアルミニウムとハフニウムとを含む酸化物（ハフニウムアルミネート）を用いてもよい。又は、絶縁体１０１には、後述する絶縁体１５３＿１又は絶縁体１５４＿１に適用できる材料を用いてもよい。また、絶縁体１０１は、上述した材料から選ばれた２つ以上を有する積層構造としてもよい。
　続いて、絶縁体１０１の膜質の改善、絶縁体１０１からの水素及び水といった不純物の除去、及び絶縁体１０１への酸素の供給、から選ばれた一以上の目的のために、加熱処理を行うと好ましい。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、さらに好ましくは３２０℃以上４５０℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、又は酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、窒素ガスと酸素ガスの混合雰囲気で加熱処理をする場合、酸素ガスを２０％程度にすればよい。また、加熱処理は減圧状態で行ってもよい。又は、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上、又は１０％以上含む雰囲気で加熱処理を行ってもよい。
　また、上記加熱処理で用いるガスは、高純度化されていることが好ましい。例えば、上記加熱処理で用いるガスに含まれる水分量が１ｐｐｂ以下、好ましくは０．１ｐｐｂ以下、より好ましくは０．０５ｐｐｂ以下にすればよい。高純度化されたガスを用いて加熱処理を行うことで、例えば、絶縁体１０１に水分等が取り込まれることを可能な限り防ぐことができる。
　本実施の形態では、加熱処理として、絶縁体１０１の成膜後に、窒素ガスと酸素ガスの流量比を４：１として、４００℃の温度で１時間の処理を行う。当該加熱処理によって、絶縁体１０１に含まれる水及び水素といった不純物を除去することなどができる。また、絶縁体１０１として、ハフニウムを含む酸化物を用いる場合、当該加熱処理によって、絶縁体１０１の一部が結晶化する場合がある。また、加熱処理は、絶縁体１２４の成膜後などのタイミングで行うこともできる。
　また、後の工程によって絶縁体１０１上にはトランジスタＭ１が形成される。このため、絶縁体１０１には、ＣＭＰ法などの平坦化処理が行われることが好ましい。
　次に、絶縁体１０１上に絶縁膜１２４Ａｆを成膜する（図１１Ａ乃至図１１Ｃ参照）。絶縁膜１２４Ａｆの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、又はＡＬＤ法といった成膜方法を用いて行うことができる。本実施の形態では、絶縁膜１２４Ａｆとして、スパッタリング法を用いて、酸化シリコンを成膜する。成膜ガスに水素を含む分子を用いなくてもよいスパッタリング法を用いることで、絶縁膜１２４Ａｆ中の水素濃度を低減できる。絶縁膜１２４Ａｆは、後の工程で酸化物１３０ａと接するため、このように水素濃度が低減されていることが好適である。
　なお、絶縁膜１２４Ａｆには、酸化シリコン以外では、例えば、酸化窒化シリコンといった絶縁性材料を用いてもよい。
　なお、本明細書などにおいて、酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い材料を指す。例えば、酸化窒化シリコンと記載した場合は、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンと記載した場合は、その組成として、酸素よりも窒素の含有量が多い材料を示す。
　次に、絶縁膜１２４Ａｆ上に、酸化膜１３０Ａｆ、酸化膜１３０Ｂｆを順に成膜する（図１１Ａ乃至図１１Ｃ参照）。なお、酸化膜１３０Ａｆ及び酸化膜１３０Ｂｆは、大気環境にさらさずに連続して成膜することが好ましい。大気環境にさらさずに成膜することで、酸化膜１３０Ａｆ上及び酸化膜１３０Ｂｆ上に大気環境からの水分などの不純物が付着することを防ぐことができ、酸化膜１３０Ａｆと酸化膜１３０Ｂｆとの界面近傍を清浄に保つことができる。
　酸化膜１３０Ａｆ及び酸化膜１３０Ｂｆの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、又はＡＬＤ法を用いて行うことができる。本実施の形態では、酸化膜１３０Ａｆ及び酸化膜１３０Ｂｆの成膜はスパッタリング法を用いる。
　例えば、酸化膜１３０Ａｆ及び酸化膜１３０Ｂｆをスパッタリング法によって成膜する場合は、スパッタリングガスとして酸素、又は、酸素と貴ガスの混合ガスを用いる。スパッタリングガスに含まれる酸素の割合を高めることで、成膜される酸化膜中の過剰酸素を増やすことができる。また、上記の酸化膜をスパッタリング法によって成膜する場合は、上記のＩｎ−Ｍ−Ｚｎ酸化物ターゲットなどを用いることができる。
　特に、酸化膜１３０Ａｆの成膜時に、スパッタリングガスに含まれる酸素の一部が絶縁体１２４に供給される場合がある。したがって、当該スパッタリングガスに含まれる酸素の割合は７０％以上、好ましくは８０％以上、より好ましくは１００％とすればよい。
　また、酸化膜１３０Ｂｆをスパッタリング法で形成する場合、スパッタリングガスに含まれる酸素の割合を、３０％を超えて１００％以下、好ましくは７０％以上１００％以下として成膜すると、酸素過剰型の酸化物半導体が形成される。酸素過剰型の酸化物半導体をチャネル形成領域に用いたトランジスタは、比較的高い信頼性が得られる。ただし、本発明の一態様はこれに限定されない。酸化膜１３０Ｂｆをスパッタリング法で形成する場合、スパッタリングガスに含まれる酸素の割合を１％以上３０％以下、好ましくは５％以上２０％以下として成膜すると、酸素欠乏型の酸化物半導体が形成される。酸素欠乏型の酸化物半導体をチャネル形成領域に用いたトランジスタは、比較的高い電界効果移動度が得られる。また、基板を加熱しながら成膜を行うことによって、当該酸化膜の結晶性を向上させることができる。
　本実施の形態では、一例として、酸化膜１３０Ａｆを、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］の酸化物ターゲットを用いて成膜する。また、酸化膜１３０Ｂｆを、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］の酸化物ターゲット、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］の酸化物ターゲット、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１．２［原子数比］の酸化物ターゲット、又はＩｎ：Ｇａ：Ｚｎ＝１：１：２［原子数比］の酸化物ターゲットを用いて成膜する。なお、各酸化膜は、成膜条件、及び原子数比を適宜選択することで、酸化物１３０ａ、及び酸化物１３０ｂに求める特性に合わせて形成するとよい。
　なお、絶縁膜１２４Ａｆ、酸化膜１３０Ａｆ、及び酸化膜１３０Ｂｆを、大気に暴露することなく、スパッタリング法で成膜することが好ましい。例えば、マルチチャンバー方式の成膜装置を用いればよい。これにより、絶縁膜１２４Ａｆ、酸化膜１３０Ａｆ、及び酸化膜１３０Ｂｆについて、各成膜工程の合間に膜中に水素が混入することを低減できる。
　なお、酸化膜１３０Ａｆ及び酸化膜１３０Ｂｆの成膜に、ＡＬＤ法を用いてもよい。ＡＬＤ法は、膜厚の制御性が高く、かつ膜厚のばらつきが小さい成膜方法である。そのため、酸化膜１３０Ａｆ及び酸化膜１３０Ｂｆの成膜にＡＬＤ法を用いることによって、厚さが均一な酸化膜１３０Ａｆ及び酸化膜１３０Ｂｆを形成できる。また、ＰＥＡＬＤ法を用いることで、熱ＡＬＤ法に比べて低温で酸化膜１３０Ａｆ及び酸化膜１３０Ｂｆを形成できる。
　次に、加熱処理を行うことが好ましい。加熱処理は、酸化膜１３０Ａｆ、及び酸化膜１３０Ｂｆが多結晶化しない温度範囲で行えばよく、２５０℃以上６５０℃以下、好ましくは４００℃以上６００℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、又は酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、窒素ガスと酸素ガスの混合雰囲気で加熱処理をする場合、酸素ガスを２０％程度にすればよい。また、加熱処理は減圧状態で行ってもよい。又は、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上、又は１０％以上含む雰囲気で加熱処理を行ってもよい。
　また、上記加熱処理で用いるガスは、高純度化されていることが好ましい。例えば、上記加熱処理で用いるガスに含まれる水分量が１ｐｐｂ以下、好ましくは０．１ｐｐｂ以下、より好ましくは０．０５ｐｐｂ以下にすればよい。高純度化されたガスを用いて加熱処理を行うことで、酸化膜１３０Ａｆ及び酸化膜１３０Ｂｆなどに水分等が取り込まれることを可能な限り防ぐことができる。
　本実施の形態では、加熱処理として、窒素ガスと酸素ガスの流量比を４：１として、４００℃の温度で１時間の処理を行う。このような酸素ガスを含む加熱処理によって、酸化膜１３０Ａｆ及び酸化膜１３０Ｂｆ中の炭素、水、及び水素といった不純物を低減できる。このように膜中の不純物を低減することで、酸化膜１３０Ｂｆの結晶性を向上させ、より密度の高い、緻密な構造にすることができる。これにより、酸化膜１３０Ａｆ及び酸化膜１３０Ｂｆ中の結晶領域を増大させ、酸化膜１３０Ａｆ及び酸化膜１３０Ｂｆ中における、結晶領域の面内ばらつきを低減できる。よって、トランジスタＭ２の電気特性の面内ばらつきを低減できる。
　また、加熱処理を行うことで、絶縁膜１２４Ａｆ、酸化膜１３０Ａｆ及び酸化膜１３０Ｂｆ中の水素が絶縁体１０１に移動し、絶縁体１０１内に吸い取られる。別言すると、絶縁膜１２４Ａｆ、酸化膜１３０Ａｆ、及び酸化膜１３０Ｂｆ中の水素が絶縁体１０１に拡散する。従って、絶縁体１０１の水素濃度は高くなるが、絶縁膜１２４Ａｆ、酸化膜１３０Ａｆ、及び酸化膜１３０Ｂｆ中のそれぞれの水素濃度は低下する。
　特に、絶縁膜１２４Ａｆは、トランジスタＭ２のゲート絶縁体として機能し、酸化膜１３０Ａｆ及び酸化膜１３０Ｂｆは、トランジスタＭ２のチャネル形成領域として機能する。そのため、水素濃度が低減された絶縁膜１２４Ａｆ、酸化膜１３０Ａｆ及び酸化膜１３０Ｂｆを有するトランジスタＭ２は、良好な信頼性を有するため好ましい。
　次に、リソグラフィ法を用いて、絶縁膜１２４Ａｆ、酸化膜１３０Ａｆ、及び酸化膜１３０Ｂｆを帯状に加工して、絶縁層１２４Ａ、酸化物層１３０Ａ、及び酸化物層１３０Ｂを形成する（図１２Ａ乃至図１２Ｃ参照）。ここで、絶縁層１２４Ａ、酸化物層１３０Ａ、及び酸化物層１３０Ｂは、一点鎖線Ａ３−Ａ４に平行な方向（トランジスタＭ２のチャネル幅方向、又は図１２Ａに示すＹ方向）に延在するように形成する。上記加工はドライエッチング法又はウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。また、絶縁膜１２４Ａｆ、酸化膜１３０Ａｆ、及び酸化膜１３０Ｂｆの加工は、それぞれ異なる条件で行ってもよい。また、絶縁膜１２４Ａｆ、酸化膜１３０Ａｆ、及び酸化膜１３０Ｂｆを帯状ではなく、別の形状に加工してもよい。
　なお、リソグラフィ法では、まず、マスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去又は残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体、又は絶縁体などを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ　Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビーム又はイオンビームを用いてもよい。なお、電子ビーム又はイオンビームを用いる場合には、フォトマスクは不要となる。なお、レジストマスクは、アッシングなどのドライエッチング処理を行う、ウェットエッチング処理を行う、ドライエッチング処理後にウェットエッチング処理を行う、又はウェットエッチング処理後にドライエッチング処理を行うことで、除去することができる。
　さらに、レジストマスクの下に絶縁体又は導電体からなるハードマスクを用いてもよい。ハードマスクを用いる場合、酸化膜１３０Ｂｆ上にハードマスク材料となる絶縁膜又は導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成することができる。酸化膜１３０Ｂｆなどのエッチングは、レジストマスクを除去してから行っても良いし、レジストマスクを残したまま行っても良い。後者の場合、エッチング中にレジストマスクが消失することがある。酸化膜１３０Ｂｆなどのエッチング後にハードマスクをエッチングにより除去しても良い。一方、ハードマスクの材料が後工程に影響が無い、あるいは後工程で利用できる場合、必ずしもハードマスクを除去する必要は無い。
　次に、絶縁体１０１上及び酸化物層１３０Ｂ上に、導電膜１４２Ａｆ、導電膜１４２Ｂｆを順に成膜する（図１３Ａ乃至図１３Ｃ参照）。導電膜１４２Ａｆ及び導電膜１４２Ｂｆの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、又はＡＬＤ法といった成膜方法を用いて行うことができる。例えば、導電膜１４２Ａｆとしてスパッタリング法を用いて窒化タンタルを成膜し、導電膜１４２Ｂｆとしてタングステンを成膜すればよい。なお、導電膜１４２Ａｆの成膜前に、加熱処理を行ってもよい。当該加熱処理は、減圧下で行い、大気に暴露することなく、連続して導電膜１４２Ａｆを成膜してもよい。このような処理を行うことによって、酸化物層１３０Ｂの表面に吸着している水分及び水素を除去し、さらに酸化物層１３０Ａ及び酸化物層１３０Ｂ中の水分濃度及び水素濃度を低減させることができる。加熱処理の温度は、１００℃以上４００℃以下が好ましい。本実施の形態では、加熱処理の温度を２００℃とする。
　なお、導電膜１４２Ａｆには、窒化タンタル以外では、例えば、タンタルを含む窒化物、チタンを含む窒化物、モリブデンを含む窒化物、タングステンを含む窒化物、タンタル及びアルミニウムを含む窒化物、チタン及びアルミニウムを含む窒化物といった導電性材料を用いてもよい。また、例えば、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、又はランタンとニッケルを含む酸化物といった導電性材料を用いてもよい。これらの材料は、酸化しにくい導電性材料、又は、酸素を吸収しても導電性を維持する材料であるため、好ましい。
　また、導電膜１４２Ｂｆには、タングステン以外では、例えば、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、又は上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金といった導電性材料を用いてもよい。例えば、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物といった導電性材料を用いてもよい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、及びランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、又は酸素を吸収しても導電性を維持する材料であるため、好ましい。
　また、導電膜１４２Ａｆと、導電膜１４２Ｂｆと、には、互いに適用できる材料を用いてもよい。また、導電膜１４２Ａｆと、導電膜１４２Ｂｆと、互いに同一の材料としてもよい。つまり、メモリセルＭＣにおいて、導電体１４２ａ１及び導電体１４２ａ２は１つの導電体としてもよい。同様に、導電体１４２ｂ１及び導電体１４２ｂ２は１つの導電体としてもよい。
　次に、リソグラフィ法を用いて、絶縁層１２４Ａ、酸化物層１３０Ａ、酸化物層１３０Ｂ、導電膜１４２Ａｆ、及び導電膜１４２Ｂｆを加工して、島状の、絶縁体１２４、酸化物１３０ａ及び酸化物１３０ｂと、島状の、導電層１４２Ａ及び導電層１４２Ｂと、を形成する（図１４Ａ乃至図１４Ｃ参照）。例えば、絶縁層１２４Ａ、酸化物層１３０Ａ、酸化物層１３０Ｂ、導電膜１４２Ａｆ、及び導電膜１４２Ｂｆを加工して、島状の、絶縁体１２４、酸化物１３０ａ、及び酸化物１３０ｂと、一点鎖線Ａ１−Ａ２に平行な方向（トランジスタＭ２のチャネル長方向、又は図１４Ａに示すＸ方向）に延在する導電層１４２Ａ及び導電層１４２Ｂと、を形成した後、導電層１４２Ａ、及び導電層１４２Ｂを加工して、島状の、導電層１４２Ａ及び導電層１４２Ｂを形成する。
　なお、絶縁層１２４Ａ、酸化物層１３０Ａ、酸化物層１３０Ｂ、導電膜１４２Ａｆ、及び導電膜１４２Ｂｆの加工は、それぞれ異なる条件で行ってもよい。
　また、図１４Ｂに示すように、絶縁体１２４、酸化物１３０ａ、酸化物１３０ｂ、導電層１４２Ａ、及び導電層１４２Ｂの側面がテーパー形状になっていてもよい。絶縁体１２４、酸化物１３０ａ、酸化物１３０ｂ、導電層１４２Ａ、及び導電層１４２Ｂは、例えば、テーパー角が６０°以上９０°未満になるようにすればよい。このように側面をテーパー形状にすることで、これより後の工程において、絶縁体１７５などの被覆性が向上し、鬆などの欠陥を低減できる。
　ただし、上記に限られず、絶縁体１２４、酸化物１３０ａ、酸化物１３０ｂ、導電層１４２Ａ、及び導電層１４２Ｂの側面が、絶縁体１０１の上面に対し、概略垂直になる構成にしてもよい。このような構成にすることで、複数のトランジスタＭ２を設ける際に、小面積化、高密度化が可能となる。
　また、上記エッチング工程で発生した副生成物が、絶縁体１２４、酸化物１３０ａ、酸化物１３０ｂ、導電層１４２Ａ、及び導電層１４２Ｂの側面に層状に形成される場合がある。この場合、当該層状の副生成物が、絶縁体１２４、酸化物１３０ａ、酸化物１３０ｂ、導電層１４２Ａ、及び導電層１４２Ｂと、絶縁体１７５の間に形成されることになる。よって、絶縁体１０１の上面に接して形成された当該層状の副生成物は、除去することが好ましい。
　なお、絶縁体１２４、酸化物１３０ａ、酸化物１３０ｂ、導電層１４２Ａ、及び導電層１４２Ｂは、図１４Ａ乃至図１４Ｃに示す形状に限定されず、別の形状に加工してもよい。
　次に、絶縁体１２４、酸化物１３０ａ、酸化物１３０ｂ、導電層１４２Ａ、及び導電層１４２Ｂを覆って、絶縁体１７５を成膜する（図１５Ａ乃至図１５Ｃ参照）。ここで、絶縁体１７５は、絶縁体１０１の上面及び絶縁体１２４の側面に接することが好ましい。絶縁体１７５の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、又はＡＬＤ法といった成膜方法を用いて行うことができる。絶縁体１７５は、酸素の透過を抑制する機能を有する絶縁膜を用いることが好ましい。例えば、絶縁体１７５として、ＡＬＤ法を用いて窒化シリコンを成膜すればよい。又は、絶縁体１７５として、スパッタリング法を用いて、酸化アルミニウムを成膜し、その上にＰＥＡＬＤ法を用いて窒化シリコンを成膜すればよい。絶縁体２７５をこのような積層構造とすることで、水、又は水素といった不純物、及び酸素の拡散を抑制する機能が向上することがある。
　このようにして、酸化物１３０ａ、酸化物１３０ｂ、導電層１４２Ａ、及び導電層１４２Ｂを、酸素の拡散を抑制する機能を有する、絶縁体１７５で覆うことができる。これにより、のちの工程で、絶縁体１２４、酸化物１３０ａ、酸化物１３０ｂ、導電層１４２Ａ、及び導電層１４２Ｂに、後に形成される絶縁体１８０などから酸素が直接拡散することを低減できる。
　次に、絶縁体１７５上に、絶縁体１８０となる絶縁膜を成膜する（図１５Ａ乃至図１５Ｃ参照）。当該絶縁膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、又はＡＬＤ法といった成膜方法を用いて行うことができる。例えば、当該絶縁膜として、スパッタリング法を用いて酸化シリコン膜を成膜すればよい。当該絶縁膜を、酸素を含む雰囲気で、スパッタリング法で成膜することで、過剰酸素を含む絶縁体１８０を形成することができる。また、成膜ガスに水素を含む分子を用いなくてもよいスパッタリング法を用いることで、絶縁体１８０中の水素濃度を低減できる。なお、当該絶縁膜の成膜前に、加熱処理を行ってもよい。加熱処理は、減圧下で行い、大気に暴露することなく、連続して当該絶縁膜を成膜してもよい。このような処理を行うことによって、絶縁体１７５の表面などに吸着している水分及び水素を除去し、さらに酸化物１３０ａ、酸化物１３０ｂ、及び絶縁体１２４中の水分濃度及び水素濃度を低減できる。当該加熱処理には、上述した加熱処理条件を用いることができる。
　なお、絶縁体１８０となる絶縁膜には、誘電率が低い材料を用いることが好ましい。具体的には、誘電率が低い材料としては、例えば、酸化シリコンに加えて、酸化窒化シリコン、窒化酸化シリコン、又は窒化シリコンが挙げられる。また、誘電率が低い材料としては、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン、又は空孔を有する酸化シリコンも挙げられる。
　次に、絶縁体１８０となる絶縁膜にＣＭＰ法などの平坦化処理を行い、上面が平坦な絶縁体１８０を形成する（図１５Ａ乃至図１５Ｃ参照）。なお、絶縁体１８０上に、例えば、スパッタリング法によって窒化シリコンを成膜し、該窒化シリコンを絶縁体１８０に達するまで、ＣＭＰ処理を行ってもよい。
　次に、導電体１６０＿２と酸化物１３０とが重なる領域において、絶縁体１８０の一部、絶縁体１７５の一部、導電層１４２Ａの一部、及び導電層１４２Ｂの一部を加工して、酸化物１３０ｂに達する開口１５８Ａを形成する。開口１５８Ａの形成によって、導電層１４２Ａから導電体１４２ａ１及び導電体１４２ｂ１を形成し、導電層１４２Ｂから導電体１４２ａ２及び導電体１４２ｂ２を形成することができる（図１６Ａ乃至図１６Ｃ参照）。
　また、絶縁体１８０の一部と、絶縁体１７５の一部と、導電層１４２Ａの一部と、導電層１４２Ｂの一部と、のそれぞれの加工は、ドライエッチング法、又はウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。また、当該加工は、それぞれ異なる条件で行ってもよい。例えば、絶縁体１８０の一部をドライエッチング法で加工し、絶縁体１７５の一部をウェットエッチング法で加工し、導電体１４２Ａの一部及び導電層１４２Ｂの一部をドライエッチング法で加工してもよい。
　開口１５８Ａは、図１６Ｂに示すように、一点鎖線Ａ３−Ａ４に平行な方向（トランジスタＭ２のチャネル幅方向、又は図１６Ａに示すＹ方向）に延在して形成される構成にすることが好ましい。このように開口１５８Ａを形成することで、後に形成される、導電体１６０＿２を上記方向に延在して設けることができ、導電体１６０＿２を配線として機能させることができる。
　開口１５８Ａの幅は、トランジスタＭ２のチャネル長に反映されるため、微細であることが好ましい。例えば、開口１５８Ａの幅が、６０ｎｍ以下、５０ｎｍ以下、４０ｎｍ以下、３０ｎｍ以下、２０ｎｍ以下、又は１０ｎｍ以下であって、１ｎｍ以上、又は５ｎｍ以上であることが好ましい。このように、開口１５８Ａを微細に加工するには、ＥＵＶ光などの短波長の光、又は電子ビームを用いたリソグラフィ法を用いることが好ましい。
　開口１５８Ａを微細に加工する場合、絶縁体１８０の一部、絶縁体１７５の一部、導電層１４２Ｂの一部、及び導電層１４２Ａの一部の加工は、異方性エッチングを用いて行うことが好ましい。特に、ドライエッチング法による加工は、微細加工に適しているので好ましい。また、当該加工は、それぞれ異なる条件で行ってもよい。
　異方性エッチングを用いて、絶縁体１８０、絶縁体１７５、導電層１４２Ｂ、及び導電層１４２Ａを加工することで、導電体１４２ａ及び導電体１４２ｂの互いに対向する側面が、それぞれ酸化物１３０ｂの上面に対して概略垂直になるように形成することができる。このような構成にすることで、導電体１４２ａの端部付近の酸化物１３０の領域、及び導電体１４２ｂの端部付近の酸化物１３０の領域に所謂Ｌｏｆｆ領域が形成されることを低減できる。よって、トランジスタＭ２の周波数特性を向上させ、本発明の一態様に係る半導体装置の動作速度を向上させることができる。
　ただし、上記に限られず、絶縁体１８０、絶縁体１７５、導電体１４２ａ、及び導電体１４２ｂの側面がテーパー形状となる場合がある。また、絶縁体１８０のテーパー角が、導電体１４２ａ、又は導電体１４２ｂのテーパー角より大きくなる場合がある。また、開口１５８Ａを形成する際に、酸化物１３０ｂの上部が除去される場合がある。
　上記エッチング処理によって、酸化物１３０ａの側面、酸化物１３０ｂの上面及び側面、導電体１４２ａの側面、導電体１４２ｂの側面、絶縁体１８０の側面などへの不純物の付着又はこれらの内部への該不純物の拡散が生じる場合がある。このような不純物を除去する工程を行ってもよい。また、上記ドライエッチングで酸化物１３０ｂの表面に損傷領域が形成される場合がある。このような損傷領域を除去してもよい。当該不純物としては、絶縁体１８０、絶縁体１７５、導電層１４２Ｂ、及び導電層１４２Ａに含まれる成分、上記開口を形成する際に用いられる装置に使われている部材に含まれる成分、エッチングに使用するガス又は液体に含まれる成分などに起因したものが挙げられる。当該不純物としては、例えば、ハフニウム、アルミニウム、シリコン、タンタル、フッ素、又は塩素が挙げられる。
　特に、アルミニウム又はシリコンといった不純物は、酸化物１３０ｂの結晶性を低下させる場合がある。よって、酸化物１３０ｂの表面及びその近傍において、アルミニウム又はシリコンといった不純物は除去されることが好ましい。また、当該不純物の濃度は低減されていることが好ましい。例えば、酸化物１３０ｂ表面及びその近傍における、アルミニウム原子の濃度が、５．０原子％以下とすればよく、２．０原子％以下が好ましく、１．５原子％以下がより好ましく、１．０原子％以下がさらに好ましく、０．３原子％未満がさらに好ましい。
　なお、アルミニウム又はシリコンといった不純物により、酸化物１３０ｂの結晶性が低い領域では、結晶構造の緻密さが低下しているため、ＶＯＨ（ＶＯは酸素欠損であり、ＶＯＨはＶＯに水素が入った欠陥を指す）が多量に形成され、トランジスタがノーマリーオン（ゲート電極とソース電極との間に０Ｖを印加した場合にチャネルが存在し、トランジスタに電流が流れる状態）となりやすい。よって、酸化物１３０ｂの結晶性が低い領域は、低減又は除去されていることが好ましい。
　このため、酸化物１３０ｂに層状のＣＡＡＣ（Ｃ−Ａｘｉｓ　Ａｌｉｇｎｅｄ　Ｃｒｙｓｔａｌｌｉｎｅ）構造を有していることが好ましい。特に、酸化物１３０ｂのドレイン下端部までＣＡＡＣ構造を有することが好ましい。ここで、トランジスタＭ２において、導電体１４２ａ又は導電体１４２ｂ、及びその近傍がドレインとして機能する。つまり、導電体１４２ａ（導電体１４２ｂ）の下端部近傍の、酸化物１３０ｂが、ＣＡＡＣ構造を有することが好ましい。このように、ドレイン耐圧に顕著に影響するドレイン端部においても、酸化物１３０ｂの結晶性の低い領域が除去され、ＣＡＡＣ構造を有することで、トランジスタＭ２の電気特性の変動をさらに抑制することができる。また、トランジスタＭ２の信頼性を向上させることができる。
　上記エッチング工程で酸化物１３０ｂ表面に付着した不純物などを除去するために、洗浄処理を行う。洗浄方法としては、洗浄液など用いたウェット洗浄（ウェットエッチング処理ということもできる）、プラズマを用いたプラズマ処理、熱処理による洗浄などがあり、上記洗浄を適宜組み合わせて行ってもよい。なお、当該洗浄処理によって、上記開口が深くなる場合がある。
　ウェット洗浄には、アンモニア水、シュウ酸、リン酸、及びフッ化水素酸から選ばれた一以上を炭酸水又は純水で希釈した水溶液を用いることができる。又は、ウェット洗浄には、純水、又は炭酸水を用いて行ってもよい。又は、これらの水溶液、純水、又は炭酸水を用いた超音波洗浄を行ってもよい。又は、これらの洗浄を適宜組み合わせて行ってもよい。
　なお、本明細書等では、フッ化水素酸を純水で希釈した水溶液を希釈フッ化水素酸と呼び、アンモニア水を純水で希釈した水溶液を希釈アンモニア水と呼ぶ場合がある。また、当該水溶液の濃度、温度などは、除去したい不純物、洗浄される半導体装置の構成などによって、適宜調整すればよい。希釈アンモニア水のアンモニア濃度は０．０１％以上５％以下、好ましくは０．１％以上０．５％以下とすればよい。また、希釈フッ化水素酸のフッ化水素濃度は０．０１ｐｐｍ以上１００ｐｐｍ以下、好ましくは０．１ｐｐｍ以上１０ｐｐｍ以下とすればよい。
　なお、超音波洗浄には、２００ｋＨｚ以上の周波数を用いることが好ましく、９００ｋＨｚ以上の周波数を用いることがより好ましい。当該周波数を用いることで、酸化物１３０ｂなどへのダメージを低減することができる。
　また、上記洗浄処理を複数回行ってもよく、洗浄処理毎に洗浄液を変更してもよい。例えば、第１の洗浄処理として希釈フッ化水素酸、又は希釈アンモニア水を用いた処理を行い、第２の洗浄処理として純水、又は炭酸水を用いた処理を行ってもよい。
　上記洗浄処理として、本実施の形態では、希釈アンモニア水を用いてウェット洗浄を行う。当該洗浄処理を行うことで、酸化物１３０ａ、酸化物１３０ｂなどの表面に付着又は内部に拡散した不純物を除去することができる。さらに、酸化物１３０ｂの結晶性を高めることができる。
　上記エッチング後、又は上記洗浄後に加熱処理を行ってもよい。加熱処理は、１００℃以上４５０℃以下、好ましくは３５０℃以上４００℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、又は酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。これにより、酸化物１３０ａ及び酸化物１３０ｂに酸素を供給して、酸素欠損の低減を図ることができる。また、このような熱処理を行うことで、酸化物１３０ｂの結晶性を向上させることができる。また、加熱処理は減圧状態で行ってもよい。又は、酸素雰囲気で加熱処理した後に、大気に露出せずに連続して窒素雰囲気で加熱処理を行ってもよい。
　次に、絶縁体１２４と、酸化物１３０と、導電体１４２ａと、導電体１４２ｂと、が重ならない領域において、絶縁体１８０の一部、絶縁体１７５の一部を加工して、絶縁体１０１に達する開口１５８Ｂを形成する（図１６Ａ乃至図１６Ｃ参照）。
　また、開口１５８Ｂの形成には、開口１５８Ａの形成と同様に、ドライエッチング法、又はウェットエッチング法を用いることができる。例えば、絶縁体１８０の一部をドライエッチング法で加工し、絶縁体１７５の一部をウェットエッチング法で加工してもよい。
　開口１５８Ｂは、図１６Ａに示す一点鎖線Ａ３−Ａ４に平行な方向（トランジスタＭ２のチャネル幅方向、又は図１６Ａに示すＹ方向）に延在して形成される構成にすることが好ましい。このように、開口１５８Ｂを形成することで、後に形成される、導電体１６０＿１を上記方向に延在して設けることができ、導電体１６０＿１を配線として機能させることができる。
　なお、開口１５８Ａ及び開口１５８Ｂのそれぞれは、互いに一括で形成してもよく、又は、別々に形成してもよい。例えば、開口１５８Ａ及び開口１５８Ｂの一方を先に形成して、他方を後に形成してもよい。なお、開口１５８Ａは、開口１５８Ａの底部に酸化物１３０ｂが露出するように形成され、開口１５８Ｂは、開口１５８Ｂの底部に絶縁体１０１が露出するように形成されることが好ましい。このため、開口１５８Ａと、開口１５８Ｂとのそれぞれの形成には、互いに異なる条件の加工方法を用いることが好ましい。
　次に、絶縁膜１５３Ａを成膜する（図１７Ａ乃至図１７Ｃ参照）。絶縁膜１５３Ａは、後の工程で絶縁体１５３＿１、及び絶縁体１５３＿２となる絶縁膜である。絶縁膜１５３Ａは、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、又はＡＬＤ法といった成膜方法を用いて成膜することができる。絶縁膜１５３ＡはＡＬＤ法を用いて成膜することが好ましい。上記の通り、絶縁膜１５３Ａは薄い膜厚で成膜することが好ましく、膜厚のバラつきが小さくなるようにする必要がある。これに対して、ＡＬＤ法は、プリカーサと、リアクタント（例えば、酸化剤）を交互に導入して行う成膜方法であり、このサイクルを繰り返す回数によって膜厚を調節することができるため、精密な膜厚調節が可能である。また、図１７Ｂ及び図１７Ｃに示すように、絶縁膜１５３Ａは、開口１５８Ａと開口１５８Ｂのそれぞれの底部及び側面に、被覆性良く成膜される必要がある。開口１５８Ａにおいて、酸化物１３０の上面及び側面に、被覆性良く成膜されることが好ましい。また、開口１５８Ｂにおいて、絶縁体１０１の上面及び絶縁体１８０の側面に、被膜性良く成膜されることが好ましい。ＡＬＤ法を用いることで、開口１５８Ａと開口１５８Ｂのそれぞれの底面及び側面において、原子の層を一層ずつ堆積させることができるため、絶縁膜１５３Ａをそれぞれの開口に対して良好な被覆性で成膜できる。
　また、絶縁膜１５３ＡをＡＬＤ法で成膜する場合、酸化剤として、オゾン（Ｏ３）、酸素（Ｏ２）、水（Ｈ２Ｏ）などを用いることができる。水素を含まない、オゾン（Ｏ３）、酸素（Ｏ２）などを酸化剤として用いることで、酸化物１３０ｂに拡散する水素を低減できる。
　本実施の形態では、絶縁膜１５３Ａとして酸化ハフニウムを熱ＡＬＤ法によって成膜する。
　又は、絶縁膜１５３Ａに用いられる絶縁性材料には、比誘電率が高いｈｉｇｈ−ｋ材料を用いてもよい。比誘電率が高いｈｉｇｈ−ｋ材料としては、例えば、上述した酸化ハフニウムに加えて、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、及びマグネシウムから選ばれた一種、又は二種以上が含まれた金属酸化物が挙げられる。又は、絶縁膜１５３Ａには、アルミニウム及びハフニウムの一方又は双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウムとハフニウムとを含む酸化物（ハフニウムアルミネート）を用いてもよい。
　また、絶縁膜１５３Ａには、酸化シリコン、酸化窒化シリコン、窒化酸化シリコンといった絶縁性材料を用いることができる。又は、絶縁膜１５３Ａには、フッ素を添加した酸化シリコン、又は炭素を添加した酸化シリコンといった絶縁性材料を用いることができる。又は、絶縁膜１５３Ａには、炭素及び窒素を添加した酸化シリコンを用いることができる。又は、絶縁膜１５３Ａには、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、及び酸化窒化シリコンは熱に対し安定であるため好ましい。又は、絶縁膜１５３Ａは、上述した材料から選ばれた２つ以上を有する積層構造としてもよい。
　次に、酸素を含む雰囲気でマイクロ波処理を行うことが好ましい（図１７Ａ乃至図１７Ｃ参照）。ここで、マイクロ波処理とは、例えばマイクロ波を用いて高密度プラズマを発生させる電源を有する装置を用いた処理のことを指す。また、本明細書などにおいて、マイクロ波とは、３００ＭＨｚ以上３００ＧＨｚ以下の周波数を有する電磁波を指すものとする。なお、絶縁膜１５３Ａを積層構造とする場合、絶縁膜１５３Ａの一部を成膜した段階で、マイクロ波処理を行ってもよい。例えば、絶縁膜１５３Ａが酸化シリコン膜又は酸化窒化シリコン膜を含む場合、酸化シリコン膜又は酸化窒化シリコン膜を成膜した段階で当該マイクロ波処理を行ってもよい。
　図１７Ｂ及び図１７Ｃに示す点線の矢印は、マイクロ波又はＲＦといった高周波、酸素プラズマ、酸素ラジカルなどを示す。マイクロ波処理は、例えばマイクロ波を用いた高密度プラズマを発生させる電源を有する、マイクロ波処理装置を用いることが好ましい。ここで、マイクロ波処理装置の周波数は、３００ＭＨｚ以上３００ＧＨｚ以下、好ましくは２．４ＧＨｚ以上２．５ＧＨｚ以下、例えば、２．４５ＧＨｚにすればよい。高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができる。また、マイクロ波処理装置のマイクロ波を印加する電源の電力は、１０００Ｗ以上１００００Ｗ以下、好ましくは２０００Ｗ以上５０００Ｗ以下にすればよい。また、マイクロ波処理装置は基板側にＲＦを印加する電源を有してもよい。また、基板側にＲＦを印加することで、高密度プラズマによって生成された酸素イオンを、効率よく酸化物１３０ｂ中に導くことができる。プラズマ、マイクロ波などの作用により、導電体１４２ａ、及び導電体１４２ｂに重ならない酸化物１３０の領域に含まれるＶＯＨを分断し、水素を当該領域から除去することができる。つまり、当該領域に含まれるＶＯＨを低減できる。これにより、当該領域における、酸素欠損、及びＶＯＨを低減し、キャリア濃度を低下させることができる。また、当該領域で形成された酸素欠損に、上記酸素プラズマで発生した酸素ラジカルを供給することで、さらに、当該領域中の酸素欠損を低減し、キャリア濃度を低下させることができる。
　また、図１７Ｂ及び図１７Ｃに示すように、導電体１４２ａ及び導電体１４２ｂは、マイクロ波又はＲＦといった高周波、酸素プラズマなどの作用を遮蔽するため、これらの作用は導電体１４２ａに重なる酸化物１３０ｂの領域及び導電体１４２ｂに重なる酸化物１３０ｂの領域には及ばない。これにより、マイクロ波処理によって、当該領域で、ＶＯＨの低減、及び過剰な量の酸素供給が発生しないため、キャリア濃度の低下を防ぐことができる。
　また、導電体１４２ａ及び導電体１４２ｂの側面に接して、酸素に対するバリア性を有する絶縁膜１５３Ａが設けられている。これにより、マイクロ波処理によって、導電体１４２ａ及び導電体１４２ｂの側面に酸化膜が形成されることを抑制できる。
　また、上記によって、絶縁体１５３＿２の膜質を向上させることができるため、トランジスタＭ２の信頼性が向上する。
　以上のようにして、導電体１４２ａ及び導電体１４２ｂに重ならない酸化物１３０の領域で選択的に酸素欠損、及びＶＯＨを除去して、当該領域をｉ型又は実質的にｉ型とすることができる。さらに、ソース領域又はドレイン領域として機能する、導電体１４２ａに重なる酸化物１３０の領域および導電体１４２ｂに重なる酸化物１３０の領域に過剰な酸素が供給されることを抑制し、導電性を維持することができる。これにより、トランジスタＭ２の電気特性の変動を抑制し、基板面内でトランジスタＭ２の電気特性がばらつくことを抑制できる。
　なお、マイクロ波処理では、マイクロ波と酸化物１３０ｂ中の分子の電磁気的な相互作用により、酸化物１３０ｂに直接的に熱エネルギーを伝達する場合がある。この熱エネルギーにより、酸化物１３０ｂが加熱される場合がある。このような加熱処理をマイクロ波アニールと呼ぶ場合がある。マイクロ波処理を、酸素を含む雰囲気中で行うことで、酸素アニールと同等の効果が得られる場合がある。また、酸化物１３０ｂに水素が含まれる場合、この熱エネルギーが酸化物１３０ｂ中の水素に伝わり、これにより活性化した水素が酸化物１３０ｂから放出されることが考えられる。
　なお、絶縁膜１５３Ａの成膜後に行うマイクロ波処理は行わずに、絶縁膜１５３Ａの成膜前にマイクロ波処理を行ってもよい。
　また、絶縁膜１５３Ａの成膜後のマイクロ波処理後に減圧状態を保ったままで、加熱処理を行ってもよい。このような処理を行うことで、絶縁膜１５３Ａ中、酸化物１３０ｂ中、及び酸化物１３０ａ中の水素を効率よく除去できる。また、水素の一部は、導電体１４２ａ、及び導電体１４２ｂにゲッタリングされる場合がある。又は、マイクロ波処理後に減圧状態を保ったままで、加熱処理を行うステップを複数回繰り返して行ってもよい。加熱処理を繰り返し行うことで、絶縁膜１５３Ａ中、酸化物１３０ｂ中、及び酸化物１３０ａ中の水素をさらに効率よく除去できる。なお、加熱処理温度は、３００℃以上５００℃以下とすることが好ましい。また、上記マイクロ波処理、すなわちマイクロ波アニールが該加熱処理を兼ねてもよい。マイクロ波アニールにより、酸化物１３０ｂなどが十分加熱される場合、該加熱処理を行わなくてもよい。
　また、マイクロ波処理を行って絶縁膜１５３Ａの膜質を改質することで、水素及び水といった不純物の拡散を抑制できる。従って、導電体１６０＿１、及び導電体１６０＿２となる導電膜の成膜などの後工程、又は熱処理などの後処理により、絶縁体１５３＿２を介して、水素及び水といった不純物が、酸化物１３０ｂ、酸化物１３０ａなどへ拡散することを抑制できる。
　次に、絶縁体１５４＿１及び絶縁体１５４＿２となる絶縁膜１５４Ａを成膜する（図１８Ａ乃至図１８Ｃ参照）。絶縁膜１５４Ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、又はＡＬＤ法といった成膜方法を用いることができる。絶縁膜１５４Ａは、絶縁膜１５３Ａと同様にＡＬＤ法を用いて成膜することが好ましい。ＡＬＤ法を用いることで、絶縁膜１５４Ａを薄い膜厚で被覆性良く成膜することができる。本実施の形態では、絶縁膜１５４Ａとして窒化シリコンをＰＥＡＬＤ法で成膜する。
　なお、絶縁膜１５４Ａには、絶縁膜１５３Ａに適用できる絶縁性材料を用いてもよい。
　また、絶縁膜１５４Ａは、絶縁膜１５３Ａと同一の材料としてもよい。つまり、メモリセルＭＣにおいて、絶縁体１５３＿２及び絶縁体１５４＿２は１つの絶縁体としてもよい。同様に、絶縁体１５３＿１及び絶縁体１５４＿１は１つの絶縁体としてもよい。
　次に、導電体１６０ａ＿１及び導電体１６０ａ＿２となる導電膜１６０Ａと、導電体１６０ｂ＿２及び導電体１６０ｂ＿２となる導電膜１６０Ｂと、を順に成膜する（図１８Ａ乃至図１８Ｃ参照）。導電膜１６０Ａ及び導電膜１６０Ｂの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、又はＡＬＤ法といった成膜方法を用いて行うことができる。本実施の形態では、ＡＬＤ法を用いて、導電膜１６０Ａとして窒化チタンを成膜し、ＣＶＤ法を用いて導電膜１６０Ｂとしてタングステンを成膜する。
　なお、導電膜１６０Ａには、窒化チタン以外では、タンタル、窒化タンタル、チタン、ルテニウム、又は酸化ルテニウムといった導電性材料を用いてもよい。又は、導電膜１６０Ａには、上述した材料から選ばれた２つ以上を有する積層構造を用いてもよい。また、導電膜１６０Ｂは、タングステン以外では、銅又はアルミニウムといった導電性材料を用いてもよい。又は、導電膜１６０Ｂには、上述した材料から選ばれた２つ以上を有する積層構造を用いてもよい。
　次に、ＣＭＰ法などの平坦化処理によって、絶縁膜１５３Ａ、絶縁膜１５４Ａ、導電膜１６０Ａ、及び導電膜１６０Ｂを、絶縁体１８０が露出するまで研磨する。つまり、絶縁膜１５３Ａ、絶縁膜１５４Ａ、導電膜１６０Ａ、及び導電膜１６０Ｂの、絶縁体１８０の上方の部分、開口１５８Ａの上方の部分、及び開口１５８Ｂの上方の部分を除去する。これによって、開口１５８Ａの中に、絶縁体１５３＿２、絶縁体１５４＿２、及び導電体１６０＿２（導電体１６０ａ＿２及び導電体１６０ｂ＿２）を形成し、開口１５８Ｂの中に、絶縁体１５３＿１、絶縁体１５４＿１、及び導電体１６０＿１（導電体１６０ａ＿１及び導電体１６０ｂ＿１）を形成する（図１９Ａ乃至図１９Ｃ参照）。
　これにより、絶縁体１５３＿２は、酸化物１３０ｂに重畳する開口１５８Ａの底部及び側面に接して設けられる。また、導電体１６０＿２は、絶縁体１５３＿２及び絶縁体１５４＿２を介して、開口１５８Ａを埋め込むように配置される。このようにして、トランジスタＭ２が形成される。
　また、絶縁体１５３＿１は、トランジスタＭ１の酸化物２３０に重なる開口１５８Ｂの底部及び側面に接して設けられる。また、導電体１６０＿１は、絶縁体１５３＿１及び絶縁体１５４＿１を介して、開口１５８Ｂを埋め込むように配置される。
　次に、上記の加熱処理と同様の条件で加熱処理を行ってもよい。本実施の形態では、窒素雰囲気にて４００℃の温度で１時間の処理を行う。該加熱処理によって、絶縁体１８０中の水分濃度及び水素濃度を低減させることができる。なお、上記加熱処理後、大気に曝すことなく連続して、絶縁体２０１の形成を行ってもよい。
　次に、絶縁体１８０上、絶縁体１５３＿１上、絶縁体１５４＿１上、導電体１６０＿１上、絶縁体１５３＿２上、絶縁体１５４＿２上、導電体１６０＿２上に絶縁体２０１を成膜する。なお、絶縁体２０１の形成方法については、例えば、絶縁体１０１の形成方法を参照する。また、このため、絶縁体２０１には、絶縁体１０１に適用できる材料を用いることができる。
　次に、導電体１６０＿２の一部に重なる領域に、絶縁体２０１の一部を加工して、開口１５９を形成する（図２０Ａ乃至図２０Ｃ参照）。なお、絶縁体２０１の一部の加工は、ドライエッチング法、又はウェットエッチング法を用いることができる。また、ドライエッチング法による加工は微細加工に適している。また、開口１５９の形成方法に、開口１５８Ａ及び開口１５８Ｂを形成した加工方法を適用してもよい。
　次に、導電体２７０ａとなる導電膜２７０Ａと、導電体２７０ｂとなる導電膜２７０Ｂと、を順に成膜する（図２１Ａ乃至図２１Ｃ参照）。導電膜２７０Ａ及び導電膜２７０Ｂの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、又はＡＬＤ法といった成膜方法を用いて行うことができる。特に、導電膜２７０Ａは、開口１５９の底面及び側面に被膜性良く成膜されることが好ましい。このため、導電膜２７０Ａは、一例として、ＡＬＤ法を用いて成膜されることが好ましい。また、導電膜２７０Ｂは、一例として、ＣＶＤ法を用いて、成膜されることが好ましい。
　なお、導電膜２７０Ａには、導電膜１６０Ａに適用できる材料を用いることができる。また、導電膜２７０Ｂには、導電膜１６０Ｂに適用できる材料を用いることができる。
　次に、ＣＭＰ法などの平坦化処理によって、導電膜２７０Ａ及び導電膜２７０Ｂを、絶縁体２０１が露出するまで研磨する。つまり、導電膜２７０Ａ及び導電膜２７０Ｂの、絶縁体２０１の上方の部分及び開口１５９の上方の部分を除去する。これによって、開口１５９の中に、導電体２７０（導電体２７０ａ及び導電体２７０ｂ）を形成する（図２２Ａ乃至図２２Ｃ参照）。
　次に、図１１Ａ乃至図２２Ｃに示した作製方法と同様に、絶縁体２０１上に、トランジスタＭ１を形成する（図２３Ａ乃至図２３Ｃ参照）。
　具体的には、絶縁体２０１上の導電体１６０＿１の一部に重なる領域に絶縁体２２４、酸化物２３０ａ、及び酸化物２３０ｂの積層体を形成し、絶縁体２０１上及び酸化物２３０ｂ上に位置し、かつ絶縁体２２４、酸化物２３０ａ、及び酸化物２３０ｂのそれぞれの側面と、を覆うように、導電体２４２ａ（導電体２４２ａ１及び導電体２４２ａ２）と導電体２４２ｂ（導電体２４２ｂ１及び導電体２４２ｂ２）を形成する。特に、導電体２４２ｂは、開口１５９の内部に設けられた導電体２７０上にも形成されているものとする。
　また、絶縁体２０１上と、導電体２４２ａ上と、導電体２４２ｂ上と、に、絶縁体２７５と絶縁体２８０とが順に形成されている。
　また、導電体２６０と酸化物２３０とが重なる領域には、絶縁体２８０の一部、絶縁体２７５の一部、導電層２４２ａとなる膜の一部、及び導電層２４２ｂとなる膜の一部を加工することによって形成される、酸化物２３０ｂに達する開口が含まれている。また、当該開口の内部には、絶縁体２５３と、絶縁体２５４と、導電体２６０と、が順に形成されている。
　なお、絶縁体２２４については、上記で説明した絶縁体１２４の説明を参照する。また、酸化物２３０については、上記で説明した酸化物１３０の説明を参照する。また、導電体２４２ａ及び導電体２４２ｂは、上記で説明した導電体１４２ａ、及び導電体１４２ｂの説明を参照する。また、絶縁体２７５については、上記で説明した絶縁体１７５の説明を参照する。また、絶縁体２８０については、上記で説明した絶縁体１８０の説明を参照する。また、絶縁体２５３については、上記で説明した絶縁体１５３＿１及び絶縁体１５３＿２の説明を参照する。また、絶縁体２５４については、上記で説明した絶縁体１５４＿１及び絶縁体１５４＿２の説明を参照する。また、導電体２６０については、上記で説明した導電体１６０＿１及び導電体１６０＿２の説明を参照する。
　次に、絶縁体２８０上、絶縁体２５３上、絶縁体２５４上、及び導電体２６０上に絶縁体３０１を成膜する（図９Ａ乃至図９Ｃ参照）。絶縁体３０１の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、又はＡＬＤ法といった成膜方法を用いて行うことができる。絶縁体３０１の成膜は、例えば、絶縁体１０１及び絶縁体２０１と同様に、ＡＬＤ法を用いて、水素濃度の低減された酸化ハフニウムを成膜することが好ましい。
　なお、絶縁体３０１の別の材料、及び別の形成方法については、絶縁体１０１の説明を参照する。
　以上により、図３に示すメモリセルＭＣａを含む記憶層ＡＬＹａ、メモリセルＭＣｂを含む記憶層ＡＬＹｂ、及びメモリセルＭＣｃを含む記憶層ＡＬＹｃを有する半導体装置を作製できる。図９Ａ乃至図２３Ｃに示すように、本実施の形態に示す半導体装置の作製方法を用いることで、トランジスタＭ１のバックゲート電極と、トランジスタＭ２のゲート電極と、を同一の工程で作製できる。これにより、トランジスタＭ１と、トランジスタＭ２と、を有する半導体装置ＤＥＶの作製工程を低減できる。
　また、図３に示すメモリセルＭＣａ、メモリセルＭＣｂ、又はメモリセルＭＣｃを有する半導体装置は、メモリセルの占有面積を小さくすることができる。つまり、当該半導体装置の記録密度を高めることができる。
　なお、本発明の一態様に係る、半導体装置の作製方法は、図９Ａ乃至図２３Ｃに示した方法に限定されない。半導体装置の作製方法は、状況に応じて、材料、及び工程を変更してもよい。
　例えば、図１５Ａ乃至図１５Ｃにおいて、絶縁体１８０を形成した後は、図２４Ａ乃至図２８Ｃに示す作製工程で、半導体装置を作製してもよい。
　図１５Ａ乃至図１５Ｃにおいて、絶縁体１８０を形成した後は、酸化物１３０が重なる領域において、絶縁体１８０の一部、絶縁体１７５の一部、導電層１４２Ａの一部、及び導電層１４２Ｂの一部を加工して、酸化物１３０ｂに達する開口１５８Ａを形成する。開口１５８Ａの形成によって、導電層１４２Ａから導電体１４２ａ１及び導電体１４２ｂ１を形成し、導電層１４２Ｂから導電体１４２ａ２及び導電体１４２ｂ２を形成することができる（図２４Ａ乃至図２４Ｃ参照）。なお、具体的な工程については、図１６Ａ乃至図１６Ｃの説明を参照する。
　また、開口１５８Ａの形成後は、図１７Ａ乃至図１７Ｃと同様に、酸素を含む雰囲気でマイクロ波処理を行うことが好ましい。
　次に、絶縁体１８０上と、酸化物１３０上と、に絶縁膜１５３Ａ、絶縁膜１５４Ａ、導電膜１６０Ａ、及び導電膜１６０Ｂを順に形成する（図２５Ａ乃至図２５Ｃ参照）。なお、具体的な工程については、図１８Ａ乃至図１８Ｃの説明を参照する。
　その後、ＣＭＰ法などの平坦化処理によって、絶縁膜１５３Ａ、絶縁膜１５４Ａ、導電膜１６０Ａ、及び導電膜１６０Ｂを、絶縁体１８０が露出するまで研磨する。これによって、開口１５８Ａの中に、絶縁体１５３＿２、絶縁体１５４＿２、及び導電体１６０＿２（導電体１６０ａ＿２及び導電体１６０ｂ＿２）を形成する（図２６Ａ乃至図２６Ｃ参照）。なお、具体的な工程については、図１９Ａ乃至図１９Ｃの説明を参照する。これにより、トランジスタＭ２のゲートが形成される。
　図２６Ａ乃至図２６Ｃにおいて、絶縁体１５３＿２、絶縁体１５４＿２、及び導電体１６０＿２（導電体１６０ａ＿２及び導電体１６０ｂ＿２）を形成した後は、導電体１４２ａ又は導電体１４２ｂと、酸化物１３０とが重ならない領域において、絶縁体１８０の一部、絶縁体１７５の一部を加工して、絶縁体１０１に達する開口１５８Ｂを形成する（図２７Ａ乃至図２７Ｃ参照）。なお、具体的な工程については、図１６Ａ乃至図１６Ｃの説明を参照する。
　次に、絶縁体１８０上と、絶縁体１５３＿２上と、絶縁体１５４＿２上と、導電体１６０＿２上に絶縁膜１５３ＡＡ、絶縁膜１５４ＡＡ、導電膜１６０ＡＡ、及び導電膜１６０ＢＡを順に形成する（図２８Ａ乃至図２８Ｃ参照）。絶縁膜１５３ＡＡは、例えば、絶縁膜１５３Ａに適用できる材料を用いることができる。また、絶縁膜１５４ＡＡは、例えば、絶縁膜１５４Ａに適用できる材料を用いることができる。また、導電膜１６０ＡＡは、例えば、導電膜１６０Ａに適用できる材料を用いることができる。また、導電膜１６０ＢＡは、例えば、導電膜１６０Ｂに適用できる材料を用いることができる。なお、具体的な工程については、図１８Ａ乃至図１８Ｃの説明を参照する。
　その後、ＣＭＰ法などの平坦化処理によって、絶縁膜１５３ＡＡ、絶縁膜１５４ＡＡ、導電膜１６０ＡＡ、及び導電膜１６０ＢＡを、絶縁体１８０が露出するまで研磨する。これによって、開口１５８Ｂの中に、絶縁体１５３＿１、絶縁体１５４＿１、及び導電体１６０＿１（導電体１６０ａ＿１、及び導電体１６０ｂ＿１）を形成する。なお、図２８Ａ乃至図２８Ｃに示した半導体装置は、平坦化処理によって、図１９Ａ乃至図１９Ｃに示した構成とほぼ同一となる。なお、平坦化処理の具体的な工程については、図１９Ａ乃至図１９Ｃの説明を参照する。
　上記のとおり、図１５Ａ乃至図１５Ｃにおいて、絶縁体１８０を形成した後は、図２４Ａ乃至図２８Ｃに示す作製工程を行い、その後、図２０Ａ乃至図２３Ｃで説明した作製工程を行うことでも、本発明の一態様の半導体装置を作製することができる。また、本発明の一態様に係る、半導体装置の作製方法は、先に開口１５８Ｂを形成して、開口１５８Ｂ内に絶縁体１５３＿１、絶縁体１５４＿１、及び導電体１６０＿１（導電体１６０ａ＿１及び導電体１６０ｂ＿１）を形成して、その後に、開口１５８Ａを形成して、開口１５８Ａ内に絶縁体１５３＿２、絶縁体１５４＿２、及び導電体１６０＿２（導電体１６０ａ＿２及び導電体１６０ｂ＿２）を形成する順番としてもよい（図示しない）。
＜半導体装置の変更例１＞
　以下では、図１に示す回路構成とは異なる、本発明の一態様である半導体装置ＤＥＶの構成例について説明する。
　図２９は、図１に示す半導体装置ＤＥＶの変更例である。具体的には、図２９に示す半導体装置ＤＥＶは、一例として、記憶層ＡＬＹａにおいて、ｊ列目（ここでのｊは、１以上ｎ−１以下の整数とする）のメモリセルＭＣａ［１，ｊ］乃至メモリセルＭＣａ［ｍ，ｊ］と、ｊ＋１列目のメモリセルＭＣａ［１，ｊ＋１］乃至メモリセルＭＣａ［ｍ，ｊ＋１］と、が一本の配線ＳＬａ（ｊ，ｊ＋１）に電気的に接続されている点で、図１に示す半導体装置ＤＥＶと異なっている。また、同様に、図２９に示す半導体装置ＤＥＶは、記憶層ＡＬＹｂにおいて、ｊ列目（ここでのｊは、１以上ｎ−１以下の整数とする）のメモリセルＭＣｂ［１，ｊ］乃至メモリセルＭＣｂ［ｍ，ｊ］と、ｊ＋１列目のメモリセルＭＣｂ［１，ｊ＋１］乃至メモリセルＭＣｂ［ｍ，ｊ＋１］と、が一本の配線ＳＬｂ（ｊ，ｊ＋１）に電気的に接続されている点でも、図１に示す半導体装置ＤＥＶと異なっている。
　なお、配線ＳＬａ（ｊ，ｊ＋１）は、一例として、図１に示す半導体装置ＤＥＶに含まれる配線ＳＬａ［ｊ］と配線ＳＬａ［ｊ＋１］（いずれも図示しない）を一本にまとめた配線である。同様に、配線ＳＬｂ（ｊ，ｊ＋１）は、一例として、図１に示す半導体装置ＤＥＶに含まれる配線ＳＬｂ［ｊ］と配線ＳＬｂ［ｊ＋１］（いずれも図示しない）を一本にまとめた配線である。
　また、図２９の半導体装置ＤＥＶの断面模式図の一例を、図３０に示す。図３０に示す記憶層ＡＬＹａにおいて、隣り合うメモリセルＭＣａのそれぞれに含まれているトランジスタＭ２の導電体１４２ｂは、一体として設けられている。また、記憶層ＡＬＹａの導電体１４２ｂは、図３０に示すＹ方向（トランジスタＭ１及びトランジスタＭ２のチャネル幅方向）にも形成されており、これによって配線ＳＬａが延設されている。同様に、記憶層ＡＬＹｂにおいて、隣り合うメモリセルＭＣｂのそれぞれに含まれているトランジスタＭ２の導電体１４２ｂは、一体として設けられている。また、記憶層ＡＬＹｂの導電体１４２ｂは、図３０に示すＹ方向にも形成されており、これによって配線ＳＬｂが延設されている。また、同様に、記憶層ＡＬＹｃにおいて、隣り合うメモリセルＭＣｃのそれぞれに含まれているトランジスタＭ２の導電体１４２ｂは、一体として設けられている。また、記憶層ＡＬＹｃの導電体１４２ｂは、図３０に示すＹ方向にも形成されており、これによって配線ＳＬｃが延設されている。
　上記のとおり、複数本の配線を一本の配線にまとめることによって、図２９の半導体装置ＤＥＶは、図１の半導体装置ＤＥＶよりも、記憶層ＡＬＹａ及び記憶層ＡＬＹｂのそれぞれに延設する配線の数を少なくすることができる。また、少なくした配線の領域を、メモリセルＭＣの一部として用いることができるため、記憶層ＡＬＹａ及び記憶層ＡＬＹｂのそれぞれにおける記録密度を高くすることができる場合がある。
　なお、上記では、図２９の半導体装置ＤＥＶは、図１の半導体装置ＤＥＶの変更例として説明したが、図１の半導体装置ＤＥＶの変更は、図２９の半導体装置ＤＥＶの構成以外としてもよい。
　例えば、記憶層ＡＬＹａにおいて、ＷＢＬａ［ｊ］とＷＢＬａ［ｊ＋１］を一本の書き込みビット線としてまとめてもよい（図示しない）。この場合、ｊ列目のメモリセルＭＣａ［ｉ，ｊ］（ここでのｉは１以上ｍ以下の整数である）と、ｊ＋１列目のメモリセルＭＣａ［ｉ，ｊ＋１］と、のそれぞれへの同時に同じデータの書き込みを防ぐため、メモリセルＭＣａ［ｉ，ｊ］のトランジスタＭ１のゲートに電気的に接続される書き込みワード線と、メモリセルＭＣａ［ｉ，ｊ＋１］のトランジスタＭ１のゲートに電気的に接続される書き込みワード線を、別々の配線とすることが好ましい。なお、上記については、記憶層ＡＬＹｂについても同様である。
　また、例えば、図１の半導体装置ＤＥＶは、図３１に示す半導体装置ＤＥＶの回路構成に変更してもよい。図３１に示す半導体装置ＤＥＶは、図２９の半導体装置の更に変更した回路構成であって、配線ＳＬと、各記憶層に含まれるそれぞれのメモリセルＭＣと、が電気的に接続された構成となっている。
　具体的には、記憶層ＡＬＹａにおけるメモリセルＭＣａ［１，ｊ］とメモリセルＭＣａ［１，ｊ＋１］のそれぞれに含まれているトランジスタＭ２の第２端子と、記憶層ＡＬＹｂにおけるメモリセルＭＣｂ［１，ｊ］とメモリセルＭＣｂ［１，ｊ＋１］のそれぞれに含まれているトランジスタＭ２の第２端子と、は、配線ＳＬ［１］＿（ｊ，ｊ＋１）に電気的に接続されている。また、記憶層ＡＬＹａにおけるメモリセルＭＣａ［ｍ，ｊ］とメモリセルＭＣａ［ｍ，ｊ＋１］のそれぞれに含まれているトランジスタＭ２の第２端子と、記憶層ＡＬＹｂにおけるメモリセルＭＣｂ［ｍ，ｊ］とメモリセルＭＣｂ［ｍ，ｊ＋１］のそれぞれに含まれているトランジスタＭ２の第２端子と、は、配線ＳＬ［ｍ］＿（ｊ，ｊ＋１）に電気的に接続されている。
　また、図３１の半導体装置ＤＥＶの断面模式図の一例を、図３２に示す。図３２に示す半導体装置ＤＥＶは、記憶層ＡＬＹａにおける隣り合うメモリセルＭＣａの間の領域と、記憶層ＡＬＹｂにおける隣り合うメモリセルＭＣｂの間の領域と、記憶層ＡＬＹｃにおける隣り合うメモリセルＭＣｃの間の領域と、に重畳する領域に開口が設けられており、当該開口の内部に導電体３０３が埋め込まれている構成となっている。
　導電体３０３は、図３１における一本の配線ＳＬに相当する導電体である。また、導電体３０３には、例えば、導電体１６０＿１に適用できる材料を用いることができる。
　また、図３２に示すとおり、メモリセルＭＣａ、メモリセルＭＣｂ、及びメモリセルＭＣｃのそれぞれに含まれているトランジスタＭ２の第２端子に相当する導電体２４２ｂは、当該開口の内部にまで設けられていることが好ましい。それぞれの導電体２４２ｂを当該開口の内部にまで設けて、かつ当該開口を導電体３０３で埋めることによって、それぞれの導電体２４２ｂと導電体３０３との間の導通を比較的容易にとることができる。
　また、図３２に示すとおり、導電体３０３は、記憶層ＡＬＹａの下方に設けられている導電体３０２に電気的に接続するように設けてもよい。また、導電体３０２の下方には、記憶層ＡＬＹａ乃至記憶層ＡＬＹｃを駆動するための駆動回路を設けて、当該駆動回路は導電体３０２を介して、導電体３０３に電気的に接続される構成としてもよい（図示しない）。
＜半導体装置の変更例２＞
　以下では、図１及び図３１のそれぞれに示す回路構成とは異なる、本発明の一態様である半導体装置ＤＥＶの構成例について説明する。
　図３３は、図１に示す半導体装置ＤＥＶの変更例である。具体的には、図３３に示す半導体装置ＤＥＶは、一例として、記憶層ＡＬＹａにおいて、メモリセルＭＣａ［１，１］乃至メモリセルＭＣａ［ｍ，ｎ］のそれぞれにトランジスタＭ３が含まれている点で、図１に示す半導体装置ＤＥＶと異なっている。また、同様に、図３３に示す半導体装置ＤＥＶは、一例として、記憶層ＡＬＹｂにおいて、メモリセルＭＣｂ［１，１］乃至メモリセルＭＣｂ［ｍ，ｎ］のそれぞれにトランジスタＭ３が含まれている点でも、図１に示す半導体装置ＤＥＶと異なっている。
　トランジスタＭ３には、例えば、トランジスタＭ１又はトランジスタＭ２に適用できるトランジスタを用いることができる。
　記憶層ＡＬＹａのメモリセルＭＣａ［１，１］乃至メモリセルＭＣａ［ｍ，ｎ］において、トランジスタＭ２の第２端子は、トランジスタＭ３の第１端子に電気的に接続されている。また、記憶層ＡＬＹｂのメモリセルＭＣｂ［１，１］乃至メモリセルＭＣｂ［ｍ，ｎ］において、トランジスタＭ２の第２端子は、トランジスタＭ３の第１端子に電気的に接続されている。
　記憶層ＡＬＹａの１行目に配置されているメモリセルＭＣａ［１，１］乃至メモリセルＭＣａ［１，ｎ］において、トランジスタＭ３のゲートは、配線ＲＷＬａ［１］に電気的に接続されている。また、記憶層ＡＬＹａのｍ行目に配置されているメモリセルＭＣａ［ｍ，１］乃至メモリセルＭＣａ［ｍ，ｎ］において、トランジスタＭ３のゲートは、配線ＲＷＬａ［ｍ］に電気的に接続されている。また、記憶層ＡＬＹｂの１行目に配置されているメモリセルＭＣｂ［１，１］乃至メモリセルＭＣｂ［１，ｎ］において、トランジスタＭ３のゲートは、配線ＲＷＬｂ［１］に電気的に接続されている。また、記憶層ＡＬＹｂのｍ行目に配置されているメモリセルＭＣｂ［ｍ，１］乃至メモリセルＭＣｂ［ｍ，ｎ］において、トランジスタＭ３のゲートは、配線ＲＷＬｂ［ｍ］に電気的に接続されている。
　記憶層ＡＬＹａの１列目に配置されているメモリセルＭＣａ［１，１］乃至メモリセルＭＣａ［ｍ，１］において、トランジスタＭ３の第２端子は、配線ＳＬａ［１］に電気的に接続されている。記憶層ＡＬＹａのｎ列目に配置されているメモリセルＭＣａ［１，ｎ］乃至メモリセルＭＣａ［ｍ，ｎ］において、トランジスタＭ３の第２端子は、配線ＳＬａ［ｎ］に電気的に接続されている。記憶層ＡＬＹｂの１列目に配置されているメモリセルＭＣｂ［１，１］乃至メモリセルＭＣｂ［ｍ，１］において、トランジスタＭ３の第２端子は、配線ＳＬｂ［１］に電気的に接続されている。記憶層ＡＬＹｂのｎ列目に配置されているメモリセルＭＣｂ［１，ｎ］乃至メモリセルＭＣｂ［ｍ，ｎ］において、トランジスタＭ３の第２端子は、配線ＳＬｂ［ｎ］に電気的に接続されている。
　配線ＲＷＬａ［１］乃至配線ＲＷＬａ［ｎ］は、例えば、記憶層ＡＬＹａに含まれているメモリセルＭＣａ［１，１］乃至メモリセルＭＣａ［ｍ，ｎ］に対する読み出しワード線として機能する。同様に、配線ＲＷＬｂ［１］乃至配線ＲＷＬｂ［ｎ］は、記憶層ＡＬＹｂに含まれているメモリセルＭＣｂ［１，１］乃至メモリセルＭＣｂ［ｍ，ｎ］に対する読み出しワード線として機能する。つまり、配線ＲＷＬａ［１］乃至配線ＲＷＬａ［ｎ］、及び配線ＲＷＬｂ［１］乃至配線ＲＷＬｂ［ｎ］は、読み出し先のメモリセルＭＣに対して、選択信号を送信する配線として機能する。なお、配線ＲＷＬａ［１］乃至配線ＲＷＬａ［ｎ］、及び配線ＲＷＬｂ［１］乃至配線ＲＷＬｂ［ｎ］は、状況によっては、定電位を与える配線として機能してもよい。
　次に、図３３に示す半導体装置ＤＥＶのメモリセルＭＣへのデータの書き込み、及びメモリセルＭＣからのデータの読み出しについて説明する。ここでは、一例として、半導体装置ＤＥＶの記憶層ＡＬＹａのメモリセルＭＣａ［１，１］へのデータの書き込みと、メモリセルＭＣａ［１，１］からのデータの読み出しと、について、説明する。
　図３３に示す半導体装置ＤＥＶのメモリセルＭＣａ［１，１］へのデータの書き込みは、例えば、初めに、配線ＲＷＬａ［１］乃至配線ＲＷＬａ［ｍ］のそれぞれに、低レベル電位を与えて、メモリセルＭＣａ［１，１］乃至メモリセルＭＣａ［ｍ，ｎ］に含まれているトランジスタＭ３をオフ状態にする。次に、配線ＷＷＬａ［１］に高レベル電位を与えて、メモリセルＭＣａ［１，１］に含まれているトランジスタＭ１をオン状態にし、配線ＷＷＬａ［２］乃至配線ＷＷＬａ［ｍ］に低レベル電位を与えて、２行目からｍ行目までのメモリセルＭＣａに含まれるトランジスタＭ１をオフ状態にする。そして、配線ＷＢＬａ［１］に書き込み用のデータを送信して、メモリセルＭＣａ［１，１］のトランジスタＭ２のゲートに当該データに応じた電位を書き込む。メモリセルＭＣａ［１，１］のトランジスタＭ２のゲートへのデータの書き込み後は、配線ＷＷＬａ［１］に低レベル電位を与えて、メモリセルＭＣａ［１，１］に含まれているトランジスタＭ１をオフ状態にする。
　図３３に示す半導体装置ＤＥＶのメモリセルＭＣａ［１，１］からのデータの読み出しは、例えば、初めに、配線ＷＢＬａ［１］を所定の電位にプリチャージして、プリチャージ後は配線ＷＢＬａ［１］をフローティング状態にする。次に、配線ＳＬａ［１］に定電位を与える。その後、配線ＲＷＬａ［１］に高レベル電位を与えて、メモリセルＭＣａ［１，１］に含まれているトランジスタＭ３をオン状態にする。これにより、トランジスタＭ２及びトランジスタＭ３を介して、配線ＳＬａ［１］と配線ＷＢＬａ［１］との間に電流が流れる。特に、配線ＲＷＬａ［１］はフローティング状態となっているため、配線ＲＷＬａ［１］の電位は、配線ＳＬａ［１］とトランジスタＭ２のゲートのそれぞれの電位（ゲート−ソース間電圧）に応じた高さに収束する。その後、配線ＲＢＬａ［１］の電位を読み出し回路によって読み出すことにより、メモリセルＭＣａ［１，１］に書き込まれているデータを読み出すことができる。
　なお、上記では、配線ＷＢＬａ［１］の電位の高さから、メモリセルＭＣａ［１，１］に書き込まれているデータを読み出す例について説明したが、データの読み出し動作はこれに限定されない。例えば、トランジスタＭ３を飽和領域で動作させた場合において、配線ＳＬａ［１］と配線ＷＢＬａ［１］のそれぞれに互いに異なる電位を与えて、トランジスタＭ３に流れる電流量を測定することでもメモリセルＭＣａ［１，１］に書き込まれているデータを読み出すことができる。トランジスタＭ３が飽和領域で動作し、かつトランジスタＭ３のソース−ドレイン間電圧が定まっている場合、トランジスタＭ３に流れる電流の量は、トランジスタＭ３のゲートの電位によって定まるため、トランジスタＭ３に流れる電流の量からメモリセルＭＣａ［１，１］に書き込まれたデータを読み出すことができる。
　図３３の半導体装置ＤＥＶの断面模式図の一例を、図３４に示す。図３４に示す半導体装置ＤＥＶは、メモリセルＭＣａ乃至メモリセルＭＣｃのそれぞれにおいて、トランジスタＭ２と、トランジスタＭ３と、が１つの島状の絶縁体１２４上に形成されている。具体的には、例えば、図３４の半導体装置ＤＥＶでは、酸化物１３０上には、２つの第１ゲート絶縁膜と、２つの第１ゲート電極と、が形成されている。図３４の半導体装置ＤＥＶでは、絶縁体１２４上に酸化物１３０が形成され、酸化物１３０上に第１ゲート絶縁膜となる絶縁体１５３＿２、及び絶縁体１５４＿２が順に形成され、絶縁体１５４＿２上に第１ゲート電極となる導電体１６０＿２が形成されている。
　また、酸化物１３０上には、２つの第１ゲート電極（２つの第１ゲート絶縁膜）に区切られるように、導電体１４２ａと、導電体１４２ｂと、導電体１４２ｃと、が形成されている。特に、２つの第１ゲート電極の間（２つの第１ゲート絶縁膜の間）には、導電体１４２ｃが位置している。
　導電体１４２ｃは、導電体１４２ａ及び導電体１４２ｂと同様の工程で形成されることが好ましい。そのため、導電体１４２ｃには、導電体１４２ａ及び導電体１４２ｂと同様の材料を適用することができる。
　なお、図３４の半導体装置ＤＥＶの作製方法は、図１０Ａ乃至図２３Ｃの説明を参照する。
　また、図３５は、図３４の半導体装置ＤＥＶのメモリセルＭＣｂの構成例を示した斜視模式図である。なお、図３４では、記憶層ＡＬＹｂの積層構造を見易くするため、絶縁体１０１及び絶縁体２０１のハッチングを意図的に無くし、かつ絶縁体２０１の一部、絶縁体１８０、絶縁体２８０、絶縁体１７５、及び絶縁体２７５を図示していない。また、図３５に示すとおり、トランジスタＭ３の導電体１６０＿２が、トランジスタＭ２と同様に、トランジスタＭ３のチャネル幅方向（Ｙ方向）に沿って延設されている。
　上記のとおり、１つの絶縁体１２４と１つの酸化物１３０との積層体上に、２個のゲート電極を設けることによって、２個のトランジスタを設けることができる。また、当該積層体上には、３個以上のゲート電極を設けて、複数のトランジスタを設けてもよい。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態２）
　本実施の形態では、上記実施の形態で説明した半導体装置の別の構成例について説明する。
＜半導体装置の回路構成例２＞
　図３６は、図１に示す半導体装置ＤＥＶの変更例を示した回路図である。図３６に示す半導体装置ＤＥＶは、メモリセルＭＣに容量Ｃ１が含まれている点で、図１に示す半導体装置ＤＥＶと異なる。さらに、図３６に示す半導体装置ＤＥＶは、記憶層ＡＬＹａにおいて、配線ＣＬａ［１］乃至配線ＣＬａ［ｍ］の代わりに配線ＣＬａ１［１］乃至配線ＣＬａ１［ｍ］が延設されている点と、新たに配線ＣＬａ２［１］乃至配線ＣＬａ２［ｍ］が延設されている点でも、図１に示す半導体装置ＤＥＶと異なる。また、同様に、図３６に示す半導体装置ＤＥＶは、記憶層ＡＬＹｂにおいて、配線ＣＬｂ［１］乃至配線ＣＬｂ［ｍ］の代わりに配線ＣＬｂ１［１］乃至配線ＣＬｂ１［ｍ］が延設されている点と、新たに配線ＣＬｂ２［１］乃至配線ＣＬｂ２［ｍ］が延設されている点でも、図１に示す半導体装置ＤＥＶと異なる。
　なお、図３６の半導体装置ＤＥＶの構成において、図１の半導体装置ＤＥＶの構成と内容が重複する箇所については、図１の半導体装置ＤＥＶの説明を参照する。
　図３６に示すメモリセルＭＣは、図１のメモリセルＭＣと同様に、ゲインセルと呼ばれるメモリセルの一例であり、トランジスタＭ１と、トランジスタＭ２と、容量Ｃ１と、を有する。なお、図３６に示すメモリセルＭＣの構成もＮＯＳＲＡＭ（登録商標）と呼ばれる場合がある。
　次に、メモリセルＭＣａ［１，１］乃至メモリセルＭＣａ［ｍ，ｎ］（ｍは１以上の整数とし、ｎは１以上の整数とする。）、及びメモリセルＭＣｂ［１，１］乃至メモリセルＭＣｂ［ｍ，ｎ］の回路構成について説明する。
　メモリセルＭＣａ［１，１］乃至メモリセルＭＣａ［ｍ，ｎ］、及びメモリセルＭＣｂ［１，１］乃至メモリセルＭＣｂ［ｍ，ｎ］のそれぞれにおいて、トランジスタＭ１の第１端子は、トランジスタＭ２のゲートと、容量Ｃ１の第１端子と、に電気的に接続されている。
　記憶層ＡＬＹａのマトリクスの１行目に配置されているメモリセルＭＣａ［１，１］乃至メモリセルＭＣａ［１，ｎ］において、容量Ｃ１の第２端子は、配線ＣＬａ２［１］に電気的に接続され、トランジスタＭ１のバックゲートは、配線ＣＬａ１［１］に電気的に接続されている。また、記憶層ＡＬＹａのマトリクスのｍ行目に配置されているメモリセルＭＣａ［ｍ，１］乃至メモリセルＭＣａ［ｍ，ｎ］において、容量Ｃ１の第２端子は、配線ＣＬａ２［ｍ］に電気的に接続され、トランジスタＭ１のバックゲートは、配線ＣＬａ１［ｍ］に電気的に接続されている。記憶層ＡＬＹｂのマトリクスの１行目に配置されているメモリセルＭＣｂ［１，１］乃至メモリセルＭＣｂ［１，ｎ］において、容量Ｃ１の第２端子は、配線ＣＬｂ２［１］に電気的に接続され、トランジスタＭ１のバックゲートは、配線ＣＬｂ１［１］に電気的に接続されている。また、記憶層ＡＬＹｂのマトリクスのｍ行目に配置されているメモリセルＭＣｂ［ｍ，１］乃至メモリセルＭＣｂ［ｍ，ｎ］において、容量Ｃ１の第２端子は、配線ＣＬｂ２［ｍ］に電気的に接続され、トランジスタＭ１のバックゲートは、配線ＣＬｂ１［ｍ］に電気的に接続されている。
　また、記憶層ＡＬＹｂのマトリクスの１行目に配置されているメモリセルＭＣｂ［１，１］乃至メモリセルＭＣｂ［１，ｎ］において、トランジスタＭ２のバックゲートは、記憶層ＡＬＹａに延設されている配線ＣＬａ２［１］に電気的に接続されている。また、記憶層ＡＬＹｂのマトリクスのｍ行目に配置されているメモリセルＭＣｂ［ｍ，１］乃至メモリセルＭＣｂ［ｍ，ｎ］において、トランジスタＭ２のバックゲートは、記憶層ＡＬＹａに延設されている配線ＣＬａ２［ｍ］に電気的に接続されている。
　また、記憶層ＡＬＹａのマトリクスの１行目に配置されているメモリセルＭＣａ［１，１］乃至メモリセルＭＣａ［１，ｎ］において、トランジスタＭ２のバックゲートは、記憶層ＡＬＹａの下方の記憶層に延設されている配線に電気的に接続されている。なお、当該配線は、例えば、記憶層ＡＬＹａにおける配線ＣＬａ２［１］、又は記憶層ＡＬＹｂにおける配線ＣＬｂ２［１］と同様の機能を有する配線とすることができる。また、同様に、記憶層ＡＬＹａのマトリクスのｍ行目に配置されているメモリセルＭＣａ［ｍ，１］乃至メモリセルＭＣａ［ｍ，ｎ］において、トランジスタＭ２のバックゲートは、記憶層ＡＬＹａの下方の記憶層に延設されている配線に電気的に接続されている。なお、当該配線は、例えば、記憶層ＡＬＹａにおける配線ＣＬａ２［ｍ］、又は記憶層ＡＬＹｂにおける配線ＣＬｂ２［ｍ］と同様の機能を有する配線とすることができる。
　また、記憶層ＡＬＹｂのマトリクスの１行目に延設されている配線ＣＬｂ２［１］は、記憶層ＡＬＹｂの上方に位置する記憶層のメモリセルＭＣに含まれるトランジスタＭ２のバックゲートに電気的に接続されていることが好ましい。また、同様に、記憶層ＡＬＹｂのマトリクスのｍ行目に延設されている配線ＣＬｂ２［ｍ］は、記憶層ＡＬＹｂの上方に位置する記憶層のメモリセルＭＣに含まれるトランジスタＭ２のバックゲートに電気的に接続されていることが好ましい。
　図３６において、配線ＣＬａ２［１］乃至配線ＣＬａ２［ｍ］は、例えば、メモリセルＭＣａ［１，１］乃至メモリセルＭＣａ［ｍ，ｎ］に対する書き込みワード線、又は読み出しワード線として機能する。つまり、配線ＣＬａ２［１］乃至配線ＣＬａ２［ｍ］は、書き込み又は読み出しの対象となるメモリセルＭＣａを選択するための選択信号（電流、又は可変電位（パルス電圧を含む）とする場合がある）を送信する配線として機能する。なお、配線ＣＬａ２［１］乃至配線ＣＬａ２［ｍ］は、状況によっては、定電位を与える配線として機能してもよい。
　また、配線ＣＬａ２［１］乃至配線ＣＬａ２［ｍ］は、例えば、記憶層ＡＬＹｂに含まれているメモリセルＭＣｂ［１，１］乃至メモリセルＭＣｂ［ｍ，ｎ］のそれぞれのトランジスタＭ２のバックゲートに電位を与える配線としても機能する。
　また、同様に、配線ＣＬｂ２［１］乃至配線ＣＬｂ２［ｍ］は、例えば、メモリセルＭＣｂ［１，１］乃至メモリセルＭＣｂ［ｍ，ｎ］に対する書き込みワード線、又は読み出しワード線として機能する。つまり、配線ＣＬｂ２［１］乃至配線ＣＬｂ２［ｍ］は、書き込み又は読み出しの対象となるメモリセルＭＣｂを選択するための選択信号（電流、又は可変電位（パルス電圧を含む）とする場合がある）を送信する配線として機能する。なお、配線ＣＬｂ２［１］乃至配線ＣＬｂ２［ｍ］は、状況によっては、定電位を与える配線として機能してもよい。
　また、配線ＣＬｂ２［１］乃至配線ＣＬｂ２［ｍ］は、例えば、記憶層ＡＬＹｂの上方の記憶層に含まれているメモリセルＭＣのトランジスタＭ２のバックゲートに電位を与える配線としても機能する。
　次に、図３６に示す半導体装置ＤＥＶのメモリセルＭＣへのデータの書き込み、及びメモリセルＭＣからのデータの読み出しについて説明する。ここでは、一例として、半導体装置ＤＥＶの記憶層ＡＬＹｂのメモリセルＭＣｂ［１，１］へのデータの書き込みと、メモリセルＭＣｂ［１，１］からのデータの読み出しと、について、説明する。
　図３６に示す半導体装置ＤＥＶのメモリセルＭＣｂ［１，１］へのデータの書き込みは、例えば、初めに、配線ＣＬｂ１［１］に第１電位（例えば、接地電位とする）を与える。次に、配線ＷＷＬｂ［１］に高レベル電位を与えて、メモリセルＭＣｂ［１，１］に含まれているトランジスタＭ１をオン状態にし、配線ＷＷＬｂ［２］乃至配線ＷＷＬｂ［ｍ］に低レベル電位を与えて、２行目からｍ行目までのメモリセルＭＣｂに含まれるトランジスタＭ１をオフ状態にする。そして、配線ＷＢＬｂ［１］に書き込み用のデータを送信して、メモリセルＭＣｂ［１，１］の容量Ｃ１の第１端子に当該データに応じた電位を書き込む。メモリセルＭＣｂ［１，１］の容量Ｃ１の第１端子へのデータの書き込み後は、配線ＷＷＬｂ［１］に低レベル電位を与えて、メモリセルＭＣｂ［１，１］に含まれているトランジスタＭ１をオフ状態にする。その後、配線ＣＬｂ１［１］に第２電位（例えば、負電位とする）を与えて、メモリセルＭＣｂ［１，１］の容量Ｃ１の周辺の容量結合によって、メモリセルＭＣｂ［１，１］の容量Ｃ１の第１端子の電位を低下させる。なお、このとき、メモリセルＭＣｂ［１，１］において、容量Ｃ１の第１端子の電位が低下することによって、トランジスタＭ２がオフ状態になることが好ましい。
　図３６に示す半導体装置ＤＥＶのメモリセルＭＣｂ［１，１］からのデータの読み出しは、例えば、初めに、配線ＣＬｂ１［１］に与えられている第２電位を第１電位に上げる。このとき、メモリセルＭＣｂ［１，１］の容量Ｃ１の周辺の容量結合によって、メモリセルＭＣｂ［１，１］の容量Ｃ１の第１端子の電位が上がり、書き込み時のデータに応じた電位となる。次に、配線ＳＬｂ［１］に定電位を与えることで、配線ＳＬｂ［１］から、トランジスタＭ２を介して配線ＲＢＬｂ［１］にトランジスタＭ２のゲート（容量Ｃ１の第１端子）の電位に応じた読み出し信号（電位、又は電流）が送信される。その後、配線ＲＢＬｂ［１］に送信される読み出し信号を読み出し回路によって読み出すことにより、メモリセルＭＣｂ［１，１］に書き込まれているデータを読み出すことができる。
　上述したとおり、配線ＣＬａ２［１］は、記憶層ＡＬＹａのメモリセルＭＣａ［１，１］に対する書き込みワード線、又は読み出しワード線として機能する。なお、配線ＣＬａ２［１］は、記憶層ＡＬＹｂの１行目に位置するメモリセルＭＣｂ［１，１］乃至メモリセルＭＣｂ［１，ｎ］のそれぞれのトランジスタＭ２のバックゲートに電気的に接続されているため、配線ＣＬａ２［１］に与えられる電位は、トランジスタＭ２が適切に動作するような電位の範囲内とすることが好ましい。具体的には、例えば、記憶層ＡＬＹｂのメモリセルＭＣｂ［１，１］を対象に書き込み、又は読み出しを行うとき、配線ＣＬａ２［１］に与えられる電位は、トランジスタＭ２がノーマリーオン（ゲート電極とソース電極との間に０Ｖを印加した場合にチャネルが存在し、トランジスタに電流が流れる状態）とならないようなしきい値電圧をとる範囲内で変動することが好ましい。
　なお、他のメモリセルＭＣへのデータの書き込み、又は、他のメモリセルＭＣからのデータの読み出しについても、上記と同様の動作で行うことができる。
　なお、本発明の一態様の半導体装置の回路構成は、図３６の構成に限定されない。半導体装置の回路構成は、状況に応じて、変更がなされてもよい。
＜半導体装置の断面構成例２＞
　次に、半導体装置ＤＥＶの構成例について説明する。
　図３７は、本発明の一態様である図３６の半導体装置ＤＥＶの構成例を示した断面模式図である。図３７において、半導体装置ＤＥＶは、記憶層ＡＬＹａ及び記憶層ＡＬＹｂだけでなく、記憶層ＡＬＹｃも設けられている構成となっている。
　図３８は、図３７の半導体装置ＤＥＶのメモリセルＭＣｂの構成例を示した斜視模式図である。なお、図３８では、記憶層ＡＬＹａと記憶層ＡＬＹｂとの積層構造を見易くするため、後述する絶縁体２０１の一部、導電体２６０＿１の一部、絶縁体２５３＿１の一部、絶縁体２５４＿１の一部、絶縁体１８０、絶縁体２８０、絶縁体１７５及び絶縁体２７５を図示していない。
　なお、図３７及び図３８の半導体装置ＤＥＶの構成において、図３及び図４の半導体装置ＤＥＶの構成と内容が重複する箇所については、図３の説明を参照する。
　また、図３７に示すＸ方向は、トランジスタＭ１及びトランジスタＭ２のチャネル長方向と平行であり、Ｙ方向はＸ方向に垂直であり、Ｚ方向は、Ｘ方向及びＹ方向に垂直である。また、図３７に示すＸ方向、Ｙ方向、Ｚ方向は、右手系としている。なお、図３７に示すＸ方向、Ｙ方向、及びＺ方向の矢印を、図３８乃至図４２、図４４にも図示している。
　半導体装置ＤＥＶの構成例を簡易的に説明するため、初めに、図３７の記憶層ＡＬＹｂに着目する。
　図３７の半導体装置ＤＥＶでは、絶縁体２８０の、導電体２４２ｂに重なり、かつ絶縁体２２４及び酸化物２３０に重ならない領域に、導電体２４２ｂ及び絶縁体２０１に達する開口が設けられている。また、当該開口の側面にあたる絶縁体２８０上、及び当該開口の底部にあたる導電体２４２ｂ上及び絶縁体２０１上には、絶縁体２５３＿１が形成されている。また、絶縁体２５３＿１上には、絶縁体２５４＿１が形成され、また、絶縁体２５４＿１上には導電体２６０＿１が形成されている。
　図３７の半導体装置ＤＥＶにおいて、図３６のメモリセルＭＣｂの容量Ｃ１は、導電体２４２ｂと、導電体２６０＿１と、絶縁体２５３＿１と、絶縁体２５４＿１と、を有する。具体的には、導電体２６０＿１に重なる導電体２４２ｂの領域は、図３６のメモリセルＭＣｂの容量Ｃ１の第１端子に相当する。また、導電体２６０＿１は、図３６のメモリセルＭＣｂの容量Ｃ１の第２端子に相当する。また、導電体２４２ｂと導電体２６０＿１に挟持される絶縁体２５３＿１及び絶縁体２５４＿１は、容量Ｃ１における誘電体として機能する。
　また、導電体２６０＿１は、記憶層ＡＬＹｃのメモリセルＭＣｃに含まれるトランジスタＭ２のバックゲート電極としても機能する。
　つまり、導電体２６０＿１は、図３６に示した配線ＣＬｂ２［１］乃至配線ＣＬｂ２［ｍ］のいずれか一に相当する導電体とすることができる。
　また、図３７の半導体装置ＤＥＶの構成は、状況によって、変更がなされていてもよい。例えば、図３７の半導体装置ＤＥＶは、トランジスタＭ２のバックゲート電極、又は容量Ｃ１の第２端子が形成される開口の側面、及び底部には、絶縁体２５３＿１が形成されているが、本発明の一態様である半導体装置ＤＥＶは、図３９に示すとおり、当該開口の側面上、及び底部には、導電体２５０が形成されていてもよい。
　導電体２５０は、当該開口の底部の導電体２４２ｂ上に位置している。このため、導電体２５０は、導電体２４２ｂに電気的に接続されている。つまり、導電体２５０は、図３６の容量Ｃ１における第１端子に相当する。
　導電体２５０は、当該開口の側面にも形成されている。このため、容量Ｃ１の第１端子の電極面積は、図３７の半導体装置ＤＥＶにおける容量Ｃ１の第１端子の電極面積よりも大きくすることができる。このため、図３７の半導体装置ＤＥＶにおける容量Ｃ１と比較して、図３９の半導体装置ＤＥＶにおける容量Ｃ１の静電容量の値を高くすることができる。これにより、図３９の半導体装置ＤＥＶに含まれるメモリセルＭＣへの電位の保持を長くすることができる。
　導電体２５０には、例えば、導電体１６０＿１に適用できる材料を用いることができる。
　また、図３９の半導体装置ＤＥＶを作製する場合、トランジスタＭ１のゲート電極を形成する開口、及び容量Ｃ１の第１端子と第２端子を形成する開口は、同時ではなく、別々の工程で形成することが好ましい。例えば、トランジスタＭ１のゲート電極を形成する開口を先に作製し、当該開口に絶縁体２５３、絶縁体２５４、及び導電体２６０を形成する。その後、容量Ｃ１の第１端子と第２端子を形成する開口を形成して、導電体２５０、絶縁体２５３＿１、絶縁体２５４＿１、及び導電体２６０＿１を形成すればよい。
＜＜半導体装置の作製方法例２＞＞
　次に、図３７に示す、半導体装置ＤＥＶの記憶層ＡＬＹｂの作製方法の例について説明する。なお、作製方法の例の説明では、図４０Ａ乃至図４２Ｃを用いる。
　トランジスタＭ２及びトランジスタＭ１のバックゲート電極の形成については、図１０Ａ乃至図２２Ｃに示す作製方法を参照する。
　また、その後、図１０Ａ乃至図１５Ｃに示す作製方法を参照して、絶縁体２０１上に、絶縁体２２４と、酸化物２３０ａと、酸化物２３０ｂと、導電層２４２Ａと、導電層２４２Ｂと、絶縁体２７５と、絶縁体２８０を形成する（図４０Ａ乃至図４０Ｃ参照）。
　なお、絶縁体２２４及び酸化物２３０は、導電体１６０＿１の一部に重なる領域に形成されている。
　また、導電層２４２Ａは、導電体２４２ａ１及び導電体２４２ｂ１となる導電膜である。このため、導電層２４２Ａには、導電層１４２Ａに適用できる材料を用いることができる。また、導電層２４２Ｂは、導電体２４２ａ２及び導電体２４２ｂ２となる導電膜である。このため、導電層２４２Ｂには、導電層１４２Ｂに適用できる材料を用いることができる。
　次に、導電体２６０と酸化物２３０とが重なる領域において、絶縁体２８０の一部、絶縁体２７５の一部、導電層２４２Ａの一部、及び導電層２４２Ｂの一部を加工して、酸化物２３０ｂに達する開口２５８Ａを形成する。開口２５８Ａの形成によって、導電層２４２Ａから導電体２４２ａ１及び導電体２４２ｂ１を形成し、導電層２４２Ｂから導電体２４２ａ２及び導電体２４２ｂ２を形成することができる（図４１Ａ乃至図４１Ｃ参照）。
　また、絶縁体２８０の一部、絶縁体２７５の一部、導電層２４２Ａの一部及び導電層２４２Ｂの一部の加工は、図１６Ａ乃至図１６Ｃに説明した加工方法を参照する。
　同様に、導電体２４２ｂと重なり、かつ絶縁体２２４及び酸化物２３０が重ならない領域において、絶縁体２８０の一部、絶縁体２７５の一部を加工して、導電体２４２ｂ、及び絶縁体２０１に達する開口２５８Ｂを形成する（図４１Ａ乃至図４１Ｃ参照）。
　また、絶縁体２８０の一部、絶縁体２７５の一部の加工は、図１６Ａ乃至図１６Ｃに説明した加工方法を参照する。
　特に、開口２５８Ｂは、図４１Ａに示す一点鎖線Ａ３−Ａ４に平行な方向（トランジスタＭ１のチャネル幅方向、又は図４１Ａに示すＹ方向）に延在して形成される構成にすることが好ましい。このように、開口２５８Ｂを形成することで、後に形成される、導電体２６０＿１を上記方向に延在して設けることができ、導電体２６０＿１を配線として機能させることができる。
　次に、図１７Ａ乃至図１９Ｃに示す作製方法を参照して、開口２５８Ａに絶縁体２５３、絶縁体２５４、及び導電体２６０を形成する。また、同様に、開口２５８Ｂに絶縁体２５３＿１、絶縁体２５４＿１、及び導電体２６０＿１（導電体２６０ａ＿１及び導電体２６０ｂ＿１）を形成する（図４２Ａ乃至図４２Ｃ参照）。
　なお、絶縁体２５３＿１、絶縁体２５４＿１、及び導電体２６０＿１のそれぞれは、絶縁体２５３、絶縁体２５４、及び導電体２６０と同時に形成してもよいし、別々の工程で形成してもよい。
　また、絶縁体２５３＿１は、絶縁体１５３＿１に適用できる材料を用いることができる。また、絶縁体２５４＿１は、絶縁体１５４＿１に適用できる材料を用いることができる。また、導電体２６０＿１は、導電体１６０＿１に適用できる材料を用いることができる。
　次に、絶縁体２８０上、絶縁体２５３上、絶縁体２５４上、導電体２６０上、絶縁体２５３＿１上、絶縁体２５４＿１上、及び導電体２６０＿１上に絶縁体３０１を形成する（図４２Ａ乃至図４２Ｃ参照）。なお、絶縁体３０１の形成については、実施の形態１で説明した絶縁体３０１の形成方法を参照する。
　以上により、図３６に示すメモリセルＭＣａを含む記憶層ＡＬＹａ、及びメモリセルＭＣｂを含む記憶層ＡＬＹｂを有する半導体装置を作製できる。図４０Ａ乃至図４２Ｃに示すように、本実施の形態に示す半導体装置の作製方法を用いることで、トランジスタＭ１のゲート電極と、容量Ｃ１の第２端子と、を同一の工程で作製できる。これにより、トランジスタＭ１と、トランジスタＭ２と、容量Ｃ１と、を有する半導体装置の作製工程を低減できる。
＜半導体装置の変更例３＞
　以下では、図３６に示す回路構成とは異なる、本発明の一態様である半導体装置ＤＥＶの構成例について説明する。
　図４３は、図３６に示す半導体装置ＤＥＶの変更例である。具体的には、図４３に示す半導体装置ＤＥＶは、一例として、メモリセルＭＣにおいて、トランジスタＭ３を有する点で図３６に示す半導体装置ＤＥＶと異なっている。また、図４３に示す半導体装置ＤＥＶは、記憶層ＡＬＹａにおいて、配線ＲＷＬａ［１］乃至配線ＲＷＬａ［ｍ］が延設されている点と、記憶層ＡＬＹｂにおいて、配線ＲＷＬｂ［１］乃至配線ＲＷＬｂ［ｍ］が延設されている点と、で図３６に示す半導体装置ＤＥＶと異なっている。
　トランジスタＭ３には、例えば、トランジスタＭ１又はトランジスタＭ２に適用できるトランジスタを用いることができる。
　記憶層ＡＬＹａのメモリセルＭＣａ［１，１］乃至メモリセルＭＣａ［ｍ，ｎ］において、トランジスタＭ２の第２端子は、トランジスタＭ３の第１端子に電気的に接続されている。また、記憶層ＡＬＹｂのメモリセルＭＣｂ［１，１］乃至メモリセルＭＣｂ［ｍ，ｎ］において、トランジスタＭ２の第２端子は、トランジスタＭ３の第１端子に電気的に接続されている。
　記憶層ＡＬＹａの１行目に配置されているメモリセルＭＣａ［１，１］乃至メモリセルＭＣａ［１，ｎ］において、トランジスタＭ３のゲートは、配線ＲＷＬａ［１］に電気的に接続されている。また、記憶層ＡＬＹａのｍ行目に配置されているメモリセルＭＣａ［ｍ，１］乃至メモリセルＭＣａ［ｍ，ｎ］において、トランジスタＭ３のゲートは、配線ＲＷＬａ［ｍ］に電気的に接続されている。また、記憶層ＡＬＹｂの１行目に配置されているメモリセルＭＣｂ［１，１］乃至メモリセルＭＣｂ［１，ｎ］において、トランジスタＭ３のゲートは、配線ＲＷＬｂ［１］に電気的に接続されている。また、記憶層ＡＬＹｂのｍ行目に配置されているメモリセルＭＣｂ［ｍ，１］乃至メモリセルＭＣｂ［ｍ，ｎ］において、トランジスタＭ３のゲートは、配線ＲＷＬｂ［ｍ］に電気的に接続されている。
　記憶層ＡＬＹａの１列目に配置されているメモリセルＭＣａ［１，１］乃至メモリセルＭＣａ［ｍ，１］において、トランジスタＭ３の第２端子は、配線ＳＬａ［１］に電気的に接続されている。記憶層ＡＬＹａのｎ列目に配置されているメモリセルＭＣａ［１，ｎ］乃至メモリセルＭＣａ［ｍ，ｎ］において、トランジスタＭ３の第２端子は、配線ＳＬａ［ｎ］に電気的に接続されている。記憶層ＡＬＹｂの１列目に配置されているメモリセルＭＣｂ［１，１］乃至メモリセルＭＣｂ［ｍ，１］において、トランジスタＭ３の第２端子は、配線ＳＬｂ［１］に電気的に接続されている。記憶層ＡＬＹｂのｎ列目に配置されているメモリセルＭＣｂ［１，ｎ］乃至メモリセルＭＣｂ［ｍ，ｎ］において、トランジスタＭ３の第２端子は、配線ＳＬｂ［ｎ］に電気的に接続されている。
　また、記憶層ＡＬＹｂの１行目に配置されているメモリセルＭＣｂ［１，１］乃至メモリセルＭＣｂ［１，ｎ］において、トランジスタＭ３のバックゲートは、トランジスタＭ２のバックゲートと、記憶層ＡＬＹａにおける配線ＣＬａ１［１］と、に電気的に接続されている。また、記憶層ＡＬＹｂのｍ行目に配置されているメモリセルＭＣｂ［ｍ，１］乃至メモリセルＭＣｂ［ｍ，ｎ］において、トランジスタＭ３のバックゲートは、トランジスタＭ２のバックゲートと、記憶層ＡＬＹａにおける配線ＣＬａ１［ｍ］と、に電気的に接続されている。
　また、記憶層ＡＬＹａのマトリクスの１行目に配置されているメモリセルＭＣａ［１，１］乃至メモリセルＭＣａ［１，ｎ］において、トランジスタＭ３のバックゲートは、トランジスタＭ２のバックゲートと、記憶層ＡＬＹａの下方の記憶層に延設されている配線と、に電気的に接続されている。なお、当該配線は、例えば、記憶層ＡＬＹａにおける配線ＣＬａ２［１］、又は記憶層ＡＬＹｂにおける配線ＣＬｂ２［１］と同様の機能を有する配線とすることができる。また、同様に、記憶層ＡＬＹａのマトリクスのｍ行目に配置されているメモリセルＭＣａ［ｍ，１］乃至メモリセルＭＣａ［ｍ，ｎ］において、トランジスタＭ３のバックゲートは、トランジスタＭ２のバックゲートと、記憶層ＡＬＹａの下方の記憶層に延設されている配線に電気的に接続されている。なお、当該配線は、例えば、記憶層ＡＬＹａにおける配線ＣＬａ２［ｍ］、又は記憶層ＡＬＹｂにおける配線ＣＬｂ２［ｍ］と同様の機能を有する配線とすることができる。
　また、記憶層ＡＬＹｂのマトリクスの１行目に延設されている配線ＣＬｂ２［１］は、記憶層ＡＬＹｂの上方に位置する記憶層のメモリセルＭＣに含まれるトランジスタＭ２及びトランジスタＭ３のそれぞれのバックゲートに電気的に接続されていることが好ましい。また、同様に、記憶層ＡＬＹｂのマトリクスのｍ行目に延設されている配線ＣＬｂ２［ｍ］は、記憶層ＡＬＹｂの上方に位置する記憶層のメモリセルＭＣに含まれる別のトランジスタＭ２及びトランジスタＭ３のそれぞれのバックゲートに電気的に接続されていることが好ましい。
　配線ＲＷＬａ［１］乃至配線ＲＷＬａ［ｎ］は、例えば、記憶層ＡＬＹａに含まれているメモリセルＭＣａ［１，１］乃至メモリセルＭＣａ［ｍ，ｎ］に対する読み出しワード線として機能する。同様に、配線ＲＷＬｂ［１］乃至配線ＲＷＬｂ［ｎ］は、記憶層ＡＬＹｂに含まれているメモリセルＭＣｂ［１，１］乃至メモリセルＭＣｂ［ｍ，ｎ］に対する読み出しワード線として機能する。つまり、配線ＲＷＬａ［１］乃至配線ＲＷＬａ［ｎ］、及び配線ＲＷＬｂ［１］乃至配線ＲＷＬｂ［ｎ］は、読み出し先のメモリセルＭＣに対して、選択信号を送信する配線として機能する。なお、配線ＲＷＬａ［１］乃至配線ＲＷＬａ［ｎ］、及び配線ＲＷＬｂ［１］乃至配線ＲＷＬｂ［ｎ］は、状況によっては、定電位を与える配線として機能してもよい。
　なお、図４３に示す半導体装置ＤＥＶのメモリセルＭＣへのデータの書き込み、及びメモリセルＭＣからのデータの読み出しについては、実施の形態１の「半導体装置の変更例２」に記載した図３３に示す半導体装置ＤＥＶのメモリセルＭＣへのデータの書き込み、及びメモリセルＭＣからのデータの読み出しの説明を参照する。
　また、図４３の半導体装置ＤＥＶの断面模式図の一例を、図４４に示す。図４３の半導体装置ＤＥＶにおいて、トランジスタＭ２及びトランジスタＭ３は、図３４の半導体装置ＤＥＶと同様に、１つの島状の絶縁体１２４上に形成されている。具体的には、例えば、絶縁体１２４上には、酸化物１３０が形成され、酸化物１３０上には、２つの第１ゲート絶縁膜と、２つの第１ゲート電極と、が形成されている。
　また、導電体２４２ｂは、酸化物１３０に重なるように形成されている。また、酸化物１３０に重なる領域には、絶縁体２８０の一部と、絶縁体２７５の一部と、を加工して、導電体２４２ｂに達する開口が形成されている。また、当該開口には、絶縁体２５３＿１と、絶縁体２５４＿１と、導電体２６０＿１と、が形成されている。
　なお、絶縁体２５３＿１、絶縁体２５４＿１、及び導電体２６０＿１については、図３７に示した、絶縁体２５３＿１、絶縁体２５４＿１、及び導電体２６０＿１の説明を参照する。
　なお、図４４の半導体装置ＤＥＶの作製方法は、図４０Ａ乃至図４２Ｃの説明を参照する。
　上記のとおり、１つの絶縁体１２４と１つの酸化物１３０との積層体上に、２個のゲート電極を設けることによって、２個のトランジスタを設けることができる。また、当該積層体上には、３個以上のゲート電極を設けて、複数のトランジスタを設けてもよい。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
　本実施の形態では、上記実施の形態で説明した半導体装置の別の構成例について説明する。
＜半導体装置の回路構成例３＞
　図４５は、図１に示す半導体装置ＤＥＶの変更例を示した回路図である。図４５に示す半導体装置ＤＥＶは、メモリセルＭＣに容量Ｃ１が含まれている点で、図１に示す半導体装置ＤＥＶと異なる。また、図４５に示す半導体装置ＤＥＶは、記憶層ＡＬＹａにおいて、容量Ｃ１の第２端子が配線ＳＬａに電気的接続されている点で、図３６に示す半導体装置ＤＥＶと異なる。同様に、図４５に示す半導体装置ＤＥＶは、記憶層ＡＬＹｂにおいて、容量Ｃ１の第２端子が配線ＳＬｂに電気的接続されている点で、図３６に示す半導体装置ＤＥＶと異なる。
　なお、図４５の半導体装置ＤＥＶの構成において、図１の半導体装置ＤＥＶの構成と内容が重複する箇所については、図１の半導体装置ＤＥＶの説明を参照する。
　図４５に示すメモリセルＭＣは、図１のメモリセルＭＣと同様に、ゲインセルと呼ばれるメモリセルの一例であり、トランジスタＭ１と、トランジスタＭ２と、容量Ｃ１と、を有する。なお、図４５に示すメモリセルＭＣの構成もＮＯＳＲＡＭ（登録商標）と呼ばれる場合がある。
　次に、メモリセルＭＣａ［１，１］乃至メモリセルＭＣａ［ｍ，ｎ］（ｍは１以上の整数とし、ｎは１以上の整数とする）、及びメモリセルＭＣｂ［１，１］乃至メモリセルＭＣｂ［ｍ，ｎ］の回路構成について説明する。
　メモリセルＭＣａ［１，１］乃至メモリセルＭＣａ［ｍ，ｎ］、及びメモリセルＭＣｂ［１，１］乃至メモリセルＭＣｂ［ｍ，ｎ］のそれぞれにおいて、トランジスタＭ１の第１端子は、トランジスタＭ２のゲートと、容量Ｃ１の第１端子と、に電気的に接続されている。
　記憶層ＡＬＹａのマトリクスの１列目に配置されているメモリセルＭＣａ［１，１］乃至メモリセルＭＣａ［ｍ，１］において、容量Ｃ１の第２端子は、配線ＳＬａ［１］に電気的に接続されている。また、記憶層ＡＬＹａのマトリクスのｎ列目に配置されているメモリセルＭＣａ［１，ｎ］乃至メモリセルＭＣａ［ｍ，ｎ］において、容量Ｃ１の第２端子は、配線ＳＬａ［ｎ］に電気的に接続されている。記憶層ＡＬＹｂのマトリクスの１列目に配置されているメモリセルＭＣｂ［１，１］乃至メモリセルＭＣｂ［ｍ，１］において、容量Ｃ１の第２端子は、配線ＳＬｂ［１］に電気的に接続されている。また、記憶層ＡＬＹｂのマトリクスのｎ列目に配置されているメモリセルＭＣｂ［１，ｎ］乃至メモリセルＭＣｂ［ｍ，ｎ］において、容量Ｃ１の第２端子は、配線ＳＬｂ［ｎ］に電気的に接続されている。
　上記の図４５の半導体装置ＤＥＶの構成においても、図１の半導体装置ＤＥＶと同様に、メモリセルＭＣへのデータの書き込み、又はメモリセルＭＣからのデータの読み出しを行うことができる。なお、例えば、図４５の半導体装置ＤＥＶの記憶層ＡＬＹａにおいて、書き込み動作、又は読み出し動作を行う場合、配線ＳＬａ［１］乃至配線ＳＬａ［ｎ］には定電位が与えられることが好ましい。
＜半導体装置の断面構成例３＞
　次に、図４５の半導体装置ＤＥＶの構成例について説明する。
　図４６は、本発明の一態様である図４５の半導体装置ＤＥＶの構成例を示した断面模式図である。なお、図４６の半導体装置ＤＥＶの構成は、図３の半導体装置ＤＥＶの構成の変更例である。そのため、図４６の半導体装置ＤＥＶの構成の説明のうち、図３の半導体装置ＤＥＶの構成と内容が重複する箇所については、図３の半導体装置ＤＥＶの説明を参照する。
　また、図４６に示すＸ方向は、トランジスタＭ１、及びトランジスタＭ２のチャネル長方向と平行であり、Ｙ方向はＸ方向に垂直であり、Ｚ方向は、Ｘ方向及びＹ方向に垂直である。また、図４６に示すＸ方向、Ｙ方向、Ｚ方向は、右手系としている。なお、図４６に示すＸ方向、Ｙ方向、及びＺ方向の矢印を、図４７にも図示している。
　半導体装置ＤＥＶの構成例を簡易的に説明するため、初めに、図４６の記憶層ＡＬＹｂに着目する。
　記憶層ＡＬＹｂにおいて、絶縁体１８０と絶縁体１７５と導電体１４２ａとが重なっている領域に、導電体１４２ａに達する開口が設けられている。なお、図４６には、当該領域に、絶縁体１２４の一部、及び酸化物１３０の一部が重なっている例を示している。そのため、当該開口には、絶縁体１２４の端部、及び酸化物１３０の端部が含まれている。
　当該開口は、例えば、トランジスタＭ１のバックゲート電極を形成する開口と、トランジスタＭ２のゲート電極を形成する開口と、同時に形成してもよいし、別々の工程で形成してもよい。なお、当該開口の形成方法としては、図１６Ａ乃至図１６Ｃに示す形成方法、図２４Ａ乃至図２４Ｃに示す形成方法、又は図２７Ａ乃至図２７Ｃに示す形成方法を参照する。
　当該開口の側面、及び底部には、絶縁体１５３＿３が形成されている。また、絶縁体１５３＿３上には、絶縁体１５４＿３が形成され、絶縁体１５４＿３上には導電体１６０＿３が形成されている。
　また、絶縁体１５３＿３、絶縁体１５４＿３、及び導電体１６０＿３は、例えば、絶縁体１５３＿１、絶縁体１５４＿１、導電体１６０＿１、絶縁体１５３＿２、絶縁体１５４＿２、及び導電体１６０＿２と同時に形成することができる。なお、絶縁体１５３＿３、絶縁体１５４＿３、及び導電体１６０＿３の形成方法としては、図１７Ａ乃至図１９Ｃに示す形成方法を参照する。
　なお、絶縁体１５３＿３は、絶縁体１５３＿１又は絶縁体１５３＿２に適用できる材料を用いることができる。また、絶縁体１５４＿３は、絶縁体１５４＿１又は絶縁体１５４＿２に適用できる材料を用いることができる。また、導電体１６０＿３は、導電体１６０＿１又は導電体１６０＿２に適用できる材料を用いることができる。
　導電体１４２ａの上方に、絶縁体１５３＿３及び絶縁体１５４＿３を介して、導電体１６０＿３を設けることによって、導電体１４２ａの一部と、導電体１６０＿３の一部と、を一対の電極とする容量Ｃ１を形成することができる。また、この場合、絶縁体１５３＿３及び絶縁体１５４＿３は、容量Ｃ１の誘電体として機能する。
　また、このとき、導電体１４２ａは、配線ＳＬｂ［１］乃至配線ＳＬｂ［ｎ］のいずれか一の配線として機能する。また、導電体１４２ｂは、配線ＲＢＬｂ［１］乃至配線ＲＢＬｂ［ｎ］のいずれか一の配線として機能する。
　また、絶縁体１８０上、絶縁体１５３＿１上、絶縁体１５４＿１上、導電体１６０＿１上、絶縁体１５３＿２上、絶縁体１５４＿２上、導電体１６０＿２上、絶縁体１５３＿３上、絶縁体１５４＿３上、及び導電体１６０＿３上に、絶縁体２０１が形成される。また、絶縁体２０１には、導電体１６０＿２の一部と重なる領域に第１の開口が設けられ、また、導電体１６０＿３の一部と重なる領域に第２の開口が設けられる。なお、第１の開口及び第２の開口の形成方法としては、図２０Ａ乃至図２０Ｃに示す形成方法を参照する。
　また、第１の開口の内部には、導電体２７０が形成されている。また、第２の開口の内部には、導電体２７０＿１が形成されている。
　また、導電体２７０及び導電体２７０＿１は、互いに同時に形成することができる。なお、導電体２７０及び導電体２７０＿１の形成方法としては、図２１Ａ乃至図２２Ｃに示す形成方法を参照する。また、導電体２７０と、導電体２７０＿１と、互いに異なる工程で、形成してもよい。
　なお、導電体２７０は、導電体２７０＿１に適用できる材料を用いることができる。
　導電体２７０上と、導電体２７０＿１上と、には、導電体２４２ｂが形成されている。なお、導電体２４２ｂの形成方法としては、図２３Ａ乃至図２３Ｃに示す形成方法を参照する。
　図４５の半導体装置ＤＥＶを作製するとき、図４６の半導体装置ＤＥＶの構成を適用することによって、トランジスタＭ１のバックゲート電極と、トランジスタＭ２のゲート電極と、容量Ｃ１の第２端子と、を同一の工程で作製できる。これにより、トランジスタＭ１と、トランジスタＭ２と、容量Ｃ１と、を有する半導体装置ＤＥＶの作製工程を低減できる。
　また、図４６に示すメモリセルＭＣａ、メモリセルＭＣｂ、及びメモリセルＭＣｃを有する半導体装置は、メモリセルの占有面積を小さくすることができる。つまり、当該半導体装置の記録密度を高めることができる。
　なお、本発明の一態様の半導体装置の構成は、図４６の構成に限定されない。半導体装置の回路構成は、状況に応じて、変更がなされてもよい。
　例えば、図４６の半導体装置の構成は、図４７に示す半導体装置ＤＥＶの構成に変更してもよい。図４７の半導体装置ＤＥＶは、容量Ｃ１の第１端子が設けられる開口が、絶縁体１２４と酸化物１３０と導電体１４２ａとが重なる領域に設けられている構成となっている。
　なお、図４７の半導体装置ＤＥＶの作製方法は、図４６の半導体装置ＤＥＶの説明を参照する。
　図４７に示すように、記憶層ＡＬＹａ、記憶層ＡＬＹｂ、及び記憶層ＡＬＹｃを構成することによって、メモリセルＭＣの占有面積を小さくすることができる。このため、半導体装置を微細化又は高集積化させることができ、結果として、記録密度を高くすることができる。
　本実施の形態は、本明細書で示す他の実施の形態などと適宜組み合わせることができる。
（実施の形態４）
　本実施の形態では、上記実施の形態で説明した半導体装置を含む記憶装置の構成例について説明する。
　図４８Ａに、記憶装置１００の構成例を示す斜視概略図を示す。図４８Ｂに、記憶装置１００の構成例を示すブロック図を示す。記憶装置１００は、駆動回路層５０と、Ｎ層（Ｎは１以上の整数）の記憶層６０と、を有する。また、１つの層の記憶層６０は、ｍ行ｎ列のマトリクス状に配置されている複数のメモリセル１０を有する。なお、図４８Ｂには、記憶層６０＿ｋにメモリセル１０［１，１］、メモリセル１０［ｍ，１］（ここでのｍは１以上の整数とする）、メモリセル１０［１，ｎ］（ここでのｎは１以上の整数とする）、メモリセル１０［ｍ，ｎ］、メモリセル１０［ｉ，ｊ］（ここでのｉは１以上ｍ以下の整数とし、ここでのｊは１以上ｎ以下の整数とする）が配置されている例を示している。
　なお、記憶層６０は、実施の形態１で説明した記憶層ＡＬＹａ又は記憶層ＡＬＹｂに相当する。また、メモリセル１０は、一例として、実施の形態１で説明したメモリセルＭＣａ又はメモリセルＭＣｂに相当する。
　Ｎ層の記憶層６０は駆動回路層５０上に設けられる。Ｎ層の記憶層６０を駆動回路層５０上に設けることで、記憶装置１００の占有面積を低減できる。また、単位面積当たりの記憶容量を高めることができる。
　本実施の形態などでは、１層目の記憶層６０を記憶層６０＿１と示し、２層目の記憶層６０を記憶層６０＿２と示し、３層目の記憶層６０を記憶層６０＿３と示す。また、ｋ層目（ｋは１以上Ｎ以下の整数とする）の記憶層６０を記憶層６０＿ｋと示し、Ｎ層目の記憶層６０を記憶層６０＿Ｎと示す。なお、本実施の形態などにおいて、Ｎ層の記憶層６０全体に係る事柄を説明する場合、又はＮ層ある記憶層６０の各層に共通の事柄を示す場合に、単に「記憶層６０」と表記する場合がある。
＜駆動回路層５０の構成例＞
　駆動回路層５０は、ＰＳＷ２２（パワースイッチ）、ＰＳＷ２３、及び周辺回路３１を有する。周辺回路３１は、周辺回路４１、コントロール回路３２、及び電圧生成回路３３を有する。
　記憶装置１００において、各回路、各信号、及び各電圧は、必要に応じて、適宜取捨することができる。あるいは、他の回路又は他の信号を追加してもよい。信号ＢＷ、信号ＣＥ、信号ＧＷ、信号ＣＬＫ、信号ＷＡＫＥ、信号ＡＤＤＲ、信号ＷＤＡ、信号ＰＯＮ１、信号ＰＯＮ２は外部からの入力信号であり、信号ＲＤＡは外部への出力信号である。信号ＣＬＫはクロック信号である。
　また、信号ＢＷ、信号ＣＥ、及び信号ＧＷは制御信号である。信号ＣＥはチップイネーブル信号であり、信号ＧＷはグローバル書き込みイネーブル信号であり、信号ＢＷはバイト書き込みイネーブル信号である。信号ＡＤＤＲはアドレス信号である。信号ＷＤＡは書き込みデータであり、信号ＲＤＡは読み出しデータである。信号ＰＯＮ１及び信号ＰＯＮ２は、パワーゲーティング制御用信号である。なお、信号ＰＯＮ１及び信号ＰＯＮ２は、コントロール回路３２で生成してもよい。
　コントロール回路３２は、記憶装置１００の動作全般を制御する機能を有するロジック回路である。例えば、コントロール回路は、信号ＣＥ、信号ＧＷ、及び信号ＢＷを論理演算して、記憶装置１００の動作モード（例えば、書き込み動作及び読み出し動作）を決定する。又は、コントロール回路３２は、この動作モードが実行されるように、周辺回路４１の制御信号を生成する。
　電圧生成回路３３は負電圧を生成する機能を有する。信号ＷＡＫＥは、信号ＣＬＫの電圧生成回路３３への入力を制御する機能を有する。例えば、信号ＷＡＫＥにＨレベルの信号が与えられると、信号ＣＬＫが電圧生成回路３３へ入力され、電圧生成回路３３は負電圧を生成する。
　周辺回路４１は、メモリセル１０に対するデータの書き込み及び読み出しをするための回路である。周辺回路４１は、行デコーダ４２、列デコーダ４４、行ドライバ４３、列ドライバ４５、入力回路４７、出力回路４８、及びセンスアンプ４６を有する。
　行デコーダ４２及び列デコーダ４４は、信号ＡＤＤＲをデコードする機能を有する。行デコーダ４２は、アクセスする行を指定するための回路であり、列デコーダ４４は、アクセスする列を指定するための回路である。
　行ドライバ４３は、行デコーダ４２が指定する書き込み及び読み出しワード線（例えば、後述する図４９に示す配線ＷＬ［１］乃至配線ＷＬ［ｍ］のいずれか一）を選択する機能を有する。
　列ドライバ４５は、データをメモリセル１０に書き込む機能、メモリセル１０からデータを読み出す機能、及び読み出したデータを保持する機能を有する。列ドライバ４５は、列デコーダ４４が指定する書き込み及び読み出しビット線（例えば、後述する図４９に示す配線ＢＬ［１］乃至配線ＢＬ［ｎ］）を選択する機能を有する。
　入力回路４７は、信号ＷＤＡを保持する機能を有する。入力回路４７が保持するデータ（上記実施の形態では、第１データとしている。）は、列ドライバ４５に出力される。入力回路４７の出力データが、メモリセル１０に書き込むデータ（Ｄｉｎ）である。列ドライバ４５がメモリセル１０から読み出したデータ（Ｄｏｕｔ）は、出力回路４８に出力される。なお、上記実施の形態では、読み出したデータ（Ｄｏｕｔ）は、演算結果のデータとして扱っている。出力回路４８は、Ｄｏｕｔを保持する機能を有する。また、出力回路４８は、Ｄｏｕｔを記憶装置１００の外部に出力する機能を有する。出力回路４８から出力されるデータが信号ＲＤＡである。
　ＰＳＷ２２は周辺回路３１へのＶＤＤの供給を制御する機能を有する。ＰＳＷ２３は、行ドライバ４３へのＶＨＭの供給を制御する機能を有する。ここでは、記憶装置１００の高電源電圧がＶＤＤであり、低電源電圧はＧＮＤ（接地電位）である。また、ＶＨＭは、ワード線を高レベルにするために用いられる高電源電圧であり、ＶＤＤよりも高い。信号ＰＯＮ１によってＰＳＷ２２のオン状態とオフ状態との切り替えが行われ、信号ＰＯＮ２によってＰＳＷ２３のオン状態とオフ状態との切り替えが行われる。図４８Ｂでは、周辺回路３１において、ＶＤＤが供給される電源ドメインの数を１としているが、複数にすることもできる。この場合、各電源ドメインに対してパワースイッチを設ければよい。
　次に、周辺回路４１と、記憶層６０と、の電気的な接続について説明する。
　図４９は、周辺回路４１と、記憶層６０＿ｋと、の構成例を示したブロック図である。図４９において、行デコーダ４２、及び行ドライバ４３は、配線ＷＬ［１］乃至配線ＷＬ［ｍ］のそれぞれと電気的に接続され、列デコーダ４４、列ドライバ４５、及びセンスアンプ４６は、配線ＢＬ［１］乃至配線ＢＬ［ｎ］のそれぞれと電気的に接続されている。
　なお、配線ＷＬ［１］乃至配線ＷＬ［ｍ］は、実施の形態１で説明した配線ＷＷＬａ［１］乃至配線ＷＷＬａ［ｍ］、配線ＲＷＬａ［１］乃至配線ＲＷＬａ［ｍ］、配線ＷＷＬｂ［１］乃至配線ＷＷＬｂ［ｍ］、及び配線ＲＷＬｂ［１］乃至配線ＲＷＬｂ［ｍ］に相当する配線である。つまり、配線ＷＬ［１］乃至配線ＷＬ［ｍ］はワード線として機能する。
　また、配線ＢＬ［１］乃至配線ＢＬ［ｎ］は、実施の形態１で説明した配線ＷＢＬａ［１］乃至配線ＷＢＬａ［ｎ］、配線ＲＢＬａ［１］乃至配線ＲＢＬａ［ｎ］、配線ＷＢＬｂ［１］乃至配線ＷＢＬｂ［ｎ］、及び配線ＲＢＬｂ［１］乃至配線ＲＢＬｂ［ｎ］に相当する配線である。つまり、配線ＢＬ［１］乃至配線ＢＬ［ｎ］はビット線として機能する。
　ｉ行目ｊ列目に配置されているメモリセル１０［ｉ，ｊ］は、配線ＷＬ［ｉ］と、配線ＢＬ［ｊ］と、に電気的に接続されている。
　図４９に示すとおり、記憶層６０＿ｋと、周辺回路４１と、電気的に接続することで、記憶層６０＿ｋへのデータの書き込み、及び記憶層６０＿ｋからのデータの読み出しを行うことができる。
　次に、本発明の一態様に係る記憶装置１００の断面構成例を図５０に示す。図５０に示す記憶装置１００は、駆動回路層５０の上方に、複数層の記憶層６０（実施の形態１で説明した図３の記憶層ＡＬＹａ、又は記憶層ＡＬＹｂ）を有する。説明の繰り返しを減らすため、本実施の形態での記憶層６０に係る説明は省略する。
　また、図５０では、駆動回路層５０が有するトランジスタ４００を例示している。トランジスタ４００は、基板３１１上に設けられ、ゲートとして機能する導電体３１６、ゲート絶縁体として機能する絶縁体３１５、基板３１１の一部を含む半導体領域３１３、及びソース領域又はドレイン領域として機能する低抵抗領域３１４ａ、及び低抵抗領域３１４ｂを有する。トランジスタ４００は、ｐチャネル型のトランジスタ、あるいはｎチャネル型のトランジスタのいずれでもよい。基板３１１としては、例えば単結晶シリコン基板を用いることができる。
　ここで、図５０に示すトランジスタ４００はチャネルが形成される半導体領域３１３（基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面及び上面を、絶縁体３１５を介して、導電体３１６が覆うように設けられている。なお、導電体３１６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ４００は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板を加工して凸形状を有する半導体膜を形成してもよい。
　なお、図５０に示すトランジスタ４００は一例であり、その構造に限定されず、回路構成又は駆動方法に応じて適切なトランジスタを用いればよい。
　各構造体の間には、層間膜、配線、及びプラグ等が設けられた配線層が設けられていてもよい。また、配線層は、設計に応じて複数層設けることができる。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、及び導電体の一部がプラグとして機能する場合もある。
　例えば、トランジスタ４００上には、層間膜として、絶縁体３２０、絶縁体３１２、絶縁体３２４、及び絶縁体３２６が順に積層して設けられている。また、絶縁体３２０及び絶縁体３１２には導電体３２８などが埋め込まれている。また、絶縁体３２４及び絶縁体３２６には導電体３３０などが埋め込まれている。なお、導電体３２８及び導電体３３０はコンタクトプラグ又は配線として機能する。
　また、層間膜として機能する絶縁体は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。例えば、絶縁体３１２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
　絶縁体３２６及び導電体３３０上に、配線層を設けてもよい。例えば、図５０において、絶縁体３２６及び導電体３３０上に、絶縁体３５０、絶縁体３５７、及び絶縁体３５２が順に積層して設けられている。絶縁体３５０、絶縁体３５７、及び絶縁体３５２には、導電体３５６が形成されている。導電体３５６は、コンタクトプラグ又は配線として機能する。例えば、トランジスタ４００は、導電体３５６、導電体３３０などを介して、配線ＷＬ又は配線ＢＬに電気的に接続される。
　本実施の形態は、本明細書で示す他の実施の形態などと適宜組み合わせることができる。
（実施の形態５）
　本実施の形態は、上記実施の形態に示す記憶装置などが形成された半導体ウェハ、及び当該記憶装置が組み込まれた電子部品の一例を示す。
＜半導体ウェハ＞
　初めに、記憶装置などが形成された半導体ウェハの例を、図５１Ａを用いて説明する。
　図５１Ａに示す半導体ウェハ４８００は、ウェハ４８０１と、ウェハ４８０１の上面に設けられた複数の回路部４８０２と、を有する。なお、ウェハ４８０１の上面において、回路部４８０２の無い部分は、スペーシング４８０３であり、ダイシング用の領域である。
　半導体ウェハ４８００は、ウェハ４８０１の表面に対して、前工程によって複数の回路部４８０２を形成することで作製することができる。また、その後に、ウェハ４８０１の複数の回路部４８０２が形成された反対側の面を研削して、ウェハ４８０１を薄膜化してもよい。この工程により、ウェハ４８０１の反りなどを低減し、部品としての小型化を図ることができる。
　次の工程としては、ダイシング工程が行われる。ダイシングは、一点鎖線で示したスクライブラインＳＣＬ１及びスクライブラインＳＣＬ２（ダイシングライン又は切断ラインと呼ぶ場合がある）に沿って行われる。なお、スペーシング４８０３は、ダイシング工程を容易に行うために、複数のスクライブラインＳＣＬ１が平行になるように設け、複数のスクライブラインＳＣＬ２が平行になるように設け、スクライブラインＳＣＬ１とスクライブラインＳＣＬ２が垂直になるように設けるのが好ましい。
　ダイシング工程を行うことにより、図５１Ｂに示すようなチップ４８００ａを、半導体ウェハ４８００から切り出すことができる。チップ４８００ａは、ウェハ４８０１ａと、回路部４８０２と、スペーシング４８０３ａと、を有する。なお、スペーシング４８０３ａは、極力小さくなるようにするのが好ましい。この場合、隣り合う回路部４８０２の間のスペーシング４８０３の幅が、スクライブラインＳＣＬ１の切りしろと、又はスクライブラインＳＣＬ２の切りしろとほぼ同等の長さであればよい。
　なお、本発明の一態様の素子基板の形状は、図５１Ａに図示した半導体ウェハ４８００の形状に限定されない。例えば、矩形の形状の半導体ウェハあってもよい。素子基板の形状は、素子の作製工程、及び素子を作製するための装置に応じて、適宜変更することができる。
＜電子部品＞
　図５１Ｃに電子部品４７００及び電子部品４７００が実装された基板（実装基板４７０４）の斜視図を示す。図５１Ｃに示す電子部品４７００は、モールド４７１１内にチップ４８００ａを有している。なお、図５１Ｃに示すチップ４８００ａには、回路部４８０２が積層された構成を示している。つまり、回路部４８０２として、上記の実施の形態で説明した記憶装置を適用することができる。図５１Ｃは、電子部品４７００の内部を示すために、一部を省略している。電子部品４７００は、モールド４７１１の外側にランド４７１２を有する。ランド４７１２は電極パッド４７１３と電気的に接続され、電極パッド４７１３はチップ４８００ａとワイヤ４７１４によって電気的に接続されている。電子部品４７００は、例えばプリント基板４７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板４７０２上で電気的に接続されることで実装基板４７０４が完成する。
　図５１Ｄに電子部品４７３０の斜視図を示す。電子部品４７３０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　Ｐａｃｋａｇｅ）又はＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品４７３０は、パッケージ基板４７３２（プリント基板）上にインターポーザ４７３１が設けられ、インターポーザ４７３１上に半導体装置４７３５、及び複数の半導体装置４７１０が設けられている。
　電子部品４７３０では、半導体装置４７１０を有する。半導体装置４７１０としては、例えば、上記実施の形態で説明した記憶装置、広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）などとすることができる。また、半導体装置４７３５は、ＣＰＵ、ＧＰＵ、ＦＰＧＡ、記憶装置などの集積回路（半導体装置）を用いることができる。
　パッケージ基板４７３２は、セラミック基板、プラスチック基板、又はガラスエポキシ基板などを用いることができる。インターポーザ４７３１は、シリコンインターポーザ、樹脂インターポーザなどを用いることができる。
　インターポーザ４７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層又は多層で設けられる。また、インターポーザ４７３１は、インターポーザ４７３１上に設けられた集積回路をパッケージ基板４７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」又は「中間基板」と呼ぶ場合がある。また、インターポーザ４７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板４７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）を用いることもできる。
　インターポーザ４７３１としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
　ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
　また、シリコンインターポーザを用いたＳｉＰ又はＭＣＭでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
　また、電子部品４７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ４７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品４７３０では、半導体装置４７１０と半導体装置４７３５の高さを揃えることが好ましい。
　電子部品４７３０を他の基板に実装するため、パッケージ基板４７３２の底部に電極４７３３を設けてもよい。図５１Ｄでは、電極４７３３を半田ボールで形成する例を示している。パッケージ基板４７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。また、電極４７３３を導電性のピンで形成してもよい。パッケージ基板４７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。
　電子部品４７３０は、ＢＧＡ及びＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、又はＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）などの実装方法を用いることができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態６）
　本実施の形態では、上記の実施の形態の記憶装置を備えることができるＣＰＵについて説明する。
　図５２は、上記の実施の形態で説明した記憶装置を一部に用いたＣＰＵの一例の構成を示すブロック図である。
　図５２に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ　Ｌｏｇｉｃ　Ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ　Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース１１８９（ＲＯＭ　Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９及びＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図５２に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図５２に示すＣＰＵ又は演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成、つまりＧＰＵのような構成としてもよい。また、ＣＰＵが内部演算回路、データバスなどで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、又は６４ビット以上とすることができる。
　バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
　ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置、又は周辺回路からの割り込み要求を、その優先度、又はマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出し、又は書き込みを行なう。
　また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
　図５２に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６は、例えば、先の実施の形態に示した記憶装置などを有してもよい。
　図５２に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態７）
　本実施の形態では、上記の実施の形態で説明した半導体装置を表示装置に適用した一例について説明する。
　図５３Ａは、表示装置の一例を示したブロック図である。
　表示装置ＤＳＰは、表示部ＤＩＳと、周辺回路ＰＲＰＨと、を有する。また、表示部ＤＩＳは、アレイ状に配置されている複数の画素回路２０を有し、周辺回路ＰＲＰＨは、駆動回路ＳＤと、駆動回路ＧＤと、を有する。
　図５３Ａの表示部ＤＩＳでは、画素回路２０は、一例として、ｍ行ｎ列（ここでのｍは１以上の整数であり、ｎは１以上の整数である）のマトリクス状に配置されている。また、画素回路２０［１，１］は、配線ＧＡＬ［１］と、配線ＳＯＬ［１］と、に電気的に接続されている。また、画素回路２０［ｍ，ｎ］は、配線ＧＡＬ［ｍ］と、配線ＳＯＬ［ｎ］と、に電気的に接続されている。
　また、駆動回路ＧＤは、配線ＧＡＬ［１］乃至配線ＧＡＬ［ｍ］に電気的に接続されている。また、駆動回路ＳＤは、配線ＳＯＬ［１］乃至配線ＳＯＬ［ｎ］に電気的に接続されている。
　駆動回路ＧＤは、一例として、画像データを書き込む画素回路２０を選択するための選択信号を送信する機能を有する。つまり、駆動回路ＧＤは、例えば、ゲートドライバ回路と呼称される場合がある。
　駆動回路ＳＤは、一例として、画素回路２０に画像データを送信する機能を有する。つまり、駆動回路ＳＤは、例えば、ソースドライバ回路と呼称される場合がある。
　次に、画素回路２０の構成例を説明する。
　図５３Ｂは、表示部ＤＩＳに含まれる画素回路２０の構成例を示している。図５３Ｂの画素回路２０は、一例として、回路部２０ａと、発光デバイスＥＤと、を有する。
　発光デバイスＥＤとしては、例えば、有機ＥＬ素子（ＯＬＥＤ（Ｏｒｇａｎｉｃ　Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ））、無機ＥＬ素子、ＬＥＤ（マイクロＬＥＤを含む）、ＱＬＥＤ（Ｑｕａｎｔｕｍ−ｄｏｔ　Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）、及び半導体レーザが挙げられる。なお、本実施の形態では、発光デバイスＥＤには、有機ＥＬ材料が含まれる発光デバイスが適用されたものとして説明する。
　回路部２０ａは、トランジスタＭａと、トランジスタＭｂと、容量Ｃａと、を有する。
　トランジスタＭａの第１端子は、トランジスタＭｂのゲートと、容量Ｃａの第１端子と、に電気的に接続され、トランジスタＭａの第２端子は、配線ＳＯＬに電気的に接続され、トランジスタＭａのゲートは、配線ＧＡＬに電気的に接続され、トランジスタＭａのバックゲートは、配線ＣＬｙに電気的に接続されている。トランジスタＭｂの第１端子は、配線ＶＥＡに電気的に接続され、トランジスタＭｂの第２端子は、発光デバイスＥＤのアノードに電気的に接続されている。発光デバイスＥＤのカソードは、配線ＶＥＮに電気的に接続されている。
　なお、配線ＶＥＡは、一例として、発光デバイスＥＤにアノード電位を与える配線として機能する。また、配線ＶＥＮは、一例として、発光デバイスＥＤにカソード電位を与える配線として機能する。
　配線ＣＬｘは、一例として、定電位を与える配線として機能する。当該定電位としては、例えば、高レベル電位、低レベル電位、接地電位、又は負電位とすることができる。同様に、配線ＣＬｙは、一例として、定電位を与える配線として機能する。当該定電位としては、例えば、高レベル電位、低レベル電位、接地電位、又は負電位とすることができる。
　図５３Ｂに示す回路部２０ａは、実施の形態１で説明したメモリセルＭＣと同様に、２つのトランジスタと、１つの容量と、有し、かつ一方のトランジスタの第１端子が容量の第１端子と、他方のトランジスタのゲートと、に電気的に接続されている構成となっている。このため、回路部２０ａは、実施の形態１で説明した積層構造を適用することができる。
　図５４に、一例として、実施の形態１で説明した積層構造を適用した場合の表示装置の構成を示す。
　図５４に示す表示装置ＤＳＰは、基板上に設けられた周辺回路ＰＲＰＨと、周辺回路ＰＲＰＨの上方に設けられた回路層７０＿ｋ及び回路層７０＿ｋ＋１（ここでのｋは１以上の整数とする）と、回路層７０＿ｋ及び回路層７０＿ｋ＋１の上方に設けられた発光デバイス層ＥＬＹと、を有する。
　図５４に示すとおり、周辺回路ＰＲＰＨは、一例として、半導体を材料とする基板上に設けることができる。また、当該半導体を材料とする基板には、単結晶シリコン基板を用いることができる。この場合、駆動回路ＧＤ、及び駆動回路ＳＤのそれぞれは、シリコントランジスタを有することになる。なお、シリコントランジスタについては、図５０の駆動回路層５０の説明を参照する。
　回路層７０＿ｋ、及び回路層７０＿ｋ＋１には、表示部ＤＩＳの回路部２０ａが複数設けられている。図５４に示すとおり、回路部２０ａは、実施の形態２の図３７のメモリセルＭＣと同様の構成となっている。
　例えば、図５４に示しているトランジスタＭａは、図３７におけるトランジスタＭ１に相当し、図５４に示しているトランジスタＭｂは、図３７におけるトランジスタＭ２に相当し、図５４に示している容量Ｃａは、図３７におけるトランジスタＣ１に相当する。また、図５４に示しているトランジスタＭａのバックゲート（図５３Ｂに示す配線ＣＬｙ）は、図３７における導電体１６０＿１に相当し、図５４に示している容量Ｃａの第２端子（図５３Ｂに示す配線ＣＬｘ）は、図３７における導電体１６０＿３に相当する。
　発光デバイス層ＥＬＹには、複数の発光デバイスＥＤが、アレイ状に配置されている。また、複数の発光デバイスＥＤの上方には、透光性を有する基板８０が設けられている。
　上記の構成により、表示装置ＤＳＰは、発光デバイスＥＤから発せられた光を、基板８０を介して上方に射出することができる。また、発光デバイスＥＤ毎に、射出する光の色を調整することによって、表示部ＤＩＳに画像を表示することができる。
　本実施の形態の説明のとおり、図５３Ｂに示した回路部２０ａに、実施の形態１で説明したメモリセルＭＣを適用した、表示装置を作製することができる。
　なお、本実施の形態では、画素回路２０は、発光デバイスＥＤを含む構成を一例として説明したが、画素回路２０は、液晶表示デバイスを含む構成としてもよい。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態８）
　本実施の形態では、上記実施の形態で説明した記憶装置を有する電子機器の一例について説明する。なお、図５５Ａ乃至図５５Ｊ、図５７Ａ乃至図５７Ｅには、当該記憶装置を有する電子部品４７００が各電子機器に含まれている様子を図示している。
［携帯電話］
　図５５Ａに示す情報端末５５００は、情報端末の一種である携帯電話（スマートフォン）である。情報端末５５００は、筐体５５１０と、表示部５５１１と、を有しており、入力用インターフェースとして、タッチパネルが表示部５５１１に備えられ、ボタンが筐体５５１０に備えられている。
　情報端末５５００は、上記実施の形態で説明した記憶装置を適用することで、アプリケーションの実行時に生成される一時的なファイル（例えば、ウェブブラウザの使用時のキャッシュなど）を保持することができる。
［ウェアラブル端末］
　また、図５５Ｂには、ウェアラブル端末の一例である情報端末５９００が図示されている。情報端末５９００は、筐体５９０１、表示部５９０２、操作ボタン５９０３、竜頭５９０４、バンド５９０５を有する。
　ウェアラブル端末は、先述した情報端末５５００と同様に、上記実施の形態で説明した記憶装置を適用することで、アプリケーションの実行時に生成される一時的なファイルを保持することができる。
［情報端末］
　また、図５５Ｃには、デスクトップ型情報端末５３００が図示されている。デスクトップ型情報端末５３００は、情報端末の本体５３０１と、ディスプレイ５３０２と、キーボード５３０３と、を有する。
　デスクトップ型情報端末５３００は、先述した情報端末５５００と同様に、上記実施の形態で説明した記憶装置を適用することで、アプリケーションの実行時に生成される一時的なファイルを保持することができる。
　なお、上記では、電子機器としてスマートフォン、ウェアラブル端末、デスクトップ用情報端末を例として、それぞれ図５５Ａ乃至図５５Ｃに図示したが、スマートフォン、ウェアラブル端末、デスクトップ用情報端末以外の情報端末を適用することができる。スマートフォン、ウェアラブル端末、デスクトップ用情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、ノート型情報端末、ワークステーションなどが挙げられる。
［電化製品］
　また、図５５Ｄには、電化製品の一例として電気冷凍冷蔵庫５８００が図示されている。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３を有する。
　電気冷凍冷蔵庫５８００に上記実施の形態で説明した記憶装置を適用することによって、電気冷凍冷蔵庫５８００を、例えば、ＩｏＴ（Ｉｎｔｅｒｎｅｔ　ｏｆ　Ｔｈｉｎｇｓ）として利用することができる。ＩｏＴを利用することによって、電気冷凍冷蔵庫５８００は、電気冷凍冷蔵庫５８００に保存されている食材、その食材の消費期限などの情報を、インターネットなどを通じて、上述したような情報端末などに送受信することができる。また、電気冷凍冷蔵庫５８００は、当該情報を送信する際に、当該情報を一時ファイルとして、当該記憶装置に保持することができる。
　本一例では、電化製品として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電気オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
［ゲーム機］
　また、図５５Ｅには、ゲーム機の一例である携帯ゲーム機５２００が図示されている。携帯ゲーム機５２００は、筐体５２０１、表示部５２０２、ボタン５２０３を有する。
　更に、図５５Ｆには、ゲーム機の一例である据え置き型ゲーム機７５００が図示されている。据え置き型ゲーム機７５００は、本体７５２０と、コントローラ７５２２を有する。なお、本体７５２０には、無線又は有線によってコントローラ７５２２を接続することができる。また、図５５Ｆには示していないが、コントローラ７５２２は、ゲームの画像を表示する表示部、ボタン以外の入力インターフェースとなるタッチパネル、スティック、回転式つまみ、スライド式つまみから選ばれた一又は二以上を備えることができる。また、コントローラ７５２２は、図５５Ｆに示す形状に限定されず、ゲームのジャンルに応じて、コントローラ７５２２の形状を様々に変更してもよい。例えば、ＦＰＳ（Ｆｉｒｓｔ　Ｐｅｒｓｏｎ　Ｓｈｏｏｔｅｒ）などのシューティングゲームでは、トリガーをボタンとし、銃を模した形状のコントローラを用いることができる。また、例えば、音楽ゲームなどでは、楽器、音楽機器などを模した形状のコントローラを用いることができる。更に、据え置き型ゲーム機は、コントローラを使わず、代わりにカメラ、深度センサ、マイクロフォンなどを備えて、ゲームプレイヤーのジェスチャー、及び音声の一方又は双方によって操作する形式としてもよい。
　また、上述したゲーム機の映像は、テレビジョン装置、パーソナルコンピュータ用ディスプレイ、ゲーム用ディスプレイ及びヘッドマウントディスプレイといった表示装置によって、出力することができる。
　携帯ゲーム機５２００、及び据え置き型ゲーム機７５００に上記実施の形態で説明した記憶装置を適用することによって、低消費電力の携帯ゲーム機５２００を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
　更に、携帯ゲーム機５２００、及び据え置き型ゲーム機７５００に上記実施の形態で説明した記憶装置を適用することによって、ゲームの実行中に発生する演算に必要な一時ファイルなどの保持をおこなうことができる。
　図５５Ｅ及び図５５Ｆでは、ゲーム機の一例として携帯ゲーム機、及び据え置き型ゲーム機を図示しているが、本発明の一態様の電子機器はこれに限定されない。本発明の一態様の電子機器としては、例えば、娯楽施設（例えば、ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
［移動体］
　上記実施の形態で説明した記憶装置は、移動体である自動車、及び自動車の運転席周辺に適用することができる。
　図５５Ｇには移動体の一例である自動車５７００が図示されている。
　自動車５７００の運転席周辺には、スピードメーター、タコメーター、走行距離、燃料計、ギア状態、エアコンの設定などの様々な情報を表示することができるインストゥルメントパネルが備えられている。また、運転席周辺には、それらの情報を示す表示装置が備えられていてもよい。
　特に当該表示装置には、自動車５７００に設けられた撮像装置（図示しない）からの映像を映し出すことによって、ピラーなどで遮られた視界、運転席の死角などを補うことができ、安全性を高めることができる。
　上記実施の形態で説明した記憶装置は、情報を一時的に保持することができるため、例えば、当該記憶装置を自動車５７００の自動運転システム、当該記憶装置を道路案内、危険予測などを行うシステムなどにおける、必要な一時的な情報の保持に用いることができる。また、当該表示装置には、道路案内、危険予測などの一時的な情報を表示する構成としてもよい。また、自動車５７００に備え付けられたドライビングレコーダの映像を保持する構成としてもよい。
　なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（例えば、ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができる。
［カメラ］
　上記実施の形態で説明した記憶装置は、カメラに適用することができる。
　図５５Ｈには、撮像装置の一例であるデジタルカメラ６２４０が図示されている。デジタルカメラ６２４０は、筐体６２４１、表示部６２４２、操作ボタン６２４３、シャッターボタン６２４４を有し、また、デジタルカメラ６２４０には、着脱可能なレンズ６２４６が取り付けられている。なお、ここではデジタルカメラ６２４０を、レンズ６２４６を筐体６２４１から取り外して交換することが可能な構成としたが、レンズ６２４６と筐体６２４１とが一体となっていてもよい。また、デジタルカメラ６２４０は、ストロボ装置、又はビューファインダーを別途装着することができる構成としてもよい。
　デジタルカメラ６２４０に上記実施の形態で説明した記憶装置を適用することによって、低消費電力のデジタルカメラ６２４０を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
［ビデオカメラ］
　上記実施の形態で説明した記憶装置は、ビデオカメラに適用することができる。
　図５５Ｉには、撮像装置の一例であるビデオカメラ６３００が図示されている。ビデオカメラ６３００は、第１筐体６３０１、第２筐体６３０２、表示部６３０３、操作キー６３０４、レンズ６３０５、接続部６３０６を有する。操作キー６３０４及びレンズ６３０５は第１筐体６３０１に設けられており、表示部６３０３は第２筐体６３０２に設けられている。そして、第１筐体６３０１と第２筐体６３０２とは、接続部６３０６により接続されており、第１筐体６３０１と第２筐体６３０２の間の角度は、接続部６３０６により変更が可能である。表示部６３０３における映像を、接続部６３０６における第１筐体６３０１と第２筐体６３０２との間の角度に従って切り替える構成としてもよい。
　ビデオカメラ６３００で撮影した映像を記録する際、データの記録形式に応じたエンコードを行う必要がある。上述した記憶装置を利用することによって、ビデオカメラ６３００は、エンコードの際に発生する一時的なファイルの保持を行うことができる。
［ＩＣＤ］
　上記実施の形態で説明した記憶装置は、植え込み型除細動器（ＩＣＤ）に適用することができる。
　図５５Ｊは、ＩＣＤの一例を示す断面模式図である。ＩＣＤ本体５４００は、バッテリ５４０１と、電子部品４７００と、レギュレータと、制御回路と、アンテナ５４０４と、右心房へのワイヤ５４０２、右心室へのワイヤ５４０３とを少なくとも有している。
　ＩＣＤ本体５４００は手術により体内に設置され、二本のワイヤは、人体の鎖骨下静脈５４０５及び上大静脈５４０６を通過させて一方のワイヤ先端が右心室、もう一方のワイヤ先端が右心房に設置されるようにする。
　ＩＣＤ本体５４００は、ペースメーカとしての機能を有し、心拍数が規定の範囲から外れた場合に心臓に対してペーシングを行う。また、ペーシングによって心拍数が改善しない場合（速い心室頻拍、心室細動など）、電気ショックによる治療が行われる。
　ＩＣＤ本体５４００は、ペーシング及び電気ショックを適切に行うため、心拍数を常に監視する必要がある。そのため、ＩＣＤ本体５４００は、心拍数を検知するためのセンサを有する。また、ＩＣＤ本体５４００は、当該センサなどによって取得した心拍数のデータ、ペーシングによる治療を行った回数、時間などを電子部品４７００に記憶することができる。
　また、アンテナ５４０４で電力が受信でき、その電力はバッテリ５４０１に充電される。また、ＩＣＤ本体５４００は複数のバッテリを有することにより、安全性を高くすることができる。具体的には、ＩＣＤ本体５４００の一部のバッテリが使えなくなったとしても残りのバッテリが機能させることができるため、補助電源としても機能する。
　また、電力を受信できるアンテナ５４０４とは別に、生理信号を送信できるアンテナを有していてもよく、例えば、脈拍、呼吸数、心拍数、体温などの生理信号を外部のモニタ装置で確認できるような心臓活動を監視するシステムを構成してもよい。
［ヘッドマウントディスプレイ］
　上記実施の形態で説明した記憶装置は、ＡＲ（拡張現実）、ＶＲ（仮想現実）等のＸＲ（Ｅｘｔｅｎｄｅｄ　Ｒｅａｌｉｔｙ、又はＣｒｏｓｓ　Ｒｅａｌｉｔｙ）向けの電子機器に適用することができる。
　図５６Ａ乃至図５６Ｃは、ヘッドマウントディスプレイである電子機器８３００の外観を示す図である。図５６Ａ乃至図５６Ｃに示す電子機器８３００は、筐体８３０１、表示部８３０２、バンド状の固定具８３０４、頭部に装着する固定具８３０４ａ、及び一対のレンズ８３０５を有する。なお、電子機器８３００には、操作用のボタンが備えられていてもよい。
　使用者は、レンズ８３０５を通して、表示部８３０２の表示を視認することができる。なお、表示部８３０２を湾曲して配置させると、使用者が高い臨場感を感じることができるため好ましい。また、表示部８３０２の異なる領域に表示された別の画像を、レンズ８３０５を通して視認することで、視差を用いた３次元表示等を行うこともできる。なお、表示部８３０２を１つ設ける構成に限らず、表示部８３０２を２つ設け、使用者の片方の目につき１つの表示部を配置してもよい。
　なお、表示部８３０２には、例えば、極めて精細度が高い表示装置を用いることが好ましい。表示部８３０２に精細度が高い表示装置を用いることによって、図５６Ｃのようにレンズ８３０５を用いて拡大したとしても、使用者に画素が視認されることなく、より現実感の高い映像を表示することができる。
　また、本発明の一態様の電子機器である、ヘッドマウントディスプレイは、図５６Ｄに示すグラス型のヘッドマウントディスプレイである電子機器８２００の構成であってもよい。
　電子機器８２００は、装着部８２０１、レンズ８２０２、本体８２０３、表示部８２０４、ケーブル８２０５等を有している。また装着部８２０１には、バッテリ８２０６が内蔵されている。
　ケーブル８２０５は、バッテリ８２０６から本体８２０３に電力を供給する。本体８２０３は無線受信機等を備え、受信した映像情報を表示部８２０４に表示させることができる。また、本体８２０３はカメラを備え、使用者の眼球又はまぶたの動きの情報を入力手段として用いることができる。
　また、装着部８２０１には、使用者に触れる位置に、使用者の眼球の動きに伴って流れる電流を検知可能な複数の電極が設けられ、視線を認識する機能を有していてもよい。また、当該電極に流れる電流により、使用者の脈拍をモニタする機能を有していてもよい。また、装着部８２０１には、温度センサ、圧力センサ、加速度センサ等の各種センサを有していてもよく、使用者の生体情報を表示部８２０４に表示する機能、使用者の頭部の動きに合わせて表示部８２０４に表示する映像を変化させる機能などを有していてもよい。
［ＰＣ用の拡張デバイス］
　上記実施の形態で説明した記憶装置は、ＰＣ（Ｐｅｒｓｏｎａｌ　Ｃｏｍｐｕｔｅｒ）などの計算機、情報端末用の拡張デバイスに適用することができる。
　図５７Ａは、当該拡張デバイスの一例として、持ち運びのできる、情報の記憶が可能なチップが搭載された、ＰＣに外付けする拡張デバイス６１００を示している。拡張デバイス６１００は、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）などでＰＣに接続することで、当該チップによる情報の記憶を行うことができる。なお、図５７Ａは、持ち運びが可能な形態の拡張デバイス６１００を図示しているが、本発明の一態様に係る拡張デバイスは、これに限定されず、例えば、冷却用ファンなどを搭載した比較的大きい形態の拡張デバイスとしてもよい。
　拡張デバイス６１００は、筐体６１０１、キャップ６１０２、ＵＳＢコネクタ６１０３及び基板６１０４を有する。基板６１０４は、筐体６１０１に収納されている。基板６１０４には、上記実施の形態で説明した記憶装置などを駆動する回路が設けられている。例えば、基板６１０４には、電子部品４７００、コントローラチップ６１０６が取り付けられている。ＵＳＢコネクタ６１０３は、外部装置と接続するためのインターフェースとして機能する。
［ＳＤカード］
　上記実施の形態で説明した記憶装置は、情報端末、デジタルカメラなどの電子機器に取り付けが可能なＳＤカードに適用することができる。
　図５７ＢはＳＤカードの外観の模式図であり、図５７Ｃは、ＳＤカードの内部構造の模式図である。ＳＤカード５１１０は、筐体５１１１、コネクタ５１１２、及び基板５１１３を有する。コネクタ５１１２が外部装置と接続するためのインターフェースとして機能する。基板５１１３は筐体５１１１に収納されている。基板５１１３には、記憶装置及び記憶装置を駆動する回路が設けられている。例えば、基板５１１３には、電子部品４７００、コントローラチップ５１１５が取り付けられている。なお、電子部品４７００とコントローラチップ５１１５とのそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、適宜回路構成を変更してもよい。例えば、電子部品に備えられている書き込み回路、ロードライバ、読み出し回路などは、電子部品４７００でなく、コントローラチップ５１１５に組み込んだ構成としてもよい。
　基板５１１３の裏面側にも電子部品４７００を設けることで、ＳＤカード５１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板５１１３に設けてもよい。これによって、外部装置とＳＤカード５１１０との間で無線通信を行うことができ、電子部品４７００のデータの読み出し、書き込みが可能となる。
［ＳＳＤ］
　上記実施の形態で説明した記憶装置は、情報端末など電子機器に取り付けが可能なＳＳＤ（Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｄｒｉｖｅ）に適用することができる。
　図５７ＤはＳＳＤの外観の模式図であり、図５７Ｅは、ＳＳＤの内部構造の模式図である。ＳＳＤ５１５０は、筐体５１５１、コネクタ５１５２、及び基板５１５３を有する。コネクタ５１５２が外部装置と接続するためのインターフェースとして機能する。基板５１５３は筐体５１５１に収納されている。基板５１５３には、記憶装置及び記憶装置を駆動する回路が設けられている。例えば、基板５１５３には、電子部品４７００、メモリチップ５１５５、コントローラチップ５１５６が取り付けられている。基板５１５３の裏面側にも電子部品４７００を設けることで、ＳＳＤ５１５０の容量を増やすことができる。メモリチップ５１５５にはワークメモリが組み込まれている。例えば、メモリチップ５１５５には、ＤＲＡＭチップを用いればよい。コントローラチップ５１５６には、プロセッサ、ＥＣＣ回路などが組み込まれている。なお、電子部品４７００と、メモリチップ５１５５と、コントローラチップ５１５６と、のそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、適宜回路構成を変更してもよい。例えば、コントローラチップ５１５６にも、ワークメモリとして機能するメモリを設けてもよい。
　上記実施の形態の記憶装置を、上述した電子機器に含まれている記憶装置に適用することによって、新規の電子機器を提供することができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
ＤＥＶ：半導体装置、ＡＬＹａ：記憶層、ＡＬＹｂ：記憶層、ＡＬＹｃ：記憶層、ＭＣ：メモリセル、ＭＣａ：メモリセル、ＭＣｂ：メモリセル、ＭＣｃ：メモリセル、Ｍ１：トランジスタ、Ｍ２：トランジスタ、Ｍ３：トランジスタ、Ｃ１：容量、ＷＢＬａ：配線、ＷＢＬｂ：配線、ＲＢＬａ：配線、ＲＢＬｂ：配線、ＢＬａ：配線、ＢＬｂ：配線、ＷＷＬａ：配線、ＷＷＬｂ：配線、ＳＬａ：配線、ＳＬｂ：配線、ＳＬｃ：配線、ＣＬａ：配線、ＣＬａ１：配線、ＣＬａ２：配線、ＣＬｂ：配線、ＣＬｂ１：配線、ＣＬｂ２：配線、ＰＬ：開口、Ｍａ：トランジスタ、Ｍｂ：トランジスタ、Ｃａ：容量、ＧＡＬ：配線、ＳＯＬ：配線、ＣＬｘ：配線、ＣＬｙ：配線、ＶＥＮ：配線、ＶＥＡ：配線、ＰＲＰＨ：周辺回路、ＤＩＳ：表示部、ＷＬ：配線、ＳＬ：配線、１０：メモリセル、２０：画素回路、２０ａ：回路部、２２：ＰＳＷ、２３：ＰＳＷ、３１：周辺回路、３２：コントロール回路、３３：電圧生成回路、４１：周辺回路、４２：行デコーダ、４３：行ドライバ、４４：列デコーダ、４５：列ドライバ、４６：センスアンプ、４７：入力回路、４８：出力回路、５０：駆動回路層、６０：記憶層、６０＿１：記憶層、６０＿２：記憶層、６０＿３：記憶層、６０＿ｋ：記憶層、６０＿Ｎ：記憶層、８０：基板、１００：記憶装置、１０１：絶縁体、１２４：絶縁体、１２４Ａｆ：絶縁膜、１２４Ａ：絶縁層、１３０：酸化物、１３０ａ：酸化物、１３０ｂ：酸化物、１３０Ａｆ：酸化膜、１３０Ｂｆ：酸化膜、１４２ａ：導電体、１４２ａ１：導電体、１４２ａ２：導電体、１４２ｂ：導電体、１４２ｂ１：導電体、１４２ｂ２：導電体、１４２Ａｆ：導電膜、１４２Ａ：導電層、１４２Ｂｆ：導電膜、１４２Ｂ：導電層、１４２ｃ：導電体、１４２ｄ：導電体、１５３＿１：絶縁体、１５３＿２：絶縁体、１５３＿３：絶縁体、１５３Ａ：絶縁膜、１５３ＡＡ：絶縁膜、１５４＿１：絶縁体、１５４＿２：絶縁体、１５４＿３：絶縁体、１５４Ａ：絶縁膜、１５４ＡＡ：絶縁膜、１５８Ａ：開口、１５８Ｂ：開口、１５９：開口、１６０＿１：導電体、１６０ａ＿１：導電体、１６０ｂ＿１：導電体、１６０＿２：導電体、１６０ａ＿２：導電体、１６０ｂ＿２：導電体、１６０Ａ：導電膜、１６０Ｂ：導電膜、１６０ＡＡ：導電膜、１６０ＢＡ：導電膜、１６０＿３：導電体、１７５：絶縁体、１８０：絶縁体、２０１：絶縁体、２２４：絶縁体、２３０：酸化物、２３０ａ：酸化物、２３０ｂ：酸化物、２４２ａ：導電体、２４２ａ１：導電体、２４２ａ２：導電体、２４２ｂ：導電体、２５０：導電体、２５３：絶縁体、２５３＿１：絶縁体、２５４：絶縁体、２５４＿１：絶縁体、２５８Ａ：開口、２５８Ｂ：開口、２６０：導電体、２６０ａ：導電体、２６０ｂ：導電体、２６０＿１：導電体、２６０ａ＿１：導電体、２６０ｂ＿１：導電体、２７０：導電体、２７０ａ：導電体、２７０Ａ：導電膜、２７０ｂ：導電体、２７０Ｂ：導電膜、２７０＿１：導電体、２７２：導電体、２７５：絶縁体、２８０：絶縁体、３０１：絶縁体、３０２：導電体、３０３：導電体、３１１：基板、３１２：絶縁体、３１５：絶縁体、３１６：導電体、３２０：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、３５０：絶縁体、３５２：絶縁体、３５６：導電体、３５７：絶縁体、４００：トランジスタ、１１８９：ＲＯＭインターフェース、１１９０：基板、１１９２：ＡＬＵコントローラ、１１９３：インストラクションデコーダ、１１９４：インタラプトコントローラ、１１９５：タイミングコントローラ、１１９６：レジスタ、１１９７：レジスタコントローラ、１１９８：バスインターフェース、１１９９：ＲＯＭ、４７００：電子部品、４７０２：プリント基板、４７１０：半導体装置、４７１１：モールド、４７１２：ランド、４７１４：ワイヤ、４７３０：電子部品、４７３５：半導体装置、４８００：半導体ウェハ、４８０１：ウェハ、４８０１ａ：ウェハ、４８０２：回路部、４８０３：スペーシング、４８０３ａ：スペーシング、５１１０：ＳＤカード、５１１１：筐体、５１１２：コネクタ、５１１３：基板、５１１５：コントローラチップ、５１５１：筐体、５１５２：コネクタ、５１５３：基板、５１５６：コントローラチップ、５２００：携帯ゲーム機、５２０１：筐体、５２０２：表示部、５２０３：ボタン、５３００：デスクトップ型情報端末、５３０１：本体、５３０２：ディスプレイ、５３０３：キーボード、５４００：ＩＣＤ本体、５４０１：バッテリ、５４０２：ワイヤ、５４０３：ワイヤ、５４０４：アンテナ、５５００：情報端末、５５１０：筐体、５５１１：表示部、５７００：自動車、５８００：電気冷凍冷蔵庫、５８０１：筐体、５８０２：冷蔵室用扉、５８０３：冷凍室用扉、５９００：情報端末、５９０１：筐体、５９０２：表示部、５９０３：操作ボタン、５９０４：竜頭、５９０５：バンド、６１００：拡張デバイス、６１０１：筐体、６１０２：キャップ、６１０３：ＵＳＢコネクタ、６１０４：基板、６１０６：コントローラチップ、６２４０：デジタルカメラ、６２４１：筐体、６２４３：操作ボタン、６２４６：レンズ、６２４２：表示部、６３０１：第１筐体、６３０２：第２筐体、６３０３：表示部、６３０４：操作キー、６３０５：レンズ、６３０６：接続部、７５００：据え置き型ゲーム機、７５２０：本体、７５２２：コントローラ、８２００：電子機器、８２０１：装着部、８２０２：レンズ、８２０３：本体、８２０４：表示部、８２０５：ケーブル、８２０６：バッテリ、８３００：電子機器、８３０１：筐体、８３０２：表示部、８３０４：固定具、８３０４ａ：固定具、８３０５：レンズ

Claims (7)

  1. 　第１層と、第１絶縁体と、を有し、
    　前記第１層は、前記第１絶縁体の上面に位置し、
    　前記第１層は、第１トランジスタと、第２トランジスタと、第１導電体と、第２導電体と、第２絶縁体と、第３絶縁体と、を有し、
    　前記第１トランジスタ及び前記第２トランジスタのそれぞれは、ソース電極と、ドレイン電極と、ゲート電極と、酸化物半導体と、を有し、
    　前記第１トランジスタの前記酸化物半導体は、前記第１絶縁体の上方に位置し、
    　前記第１トランジスタの前記ソース電極及び前記ドレイン電極のそれぞれは、前記第１トランジスタの前記酸化物半導体の上面及び側面と、前記第１絶縁体の上面と、に位置し、
    　前記第１トランジスタの前記ゲート電極は、前記第１トランジスタの前記酸化物半導体に重なる領域に位置し、
    　前記第２絶縁体は、前記第１絶縁体の上方と、前記第１トランジスタの前記ソース電極及び前記ドレイン電極のそれぞれの上方と、に位置し、
    　前記第２絶縁体は、前記第１トランジスタの前記ソース電極及び前記ドレイン電極のそれぞれに重ならない領域に、前記第１絶縁体に達する第１開口を有し、
    　前記第１導電体は、前記第１開口の内部に位置し、
    　前記第３絶縁体は、前記第２絶縁体の上面と、前記第１導電体の上面と、前記第１トランジスタの前記ゲート電極の上面と、に位置し、
    　前記第３絶縁体は、前記第１トランジスタの前記ゲート電極の上方の領域に、前記第１トランジスタの前記ゲート電極に達する第２開口を有し、
    　前記第２導電体は、前記第２開口の内部に位置し、
    　前記第２トランジスタの前記酸化物半導体は、前記第３絶縁体の上方の、前記第１導電体に重なる領域に位置し、
    　前記第２トランジスタの前記ソース電極及び前記ドレイン電極の一方は、前記第２トランジスタの前記酸化物半導体の上面及び側面と、前記第３絶縁体の上面と、に位置し、
    　前記第２トランジスタの前記ソース電極及び前記ドレイン電極の他方は、前記第２トランジスタの前記酸化物半導体の上面及び側面と、前記第３絶縁体の上面と、前記第２導電体の上面と、に位置し、
    　前記第２トランジスタの前記ゲート電極は、前記第２トランジスタの前記酸化物半導体に重なる領域に位置する、
    　半導体装置。
  2. 　請求項１において、
    　前記第１層は、第４絶縁体と、第５絶縁体と、第３導電体と、を有し、
    　前記第４絶縁体は、前記第３絶縁体の上方と、前記第２トランジスタの前記ソース電極及び前記ドレイン電極のそれぞれの上方に位置し、
    　前記第４絶縁体は、前記第２トランジスタの前記酸化物半導体に重ならない領域に、前記第２トランジスタの前記ソース電極又は前記ドレイン電極の他方に達する第３開口を有し、
    　前記第５絶縁体は、前記第３開口における前記第２導電体の上面と、前記第３開口における前記第３絶縁体の側面と、に位置し、
    　前記第３導電体は、前記第５絶縁体の上面に位置する、
    　半導体装置。
  3. 　請求項２において、
    　前記第１トランジスタの前記ゲート電極と、前記第１導電体と、のそれぞれは、互いに同一の導電性材料を有し、
    　前記第２トランジスタの前記ゲート電極と、前記第３導電体と、のそれぞれは、互いに同一の導電性材料を有する、
    　半導体装置。
  4. 　請求項３において、
    　第２層と、第６絶縁体と、を有し、
    　前記第２層は、前記第６絶縁体の上面に位置し、
    　前記第２層は、第３トランジスタを有し、
    　前記第３トランジスタは、酸化物半導体を有し、
    　前記第６絶縁体は、前記第４絶縁体の上面と、前記第５絶縁体の上面と、前記第３導電体の上面と、前記第２トランジスタのゲート電極の上面と、に位置し、
    　前記第３トランジスタの酸化物半導体は、前記第６絶縁体の上方の、前記第３導電体に重なる領域に位置する、
    　半導体装置。
  5. 　請求項４において、
    　前記第１トランジスタの前記酸化物半導体、前記第２トランジスタの前記酸化物半導体、及び前記第３トランジスタの前記酸化物半導体のそれぞれは、インジウム、亜鉛、及び元素Ｍから選ばれる一又は複数を有し、
    　前記元素Ｍは、ガリウム、アルミニウム、シリコン、ホウ素、イットリウム、スズ、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、コバルト、及びマグネシウムから選ばれた一又は複数である、
    　半導体装置。
  6. 　請求項１乃至請求項５のいずれか一に記載の半導体装置と、駆動回路と、を有し、
    　前記第１層は、前記駆動回路の上方に位置する、
    　記憶装置。
  7. 　請求項６に記載の記憶装置と、筐体と、を有する電子機器。
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