WO2024028682A1 - 半導体装置及び電子機器 - Google Patents

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WO2024028682A1
WO2024028682A1 PCT/IB2023/057379 IB2023057379W WO2024028682A1 WO 2024028682 A1 WO2024028682 A1 WO 2024028682A1 IB 2023057379 W IB2023057379 W IB 2023057379W WO 2024028682 A1 WO2024028682 A1 WO 2024028682A1
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insulator
memory
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transistor
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山崎舜平
木村肇
小林英智
松嵜隆徳
岡本佑樹
井上広樹
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株式会社半導体エネルギー研究所
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Definitions

  • One embodiment of the present invention relates to a semiconductor device and an electronic device.
  • one embodiment of the present invention is not limited to the above technical field.
  • the technical field of the invention disclosed in this specification and the like relates to products, operating methods, or manufacturing methods.
  • one aspect of the present invention relates to a process, machine, manufacture, or composition of matter. Therefore, more specifically, the technical fields of one embodiment of the present invention disclosed in this specification include semiconductor devices, display devices, liquid crystal display devices, light-emitting devices, power storage devices, imaging devices, storage devices, signal processing devices, and sensors. Examples include processors, electronic devices, systems, driving methods thereof, manufacturing methods thereof, and testing methods thereof.
  • the time required for access is short, that is, for example, the writing speed and reading speed are fast.
  • the access time (sometimes called delay time, latency, etc.) of SRAM (Static Random Access Memory) and DRAM (Dynamic Random Access Memory) is approximately several ns to several tens of ns. It is used for main memory, etc.
  • storage devices located higher in the storage hierarchy such as registers and cache memory included in a processor such as a CPU (Central Processing Unit) have a smaller storage capacity than storage devices located lower in the storage hierarchy.
  • there are times when the cache memory does not store necessary data this is sometimes called a cache miss.
  • the processor accesses storage devices located lower in the storage hierarchy to obtain the necessary data (this is sometimes referred to as a cache miss penalty).
  • Data is exchanged between the processor and a storage device located at a lower level of the storage hierarchy via bus wiring. Note that since the access speed from the CPU to the lower storage device in the storage hierarchy via the bus wiring is slow, the operating speed of the processor is likely to be affected.
  • An object of one embodiment of the present invention is to provide a semiconductor device with high access speed. Alternatively, an object of one embodiment of the present invention is to provide a semiconductor device with reduced power consumption. Alternatively, an object of one embodiment of the present invention is to provide a semiconductor device with a small circuit area. Alternatively, an object of one embodiment of the present invention is to provide an electronic device including the above-described semiconductor device. Alternatively, an object of one embodiment of the present invention is to provide a novel semiconductor device or a novel electronic device.
  • One embodiment of the present invention is a semiconductor device including a first memory layer, a second memory layer, and a circuit layer.
  • the first storage layer has a plurality of first storage circuits
  • the second storage layer has a second storage circuit
  • the circuit layer has a selector.
  • the selector has a plurality of input terminals and an output terminal.
  • the first storage layer is located below the circuit layer and the second storage layer is located above the circuit layer.
  • Each of the plurality of first memory circuits is electrically connected to the plurality of input terminals, and the second memory circuit is electrically connected to the output terminal.
  • the selector has a function of establishing continuity between one selected from a plurality of input terminals and the output terminal.
  • the semiconductor device also has a function of writing data read from the second memory circuit into the first memory circuit via the selector.
  • one embodiment of the present invention may have a structure in (1) above including a semiconductor substrate containing silicon.
  • the first storage layer is preferably located on a semiconductor substrate, and the first storage circuit preferably includes a first transistor. Note that the first transistor includes silicon in the channel formation region.
  • the second memory circuit may include a second transistor.
  • the second transistor preferably includes a metal oxide in the channel formation region.
  • the metal oxide has one or more selected from indium, zinc, and element M.
  • Element M is gallium, aluminum, silicon, boron, yttrium, tin, copper, vanadium, beryllium, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, cobalt, One or more selected from magnesium and antimony.
  • one aspect of the present invention is that in (3) above, the data is any one of 1 bit, 2 bits, 4 bits, 8 bits, 16 bits, 32 bits, 64 bits, 128 bits, or 256 bits. A certain configuration may also be used.
  • one aspect of the present invention may be such that in (4) above, the first storage circuit and the second storage circuit are not connected by a system bus.
  • One embodiment of the present invention is a semiconductor device including a first memory layer, a second memory layer, and a circuit layer.
  • the first storage layer has a plurality of first storage circuits
  • the second storage layer has a second storage circuit
  • the circuit layer has a selector.
  • the second memory circuit includes a capacitive element and a second transistor.
  • the capacitive element includes a first conductor, a second conductor, a first insulator, and a second insulator
  • the second transistor includes a second conductor and a third conductor.
  • a fourth conductor, a third insulator, a fourth insulator, and a metal oxide
  • the selector has a plurality of input terminals and an output terminal. The first storage layer is located below the circuit layer and the second storage layer is located above the circuit layer.
  • the first insulator has a first opening. Further, the first conductor is located on the side surface and bottom surface of the first opening, and on the top surface of the first insulator. Further, the second insulator is located on the top surface of the first insulator and the top surface of the first conductor. Further, the second conductor is located in a region of the upper surface of the second insulator that overlaps with the first conductor. Further, the third insulator is located on the top surface of the second conductor, and the third conductor is located on the top surface of the third insulator. Further, the third insulator and the third conductor have a second opening. The metal oxide is located on the side surface of the second opening, the top surface of the second conductor, and the top surface of the third conductor. Further, the fourth insulator is located on the top surface of the metal oxide and the top surface of the third conductor. Further, the fourth conductor is located in a region of the upper surface of the fourth insulator that overlaps with the metal oxide.
  • Each of the plurality of first memory circuits is electrically connected to a plurality of input terminals, and the third conductor is electrically connected to an output terminal.
  • the selector has a function of establishing continuity between one selected from a plurality of input terminals and the output terminal.
  • the semiconductor device also has a function of writing data read from the second memory circuit into the first memory circuit via the selector.
  • the metal oxide may include one or more of indium, zinc, and element M.
  • element M is gallium, aluminum, silicon, boron, yttrium, tin, copper, vanadium, beryllium, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, cobalt, One or more selected from magnesium and antimony.
  • one embodiment of the present invention may have a structure including a semiconductor substrate containing silicon in the above (7).
  • the first storage layer is preferably located on a semiconductor substrate, and the first storage circuit preferably includes a first transistor. Note that the first transistor includes silicon in the channel formation region.
  • the second insulator is one or more selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, or magnesium.
  • a structure including an oxide may also be used.
  • the data is any one of 1 bit, 2 bits, 4 bits, 8 bits, 16 bits, 32 bits, 64 bits, 128 bits, or 256 bits. It may also be a configuration.
  • one aspect of the present invention may have a configuration in (10) above in which the first storage circuit and the second storage circuit are not connected by a system bus.
  • one aspect of the present invention is an electronic device including the semiconductor device according to any one of (1) to (11) above and a housing.
  • a semiconductor device with high access speed can be provided.
  • a semiconductor device with reduced power consumption can be provided.
  • a semiconductor device with a small circuit area can be provided.
  • an electronic device including the above-described semiconductor device can be provided.
  • a new semiconductor device or a new electronic device can be provided.
  • FIG. 1A is a schematic perspective view showing an example of the configuration of a semiconductor device
  • FIG. 1B is a block diagram showing an example of the configuration of the semiconductor device
  • FIG. 2 is a conceptual diagram illustrating a storage hierarchy in which a plurality of storage devices included in a computer are associated.
  • FIG. 3 is a schematic perspective view showing a configuration example of a semiconductor device.
  • FIG. 4 is a schematic perspective view showing a configuration example of a semiconductor device.
  • FIG. 5 is a block diagram showing a configuration example of a semiconductor device.
  • FIG. 6 is a block diagram showing a configuration example of a semiconductor device.
  • FIG. 7 is a circuit diagram showing a configuration example of a semiconductor device.
  • 8A and 8B are circuit diagrams showing an example of the configuration of a semiconductor device.
  • FIG. 9 is a block diagram showing a configuration example of a semiconductor device.
  • FIG. 10 is a circuit diagram showing a configuration example of a semiconductor device.
  • FIG. 11 is a circuit diagram showing a configuration example of a semiconductor device.
  • FIG. 12 is a block diagram showing a configuration example of a semiconductor device.
  • FIG. 13 is a block diagram showing a configuration example of a semiconductor device.
  • FIG. 14 is a circuit diagram showing a configuration example of a semiconductor device.
  • FIG. 15 is a schematic perspective view illustrating a configuration example of a storage device.
  • FIG. 16 is a block diagram showing a configuration example of a semiconductor device.
  • FIG. 17 is a block diagram showing a configuration example of a memory circuit included in a semiconductor device.
  • FIGS. 18A to 18E are circuit diagrams showing configuration examples of memory cells included in a semiconductor device.
  • FIGS. 19A to 19C are circuit diagrams showing configuration examples of memory cells included in a semiconductor device.
  • 20A and 20B are circuit diagrams showing an example of a configuration of a memory cell included in a semiconductor device.
  • FIG. 21 is a schematic cross-sectional diagram illustrating a configuration example of a semiconductor device.
  • FIG. 22 is a schematic cross-sectional diagram illustrating a configuration example of a semiconductor device.
  • FIGS. 23A and 23B are schematic cross-sectional views illustrating a configuration example of a transistor included in a semiconductor device.
  • FIG. 24 is a schematic cross-sectional view showing a configuration example of a transistor included in a semiconductor device.
  • FIG. 25 is a schematic cross-sectional view illustrating a configuration example of a capacitive element included in a semiconductor device.
  • FIG. 26 is a schematic cross-sectional diagram illustrating a configuration example of a semiconductor device.
  • 27A to 27C are plan views illustrating configuration examples of transistors included in a semiconductor device, and
  • FIG. 27D is a cross-sectional view illustrating a configuration example of a transistor included in a semiconductor device.
  • FIG. 28A is a plan view illustrating a configuration example of a transistor included in a semiconductor device, and
  • FIG. 28B is a cross-sectional view illustrating a configuration example of a transistor included in the semiconductor device.
  • 29A and 29B are diagrams showing an example of an electronic component.
  • FIGS. 30C to 30E are diagrams showing an example of a large-sized computer.
  • FIG. 31 is a diagram showing an example of space equipment.
  • FIG. 32 is a diagram illustrating an example of a storage system applicable to a data center.
  • FIG. 33A is a schematic perspective view showing an example of the configuration of a display device, and
  • FIG. 33B is a block diagram showing an example of the configuration of the display device.
  • FIG. 34 is a circuit diagram showing a configuration example of a pixel circuit included in a display device.
  • FIG. 35 is a schematic perspective view showing a configuration example of a laminated structure included in a display device.
  • 36A to 36I are perspective views showing an example of an electronic device.
  • a semiconductor device is a device that utilizes semiconductor characteristics, and refers to a circuit that includes a semiconductor element (for example, a transistor, a diode, and a photodiode), and a device that has the same circuit.
  • semiconductor device refers to any device that can function by utilizing semiconductor characteristics.
  • an integrated circuit, a chip including an integrated circuit, and an electronic component including a chip housed in a package are examples of semiconductor devices.
  • a storage device, a display device, a light emitting device, a lighting device, and an electronic device may themselves be a semiconductor device or include a semiconductor device.
  • X and Y are electrically connected is an element that enables electrical connection between X and Y (for example, a switch, a transistor, a capacitive element, an inductor, a resistive element, a diode, a display device, light emitting device, and load) can be connected between X and Y.
  • the switch has a function of controlling on/off. In other words, the switch is in a conductive state (on state) or in a non-conductive state (off state), and has the function of controlling whether or not current flows.
  • both the element and the power line are placed between X and Y.
  • VDD high power potential
  • VSS low power potential
  • GND ground potential
  • X and Y are electrically connected.
  • a transistor if the drain and source of the transistor are interposed between X and Y, it is defined that X and Y are electrically connected.
  • a capacitive element when a capacitive element is placed between X and Y, it may or may not be specified that X and Y are electrically connected.
  • a capacitive element in the configuration of a digital circuit or logic circuit, if a capacitive element is placed between X and Y, it may not be specified that X and Y are electrically connected.
  • a capacitive element is disposed between X and Y, it may be specified that X and Y are electrically connected.
  • An example of a case where X and Y are functionally connected is a circuit that enables functional connection between X and Y (for example, a logic circuit (for example, an inverter, a NAND circuit, and a NOR circuit), a signal Conversion circuits (for example, digital-to-analog conversion circuits, analog-to-digital conversion circuits, and gamma correction circuits), potential level conversion circuits (for example, power supply circuits such as booster circuits or step-down circuits, and level shifter circuits that change the potential level of signals), voltage sources, Current sources, switching circuits, amplifier circuits (for example, circuits that can increase signal amplitude or current amount, operational amplifiers, differential amplifier circuits, source follower circuits, and buffer circuits), signal generation circuits, storage circuits, and control circuits)
  • a logic circuit for example, an inverter, a NAND circuit, and a NOR circuit
  • signal Conversion circuits for example, digital-to-analog conversion circuits, analog-
  • X and Y are electrically connected, it means that X and Y are electrically connected (that is, there is another element between or when X and Y are connected directly (i.e., when X and Y are connected without another element or circuit between them). (if applicable).
  • X, Y, the source (sometimes translated as one of the first terminal or the second terminal) and the drain (sometimes translated as the other of the first terminal or the second terminal) of the transistor are mutually They are electrically connected in the order of X, the source of the transistor, the drain of the transistor, and Y.” or "The source of the transistor is electrically connected to X, the drain of the transistor is electrically connected to Y, and X, the source of the transistor, the drain of the transistor, and Y are electrically connected in this order.” It can be expressed as "there is”.
  • X is electrically connected to Y via the source and drain of the transistor, and X, the source of the transistor, the drain of the transistor, and Y are provided in this connection order.” I can do it.
  • X and Y are assumed to be objects (for example, devices, elements, circuits, wiring, electrodes, terminals, conductive films or layers).
  • a “resistance element” can be, for example, a circuit element having a resistance value higher than 0 ⁇ or a wiring having a resistance value higher than 0 ⁇ . Therefore, in this specification and the like, a “resistance element” includes a wiring having a resistance value, a transistor in which a current flows between a source and a drain, a diode, or a coil. Therefore, the term “resistance element” may be translated into the terms “resistance", “load”, or "region having a resistance value”.
  • the resistance value may be, for example, preferably 1 m ⁇ or more and 10 ⁇ or less, more preferably 5 m ⁇ or more and 5 ⁇ or less, and still more preferably 10 m ⁇ or more and 1 ⁇ or less. Further, for example, the resistance may be greater than or equal to 1 ⁇ and less than or equal to 1 ⁇ 10 9 ⁇ .
  • a “capacitive element” refers to, for example, a circuit element having a capacitance value higher than 0F, a wiring region having a capacitance value higher than 0F, a parasitic capacitance, or It can be the gate capacitance of a transistor.
  • capacitor element can sometimes be replaced with the term “capacitance.”
  • capacitor may be translated into the terms “capacitive element,” “parasitic capacitance,” or “gate capacitance.”
  • a “capacitor” (including a “capacitor” having three or more terminals) has a configuration including an insulator and a pair of conductors sandwiching the insulator.
  • the term “pair of conductors” in “capacitance” can be translated into “pair of electrodes,” “pair of conductive regions,” “pair of regions,” or “pair of terminals.” Further, the terms “one of a pair of terminals” and “the other of a pair of terminals” may be referred to as a first terminal and a second terminal, respectively.
  • the value of the capacitance can be, for example, 0.05 fF or more and 10 pF or less. Further, for example, it may be set to 1 pF or more and 10 ⁇ F or less.
  • a transistor has three terminals called a gate, a source, and a drain.
  • the gate is a control terminal that controls the conduction state of the transistor.
  • the two terminals that function as sources or drains are input/output terminals of the transistor.
  • One of the two input/output terminals becomes a source and the other becomes a drain depending on the conductivity type of the transistor (n-channel type or p-channel type) and the level of potential applied to the three terminals of the transistor. Therefore, in this specification and the like, the terms source and drain may be used interchangeably.
  • a multi-gate structure transistor having two or more gate electrodes can be used as an example of a transistor.
  • a multi-gate structure channel formation regions are connected in series, resulting in a structure in which a plurality of transistors are connected in series. Therefore, the multi-gate structure can reduce off-state current and improve the breakdown voltage (improve reliability) of the transistor.
  • the multi-gate structure when operating in the saturation region, even if the voltage between the drain and source changes, the current between the drain and source does not change much, and the slope is flat. characteristics can be obtained. By utilizing voltage/current characteristics with a flat slope, it is possible to realize an ideal current source circuit or an active load with a very high resistance value. As a result, a differential circuit or a current mirror circuit with good characteristics can be realized.
  • the circuit element may include multiple circuit elements.
  • this also includes the case where two or more resistors are electrically connected in series.
  • this also includes a case where two or more capacitive elements are electrically connected in parallel.
  • one transistor is shown on the circuit diagram, two or more transistors are electrically connected in series, and the gates of each transistor are electrically connected to each other. shall be included.
  • the switch has two or more transistors, and the two or more transistors are electrically connected in series or parallel. , including the case where the gates of the respective transistors are electrically connected to each other.
  • a node can be translated as a terminal, wiring, electrode, conductive layer, conductor, or impurity region depending on the circuit configuration and device structure. Furthermore, terminals, wiring, etc. can be referred to as nodes.
  • a selector is, for example, provided with a plurality of input terminals and one output terminal, selects one from the plurality of input terminals, and connects the selected input terminal and one output terminal.
  • the selector may be a circuit that selects one input signal input to each of a plurality of input terminals and outputs the selected input signal to an output terminal.
  • a selector is, for example, provided with a plurality of output terminals and one input terminal, selects one from the plurality of output terminals, and establishes a conductive state between the selected output terminal and the one input terminal. May represent a circuit.
  • the selector may be a circuit that selects one of a plurality of output terminals and outputs the input signal input to the input terminal to the selected output terminal. That is, a selector may indicate a multiplexer or a demultiplexer.
  • Voltage refers to a potential difference from a reference potential.
  • the reference potential is a ground potential (earth potential)
  • “voltage” can be translated into “potential.” Note that the ground potential does not necessarily mean 0V.
  • potential is relative, and as the reference potential changes, the potential applied to wiring, the potential applied to circuits, etc., the potential output from circuits, etc. also change.
  • the terms “high-level potential” and “low-level potential” do not mean specific potentials.
  • the respective high-level potentials provided by both wires do not have to be equal to each other.
  • the low-level potentials provided by both wires do not have to be equal to each other.
  • current refers to the phenomenon of charge movement (electrical conduction), and for example, the statement that "electrical conduction of a positively charged body is occurring” is replaced by “in the opposite direction, electrical conduction of a negatively charged body is occurring.” In other words, “electrical conduction is occurring.” Therefore, in this specification and the like, “current” refers to a charge movement phenomenon (electrical conduction) accompanying the movement of carriers, unless otherwise specified. Examples of carriers here include electrons, holes, anions, cations, and complex ions, and carriers differ depending on the system in which current flows (for example, a semiconductor, a metal, an electrolytic solution, or in a vacuum). Furthermore, the "direction of current" in wiring, etc.
  • ordinal numbers such as “first,” “second,” and “third” are added to avoid confusion between constituent elements. Therefore, the number of components is not limited. Further, the order of the constituent elements is not limited. For example, a component referred to as “first” in one embodiment of this specification etc. may be a component referred to as “second” in another embodiment or in the claims. It's also possible. Furthermore, for example, a component referred to as “first” in one of the embodiments of this specification etc. may be omitted in other embodiments or claims.
  • the terms “above” and “below” do not limit the positional relationship of the components to be directly above or below, and in direct contact with each other.
  • electrode B does not need to be formed directly on insulating layer A, and there is no need to form another structure between insulating layer A and electrode B. Do not exclude things that contain elements.
  • electrode B does not need to be formed on insulating layer A in direct contact with insulating layer A and electrode B. Do not exclude items that include other components between them.
  • electrode B below the insulating layer A it is not necessary that the electrode B is formed under the insulating layer A in direct contact with the insulating layer A and the electrode B. Do not exclude items that include other components between them.
  • words such as “row” and “column” may be used to describe constituent elements arranged in a matrix and their positional relationships. Further, the positional relationship between the components changes as appropriate depending on the direction in which each component is depicted. Therefore, the terms are not limited to those explained in the specification, etc., and can be appropriately rephrased depending on the situation. For example, the expression “row direction” may be translated into “column direction” by rotating the orientation of the drawing by 90 degrees.
  • the words “film” and “layer” can be interchanged depending on the situation.
  • the term “conductive layer” may be changed to the term “conductive film.”
  • the term “insulating film” may be changed to the term “insulating layer.”
  • the words “film” and “layer” may be omitted and replaced with other terms.
  • the term “conductive layer” or “conductive film” may be changed to the term “conductor.”
  • the term “insulating layer” or “insulating film” may be changed to the term "insulator.”
  • the terms “electrode,” “wiring,” and “terminal” do not functionally limit these components.
  • an “electrode” may be used as part of a “wiring” and vice versa.
  • the term “electrode” or “wiring” includes a case where a plurality of “electrodes” or “wirings” are formed integrally.
  • a “terminal” may be used as part of a “wiring” or “electrode,” and vice versa.
  • the term “terminal” also includes cases in which one or more selected from “electrode,” “wiring,” and “terminal” are integrally formed.
  • an “electrode” can be a part of a “wiring” or a “terminal,” and, for example, a “terminal” can be a part of a “wiring” or a “electrode.”
  • the term “electrode,” “wiring,” or “terminal” may be replaced with the term “region” depending on the case.
  • wiring can be interchanged depending on the case or the situation.
  • the term “wiring” may be changed to a term such as "power line”.
  • the term “signal line” or “power line” may be changed to the term “wiring” in some cases.
  • the term “power line” may be changed to the term “signal line”.
  • the reverse is also true, and the term “signal line” may be changed to the term “power line”.
  • the term “potential” applied to the wiring may be changed to the term “signal”.
  • the term “signal” may be changed to the term “potential”.
  • timing charts may be used to explain the operating method of a semiconductor device.
  • the timing charts used in this specification etc. show ideal operation examples, and the periods, magnitudes of signals (for example, potential or current), and timings described in the timing charts are , unless otherwise specified.
  • the timing charts described in this specification etc. may change the magnitude and timing of a signal (e.g., potential or current) input to each wiring (including a node) in the timing chart depending on the situation. It can be performed. For example, even if two periods are written at equal intervals in the timing chart, the lengths of the two periods may be different from each other. Also, for example, even if one period is long and the other short, the lengths of both periods may be equal, or one period may be short. In some cases, the other period may be made longer.
  • metal oxide refers to a metal oxide in a broad sense.
  • Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (also referred to as oxide semiconductors or simply OS), and the like.
  • oxide semiconductors also referred to as oxide semiconductors or simply OS
  • the metal oxide is sometimes referred to as an oxide semiconductor.
  • a metal oxide can constitute a channel forming region of a transistor having at least one of an amplification effect, a rectification effect, and a switching effect
  • the metal oxide is called a metal oxide semiconductor. be able to.
  • OS transistor it can be referred to as a transistor including a metal oxide or an oxide semiconductor.
  • metal oxides containing nitrogen may also be collectively referred to as metal oxides.
  • a metal oxide containing nitrogen may be referred to as a metal oxynitride.
  • semiconductor impurities refer to, for example, substances other than the main components that constitute the semiconductor layer.
  • an element having a concentration of less than 0.1 atomic % is an impurity.
  • impurities include, for example, an increase in the defect level density of the semiconductor, a decrease in carrier mobility, and a decrease in crystallinity.
  • impurities that change the characteristics of the semiconductor include, for example, group 1 elements, group 2 elements, group 13 elements, group 14 elements, and group 15 elements.
  • transition metals other than the main components in particular, for example, hydrogen (also present in water), lithium, sodium, silicon, boron, phosphorus, carbon and nitrogen.
  • a switch refers to a switch that is in a conductive state (on state) or a non-conductive state (off state) and has the function of controlling whether or not current flows.
  • a switch refers to a device that has the function of selecting and switching a path through which current flows. Therefore, a switch may have two or more terminals through which current flows, in addition to the control terminal.
  • an electrical switch, a mechanical switch, etc. can be used. In other words, the switch is not limited to a specific type as long as it can control the current.
  • Examples of electrical switches include transistors (e.g., bipolar transistors, MOS transistors, etc.), diodes (e.g., PN diodes, PIN diodes, Schottky diodes, MIM (Metal Insulator Metal) diodes, and MIS (Metal Insulator Semiconductor) diodes. de , and diode-connected transistors), or logic circuits that combine these.
  • transistors e.g., bipolar transistors, MOS transistors, etc.
  • diodes e.g., PN diodes, PIN diodes, Schottky diodes, MIM (Metal Insulator Metal) diodes, and MIS (Metal Insulator Semiconductor) diodes. de , and diode-connected transistors
  • the "conducting state" of the transistor means, for example, a state in which the source and drain electrodes of the transistor can be considered to be electrically short-circuited, or a state in which there is no current between
  • non-conducting state of a transistor refers to a state in which the source electrode and drain electrode of the transistor can be considered to be electrically disconnected. Note that when the transistor is operated as a simple switch, the polarity (conductivity type) of the transistor is not particularly limited.
  • a mechanical switch is a switch using MEMS (micro electro mechanical systems) technology.
  • the switch has an electrode that can be moved mechanically, and operates by controlling conduction and non-conduction by moving the electrode.
  • parallel refers to a state in which two straight lines are arranged at an angle of -10° or more and 10° or less. Therefore, the case where the angle is greater than or equal to -5° and less than or equal to 5° is also included.
  • substantially parallel or “substantially parallel” refers to a state in which two straight lines are arranged at an angle of -30° or more and 30° or less.
  • perpendicular refers to a state in which two straight lines are arranged at an angle of 80° or more and 100° or less. Therefore, the case where the angle is 85° or more and 95° or less is also included.
  • substantially perpendicular or “approximately perpendicular” refers to a state in which two straight lines are arranged at an angle of 60° or more and 120° or less.
  • each embodiment can be appropriately combined with the structure shown in other embodiments to form one embodiment of the present invention. Further, when a plurality of configuration examples are shown in one embodiment, it is possible to combine the configuration examples with each other as appropriate.
  • content (or even part of the content) described in one embodiment may be different from other content (or even part of the content) described in that embodiment and one or more other implementations. It is possible to apply, combine, or replace at least one content with the content described in the form (or even a part of the content).
  • a diagram (which may be a part) described in one embodiment may be a different part of that diagram, another diagram (which may be a part) described in that embodiment, and one or more other parts. More figures can be configured by combining at least one figure (or even a part) described in the embodiment.
  • the code when the same code is used for multiple elements, especially when it is necessary to distinguish between them, the code includes an identifying symbol such as "_1", “[n]”, “[m,n]”, etc. In some cases, the symbol may be added to the description. In addition, in the drawings, etc., when a code for identification such as “_1”, “[n]”, “[m,n]”, etc. is added to the code, when there is no need to distinguish it in this specification etc. In some cases, no identification code is written.
  • FIG. 2 shows an example of the storage hierarchy.
  • the storage hierarchy 100 shown in FIG. 2 includes a register 101, a first cache memory 102, a second cache memory 103, a main memory 104, and an auxiliary storage It has a device 105.
  • the register 101 is, for example, a storage device included in a processor such as a CPU or a GPU (Graphics Processing Unit).
  • the register 101 has a function of temporarily holding input data to an arithmetic circuit included in the processor and output data calculated by the arithmetic circuit. Further, the register 101 may have a function of temporarily holding not only data related to the arithmetic circuit but also data related to a control device included in the processor.
  • the register 101 includes, for example, a flip-flop circuit.
  • the first cache memory 102 is, for example, a storage device located between the register 101 and the main memory 104 in the storage hierarchy 100, and has a function of holding data that is particularly frequently accessed by the CPU. Note that the first cache memory 102 is generally sometimes called a primary cache memory.
  • the second cache memory 103 is, for example, a storage device located between the register 101 and the main memory 104 in the storage hierarchy 100, and is accessed by the CPU in a frequency that is next to the first cache memory 102. It has the ability to hold high data. Note that the second cache memory 103 is generally sometimes called a secondary cache memory.
  • the first cache memory 102 and the second cache memory 103 include, for example, SRAM.
  • the second cache memory 103 may not be provided in the storage hierarchy 100.
  • a cache memory (sometimes referred to as a third cache memory or tertiary cache memory) having a slower access speed and a larger storage capacity than the second cache memory 103 is provided in the storage hierarchy 100.
  • the storage hierarchy 100 may include one or more cache memories.
  • the storage hierarchy 100 may have a configuration in which the first cache memory 102 and the second cache memory 103 are included in the processor. Furthermore, the storage hierarchy 100 may have a configuration in which the first cache memory 102 is included in the processor, and the second cache memory 103 is included in the main memory 104, which will be described later.
  • the main memory 104 is, for example, a storage device located between the first cache memory 102, the second cache memory 103, and the auxiliary storage device 105 in the storage hierarchy 100, and is a storage device that receives instructions from a processor including the register 101. It has a function of directly writing or reading data by receiving a signal.
  • the main memory 104 includes, for example, DRAM.
  • the auxiliary storage device 105 is a storage device with a large storage capacity, and for example, a nonvolatile storage device is mainly used for the auxiliary storage device 105.
  • non-volatile storage devices include magnetic storage media (for example, HDD (Hard Disk Drive) or magnetic tape) or flash memory (for example, SSD (Solid State Drive) or USB memory).
  • the storage hierarchy 100 may have a configuration in which a storage device called a disk cache is provided between the main memory 104 and the auxiliary storage device 105.
  • a disk cache By providing a disk cache between the main memory 104 and the auxiliary storage device 105, the speed of data transfer between the main memory 104 and the auxiliary storage device 105 can be increased.
  • the operating speed of the processor and the operating speed of each storage device included in the storage hierarchy 100 (particularly the storage devices located in the lower hierarchy than the first cache memory 102) (when the operating speed of the storage device is referred to as the access speed)
  • the access speed There is likely to be a difference between Therefore, in the storage hierarchy 100, generally speaking, the higher the storage device is located, the faster the access speed is required. Further, the higher the storage device is located, the closer the distance to the arithmetic circuit or control circuit included in the processor is required.
  • the storage capacity of frequently accessed storage devices be small. This is because when the storage capacity is small, the time required to search for data stored in the storage device becomes shorter and the operating speed of the storage device becomes faster. On the other hand, if it is desired to process a large amount of data with a processor, it is preferable that the storage capacity of the entire storage hierarchy 100 is large. Therefore, the lower the storage device is located, the larger the storage capacity is required.
  • the first cache memory 102 preferably has a larger storage capacity than the register 101
  • the second cache memory 103 preferably has a larger storage capacity than the first cache memory 102
  • the main memory 104 preferably has a larger storage capacity than the first cache memory 102.
  • the storage capacity is larger than that of the second cache memory 103
  • the auxiliary storage device 105 has a larger storage capacity than the main memory 104.
  • FIG. 1A is a schematic perspective view illustrating a configuration example of a semiconductor device DEV that is one embodiment of the present invention
  • FIG. 1B is a block diagram of the semiconductor device DEV.
  • the semiconductor device DEV includes a storage layer MEML_L which is a lower storage device in the storage hierarchy 100, a storage layer MEML_H which is an upper storage device in the storage hierarchy 100, and a circuit layer SWCL. Note that the memory layer MEML_H is located below the circuit layer SWCL, and the memory layer MEML_L is located above the circuit layer SWCL. That is, in the semiconductor device DEV, the memory layer MEML_H, the circuit layer SWCL, and the memory layer MEML_L are stacked from below.
  • the storage layer MEML_L is, for example, a storage layer in the storage hierarchy 100 that includes the register 101, the first cache memory 102, the second cache memory 103, or the main memory 104.
  • the storage layer MEML_H is, for example, a storage layer included in the hierarchy above the storage layer MEML_L in the storage hierarchy 100.
  • the storage layer MEML_L includes the first cache memory 102
  • the storage layer MEML_L includes the second cache memory 103
  • the storage layer MEML_H includes the first cache memory 102.
  • the storage layer MEML_L includes the main memory 104, it is preferable that the storage layer MEML_H includes the second cache memory 103.
  • the memory layer MEML_L includes a plurality of memory circuits ME_L
  • the memory layer MEML_H includes a plurality of memory circuits ME_H.
  • the memory circuit ME_L has, for example, a memory cell array in which a plurality of memory cells MC_L are arranged in a matrix of one or more rows. Furthermore, if the wiring WL_L extends in the row direction as a read word line in the memory cell array, the wiring BL_L extends in the column direction as a bit line that transmits data read from the memory cell MC_L. is preferred. Further, it is preferable that one data is held in one row of memory cells MC_L (indicated as area MA_L in FIG. 3) of the memory cell array.
  • the memory cell MC_L for one row of the memory cell array (memory cell MC_L in area MA_L) holds 1 data with a storage capacity of 8 bits. In other words, 8 bits (1 byte) of data can be read by one read operation.
  • the memory cell MC_L in the area MA_L stores one piece of data with a storage capacity of 64 bits. Retained. In other words, 64 bits (8 bytes) of data can be read in one read operation.
  • the number of columns in the memory cell array is not limited to a multiple of 8, and may be an integer of 1 or more.
  • the memory circuit when the number of rows of the memory cell array of the memory circuit ME_L is m (here, m is an integer of 1 or more) and the number of columns is n (here, n is an integer of 1 or more), the memory circuit It can be said that ME_L can hold m pieces of n-bit data.
  • the memory circuit ME_H has a memory cell array in which a plurality of memory cells MC_H are arranged in a matrix of one or more rows, similar to the memory circuit ME_L.
  • the memory cells included in the memory circuit ME_H may have the same or different configurations than the memory cells included in the memory circuit ME_L.
  • the wiring WL_H extends in the row direction as a write word line in the memory cell array
  • the wiring BL_H extends in the column direction as a bit line that transmits data to be written to the memory cell MC_H.
  • one data is held in one row of memory cells MC_H (indicated as area MA_H in FIG.
  • the memory cell MC_H in area MA_H has a storage capacity of 8 bits (1 byte). Data can be written. Further, for example, if one memory cell MC_H has a storage capacity of 1 bit and the number of columns of the memory cell array is 64, the memory cell MC_H in the area MA_H has a storage capacity of 64 bits (8 bytes). 1 data can be written. Note that the number of columns in the memory cell array is not limited to a multiple of 8, and may be an integer of 1 or more.
  • the number of rows of the memory cell array of the memory circuit ME_H is m (here, m is an integer of 1 or more), and the number of columns is n (here, n is an integer of 1 or more).
  • the memory circuit ME_H can hold m pieces of n-bit data.
  • the storage capacity of data held in area MA_H is the same as the storage capacity of data held in area MA_L.
  • the number of rows and columns of the memory cell array of the memory circuit ME_H is preferably equal to the number of rows and the number of columns of the memory cell array of the memory circuit ME_L.
  • the semiconductor device DEV has a configuration in which one memory circuit ME_L transmits one bit or multiple bits of data to the circuit layer SWCL. Furthermore, the semiconductor device DEV has a configuration in which the memory circuit ME_H receives one bit or multiple bits of data from the circuit layer SWCL. Therefore, each of the memory circuit ME_L and the memory circuit ME_H serves as a memory circuit that stores digital data, for example.
  • the memory circuit ME_L has a function of reading 8 bits (1 byte) of data and transmitting the data to the circuit layer SWCL.
  • the memory circuit ME_H has a function of writing 8-bit data transmitted from the memory circuit ME_L via the circuit layer SWCL.
  • the memory circuit ME_L and the memory circuit ME_H may handle data of less than 8 bits, such as 1 bit, 2 bits, or 4 bits, for example.
  • data exceeding 8 bits such as 16 bits, 32 bits, 64 bits, 128 bits, or 256 bits, may be handled.
  • the number of columns in the memory cell array is preferably equal to the number of columns in the memory cell array included in the memory circuit ME_L. .
  • the number of columns in the memory circuit ME_L and the memory circuit ME_H is set to eight. and memory circuit ME_H can each be a memory circuit that handles 8-bit data.
  • the number of wires BL_L used for data transmission from the memory circuit ME_L to the circuit layer SWCL can be eight, and the number of wires BL_H used for data transmission from the circuit layer SWCL to the memory circuit ME_H can also be eight. , can be eight. Further, for example, by setting the number of columns of the memory cell arrays of each of the memory circuit ME_L and the memory circuit ME_H to 64, each of the memory circuit ME_L and the memory circuit ME_H can be a memory circuit that handles 64-bit data. .
  • the number of wiring BL_L used for data transmission from the memory circuit ME_L to the circuit layer SWCL can be 64, and the number of wiring BL_H used for data transmission from the circuit layer SWCL to the memory circuit ME_H can also be set to 64. , 64 pieces.
  • the number of rows of the memory cell array included in the memory circuit ME_H is equal to the number of rows of the memory cell array included in the memory circuit ME_L. Preferably, it is equal to the number of rows in the cell array.
  • the memory layer MEML_L overlaps with the memory layer MEML_H via the circuit layer SWCL, for example, by forming wiring that functions as a plug in each of the memory layer MEML_L, the circuit layer SWCL, and the memory layer MEML_H.
  • the memory layer MEML_L and the circuit layer SWCL can be electrically connected, and the circuit layer SWCL and the memory layer MEML_H can also be electrically connected. That is, the electrical connection between the memory layer MEML_L and the circuit layer SWCL and the electrical connection between the circuit layer SWCL and the memory layer MEML_H can be made by wiring in the stacking direction.
  • the length of the wiring can be shortened and the number of wiring can be increased. Therefore, by stacking the memory layer MEML_L, the circuit layer SWCL, and the memory layer MEML_H and forming wiring in the stacking direction, the amount of data exchanged between the memory layer MEML_L and the memory layer MEML_H can be increased. I can do it. Furthermore, the data transfer speed between the storage layer MEML_L and the storage layer MEML_H can be increased.
  • a system bus is a data transmission path (wiring) that connects each device that makes up a computer and the processor, and is an external bus that connects the processor and each external device (e.g. main memory, auxiliary storage device, or optical drive). and an internal bus that connects circuits within the processor (for example, cache memory, control device, or arithmetic circuits).
  • the system bus may be referred to as a CPU bus. Since the system bus is connected to each device, the transmission path (wiring) tends to be long, which increases the time required for data transmission and may also increase the power consumption required for data transmission. .
  • the access speed of the processor including the semiconductor device DEV is improved and the power consumption is reduced. can be reduced.
  • the circuit layer SWCL selects one of the plurality of memory circuits ME_L included in the memory layer MEML_L and one of the plurality of memory circuits ME_H included in the memory layer MEML_H, and selects the selected memory circuit ME_L and the memory circuit ME_H. It has the function of establishing continuity between the Further, each of the plurality of memory circuits ME_L that is not selected becomes non-conductive with the plurality of memory circuits ME_H included in the memory layer MEML_H.
  • the selected one in the memory layer MEML_L is selected.
  • the data held in the area MA_L of the memory cell array of the selected memory circuit ME_L can be read out and written to the area MA_H of the memory cell array of the selected memory circuit ME_H in the memory layer MEML_H.
  • a plurality of wirings BLUT_L are electrically connected to each of a plurality of memory cells MC_L arranged in a memory cell array of a memory circuit ME_L, and a plurality of wirings BLUT_L are connected to a circuit layer SWCL. It is configured to be electrically connected to.
  • a plurality of wirings BLUT_H are electrically connected to each of a plurality of memory cells MC_H arranged in a memory cell array of a memory circuit ME_H, and a plurality of wirings BLUT_H are connected to a circuit layer SWCL. It is configured to be electrically connected to.
  • the number of wires of the wire BLUT_L is equal to the number of memory cells MC_L arranged in the memory cell array of the memory circuit ME_L.
  • the number of wires of the wire BLUT_H is equal to the number of memory cells MC_H arranged in the memory cell array of the memory circuit ME_H.
  • the number of rows of the memory cell array of the memory circuit ME_L is equal to the number of rows of the memory cell array of the memory circuit ME_H
  • the number of columns of the memory cell array of the memory circuit ME_L is equal to the number of columns of the memory cell array of the memory circuit ME_H. preferable.
  • the wiring BLUT_L corresponds to the wiring BL_L in FIG. 3, and is different from the wiring in FIG. 3 in that it is electrically connected to one of the plurality of memory cells MC_L included in the memory circuit ME_L. It is different from BL_L.
  • the wiring BLUT_H corresponds to the wiring BL_H in FIG. 3, and is electrically connected to one of the plurality of memory cells MC_H included in the memory circuit ME_H. It is different from the wiring BL_H of No. 3.
  • the memory cell array of the memory circuit ME_L is arranged in a plurality of rows instead of one row.
  • a plurality of data held in memory cells MC_L arranged in a row (all rows) can be simultaneously transmitted to the circuit layer SWCL.
  • the memory cell array of the memory circuit ME_H is arranged in multiple rows (all rows) instead of in one row. The data transmitted from the circuit layer SWCL can be simultaneously written into the memory cells MC_H.
  • the storage circuit ME_L and the storage circuit ME_H described above may be storage circuits that hold analog data instead of storage circuits that hold digital data.
  • the data exchanged between the memory circuit ME_L and the memory circuit ME_H via the circuit layer SWCL may be analog data instead of digital data.
  • the number of wires connected between the memory circuit ME_L and the memory circuit ME_H can be smaller than when handling digital data, so the circuit area of the semiconductor device DEV can be further reduced. can.
  • the direct map method means that when data held in the memory circuit ME_L included in the memory layer MEML_L is written to the memory circuit ME_H in the memory layer MEML_H, the address of the memory circuit ME_H to which the data is written is set to the address of the memory circuit ME_H in which the data is written. This method is determined based on the address of the memory circuit ME_L in which the memory circuit ME_L is held.
  • FIG. 5 shows an example of the direct mapping method applied to the storage layer MEML_L and the storage layer MEML_H.
  • one block is one memory circuit ME_L
  • the memory layer MEML_H has 32 memory circuits ME_L
  • the memory layer MEML_H has 8 memory circuits ME_H.
  • each of the 32 memory circuits ME_L of the memory layer MEML_L is assigned a memory address from "00000” to "11111".
  • each of the eight memory circuits ME_H of the memory layer MEML_H is assigned a memory address from "000" to "111".
  • each of the memory circuit ME_L and the memory circuit ME_H has a one-row matrix-like memory cell array.
  • data in one row is uniquely read out in the memory circuit ME_L.
  • data is written to the memory circuit ME_H the data is uniquely written to one row in the memory circuit ME_H.
  • the address of the storage circuit ME_H to which the data of the storage layer MEML_H is written is the memory address of the storage layer MEML_L from which the data is read. It is limited to the same value as the lower 3 bits of .
  • the memory address of the storage circuit ME_H to which the data in the storage layer MEML_H is written is the address from which the data is read. It is determined based on the memory address of the memory circuit ME_L of the memory layer MEML_L. In other words, in the direct mapping method, the data written to the memory circuit ME_H is limited to the data read from the memory circuit ME_L at a specific memory address.
  • the memory address of the memory circuit ME_L holding the desired data is used. Since a predetermined memory circuit ME_H can be found from the memory layer MEML_H, the data read speed can be increased by using the direct mapping method.
  • FIG. 6 is a circuit diagram in which a circuit configuration example of a circuit layer SWCL is added to the semiconductor device DEV shown in FIG. Note that in FIG. 6, the circuit layer SWCL shown in FIGS. 1A and 1B is illustrated as a circuit layer SWCLA.
  • the circuit layer SWCLA has switches SW[00000] to switch SW[11111].
  • switch SW [00000] switch SW [00100] switch SW [00111] switch SW [01000] switch SW [01100], switch SW [01111], switch SW [10000], switch SW [10100], switch SW [10111], and switch SW [11111] are extracted and illustrated.
  • the first terminal of the switch SW[00000] is electrically connected to the memory circuit ME_L at the memory address “00000” of the memory layer MEML_L. Further, the first terminal of the switch SW[01000] is electrically connected to the memory circuit ME_L at the memory address “01000” of the memory layer MEML_L. Further, the first terminal of the switch SW[10000] is electrically connected to the memory circuit ME_L at the memory address “10000” of the memory layer MEML_L. Although not shown, the first terminal of the switch SW[11000] is electrically connected to the memory circuit ME_L at the memory address “11000” of the memory layer MEML_L.
  • the second terminals of the switches SW[00000], switch SW[01000], switch SW[10000], and switch SW[11000] are electrically connected to the memory circuit ME_H at the memory address “000” of the memory layer MEML_H. It is connected.
  • the first terminal of the switch SW[00100] is electrically connected to the memory circuit ME_L at the memory address “00100” of the memory layer MEML_L.
  • the first terminal of the switch SW[01100] is electrically connected to the memory circuit ME_L at the memory address “01100” of the memory layer MEML_L.
  • the first terminal of the switch SW[10100] is electrically connected to the memory circuit ME_L at the memory address “10100” of the memory layer MEML_L.
  • the first terminal of the switch SW[11100] is electrically connected to the memory circuit ME_L at the memory address “11100” of the memory layer MEML_L.
  • the second terminals of the switches SW[00100], switch SW[01100], switch SW[10100], and switch SW[11100] are electrically connected to the memory circuit ME_H at the memory address “100” of the memory layer MEML_H. It is connected.
  • the first terminal of the switch SW[00111] is electrically connected to the memory circuit ME_L at the memory address “00111” of the memory layer MEML_L.
  • the first terminal of the switch SW[01111] is electrically connected to the memory circuit ME_L at the memory address “01111” of the memory layer MEML_L.
  • the first terminal of the switch SW[10111] is electrically connected to the memory circuit ME_L at the memory address “10111” of the memory layer MEML_L.
  • the first terminal of the switch SW[11111] is electrically connected to the memory circuit ME_L at the memory address “11111” of the memory layer MEML_L.
  • the second terminals of the switches SW[00111], switch SW[01111], switch SW[10111], and switch SW[11111] are electrically connected to the memory circuit ME_H at the memory address “111” of the memory layer MEML_H. It is connected to the.
  • FIG. 7 shows memory circuits ME_L with memory addresses "00000”, “01000”, “10000”, and "11000” in the memory layer MEML_L, and a memory circuit with the memory address "000" in the memory layer MEML_H.
  • ME_H is excerpted and shown.
  • the selector MPX has a plurality of input terminals IT and one output terminal OT.
  • Each of the plurality of input terminals IT of the selector MPX is electrically connected to the plurality of memory circuits ME_L of the memory layer MEML_L. Note that it is assumed that predetermined lower bits of the memory addresses of the plurality of memory circuits ME_L electrically connected to each of the plurality of input terminals IT of the selector MPX are equal to each other (in FIG. 7, the memory circuit ME_L The lower 3 bits of the memory address are “000”). Further, the output terminal OT of the selector MPX is electrically connected to the memory circuit ME_H whose memory address is equal to the lower predetermined several bits of the memory address of the memory circuit ME_L (in FIG. 7, the memory address of the memory circuit ME_H is is “000”).
  • the selector MPX has a function of making conductive between one of the plurality of input terminals IT of the selector MPX and the output terminal OT of the selector MPX, for example, in accordance with the signal SSIG input to the selector MPX. Further, the selector MPX selects one of the input signals input to the plurality of input terminals IT of the selector MPX, for example, in accordance with the signal SSIG input to the selector MPX, and selects one of the input signals input to the output terminal OT of the selector MPX. It has the function of outputting input signals. Further, the selector MPX has a function of, for example, making a non-conducting state between each of the remaining input terminals IT of the selector MPX and the output terminal OT of the selector MPX.
  • the selector MPX is sometimes called a multiplexer.
  • a sample-and-hold circuit may be provided between the output terminal OT of the selector MPX and the memory circuit ME_H.
  • the semiconductor device DEV by providing a sample-and-hold circuit between the output terminal OT of the selector MPX and the memory circuit ME_H, data at the output terminal OT of the selector MPX can be temporarily held. That is, since the data to be written to the memory circuit ME_H can be prepared in advance, the operating speed of the semiconductor device DEV can be increased.
  • FIGS. 8A and 8B is a circuit diagram showing a specific configuration example of the selector MPX.
  • the selector MPX shown in FIG. 8A has the first terminal of each of the switches SW1 to SW4 electrically connected to the corresponding memory circuit ME_L, and The second terminal of the memory circuit ME_H is electrically connected to the memory circuit ME_H. Further, a control terminal of the switch SW1 is electrically connected to the wiring SL1, a control terminal of the switch SW2 is electrically connected to the wiring SL2, a control terminal of the switch SW3 is electrically connected to the wiring SL3, A control terminal of the switch SW4 is electrically connected to the wiring SL4.
  • the switches SW1 to SW4 can be, for example, electrical switches (eg, analog switches or transistors).
  • the transistors can be transistors (OS transistors) whose channel formation regions include an oxide semiconductor (metal oxide).
  • metal oxide will be described in detail in Embodiment Mode 2 and Embodiment Mode 3.
  • the transistor may be a transistor whose channel formation region contains silicon (Si transistor).
  • silicon for example, amorphous silicon (sometimes referred to as hydrogenated amorphous silicon), microcrystalline silicon, polycrystalline silicon, single crystal silicon, etc. can be used.
  • electrical switches mechanical switches may also be used.
  • each of the switches SW1 to SW4 is turned on when a high-level potential is input to the control terminal, and turned off when a low-level potential is input to the control terminal. shall be.
  • Each of the wirings SL1 to SL4 functions as a wiring that transmits a signal (variable potential) for switching the conductive state or non-conductive state of the switches SW1 to SW4, for example.
  • the signals transmitted to each of the wirings SL1 to SL4 correspond to the signal SSIG in FIG. 7.
  • each of the wirings SL1 to SL4 may function as a wiring that supplies a constant potential (for example, a high-level potential, a low-level potential, a ground potential, or a negative potential) instead of a signal (variable potential).
  • one selected from the wirings SL1 to SL4 is given a high level potential, and the remaining ones are given a low level potential, so that one of the plurality of input terminals IT of the selector MPX and one of the selector MPX A conductive state can be established between the output terminal OT and the output terminal OT.
  • a low level potential may be applied to each of the wirings SL1 to SL4, for example.
  • the selector MPX shown in FIG. 8B is configured using a tournament method using a plurality of switches. Note that the selector MPX in FIG. 8B includes a switch SWa1, a switch SWa2, a switch SWb1, a switch SWb2, a switch SWb3, and a switch SWb4. can be referred to.
  • the first terminal of each of the switches SWb1 to SWb4 is electrically connected to the corresponding memory circuit ME_L. Further, the first terminal of the switch SWa1 is electrically connected to the second terminal of the switch SWb1 and the second terminal of the switch SWb2. Further, the first terminal of the switch SWa2 is electrically connected to the second terminal of the switch SWb3 and the second terminal of the switch SWb4. The second terminal of the switch SWa1 and the second terminal of the switch SWa2 are electrically connected to the memory circuit ME_H.
  • control terminal of the switch SWb1 and the control terminal of the switch SWb3 are electrically connected to the wiring SLb1, and the control terminal of the switch SWb2 and the control terminal of the switch SWb4 are electrically connected to the wiring SLb2.
  • the control terminal of the switch SWa1 is electrically connected to the wiring SLa1, and the control terminal of the switch SWa2 is electrically connected to the wiring SLa2.
  • the description of the wiring SL1 to wiring SL4 shown in FIG. 8A can be referred to.
  • the signal supplied to the wiring SLa1 is a signal obtained by inverting the logic of the signal supplied to the wiring SLa2.
  • the signal supplied to the wiring SLb1 is a signal obtained by inverting the logic of the signal supplied to the wiring SLb2.
  • one embodiment of the present invention is not limited to the structure of the semiconductor device DEV described above.
  • One embodiment of the present invention may have a structure in which the above-described semiconductor device is modified.
  • the memory layer MEML_L has 32 memory circuits ME_L and the memory layer MEML_H has 8 memory circuits ME_H.
  • the number of memory circuits ME_L that the memory layer MEML_L has and The number of memory circuits ME_H included in the memory layer MEML_H is not particularly limited.
  • the block of the memory circuit ME_H as a storage destination is determined by referring to the lower 3 bits of the memory address of the memory layer MEML_L, but the memory address referenced by the memory layer MEML_L is It may be one lower bit, two lower bits, or four or more lower bits. Further, the number of memory circuits ME_L included in the memory layer MEML_L and the number of memory circuits ME_H included in the memory layer MEML_H may be determined depending on the range of memory addresses to be referenced.
  • the set associative method means that when data held in the storage circuit ME_L included in the storage layer MEML_L is written to the storage circuit ME_H in the storage layer MEML_H, the data held in the storage circuit ME_L included in the storage layer MEML_L is is held in one of a plurality of memory circuits ME_H designated based on the address of the memory circuit ME_L.
  • FIG. 9 shows an example of the set associative method applied to the storage layer MEML_L and the storage layer MEML_H. Similar to the semiconductor device DEV in FIG. 5, the semiconductor device DEV in FIG. 9 has a configuration in which the memory layer MEML_L includes 32 memory circuits ME_L, and the memory layer MEML_H includes 8 memory circuits ME_H. . Further, the semiconductor device DEV in FIG. 9 also shows a memory address, similar to the semiconductor device DEV in FIG. 5.
  • the block (memory circuit ME_H) whose memory address is "000” or "001” is set ST_1. Furthermore, a block (memory circuit ME_H) whose memory address is "010” or “011” is set ST_2. The block (memory circuit ME_H) whose memory address is "100” or "101” is set ST_3. The block (memory circuit ME_H) whose memory address is "110" or "111” is set ST_4.
  • each of the memory circuit ME_L and the memory circuit ME_H has a one-row matrix memory cell array.
  • data when data is read out in the memory circuit ME_L, it is assumed that data in one row is uniquely read out in the memory circuit ME_L. Further, when data is written to the memory circuit ME_H, the data is uniquely written to one row in the memory circuit ME_H.
  • the memory circuit ME_L of the memory layer MEML_L focus on the memory circuit ME_L of the block whose memory address has the lower 3 bits of "100" (although not fully shown in FIG. There are 4 blocks in the storage layer MEML_L of No. 9).
  • the data of any one of the memory circuits ME_L of the block whose lower three bits of the memory address are "100" is stored in the memory circuit included in the set ST_3 in the memory layer MEML_H.
  • the configuration is such that it is transmitted to one of ME_H.
  • the memory address of the storage circuit ME_H to which the data in the storage layer MEML_H is written is determined based on the memory address of the memory circuit ME_L of the memory layer MEML_L from which the data is read, and the memory circuit ME_H to which the data is written can be selected from a plurality of blocks included in a predetermined set.
  • a method in which the write destination of data read from the storage layer MEML_L is selected from two storage circuits ME_H is sometimes called a 2-way set associative method.
  • a method in which a write destination of data read from the storage layer MEML_L is selected from among N memory circuits ME_H (N is an integer of 2 or more) is sometimes called an N-way set associative method.
  • the memory address of the memory circuit ME_H to which data in the memory layer MEML_H is written is based on the memory address of the memory circuit ME_L in the memory layer MEML_L from which the data is read. determined.
  • the data written to the memory circuit ME_H is limited to the data read from the memory circuit ME_L at a specific memory address. Therefore, for example, when searching for data in a memory circuit ME_L in the memory layer MEML_L from a plurality of memory circuits ME_H in the memory layer MEML_H, the memory address of the memory circuit ME_L holding the desired data is used.
  • the data read speed can be increased by using the set associative method. Note that, unlike the direct map method, there are multiple candidates (the number of blocks included in the set) for the memory circuit ME_H to which data read from the memory layer MEML_L is written, so it takes less time to search for the desired data. (The time required for reading) may be longer than the direct mapping method.
  • FIG. 10 shows an example of the configuration of the circuit layer SWCL in the semiconductor device DEV of FIG. 9. Note that FIG. 10 illustrates the circuit layer SWCLB as the circuit layer SWCL. Further, in FIG. 10, as an example, a memory layer MEML_L and a memory layer MEML_H are also illustrated. FIG. 10 also shows memory circuits ME_L with memory addresses “00000”, “01000”, “10000” and “11000” in the memory layer MEML_L, and memory circuits ME_L with memory addresses “000” and “001” in the memory layer MEML_H. ” memory circuit ME_H (set ST_1) is extracted and shown.
  • the circuit layer SWCLB has a selector MPX and a selector DMPX.
  • the selector MPX has, for example, a plurality of input terminals IT1 and one output terminal OT1.
  • the selector DMPX includes, for example, one input terminal IT2 and a plurality of output terminals OT2. Note that for the selector MPX, the description of the selector MPX in FIG. 7 can be referred to.
  • Each of the plurality of input terminals IT1 of the selector MPX is electrically connected to the plurality of memory circuits ME_L of the memory layer MEML_L. Note that the lower predetermined several bits of the memory addresses of the plurality of memory circuits ME_L electrically connected to each of the plurality of input terminals IT1 of the selector MPX are equal to each other. Furthermore, the output terminal OT1 of the selector MPX is electrically connected to the input terminal IT2 of the selector DMPX. Furthermore, each of the plurality of output terminals OT2 of the selector DMPX is electrically connected to a storage circuit ME_H at a predetermined memory address.
  • the selector DMPX has a function of making conductive between the input terminal IT2 of the selector DMPX and one of the plurality of output terminals OT2 of the selector DMPX, for example, in accordance with the signal DSIG input to the selector DMPX. Further, the selector DMPX has a function of, for example, making a non-conducting state between each of the remaining output terminals OT2 of the selector DMPX and the input terminal IT2 of the selector DMPX.
  • the selector DMPX is sometimes called a demultiplexer.
  • FIG. 11 is a circuit diagram showing a specific configuration example of selector MPX and selector DMPX in FIG. 10.
  • the selector DMPX shown in FIG. 11 has the first terminals of each of the switches SW1 to SW4 electrically connected to the corresponding memory circuit ME_L, and is electrically connected to the first terminal of each of the switches SW5 and SW6, and the second terminal of each of the switches SW5 and SW6 is electrically connected to the corresponding memory circuit ME_H. It becomes. Further, a control terminal of the switch SW1 is electrically connected to the wiring SL1, a control terminal of the switch SW2 is electrically connected to the wiring SL2, a control terminal of the switch SW3 is electrically connected to the wiring SL3, A control terminal of the switch SW4 is electrically connected to the wiring SL4. Further, a control terminal of the switch SW5 is electrically connected to the wiring SL5, and a control terminal of the switch SW5 is electrically connected to the wiring SL5.
  • each of the wiring SL5 and the wiring SL6 functions as a wiring that transmits a signal (variable potential) for switching the switch SW5 and the switch SW6 between a conductive state and a non-conductive state.
  • the signals transmitted to each of the wiring SL5 and the wiring SL6 correspond to the signal DSIG in FIG. 10.
  • each of the wiring SL5 and the wiring SL6 may function as a wiring that supplies a constant potential (for example, a high level potential, a low level potential, a ground potential, or a negative potential) instead of a signal (variable potential).
  • selector MPX for example, one selected from the wirings SL1 to SL4 is given a high level potential, and the remaining ones are given a low level potential, so that one of the plurality of input terminals IT1 and the selector MPX A conductive state can be established between the output terminal OT1 and the output terminal OT1. That is, as described above, the memory circuit ME_L included in the memory layer MEML_L can be selected. Further, the selector DMPX shown in FIG.
  • the memory circuit ME_H included in the memory layer MEML_H can be selected. This establishes conduction between the memory circuit ME_L from which data is read and the memory circuit ME_H where the data is written.
  • selector MPX and the selector DMPX in FIG. 11 may have a tournament-type circuit configuration as in the selector MPX in FIG. 8B (not shown).
  • a sample-and-hold circuit may be provided between one of the plurality of output terminals OT2 of the selector DMPX and one of the plurality of memory circuits ME_H.
  • the semiconductor device DEV by providing a sample-and-hold circuit between the output terminal OT2 of the selector DMPX and the storage circuit ME_H, the data at the output terminal OT2 of the selector DMPX can be temporarily held.
  • the semiconductor device DEV of FIG. 11 by providing a sample-and-hold circuit between the output terminal OT2 of the selector DMPX and the memory circuit ME_H, each memory circuit of memory addresses "000" and "001" Data to be written to ME_H can be temporarily held in advance.
  • write data can be simultaneously transmitted to each of the memory circuits ME_H at memory addresses "000” and "001".
  • the respective write operations can be synchronized in the respective memory circuits ME_H of memory addresses "000” and "001". Therefore, it is no longer necessary to operate the plurality of memory circuits ME_H individually, so that the operating speed of the semiconductor device DEV can be increased.
  • one embodiment of the present invention is not limited to the structure of the semiconductor device DEV described above.
  • One embodiment of the present invention may have a structure in which the above-described semiconductor device DEV is modified.
  • the memory layer MEML_L has 32 memory circuits ME_L, and the memory layer MEML_H has 8 memory circuits ME_H.
  • the number of memory circuits ME_L that the memory layer MEML_L has, Furthermore, the number of memory circuits ME_H included in the memory layer MEML_H is not particularly limited.
  • a set in the storage layer MEML_H as a storage destination is determined by referring to the lower three bits of the memory address of the storage layer MEML_L, but the memory address referenced by the storage layer MEML_L is may be the lower 1 bit, the lower 2 bits, or the lower 4 bits or more.
  • the number of blocks in the set is two in the 2-way set associative method, but the number of blocks in the set may be three or more.
  • the number of memory circuits ME_L included in the memory layer MEML_L and the number of memory circuits ME_H included in the memory layer MEML_H may be determined depending on the range of memory addresses to be referenced and the number of blocks in the set.
  • the fully associative method means that data read from one selected from a plurality of memory circuits ME_L included in the memory layer MEML_L is read out from one of the memory circuits MEML_L included in the memory layer MEML_H, regardless of the memory address of the selected memory circuit ME_L. This is a method of holding one selected from the memory circuit ME_H. That is, in the fully associative method, there is no particular restriction on the data written to the memory circuit ME_H of the memory layer MEML_H.
  • FIG. 12 shows an example of the fully associative method applied to the storage layer MEML_L and the storage layer MEML_H. Similar to the semiconductor device DEV in FIG. 5, the semiconductor device DEV in FIG. 12 has a configuration in which the memory layer MEML_L includes 32 memory circuits ME_L, and the memory layer MEML_H includes 8 memory circuits ME_H. . Further, the semiconductor device DEV in FIG. 12 also shows a memory address, similarly to the semiconductor device DEV in FIG. 5.
  • the number of memory circuits ME_L included in the memory layer MEML_L may be a number other than 32.
  • the number of memory circuits ME_H included in the memory layer MEML_H may be other than eight.
  • each of the memory circuit ME_L and the memory circuit ME_H has a one-row matrix memory cell array.
  • data when data is read out in the memory circuit ME_L, it is assumed that data in one row is uniquely read out in the memory circuit ME_L. Further, when data is written to the memory circuit ME_H, the data is uniquely written to one row in the memory circuit ME_H.
  • the data written to one selected from the plurality of memory circuits ME_H of the memory layer MEML_H becomes the data read from the one selected from the plurality of memory circuits ME_L of the memory layer MEML_L.
  • the memory circuit ME_H in which the memory address of the memory layer MEML_H is "001" is selected from the memory circuits ME_L in which the memory address of the memory layer MEML_L is from "00000" to "11111".
  • An example is shown in which data read from one is written.
  • each of the memory circuits ME_H of the memory layer MEML_H of the semiconductor device DEV stores part of the data held in the memory circuit ME_L whose memory address of the memory layer MEML_L is from “00000” to "11111". may be stored.
  • FIG. 13 Data held in the memory circuit ME_L of the memory layer MEML_L whose memory address is "00000” is written into the memory circuit ME_H of the memory layer MEML_H whose memory address is "000”. Furthermore, the data held in the memory circuit ME_L of the memory layer MEML_L whose memory address is "00100” is written into the memory circuit ME_H of the memory layer MEML_H whose memory address is "001".
  • the fully associative method for example, if there is an empty block (memory circuit ME_H in which no data is held) in the storage layer MEML_H, the empty block is filled with memory addresses "00000" to "11111" in the storage layer MEML_L.
  • the data held in one of the memory circuits ME_L up to the memory circuit ME_L can be stored. Therefore, by using the full associative method, it is possible to preferentially write data to the memory circuit ME_H, which is an empty block. The number of memory circuits ME_H) can be reduced.
  • FIG. 14 shows a configuration example of the circuit layer SWCL in the semiconductor device DEV of FIG. 13. Note that in FIG. 14, the circuit layer SWCLC is illustrated as the circuit layer SWCL. Further, FIG. 14 also shows a memory layer MEML_L and a memory layer MEML_H.
  • the circuit layer SWCLC has a selector MPX and a selector DMPX.
  • the selector MPX has, for example, a plurality of input terminals IT1 and one output terminal OT1.
  • the selector DMPX includes, for example, one input terminal IT2 and a plurality of output terminals OT2. Note that for the selector MPX, the description of the selector MPX in FIG. 7 can be referred to. Further, regarding the selector DMPX, the description of the selector DMPX in FIG. 10 can be referred to.
  • Each of the plurality of input terminals IT1 of the selector MPX is electrically connected to all the memory circuits ME_L of the memory layer MEML_L. Furthermore, the output terminal OT2 of the selector MPX is electrically connected to the input terminal IT2 of the selector DMPX. Further, each of the plurality of output terminals OT2 of the selector DMPX is electrically connected to all the memory circuits ME_H of the memory layer MEML_H.
  • the description of the selector MPX shown in FIGS. 8A and 8B can be referred to.
  • the description of the selector DMPX shown in FIG. 11 can be referred to.
  • a sample-and-hold circuit may be provided between and.
  • one embodiment of the present invention is not limited to the structure of the semiconductor device described above.
  • One embodiment of the present invention may have a structure in which the above-described semiconductor device is modified.
  • the memory circuit ME_L and the memory circuit ME_H each have a one-row matrix memory cell array.
  • Each of the circuit ME_L and the memory circuit ME_H may have a matrix-like memory cell array with multiple rows.
  • data read from the i-th row (here, i is an integer of 1 or more) of the memory cell array of the memory circuit ME_L is preferably written to the i-th row of the memory cell array of the memory circuit ME_H. .
  • FIG. 15 shows a schematic perspective view of a configuration example of the semiconductor device DEV.
  • FIG. 16 shows a block diagram illustrating a configuration example of the semiconductor device DEV.
  • the semiconductor device DEV includes a drive circuit region 50, a control processing region 80, a circuit layer 90, and a cell array layer 60 of N layers (N is an integer of 1 or more). Further, one cell array layer 60 has a plurality of memory cells 10 arranged in a matrix of m rows and n columns.
  • the cell array layer 60_k includes memory cell 10[1,1], memory cell 10[m,1] (here, m is an integer of 1 or more), and memory cell 10[1,n]. (here, n is an integer of 1 or more), memory cell 10 [m, n], memory cell 10 [i, j] (here, i is an integer of 1 or more and m or less, and j is (an integer between 1 and n) are arranged.
  • control processing area 80 includes a cell array 70, a drive circuit 71, a drive circuit 72, an ALU (Arithmetic logic unit) 81, an ALU controller 82, an instruction decoder 83, and an interrupt controller 84. , a timing controller 85 are shown.
  • ALU Arimetic logic unit
  • the cell array layers 60_1 to 60_N correspond to the memory layer MEML_L described in the first embodiment.
  • the circuit layer 90 corresponds to the circuit layer SWCL described in the first embodiment.
  • the cell array 70 corresponds to the memory layer MEML_H described in the first embodiment.
  • the drive circuit region 50 has a function of driving the memory cells 10 included in the cell array layers 60_1 to 60_N.
  • the drive circuit region 50 can perform an operation of writing data to the memory cell 10 or reading data from the memory cell 10.
  • the control processing area 80 corresponds to, for example, a processor that can be applied to a computer.
  • the cell array 70, drive circuit 71, and drive circuit 72 function as a cache memory or register provided in the processor.
  • drive circuit 71 functions as a column driver for cell array 70
  • drive circuit 72 functions as a row driver for cell array 70.
  • the cell array 70 includes a plurality of memory cells 75 arranged in an array.
  • the N-layer cell array layer 60 is provided on the circuit layer 90.
  • the circuit layer 90 is provided, for example, on the drive circuit region 50 and the control processing region 80.
  • the area occupied by the semiconductor device DEV can be reduced.
  • the storage capacity per unit area of the cell array layer 60 can be increased.
  • the drive circuit area 50 and the control processing area 80 may be arranged on the same substrate.
  • the drive circuit region 50 and the control processing region 80 may be created on a semiconductor substrate (for example, a single crystal substrate containing silicon).
  • the configuration of the semiconductor device DEV is not limited to that shown in FIG. 15.
  • the drive circuit area 50 may be provided on the control processing area 80.
  • the drive circuit area 50 and the control processing area 80 are arranged on separate substrates, and the drive circuit area is placed on the control processing area 80 using Cu-Cu (copper-copper) direct bonding technology or the like. 50 may be provided.
  • the first cell array layer 60 is referred to as a cell array layer 60_1, the second cell array layer 60 is referred to as a cell array layer 60_2, and the third cell array layer 60 is referred to as a cell array layer 60_3.
  • the k-th cell array layer 60 (k is an integer greater than or equal to 1 and less than or equal to N) is referred to as a cell array layer 60_k
  • the N-th cell array layer 60 is referred to as a cell array layer 60_N.
  • the term "cell array layer 60" is simply used. There are cases where
  • control processing area 80 includes, for example, an ALU 81, an ALU controller 82, an instruction decoder 83, an interrupt controller 84, and a timing controller 85.
  • the control processing area 80 shown in FIG. 16 is only one example of a simplified configuration, and the control processing area 80 included in an actual processor has a wide variety of configurations depending on its use.
  • a configuration including a CPU or an arithmetic circuit shown in FIG. 16 may be used as one core, and a configuration including a plurality of cores and each core operating in parallel, that is, a configuration similar to a GPU may be used.
  • the number of bits that the CPU can handle in its internal arithmetic circuit, system bus, etc. can be, for example, 8 bits, 16 bits, 32 bits, 64 bits, 128 bits, or 256 bits or more.
  • the command input to the control processing area 80 is input to the instruction decoder 83 and decoded. After being decoded, the command is input to the ALU controller 82, interrupt controller 84, and timing controller 85. Further, the command may be input to the drive circuit 71 and the drive circuit 72 of the storage circuit provided in the control processing area 80.
  • the ALU controller 82, interrupt controller 84, and timing controller 85 perform various controls based on the decoded instructions. Specifically, the ALU controller 82 generates a signal for controlling the operation of the ALU 81. Further, the interrupt controller 84 determines an interrupt request from an external input/output device or a peripheral circuit based on its priority or mask state and processes it during program execution in the drive circuit area 50. Furthermore, the memory circuit provided in the control processing area 80 generates addresses for memory cells included in the cell array 70 based on the decoded command, and reads data from the cell array 70 according to the status of the drive circuit area 50. , or write.
  • the timing controller 85 generates signals that control the timing of the operations of the ALU 81, the ALU controller 82, the instruction decoder 83, the interrupt controller 84, and the storage circuit provided in the control processing area 80.
  • the timing controller 85 includes an internal clock generation section that generates an internal clock signal based on the reference clock signal, and supplies the internal clock signal to the various circuits described above.
  • the clock signal generated by the timing controller 85 may be the above-mentioned signal CLK.
  • the memory circuit provided in the control processing area 80 selects the holding operation in the memory cells 75 in the cell array 70 according to instructions from the ALU 81. That is, in the memory cells included in the cell array 70, it is selected whether data is held by a flip-flop or by a capacitor. When data retention by flip-flops is selected, power supply voltage is supplied to memory cells 75 in cell array 70. When retention of data in the capacitive element is selected, data is rewritten to the capacitive element, and supply of power supply voltage to the memory cells 75 in the cell array 70 can be stopped.
  • the drive circuit area 50 includes a PSW 22 (power switch), a PSW 23, and a peripheral circuit 31.
  • the peripheral circuit 31 includes a peripheral circuit 41, a control circuit 32, and a voltage generation circuit 33.
  • each circuit, each signal, and each voltage can be removed or removed as necessary. Alternatively, other circuits or other signals may be added.
  • Signal BW, signal CE, signal GW, signal CLK, signal WAKE, signal ADDR, signal WDA, signal PON1, and signal PON2 are input signals from the outside, and signal RDA is an output signal to the outside.
  • Signal CLK is a clock signal. Note that in FIG. 16, the signal BW, the signal CE, the signal GW, the signal CLK, the signal WAKE, the signal PON1, and the signal PON2 are generated in the control processing area 80 and transmitted from the control processing area 80 to the drive circuit area 50. An example is shown.
  • the signal BW, the signal CE, and the signal GW are control signals.
  • Signal CE is a chip enable signal
  • signal GW is a global write enable signal
  • signal BW is a byte write enable signal.
  • Signal ADDR is an address signal.
  • Signal WDA is write data
  • signal RDA is read data.
  • Signal PON1 and signal PON2 are power gating control signals. Note that the signal PON1 and the signal PON2 may be generated by the control circuit 32 instead of the control processing area 80.
  • the control circuit 32 is a logic circuit that has a function of controlling the overall operation of the drive circuit region 50 and the cell array layer 60. For example, the control circuit performs a logical operation on the signal CE, the signal GW, and the signal BW to determine the operation mode (eg, write operation and read operation) of the drive circuit area 50 and the cell array layer 60. Further, the control circuit 32 generates a control signal for the peripheral circuit 41 so that this operation mode is executed.
  • the operation mode eg, write operation and read operation
  • the voltage generation circuit 33 has a function of generating a negative voltage.
  • the signal WAKE has a function of controlling input of the signal CLK to the voltage generation circuit 33. For example, when an H level signal is applied to the signal WAKE, the signal CLK is input to the voltage generation circuit 33, and the voltage generation circuit 33 generates a negative voltage.
  • the peripheral circuit 41 is a circuit for writing and reading data to and from the memory cell 10.
  • the peripheral circuit 41 includes a row decoder 42, a column decoder 44, a row driver 43, a column driver 45, an input circuit 47, an output circuit 48, and a sense amplifier 46.
  • the row decoder 42 and column decoder 44 have a function of decoding the signal ADDR.
  • the row decoder 42 is a circuit for specifying a row to be accessed
  • the column decoder 44 is a circuit for specifying a column to be accessed.
  • the row driver 43 has a function of selecting the write and read word lines specified by the row decoder 42 (for example, any one of the wirings WL[1] to WL[m] shown in FIG. 17, which will be described later).
  • the column driver 45 has a function of writing data into the memory cell 10, a function of reading data from the memory cell 10, and a function of holding the read data.
  • the column driver 45 has a function of selecting write and read bit lines designated by the column decoder 44 (for example, wiring BL[1] to wiring BL[n] shown in FIG. 17, which will be described later).
  • the input circuit 47 has a function of holding the signal WDA.
  • Data held by the input circuit 47 (in the above embodiment, it is referred to as first data) is output to the column driver 45.
  • the output data of the input circuit 47 is the data (Din) to be written into the memory cell 10.
  • the data (Dout) read from the memory cell 10 by the column driver 45 is output to the output circuit 48. Note that in the above embodiment, the read data (Dout) is treated as the data of the calculation result.
  • the output circuit 48 has a function of holding Dout. Further, the output circuit 48 has a function of outputting Dout to the outside of the drive circuit area 50.
  • the data output from the output circuit 48 is the signal RDA.
  • the PSW 22 has a function of controlling the supply of VDD to the peripheral circuit 31.
  • the PSW 23 has a function of controlling the supply of VHM to the row driver 43.
  • the high power supply voltage of the drive circuit region 50 is VDD
  • the low power supply voltage is GND (ground potential).
  • VHM is a high power supply voltage used to bring the word line to a high level, and is higher than VDD.
  • the signal PON1 switches the PSW 22 between the on state and the off state
  • the signal PON2 switches the PSW 23 between the on state and the off state.
  • the number of power domains to which VDD is supplied is one, but it may be plural. In this case, a power switch may be provided for each power domain.
  • FIG. 17 is a block diagram showing a configuration example of the peripheral circuit 41 and the cell array layer 60_k.
  • a row decoder 42 and a row driver 43 are electrically connected to each of wirings WL[1] to WL[m]
  • a column decoder 44, a column driver 45, and a sense amplifier 46 are connected to wirings BL It is electrically connected to each of the wirings BL[1] to BL[n].
  • each of the wirings WL[1] to WL[m] function as word lines.
  • each of the wirings WL[1] to WL[m] may be a plurality of wirings instead of one wiring.
  • the wiring WL may include a write word line and a read word line.
  • each of the wirings BL[1] to BL[n] function as bit lines.
  • each of the wirings BL[1] to BL[n] may be a plurality of wirings instead of one wiring.
  • the wiring BL may include a write bit line and a read bit line.
  • the memory cell 10[i,j] arranged in the i-th row and j-th column is electrically connected to the wiring WL[i] and the wiring BL[j].
  • FIG. 18A shows a configuration example in which a DRAM is applied as the cell array layer 60 or the cell array 70 (hereinafter collectively referred to as a memory cell array MCA).
  • the DRAM can be applied to one or more of the register 101, the first cache memory 102, the second cache memory 103, and the main memory 104 in the storage hierarchy 100 in FIG. 2, for example.
  • DRAM is preferably applied to the main memory 104, for example.
  • FIG. 18A in the memory cell array MCA of m rows and n columns, only memory cells MC located in the 1st row and 1st column, the 1st row and nth column, the mth row and 1st column, and the mth row and nth column are shown. is illustrated. Therefore, in FIG. 18A, the wiring WL in the first row is the wiring WL[1], the wiring WL in the m-th row is the wiring WL[m], the wiring BL in the first column is the wiring BL[1], and the wiring WL in the n-th row is the wiring WL[1].
  • BL is illustrated as a wiring BL[n].
  • the memory cell MC corresponds to the memory cell 10 when the memory cell array MCA is the cell array layer 60, or corresponds to the memory cell 75 when the memory cell array MCA is the cell array 70.
  • the memory cell MC includes a transistor M1 and a capacitive element C1.
  • the first terminal of the transistor M1 is electrically connected to the wiring BL[j].
  • the second terminal of the transistor M1 is electrically connected to the first terminal of the capacitive element C1, and the gate of the transistor M1 is electrically connected to the wiring WL[i].
  • the second terminal of the capacitive element C1 is electrically connected to the wiring CL.
  • the wiring CL functions, for example, as a wiring that provides a constant potential.
  • the constant potential can be a high level potential, a low level potential, a ground potential, or a negative potential.
  • the wiring CL may function as a wiring that provides a variable potential (for example, a pulsed potential).
  • the transistor M1 is illustrated as an n-channel transistor, but the transistor M1 may be a p-channel transistor. Furthermore, not only the memory cell array MCA of FIG. 18A but also the n-channel transistors illustrated in this specification and the like may be replaced with p-channel transistors. Conversely, the p-channel transistor illustrated in this specification and the like may be replaced with an n-channel transistor.
  • the transistors described in this specification and the like can be Si transistors containing silicon in the channel formation region.
  • examples of silicon include hydrogenated amorphous silicon, microcrystalline silicon, polycrystalline silicon, and single crystal silicon.
  • the transistors described in this specification and the like can be OS transistors. Further, the OS transistor will be described later in this embodiment mode and Embodiment Mode 3.
  • Transistors other than OS transistors and Si transistors include transistors whose channel formation region contains germanium (Ge), zinc selenide (ZnSe), cadmium sulfide (CdS), gallium arsenide (GaAs), and phosphorus.
  • a transistor included in the above can be used.
  • the metal oxides contained in the channel forming region include indium, element M (element M includes aluminum, gallium, yttrium, tin, copper, vanadium, boron, titanium, iron, nickel, germanium, zirconium). , molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, cobalt, or antimony), and zinc.
  • the off-state current of an OS transistor in which the metal oxide is included in the channel formation region is 10 aA (1 ⁇ 10 ⁇ 17 A) or less per 1 ⁇ m of channel width, preferably 1 aA (1 ⁇ 10 ⁇ 18 A) per 1 ⁇ m of channel width.
  • the off-state current remains low even when the temperature of the OS transistor changes. For example, even if the temperature of the OS transistor is 150° C., the off-state current can be set to 100 zA per 1 ⁇ m of channel width.
  • a DRAM using an OS transistor as the transistor M1 is sometimes referred to as a DOSRAM (Dynamic Oxide Semiconductor Random Access Memory).
  • DOSRAM Dynamic Oxide Semiconductor Random Access Memory
  • the capacitive element C1 may be a ferroelectric capacitor including a pair of electrodes and a ferroelectric material sandwiched between the pair of electrodes.
  • the memory cell array MCA is sometimes called FeRAM (Ferroelectric Random Access Memory).
  • the wiring CL functions not as a wiring that supplies a constant potential, but as a plate line that polarizes the ferroelectric film of the ferroelectric capacitor or reverses the polarization of the ferroelectric film.
  • the transistor M1 is turned on, a voltage corresponding to the data is applied to the wiring BL, and a predetermined potential is applied to the wiring CL, and the data is written to the capacitive element C1. This is done by polarizing the ferroelectric film included in C1. Further, the operation of reading data written from the capacitive element C1 is performed by turning on the transistor M1 and then applying a pulse potential to the wiring CL. Note that the height of the pulse potential applied to the wiring CL may be the same as the potential applied to the wiring CL during writing.
  • the held data is “0” or “1” depending on whether polarization inversion has occurred due to the pulse potential from the wiring CL.
  • the capacitive element C1 when polarization inversion occurs in the ferroelectric film, current flows through the wiring BL via the transistor M1.
  • the amount of current flowing through the wiring BL is acquired by a readout circuit having a configuration of an integrating circuit (or current-charge (IQ) conversion circuit) or a current-voltage conversion circuit, so that the amount of current flowing through the wiring BL is retained in the capacitive element C1. Data can be read.
  • IQ current-charge
  • the memory cell array MCA is not limited to the circuit diagram shown in FIG. 18A, and may have a configuration in which the circuit diagram in FIG. 18A is modified as appropriate.
  • a back gate may be provided in the transistor M1.
  • the connection destination of the back gate of the transistor M1 can be determined depending on the desired operation or characteristics of the transistor M1.
  • the back gate of the transistor M1 can be electrically connected to the gate of the transistor M1.
  • a wiring for electrically connecting to an external circuit may be provided to the back gate of the transistor M1, and a potential may be applied to the back gate of the transistor M1 by the external circuit to increase the threshold voltage. .
  • the off-state current of the transistor M1 can be reduced by an external circuit.
  • the above-mentioned OS transistor can be used, for example, as the transistor M1 having a back gate.
  • a back gate is provided in the transistor M1 of the memory cell array MCA in FIG. 18A
  • a back gate may be provided in a transistor included in another configuration.
  • the transistor described in this specification and the like can have a back gate.
  • FIG. 18C shows a configuration example in which ReRAM (Resistive Random Access Memory) is applied as the memory cell array MCA.
  • ReRAM can be applied to one or more of the register 101, the first cache memory 102, the second cache memory 103, and the main memory 104 in the storage hierarchy 100 of FIG. 2, for example.
  • ReRAM is preferably applied to the main memory 104, for example.
  • the memory cell MC includes a transistor M1 and a variable resistance element VR.
  • the memory cell MC shown in FIG. 18C uses a variable resistance element VR instead of the capacitive element C1 in the memory cell MC shown in FIG. 18A.
  • FIG. 18D shows a configuration example in which MRAM (Magnetic Random Access Memory) is applied as the memory cell array MCA.
  • MRAM Magnetic Random Access Memory
  • the MRAM can be applied to one or more of the register 101, the first cache memory 102, the second cache memory 103, and the main memory 104 in the storage hierarchy 100 in FIG. 2, for example.
  • MRAM is preferably applied to the main memory 104, for example.
  • the memory cell MC includes a transistor M1 and an MTJ (Magnetic Tunnel Junction) element MR.
  • the memory cell MC shown in FIG. 18D uses an MTJ element MR instead of the capacitive element C1 in the memory cell MC shown in FIG. 18A.
  • FIG. 18E shows a configuration example in which PRAM (Phase change Random Access Memory) is applied as the memory cell array MCA.
  • PRAM Phase change Random Access Memory
  • the PRAM can be applied to one or more of the register 101, the first cache memory 102, the second cache memory 103, and the main memory 104 in the storage hierarchy 100 in FIG. 2, for example.
  • PRAM is preferably applied to the main memory 104, for example.
  • the memory cell MC includes a transistor M1 and a phase change memory PCM.
  • the memory cell MC shown in FIG. 18E uses a phase change memory PCM instead of the capacitive element C1 in the memory cell MC shown in FIG. 18A.
  • the phase change memory PCM included in the PRAM can be manufactured by replacing the dielectric material of the capacitive element C1 used in the DRAM with a phase change material.
  • PRAM can be manufactured by using a DRAM manufacturing apparatus.
  • FIG. 19A shows an example of a memory cell array MCA including memory cells having a configuration of two transistors and one capacitive element. Note that the memory cell array MCA shown in FIG. 19A is applied to one or more selected from the register 101, the first cache memory 102, the second cache memory 103, and the main memory 104 in the storage hierarchy 100 of FIG. 2, for example. be able to.
  • FIG. 19A in the memory cell array MCA of m rows and n columns, only memory cells MC located in the 1st row and 1st column, the 1st row and nth column, the mth row and 1st column, and the mth row and nth column are shown. is illustrated. Therefore, in FIG. 19A, the wiring located in the first column is illustrated as wiring RBL[1], wiring WBL[1], and wiring SL[1], and the wiring located in the mth column is illustrated as wiring RBL[n], wiring The wiring located in the first row is shown as a wiring WL[1] and the wiring RWL[1], and the wiring located in the mth row is shown as a wiring WL[m]. , wiring RWL[m].
  • Memory cell MC includes a transistor M2, a transistor M3, and a capacitive element C2.
  • a transistor applicable to the transistor M1 can be used as the transistor M2 and the transistor M3.
  • a semiconductor device having the memory cell MC shown in FIG. 19A can be called a NOSRAM (Nonvolatile Oxide Semiconductor Random Access Memory).
  • the first terminal of the transistor M2 is electrically connected to the first terminal of the capacitive element C2, and the second terminal of the transistor M2 is electrically connected to the wiring WBL[j].
  • the gate of the transistor M2 is electrically connected to the wiring WWL[i].
  • the second terminal of the capacitive element C2 is electrically connected to the wiring RWL[i].
  • the first terminal of the transistor M3 is electrically connected to the wiring RBL[j]
  • the second terminal of the transistor M3 is electrically connected to the wiring SL[j]
  • the gate of the transistor M3 is connected to the wiring RBL[j]. It is electrically connected to the first terminal. Note that in FIG. 19A, illustration of the wiring WWL[i], the wiring RWL[i], the wiring RBL[j], the wiring WBL[j], and the wiring SL[j] is omitted.
  • the wiring WBL[j] functions as a write bit line
  • the wiring RBL[j] functions as a read bit line
  • each of the wiring WBL[j] and the wiring RBL[j] is connected to the wiring BL shown in FIG. Equivalent to.
  • the wiring WWL[i] functions as a write word line
  • the wiring RWL[i] functions as a read word line
  • each of the wiring WWL[i] and the wiring RWL[i] is a wiring shown in FIG. Corresponds to WL.
  • a constant potential such as a high level potential be applied to the wiring RWL[i] during data writing and data reading. Further, when data is held, it is preferable that a constant potential such as a low level potential is applied to the wiring RWL[i].
  • the wiring SL[j] functions as a wiring that applies a predetermined potential when reading data from the memory cell MC.
  • a high-level potential is applied to the wiring WWL[i], and the transistor M2 is turned on, that is, the wiring WBL[j] and each memory cell MC are This is done by bringing into conduction between the first terminal of the capacitive element C2 and the first terminal of the capacitive element C2. Note that at this time, it is preferable that a high level potential is applied to the wiring RWL[i]. Specifically, when the transistor M2 is in the on state, a potential corresponding to the information to be recorded is applied to the wiring WBL[j], and the potential is written to the first terminal of the capacitive element C2 and the gate of the transistor M3.
  • the potential of the first terminal of the capacitive element C2 and the potential of the gate of the transistor M3 are held. Then, the potential of the wiring RWL[i] is changed from a high level potential to a low level potential, and the gate potential of the transistor M3 is lowered by capacitive coupling of the capacitive element C2, thereby turning off the transistor M3.
  • the memory cell MC shown in FIG. 17 is not limited to the memory cell MC shown in FIG. 19A.
  • circuits can be removed or removed, circuit connections can be changed, etc., depending on the situation.
  • a transistor provided with a back gate may be applied to the transistor M2 and the transistor M3.
  • the wiring WBL[j] and the wiring RBL[j] may be combined into one wiring.
  • the memory cell array MCA shown in FIG. 19B has a configuration in which the wiring WBL[j] and the wiring RBL[j] are grouped together as a wiring BL[j] in the memory cell array MCA of FIG. 19A. By combining a plurality of wires into one wire, the circuit area of the memory cell array MCA can be reduced.
  • the circuit configuration of the memory cell MC shown in FIG. 19A may be changed to the memory cell MC shown in FIG. 19C.
  • the memory cell MC shown in FIG. 19C differs from the memory cell MC shown in FIG. 19A in that it includes a transistor M6.
  • the first terminal of the transistor M2 is electrically connected to the first terminal of the capacitive element C2, and the second terminal of the transistor M2 is electrically connected to the wiring WBL[j].
  • the gate of the transistor M2 is electrically connected to the wiring WWL[i].
  • the second terminal of the capacitive element C2 is electrically connected to the wiring CL[i].
  • the first terminal of the transistor M3 is electrically connected to the first terminal of the transistor M6, the second terminal of the transistor M3 is electrically connected to the wiring SL[j], and the gate of the transistor M3 is connected to the capacitive element C2. is electrically connected to a first terminal of the terminal.
  • the second terminal of the transistor M6 is electrically connected to the wiring RBL[j], and the gate of the transistor M6 is electrically connected to the wiring RWL[j]. Note that in FIG. 19C, illustration of the wiring WWL[i], the wiring RWL[i], the wiring CL[i], the wiring RBL[j], the wiring WBL[j], and the wiring SL[j] is omitted.
  • the wiring CL[i] functions, for example, as a wiring that provides a constant potential.
  • the constant potential can be a high level potential, a low level potential, a ground potential, or a negative potential.
  • the wiring CL[i] may function as a wiring that provides a variable potential (for example, a pulse potential).
  • the transistor M6 functions as a read transistor. Note that a transistor applicable to the transistor M2 or the transistor M3 can be used as the transistor M6.
  • the wiring RWL[i] functioning as a read word line is electrically connected to the second terminal of the capacitive element C2, but in the memory cell MC of FIG. 19C, the capacitive element A wiring CL[i] is electrically connected to the second terminal of C2 as a wiring that applies a constant potential.
  • a read operation is performed by changing the gate potential of the transistor M3 through capacitive coupling by the capacitive element C2. Therefore, if the gate potential of the transistor M3 does not change correctly due to parasitic capacitance, a read failure may occur. There is. On the other hand, in the memory cell MC of FIG. 19C, the gate potential of the transistor M3 is not changed due to capacitive coupling by the capacitive element C2, so the read failure as described above does not occur.
  • FIG. 20A shows an example of an SRAM that can be applied to the memory cells MC of the memory cell array MCA.
  • the SRAM can be applied to one or more of the register 101, the first cache memory 102, the second cache memory 103, and the main memory 104 in the storage hierarchy 100 in FIG. 2, for example.
  • SRAM is preferably applied to, for example, the register 101, the first cache memory 102, and the second cache memory 103.
  • the memory cell MC includes a transistor M4, a transistor M4r, a logic circuit INV1, and a logic circuit INV2.
  • a transistor applicable to the transistor M1 can be used as the transistor M4 and the transistor M4r.
  • the logic circuit INV1 and the logic circuit INV2 have a function of generating and outputting an inverted signal for a signal input to the circuit.
  • an inverter circuit can be used as the logic circuit INV1 and the logic circuit INV2.
  • other than the inverter circuit for example, a NAND circuit, a NOR circuit, an XOR circuit, or a logic circuit that is a combination of these can be used.
  • the first terminal of the transistor M4 is electrically connected to the wiring BL
  • the second terminal of the transistor M4 is electrically connected to the input terminal of the logic circuit INV1 and the output terminal of the logic circuit INV2
  • the gate of the transistor M4 is electrically connected to the wiring BL. It is electrically connected to WL.
  • the first terminal of the transistor M4r is electrically connected to the wiring BLB
  • the second terminal of the transistor M4r is electrically connected to the output terminal of the logic circuit INV1 and the input terminal of the logic circuit INV2
  • the gate of the transistor M4r is connected to the wiring BLB. It is electrically connected to WL.
  • the high power input terminals of each of the logic circuits INV1 and INV2 are electrically connected to the wiring C1L, and the low power input terminals of each of the logic circuits INV1 and INV2 are electrically connected to the wiring C2L.
  • the wiring C1L functions as a wiring that provides a high level potential
  • the wiring C2L functions as a wiring that provides a low level potential. Note that the wiring C1L and the wiring C2L may be wirings that provide a variable potential instead of a constant potential.
  • Data is written by applying a high level potential to the wiring WL, turning on the transistor M4, and making conductive between the wiring BL and the input terminal of the logic circuit INV1 and the output terminal of the logic circuit INV2. It will be done. Further, at this time, the transistor M4r is also turned on, and conduction is established between the wiring BLB and the output terminal of the logic circuit INV1 and the input terminal of the logic circuit INV2. Therefore, when writing data to the memory cell MC, data signals for writing can be transmitted from each of the wiring BL and the wiring BLB.
  • the write data signal input to the wiring BL is preferably an inverted signal of the signal input to the wiring BLB.
  • the wiring BL and the wiring BLB correspond to the wiring BL shown in FIG. 17, and the wiring WL corresponds to the wiring WL shown in FIG. 17.
  • the memory cell MC shown in FIG. 17 is not limited to the memory cell MC shown in FIG. 20A.
  • circuits can be removed or removed, circuit connections can be changed, etc. depending on the situation.
  • the memory cell MC in FIG. 20A may be provided with a transistor M5, a transistor M5r, a capacitor C3, and a capacitor C3r.
  • a transistor applicable to the transistor M1 can be used as the transistor M5 and the transistor M5r.
  • the first terminal of the transistor M5 is electrically connected to the second terminal of the transistor M4, the input terminal of the logic circuit INV1, and the output terminal of the logic circuit INV2, and the second terminal of the transistor M5 is connected to the capacitive element C3.
  • the gate of the transistor M5 is electrically connected to the wiring W2L.
  • the first terminal of the transistor M5r is electrically connected to the second terminal of the transistor M4, the input terminal of the logic circuit INV1, and the output terminal of the logic circuit INV2, and the second terminal of the transistor M5r is connected to the capacitive element C3r.
  • the gate of the transistor M5r is electrically connected to the wiring W2L.
  • the second terminals of each of the capacitive element C3 and the capacitive element C3r are electrically connected to the wiring CL.
  • the wiring W1L illustrated in the memory cell MC in FIG. 20B corresponds to the wiring WL in FIG. 20A.
  • the wiring W2L functions as a second word line, and switches the transistor M5 and the transistor M5r between an on state and an off state. Further, the wiring W1L and the wiring W2L correspond to the wiring WL shown in FIG. 17.
  • the wiring CL functions as a wiring for applying a constant potential to the second terminals of each of the capacitive element C3 and the capacitive element C3r.
  • the constant potential can be a high level potential, a low level potential, a ground potential, or a negative potential.
  • the wiring CL may function as a wiring that provides a variable potential (for example, a pulsed potential).
  • the respective first terminals of the capacitive element C3 and the capacitive element C3r can be brought into a floating state, and each of the capacitive element C3 and the capacitive element C3r The potential written to the first terminal of the terminal can be held.
  • the transistor M5, the transistor M5r, the capacitive element C3, and the capacitive element C3r Data can be retained.
  • FIG. 21 shows an example of a cross-sectional structure of a semiconductor device DEV of one embodiment of the present invention.
  • the semiconductor device DEV shown in FIG. 21 includes a circuit layer 90 and a plurality of cell array layers 60 (corresponding to the memory layer MEML_L in FIG. 1 described in Embodiment 1) above the drive circuit region 50 and the control processing region 80. has. Note that the plurality of cell array layers 60 are located above the circuit layer 90.
  • FIG. 21 illustrates the transistor 400 included in the drive circuit area 50.
  • the transistor 400 is provided over a substrate 311, and includes a conductor 316 functioning as a gate, an insulator 315 functioning as a gate insulator, a semiconductor region 313 including a part of the substrate 311, and a source region or a drain region. It has a functional low resistance region 314a and a low resistance region 314b.
  • the transistor 400 may be either a p-channel transistor or an n-channel transistor.
  • the substrate 311 for example, a semiconductor substrate (in particular, a single crystal substrate made of silicon) can be used.
  • the substrate 311 may be a single crystal substrate made of germanium.
  • semiconductor substrates for example, SOI (Silicon On Insulator) substrates, glass substrates, quartz substrates, plastic substrates, sapphire glass substrates, metal substrates, stainless steel substrates, substrates with stainless steel foil, tungsten substrates, Substrates with tungsten foil, flexible substrates, laminated films, paper or base films containing fibrous materials can be used.
  • SOI Silicon On Insulator
  • glass substrates include barium borosilicate glass, aluminoborosilicate glass, and soda lime glass.
  • flexible substrates bonded films, base films, etc.
  • PET polyethylene terephthalate
  • PEN polyethylene naphthalate
  • PES polyether sulfone
  • PTFE polytetrafluoroethylene
  • plastics that are Another example is synthetic resin such as acrylic.
  • other examples include polypropylene, polyester, polyvinyl fluoride or polyvinyl chloride.
  • other examples include polyamide, polyimide, aramid, epoxy resin, inorganic vapor-deposited film, or paper. Note that when heat treatment is included in the manufacturing process of the semiconductor device DEV, it is preferable to select a material with high resistance to heat for the substrate.
  • a semiconductor region 313 (a part of the substrate 311) in which a channel is formed has a convex shape.
  • a conductor 316 is provided to cover the side and top surfaces of the semiconductor region 313 with an insulator 315 in between.
  • the conductor 316 may be made of a material that adjusts the work function.
  • Such a transistor 400 is also called a FIN type transistor because it utilizes a convex portion of a semiconductor substrate.
  • an insulator may be provided in contact with the upper portion of the convex portion to function as a mask for forming the convex portion.
  • a semiconductor film having a convex shape may be formed by processing an SOI (Silicon On Insulator) substrate.
  • transistor 400 shown in FIG. 21 is an example, and the structure is not limited, and an appropriate transistor may be used depending on the circuit configuration or driving method.
  • a wiring layer including an interlayer film, wiring, and plug may be provided between each structure. Further, a plurality of wiring layers can be provided depending on the design. Further, in this specification and the like, the wiring and the plug may be integrated. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.
  • an insulator 320, an insulator 301, an insulator 324, and an insulator 326 are sequentially stacked as interlayer films. Further, a conductor 328 and the like are embedded in the insulator 320 and the insulator 301. Furthermore, a conductor 330 and the like are embedded in the insulator 324 and the insulator 326. Note that the conductor 328 and the conductor 330 function as a contact plug or wiring.
  • each plug and wiring is a single layer or a stack of one or more conductive materials selected from metal materials, alloy materials, metal nitride materials, and metal oxide materials. It can be used as It is preferable to use a high melting point material such as tungsten or molybdenum, which has both heat resistance and conductivity, and it is preferable to use tungsten. Further, as the material, it is preferable to use a low resistance conductive material such as aluminum or copper. Wiring resistance can be lowered by using a low resistance conductive material.
  • the insulator that functions as an interlayer film may function as a flattening film that covers the uneven shape underneath.
  • the upper surface of the insulator 301 may be planarized by a planarization process using chemical mechanical polishing (CMP) or the like in order to improve flatness.
  • CMP chemical mechanical polishing
  • a wiring layer may be provided on the insulator 326 and the conductor 330.
  • an insulator 350, an insulator 357, and an insulator 352 are sequentially stacked on an insulator 326 and a conductor 330.
  • a conductor 356 is formed on the insulator 350, the insulator 357, and the insulator 352.
  • the conductor 356 functions as a contact plug or wiring.
  • a material that can be used for the conductor 328 or the conductor 330 can be used.
  • the circuit layer 90 includes, for example, a transistor MN.
  • the transistor MN can be a transistor included in the circuit layer SWCL described in Embodiment 1.
  • the transistor included in the circuit layer SWCL can be a transistor included in a switch included in the circuit layer SWCL.
  • transistor MN for example, a transistor applicable to the transistor M1 can be used.
  • a conductor 361 and the like are provided on the conductor 356.
  • a conductor 362 is embedded in the circuit layer 90, and a conductor 540a and a conductor 540b are provided on the pair of low resistance regions of the transistor MN in the circuit layer 90, respectively.
  • a conductor 363a and a conductor 363b are provided above the transistor MN.
  • the conductor 361, the conductor 362, the conductor 363a, and the conductor 363b function as a contact plug or wiring.
  • Each of the plurality of cell array layers 60 has a plurality of memory cells MC.
  • the memory cell MC shown in FIG. 21 is the memory cell MC shown in FIG. 18B as an example. Therefore, each of the memory cells MC shown in FIG. 21 includes a transistor M1 and a capacitive element C1.
  • a conductor 502 is embedded in the interlayer film between the circuit layer 90 and the cell array layer 60_1. Further, in each of the plurality of cell array layers 60, a conductor 503 is embedded in an insulator 514, an insulator 516, and an insulator 520, which will be described later. Note that the conductor 503 may be embedded in a part of the conductor 502. The conductor 502 and the conductor 503 function as a contact plug or wiring. Furthermore, a conductor that functions as a contact plug or wiring for electrically connecting to the memory cells MC of the upper cell array layer 60 is embedded in the plurality of cell array layers 60.
  • a conductor 504 is embedded in an insulator 520, an insulator 522, a conductor 542b, an insulator 554, an insulator 580, and an insulator 574, which will be described later.
  • the insulator 574 may be an insulating film made of the same material as the insulator 514.
  • the conductor 502, the conductor 503, and the conductor 504 function as a contact plug or a wiring.
  • the transistor MN of the circuit layer 90 connects the memory cell of the cell array layer 60_1 via the conductor 540a, the conductor 363b, the conductor 502, and the conductor 503. It is electrically connected to transistor M1 included in MC.
  • the transistor MN and the transistor M1 are electrically connected to each other by contact between the conductor 503 and a conductor 542a or 542b, which will be described later.
  • the semiconductor device DEV in FIG. 21 has a structure in which a plurality of cell array layers 60 are stacked in order from the bottom, the cell array included in the semiconductor device DEV is formed in the stacking direction as shown in FIG. You can leave it there.
  • a conductor 502 is embedded in the interlayer film between the circuit layer 90 and the cell array layer 60_1. Further, in each of the plurality of cell array layers 60, a conductor 503 is embedded in an insulator 514 and an insulator 516, which will be described later. Note that the conductor 503 may be embedded in a part of the conductor 502. Further, in each of the plurality of cell array layers 60, a conductor 504 is embedded in an insulator 520, an insulator 522, a conductor 542b, an insulator 554, an insulator 580, and an insulator 574, which will be described later. Note that the insulator 574 may be an insulating film made of the same material as the insulator 514.
  • the conductor 502, the conductor 503, and the conductor 504 function as a contact plug or a wiring.
  • the transistor MN of the circuit layer 90 has a plurality of It is electrically connected to the transistor M1 included in each memory cell MC of the cell array layer 60.
  • the transistor MN and the transistor M1 are electrically connected to each other by contact between the conductor 504 and a conductor 542b, which will be described later.
  • the transistor 500 shown in FIGS. 23A and 23B is a transistor that can be applied to the transistor M1 and the transistor MN of the semiconductor device DEV.
  • FIG. 23A shows a schematic cross-sectional view of the transistor 500 in the channel length direction
  • FIG. 23B Here, a schematic cross-sectional view of the transistor 500 in the channel width direction is shown. Note that FIGS. 23A and 23B illustrate a structure in which the transistor 500 is provided over the insulator 512.
  • the transistor MN of the semiconductor device DEV for example, the configuration of the transistor 500 shown in FIGS. 23A and 23B can be used.
  • the transistor M1 of the semiconductor device DEV for example, the configuration of a transistor 500 in FIG. 25, which will be described later, can be used, which is a modification of FIG. 23A.
  • the transistor 500 includes, for example, a metal oxide 531a, a metal oxide 531b, a conductor 505, a conductor 542a, a conductor 542b, an insulator 580, body 560, insulator 514, insulator 516, insulator 520, insulator 522, insulator 524, insulator 550, insulator 554, insulator 574, insulator 580, insulator It has a body 581.
  • the transistor 500 does not necessarily have to include each of the above-described components.
  • the transistor 500 may have a structure without the insulator 520.
  • the conductor 505 (conductor 505a and conductor 505b) and insulator 516 are arranged above a substrate (not shown).
  • the conductor 505 be embedded in the insulator 516.
  • the conductor 505a is preferably provided in contact with the bottom and sidewalls of the opening provided in the insulator 516.
  • the conductor 505b is provided so as to be embedded in a recess formed in the conductor 505a. Note that in the transistor 500 illustrated in FIGS. 23A and 23B, the height of the top surface of the conductor 505b substantially matches the height of the top surface of the conductor 505a and the height of the top surface of the insulator 516.
  • the metal oxide 531 and the conductor 560 are arranged in a region overlapping the conductor 505.
  • the metal oxide 531b is arranged on the metal oxide 531a.
  • the conductor 542a and the conductor 542b are arranged on the metal oxide 531b so as to be spaced apart from each other.
  • the insulator 580 is arranged on the conductor 542a and the conductor 542b. In particular, an opening is formed in the insulator 580 in a region between the conductor 542a and the conductor 542b. Furthermore, the conductor 560 is placed within the opening.
  • the insulator 550 is arranged between the metal oxide 531b, the conductor 542a, the conductor 542b, the insulator 580, and the conductor 560.
  • the top surface of the conductor 560 preferably substantially coincides with the top surfaces of the insulators 550 and 580.
  • the conductor 505a and the conductor 505b may be collectively referred to as the conductor 505.
  • the metal oxide 531a and the metal oxide 531b may be collectively referred to as the metal oxide 531.
  • the conductor 542a and the conductor 542b may be collectively referred to as the conductor 542.
  • a region 543a may be formed as a low resistance region at and near the interface between the metal oxide 531b and the conductor 542a.
  • a region 543b may be formed as a low-resistance region at and near the interface between the metal oxide 531b and the conductor 542b.
  • the region 543a functions as either a source region or a drain region
  • the region 543b functions as the other source region or drain region.
  • a channel formation region is formed in a region sandwiched between the region 543a and the region 543b.
  • the oxygen concentration in the region 543a (region 543b) may be reduced. Further, a metal compound layer containing a metal included in the conductor 542a (conductor 542b) and a component of the metal oxide 531 may be formed in the region 543a (region 543b). In such a case, the carrier concentration of the region 543a (region 543b) increases, and the region 543a (region 543b) becomes a low resistance region.
  • the side surfaces of the conductor 542a and the conductor 542b on the conductor 560 side have a substantially vertical shape.
  • the transistor 500 shown in FIGS. 23A and 23B is not limited to this, and the angle between the side surface and the bottom surface of the conductor 542a and the conductor 542b is greater than or equal to 10 degrees and less than or equal to 80 degrees, preferably greater than or equal to 30 degrees. It may be 60° or less.
  • opposing side surfaces of the conductor 542a and the conductor 542b may have a plurality of surfaces.
  • a structure is shown in which two layers, a metal oxide 531a and a metal oxide 531b, are stacked in a region where a channel is formed (hereinafter also referred to as a channel formation region) and in the vicinity thereof;
  • the present invention is not limited to this.
  • a single layer structure of the metal oxide 531b or a stacked structure of three or more layers may be used.
  • each of the metal oxide 531a and the metal oxide 531b may have a laminated structure of two or more layers.
  • the conductor 560 functions as a first gate electrode (sometimes referred to as a gate electrode, top gate electrode, or front gate electrode) of the transistor, and the conductor 542a and the conductor 542b function as a source electrode or a front gate electrode, respectively. Functions as a drain electrode.
  • the conductor 560 is formed to be embedded in the opening of the insulator 580 and the region sandwiched between the conductors 542a and 542b.
  • the arrangement of the conductor 560, the conductor 542a, and the conductor 542b is selected in a self-aligned manner with respect to the opening of the insulator 580.
  • the first gate electrode can be disposed between the source electrode and the drain electrode in a self-aligned manner. Therefore, since the conductor 560 can be formed without providing a margin for alignment, the area occupied by the transistor 500 can be reduced. This allows the display device to have high definition. Further, the display device can have a narrow frame.
  • the conductor 505 may function as a second gate electrode (sometimes referred to as a bottom gate electrode or a back gate electrode).
  • the threshold voltage V th of the transistor 500 can be controlled by changing the potential applied to the conductor 505 independently of the potential applied to the conductor 560 without interlocking with the potential applied to the conductor 560.
  • the V th of the transistor 500 can be increased and the off-state current can be decreased. Therefore, when a negative potential is applied to the conductor 505, the drain current when the potential applied to the conductor 560 is 0 V can be made smaller than when no negative potential is applied.
  • the conductor 505 is preferably provided larger than the channel formation region in the metal oxide 531.
  • the conductor 505 preferably extends as a wiring also in a region outside the end of the metal oxide 531 that intersects with the channel width direction. That is, on the outside of the side surface of the metal oxide 531 in the channel width direction, the conductor 505 and the conductor 560 preferably overlap with each other with an insulator interposed therebetween.
  • the conductor 560 preferably includes a conductor 560a provided inside the insulator 550, and a conductor 560b provided so as to be embedded inside the conductor 560a.
  • the conductor 560 is shown as having a two-layer stacked structure in FIGS. 23A and 23B, the present invention is not limited to this.
  • the conductor 560 may have a single layer structure or a laminated structure of three or more layers.
  • the transistor 500 includes an insulator 512 disposed on a substrate (not shown), an insulator 514 disposed on the insulator 512, and an insulator 514 disposed on the insulator 514.
  • an insulator 516 disposed, a conductor 505 disposed so as to be embedded in the insulator 516, an insulator 520 disposed on the insulator 516 and the conductor 505, and an insulator 520 disposed on the insulator 520.
  • a metal oxide 531a is disposed on the insulator 524.
  • an insulator 554 is provided between the insulator 522, the insulator 524, the metal oxide 531a, the metal oxide 531b, the conductor 542a, the conductor 542b, and the insulator 580. It is preferable that the Here, as shown in FIGS. 23A and 23B, the insulator 554 includes the side surfaces of the insulator 550, the top and side surfaces of the conductor 542a, the top and side surfaces of the conductor 542b, the metal oxide 531a, the metal oxide 531b, It is preferable to contact the side and top surfaces of the insulator 524 and the top surface of the insulator 522.
  • an insulator 574 and an insulator 581 that function as interlayer films are arranged over the transistor 500.
  • the insulator 574 is preferably disposed in contact with the upper surfaces of the conductor 560, the insulator 550, and the insulator 580. Further, at this time, the upper surface of the insulator 580 is preferably flattened.
  • a conductor 540 (a conductor 540a and a conductor 540b) that is electrically connected to the transistor 500 and functions as a plug is preferably provided. Therefore, the conductor 540 is provided in contact with the inner walls of the openings of the insulator 554, the insulator 580, the insulator 574, and the insulator 581.
  • a configuration may be adopted in which a first conductor of the conductor 540 is provided in contact with the inner wall, and a second conductor of the conductor 540 is further provided on a side surface of the first conductor.
  • the height of the top surface of the conductor 540 and the height of the top surface of the insulator 581 can be made to be approximately the same.
  • the first conductor of the conductor 540a is provided in contact with the inner wall of one of the two openings of the insulator 581, the insulator 574, the insulator 580, and the insulator 554, and the first conductor of the conductor 540a is provided on the side surface thereof.
  • a second conductor of the conductor 540a is formed in contact with the conductor 540a.
  • a conductor 542a is located at a part of the bottom of the opening, and the conductor 540a is in contact with the conductor 542a.
  • the first conductor of the conductor 540b is provided in contact with the other inner wall of the two openings of the insulator 581, the insulator 574, the insulator 580, and the insulator 554, and the first conductor of the conductor 540b is provided in contact with the side surface thereof.
  • a second conductor of conductor 540b is formed. Note that a conductor 542b is located at a part of the bottom of the opening, and the conductor 540b is in contact with the conductor 542b.
  • the transistor 500 shows a structure in which the first conductor of the conductor 540 and the second conductor of the conductor 540 are stacked, the present invention is not limited to this.
  • the conductor 540 may be provided as a single layer or a laminated structure of three or more layers. When the structure has a laminated structure, an ordinal number may be assigned to the order of formation to distinguish them.
  • the side surface of the metal oxide 531 is arranged so as to be covered with the conductor 560. There is. This makes it easier for the electric field of the conductor 560, which functions as the first gate electrode, to act on the side surface of the metal oxide 531, and as a result, the electric field of the conductor 560 electrically connects the channel formation region of the metal oxide 531. can be surrounded by. Therefore, the on-state current of the transistor 500 can be increased and the frequency characteristics can be improved.
  • the structure of the transistor according to the semiconductor device of one embodiment of the present invention is not limited to the transistor 500 shown in FIG. 23A.
  • the transistor included in the semiconductor device DEV has a conductor 542a and a conductor 542b not only on the metal oxide 531b but also on the side surface of the metal oxide 531a, the side surface of the insulator 524, and the insulator 522. It may also be configured such that it is formed on the upper surface of (see FIG. 25).
  • Metal oxide (oxide semiconductor) In the transistor 500, it is preferable that a metal oxide that functions as an oxide semiconductor (hereinafter also referred to as an oxide semiconductor) be used for the metal oxide 531 (metal oxide 531a and metal oxide 531b) including the channel formation region. .
  • a metal oxide that becomes the channel formation region of the metal oxide 531 with a band gap of 2 eV or more, preferably 2.5 eV or more, and more preferably 3.0 eV or more.
  • the metal oxide preferably contains at least indium or zinc. In particular, it is preferable to include indium and zinc. Moreover, in addition to these, it is preferable that element M is included. Element M is selected from aluminum, gallium, yttrium, tin, copper, vanadium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, cobalt and antimony. One or more can be used. In particular, the element M is preferably one or more of aluminum, gallium, yttrium, and tin. Moreover, it is more preferable that the element M has one or both of gallium and tin.
  • the metal oxide 531 includes the metal oxide 531a and the metal oxide 531b on the metal oxide 531a.
  • the metal oxide 531a below the metal oxide 531b, diffusion of impurities from a structure formed below the metal oxide 531a to the metal oxide 531b can be suppressed.
  • the metal oxide 531 has a laminated structure of a plurality of oxide layers in which the atomic ratio of each metal atom is different.
  • the number of atoms of the element M contained in the metal oxide 531a is greater than the number of atoms of all the elements constituting the metal oxide 531a.
  • the ratio is preferably higher than the ratio of the number of atoms of the element M contained in the metal oxide 531b to the number of atoms of all elements constituting the metal oxide 531b.
  • the atomic ratio of the element M contained in the metal oxide 531a to In is larger than the atomic ratio of the element M contained in the metal oxide 531b to In.
  • the energy at the bottom of the conduction band of the metal oxide 531a is higher than the energy at the bottom of the conduction band of the metal oxide 531b.
  • the electron affinity of the metal oxide 531a is smaller than the electron affinity of the metal oxide 531b.
  • the energy level at the lower end of the conduction band changes smoothly.
  • the energy level at the lower end of the conduction band at the junction between the metal oxide 531a and the metal oxide 531b changes continuously or there is a continuous junction.
  • the metal oxide 531a and the metal oxide 531b have a common element other than oxygen (main component), a mixed layer with a low defect level density can be formed.
  • the metal oxide 531b is In-Ga-Zn oxide (indium-gallium-zinc oxide)
  • the metal oxide 531a includes In-Ga-Zn oxide, Ga-Zn oxide, or gallium oxide. can be used.
  • the main path of carriers is the metal oxide 531b.
  • the density of defect levels at the interface between the metal oxide 531a and the metal oxide 531b can be reduced. Therefore, the influence of interface scattering on carrier conduction is reduced, and the transistor 500 can obtain high on-current and high frequency characteristics.
  • the oxygen concentration may be reduced in the vicinity of the conductor 542 of the metal oxide 531.
  • a metal compound layer containing the metal contained in the conductor 542 and components of the metal oxide 531 may be formed in the vicinity of the conductor 542 of the metal oxide 531. In such a case, the carrier density increases in the region of the metal oxide 531 near the conductor 542, and this region becomes a low resistance region.
  • the thickness of the metal oxide 531b in a region that does not overlap with the conductor 542 may be thinner than in the region that overlaps with the conductor 542. This is formed by removing part of the upper surface of the metal oxide 531b when forming the conductor 542a and the conductor 542b.
  • a conductive film serving as the conductor 542 is formed on the upper surface of the metal oxide 531b, a region with low resistance may be formed near the interface with the conductive film. In this way, by removing the low resistance region located between the conductor 542a and the conductor 542b on the upper surface of the metal oxide 531b, formation of a channel in the region can be prevented.
  • conductors examples include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, and strontium. It is preferable to use a metal element selected from lanthanum and lanthanum, or an alloy containing two or more metal elements selected from the above-mentioned metal elements.
  • Conductors include, for example, tantalum nitride, titanium nitride, tungsten, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, lanthanum and nickel. Preferably, oxides are used.
  • tantalum nitride, titanium nitride, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, and oxides containing lanthanum and nickel cannot be oxidized.
  • the conductor may be a semiconductor with high electrical conductivity, such as polycrystalline silicon containing an impurity element (for example, phosphorus), or a silicide (for example, nickel silicide).
  • a plurality of conductors made of the above materials may be stacked and used.
  • a layered structure may be used in which a material containing the metal element described above and a conductive material containing oxygen are combined.
  • a laminated structure may be used in which a material containing the aforementioned metal element and a conductive material containing nitrogen are combined.
  • a laminated structure may be used in which a material containing the aforementioned metal element, a conductive material containing oxygen, and a conductive material containing nitrogen are combined.
  • the conductor 505a which functions as a second gate electrode, contains impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules (e.g., N 2 O, NO, or NO 2 ), and copper atoms. It is preferable to use a conductive material that has the function of suppressing the diffusion of. Alternatively, it is preferable to use a conductive material that has a function of suppressing the diffusion of oxygen (for example, one or both of oxygen atoms and oxygen molecules).
  • the conductor 505a By using a conductive material that has a function of reducing hydrogen diffusion for the conductor 505a, impurities such as hydrogen contained in the conductor 505b are suppressed from diffusing into the metal oxide 531 via the insulator 524. can. Further, by using a conductive material that has a function of suppressing oxygen diffusion for the conductor 505a, it is possible to prevent the conductor 505b from being oxidized and the conductivity from decreasing. Examples of the conductive material having the function of suppressing oxygen diffusion include titanium, titanium nitride, tantalum, tantalum nitride, ruthenium, and ruthenium oxide. Therefore, the conductor 505a may be made of a single layer or a laminated layer of the above-mentioned conductive material. For example, titanium nitride may be used for the conductor 505a.
  • a conductive material containing tungsten, copper, or aluminum as a main component for the conductor 505b.
  • tungsten may be used as the conductor 505b.
  • the conductors 542 (conductors 542a and 542b) functioning as source electrodes or drain electrodes include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, and niobium. It is preferable to use a metal element selected from , manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, strontium, and lanthanum, and an alloy containing two or more of the above-mentioned metal elements.
  • the conductor 542 includes tantalum nitride, titanium nitride, tungsten, nitride containing titanium and aluminum, nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxide containing strontium and ruthenium, lanthanum and nickel.
  • an oxide containing oxides is used.
  • tantalum nitride, titanium nitride, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, and oxides containing lanthanum and nickel cannot be oxidized. This is preferable because it is a material that is difficult to conduct, or a material that maintains conductivity even after absorbing oxygen.
  • the conductor 560a which functions as the first gate electrode, includes hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules (e.g., N 2 O, NO, or NO 2 ), and copper atoms, as described above. It is preferable to use a conductor that has a function of suppressing diffusion of impurities. Alternatively, it is preferable to use a conductive material that has a function of suppressing the diffusion of oxygen (for example, one or both of oxygen atoms and oxygen molecules).
  • the conductor 560a Since the conductor 560a has the function of suppressing the diffusion of oxygen, it is possible to prevent the conductor 560b from being oxidized by the oxygen contained in the insulator 550 and reducing its conductivity.
  • the conductive material having the function of suppressing oxygen diffusion include tantalum, tantalum nitride, titanium, titanium nitride, ruthenium, and ruthenium oxide. Further, by providing a conductive material containing oxygen as the conductor 560a, oxygen released from the conductive material is easily supplied to the channel formation region.
  • the conductor 560b it is preferable to use a conductive material whose main component is tungsten, copper, or aluminum. Furthermore, since the conductor 560 also functions as a wiring, it is preferable to use a conductor with high conductivity. For example, a conductive material containing tungsten, copper, or aluminum as a main component can be used. Further, the conductor 560b may have a laminated structure, for example, a laminated structure of titanium or titanium nitride and the above conductive material.
  • the conductor 560 may include, for example, indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium Zinc oxide or indium tin oxide doped with silicon may also be used. Further, for example, indium gallium zinc oxide containing nitrogen may be used for the conductor. By using such a material, it may be possible to capture hydrogen contained in the metal oxide in which the channel is formed. Alternatively, it may be possible to capture hydrogen mixed in from an external insulator or the like.
  • the conductor 560 is shown as having a two-layer structure in FIGS. 23A and 23B, it may have a single-layer structure or a laminated structure of three or more layers.
  • the conductor 540a and the conductor 540b may have a stacked structure.
  • the conductor in contact with the conductor 542, the insulator 554, the insulator 580, the insulator 574, and the insulator 581 has the above-mentioned function of suppressing the diffusion of impurities such as water and hydrogen.
  • a conductor having it is preferable to use tantalum, tantalum nitride, titanium, titanium nitride, ruthenium, or ruthenium oxide as the conductor.
  • the conductive material having the function of suppressing the diffusion of impurities such as water and hydrogen may be used in a single layer structure or a laminated structure.
  • oxygen added to the insulator 580 can be suppressed from being absorbed by the conductors 540a and 540b. Furthermore, impurities such as water and hydrogen from a layer above the insulator 581 can be suppressed from entering the metal oxide 531 through the conductor 540a and the conductor 540b.
  • each of the conductors 361, 362, 363a, 363b, 502, 503, and 504, which function as contact plugs or wiring, has a conductor 540a or a conductor 540b. Materials that can be used can be used.
  • Insulator examples include oxides, nitrides, oxynitrides, nitride oxides, metal oxides, metal oxynitrides, and metal nitride oxides having insulating properties.
  • the insulator 514 preferably functions as a barrier insulating film that suppresses impurities such as water and hydrogen from entering the transistor 500 from the substrate side. Therefore, the insulator 514 has the function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules (for example, N 2 O, NO, or NO 2 ), and copper atoms. It is preferable to use an insulating material that has (the impurities mentioned above are difficult to pass through). Alternatively, it is preferable to use an insulating material that has a function of suppressing the diffusion of oxygen (for example, one or both of oxygen atoms and oxygen molecules) (the above-mentioned oxygen is difficult to permeate).
  • oxygen for example, one or both of oxygen atoms and oxygen molecules
  • Examples of insulators that have the function of suppressing the permeation of oxygen and impurities such as water and hydrogen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, and germanium.
  • An insulator containing one or more selected from , yttrium, zirconium, lanthanum, neodymium, hafnium, and tantalum may be used in a single layer or in a stacked layer.
  • examples of insulators that have the function of suppressing the permeation of oxygen and impurities such as water and hydrogen include aluminum oxide, magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, and lanthanum oxide.
  • examples of the insulator that has the function of suppressing the permeation of impurities such as water and hydrogen and oxygen include oxides containing aluminum and hafnium (hafnium aluminate).
  • examples of insulators that have the function of suppressing the permeation of oxygen and impurities such as water and hydrogen include metal nitrides such as aluminum nitride, aluminum titanium nitride, titanium nitride, silicon nitride oxide, and silicon nitride.
  • the insulator 514 it is preferable to use aluminum oxide or silicon nitride for the insulator 514.
  • impurities such as water and hydrogen can be suppressed from diffusing from the substrate side to the transistor 500 side with respect to the insulator 514.
  • oxygen contained in the insulator 524 and the like can be suppressed from diffusing closer to the substrate than the insulator 514.
  • the insulator 520, the insulator 522, and the insulator 524 function as a second gate insulator.
  • oxygen is removed from the second gate insulator in contact with the metal oxide 531 by heating.
  • oxygen released by heating may be referred to as excess oxygen.
  • silicon oxide or silicon oxynitride may be used as appropriate for the insulator 524 that functions as the second gate insulator.
  • the insulator 524 it is preferable to use an oxide material from which some oxygen is released by heating.
  • Oxides that desorb oxygen by heating are those with an amount of desorbed oxygen calculated as oxygen atoms of 1.0 ⁇ 10 18 atoms/cm 3 or more using thermal desorption spectrometry (TDS). , preferably 1.0 ⁇ 10 19 atoms/cm 3 or more, more preferably 2.0 ⁇ 10 19 atoms/cm 3 or more, or 3.0 ⁇ 10 20 atoms/cm 3 or more.
  • TDS thermal desorption spectrometry
  • the surface temperature of the film during analysis by TDS is preferably in the range of 100° C. or more and 700° C. or less, or 100° C. or more and 400° C. or less.
  • the insulator 522 preferably functions as a barrier insulating film that suppresses impurities such as water and hydrogen from entering the transistor 500 from the substrate side.
  • insulator 522 preferably has lower hydrogen permeability than insulator 524.
  • the insulator 522 has a function of suppressing the diffusion of oxygen (for example, one or both of oxygen atoms and oxygen molecules) (the oxygen is difficult to permeate).
  • insulator 522 preferably has a lower oxygen permeability than insulator 524. It is preferable that the insulator 522 has a function of suppressing the diffusion of oxygen, because it can reduce the diffusion of oxygen contained in the metal oxide 531 toward the substrate side. Further, the conductor 505 can be prevented from reacting with oxygen contained in the insulator 524 and the metal oxide 531.
  • the insulator 522 is preferably an insulator containing an oxide of one or both of aluminum and hafnium, which are insulating materials.
  • insulators containing oxides of one or both of aluminum and hafnium include aluminum oxide, hafnium oxide, and oxides containing aluminum and hafnium (hafnium aluminate).
  • the insulator 522 prevents the release of oxygen from the metal oxide 531 and the incorporation of impurities such as hydrogen into the metal oxide 531 from the peripheral area of the transistor 500. It functions as a suppressing layer.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to these insulators.
  • these insulators may be nitrided.
  • silicon oxide, silicon oxynitride, or silicon nitride may be stacked on the above insulator.
  • the insulator 522 may be made of a so-called material such as aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ), or (Ba,Sr)TiO 3 (BST).
  • An insulator containing a high-k material may be used in a single layer or in a stack.
  • the insulator 522 may include an oxide containing aluminum and hafnium, an oxynitride containing aluminum and hafnium, an oxide containing silicon and hafnium, or an oxide containing silicon and hafnium as an insulator with a high dielectric constant.
  • An oxynitride containing silicon or a nitride containing silicon and hafnium may be used.
  • problems such as leakage current due to thinning of gate insulators may occur.
  • the insulator 520 is preferably thermally stable.
  • silicon oxide and silicon oxynitride are suitable because they are thermally stable.
  • the insulator 520 by combining an insulator made of a high-k material with silicon oxide or silicon oxynitride, the insulator 520 with a stacked layered structure that is thermally stable and has a high dielectric constant can be obtained.
  • the insulator 520 may be made of a material that can be used for the insulator 524.
  • one or more selected from the insulator 520, the insulator 522, and the insulator 524 may have a laminated structure of two or more layers.
  • the structure is not limited to a laminated structure made of the same material, but may be a laminated structure made of different materials.
  • the insulators 512, 516, 580, and 581 that function as interlayer films preferably have a lower dielectric constant than the insulator 514.
  • a material with a low dielectric constant as an interlayer film, parasitic capacitance generated between wirings can be reduced.
  • the insulator 516, the insulator 580, and the insulator 581 have a reduced concentration of impurities such as water and hydrogen in the films.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, or silicon nitride can be used, for example.
  • the insulator 512, the insulator 516, the insulator 580, and the insulator 581 may be made of, for example, silicon oxide added with fluorine, silicon oxide added with carbon, silicon oxide added with carbon and nitrogen, or silicon oxide with holes. Silicon oxide can be used. In particular, silicon oxide and silicon oxynitride are preferable because they are thermally stable. In particular, materials such as silicon oxide, silicon oxynitride, and silicon oxide having pores are preferable because they can easily form a region containing oxygen that is desorbed by heating.
  • resin can be used for the insulator 512, the insulator 516, the insulator 580, and the insulator 581.
  • the materials that can be used for the insulator 512, the insulator 516, the insulator 580, and the insulator 581 may be a combination of the above-mentioned materials as appropriate.
  • the insulators 554 and 574 preferably have a function of suppressing the diffusion of impurities such as water and hydrogen (for example, one or both of hydrogen atoms and hydrogen molecules).
  • the insulator 554 and the insulator 574 preferably function as a barrier insulating film that suppresses the impurity from entering the transistor 500.
  • the insulator 554 and the insulator 574 preferably have a function of suppressing diffusion of oxygen (for example, one or both of oxygen atoms and oxygen molecules).
  • insulator 554 and insulator 574 preferably have lower oxygen permeability than insulator 524, insulator 550, and insulator 580.
  • the insulator 554 and the insulator 574 preferably have a function of suppressing oxygen from being desorbed from the metal oxide 531 and diffusing outside the insulator 554 or above the insulator 580. Therefore, for the insulator 554 and the insulator 574, a material that can be used for the insulator 514 or the insulator 524 can be used.
  • impurities such as water and hydrogen can be prevented from entering the transistor 500 from the outside. Can be suppressed. Further, diffusion of oxygen from inside the transistor 500 to the outside can be suppressed.
  • the insulator 550 functions as a first gate insulator.
  • the insulator 550 is preferably placed in contact with the upper surface of the metal oxide 531b.
  • the insulator 550 may include silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide added with fluorine, silicon oxide added with carbon, silicon oxide added with carbon and nitrogen, or silicon oxide with holes. Can be used. In particular, silicon oxide and silicon oxynitride are preferable because they are stable against heat.
  • the insulator 550 preferably has a reduced concentration of impurities such as water and hydrogen.
  • the thickness of the insulator 550 is preferably 1 nm or more and 20 nm or less.
  • an insulator may be provided between the insulator 580, the insulator 554, the conductor 542, and the metal oxide 531b, and the insulator 550. It is preferable to use aluminum oxide or hafnium oxide as the insulator, for example. By providing the insulator, desorption of oxygen from the metal oxide 531b, excessive supply of oxygen to the metal oxide 531b, and oxidation of the conductor 542 can be suppressed.
  • a metal oxide may be provided between the insulator 550 and the conductor 560.
  • the metal oxide preferably suppresses oxygen diffusion from the insulator 550 to the conductor 560. Thereby, oxidation of the conductor 560 due to oxygen in the insulator 550 can be suppressed.
  • the metal oxide may function as part of the gate insulator. Therefore, when silicon oxide or silicon oxynitride is used for the insulator 550, it is preferable to use a metal oxide that is a high-k material with a high dielectric constant.
  • the gate insulator has a stacked structure of the insulator 550 and the metal oxide, it can have a stacked structure that is stable against heat and has a high dielectric constant. Therefore, it is possible to reduce the gate potential applied during transistor operation while maintaining the physical thickness of the gate insulator. Further, it is possible to reduce the equivalent oxide thickness (EOT) of an insulator that functions as a gate insulator.
  • EOT equivalent oxide thickness
  • the metal oxide includes, for example, one or more metals selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, or magnesium. Oxides can be used.
  • the metal oxide may be aluminum oxide, hafnium oxide, or an oxide containing aluminum and hafnium (hafnium aluminate), which is an insulator containing oxides of one or both of aluminum and hafnium. preferable.
  • a barrier insulating film against impurities such as water, hydrogen, and oxygen may be provided between the conductor 540 and the insulators 580, 574, and 581. This can suppress water and impurities such as water from entering the metal oxide 531 from the insulator 580 through the conductors 540a and 540b. Furthermore, absorption of oxygen contained in the insulator 580 into the conductors 540a and 540b can be suppressed.
  • a conductor functioning as a wiring may be arranged so as to be in contact with the upper surface of the conductor 540a and the upper surface of the conductor 540b. It is preferable to use a conductive material containing tungsten, copper, or aluminum as a main component for the conductor functioning as the wiring. Further, the conductor may have a laminated structure, for example, a laminated layer of titanium or titanium nitride and the above-mentioned conductive material. The conductor may be formed to be embedded in an opening provided in the insulator.
  • FIG. 25 shows a configuration example of a capacitive element 600 as the capacitive element C1. Note that FIG. 25 also illustrates a configuration example of the transistor 500 in addition to the capacitor 600.
  • an opening in the insulator 580 is provided in a region on the insulator 554 that overlaps with the conductor 542a that functions as the source electrode or drain electrode of the transistor 500. Note that in this region, each of the insulator 524 and the metal oxide 531 may partially overlap.
  • An insulator 552 is formed on the insulator 580 on the side surface of the opening and on the insulator 554 on the bottom surface of the opening. Further, on the insulator 552, a conductor 561a and a conductor 561b are formed in this order. Note that in this specification and the like, the conductor 561a and the conductor 561b may be collectively referred to as the conductor 561.
  • the conductor 542a functions as one of a pair of electrodes of the capacitive element 600. Furthermore, the conductor 561 functions as the other of the pair of electrodes of the capacitor 600. Further, the insulator 552 functions as a dielectric of the capacitor 600.
  • the conductor 561 extends as a wiring, for example, in the channel width direction. That is, the conductor 561 may have a region that does not overlap with the conductor 542a but overlaps with the insulator 554 and the insulator 522 in the channel width direction.
  • a material applicable to the conductor 560a can be used.
  • a material applicable to the conductor 560b can be used, for example.
  • the insulator 552 may include a single layer or a stack of insulators containing a high-k material that can be used for the insulator 522. Further, the insulator 552 may include thermally stable silicon oxide or silicon oxynitride.
  • a transistor 500 illustrated in FIG. 24 may be used as a transistor included in a semiconductor device of one embodiment of the present invention.
  • a transistor 500 illustrated in FIG. 24 is a modification of the transistor 500 illustrated in FIGS. 23A and 23B, and includes an insulator 551, a conductor 542a (conductor 542a1 and a conductor 542a2), and a conductor 542b (conductor 542b).
  • the transistor 500 is different from the transistor 500 shown in FIGS. 23A and 23B in that the conductor 542b1 and the conductor 542b2 have a stacked structure.
  • the conductor 542a has a laminated structure of a conductor 542a1 and a conductor 542a2 on the conductor 542a
  • the conductor 542b has a laminated structure of a conductor 542b1 and a conductor 542b2 on the conductor 542b1.
  • the conductor 542a1 and the conductor 542b1 in contact with the metal oxide 531b are preferably conductors that are difficult to oxidize, such as metal nitride. This can prevent the conductor 542a and the conductor 542b from being excessively oxidized by oxygen contained in the metal oxide 531b.
  • the conductor 542a2 and the conductor 542b2 are preferably conductors such as metal layers that have higher conductivity than the conductor 542a1 and the conductor 542b1.
  • the conductor 542a and the conductor 542b can function as highly conductive wiring or electrodes.
  • a semiconductor device can be provided in which the conductor 542a and the conductor 542b, which function as wiring or electrodes, are provided in contact with the upper surface of the metal oxide 531, which functions as an active layer.
  • a metal nitride for the conductor 542a1 and the conductor 542b1 for example, a nitride containing tantalum, a nitride containing titanium, a nitride containing molybdenum, a nitride containing tungsten, a nitride containing tantalum, and aluminum. It is preferable to use a nitride, a nitride containing titanium and aluminum, or the like. In one aspect of the invention, nitrides containing tantalum are particularly preferred.
  • ruthenium, ruthenium oxide, ruthenium nitride, an oxide containing strontium and ruthenium, or an oxide containing lanthanum and nickel may be used. These materials are preferable because they are conductive materials that are difficult to oxidize, or materials that maintain conductivity even after absorbing oxygen.
  • the conductor 542a2 and the conductor 542b2 have higher conductivity than the conductor 542a1 and the conductor 542b1.
  • the thickness of the conductor 542a2 and the conductor 542b2 be larger than the thickness of the conductor 542a1 and the conductor 542b1.
  • a conductor that can be used for the conductor 560b may be used. With the above structure, the resistance of the conductor 542a2 and the conductor 542b2 can be reduced.
  • tantalum nitride or titanium nitride can be used for the conductor 542a1 and the conductor 542b1, and tungsten can be used for the conductor 542a2 and the conductor 542b2.
  • the distance between the conductor 542a1 and the conductor 542b1 is smaller than the distance between the conductor 542a2 and the conductor 542b2.
  • the insulator 551 is preferably an insulator that is difficult to oxidize, such as nitride.
  • the insulator 551 is formed in contact with the side surface of the conductor 542a2 and the side surface of the conductor 542b2, and has a function of protecting the conductor 542a2 and the conductor 542b2. Since the insulator 551 is exposed to an oxidizing atmosphere, it is preferably an inorganic insulator that is not easily oxidized. Furthermore, since the insulator 551 is in contact with the conductor 542a2 and the conductor 542b2, it is preferably an inorganic insulator that does not easily oxidize the conductor 542a2 and the conductor 542b2. Therefore, the insulator 551 is preferably made of an insulating material that has barrier properties against oxygen. For example, silicon nitride can be used as the insulator 551.
  • openings are formed in an insulator 554, an insulator 580, an insulator 574, and an insulator 581 using a first mask in order to form a conductor 542a2 and a conductor 542b2. Ru. Further, an insulator 551 is formed in contact with the side wall of the opening. After that, the transistor 500 is formed by further forming a conductor 542a1 and a conductor 542b1 using a second mask. Here, the opening overlaps with a region between the conductor 542a2 and the conductor 542b2. Further, a portion of the conductor 542a1 and the conductor 542b1 are formed to protrude into the opening.
  • the insulator 551 contacts the upper surface of the conductor 542a1, the upper surface of the conductor 542b1, the side surface of the conductor 542a2, and the side surface of the conductor 542b2 within the opening. Further, the insulator 550 is in contact with the upper surface of the metal oxide 531 in a region between the conductor 542a1 and the conductor 542b1.
  • heat treatment is preferably performed in an atmosphere containing oxygen.
  • oxygen can be supplied to the metal oxide 531a and the metal oxide 531b, and oxygen vacancies can be reduced.
  • the insulator 551 is formed in contact with the side surface of the conductor 542a2 and the side surface of the conductor 542b2, excessive oxidation of the conductor 542a2 and the conductor 542b2 can be prevented.
  • the electrical characteristics and reliability of the transistor can be improved. Further, variations in electrical characteristics of a plurality of transistors formed over the same substrate can be suppressed.
  • the insulator 524 may be formed in an island shape.
  • the side edges of the insulator 524 may be formed to approximately match the side edges of the metal oxide 531.
  • the insulator 522 may be in contact with the insulator 516 and the conductor 505.
  • a configuration may be adopted in which the insulator 520 shown in FIGS. 23A and 23B is not provided.
  • FIG. 26 shows an example of a cross-sectional structure of a semiconductor device DEV of one embodiment of the present invention, which is different from FIGS. 21 and 22.
  • the semiconductor device DEV shown in FIG. 26 is a modification of the semiconductor device DEV shown in FIG. 22, and has the following points: in the memory cells MC provided in the plurality of cell array layers 60, the capacitive element C1 is provided below the transistor M1. This is different from the semiconductor device DEV in FIG. 22.
  • each of the plurality of cell array layers 60 has a plurality of memory cells MC different from the memory cells MC shown in FIG.
  • the memory cell MC shown in FIG. 26 is the memory cell MC shown in FIG. 18A as an example. Therefore, each of the memory cells MC shown in FIG. 26 includes a transistor M1 and a capacitive element C1.
  • a conductor 364 is embedded in the interlayer film between the circuit layer 90 and the cell array layer 60_1. Furthermore, in each of the plurality of cell array layers 60, a conductor 365 is embedded in an insulator 592, which will be described later. Further, in each of the plurality of cell array layers 60, a conductor 366 is embedded in an insulator 593, an insulator 594, an insulator 553, and an insulator 595, which will be described later. Furthermore, in each of the plurality of cell array layers 60, a conductor 367 is embedded in an insulator 596, an insulator 583, a conductor 545, an insulator 555, and an insulator 597, which will be described later. The conductor 364, the conductor 365, the conductor 366, and the conductor 367 function as contact plugs or wiring.
  • conductors 364, 365, 366, and 367 for example, materials applicable to the conductors 502, 503, or 504 described above can be used.
  • the transistor MN of the circuit layer 90 includes a conductor 540a, a conductor 363b, a conductor 364, a conductor 365, a conductor 366, a conductor 367, It is electrically connected to the transistor M1 included in each memory cell MC of the plurality of cell array layers 60 via.
  • the transistor MN and the transistor M1 are electrically connected to each other by contact between the conductor 504 and a conductor 542b, which will be described later.
  • FIG. 27A is a plan view showing an example of the configuration of memory cells MC and their surroundings included in each of the plurality of cell array layers 60 of the above semiconductor device DEV.
  • the transistor 500A corresponds to the transistor M1 in FIG. 26
  • the capacitive element 600A corresponds to the capacitive element 600A in FIG. 26.
  • FIG. 27D is a cross-sectional view taken along the dashed-dotted line A1-A2 shown in FIG. 27A. Note that in FIG. 27A, some components of the transistor M1, such as an insulator, are omitted. Also, in the subsequent plan views of the transistor, some constituent elements such as insulators are omitted.
  • the capacitive element 600A includes, for example, an insulator 592, an insulator 593, an insulator 594, an insulator 553, an insulator 595, a conductor 563, a conductor 564, and a conductor 544. .
  • a conductor 563 is embedded in the insulator 592.
  • the conductor 563 can be, for example, a wiring CL extending in the Y direction.
  • insulator 592 for example, a material applicable to the above-described insulator 512, insulator 516, insulator 580, or insulator 581 can be used.
  • a material with a low relative dielectric constant for the insulator 592 and for example, it is more preferable to use silicon oxide, silicon oxynitride, silicon nitride oxide, or silicon nitride.
  • the conductor 563 for example, a material applicable to the conductor 505 or the conductor 365 described above can be used.
  • an insulator 593 and an insulator 594 are formed in this order on the insulator 592 and the conductor 563. Further, an opening is provided in a region of the insulator 593 and the insulator 594 that overlaps with the conductor 563.
  • a conductor 564 is formed on the bottom surface (above the conductor 563) and side surfaces of the opening. Note that in FIG. 27, the conductor 564 is also formed on the upper surface of the insulator 594.
  • an insulator 553 is formed on the insulator 594 and the conductor 564. Furthermore, a conductor 544 is formed to cover a region of the insulator 553 that overlaps with the conductor 564 .
  • an insulator 595 is formed on the conductor 544 and the insulator 553.
  • the height of the top surface of the insulator 595 and the height of the top surface of the conductor 544 are preferably substantially equal to each other. Therefore, the insulator 595 and the conductor 544 are preferably planarized by planarization treatment using, for example, chemical mechanical polishing (CMP).
  • CMP chemical mechanical polishing
  • the conductor 564 corresponds to, for example, one of a pair of terminals in the capacitive element 600A. Further, the conductor 544 corresponds to, for example, the other of a pair of terminals in the capacitive element 600A.
  • the conductor 564 and the conductor 544 are preferably conductors used in the transistor 500 illustrated in FIGS. 23A to 25 or the capacitor 600 illustrated in FIG. 25, for example.
  • the conductor 564 and the conductor 544 may include tantalum nitride, titanium nitride, nitride containing titanium and aluminum, nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxide containing strontium and ruthenium, or lanthanum. It is preferable to use an oxide containing nickel and nickel.
  • the materials listed above are preferable because they are conductive materials that are difficult to oxidize, or materials that maintain conductivity even after absorbing oxygen.
  • the insulator 553 functions as a dielectric sandwiched between a pair of terminals in the capacitive element 600A, for example. Therefore, it is preferable to use a material for the insulator 553 that can be used for the insulator 552 described above.
  • insulator 594 and the insulator 595 for example, a material applicable to the above-described insulator 512, insulator 516, insulator 580, or insulator 581 can be used.
  • a material with a low relative permittivity for the insulators 594 and 595 and for example, it is more preferable to use silicon oxide, silicon oxynitride, silicon nitride oxide, or silicon nitride.
  • a transistor 500A is provided above the conductor 544 and insulator 595 of the capacitive element 600A.
  • the transistor 500A has a structure in which the direction of the channel length is not substantially parallel to the substrate 311, but is along the side surface of an opening provided in an insulator 583, which will be described later.
  • the transistor 500A includes a conductor 544 functioning as one of a source electrode or a drain electrode, a conductor 545 functioning as the other of the source electrode or the drain electrode, a metal oxide 533, an insulator 555, and a gate electrode. It has a conductor 565 that functions as a conductor.
  • FIG. 27A shows an example in which the conductor 545 extends in a direction perpendicular to the conductors 544 and 565. Note that, as described above, the conductor 544 also functions as the other of the pair of electrodes of the capacitive element 600A.
  • a material that can be used for the conductor 542 included in the transistor 500 can be used.
  • a material that can be used for the conductor 565 included in the transistor 500 can be used.
  • metal oxide 533 for example, a material applicable to the metal oxide 531 included in the transistor 500 can be used.
  • the direction in which the conductor 545 extends is the X direction.
  • a direction perpendicular to the X direction and parallel to, for example, the upper surface of the conductor 563 is defined as a Y direction
  • a direction perpendicular to the upper surface of the conductor 563 is defined as a Z direction.
  • the definitions of the X direction, Y direction, and Z direction may be the same or different in subsequent drawings.
  • the X direction, Y direction, and Z direction can be mutually perpendicular directions.
  • the X direction is sometimes referred to as the right side or the left side
  • the Y direction is sometimes referred to as the upper side or the lower side.
  • the right side may be referred to as the X direction, the left side as the -X direction, the upper side as the Y direction, and the lower side as the -Y direction.
  • the conductor 544 functions as either a source electrode or a drain electrode of the transistor 500A.
  • the conductor 545 functions as the other of the source electrode and the drain electrode of the transistor 500A.
  • the insulator 555 functions as a gate insulating layer of the transistor 500A.
  • the conductor 565 functions as a gate electrode of the transistor 500A.
  • the entire region between the source electrode and the drain electrode that overlaps with the gate electrode via the gate insulating layer functions as a channel formation region. Further, in the metal oxide 533, a region in contact with the source electrode functions as a source region, and a region in contact with the drain electrode functions as a drain region.
  • An insulator 596 is provided on the insulator 595 and the conductor 544.
  • the insulator 596 can function as an interlayer insulating layer.
  • the interlayer insulating layer here can be a barrier insulating film that suppresses the diffusion of impurities such as water and hydrogen (for example, one or both of hydrogen atoms and hydrogen molecules). Therefore, for the insulator 596, a material applicable to the above-described insulator 514 or insulator 522 can be used.
  • An insulator 583 (an insulator 583a and an insulator 583b) is provided on the insulator 596, and a conductor 545 is provided on the insulator 583.
  • the insulator 583 can function as an interlayer insulating layer.
  • the interlayer insulating layer here can be an interlayer film for separating the source electrode and gate electrode of the transistor 500A.
  • the insulator 597 functions as an interlayer film for providing a circuit element or wiring above the transistor 500A.
  • the insulator 583 is applied to, for example, the insulator 514, the insulator 516, the insulator 522, the insulator 524, the insulator 550, the insulator 554, the insulator 574, the insulator 580, and the insulator 581 included in the transistor 500. Materials that can be used can be used.
  • an oxide or an oxynitride for the insulator 583a.
  • a film that releases oxygen when heated as the insulator 583a for the insulator 583a.
  • silicon oxide or silicon oxynitride can be preferably used, for example. Since the insulator 583a releases oxygen, oxygen can be supplied from the insulator 583a to the metal oxide 533. By supplying oxygen from the insulator 583a to the metal oxide 533, particularly the channel formation region of the metal oxide 533, oxygen vacancies in the metal oxide 533 and hydrogen that has entered the oxygen vacancies can be reduced. Therefore, the transistor 500A can exhibit good electrical characteristics and be highly reliable.
  • silicon nitride, silicon nitride oxide, or aluminum oxide can be suitably used for the insulator 583b.
  • the insulator 583b preferably has a region containing more nitrogen than the insulator 583a.
  • a material containing more nitrogen than the insulator 583a can be used for the insulator 583b.
  • nitride or nitride oxide for the insulator 583b.
  • silicon nitride or silicon nitride oxide can be suitably used for the insulator 583b.
  • the insulator 583b can serve as a blocking layer that suppresses desorption of oxygen from the insulator 583a. Further, by using silicon nitride or silicon nitride oxide for the insulator 583b, the insulator 583b can serve as a blocking layer that suppresses hydrogen from diffusing into the metal oxide 533 through the insulator 583.
  • the insulator 596 and the insulator 583 have an opening 601 that reaches the conductor 544.
  • the conductor 545 has an opening 603 that reaches the opening 601. That is, the opening 603 has a region that overlaps with the opening 601.
  • FIG. 27A shows a conductor 544, a conductor 545, a metal oxide 533, a conductor 565, an opening 601, and an opening 603 as components of the transistor 500A.
  • FIG. 23B shows a configuration example in which the conductor 565 is omitted from the elements shown in FIG. 27A.
  • FIG. 27B shows a conductor 544, a conductor 545, a metal oxide 533, an opening 601, and an opening 603.
  • FIG. 27C shows a configuration example in which the metal oxide 533 is further omitted from the elements shown in FIG. 27B. That is, FIG. 27C shows a conductor 544, a conductor 545, an opening 601, and an opening 603.
  • the conductor 545 has an opening 603 in a region overlapping with the conductor 544.
  • the conductor 545 can be configured to cover the entire outer periphery of the opening 601 in plan view.
  • the conductor 545 is not provided inside the opening 601. In other words, it is preferable that the conductor 545 not be in contact with the side surface of the insulator 583 on the opening 601 side.
  • FIGS. 27A to 27C show examples in which the openings 601 and 603 are each circular in plan view.
  • the planar shape of the opening 601 and the opening 603 circular, it is possible to improve the processing accuracy when forming the opening 601 and the opening 603, and it is possible to form the opening 601 and the opening 603 of minute size.
  • circular is not limited to a perfect circle.
  • the planar shape of the opening 601 and the opening 603 may be an ellipse or a shape including a curve. Alternatively, it may have a polygonal shape.
  • FIG. 27D shows an example in which the end of the conductor 545 on the opening 603 side matches or approximately matches the end of the insulator 583 on the opening 601 side. It can be said that the planar shape of the opening 603 matches or approximately matches the planar shape of the opening 601. Note that in this specification and the like, the end of the conductor 545 on the opening 603 side refers to the lower end of the conductor 545 on the opening 603 side. The lower surface of the conductor 545 refers to the surface on the insulator 583 side. The end of the insulator 583 on the opening 601 side refers to the upper end of the insulator 583 on the opening 601 side.
  • the upper surface of the insulator 583 refers to the surface on the conductor 545 side.
  • the planar shape of the opening 603 refers to the planar shape of the lower end of the conductor 545 on the opening 603 side.
  • the planar shape of the opening 601 refers to the planar shape of the upper end of the insulator 583 on the opening 601 side.
  • the ends match or roughly match, it can also be said that the ends are aligned or roughly aligned.
  • the edges are aligned or approximately aligned, or when the planar shapes are aligned or approximately aligned, at least a portion of the outline between the laminated layers appears in plan view. It can be said that they overlap. For example, this includes a case where the upper layer and the lower layer are processed using the same mask pattern or partially the same mask pattern. However, strictly speaking, the outlines do not overlap, and the upper layer may be located inside the lower layer, or the upper layer may be located outside the lower layer, and in this case, the edges are roughly aligned, or the planar shape It is said that they roughly match.
  • the opening 601 can be formed using, for example, the resist mask used to form the opening 603. Specifically, first, the insulator 596 on the conductor 544 and the insulator 595, the insulator 583 on the insulator 596, the conductive film that becomes the conductor 545 on the insulator 583, and the conductive film on the conductive film. A resist mask is formed. Then, after forming an opening 603 in the conductive film using the resist mask, the opening 601 is formed in the insulator 596 and the insulator 583 using the resist mask, so that the edge of the opening 601 and the opening 603 are connected. The ends can be coincident or approximately coincident. With such a configuration, the process can be simplified.
  • the metal oxide 533 is provided so as to cover the openings 601 and 603 and have a region located inside the openings 601 and 603.
  • the metal oxide 533 has a shape that follows the top and side surfaces of the conductor 545, the side surfaces of the insulator 583, the side surfaces of the insulator 596, and the top surface of the conductor 544.
  • the metal oxide 533 has a region in contact with, for example, the top and side surfaces of the conductor 545, the side surfaces of the insulator 583, and the top surface of the conductor 544.
  • the metal oxide 533 covers the end of the conductor 545 on the opening 603 side.
  • FIG. 27D shows a configuration in which the ends of metal oxide 533 are located on conductor 545. It can also be said that the end of the metal oxide 533 is in contact with the upper surface of the conductor 545.
  • metal oxide 533 is shown in a single layer structure in FIG. 27D, one embodiment of the present invention is not limited to this.
  • the metal oxide 533 may have a laminated structure of two or more layers.
  • An insulator 555 functioning as a gate insulating layer of the transistor 500A is provided so as to cover the openings 601 and 603 and have a region located inside the openings 601 and 603.
  • the insulator 555 is provided on the metal oxide 533, the conductor 545, and the insulator 583.
  • the insulator 555 can have a region in contact with the top surface and side surfaces of the metal oxide 533, the top surface and side surfaces of the conductor 545, the top surface of the insulator 583, and the top surface of the insulator 596.
  • the insulator 555 has a shape that follows the shapes of the top surface of the insulator 596, the top surface of the insulator 583, the top surface and side surfaces of the conductor 545, and the top surface and side surfaces of the metal oxide 533.
  • a conductor 565 functioning as a gate electrode of the transistor 500A is provided over the insulator 555 and can have a region in contact with the top surface of the insulator 555.
  • the conductor 565 has a region that overlaps with the metal oxide 533 with the insulator 555 in between.
  • the conductor 565 has a shape that follows the shape of the upper surface of the insulator 555.
  • the conductor 565 in the openings 601 and 603, the conductor 565 has a region that overlaps with the metal oxide 533 with the insulator 555 interposed therebetween. Further, in the example shown in FIG. 27D, the conductor 565 has a region overlapping with the conductor 544 and the conductor 545 with the insulator 555 and the metal oxide 533 interposed therebetween. Further, the conductor 565 covers the entire metal oxide 533. With this structure, a gate electric field can be applied to the entire metal oxide 533, so that the electrical characteristics of the transistor 500A can be improved, and for example, the on-state current of the transistor can be increased.
  • the transistor 500A is a so-called top-gate transistor that has a gate electrode above the metal oxide 533. Further, since the lower surface of the metal oxide 533 has a region in contact with the source electrode and the drain electrode, it can be called a TGBC (Top Gate Bottom Contact) transistor.
  • TGBC Top Gate Bottom Contact
  • the transistor 500A is selected from, for example, a transistor included in the circuit layer 90, a transistor included in the drive circuit region 50, and a transistor included in the control processing region 80, in addition to the transistor included in the memory cell MC. It can be applied to one or more transistors.
  • FIG. 28A is an enlarged plan view showing a configuration example of the transistor 500A shown in FIG. 27A and its surroundings.
  • FIG. 28B is an enlarged view of a cross-sectional view showing a configuration example of the transistor 500A shown in FIG. 27D and its surroundings.
  • the region in contact with the conductor 544 functions as one of the source region or the drain region
  • the region in contact with the conductor 545 functions as the other source region or the drain region
  • the region between the source region and the drain region functions as a channel forming region.
  • the channel length of the transistor 500A is the distance between the source region and the drain region.
  • the channel length L500 of the transistor 500A is indicated by a dashed double-headed arrow.
  • the channel length L500 is the distance between the end of the region where the metal oxide 533 and the conductor 544 are in contact and the end of the region where the metal oxide 533 and the conductor 545 are in contact in a cross-sectional view.
  • the channel length L500 of the transistor 500A corresponds to the length of the side surface of the insulator 583 on the opening 601 side when viewed from the XZ plane.
  • the channel length L500 is determined by the thickness T583 of the insulator 583 and the angle ⁇ 583 between the side surface of the insulator 583 on the opening 601 side and the surface on which the insulator 583 is formed (here, the upper surface of the conductor 544). , which is not affected by the performance of the exposure equipment used to fabricate the transistor. Therefore, the channel length L500 can be made smaller than the limit resolution of the exposure apparatus, and a fine-sized transistor can be realized.
  • the channel length L500 is preferably 0.010 ⁇ m or more and less than 3.0 ⁇ m, more preferably 0.050 ⁇ m or more and less than 3.0 ⁇ m, further preferably 0.10 ⁇ m or more and less than 3.0 ⁇ m, and even more preferably 0.15 ⁇ m or more. It is preferably less than 3.0 ⁇ m, more preferably 0.20 ⁇ m or more and less than 3.0 ⁇ m, further preferably 0.20 ⁇ m or more and less than 2.5 ⁇ m, even more preferably 0.20 ⁇ m or more and less than 2.0 ⁇ m, and even more preferably 0.20 ⁇ m or more and less than 2.0 ⁇ m.
  • the thickness is preferably 0.40 ⁇ m or more and 1.0 ⁇ m or less, more preferably 0.50 ⁇ m or more and 1.0 ⁇ m or less.
  • the film thickness T583 of the insulator 583 is indicated by a double-dot chain arrow.
  • the transistor 500A By applying the transistor 500A to the transistor included in the memory cell MC of the semiconductor device DEV, the transistor included in the memory cell MC can be miniaturized, so that the memory cell MC can be miniaturized. Thereby, it is possible to downsize the semiconductor device DEV. Further, by reducing the channel length L500, the on-current of the transistor 500A can be increased. Therefore, by applying the transistor 500A to a transistor included in the semiconductor device DEV, for example, a transistor included in the memory cell MC, the semiconductor device DEV can be driven at high speed.
  • the channel length L500 can be controlled.
  • the film thickness T583 of the insulator 596 and the insulator 583 is preferably 0.010 ⁇ m or more and less than 3.0 ⁇ m, more preferably 0.050 ⁇ m or more and less than 3.0 ⁇ m, and even more preferably 0.10 ⁇ m or more and less than 3.0 ⁇ m. More preferably, 0.15 ⁇ m or more and less than 3.0 ⁇ m, further preferably 0.20 ⁇ m or more and less than 3.0 ⁇ m, even more preferably 0.20 ⁇ m or more and less than 2.5 ⁇ m, and even more preferably 0.20 ⁇ m or more and less than 2.0 ⁇ m.
  • the following is preferable, more preferably 0.40 ⁇ m or more and 1.0 ⁇ m or less, and even more preferably 0.50 ⁇ m or more and 1.0 ⁇ m or less.
  • the side surfaces of the insulator 596 and the insulator 583 on the opening 601 side have a tapered shape. It is preferable that the angle ⁇ 583 between the side surfaces of the insulator 596 and the insulator 583 on the opening 601 side and the surface on which the insulator 596 is formed (here, the upper surface of the conductor 544) is less than 90 degrees. By reducing the angle ⁇ 583, the coverage of a layer (for example, metal oxide 533) provided on the insulator 583 can be improved. However, if the angle ⁇ 583 is made small, the contact area between the metal oxide 533 and the conductor 544 becomes small, and the contact resistance between the metal oxide 533 and the conductor 544 may increase.
  • the angle ⁇ 583 is preferably 45 degrees or more and less than 90 degrees, more preferably 50 degrees or more and less than 90 degrees, further preferably 55 degrees or more and less than 90 degrees, even more preferably 60 degrees or more and less than 90 degrees, and even more preferably 60 degrees or more.
  • the angle is preferably 85 degrees or less, more preferably 65 degrees or more and 85 degrees or less, further preferably 65 degrees or more and 80 degrees or less, and even more preferably 70 degrees or more and 80 degrees or less.
  • step breakage refers to a phenomenon in which a layer, film, or electrode is separated due to the shape of the surface on which it is formed (for example, a step difference, etc.).
  • FIG. 28B shows a configuration in which the shapes of the side surfaces of the insulator 596 and the insulator 583 on the opening 601 side are straight in a cross-sectional view
  • one embodiment of the present invention is not limited to this.
  • the shape of the side surface of the insulator 596 and the insulator 583 on the side of the opening 601 may be curved, or the shape of the side surface may have both a straight region and a curved region.
  • the channel width of the transistor 500A is the width of the source region or the width of the drain region in the direction perpendicular to the channel length direction.
  • the channel width is the width of the region where the metal oxide 533 and the conductor 544 are in contact, or the width of the region where the metal oxide 533 and the conductor 545 are in contact in the direction perpendicular to the channel length direction.
  • the channel width of the transistor 500A is described as the width of a region where the metal oxide 533 and the conductor 545 are in contact with each other in a direction perpendicular to the channel length direction.
  • the channel width W500 of the transistor 500A is indicated by a solid double-headed arrow.
  • the channel width W500 is the length of the lower end of the conductor 545 on the opening 603 side in plan view.
  • the channel width W500 is determined by the planar shape of the opening 603.
  • the width D500 of the opening 603 is indicated by a double-dashed double arrow.
  • the width D500 indicates the short side of the smallest rectangle circumscribing the opening 603 in plan view.
  • the width D500 of the opening 603 is equal to or larger than the limit resolution of the exposure apparatus.
  • the width D500 is, for example, preferably 0.20 ⁇ m or more and less than 5.0 ⁇ m, more preferably 0.20 ⁇ m or more and less than 4.5 ⁇ m, further preferably 0.20 ⁇ m or more and less than 4.0 ⁇ m, and even more preferably 0.20 ⁇ m or more and less than 4.0 ⁇ m. It is preferably less than .5 ⁇ m, more preferably 0.20 ⁇ m or more and less than 3.0 ⁇ m, further preferably 0.20 ⁇ m or more and less than 2.5 ⁇ m, even more preferably 0.20 ⁇ m or more and less than 2.0 ⁇ m, and even more preferably 0.20 ⁇ m.
  • 1.5 ⁇ m or more is preferable, more preferably 0.30 ⁇ m or more and less than 1.5 ⁇ m, further preferably 0.30 ⁇ m or more and 1.2 ⁇ m or less, even more preferably 0.40 ⁇ m or more and 1.2 ⁇ m or less, and even more preferably 0.30 ⁇ m or more and less than 1.2 ⁇ m.
  • the thickness is preferably .40 ⁇ m or more and 1.0 ⁇ m or less, and more preferably 0.50 ⁇ m or more and 1.0 ⁇ m or less.
  • the width D500 corresponds to the diameter of the opening 603
  • the channel width W500 can be equal to the length of the outer circumference of the opening 603 in plan view, and can be calculated as "D500 ⁇ ".
  • the size of the transistor 500A is small, by applying the transistor 500A to the cell array layer 60, a semiconductor device with high storage density can be provided. Further, since the transistor 500A operates quickly, by applying the transistor 500A to a semiconductor device, a semiconductor device with high driving speed can be provided. Further, since the electrical characteristics of the transistor 500A are stable, by applying the transistor 500A to a semiconductor device, a highly reliable semiconductor device can be provided. Further, since the amount of off-state current of the transistor 500A is small, by applying the transistor 500A to a semiconductor device, a semiconductor device with low power consumption can be provided.
  • the carrier concentration in the channel formation region of the oxide semiconductor is 1 ⁇ 10 18 cm ⁇ 3 or less, preferably less than 1 ⁇ 10 17 cm ⁇ 3 , more preferably less than 1 ⁇ 10 16 cm ⁇ 3 , and even more preferably 1 ⁇ It is less than 10 13 cm ⁇ 3 , more preferably less than 1 ⁇ 10 10 cm ⁇ 3 , and more than 1 ⁇ 10 ⁇ 9 cm ⁇ 3 . Note that in the case of lowering the carrier concentration of the oxide semiconductor film, the impurity concentration in the oxide semiconductor film may be lowered to lower the defect level density.
  • low impurity concentration and low defect level density are referred to as high purity intrinsic or substantially high purity intrinsic.
  • an oxide semiconductor with a low carrier concentration is sometimes referred to as a high-purity intrinsic or a substantially high-purity intrinsic oxide semiconductor.
  • a high-purity intrinsic or substantially high-purity intrinsic oxide semiconductor has a low defect level density
  • the trap level density may also be low.
  • charges captured in trap levels of an oxide semiconductor may take a long time to disappear, and may behave as if they were fixed charges. Therefore, a transistor in which a channel formation region is formed in an oxide semiconductor with a high trap level density may have unstable electrical characteristics.
  • the impurity in the oxide semiconductor refers to, for example, a substance other than the main component that constitutes the oxide semiconductor.
  • an element having a concentration of less than 0.1 atomic % can be considered an impurity.
  • V OH oxygen vacancy in an oxide semiconductor
  • the donor concentration in the channel formation region may increase.
  • the threshold voltage may vary. Therefore, if the channel formation region in the oxide semiconductor contains oxygen vacancies, the transistor becomes normally on (a state in which a channel exists and current flows through the transistor even when no voltage is applied to the gate electrode). Cheap. Therefore, in the channel formation region in the oxide semiconductor, impurities, oxygen vacancies, and V OH are preferably reduced as much as possible.
  • the band gap of the oxide semiconductor is preferably larger than the band gap of silicon (typically 1.1 eV), preferably 2 eV or more, more preferably 2.5 eV or more, and even more preferably 3.0 eV or more. It is.
  • off-state current also referred to as off-leakage current or Ioff
  • Ioff off-leakage current
  • Si transistors As transistors become smaller, a short channel effect (also referred to as SCE) occurs. Therefore, it is difficult to miniaturize Si transistors.
  • SCE short channel effect
  • silicon has a small band gap.
  • an OS transistor uses an oxide semiconductor, which is a semiconductor material with a large band gap, short channel effects can be suppressed. In other words, an OS transistor is a transistor that has no short channel effect or has very little short channel effect.
  • the short channel effect is a deterioration in electrical characteristics that becomes apparent as transistors become smaller (reduction in channel length).
  • Specific examples of short channel effects include a decrease in threshold voltage, an increase in subthreshold swing value (sometimes referred to as S value), and an increase in leakage current.
  • the S value refers to the amount of change in gate voltage in a subthreshold region that causes a drain current to change by one order of magnitude with a constant drain voltage.
  • characteristic length is widely used as an index of resistance to short channel effects.
  • the characteristic length is an index of the bendability of the potential in the channel forming region. The smaller the characteristic length, the more steeply the potential rises, so it can be said to be resistant to short channel effects.
  • the OS transistor is an accumulation type transistor, and the Si transistor is an inversion type transistor. Therefore, compared to a Si transistor, an OS transistor has a smaller characteristic length between the source region and the channel forming region and a smaller characteristic length between the drain region and the channel forming region. Therefore, OS transistors are more resistant to short channel effects than Si transistors. That is, when it is desired to manufacture a transistor with a short channel length, an OS transistor is more suitable than a Si transistor.
  • the carrier concentration of the oxide semiconductor is lowered until the channel formation region becomes i-type or substantially i-type, conduction in the channel formation region decreases due to the conduction-band-lowering (CBL) effect in short-channel transistors. Since the lower end of the conduction band is lowered, the energy difference at the lower end of the conduction band between the source region or the drain region and the channel formation region may be reduced to 0.1 eV or more and 0.2 eV or less.
  • the OS transistor has an n + /n- / n + accumulation type junction-less transistor structure, in which the channel forming region becomes an n - type region and the source and drain regions become n + -type regions, or , n + /n ⁇ /n + storage type non-junction transistor structure.
  • the OS transistor By making the OS transistor have the above structure, it can have good electrical characteristics even if the semiconductor device is miniaturized or highly integrated. For example, good electrical characteristics can be obtained even if the gate length of the OS transistor is 20 nm or less, 15 nm or less, 10 nm or less, 7 nm or less, or 6 nm or less, and 1 nm or more, 3 nm or more, or 5 nm or more.
  • the OS transistor can be suitably used as a transistor having a shorter channel length than a Si transistor.
  • the gate length is the length of the gate electrode in the direction in which carriers move inside the channel formation region during transistor operation, and refers to the width of the bottom surface of the gate electrode in a plan view of the transistor.
  • the high frequency characteristics of the transistor can be improved.
  • the cutoff frequency of the transistor can be improved.
  • the cutoff frequency of the transistor can be set to 50 GHz or more, preferably 100 GHz or more, more preferably 150 GHz or more, for example in a room temperature environment.
  • OS transistors have superior effects compared to Si transistors, such as lower off-state current and the ability to manufacture transistors with shorter channel lengths.
  • FIG. 29A A perspective view of a board (mounted board 704) on which electronic component 700 is mounted is shown in FIG. 29A.
  • An electronic component 700 shown in FIG. 29A includes a semiconductor device 710 within a mold 711. In FIG. 29A, some descriptions are omitted to show the inside of the electronic component 700.
  • the electronic component 700 has a land 712 on the outside of the mold 711. Land 712 is electrically connected to electrode pad 713, and electrode pad 713 is electrically connected to semiconductor device 710 via wire 714.
  • the electronic component 700 is mounted on a printed circuit board 702, for example.
  • a mounting board 704 is completed by combining a plurality of such electronic components and electrically connecting them on the printed circuit board 702.
  • the semiconductor device 710 includes a drive circuit layer 715 and a memory layer 716.
  • the storage layer 716 has a structure in which a plurality of memory cell arrays are stacked.
  • the structure in which the drive circuit layer 715 and the memory layer 716 are stacked can be a monolithic stacked structure.
  • each layer can be connected without using a through electrode technology such as TSV (Through Silicon Via) or a bonding technology such as Cu-Cu direct bonding.
  • connection wiring etc.
  • connection wiring etc.
  • TSV through silicon vias
  • connection pins By increasing the number of connection pins, parallel operation becomes possible, thereby making it possible to improve the memory bandwidth (also referred to as memory bandwidth).
  • the plurality of memory cell arrays included in the storage layer 716 be formed using OS transistors, and the plurality of memory cell arrays be monolithically stacked.
  • OS transistors the plurality of memory cell arrays be monolithically stacked.
  • bandwidth is the amount of data transferred per unit time
  • access latency is the time from access to the start of data exchange.
  • an OS transistor can be said to have a superior structure to a Si transistor.
  • the semiconductor device 710 may be referred to as a die.
  • a die refers to a chip piece obtained by forming a circuit pattern on, for example, a disk-shaped substrate (also referred to as a wafer) and cutting it into dice in the semiconductor chip manufacturing process.
  • semiconductor materials that can be used for the die include silicon (Si), silicon carbide (SiC), and gallium nitride (GaN).
  • Si silicon
  • SiC silicon carbide
  • GaN gallium nitride
  • a die obtained from a silicon substrate also referred to as a silicon wafer
  • a silicon die is sometimes referred to as a silicon die.
  • the electronic component 730 is an example of SiP (System in Package) or MCM (Multi Chip Module).
  • an interposer 731 is provided on a package substrate 732 (printed circuit board), and a semiconductor device 735 and a plurality of semiconductor devices 710 are provided on the interposer 731.
  • the semiconductor device 710 is used as a high bandwidth memory (HBM).
  • the semiconductor device 735 can be used for an integrated circuit such as a CPU, a GPU, or a field programmable gate array (FPGA).
  • a ceramic substrate, a plastic substrate, or a glass epoxy substrate can be used as the package substrate 732.
  • the interposer 731 for example, a silicon interposer or a resin interposer can be used.
  • the interposer 731 has a plurality of wirings and has a function of electrically connecting a plurality of integrated circuits with different terminal pitches.
  • the plurality of wirings are provided in a single layer or in multiple layers.
  • the interposer 731 has a function of electrically connecting the integrated circuit provided on the interposer 731 to the electrodes provided on the package substrate 732.
  • the interposer is sometimes called a "rewiring board” or an "intermediate board.”
  • a through electrode is provided in the interposer 731, and the integrated circuit and the package substrate 732 are electrically connected using the through electrode.
  • TSV can also be used as the through electrode.
  • HBM In HBM, it is necessary to connect many wires to achieve a wide memory bandwidth. For this reason, an interposer mounting an HBM is required to form fine and high-density wiring. Therefore, it is preferable to use a silicon interposer as the interposer for mounting the HBM.
  • a silicon interposer in SiP and MCM using a silicon interposer, reliability is less likely to deteriorate due to the difference in expansion coefficient between the integrated circuit and the interposer. Furthermore, since the silicon interposer has a highly flat surface, poor connection between the integrated circuit provided on the silicon interposer and the silicon interposer is less likely to occur. In particular, it is preferable to use a silicon interposer in a 2.5D package (2.5-dimensional packaging) in which a plurality of integrated circuits are arranged side by side on an interposer.
  • 2.5D package 2.5-dimensional packaging
  • a monolithic stacked structure using OS transistors is suitable. It may also be a composite structure in which a memory cell array stacked using TSVs and a memory cell array stacked monolithically are combined.
  • a heat sink may be provided overlapping the electronic component 730.
  • a heat sink it is preferable that the heights of the integrated circuits provided on the interposer 731 are the same.
  • the heights of the semiconductor device 710 and the semiconductor device 735 are the same.
  • an electrode 733 may be provided on the bottom of the package board 732.
  • FIG. 29B shows an example in which the electrode 733 is formed with a solder ball. By providing solder balls in a matrix on the bottom of the package substrate 732, BGA (Ball Grid Array) mounting can be realized.
  • the electrode 733 may be formed of a conductive pin. By providing conductive pins in a matrix on the bottom of the package substrate 732, PGA (Pin Grid Array) mounting can be realized.
  • the electronic component 730 can be mounted on other boards using various mounting methods, not limited to BGA and PGA. Examples of implementation methods include SPGA (Staggered Pin Grid Array), LGA (Land Grid Array), QFP (Quad Flat Package), and QFJ (Quad Flat J-lead). package) and QFN (Quad Flat Non-leaded package). It will be done.
  • Electronic device 6500 shown in FIG. 30A is a portable information terminal that can be used as a smartphone.
  • Electronic device 6500 includes a housing 6501, a display portion 6502, a power button 6503, a button 6504, a speaker 6505, a microphone 6506, a camera 6507, a light source 6508, and a control device 6509.
  • the control device 6509 includes, for example, one or more selected from a CPU, a GPU, and a storage device.
  • the semiconductor device of one embodiment of the present invention can be applied to the display portion 6502, the control device 6509, and the like.
  • An electronic device 6600 shown in FIG. 30B is an information terminal that can be used as a notebook personal computer.
  • Electronic device 6600 includes a housing 6611, a keyboard 6612, a pointing device 6613, an external connection port 6614, a display section 6615, and a control device 6616.
  • the control device 6616 includes, for example, one or more selected from a CPU, a GPU, and a storage device.
  • the semiconductor device of one embodiment of the present invention can be applied to the display portion 6615, the control device 6616, and the like. Note that it is preferable to use the semiconductor device of one embodiment of the present invention for the above-described control device 6509 and control device 6616 because power consumption can be reduced.
  • FIG. 30C a perspective view of large computer 5600 is shown in FIG. 30C.
  • a plurality of rack-mount computers 5620 are stored in a rack 5610.
  • the large computer 5600 may be called a supercomputer.
  • the computer 5620 can have the configuration shown in the perspective view shown in FIG. 30D.
  • a computer 5620 has a motherboard 5630, and the motherboard 5630 has a plurality of slots 5631 and a plurality of connection terminals.
  • a PC card 5621 is inserted into the slot 5631.
  • the PC card 5621 has a connection terminal 5623, a connection terminal 5624, and a connection terminal 5625, each of which is connected to the motherboard 5630.
  • a PC card 5621 shown in FIG. 30E is an example of a processing board that includes a CPU, a GPU, a storage device, and the like.
  • PC card 5621 has a board 5622.
  • the board 5622 includes a connection terminal 5623, a connection terminal 5624, a connection terminal 5625, a semiconductor device 5626, a semiconductor device 5627, a semiconductor device 5628, and a connection terminal 5629.
  • semiconductor devices other than the semiconductor device 5626, semiconductor device 5627, and semiconductor device 5628 are illustrated in FIG. Please refer to the explanation of 5628.
  • connection terminal 5629 has a shape that can be inserted into the slot 5631 of the motherboard 5630, and the connection terminal 5629 functions as an interface for connecting the PC card 5621 and the motherboard 5630.
  • Examples of the standard of the connection terminal 5629 include PCIe.
  • connection terminals 5623, 5624, and 5625 can be used as an interface for supplying power, inputting signals, etc. to the PC card 5621, for example. Further, for example, it can be used as an interface for outputting a signal calculated by the PC card 5621.
  • the respective standards of the connection terminal 5623, connection terminal 5624, and connection terminal 5625 include, for example, USB (Universal Serial Bus), SATA (Serial ATA), SCSI (Small Computer System Interface), etc. Can be mentioned.
  • the respective standards include HDMI (registered trademark).
  • the semiconductor device 5626 has a terminal (not shown) for inputting and outputting signals, and by inserting the terminal into a socket (not shown) provided on the board 5622, the semiconductor device 5626 and the board 5622 are electrically connected. can be connected to.
  • the semiconductor device 5627 has a plurality of terminals, and the semiconductor device 5627 and the board 5622 are electrically connected by, for example, reflow soldering the terminals to wiring provided on the board 5622. be able to.
  • Examples of the semiconductor device 5627 include an FPGA, a GPU, and a CPU.
  • an electronic component 730 can be used as the semiconductor device 5627.
  • the semiconductor device 5628 has a plurality of terminals, and the semiconductor device 5628 and the board 5622 are electrically connected by, for example, reflow soldering the terminals to wiring provided on the board 5622. be able to.
  • Examples of the semiconductor device 5628 include a storage device.
  • the electronic component 700 can be used as the semiconductor device 5628.
  • the large computer 5600 can also function as a parallel computer. By using the large-scale computer 5600 as a parallel computer, it is possible to perform large-scale calculations necessary for, for example, learning and inference of artificial intelligence.
  • a semiconductor device of one embodiment of the present invention can be suitably used for space equipment such as equipment that processes and stores information.
  • a semiconductor device of one embodiment of the present invention can include an OS transistor.
  • the OS transistor has small variations in electrical characteristics due to radiation irradiation. In other words, since it has high resistance to radiation, it can be suitably used in environments where radiation may be incident. For example, OS transistors can be suitably used when used in outer space.
  • FIG. 31 shows an artificial satellite 6800 as an example of space equipment.
  • the artificial satellite 6800 includes a body 6801, a solar panel 6802, an antenna 6803, a secondary battery 6805, and a control device 6807.
  • a planet 6804 is illustrated in outer space.
  • outer space refers to, for example, an altitude of 100 km or more, but outer space described in this specification may include the thermosphere, mesosphere, and stratosphere.
  • the secondary battery 6805 may be provided with a battery management system (also referred to as BMS) or a battery control circuit. It is preferable to use an OS transistor in the battery management system or battery control circuit described above because it has low power consumption and high reliability even in outer space.
  • BMS battery management system
  • OS transistor it is preferable to use an OS transistor in the battery management system or battery control circuit described above because it has low power consumption and high reliability even in outer space.
  • outer space is an environment with more than 100 times higher radiation levels than on the ground.
  • radiation include electromagnetic waves (electromagnetic radiation) represented by X-rays and gamma rays, and particle radiation represented by alpha rays, beta rays, neutron rays, proton rays, heavy ion rays, meson rays, etc. .
  • the electric power necessary for the operation of the artificial satellite 6800 is generated.
  • the power necessary for satellite 6800 to operate may not be generated.
  • the solar panel is sometimes called a solar cell module.
  • the satellite 6800 can generate signals.
  • the signal is transmitted via antenna 6803 and can be received by, for example, a ground-based receiver or other satellite.
  • the position of the receiver that received the signal can be measured.
  • the artificial satellite 6800 can constitute a satellite positioning system.
  • control device 6807 has a function of controlling the artificial satellite 6800.
  • the control device 6807 is configured using one or more selected from, for example, a CPU, a GPU, and a storage device.
  • an OS transistor which is one embodiment of the present invention, is preferably used for the control device 6807. Compared to Si transistors, OS transistors have smaller fluctuations in electrical characteristics due to radiation irradiation. In other words, it is highly reliable and can be suitably used even in environments where radiation may be incident.
  • the artificial satellite 6800 can be configured to include a sensor.
  • the artificial satellite 6800 can have a function of detecting sunlight reflected by hitting an object provided on the ground.
  • the artificial satellite 6800 can have a function of detecting thermal infrared rays emitted from the earth's surface.
  • the artificial satellite 6800 can have the function of, for example, an earth observation satellite.
  • an artificial satellite is illustrated as an example of space equipment, but the present invention is not limited to this.
  • the semiconductor device of one embodiment of the present invention can be suitably used for space equipment such as a spacecraft, a space capsule, and a space probe.
  • OS transistors have superior effects compared to Si transistors, such as being able to realize a wide memory bandwidth and having high radiation resistance.
  • a semiconductor device can be suitably used in, for example, a storage system applied to a data center or the like.
  • Data centers are required to perform long-term data management, including ensuring data immutability.
  • it is necessary to install storage and servers to store huge amounts of data, secure a stable power supply to retain data, or secure cooling equipment required to retain data, etc. due to large buildings. ization is required.
  • the semiconductor device of one embodiment of the present invention in a storage system applied to a data center, the power required to hold data can be reduced and the semiconductor device that holds data can be made smaller. Therefore, it is possible to downsize the storage system, downsize the power supply for holding data, and downsize the cooling equipment. Therefore, it is possible to save space in the data center.
  • the semiconductor device of one embodiment of the present invention consumes less power, heat generation from the circuit can be reduced. Therefore, the adverse effect of the heat generation on the circuit itself, peripheral circuits, and module can be reduced. Furthermore, by using the semiconductor device of one embodiment of the present invention, a data center that operates stably even in a high-temperature environment can be realized. Therefore, the reliability of the data center can be improved.
  • FIG. 32 shows a storage system applicable to data centers.
  • the storage system 7000 shown in FIG. 32 has a plurality of servers 7001sb as hosts 7001 (shown as Host Computer). It also includes a plurality of storage devices 7003md as storage 7003 (shown as Storage).
  • a host 7001 and a storage 7003 are shown connected via a storage area network 7004 (SAN: Storage Area Network) and a storage control circuit 7002 (Storage Controller).
  • SAN Storage Area Network
  • Storage Controller Storage Controller
  • the host 7001 corresponds to a computer that accesses data stored in the storage 7003.
  • the hosts 7001 may be connected to each other via a network.
  • the storage 7003 uses flash memory to shorten the data access speed, that is, the time required to store and output data, this time is the same as the time required by DRAM, which can be used as a cache memory in the storage. It is much longer than .
  • a cache memory is usually provided in the storage to shorten the time required to store and output data.
  • the cache memory described above is used in the storage control circuit 7002 and the storage 7003. Data exchanged between the host 7001 and the storage 7003 is stored in the storage control circuit 7002 and the cache memory in the storage 7003, and then output to the host 7001 or the storage 7003.
  • an OS transistor as a transistor for storing data in the cache memory described above and maintaining a potential according to the data, the frequency of refreshing can be reduced and power consumption can be reduced. Further, size reduction is possible by using a structure in which memory cell arrays are stacked.
  • the semiconductor device of one embodiment of the present invention by applying the semiconductor device of one embodiment of the present invention to one or more selected from electronic components, electronic devices, large computers, space equipment, and data centers, power consumption can be reduced. Be expected. Therefore, as energy demand is expected to increase due to higher performance or higher integration of semiconductor devices, the use of the semiconductor device of one embodiment of the present invention will reduce the greenhouse effect typified by carbon dioxide (CO 2 ). It also becomes possible to reduce the amount of gas discharged. Further, since the semiconductor device of one embodiment of the present invention has low power consumption, it is effective as a countermeasure against global warming.
  • CO 2 carbon dioxide
  • FIG. 33A is a schematic perspective view showing a configuration example of a display device DSP to which the layered structure is applied
  • FIG. 33B is a block diagram of the display device DSP.
  • the display device DSP includes a memory circuit area MEMA, a drive circuit area DRVA, a circuit layer SWCL, and a display area EMA. Note that the memory circuit area MEMA and the drive circuit area DRVA are located below the circuit layer SWCL, and the display area EMA is located above the circuit layer SWCL. That is, in the display device DSP, the memory circuit area MEMA, the drive circuit area DRVA, the circuit layer SWCL, and the display area EMA are stacked in this order from the bottom.
  • the memory circuit area MEMA has, for example, a plurality of memory circuits ME.
  • the memory circuit ME in the first embodiment can be referred to as the memory circuit ME. Therefore, the memory circuit area MEMA may include a memory circuit ME having, for example, DRAM, DOSRAM (registered trademark), NOSRAM (registered trademark), SRAM, FeRAM, ReRAM, MRAM, or PRAM.
  • the memory circuit ME is, for example, a memory circuit that stores digital data, and each of the memory circuits ME is configured to transmit 1-bit or multi-bit data to the circuit layer SWCL.
  • the storage circuit ME stores image data to be transmitted to the pixel circuit PX, which will be described later.
  • the memory circuit ME has a function of reading 8 bits (1 byte) of image data and transmitting the image data to a drive circuit area DRVA, which will be described later.
  • the data that can be handled by the memory circuit ME is not limited to 8 bits, and may also handle data that is less than 8 bits, such as 1 bit, 2 bits, or 4 bits, for example.
  • data exceeding 8 bits such as 16 bits, 32 bits, 64 bits, 128 bits, or 256 bits, may be handled.
  • the drive circuit area DRVA includes, for example, a plurality of digital-to-analog conversion circuits DAC.
  • the digital-to-analog conversion circuit DAC has a function of converting digital image data read from the storage circuit ME into analog data. Further, the drive circuit area DRVA has a function of transmitting converted analog data to the circuit layer SWCL.
  • the circuit layer SWCL has a selector MPX, as an example. Note that for the selector MPX, the description of the selector MPX explained in Embodiment 1 can be referred to.
  • the display area EMA includes, for example, a plurality of pixel circuits PX.
  • the pixel circuits PX are preferably arranged in an array in the display area EMA.
  • Each of the plurality of input terminals IT of the selector MPX is electrically connected to each of the plurality of digital-to-analog conversion circuits DAC in the drive circuit area DRVA. Further, the output terminal OT of the selector MPX is electrically connected to one of the plurality of pixel circuits PX included in the display area EMA.
  • the selector MPX has a function of making conductive between one of the plurality of input terminals IT of the selector MPX and the output terminal OT of the selector MPX, for example, in accordance with the signal PSIG input to the selector MPX. Further, the selector MPX has a function of, for example, making a non-conducting state between each of the remaining input terminals IT of the selector MPX and the output terminal OT of the selector MPX.
  • the display device DSP selects image data held in each of the plurality of memory circuits ME in the memory circuit area MEMA, and transfers the selected image data to the display area. It can be displayed on one of the plurality of pixel circuits PX of the EMA.
  • FIG. 34 shows a circuit layer OSL that can be included in the pixel circuit PX and a light emitting layer LE connected to the circuit layer OSL. Note that in FIG. 34, the light emitting layer LE includes the light emitting device 130. Further, FIG. 34 is a diagram showing connections of each circuit element included in the circuit layer OSL provided in the pixel circuit PX.
  • the circuit layer OSL includes a transistor 500A, a transistor 500B, a transistor 500C, and a capacitor 600.
  • a transistor applicable to the transistor M1 described in Embodiment 1 can be used, for example.
  • each of the transistor 500A, the transistor 500B, and the transistor 500C is preferably an OS transistor.
  • each of the transistor 500A, the transistor 500B, and the transistor 500C is an OS transistor having a back gate electrode.
  • a configuration may be adopted in which the back gate electrode is given the same signal as the gate electrode, or a configuration in which the back gate electrode is given a different signal from the gate electrode.
  • back gate electrodes are illustrated in the transistors 500A, 500B, and 500C in FIG. 34, the transistors 500A, 500B, and 500C may not have back gate electrodes.
  • the transistor 500B includes a gate electrode electrically connected to the transistor 500A, a first electrode electrically connected to the light emitting device 130, and a second electrode electrically connected to the wiring ANO.
  • the wiring ANO is a wiring for applying a potential for supplying current to the light emitting device 130.
  • the transistor 500A has a first terminal electrically connected to the gate electrode of the transistor 500B, a second terminal electrically connected to the wiring SL functioning as a source line, and a wiring G1 functioning as a gate line.
  • the device includes a gate electrode that has a function of controlling switching between an on state and an off state based on a potential.
  • the image data sent to the wiring SL becomes the image data output from the selector MPX of the circuit layer SWCL described above.
  • the transistor 500C is turned on based on the potentials of the first terminal electrically connected to the wiring V0, the second terminal electrically connected to the light emitting device 130, and the wiring G2 functioning as a gate line. and a gate electrode having a function of controlling switching between the OFF state and the OFF state.
  • the wiring V0 is a wiring for applying a reference potential and a wiring for outputting a current flowing through the circuit layer OSL to the drive circuit area DRVA.
  • the capacitive element 600 includes a conductive film electrically connected to the gate electrode of the transistor 500B and a conductive film electrically connected to the second electrode of the transistor 500C.
  • the light emitting device 130 includes a first electrode electrically connected to the first electrode of the transistor 500B, and a second electrode electrically connected to the wiring VCOM.
  • the wiring VCOM is a wiring for applying a potential for supplying current to the light emitting device 130.
  • the intensity of light emitted by the light emitting device 130 can be controlled according to the image signal applied to the gate electrode of the transistor 500B. Furthermore, variations in the gate-source voltage of the transistor 500B can be suppressed by the reference potential of the wiring V0 applied via the transistor 500C.
  • a current value that can be used for setting pixel parameters can be output from the wiring V0.
  • the wiring V0 can function as a monitor line for outputting the current flowing through the transistor 500B or the current flowing through the light emitting device 130 to the outside.
  • the current output to the wiring V0 is converted into a voltage by, for example, a source follower circuit, and output to the outside.
  • it can be converted into a digital signal by an analog-to-digital conversion circuit or the like, and output to a circuit that performs dimming and color adjustment processing.
  • each of the above-described source follower circuit, analog-to-digital conversion circuit, and circuit that performs dimming and color adjustment processing may be included in the drive circuit area DRVA, for example.
  • FIG. 35 shows the vertical relationship among the drive circuit area DRVA, the memory circuit area MEMA, the circuit layer SWCL, the circuit layer OSL including a plurality of transistors included in the pixel circuit PX, and the light emitting layer LE including the light emitting device 130. It is a figure shown typically. Note that the display area EMA of the display device DSP shown in FIG. 35 includes, as an example, a circuit layer OSL and a light emitting layer LE.
  • the wiring that electrically connects the circuit layer OSL and the drive circuit area DRVA can be shortened, so the wiring resistance of the wiring can be reduced. Therefore, since data can be written at high speed, the display device DSP can be driven at high speed. Thereby, even if the number of pixel circuits PX included in the display device DSP is increased, a sufficient frame period can be ensured, so that the pixel density of the display device DSP can be increased. Further, by increasing the pixel density of the display device DSP, the definition of the image displayed by the display device DSP can be increased.
  • the pixel density of the display device DSP can be set to 500 ppi or more, preferably 1000 ppi or more, more preferably 3000 ppi or more, still more preferably 5000 ppi or more, still more preferably 6000 ppi or more. Therefore, the display device DSP can be used as a display device for XR (Extended Reality or Cross Reality) such as AR (Augmented Reality) and VR (Virtual Reality), and can be used as a display device such as a HMD (Head Mounted Display). It can be said that it is suitable for use in electronic equipment where the user is close.
  • XR Extended Reality or Cross Reality
  • AR Advanced Reality
  • VR Virtual Reality
  • HMD Head Mounted Display
  • the electronic device includes, for example, a display device, and one or more selected from an antenna, a battery, a housing, a camera, a speaker, a microphone, a touch sensor, or an operation button.
  • the electronic device may include a secondary battery, and it is preferable that the secondary battery can be charged using non-contact power transmission.
  • secondary batteries examples include lithium ion secondary batteries (for example, lithium polymer batteries using gel electrolytes (lithium ion polymer batteries)), nickel-metal hydride batteries, nickel-cadmium batteries, organic radical batteries, lead-acid batteries, and air secondary batteries. , nickel-zinc batteries or silver-zinc batteries.
  • the electronic device may have an antenna. By receiving signals with the antenna, images, information, etc. can be displayed on the display unit. Furthermore, when the electronic device includes an antenna and a secondary battery, the antenna may be used for contactless power transmission.
  • images having a resolution of full high-definition 4K2K, 8K4K, 16K8K, or higher can be displayed.
  • Examples of electronic devices include electronic devices with relatively large screens, such as television devices, notebook personal computers, monitor devices, digital signage, pachinko machines, and game machines. Further, examples of the electronic device include a digital camera, a digital video camera, a digital photo frame, a mobile phone, a portable game machine, a personal digital assistant, and a sound reproduction device.
  • Electronic devices can be installed along the flat or curved surfaces of the inner or outer walls of buildings such as houses or buildings. Further, the electronic device can be installed along a flat or curved surface of the interior or exterior of an automobile or the like.
  • Information terminal 5500 shown in FIG. 36A is a mobile phone (smartphone) that is a type of information terminal.
  • the information terminal 5500 includes a housing 5510 and a display section 5511.
  • the display section 5511 is equipped with a touch panel
  • the housing 5510 is equipped with buttons.
  • FIG. 36B is a diagram showing the appearance of an information terminal 5900 that is an example of a wearable terminal.
  • the information terminal 5900 includes a housing 5901, a display portion 5902, operation buttons 5903, a crown 5904, and a band 5905.
  • FIG. 36C a notebook information terminal 5300 is illustrated in FIG. 36C.
  • the notebook information terminal 5300 shown in FIG. 36C includes a display section 5331 in a housing 5330a, and a keyboard section 5350 in a housing 5330b.
  • a smartphone, a wearable terminal, and a notebook type information terminal are shown as examples of electronic devices in FIGS. 36A to 36C, but information terminals other than smartphones, wearable terminals, and notebook type information terminals may also be applied. can. Examples of information terminals other than smartphones, wearable terminals, and notebook information terminals include PDAs (Personal Digital Assistants), desktop information terminals, and workstations.
  • PDAs Personal Digital Assistants
  • desktop information terminals desktop information terminals
  • workstations workstations.
  • FIG. 36D is a diagram showing the appearance of camera 8000 with finder 8100 attached.
  • the camera 8000 includes a housing 8001, a display portion 8002, operation buttons 8003, and a shutter button 8004. Further, a detachable lens 8006 is attached to the camera 8000.
  • the finder 8100 includes a housing 8101, a display portion 8102, and buttons 8103.
  • the lens 8006 and the housing may be integrated.
  • the camera 8000 can capture an image by pressing the shutter button 8004 or by touching the display section 8002 that functions as a touch panel.
  • the housing 8001 has a mount with electrodes, and can be connected to a strobe device, for example, in addition to the finder 8100.
  • the housing 8101 is attached to the camera 8000 by a mount that engages with the mount of the camera 8000.
  • the finder 8100 can display the image received from the camera 8000 on the display unit 8102.
  • the button 8103 has a function as a power button.
  • the display device of one embodiment of the present invention can be applied to the display portion 8002 of the camera 8000 and the display portion 8102 of the finder 8100.
  • the camera 8000 may have a built-in finder.
  • FIG. 36E is a diagram showing the appearance of a portable game machine 5200, which is an example of a game machine.
  • the portable game machine 5200 has a housing 5201, a display portion 5202, and buttons 5203.
  • the video of the portable game machine 5200 can be output by a display device included in a television device, a personal computer display, a game display, and a head-mounted display.
  • the portable game machine 5200 By applying the display device described in the above embodiment to the portable game machine 5200, the portable game machine 5200 with low power consumption can be realized. Furthermore, the low power consumption makes it possible to reduce heat generation from the circuit, thereby reducing the effect of heat generation on the circuit itself, peripheral circuits, and modules.
  • a portable game machine is illustrated as an example of a game machine in FIG. 36E
  • the electronic device of one embodiment of the present invention is not limited to this.
  • Examples of electronic devices according to one embodiment of the present invention include stationary game machines, arcade game machines installed in entertainment facilities (for example, game centers and amusement parks), and pitching machines for batting practice installed in sports facilities. Can be mentioned.
  • FIG. 36F is a perspective view of the television device.
  • the television device 9000 includes a housing 9002, a display portion 9001, a speaker 9003, operation keys 9005 (including a power switch or an operation switch), a connection terminal 9006, and a sensor 9007 (for example, force, displacement, position, speed, acceleration, angular velocity). , rotation speed, distance, light (including infrared radiation), liquid, magnetism, temperature, chemical substances, sound, time, hardness, electric field, current, voltage, power, radiation, flow rate, humidity, slope, vibration, or odor. or, for example, a function that detects or detects odor or light (including infrared rays)).
  • a storage device can be included in a television device.
  • the television device can incorporate, for example, a display portion 9001 of 50 inches or more, or 100 inches or more.
  • the television device 9000 with low power consumption can be realized. Furthermore, the low power consumption makes it possible to reduce heat generation from the circuit, thereby reducing the effect of heat generation on the circuit itself, peripheral circuits, and modules.
  • the display device of one embodiment of the present invention can also be applied around the driver's seat of an automobile, which is a moving object.
  • FIG. 36G is a diagram showing the area around the windshield inside the vehicle.
  • FIG. 36G illustrates a display panel 5701, a display panel 5702, and a display panel 5703 attached to a dashboard, as well as a display panel 5704 attached to a pillar.
  • the display panels 5701 to 5703 can display various information such as navigation information, speedometer, tachometer, mileage, fuel gauge, gear status, and air conditioning settings. Further, the display items and layout displayed on the display panel can be changed as appropriate according to the user's preference, and it is possible to improve the design quality.
  • the display panels 5701 to 5703 can also be used as a lighting device.
  • the display panel 5704 can also be used as a lighting device.
  • the display device of one embodiment of the present invention can be applied to display panels 5701 to 5704, for example.
  • a car is described above as an example of a moving body, the moving body is not limited to a car.
  • moving objects include trains, monorails, ships, and flying objects (for example, helicopters, unmanned aerial vehicles (drones), airplanes, and rockets), and the display device of one embodiment of the present invention can be applied to these moving objects. can be applied.
  • FIG. 36H shows an example of an electronic signboard (digital signage) that can be attached to a wall.
  • FIG. 36H shows the electronic signboard 6200 being attached to a wall 6201.
  • a display device according to one embodiment of the present invention can be applied to a display portion of an electronic signboard 6200, for example. Further, the electronic signboard 6200 may be provided with an interface such as a touch panel.
  • electronic signboards include types that are attached to pillars, stand types that are placed on the ground, and types that are installed on the roof or side walls of buildings.
  • FIG. 36I is a diagram showing the appearance of electronic device 8300, which is a head-mounted display.
  • the electronic device 8300 includes a housing 8301, a display portion 8302, a band-shaped fixture 8304, a fixture 8304a to be worn on the head, and a pair of lenses 8305.
  • the electronic device 8300 may be provided with an interface such as an operation button or a power button.
  • the user can visually check the display on the display section 8302 through the lens 8305.
  • three-dimensional display using parallax can be performed. Note that the configuration is not limited to providing one display portion 8302, and two display portions 8302 may be provided, one display portion for each eye of the user.
  • a display device with extremely high definition for the display portion 8302. By using a display device with high definition for the display portion 8302, even if the image is enlarged using the lens 8305, the pixels are not visible to the user, and a more realistic image can be displayed.
  • the head-mounted display that is an electronic device may be configured as an electronic device that is a glass-type head-mounted display instead of the electronic device 8300 that is a goggle-type head-mounted display as shown in FIG. 36I.

Landscapes

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Abstract

アクセス速度が速い半導体装置を提供する。 第１記憶層と、第２記憶層と、回路層と、を有する半導体装置である。第１記憶層は、複数の第１ 記憶回路を有し、第２記憶層は、第２記憶回路を有し、回路層は、セレクタを有する。また、セレクタは、複数の入力端子と、出力端子と、を有する。第１記憶層は、回路層の下方に位置し、第２記憶層は、回路層の上方に位置する。複数の第１記憶回路のそれぞれは、複数の入力端子に電気的に接続され、第２記憶回路は、出力端子に電気的に接続されている。また、セレクタは、複数の入力端子から選ばれた一と、セレクタの出力端子と、の間を導通状態にする機能を有する。また、半導体装置は、第２記憶回路から読み出されたデータを、セレクタを介して、第１記憶回路に書き込む機能を有する。

Description

半導体装置及び電子機器
　本発明の一態様は、半導体装置及び電子機器に関する。
　なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、動作方法又は製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ又は組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、信号処理装置、センサ、プロセッサ、電子機器、システム、それらの駆動方法、それらの製造方法又はそれらの検査方法を一例として挙げることができる。
　近年、扱われるデータ量の増大に伴って、より大きな記憶容量を有する記憶装置が求められている。単位面積あたりの記憶容量を増加させるためには、３Ｄ　ＮＡＮＤ型の記憶装置などのように、メモリセルを積層して形成することが有効である（特許文献１乃至特許文献３参照）。メモリセルを積層して設けることにより、単位面積当たりの記憶容量をメモリセルの積層数に応じて増加させることができる。
米国特許出願公開２０１１／００６５２７０号明細書 米国特許出願公開２０１６／０１４９００４号明細書 米国特許出願公開２０１３／００６９０５２号明細書
　コンピュータのキャッシュメモリ、メインメモリなどに適用する記憶装置としては、アクセスに必要な時間が短いこと、換言すれば、例えば、書き込み速度及び読み出し速度が速いことが求められている。例えば、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）のアクセス時間（遅延時間、レイテンシなどと呼ばれる場合がある）は、およそ数ｎｓから数十ｎｓであるため、コンピュータのキャッシュメモリ、メインメモリなどに用いられている。
　ところで、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）などのプロセッサに備えられるレジスタ及びキャッシュメモリといった記憶階層の上位に位置する記憶装置は、記憶階層の下位に位置する記憶装置と比較して記憶容量が小さいため、レジスタ又はキャッシュメモリには必要なデータが格納されていないときがある（これをキャッシュミスと呼ぶ場合がある）。キャッシュミスが起きたとき、プロセッサは、記憶階層の下位に位置する記憶装置にまでアクセスして、必要なデータの取得を行う（これをキャッシュミス・ペナルティと呼ぶ場合がある）。プロセッサと、記憶階層の下位に位置する記憶装置と、の間でのデータのやりとりは、バス配線を介して行われる。なお、バス配線を介して、ＣＰＵから記憶階層の下位の記憶装置へのアクセス速度は遅いため、プロセッサの動作速度に影響が現れやすくなる。
　本発明の一態様は、アクセス速度が速い半導体装置を提供することを課題の一とする。又は、本発明の一態様は、消費電力が低減された半導体装置を提供することを課題の一とする。又は、本発明の一態様は、回路面積が小さい半導体装置を提供することを課題の一とする。又は、本発明の一態様は、上述した半導体装置を含む電子機器を提供することを課題の一とする。又は、本発明の一態様は、新規な半導体装置又は新規な電子機器を提供することを課題の一とする。
　なお、本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお、他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した課題、及び他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記列挙した課題、及び他の課題の全てを解決する必要はない。
（１）
　本発明の一態様は、第１記憶層と、第２記憶層と、回路層と、を有する半導体装置である。第１記憶層は、複数の第１記憶回路を有し、第２記憶層は、第２記憶回路を有し、回路層は、セレクタを有する。また、セレクタは、複数の入力端子と、出力端子と、を有する。第１記憶層は、回路層の下方に位置し、第２記憶層は、回路層の上方に位置する。複数の第１記憶回路のそれぞれは、複数の入力端子に電気的に接続され、第２記憶回路は、出力端子に電気的に接続されている。セレクタは、複数の入力端子から選ばれた一と、出力端子と、の間を導通状態にする機能を有する。また、半導体装置は、第２記憶回路から読み出されたデータを、セレクタを介して、第１記憶回路に書き込む機能を有する。
（２）
　又は、本発明の一態様は、上記（１）において、シリコンを含む半導体基板を有する構成としてもよい。特に、第１記憶層は、半導体基板上に位置することが好ましく、第１記憶回路は、第１トランジスタを有することが好ましい。なお、第１トランジスタは、チャネル形成領域にシリコンを有するものとする。
（３）
　又は、本発明の一態様は、上記（２）において、第２記憶回路は、第２トランジスタを有する構成としてもよい。特に、第２トランジスタは、チャネル形成領域に金属酸化物を有することが好ましい。
　なお、金属酸化物は、インジウム、亜鉛、及び元素Ｍから選ばれる一又は複数を有する。また、元素Ｍは、ガリウム、アルミニウム、シリコン、ホウ素、イットリウム、スズ、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、コバルト、マグネシウム、及びアンチモンから選ばれた一又は複数である。
（４）
　又は、本発明の一態様は、上記（３）において、データは、１ビット、２ビット、４ビット、８ビット、１６ビット、３２ビット、６４ビット、１２８ビット、又は２５６ビットのいずれか一である構成としてもよい。
（５）
　又は、本発明の一態様は、上記（４）において、第１記憶回路と、第２記憶回路とが、システムバスによって接続されない構成としてもよい。
（６）
　本発明の一態様は、第１記憶層と、第２記憶層と、回路層と、を有する半導体装置である。第１記憶層は、複数の第１記憶回路を有し、第２記憶層は、第２記憶回路を有し、回路層は、セレクタを有する。また、第２記憶回路は、容量素子と、第２トランジスタと、を有する。また、容量素子は、第１導電体と、第２導電体と、第１絶縁体と、第２絶縁体と、を有し、第２トランジスタは、第２導電体と、第３導電体と、第４導電体と、第３絶縁体と、第４絶縁体と、金属酸化物と、を有する。また、セレクタは、複数の入力端子と、出力端子と、を有する。第１記憶層は、回路層の下方に位置し、第２記憶層は、回路層の上方に位置する。
　第１絶縁体は、第１開口を有する。また、第１導電体は、第１開口の側面及び底面と、第１絶縁体の上面と、に位置する。また、第２絶縁体は、第１絶縁体の上面と、第１導電体の上面と、に位置する。また、第２導電体は、第２絶縁体の上面のうち、第１導電体と重なる領域に位置する。また、第３絶縁体は、第２導電体の上面に位置し、第３導電体は、第３絶縁体の上面に位置する。また、第３絶縁体及び第３導電体は、第２開口を有する。金属酸化物は、第２開口の側面と、第２導電体の上面と、第３導電体の上面と、に位置する。また、第４絶縁体は、金属酸化物の上面と、第３導電体の上面と、に位置する。また、第４導電体は、第４絶縁体の上面のうち、金属酸化物と重なる領域に位置する。
　複数の第１記憶回路のそれぞれは、複数の入力端子に電気的に接続され、第３導電体は、出力端子に電気的に接続されている。セレクタは、複数の入力端子から選ばれた一と、出力端子と、の間を導通状態にする機能を有する。また、半導体装置は、第２記憶回路から読み出されたデータを、セレクタを介して、第１記憶回路に書き込む機能を有する。
（７）
　又は、本発明の一態様は、上記（６）において、金属酸化物が、インジウム、亜鉛、及び元素Ｍから選ばれる一又は複数を有する構成としてもよい。
　なお、元素Ｍは、ガリウム、アルミニウム、シリコン、ホウ素、イットリウム、スズ、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、コバルト、マグネシウム、及びアンチモンから選ばれた一又は複数である。
（８）
　又は、本発明の一態様は、上記（７）において、シリコンを含む半導体基板を有する構成としてもよい。特に、第１記憶層は、半導体基板上に位置することが好ましく、第１記憶回路は、第１トランジスタを有することが好ましい。なお、第１トランジスタは、チャネル形成領域にシリコンを有するものとする。
（９）
　又は、本発明の一態様は、上記（８）において、第２絶縁体が、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム若しくはマグネシウムから選ばれた一又は複数が含まれた酸化物を有する構成としてもよい。
（１０）
　又は、本発明の一態様は、上記（９）において、データは、１ビット、２ビット、４ビット、８ビット、１６ビット、３２ビット、６４ビット、１２８ビット又は２５６ビットのいずれか一である構成としてもよい。
（１１）
　又は、本発明の一態様は、上記（１０）において、第１記憶回路と、第２記憶回路とが、システムバスによって接続されない構成としてもよい。
（１２）
　又は、本発明の一態様は、上記（１）乃至（１１）のいずれか一の半導体装置と、筐体と、を有する、電子機器である。
　本発明の一態様によって、アクセス速度が速い半導体装置を提供することができる。又は本発明の一態様によって、消費電力が低減された半導体装置を提供することができる。又は本発明の一態様によって、回路面積が小さい半導体装置を提供することができる。又は、本発明の一態様によって、上述した半導体装置を含む電子機器を提供することができる。又は、本発明の一態様によって、新規な半導体装置又は新規な電子機器を提供することができる。
　なお、本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお、他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
図１Ａは、半導体装置の構成例を示す斜視模式図であり、図１Ｂは、半導体装置の構成例を示すブロック図である。
図２は、コンピュータに備える複数の記憶装置を関連付けた記憶階層を説明する概念図である。
図３は、半導体装置の構成例を示す斜視模式図である。
図４は、半導体装置の構成例を示す斜視模式図である。
図５は、半導体装置の構成例を示すブロック図である。
図６は、半導体装置の構成例を示すブロック図である。
図７は、半導体装置の構成例を示す回路図である。
図８Ａ及び図８Ｂは、半導体装置の構成例を示す回路図である。
図９は、半導体装置の構成例を示すブロック図である。
図１０は、半導体装置の構成例を示す回路図である。
図１１は、半導体装置の構成例を示す回路図である。
図１２は、半導体装置の構成例を示すブロック図である。
図１３は、半導体装置の構成例を示すブロック図である。
図１４は、半導体装置の構成例を示す回路図である。
図１５は、記憶装置の構成例を説明する斜視概略図である。
図１６は、半導体装置の構成例を示すブロック図である。
図１７は、半導体装置に備わる記憶回路の構成例を示すブロック図である。
図１８Ａ乃至図１８Ｅは、半導体装置に備わるメモリセルの構成例を示す回路図である。
図１９Ａ乃至図１９Ｃは、半導体装置に備わるメモリセルの構成例を示す回路図である。
図２０Ａ及び図２０Ｂは、半導体装置に備わるメモリセルの構成例を示す回路図である。
図２１は、半導体装置の構成例を説明する断面模式図である。
図２２は、半導体装置の構成例を説明する断面模式図である。
図２３Ａ及び図２３Ｂは、半導体装置に含まれるトランジスタの構成例を示す断面模式図である。
図２４は、半導体装置に含まれるトランジスタの構成例を示す断面模式図である。
図２５は、半導体装置に含まれる容量素子の構成例を説明する断面模式図である。
図２６は、半導体装置の構成例を説明する断面模式図である。
図２７Ａ乃至図２７Ｃは、半導体装置に含まれるトランジスタの構成例を示す平面図であり、図２７Ｄは、半導体装置に含まれるトランジスタの構成例を示す断面図である。
図２８Ａは、半導体装置に含まれるトランジスタの構成例を示す平面図であり、図２８Ｂは、半導体装置に含まれるトランジスタの構成例を示す断面図である。
図２９Ａ及び図２９Ｂは、電子部品の一例を示す図である。
図３０Ａ及び図３０Ｂは、電子機器の一例を示す図であり、図３０Ｃ乃至図３０Ｅは、大型計算機の一例を示す図である。
図３１は、宇宙用機器の一例を示す図である。
図３２は、データセンターに適用可能なストレージシステムの一例を示す図である。
図３３Ａは、表示装置の構成例を示す斜視模式図であり、図３３Ｂは、表示装置の構成例を示すブロック図である。
図３４は、表示装置に含まれる画素回路の構成例を示す回路図である。
図３５は、表示装置に含まれる積層構造の構成例を示す斜視模式図である。
図３６Ａ乃至図３６Ｉは、電子機器の一例を示す斜視図である。
　本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（例えば、トランジスタ、ダイオード及びフォトダイオード）を含む回路、同回路を有する装置をいう。また、半導体装置とは、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップ、及びパッケージにチップを収納した電子部品のそれぞれは半導体装置の一例である。また、例えば、記憶装置、表示装置、発光装置、照明装置及び電子機器は、それ自体が半導体装置である場合があり、半導体装置を有している場合がある。
　また、本明細書等において、ＸとＹとが接続されていると記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも、図又は文章に開示されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜又は層）であるとする。
　ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示デバイス、発光デバイス及び負荷）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。
　なお、ＸとＹとの間に、素子と電源線（例えば、ＶＤＤ（高電源電位）、ＶＳＳ（低電源電位）、ＧＮＤ（接地電位）、又は所望の電位を与える配線）との両方が配置されている場合には、ＸとＹとが電気的に接続されている、とは規定しないものとする。なお、ＸとＹとの間に電源線のみが配置されている場合には、ＸとＹとの間に別の素子がないため、ＸとＹとは、直接接続されている、ということになる。よって、ＸとＹとの間に、電源線のみが配置されている場合には、「ＸとＹとは、電気的に接続されている」ともいえる。しかし、ＸとＹとの間に、素子と電源線の両方が配置されている場合には、Ｘと電源線とが（素子を介して）電気的に接続されており、Ｙと電源線とが電気的に接続されている、ということになるが、ＸとＹとは、電気的に接続されている、とは規定されない。なお、ＸとＹとの間に、トランジスタのゲートとソースとを介している場合には、ＸとＹとが電気的に接続されている、とは規定しないものとする。なお、ＸとＹとの間に、トランジスタのゲートとドレインとを介している場合には、ＸとＹとが電気的に接続されている、とは規定しないものとする。つまり、トランジスタの場合には、ＸとＹとの間に、トランジスタのドレインとソースとを介している場合には、ＸとＹとが電気的に接続されている、と規定するものとする。なお、ＸとＹとの間に、容量素子が配置されている場合には、ＸとＹとが電気的に接続されている、と規定する場合と規定しない場合がある。例えば、デジタル回路又はロジック回路の構成において、ＸとＹとの間に、容量素子が配置されている場合には、ＸとＹとが電気的に接続されている、とは規定しない場合がある。一方、例えば、アナログ回路の構成において、ＸとＹとの間に、容量素子が配置されている場合には、ＸとＹとが電気的に接続されている、と規定する場合がある。
　ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（例えば、インバータ、ＮＡＮＤ回路及びＮＯＲ回路）、信号変換回路（例えば、デジタルアナログ変換回路、アナログデジタル変換回路及びガンマ補正回路）、電位レベル変換回路（例えば、昇圧回路又は降圧回路といった電源回路、及び信号の電位レベルを変えるレベルシフタ回路）、電圧源、電流源、切り替え回路、増幅回路（例えば、信号振幅又は電流量などを大きくできる回路、オペアンプ、差動増幅回路、ソースフォロワ回路、及びバッファ回路）、信号生成回路、記憶回路及び制御回路）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
　なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）と、を含むものとする。
　また、例えば、「ＸとＹとトランジスタのソース（第１端子又は第２端子の一方に言い換える場合がある）とドレイン（第１端子又は第２端子の他方に言い換える場合がある）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース、トランジスタのドレイン、Ｙの順序で電気的に接続されている。」と表現することができる。又は、「トランジスタのソースは、Ｘと電気的に接続され、トランジスタのドレインはＹと電気的に接続され、Ｘ、トランジスタのソース、トランジスタのドレイン、Ｙは、この順序で電気的に接続されている」と表現することができる。又は、「Ｘは、トランジスタのソースとドレインとを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース、トランジスタのドレイン、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソースと、ドレインとを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜又は層）であるとする。
　なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能及び電極の機能の両方を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
　また、本明細書等において、「抵抗素子」とは、例えば、０Ωよりも高い抵抗値を有する回路素子、又は０Ωよりも高い抵抗値を有する配線とすることができる。そのため、本明細書等において、「抵抗素子」は、抵抗値を有する配線、ソース−ドレイン間に電流が流れるトランジスタ、ダイオード、又はコイルを含むものとする。そのため、「抵抗素子」という用語は、「抵抗」、「負荷」又は「抵抗値を有する領域」という用語に言い換えることができる場合がある。逆に「抵抗」、「負荷」又は「抵抗値を有する領域」という用語は、「抵抗素子」という用語に言い換えることができる場合がある。抵抗値としては、例えば、好ましくは１ｍΩ以上１０Ω以下、より好ましくは５ｍΩ以上５Ω以下、更に好ましくは１０ｍΩ以上１Ω以下とすることができる。また、例えば、１Ω以上１×１０９Ω以下としてもよい。
　また、本明細書等において、「容量素子」とは、例えば、０Ｆよりも高い静電容量の値を有する回路素子、０Ｆよりも高い静電容量の値を有する配線の領域、寄生容量、又はトランジスタのゲート容量とすることができる。また、「容量素子」、「寄生容量」又は「ゲート容量」という用語は、「容量」という用語に言い換えることができる場合がある。逆に、「容量」という用語は、「容量素子」、「寄生容量」又は「ゲート容量」という用語に言い換えることができる場合がある。また、「容量」（３端子以上の「容量」を含む）は、絶縁体と、当該絶縁体を挟んだ一対の導電体と、を含む構成となっている。そのため、「容量」の「一対の導電体」という用語は、「一対の電極」、「一対の導電領域」、「一対の領域」又は「一対の端子」に言い換えることができる。また、「一対の端子の一方」及び「一対の端子の他方」という用語は、それぞれ第１端子及び第２端子と呼称する場合がある。なお、静電容量の値としては、例えば、０．０５ｆＦ以上１０ｐＦ以下とすることができる。また、例えば、１ｐＦ以上１０μＦ以下としてもよい。
　また、本明細書等において、トランジスタは、ゲート、ソース及びドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子である。ソース又はドレインとして機能する２つの端子は、トランジスタの入出力端子である。２つの入出力端子は、トランジスタの導電型（ｎチャネル型、又はｐチャネル型）及びトランジスタの３つの端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソース、又はドレインという用語は、互いに言い換えることができる場合がある。また、本明細書等では、トランジスタの接続関係を説明する際、「ソース又はドレインの一方」（又は第１電極、又は第１端子）、「ソース又はドレインの他方」（又は第２電極、又は第２端子）という表記を用いる。なお、トランジスタの構造によっては、上述した３つの端子に加えて、バックゲートを有する場合がある。この場合、本明細書等において、トランジスタのゲート又はバックゲートの一方を第１ゲートと呼称し、トランジスタのゲート又はバックゲートの他方を第２ゲートと呼称することがある。更に、同じトランジスタにおいて、「ゲート」と「バックゲート」の用語は互いに入れ換えることができる場合がある。また、トランジスタが、３以上のゲートを有する場合は、本明細書等においては、それぞれのゲートを第１ゲート、第２ゲート、第３ゲートなどと呼称することがある。
　例えば、本明細書等において、トランジスタの一例としては、ゲート電極が２個以上のマルチゲート構造のトランジスタを用いることができる。マルチゲート構造にすると、チャネル形成領域が直列に接続されるため、複数のトランジスタが直列に接続された構造となる。よって、マルチゲート構造により、オフ電流の低減、トランジスタの耐圧向上（信頼性の向上）を図ることができる。または、マルチゲート構造により、飽和領域で動作する時に、ドレインとソースとの間の電圧が変化しても、ドレインとソースとの間の電流があまり変化せず、傾きがフラットである電圧・電流特性を得ることができる。傾きがフラットである電圧・電流特性を利用すると、理想的な電流源回路、又は非常に高い抵抗値をもつ能動負荷を実現することができる。その結果、特性のよい差動回路又はカレントミラー回路などを実現することができる。
　また、回路図上では、単一の回路素子が図示されている場合でも、当該回路素子が複数の回路素子を有する場合がある。例えば、回路図上に１個の抵抗が記載されている場合は、２個以上の抵抗が直列に電気的に接続されている場合を含むものとする。また、例えば、回路図上に１個の容量素子が記載されている場合は、２個以上の容量素子が並列に電気的に接続されている場合を含むものとする。また、例えば、回路図上に１個のトランジスタが記載されている場合は、２個以上のトランジスタが直列に電気的に接続され、かつそれぞれのトランジスタのゲート同士が電気的に接続されている場合を含むものとする。また、同様に、例えば、回路図上に１個のスイッチが記載されている場合は、当該スイッチが２個以上のトランジスタを有し、２個以上のトランジスタが直列又は並列に電気的に接続され、それぞれのトランジスタのゲート同士が電気的に接続されている場合を含むものとする。
　また、本明細書等において、ノードは、回路構成及びデバイス構造に応じて、端子、配線、電極、導電層、導電体又は不純物領域と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
　また、本明細書等において、セレクタとは、例えば、複数の入力端子と一の出力端子とを備え、複数の入力端子から一を選択して、選ばれた入力端子と一の出力端子との間を導通状態にする回路を表す場合がある。換言すると、セレクタとは、複数の入力端子のそれぞれに入力された入力信号を一つ選択して、選ばれた入力信号を出力端子に出力する回路とする場合がある。又は、セレクタとは、例えば、複数の出力端子と一の入力端子とを備え、複数の出力端子から一を選択して、選ばれた出力端子と一の入力端子との間を導通状態にする回路を表す場合がある。換言すると、セレクタとは、複数の出力端子から一つを選択して、選ばれた出力端子に、入力端子に入力された入力信号を出力する回路とする場合がある。つまり、セレクタは、マルチプレクサ又はデマルチプレクサを示す場合がある。
　また、本明細書等において、「電圧」と「電位」は、適宜言い換えることができる。「電圧」は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、「電圧」を「電位」に言い換えることができる。なお、グラウンド電位は必ずしも０Ｖを意味するとは限らない。また、電位は相対的なものであり、基準となる電位が変わることによって、配線に与えられる電位、回路などに印加される電位、回路などから出力される電位なども変化する。
　また、本明細書等において、「高レベル電位」及び「低レベル電位」という用語は、特定の電位を意味するものではない。例えば、２本の配線において、両方とも「高レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの高レベル電位は、互いに等しくなくてもよい。また、同様に、２本の配線において、両方とも「低レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの低レベル電位は、互いに等しくなくてもよい。
　また、「電流」とは、電荷の移動現象（電気伝導）のことであり、例えば、「正の荷電体の電気伝導が起きている」という記載は、「その逆向きに負の荷電体の電気伝導が起きている」と換言することができる。そのため、本明細書等において、「電流」とは、特に断らない限り、キャリアの移動に伴う電荷の移動現象（電気伝導）をいうものとする。ここでいうキャリアとしては、例えば、電子、正孔、アニオン、カチオン及び錯イオンが挙げられ、電流の流れる系（例えば、半導体、金属、電解液及び真空中）によってキャリアが異なる。また、配線等における「電流の向き」は、正電荷となるキャリアが移動する方向とし、正の電流量で記載する。換言すると、負電荷となるキャリアが移動する方向は、電流の向きと逆の方向となり、負の電流量で表現される。そのため、本明細書等において、電流の正負（又は電流の向き）について断りがない場合、「素子Ａから素子Ｂに電流が流れる」の記載は「素子Ｂから素子Ａに電流が流れる」に言い換えることができるものとする。また、「素子Ａに電流が入力される」の記載は「素子Ａから電流が出力される」に言い換えることができるものとする。
　また、本明細書等において、「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
　また、本明細書等において、「上に」及び「下に」といった配置を示す語句は、構成要素同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成要素同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書等で説明した語句に限定されず、状況に応じて適切に言い換えることができる。例えば、「導電体の上面に位置する絶縁体」の表現は、示している図面の向きを１８０度回転することによって、「導電体の下面に位置する絶縁体」と言い換えることができる。
　また、「上」又は「下」といった用語は、構成要素の位置関係が直上又は直下で、且つ直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。また、同様に、例えば、「絶縁層Ａの上方の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。また、同様に、例えば、「絶縁層Ａの下方の電極Ｂ」の表現であれば、絶縁層Ａの下に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
　また、本明細書等において、マトリクス状に配置された構成要素と、その位置関係と、を説明するために、「行」及び「列」といった語句を使用する場合がある。また、構成要素同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書等で説明した語句に限定されず、状況に応じて適切に言い換えることができる。例えば、「行方向」という表現は、示している図面の向きを９０度回転することによって、「列方向」と言い換えることができる場合がある。
　また、本明細書等において、「膜」及び「層」といった語句は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によっては、又は、状況に応じて、「膜」、及び「層」といった語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。また、例えば、「絶縁層」又は「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。
　また、本明細書等において「電極」、「配線」及び「端子」という用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」、又は「配線」といった用語は、複数の「電極」、又は「配線」が一体となって形成されている場合なども含む。また、例えば、「端子」は「配線」又は「電極」の一部として用いられることがあり、その逆もまた同様である。更に、「端子」の用語は、「電極」、「配線」及び「端子」から選ばれた一以上が一体となって形成されている場合なども含む。そのため、例えば、「電極」は「配線」又は「端子」の一部とすることができ、また、例えば、「端子」は「配線」又は「電極」の一部とすることができる。また、「電極」、「配線」又は「端子」という用語は、場合によって、「領域」という用語に置き換える場合がある。
　また、本明細書等において、「配線」、「信号線」及び「電源線」といった用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」又は「電源線」といった用語を、「配線」という用語に変更することが可能な場合がある。「電源線」といった用語は、「信号線」という用語に変更することが可能な場合がある。また、その逆も同様で「信号線」といった用語は、「電源線」という用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、又は、状況に応じて、「信号」という用語に変更することが可能な場合がある。また、その逆も同様で、「信号」という用語は、「電位」という用語に変更することが可能な場合がある。
　また、本明細書等では、半導体装置の動作方法を説明するため、タイミングチャートを用いる場合がある。また、本明細書等に用いるタイミングチャートは、理想的な動作例を示したものであり、当該タイミングチャートに記載されている、期間、信号（例えば、電位又は電流）の大きさ、及びタイミングは、特に断りがない場合は限定されない。本明細書等に記載されているタイミングチャートは、状況に応じて、当該タイミングチャートにおける各配線（ノードを含む）に入力される信号（例えば、電位、又は電流）の大きさ、及びタイミングの変更を行うことができる。例えば、タイミングチャートに２つの期間が等間隔に記載されていたとしても、２つの期間の長さは互いに異なる場合がある。また、例えば、２つの期間において、一方の期間が長く、かつ他方の期間が短く記載されていたとしても、両者の期間の長さは等しくてもよい場合があり、又は、一方の期間が短くかつ他方の期間が長くしてもよい場合がある。
　本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ又は単にＯＳともいう）などに分類される。例えば、トランジスタのチャネル形成領域に金属酸化物が含まれている場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が、増幅作用、整流作用及びスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領域を構成し得る場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼称することができる。また、ＯＳトランジスタと記載する場合においては、金属酸化物又は酸化物半導体を有するトランジスタと換言することができる。
　また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
　また、本明細書等において、半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体の欠陥準位密度が高くなること、キャリア移動度が低下すること、及び結晶性が低下すること、から選ばれた一以上が起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素と、第２族元素と、第１３族元素と、第１４族元素と、第１５族元素と、主成分以外の遷移金属とがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素及び窒素がある。
　本明細書等において、スイッチとは、導通状態（オン状態）又は非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。そのため、スイッチは、制御端子とは別に、電流を流す端子を２つ又は３つ以上有する場合がある。一例としては、電気的なスイッチ、機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
　電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、及びダイオード接続のトランジスタ）、又はこれらを組み合わせた論理回路などがある。なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、例えば、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態、又はソース電極とドレイン電極との間に電流を流すことができる状態、をいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
　機械的なスイッチの一例としては、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システムズ）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
　本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」又は「概略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」又は「概略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
　また、本明細書等において、各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
　なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）と、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）との少なくとも一つの内容に対して、適用、組み合わせ、又は置き換えなどを行うことができる。
　なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
　なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）と、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）との少なくとも一つの図に対して、組み合わせることにより、さらに多くの図を構成させることができる。
　本明細書に記載の実施の形態について図面を参照しながら説明している。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
　本明細書等において、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“＿１”、“［ｎ］”、“［ｍ，ｎ］”等の識別用の符号を付記して記載する場合がある。また、図面等において、符号に“＿１”、“［ｎ］”、“［ｍ，ｎ］”等の識別用の符号を付記している場合、本明細書等において区別する必要が無いときには、識別用の符号を記載しない場合がある。
　また、本明細書の図面において、大きさ、層の厚さ又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
（実施の形態１）
　本実施の形態では、本発明の一態様の半導体装置について、説明する。
　初めに、コンピュータに備わっている各種の記憶装置を関連付けた記憶階層の概念について説明する。図２は、当該記憶階層の一例を示しており、図２に示す記憶階層１００は、レジスタ１０１と、第１のキャッシュメモリ１０２と、第２のキャッシュメモリ１０３と、メインメモリ１０４と、補助記憶装置１０５と、を有する。
　レジスタ１０１は、例えば、ＣＰＵ、ＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）などのプロセッサに含まれている記憶装置である。レジスタ１０１は、当該プロセッサに含まれている演算回路への入力データ、及び当該演算回路によって演算された出力データを一時的に保持する機能を有する。また、レジスタ１０１は、当該演算回路に係るデータだけでなく、当該プロセッサに含まれている制御装置に係るデータを一時的に保持する機能も有してもよい。
　レジスタ１０１は、例えば、フリップフロップ回路を有する。
　第１のキャッシュメモリ１０２は、例えば、記憶階層１００において、レジスタ１０１と、メインメモリ１０４と、の間にある記憶装置であって、特にＣＰＵがアクセスする頻度が高いデータを保持する機能を有する。なお、第１のキャッシュメモリ１０２は、一般的には、１次キャッシュメモリと呼ばれる場合がある。
　第２のキャッシュメモリ１０３は、例えば、記憶階層１００において、レジスタ１０１と、メインメモリ１０４と、の間にある記憶装置であって、第１のキャッシュメモリ１０２の次に、ＣＰＵがアクセスする頻度が高いデータを保持する機能を有する。なお、第２のキャッシュメモリ１０３は、一般的には、２次キャッシュメモリと呼ばれる場合がある。
　第１のキャッシュメモリ１０２及び第２のキャッシュメモリ１０３は、例えば、ＳＲＡＭを有する。
　なお、コンピュータによっては、第２のキャッシュメモリ１０３は、記憶階層１００に設けられていなくてもよい。又は、第２のキャッシュメモリ１０３よりも、アクセス速度が遅く、かつ記憶容量が大きいキャッシュメモリ（第３のキャッシュメモリ又は３次キャッシュメモリと呼ばれる場合がある）が、記憶階層１００に設けられていてもよい。つまり、記憶階層１００において、キャッシュメモリは１つ又は２つ以上含まれていてもよい。
　また、記憶階層１００は、第１のキャッシュメモリ１０２及び第２のキャッシュメモリ１０３が、プロセッサに含まれている構成としてもよい。また、記憶階層１００は、第１のキャッシュメモリ１０２がプロセッサに含まれ、第２のキャッシュメモリ１０３が後述するメインメモリ１０４に含まれている構成としてもよい。
　メインメモリ１０４は、例えば、記憶階層１００において、第１のキャッシュメモリ１０２及び第２のキャッシュメモリ１０３と、補助記憶装置１０５と、の間にある記憶装置であって、レジスタ１０１を備えるプロセッサから命令信号を受け取ることによって直接データの書き込み又は読み出しを行う機能を有する。
　メインメモリ１０４は、例えば、ＤＲＡＭを有する。
　補助記憶装置１０５は、記憶容量の大きい記憶装置であって、例えば、補助記憶装置１０５には、主に不揮発性の記憶装置が用いられる。不揮発性の記憶装置としては、例えば、磁気記憶メディア（例えば、ＨＤＤ（Ｈａｒｄ　Ｄｉｓｋ　Ｄｒｉｖｅ）、若しくは磁気テープ）、又はフラッシュメモリ（例えば、ＳＳＤ（Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｄｒｉｖｅ）、若しくはＵＳＢメモリ）が挙げられる。
　なお、記憶階層１００は、メインメモリ１０４と補助記憶装置１０５との間には、ディスクキャッシュと呼ばれる記憶装置が設けられている構成としてもよい。メインメモリ１０４と補助記憶装置１０５との間にディスクキャッシュを設けることによって、メインメモリ１０４と補助記憶装置１０５との間におけるデータ転送の速度を速めることができる。
　プロセッサの動作速度と、記憶階層１００に含まれている各記憶装置（特に第１のキャッシュメモリ１０２より下位の階層に位置する記憶装置）の動作速度（記憶装置の動作速度をアクセス速度と言い換える場合がある）と、の間には差が生じやすい。このため、記憶階層１００において、一般的には、上位に位置する記憶装置ほど、アクセス速度が速いことが求められる。また、上位に位置する記憶装置ほど、プロセッサに含まれている演算回路、又は制御回路との距離が近いことが求められる。
　また、記憶階層１００では、頻繁にアクセスされる記憶装置の記憶容量は小さいことが好ましい。これは、記憶容量が小さい場合には、記憶装置に保存されているデータの探索に必要な時間が短くなり、記憶装置の動作速度が速くなるからである。一方で、プロセッサで多くのデータの処理を行いたい場合、記憶階層１００全体での記憶容量は大きいことが好ましい。そのため、下位に位置する記憶装置ほど、記憶容量が大きいことが求められる。例えば、第１のキャッシュメモリ１０２は、レジスタ１０１よりも記憶容量が大きいことが好ましく、第２のキャッシュメモリ１０３は、第１のキャッシュメモリ１０２よりも記憶容量が大きいことが好ましく、メインメモリ１０４は、第２のキャッシュメモリ１０３よりも記憶容量が大きいことが好ましく、補助記憶装置１０５は、メインメモリ１０４よりも記憶容量が大きいことが好ましい。
　レジスタ１０１からメインメモリ１０４までの記憶階層において、プロセッサが、必要なデータの読み出しを行う場合、記憶階層１００において上位の記憶装置から順にアクセスを試みる。また、必要なデータが上位の階層の記憶装置に保持されていない場合（キャッシュミスが起きた場合）、プロセッサは、その上位の階層の記憶装置よりも下位の階層の記憶装置にアクセスを行う。特に、下位の階層の記憶装置になるほど、プロセッサ（レジスタ１０１）までの距離が長くなるため、アクセスに必要な時間が長くなる（キャッシュミス・ぺナルティが生じる）。また、異なる２つの階層の記憶装置の間におけるデータの転送では、バス配線（例えば、内部バス又は外部バス）が用いられることがあり、バス配線に流れるデータ量が増えるほどプロセッサの性能（動作速度）に与えられる影響が大きくなる。
　そこで、上記課題を解決した本発明の一態様の半導体装置を図１Ａ及び図１Ｂに示す。図１Ａは、本発明の一態様である半導体装置ＤＥＶの構成例を示す斜視模式図であって、図１Ｂは、半導体装置ＤＥＶのブロック図である。
　半導体装置ＤＥＶは、記憶階層１００における下位の記憶装置である記憶層ＭＥＭＬ＿Ｌと、記憶階層１００における上位の記憶装置である記憶層ＭＥＭＬ＿Ｈと、回路層ＳＷＣＬと、を有する。なお、記憶層ＭＥＭＬ＿Ｈは、回路層ＳＷＣＬの下方に位置し、記憶層ＭＥＭＬ＿Ｌは、回路層ＳＷＣＬの上方に位置する。つまり、半導体装置ＤＥＶにおいて、下方から記憶層ＭＥＭＬ＿Ｈ、回路層ＳＷＣＬ及び記憶層ＭＥＭＬ＿Ｌが積層されている。
　記憶層ＭＥＭＬ＿Ｌは、例えば、記憶階層１００における、レジスタ１０１、第１のキャッシュメモリ１０２、第２のキャッシュメモリ１０３又はメインメモリ１０４が含まれている記憶層である。
　記憶層ＭＥＭＬ＿Ｈは、例えば、記憶階層１００における、記憶層ＭＥＭＬ＿Ｌの上位の階層に含まれている記憶層である。例えば、記憶層ＭＥＭＬ＿Ｌに第１のキャッシュメモリ１０２が含まれている場合、記憶層ＭＥＭＬ＿Ｈにはレジスタ１０１が含まれていることが好ましい。また、例えば、記憶層ＭＥＭＬ＿Ｌに第２のキャッシュメモリ１０３が含まれている場合、記憶層ＭＥＭＬ＿Ｈには第１のキャッシュメモリ１０２が含まれていることが好ましい。また、例えば、記憶層ＭＥＭＬ＿Ｌにメインメモリ１０４が含まれている場合、記憶層ＭＥＭＬ＿Ｈには第２のキャッシュメモリ１０３が含まれていることが好ましい。
　なお、図１Ａ及び図１Ｂにおいて、記憶層ＭＥＭＬ＿Ｌには、複数の記憶回路ＭＥ＿Ｌが含まれているものとし、また、記憶層ＭＥＭＬ＿Ｈには、複数の記憶回路ＭＥ＿Ｈが含まれているものとする。
　記憶回路ＭＥ＿Ｌは、一例として、図３に示すとおり、１行以上のマトリクス状に複数のメモリセルＭＣ＿Ｌが配置されているメモリセルアレイを有する。また、当該メモリセルアレイに読み出しワード線として配線ＷＬ＿Ｌが行方向に延在している場合、メモリセルＭＣ＿Ｌから読み出されたデータを送信するビット線として配線ＢＬ＿Ｌが列方向に延在していることが好ましい。また、当該メモリセルアレイの１行分のメモリセルＭＣ＿Ｌ（図３には、領域ＭＡ＿Ｌと図示している）には、１データが保持されていることが好ましい。例えば、１つのメモリセルＭＣ＿Ｌが１ビットの記憶容量を有し、かつメモリセルアレイの列数が８列である場合、当該メモリセルアレイの１行分のメモリセルＭＣ＿Ｌ（領域ＭＡ＿ＬのメモリセルＭＣ＿Ｌ）には、記憶容量が８ビットの１データが保持される。つまり、１回の読み出し動作によって、８ビット（１バイト）のデータを読み出すことができる。また、例えば、１つのメモリセルＭＣ＿Ｌが１ビットの記憶容量を有し、かつメモリセルアレイの列数が６４列である場合、領域ＭＡ＿ＬのメモリセルＭＣ＿Ｌには、記憶容量が６４ビットの１データが保持される。つまり、１回の読み出し動作によって、６４ビット（８バイト）のデータを読み出すことができる。なお、メモリセルアレイの列数は、８の倍数に限定されず、１以上の整数としてもよい。
　つまり、記憶回路ＭＥ＿Ｌのメモリセルアレイの行数をｍ（ここでのｍは１以上の整数とする）、列数をｎ（ここでのｎは１以上の整数とする）としたとき、記憶回路ＭＥ＿Ｌは、ｎビットのデータをｍ個保持することができるといえる。
　記憶回路ＭＥ＿Ｈは、一例として、記憶回路ＭＥ＿Ｌと同様に、１行以上のマトリクス状に複数のメモリセルＭＣ＿Ｈが配置されているメモリセルアレイを有する。なお、記憶回路ＭＥ＿Ｈに含まれるメモリセルは、記憶回路ＭＥ＿Ｌに含まれているメモリセルと構成が同一であってもよく、異なっていてもよい。また、当該メモリセルアレイに書き込みワード線として配線ＷＬ＿Ｈが行方向に延在している場合、メモリセルＭＣ＿Ｈに書き込まれるデータを送信するビット線として配線ＢＬ＿Ｈが列方向に延在していることが好ましい。また、当該メモリセルアレイの１行分のメモリセルＭＣ＿Ｈ（図３には、領域ＭＡ＿Ｈと図示している）には、１データが保持されていることが好ましい。例えば、１つのメモリセルＭＣ＿Ｈが１ビットの記憶容量を有し、かつメモリセルアレイの列数が８列である場合、領域ＭＡ＿ＨのメモリセルＭＣ＿Ｈには、記憶容量が８ビット（１バイト）の１データを書き込むことができる。また、例えば、１つのメモリセルＭＣ＿Ｈが１ビットの記憶容量を有し、かつメモリセルアレイの列数が６４列である場合、領域ＭＡ＿ＨのメモリセルＭＣ＿Ｈには、記憶容量が６４ビット（８バイト）の１データを書き込むことができる。なお、メモリセルアレイの列数は、８の倍数に限定されず、１以上の整数としてもよい。
　記憶回路ＭＥ＿Ｌと同様に、記憶回路ＭＥ＿Ｈのメモリセルアレイの行数をｍ（ここでのｍは１以上の整数とする）、列数をｎ（ここでのｎは１以上の整数とする）としたとき、記憶回路ＭＥ＿Ｈは、ｎビットのデータをｍ個保持することができる。
　特に、領域ＭＡ＿Ｈに保持されるデータの記憶容量は、領域ＭＡ＿Ｌに保持されるデータの記憶容量と同じであることが好ましい。つまり、記憶回路ＭＥ＿Ｈのメモリセルアレイの行数及び列数は、記憶回路ＭＥ＿Ｌのメモリセルアレイの行数及び列数と等しいことが好ましい。
　また、図１Ｂ及び図３に示すとおり、半導体装置ＤＥＶは、１つの記憶回路ＭＥ＿Ｌが、１ビット又は多ビットの１データを回路層ＳＷＣＬに送信する構成となっている。また、半導体装置ＤＥＶは、記憶回路ＭＥ＿Ｈが、１ビット又は多ビットの１データを回路層ＳＷＣＬから受け取る構成となっている。このため、記憶回路ＭＥ＿Ｌ及び記憶回路ＭＥ＿Ｈのそれぞれは、一例として、デジタルデータを保存する記憶回路となっている。
　例えば、記憶回路ＭＥ＿Ｌは、８ビット（１バイト）のデータを読み出して、当該データを回路層ＳＷＣＬに送信する機能を有する。また、記憶回路ＭＥ＿Ｈは、回路層ＳＷＣＬを介して記憶回路ＭＥ＿Ｌから送信された８ビットのデータを書き込む機能を有する。なお、記憶回路ＭＥ＿Ｌ及び記憶回路ＭＥ＿Ｈは、例えば、１ビット、２ビット又は４ビットといった８ビット未満のデータを扱ってもよい。また、例えば、１６ビット、３２ビット、６４ビット、１２８ビット又は２５６ビットといった８ビットを超過するデータを扱ってもよい。
　このため、記憶回路ＭＥ＿Ｈに含まれるメモリセルアレイにおいて読み出しワード線が行方向に延在している場合、当該メモリセルアレイの列数は、記憶回路ＭＥ＿Ｌに含まれるメモリセルアレイの列数と等しいことが好ましい。例えば、記憶回路ＭＥ＿Ｌ及び記憶回路ＭＥ＿Ｈのそれぞれにおいてメモリセルが１ビットのデータを保持できる場合、記憶回路ＭＥ＿Ｌ及び記憶回路ＭＥ＿Ｈのそれぞれのメモリセルアレイの列数を８列とすることによって、記憶回路ＭＥ＿Ｌ及び記憶回路ＭＥ＿Ｈのそれぞれは８ビットのデータを扱う記憶回路とすることができる。また、このとき、記憶回路ＭＥ＿Ｌから回路層ＳＷＣＬへのデータ送信に使われる配線ＢＬ＿Ｌは、８本とすることができ、また、回路層ＳＷＣＬから記憶回路ＭＥ＿Ｈへのデータ送信に使われる配線ＢＬ＿Ｈも、８本とすることができる。また、例えば、記憶回路ＭＥ＿Ｌ及び記憶回路ＭＥ＿Ｈのそれぞれのメモリセルアレイの列数を６４列とすることによって、記憶回路ＭＥ＿Ｌ及び記憶回路ＭＥ＿Ｈのそれぞれは６４ビットのデータを扱う記憶回路とすることができる。また、このとき、記憶回路ＭＥ＿Ｌから回路層ＳＷＣＬへのデータ送信に使われる配線ＢＬ＿Ｌは、６４本とすることができ、また、回路層ＳＷＣＬから記憶回路ＭＥ＿Ｈへのデータ送信に使われる配線ＢＬ＿Ｈも、６４本とすることができる。
　また、記憶回路ＭＥ＿Ｈに含まれるメモリセルアレイにおいて読み出しワード線として機能する配線ＷＬ＿Ｈが行方向に延在している場合、記憶回路ＭＥ＿Ｈに含まれるメモリセルアレイの行数は、記憶回路ＭＥ＿Ｌに含まれるメモリセルアレイの行数に等しいことが好ましい。
　なお、記憶回路ＭＥ＿Ｌ及び記憶回路ＭＥ＿Ｈの具体的な回路構成については、後述する。
　ところで、記憶層ＭＥＭＬ＿Ｌは、回路層ＳＷＣＬを介して、記憶層ＭＥＭＬ＿Ｈと重なっているため、例えば、記憶層ＭＥＭＬ＿Ｌ、回路層ＳＷＣＬ及び記憶層ＭＥＭＬ＿Ｈのそれぞれにプラグとして機能する配線を形成することによって、記憶層ＭＥＭＬ＿Ｌと回路層ＳＷＣＬとの間を電気的に接続することができ、また、回路層ＳＷＣＬと記憶層ＭＥＭＬ＿Ｈとの間も電気的に接続することができる。つまり、記憶層ＭＥＭＬ＿Ｌと回路層ＳＷＣＬとの電気的な接続、並びに回路層ＳＷＣＬと記憶層ＭＥＭＬ＿Ｈとの電気的な接続を積層方向の配線によってなすことができる。この場合、平面上に配線を形成する場合と比較して、配線の長さを短くし、かつ配線数を増加することができる。したがって、記憶層ＭＥＭＬ＿Ｌ、回路層ＳＷＣＬ及び記憶層ＭＥＭＬ＿Ｈを積層して、かつ積層方向に配線を形成することによって、記憶層ＭＥＭＬ＿Ｌと記憶層ＭＥＭＬ＿Ｈとの間でやり取りされるデータの量を多くすることができる。また、記憶層ＭＥＭＬ＿Ｌと記憶層ＭＥＭＬ＿Ｈとの間でのデータの転送速度を速めることができる。
　また、記憶層ＭＥＭＬ＿Ｌと記憶層ＭＥＭＬ＿Ｈとの間が回路層ＳＷＣＬを介して電気的に接続されるため、例えば、記憶層ＭＥＭＬ＿Ｌと記憶層ＭＥＭＬ＿Ｈとの間にはシステムバスを設けなくてもよい。システムバスとは、コンピュータを構成する各装置とプロセッサとを結ぶデータの伝送路（配線）であって、プロセッサと外部の各装置（例えば、メインメモリ、補助記憶装置又は光学ドライブ）を結ぶ外部バスと、プロセッサ内の回路（例えば、キャッシュメモリ、制御装置、又は演算回路）同士を結ぶ内部バスに分けられる。特に、プロセッサがＣＰＵである場合、システムバスはＣＰＵバスと呼ばれる場合がある。システムバスは各装置に接続されているため、伝送路（配線）が長くなる傾向があるため、データ送信に必要な時間が長くなり、また、データ送信に必要な消費電力が高くなることがある。
　半導体装置ＤＥＶのように、システムバスを介さずに、記憶層ＭＥＭＬ＿Ｌと記憶層ＭＥＭＬ＿Ｈとの間で直接、データのやり取りを行うことによって、半導体装置ＤＥＶを備えるプロセッサのアクセス速度が向上し、消費電力を低減することができる。
　回路層ＳＷＣＬは、記憶層ＭＥＭＬ＿Ｌに含まれる複数の記憶回路ＭＥ＿Ｌの一と、記憶層ＭＥＭＬ＿Ｈに含まれる複数の記憶回路ＭＥ＿Ｈの一と、を選択して、選ばれた記憶回路ＭＥ＿Ｌと記憶回路ＭＥ＿Ｈとの間を導通状態にする機能を有する。また、選ばれなかった複数の記憶回路ＭＥ＿Ｌのそれぞれは、記憶層ＭＥＭＬ＿Ｈに含まれる複数の記憶回路ＭＥ＿Ｈと非導通となる。
　つまり、回路層ＳＷＣＬによって、記憶層ＭＥＭＬ＿Ｌに含まれる複数の記憶回路ＭＥ＿Ｌの一と、記憶層ＭＥＭＬ＿Ｈに含まれる複数の記憶回路ＭＥ＿Ｈの一と、を選択することによって、記憶層ＭＥＭＬ＿Ｌ内の選ばれた記憶回路ＭＥ＿Ｌのメモリセルアレイの領域ＭＡ＿Ｌに保持されたデータを読み出して、記憶層ＭＥＭＬ＿Ｈ内の選ばれた記憶回路ＭＥ＿Ｈのメモリセルアレイの領域ＭＡ＿Ｈに書き込むことができる。
　なお、上記では、記憶回路ＭＥ＿Ｌのメモリセルアレイの領域ＭＡ＿Ｌの１データを読み出して、記憶回路ＭＥ＿Ｈのメモリセルアレイの領域ＭＡ＿Ｈに書き込む構成例を示したが、本発明の一態様は、これに限定されない。図３の半導体装置ＤＥＶの構成を変更して、記憶回路ＭＥ＿Ｌから、１データではなく、複数のデータを読み出して、記憶回路ＭＥ＿Ｈに書き込む構成としてもよい。
　例えば、図４に示す半導体装置ＤＥＶは、記憶回路ＭＥ＿Ｌのメモリセルアレイにおいて配置されている複数のメモリセルＭＣ＿Ｌのそれぞれに、複数の配線ＢＬＵＴ＿Ｌが電気的に接続され、複数の配線ＢＬＵＴ＿Ｌが回路層ＳＷＣＬに電気的に接続されている構成となっている。また、図４に示す半導体装置ＤＥＶは、記憶回路ＭＥ＿Ｈのメモリセルアレイにおいて配置されている複数のメモリセルＭＣ＿Ｈのそれぞれに、複数の配線ＢＬＵＴ＿Ｈが電気的に接続され、複数の配線ＢＬＵＴ＿Ｈが回路層ＳＷＣＬに電気的に接続されている構成となっている。
　つまり、配線ＢＬＵＴ＿Ｌの配線の数は、記憶回路ＭＥ＿Ｌのメモリセルアレイに配置されているメモリセルＭＣ＿Ｌの個数と等しくなる。また、配線ＢＬＵＴ＿Ｈの配線の数は、記憶回路ＭＥ＿Ｈのメモリセルアレイに配置されているメモリセルＭＣ＿Ｈの個数と等しくなる。なお、記憶回路ＭＥ＿Ｌのメモリセルアレイの行数は、記憶回路ＭＥ＿Ｈのメモリセルアレイの行数と等しく、かつ記憶回路ＭＥ＿Ｌのメモリセルアレイの列数は、記憶回路ＭＥ＿Ｈのメモリセルアレイの列数と等しいことが好ましい。
　配線ＢＬＵＴ＿Ｌは、図３における配線ＢＬ＿Ｌに相当する配線であって、記憶回路ＭＥ＿Ｌに含まれている複数のメモリセルＭＣ＿Ｌのうちの１つに電気的に接続されている点で、図３の配線ＢＬ＿Ｌと異なっている。同様に、配線ＢＬＵＴ＿Ｈは、図３における配線ＢＬ＿Ｈに相当する配線であって、記憶回路ＭＥ＿Ｈに含まれている複数のメモリセルＭＣ＿Ｈのうちの１つに電気的に接続されている点で、図３の配線ＢＬ＿Ｈと異なっている。
　図４の半導体装置ＤＥＶのとおり、記憶回路ＭＥ＿Ｌ内の複数のメモリセルＭＣ＿Ｌのそれぞれに、１つずつ配線ＢＬＵＴ＿Ｌを電気的に接続させることによって、記憶回路ＭＥ＿Ｌのメモリセルアレイにおいて１行ではなく、複数行（全行）に配置されているメモリセルＭＣ＿Ｌに保持されている複数のデータを同時に、回路層ＳＷＣＬに送信することができる。また、記憶回路ＭＥ＿Ｈ内の複数のメモリセルＭＣ＿Ｈのそれぞれに、１つずつ配線ＢＬＵＴ＿Ｈを電気的に接続させることによって、記憶回路ＭＥ＿Ｈのメモリセルアレイにおいて１行ではなく、複数行（全行）に配置されているメモリセルＭＣ＿Ｈに、回路層ＳＷＣＬから送信されたデータを同時に書き込むことができる。
　なお、上記で説明した記憶回路ＭＥ＿Ｌ及び記憶回路ＭＥ＿Ｈは、デジタルデータを保持する記憶回路ではなく、アナログデータを保持する記憶回路としてもよい。この場合、回路層ＳＷＣＬを介して、記憶回路ＭＥ＿Ｌと記憶回路ＭＥ＿Ｈとの間でやり取りを行うデータは、デジタルデータではなく、アナログデータとすることができる。アナログデータの場合、記憶回路ＭＥ＿Ｌと記憶回路ＭＥ＿Ｈとの間で接続される配線の数は、デジタルデータを扱う場合よりも少なくすることができるため、半導体装置ＤＥＶの回路面積をより低減することができる。
＜回路層ＳＷＣＬの構成例＞
　次に、回路層ＳＷＣＬの構成例について説明する。
＜＜ダイレクト・マップ方式＞＞
　初めに、記憶層ＭＥＭＬ＿Ｌと記憶層ＭＥＭＬ＿Ｈとの記憶構造として、ダイレクト・マップ方式を適用した場合について説明する。
　ダイレクト・マップ方式とは、記憶層ＭＥＭＬ＿Ｌに含まれる記憶回路ＭＥ＿Ｌに保持されているデータを、記憶層ＭＥＭＬ＿Ｈの記憶回路ＭＥ＿Ｈに書き込むときに、当該データが書き込まれる記憶回路ＭＥ＿Ｈのアドレスは、当該データが保持されている記憶回路ＭＥ＿Ｌのアドレスに基づいて定められる方式である。
　記憶層ＭＥＭＬ＿Ｌと記憶層ＭＥＭＬ＿Ｈに適用したダイレクト・マップ方式の一例を図５に示す。図５の半導体装置ＤＥＶにおいて、記憶層ＭＥＭＬ＿Ｌは、一例として、２５＝３２ブロックの記憶容量を有し、記憶層ＭＥＭＬ＿Ｈは、一例として、２３＝８ブロックの記憶容量を有するものとする。なお、記憶層ＭＥＭＬ＿Ｌにおいて、１ブロックとは１つの記憶回路ＭＥ＿Ｌとし、また、記憶層ＭＥＭＬ＿Ｈにおいて、１ブロックとは１つの記憶回路ＭＥ＿Ｈとする。すなわち、記憶層ＭＥＭＬ＿Ｌは、３２つの記憶回路ＭＥ＿Ｌを有し、記憶層ＭＥＭＬ＿Ｈは、８つの記憶回路ＭＥ＿Ｈを有する。
　また、記憶層ＭＥＭＬ＿Ｌの３２つの記憶回路ＭＥ＿Ｌのそれぞれには、“０００００”から“１１１１１”までのメモリアドレスが付与されている。同様に、記憶層ＭＥＭＬ＿Ｈの８つの記憶回路ＭＥ＿Ｈのそれぞれには、“０００”から“１１１”までのメモリアドレスが付与されている。
　なお、簡易的に説明するため、記憶回路ＭＥ＿Ｌ及び記憶回路ＭＥ＿Ｈのそれぞれは、１行のマトリクス状のメモリセルアレイを有するものとする。つまり、記憶回路ＭＥ＿Ｌでデータの読み出しが行われる場合、記憶回路ＭＥ＿Ｌでは、一意的にその１行のデータが読み出されるものとする。また、記憶回路ＭＥ＿Ｈにデータの書き込みが行われる場合、記憶回路ＭＥ＿Ｈでは、一意的にその１行にデータが書き込まれるものとする。
　ここで、記憶層ＭＥＭＬ＿Ｌの３２つの記憶回路ＭＥ＿Ｌのうち、メモリアドレスの下位３ビットが“０００”となっているブロックの記憶回路ＭＥ＿Ｌに着目する（図５には図示しきれていないが、図５の記憶層ＭＥＭＬ＿Ｌには４ブロック存在している）。図５の半導体装置ＤＥＶでは、メモリアドレスの下位３ビットが“０００”となっているブロックの記憶回路ＭＥ＿Ｌのいずれか一のデータが、記憶層ＭＥＭＬ＿Ｈ内の、メモリアドレスが“０００”となっている記憶回路ＭＥ＿Ｈに送信される構成となっている。
　同様に、記憶層ＭＥＭＬ＿Ｌの３つの記憶回路ＭＥ＿Ｌのうち、メモリアドレスの下位３ビットが“１００”となっているブロックの記憶回路ＭＥ＿Ｌに着目する。図５の半導体装置ＤＥＶでは、メモリアドレスの下位３ビットが“１００”となっているブロックの記憶回路ＭＥ＿Ｌのいずれか一のデータが、記憶層ＭＥＭＬ＿Ｈ内の、メモリアドレスが“１００”となっている記憶回路ＭＥ＿Ｈに送信される構成となっている。
　また、同様に、記憶層ＭＥＭＬ＿Ｌの３２つの記憶回路ＭＥ＿Ｌのうち、メモリアドレスの下位３ビットが“１１１”となっているブロックの記憶回路ＭＥ＿Ｌに着目する。図５の半導体装置ＤＥＶでは、メモリアドレスの下位３ビットが“１１１”となっているブロックの記憶回路ＭＥ＿Ｌのいずれか一のデータが、記憶層ＭＥＭＬ＿Ｈ内の、メモリアドレスが“１１１”となっている記憶回路ＭＥ＿Ｈに送信される構成となっている。
　上記をまとめると、記憶層ＭＥＭＬ＿Ｌから読み出されたデータを記憶層ＭＥＭＬ＿Ｈに書き込むとき、記憶層ＭＥＭＬ＿Ｈのデータの書き込み先となる記憶回路ＭＥ＿Ｈのアドレスは、当該データが読み出される記憶層ＭＥＭＬ＿Ｌのメモリアドレスの下位３ビットと同じ値に限定される。
　上記の通り、ダイレクト・マップ方式では、記憶層ＭＥＭＬ＿Ｌから読み出されたデータを記憶層ＭＥＭＬ＿Ｈに書き込むとき、記憶層ＭＥＭＬ＿Ｈのデータの書き込み先となる記憶回路ＭＥ＿Ｈのメモリアドレスは、当該データが読み出される記憶層ＭＥＭＬ＿Ｌの記憶回路ＭＥ＿Ｌのメモリアドレスに基づいて定められる。つまり、このように、ダイレクト・マップ方式では、記憶回路ＭＥ＿Ｈに書き込まれるデータは、特定のメモリアドレスの記憶回路ＭＥ＿Ｌから読み出されたデータに限定される。このため、例えば、記憶層ＭＥＭＬ＿Ｌのある記憶回路ＭＥ＿Ｌのデータを、記憶層ＭＥＭＬ＿Ｈの複数の記憶回路ＭＥ＿Ｈから探索する際には、所望のデータが保持されている記憶回路ＭＥ＿Ｌのメモリアドレスを用いて、記憶層ＭＥＭＬ＿Ｈから所定の記憶回路ＭＥ＿Ｈを見つけることができるため、ダイレクト・マップ方式を用いることによって、データの読み出し速度を速くすることができる。
　半導体装置ＤＥＶにダイレクト・マップ方式を適用した場合の回路層ＳＷＣＬの構成例について説明する。図６は、図５に示す半導体装置ＤＥＶに回路層ＳＷＣＬの回路構成例を加えた回路図である。なお、図６では、図１Ａ及び図１Ｂに示す回路層ＳＷＣＬを回路層ＳＷＣＬＡと図示している。
　回路層ＳＷＣＬＡは、スイッチＳＷ［０００００］乃至スイッチＳＷ［１１１１１］を有する。なお、図６では、スイッチＳＷ［０００００］、スイッチＳＷ［００１００］、スイッチＳＷ［００１１１］、スイッチＳＷ［０１０００］、スイッチＳＷ［０１１００］、スイッチＳＷ［０１１１１］、スイッチＳＷ［１００００］、スイッチＳＷ［１０１００］、スイッチＳＷ［１０１１１］及びスイッチＳＷ［１１１１１］を抜粋して図示している。
　スイッチＳＷ［０００００］の第１端子は、記憶層ＭＥＭＬ＿Ｌのメモリアドレス“０００００”の記憶回路ＭＥ＿Ｌに電気的に接続されている。また、スイッチＳＷ［０１０００］の第１端子は、記憶層ＭＥＭＬ＿Ｌのメモリアドレス“０１０００”の記憶回路ＭＥ＿Ｌに電気的に接続されている。また、スイッチＳＷ［１００００］の第１端子は、記憶層ＭＥＭＬ＿Ｌのメモリアドレス“１００００”の記憶回路ＭＥ＿Ｌに電気的に接続されている。また、図示していないが、スイッチＳＷ［１１０００］の第１端子は、記憶層ＭＥＭＬ＿Ｌのメモリアドレス“１１０００”の記憶回路ＭＥ＿Ｌに電気的に接続されている。また、スイッチＳＷ［０００００］、スイッチＳＷ［０１０００］、スイッチＳＷ［１００００］及びスイッチＳＷ［１１０００］のそれぞれの第２端子は、記憶層ＭＥＭＬ＿Ｈのメモリアドレス“０００”の記憶回路ＭＥ＿Ｈに電気的に接続されている。
　スイッチＳＷ［０００００］、スイッチＳＷ［０１０００］、スイッチＳＷ［１００００］及びスイッチＳＷ［１１０００］のうち一を導通状態、残りを非導通状態にすることによって、記憶層ＭＥＭＬ＿Ｌのメモリアドレス“０００００”、“０１０００”、“１００００”及び“１１０００”から一が選択される。その後、選択されたメモリアドレスの記憶回路ＭＥ＿Ｌに保持されているデータが読み出されることによって、記憶層ＭＥＭＬ＿Ｈのメモリアドレス“０００”の記憶回路ＭＥ＿Ｈに当該データが送信されて、メモリアドレス“０００”の記憶回路ＭＥ＿Ｈに当該データが保存される。
　同様に、スイッチＳＷ［００１００］の第１端子は、記憶層ＭＥＭＬ＿Ｌのメモリアドレス“００１００”の記憶回路ＭＥ＿Ｌに電気的に接続されている。また、スイッチＳＷ［０１１００］の第１端子は、記憶層ＭＥＭＬ＿Ｌのメモリアドレス“０１１００”の記憶回路ＭＥ＿Ｌに電気的に接続されている。また、スイッチＳＷ［１０１００］の第１端子は、記憶層ＭＥＭＬ＿Ｌのメモリアドレス“１０１００”の記憶回路ＭＥ＿Ｌに電気的に接続されている。また、図示していないが、スイッチＳＷ［１１１００］の第１端子は、記憶層ＭＥＭＬ＿Ｌのメモリアドレス“１１１００”の記憶回路ＭＥ＿Ｌに電気的に接続されている。また、スイッチＳＷ［００１００］、スイッチＳＷ［０１１００］、スイッチＳＷ［１０１００］及びスイッチＳＷ［１１１００］のそれぞれの第２端子は、記憶層ＭＥＭＬ＿Ｈのメモリアドレス“１００”の記憶回路ＭＥ＿Ｈに電気的に接続されている。
　スイッチＳＷ［００１００］、スイッチＳＷ［０１１００］、スイッチＳＷ［１０１００］及びスイッチＳＷ［１１１００］のうち一を導通状態、残りを非導通状態にすることによって、記憶層ＭＥＭＬ＿Ｌのメモリアドレス“００１００”、“０１１００”、“１０１００”、及び“１１１００”から一が選択される。その後、選択されたメモリアドレスの記憶回路ＭＥ＿Ｌに保持されているデータが読み出されることによって、記憶層ＭＥＭＬ＿Ｈのメモリアドレス“１００”の記憶回路ＭＥ＿Ｈに当該データが送信されて、メモリアドレス“１００”の記憶回路ＭＥ＿Ｈに当該データが保存される。
　同様に、スイッチＳＷ［００１１１］の第１端子は、記憶層ＭＥＭＬ＿Ｌのメモリアドレス“００１１１”の記憶回路ＭＥ＿Ｌに電気的に接続されている。また、スイッチＳＷ［０１１１１］の第１端子は、記憶層ＭＥＭＬ＿Ｌのメモリアドレス“０１１１１”の記憶回路ＭＥ＿Ｌに電気的に接続されている。また、スイッチＳＷ［１０１１１］の第１端子は、記憶層ＭＥＭＬ＿Ｌのメモリアドレス“１０１１１”の記憶回路ＭＥ＿Ｌに電気的に接続されている。また、スイッチＳＷ［１１１１１］の第１端子は、記憶層ＭＥＭＬ＿Ｌのメモリアドレス“１１１１１”の記憶回路ＭＥ＿Ｌに電気的に接続されている。また、スイッチＳＷ［００１１１］、スイッチＳＷ［０１１１１］、スイッチＳＷ［１０１１１］、及びスイッチＳＷ［１１１１１］のそれぞれの第２端子は、記憶層ＭＥＭＬ＿Ｈのメモリアドレス“１１１”の記憶回路ＭＥ＿Ｈに電気的に接続されている。
　スイッチＳＷ［００１１１］、スイッチＳＷ［０１１１１］、スイッチＳＷ［１０１１１］及びスイッチＳＷ［１１１１１］のうち一を導通状態、残りを非導通状態にすることによって、記憶層ＭＥＭＬ＿Ｌのメモリアドレス“００１１１”、“０１１１１”、“１０１１１”、及び“１１１１１”から一が選択される。その後、選択されたメモリアドレスの記憶回路ＭＥ＿Ｌに保持されているデータが読み出されることによって、記憶層ＭＥＭＬ＿Ｈのメモリアドレス“１１１”の記憶回路ＭＥ＿Ｈに当該データが送信されて、メモリアドレス“１１１”の記憶回路ＭＥ＿Ｈに当該データが保存される。
　図６の回路層ＳＷＣＬＡを簡易的に説明するため、図６の半導体装置ＤＥＶの一部の構成例を図７に示す。なお、図７に示す回路層ＳＷＣＬＡは、セレクタＭＰＸを図示している点で、図６に示す回路層ＳＷＣＬＡと異なっている。また、図７には、記憶層ＭＥＭＬ＿Ｌにおいて、メモリアドレスが“０００００”、“０１０００”、“１００００”及び“１１０００”の記憶回路ＭＥ＿Ｌと、記憶層ＭＥＭＬ＿Ｈにおいて、メモリアドレスが“０００”の記憶回路ＭＥ＿Ｈと、を抜粋して示している。
　セレクタＭＰＸは、一例として、複数の入力端子ＩＴと、一の出力端子ＯＴと、を有する。
　セレクタＭＰＸの複数の入力端子ＩＴのそれぞれは、記憶層ＭＥＭＬ＿Ｌの複数の記憶回路ＭＥ＿Ｌに電気的に接続されている。なお、セレクタＭＰＸの複数の入力端子ＩＴのそれぞれに電気的に接続されている複数の記憶回路ＭＥ＿Ｌのメモリアドレスの下位の所定の数ビットは、互いに等しいものとする（図７では、記憶回路ＭＥ＿Ｌのメモリアドレスの下位３ビットが“０００”となっている）。また、セレクタＭＰＸの出力端子ＯＴは、記憶回路ＭＥ＿Ｌのメモリアドレスの下位の所定の数ビットと等しいメモリアドレスの記憶回路ＭＥ＿Ｈに電気的に接続されている（図７では、記憶回路ＭＥ＿Ｈのメモリアドレスが“０００”となっている）。
　セレクタＭＰＸは、例えば、セレクタＭＰＸに入力される信号ＳＳＩＧに応じて、セレクタＭＰＸの複数の入力端子ＩＴの一と、セレクタＭＰＸの出力端子ＯＴと、の間を導通状態にする機能を有する。また、セレクタＭＰＸは、例えば、セレクタＭＰＸに入力される信号ＳＳＩＧに応じて、セレクタＭＰＸの複数の入力端子ＩＴに入力される入力信号の一を選択して、セレクタＭＰＸの出力端子ＯＴに選択された入力信号を出力する機能を有する。また、セレクタＭＰＸは、例えば、セレクタＭＰＸの複数の入力端子ＩＴの残りのそれぞれと、セレクタＭＰＸの出力端子ＯＴと、の間を非導通状態にする機能を有する。
　なお、このため、セレクタＭＰＸは、マルチプレクサと呼ばれる場合がある。
　また、セレクタＭＰＸの出力端子ＯＴと、記憶回路ＭＥ＿Ｈと、の間には、サンプルアンドホールド回路が設けられていてもよい。半導体装置ＤＥＶにおいて、セレクタＭＰＸの出力端子ＯＴと、記憶回路ＭＥ＿Ｈと、の間に、サンプルアンドホールド回路を設けることによって、セレクタＭＰＸの出力端子ＯＴのデータを一時的に保持することができる。つまり、予め、記憶回路ＭＥ＿Ｈに書き込むデータを準備することができるため、半導体装置ＤＥＶの動作速度を速めることができる。
　図８Ａ及び図８Ｂのそれぞれは、セレクタＭＰＸの具体的な構成例を示した回路図である。
　図８Ａに示すセレクタＭＰＸは、図６に示す回路層ＳＷＣＬＡと同様に、スイッチＳＷ１乃至スイッチＳＷ４のそれぞれの第１端子が対応する記憶回路ＭＥ＿Ｌに電気的に接続され、スイッチＳＷ１乃至スイッチＳＷ４のそれぞれの第２端子が記憶回路ＭＥ＿Ｈに電気的に接続されている構成となっている。また、スイッチＳＷ１の制御端子は、配線ＳＬ１に電気的に接続され、スイッチＳＷ２の制御端子は、配線ＳＬ２に電気的に接続され、スイッチＳＷ３の制御端子は、配線ＳＬ３に電気的に接続され、スイッチＳＷ４の制御端子は、配線ＳＬ４に電気的に接続されている。
　なお、スイッチＳＷ１乃至スイッチＳＷ４は、例えば、電気的なスイッチ（例えば、アナログスイッチ又はトランジスタ）を適用することができる。なお、スイッチＳＷ１乃至スイッチＳＷ４として、例えば、トランジスタを適用する場合、当該トランジスタは、チャネル形成領域に酸化物半導体（金属酸化物）が含まれるトランジスタ（ＯＳトランジスタ）とすることができる。なお、金属酸化物については、実施の形態２及び実施の形態３で詳述する。また、当該トランジスタは、チャネル形成領域にシリコンが含まれるトランジスタ（Ｓｉトランジスタ）としてもよい。なお、シリコンとしては、例えば、非晶質シリコン（水素化アモルファスシリコンと呼称する場合がある）、微結晶シリコン、多結晶シリコン、単結晶シリコンなどを用いることができる。また、電気的なスイッチ以外では、機械的なスイッチを適用してもよい。
　なお、本明細書等では、スイッチＳＷ１乃至スイッチＳＷ４のそれぞれは、制御端子に高レベル電位が入力されたときにオン状態となり、制御端子に低レベル電位が入力されたときにオフ状態となるものとする。
　配線ＳＬ１乃至配線ＳＬ４のそれぞれは、例えば、スイッチＳＷ１乃至スイッチＳＷ４の導通状態又は非導通状態の切り替えを行うための信号（可変電位）を送信する配線として機能する。なお、配線ＳＬ１乃至配線ＳＬ４のそれぞれに送信される信号は、図７における信号ＳＳＩＧに相当する。なお、配線ＳＬ１乃至配線ＳＬ４のそれぞれは、信号（可変電位）ではなく、定電位（例えば、高レベル電位、低レベル電位、接地電位又は負電位）を供給する配線として機能してもよい。
　図８Ａに示すセレクタＭＰＸは、例えば、配線ＳＬ１乃至配線ＳＬ４から選ばれた一に高レベル電位、残りに低レベル電位が与えられることによって、セレクタＭＰＸの複数の入力端子ＩＴの一とセレクタＭＰＸの出力端子ＯＴとの間を導通状態にすることができる。なお、セレクタＭＰＸの複数の入力端子ＩＴの全てとセレクタＭＰＸの出力端子ＯＴとの間を非導通状態にしたい場合は、例えば、配線ＳＬ１乃至配線ＳＬ４のそれぞれに低レベル電位を与えればよい。
　図８Ｂに示すセレクタＭＰＸは、複数のスイッチを用いたトーナメント方式で構成されている。なお、図８ＢのセレクタＭＰＸには、スイッチＳＷａ１、スイッチＳＷａ２、スイッチＳＷｂ１、スイッチＳＷｂ２、スイッチＳＷｂ３及びスイッチＳＷｂ４が含まれており、それぞれのスイッチは、図８Ａに示したスイッチＳＷ１乃至スイッチＳＷ４の説明を参照することができる。
　スイッチＳＷｂ１乃至スイッチＳＷｂ４のそれぞれの第１端子が対応する記憶回路ＭＥ＿Ｌに電気的に接続されている。また、スイッチＳＷａ１の第１端子は、スイッチＳＷｂ１の第２端子と、スイッチＳＷｂ２の第２端子と、に電気的に接続されている。また、スイッチＳＷａ２の第１端子は、スイッチＳＷｂ３の第２端子と、スイッチＳＷｂ４の第２端子と、に電気的に接続されている。スイッチＳＷａ１の第２端子及びスイッチＳＷａ２の第２端子は、記憶回路ＭＥ＿Ｈに電気的に接続されている。また、スイッチＳＷｂ１の制御端子と、スイッチＳＷｂ３の制御端子と、は、配線ＳＬｂ１に電気的に接続され、スイッチＳＷｂ２の制御端子と、スイッチＳＷｂ４の制御端子と、は、配線ＳＬｂ２に電気的に接続され、スイッチＳＷａ１の制御端子は、配線ＳＬａ１に電気的に接続され、スイッチＳＷａ２の制御端子は、配線ＳＬａ２に電気的に接続されている。
　配線ＳＬａ１、配線ＳＬａ２、配線ＳＬｂ１及び配線ＳＬｂ２のそれぞれは、図８Ａに示した配線ＳＬ１乃至配線ＳＬ４の説明を参照することができる。
　特に、配線ＳＬａ１に供給される信号は、配線ＳＬａ２に供給される信号の論理が反転された信号であることが好ましい。また、配線ＳＬｂ１に供給される信号は、配線ＳＬｂ２に供給される信号の論理が反転された信号であることが好ましい。これにより、スイッチＳＷａ１とスイッチＳＷａ２の一方をオン状態とし、他方をオフ状態とすることができる。また、スイッチＳＷｂ１とスイッチＳＷｂ２の一方をオン状態とし、他方をオフ状態とすることができる。また、スイッチＳＷｂ３とスイッチＳＷｂ４の一方をオン状態とし、他方をオフ状態とすることができる。
　上記の通り、配線ＳＬａ１、配線ＳＬａ２、配線ＳＬｂ１及び配線ＳＬｂ２のそれぞれに、所定の信号を与えることによって、セレクタＭＰＸの複数の入力端子ＩＴの一とセレクタＭＰＸの出力端子ＯＴとの間を導通状態にすることができる。なお、セレクタＭＰＸの複数の入力端子ＩＴの全てとセレクタＭＰＸの出力端子ＯＴとの間を非導通状態にしたい場合は、例えば、配線ＳＬａ１及び配線ＳＬａ２のそれぞれに低レベル電位を与えればよい。
　なお、本発明の一態様は、上述した半導体装置ＤＥＶの構成に限定されない。本発明の一態様は、上述した半導体装置に変更がなされた構成としてもよい。
　例えば、上記の半導体装置ＤＥＶでは、記憶層ＭＥＭＬ＿Ｌが３２つの記憶回路ＭＥ＿Ｌを有し、記憶層ＭＥＭＬ＿Ｈが８つの記憶回路ＭＥ＿Ｈを有する構成として説明したが、記憶層ＭＥＭＬ＿Ｌが有する記憶回路ＭＥ＿Ｌの数及び記憶層ＭＥＭＬ＿Ｈが有する記憶回路ＭＥ＿Ｈの数は、特に限定されない。
　また、例えば、上記の半導体装置ＤＥＶでは、記憶層ＭＥＭＬ＿Ｌのメモリアドレスの下位３ビットを参照して、保存先となる記憶回路ＭＥ＿Ｈのブロックを定めていたが、記憶層ＭＥＭＬ＿Ｌの参照するメモリアドレスは下位１ビット、下位２ビット、又は下位４ビット以上としてもよい。また、参照するメモリアドレスの範囲に応じて、記憶層ＭＥＭＬ＿Ｌに備わる記憶回路ＭＥ＿Ｌの数及び記憶層ＭＥＭＬ＿Ｈに備わる記憶回路ＭＥ＿Ｈの数を決定してもよい。
＜＜セット・アソシアティブ方式＞＞
　次に、ダイレクト・マップ方式とは異なる、記憶層ＭＥＭＬ＿Ｌと記憶層ＭＥＭＬ＿Ｈとの記憶構造として、セット・アソシアティブ方式を適用した場合について説明する。
　セット・アソシアティブ方式とは、記憶層ＭＥＭＬ＿Ｌに含まれる記憶回路ＭＥ＿Ｌに保持されているデータを、記憶層ＭＥＭＬ＿Ｈの記憶回路ＭＥ＿Ｈに書き込むとき、記憶層ＭＥＭＬ＿Ｌに含まれる記憶回路ＭＥ＿Ｌに保持されているデータを、その記憶回路ＭＥ＿Ｌのアドレスに基づいて指定されている複数の記憶回路ＭＥ＿Ｈの一に保持する方式である。
　記憶層ＭＥＭＬ＿Ｌと記憶層ＭＥＭＬ＿Ｈに適用したセット・アソシアティブ方式の一例を図９に示す。図９の半導体装置ＤＥＶは、図５の半導体装置ＤＥＶと同様に、記憶層ＭＥＭＬ＿Ｌに３２つの記憶回路ＭＥ＿Ｌが含まれ、記憶層ＭＥＭＬ＿Ｈに８つの記憶回路ＭＥ＿Ｈが含まれている構成となっている。また、図９の半導体装置ＤＥＶにも、図５の半導体装置ＤＥＶと同様に、メモリアドレスも図示している。
　なお、図９の半導体装置ＤＥＶの記憶層ＭＥＭＬ＿Ｈにおいて、メモリアドレスが“０００”又は“００１”となっているブロック（記憶回路ＭＥ＿Ｈ）をセットＳＴ＿１としている。また、メモリアドレスが“０１０”又は“０１１”となっているブロック（記憶回路ＭＥ＿Ｈ）をセットＳＴ＿２としている。メモリアドレスが“１００”又は“１０１”となっているブロック（記憶回路ＭＥ＿Ｈ）をセットＳＴ＿３としている。メモリアドレスが“１１０”又は“１１１”となっているブロック（記憶回路ＭＥ＿Ｈ）をセットＳＴ＿４としている。
　また、図９の半導体装置ＤＥＶでは、図５の半導体装置ＤＥＶと同様に、記憶回路ＭＥ＿Ｌ及び記憶回路ＭＥ＿Ｈのそれぞれは、１行のマトリクス状のメモリセルアレイを有するものとする。つまり、記憶回路ＭＥ＿Ｌでデータの読み出しが行われる場合、記憶回路ＭＥ＿Ｌでは、一意的にその１行のデータが読み出されるものとする。また、記憶回路ＭＥ＿Ｈにデータの書き込みが行われる場合、記憶回路ＭＥ＿Ｈでは、一意的にその１行にデータが書き込まれるものとする。
　ここで、記憶層ＭＥＭＬ＿Ｌの３２つの記憶回路ＭＥ＿Ｌのうち、メモリアドレスの下位３ビットが“０００”となっているブロックの記憶回路ＭＥ＿Ｌに着目する（図９には図示しきれていないが、図９の記憶層ＭＥＭＬ＿Ｌには４ブロック存在している）。図９の半導体装置ＤＥＶでは、メモリアドレスの下位３ビットが“０００”となっているブロックの記憶回路ＭＥ＿Ｌのいずれか一のデータが、記憶層ＭＥＭＬ＿Ｈ内の、セットＳＴ＿１に含まれている記憶回路ＭＥ＿Ｈのいずれか一に送信される構成となっている。
　同様に、記憶層ＭＥＭＬ＿Ｌの３２つの記憶回路ＭＥ＿Ｌのうち、メモリアドレスの下位３ビットが“１００”となっているブロックの記憶回路ＭＥ＿Ｌに着目する（図９には図示しきれていないが、図９の記憶層ＭＥＭＬ＿Ｌには４ブロック存在している）。図９の半導体装置ＤＥＶでは、メモリアドレスの下位３ビットが“１００”となっているブロックの記憶回路ＭＥ＿Ｌのいずれか一のデータが、記憶層ＭＥＭＬ＿Ｈ内の、セットＳＴ＿３に含まれている記憶回路ＭＥ＿Ｈのいずれか一に送信される構成となっている。
　つまり、セット・アソシアティブ方式は、ダイレクト・マップ方式のように、記憶層ＭＥＭＬ＿Ｌから読み出されたデータを記憶層ＭＥＭＬ＿Ｈに書き込むとき、記憶層ＭＥＭＬ＿Ｈのデータの書き込み先となる記憶回路ＭＥ＿Ｈのメモリアドレスは、当該データが読み出される記憶層ＭＥＭＬ＿Ｌの記憶回路ＭＥ＿Ｌのメモリアドレスに基づいて定められるが、当該データの書き込み先となる記憶回路ＭＥ＿Ｈは所定のセットに含まれる複数のブロックから選択することができる。
　特に、図９のように、記憶層ＭＥＭＬ＿Ｌから読み出されたデータの書き込み先を、２つの記憶回路ＭＥ＿Ｈから選択する方式を、２ウェイ・セット・アソシアティブ方式と呼ばれることがある。また、記憶層ＭＥＭＬ＿Ｌから読み出されたデータの書き込み先を、Ｎつ（Ｎは２以上の整数）の記憶回路ＭＥ＿Ｈから選択する方式を、Ｎウェイ・セット・アソシアティブ方式と呼ばれることがある。
　セット・アソシアティブ方式では、ダイレクト・マップ方式と同様に、記憶層ＭＥＭＬ＿Ｈのデータの書き込み先となる記憶回路ＭＥ＿Ｈのメモリアドレスは、当該データが読み出される記憶層ＭＥＭＬ＿Ｌの記憶回路ＭＥ＿Ｌのメモリアドレスに基づいて定められる。つまり、このように、セット・アソシアティブ方式では、記憶回路ＭＥ＿Ｈに書き込まれるデータは、特定のメモリアドレスの記憶回路ＭＥ＿Ｌから読み出されたデータに限定される。このため、例えば、記憶層ＭＥＭＬ＿Ｌのある記憶回路ＭＥ＿Ｌのデータを、記憶層ＭＥＭＬ＿Ｈの複数の記憶回路ＭＥ＿Ｈから探索する際には、所望のデータが保持されている記憶回路ＭＥ＿Ｌのメモリアドレスを用いて、記憶層ＭＥＭＬ＿Ｈから所定の記憶回路ＭＥ＿Ｈを見つけることができるため、セット・アソシアティブ方式を用いることによって、データの読み出し速度を速くすることができる。なお、ダイレクト・マップ方式と異なり、記憶層ＭＥＭＬ＿Ｌから読み出されたデータの書き込み先となる記憶回路ＭＥ＿Ｈの候補（セットに含まれるブロックの数）は複数であるため、所望のデータを探索する時間（読み出しに要する時間）は、ダイレクト・マップ方式よりも長くなる場合がある。
　図９の半導体装置ＤＥＶにおける、回路層ＳＷＣＬの構成例を図１０に示す。なお、図１０には、回路層ＳＷＣＬとして回路層ＳＷＣＬＢを図示している。また、図１０には、一例として、記憶層ＭＥＭＬ＿Ｌと記憶層ＭＥＭＬ＿Ｈとも図示している。また、図１０には、記憶層ＭＥＭＬ＿Ｌにおいて、メモリアドレスが“０００００”、“０１０００”、“１００００”及び“１１０００”の記憶回路ＭＥ＿Ｌと、記憶層ＭＥＭＬ＿Ｈにおいて、メモリアドレスが“０００”及び“００１”の記憶回路ＭＥ＿Ｈ（セットＳＴ＿１）と、を抜粋して示している。
　回路層ＳＷＣＬＢは、セレクタＭＰＸと、セレクタＤＭＰＸと、を有する。セレクタＭＰＸは、一例として、複数の入力端子ＩＴ１と、一の出力端子ＯＴ１と、を有する。また、セレクタＤＭＰＸは、一例として、一の入力端子ＩＴ２と、複数の出力端子ＯＴ２と、を有する。なお、セレクタＭＰＸは、図７のセレクタＭＰＸの説明を参照することができる。
　セレクタＭＰＸの複数の入力端子ＩＴ１のそれぞれは、記憶層ＭＥＭＬ＿Ｌの複数の記憶回路ＭＥ＿Ｌに電気的に接続されている。なお、セレクタＭＰＸの複数の入力端子ＩＴ１のそれぞれに電気的に接続されている複数の記憶回路ＭＥ＿Ｌのメモリアドレスの下位の所定の数ビットは、互いに等しいものとする。また、セレクタＭＰＸの出力端子ＯＴ１は、セレクタＤＭＰＸの入力端子ＩＴ２に電気的に接続されている。また、セレクタＤＭＰＸの複数の出力端子ＯＴ２のそれぞれは、所定のメモリアドレスの記憶回路ＭＥ＿Ｈに電気的に接続されている。
　セレクタＤＭＰＸは、例えば、セレクタＤＭＰＸに入力される信号ＤＳＩＧに応じて、セレクタＤＭＰＸの入力端子ＩＴ２と、セレクタＤＭＰＸの複数の出力端子ＯＴ２の一と、の間を導通状態にする機能を有する。また、セレクタＤＭＰＸは、例えば、セレクタＤＭＰＸの複数の出力端子ＯＴ２の残りのそれぞれと、セレクタＤＭＰＸの入力端子ＩＴ２と、の間を非導通状態にする機能と、を有する。
　なお、このため、セレクタＤＭＰＸは、デマルチプレクサと呼ばれる場合がある。
　図１１は、図１０のセレクタＭＰＸとセレクタＤＭＰＸとの具体的な構成例を示した回路図である。
　図１１に示すセレクタＤＭＰＸは、図８に示す回路層ＳＷＣＬＡと同様に、スイッチＳＷ１乃至スイッチＳＷ４のそれぞれの第１端子が対応する記憶回路ＭＥ＿Ｌに電気的に接続され、スイッチＳＷ１乃至スイッチＳＷ４のそれぞれの第２端子が、スイッチＳＷ５及びスイッチＳＷ６のそれぞれの第１端子に電気的に接続され、スイッチＳＷ５及びスイッチＳＷ６のそれぞれの第２端子が対応する記憶回路ＭＥ＿Ｈに電気的に接続されている構成となっている。また、スイッチＳＷ１の制御端子は、配線ＳＬ１に電気的に接続され、スイッチＳＷ２の制御端子は、配線ＳＬ２に電気的に接続され、スイッチＳＷ３の制御端子は、配線ＳＬ３に電気的に接続され、スイッチＳＷ４の制御端子は、配線ＳＬ４に電気的に接続されている。また、スイッチＳＷ５の制御端子は、配線ＳＬ５に電気的に接続され、スイッチＳＷ５の制御端子は、配線ＳＬ５に電気的に接続されている。
　配線ＳＬ１乃至配線ＳＬ４のそれぞれは、図８Ａに図示した配線ＳＬ１乃至配線ＳＬ４の説明を参照することができる。
　配線ＳＬ５及び配線ＳＬ６のそれぞれは、例えば、スイッチＳＷ５及びスイッチＳＷ６の導通状態又は非導通状態の切り替えを行うための信号（可変電位）を送信する配線として機能する。なお、配線ＳＬ５及び配線ＳＬ６のそれぞれに送信される信号は、図１０における信号ＤＳＩＧに相当する。なお、配線ＳＬ５及び配線ＳＬ６のそれぞれは、信号（可変電位）ではなく、定電位（例えば、高レベル電位、低レベル電位、接地電位又は負電位）を供給する配線として機能してもよい。
　図１１に示すセレクタＭＰＸは、例えば、配線ＳＬ１乃至配線ＳＬ４から選ばれた一に高レベル電位、残りに低レベル電位が与えられることによって、セレクタＭＰＸの複数の入力端子ＩＴ１の一とセレクタＭＰＸの出力端子ＯＴ１との間を導通状態にすることができる。つまり、上記によって、記憶層ＭＥＭＬ＿Ｌに含まれている記憶回路ＭＥ＿Ｌを選択することができる。また、図１１に示すセレクタＤＭＰＸは、例えば、配線ＳＬ５及び配線ＳＬ６の一方に高レベル電位、他方に低レベル電位が与えられることによって、セレクタＤＭＰＸの入力端子ＩＴ２とセレクタＭＰＸの複数の出力端子ＯＴ２の一との間を導通状態にすることができる。つまり、上記によって、記憶層ＭＥＭＬ＿Ｈに含まれている記憶回路ＭＥ＿Ｈを選択することができる。これによって、データが読み出される記憶回路ＭＥ＿Ｌと、当該データが書き込まれる記憶回路ＭＥ＿Ｈと、の間が導通状態となる。
　なお、図１１におけるセレクタＭＰＸ及びセレクタＤＭＰＸの一方又は双方は、図８ＢのセレクタＭＰＸのとおり、トーナメント方式の回路構成としてもよい（図示しない）。
　また、セレクタＤＭＰＸの複数の出力端子ＯＴ２の一と、複数の記憶回路ＭＥ＿Ｈの一と、の間には、サンプルアンドホールド回路が設けられていてもよい。半導体装置ＤＥＶにおいて、セレクタＤＭＰＸの出力端子ＯＴ２と、記憶回路ＭＥ＿Ｈと、の間に、サンプルアンドホールド回路を設けることによって、セレクタＤＭＰＸの出力端子ＯＴ２のデータを一時的に保持することができる。例えば、図１１の半導体装置ＤＥＶにおいて、セレクタＤＭＰＸの出力端子ＯＴ２と、記憶回路ＭＥ＿Ｈと、の間に、サンプルアンドホールド回路を設けることで、メモリアドレス“０００”及び“００１”のそれぞれの記憶回路ＭＥ＿Ｈに書き込むためのデータを、事前に、一時的に保持することができる。また、サンプルアンドホールド回路の出力を一括に行うことで、メモリアドレス“０００”及び“００１”のそれぞれの記憶回路ＭＥ＿Ｈに同時に、書き込みデータを送信することができる。つまり、メモリアドレス“０００”及び“００１”のそれぞれの記憶回路ＭＥ＿Ｈにおいて、それぞれの書き込み動作を同期させることができる。このため、複数の記憶回路ＭＥ＿Ｈを個別に動作する必要が無くなるため、半導体装置ＤＥＶの動作速度を速めることができる。
　なお、本発明の一態様は、上述した半導体装置ＤＥＶの構成に限定されない。本発明の一態様は、上述した半導体装置ＤＥＶに変更がなされた構成としてもよい。
　例えば、上記の半導体装置ＤＥＶでは、記憶層ＭＥＭＬ＿Ｌが３２つの記憶回路ＭＥ＿Ｌを有し、記憶層ＭＥＭＬ＿Ｈが８つの記憶回路ＭＥ＿Ｈを有する構成として説明したが、記憶層ＭＥＭＬ＿Ｌが有する記憶回路ＭＥ＿Ｌの数、並びに記憶層ＭＥＭＬ＿Ｈが有する記憶回路ＭＥ＿Ｈの数は、特に限定されない。
　また、例えば、上記の半導体装置ＤＥＶでは、記憶層ＭＥＭＬ＿Ｌのメモリアドレスの下位３ビットを参照して、保存先となる記憶層ＭＥＭＬ＿Ｈ内のセットを定めていたが、記憶層ＭＥＭＬ＿Ｌの参照するメモリアドレスは下位１ビット、下位２ビット又は下位４ビット以上としてもよい。又は、上記では、２ウェイ・セット・アソシアティブ方式として、セット内のブロックの数を２つとしたが、セット内のブロックの数を３つ以上としてもよい。また、参照するメモリアドレスの範囲、及びセット内のブロックの数に応じて、記憶層ＭＥＭＬ＿Ｌに備わる記憶回路ＭＥ＿Ｌの数、並びに記憶層ＭＥＭＬ＿Ｈに備わる記憶回路ＭＥ＿Ｈの数を決定してもよい。
＜＜フル・アソシアティブ方式＞＞
　次に、ダイレクト・マップ方式及びセット・アソシアティブ方式とは異なる、記憶層ＭＥＭＬ＿Ｌと記憶層ＭＥＭＬ＿Ｈとの記憶構造として、フル・アソシアティブ方式を適用した場合について説明する。
　フル・アソシアティブ方式とは、記憶層ＭＥＭＬ＿Ｌに含まれる複数の記憶回路ＭＥ＿Ｌから選ばれた一から読み出されたデータを、選ばれた記憶回路ＭＥ＿Ｌのメモリアドレスと関係なく、記憶層ＭＥＭＬ＿Ｈの複数の記憶回路ＭＥ＿Ｈから選ばれた一に保持する方式である。つまり、フル・アソシアティブ方式において、記憶層ＭＥＭＬ＿Ｈの記憶回路ＭＥ＿Ｈに書き込まれるデータは、特に制限が無い。
　記憶層ＭＥＭＬ＿Ｌと記憶層ＭＥＭＬ＿Ｈに適用したフル・アソシアティブ方式の一例を図１２に示す。図１２の半導体装置ＤＥＶは、図５の半導体装置ＤＥＶと同様に、記憶層ＭＥＭＬ＿Ｌに３２つの記憶回路ＭＥ＿Ｌが含まれ、記憶層ＭＥＭＬ＿Ｈに８つの記憶回路ＭＥ＿Ｈが含まれている構成となっている。また、図１２の半導体装置ＤＥＶにも、図５の半導体装置ＤＥＶと同様に、メモリアドレスも図示している。
　なお、ダイレクト・マップ方式及びセット・アソシアティブ方式の説明の通り、半導体装置ＤＥＶにおいて、記憶層ＭＥＭＬ＿Ｌが有する記憶回路ＭＥ＿Ｌの数は、３２つ以外の数としてもよい。同様に、記憶層ＭＥＭＬ＿Ｈが有する記憶回路ＭＥ＿Ｈの数は、８つ以外の数としてもよい。
　また、図１２の半導体装置ＤＥＶでは、図５の半導体装置ＤＥＶと同様に、記憶回路ＭＥ＿Ｌ及び記憶回路ＭＥ＿Ｈのそれぞれは、１行のマトリクス状のメモリセルアレイを有するものとする。つまり、記憶回路ＭＥ＿Ｌでデータの読み出しが行われる場合、記憶回路ＭＥ＿Ｌでは、一意的にその１行のデータが読み出されるものとする。また、記憶回路ＭＥ＿Ｈにデータの書き込みが行われる場合、記憶回路ＭＥ＿Ｈでは、一意的にその１行にデータが書き込まれるものとする。
　記憶層ＭＥＭＬ＿Ｈの複数の記憶回路ＭＥ＿Ｈから選ばれた一に書き込まれるデータは、記憶層ＭＥＭＬ＿Ｌの複数の記憶回路ＭＥ＿Ｌから選ばれた一から読み出されたデータとなる。例えば、図１２の半導体装置ＤＥＶでは、記憶層ＭＥＭＬ＿Ｈのメモリアドレスが“００１”となる記憶回路ＭＥ＿Ｈには、記憶層ＭＥＭＬ＿Ｌのメモリアドレスが“０００００”から“１１１１１”までの記憶回路ＭＥ＿Ｌから選ばれた一から読み出されたデータが書き込まれる例を示している。
　半導体装置ＤＥＶの記憶層ＭＥＭＬ＿Ｈの各記憶回路ＭＥ＿Ｈのそれぞれには、図１２に示すとおり、記憶層ＭＥＭＬ＿Ｌのメモリアドレスが“０００００”から“１１１１１”までの記憶回路ＭＥ＿Ｌに保持されているデータの一が格納されていてもよい。具体的な一例を、図１３を用いて説明する。記憶層ＭＥＭＬ＿Ｈのメモリアドレスが“０００”の記憶回路ＭＥ＿Ｈには、記憶層ＭＥＭＬ＿Ｌのメモリアドレスが“０００００”の記憶回路ＭＥ＿Ｌに保持されているデータが書き込まれる。また、記憶層ＭＥＭＬ＿Ｈのメモリアドレスが“００１”の記憶回路ＭＥ＿Ｈには、記憶層ＭＥＭＬ＿Ｌのメモリアドレスが“００１００”の記憶回路ＭＥ＿Ｌに保持されているデータが書き込まれる。また、記憶層ＭＥＭＬ＿Ｈのメモリアドレスが“０１０”の記憶回路ＭＥ＿Ｈには、記憶層ＭＥＭＬ＿Ｌのメモリアドレスが“０１０００”の記憶回路ＭＥ＿Ｌに保持されているデータが書き込まれる。また、記憶層ＭＥＭＬ＿Ｈのメモリアドレスが“０１１”の記憶回路ＭＥ＿Ｈには、記憶層ＭＥＭＬ＿Ｌのメモリアドレスが“１０１００”の記憶回路ＭＥ＿Ｌに保持されているデータが書き込まれる。また、記憶層ＭＥＭＬ＿Ｈのメモリアドレスが“１００”の記憶回路ＭＥ＿Ｈには、記憶層ＭＥＭＬ＿Ｌのメモリアドレスが“１００１０”の記憶回路ＭＥ＿Ｌに保持されているデータが書き込まれる。また、記憶層ＭＥＭＬ＿Ｈのメモリアドレスが“１０１”の記憶回路ＭＥ＿Ｈには、記憶層ＭＥＭＬ＿Ｌのメモリアドレスが“１０１００”の記憶回路ＭＥ＿Ｌに保持されているデータが書き込まれる。また、記憶層ＭＥＭＬ＿Ｈのメモリアドレスが“１１０”の記憶回路ＭＥ＿Ｈには、記憶層ＭＥＭＬ＿Ｌのメモリアドレスが“００１１１”の記憶回路ＭＥ＿Ｌに保持されているデータが書き込まれる。また、記憶層ＭＥＭＬ＿Ｈのメモリアドレスが“１１１”の記憶回路ＭＥ＿Ｈには、記憶層ＭＥＭＬ＿Ｌのメモリアドレスが“０１１０１”の記憶回路ＭＥ＿Ｌに保持されているデータが書き込まれる。
　フル・アソシアティブ方式では、例えば、記憶層ＭＥＭＬ＿Ｈに空のブロック（データが保持されていない記憶回路ＭＥ＿Ｈ）が存在すれば、当該空のブロックに、記憶層ＭＥＭＬ＿Ｌのメモリアドレス“０００００”から“１１１１１”までの記憶回路ＭＥ＿Ｌの一に保持されているデータを格納することができる。このため、フル・アソシアティブ方式を用いることで、空のブロックとなる記憶回路ＭＥ＿Ｈに対して、優先的にデータを書き込むことができるため、空のブロックとなる記憶回路ＭＥ＿Ｈ（遊休状態となっている記憶回路ＭＥ＿Ｈ）の数を減らすことができる。
　図１３の半導体装置ＤＥＶにおける、回路層ＳＷＣＬの構成例を図１４に示す。なお、図１４には、回路層ＳＷＣＬとして回路層ＳＷＣＬＣを図示している。また、図１４には、記憶層ＭＥＭＬ＿Ｌと記憶層ＭＥＭＬ＿Ｈとも図示している。
　回路層ＳＷＣＬＣは、セレクタＭＰＸと、セレクタＤＭＰＸと、を有する。セレクタＭＰＸは、一例として、複数の入力端子ＩＴ１と、一の出力端子ＯＴ１と、を有する。また、セレクタＤＭＰＸは、一例として、一の入力端子ＩＴ２と、複数の出力端子ＯＴ２と、を有する。なお、セレクタＭＰＸは、図７のセレクタＭＰＸの説明を参照することができる。また、セレクタＤＭＰＸは、図１０のセレクタＤＭＰＸの説明を参照することができる。
　セレクタＭＰＸの複数の入力端子ＩＴ１のそれぞれは、記憶層ＭＥＭＬ＿Ｌの全ての記憶回路ＭＥ＿Ｌに電気的に接続されている。また、セレクタＭＰＸの出力端子ＯＴ２は、セレクタＤＭＰＸの入力端子ＩＴ２に電気的に接続されている。また、セレクタＤＭＰＸの複数の出力端子ＯＴ２のそれぞれは、記憶層ＭＥＭＬ＿Ｈの全ての記憶回路ＭＥ＿Ｈに電気的に接続されている。
　なお、セレクタＭＰＸの構成については、図８Ａ及び図８Ｂに示すセレクタＭＰＸの説明を参照することができる。また、セレクタＤＭＰＸの構成については、図１１に示すセレクタＤＭＰＸの説明を参照することができる。
　また、セット・アソシアティブ方式の説明で用いた、図１１の半導体装置ＤＥＶと同様に、図１４に示す半導体装置ＤＥＶにおいて、セレクタＤＭＰＸの複数の出力端子ＯＴ２の一と、複数の記憶回路ＭＥ＿Ｈの一と、の間には、サンプルアンドホールド回路が設けられていてもよい。
　なお、本実施の形態において、本発明の一態様は、上述した半導体装置の構成に限定されない。本発明の一態様は、上述した半導体装置に変更がなされた構成としてもよい。
　例えば、上記のダイレクト・マップ方式、セット・アソシアティブ方式及びフル・アソシアティブ方式の説明では、記憶回路ＭＥ＿Ｌ及び記憶回路ＭＥ＿Ｈのそれぞれが、１行のマトリクス状のメモリセルアレイを有する例として説明したが、記憶回路ＭＥ＿Ｌ及び記憶回路ＭＥ＿Ｈのそれぞれは、複数行のマトリクス状のメモリセルアレイを有してもよい。この場合、記憶回路ＭＥ＿Ｌのメモリセルアレイのｉ行目（ここでのｉは１以上の整数とする）から読み出されたデータは、記憶回路ＭＥ＿Ｈのメモリセルアレイのｉ行目に書き込まれることが好ましい。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。例えば、本実施の形態に示す構成、構造、方法などは、他の実施の形態などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
　本実施の形態では、上記実施の形態で説明した半導体装置ＤＥＶ、並びに記憶層ＭＥＭＬ＿Ｌ及び記憶層ＭＥＭＬ＿Ｈに含まれる記憶回路の構成例について説明する。
　図１５には、半導体装置ＤＥＶの構成例である斜視概略図を示す。図１６に、半導体装置ＤＥＶの構成例であるブロック図を示す。半導体装置ＤＥＶは、駆動回路領域５０と、制御処理領域８０と、回路層９０と、Ｎ層（Ｎは１以上の整数）のセルアレイ層６０と、を有する。また、１つの層のセルアレイ層６０は、ｍ行ｎ列のマトリクス状に配置されている複数のメモリセル１０を有する。
　なお、図１６には、セルアレイ層６０＿ｋにメモリセル１０［１，１］、メモリセル１０［ｍ，１］（ここでのｍは１以上の整数とする）、メモリセル１０［１，ｎ］（ここでのｎは１以上の整数とする）、メモリセル１０［ｍ，ｎ］、メモリセル１０［ｉ，ｊ］（ここでのｉは１以上ｍ以下の整数とし、ここでのｊは１以上ｎ以下の整数とする）が配置されている例を示している。
　また、図１６には、制御処理領域８０に、セルアレイ７０と、駆動回路７１と、駆動回路７２と、ＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ　ｌｏｇｉｃ　ｕｎｉｔ）８１と、ＡＬＵコントローラ８２と、インストラクションデコーダ８３と、インタラプトコントローラ８４と、タイミングコントローラ８５と、が配置されている例を示している。
　なお、セルアレイ層６０＿１乃至セルアレイ層６０＿Ｎは、実施の形態１で説明した記憶層ＭＥＭＬ＿Ｌに相当する。また、回路層９０は、実施の形態１で説明した回路層ＳＷＣＬに相当する。また、セルアレイ７０は、実施の形態１で説明した記憶層ＭＥＭＬ＿Ｈに相当する。
　駆動回路領域５０は、セルアレイ層６０＿１乃至セルアレイ層６０＿Ｎに含まれているメモリセル１０を駆動させる機能を有する。例えば、駆動回路領域５０は、メモリセル１０へのデータの書き込み動作、又はメモリセル１０からのデータの読み出し動作を実行することができる。
　制御処理領域８０は、例えば、コンピュータに適用できるプロセッサに相当する。なお、セルアレイ７０、駆動回路７１及び駆動回路７２は、当該プロセッサに備わるキャッシュメモリ又はレジスタとして機能する。具体的には、例えば、駆動回路７１は、セルアレイ７０に対する列ドライバとして機能し、駆動回路７２は、セルアレイ７０に対する行ドライバとして機能する。また、図１６では、セルアレイ７０は、アレイ状に配置された複数のメモリセル７５を有する。
　Ｎ層のセルアレイ層６０は、例えば、回路層９０上に設けられる。また、回路層９０は、例えば、駆動回路領域５０上及び制御処理領域８０上に設けられる。特に、Ｎ層のセルアレイ層６０を駆動回路領域５０上及び制御処理領域８０上に設けることで、半導体装置ＤＥＶの占有面積を低減できる。また、セルアレイ層６０における単位面積当たりの記憶容量を高めることができる。
　なお、駆動回路領域５０と、制御処理領域８０と、は、同一の基板上に配置されていてもよい。例えば、半導体基板（例えば、シリコンを含む単結晶基板）上に駆動回路領域５０と、制御処理領域８０と、を作成してもよい。なお、半導体装置ＤＥＶの構成は、図１５に限定されない。例えば、駆動回路領域５０は、制御処理領域８０上に設けられていてもよい。この場合、駆動回路領域５０と、制御処理領域８０と、を別々の基板上に配置し、Ｃｕ−Ｃｕ（カッパー−カッパー）直接接合の技術などを用いて、制御処理領域８０上に駆動回路領域５０を設けてもよい。
　本実施の形態などでは、１層目のセルアレイ層６０をセルアレイ層６０＿１と示し、２層目のセルアレイ層６０をセルアレイ層６０＿２と示し、３層目のセルアレイ層６０をセルアレイ層６０＿３と示す。また、ｋ層目（ｋは１以上Ｎ以下の整数とする）のセルアレイ層６０をセルアレイ層６０＿ｋと示し、Ｎ層目のセルアレイ層６０をセルアレイ層６０＿Ｎと示す。なお、本実施の形態などにおいて、Ｎ層のセルアレイ層６０全体に係る事柄を説明する場合、またはＮ層あるセルアレイ層６０の各層に共通の事柄を示す場合に、単に「セルアレイ層６０」と表記する場合がある。
＜制御処理領域８０の構成例＞
　図１６において、制御処理領域８０は、例えば、ＡＬＵ８１、ＡＬＵコントローラ８２、インストラクションデコーダ８３、インタラプトコントローラ８４及びタイミングコントローラ８５を有する。なお、図１６に示す制御処理領域８０は、その構成を簡略化して示した一例にすぎず、実際のプロセッサに備わる制御処理領域８０はその用途によって多種多様な構成を有している。例えば、図１６に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成、つまりＧＰＵのような構成としてもよい。また、ＣＰＵが内部演算回路、システムバスなどで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビット、１２８ビット又は２５６ビット以上とすることができる。
　制御処理領域８０に入力された命令は、インストラクションデコーダ８３に入力され、デコードされる。デコードされた後は、当該命令は、ＡＬＵコントローラ８２と、インタラプトコントローラ８４と、タイミングコントローラ８５と、に入力される。また、当該命令は、制御処理領域８０に備わる記憶回路の駆動回路７１及び駆動回路７２に入力されてもよい。
　ＡＬＵコントローラ８２、インタラプトコントローラ８４及びタイミングコントローラ８５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ８２は、ＡＬＵ８１の動作を制御するための信号を生成する。また、インタラプトコントローラ８４は、駆動回路領域５０におけるプログラム実行中に、外部の入出力装置又は周辺回路からの割り込み要求を、その優先度、又はマスク状態から判断し、処理する。また、制御処理領域８０に備わる記憶回路は、デコードされた命令に基づいて、セルアレイ７０に含まれるメモリセルのアドレスを生成して、駆動回路領域５０の状況に応じて、セルアレイ７０に対するデータの読み出し、又は書き込みを行うことができる。
　また、タイミングコントローラ８５は、ＡＬＵ８１、ＡＬＵコントローラ８２、インストラクションデコーダ８３、インタラプトコントローラ８４及び制御処理領域８０に備わる記憶回路の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ８５は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。なお、タイミングコントローラ８５が生成するクロック信号は、上述した信号ＣＬＫとしてもよい。
　制御処理領域８０に備わる記憶回路は、ＡＬＵ８１からの指示に従い、セルアレイ７０内のメモリセル７５における保持動作の選択を行う。すなわち、セルアレイ７０が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、セルアレイ７０内のメモリセル７５への、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、セルアレイ７０内のメモリセル７５への電源電圧の供給を停止することができる。
＜駆動回路領域５０の構成例＞
　図１６において、駆動回路領域５０は、ＰＳＷ２２（パワースイッチ）、ＰＳＷ２３及び周辺回路３１を有する。周辺回路３１は、周辺回路４１、コントロール回路３２及び電圧生成回路３３を有する。
　駆動回路領域５０において、各回路、各信号及び各電圧は、必要に応じて、適宜取捨することができる。あるいは、他の回路または他の信号を追加してもよい。信号ＢＷ、信号ＣＥ、信号ＧＷ、信号ＣＬＫ、信号ＷＡＫＥ、信号ＡＤＤＲ、信号ＷＤＡ、信号ＰＯＮ１及び信号ＰＯＮ２は外部からの入力信号であり、信号ＲＤＡは外部への出力信号である。信号ＣＬＫはクロック信号である。なお、図１６では、信号ＢＷ、信号ＣＥ、信号ＧＷ、信号ＣＬＫ、信号ＷＡＫＥ、信号ＰＯＮ１及び信号ＰＯＮ２は、制御処理領域８０で生成されて、制御処理領域８０から駆動回路領域５０に送信される例を示している。
　また、信号ＢＷ、信号ＣＥ及び信号ＧＷは制御信号である。信号ＣＥはチップイネーブル信号であり、信号ＧＷはグローバル書き込みイネーブル信号であり、信号ＢＷはバイト書き込みイネーブル信号である。信号ＡＤＤＲはアドレス信号である。信号ＷＤＡは書き込みデータであり、信号ＲＤＡは読み出しデータである。信号ＰＯＮ１及び信号ＰＯＮ２は、パワーゲーティング制御用信号である。なお、信号ＰＯＮ１及び信号ＰＯＮ２は、制御処理領域８０ではなく、コントロール回路３２で生成してもよい。
　コントロール回路３２は、駆動回路領域５０及びセルアレイ層６０の動作全般を制御する機能を有するロジック回路である。例えば、コントロール回路は、信号ＣＥ、信号ＧＷ及び信号ＢＷを論理演算して、駆動回路領域５０及びセルアレイ層６０の動作モード（例えば、書き込み動作及び読み出し動作）を決定する。また、コントロール回路３２は、この動作モードが実行されるように、周辺回路４１の制御信号を生成する。
　電圧生成回路３３は負電圧を生成する機能を有する。信号ＷＡＫＥは、信号ＣＬＫの電圧生成回路３３への入力を制御する機能を有する。例えば、信号ＷＡＫＥにＨレベルの信号が与えられると、信号ＣＬＫが電圧生成回路３３へ入力され、電圧生成回路３３は負電圧を生成する。
　周辺回路４１は、メモリセル１０に対するデータの書き込みおよび読み出しをするための回路である。周辺回路４１は、行デコーダ４２、列デコーダ４４、行ドライバ４３、列ドライバ４５、入力回路４７、出力回路４８及びセンスアンプ４６を有する。
　行デコーダ４２及び列デコーダ４４は、信号ＡＤＤＲをデコードする機能を有する。行デコーダ４２は、アクセスする行を指定するための回路であり、列デコーダ４４は、アクセスする列を指定するための回路である。
　行ドライバ４３は、行デコーダ４２が指定する書き込み及び読み出しワード線（例えば、後述する図１７に示す配線ＷＬ［１］乃至配線ＷＬ［ｍ］のいずれか一）を選択する機能を有する。
　列ドライバ４５は、データをメモリセル１０に書き込む機能、メモリセル１０からデータを読み出す機能と、読み出したデータを保持する機能と、を有する。列ドライバ４５は、列デコーダ４４が指定する書き込みおよび読み出しビット線（例えば、後述する図１７に示す配線ＢＬ［１］乃至配線ＢＬ［ｎ］）を選択する機能を有する。
　入力回路４７は、信号ＷＤＡを保持する機能を有する。入力回路４７が保持するデータ（上記実施の形態では、第１データとしている）は、列ドライバ４５に出力される。入力回路４７の出力データが、メモリセル１０に書き込むデータ（Ｄｉｎ）である。列ドライバ４５がメモリセル１０から読み出したデータ（Ｄｏｕｔ）は、出力回路４８に出力される。なお、上記実施の形態では、読み出したデータ（Ｄｏｕｔ）は、演算結果のデータとしてあつかっている。出力回路４８は、Ｄｏｕｔを保持する機能を有する。また、出力回路４８は、Ｄｏｕｔを駆動回路領域５０の外部に出力する機能を有する。出力回路４８から出力されるデータが信号ＲＤＡである。
　ＰＳＷ２２は周辺回路３１へのＶＤＤの供給を制御する機能を有する。ＰＳＷ２３は、行ドライバ４３へのＶＨＭの供給を制御する機能を有する。ここでは、駆動回路領域５０の高電源電圧がＶＤＤであり、低電源電圧はＧＮＤ（接地電位）である。また、ＶＨＭは、ワード線を高レベルにするために用いられる高電源電圧であり、ＶＤＤよりも高い。信号ＰＯＮ１によってＰＳＷ２２のオン状態とオフ状態との切り替えが行われ、信号ＰＯＮ２によってＰＳＷ２３のオン状態とオフ状態との切り替えが行われる。図１６では、周辺回路３１において、ＶＤＤが供給される電源ドメインの数を１としているが、複数にすることもできる。この場合、各電源ドメインに対してパワースイッチを設ければよい。
　次に、周辺回路４１と、セルアレイ層６０と、の電気的な接続について説明する。
　図１７は、周辺回路４１と、セルアレイ層６０＿ｋと、の構成例を示したブロック図である。図１７において、行デコーダ４２、及び行ドライバ４３は、配線ＷＬ［１］乃至配線ＷＬ［ｍ］のそれぞれと電気的に接続され、列デコーダ４４、列ドライバ４５、及びセンスアンプ４６は、配線ＢＬ［１］乃至配線ＢＬ［ｎ］のそれぞれと電気的に接続されている。
　なお、配線ＷＬ［１］乃至配線ＷＬ［ｍ］はワード線として機能する。また、配線ＷＬ［１］乃至配線ＷＬ［ｍ］のそれぞれは、１本の配線ではなく、複数本の配線としてもよい。例えば、配線ＷＬは、書き込みワード線と読み出しワード線とが含まれていてもよい。
　また、配線ＢＬ［１］乃至配線ＢＬ［ｎ］はビット線として機能する。また、配線ＢＬ［１］乃至配線ＢＬ［ｎ］のそれぞれは、１本の配線ではなく、複数本の配線としてもよい。例えば、配線ＢＬは、書き込みビット線と読み出しビット線とが含まれていてもよい。
　ｉ行目ｊ列目に配置されているメモリセル１０［ｉ，ｊ］は、配線ＷＬ［ｉ］と、配線ＢＬ［ｊ］と、に電気的に接続されている。
　図１７に示すとおり、セルアレイ層６０＿ｋと、周辺回路４１と、電気的に接続することで、セルアレイ層６０＿ｋへのデータの書き込みと、セルアレイ層６０＿ｋからのデータの読み出しと、を行うことができる。
＜セルアレイ層６０及びセルアレイ７０の構成例＞
　次に、セルアレイ層６０又はセルアレイ７０に適用できる、回路構成について説明する。
＜＜構成例１＞＞
　図１８Ａは、セルアレイ層６０又はセルアレイ７０（以後、まとめてメモリセルアレイＭＣＡと呼称する）として、ＤＲＡＭを適用した構成例を示している。なお、ＤＲＡＭは、例えば、図２の記憶階層１００において、レジスタ１０１、第１のキャッシュメモリ１０２、第２のキャッシュメモリ１０３及びメインメモリ１０４から選ばれた一以上に適用することができる。特に、ＤＲＡＭは、例えば、メインメモリ１０４に適用することが好ましい。
　図１８Ａでは、ｍ行ｎ列のメモリセルアレイＭＣＡであって、１行目１列目、１行目ｎ列目、ｍ行目１列目及びｍ行目ｎ列目に位置するメモリセルＭＣのみを図示している。そのため、図１８Ａでは、１行目の配線ＷＬを配線ＷＬ［１］、ｍ行目の配線ＷＬを配線ＷＬ［ｍ］、１列目の配線ＢＬを配線ＢＬ［１］、ｎ行目の配線ＢＬを配線ＢＬ［ｎ］と図示している。
　なお、メモリセルＭＣは、メモリセルアレイＭＣＡがセルアレイ層６０である場合において、メモリセル１０に相当し、又はメモリセルアレイＭＣＡがセルアレイ７０である場合において、メモリセル７５に相当する。
　図１８ＡのメモリセルアレイＭＣＡにおいて、メモリセルＭＣは、トランジスタＭ１と、容量素子Ｃ１と、を有する。
　ｉ行目ｊ列目（ｉは１以上ｍ以下の整数であり、ｊは１以上ｎ以下の整数である）のメモリセルＭＣにおいて、トランジスタＭ１の第１端子は、配線ＢＬ［ｊ］に電気的に接続され、トランジスタＭ１の第２端子は、容量素子Ｃ１の第１端子に電気的に接続され、トランジスタＭ１のゲートは、配線ＷＬ［ｉ］に電気的に接続されている。容量素子Ｃ１の第２端子は、配線ＣＬに電気的に接続されている。
　配線ＣＬは、例えば、定電位を与える配線として機能する。また、当該定電位としては、高レベル電位、低レベル電位、接地電位又は負電位とすることができる。なお、配線ＣＬは、可変電位（例えば、パルス電位）を与える配線として機能してもよい。
　なお、図１８ＡのメモリセルアレイＭＣＡにおいて、トランジスタＭ１は、ｎチャネル型トランジスタとして図示しているが、トランジスタＭ１は、ｐチャネル型トランジスタとしてもよい。また、図１８ＡのメモリセルアレイＭＣＡだけでなく、本明細書等に図示しているｎチャネル型トランジスタは、ｐチャネル型トランジスタに置き換えることができる場合がある。また、逆に、本明細書等に図示しているｐチャネル型トランジスタは、ｎチャネル型トランジスタに置き換えることができる場合がある。
　また、図１８ＡのメモリセルアレイＭＣＡに含まれるトランジスタＭ１を初めとして、本明細書等に記載しているトランジスタは、チャネル形成領域にシリコンを含むＳｉトランジスタとすることができる。また、シリコンとしては、例えば、水素化アモルファスシリコン、微結晶シリコン、多結晶シリコン又は単結晶シリコンが挙げられる。また、本明細書等に記載しているトランジスタは、ＯＳトランジスタとすることができる。また、ＯＳトランジスタについては、本実施の形態及び実施の形態３で後述する。また、ＯＳトランジスタ及びＳｉトランジスタ以外のトランジスタとしては、ゲルマニウム（Ｇｅ）などがチャネル形成領域に含まれているトランジスタ、セレン化亜鉛（ＺｎＳｅ）、硫化カドミウム（ＣｄＳ）、ヒ化ガリウム（ＧａＡｓ）、リン化インジウム（ＩｎＰ）、窒化ガリウム（ＧａＮ）、若しくはシリコンゲルマニウム（ＳｉＧｅ）といった化合物半導体がチャネル形成領域に含まれているトランジスタ、カーボンナノチューブがチャネル形成領域に含まれるトランジスタ、又は有機半導体がチャネル形成領域に含まれるトランジスタを用いることができる。
　特に、ＯＳトランジスタにおいて、チャネル形成領域に含まれる金属酸化物は、インジウム、元素Ｍ（元素Ｍとしては、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルト、又はアンチモンが挙げられる）、亜鉛から選ばれた一以上を含む酸化物であることがより好ましい。また、当該金属酸化物がチャネル形成領域に含まれるＯＳトランジスタのオフ電流は、チャネル幅１μｍあたり１０ａＡ（１×１０−１７Ａ）以下、好ましくはチャネル幅１μｍあたり１ａＡ（１×１０−１８Ａ）以下、さらには好ましくはチャネル幅１μｍあたり１０ｚＡ（１×１０−２０Ａ）以下、さらに好ましくはチャネル幅１μｍあたり１ｚＡ（１×１０−２１Ａ）以下、さらに好ましくはチャネル幅１μｍあたり１００ｙＡ（１×１０−２２Ａ）以下とすることができる。また当該ＯＳトランジスタは、金属酸化物のキャリア濃度が低いため、ＯＳトランジスタの温度が変化した場合でも、オフ電流は低いままとなる。例えば、ＯＳトランジスタの温度が１５０℃であっても、オフ電流を、チャネル幅１μｍあたり１００ｚＡとすることもできる。
　特に、トランジスタＭ１としてＯＳトランジスタを用いたＤＲＡＭを、ＤＯＳＲＡＭ（Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）と呼称する場合がある。
　なお、容量素子Ｃ１は、一対の電極と、当該一対の電極とに挟まれた強誘電体と、を有する強誘電体キャパシタとしてもよい。この場合、メモリセルアレイＭＣＡは、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）と呼ばれる場合がある。
　また、この場合、配線ＣＬは、定電位を供給する配線ではなく、強誘電体キャパシタの強誘電体膜を分極させる、又は強誘電体膜の分極を反転させるためのプレート線として機能する。
　例えば、強誘電体キャパシタである容量素子Ｃ１へのデータの書き込み動作は、トランジスタＭ１をオン状態にして、配線ＢＬに当該データに応じた電圧、及び配線ＣＬに所定の電位を与えて、容量素子Ｃ１に含まれる強誘電体膜を分極させることによって行われる。また、容量素子Ｃ１から書き込んだデータの読み出し動作は、トランジスタＭ１をオン状態にした後に、配線ＣＬへパルス電位を与えることによって行われる。なお、配線ＣＬに与えられるパルス電位の高さは、書き込み時に与える配線ＣＬへの電位と同じであってもよい。容量素子Ｃ１に保持されているデータの読み出しについては、配線ＣＬからのパルス電位によって分極反転が起きたかどうかで、保持されているデータが“０”又は“１”を判定する。容量素子Ｃ１は、強誘電体膜で分極反転が起きたとき、トランジスタＭ１を介して配線ＢＬに電流が流れる。つまり、配線ＢＬに流れる電流の量を、例えば、積分回路（または、電流電荷（ＩＱ）変換回路）、電流電圧変換回路の構成を有する読み出し回路によって取得することで、容量素子Ｃ１に保持されるデータを読み出すことができる。
＜＜構成例２＞＞
　メモリセルアレイＭＣＡは、図１８Ａに示す回路図に限定されず、図１８Ａの回路図を適宜変更した構成としてもよい。例えば、図１８Ｂに示すとおり、図１８ＡのメモリセルアレイＭＣＡにおいて、トランジスタＭ１にバックゲートを設けた構成としてもよい。
　図１８Ｂでは、トランジスタＭ１のバックゲートの電気的な接続を図示していないが、所望するトランジスタＭ１の動作又は特性に応じて、トランジスタＭ１のバックゲートの接続先を決めることができる。例えば、トランジスタＭ１のバックゲートの電気的な接続先としては、トランジスタＭ１のゲートとすることができる。トランジスタＭ１のゲートとバックゲートを電気的に接続することによって、トランジスタＭ１のオン状態のときに流れる電流を大きくすることができる。また、例えば、トランジスタＭ１のバックゲートに、外部回路と電気的に接続するための配線を設けて、当該外部回路によってトランジスタＭ１のバックゲートに電位を与えて、しきい値電圧を上げてもよい。このような構成にすることにより、外部回路によってトランジスタＭ１のオフ電流を小さくすることができる。
　図１８ＢのメモリセルアレイＭＣＡにおいて、バックゲートを有するトランジスタＭ１としては、例えば、上述したＯＳトランジスタを用いることができる。
　なお、本構成例では、図１８ＡのメモリセルアレイＭＣＡのトランジスタＭ１にバックゲートを設けた構成を説明したが、別の構成に含まれているトランジスタにバックゲートを設けてもよい。つまり、本明細書等に記載しているトランジスタを、バックゲートを有するトランジスタとすることができる。
＜＜構成例３＞＞
　図１８Ｃは、メモリセルアレイＭＣＡとしてＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）を適用した構成例を示している。なお、ＲｅＲＡＭは、例えば、図２の記憶階層１００において、レジスタ１０１、第１のキャッシュメモリ１０２、第２のキャッシュメモリ１０３及びメインメモリ１０４から選ばれた一以上に適用することができる。特に、ＲｅＲＡＭは、例えば、メインメモリ１０４に適用することが好ましい。
　図１８ＣのメモリセルアレイＭＣＡにおいて、メモリセルＭＣは、トランジスタＭ１と、抵抗変化素子ＶＲと、を有する。図１８Ｃに示すメモリセルＭＣは、図１８ＡのメモリセルＭＣにおいて、容量素子Ｃ１の代わりに抵抗変化素子ＶＲを用いている。
＜＜構成例４＞＞
　図１８Ｄは、メモリセルアレイＭＣＡとしてＭＲＡＭ（Ｍａｇｎｅｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）を適用した構成例を示している。なお、ＭＲＡＭは、例えば、図２の記憶階層１００において、レジスタ１０１、第１のキャッシュメモリ１０２、第２のキャッシュメモリ１０３及びメインメモリ１０４から選ばれた一以上に適用することができる。特に、ＭＲＡＭは、例えば、メインメモリ１０４に適用することが好ましい。
　図１８ＤのメモリセルアレイＭＣＡにおいて、メモリセルＭＣは、トランジスタＭ１と、ＭＴＪ（Ｍａｇｎｅｔｉｃ　Ｔｕｎｎｎｅｌ　Ｊｕｎｃｔｉｏｎ）素子ＭＲと、を有する。図１８Ｄに示すメモリセルＭＣは、図１８ＡのメモリセルＭＣにおいて、容量素子Ｃ１の代わりにＭＴＪ素子ＭＲを用いている。
＜＜構成例５＞＞
　図１８Ｅは、メモリセルアレイＭＣＡとしてＰＲＡＭ（Ｐｈａｓｅ　ｃｈａｎｇｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）を適用した構成例を示している。なお、ＰＲＡＭは、例えば、図２の記憶階層１００において、レジスタ１０１、第１のキャッシュメモリ１０２、第２のキャッシュメモリ１０３及びメインメモリ１０４から選ばれた一以上に適用することができる。特に、ＰＲＡＭは、例えば、メインメモリ１０４に適用することが好ましい。
　図１８ＥのメモリセルアレイＭＣＡにおいて、メモリセルＭＣは、トランジスタＭ１と、相変化メモリＰＣＭと、を有する。図１８Ｅに示すメモリセルＭＣは、図１８ＡのメモリセルＭＣにおいて、容量素子Ｃ１の代わりに相変化メモリＰＣＭを用いている。
　製造工程において、ＰＲＡＭに含まれる相変化メモリＰＣＭは、ＤＲＡＭに用いられる容量素子Ｃ１の誘電体材料を相変化材料に置き換えることによって、作製することができる。つまり、ＤＲＡＭの製造装置を利用することによって、ＰＲＡＭを作製することができる。
＜＜構成例６＞＞
　図１９Ａは、２トランジスタ１容量素子の構成となっているメモリセルを含むメモリセルアレイＭＣＡの例を示している。なお、図１９Ａに示すメモリセルアレイＭＣＡは、例えば、図２の記憶階層１００において、レジスタ１０１、第１のキャッシュメモリ１０２、第２のキャッシュメモリ１０３及びメインメモリ１０４から選ばれた一以上に適用することができる。
　図１９Ａでは、ｍ行ｎ列のメモリセルアレイＭＣＡであって、１行目１列目、１行目ｎ列目、ｍ行目１列目、ｍ行目ｎ列目に位置するメモリセルＭＣのみを図示している。そのため、図１９Ａでは、１列目に位置する配線を配線ＲＢＬ［１］、配線ＷＢＬ［１］、配線ＳＬ［１］と図示し、ｍ列目に位置する配線を配線ＲＢＬ［ｎ］、配線ＷＢＬ［ｎ］、配線ＳＬ［ｎ］と図示し、１行目に位置する配線を配線ＷＬ［１］、配線ＲＷＬ［１］と図示し、ｍ行目に位置する配線を配線ＷＬ［ｍ］、配線ＲＷＬ［ｍ］と図示している。
　メモリセルＭＣは、トランジスタＭ２と、トランジスタＭ３と、容量素子Ｃ２と、を有する。
　トランジスタＭ２及びトランジスタＭ３には、例えば、トランジスタＭ１に適用できるトランジスタを用いることができる。
　特に、トランジスタＭ２としてＯＳトランジスタを適用した場合、図１９Ａに示すメモリセルＭＣを有する半導体装置をＮＯＳＲＡＭ（Ｎｏｎｖｏｌａｔｉｌｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）と呼称することができる。
　ｉ行目ｊ列目のメモリセルＭＣにおいて、トランジスタＭ２の第１端子は、容量素子Ｃ２の第１端子と電気的に接続され、トランジスタＭ２の第２端子は、配線ＷＢＬ［ｊ］に電気的に接続され、トランジスタＭ２のゲートは、配線ＷＷＬ［ｉ］に電気的に接続されている。容量素子Ｃ２の第２端子は、配線ＲＷＬ［ｉ］に電気的に接続されている。トランジスタＭ３の第１端子は、配線ＲＢＬ［ｊ］に電気的に接続され、トランジスタＭ３の第２端子は、配線ＳＬ［ｊ］に電気的に接続され、トランジスタＭ３のゲートは、容量素子Ｃ２の第１端子に電気的に接続されている。なお、図１９Ａでは、配線ＷＷＬ［ｉ］、配線ＲＷＬ［ｉ］、配線ＲＢＬ［ｊ］、配線ＷＢＬ［ｊ］及び配線ＳＬ［ｊ］の図示を省略している。
　配線ＷＢＬ［ｊ］は、書き込みビット線として機能し、配線ＲＢＬ［ｊ］は、読み出しビット線として機能し、配線ＷＢＬ［ｊ］及び配線ＲＢＬ［ｊ］のそれぞれは、図１７に示す配線ＢＬに相当する。また、配線ＷＷＬ［ｉ］は、書き込みワード線として機能し、配線ＲＷＬ［ｉ］は、読み出しワード線として機能し、配線ＷＷＬ［ｉ］及び配線ＲＷＬ［ｉ］のそれぞれは、図１７に示す配線ＷＬに相当する。
　また、データの書き込み時及びデータの読み出し時において、配線ＲＷＬ［ｉ］には、高レベル電位といった定電位が与えられることが好ましい。また、データの保持時において、配線ＲＷＬ［ｉ］には、低レベル電位といった定電位が与えられることが好ましい。
　配線ＳＬ［ｊ］は、メモリセルＭＣからデータを読み出すときに、所定の電位を与える配線として機能する。
　ｉ行目ｊ列目のメモリセルＭＣにデータの書き込みを行う場合、配線ＷＷＬ［ｉ］に高レベル電位を印加し、トランジスタＭ２をオン状態、つまり、配線ＷＢＬ［ｊ］とそれぞれのメモリセルＭＣの容量素子Ｃ２の第１端子との間を導通状態にすることによって行われる。なお、このとき、配線ＲＷＬ［ｉ］には、高レベル電位が与えられることが好ましい。具体的には、トランジスタＭ２がオン状態のときに、配線ＷＢＬ［ｊ］に記録する情報に対応する電位を印加し、容量素子Ｃ２の第１端子、及びトランジスタＭ３のゲートに該電位を書き込む。その後、配線ＷＬ［ｉ］に低レベル電位を印加し、トランジスタＭ２をオフ状態にすることによって、容量素子Ｃ２の第１端子の電位、及びトランジスタＭ３のゲートの電位を保持する。そして、配線ＲＷＬ［ｉ］の電位を、高レベル電位から低レベル電位に変化させて、容量素子Ｃ２の容量結合によってトランジスタＭ３のゲート電位を下げて、トランジスタＭ３をオフ状態にする。
　ｉ行目ｊ列目のメモリセルＭＣからデータの読み出しを行う場合、配線ＲＷＬ［ｉ］に高レベル電位を与えて、かつ配線ＳＬ［ｊ］に所定の電位を印加することによって行われる。トランジスタＭ３のソース−ドレイン間に流れる電流と、トランジスタＭ３の第１端子の電位と、はトランジスタＭ３のゲートの電位と、トランジスタＭ３の第２端子の電位と、によって決まるので、トランジスタＭ３の第１端子に接続されている配線ＲＢＬ［ｊ］の電位を読み出すことによって、容量素子Ｃ２の第１端子（又はトランジスタＭ３のゲート）に保持されている電位を読み出すことができる。つまり、容量素子Ｃ２の第１端子（又はトランジスタＭ３のゲート）に保持されている電位から、このメモリセルに書き込まれている情報を読み出すことができる。
　また、図１７に示したメモリセルＭＣは、図１９Ａに示すメモリセルＭＣに限定されない。図１９Ａに示すメモリセルＭＣは、状況に応じて、回路の取捨、回路の接続の変更などをすることができる。例えば、トランジスタＭ２及びトランジスタＭ３に、バックゲートが設けられたトランジスタを適用してもよい。
　また、図１９ＡのメモリセルアレイＭＣＡにおいて、配線ＷＢＬ［ｊ］と、配線ＲＢＬ［ｊ］と、はまとめて１本の配線としてもよい。図１９Ｂに示すメモリセルアレイＭＣＡは、図１９ＡのメモリセルアレイＭＣＡにおいて、配線ＷＢＬ［ｊ］と配線ＲＢＬ［ｊ］とを配線ＢＬ［ｊ］としてまとめた構成となっている。複数本の配線を１本の配線にまとめることによって、メモリセルアレイＭＣＡの回路面積を低減することができる。
　また、図１９Ａに示したメモリセルＭＣは、図１９Ｃに示したメモリセルＭＣに回路構成を変更してもよい。図１９Ｃに示すメモリセルＭＣは、トランジスタＭ６を有する点で、図１９ＡのメモリセルＭＣと異なっている。
　ｉ行目ｊ列目のメモリセルＭＣにおいて、トランジスタＭ２の第１端子は、容量素子Ｃ２の第１端子と電気的に接続され、トランジスタＭ２の第２端子は、配線ＷＢＬ［ｊ］に電気的に接続され、トランジスタＭ２のゲートは、配線ＷＷＬ［ｉ］に電気的に接続されている。容量素子Ｃ２の第２端子は、配線ＣＬ［ｉ］に電気的に接続されている。トランジスタＭ３の第１端子は、トランジスタＭ６の第１端子に電気的に接続され、トランジスタＭ３の第２端子は、配線ＳＬ［ｊ］に電気的に接続され、トランジスタＭ３のゲートは、容量素子Ｃ２の第１端子に電気的に接続されている。また、トランジスタＭ６の第２端子は、配線ＲＢＬ［ｊ］に電気的に接続され、トランジスタＭ６のゲートは、配線ＲＷＬ［ｊ］に電気的に接続されている。なお、図１９Ｃでは、配線ＷＷＬ［ｉ］、配線ＲＷＬ［ｉ］、配線ＣＬ［ｉ］、配線ＲＢＬ［ｊ］、配線ＷＢＬ［ｊ］及び配線ＳＬ［ｊ］の図示を省略している。
　配線ＣＬ［ｉ］は、例えば、定電位を与える配線として機能する。当該定電位としては、高レベル電位、低レベル電位、接地電位又は負電位とすることができる。なお、配線ＣＬ［ｉ］は、可変電位（例えば、パルス電位）を与える配線として機能してもよい。
　図１９ＣのメモリセルＭＣにおいて、トランジスタＭ６は、読み出しトランジスタとして機能する。なお、トランジスタＭ６には、トランジスタＭ２又はトランジスタＭ３に適用できるトランジスタを用いることができる。
　また、図１９ＡのメモリセルＭＣでは、容量素子Ｃ２の第２端子に、読み出しワード線として機能する配線ＲＷＬ［ｉ］が電気的に接続されているが、図１９ＣのメモリセルＭＣでは、容量素子Ｃ２の第２端子に、定電位を与える配線として配線ＣＬ［ｉ］が電気的に接続されている。
　図１９ＡのメモリセルＭＣでは、容量素子Ｃ２による容量結合でトランジスタＭ３のゲート電位を変化させて読み出し動作を行うため、寄生容量などによってトランジスタＭ３のゲート電位が正しく変化しないとき、読み出し不良が起こることがある。一方で、図１９ＣのメモリセルＭＣでは、容量素子Ｃ２による容量結合でトランジスタＭ３のゲート電位を変化させることがないため、上記のような読み出し不良が起こらない。
＜＜構成例７＞＞
　図２０Ａには、メモリセルアレイＭＣＡのメモリセルＭＣに適用できるＳＲＡＭの一例を示している。なお、ＳＲＡＭは、例えば、図２の記憶階層１００において、レジスタ１０１、第１のキャッシュメモリ１０２、第２のキャッシュメモリ１０３及びメインメモリ１０４から選ばれた一以上に適用することができる。特に、ＳＲＡＭは、例えば、レジスタ１０１、第１のキャッシュメモリ１０２及び第２のキャッシュメモリ１０３に適用することが好ましい。
　メモリセルＭＣは、トランジスタＭ４と、トランジスタＭ４ｒと、論理回路ＩＮＶ１と、論理回路ＩＮＶ２と、を有する。
　トランジスタＭ４及びトランジスタＭ４ｒには、例えば、トランジスタＭ１に適用できるトランジスタを用いることができる。
　論理回路ＩＮＶ１及び論理回路ＩＮＶ２は、その回路に入力された信号に対する反転信号を生成して出力する機能を有する。論理回路ＩＮＶ１及び論理回路ＩＮＶ２としては、例えば、インバータ回路を適用することができる。また、インバータ回路以外では、例えば、ＮＡＮＤ回路、ＮＯＲ回路、ＸＯＲ回路、若しくはこれらを組み合わせた論理回路とすることができる。
　トランジスタＭ４の第１端子は配線ＢＬに電気的に接続され、トランジスタＭ４の第２端子は論理回路ＩＮＶ１の入力端子と論理回路ＩＮＶ２の出力端子とに電気的に接続され、トランジスタＭ４のゲートは配線ＷＬに電気的に接続されている。トランジスタＭ４ｒの第１端子は配線ＢＬＢに電気的に接続され、トランジスタＭ４ｒの第２端子は論理回路ＩＮＶ１の出力端子と論理回路ＩＮＶ２の入力端子とに電気的に接続され、トランジスタＭ４ｒのゲートは配線ＷＬに電気的に接続されている。
　論理回路ＩＮＶ１及び論理回路ＩＮＶ２のそれぞれの高電源入力端子は配線Ｃ１Ｌに電気的に接続され、論理回路ＩＮＶ１及び論理回路ＩＮＶ２のそれぞれの低電源入力端子は配線Ｃ２Ｌに電気的に接続されている。配線Ｃ１Ｌは高レベル電位を与える配線として機能し、配線Ｃ２Ｌは低レベル電位を与える配線として機能する。なお、配線Ｃ１Ｌ及び配線Ｃ２Ｌは、定電位ではなく可変電位を与える配線としてもよい。
　データの書き込みは、配線ＷＬに高レベル電位を印加し、トランジスタＭ４をオン状態にし、配線ＢＬと、論理回路ＩＮＶ１の入力端子及び論理回路ＩＮＶ２の出力端子と、の間を導通状態にすることによって行われる。また、このとき、トランジスタＭ４ｒもオン状態となり、配線ＢＬＢと、論理回路ＩＮＶ１の出力端子及び論理回路ＩＮＶ２の入力端子と、の間が導通状態になる。そのため、メモリセルＭＣにデータを書き込む際、配線ＢＬ及び配線ＢＬＢのそれぞれから書き込み用のデータ信号を送信することができる。なお、配線ＢＬに入力される書き込み用のデータ信号は、配線ＢＬＢに入力される信号の反転信号とするのが好ましい。また、配線ＢＬ及び配線ＢＬＢは、図１７に示した配線ＢＬに相当し、配線ＷＬは、図１７に示した配線ＷＬに相当する。
　また、図１７に示したメモリセルＭＣは、図２０Ａに示すメモリセルＭＣに限定されない。図２０Ａに示すメモリセルＭＣは、状況に応じて、回路の取捨、回路の接続の変更などをすることができる。例えば、図２０Ｂに示すとおり、図２０ＡのメモリセルＭＣにトランジスタＭ５と、トランジスタＭ５ｒと、容量素子Ｃ３と、容量素子Ｃ３ｒと、を設けた構成としてもよい。
　トランジスタＭ５及びトランジスタＭ５ｒには、例えば、トランジスタＭ１に適用できるトランジスタを用いることができる。
　トランジスタＭ５の第１端子は、トランジスタＭ４の第２端子と、論理回路ＩＮＶ１の入力端子と、論理回路ＩＮＶ２の出力端子と、に電気的に接続され、トランジスタＭ５の第２端子は、容量素子Ｃ３の第１端子に電気的に接続され、トランジスタＭ５のゲートは配線Ｗ２Ｌに電気的に接続されている。トランジスタＭ５ｒの第１端子は、トランジスタＭ４の第２端子と、論理回路ＩＮＶ１の入力端子と、論理回路ＩＮＶ２の出力端子と、に電気的に接続され、トランジスタＭ５ｒの第２端子は、容量素子Ｃ３ｒの第１端子に電気的に接続され、トランジスタＭ５ｒのゲートは配線Ｗ２Ｌに電気的に接続されている。容量素子Ｃ３及び容量素子Ｃ３ｒのそれぞれの第２端子は、配線ＣＬに電気的に接続されている。
　なお、図２０ＢのメモリセルＭＣに図示している配線Ｗ１Ｌは、図２０Ａにおける配線ＷＬに相当する。配線Ｗ２Ｌは、第２のワード線として機能し、トランジスタＭ５及びトランジスタＭ５ｒのそれぞれのオン状態とオフ状態との切り替えを行う。また、配線Ｗ１Ｌ及び配線Ｗ２Ｌは、図１７に示した配線ＷＬに相当する。
　配線ＣＬは、容量素子Ｃ３及び容量素子Ｃ３ｒのそれぞれの第２端子に定電位を印加するための配線として機能する。なお、当該定電位としては、高レベル電位、低レベル電位、接地電位又は負電位とすることができる。なお、配線ＣＬは、可変電位（例えば、パルス電位）を与える配線として機能してもよい。
　配線Ｗ２Ｌによって、トランジスタＭ５及びトランジスタＭ５ｒのそれぞれをオン状態にすることによって、トランジスタＭ４の第２端子と、容量素子Ｃ３の第１端子と、の間が導通状態になり、トランジスタＭ４ｒの第２端子と、容量素子Ｃ３ｒの第１端子と、の間が導通状態になる。これによって、容量素子Ｃ３の第１端子に、論理回路ＩＮＶ１の入力端子と、論理回路ＩＮＶ２の出力端子と、のそれぞれの電位が書き込まれ、容量素子Ｃ３ｒの第１端子に、論理回路ＩＮＶ１の出力端子と、論理回路ＩＮＶ２の入力端子と、のそれぞれの電位が書き込まれる。その後、配線Ｗ２Ｌによって、トランジスタＭ５及びトランジスタＭ５ｒをオフ状態にすることによって、容量素子Ｃ３及び容量素子Ｃ３ｒのそれぞれの第１端子をフローティング状態にすることができ、容量素子Ｃ３及び容量素子Ｃ３ｒのそれぞれの第１端子に書き込まれた電位を保持することができる。このとき、配線Ｃ１Ｌ及び配線Ｃ２Ｌからの電圧の供給を一時的に停止して、論理回路ＩＮＶ１及び論理回路ＩＮＶ２の駆動を停止しても、トランジスタＭ５、トランジスタＭ５ｒ、容量素子Ｃ３及び容量素子Ｃ３ｒによってデータの保持を行うことができる。
＜半導体装置ＤＥＶの構成例１＞
　次に、本発明の一態様の半導体装置ＤＥＶの断面構成例を図２１に示す。図２１に示す半導体装置ＤＥＶは、駆動回路領域５０及び制御処理領域８０の上方に、回路層９０と、複数層のセルアレイ層６０（実施の形態１で説明した図１の記憶層ＭＥＭＬ＿Ｌに相当）を有する。なお、複数層のセルアレイ層６０は、回路層９０の上方に位置している。
　図２１では、駆動回路領域５０が有するトランジスタ４００を例示している。トランジスタ４００は、基板３１１上に設けられ、ゲートとして機能する導電体３１６と、ゲート絶縁体として機能する絶縁体３１５と、基板３１１の一部を含む半導体領域３１３と、及びソース領域またはドレイン領域として機能する低抵抗領域３１４ａと、低抵抗領域３１４ｂと、を有する。トランジスタ４００は、ｐチャネル型のトランジスタ、あるいはｎチャネル型のトランジスタのいずれでもよい。基板３１１としては、例えば半導体基板（特に、シリコンを材料とした単結晶基板）を用いることができる。
　なお、基板３１１には、ゲルマニウムを材料とした単結晶基板を用いてもよい。また、半導体基板以外では、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板、ガラス基板、石英基板、プラスチック基板、サファイアガラス基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙又は基材フィルムを用いることができる。なお、ガラス基板の例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス又はソーダライムガラスが挙げられる。可撓性基板、貼り合わせフィルム、基材フィルムなどの例としては、例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、ポリテトラフルオロエチレン（ＰＴＦＥ）に代表されるプラスチックが挙げられる。または、別の例としては、アクリル等の合成樹脂が挙げられる。または、別の例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル又はポリ塩化ビニルが挙げられる。または、別の例としては、ポリアミド、ポリイミド、アラミド、エポキシ樹脂、無機蒸着フィルム又は紙類が挙げられる。なお、半導体装置ＤＥＶの作製工程において熱処理が含まれている場合、当該基板には、熱に対して耐性の高い材料を選択することが好ましい。
　ここで、図２１に示すトランジスタ４００はチャネルが形成される半導体領域３１３（基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面および上面を、絶縁体３１５を介して、導電体３１６が覆うように設けられている。なお、導電体３１６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ４００は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板を加工して凸形状を有する半導体膜を形成してもよい。
　なお、図２１に示すトランジスタ４００は一例であり、その構造に限定されず、回路構成または駆動方法に応じて適切なトランジスタを用いればよい。
　各構造体の間には、層間膜、配線及びプラグが設けられた配線層が設けられていてもよい。また、配線層は、設計に応じて複数層設けることができる。また、本明細書等において、配線と、プラグと、が一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、及び導電体の一部がプラグとして機能する場合もある。
　例えば、トランジスタ４００上には、層間膜として、絶縁体３２０、絶縁体３０１、絶縁体３２４及び絶縁体３２６が順に積層して設けられている。また、絶縁体３２０及び絶縁体３０１には導電体３２８などが埋め込まれている。また、絶縁体３２４及び絶縁体３２６には導電体３３０などが埋め込まれている。なお、導電体３２８及び導電体３３０はコンタクトプラグ又は配線として機能する。
　各プラグ及び配線（導電体３２８及び導電体３３０）の材料としては、金属材料、合金材料、金属窒化物材料及び金属酸化物材料から選ばれた一以上の導電性材料を、単層又は積層して用いることができる。耐熱性と導電性を両立するタングステン又はモリブデンといった高融点材料を用いることが好ましく、タングステンを用いることが好ましい。また、当該材料としては、アルミニウム又は銅といった低抵抗導電性材料を用いることが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
　また、層間膜として機能する絶縁体は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。例えば、絶縁体３０１の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
　絶縁体３２６及び導電体３３０上に、配線層を設けてもよい。例えば、図２２において、絶縁体３２６及び導電体３３０上に、絶縁体３５０、絶縁体３５７及び絶縁体３５２が順に積層して設けられている。絶縁体３５０、絶縁体３５７及び絶縁体３５２には、導電体３５６が形成されている。導電体３５６は、コンタクトプラグ又は配線として機能する。また、導電体３５６には、導電体３２８又は導電体３３０に適用できる材料を用いることができる。
　回路層９０は、一例として、トランジスタＭＮを有する。トランジスタＭＮは、一例として、実施の形態１で説明した回路層ＳＷＣＬに含まれているトランジスタとすることができる。例えば、回路層ＳＷＣＬに含まれているトランジスタとは、回路層ＳＷＣＬが有するスイッチに含まれているトランジスタとすることができる。
　トランジスタＭＮとしては、例えば、トランジスタＭ１に適用できるトランジスタを用いることができる。
　また、図２１に示す半導体装置ＤＥＶにおいて、導電体３５６上には、導電体３６１などが設けられている。また、回路層９０には導電体３６２が埋め込まれており、また、回路層９０のトランジスタＭＮの一対の低抵抗領域上のそれぞれには、導電体５４０ａ及び導電体５４０ｂが設けられている。また、トランジスタＭＮの上方には、導電体３６３ａ及び導電体３６３ｂが設けられている。導電体３６１、導電体３６２、導電体３６３ａ及び導電体３６３ｂは、コンタクトプラグ又は配線として機能する。
　複数のセルアレイ層６０のそれぞれは、複数のメモリセルＭＣを有する。なお、図２１に示すメモリセルＭＣは、一例として、図１８ＢのメモリセルＭＣを示している。このため、図２１に示すメモリセルＭＣのそれぞれには、トランジスタＭ１と、容量素子Ｃ１と、を図示している。
　また、回路層９０とセルアレイ層６０＿１との間の層間膜には、導電体５０２が埋め込まれている。また、複数のセルアレイ層６０のそれぞれにおいて、後述する絶縁体５１４、絶縁体５１６及び絶縁体５２０には、導電体５０３が埋め込まれている。なお、導電体５０２の一部には、導電体５０３が埋め込まれていてもよい。導電体５０２及び導電体５０３は、コンタクトプラグ又は配線として機能する。また、複数のセルアレイ層６０には、上層のセルアレイ層６０のメモリセルＭＣに電気的に接続するためのコンタクトプラグ又は配線として機能する導電体が埋め込まれている。また、複数のセルアレイ層６０のそれぞれにおいて、後述する絶縁体５２０、絶縁体５２２、導電体５４２ｂ、絶縁体５５４、絶縁体５８０及び絶縁体５７４には、導電体５０４が埋め込まれている。なお、絶縁体５７４は、絶縁体５１４と同一の材料を用いた絶縁膜としてもよい。導電体５０２、導電体５０３及び導電体５０４は、コンタクトプラグ、又は配線として機能する。
　図２１に示す半導体装置ＤＥＶでは、一例として、回路層９０のトランジスタＭＮは、導電体５４０ａと、導電体３６３ｂと、導電体５０２と、導電体５０３と、を介して、セルアレイ層６０＿１のメモリセルＭＣに含まれるトランジスタＭ１に電気的に接続されている。特に、導電体５０３と、後述する導電体５４２ａ又は導電体５４２ｂと、が接触することによって、トランジスタＭＮとトランジスタＭ１とが互いに電気的に接続されている。
　なお、図２１では、駆動回路領域５０及び制御処理領域８０に含まれているトランジスタ４００と、セルアレイ層６０＿１のメモリセルＭＣに含まれているトランジスタＭ１と、の間の電気的経路上には、１個のトランジスタＭＮが設けられているが、当該電気的経路上には、状況に応じて複数個のトランジスタＭＮが設けられていてもよい。
　また、図２１の半導体装置ＤＥＶは、複数のセルアレイ層６０が下方から順に積層されている構成となっているが、半導体装置ＤＥＶに含まれるセルアレイは、図２２に示すとおり、積層方向に形成されていてもよい。
　図２２の半導体装置ＤＥＶにおいて、回路層９０とセルアレイ層６０＿１との間の層間膜には、導電体５０２が埋め込まれている。また、複数のセルアレイ層６０のそれぞれにおいて、後述する絶縁体５１４及び絶縁体５１６には、導電体５０３が埋め込まれている。なお、導電体５０２の一部には、導電体５０３が埋め込まれていてもよい。また、複数のセルアレイ層６０のそれぞれにおいて、後述する絶縁体５２０、絶縁体５２２、導電体５４２ｂ、絶縁体５５４、絶縁体５８０及び絶縁体５７４には、導電体５０４が埋め込まれている。なお、絶縁体５７４は、絶縁体５１４と同一の材料を用いた絶縁膜としてもよい。導電体５０２、導電体５０３及び導電体５０４は、コンタクトプラグ又は配線として機能する。
　図２２に示す半導体装置ＤＥＶでは、一例として、回路層９０のトランジスタＭＮは、導電体５４０ａと、導電体３６３ｂと、導電体５０２と、導電体５０３と、導電体５０４と、を介して、複数のセルアレイ層６０のそれぞれのメモリセルＭＣに含まれるトランジスタＭ１に電気的に接続されている。特に、導電体５０４と後述する導電体５４２ｂとが接触することによって、トランジスタＭＮとトランジスタＭ１とが互いに電気的に接続されている。
＜＜トランジスタの構成例＞＞
　次に、図２１及び図２２に示しているトランジスタＭ１及びトランジスタＭＮの構成例について説明する。
　図２３Ａ及び図２３Ｂに示すトランジスタ５００は、半導体装置ＤＥＶのトランジスタＭ１及びトランジスタＭＮに適用できるトランジスタであって、特に図２３Ａでは、トランジスタ５００のチャネル長方向の断面模式図を示しており、図２３Ｂでは、当該トランジスタ５００のチャネル幅方向の断面模式図を示している。なお、図２３Ａ及び図２３Ｂでは、絶縁体５１２上にトランジスタ５００が設けられている構成を示している。
　なお、半導体装置ＤＥＶのトランジスタＭＮには、例えば、図２３Ａ及び図２３Ｂに示すトランジスタ５００の構成を用いることができる。また、半導体装置ＤＥＶのトランジスタＭ１には、例えば、図２３Ａの変更例である、後述する図２５のトランジスタ５００の構成を用いることができる。特に、セルアレイ層６０に備わるトランジスタＭ１は、導電体５０４と電気的に接続するために、図２５のトランジスタ５００の構成を用いることが好ましい。
　図２３Ａ及び図２３Ｂに示すように、トランジスタ５００は、一例として、金属酸化物５３１ａと、金属酸化物５３１ｂと、導電体５０５と、導電体５４２ａと、導電体５４２ｂと、絶縁体５８０と、導電体５６０と、絶縁体５１４と、絶縁体５１６と、絶縁体５２０と、絶縁体５２２と、絶縁体５２４と、絶縁体５５０と、絶縁体５５４と、絶縁体５７４と、絶縁体５８０と、絶縁体５８１と、を有する。なお、トランジスタ５００は、上述した構成要素のそれぞれを必ずしも有していなくてもよい。例えば、トランジスタ５００は、絶縁体５２０を有していない構成としてもよい。
　導電体５０５（導電体５０５ａ及び導電体５０５ｂ）及び絶縁体５１６は、基板（図示しない）の上方に配置されている。特に、導電体５０５は、絶縁体５１６に埋め込まれて設けることが好ましい。具体的には、導電体５０５ａは、絶縁体５１６に設けられた開口の底面及び側壁に接して設けられることが好ましい。また、導電体５０５ｂは、導電体５０５ａに形成された凹部に埋め込まれるように設けられることが好ましい。なお、図２３Ａ及び図２３Ｂに示すトランジスタ５００では、導電体５０５ｂの上面の高さは、導電体５０５ａの上面の高さおよび絶縁体５１６の上面の高さと略一致する。
　また、金属酸化物５３１及び導電体５６０は、導電体５０５に重なる領域に配置されている。また、金属酸化物５３１ｂは、金属酸化物５３１ａの上に配置されている。また、導電体５４２ａ及び導電体５４２ｂは、金属酸化物５３１ｂの上に、互いに離隔して配置されている。また、絶縁体５８０は、導電体５４２ａ及び導電体５４２ｂ上に配置されている。特に、絶縁体５８０には、導電体５４２ａと導電体５４２ｂの間の領域に開口部が形成されている。また、導電体５６０は、当該開口部の中に配置されている。また、絶縁体５５０は、金属酸化物５３１ｂ、導電体５４２ａ、導電体５４２ｂ及び絶縁体５８０と、導電体５６０と、の間に配置されている。ここで、図２３Ａ及び図２３Ｂに示すように、導電体５６０の上面は、絶縁体５５０及び絶縁体５８０の上面と略一致することが好ましい。なお、以下において、導電体５０５ａ及び導電体５０５ｂをまとめて導電体５０５という場合がある。また、金属酸化物５３１ａ及び金属酸化物５３１ｂをまとめて金属酸化物５３１という場合がある。また、導電体５４２ａ及び導電体５４２ｂをまとめて導電体５４２という場合がある。
　また、図２３Ａに示すように、金属酸化物５３１ｂの、導電体５４２ａとの界面とその近傍には、低抵抗領域として、領域５４３ａが形成される場合がある。同様に、金属酸化物５３１ｂの、導電体５４２ｂとの界面とその近傍には、低抵抗領域として、領域５４３ｂが形成される場合がある。このとき、領域５４３ａはソース領域又はドレイン領域の一方として機能し、領域５４３ｂはソース領域又はドレイン領域の他方として機能する。また、領域５４３ａと領域５４３ｂに挟まれる領域にチャネル形成領域が形成される。
　金属酸化物５３１と接するように上記導電体５４２ａ（導電体５４２ｂ）を設けることで、領域５４３ａ（領域５４３ｂ）の酸素濃度が低減する場合がある。また、領域５４３ａ（領域５４３ｂ）に導電体５４２ａ（導電体５４２ｂ）に含まれる金属と、金属酸化物５３１の成分とを含む金属化合物層が形成される場合がある。このような場合、領域５４３ａ（領域５４３ｂ）のキャリア濃度が増加し、領域５４３ａ（領域５４３ｂ）は、低抵抗領域となる。
　図２３Ａ及び図２３Ｂに示すトランジスタ５００では、導電体５４２ａ及び導電体５４２ｂの導電体５６０側の側面が、概略垂直な形状を有している。なお、図２３Ａ及び図２３Ｂに示すトランジスタ５００は、これに限られるものではなく、導電体５４２ａ及び導電体５４２ｂの側面と底面のなす角が、１０°以上８０°以下、好ましくは、３０°以上６０°以下としてもよい。また、導電体５４２ａ及び導電体５４２ｂの対向する側面が、複数の面を有していてもよい。
　なお、トランジスタ５００では、チャネルが形成される領域（以下、チャネル形成領域ともいう。）と、その近傍において、金属酸化物５３１ａ及び金属酸化物５３１ｂの２層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、金属酸化物５３１ｂの単層構造、又は３層以上の積層構造を設ける構成にしてもよい。また、金属酸化物５３１ａ及び金属酸化物５３１ｂのそれぞれが２層以上の積層構造を有していてもよい。
　ここで、導電体５６０は、トランジスタの第１のゲート電極（ゲート電極、トップゲート電極又はフロントゲート電極と呼称する場合がある）として機能し、導電体５４２ａ及び導電体５４２ｂは、それぞれソース電極又はドレイン電極として機能する。上記のように、導電体５６０は、絶縁体５８０の開口、及び導電体５４２ａと導電体５４２ｂに挟まれた領域に埋め込まれるように形成される。ここで、導電体５６０、導電体５４２ａ及び導電体５４２ｂの配置は、絶縁体５８０の開口に対して、自己整合的に選択される。つまり、トランジスタ５００において、第１のゲート電極を、ソース電極とドレイン電極の間に、自己整合的に配置させることができる。よって、導電体５６０を位置合わせのマージンを設けることなく形成することができるため、トランジスタ５００の占有面積の縮小を図ることができる。これにより、表示装置を高精細にすることができる。また、表示装置を狭額縁にすることができる。
　また、導電体５０５は、第２のゲート電極（ボトムゲート電極又はバックゲート電極と呼称する場合がある）として機能する場合がある。この場合、導電体５０５に印加する電位を、導電体５６０に印加する電位と連動させず、独立して変化させることで、トランジスタ５００のしきい値電圧Ｖｔｈを制御することができる。特に、導電体５０５に負電位を印加することにより、トランジスタ５００のＶｔｈをより大きくし、オフ電流を小さくすることが可能となる。したがって、導電体５０５に負電位を印加したほうが、印加しない場合よりも、導電体５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
　導電体５０５は、金属酸化物５３１におけるチャネル形成領域よりも、大きく設けるとよい。特に、図２３Ｂに示すように、導電体５０５は、金属酸化物５３１のチャネル幅方向と交わる端部よりも外側の領域においても、配線として延在していることが好ましい。つまり、金属酸化物５３１のチャネル幅方向における側面の外側において、導電体５０５と、導電体５６０とは、絶縁体を介して重畳していることが好ましい。
　図２３Ａに示すように、導電体５６０は、絶縁体５５０の内側に設けられた導電体５６０ａと、導電体５６０ａの内側に埋め込まれるように設けられた導電体５６０ｂと、を有することが好ましい。なお、図２３Ａ及び図２３Ｂでは、導電体５６０を２層の積層構造として示しているが、本発明はこれに限られるものではない。例えば、導電体５６０が、単層構造であってもよいし、３層以上の積層構造であってもよい。
　図２３Ａ及び図２３Ｂに示すように、トランジスタ５００は、基板（図示しない）の上に配置された絶縁体５１２と、絶縁体５１２の上に配置された絶縁体５１４と、絶縁体５１４の上に配置された絶縁体５１６と、絶縁体５１６に埋め込まれるように配置された導電体５０５と、絶縁体５１６と導電体５０５の上に配置された絶縁体５２０と、絶縁体５２０の上に配置された絶縁体５２２と、絶縁体５２２の上に配置された絶縁体５２４と、を有することが好ましい。絶縁体５２４の上に金属酸化物５３１ａが配置されることが好ましい。
　また、図２３Ａ及び図２３Ｂに示すように、絶縁体５２２、絶縁体５２４、金属酸化物５３１ａ、金属酸化物５３１ｂ、導電体５４２ａ、導電体５４２ｂ及び絶縁体５８０と、の間に絶縁体５５４が配置されることが好ましい。ここで、絶縁体５５４は、図２３Ａ及び図２３Ｂに示すように、絶縁体５５０の側面、導電体５４２ａの上面と側面、導電体５４２ｂの上面と側面、金属酸化物５３１ａ、金属酸化物５３１ｂ、絶縁体５２４の側面及び上面、並びに絶縁体５２２の上面、に接することが好ましい。
　トランジスタ５００上には、層間膜として機能する絶縁体５７４及び絶縁体５８１が配置されることが好ましい。ここで、絶縁体５７４は、導電体５６０、絶縁体５５０及び絶縁体５８０の上面に接して配置されることが好ましい。また、このとき、絶縁体５８０の上面は、平坦化されていることが好ましい。
　トランジスタ５００と電気的に接続し、プラグとして機能する導電体５４０（導電体５４０ａ及び導電体５４０ｂ）が設けられることが好ましい。このため、絶縁体５５４、絶縁体５８０、絶縁体５７４及び絶縁体５８１の開口の内壁に接して導電体５４０が設けられる。特に、当該内壁に接して導電体５４０の第１の導電体が設けられ、さらに第１の導電体の側面に導電体５４０の第２の導電体が設けられる構成にしてもよい。ここで、導電体５４０の上面の高さと、絶縁体５８１の上面の高さは同程度にできる。
　具体的には、例えば、絶縁体５８１、絶縁体５７４、絶縁体５８０及び絶縁体５５４の２つの開口の一方の内壁に接して、導電体５４０ａの第１の導電体が設けられ、その側面に接して導電体５４０ａの第２の導電体が形成されている。なお、当該開口の底部の一部には導電体５４２ａが位置しており、導電体５４０ａが導電体５４２ａと接する。同様に、例えば、絶縁体５８１、絶縁体５７４、絶縁体５８０及び絶縁体５５４の２つの開口の他方の内壁に接して、導電体５４０ｂの第１の導電体が設けられ、その側面に接して導電体５４０ｂの第２の導電体が形成されている。なお、当該開口の底部の一部には導電体５４２ｂが位置しており、導電体５４０ｂが導電体５４２ｂと接する。
　なお、トランジスタ５００では、導電体５４０の第１の導電体および導電体５４０の第２の導電体を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体５４０を単層、又は３層以上の積層構造として設ける構成にしてもよい。構造体が積層構造を有する場合、形成順に序数を付与し、区別する場合がある。
　図２３Ｂに示すように、金属酸化物５３１ｂの導電体５４２と重ならない領域、言い換えると、金属酸化物５３１のチャネル形成領域において、金属酸化物５３１の側面が導電体５６０で覆うように配置されている。これにより、第１のゲート電極としての機能する導電体５６０の電界を金属酸化物５３１の側面に作用させやすくなり、結果として、導電体５６０の電界によって金属酸化物５３１のチャネル形成領域を電気的に取り囲むことができる。よって、トランジスタ５００のオン電流を増大させ、周波数特性を向上させることができる。
　なお、本発明の一態様の半導体装置に係るトランジスタの構成は、図２３Ａに示すトランジスタ５００に限定されない。例えば、半導体装置ＤＥＶに備わるトランジスタは、図２３Ａにおいて、導電体５４２ａ及び導電体５４２ｂが、金属酸化物５３１ｂ上だけでなく、金属酸化物５３１ａの側面と、絶縁体５２４の側面と、絶縁体５２２の上面と、に形成されている構成としてもよい（図２５参照）。
＜＜トランジスタの構成材料＞＞
　次に、トランジスタ５００に用いることができる構成材料について説明する。
［金属酸化物（酸化物半導体）］
　トランジスタ５００は、チャネル形成領域を含む金属酸化物５３１（金属酸化物５３１ａ及び金属酸化物５３１ｂ）に、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう。）を用いることが好ましい。例えば、金属酸化物５３１のチャネル形成領域となる金属酸化物として、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３．０ｅＶ以上のものを用いることが好ましい。
　上記金属酸化物として、少なくともインジウム又は亜鉛を含むことが好ましい。特に、インジウム及び亜鉛を含むことが好ましい。また、これらに加えて、元素Ｍが含まれていることが好ましい。元素Ｍとして、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルト及びアンチモンから選ばれた一以上を用いることができる。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム又はスズの一以上とすることが好ましい。また、元素Ｍは、ガリウム及び錫の一方又は双方を有することがさらに好ましい。
　上述したとおり、金属酸化物５３１は、金属酸化物５３１ａと、金属酸化物５３１ａ上の金属酸化物５３１ｂと、を有する。金属酸化物５３１ｂ下に金属酸化物５３１ａを有することで、金属酸化物５３１ａよりも下方に形成された構造物から、金属酸化物５３１ｂへの不純物の拡散を抑制することができる。
　また、金属酸化物５３１は、各金属原子の原子数比が異なる複数の酸化物層の積層構造を有することが好ましい。例えば、金属酸化物５３１が、少なくともインジウム（Ｉｎ）と、元素Ｍと、を含む場合、金属酸化物５３１ａを構成する全元素の原子数に対する、金属酸化物５３１ａに含まれる元素Ｍの原子数の割合が、金属酸化物５３１ｂを構成する全元素の原子数に対する、金属酸化物５３１ｂに含まれる元素Ｍの原子数の割合より高いことが好ましい。また、金属酸化物５３１ａに含まれる元素Ｍの、Ｉｎに対する原子数比が、金属酸化物５３１ｂに含まれる元素Ｍの、Ｉｎに対する原子数比より大きいことが好ましい。
　金属酸化物５３１ａの伝導帯下端のエネルギーが、金属酸化物５３１ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、金属酸化物５３１ａの電子親和力が、金属酸化物５３１ｂの電子親和力より小さいことが好ましい。
　ここで、金属酸化物５３１ａ及び金属酸化物５３１ｂの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、金属酸化物５３１ａ及び金属酸化物５３１ｂの接合部における伝導帯下端のエネルギー準位は、連続的に変化または連続接合するともいうことができる。このようにするためには、金属酸化物５３１ａと金属酸化物５３１ｂとの界面において形成される混合層の欠陥準位密度を低くするとよい。
　具体的には、金属酸化物５３１ａと金属酸化物５３１ｂが、酸素以外に共通の元素を有する（主成分とする。）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、金属酸化物５３１ｂがＩｎ−Ｇａ−Ｚｎ酸化物（インジウム−ガリウム−亜鉛酸化物）の場合、金属酸化物５３１ａには、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、又は酸化ガリウムを用いることができる。
　具体的には、金属酸化物５３１ａとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、１：３：２［原子数比］、又は１：１：０．５［原子数比］の金属酸化物を用いればよい。また、金属酸化物５３１ｂとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］、４：２：３［原子数比］、又は３：１：２［原子数比］の金属酸化物を用いればよい。
　このとき、キャリアの主たる経路は金属酸化物５３１ｂとなる。金属酸化物５３１ａを上述した構成とすることで、金属酸化物５３１ａと金属酸化物５３１ｂとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５００は高いオン電流、及び高い周波数特性を得ることができる。
　また、金属酸化物５３１と接するように上記導電体５４２を設けることで、金属酸化物５３１の導電体５４２近傍において、酸素濃度が低減する場合がある。また、金属酸化物５３１の導電体５４２近傍において、導電体５４２に含まれる金属と、金属酸化物５３１の成分とを含む金属化合物層が形成される場合がある。このような場合、金属酸化物５３１の導電体５４２近傍の領域において、キャリア密度が増加し、当該領域は、低抵抗領域となる。
　ところで、金属酸化物５３１ｂは、導電体５４２と重ならない領域の膜厚が、導電体５４２と重なる領域の膜厚より薄くなる場合がある。これは、導電体５４２ａ及び導電体５４２ｂを形成する際に、金属酸化物５３１ｂの上面の一部を除去することにより形成される。金属酸化物５３１ｂの上面には、導電体５４２となる導電膜を成膜した際に、当該導電膜との界面近傍に抵抗の低い領域が形成される場合がある。このように、金属酸化物５３１ｂの上面の導電体５４２ａと導電体５４２ｂの間に位置する、抵抗の低い領域を除去することにより、当該領域にチャネルが形成されることを防ぐことができる。
［導電体］
　導電体には、例えば、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム及びランタンから選ばれた金属元素、または上述した金属元素から選ばれた二以上を有する合金を用いることが好ましい。導電体には、例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物を用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、及びランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、又は、酸素を吸収しても導電性を維持する材料であるため、好ましい。また、導電体には、例えば、不純物元素（例えば、リン）を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、又はシリサイド（例えば、ニッケルシリサイド）を用いてもよい。
　上記の材料で形成される導電体を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
　第２のゲート電極として機能する、導電体５０５ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（例えば、Ｎ２Ｏ、ＮＯ又はＮＯ２）、及び銅原子といった不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子及び酸素分子の一方又は双方）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
　導電体５０５ａに、水素の拡散を低減する機能を有する導電性材料を用いることにより、導電体５０５ｂに含まれる水素といった不純物が、絶縁体５２４を介して、金属酸化物５３１に拡散することを抑制できる。また、導電体５０５ａに、酸素の拡散を抑制する機能を有する導電性材料を用いることにより、導電体５０５ｂが酸化されて導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、チタン、窒化チタン、タンタル、窒化タンタル、ルテニウム又は酸化ルテニウムが挙げられる。したがって、導電体５０５ａには、上記導電性材料を単層又は積層とすればよい。例えば、導電体５０５ａには、窒化チタンを用いればよい。
　また、導電体５０５ｂは、タングステン、銅又はアルミニウムを主成分とする導電性材料を用いることが好ましい。例えば、導電体５０５ｂは、タングステンを用いればよい。
　ソース電極又はドレイン電極として機能する導電体５４２（導電体５４２ａ及び導電体５４２ｂ）には、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、上述した金属元素から選ばれた二以上を有する合金を用いることが好ましい。例えば、導電体５４２には、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物が用いられることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、並びにランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、又は、酸素を吸収しても導電性を維持する材料であるため、好ましい。
　第１のゲート電極として機能する、導電体５６０ａは、上述した水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（例えば、Ｎ２Ｏ、ＮＯ又はＮＯ２）及び銅原子といった不純物の拡散を抑制する機能を有する導電体を用いることが好ましい。または、酸素（例えば、酸素原子及び酸素分子の一方又は双方）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
　導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体５５０に含まれる酸素により、導電体５６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウム又は酸化ルテニウムが挙げられる。また、導電体５６０ａとして、酸素を含む導電性材料を設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
　導電体５６０ｂは、タングステン、銅又はアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５６０は、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅又はアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは積層構造としてもよく、例えば、チタン又は窒化チタンと上記導電性材料との積層構造としてもよい。
　また、導電体５６０には、例えば、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物又はシリコンを添加したインジウム錫酸化物を用いてもよい。また、例えば、当該導電体には、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体等から混入する水素を捕獲することができる場合がある。
　なお、導電体５６０は、図２３Ａ及び図２３Ｂでは２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。
　プラグとして機能する、導電体５４０ａ及び導電体５４０ｂには、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いられることが好ましい。また、導電体５４０ａ及び導電体５４０ｂは積層構造としてもよい。
　導電体５４０を積層構造とする場合、導電体５４２、絶縁体５５４、絶縁体５８０、絶縁体５７４及び絶縁体５８１と接する導電体には、上述した、水及び水素といった不純物の拡散を抑制する機能を有する導電体を用いることが好ましい。例えば、当該導電体には、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウム又は酸化ルテニウムを用いることが好ましい。また、水及び水素といった不純物の拡散を抑制する機能を有する導電性材料は、単層構造又は積層構造として用いてもよい。当該導電性材料を用いることで、絶縁体５８０に添加された酸素が導電体５４０ａ及び導電体５４０ｂに吸収されることを抑制できる。また、絶縁体５８１より上層から水及び水素といった不純物が、導電体５４０ａ及び導電体５４０ｂを通じて金属酸化物５３１に混入することを抑制できる。
　同様に、コンタクトプラグ又は配線として機能する、導電体３６１、導電体３６２、導電体３６３ａ、導電体３６３ｂ、導電体５０２、導電体５０３及び導電体５０４のそれぞれには、導電体５４０ａ又は導電体５４０ｂに適用できる材料を用いることができる。
［絶縁体］
　絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物又は金属窒化酸化物が挙げられる。
　絶縁体５１４は、水及び水素といった不純物が、基板側からトランジスタ５００に混入することを抑制するバリア絶縁膜として機能することが好ましい。したがって、絶縁体５１４は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（例えば、Ｎ２Ｏ、ＮＯ又はＮＯ２）、及び銅原子といった不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子及び酸素分子の一方又は双方）の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を用いることが好ましい。
　水及び水素といった不純物と、酸素と、の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム及びタンタルから選ばれた一以上を含む絶縁体を、単層で、または積層で用いればよい。具体的には、水及び水素といった不純物と、酸素と、の透過を抑制する機能を有する絶縁体としては、例えば、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム及び酸化タンタルといった金属酸化物が挙げられる。また、水及び水素といった不純物と、酸素と、の透過を抑制する機能を有する絶縁体としては、例えば、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）が挙げられる。また、水及び水素といった不純物と、酸素と、の透過を抑制する機能を有する絶縁体としては、例えば、窒化アルミニウム、窒化アルミニウムチタン、窒化チタン、窒化酸化シリコン及び窒化シリコンといった金属窒化物が挙げられる。
　特に、絶縁体５１４には、酸化アルミニウム又は窒化シリコンを用いることが好ましい。これにより、水及び水素といった不純物が絶縁体５１４よりも基板側からトランジスタ５００側に拡散することを抑制できる。または、絶縁体５２４等に含まれる酸素が、絶縁体５１４よりも基板側に、拡散することを抑制できる。
　絶縁体５２０、絶縁体５２２及び絶縁体５２４は、第２のゲート絶縁体としての機能を有する。
　ここで、金属酸化物５３１と接する第２のゲート絶縁体は、加熱により酸素が脱離されていることが好ましい。本明細書等では、加熱により離脱する酸素を過剰酸素と呼ぶことがある。例えば、第２のゲート絶縁体として機能する絶縁体５２４には、酸化シリコン又は酸化窒化シリコンを適宜用いればよい。酸素を含む絶縁体を金属酸化物５３１に接して設けることにより、金属酸化物５３１中の酸素欠損を低減し、トランジスタ５００の信頼性を向上させることができる。
　絶縁体５２４として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、昇温脱離ガス分析法（ＴＤＳ：Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）にて酸素原子に換算した酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、更に好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３以上、又は３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳによる分析時における膜の表面温度は、１００℃以上７００℃以下、又は１００℃以上４００℃以下の範囲が好ましい。
　絶縁体５２２は、絶縁体５１４と同様に、水及び水素といった不純物が、基板側からトランジスタ５００に混入することを抑制するバリア絶縁膜として機能することが好ましい。例えば、絶縁体５２２は、絶縁体５２４より水素透過性が低いことが好ましい。
　さらに、絶縁体５２２は、酸素（例えば、酸素原子及び酸素分子の一方又は双方）の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。例えば、絶縁体５２２は、絶縁体５２４より酸素透過性が低いことが好ましい。絶縁体５２２が、酸素の拡散を抑制する機能を有することで、金属酸化物５３１が有する酸素が、基板側へ拡散することを低減でき、好ましい。また、導電体５０５が、絶縁体５２４及び金属酸化物５３１が有する酸素と反応することを抑制することができる。
　絶縁体５２２は、絶縁性材料であるアルミニウム及びハフニウムの一方又は双方の酸化物を含む絶縁体を用いるとよい。アルミニウム及びハフニウムの一方又は双方の酸化物を含む絶縁体としては、例えば、酸化アルミニウム、酸化ハフニウム、並びにアルミニウムとハフニウムとを含む酸化物（ハフニウムアルミネート）が挙げられる。このような材料を用いて絶縁体５２２を形成した場合、絶縁体５２２は、金属酸化物５３１からの酸素の放出、ならびに、トランジスタ５００の周辺部から金属酸化物５３１への水素といった不純物の混入を抑制する層として機能する。
　又は、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム又は酸化ジルコニウムを添加してもよい。又はこれらの絶縁体を窒化処理してもよい。また、上記の絶縁体に酸化シリコン、酸化窒化シリコン又は窒化シリコンを積層して用いてもよい。
　絶縁体５２２には、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、又は（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）といったいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層又は積層で用いてもよい。又は、絶縁体５２２には、比誘電率の高い絶縁体として、アルミニウムとハフニウムとを有する酸化物、アルミニウムとハフニウムとを有する酸化窒化物、シリコンとハフニウムとを有する酸化物、シリコンとハフニウムとを有する酸化窒化物、又はシリコンとハフニウムとを有する窒化物を用いてもよい。トランジスタの微細化、又は高集積化が進むと、ゲート絶縁体の薄膜化を起因とするリーク電流といった問題が生じる場合がある。ゲート絶縁体として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
　絶縁体５２０は、熱的に安定していることが好ましい。例えば、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、好適である。また、ｈｉｇｈ−ｋ材料の絶縁体を酸化シリコン又は酸化窒化シリコンと組み合わせることで、熱的に安定かつ比誘電率の高い積層構成の絶縁体５２０を得ることができる。また、絶縁体５２０には、絶縁体５２４に適用できる材料を用いてもよい。
　なお、絶縁体５２０、絶縁体５２２及び絶縁体５２４から選ばれた一以上が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
　層間膜として機能する絶縁体５１２、絶縁体５１６、絶縁体５８０及び絶縁体５８１は、絶縁体５１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。また、絶縁体５１６、絶縁体５８０及び絶縁体５８１は、膜中の水及び水素といった不純物の濃度が低減されていることが好ましい。
　絶縁体５１２、絶縁体５１６、絶縁体５８０及び絶縁体５８１には、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン又は窒化シリコンを用いることができる。また、絶縁体５１２、絶縁体５１６、絶縁体５８０及び絶縁体５８１には、例えば、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素と窒素を添加した酸化シリコン、又は空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、酸化窒化シリコン、及び空孔を有する酸化シリコンといった材料は、加熱により脱離する酸素を含む領域を容易に形成することができるため好ましい。また、絶縁体５１２、絶縁体５１６、絶縁体５８０及び絶縁体５８１には、樹脂を用いることができる。また、絶縁体５１２、絶縁体５１６、絶縁体５８０及び絶縁体５８１に適用できる材料は、上述した材料を適宜組み合わせたものとしてもよい。
　絶縁体５５４及び絶縁体５７４は、絶縁体５１４及び絶縁体５２２と同様に、水及び水素（例えば、水素原子及び水素分子の一方又は双方）といった不純物の拡散を抑制する機能を有することが好ましい。つまり、絶縁体５５４及び絶縁体５７４は、当該不純物がトランジスタ５００に混入することを抑制するバリア絶縁膜として機能することが好ましい。また、絶縁体５５４及び絶縁体５７４は、酸素（例えば、酸素原子及び酸素分子の一方又は双方）の拡散を抑制する機能を有することが好ましい。例えば、絶縁体５５４及び絶縁体５７４は、絶縁体５２４、絶縁体５５０及び絶縁体５８０より酸素透過性が低いことが好ましい。つまり、絶縁体５５４及び絶縁体５７４は、酸素が金属酸化物５３１から脱離して、絶縁体５５４の外側又は絶縁体５８０よりも上方に拡散することを抑制する機能を有することが好ましい。そのため、絶縁体５５４及び絶縁体５７４は、絶縁体５１４又は絶縁体５２４に適用できる材料を用いることができる。
　このように、絶縁体５２２、絶縁体５５４及び絶縁体５７４によって、絶縁体５２４、金属酸化物５３１及び絶縁体５５０を囲むことにより、外方から水及び水素といった不純物がトランジスタ５００に侵入することを抑制することができる。また、トランジスタ５００の内部から外方に酸素が拡散することを抑制することができる。
　絶縁体５５０は、第１のゲート絶縁体として機能する。絶縁体５５０は、金属酸化物５３１ｂの上面に接して配置することが好ましい。絶縁体５５０には、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素と窒素を添加した酸化シリコン又は空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン及び酸化窒化シリコンは熱に対し安定であるため好ましい。
　絶縁体５５０は、絶縁体５２４と同様に、絶縁体５５０中の水及び水素といった不純物濃度が低減されていることが好ましい。絶縁体５５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
　なお、絶縁体５８０、絶縁体５５４、導電体５４２及び金属酸化物５３１ｂと、絶縁体５５０と、の間に絶縁体を設けてもよい。当該絶縁体には、例えば、酸化アルミニウム、又は酸化ハフニウムを用いることが好ましい。当該絶縁体を設けることで、金属酸化物５３１ｂからの酸素の脱離、金属酸化物５３１ｂへの酸素の過剰供給、導電体５４２の酸化を抑制できる。
　また、絶縁体５５０と導電体５６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体５５０から導電体５６０への酸素拡散を抑制することが好ましい。これにより、絶縁体５５０の酸素による導電体５６０の酸化を抑制することができる。
　当該金属酸化物は、ゲート絶縁体の一部としての機能を有する場合がある。したがって、絶縁体５５０に酸化シリコン又は酸化窒化シリコンを用いる場合、当該金属酸化物は、比誘電率が高いｈｉｇｈ−ｋ材料である金属酸化物を用いることが好ましい。ゲート絶縁体を、絶縁体５５０と当該金属酸化物との積層構造とすることで、熱に対して安定、且つ比誘電率の高い積層構造とすることができる。したがって、ゲート絶縁体の物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁体として機能する絶縁体の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。
　具体的には、当該金属酸化物には、例えば、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、若しくはマグネシウムから選ばれた一種又は二種以上が含まれた金属酸化物を用いることができる。特に、当該金属酸化物には、アルミニウム及びハフニウムの一方又は双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、又はアルミニウムとハフニウムとを含む酸化物（ハフニウムアルミネート）を用いることが好ましい。
　なお、導電体５４０と、絶縁体５８０、絶縁体５７４及び絶縁体５８１と、の間には、水、水素及び酸素といった不純物に対するバリア絶縁膜を設けてもよい。これにより、絶縁体５８０から、導電体５４０ａ及び導電体５４０ｂを通じて金属酸化物５３１に、水及び水といった不純物が混入することを抑制できる。また、絶縁体５８０に含まれる酸素が導電体５４０ａ及び導電体５４０ｂに吸収されることを抑制できる。
　図示しないが、配線として機能する導電体を、導電体５４０ａの上面と、導電体５４０ｂの上面と、に接するように配置してもよい。配線として機能する導電体は、タングステン、銅又はアルミニウムを主成分とする導電性材料を用いることが好ましい。また、当該導電体は、積層構造としてもよく、例えば、チタン又は窒化チタンと上記導電性材料との積層としてもよい。当該導電体は、絶縁体に設けられた開口に埋め込むように形成されていてもよい。
＜＜容量素子の構成例＞＞
　次に、図２１及び図２２に示している容量素子Ｃ１の構成例について説明する。
　図２５には、容量素子Ｃ１として、容量素子６００の構成例を示している。なお、図２５には、容量素子６００の他にトランジスタ５００の構成例も図示している。
　図２５において、絶縁体５５４上の、トランジスタ５００のソース電極又はドレイン電極として機能する導電体５４２ａに重なる領域に、絶縁体５８０の開口が設けられている。なお、当該領域は、絶縁体５２４及び金属酸化物５３１のそれぞれの一部が重なっていてもよい。
　当該開口の側面の絶縁体５８０上と、当該開口の底面の絶縁体５５４上と、には、絶縁体５５２が形成されている。また、絶縁体５５２上には、導電体５６１ａ及び導電体５６１ｂが順に形成されている。なお、本明細書等では、導電体５６１ａ及び導電体５６１ｂをまとめて導電体５６１という場合がある。
　導電体５４２ａは、容量素子６００の一対の電極の一方として機能する。また、導電体５６１は、容量素子６００の一対の電極の他方として機能する。また、絶縁体５５２は、容量素子６００の誘電体として機能する。
　導電体５６１は、例えば、チャネル幅方向に、配線として延在していることが好ましい。つまり、導電体５６１は、チャネル幅方向において、導電体５４２ａと重ならず、絶縁体５５４及び絶縁体５２２と重なる領域を有してもよい。
　導電体５６１ａは、例えば、導電体５６０ａに適用できる材料を用いることができる。また、導電体５６１ｂは、例えば、導電体５６０ｂに適用できる材料を用いることができる。
　絶縁体５５２には、比誘電率の高い材料を用いることが好ましい。例えば、絶縁体５５２には、絶縁体５２２に用いることができるｈｉｇｈ−ｋ材料を含む絶縁体を単層又は積層で用いてもよい。また、絶縁体５５２には、熱的に安定である酸化シリコン又は酸化窒化シリコンが含まれていてもよい。
＜＜トランジスタ５００の変更例＞＞
　なお、本発明の一態様の半導体装置に係るトランジスタの構成は、図２３Ａ及び図２３Ｂに示したトランジスタ５００に限定されない。例えば、本発明の一態様の半導体装置に係るトランジスタには、図２４に示すトランジスタ５００を用いてもよい。図２４に示すトランジスタ５００は、図２３Ａ及び図２３Ｂに示したトランジスタ５００の変更例であって、絶縁体５５１を有する点、並びに導電体５４２ａ（導電体５４２ａ１と導電体５４２ａ２）及び導電体５４２ｂ（導電体５４２ｂ１と導電体５４２ｂ２）が、積層構造である点で、図２３Ａ及び図２３Ｂに示したトランジスタ５００と異なっている。
　導電体５４２ａは、導電体５４２ａ１と、導電体５４２ａ１上の導電体５４２ａ２と、の積層構造であり、導電体５４２ｂは、導電体５４２ｂ１と、導電体５４２ｂ１上の導電体５４２ｂ２の積層構造である。金属酸化物５３１ｂに接する導電体５４２ａ１及び導電体５４２ｂ１は、金属窒化物などの酸化しにくい導電体であることが好ましい。これにより、金属酸化物５３１ｂに含まれる酸素によって、導電体５４２ａ及び導電体５４２ｂが過剰に酸化されるのを防ぐことができる。また、導電体５４２ａ２及び導電体５４２ｂ２は、導電体５４２ａ１及び導電体５４２ｂ１より導電性が高い、金属層などの導電体であることが好ましい。これにより、導電体５４２ａ及び導電体５４２ｂを、導電性が高い配線または電極として機能させることができる。このようにして、活性層として機能する金属酸化物５３１の上面に接して、配線または電極として機能する導電体５４２ａ及び導電体５４２ｂが設けられた、半導体装置を提供することができる。
　導電体５４２ａ１及び導電体５４２ｂ１には、金属窒化物を用いることが好ましく、例えば、タンタルを含む窒化物、チタンを含む窒化物、モリブデンを含む窒化物、タングステンを含む窒化物、タンタル及びアルミニウムを含む窒化物、チタン及びアルミニウムを含む窒化物などを用いることが好ましい。本発明の一態様においては、タンタルを含む窒化物が特に好ましい。また、例えば、ルテニウム、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、又はランタンとニッケルを含む酸化物を用いてもよい。これらの材料は、酸化しにくい導電性材料、又は酸素を吸収しても導電性を維持する材料であるため、好ましい。
　また、導電体５４２ａ２及び導電体５４２ｂ２は、導電体５４２ａ１及び導電体５４２ｂ１よりも、導電性が高いことが好ましい。例えば、導電体５４２ａ２及び導電体５４２ｂ２の膜厚を、導電体５４２ａ１及び導電体５４２ｂ１の膜厚より大きくすることが好ましい。導電体５４２ａ２及び導電体５４２ｂ２としては、上記導電体５６０ｂに用いることが可能な導電体を用いればよい。上記のような構造にすることで、導電体５４２ａ２及び導電体５４２ｂ２の抵抗を低減することができる。
　上記より、例えば、導電体５４２ａ１及び導電体５４２ｂ１には、窒化タンタルまたは窒化チタンを用い、導電体５４２ａ２及び導電体５４２ｂ２には、タングステンを用いることができる。
　図２４に示すように、トランジスタ５００のチャネル長方向の断面視において、導電体５４２ａ１と導電体５４２ｂ１の間の距離は、導電体５４２ａ２と導電体５４２ｂ２の間の距離より小さい。このような構成にすることで、ソースとドレインの間の距離をより短くし、それに応じてチャネル長を短くすることが可能になる。よって、トランジスタ５００の周波数特性を向上させることができる。このように、半導体装置の微細化を図ることで、動作速度の向上した半導体装置を提供することができる。
　絶縁体５５１は、窒化物などの酸化しにくい絶縁体であることが好ましい。絶縁体５５１は、導電体５４２ａ２の側面及び導電体５４２ｂ２の側面に接して形成されており、導電体５４２ａ２及び導電体５４２ｂ２を保護する機能を有する。絶縁体５５１は、酸化雰囲気に曝されるため、酸化されにくい無機絶縁体が好ましい。また、絶縁体５５１は、導電体５４２ａ２及び導電体５４２ｂ２に接するため、導電体５４２ａ２及び導電体５４２ｂ２を酸化させにくい、無機絶縁体であることが好ましい。よって、絶縁体５５１は、酸素に対するバリア性を有する絶縁性材料を用いることが好ましい。例えば、絶縁体５５１として、窒化シリコンを用いることができる。
　図２４に示すトランジスタ５００には、導電体５４２ａ２と導電体５４２ｂ２を形成するために、第１のマスクを用いて、絶縁体５５４、絶縁体５８０、絶縁体５７４及び絶縁体５８１に開口が形成される。また、当該開口の側壁に接して絶縁体５５１が形成される。その後、さらに第２のマスクを用いて、導電体５４２ａ１と導電体５４２ｂ１を形成することによって、トランジスタ５００が形成される。ここで、上記開口は、導電体５４２ａ２と導電体５４２ｂ２の間の領域と重畳する。また、導電体５４２ａ１及び導電体５４２ｂ１の一部は、上記開口内に突出するように形成されている。よって、絶縁体５５１は、上記開口内で、導電体５４２ａ１の上面と、導電体５４２ｂ１の上面と、導電体５４２ａ２の側面と、導電体５４２ｂ２の側面と、に接する。また、絶縁体５５０は、導電体５４２ａ１と導電体５４２ｂ１の間の領域において、金属酸化物５３１の上面に接する。
　導電体５４２ａ１と導電体５４２ｂ１を形成した後で、絶縁体５５０を成膜する前に、酸素を含む雰囲気で熱処理を行うことが好ましい。これにより、金属酸化物５３１ａ及び金属酸化物５３１ｂに酸素を供給して、酸素欠損の低減を図ることができる。さらに、絶縁体５５１が、導電体５４２ａ２の側面及び導電体５４２ｂ２の側面に接して形成されていることで、導電体５４２ａ２及び導電体５４２ｂ２が過剰に酸化されるのを防ぐことができる。以上により、トランジスタの電気特性及び信頼性を向上させることができる。また、同一基板上に複数形成されるトランジスタの電気特性のばらつきを抑制することができる。
　また、トランジスタ５００において、図２４に示すように、絶縁体５２４を島状に形成してもよい。ここで、絶縁体５２４の側端部は、金属酸化物５３１の側端部と概略一致するように形成してもよい。
　また、トランジスタ５００において、図２４に示すように、絶縁体５２２が絶縁体５１６及び導電体５０５と接する構成にしてもよい。言い換えると、図２３Ａ及び図２３Ｂに示す絶縁体５２０を設けない構成にしてもよい。
＜半導体装置ＤＥＶの構成例２＞
　次に、図２１及び図２２とは異なる、本発明の一態様の半導体装置ＤＥＶの断面構成例を図２６に示す。図２６に示す半導体装置ＤＥＶは、図２２の半導体装置ＤＥＶの変更例であって、複数のセルアレイ層６０に備わるメモリセルＭＣにおいて、容量素子Ｃ１がトランジスタＭ１の下方に設けられている点で、図２２の半導体装置ＤＥＶと異なっている。
　なお、説明の繰り返しを減らすため、本構成例において、基板３１１、駆動回路領域５０、制御処理領域８０及び回路層９０に係る説明は省略する。
　図２６において、複数のセルアレイ層６０のそれぞれは、図２２に示すメモリセルＭＣとは異なる、複数のメモリセルＭＣを有する。なお、図２６に示すメモリセルＭＣは、一例として、図１８ＡのメモリセルＭＣを示している。このため、図２６に示すメモリセルＭＣのそれぞれには、トランジスタＭ１と、容量素子Ｃ１と、を図示している。
　また、回路層９０とセルアレイ層６０＿１との間の層間膜には、導電体３６４が埋め込まれている。また、複数のセルアレイ層６０のそれぞれにおいて、後述する絶縁体５９２には、導電体３６５が埋め込まれている。また、複数のセルアレイ層６０のそれぞれにおいて、後述する絶縁体５９３、絶縁体５９４、絶縁体５５３及び絶縁体５９５には、導電体３６６が埋め込まれている。また、複数のセルアレイ層６０のそれぞれにおいて、後述する絶縁体５９６、絶縁体５８３、導電体５４５、絶縁体５５５及び絶縁体５９７には、導電体３６７が埋め込まれている。導電体３６４、導電体３６５、導電体３６６及び導電体３６７は、コンタクトプラグ又は配線として機能する。
　導電体３６４、導電体３６５、導電体３６６及び導電体３６７には、例えば、上述した導電体５０２、導電体５０３又は導電体５０４に適用できる材料を用いることができる。
　図２６に示す半導体装置ＤＥＶでは、一例として、回路層９０のトランジスタＭＮは、導電体５４０ａと、導電体３６３ｂと、導電体３６４と、導電体３６５と、導電体３６６と、導電体３６７と、を介して、複数のセルアレイ層６０のそれぞれのメモリセルＭＣに含まれるトランジスタＭ１に電気的に接続されている。特に、導電体５０４と後述する導電体５４２ｂとが接触することによって、トランジスタＭＮとトランジスタＭ１とが互いに電気的に接続されている。
　なお、図２６では、駆動回路領域５０及び制御処理領域８０に含まれているトランジスタ４００と、セルアレイ層６０＿１のメモリセルＭＣに含まれているトランジスタＭ１と、の間の電気的経路上には、１個のトランジスタＭＮが設けられているが、当該電気的経路上には、状況に応じて複数個のトランジスタＭＮが設けられていてもよい。
＜＜メモリセルＭＣの構成例＞＞
　次に、図２６の半導体装置ＤＥＶの複数のセルアレイ層６０に含まれるメモリセルＭＣの構成例について説明する。
　図２７Ａは、上記の半導体装置ＤＥＶの複数のセルアレイ層６０のそれぞれに含まれるメモリセルＭＣとその周辺の構成例を示す平面図である。なお、図２７Ａ乃至図２７Ｄにおいて、トランジスタ５００Ａは、図２６におけるトランジスタＭ１に相当し、容量素子６００Ａは、図２６における容量素子６００Ａに相当する。図２７Ｄは、図２７Ａに示す一点鎖線Ａ１−Ａ２の断面図である。なお、図２７Ａにおいて、例えば絶縁体等の、トランジスタＭ１の構成要素の一部を省略する。また、以降のトランジスタの平面図においても、絶縁体等の構成要素の一部を省略する。
　容量素子６００Ａは、一例として、絶縁体５９２と、絶縁体５９３と、絶縁体５９４と、絶縁体５５３と、絶縁体５９５と、導電体５６３と、導電体５６４と、導電体５４４と、を有する。
　絶縁体５９２には、導電体５６３が埋め込まれている。導電体５６３は、一例として、Ｙ方向に延在している配線ＣＬとすることができる。
　絶縁体５９２には、例えば、上述した絶縁体５１２、絶縁体５１６、絶縁体５８０又は絶縁体５８１に適用できる材料を用いることができる。特に、絶縁体５９２には、比誘電率が低い材料を用いることが好ましく、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン又は窒化シリコンを用いることがより好ましい。
　また、導電体５６３には、例えば、上述した導電体５０５又は導電体３６５に適用できる材料を用いることができる。
　絶縁体５９２上と、導電体５６３上と、には、一例として、絶縁体５９３及び絶縁体５９４がこの順に形成されている。また、絶縁体５９３及び絶縁体５９４のうち、導電体５６３に重なる領域には開口が設けられている。当該開口の底面（導電体５６３上）と側面には、導電体５６４が形成されている。なお、図２７では、絶縁体５９４の上面にも導電体５６４が形成されている。また、絶縁体５９４上と導電体５６４上には、絶縁体５５３が形成されている。また、絶縁体５５３のうち、導電体５６４と重なる領域を覆うように、導電体５４４が形成されている。また、導電体５４４上と、絶縁体５５３上と、には、絶縁体５９５が形成されている。なお、絶縁体５９５の上面の高さと、導電体５４４の上面の高さは、互いに略一致することが好ましい。このため、絶縁体５９５及び導電体５４４は、例えば、化学機械研磨（ＣＭＰ）法等を用いた平坦化処理によって平坦化されていることが好ましい。
　導電体５６４は、例えば、容量素子６００Ａにおける一対の端子の一方に相当する。また、導電体５４４は、例えば、容量素子６００Ａにおける一対の端子の他方に相当する。
　導電体５６４及び導電体５４４は、例えば、図２３Ａ乃至図２５に図示されたトランジスタ５００、若しくは図２５に図示された容量素子６００に用いられる導電体とすることが好ましい。例えば、導電体５６４及び導電体５４４には、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、若しくはランタンとニッケルを含む酸化物を用いることが好ましい。上記に羅列した材料は、酸化しにくい導電性材料、又は、酸素を吸収しても導電性を維持する材料であるため、好ましい。
　絶縁体５５３は、例えば、容量素子６００Ａにおいて、一対の端子に挟持される誘電体として機能する。そのため、絶縁体５５３には、上述した絶縁体５５２に適用できる材料を用いることが好ましい。
　絶縁体５９４及び絶縁体５９５には、例えば、上述した絶縁体５１２、絶縁体５１６、絶縁体５８０又は絶縁体５８１に適用できる材料を用いることができる。特に、絶縁体５９４及び絶縁体５９５には、比誘電率が低い材料を用いることが好ましく、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン又は窒化シリコンを用いることがより好ましい。
　容量素子６００Ａの導電体５４４及び絶縁体５９５の上方には、トランジスタ５００Ａが設けられている。
　トランジスタ５００Ａは、チャネル長の方向が、基板３１１に対して略平行でなく、後述する絶縁体５８３に設けられている開口の側面に沿っている構成となっている。
　トランジスタ５００Ａは、一例として、ソース電極又はドレイン電極の一方として機能する導電体５４４と、ソース電極又はドレイン電極の他方として機能する導電体５４５と、金属酸化物５３３と、絶縁体５５５と、ゲート電極として機能する導電体５６５と、を有する。図２７Ａでは、導電体５４５が導電体５４４及び導電体５６５と垂直な方向に延伸する例を示している。なお、上述したとおり、導電体５４４は、容量素子６００Ａの一対の電極の他方としても機能する。
　導電体５４４及び導電体５４５には、例えば、トランジスタ５００に含まれる導電体５４２に適用できる材料を用いることができる。また、導電体５６５には、例えば、トランジスタ５００に含まれる導電体５６０に適用できる材料を用いることができる。
　金属酸化物５３３には、例えば、トランジスタ５００に含まれる金属酸化物５３１に適用できる材料を用いることができる。
　図２７Ａ及び図２７Ｄにおいて、導電体５４５が延伸する方向をＸ方向とする。また、Ｘ方向と垂直、且つ例えば導電体５６３の上面に対して平行な方向をＹ方向とし、導電体５６３の上面に対して垂直な方向をＺ方向とする。Ｘ方向、Ｙ方向及びＺ方向の定義は、以降の図面においても同様の場合があり、また異なる場合がある。Ｘ方向、Ｙ方向、及びＺ方向は、互いに垂直な方向とすることができる。また、本明細書等における平面図の説明において、Ｘ方向を右側又は左側といい、Ｙ方向を上側又は下側という場合がある。また、右側をＸ方向、左側を−Ｘ方向、上側をＹ方向、下側を−Ｙ方向と言い換えることができる場合がある。
　導電体５４４は、トランジスタ５００Ａのソース電極又はドレイン電極の一方として機能する。導電体５４５は、トランジスタ５００Ａのソース電極又はドレイン電極の他方として機能する。絶縁体５５５は、トランジスタ５００Ａのゲート絶縁層として機能する。導電体５６５は、トランジスタ５００Ａのゲート電極として機能する。
　金属酸化物５３３のうち、ソース電極とドレイン電極との間において、ゲート絶縁層を介してゲート電極と重なる領域の全体がチャネル形成領域として機能する。また、金属酸化物５３３のうち、ソース電極と接する領域はソース領域として機能し、ドレイン電極と接する領域はドレイン領域として機能する。
　絶縁体５９５上及び導電体５４４上に絶縁体５９６が設けられている。絶縁体５９６は、層間絶縁層としての機能を有することができる。ここでの層間絶縁層とは、水及び水素（例えば、水素原子及び水素分子の一方又は双方）といった不純物の拡散を抑制するバリア絶縁膜とすることができる。このため、絶縁体５９６には、上述した絶縁体５１４又は絶縁体５２２に適用できる材料を用いることができる。
　絶縁体５９６上には絶縁体５８３（絶縁体５８３ａ及び絶縁体５８３ｂ）が設けられ、絶縁体５８３上に導電体５４５が設けられる。絶縁体５８３は、層間絶縁層としての機能を有することができる。ここでの層間絶縁層とは、トランジスタ５００Ａにおけるソース電極とゲート電極を離隔するための層間膜とすることができる。また、絶縁体５９７は、トランジスタ５００Ａの上方に回路素子又は配線を設けるための層間膜として機能する。
　絶縁体５８３には、例えば、トランジスタ５００に含まれる絶縁体５１４、絶縁体５１６、絶縁体５２２、絶縁体５２４、絶縁体５５０、絶縁体５５４、絶縁体５７４、絶縁体５８０及び絶縁体５８１に適用できる材料を用いることができる。
　具体的には、絶縁体５８３ａには、例えば、酸化物又は酸化窒化物を用いることが好ましい。また、絶縁体５８３ａには、加熱により酸素を放出する膜を用いることが好ましい。また、絶縁体５８３ａは、例えば、酸化シリコン又は酸化窒化シリコンを好適に用いることができる。絶縁体５８３ａが酸素を放出することで、絶縁体５８３ａから金属酸化物５３３に酸素を供給できる。絶縁体５８３ａから金属酸化物５３３、特に金属酸化物５３３のチャネル形成領域に酸素を供給することで、金属酸化物５３３中の酸素欠損と、酸素欠損内に入り込んだ水素と、を低減できる。よって、トランジスタ５００Ａを、良好な電気特性を示し、且つ信頼性の高いトランジスタとすることができる。
　また、具体的には、絶縁体５８３ｂには、例えば、窒化シリコン、窒化酸化シリコン又は酸化アルミニウムを好適に用いることができる。絶縁体５８３ｂは、例えば、絶縁体５８３ａより窒素の含有量が多い領域を有することが好ましい。絶縁体５８３ｂは、例えば、絶縁体５８３ａより窒素の含有量が多い材料を用いることができる。絶縁体５８３ｂは、窒化物又は窒化酸化物を用いることが好ましい。絶縁体５８３ｂは、例えば、窒化シリコン又は窒化酸化シリコンを好適に用いることができる。絶縁体５８３ｂに窒化シリコン又は窒化酸化シリコンを用いることによって、絶縁体５８３ｂは、絶縁体５８３ａから酸素が脱離することを抑制するブロッキング層とすることができる。また、絶縁体５８３ｂに窒化シリコン又は窒化酸化シリコンを用いることによって、絶縁体５８３ｂは、絶縁体５８３を介して金属酸化物５３３へ水素が拡散することを抑制するブロッキング層とすることができる。
　絶縁体５９６及び絶縁体５８３は、導電体５４４に達する開口６０１を有する。導電体５４５は、開口６０１に達する開口６０３を有する。つまり、開口６０３は、開口６０１と重なる領域を有する。
　図２７Ａでは、トランジスタ５００Ａの構成要素として、導電体５４４、導電体５４５、金属酸化物５３３、導電体５６５、開口６０１及び開口６０３を示している。ここで、図２７Ａに示す要素から導電体５６５を省略した構成例を図２３Ｂに示す。つまり、図２７Ｂでは、導電体５４４、導電体５４５、金属酸化物５３３、開口６０１及び開口６０３を示している。また、図２７Ｂに示す要素からさらに金属酸化物５３３を省略した構成例を図２７Ｃに示す。つまり、図２７Ｃでは、導電体５４４、導電体５４５、開口６０１及び開口６０３を示している。
　図２７Ｃ及び図２７Ｄに示すように、導電体５４５は、導電体５４４と重なる領域に開口６０３を有する。図２７Ｃに示すように、導電体５４５は、平面視において開口６０１の外周全体を覆う構成とすることができる。ここで、導電体５４５は、開口６０１の内部に設けないことが好ましい。つまり、導電体５４５は、絶縁体５８３の開口６０１側の側面と接しないことが好ましい。
　図２７Ａ乃至図２７Ｃでは、開口６０１及び開口６０３の形状がそれぞれ、平面視において円形である例を示している。開口６０１及び開口６０３の平面形状を円形とすることにより、開口６０１及び開口６０３を形成する際の加工精度を高めることができ、微細なサイズの開口６０１及び開口６０３を形成できる。なお、本明細書等において、円形とは真円に限定されない。例えば、開口６０１及び開口６０３の平面形状は、楕円形としてもよく、又は、曲線を含む形状としてもよい。又は、多角形の形状としてもよい。
　図２７Ｄでは、導電体５４５の開口６０３側の端部が、絶縁体５８３の開口６０１側の端部と一致、又は概略一致する例を示している。開口６０３の平面形状は、開口６０１の平面形状と一致、又は概略一致するともいえる。なお、本明細書等において、導電体５４５の開口６０３側の端部とは、導電体５４５の開口６０３側の下面端部を示す。導電体５４５の下面とは、絶縁体５８３側の面を示す。絶縁体５８３の開口６０１側の端部とは、絶縁体５８３の開口６０１側の上面端部を示す。絶縁体５８３の上面とは、導電体５４５側の面を示す。また、開口６０３の平面形状とは、導電体５４５の開口６０３側の下面端部の平面形状を示す。開口６０１の平面形状とは、絶縁体５８３の開口６０１側の上面端部の平面形状を示す。
　なお、端部が一致、又は概略一致するとは、端部が揃っている、又は概略揃っているともいえる。端部が揃っている、又は概略揃っている場合には、若しくは平面形状が一致又は概略一致している場合には、平面視において、積層した層と層との間で少なくとも輪郭の一部が重なっているといえる。例えば、上層と下層が、同一のマスクパターン、若しくは一部が同一のマスクパターンにより加工された場合を含む。ただし、厳密には輪郭が重なり合わず、上層が下層の内側に位置すること、又は、上層が下層の外側に位置することもあり、この場合も端部が概略揃っている、又は、平面形状が概略一致している、という。
　開口６０１は、例えば、開口６０３の形成に用いたレジストマスクを用いて形成できる。具体的には、まず、導電体５４４上及び絶縁体５９５上の絶縁体５９６と、絶縁体５９６上の絶縁体５８３と、絶縁体５８３上の導電体５４５となる導電膜と、当該導電膜上のレジストマスクと、を形成する。そして、当該レジストマスクを用いて当該導電膜に開口６０３を形成した後に、当該レジストマスクを用いて絶縁体５９６及び絶縁体５８３に開口６０１を形成することにより、開口６０１の端部と開口６０３の端部を一致、又は概略一致させることができる。このような構成とすることにより、工程を簡略にできる。
　金属酸化物５３３は、開口６０１及び開口６０３を覆うように、開口６０１及び開口６０３の内部に位置する領域を有するように設けられる。金属酸化物５３３は、導電体５４５の上面及び側面、絶縁体５８３の側面、絶縁体５９６の側面、並びに導電体５４４の上面の形状に沿った形状を有する。金属酸化物５３３は、例えば導電体５４５の上面と側面、絶縁体５８３の側面、並びに導電体５４４の上面と接する領域を有する。
　金属酸化物５３３は、導電体５４５の開口６０３側の端部を覆っていることが好ましい。例えば、図２７Ｄでは、金属酸化物５３３の端部が導電体５４５上に位置する構成を示している。金属酸化物５３３の端部は、導電体５４５の上面に接するともいえる。
　例えば、図２７Ｄでは金属酸化物５３３を単層構造で示しているが、本発明の一態様はこれに限られない。金属酸化物５３３を２層以上の積層構造としてもよい。
　トランジスタ５００Ａのゲート絶縁層として機能する絶縁体５５５は、開口６０１及び開口６０３を覆うように、開口６０１及び開口６０３の内部に位置する領域を有するように設けられる。絶縁体５５５は、金属酸化物５３３上と、導電体５４５上と、絶縁体５８３上と、に設けられる。絶縁体５５５は、金属酸化物５３３の上面及び側面と、導電体５４５の上面及び側面と、絶縁体５８３の上面と、絶縁体５９６の上面と接する領域と、を有することができる。絶縁体５５５は、絶縁体５９６の上面と、絶縁体５８３の上面と、導電体５４５の上面及び側面と、金属酸化物５３３の上面及び側面と、の形状に沿った形状を有する。
　トランジスタ５００Ａのゲート電極として機能する導電体５６５は、絶縁体５５５上に設けられ、絶縁体５５５の上面と接する領域を有することができる。導電体５６５は、絶縁体５５５を介して、金属酸化物５３３と重なる領域を有する。導電体５６５は、絶縁体５５５の上面の形状に沿った形状を有する。
　例えば、図２７Ｄに示すように、開口６０１及び開口６０３において、導電体５６５は、絶縁体５５５を介して金属酸化物５３３と重なる領域を有する。また、図２７Ｄに示す例において、導電体５６５は、絶縁体５５５及び金属酸化物５３３を介して、導電体５４４及び導電体５４５と重なる領域を有する。また、導電体５６５は、金属酸化物５３３の全体を覆っている。このような構成とすることで、金属酸化物５３３全体にゲート電界をかけることができるため、トランジスタ５００Ａの電気特性を高めることができ、例えばトランジスタのオン電流を高めることができる。
　トランジスタ５００Ａは、金属酸化物５３３よりも上方にゲート電極を有する、いわゆるトップゲート型のトランジスタである。さらに、金属酸化物５３３の下面がソース電極及びドレイン電極と接する領域を有することから、ＴＧＢＣ（Ｔｏｐ　Ｇａｔｅ　Ｂｏｔｔｏｍ　Ｃｏｎｔａｃｔ）型のトランジスタということができる。
　トランジスタ５００Ａは、例えば、メモリセルＭＣが有するトランジスタの他に、回路層９０に含まれているトランジスタ、駆動回路領域５０に含まれているトランジスタ、及び制御処理領域８０に含まれているトランジスタから選ばれた一以上のトランジスタに適用できる。
　ここで、トランジスタ５００Ａのチャネル長及びチャネル幅について、図２８Ａ及び図２８Ｂを用いて説明する。図２８Ａは、図２７Ａに示すトランジスタ５００Ａ、及びその周辺の構成例を示す平面図の拡大図である。図２８Ｂは、図２７Ｄに示すトランジスタ５００Ａ、及びその周辺の構成例を示す断面図の拡大図である。
　金属酸化物５３３において、導電体５４４と接する領域はソース領域又はドレイン領域の一方として機能し、導電体５４５と接する領域はソース領域又はドレイン領域の他方として機能し、ソース領域とドレイン領域の間の領域はチャネル形成領域として機能する。
　トランジスタ５００Ａのチャネル長は、ソース領域とドレイン領域の間の距離となる。図２８Ｂでは、トランジスタ５００Ａのチャネル長Ｌ５００を破線の両矢印で示している。チャネル長Ｌ５００は、断面視において、金属酸化物５３３と導電体５４４が接する領域の端部と、金属酸化物５３３と導電体５４５が接する領域の端部との距離となる。
　ここで、トランジスタ５００Ａのチャネル長Ｌ５００は、ＸＺ面から見た場合における絶縁体５８３の開口６０１側の側面の長さに相当する。つまり、チャネル長Ｌ５００は、絶縁体５８３の膜厚Ｔ５８３、及び絶縁体５８３の開口６０１側の側面と絶縁体５８３の被形成面（ここでは、導電体５４４の上面）とのなす角θ５８３で決まり、トランジスタの作製に用いる露光装置の性能に影響されない。したがって、チャネル長Ｌ５００を露光装置の限界解像度よりも小さくでき、微細なサイズのトランジスタを実現できる。例えば、チャネル長Ｌ５００は、０．０１０μｍ以上３．０μｍ未満が好ましく、さらには０．０５０μｍ以上３．０μｍ未満が好ましく、さらには０．１０μｍ以上３．０μｍ未満が好ましく、さらには０．１５μｍ以上３．０μｍ未満が好ましく、さらには０．２０μｍ以上３．０μｍ未満が好ましく、さらには０．２０μｍ以上２．５μｍ未満が好ましく、さらには０．２０μｍ以上２．０μｍ未満が好ましく、さらには０．２０μｍ以上１．５μｍ未満が好ましく、さらには０．３０μｍ以上１．５μｍ未満が好ましく、さらには０．３０μｍ以上１．２μｍ以下が好ましく、さらには０．４０μｍ以上１．２μｍ以下が好ましく、さらには０．４０μｍ以上１．０μｍ以下が好ましく、さらには０．５０μｍ以上１．０μｍ以下が好ましい。図２８Ｂでは、絶縁体５８３の膜厚Ｔ５８３を一点鎖線の両矢印で示している。
　トランジスタ５００Ａを、半導体装置ＤＥＶのメモリセルＭＣが有するトランジスタに適用することにより、メモリセルＭＣが有するトランジスタを微細化できるため、メモリセルＭＣを微細化できる。これにより、半導体装置ＤＥＶの小型化を図ることができる。また、チャネル長Ｌ５００を小さくすることにより、トランジスタ５００Ａのオン電流を高くできる。よって、半導体装置ＤＥＶが有するトランジスタ、例えばメモリセルＭＣが有するトランジスタにトランジスタ５００Ａを適用することにより、半導体装置ＤＥＶを高速に駆動させることができる。
　絶縁体５９６及び絶縁体５８３の膜厚Ｔ５８３及び角θ５８３を調整することにより、チャネル長Ｌ５００を制御できる。
　絶縁体５９６及び絶縁体５８３の膜厚Ｔ５８３は、０．０１０μｍ以上３．０μｍ未満が好ましく、さらには０．０５０μｍ以上３．０μｍ未満が好ましく、さらには０．１０μｍ以上３．０μｍ未満が好ましく、さらには０．１５μｍ以上３．０μｍ未満が好ましく、さらには０．２０μｍ以上３．０μｍ未満が好ましく、さらには０．２０μｍ以上２．５μｍ未満が好ましく、さらには０．２０μｍ以上２．０μｍ未満が好ましく、さらには０．２０μｍ以上１．５μｍ未満が好ましく、さらには０．３０μｍ以上１．５μｍ未満が好ましく、さらには０．３０μｍ以上１．２μｍ以下が好ましく、さらには０．４０μｍ以上１．２μｍ以下が好ましく、さらには０．４０μｍ以上１．０μｍ以下が好ましく、さらには０．５０μｍ以上１．０μｍ以下が好ましい。
　絶縁体５９６及び絶縁体５８３の開口６０１側の側面は、テーパ形状であることが好ましい。絶縁体５９６及び絶縁体５８３の開口６０１側の側面と絶縁体５９６の被形成面（ここでは、導電体５４４の上面）とのなす角θ５８３は、９０度未満であることが好ましい。角θ５８３を小さくすることにより、絶縁体５８３上に設けられる層（例えば、金属酸化物５３３）の被覆性を高めることができる。しかしながら、角θ５８３を小さくすると、金属酸化物５３３と導電体５４４との接触面積が小さくなり、金属酸化物５３３と導電体５４４の接触抵抗が高くなってしまう場合がある。角θ５８３は４５度以上９０度未満が好ましく、さらには５０度以上９０度未満が好ましく、さらには５５度以上９０度未満が好ましく、さらには６０度以上９０度未満が好ましく、さらには６０度以上８５度以下が好ましく、さらには６５度以上８５度以下が好ましく、さらには６５度以上８０度以下が好ましく、さらには７０度以上８０度以下が好ましい。角θ５８３を前述した範囲とすることで、導電体５４４及び絶縁体５８３上に形成される層（例えば、金属酸化物５３３）の被覆性を高めることができ、当該層に段切れ又は鬆等の不具合が発生することを抑制できる。また、金属酸化物５３３と導電体５４４の接触抵抗を低くできる。
　本明細書等において、段切れとは、層、膜、又は電極が、被形成面の形状（例えば段差等）に起因して分断されてしまう現象を示す。
　なお、例えば、図２８Ｂでは、断面視において、絶縁体５９６及び絶縁体５８３の開口６０１側の側面の形状が直線である構成を示しているが、本発明の一態様はこれに限られない。断面視において、絶縁体５９６及び絶縁体５８３の開口６０１側の側面の形状は曲線であってもよく、また側面の形状が直線である領域と曲線である領域の双方を有してもよい。
　トランジスタ５００Ａのチャネル幅は、チャネル長方向と直交する方向における、ソース領域の幅、又はドレイン領域の幅となる。つまり、チャネル幅は、チャネル長方向と直交する方向における、金属酸化物５３３と導電体５４４が接する領域の幅、又は金属酸化物５３３と導電体５４５が接する領域の幅となる。ここでは、トランジスタ５００Ａのチャネル幅は、チャネル長方向と直交する方向における、金属酸化物５３３と導電体５４５が接する領域の幅として説明する。図２８Ａ及び図２８Ｂでは、トランジスタ５００Ａのチャネル幅Ｗ５００を実線の両矢印で示している。チャネル幅Ｗ５００は、平面視において、開口６０３側の導電体５４５の下面端部の長さとなる。
　チャネル幅Ｗ５００は、開口６０３の平面形状で決まる。図２８Ａ及び図２８Ｂでは、開口６０３の幅Ｄ５００を二点鎖線の両矢印で示している。幅Ｄ５００は、平面視において、開口６０３に外接する最小の矩形の短辺を示す。フォトリソグラフィ法を用いて開口６０３を形成する場合、開口６０３の幅Ｄ５００は露光装置の限界解像度以上となる。幅Ｄ５００は、例えば、０．２０μｍ以上５．０μｍ未満が好ましく、さらには０．２０μｍ以上４．５μｍ未満が好ましく、さらには０．２０μｍ以上４．０μｍ未満が好ましく、さらには０．２０μｍ以上３．５μｍ未満が好ましく、さらには０．２０μｍ以上３．０μｍ未満が好ましく、さらには０．２０μｍ以上２．５μｍ未満が好ましく、さらには０．２０μｍ以上２．０μｍ未満が好ましく、さらには０．２０μｍ以上１．５μｍ未満が好ましく、さらには０．３０μｍ以上１．５μｍ未満が好ましく、さらには０．３０μｍ以上１．２μｍ以下が好ましく、さらには０．４０μｍ以上１．２μｍ以下が好ましく、さらには０．４０μｍ以上１．０μｍ以下が好ましく、さらには０．５０μｍ以上１．０μｍ以下が好ましい。なお、開口６０３の平面形状が円形の場合、幅Ｄ５００は開口６０３の直径に相当し、チャネル幅Ｗ５００は平面視における開口６０３の外周の長さと等しくでき、“Ｄ５００×π”と算出できる。
　トランジスタ５００Ａのサイズは小さいため、トランジスタ５００Ａをセルアレイ層６０に適用することによって、記憶密度が高い半導体装置を提供することができる。また、トランジスタ５００Ａの動作が速いため、トランジスタ５００Ａを半導体装置に適用することによって、駆動速度が速い半導体装置を提供することができる。また、トランジスタ５００Ａの電気特性が安定しているため、トランジスタ５００Ａを半導体装置に適用することによって、信頼性が高い半導体装置を提供することができる。また、トランジスタ５００Ａのオフ電流の量が小さいため、トランジスタ５００Ａを半導体装置に適用することによって、消費電力が低い半導体装置を提供することができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。例えば、本実施の形態に示す構成、構造、方法などは、他の実施の形態などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
　本実施の形態では、チャネル形成領域に酸化物半導体を有するトランジスタ（ＯＳトランジスタ）について、説明する。なお、ＯＳトランジスタの説明において、チャネル形成領域にシリコンを有するトランジスタ（Ｓｉトランジスタともいう）との比較についても簡単に説明する。
［ＯＳトランジスタ］
　ＯＳトランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のチャネル形成領域のキャリア濃度は１×１０１８ｃｍ−３以下、好ましくは１×１０１７ｃｍ−３未満、より好ましくは１×１０１６ｃｍ−３未満、さらに好ましくは１×１０１３ｃｍ−３未満、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上である。なお、酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。なお、キャリア濃度の低い酸化物半導体を、高純度真性又は実質的に高純度真性な酸化物半導体と呼ぶ場合がある。
　また、高純度真性又は実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
　従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素等が挙げられる。なお、酸化物半導体中の不純物とは、例えば、酸化物半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物と言える。
　また、ＯＳトランジスタは、酸化物半導体中のチャネル形成領域に不純物および酸素欠損が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、ＯＳトランジスタは、酸化物半導体中の酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある）を形成し、キャリアとなる電子を生成する場合がある。また、チャネル形成領域にＶＯＨが形成されると、チャネル形成領域中のドナー濃度が増加する場合がある。チャネル形成領域中のドナー濃度が増加するにつれ、しきい値電圧がばらつくことがある。このため、酸化物半導体中のチャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン（ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる状態）となりやすい。したがって、酸化物半導体中のチャネル形成領域では、不純物、酸素欠損、及びＶＯＨはできる限り低減されていることが好ましい。
　また、酸化物半導体のバンドギャップは、シリコンのバンドギャップ（代表的には１．１ｅＶ）よりも大きいことが好ましく、好ましくは２ｅＶ以上、より好ましくは２．５ｅＶ以上、さらに好ましくは３．０ｅＶ以上である。シリコンよりも、バンドギャップの大きい酸化物半導体を用いることで、トランジスタのオフ電流（オフリーク電流、又はＩｏｆｆとも呼称する）を低減することができる。
　また、Ｓｉトランジスタでは、トランジスタの微細化が進むにつれて、短チャネル効果（Ｓｈｏｒｔ　Ｃｈａｎｎｅｌ　Ｅｆｆｅｃｔ：ＳＣＥともいう）が発現する。そのため、Ｓｉトランジスタでは、微細化が困難となる。短チャネル効果が発現する要因の一つとして、シリコンのバンドギャップが小さいことが挙げられる。一方、ＯＳトランジスタは、バンドギャップの大きい半導体材料である、酸化物半導体を用いるため、短チャネル効果の抑制を図ることができる。別言すると、ＯＳトランジスタは、短チャネル効果がない、または短チャネル効果が極めて少ないトランジスタである。
　なお、短チャネル効果とは、トランジスタの微細化（チャネル長の縮小）に伴って顕在化する電気特性の劣化である。短チャネル効果の具体例としては、しきい値電圧の低下、サブスレッショルドスイング値（Ｓ値と表記することがある）の増大、漏れ電流の増大などがある。ここで、Ｓ値とは、ドレイン電圧一定にてドレイン電流を１桁変化させるサブスレッショルド領域でのゲート電圧の変化量をいう。
　また、短チャネル効果に対する耐性の指標として、特性長（Ｃｈａｒａｃｔｅｒｉｓｔｉｃ　Ｌｅｎｇｔｈ）が広く用いられている。特性長とは、チャネル形成領域のポテンシャルの曲がりやすさの指標である。特性長が小さいほどポテンシャルが急峻に立ち上がるため、短チャネル効果に強いといえる。
　ＯＳトランジスタは蓄積型のトランジスタであり、Ｓｉトランジスタは反転型のトランジスタである。したがって、Ｓｉトランジスタと比較して、ＯＳトランジスタは、ソース領域−チャネル形成領域間の特性長、及びドレイン領域−チャネル形成領域間の特性長が小さい。したがって、ＯＳトランジスタは、Ｓｉトランジスタよりも短チャネル効果に強い。すなわち、チャネル長の短いトランジスタを作製したい場合においては、ＯＳトランジスタは、Ｓｉトランジスタよりも好適である。
　チャネル形成領域がｉ型又は実質的にｉ型となるまで、酸化物半導体のキャリア濃度を下げた場合においても、短チャネルのトランジスタではＣｏｎｄｕｃｔｉｏｎ−Ｂａｎｄ−Ｌｏｗｅｒｉｎｇ（ＣＢＬ）効果により、チャネル形成領域の伝導帯下端が下がるため、ソース領域またはドレイン領域と、チャネル形成領域との間の伝導帯下端のエネルギー差は、０．１ｅＶ以上０．２ｅＶ以下まで小さくなる可能性がある。これにより、ＯＳトランジスタは、チャネル形成領域がｎ−型の領域となり、ソース領域およびドレイン領域がｎ＋型の領域となる、ｎ＋／ｎ−／ｎ＋の蓄積型ｊｕｎｃｔｉｏｎ−ｌｅｓｓトランジスタ構造、または、ｎ＋／ｎ−／ｎ＋の蓄積型ｎｏｎ−ｊｕｎｃｔｉｏｎトランジスタ構造と、捉えることもできる。
　ＯＳトランジスタを、上記の構造とすることで、半導体装置を微細化または高集積化しても良好な電気特性を有することができる。例えば、ＯＳトランジスタのゲート長が、２０ｎｍ以下、１５ｎｍ以下、１０ｎｍ以下、７ｎｍ以下又は６ｎｍ以下であって、１ｎｍ以上、３ｎｍ以上又は５ｎｍ以上であっても、良好な電気特性を得ることができる。一方で、Ｓｉトランジスタは、短チャネル効果が発現するため、２０ｎｍ以下又は１５ｎｍ以下のゲート長とすることが困難な場合がある。したがって、ＯＳトランジスタは、Ｓｉトランジスタと比較してチャネル長の短いトランジスタに好適に用いることができる。なお、ゲート長とは、トランジスタ動作時にキャリアがチャネル形成領域内部を移動する方向における、ゲート電極の長さであり、トランジスタの平面視における、ゲート電極の底面の幅をいう。
　また、ＯＳトランジスタを微細化することで、トランジスタの高周波特性を向上させることができる。具体的には、トランジスタの遮断周波数を向上させることができる。ＯＳトランジスタのゲート長が上記範囲のいずれかである場合、トランジスタの遮断周波数を、例えば室温環境下で、５０ＧＨｚ以上、好ましくは１００ＧＨｚ以上、さらに好ましくは１５０ＧＨｚ以上とすることができる。
　以上の説明の通り、ＯＳトランジスタは、Ｓｉトランジスタと比較し、オフ電流が小さいこと、チャネル長の短いトランジスタの作製が可能なこと、といった優れた効果を有する。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。例えば、本実施の形態に示す構成、構造、方法などは、他の実施の形態などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態４）
　本実施の形態では、上記実施の形態で説明した半導体装置を用いることができる、電子部品、電子機器、大型計算機、宇宙用機器及びデータセンター（Ｄａｔａ　Ｃｅｎｔｅｒ：ＤＣとも呼称する）について説明する。本発明の一態様の半導体装置を用いた、電子部品、電子機器、大型計算機、宇宙用機器及びデータセンターは、低消費電力化といった高性能化に有効である。
［電子部品］
　電子部品７００が実装された基板（実装基板７０４）の斜視図を、図２９Ａに示す。図２９Ａに示す電子部品７００は、モールド７１１内に半導体装置７１０を有している。図２９Ａは、電子部品７００の内部を示すために、一部の記載を省略している。電子部品７００は、モールド７１１の外側にランド７１２を有する。ランド７１２は電極パッド７１３と電気的に接続され、電極パッド７１３は半導体装置７１０とワイヤ７１４を介して電気的に接続されている。電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで実装基板７０４が完成する。
　また、半導体装置７１０は、駆動回路層７１５と、記憶層７１６と、を有する。なお、記憶層７１６は、複数のメモリセルアレイが積層された構成である。駆動回路層７１５と、記憶層７１６と、が積層された構成は、モノリシック積層の構成とすることができる。モノリシック積層の構成では、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）などの貫通電極技術、および、Ｃｕ−Ｃｕ直接接合などの接合技術、を用いることなく、各層間を接続することができる。駆動回路層７１５と、記憶層７１６と、をモノリシックに積層することで、例えば、プロセッサ上にメモリが直接形成される、いわゆるオンチップメモリの構成とすることができる。オンチップメモリの構成とすることで、プロセッサと、メモリとのインターフェース部分の動作を高速にすることが可能となる。
　また、オンチップメモリの構成とすることで、ＴＳＶなどの貫通電極を用いる技術と比較し、接続配線などのサイズを小さくすることが可能であるため、接続ピン数を増加させることも可能となる。接続ピン数を増加させることで、並列動作が可能となるため、メモリのバンド幅（メモリバンド幅ともいう）を向上させることが可能となる。
　また、記憶層７１６が有する、複数のメモリセルアレイを、ＯＳトランジスタを用いて形成し、当該複数のメモリセルアレイをモノリシックで積層することが好ましい。複数のメモリセルアレイをモノリシック積層の構成とすることで、メモリのバンド幅及びメモリのアクセスレイテンシのいずれか一又は双方を向上させることができる。なお、バンド幅とは、単位時間あたりのデータ転送量であり、アクセスレイテンシとは、アクセスしてからデータのやり取りが始まるまでの時間である。なお、記憶層７１６にＳｉトランジスタを用いる構成の場合、ＯＳトランジスタと比較し、モノリシック積層の構成とすることが困難である。そのため、モノリシック積層の構成において、ＯＳトランジスタは、Ｓｉトランジスタよりも優れた構造であるといえる。
　また、半導体装置７１０を、ダイと呼称してもよい。なお、本明細書等において、ダイとは、半導体チップの製造工程で、例えば円盤状の基板（ウエハともいう）などに回路パターンを形成し、さいの目状に切り分けて得られたチップ片を表す。なお、ダイに用いることのできる半導体材料として、例えば、シリコン（Ｓｉ）、炭化ケイ素（ＳｉＣ）又は窒化ガリウム（ＧａＮ）などが挙げられる。例えば、シリコン基板（シリコンウエハともいう）から得られたダイを、シリコンダイという場合がある。
　次に、電子部品７３０の斜視図を図２９Ｂに示す。電子部品７３０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　Ｐａｃｋａｇｅ）又はＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品７３０は、パッケージ基板７３２（プリント基板）上にインターポーザ７３１が設けられ、インターポーザ７３１上に半導体装置７３５と、複数の半導体装置７１０と、が設けられている。
　電子部品７３０では、半導体装置７１０を広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）として用いる例を示している。また、半導体装置７３５は、ＣＰＵ、ＧＰＵ又はＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）といった集積回路に用いることができる。
　パッケージ基板７３２は、例えば、セラミックス基板、プラスチック基板又はガラスエポキシ基板を用いることができる。インターポーザ７３１は、例えば、シリコンインターポーザ又は樹脂インターポーザを用いることができる。
　インターポーザ７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層又は多層で設けられる。また、インターポーザ７３１は、インターポーザ７３１上に設けられた集積回路をパッケージ基板７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」又は「中間基板」と呼ぶ場合がある。また、インターポーザ７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶを用いることもできる。
　ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
　また、シリコンインターポーザを用いた、ＳｉＰ及びＭＣＭでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
　一方で、シリコンインターポーザ及びＴＳＶなどを用いて端子ピッチの異なる複数の集積回路を電気的に接続する場合、当該端子ピッチの幅などのスペースが必要となる。そのため、電子部品７３０のサイズを小さくしようとした場合、上記の端子ピッチの幅が問題になり、広いメモリバンド幅を実現するために必要な多くの配線を設けることが、困難になる場合がある。そこで、上述したように、ＯＳトランジスタを用いたモノリシック積層の構成が好適である。ＴＳＶを用いて積層したメモリセルアレイと、モノリシック積層したメモリセルアレイと、を組み合わせた複合化構造としてもよい。
　また、電子部品７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品７３０では、半導体装置７１０と半導体装置７３５の高さを揃えることが好ましい。
　電子部品７３０を他の基板に実装するため、パッケージ基板７３２の底部に電極７３３を設けてもよい。図２９Ｂでは、電極７３３を半田ボールで形成する例を示している。パッケージ基板７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。また、電極７３３を導電性のピンで形成してもよい。パッケージ基板７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。
　電子部品７３０は、ＢＧＡ及びＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。実装方法としては、例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）及びＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）が挙げられる。
［電子機器］
　次に、電子機器６５００の斜視図を図３０Ａに示す。図３０Ａに示す電子機器６５００は、スマートフォンとして用いることのできる携帯情報端末機である。電子機器６５００は、筐体６５０１と、表示部６５０２と、電源ボタン６５０３と、ボタン６５０４と、スピーカ６５０５と、マイク６５０６と、カメラ６５０７と、光源６５０８と、制御装置６５０９と、を有する。なお、制御装置６５０９としては、例えば、ＣＰＵ、ＧＰＵ及び記憶装置の中から選ばれるいずれか一または複数を有する。本発明の一態様の半導体装置は、表示部６５０２、制御装置６５０９などに適用することができる。
　図３０Ｂに示す電子機器６６００は、ノート型パーソナルコンピュータとして用いることのできる情報端末機である。電子機器６６００は、筐体６６１１と、キーボード６６１２と、ポインティングデバイス６６１３と、外部接続ポート６６１４と、表示部６６１５と、制御装置６６１６と、を有する。なお、制御装置６６１６としては、例えば、ＣＰＵ、ＧＰＵ、及び記憶装置の中から選ばれるいずれか一または複数を有する。本発明の一態様の半導体装置は、表示部６６１５、制御装置６６１６などに適用することができる。なお、本発明の一態様の半導体装置を、上述の制御装置６５０９及び制御装置６６１６に用いることで、消費電力を低減させることができるため好適である。
［大型計算機］
　次に、大型計算機５６００の斜視図を図３０Ｃに示す。図３０Ｃに示す大型計算機５６００には、ラック５６１０にラックマウント型の計算機５６２０が複数格納されている。なお、大型計算機５６００を、スーパーコンピュータと呼称してもよい。
　計算機５６２０は、例えば、図３０Ｄに示す斜視図の構成とすることができる。図３０Ｄにおいて、計算機５６２０は、マザーボード５６３０を有し、マザーボード５６３０は、複数のスロット５６３１、複数の接続端子を有する。スロット５６３１には、ＰＣカード５６２１が挿入されている。加えて、ＰＣカード５６２１は、接続端子５６２３と、接続端子５６２４と、接続端子５６２５と、を有し、それぞれ、マザーボード５６３０に接続されている。
　図３０Ｅに示すＰＣカード５６２１は、ＣＰＵ、ＧＰＵ、記憶装置などを備えた処理ボードの一例である。ＰＣカード５６２１は、ボード５６２２を有する。また、ボード５６２２は、接続端子５６２３と、接続端子５６２４と、接続端子５６２５と、半導体装置５６２６と、半導体装置５６２７と、半導体装置５６２８と、接続端子５６２９と、を有する。なお、図３０Ｅには、半導体装置５６２６、半導体装置５６２７及び半導体装置５６２８以外の半導体装置を図示しているが、それらの半導体装置については、以下に記載する半導体装置５６２６、半導体装置５６２７及び半導体装置５６２８の説明を参酌すればよい。
　接続端子５６２９は、マザーボード５６３０のスロット５６３１に挿入することができる形状を有しており、接続端子５６２９は、ＰＣカード５６２１とマザーボード５６３０とを接続するためのインターフェースとして機能する。接続端子５６２９の規格としては、例えば、ＰＣＩｅなどが挙げられる。
　接続端子５６２３と、接続端子５６２４と、接続端子５６２５と、のそれぞれは、例えば、ＰＣカード５６２１に対して電力供給、信号入力などを行うためのインターフェースとすることができる。また、例えば、ＰＣカード５６２１によって計算された信号の出力などを行うためのインターフェースとすることができる。接続端子５６２３、接続端子５６２４、接続端子５６２５のそれぞれの規格としては、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ　ＡＴＡ）、ＳＣＳＩ（Ｓｍａｌｌ　Ｃｏｍｐｕｔｅｒ　Ｓｙｓｔｅｍ　Ｉｎｔｅｒｆａｃｅ）などが挙げられる。また、接続端子５６２３、接続端子５６２４、接続端子５６２５から映像信号を出力する場合、それぞれの規格としては、ＨＤＭＩ（登録商標）などが挙げられる。
　半導体装置５６２６は、信号の入出力を行う端子（図示しない）を有しており、当該端子をボード５６２２が備えるソケット（図示しない）に対して差し込むことで、半導体装置５６２６とボード５６２２を電気的に接続することができる。
　半導体装置５６２７は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２７とボード５６２２を電気的に接続することができる。半導体装置５６２７としては、例えば、ＦＰＧＡ、ＧＰＵ、ＣＰＵなどが挙げられる。半導体装置５６２７として、例えば、電子部品７３０を用いることができる。
　半導体装置５６２８は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２８とボード５６２２を電気的に接続することができる。半導体装置５６２８としては、例えば、記憶装置などが挙げられる。半導体装置５６２８として、例えば、電子部品７００を用いることができる。
　大型計算機５６００は並列計算機としても機能できる。大型計算機５６００を並列計算機として用いることで、例えば、人工知能の学習と推論に必要な大規模の計算を行うことができる。
［宇宙用機器］
　本発明の一態様の半導体装置は、情報を処理及び記憶する機器などの宇宙用機器に好適に用いることができる。
　本発明の一態様の半導体装置は、ＯＳトランジスタを含むことができる。当該ＯＳトランジスタは、放射線照射による電気特性の変動が小さい。つまり放射線に対する耐性が高いため、放射線が入射しうる環境において好適に用いることができる。例えば、ＯＳトランジスタは、宇宙空間にて使用する場合に好適に用いることができる。
　図３１には、宇宙用機器の一例として、人工衛星６８００を示している。人工衛星６８００は、機体６８０１と、ソーラーパネル６８０２と、アンテナ６８０３と、二次電池６８０５と、制御装置６８０７と、を有する。なお、図３１においては、宇宙空間に惑星６８０４を例示している。なお、宇宙空間とは、例えば、高度１００ｋｍ以上を指すが、本明細書に記載の宇宙空間は、熱圏、中間圏及び成層圏を含んでもよい。
　また、図３１には、図示していないが、二次電池６８０５に、バッテリマネジメントシステム（ＢＭＳともいう）又はバッテリ制御回路を設けてもよい。上述のバッテリマネジメントシステム、またはバッテリ制御回路に、ＯＳトランジスタを用いると、消費電力が低く、且つ宇宙空間においても高い信頼性を有するため好適である。
　また、宇宙空間は、地上に比べて１００倍以上、放射線量の高い環境である。なお、放射線として、例えば、Ｘ線及びガンマ線に代表される電磁波（電磁放射線）、並びにアルファ線、ベータ線、中性子線、陽子線、重イオン線、中間子線などに代表される粒子放射線が挙げられる。
　ソーラーパネル６８０２に太陽光が照射されることにより、人工衛星６８００が動作するために必要な電力が生成される。しかしながら、例えばソーラーパネルに太陽光が照射されない状況、またはソーラーパネルに照射される太陽光の光量が少ない状況では、生成される電力が少なくなる。よって、人工衛星６８００が動作するために必要な電力が生成されない可能性がある。生成される電力が少ない状況下であっても人工衛星６８００を動作させるために、人工衛星６８００に二次電池６８０５を設けるとよい。なお、ソーラーパネルは、太陽電池モジュールと呼ばれる場合がある。
　人工衛星６８００は、信号を生成することができる。当該信号は、アンテナ６８０３を介して送信され、たとえば地上に設けられた受信機、または他の人工衛星が当該信号を受信することができる。人工衛星６８００が送信した信号を受信することにより、当該信号を受信した受信機の位置を測定することができる。以上より、人工衛星６８００は、衛星測位システムを構成することができる。
　また、制御装置６８０７は、人工衛星６８００を制御する機能を有する。制御装置６８０７としては、例えば、ＣＰＵ、ＧＰＵ及び記憶装置の中から選ばれるいずれか一又は複数を用いて構成される。なお、制御装置６８０７には、本発明の一態様であるＯＳトランジスタを用いると好適である。ＯＳトランジスタは、Ｓｉトランジスタと比較し、放射線照射による電気特性の変動が小さい。つまり放射線が入射しうる環境においても信頼性が高く、好適に用いることができる。
　また、人工衛星６８００は、センサを有する構成とすることができる。例えば、可視光センサを有する構成とすることにより、人工衛星６８００は、地上に設けられている物体に当たって反射された太陽光を検出する機能を有することができる。または、熱赤外センサを有する構成とすることにより、人工衛星６８００は、地表から放出される熱赤外線を検出する機能を有することができる。以上より、人工衛星６８００は、例えば、地球観測衛星としての機能を有することができる。
　なお、本実施の形態においては、宇宙用機器の一例として、人工衛星について例示したがこれに限定されない。例えば、本発明の一態様の半導体装置は、宇宙船、宇宙カプセル、宇宙探査機などの宇宙用機器に好適に用いることができる。
　以上の説明の通り、ＯＳトランジスタは、Ｓｉトランジスタと比較し、広いメモリバンド幅の実現が可能なこと、放射線耐性が高いこと、といった優れた効果を有する。
［データセンター］
　本発明の一態様の半導体装置は、例えば、データセンターなどに適用されるストレージシステムに好適に用いることができる。データセンターは、データの不変性を保障するなど、データの長期的な管理を行うことが求められる。長期的なデータを管理する場合、膨大なデータを記憶するためのストレージおよびサーバの設置、データを保持するための安定した電源の確保、あるいはデータの保持に要する冷却設備の確保、など建屋の大型化が必要となる。
　データセンターに適用されるストレージシステムに本発明の一態様の半導体装置を用いることにより、データの保持に要する電力の低減、データを保持する半導体装置の小型化を図ることができる。そのため、ストレージシステムの小型化、データを保持するための電源の小型化、冷却設備の小規模化、などを図ることができる。そのため、データセンターの省スペース化を図ることができる。
　また、本発明の一態様の半導体装置は、消費電力が少ないため、回路からの発熱を低減することができる。よって、当該発熱によるその回路自体、周辺回路、およびモジュールへの悪影響を低減できる。また、本発明の一態様の半導体装置を用いることにより、高温環境下においても動作が安定したデータセンターを実現できる。よってデータセンターの信頼性を高めることができる。
　図３２にデータセンターに適用可能なストレージシステムを示す。図３２に示すストレージシステム７０００は、ホスト７００１（Ｈｏｓｔ　Ｃｏｍｐｕｔｅｒと図示）として複数のサーバ７００１ｓｂを有する。また、ストレージ７００３（Ｓｔｏｒａｇｅと図示）として複数の記憶装置７００３ｍｄを有する。ホスト７００１とストレージ７００３とは、ストレージエリアネットワーク７００４（ＳＡＮ：Ｓｔｏｒａｇｅ　Ａｒｅａ　Ｎｅｔｗｏｒｋと図示）及びストレージ制御回路７００２（Ｓｔｏｒａｇｅ　Ｃｏｎｔｒｏｌｌｅｒと図示）を介して接続されている形態を図示している。
　ホスト７００１は、ストレージ７００３に記憶されたデータにアクセスするコンピュータに相当する。ホスト７００１同士は、ネットワークで互いに接続されていてもよい。
　ストレージ７００３は、フラッシュメモリを用いることで、データのアクセススピード、つまりデータの記憶及び出力に要する時間を短くしているものの、当該時間は、ストレージ内のキャッシュメモリとして用いることのできるＤＲＡＭが要する時間に比べて格段に長い。ストレージシステムでは、ストレージ７００３のアクセススピードの長さの問題を解決するために、通常ストレージ内にキャッシュメモリを設けてデータの記憶及び出力に要する時間を短くしている。
　上述のキャッシュメモリは、ストレージ制御回路７００２及びストレージ７００３内に用いられる。ホスト７００１とストレージ７００３との間でやり取りされるデータは、ストレージ制御回路７００２及びストレージ７００３内の当該キャッシュメモリに記憶されたのち、ホスト７００１又はストレージ７００３に出力される。
　上述のキャッシュメモリのデータを記憶するためのトランジスタとして、ＯＳトランジスタを用いてデータに応じた電位を保持する構成とすることで、リフレッシュする頻度を減らし、消費電力を小さくすることができる。またメモリセルアレイを積層する構成とすることで小型化が可能である。
　なお、本発明の一態様の半導体装置を、電子部品、電子機器、大型計算機、宇宙用機器及びデータセンターの中から選ばれるいずれか一または複数に適用することで、消費電力を低減させる効果が期待される。そのため、半導体装置の高性能化、または高集積化に伴うエネルギー需要の増加が見込まれる中、本発明の一態様の半導体装置を用いることで、二酸化炭素（ＣＯ２）に代表される、温室効果ガスの排出量を低減させることも可能となる。また、本発明の一態様の半導体装置は、低消費電力であるため地球温暖化対策としても有効である。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。例えば、本実施の形態に示す構成、構造、方法などは、他の実施の形態などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態５）
　本実施の形態では、上記実施の形態で説明した積層構造を表示装置に適用した構成例と、当該表示装置を適用した電子機器と、について説明する。
＜表示装置の構成例＞
　図３３Ａは、当該積層構造を適用した表示装置ＤＳＰの構成例を示す斜視模式図であって、図３３Ｂは、表示装置ＤＳＰのブロック図である。
　表示装置ＤＳＰは、記憶回路領域ＭＥＭＡと、駆動回路領域ＤＲＶＡと、回路層ＳＷＣＬと、表示領域ＥＭＡと、を有する。なお、記憶回路領域ＭＥＭＡ及び駆動回路領域ＤＲＶＡは、回路層ＳＷＣＬの下方に位置し、表示領域ＥＭＡは、回路層ＳＷＣＬの上方に位置する。つまり、表示装置ＤＳＰにおいて、下方から記憶回路領域ＭＥＭＡ及び駆動回路領域ＤＲＶＡと、回路層ＳＷＣＬと、表示領域ＥＭＡと、が順に積層されている。
　記憶回路領域ＭＥＭＡは、例えば、複数の記憶回路ＭＥを有する。記憶回路ＭＥは、実施の形態１における記憶回路ＭＥを参照することができる。このため、記憶回路領域ＭＥＭＡには、例えば、ＤＲＡＭ、ＤＯＳＲＡＭ（登録商標）、ＮＯＳＲＡＭ（登録商標）、ＳＲＡＭ、ＦｅＲＡＭ、ＲｅＲＡＭ、ＭＲＡＭ又はＰＲＡＭを有する記憶回路ＭＥが含まれていてもよい。また、図３３Ｂでは、記憶回路ＭＥは、一例として、デジタルデータを保存する記憶回路となっており、それぞれが、１ビット又は多ビットのデータを回路層ＳＷＣＬに送信する構成となっている。また、記憶回路ＭＥは、後述する画素回路ＰＸに送信するための画像データが記憶されている。
　例えば、記憶回路ＭＥは、８ビット（１バイト）の画像データを読み出して、当該画像データを後述する駆動回路領域ＤＲＶＡに送信する機能を有する。なお、記憶回路ＭＥが扱えるデータは、８ビットに限定されず、例えば、１ビット、２ビット又は４ビットといった８ビット未満のデータを扱ってもよい。また、例えば、１６ビット、３２ビット、６４ビット、１２８ビット又は２５６ビットといった８ビットを超過するデータを扱ってもよい。
　駆動回路領域ＤＲＶＡは、例えば、複数のデジタルアナログ変換回路ＤＡＣを有する。デジタルアナログ変換回路ＤＡＣは、記憶回路ＭＥから読み出されたデジタルデータの画像データをアナログデータに変換する機能を有する。また、駆動回路領域ＤＲＶＡは、変換したアナログデータを回路層ＳＷＣＬに送信する機能を有する。
　回路層ＳＷＣＬは、一例として、セレクタＭＰＸを有する。なお、セレクタＭＰＸは、実施の形態１で説明したセレクタＭＰＸの説明を参照することができる。
　表示領域ＥＭＡは、一例として、複数の画素回路ＰＸを有する。特に、画素回路ＰＸは、表示領域ＥＭＡにおいて、アレイ状に配置されていることが好ましい。
　セレクタＭＰＸの複数の入力端子ＩＴのそれぞれは、駆動回路領域ＤＲＶＡの複数のデジタルアナログ変換回路ＤＡＣのそれぞれに電気的に接続されている。また、セレクタＭＰＸの出力端子ＯＴは、表示領域ＥＭＡに含まれる複数の画素回路ＰＸの一に電気的に接続されている。
　セレクタＭＰＸは、例えば、セレクタＭＰＸに入力される信号ＰＳＩＧに応じて、セレクタＭＰＸの複数の入力端子ＩＴの一と、セレクタＭＰＸの出力端子ＯＴと、の間を導通状態にする機能を有する。また、セレクタＭＰＸは、例えば、セレクタＭＰＸの複数の入力端子ＩＴの残りのそれぞれと、セレクタＭＰＸの出力端子ＯＴと、の間を非導通状態にする機能と、を有する。
　上記の通り、表示装置ＤＳＰを構成することにより、表示装置ＤＳＰは、記憶回路領域ＭＥＭＡの複数の記憶回路ＭＥのそれぞれに保持されている画像データから選択して、選択された画像データを表示領域ＥＭＡの複数の画素回路ＰＸの一に表示することができる。
　次に、画素回路ＰＸの構成例について説明する。
　図３４では、画素回路ＰＸに備えることができる回路層ＯＳＬと、回路層ＯＳＬに接続される発光層ＬＥと、について示している。なお、図３４では、発光層ＬＥには発光デバイス１３０が含まれている。また、図３４は、画素回路ＰＸに備えられる回路層ＯＳＬに含まれる各回路素子の接続を示す図である。
　回路層ＯＳＬは、トランジスタ５００Ａと、トランジスタ５００Ｂと、トランジスタ５００Ｃと、容量素子６００と、を有する。なお、トランジスタ５００Ａと、トランジスタ５００Ｂと、トランジスタ５００Ｃと、のそれぞれは、例えば、実施の形態１で説明したトランジスタＭ１に適用できるトランジスタを用いることができる。特に、トランジスタ５００Ａと、トランジスタ５００Ｂと、トランジスタ５００Ｃと、のそれぞれは、ＯＳトランジスタであることが好ましい。なお、図３４では、トランジスタ５００Ａと、トランジスタ５００Ｂと、トランジスタ５００Ｃと、のそれぞれとして、バックゲート電極を有するＯＳトランジスタを図示している。この場合、バックゲート電極にゲート電極と同じ信号を与える構成、バックゲート電極にゲート電極と異なる信号を与える構成とすることができる。なお、図３４では、トランジスタ５００Ａ、トランジスタ５００Ｂ及びトランジスタ５００Ｃにバックゲート電極を図示しているが、トランジスタ５００Ａ、トランジスタ５００Ｂ及びトランジスタ５００Ｃは、バックゲート電極を有さない構成としてもよい。
　トランジスタ５００Ｂは、トランジスタ５００Ａと電気的に接続されるゲート電極と、発光デバイス１３０と電気的に接続される第１の電極と、配線ＡＮＯと電気的に接続される第２の電極と、を備える。配線ＡＮＯは、発光デバイス１３０に電流を供給するための電位を与えるための配線である。
　トランジスタ５００Ａは、トランジスタ５００Ｂのゲート電極と電気的に接続される第１の端子と、ソース線として機能する配線ＳＬと電気的に接続される第２の端子と、ゲート線として機能する配線Ｇ１の電位に基づいて、オン状態とオフ状態との切り替えを制御する機能を有するゲート電極と、を備える。
　配線ＳＬは、画素回路ＰＸにおけるソース線として機能するため、配線ＳＬに送信される画像データは、前述した回路層ＳＷＣＬのセレクタＭＰＸから出力される画像データとなる。
　トランジスタ５００Ｃは、配線Ｖ０と電気的に接続される第１の端子と、発光デバイス１３０と電気的に接続される第２の端子と、ゲート線として機能する配線Ｇ２の電位に基づいて、オン状態とオフ状態との切り替えを制御する機能を有するゲート電極と、を備える。配線Ｖ０は、基準電位を与えるための配線、及び回路層ＯＳＬを流れる電流を、駆動回路領域ＤＲＶＡに出力するための配線である。
　容量素子６００は、トランジスタ５００Ｂのゲート電極と電気的に接続される導電膜と、トランジスタ５００Ｃの第２の電極と電気的に接続される導電膜を備える。
　発光デバイス１３０は、トランジスタ５００Ｂの第１の電極に電気的に接続される第１の電極と、配線ＶＣＯＭに電気的に接続される第２の電極と、を備える。配線ＶＣＯＭは、発光デバイス１３０に電流を供給するための電位を与えるための配線である。
　これにより、トランジスタ５００Ｂのゲート電極に与えられる画像信号に応じて発光デバイス１３０が射出する光の強度を制御することができる。またトランジスタ５００Ｃを介して与えられる配線Ｖ０の基準電位によって、トランジスタ５００Ｂのゲート−ソース間電圧のばらつきを抑制することができる。
　また配線Ｖ０から、画素パラメータの設定に用いることのできる電流値を出力することができる。より具体的には、配線Ｖ０は、トランジスタ５００Ｂに流れる電流、又は発光デバイス１３０に流れる電流を、外部に出力するためのモニタ線として機能させることができる。配線Ｖ０に出力された電流は、例えば、ソースフォロア回路により電圧に変換され、外部に出力される。または、例えば、アナログデジタル変換回路などによりデジタル信号に変換され、調光及び調色の処理を行う回路に出力することができる。なお、上述した、ソースフォロア回路と、アナログデジタル変換回路と、調光及び調色の処理を行う回路と、のそれぞれは、例えば、駆動回路領域ＤＲＶＡに含まれていてもよい。
　図３５は、駆動回路領域ＤＲＶＡと、記憶回路領域ＭＥＭＡと、回路層ＳＷＣＬと、画素回路ＰＸが有する複数のトランジスタを備える回路層ＯＳＬと、発光デバイス１３０を備える発光層ＬＥと、の上下関係を模式的に示す図である。なお、図３５に示す表示装置ＤＳＰの表示領域ＥＭＡは、一例として、回路層ＯＳＬ及び発光層ＬＥを有している。
　なお、図３５に一例として示す構成では、回路層ＯＳＬと、駆動回路領域ＤＲＶＡと、を電気的に接続する配線を短くすることができるため、当該配線の配線抵抗を小さくすることができる。よって、データの書き込みを高速に行うことができるため、表示装置ＤＳＰを高速に駆動させることができる。これにより、表示装置ＤＳＰが有する画素回路ＰＸを多くしても十分なフレーム期間を確保することができるため、表示装置ＤＳＰの画素密度を高めることができる。また、表示装置ＤＳＰの画素密度を高めることにより、表示装置ＤＳＰにより表示される画像の精細度を高めることができる。例えば、表示装置ＤＳＰの画素密度を、５００ｐｐｉ以上、好ましくは１０００ｐｐｉ以上、より好ましくは３０００ｐｐｉ以上、更に好ましくは５０００ｐｐｉ以上、更に好ましくは６０００ｐｐｉ以上とすることができる。よって、表示装置ＤＳＰは、例えばＡＲ（拡張現実）、ＶＲ（仮想現実）などのＸＲ（Ｅｘｔｅｎｄｅｄ　Ｒｅａｌｉｔｙ、又はＣｒｏｓｓ　Ｒｅａｌｉｔｙ）用の表示装置とすることができ、ＨＭＤ（ヘッドマウントディスプレイ）といった表示部とユーザの距離が近い電子機器に用いることは好適であるといえる。
＜電子機器の構成例＞
　次に、上述した表示装置ＤＳＰを適用できる電子機器の一例について、説明する。
　電子機器は、例えば、表示装置と、アンテナ、バッテリ、筐体、カメラ、スピーカ、マイク、タッチセンサ又は操作ボタンから選ばれた一以上と、を有する。
　また、電子機器は、二次電池を有していてもよく、非接触電力伝送を用いて、二次電池を充電することができると好ましい。
　二次電池としては、例えば、リチウムイオン二次電池（例えば、ゲル状電解質を用いるリチウムポリマー電池（リチウムイオンポリマー電池））、ニッケル水素電池、ニカド電池、有機ラジカル電池、鉛蓄電池、空気二次電池、ニッケル亜鉛電池又は銀亜鉛電池が挙げられる。
　また、電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像、情報等の表示を行うことができる。また、電子機器がアンテナ及び二次電池を有する場合、アンテナを非接触電力伝送に用いてもよい。
　電子機器の表示領域には、例えばフルハイビジョン、４Ｋ２Ｋ、８Ｋ４Ｋ、１６Ｋ８Ｋ又はそれ以上の解像度を有する映像を表示させることができる。
　電子機器としては、例えば、テレビジョン装置、ノート型のパーソナルコンピュータ、モニタ装置、デジタルサイネージ、パチンコ機及びゲーム機といった比較的大きな画面を備える電子機器が挙げられる。また、電子機器としては、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末又は音響再生装置が挙げられる。
　電子機器は、家屋又はビルといった建物の内壁又は外壁が有する平面又は曲面に沿って組み込むことができる。また当該電子機器は、自動車等の内装または外装等が有する平面又は曲面に沿って組み込むことができる。
［携帯電話］
　図３６Ａに示す情報端末５５００は、情報端末の一種である携帯電話（スマートフォン）である。情報端末５５００は、筐体５５１０と、表示部５５１１と、を有しており、入力用インターフェースとして、タッチパネルが表示部５５１１に備えられ、ボタンが筐体５５１０に備えられている。
［ウェアラブル端末］
　図３６Ｂは、ウェアラブル端末の一例である情報端末５９００の外観を示す図である。情報端末５９００は、筐体５９０１、表示部５９０２、操作ボタン５９０３、竜頭５９０４及びバンド５９０５を有する。
［情報端末］
　また、図３６Ｃには、ノート型情報端末５３００が図示されている。図３６Ｃに示すノート型情報端末５３００には、一例として、筐体５３３０ａに表示部５３３１が備えられ、筐体５３３０ｂにキーボード部５３５０が備えられている。
　なお、上述では、電子機器としてスマートフォン、ウェアラブル端末及びノート型情報端末を例として、それぞれ図３６Ａ乃至図３６Ｃに図示したが、スマートフォン、ウェアラブル端末、ノート型情報端末以外の情報端末を適用することができる。スマートフォン、ウェアラブル端末、ノート型情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、デスクトップ用情報端末及びワークステーションが挙げられる。
［カメラ］
　図３６Ｄは、ファインダー８１００を取り付けた状態のカメラ８０００の外観を示す図である。カメラ８０００は、筐体８００１、表示部８００２、操作ボタン８００３及びシャッターボタン８００４を有する。またカメラ８０００には、着脱可能なレンズ８００６が取り付けられている。ファインダー８１００は、筐体８１０１、表示部８１０２及びボタン８１０３を有する。
　なお、カメラ８０００は、レンズ８００６と筐体とが一体となっていてもよい。
　カメラ８０００は、シャッターボタン８００４を押す、又はタッチパネルとして機能する表示部８００２をタッチすることにより撮像することができる。
　筐体８００１は、電極を有するマウントを有し、ファインダー８１００のほか、例えば、ストロボ装置を接続することができる。
　筐体８１０１は、カメラ８０００のマウントと係合するマウントにより、カメラ８０００に取り付けられている。ファインダー８１００はカメラ８０００から受信した映像を表示部８１０２に表示させることができる。
　ボタン８１０３は、電源ボタンとしての機能を有する。
　カメラ８０００の表示部８００２及びファインダー８１００の表示部８１０２に、本発明の一態様の表示装置を適用することができる。なお、ファインダーが内蔵されたカメラ８０００であってもよい。
［ゲーム機］
　図３６Ｅは、ゲーム機の一例である携帯ゲーム機５２００の外観を示す図である。携帯ゲーム機５２００は、筐体５２０１、表示部５２０２及びボタン５２０３を有する。
　また、携帯ゲーム機５２００の映像は、テレビジョン装置、パーソナルコンピュータ用ディスプレイ、ゲーム用ディスプレイ及びヘッドマウントディスプレイに備えられる表示装置によって、出力することができる。
　携帯ゲーム機５２００に上記実施の形態で説明した表示装置を適用することによって、低消費電力の携帯ゲーム機５２００を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
　図３６Ｅでは、ゲーム機の一例として携帯ゲーム機を図示しているが、本発明の一態様の電子機器はこれに限定されない。本発明の一態様の電子機器としては、例えば、据え置き型ゲーム機、娯楽施設（例えば、ゲームセンター及び遊園地）に設置されるアーケードゲーム機及びスポーツ施設に設置されるバッティング練習用の投球マシンが挙げられる。
［テレビジョン装置］
　図３６Ｆは、テレビジョン装置を示す斜視図である。テレビジョン装置９０００は、筐体９００２、表示部９００１、スピーカ９００３、操作キー９００５（電源スイッチ又は操作スイッチを含む）、接続端子９００６及びセンサ９００７（例えば、力、変位、位置、速度、加速度、角速度、回転数、距離、光（赤外線を含む）、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、又はにおいを測定する機能を含むもの。又は、例えば、におい又は光（赤外線を含む）を検知又は検出する機能を含むもの。）を有する。本発明の一態様の記憶装置は、テレビジョン装置に備えることができる。テレビジョン装置は、例えば、５０インチ以上、又は１００インチ以上の表示部９００１を組み込むことが可能である。
　テレビジョン装置９０００に上記実施の形態で説明した表示装置を適用することによって、低消費電力のテレビジョン装置９０００を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
［移動体］
　本発明の一態様の表示装置は、移動体である自動車の運転席周辺に適用することもできる。
　図３６Ｇは、自動車の室内におけるフロントガラス周辺を表す図である。図３６Ｇでは、ダッシュボードに取り付けられた表示パネル５７０１、表示パネル５７０２、表示パネル５７０３の他、ピラーに取り付けられた表示パネル５７０４を図示している。
　表示パネル５７０１乃至表示パネル５７０３は、例えば、ナビゲーション情報、スピードメーター、タコメーター、走行距離、燃料計、ギア状態、空調の設定といった様々な情報を表示することができる。また、表示パネルに表示される表示項目及びレイアウトは、ユーザの好みに合わせて適宜変更することができ、デザイン性を高めることが可能である。表示パネル５７０１乃至表示パネル５７０３は、照明装置として用いることも可能である。
　表示パネル５７０４には、車体に設けられた撮像手段からの映像を映し出すことによって、ピラーで遮られた視界（死角）を補完することができる。すなわち、自動車の外側に設けられた撮像手段からの画像を表示することによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。表示パネル５７０４は、照明装置として用いることもできる。
　本発明の一態様の表示装置は、例えば、表示パネル５７０１乃至表示パネル５７０４に適用できる。
　なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船及び飛行体（例えば、ヘリコプター、無人航空機（ドローン）、飛行機、及びロケット）も挙げることができ、これらの移動体に本発明の一態様の表示装置を適用することができる。
［電子看板］
　図３６Ｈは、壁に取り付けが可能な電子看板（デジタルサイネージ）の例を示している。図３６Ｈは、電子看板６２００が壁６２０１に取り付けられている様子を示している。本発明の一態様の表示装置は、例えば、電子看板６２００の表示部に適用することができる。また、電子看板６２００には、タッチパネルなどのインターフェースなどが設けられていてもよい。
　なお、上述では、電子看板の一例として、壁に取り付けが可能な電子機器の例を示しているが、電子看板の種類はこれに限定されない。例えば、電子看板としては、柱に取り付けるタイプ、地面に置くスタンドタイプ又は建築物の屋上若しくは側壁に設置するタイプが挙げられる。
［ヘッドマウントディスプレイ］
　図３６Ｉは、ヘッドマウントディスプレイである電子機器８３００の外観を示す図である。電子機器８３００は、筐体８３０１と、表示部８３０２と、バンド状の固定具８３０４と、頭部に装着する固定具８３０４ａと、一対のレンズ８３０５と、を有する。
　また、図３６Ｉには図示していないが、電子機器８３００は、操作ボタン又は電源ボタンといったインターフェースが備えられていてもよい。
　使用者は、レンズ８３０５を通して、表示部８３０２の表示を視認することができる。なお、表示部８３０２を湾曲して配置させると、使用者が高い臨場感を感じることができるため好ましい。また、表示部８３０２の異なる領域に表示された別の画像を、レンズ８３０５を通して視認することで、視差を用いた３次元表示を行うこともできる。なお、表示部８３０２を１つ設ける構成に限らず、表示部８３０２を２つ設け、使用者の片方の目につき１つの表示部を配置してもよい。
　なお、表示部８３０２には、例えば、極めて精細度が高い表示装置を用いることが好ましい。表示部８３０２に精細度が高い表示装置を用いることによって、レンズ８３０５を用いて拡大したとしても、使用者に画素が視認されることなく、より現実感の高い映像を表示することができる。
　また、電子機器である、ヘッドマウントディスプレイは、図３６Ｉのようなゴーグル型のヘッドマウントディスプレイである電子機器８３００ではなく、グラス型のヘッドマウントディスプレイである電子機器の構成であってもよい。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。例えば、本実施の形態に示す構成、構造、方法などは、他の実施の形態などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
ＤＥＶ：半導体装置、ＭＥＭＬ＿Ｌ：記憶層、ＭＥＭＬ＿Ｈ：記憶層、ＳＷＣＬ：回路層、ＳＷＣＬＡ：回路層、ＳＷＣＬＢ：回路層、ＳＷＣＬＣ：回路層、ＭＥ＿Ｌ：記憶回路、ＭＥ＿Ｈ：記憶回路、ＭＣ＿Ｌ：メモリセル、ＭＣ＿Ｈ：メモリセル、ＷＬ＿Ｌ：配線、ＷＬ＿Ｈ：配線、ＢＬ＿Ｌ：配線、ＢＬ＿Ｈ：配線、ＢＬＵＴ＿Ｌ：配線、ＢＬＵＴ＿Ｈ：配線、ＭＡ＿Ｌ：領域、ＭＡ＿Ｈ：領域、ＭＰＸ：セレクタ、ＤＭＰＸ：セレクタ、ＳＷ［０００００］：スイッチ、ＳＷ［００１００］：スイッチ、ＳＷ［００１１１］：スイッチ、ＳＷ［０１０００］：スイッチ、ＳＷ［０１１００］：スイッチ、ＳＷ［０１１１１］：スイッチ、ＳＷ［１００００］：スイッチ、ＳＷ［１０１００］：スイッチ、ＳＷ［１０１１１］：スイッチ、ＳＷ［１１１１１］：スイッチ、ＳＷ１：スイッチ、ＳＷ２：スイッチ、ＳＷ３：スイッチ、ＳＷ４：スイッチ、ＳＷ５：スイッチ、ＳＷ６：スイッチ、ＳＷａ１：スイッチ、ＳＷａ２：スイッチ、ＳＷｂ１：スイッチ、ＳＷｂ２：スイッチ、ＳＷｂ３：スイッチ、ＳＷｂ４：スイッチ、ＩＴ：端子、ＩＴ１：端子、ＩＴ２：端子、ＯＴ：端子、ＯＴ１：端子、ＯＴ２：端子、ＳＬ１：配線、ＳＬ２：配線、ＳＬ３：配線、ＳＬ４：配線、ＳＬ５：配線、ＳＬ６：配線、ＳＬａ１：配線、ＳＬａ２：配線、ＳＬｂ１：配線、ＳＬｂ２：配線、ＰＯＮ１：信号、ＰＯＮ２：信号、ＡＤＤＲ：信号、ＢＷ：信号、ＣＥ：信号、ＧＷ：信号、ＣＬＫ：信号、ＷＡＫＥ：信号、ＷＤＡ：信号、ＲＤＡ：信号、ＳＳＩＧ：信号、ＤＳＩＧ：信号、ＭＣ：メモリセル、Ｍ１：トランジスタ、Ｍ２：トランジスタ、Ｍ４：トランジスタ、Ｍ４ｒ：トランジスタ、Ｍ５：トランジスタ、Ｍ５ｒ：トランジスタ、Ｍ６：トランジスタ、ＭＮ：トランジスタ、Ｃ１：容量素子、Ｃ２：容量素子、Ｃ３：容量素子、Ｃ３ｒ：容量素子、ＶＲ：抵抗変化素子、ＭＲ：ＭＴＪ素子、ＰＣＭ：相変化メモリ、ＩＮＶ１：論理回路、ＩＮＶ２：論理回路、ＢＬ：配線、ＢＬ［１］：配線、ＢＬ［ｎ］：配線、ＢＬＢ：配線、ＷＢＬ［１］：配線、ＷＢＬ［ｎ］：配線、ＲＢＬ［１］：配線、ＲＢＬ［ｎ］：配線、ＷＬ：配線、ＷＬ［１］：配線、ＷＬ［ｍ］：配線、Ｗ１Ｌ：配線、Ｗ２Ｌ：配線、ＳＬ［１］：配線、ＳＬ［ｎ］：配線、ＣＬ：配線、ＣＬ［１］：配線、ＣＬ［ｍ］：配線、Ｃ１Ｌ：配線、Ｃ２Ｌ：配線、ＯＳＬ：回路層、ＭＥ：記憶回路、ＤＲＶ：駆動回路領域、ＤＲＶＡ：駆動回路領域、ＶＣＯＭ：配線、ＡＮＯ：配線、ＰＳＩＧ：信号、１０：メモリセル、２２：ＰＳＷ、２３：ＰＳＷ、３１：周辺回路、３２：コントロール回路、３３：電圧生成回路、４１：周辺回路、４２：行デコーダ、４３：行ドライバ、４４：列デコーダ、４５：列ドライバ、４６：センスアンプ、４７：入力回路、４８：出力回路、５０：駆動回路領域、６０：セルアレイ層、６０＿１：セルアレイ層、６０＿２：セルアレイ層、６０＿３：セルアレイ層、６０＿ｋ：セルアレイ層、６０＿Ｎ：セルアレイ層、７０：セルアレイ、７１：駆動回路、７２：駆動回路、７５：メモリセル、８０：制御処理領域、８１：ＡＬＵ、８２：ＡＬＵコントローラ、８３：インストラクションデコーダ、８４：インタラプトコントローラ、８５：タイミングコントローラ、９０：回路層、１００：記憶階層、１０１：レジスタ、１０２：第１のキャッシュメモリ、１０３：第２のキャッシュメモリ、１０４：メインメモリ、１０５：補助記憶装置、３０１：絶縁体、３１１：基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３２０：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、３５０：絶縁体、３５２：絶縁体、３５６：導電体、３５７：絶縁体、３６１：導電体、３６２：導電体、３６３ａ：導電体、３６３ｂ：導電体、３６４：導電体、３６５：導電体、３６６：導電体、３６７：導電体、４００：トランジスタ、５００：トランジスタ、５００Ａ：トランジスタ、５００Ｂ：トランジスタ、５００Ｃ：トランジスタ、５０２：導電体、５０３：導電体、５０４：導電体、５０５：導電体、５０５ａ：導電体、５０５ｂ：導電体、５１２：絶縁体、５１４：絶縁体、５１６：絶縁体、５２０：絶縁体、５２２：絶縁体、５２４：絶縁体、５３１：金属酸化物、５３１ａ：金属酸化物、５３１ｂ：金属酸化物、５３３：金属酸化物、５４０ａ：導電体、５４０ｂ：導電体、５４２ａ：導電体、５４２ａ１：導電体、５４２ａ２：導電体、５４２ｂ：導電体、５４２ｂ１：導電体、５４２ｂ２：導電体、５４３ａ：領域、５４３ｂ：領域、５４４：導電体、５４５：導電体、５５０：絶縁体、５５１：絶縁体、５５２：絶縁体、５５３：絶縁体、５５４：絶縁体、５５５：絶縁体、５６０：導電体、５６０ａ：導電体、５６０ｂ：導電体、５６１：導電体、５６１ａ：導電体、５６１ｂ：導電体、５６３：導電体、５６４：導電体、５６５：導電体、５７４：絶縁体、５８０：絶縁体、５８１：絶縁体、５８３：絶縁体、５８３ａ：絶縁体、５８３ｂ：絶縁体、５９２：絶縁体、５９３：絶縁体、５９４：絶縁体、５９５：絶縁体、５９６：絶縁体、５９７：絶縁体、６００：容量素子、６００Ａ：容量素子、７００：電子部品、７０４：実装基板、７１０：半導体装置、７１１：モールド、７１２：ランド、７１３：電極パッド、７１４：ワイヤ、７１５：駆動回路層、７１６：記憶層、７３０：電子部品、７３１：インターポーザ、７３２：パッケージ基板、７３３：電極、７３５：半導体装置、５２００：携帯ゲーム機、５２０１：筐体、５２０２：表示部、５２０３：ボタン、５３００：ノート型情報端末、５３３０ａ：筐体、５３３０ｂ：筐体、５３３１：表示部、５３５０：キーボード部、５５００：情報端末、５５１０：筐体、５５１１：表示部、５６００：大型計算機、５６１０：ラック、５６２０：計算機、５６２１：ＰＣカード、５６２２：ボード、５６２３：接続端子、５６２４：接続端子、５６２５：接続端子、５６２６：半導体装置、５６２７：半導体装置、５６２８：半導体装置、５６２９：接続端子、５６３０：マザーボード、５６３１：スロット、５９００：情報端末、５９０１：筐体、５９０２：表示部、５９０３：操作ボタン、５９０４：竜頭、５９０５：バンド、６２００：電子看板、６２０１：壁、６５００：電子機器、６５０１：筐体、６５０２：表示部、６５０３：電源ボタン、６５０４：ボタン、６５０５：スピーカ、６５０６：マイク、６５０７：カメラ、６５０８：光源、６５０９：制御装置、６６００：電子機器、６６１１：筐体、６６１２：キーボード、６６１３：ポインティングデバイス、６６１４：外部接続ポート、６６１５：表示部、６６１６：制御装置、６８００：人工衛星、６８０１：機体、６８０２：ソーラーパネル、６８０３：アンテナ、６８０５：二次電池、６８０７：制御装置、７０００：ストレージシステム、７００１：ホスト、７００１ｓｂ：サーバ、７００２：ストレージ制御回路、７００３：ストレージ、７００３ｍｄ：記憶装置、７００４：ストレージエリアネットワーク、８０００：カメラ、８００１：筐体、８００２：表示部、８００３：操作ボタン、８００４：シャッターボタン、８００６：レンズ、８１００：ファインダー、８１０１：筐体、８１０２：表示部、８１０３：ボタン、８３００：電子機器、８３０１：筐体、８３０２：表示部、８３０４：固定具、８３０４ａ：固定具、８３０５：レンズ、９０００：テレビジョン装置、９００１：表示部、９００２：筐体、９００３：スピーカ、９００６：接続端子、９００７：センサ

Claims (12)

  1. 　第１記憶層と、第２記憶層と、回路層と、を有し、
    　前記第１記憶層は、複数の第１記憶回路を有し、
    　前記第２記憶層は、第２記憶回路を有し、
    　前記回路層は、セレクタを有し、
    　前記セレクタは、複数の入力端子と、出力端子と、を有し、
    　前記第１記憶層は、前記回路層の下方に位置し、
    　前記第２記憶層は、前記回路層の上方に位置し、
    　前記複数の第１記憶回路のそれぞれは、前記複数の入力端子に電気的に接続され、
    　前記第２記憶回路は、前記出力端子に電気的に接続され、
    　前記セレクタは、前記複数の入力端子から選ばれた一と、前記出力端子と、の間を導通状態にする機能を有し、
    　前記第２記憶回路から読み出されたデータを、前記セレクタを介して、前記第１記憶回路に書き込む機能を有する、
    　半導体装置。
  2. 　請求項１において、
    　シリコンを含む半導体基板を有し、
    　前記第１記憶層は、前記半導体基板上に位置し、
    　前記第１記憶回路は、第１トランジスタを有し、
    　前記第１トランジスタは、チャネル形成領域に前記シリコンを有する、
    　半導体装置。
  3. 　請求項２において、
    　前記第２記憶回路は、第２トランジスタを有し、
    　前記第２トランジスタは、チャネル形成領域に金属酸化物を有し、
    　前記金属酸化物は、インジウム、亜鉛、及び元素Ｍから選ばれる一又は複数を有し、
    　前記元素Ｍは、ガリウム、アルミニウム、シリコン、ホウ素、イットリウム、スズ、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、コバルト、マグネシウム、及びアンチモンから選ばれた一又は複数である、
    　半導体装置。
  4. 　請求項３において、
    　前記データは、１ビット、２ビット、４ビット、８ビット、１６ビット、３２ビット、６４ビット、１２８ビット、又は２５６ビットのいずれか一である、
    　半導体装置。
  5. 　請求項４において、
    　前記第１記憶回路と、前記第２記憶回路とが、システムバスによって接続されない、
    　半導体装置。
  6. 　第１記憶層と、第２記憶層と、回路層と、を有し、
    　前記第１記憶層は、複数の第１記憶回路を有し、
    　前記第２記憶層は、第２記憶回路を有し、
    　前記第２記憶回路は、容量素子と、第２トランジスタと、を有し、
    　前記容量素子は、第１導電体と、第２導電体と、第１絶縁体と、第２絶縁体と、を有し、
    　前記第２トランジスタは、前記第２導電体と、第３導電体と、第４導電体と、第３絶縁体と、第４絶縁体と、金属酸化物と、を有し、
    　前記回路層は、セレクタを有し、
    　前記セレクタは、複数の入力端子と、出力端子と、を有し、
    　前記第１記憶層は、前記回路層の下方に位置し、
    　前記第２記憶層は、前記回路層の上方に位置し、
    　前記第１絶縁体は、第１開口を有し、
    　前記第１導電体は、前記第１開口の側面及び底面と、前記第１絶縁体の上面と、に位置し、
    　前記第２絶縁体は、前記第１絶縁体の上面と、前記第１導電体の上面と、に位置し、
    　前記第２導電体は、前記第２絶縁体の上面のうち、前記第１導電体と重なる領域に位置し、
    　前記第３絶縁体は、前記第２導電体の上面に位置し、
    　前記第３導電体は、前記第３絶縁体の上面に位置し、
    　前記第３絶縁体及び前記第３導電体は、第２開口を有し、
    　前記金属酸化物は、前記第２開口の側面と、前記第２導電体の上面と、前記第３導電体の上面と、に位置し、
    　前記第４絶縁体は、前記金属酸化物の上面と、前記第３導電体の上面と、に位置し、
    　前記第４導電体は、前記第４絶縁体の上面のうち、前記金属酸化物と重なる領域に位置し、
    　前記複数の第１記憶回路のそれぞれは、前記複数の入力端子に電気的に接続され、
    　前記第３導電体は、前記出力端子に電気的に接続され、
    　前記セレクタは、前記複数の入力端子から選ばれた一と、前記出力端子と、の間を導通状態にする機能を有し、
    　前記第２記憶回路から読み出されたデータを、前記セレクタを介して、前記第１記憶回路に書き込む機能を有する、
    　半導体装置。
  7. 　請求項６において、
    　前記金属酸化物は、インジウム、亜鉛、及び元素Ｍから選ばれる一又は複数を有し、
    　前記元素Ｍは、ガリウム、アルミニウム、シリコン、ホウ素、イットリウム、スズ、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、コバルト、マグネシウム、及びアンチモンから選ばれた一又は複数である、
    　半導体装置。
  8. 　請求項７において、
    　シリコンを含む半導体基板を有し、
    　前記第１記憶層は、前記半導体基板上に位置し、
    　前記第１記憶回路は、第１トランジスタを有し、
    　前記第１トランジスタは、チャネル形成領域に前記シリコンを有する、
    　半導体装置。
  9. 　請求項８において、
    　前記第２絶縁体は、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム若しくはマグネシウムから選ばれた一又は複数が含まれた酸化物を有する、
    　半導体装置。
  10. 　請求項９において、
    　前記データは、１ビット、２ビット、４ビット、８ビット、１６ビット、３２ビット、６４ビット、１２８ビット又は２５６ビットのいずれか一である、
    　半導体装置。
  11. 　請求項１０において、
    　前記第１記憶回路と、前記第２記憶回路とが、システムバスによって接続されない、
    　半導体装置。
  12. 　請求項１乃至請求項１１のいずれか一の半導体装置と、筐体と、を有する、
    　電子機器。
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