WO2023199182A1 - 半導体装置 - Google Patents

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WO2023199182A1
WO2023199182A1 PCT/IB2023/053511 IB2023053511W WO2023199182A1 WO 2023199182 A1 WO2023199182 A1 WO 2023199182A1 IB 2023053511 W IB2023053511 W IB 2023053511W WO 2023199182 A1 WO2023199182 A1 WO 2023199182A1
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WO
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transistor
cache
conductor
insulator
oxide
Prior art date
Application number
PCT/IB2023/053511
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English (en)
French (fr)
Inventor
郷戸宏充
黒川義元
大下智
Original Assignee
株式会社半導体エネルギー研究所
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0893—Caches characterised by their organisation or structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects

Definitions

  • One embodiment of the present invention relates to a semiconductor device.
  • one embodiment of the present invention is not limited to the above technical field.
  • the technical field of one embodiment of the invention disclosed in this specification and the like relates to a product, method, driving method, or manufacturing method.
  • one aspect of the present invention relates to a process, machine, manufacture, or composition of matter.
  • the technical fields of one embodiment of the present invention disclosed in this specification etc. include semiconductor devices, display devices, light emitting devices, power storage devices, optical devices, imaging devices, lighting devices, arithmetic devices, and control devices. , a storage device, an input device, an output device, an input/output device, a signal processing device, an electronic computer, an electronic device, a driving method thereof, or a manufacturing method thereof.
  • LSIs LSIs
  • CPUs Central Processing Units
  • memories are mainly used in semiconductor devices.
  • a CPU is an assembly of semiconductor elements having a semiconductor integrated circuit formed into a chip by processing a semiconductor wafer, and having electrodes as connection terminals formed thereon.
  • semiconductor circuits (IC chips) such as LSIs, CPUs, and memories are mounted on circuit boards (eg, printed wiring boards) and used as one of the components of various electronic devices.
  • a technique of configuring a transistor using a semiconductor thin film formed on a substrate having an insulating surface is attracting attention.
  • the transistor is widely applied to electronic devices such as integrated circuits (ICs) and image display devices (also simply referred to as display devices).
  • ICs integrated circuits
  • image display devices also simply referred to as display devices.
  • silicon-based semiconductor materials are widely known as semiconductor thin films applicable to transistors, oxide semiconductors are attracting attention as other materials.
  • Patent Document 1 discloses a low power consumption CPU that utilizes the characteristic of a transistor using an oxide semiconductor that the leakage current is small.
  • Patent Document 2 discloses a memory device and the like that can retain stored content for a long period of time by applying the characteristic that a transistor using an oxide semiconductor has a small leakage current.
  • Patent Document 3 discloses a technique for increasing the density of integrated circuits.
  • a CPU generally includes a core that performs program processing and a cache memory that stores data for performing program processing.
  • the cache memory is generally an SRAM (Static Random Access Memory) formed of a Si transistor (a transistor whose channel formation region contains silicon).
  • the cache memory is preferably placed near the core in order to exchange data with the core at high speed. Therefore, cache memory is easily affected by heat generated by the core. For example, an SRAM used in a cache memory is affected by heat generated by the core, resulting in a decrease in operating speed.
  • An object of one embodiment of the present invention is to provide a semiconductor device with improved operating speed. Alternatively, it is an object of the present invention to provide a semiconductor device in which a decrease in operating speed due to temperature rise is suppressed.
  • one of the challenges is to provide a semiconductor device with reduced power consumption. Alternatively, one of the challenges is to provide a miniaturized semiconductor device. Alternatively, one of the objectives is to provide a highly integrated semiconductor device. Alternatively, one of the challenges is to provide a new semiconductor device.
  • One aspect of the present invention includes a first cache, a second cache, a cache control unit, and a core, the core has a function of performing program processing, and the cache control unit is arranged around or inside the core.
  • the cache control unit has a function of controlling data for performing program processing to be stored in the second cache when the temperature of
  • the semiconductor device has a function of controlling the first cache to store data for program processing when the internal temperature is less than a predetermined temperature threshold.
  • the first cache may include a Si transistor
  • the second cache may include an OS transistor
  • the core includes a substrate, a layer on the substrate, and a die on the substrate, the core is provided on the substrate, a part of the first cache is provided on the layer, and the first cache is provided on the layer. 2, a portion of the cache is provided on the die, the layer is electrically connected to the substrate via a via formed between the substrate and the layer, and the die is connected to a first electrode formed on the substrate.
  • the semiconductor device may be electrically connected to the substrate by being bonded to a second electrode formed on the die.
  • the core includes a substrate, a layer on the substrate, and a die on the layer, the core is provided on the substrate, a part of the first cache is provided on the layer, and the core is provided on the layer.
  • a portion of the second cache is provided on the die, the layer is electrically connected to the substrate via a via formed between the substrate and the layer, and the die is connected to a first electrode formed in the layer.
  • the semiconductor device may be electrically connected to the layer by being bonded to a second electrode formed on the die.
  • One embodiment of the present invention can provide a semiconductor device with improved operating speed. Alternatively, it is possible to provide a semiconductor device in which reduction in operating speed due to temperature rise is suppressed. Alternatively, a semiconductor device with reduced power consumption can be provided. Alternatively, a miniaturized semiconductor device can be provided. Alternatively, a highly integrated semiconductor device can be provided. Alternatively, a new semiconductor device can be provided.
  • FIG. 1 is a diagram illustrating a configuration example of a semiconductor device.
  • FIG. 2 is a diagram illustrating a configuration example of a semiconductor device.
  • FIG. 3 is a diagram illustrating a configuration example of a semiconductor device.
  • FIG. 4 is a diagram illustrating a configuration example of a storage device.
  • 5A to 5F are diagrams illustrating configuration examples of a memory circuit.
  • FIG. 6 is a flowchart illustrating an example of the operation of the semiconductor device.
  • 7A and 7B are flowcharts illustrating an example of the operation of the semiconductor device.
  • 8A and 8B are flowcharts illustrating an example of the operation of the semiconductor device.
  • FIG. 9 is a diagram illustrating a configuration example of a semiconductor device.
  • FIG. 9 is a diagram illustrating a configuration example of a semiconductor device.
  • FIG. 10 is a diagram illustrating a configuration example of a semiconductor device.
  • FIG. 11 is a diagram illustrating a configuration example of a semiconductor device.
  • 12A to 12C are diagrams illustrating a configuration example of a semiconductor device.
  • FIG. 13 is a diagram illustrating an example of the configuration of the storage unit.
  • FIG. 14A is a diagram illustrating a configuration example of a storage layer.
  • FIG. 14B is a diagram illustrating an equivalent circuit of the storage layer.
  • FIG. 15 is a diagram illustrating an example of the configuration of the storage unit.
  • FIG. 16A is a diagram illustrating a configuration example of a storage layer.
  • FIG. 16B is a diagram illustrating an equivalent circuit of the storage layer.
  • 17A and 17B are diagrams illustrating a configuration example of a semiconductor device.
  • 18A to 18F are diagrams illustrating configuration examples of electronic equipment.
  • a semiconductor device is a device that utilizes semiconductor characteristics, and refers to, for example, a circuit including a semiconductor element (for example, a transistor, a diode, a photodiode, etc.), or a device having the same circuit. It also refers to any device that can function by utilizing the characteristics of semiconductors. For example, an integrated circuit, a chip including an integrated circuit, or an electronic component containing a chip in a package is an example of a semiconductor device.
  • a semiconductor element for example, a transistor, a diode, a photodiode, etc.
  • a display device for example, a display device, a light emitting device, an imaging device, an arithmetic device, a control device, a storage device, a signal processing device, an electronic computer, or an electronic device is itself a semiconductor device and includes a semiconductor device. There may be cases where
  • X and Y when it is stated that X and Y are connected, it means that X and Y are electrically connected, and when X and Y are functionally connected.
  • the case where X and Y are directly connected and the case where X and Y are directly connected are disclosed in this specification and the like. Therefore, the present invention is not limited to predetermined connection relationships, for example, the connection relationships shown in the diagrams or text, and connection relationships other than those shown in the diagrams or text are also disclosed in the diagrams or text. It is assumed that X and Y are each objects (eg, a device, an element, a circuit, a wiring, an electrode, a terminal, a conductive film, a layer, etc.).
  • X and Y are electrically connected means that when there is an object that has some kind of electrical effect between X and Y, it is possible to send and receive electrical signals between X and Y. means.
  • An example of a case where X and Y are electrically connected is an element that enables electrical connection between X and Y (for example, a switch, a transistor, a capacitive element, an inductor, a resistive element, a diode, a display device, light emitting device, or load) can be connected between X and Y.
  • An example of a case where X and Y are functionally connected is a circuit (for example, a logic circuit (for example, an inverter, a NAND circuit, or a NOR circuit) that enables a functional connection between X and Y).
  • a circuit for example, a logic circuit (for example, an inverter, a NAND circuit, or a NOR circuit) that enables a functional connection between X and Y).
  • signal conversion circuit for example, digital-to-analog conversion circuit, analog-to-digital conversion circuit, or gamma correction circuit
  • potential level conversion circuit for example, power supply circuit (for example, boost circuit, step-down circuit, etc.), or signal potential level voltage sources, current sources, switching circuits, amplifier circuits (e.g.
  • circuits that can increase signal amplitude or current amount, operational amplifiers, differential amplifier circuits, source follower circuits, buffer circuits, etc.), signal One or more generation circuits, storage circuits, control circuits, etc.
  • X and Y can be connected between X and Y.
  • X and Y can be connected between X and Y.
  • X and Y are electrically connected, it means that or when X and Y are connected directly (i.e., when X and Y are connected without another element or circuit between them). (if applicable).
  • X, Y, the source of the transistor in this specification, etc., may be referred to as one of the first terminal and the second terminal
  • the drain in this specification, etc., the first terminal and the other of the second terminal
  • X, Y, the source of the transistor in this specification, etc., may be referred to as one of the first terminal and the second terminal
  • the drain in this specification, etc., the first terminal and the other of the second terminal
  • X is electrically connected to Y via the source and drain of the transistor, and X, the source of the transistor, the drain of the transistor, and Y are provided in this connection order.” I can do it.
  • X and Y are each objects (for example, a device, an element, a circuit, a wiring, an electrode, a terminal, a conductive film, a layer, etc.).
  • the term “resistance element” can be, for example, a circuit element or wiring having a resistance value higher than 0 ⁇ . Therefore, in this specification and the like, a “resistance element” includes, for example, a wiring having a resistance value, a transistor through which a current flows between a source and a drain, a diode, a coil, and the like. Therefore, the term “resistance element” can be translated into terms such as “resistance”, “load”, or “region having a resistance value”, for example. Conversely, the terms “resistance,””load,” or “region having a resistance value” can be translated into terms such as “resistance element,” for example.
  • the resistance value can be, for example, preferably 1 m ⁇ or more and 10 ⁇ or less, more preferably 5 m ⁇ or more and 5 ⁇ or less, and still more preferably 10 m ⁇ or more and 1 ⁇ or less. Further, for example, the resistance may be greater than or equal to 1 ⁇ and less than or equal to 1 ⁇ 10 9 ⁇ .
  • the resistance value of the resistance element may be determined depending on the length of the wiring.
  • the resistance element may use a conductor having a different resistivity from that of the conductor used as the wiring.
  • the resistance value of the resistance element may be determined by doping the semiconductor with an impurity.
  • a “capacitive element” refers to, for example, a circuit element having a capacitance value higher than 0F, a wiring region having a capacitance value higher than 0F, a parasitic capacitance, or It can be the gate capacitance of a transistor, etc. Therefore, in this specification and the like, a “capacitive element” is not limited to a circuit element that includes a pair of electrodes and a dielectric material included between the electrodes. The term “capacitive element” includes, for example, parasitic capacitance that occurs between wirings, or gate capacitance that occurs between one of the source or drain of a transistor and the gate.
  • capacitor element terms such as “capacitive element,” “parasitic capacitance,” or “gate capacitance” can be replaced with terms such as “capacitance.”
  • the term “capacitance” can be translated into terms such as “capacitive element,” “parasitic capacitance,” or “gate capacitance,” for example.
  • the term “a pair of electrodes” in “capacitance” can be translated into, for example, a “pair of conductors,” a “pair of conductive regions,” or a “pair of regions.”
  • the value of the capacitance can be, for example, 0.05 fF or more and 10 pF or less. Further, for example, it may be set to 1 pF or more and 10 ⁇ F or less.
  • a transistor has a gate (also referred to as a gate terminal, gate region, or gate electrode), a source (also referred to as a source terminal, source region, or source electrode), and a drain (drain terminal, drain region, or It has three terminals called drain electrodes. Further, the transistor includes a region where a channel is formed between the drain and the source (also referred to as a channel formation region). A transistor allows current to flow between a source and a drain through a channel formation region. Note that the channel forming region is a region through which current mainly flows.
  • the gate is a control terminal that controls the amount of current flowing in the channel formation region between the source and the drain.
  • the two terminals that function as sources or drains are input/output terminals of the transistor.
  • one of the two input/output terminals becomes a source and the other becomes a drain depending on the conductivity type of the transistor (n-channel type or p-channel type) and the level of potential applied to the three terminals of the transistor.
  • the function as a source and the function as a drain may be interchanged. Therefore, in this specification and the like, the terms “source” and “drain” can be used interchangeably.
  • the connection relationship of a transistor when describing the connection relationship of a transistor, "one of the source or the drain” (or the first electrode or the first terminal), or “the other of the source or the drain” (or the second electrode, or second terminal).
  • the transistor may have a back gate in addition to the three terminals described above.
  • one of the gate or back gate of the transistor is sometimes referred to as a first gate
  • the other of the gate or back gate of the transistor is sometimes referred to as a second gate.
  • the terms "gate” and “backgate” may be interchangeable.
  • each gate is sometimes referred to as a first gate, a second gate, a third gate, or the like in this specification and the like.
  • a transistor with a multi-gate structure having two or more gate electrodes can be used as a transistor.
  • a transistor with a multi-gate structure channel formation regions are connected in series, so that a transistor with a multi-gate structure has a structure in which a plurality of transistors are connected in series. Therefore, a transistor with a multi-gate structure can reduce off-state current and improve the breakdown voltage (improve reliability) of the transistor.
  • a transistor with a multi-gate structure operates in the saturation region, even if the voltage between the drain and source changes, the current between the drain and source does not change much, and the slope is flat. ⁇ Current characteristics can be obtained.
  • Transistors with voltage-current characteristics with flat slopes can create ideal current source circuits or active loads with extremely high resistance values.
  • a transistor having voltage/current characteristics with a flat slope can realize, for example, a differential circuit or a current mirror circuit with good characteristics.
  • the circuit element may include a plurality of circuit elements.
  • the resistor includes two or more resistors electrically connected in series.
  • the capacitor includes a case where two or more capacitors are electrically connected in parallel.
  • the transistor has two or more transistors electrically connected in series, and the gates of each transistor are electrically connected to each other.
  • the switch has two or more transistors, and two or more transistors are connected electrically in series or in parallel.
  • the gates of the respective transistors are electrically connected to each other.
  • a “node” may be, for example, a “terminal,” “wiring,” “electrode,” “conductive layer,” “conductor,” or “conductor,” depending on the circuit configuration or device structure. It is possible to paraphrase it as “impurity region”. Furthermore, for example, “terminal” or “wiring” can be translated into “node”.
  • Voltage refers to a potential difference from a reference potential.
  • the reference potential is a ground potential (earth potential)
  • “voltage” can be translated into “potential”. Note that the ground potential does not necessarily mean 0V.
  • potential is relative. That is, as the reference potential changes, for example, the potential applied to the wiring, the potential applied to the circuit, or the potential output from the circuit also changes.
  • high level potential also referred to as “high level potential”, “H potential”, or “H”
  • low level potential low level potential
  • L level potential
  • current refers to a charge movement phenomenon (electrical conduction).
  • electrical conduction electrical conduction
  • the statement that "electrical conduction of a positively charged body is occurring” can be translated into “electrical conduction of a negatively charged body is occurring in the opposite direction.” Therefore, in this specification and the like, “current” refers to a charge movement phenomenon (electrical conduction) accompanying the movement of carriers, unless otherwise specified.
  • the carrier here include electrons, holes, anions, cations, and complex ions. Note that carriers differ depending on the system in which current flows (eg, semiconductor, metal, electrolyte, vacuum, etc.).
  • the "direction of current" in, for example, wiring is the direction in which positive carriers move, and is expressed in terms of the amount of positive current.
  • the direction in which negative carriers move is opposite to the direction of current, and is expressed by a negative amount of current. Therefore, in this specification, etc., when there is no mention of the positive or negative current (or the direction of the current), for example, a statement such as “current flows from element A to element B” is replaced with “current flows from element B to element A.” It can be paraphrased as "flowing”. Furthermore, for example, a statement such as "current is input to element A” can be paraphrased to "current is output from element A”.
  • ordinal numbers such as “first,” “second,” or “third” are added to avoid confusion of constituent elements. Therefore, the number of components is not limited. Further, the order of the constituent elements is not limited. For example, a component referred to as “first” in one embodiment of this specification etc. may be referred to as “second” in other embodiments or claims, etc. It is possible that Further, for example, a component referred to as “first” in one of the embodiments of this specification etc. may be omitted in other embodiments or claims.
  • words indicating arrangement such as “above,” “below,” “above,” or “below” refer to the positional relationship between components. It is sometimes used for convenience to explain things. Further, the positional relationship between the constituent elements changes as appropriate depending on the direction in which each constituent element is depicted. Therefore, the words and phrases indicating the arrangement described in this specification and the like are not limited thereto, and can be appropriately rephrased depending on the situation. For example, the expression “insulator located on the upper surface of the conductor” can be translated into “insulator located on the lower surface of the conductor” by rotating the orientation of the drawing by 180 degrees. Additionally, the expression “insulator located on the top surface of the conductor” can be translated into “insulator located on the left (or right) surface of the conductor” by rotating the orientation of the drawing 90 degrees. can.
  • electrode B on insulating layer A does not necessarily mean that electrode B is formed on insulating layer A in direct contact with it, but that other components are provided between insulating layer A and electrode B. Do not exclude what is included.
  • words such as “row” or “column” may be used to describe components arranged in a matrix and their positional relationships. Further, the positional relationship between the constituent elements changes as appropriate depending on the direction in which each constituent element is depicted. Therefore, the terms such as “row” and “column” described in this specification and the like are not limited thereto, and can be appropriately rephrased depending on the situation. For example, the expression “row direction” can be translated into “column direction” by rotating the orientation of the drawing by 90 degrees.
  • electrode B overlapping insulating layer A is not limited to the state in which electrode B is formed on insulating layer A.
  • electrode B overlapping insulating layer A refers to, for example, a state in which electrode B is formed under insulating layer A, or a state in which electrode B is formed on the right (or left) side of insulating layer A. , etc. are not excluded.
  • the term “adjacent” or “nearby” does not limit that components are in direct contact with each other.
  • the expression “electrode B adjacent to insulating layer A” does not require that insulating layer A and electrode B be in direct contact with each other, and that other components may be present between insulating layer A and electrode B. Do not exclude what is included.
  • words such as “film” and “layer” may be interchangeable depending on the situation.
  • the term “conductive layer” may be changed to the term “conductive film.”
  • the term “insulating film” may be changed to the term “insulating layer.”
  • words such as “film” or “layer” may not be used and can be replaced with other words depending on the situation.
  • the term “conductive layer” or “conductive film” may be changed to the term “conductor.” Further, the term “conductor” may be changed to the term “conductive layer” or “conductive film.” For example, the term “insulating layer” or “insulating film” may be changed to the term “insulator.” Further, the term “insulator” may be changed to the term “insulating layer” or “insulating film.”
  • Electrode may be used as part of a “wiring” and vice versa.
  • the term “electrode” or “wiring” includes, for example, a case where a plurality of “electrodes” or “wirings” are formed integrally.
  • a “terminal” may be used as part of a “wiring” or “electrode,” and vice versa.
  • the term “terminal” includes, for example, cases where a plurality of "electrodes", “wirings”, or “terminals” are formed integrally.
  • an “electrode” can be part of a “wiring” or a “terminal.” Further, for example, a “terminal” can be a part of a “wiring” or an “electrode.” Furthermore, for example, terms such as “electrode,” “wiring,” or “terminal” may be replaced with terms such as "region.”
  • terms such as “wiring,” “signal line,” or “power line” may be interchangeable depending on the situation.
  • the term “wiring” may be changed to the term “signal line.”
  • the term “wiring” may be changed to a term such as "power line”.
  • the reverse is also true; for example, terms such as “signal line” or “power line” may be changed to the term “wiring”.
  • a term such as “power line” may be changed to a term such as "signal line”.
  • the reverse is also true; for example, a term such as “signal line” may be changed to a term such as "power line”.
  • the term “potential” applied to the wiring may be changed to a term such as "signal”, for example.
  • the reverse is also true; for example, a term such as “signal” may be changed to the term “potential”.
  • a “switch” includes a plurality of terminals and has a function of switching (selecting) conduction or non-conduction between the terminals. For example, when a switch has two terminals and is electrically conductive between the two terminals, the switch is said to be “in a conducting state” or “in an on state.” Furthermore, when there is no conduction between both terminals, the switch is said to be “in a non-conducting state” or "in an off state.” Note that switching the switch to one of a conductive state and a non-conductive state, or maintaining one of a conductive state and a non-conductive state, is sometimes referred to as "controlling a conductive state.”
  • a switch is a device that has the function of controlling whether or not current flows.
  • a switch refers to a device that has the function of selecting and switching a path through which current flows.
  • an electrical switch or a mechanical switch can be used as the switch.
  • the switch is not limited to a specific type as long as it can control the current.
  • switches that are normally in a non-conducting state, but become conductive by controlling the conductive state, and such switches are sometimes referred to as "A contacts.”
  • switches are sometimes referred to as "B contacts.”
  • Examples of electrical switches include transistors (e.g., bipolar transistors, MOS transistors, etc.), diodes (e.g., PN diode, PIN diode, Schottky diode, MIM (Metal Insulator Metal) diode, MIS (Metal Insulator Semiconductor)). diode , diode-connected transistors, etc.), or logic circuits that combine these. Note that when a transistor is operated as a simple switch, the polarity (conductivity type) of the transistor is not particularly limited.
  • Examples of mechanical switches include switches using MEMS (micro electro mechanical systems) technology.
  • the switch includes a mechanically movable electrode, and movement of the electrode selects a conducting state or a non-conducting state.
  • the "conducting state" or “on state” of the transistor means, for example, a state in which the source electrode and drain electrode of the transistor can be considered to be electrically short-circuited, or a state in which the source electrode and drain electrode are considered to be electrically short-circuited.
  • a “non-conducting state”, “blocking state”, or “off state” of a transistor refers to a state in which the source electrode and drain electrode of the transistor can be considered to be electrically disconnected.
  • the voltage between the gate and source is lower than the threshold voltage, or in a p-channel transistor, the voltage between the gate and source is higher than the threshold voltage.
  • the state, etc. may be referred to as a “non-conducting state", “blocking state”, or “off state”.
  • the "off-state current" of a transistor refers to the current flowing between the source and drain (also referred to as drain current) when the transistor is in the off-state.
  • drain current also referred to as drain current
  • a drain current and a current flowing between a gate and a source or drain also referred to as gate leakage current
  • leakage current when a transistor is in an off state
  • the "channel length" of a transistor refers to, for example, the source in the region where the semiconductor (or the part of the semiconductor through which current flows when the transistor is on) and the gate overlap in a top view of the transistor. and the drain, or the distance between the source and drain in a region where a channel is formed.
  • the "channel width" of a transistor refers to, for example, the area where the semiconductor (or the part of the semiconductor through which current flows when the transistor is on) and the gate overlap in a top view of the transistor. or the length of the portion where the source and drain face each other in a region where a channel is formed.
  • parallel refers to a state in which two straight lines are arranged at an angle of -10° or more and 10° or less. Therefore, the case where the angle is greater than or equal to -5° and less than or equal to 5° is also included.
  • substantially parallel or “substantially parallel” refers to a state in which two straight lines are arranged at an angle of -30° or more and 30° or less.
  • perpendicular refers to a state in which two straight lines are arranged at an angle of 80° or more and 100° or less. Therefore, the case where the angle is 85° or more and 95° or less is also included.
  • substantially perpendicular or “substantially perpendicular” refers to a state in which two straight lines are arranged at an angle of 60° or more and 120° or less.
  • the heights match or approximately match means that the heights from the reference plane (for example, a flat surface such as the substrate surface) are the same in cross-sectional view.
  • the surface of a single layer or multiple layers may be exposed by performing planarization treatment.
  • the surfaces to be flattened have the same height from the reference surface.
  • the heights of the plurality of layers on the surface to be processed may not be strictly equal depending on the processing apparatus, processing method, or material of the surface to be processed during the planarization process.
  • the heights match or approximately match For example, if there are two layers with different heights (here, the first layer and the second layer) with respect to the reference plane, the height of the top surface of the first layer and the height of the second layer A case where the difference between the top surface height and the top surface height is 20 nm or less is also referred to as “the heights match or approximately match”.
  • the ends match or roughly match means that at least a part of the outlines of the stacked layers overlap when viewed from above.
  • the upper layer and the lower layer may be processed using the same mask pattern or partially the same mask pattern.
  • the contours do not overlap, and the contour of the upper layer may be located inside the contour of the lower layer, or the contour of the upper layer may be located outside the contour of the lower layer. In this specification and the like, this case is also referred to as "the ends match or roughly match.”
  • a semiconductor impurity refers to, for example, a substance other than the main component constituting a semiconductor layer.
  • an element having a concentration of less than 0.1 atomic % is an impurity.
  • examples of impurities that change the properties of the semiconductor include Group 1 elements, Group 2 elements, Group 13 elements, Group 14 elements, Group 15 elements, or oxides.
  • transition metals other than the main components of semiconductors In particular, for example, hydrogen (also present in water), lithium, sodium, silicon, boron, phosphorus, carbon or nitrogen. Oxygen vacancies (also referred to as V O ) may be formed in the oxide semiconductor due to, for example, mixing of impurities.
  • metal oxide refers to a metal oxide in a broad sense.
  • Metal oxides are classified into, for example, oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (also referred to as oxide semiconductors or simply OS), and the like.
  • oxide semiconductors also referred to as oxide semiconductors or simply OS
  • the metal oxide is sometimes called an oxide semiconductor.
  • the metal oxide is a metal oxide semiconductor (metal oxide semiconductor). semiconductor).
  • OS transistor can be translated as a transistor including a metal oxide or an oxide semiconductor.
  • metal oxides containing nitrogen may also be collectively referred to as metal oxides. Further, a metal oxide containing nitrogen may be called a metal oxynitride.
  • each embodiment can be appropriately combined with the structure shown in other embodiments to form one embodiment of the present invention. Further, when a plurality of configuration examples are shown in one embodiment, these configuration examples can be combined as appropriate.
  • drawings and the like related to this specification may include variations in signals, voltages, or currents due to noise, or variations in signals, voltages, or currents due to timing shifts.
  • layers or resist masks may be unintentionally reduced due to processing such as etching during the actual manufacturing process, but this is reflected in the drawings for ease of understanding. There are things I don't do.
  • each block shown in the block diagram is not limited to the constituent elements described in this specification, etc., and can be rephrased as appropriate depending on the situation.
  • arrows indicating the X direction, Y direction, and Z direction may be attached.
  • the "X direction” refers to the direction along the X axis, and the forward direction and reverse direction may not be distinguished unless explicitly stated.
  • the X direction, the Y direction, and the Z direction are directions that intersect with each other. More specifically, the X direction, the Y direction, and the Z direction are directions that are orthogonal to each other.
  • one of the X direction, the Y direction, or the Z direction may be referred to as a "first direction” or a “first direction.” Further, the other direction may be referred to as a “second direction” or “second direction”. Further, the remaining one may be referred to as a "third direction” or "third direction.”
  • the code when the same code is used for multiple elements, especially when it is necessary to distinguish them, the code may be, for example, "A”, “b”, “_1", “[n]", Alternatively, an identification code such as "[m, n]” may be added to the description.
  • FIGS. 1 to 5 A configuration example of a semiconductor device according to one embodiment of the present invention will be described with reference to FIGS. 1 to 5. Further, an example of the operation of a semiconductor device according to one embodiment of the present invention will be described with reference to FIGS. 6 to 8.
  • the semiconductor device according to one embodiment of the present invention may be suitably used as a part of a central processing unit (CPU), for example.
  • CPU central processing unit
  • FIG. 1 is a block diagram illustrating a configuration example of a semiconductor device 100 according to one embodiment of the present invention.
  • the semiconductor device 100 includes a cache section 113, a cache controller 114, a core 115, a thermal detector 116, and a bus 117. , a memory controller 121, a power controller 122, and a clock controller 123.
  • the cache unit 113 includes a first cache 111 (Cache1) and a second cache 112 (Cache2).
  • the semiconductor device 100 can include one or more cores 115.
  • the semiconductor device 100 shown in FIG. 1 includes four cores 115.
  • a temperature sensor 131 (Sensor) and a memory 141 (Memory) are arranged around the semiconductor device 100. Note that one or both of the temperature sensor 131 and the memory 141 may be placed inside the semiconductor device 100.
  • the core 115 has a function of performing program processing.
  • the core 115 also has a function of sending a read request to the cache control unit 114 in order to obtain data for program processing.
  • the read request includes the address of memory 141. Note that when the semiconductor device 100 is used as part of a CPU, the core 115 can have a function as an arithmetic device (also referred to as a processor core).
  • the memory 141 has a function of storing data for performing program processing. Note that when the semiconductor device 100 is used as part of a CPU, the memory 141 can have a function as a main storage device (also referred to as main memory). As the memory 141, for example, DRAM (Dynamic Random Access Memory) can be used.
  • DRAM Dynamic Random Access Memory
  • the memory control unit 121 has a function of controlling data reading or writing to the memory 141 based on a request from the cache control unit 114.
  • the cache unit 113 has a function of storing, in the first cache 111 or the second cache 112, data for performing program processing and an address of the memory 141 where the data is stored. Note that when the semiconductor device 100 is used as part of a CPU, the cache unit 113 can have a function as a buffer storage device (also referred to as a cache memory). Therefore, the cache unit 113 is preferably placed near the core 115 in order to exchange data with the core 115 at high speed.
  • the cache unit 113 can have a function as a L-level cache.
  • the cache unit 113 may function as an L-1 cache
  • the memory 141 may function as an L-level cache.
  • the cache control unit 114 Upon receiving a read request from the core 115, the cache control unit 114 reads the data from the cache unit 113 and sends it to the core 115 if data corresponding to the address included in the request exists in the cache unit 113. It has a function to output. Alternatively, by receiving a read request from the core 115, if the data corresponding to the address included in the request does not exist in the cache unit 113, the cache control unit 114 transfers the data to the memory via the memory control unit 121. 141 , output to the core 115 , and store in the cache unit 113 .
  • the cache control unit 114 also has a function of sending an interrupt request to the core 115 in order to stop or restart program processing.
  • the first cache 111 and the second cache 112 are each composed of transistors having different temperature characteristics.
  • the first cache 111 for example, an SRAM (Static Random Access Memory) configured with a Si transistor (a transistor whose channel formation region contains silicon) can be used.
  • an OS memory including an OS transistor a transistor containing an oxide semiconductor in a channel formation region
  • OS memory is a memory that can store stored data for a long period of time by using OS transistors with extremely low off-state current.
  • Si transistors operate faster than OS transistors. Furthermore, by electrically connecting the gate of an n-channel type Si transistor and the gate of a p-channel type Si transistor, a Si transistor can be used to create a CMOS circuit (for example, a complementary operating circuit, a CMOS logic gate, or CMOS logic circuit, etc.). A circuit configured with Si transistors can increase operating speed and reduce power consumption in a steady state. Therefore, in addition to the first cache 111, Si transistors are preferably used in, for example, the cache control section 114, the core 115, the heat detection section 116, the memory control section 121, the power supply control section 122, and the clock control section 123. .
  • the OS transistor Since the band gap of the oxide semiconductor in which the channel is formed is 2 eV or more, the OS transistor has a characteristic that off-state current (current flowing between the source and drain when the transistor is off) is extremely low.
  • the off-state current value of the OS transistor per 1 ⁇ m channel width at room temperature is 1aA (1 ⁇ 10 ⁇ 18 A) or less, 1zA (1 ⁇ 10 ⁇ 21 A) or less, or 1yA (1 ⁇ 10 ⁇ 24 A) or less It can be done.
  • the off-state current value per 1 ⁇ m of channel width at room temperature is 1 fA (1 ⁇ 10 ⁇ 15 A) or more and 1 pA (1 ⁇ 10 ⁇ 12 A) or less. Therefore, it can be said that the off-state current of an OS transistor is about 10 orders of magnitude lower than that of a Si transistor.
  • the off-state current of the OS transistor hardly increases even in a high temperature environment. Specifically, the off-state current hardly increases even under an environmental temperature of room temperature or higher and 200° C. or lower. Furthermore, the on-state current of the OS transistor does not easily decrease even in a high-temperature environment.
  • the on-state current of a Si transistor decreases in a high-temperature environment. That is, an OS transistor has a higher on-state current than a Si transistor in a high-temperature environment. Furthermore, the OS transistor can perform a good switching operation even under an environmental temperature of 125° C. or higher and 150° C. or lower because it has a large ratio of on-current to off-current. Therefore, a semiconductor device including an OS transistor operates stably even in a high-temperature environment and has high reliability.
  • the first cache 111 made of Si transistors operates faster than the second cache 112 made of OS transistors at a lower temperature.
  • the first cache 111 may operate slower than the second cache 112 because its operating speed decreases as the temperature rises.
  • first cache 111 and the second cache 112 are preferably placed near the core 115 in order to exchange data with the core 115 at high speed. Therefore, the first cache 111 and the second cache 112 are easily affected by the heat generated by the core 115.
  • the cache control unit 114 may control the cache unit 113 to use the faster operating one of the first cache 111 and the second cache 112, depending on the temperature.
  • the cache control unit 114 has a function of controlling the first cache 111 and the second cache 112 to be switched and used depending on the temperature around or inside the core 115. Thereby, the operating speed of the semiconductor device 100 can be improved. Further, a decrease in operating speed due to a rise in temperature of the semiconductor device 100 can be suppressed.
  • the semiconductor layer of the OS transistor contains at least one of indium and zinc.
  • the semiconductor layer of the OS transistor is made of, for example, indium, M (M is gallium, aluminum, yttrium, tin, silicon, boron, copper, vanadium, beryllium, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum). , cerium, neodymium, hafnium, tantalum, tungsten, magnesium, and cobalt) and zinc.
  • M is preferably one or more selected from gallium, aluminum, yttrium, and tin.
  • an oxide containing indium (In), gallium (Ga), and zinc (Zn) also referred to as "IGZO”
  • an oxide containing indium (In), aluminum (Al), and zinc (Zn) also referred to as "IAZO”
  • an oxide containing indium (In), aluminum (Al), gallium (Ga), and zinc (Zn) also referred to as "IAGZO”
  • IAGZO oxide containing indium (In), aluminum (Al), gallium (Ga), and zinc (Zn)
  • the atomic ratio of In in the In-M-Zn oxide is preferably equal to or higher than the atomic ratio of M.
  • the atomic ratio of In in the In-M-Zn oxide may be smaller than the atomic ratio of M.
  • the nearby composition includes a range of plus or minus 30% of the desired atomic ratio.
  • the heat detection unit 116 has a function of measuring temperature using the temperature sensor 131.
  • the heat detection unit 116 also has a function of sending information indicating whether the measured temperature is equal to or higher than a predetermined temperature threshold to the cache control unit 114 via the bus 117.
  • the heat detection unit 116 may include an analog-to-digital converter (ADC). Since the heat detection unit 116 includes an ADC, a temperature sensor that outputs an analog signal can be used as the temperature sensor 131.
  • ADC analog-to-digital converter
  • the temperature sensor 131 has a function of outputting a signal corresponding to temperature to the heat detection section 116. Temperature sensor 131 is provided around core 115 and outputs a signal corresponding to the temperature around core 115 to heat detection section 116 . Alternatively, the temperature sensor 131 may be provided inside the core 115 to output a signal corresponding to the temperature inside the core 115 to the heat detection section 116. As the temperature sensor 131, for example, a resistance temperature detector (eg, platinum, nickel, or copper), a thermistor, a thermocouple, or an IC temperature sensor may be used. Alternatively, as the temperature sensor 131, for example, a configuration using a semiconductor temperature sensor (for example, a silicon diode temperature sensor, etc.) or a configuration using a bandgap circuit may be used.
  • a resistance temperature detector eg, platinum, nickel, or copper
  • a thermistor e.g., a thermistor, a thermocouple, or an IC temperature sensor
  • the cache control unit 114 has a function of receiving information as to whether the measured temperature is equal to or higher than a predetermined temperature threshold, and controlling the cache unit 113 according to the information. In other words, the cache control unit 114 uses the second cache 112 when the temperature of the core 115 is equal to or higher than the predetermined temperature threshold, and the cache control unit 114 uses the second cache 112 when the temperature of the core 115 is less than the predetermined temperature threshold. In this case, it is sufficient to have a function to control the use of the first cache 111.
  • the semiconductor device 100 includes a plurality of cores 115 as shown in FIG.
  • the average value, median value, or maximum value of each of the measured temperatures may be taken as the temperature around or inside the core 115.
  • the heat detection unit 116 measures the temperature using the temperature sensor 131 provided around or inside one core 115 selected from the plurality of cores 115, and transfers the measured temperature to the core 115.
  • the temperature may be around or inside 115.
  • the heat detection unit 116 measures the temperature using a temperature sensor 131 provided around or inside the first cache 111 and around or inside the second cache 112, or both. Good too.
  • the bus 117 functions as a transmission path for exchanging information such as data, requests, commands, or signals between the components included in the semiconductor device 100.
  • the power supply control unit 122 has a function of controlling the supply of power (for example, potential VSS, potential VDD, etc.) to each component included in the semiconductor device 100.
  • the potential VSS may be, for example, a ground potential.
  • the potential VDD is a potential higher than the potential VSS, and may be set to a potential such that, for example, the potential difference between the potential VDD and the potential VSS is equal to or higher than the threshold voltage of the transistor.
  • the power control unit 122 can stop the power supply to the first cache 111 by receiving a command to stop the power supply to the first cache 111. Further, the power control unit 122 can stop the power supply to the second cache 112, for example, by receiving a command to stop the power supply to the second cache 112.
  • the clock control unit 123 has a function of controlling the supply of clock signals (for example, signal CLK, etc.) to each component included in the semiconductor device 100. For example, the clock control unit 123 can stop the supply of the clock signal to the first cache 111 by receiving a command to stop the supply of the clock signal to the first cache 111. Further, for example, the clock control unit 123 can stop the supply of the clock signal to the second cache 112 by receiving a command to stop the supply of the clock signal to the second cache 112.
  • clock signals for example, signal CLK, etc.
  • FIG. 2 is a circuit diagram illustrating a detailed configuration example around the cache unit 113 of the semiconductor device 100 shown in FIG.
  • the cache unit 113 includes, in addition to the first cache 111 and the second cache 112 described above, a switch SW11, a switch SW12, a switch SW13, a switch SW14, and a switch SW15. , a switch SW16, a switch SW17, and a switch SW18.
  • the cache control unit 114 exchanges the signal ADDR, the signal DATA, the signal HIT, the signal MEM1_EN, the signal MEM1_PW, the signal MEM2_EN, and the signal MEM2_PW with the cache unit 113 (first cache 111 or second cache 112). I can do it.
  • Signal ADDR is a signal indicating the address of memory 141.
  • the signal DATA is data for performing program processing in the core 115.
  • Signal HIT is a signal indicating whether data corresponding to the address of signal ADDR exists in first cache 111 or second cache 112.
  • FIG. 2 shows a configuration in which the cache unit 113 includes one switch SW13 and one switch SW17 to simplify the explanation, it may include a plurality of switches according to the number of bits of the signal ADDR.
  • the switch SW13 and the plurality of switches SW17 may be provided.
  • the cache unit 113 may include a plurality of switches SW12 and a plurality of switches SW16 according to the number of bits of the signal DATA. All you have to do is prepare.
  • the cache control unit 114 Upon receiving a read request from the core 115, the cache control unit 114 first sends a signal ADDR to the first cache 111 or the second cache 112. When the first cache 111 or the second cache 112 receives the signal ADDR from the cache control unit 114, it determines whether data corresponding to the address of the memory 141 indicated by the signal ADDR is stored. If the data is stored, a signal DATA representing the data and a signal HIT indicating that the data exists (also referred to as a cache hit) are output to the cache control unit 114. If the data is not stored, a signal HIT indicating that the data does not exist (also referred to as a cache miss) is output to the cache control unit 114.
  • Each of the switches SW11 to SW13 has a function of being turned on or off depending on the signal MEM1_EN.
  • the switch SW14 has a function of being turned on or off depending on the signal MEM1_PW.
  • Each of the switches SW15 to SW17 has a function of being turned on or off depending on the signal MEM2_EN.
  • the switch SW18 has a function of being turned on or off depending on the signal MEM2_PW.
  • the switch SW14 When the switch SW14 is turned on, the potential VSS is supplied to the first cache 111.
  • the switch SW11 is in the on state, so that the signal HIT can be exchanged between the cache control unit 114 and the first cache 111.
  • the signal DATA can be exchanged between the cache control unit 114 and the first cache 111.
  • the signal ADDR can be exchanged between the cache control unit 114 and the first cache 111.
  • the signal ADDR, the signal DATA, and the signal HIT can be exchanged between the cache control unit 114 and the first cache 111.
  • a state is referred to as the first cache 111 being in a valid state.
  • the signal ADDR, the signal DATA, and the signal HIT are not exchanged between the cache control unit 114 and the first cache 111.
  • such a state is referred to as an invalid state of the first cache 111.
  • the switch SW18 When the switch SW18 is turned on, the potential VSS is supplied to the second cache 112.
  • the switch SW15 When the switch SW18 is in the on state, the switch SW15 is in the on state, so that the signal HIT can be exchanged between the cache control unit 114 and the second cache 112. Further, by turning on the switch SW16, the signal DATA can be exchanged between the cache control unit 114 and the second cache 112. Further, by turning on the switch SW17, the signal ADDR can be exchanged between the cache control unit 114 and the second cache 112.
  • the signal ADDR, the signal DATA, and the signal HIT can be exchanged between the cache control unit 114 and the second cache 112.
  • a state in which the second cache 112 is enabled.
  • the signal ADDR, the signal DATA, and the signal HIT are not exchanged between the cache control unit 114 and the second cache 112.
  • such a state is referred to as an invalid state of the second cache 112.
  • the cache control unit 114 controls the cache unit 113 using the signals MEM1_EN, MEM1_PW, MEM2_EN, and MEM2_PW so that one of the first cache 111 and the second cache 112 becomes a valid state and the other becomes an invalid state. can be controlled.
  • a case where the first cache 111 is in a valid state and the second cache 112 is in an invalid state is referred to as a first cache mode.
  • a case where the second cache 112 is in a valid state and the first cache 111 is in an invalid state is referred to as a second cache mode.
  • the cache control unit 114 receives information from the heat detection unit 116 as to whether the temperature around or inside the core 115 is equal to or higher than a predetermined temperature threshold, and depending on the information, It has a function of controlling the cache unit 113 so that it operates in the first cache mode or the second cache mode.
  • FIG. 3 shows the transistor M11, the transistor M12, the transistor M13, the transistor M14, the transistor M15, the transistor M16, This is a configuration in which transistors M17 and M18 are each replaced.
  • FIG. 3 shows a configuration in which the cache unit 113 includes one transistor M13 and one transistor M17 to simplify the explanation, it may include a plurality of transistors according to the number of bits of the signal ADDR.
  • the transistor M13 and the plurality of transistors M17 may be provided.
  • the configuration in which the cache unit 113 includes one transistor M12 and one transistor M16 is illustrated, the number of transistors M12 and M16 may vary depending on the number of bits of the signal DATA. All you have to do is prepare.
  • An OS transistor can be used for each of the transistors M11 to M18.
  • the transistors M11 to M18 have a large ratio of on-current to off-current and can perform good switching operations even in a high-temperature environment.
  • the on-state current of the transistors M11 to M13 in the on-state is large, and the off-state current of the transistor M18 in the off-state is small.
  • the on-state currents of the transistors M15 to M17 that are on-state are large, and the off-state current of transistor M14 that is off-state is small. Therefore, the operating speed of the semiconductor device 100 can be improved. Further, the power consumption of the semiconductor device 100 can be reduced. Further, a decrease in operating speed due to a rise in temperature of the semiconductor device 100 can be suppressed.
  • FIG. 4 is a block diagram illustrating a configuration example of a storage device 300 that can be suitably used for the second cache 112 according to one aspect of the present invention.
  • the memory device 300 includes a memory cell section 21 and a drive circuit section 22.
  • the memory cell section 21 includes a plurality of memory cell arrays 90 arranged in a stacked manner.
  • the memory cell array 90 includes a plurality of memory cells MC arranged in a matrix. A configuration example of memory cell MC will be described later.
  • the drive circuit section 22 includes a PSW 62 (power switch), a PSW 63, and a peripheral circuit 71.
  • Peripheral circuit 71 includes peripheral circuit 81, control circuit 72, and voltage generation circuit 73.
  • each circuit, each signal, and each voltage can be removed or discarded as necessary. Also, other circuits or other signals may be added.
  • Signal BW, signal CE, signal GW, signal CLK, signal WAKE, signal ADDR, signal WDA, signal PON1, and signal PON2 are each input signals from the outside.
  • Signal HIT and signal RDA are output signals to the outside.
  • Signal CLK is a clock signal. Further, the signal BW, the signal CE, and the signal GW are control signals. Signal CE is a chip enable signal. Signal GW is a global write enable signal. Signal BW is a byte write enable signal. Signal ADDR is an address signal. The signal HIT is a signal indicating whether data corresponding to the address signal exists in the memory cell section 21. Signal WDA is write data. Signal RDA is read data. Signal PON1 and signal PON2 are power gating control signals. Note that the signal PON1 and the signal PON2 may be generated by the control circuit 72.
  • the control circuit 72 is a logic circuit that has a function of controlling the overall operation of the storage device 300. For example, the control circuit 72 outputs a signal HIT indicating whether data corresponding to the address signal exists in the memory cell section 21. For example, the control circuit 72 performs a logical operation on the signal CE, the signal GW, and the signal BW to determine the operation mode of the storage device 300 (e.g., write operation or read operation (e.g., read mode 1 or read mode 2)). Determine. Alternatively, the control circuit 72 generates a control signal for the peripheral circuit 81 so that this operation mode is executed.
  • the operation mode of the storage device 300 e.g., write operation or read operation (e.g., read mode 1 or read mode 2).
  • the control circuit 72 generates a control signal for the peripheral circuit 81 so that this operation mode is executed.
  • the voltage generation circuit 73 has a function of generating a negative voltage.
  • Signal WAKE has a function of controlling input of signal CLK to voltage generation circuit 73. For example, when the signal WAKE is given an H level signal, the voltage generation circuit 73 receives the signal CLK and generates a negative voltage.
  • the peripheral circuit 81 is a circuit for writing or reading data to or from the memory cell MC.
  • Peripheral circuit 81 includes drive circuit 51 including row decoder 82 , column decoder 84 , row driver 83 , column driver 85 , input circuit 87 , output circuit 88 , and sense amplifier 55 .
  • Row decoder 82 and column decoder 84 have the function of decoding signal ADDR.
  • Row decoder 82 is a circuit for specifying a row to be accessed.
  • Column decoder 84 is a circuit for specifying a column to be accessed.
  • Row driver 83 has a function of selecting a word line designated by row decoder 82.
  • Column driver 85 has a function of selecting a bit line designated by column decoder 84.
  • the drive circuit 51 has a function of writing data into the memory cell MC selected by the word line selected by the row driver 83 and the bit line selected by the column driver 85, and writes data using the sense amplifier 55, for example. It has a function to read out data, a function to hold read data, etc.
  • Input circuit 87 has a function of holding signal WDA.
  • the data held by the input circuit 87 is output to the column driver 85.
  • the output data of the input circuit 87 is the data (data Din) to be written into the memory cell MC.
  • the data (data Dout) read from the memory cell MC by the column driver 85 is output to the output circuit 88.
  • the output circuit 88 has a function of holding data Dout. Further, the output circuit 88 has a function of outputting the data Dout to the outside of the storage device 300. Data output from output circuit 88 is signal RDA.
  • the PSW 62 has a function of controlling the supply of the potential VDD to the peripheral circuit 71.
  • the PSW 63 has a function of controlling the supply of the potential VHM to the row driver 83.
  • the potential on the high power supply side of the storage device 300 is the potential VDD
  • the potential on the low power supply side is the potential VSS.
  • the potential VHM is a potential used to bring the word line to an H level (a potential that turns on a transistor electrically connected to the word line), and is higher than the potential VDD.
  • PSW62 is controlled to be on or off by signal PON1.
  • PSW63 is controlled to be on or off by signal PON2.
  • the number of power domains to which the potential VDD is supplied in the peripheral circuit 71 is one, but the number may be plural. In this case, the drive circuit section 22 may provide a power switch for each power domain.
  • FIG. 5A is a block diagram illustrating a configuration example of a memory circuit that can be suitably used in the memory device 300 according to one embodiment of the present invention.
  • FIG. 5A shows a memory cell array 90, a word line drive circuit 91, and a bit line drive circuit 92.
  • the memory cell array 90 has memory cells MC arranged in a matrix of m rows and n columns (m and n are positive integers).
  • Memory cell MC is electrically connected to word line WL_1 to word line WL_m and bit line BL_1 to bit line BL_n.
  • the memory cell MC includes, for example, a source line for flowing current, a wiring for applying a potential to the back gate of a transistor, or a wiring for setting one electrode of a capacitor to a fixed potential. It may be electrically connected to a capacitor line, etc.
  • the word line drive circuit 91 is a circuit that outputs a signal for selecting memory cells MC in each row.
  • the word line drive circuit 91 corresponds to, for example, the row decoder 82 and the row driver 83 included in the drive circuit section 22 of the storage device 300 described above.
  • the word lines WL_1 to WL_m may be separate word lines for writing and reading. Note that in the description to be described later, one word line selected from the word lines WL_1 to WL_m may be referred to as a word line WL.
  • the bit line drive circuit 92 is a circuit for writing data into or reading data from the memory cells MC in each column.
  • the bit line drive circuit 92 corresponds to, for example, the drive circuit 51 including the column decoder 84, column driver 85, and sense amplifier 55 included in the drive circuit section 22 of the storage device 300 described above.
  • the bit lines BL_1 to BL_n may be separate bit lines for writing and reading.
  • one bit line selected from bit lines BL_1 to bit lines BL_n may be referred to as bit line BL.
  • 5B to 5F are diagrams illustrating examples of circuit configurations that can be taken by the memory cell MC shown in FIG. 5A.
  • Memory cell MC shown in FIG. 5B has a transistor M1 and a capacitor C.
  • One of the source and drain of the transistor M1 is electrically connected to one electrode of the capacitor C.
  • the other of the source and drain of transistor M1 is electrically connected to bit line BL.
  • the gate of transistor M1 is electrically connected to word line WL.
  • the other electrode of the capacitor C is electrically connected to the capacitor line CL.
  • Transistor M1 is an OS transistor. OS transistors have a characteristic of extremely low off-state current. Therefore, by making the transistor M1 non-conductive, charge corresponding to data can be held in the charge holding node FN. Therefore, the refresh rate of data corresponding to the charge held in the charge holding node FN can be reduced.
  • the memory cell MC shown in FIG. 5C is a modification of the memory cell MC shown in FIG. 5B.
  • the difference from the transistor M1 in FIG. 5B is that the transistor M1 has a back gate, and by electrically connecting the back gate and the gate, the potential of the word line WL is applied from both sides. With such a configuration, it is possible to increase the amount of current flowing between the source and the drain when the transistor M1 is turned on.
  • the memory cell MC shown in FIG. 5D is a modification of the memory cell MC shown in FIG. 5B.
  • the difference from the transistor M1 in FIG. 5B is that the transistor M1 has a back gate, and by electrically connecting the back gate and the back gate line BGL, a potential different from that of the gate is applied to the back gate. It is in.
  • the threshold voltage of the transistor M1 can be controlled. Thereby, the amount of current flowing between the source and drain of transistor M1 can be changed.
  • Memory cell MC shown in FIG. 5E includes a transistor M1, a transistor M2, and a capacitor C.
  • One of the source and drain of the transistor M1 is electrically connected to the gate of the transistor M2 and one electrode of the capacitor C.
  • the other of the source and drain of the transistor M1 is electrically connected to the write bit line WBL.
  • the gate of transistor M1 is electrically connected to write word line WWL.
  • the other electrode of the capacitor C is electrically connected to the read word line RWL.
  • One of the source and drain of the transistor M2 is electrically connected to the read bit line RBL.
  • the other of the source and drain of transistor M2 is electrically connected to source line SL.
  • the transistor M2 is illustrated as an n-channel transistor, it may be a p-channel transistor.
  • Transistor M2 is an OS transistor. Note that the transistor M2 may be a Si transistor. Note that the transistor M1 can also have the same configuration as the transistor M1 shown in FIG. 5C or FIG. 5D described above.
  • the memory cell MC shown in FIG. 5F has a transistor M1, a transistor M2, a transistor M3, and a capacitor C.
  • One of the source and drain of the transistor M1 is electrically connected to the gate of the transistor M2 and one electrode of the capacitor C.
  • the other of the source and drain of the transistor M1 is electrically connected to the write bit line WBL.
  • the gate of transistor M1 is electrically connected to write word line WWL.
  • the other electrode of the capacitor C is electrically connected to the capacitor line CL.
  • One of the source and drain of transistor M2 is electrically connected to one of the source and drain of transistor M3.
  • the other of the source and drain of transistor M2 is electrically connected to source line SL.
  • the gate of transistor M3 is electrically connected to read word line RWL.
  • the other of the source and drain of the transistor M3 is electrically connected to the read bit line RBL.
  • the transistor M3 is illustrated as an n-channel transistor, it may be a p-channel transistor. By making the transistor M1 non-conductive, charge corresponding to data can be held in the charge holding node FN.
  • Each of transistor M2 and transistor M3 is an OS transistor. Note that at least one of the transistor M2 and the transistor M3 may be a Si transistor. Note that the transistor M1 can also have the same configuration as the transistor M1 shown in FIG. 5C or FIG. 5D described above.
  • DOSRAM Dynamic Oxide Semiconductor RAM (Random Access Memory).
  • SRAM Static RAM
  • the memory cell configurations shown in FIGS. 5B to 5D are effective in suppressing an increase in circuit area.
  • NOSRAM registered trademark
  • NOSRAM is an abbreviation for Nonvolatile Oxide Semiconductor RAM.
  • NOSRAM may be used as a non-volatile memory. For example, NOSRAM can continue to store data even in a power gating state by turning off the write OS transistor.
  • circuit configurations shown in FIGS. 5B to 5F are merely examples, and any configuration can be used as long as one embodiment of the present invention can be realized.
  • the semiconductor device 100 operates in a normal state or in an overheated state.
  • the normal state is a state in which the temperature T around or inside the core 115 is less than a predetermined temperature threshold Tth (temperature T is less than the temperature threshold Tth).
  • the overheating state is a state in which the temperature T around or inside the core 115 is equal to or higher than a predetermined temperature threshold Tth (temperature T is equal to or higher than the temperature threshold Tth).
  • temperature threshold Tth may be set to, for example, a temperature of 60° C. or more and 100° C. or less, more preferably a temperature of 60° C. or more and 80° C. or less.
  • a time of 0.1 seconds or more and 10 seconds or less preferably a time of 0.1 seconds or more and 1 second or less may be set.
  • the semiconductor device 100 uses the first cache 111 to perform program processing in the core 115. That is, in the normal state, the cache unit 113 operates in the first cache mode (the first cache 111 is in the valid state and the second cache 112 is in the invalid state). Furthermore, when the semiconductor device 100 is in an overheated state, the second cache 112 is used to perform program processing in the core 115. That is, in the case of an overheating state, the cache unit 113 operates in the second cache mode (the second cache 112 is in the valid state and the first cache 111 is in the invalid state). Note that the semiconductor device 100 performs a process of switching the operation of the cache unit 113 from the first cache mode to the second cache mode when transitioning from the normal state to the overheating state. Furthermore, when the semiconductor device 100 transitions from the overheating state to the normal state, the semiconductor device 100 performs a process of switching the operation of the cache unit 113 from the second cache mode to the first cache mode.
  • FIG. 7A, and FIG. 7B are flowcharts illustrating an example of the operation of the semiconductor device 100.
  • the flowchart shown in FIG. 6 shows the normal state (first cache mode), transition from the normal state to the overheating state (switching from the first cache mode to the second cache mode), the overheating state (second cache mode), and 3 is an example of the operation of the semiconductor device 100 in each of the transitions from the overheating state to the normal state (switching from the second cache mode to the first cache mode).
  • the flowchart shown in FIG. 7A is an example of the process of switching from the first cache mode to the second cache mode (Process A).
  • the flowchart shown in FIG. 7B is an example of the process of switching from the second cache mode to the first cache mode (Process B).
  • step S01 While the program processing is being executed (step S01), the operations described below are performed. Assume that program processing is executed in at least one core 115 included in the semiconductor device 100 in a normal state. First, the heat detection unit 116 measures the temperature T around or inside the core 115 using the temperature sensor 131 (step S02). The heat detection unit 116 then sends information as to whether the temperature T is equal to or higher than a predetermined temperature threshold Tth (temperature T is equal to or higher than the temperature threshold Tth) to the cache control unit 114 via the bus 117. send.
  • a predetermined temperature threshold Tth temperature T is equal to or higher than the temperature threshold Tth
  • the cache control unit 114 receives information as to whether the temperature T is equal to or higher than the temperature threshold Tth from the heat detection unit 116, and receives information as to whether the temperature T is equal to or higher than the temperature threshold Tth, and receives information as to whether the temperature T is equal to or higher than the temperature threshold Tth. It is determined whether a certain state continues for a certain period of time (step S03). If it is in the normal state (not in the overheated state), the cache control unit 114 determines whether the second cache 112 is in the valid state (step S08). Since the normal state is the first cache mode (the second cache 112 is not in the valid state), the process returns to step S01.
  • the semiconductor device 100 repeats step S01, step S02, step S03, and step S08 in order while the program processing is executed in the normal state.
  • the first cache mode is in effect (the first cache 111 is in the valid state), so the first cache mode is switched to the second cache mode (steps S05 to S07). ). After switching from the first cache mode to the second cache mode, the process returns to step S01.
  • the cache control unit 114 sends an interrupt request to the core 115, and upon receiving the request, the core 115 stops the program processing being executed (step S05).
  • the cache control unit 114 performs process A (process of switching from the first cache mode to the second cache mode) (step S06).
  • the cache control unit 114 may perform control to communicate with the second cache 112 when receiving a read request from the core 115.
  • the cache control unit 114 sends an interrupt request to the core 115, and upon receiving the request, the core 115 restarts the stopped program processing (step S07).
  • Process A in step S06 will be explained (see FIG. 7A).
  • the cache control unit 114 disables the first cache 111 and disables the second cache 112 (step S21).
  • the cache control unit 114 sends a signal MEM1_EN that turns switches SW11 to SW13 off, a signal MEM2_EN that turns switches SW15 to SW17 on, and a signal MEM2_EN that turns switch SW18 on. It is sufficient to output a signal MEM2_PW that becomes . Further, for example, in FIG. 3, the cache control unit 114 may output the signal MEM1_EN at the L level, the signal MEM2_EN at the H level, and the signal MEM2_PW at the H level.
  • the L level is a potential at which the transistors M11 to M13 are turned off (for example, the potential VSS or a potential lower than the potential VSS).
  • the H level is a potential at which the transistors M15 to M18 are turned on (for example, the potential VDD or a potential higher than the potential VDD).
  • the cache control unit 114 when the cache control unit 114 receives a read request from the core 115, it exchanges the signal ADDR, the signal DATA, and the signal HIT with the second cache 112.
  • the first cache 111 is no longer involved in the exchange of the signal ADDR, the signal DATA, and the signal HIT. In other words, the first cache 111 is no longer used for executing program processing. Therefore, for example, the cache control unit 114 may stop supplying power to the first cache 111. By stopping the supply of power to the first cache 111, the power consumption of the semiconductor device 100 can be reduced.
  • the cache control unit 114 may output a signal MEM1_PW that turns off the switch SW14. Further, for example, in FIG. 3, the cache control unit 114 may output the signal MEM1_PW at the L level.
  • the L level is a potential at which the transistor M14 is turned off (for example, the potential VSS or a potential lower than the potential VSS).
  • the cache control unit 114 sends a command to the power supply control unit 122 to stop the power supply to the first cache 111, and , the power supply control unit 122 may stop supplying power to the first cache 111 by receiving the command.
  • the cache control unit 114 may stop supplying the clock signal to the first cache 111. By stopping the supply of the clock signal to the first cache 111, it is possible to reduce the power consumption of the semiconductor device 100.
  • the cache control unit 114 sends a command to the clock control unit 123 to stop the supply of the clock signal to the first cache 111, and
  • the control unit 123 may stop supplying the clock signal to the first cache 111 by receiving the instruction.
  • step S03 After transitioning to the overheating state and switching to the second cache mode, while the overheating state continues, it is determined in step S03 that the overheating state is present. Then, in step S04, it is determined that the second cache mode is in effect (the first cache 111 is not in the valid state).
  • the semiconductor device 100 repeats step S01, step S02, step S03, and step S04 in order while the program processing is executed in the overheated state.
  • the second cache mode is in effect (the second cache 112 is in the valid state), so the second cache mode is switched to the first cache mode (steps S09 to S11). ). After switching from the second cache mode to the first cache mode, the process returns to step S01.
  • the cache control unit 114 sends an interrupt request to the core 115, and upon receiving the request, the core 115 stops the program processing being executed (step S09).
  • the cache control unit 114 performs process B (process of switching from the second cache mode to the first cache mode) (step S10).
  • the cache control unit 114 may perform control to communicate with the first cache 111 when receiving a read request from the core 115.
  • the cache control unit 114 sends an interrupt request to the core 115, and upon receiving the request, the core 115 restarts the stopped program processing (step S11).
  • Process B in step S10 will be explained (see FIG. 7B).
  • the cache control unit 114 disables the second cache 112 and disables the first cache 111 (step S31).
  • the cache control unit 114 sends a signal MEM1_EN that turns the switches SW11 to SW13 on, a signal MEM1_PW that turns the switch SW14 on, and a signal MEM1_PW that turns the switches SW15 to SW17 off. It is sufficient to output the signal MEM2_EN. Further, for example, in FIG. 3, the cache control unit 114 may output the signal MEM1_EN at the H level, the signal MEM1_PW at the H level, and the signal MEM2_EN at the L level.
  • the H level is a potential at which the transistors M11 to M14 are turned on (for example, the potential VDD or a potential higher than the potential VDD).
  • the L level is a potential at which the transistors M15 to M17 are turned on (for example, the potential VSS or a potential lower than the potential VSS).
  • the cache control unit 114 when the cache control unit 114 receives a read request from the core 115, it exchanges the signal ADDR, the signal DATA, and the signal HIT with the first cache 111.
  • the second cache 112 is no longer involved in the exchange of the signal ADDR, the signal DATA, and the signal HIT. In other words, the second cache 112 is no longer used for executing program processing. Therefore, for example, the cache control unit 114 may stop supplying power to the second cache 112. By stopping the supply of power to the second cache 112, the power consumption of the semiconductor device 100 can be reduced.
  • the cache control unit 114 may output a signal MEM2_PW that turns off the switch SW18. Further, for example, in FIG. 3, the cache control unit 114 may output the signal MEM2_PW at the L level.
  • the L level is a potential at which the transistor M18 is turned off (for example, the potential VSS or a potential lower than the potential VSS).
  • the cache control unit 114 sends a command to the power supply control unit 122 to stop the power supply to the second cache 112, and , the power control unit 122 may stop supplying power to the second cache 112 by receiving the command.
  • the cache control unit 114 may stop supplying the clock signal to the second cache 112. By stopping the supply of the clock signal to the second cache 112, it is possible to reduce the power consumption of the semiconductor device 100.
  • the cache control unit 114 sends a command to the clock control unit 123 to stop the supply of the clock signal to the second cache 112, and
  • the control unit 123 may stop supplying the clock signal to the second cache 112 by receiving the command.
  • FIG. 6 is a flowchart illustrating another example of process A.
  • processing B processing for switching from the second cache mode to the first cache mode
  • FIG. 8B is a flowchart illustrating another example of process B.
  • FIGS. 8A and 8B which will be described later, the description of parts similar to those of FIGS. 7A and 7B may be omitted because the above description can be referred to as appropriate.
  • step S41 the second cache 112 is enabled (step S41).
  • the information stored in the first cache 111 for example, data, addresses, attribute information, etc.
  • step S42 the information stored in the first cache 111
  • step S43 the first cache 111 is made invalid (step S43).
  • step S41 for example, in FIG. 2, the cache control unit 114 outputs a signal MEM2_EN that turns on the switches SW15 to SW17 and a signal MEM2_PW that turns on the switch SW18. good. This allows the cache control unit 114 to exchange the signal ADDR, the signal DATA, and the signal HIT with the second cache.
  • step S42 for example, the cache control unit 114 sends information (for example, data, address, attribute information, etc.) stored in the first cache 111 via the signal ADDR, the signal DATA, and the signal HIT. It is only necessary to perform control such that the information is read from the first cache 111 and the read information is written to the second cache 112.
  • information for example, data, address, attribute information, etc.
  • step S43 for example in FIG. 2, the cache control unit 114 may output a signal MEM1_EN that turns off the switches SW11 to SW13.
  • the first cache 111 is no longer involved in the exchange of the signal ADDR, the signal DATA, and the signal HIT.
  • the cache control unit 114 may output a signal EM1_PW that turns the switch SW14 off. Thereby, by stopping the supply of power to the first cache 111, it is possible to reduce the power consumption of the semiconductor device 100.
  • the information for example, data, addresses, attribute information, etc.
  • the information for example, data, addresses, attribute information, etc.
  • the cache control unit 114 receives a read request from the core 115 after restarting program processing, it can communicate with the second cache 112 without reading the data from the memory 141. Therefore, the operating speed of the semiconductor device 100 can be improved.
  • step S51 the first cache 111 is enabled (step S51).
  • step S52 the information stored in the second cache 112 (for example, data, addresses, attribute information, etc.) is copied to the first cache 111 (step S52).
  • step S53 the second cache 112 is made invalid (step S53).
  • step S51 for example, in FIG. 2, the cache control unit 114 outputs a signal MEM1_EN that turns on the switches SW11 to SW13 and a signal MEM1_PW that turns on the switch SW14. good. This allows the cache control unit 114 to exchange the signal ADDR, the signal DATA, and the signal HIT with the first cache.
  • step S52 for example, the cache control unit 114 sends information (for example, data, address, attribute information, etc.) stored in the second cache 112 via the signal ADDR, the signal DATA, and the signal HIT.
  • the read information may be read from the second cache 112 and the read information may be written to the first cache 111.
  • step S53 for example in FIG. 2, the cache control unit 114 may output a signal MEM2_EN that turns off the switches SW15 to SW17.
  • the second cache 112 is no longer involved in the exchange of the signal ADDR, the signal DATA, and the signal HIT.
  • the cache control unit 114 may output a signal EM2_PW that turns the switch SW18 off. Thereby, by stopping the supply of power to the second cache 112, it is possible to reduce the power consumption of the semiconductor device 100.
  • the information (for example, data, addresses, attribute information, etc.) stored in the second cache 112 at the time when the program processing is stopped in step S09 is stored in step S10. is copied to the first cache 111. That is, when the program processing is restarted in step S11, the data for performing the program processing in the core 115 is stored in the first cache 111. Therefore, when the cache control unit 114 receives a read request from the core 115 after restarting program processing, it can communicate with the first cache 111 without reading the data from the memory 141. Therefore, the operating speed of the semiconductor device 100 can be improved.
  • the semiconductor device according to one embodiment of the present invention is not limited to the description of the semiconductor device 100 described above. At least a part of the configuration examples, operation examples, and drawings corresponding to them illustrated in this embodiment mode may be used in combination with other configuration examples, operation examples, other drawings, and other examples described in this specification etc. It can be combined with the embodiments as appropriate.
  • FIG. 9 is a schematic diagram illustrating a mounting example of a semiconductor device 170 according to one embodiment of the present invention.
  • the semiconductor device 170 includes a substrate 171.
  • the substrate 171 is, for example, a substrate containing silicon.
  • a substrate containing a compound semiconductor such as silicon carbide or gallium nitride may be used.
  • the Z direction is defined in order to make the explanation of the positional relationship of each element constituting the semiconductor device 170 easier to understand.
  • the Z direction is perpendicular or approximately perpendicular to the surface of the substrate 171.
  • approximately perpendicular refers to a state in which the angle between two target elements is greater than or equal to 85 degrees and less than or equal to 95 degrees.
  • the Z direction may be referred to as the vertical direction for ease of understanding.
  • a core region 185 and a memory region 181[0] are formed on one side of the substrate 171.
  • the core region 185 and the memory region 181[0] are regions in which a Si transistor (a transistor whose channel formation region contains silicon) or a circuit including a Si transistor is provided.
  • One or more memory layers are formed vertically stacked above the core region 185.
  • Each of the memory layers 182[1] to 182[p] is a layer in which an OS transistor (a transistor containing an oxide semiconductor in a channel formation region) or a circuit including an OS transistor is provided.
  • Vias 172 are formed between the substrate 171 and each of the memory layers 182[1] to 182[p].
  • the substrate 171 and each of the memory layers 182[1] to 182[p] are electrically connected to each other via the vias 172 formed between them. That is, the circuits provided on one side of the substrate 171 and the circuits provided in each of the memory layers 182[1] to 182[p] are connected via the vias 172 formed between them. , are electrically connected to each other. For example, via a via 172 formed between the substrate 171 and the memory layer 182[1], a circuit provided on one side of the substrate 171 and a circuit provided on the memory layer 182[1] can be connected to each other. are electrically connected to each other.
  • circuit provided in the memory layer 182[1] and the circuit provided in the memory layer 182[2] are connected via the via 172 formed between the memory layer 182[1] and the memory layer 182[2]. and the circuits are electrically connected to each other.
  • the substrate 171 and the memory layers 182[1] to 182[p] are manufactured monolithically.
  • die 180[1] to die 180[q] are arranged in a stacked manner in the vertical direction above the memory area 181[0].
  • Each of die 180[1] to die 180[q] is, for example, a silicon die.
  • a die refers to a chip piece obtained by forming a circuit pattern on, for example, a disk-shaped substrate (also referred to as a wafer) and cutting it into dice in the semiconductor chip manufacturing process.
  • semiconductor materials that can be used for the die include silicon (Si), silicon carbide (SiC), and gallium nitride (GaN).
  • Si silicon
  • SiC silicon carbide
  • GaN gallium nitride
  • a die obtained from a silicon substrate also referred to as a silicon wafer
  • a silicon die obtained from a silicon substrate is sometimes referred to as a silicon die.
  • Memory regions 181[1] to 181[q] are formed in one-to-one correspondence on one side of each of die 180[1] to die 180[q].
  • Each of the memory areas 181[1] to 181[q] is an area where a Si transistor or a circuit including a Si transistor is provided.
  • An electrode 173 is formed on the substrate 171 and one surface of each of the die 180[1] to the die 180[q] (that is, on each of the memory regions 181[0] to 181[q]). Ru.
  • An electrode 174 is formed on the other side of each of die 180[1] to die 180[q].
  • a plug 175 that electrically connects electrode 173 and electrode 174 is formed to penetrate the die.
  • the plug 175 is, for example, a through silicon via (TSV).
  • the substrate 171 and the die 180[1] to the die 180[q] each have an electrode 173 formed on one side of each of the substrate 171 and the die 180[1] to the die 180[q-1].
  • the electrode 174 formed on the other surface side of each of the dies 180[1] to 180[q] are joined, thereby being electrically connected to each other. That is, the circuits provided in each of the memory areas 181[0] to 181[q] are formed on one side of each of the substrate 171 and the die 180[1] to die 180[q-1].
  • the electrode 173 and the electrode 174 formed on the other side of each of the dies 180[1] to 180[q] are joined, and thereby electrically connected to each other.
  • the electrode 173 formed on one surface of the substrate 171 and the electrode 174 formed on the other surface of the die 180[1] The circuit provided in the memory area 181[1] is electrically connected to each other. Furthermore, the electrode 173 formed on one side of the die 180[1] and the electrode 174 formed on the other side of the die 180[2] are bonded to each other, so that the memory area 181[1] ] and the circuit provided in memory area 181[2] are electrically connected to each other.
  • the same conductive material for each of the electrodes 173 and 174 for example, a metal film containing an element selected from aluminum, chromium, copper, tantalum, tin, zinc, gold, silver, platinum, titanium, molybdenum, and tungsten, or the above-mentioned
  • a metal nitride film for example, a titanium nitride film, a molybdenum nitride film, a tungsten nitride film, etc.
  • copper it is preferable to use copper as the conductive material for the electrodes 173 and 174.
  • a Cu-Cu direct bonding technique (a technique for achieving electrical continuity by connecting copper (Cu) electrodes).
  • a microbump bonding technique may be applied in which microbumps are formed on the electrodes 173 and the electrodes 174 for bonding.
  • the electrode 173 may not be formed in the die 180[q].
  • the memory areas 181[1] to 181[q] are formed in one-to-one correspondence on the other side of each of the die 180[1] to the die 180[q]. It's okay. In this case, for example, the electrode 173 and the plug 175 may not be formed in the die 180[q].
  • the substrate 171 and the dies 180[1] to 180[q] are arranged so that one surface side and the other surface side face each other. Not exclusively.
  • at least one of the dies 180[1] to 180[q] may be arranged such that one side or the other side faces each other.
  • the electrodes 173 or the electrodes 174 are joined together to be electrically connected to each other.
  • the electrode 174 and the plug 175 may not be formed in the die 180[q].
  • the semiconductor device 170 described in this embodiment is a mounting example of the semiconductor device 100 described in the above-described first embodiment. Therefore, in the semiconductor device 170, for example, a part of the first cache 111 (for example, a memory cell section) included in the semiconductor device 100 is located in the memory areas 181[0] to 181[q], and the semiconductor device 100 A part of the second cache 112 (for example, a memory cell section) is provided in the memory layer 182[1] to the memory layer 182[p], and a core 115 included in the semiconductor device 100 is provided in the core region 185. It can be assumed that the configuration is as follows. Note that other components included in the semiconductor device 100 (for example, the cache control unit 114 and the heat detection unit 116) may be provided on the substrate 171, for example.
  • the semiconductor device 170 has, for example, a structure in which the second cache 112 is stacked vertically on the core 115 provided on the substrate 171. Thereby, the second cache 112 can, for example, increase the storage density and shorten the signal delay time. Further, the semiconductor device 170 has, for example, a configuration in which the first cache 111 is provided on the dies 180[1] to dies 180[q] arranged in a vertically stacked manner on the substrate 171. Thereby, the first cache 111 can, for example, increase the storage density and shorten the signal delay time. With these features, for example, the operating speed of the semiconductor device 170 can be improved and the semiconductor device 170 can be made smaller.
  • FIG. 10 is a schematic diagram illustrating another example of mounting the semiconductor device 170.
  • memory layers 182[1] to 182[p] are stacked vertically above a core region 185 formed on a substrate 171.
  • dies 180[1] to 180[q] are stacked vertically on the memory layer 182[p] to form memory regions 181[1] to 181[q], respectively. Placed.
  • an electrode 173 formed on the memory layer 182[p] and an electrode 174 formed on the other side of the die 180[1] are bonded. By doing so, they are electrically connected to each other. That is, the circuit provided in the memory layer 182[p] and the circuit provided in the memory region 181[1] are connected to the electrode 173 formed in the memory layer 182[p] and the other side of the die 180[1]. By joining the electrodes 174 formed on the surface side, they are electrically connected to each other.
  • the second cache 112 is stacked vertically above the core 115 provided on the substrate 171, and the second cache 112 is stacked vertically above the second cache 112.
  • the first cache 111 is stacked on top of the first cache 111.
  • the first cache 111 can, for example, increase the storage density and shorten the signal delay time.
  • the memory layers 182[1] to 182[p] in which the second cache 112 is provided can have a function of reducing the effect of heat generated in the core 115 on the first cache 111.
  • the semiconductor device according to one embodiment of the present invention is not limited to the above semiconductor device. At least a part of the configuration examples, operation examples, and drawings corresponding to them illustrated in this embodiment mode may be used in combination with other configuration examples, operation examples, other drawings, and other examples described in this specification etc. It can be combined with the embodiments as appropriate.
  • FIG. 11 shows a part of the cross-sectional structure of the semiconductor device.
  • the semiconductor device shown in FIG. 11 includes a transistor 550, a transistor 500, and a capacitor 600.
  • 12A is a cross-sectional view of the transistor 500 in the channel length direction
  • FIG. 12B is a cross-sectional view of the transistor 500 in the channel width direction
  • FIG. 12C is a cross-sectional view of the transistor 550 in the channel width direction.
  • the transistor 500 corresponds to the OS transistor described in the above embodiment mode
  • the transistor 550 corresponds to a Si transistor.
  • transistor 500 is provided above transistor 550, and capacitor 600 is provided above transistor 550 and transistor 500.
  • the transistor 550 is provided over the substrate 311 and includes a conductor 316, an insulator 315, a semiconductor region 313 made of a part of the substrate 311, a low resistance region 314a functioning as a source region or a drain region, and a low resistance region 314b. .
  • the transistor 550 As shown in FIG. 12C, in the transistor 550, the upper surface of the semiconductor region 313 and the side surfaces in the channel width direction are covered with a conductor 316 with an insulator 315 interposed therebetween. In this way, by making the transistor 550 a Fin type transistor, the effective channel width increases, so that the on-characteristics of the transistor 550 can be improved. Further, since the contribution of the electric field of the gate electrode can be increased, the off-state characteristics of the transistor 550 can be improved.
  • the transistor 550 may be either a p-channel type or an n-channel type.
  • the transistor 550 includes, for example, a region of the semiconductor region 313 where a channel is formed, a region near the region, a low resistance region 314a that becomes one of the source region or the drain region, and a low resistance region that becomes the other of the source region or the drain region. 314b, etc., preferably contain a semiconductor such as a silicon-based semiconductor, and preferably contain single crystal silicon.
  • the transistor 550 may be formed of a material including, for example, Ge (germanium), SiGe (silicon germanium), GaAs (gallium arsenide), or GaAlAs (gallium aluminum arsenide).
  • the transistor 550 may be formed using silicon in which the effective mass is controlled by applying stress to the crystal lattice and changing the lattice spacing.
  • the transistor 550 may be, for example, a HEMT (High Electron Mobility Transistor) using GaAs, GaAlAs, or the like.
  • the low resistance region 314a and the low resistance region 314b are made of, for example, an element imparting n-type conductivity such as arsenic or phosphorus, or a p-type conductivity such as boron. Contains elements that impart sex.
  • the conductor 316 that functions as a gate electrode is made of a semiconductor material such as silicon containing an element that imparts n-type conductivity such as arsenic or phosphorus, or an element that imparts p-type conductivity such as boron. can be used.
  • conductive materials such as, for example, metal materials, alloy materials, or metal oxide materials can be used.
  • the threshold voltage of the transistor can be adjusted by selecting the material of the conductor. Specifically, it is preferable to use a material such as titanium nitride or tantalum nitride for the conductor. Furthermore, in order to achieve both electrical conductivity and embeddability, it is preferable to use a metal material such as tungsten or aluminum as a laminated layer for the conductor, and it is particularly preferable to use tungsten in terms of heat resistance.
  • the transistor 550 may be formed using, for example, an SOI (Silicon on Insulator) substrate.
  • SOI Silicon on Insulator
  • SOI substrates are formed by implanting oxygen ions into a mirror-polished wafer and then heating it at a high temperature to form an oxide layer at a certain depth from the surface and eliminate defects that occur in the surface layer.
  • a SIMOX (Separation by Implanted Oxygen) substrate may also be used.
  • an SOI substrate formed using a smart cut method in which a semiconductor substrate is cleaved using the growth of microvoids formed by hydrogen ion implantation through heat treatment, or an ELTRAN method (registered trademark: Epitaxial Layer Transfer), etc. may also be used.
  • a transistor formed using a single crystal substrate includes a single crystal semiconductor in a channel formation region.
  • An insulator 320, an insulator 322, an insulator 324, and an insulator 326 are sequentially stacked and provided to cover the transistor 550.
  • the insulator 320, the insulator 322, the insulator 324, and the insulator 326 for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, or aluminum nitride is used. Just use it.
  • silicon oxynitride refers to a material whose composition contains more oxygen than nitrogen
  • silicon nitride oxide refers to a material whose composition contains more nitrogen than oxygen.
  • aluminum oxynitride refers to a material whose composition contains more oxygen than nitrogen
  • aluminum nitride oxide refers to a material whose composition contains more nitrogen than oxygen.
  • the insulator 322 may have a function as a flattening film that flattens a step caused by, for example, the transistor 550 provided below.
  • the upper surface of the insulator 322 may be planarized by a planarization process using a chemical mechanical polishing (CMP) method or the like in order to improve flatness.
  • CMP chemical mechanical polishing
  • the insulator 324 it is preferable to use a film having barrier properties that prevents hydrogen, impurities, or the like from diffusing from the substrate 311 or the transistor 550 into a region where the transistor 500 is provided.
  • the film having barrier properties against hydrogen for example, silicon nitride formed by a CVD method can be used.
  • silicon nitride formed by a CVD method when hydrogen diffuses into a semiconductor element including an oxide semiconductor such as the transistor 500, the characteristics of the semiconductor element may deteriorate. Therefore, a film that suppresses hydrogen diffusion is preferably used between the transistor 500 and the transistor 550.
  • the membrane that suppresses hydrogen diffusion is a membrane that releases a small amount of hydrogen.
  • the amount of hydrogen desorbed can be analyzed using, for example, temperature programmed desorption gas analysis (TDS).
  • TDS temperature programmed desorption gas analysis
  • the amount of hydrogen desorbed from the insulator 324 is determined by the amount converted into hydrogen atoms per area of the insulator 324 when the surface temperature of the film is in the range of 50°C to 500°C.
  • the amount may be 1 ⁇ 10 16 atoms/cm 2 or less, preferably 5 ⁇ 10 15 atoms/cm 2 or less.
  • the insulator 326 preferably has a lower dielectric constant than the insulator 324.
  • the dielectric constant of the insulator 326 is preferably less than 4, more preferably less than 3.
  • the dielectric constant of the insulator 326 is preferably 0.7 times or less, more preferably 0.6 times or less, the dielectric constant of the insulator 324.
  • the insulator 320 for example, a conductor 328, a conductor 330, and the like, which are connected to the capacitor 600 or the transistor 500, are embedded.
  • the conductor 328 and the conductor 330 have a function as a plug or wiring.
  • a conductor having a function as a plug or a wiring a plurality of structures may be collectively given the same reference numeral.
  • the wiring and the plug electrically connected to the wiring may be integrated. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.
  • each plug or wiring may be a single layer or a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material. It can be used in a stacked manner.
  • a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material. It can be used in a stacked manner.
  • the material of the plug or wiring it is preferable to use a high melting point material such as tungsten or molybdenum, which has both heat resistance and conductivity.
  • the material of the plug or wiring is preferably a low resistance conductive material such as aluminum or copper. By using a low-resistance conductive material for the plug or the wiring, wiring resistance can be lowered.
  • a wiring layer may be provided over the insulator 326 and the conductor 330.
  • an insulator 350, an insulator 352, and an insulator 354 are stacked in this order.
  • a conductor 356 is formed on the insulator 350, the insulator 352, and the insulator 354.
  • the conductor 356 functions as a plug or wiring connected to the transistor 550. Note that the conductor 356 can be provided using the same material as the conductor 328 and the conductor 330.
  • the conductor 356 preferably includes a conductor having barrier properties against hydrogen.
  • a conductor having hydrogen barrier properties is formed in the opening of the insulator 350 having hydrogen barrier properties.
  • the conductor having barrier properties against hydrogen for example, tantalum nitride or the like may be used. Further, it is preferable to laminate tantalum nitride and tungsten, which has high conductivity. By using the conductor 356 as a stack of tantalum nitride and tungsten, the conductor 356 can suppress diffusion of hydrogen from the transistor 550 while maintaining conductivity as a wiring. In this case, it is preferable that the tantalum nitride layer of the conductor 356 having barrier properties against hydrogen be in contact with the insulator 350 having barrier properties against hydrogen.
  • a wiring layer may be provided over the insulator 354 and the conductor 356.
  • an insulator 360, an insulator 362, and an insulator 364 are stacked in this order.
  • a conductor 366 is formed on the insulator 360, the insulator 362, and the insulator 364.
  • the conductor 366 functions as a plug or wiring. Note that the conductor 366 can be provided using the same material as the conductor 328 and the conductor 330.
  • the conductor 366 preferably includes a conductor having barrier properties against hydrogen.
  • a conductor having hydrogen barrier properties is formed in the opening of the insulator 360 having hydrogen barrier properties.
  • a wiring layer may be provided over the insulator 364 and the conductor 366.
  • an insulator 370, an insulator 372, and an insulator 374 are stacked in this order.
  • a conductor 376 is formed on the insulator 370, the insulator 372, and the insulator 374.
  • the conductor 376 functions as a plug or wiring. Note that the conductor 376 can be provided using the same material as the conductor 328 and the conductor 330.
  • the conductor 376 preferably includes a conductor having barrier properties against hydrogen.
  • a conductor having hydrogen barrier properties is formed in the opening of the insulator 370 having hydrogen barrier properties.
  • a wiring layer may be provided over the insulator 374 and the conductor 376.
  • an insulator 380, an insulator 382, and an insulator 384 are stacked in this order.
  • a conductor 386 is formed on the insulator 380, the insulator 382, and the insulator 384.
  • the conductor 386 functions as a plug or wiring. Note that the conductor 386 can be provided using the same material as the conductor 328 and the conductor 330.
  • the conductor 386 preferably includes a conductor having barrier properties against hydrogen.
  • a conductor having hydrogen barrier properties is formed in the opening of the insulator 380 having hydrogen barrier properties.
  • the semiconductor device is not limited to this.
  • the number of wiring layers similar to the wiring layer containing the conductor 356 may be three or less, or the number of wiring layers similar to the wiring layer containing the conductor 356 may be five or more.
  • An insulator 510, an insulator 512, an insulator 514, and an insulator 516 are sequentially stacked on the insulator 384. It is preferable that any one of the insulator 510, the insulator 512, the insulator 514, and the insulator 516 use a substance that has barrier properties against oxygen, hydrogen, and the like.
  • a film having barrier properties that prevents hydrogen or impurities from diffusing from the substrate 311 or the region where the transistor 550 is provided to the region where the transistor 500 is provided can be used.
  • the same material as the insulator 324 can be used for the insulator 510 and the insulator 514.
  • the film having barrier properties against hydrogen for example, silicon nitride formed by a CVD method can be used.
  • silicon nitride formed by a CVD method when hydrogen diffuses into a semiconductor element including an oxide semiconductor such as the transistor 500, the characteristics of the semiconductor element may deteriorate. Therefore, a film that suppresses hydrogen diffusion is preferably used between the transistor 500 and the transistor 550.
  • the membrane that suppresses hydrogen diffusion is a membrane that releases a small amount of hydrogen.
  • a metal oxide such as aluminum oxide, hafnium oxide, or tantalum oxide is preferably used for the insulator 510 and the insulator 514.
  • aluminum oxide has a high blocking effect of preventing the membrane from permeating both oxygen and impurities such as hydrogen or moisture that cause variations in the electrical characteristics of the transistor. Therefore, aluminum oxide can prevent impurities such as hydrogen or moisture from entering the transistor 500 during and after the transistor manufacturing process. Further, aluminum oxide can suppress release of oxygen from an oxide that forms the transistor 500. Therefore, aluminum oxide is suitable for use as a protective film for the transistor 500.
  • the same material as the insulator 320 can be used for the insulator 512 and the insulator 516. Furthermore, by using materials with relatively low dielectric constants as these insulators, parasitic capacitance occurring between wirings can be reduced.
  • a silicon oxide film, a silicon oxynitride film, or the like can be used as the insulator 512 and the insulator 516.
  • a conductor 518, a conductor (for example, conductor 503) forming the transistor 500, and the like are embedded in the insulator 510, the insulator 512, the insulator 514, and the insulator 516.
  • the conductor 518 has a function as a plug or a wiring that is connected to the capacitor 600 or the transistor 550.
  • the conductor 518 can be provided using the same material as the conductor 328 and the conductor 330.
  • the conductor 518 in a region in contact with the insulator 510 and the insulator 514 is preferably a conductor having barrier properties against oxygen, hydrogen, and water.
  • the transistor 550 and the transistor 500 can be separated by a layer having barrier properties against oxygen, hydrogen, and water, and diffusion of hydrogen from the transistor 550 to the transistor 500 can be suppressed.
  • a transistor 500 is provided above the insulator 516.
  • the transistor 500 includes a conductor 503 embedded in an insulator 514 and an insulator 516, and an insulator 520 disposed over the insulator 516 and the conductor 503. , an insulator 522 disposed on the insulator 520, an insulator 524 disposed on the insulator 522, an oxide 530a disposed on the insulator 524, and an oxide 530a disposed on the oxide 530a.
  • the insulator 580 has an overlapping opening formed therein, an insulator 545 placed on the bottom and side surfaces of the opening, and a conductor 560 placed on the surface where the insulator 545 is formed.
  • an insulator 544 is preferably disposed between the oxide 530a, the oxide 530b, the conductor 542a, the conductor 542b, and the insulator 580.
  • the conductor 560 includes a conductor 560a provided inside the insulator 545, and a conductor 560b provided so as to be embedded inside the conductor 560a. It is preferable to have.
  • an insulator 574 is preferably disposed over the insulator 580, the conductor 560, and the insulator 545.
  • oxide 530a and the oxide 530b are sometimes collectively referred to as the oxide 530.
  • the transistor 500 has a structure in which two layers, the oxide 530a and the oxide 530b, are stacked in the region where the channel is formed and in the vicinity thereof, one embodiment of the present invention is not limited to this. do not have.
  • a single layer of the oxide 530b or a stacked structure of three or more layers may be provided in a region where a channel is formed and in the vicinity thereof.
  • the conductor 560 is illustrated as having a two-layer stacked structure; however, one embodiment of the present invention is not limited to this.
  • the conductor 560 may have a single layer structure or a laminated structure of three or more layers.
  • the transistor 500 shown in FIGS. 11 and 12A is an example, and the structure is not limited to this, and an appropriate transistor may be used depending on the circuit structure, driving method, etc., for example.
  • the conductor 560 functions as a gate electrode of the transistor, and the conductor 542a and the conductor 542b function as a source electrode or a drain electrode, respectively.
  • the conductor 560 is formed so as to be embedded in the opening of the insulator 580 and in the region sandwiched between the conductor 542a and the conductor 542b.
  • the arrangement of conductor 560, conductor 542a, and conductor 542b is selected in a self-aligned manner with respect to the opening in insulator 580. That is, in the transistor 500, the gate electrode can be disposed between the source electrode and the drain electrode in a self-aligned manner. Therefore, the conductor 560 can be formed without providing a margin for alignment. Therefore, the area occupied by the transistor 500 can be reduced. Thereby, miniaturization and high integration of semiconductor devices can be achieved.
  • the conductor 560 is formed in a self-aligned manner in the region between the conductor 542a and the conductor 542b, the conductor 560 does not have a region overlapping with the conductor 542a or the conductor 542b. Thereby, the parasitic capacitance formed between the conductor 560 and the conductors 542a and 542b can be reduced. Therefore, the switching speed of the transistor 500 can be improved and the transistor 500 can have high frequency characteristics.
  • the conductor 560 may function as a first gate (also referred to as a top gate) electrode.
  • the conductor 503 may function as a second gate (also referred to as a bottom gate) electrode.
  • the threshold voltage of the transistor 500 can be controlled by changing the potential applied to the conductor 503 independently of the potential applied to the conductor 560.
  • the threshold voltage of the transistor 500 can be increased and the off-state current can be reduced. Therefore, when a negative potential is applied to the conductor 503, the drain current when the potential applied to the conductor 560 is 0 V can be made smaller than when no negative potential is applied.
  • the conductor 503 is arranged to overlap the oxide 530 and the conductor 560. As a result, when a potential is applied to the conductor 560 and the conductor 503, the electric field generated from the conductor 560 and the electric field generated from the conductor 503 are connected to cover the channel formation region formed in the oxide 530. Can be done.
  • a structure of a transistor in which a channel formation region is electrically surrounded by an electric field of a first gate electrode is referred to as a surrounded channel (S-channel) structure.
  • the S-channel structure disclosed in this specification and the like has a structure different from the Fin type structure and the planar type structure.
  • the S-channel structure disclosed in this specification and the like can also be regarded as a type of Fin type structure.
  • a Fin type structure refers to a structure in which a gate electrode is arranged so as to surround at least two or more surfaces (specifically, two, three, or four sides) of a channel.
  • the channel formation region can be electrically surrounded.
  • the S-channel structure is a structure that electrically surrounds the channel formation region, it is substantially equivalent to a GAA (Gate All Around) structure or an LGAA (Lateral Gate All Around) structure. You can say that.
  • a channel formation region formed at or near the interface between the oxide 530 and the gate insulator can be made to cover the entire bulk of the oxide 530. Can be done. Therefore, it is possible to improve the current density flowing through the transistor, so that it is possible to improve the on-state current of the transistor or improve the field effect mobility of the transistor.
  • the conductor 503 has the same configuration as the conductor 518, and a conductor 503a is formed in contact with the inner wall of the opening of the insulator 514 and the insulator 516, and a conductor 503b is formed further inside.
  • the transistor 500 has a structure in which the conductor 503a and the conductor 503b are stacked, one embodiment of the present invention is not limited to this.
  • the conductor 503 may be provided as a single layer or a laminated structure of three or more layers.
  • a conductive material for the conductor 503a which has a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, or copper atoms (the impurities are difficult to pass through).
  • impurities such as hydrogen atoms, hydrogen molecules, water molecules, or copper atoms
  • the conductor 503a it is preferable to use a conductive material that has a function of suppressing the diffusion of oxygen (for example, at least one of oxygen atoms and oxygen molecules) (the oxygen is difficult to permeate).
  • the function of suppressing the diffusion of impurities or oxygen refers to the function of suppressing the diffusion of any one or all of the impurities or the oxygen.
  • the conductor 503a has a function of suppressing oxygen diffusion, it is possible to suppress the conductivity from decreasing due to oxidation of the conductor 503b.
  • the conductor 503 also serves as a wiring
  • the conductor 503 is illustrated as a stack of the conductor 503a and the conductor 503b in this embodiment, the conductor 503 may have a single-layer structure.
  • the insulator 520, the insulator 522, and the insulator 524 function as a second gate insulating film.
  • the insulator 524 in contact with the oxide 530 it is preferable to use an insulator containing more oxygen than the oxygen that satisfies the stoichiometric composition.
  • the oxygen is easily released from the film by heating.
  • oxygen released by heating may be referred to as "excess oxygen.” That is, it is preferable that a region containing excess oxygen (also referred to as an “excess oxygen region”) is formed in the insulator 524.
  • V OH defects
  • electrons which are carriers
  • a portion of hydrogen may combine with oxygen that is bonded to a metal atom to generate electrons, which are carriers. Therefore, a transistor using an oxide semiconductor containing a large amount of hydrogen tends to have normally-on characteristics. Further, since hydrogen in an oxide semiconductor is easily moved by stress such as heat or an electric field, if the oxide semiconductor contains a large amount of hydrogen, the reliability of the transistor may deteriorate. In one aspect of the invention, it is preferred to reduce the V OH in oxide 530 as much as possible to make it highly pure or substantially pure.
  • impurities such as moisture or hydrogen in the oxide semiconductor are removed (also referred to as “dehydration” or “dehydrogenation treatment”). ) and supplying oxygen to the oxide semiconductor to compensate for oxygen vacancies (also referred to as “oxygenation treatment”) are important.
  • oxygenation treatment also referred to as “oxygenation treatment”.
  • an oxide material from which some oxygen is released by heating is one in which the amount of desorbed oxygen calculated as oxygen atoms obtained by TDS (Thermal Desorption Spectroscopy) analysis is 1.0 ⁇ 10 18 atoms/cm 3 or more, preferably 1.0 ⁇ 10 18 atoms/cm 3 or more.
  • the oxide film is 0x10 19 atoms/cm 3 or more, more preferably 2.0x10 19 atoms/cm 3 or more, or 3.0x10 20 atoms/cm 3 or more.
  • the surface temperature of the film during the above TDS analysis is preferably in the range of 100°C or more and 700°C or less, or 100°C or more and 400°C or less.
  • the insulator having the excess oxygen region and the oxide 530 may be brought into contact with each other and subjected to one or more of heat treatment, microwave treatment, and RF treatment. By performing this treatment, water or hydrogen in the oxide 530 can be removed.
  • a reaction occurs in which VoH bonds are broken, resulting in dehydrogenation.
  • a reaction of "V O H ⁇ Vo+H" occurs, allowing dehydrogenation.
  • a part of the hydrogen generated at this time may be removed from the oxide 530 or the insulator near the oxide 530 as H 2 O combined with oxygen. Further, some of the hydrogen may be gettered to one or both of the conductor 542a and the conductor 542b.
  • the microwave processing it is preferable to use, for example, an apparatus having a power source that generates high-density plasma or an apparatus having a power source that applies RF to the substrate side.
  • an apparatus having a power source that generates high-density plasma or an apparatus having a power source that applies RF to the substrate side.
  • a gas containing oxygen and using high-density plasma high-density oxygen radicals can be generated, and by applying RF to the substrate side, the oxygen radicals generated by the high-density plasma can be generated.
  • the microwave treatment may be performed at a pressure of 133 Pa or higher, preferably 200 Pa or higher, and more preferably 400 Pa or higher.
  • the gases introduced into the apparatus for performing microwave processing for example, oxygen and argon are used, and the oxygen flow rate ratio (O 2 /(O 2 +Ar)) is 50% or less, preferably 10% or more. It is best to do this at 30% or less.
  • heat treatment is preferably performed with the surface of the oxide 530 exposed.
  • the heat treatment may be performed, for example, at a temperature of 100°C or higher and 450°C or lower, more preferably 350°C or higher and 400°C or lower.
  • the heat treatment is performed in an atmosphere of nitrogen gas or inert gas, or an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of oxidizing gas.
  • the heat treatment is preferably performed in an oxygen atmosphere. Thereby, oxygen can be supplied to the oxide 530, and oxygen vacancies (V O ) can be reduced. Further, the heat treatment may be performed under reduced pressure.
  • the heat treatment may be performed in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of oxidizing gas in order to compensate for the desorbed oxygen after heat treatment in a nitrogen gas or inert gas atmosphere. good.
  • heat treatment may be performed continuously in an atmosphere of nitrogen gas or inert gas.
  • the oxygen vacancies in the oxide 530 can be repaired by the supplied oxygen, or in other words, the reaction "Vo+O ⁇ null" can be promoted. Furthermore, the hydrogen remaining in the oxide 530 reacts with the supplied oxygen, so that the hydrogen can be removed as H 2 O (dehydrated). This can suppress hydrogen remaining in the oxide 530 from recombining with oxygen vacancies and forming V OH .
  • the insulator 522 has a function of suppressing the diffusion of oxygen (for example, at least one of oxygen atoms and oxygen molecules) (the oxygen is difficult to permeate). It is preferable.
  • the insulator 522 has a function of suppressing the diffusion of, for example, oxygen or impurities, the oxygen included in the oxide 530 does not diffuse toward the insulator 520, which is preferable. Further, the conductor 503 can be prevented from reacting with oxygen included in the insulator 524, the oxide 530, or the like, for example.
  • the insulator 522 it is preferable to use an insulator made of a high dielectric constant (high-k) material (a material with a high relative dielectric constant).
  • the insulator 522 is made of, for example, aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ), or It is preferable to use an insulator containing (Ba,Sr)TiO 3 (BST) or the like in a single layer or in a stacked layer.
  • BST insulator containing
  • an insulating material containing an oxide of one or both of aluminum and hafnium which is an insulating material that has the function of suppressing the diffusion of impurities and oxygen (the above-mentioned oxygen is difficult to permeate).
  • the insulator containing an oxide of one or both of aluminum and hafnium it is preferable to use, for example, aluminum oxide, hafnium oxide, or an oxide containing aluminum and hafnium (hafnium aluminate).
  • the insulator 522 may be formed by releasing oxygen from the oxide 530 or mixing impurities such as hydrogen into the oxide 530 from the peripheral area of the transistor 500. It functions as a layer that suppresses
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to these insulators.
  • these insulators may be nitrided. Silicon oxide, silicon oxynitride, or silicon nitride may be stacked on the above insulator.
  • the insulator 520 is thermally stable.
  • silicon oxide and silicon oxynitride are suitable because they are thermally stable.
  • the insulator 520 having a stacked layer structure that is thermally stable and has a high dielectric constant can be obtained.
  • an insulator 520, an insulator 522, and an insulator 524 are illustrated as the second gate insulating film having a three-layer stacked structure;
  • the insulating film may have a single layer, two layers, or a stacked structure of four or more layers.
  • the second gate insulating film is not limited to a laminated structure made of the same material, but may have a laminated structure made of different materials.
  • a metal oxide that functions as an oxide semiconductor is used for the oxide 530 including the channel formation region.
  • the oxide 530 for example, indium, M (M is gallium, aluminum, yttrium, tin, silicon, boron, copper, vanadium, beryllium, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium) , hafnium, tantalum, tungsten, magnesium, and cobalt) and zinc.
  • a metal oxide that functions as an oxide semiconductor may be formed by a sputtering method or by an atomic layer deposition (ALD) method. Note that a metal oxide that functions as an oxide semiconductor will be described in detail in other embodiments.
  • the oxide 530 it is preferable to use a metal oxide that functions as a channel formation region with a band gap of 2 eV or more, preferably 2.5 eV or more. In this way, by using a metal oxide with a large band gap for the oxide 530, the off-state current of the transistor 500 can be reduced.
  • the oxide 530 has the oxide 530a below the oxide 530b, diffusion of impurities from a component formed below the oxide 530a to the oxide 530b can be suppressed.
  • the oxide 530 preferably has a structure of a plurality of oxide layers in which the atomic ratio of each metal atom is different.
  • the atomic ratio of the element M among the constituent elements is larger than the atomic ratio of the element M among the constituent elements in the metal oxide used for the oxide 530b. It is preferable.
  • the atomic ratio of the element M to In is preferably larger than the atomic ratio of the element M to In in the metal oxide used for the oxide 530b.
  • the atomic ratio of In to the element M is preferably larger than the atomic ratio of In to the element M in the metal oxide used for the oxide 530a.
  • the energy at the bottom of the conduction band of the oxide 530a is preferably higher than the energy at the bottom of the conduction band of the oxide 530b.
  • the electron affinity of the oxide 530a is preferably smaller than the electron affinity of the oxide 530b.
  • the energy level at the lower end of the conduction band changes gently.
  • the energy level at the lower end of the conduction band at the junction between the oxide 530a and the oxide 530b changes continuously or there is a continuous junction.
  • the oxide 530a and the oxide 530b have a common element other than oxygen (as a main component), a mixed layer with a low defect level density can be formed.
  • the oxide 530b is an In-Ga-Zn oxide, In-Ga-Zn oxide, Ga-Zn oxide, gallium oxide, or the like may be used as the oxide 530a.
  • the main path of carriers is through the oxide 530b.
  • the oxide 530a the above structure, the density of defect levels at the interface between the oxide 530a and the oxide 530b can be reduced. Therefore, the influence of interface scattering on carrier conduction is reduced, and the transistor 500 can obtain a high on-current.
  • Examples of the conductor 542a and the conductor 542b include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, and indium. It is preferable to use a metal element selected from , ruthenium, iridium, strontium, or lanthanum, an alloy containing the above-mentioned metal elements, or an alloy that is a combination of the above-mentioned metal elements.
  • the material is preferable because it is a conductive material that is difficult to oxidize or a material that maintains conductivity even after absorbing oxygen. Furthermore, a metal nitride film such as tantalum nitride is preferable because it has barrier properties against hydrogen or oxygen.
  • the conductor 542a and the conductor 542b are shown as having a single-layer structure, but they may have a laminated structure of two or more layers.
  • a tantalum nitride film and a tungsten film may be stacked as the conductor 542a and the conductor 542b.
  • a titanium film and an aluminum film may be stacked as the conductor 542a and the conductor 542b.
  • the conductor 542a and the conductor 542b for example, a two-layer structure in which an aluminum film is laminated on a tungsten film, a two-layer structure in which a copper film is laminated on a copper-magnesium-aluminum alloy film, a copper film on a titanium film, etc.
  • a two-layer structure in which films are stacked, or a two-layer structure in which a copper film is stacked on a tungsten film may be used.
  • the conductor 542a and the conductor 542b for example, a three-layer structure in which an aluminum film or a copper film is laminated on a titanium film or a titanium nitride film, and a titanium film or a titanium nitride film is further formed thereon.
  • a three-layer structure may be used in which an aluminum film or a copper film is laminated on a molybdenum film or a molybdenum nitride film, and a molybdenum film or a molybdenum nitride film is further formed thereon.
  • a transparent conductive material containing indium oxide, tin oxide, or zinc oxide may be used as the conductor 542a and the conductor 542b.
  • a region 543a and a region 543b may be formed as low resistance regions at and near the interface of the oxide 530 with the conductor 542a (conductor 542b).
  • the region 543a functions as either a source region or a drain region
  • the region 543b functions as the other source region or drain region.
  • a channel formation region is formed in a region sandwiched between region 543a and region 543b.
  • the oxygen concentration in the region 543a (region 543b) may be reduced.
  • a metal compound layer containing a metal included in the conductor 542a (conductor 542b) and a component of the oxide 530 may be formed in the region 543a (region 543b). In such a case, the carrier concentration of the region 543a (region 543b) increases, and the region 543a (region 543b) becomes a low resistance region.
  • the insulator 544 is provided to cover the conductor 542a and the conductor 542b, and suppresses oxidation of the conductor 542a and the conductor 542b. At this time, the insulator 544 may be provided to cover the side surface of the oxide 530 and be in contact with the insulator 524.
  • the insulator 544 is, for example, a metal oxide containing one or more selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, neodymium, lanthanum, or magnesium. objects can be used. Furthermore, as the insulator 544, silicon nitride oxide, silicon nitride, or the like can be used, for example.
  • the insulator 544 is an insulator containing an oxide of one or both of aluminum and hafnium, such as aluminum oxide, hafnium oxide, or an oxide containing aluminum and hafnium (hafnium aluminate). It is preferable to use In particular, hafnium aluminate has higher heat resistance than hafnium oxide film. Therefore, it is preferable because it is difficult to crystallize during heat treatment in a later step. Note that when the conductor 542a and the conductor 542b are made of an oxidation-resistant material or a material whose conductivity does not significantly decrease even if it absorbs oxygen, the insulator 544 is not an essential component. The insulator 544 may be designed as appropriate depending on the desired transistor characteristics.
  • impurities such as water or hydrogen contained in the insulator 580 can be suppressed from diffusing into the oxide 530b. Further, oxidation of the conductor 542a and the conductor 542b due to excess oxygen in the insulator 580 can be suppressed.
  • the insulator 545 functions as a first gate insulating film. Like the insulator 524 described above, the insulator 545 is preferably formed using an insulator that contains excess oxygen and releases oxygen when heated.
  • silicon oxide with excess oxygen silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide with fluorine added, silicon oxide with carbon added, silicon oxide with carbon and nitrogen added, or silicon oxide with vacancies. It is possible to use silicon oxide having the following properties. In particular, silicon oxide or silicon oxynitride is preferable because it is stable against heat.
  • the insulator 545 By providing an insulator containing excess oxygen as the insulator 545, oxygen can be effectively supplied from the insulator 545 to the channel formation region of the oxide 530b. Further, similarly to the insulator 524, it is preferable that the concentration of impurities such as water or hydrogen in the insulator 545 is reduced.
  • the thickness of the insulator 545 is preferably 1 nm or more and 20 nm or less.
  • a metal oxide may be provided between the insulator 545 and the conductor 560.
  • the metal oxide preferably suppresses oxygen diffusion from the insulator 545 to the conductor 560.
  • the diffusion of excess oxygen from the insulator 545 to the conductor 560 is suppressed.
  • a decrease in the amount of excess oxygen supplied to the oxide 530 can be suppressed.
  • oxidation of the conductor 560 due to excess oxygen can be suppressed.
  • a material that can be used for the insulator 544 may be used.
  • the insulator 545 may have a laminated structure similarly to the second gate insulating film. As transistors become smaller and more highly integrated, problems such as leakage current may occur due to thinning of gate insulating films. Therefore, by making the insulator 545 that functions as a gate insulating film have a laminated structure of a high-k material and a thermally stable material, the physical thickness of the insulator 545 can be maintained and The gate potential during operation of the transistor 500 can be reduced. Further, the insulator 545 can have a laminated structure that is thermally stable and has a high dielectric constant.
  • the conductor 560 functioning as the first gate electrode is shown as having a two-layer structure (conductor 560a and conductor 560b) in FIGS. 12A and 12B, it may have a single-layer structure or a laminated structure of three or more layers. It may be.
  • the conductor 560a suppresses the diffusion of impurities such as, for example, hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules (such as N 2 O, NO, or NO 2 ), or copper atoms. It is preferable to use a conductive material that has the function of Alternatively, it is preferable to use a conductive material that has a function of suppressing the diffusion of oxygen (for example, at least one of oxygen atoms and oxygen molecules). Since the conductor 560a has a function of suppressing the diffusion of oxygen, it is possible to prevent the conductor 560b from being oxidized by the oxygen contained in the insulator 545 and thereby reducing its conductivity.
  • impurities such as, for example, hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules (such as N 2 O, NO, or NO 2 ), or copper atoms. It is preferable to use a conductive material that has the function of Alternatively, it is preferable to use
  • the conductive material having the function of suppressing oxygen diffusion it is preferable to use, for example, tantalum, tantalum nitride, ruthenium, ruthenium oxide, or the like.
  • an oxide semiconductor that can be used as the oxide 530 can be used as the conductor 560a. In that case, by forming the conductor 560b by a sputtering method, the electrical resistance value of the conductor 560a can be lowered and the conductor 560a can be made into a conductor. This can be called an OC (Oxide Conductor) electrode.
  • the conductor 560b is preferably made of a conductive material containing tungsten, copper, or aluminum as a main component. Further, since the conductor 560b also functions as a wiring, it is preferable to use a conductor with high conductivity. For example, a conductive material containing tungsten, copper, or aluminum as a main component can be used. Further, the conductor 560b may have a laminated structure. The conductor 560b may have a laminated structure of, for example, titanium or titanium nitride and the above conductive material.
  • the insulator 580 is provided on the conductor 542a and the conductor 542b via the insulator 544.
  • insulator 580 has regions of excess oxygen.
  • the insulator 580 include silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide added with fluorine, silicon oxide added with carbon, silicon oxide added with carbon and nitrogen, and silicon oxide with holes. , or resin.
  • silicon oxide or silicon oxynitride is preferable because it is thermally stable.
  • silicon oxide or silicon oxide with vacancies is preferable because an excess oxygen region can be easily formed in a later step.
  • insulator 580 has regions of excess oxygen.
  • oxygen in the insulator 580 can be efficiently supplied to the oxide 530.
  • concentration of impurities such as water or hydrogen in the insulator 580 is reduced.
  • the opening in the insulator 580 is formed to overlap a region between the conductor 542a and the conductor 542b.
  • the conductor 560 is formed so as to be embedded in the opening of the insulator 580 and the region sandwiched between the conductor 542a and the conductor 542b.
  • the conductor 560 In miniaturizing semiconductor devices, it is required to shorten the gate length, but it is necessary to prevent the conductivity of the conductor 560 from decreasing. For this reason, when the thickness of the conductor 560 is increased, the conductor 560 can have a shape with a high aspect ratio.
  • a conductor 560 is provided so as to be embedded in an opening of an insulator 580. Therefore, even if the conductor 560 has a high aspect ratio shape, the conductor 560 can be formed without collapsing during the process.
  • the insulator 574 is preferably provided in contact with the top surface of the insulator 580, the top surface of the conductor 560, and the top surface of the insulator 545.
  • an excess oxygen region can be provided in the insulator 545 and the insulator 580. Thereby, oxygen can be supplied into the oxide 530 from the excess oxygen region.
  • a metal oxide containing one or more selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, or magnesium may be used. I can do it.
  • aluminum oxide has high barrier properties and can suppress the diffusion of hydrogen and nitrogen even if it is a thin film of 0.5 nm or more and 3.0 nm or less. Therefore, aluminum oxide formed by sputtering can function as an oxygen supply source and also as a barrier film for impurities such as hydrogen.
  • the insulator 581 functioning as an interlayer film over the insulator 574.
  • the insulator 581 preferably has a reduced concentration of impurities such as water or hydrogen in the film.
  • a conductor 540a and a conductor 540b are arranged in openings formed in the insulator 581, the insulator 574, the insulator 580, and the insulator 544.
  • the conductor 540a and the conductor 540b are provided facing each other with the conductor 560 interposed therebetween.
  • the conductor 540a and the conductor 540b have the same configuration as a conductor 546 and a conductor 548, which will be described later.
  • An insulator 582 is provided on the insulator 581.
  • the insulator 582 it is preferable to use a substance that has barrier properties against oxygen, hydrogen, and the like, for example. Therefore, the same material as the insulator 514 can be used for the insulator 582.
  • a metal oxide such as aluminum oxide, hafnium oxide, or tantalum oxide for the insulator 582.
  • aluminum oxide has a high blocking effect of preventing the membrane from permeating both oxygen and impurities such as hydrogen or moisture that cause variations in the electrical characteristics of the transistor. Therefore, aluminum oxide can prevent impurities such as hydrogen or moisture from entering the transistor 500 during and after the transistor manufacturing process. Further, release of oxygen from the oxide forming the transistor 500 can be suppressed. Therefore, it is suitable for use as a protective film for the transistor 500.
  • an insulator 586 is provided on the insulator 582.
  • the same material as the insulator 320 can be used for the insulator 586.
  • the insulator 586 for example, a silicon oxide film, a silicon oxynitride film, or the like can be used.
  • the insulator 520, the insulator 522, the insulator 524, the insulator 544, the insulator 580, the insulator 574, the insulator 581, the insulator 582, and the insulator 586 include, for example, a conductor 546 and a conductor. 548 etc. are embedded.
  • the conductor 546 and the conductor 548 function as a plug or wiring connected to the capacitor 600, the transistor 500, or the transistor 550.
  • the conductor 546 and the conductor 548 can be provided using the same material as the conductor 328 and the conductor 330.
  • an opening may be formed to surround the transistor 500, and an insulator having high barrier properties against hydrogen or water may be formed to cover the opening.
  • the plurality of transistors 500 may be wrapped together with an insulator having high barrier properties against hydrogen or water.
  • an opening to surround the transistor 500 for example, an opening reaching the insulator 522 or 514 is formed, and the above-mentioned insulator with high barrier properties is formed in contact with the insulator 522 or 514. If formed, it can also serve as part of the manufacturing process of the transistor 500, which is preferable.
  • the insulator with high barrier properties against hydrogen or water for example, a material similar to the insulator 522 or the insulator 514 may be used.
  • Capacitor 600 includes a conductor 610, a conductor 620, and an insulator 630.
  • a conductor 612 may be provided over the conductor 546 and the conductor 548.
  • the conductor 612 functions as a plug or wiring connected to the transistor 500.
  • the conductor 610 functions as an electrode of the capacitor 600. Note that the conductor 612 and the conductor 610 can be formed at the same time.
  • the conductor 612 and the conductor 610 are, for example, a metal film containing an element selected from molybdenum, titanium, tantalum, tungsten, aluminum, copper, chromium, neodymium, and scandium, or a metal film containing the above-mentioned elements as a component.
  • a metal nitride film (tantalum nitride film, titanium nitride film, molybdenum nitride film, or tungsten nitride film), etc. can be used.
  • the conductor 612 and the conductor 610 may include, for example, indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium containing titanium oxide, etc. Conductive materials such as tin oxide, indium zinc oxide, or indium tin oxide doped with silicon oxide can also be applied.
  • the conductor 612 and the conductor 610 have a single-layer structure in this embodiment, the structure is not limited to this, and the conductor 612 and the conductor 610 may have a laminated structure of two or more layers.
  • a conductor having barrier properties and a conductor having high adhesion to the conductor having high conductivity may be formed between a conductor having barrier properties and a conductor having high conductivity. good.
  • a conductor 620 is provided so as to overlap the conductor 610 with an insulator 630 in between.
  • the conductor 620 can be made of, for example, a conductive material such as a metal material, an alloy material, or a metal oxide material.
  • a conductive material such as a metal material, an alloy material, or a metal oxide material.
  • a low-resistance metal material such as copper or aluminum may be used.
  • An insulator 640 is provided on the conductor 620 and the insulator 630.
  • Insulator 640 can be provided using the same material as insulator 320. Further, the insulator 640 may function as a flattening film that covers the uneven shape underneath.
  • a semiconductor device using a transistor including an oxide semiconductor can be miniaturized or highly integrated.
  • substrates that can be used in the semiconductor device of one embodiment of the present invention include, for example, glass substrates, quartz substrates, sapphire substrates, ceramic substrates, metal substrates (for example, stainless steel substrates, and substrates having stainless steel foil). , a tungsten substrate, or a substrate with tungsten foil), a semiconductor substrate (such as a single crystal semiconductor substrate, a polycrystalline semiconductor substrate, or a compound semiconductor substrate), or an SOI (Silicon on Insulator) substrate, etc. Can be used. Further, as the substrate, a plastic substrate having heat resistance that can withstand the processing temperature of this embodiment may be used. Examples of the glass substrate include barium borosilicate glass, aluminosilicate glass, aluminoborosilicate glass, and soda lime glass. Besides, for example, crystallized glass can be used as the glass substrate.
  • a flexible substrate for example, a flexible substrate, a bonded film, paper containing a fibrous material, or a base film
  • a flexible substrate for example, polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyether sulfone (PES), or polytetrafluoroethylene (PTFE)
  • PET polyethylene terephthalate
  • PEN polyethylene naphthalate
  • PES polyether sulfone
  • PTFE polytetrafluoroethylene
  • plastics that can be used.
  • polyamide, polyimide, aramid resin, epoxy resin, inorganic vapor-deposited film, or paper may be used.
  • transistors using, for example, semiconductor substrates, single crystal substrates, or SOI substrates
  • transistors with small variations in characteristics, size, or shape, high current capacity, and small size can be manufactured.
  • the power consumption of the circuit can be reduced or the circuit can be highly integrated.
  • a flexible substrate may be used as the substrate, and one or more of, for example, a transistor, a resistor, and a capacitor may be formed directly on the flexible substrate.
  • a release layer may be provided between the substrate and one or more of, for example, transistors, resistors, and capacitors.
  • the peeling layer can be used to separate a semiconductor device from a substrate after partially or completely completing a semiconductor device thereon, and to transfer the semiconductor device to another substrate.
  • one or more of a transistor, a resistor, a capacitor, etc. can be transferred to a substrate with poor heat resistance or a flexible substrate.
  • the above-mentioned peeling layer has, for example, a structure in which an inorganic film of a tungsten film and a silicon oxide film is laminated, a structure in which an organic resin film such as polyimide is formed on a substrate, a silicon film containing hydrogen, etc. can be used.
  • a semiconductor device may be formed on one substrate and then transferred to another substrate.
  • substrates on which semiconductor devices are transferred include, for example, paper substrates, cellophane substrates, aramid film substrates, polyimide film substrates, stone substrates, wood substrates, cloth substrates (e.g. , natural fibers (silk, cotton, or linen), synthetic fibers (nylon, polyurethane, or polyester), or recycled fibers (acetate, cupro, rayon, or recycled polyester), leather substrates, or rubber substrates. and so on.
  • the transistor 550 illustrated in FIG. 11 is an example, and the structure is not limited to this, and an appropriate transistor may be used depending on, for example, the circuit structure or the driving method.
  • the semiconductor device is a unipolar circuit consisting only of OS transistors (for example, a circuit consisting only of n-channel transistors or a circuit consisting only of p-channel transistors)
  • the structure of the transistor 550 may be the same as that of the transistor 500.
  • the structure, structure, method, etc. shown in this embodiment can be used in appropriate combination with the structure, structure, method, etc. shown in other embodiments.
  • FIG. 13 shows an example of a cross-sectional configuration using a DOSRAM circuit configuration.
  • FIG. 13 illustrates a case where memory layers 700[1] to 700[4] are stacked on the drive circuit layer 701.
  • FIG. 13 illustrates a transistor 550 included in the driver circuit layer 701.
  • the transistor 550 described in the above embodiment can be applied. Therefore, the above description of the transistor 550 can be referred to as appropriate.
  • transistor 550 illustrated in FIG. 13 is an example, and the structure thereof is not limited, and an appropriate transistor may be used depending on the circuit configuration or driving method.
  • the k-th storage layer 700 may be referred to as a storage layer 700[k]
  • the k+1-th storage layer 700 may be referred to as a storage layer 700[k+1].
  • k is an integer of 1 or more.
  • a plurality of wiring layers can be provided depending on the design. Further, in this specification and the like, the wiring and the plug electrically connected to the wiring may be integrated. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.
  • an insulator 320, an insulator 322, an insulator 324, and an insulator 326 are sequentially stacked and provided as interlayer films over the transistor 550.
  • a conductor 328 or the like is embedded in the insulator 320 and the insulator 322, for example.
  • a conductor 330 or the like is embedded in the insulator 324 and the insulator 326, for example. Note that the conductor 328 and the conductor 330 function as a contact plug or a wiring.
  • the insulator that functions as an interlayer film may function as a flattening film that covers the uneven shape below it.
  • the upper surface of the insulator 320 may be planarized by a planarization process using a chemical mechanical polishing (CMP) method or the like in order to improve flatness.
  • CMP chemical mechanical polishing
  • a wiring layer may be provided over the insulator 326 and the conductor 330.
  • an insulator 350, an insulator 357, an insulator 352, and an insulator 354 are stacked in this order on an insulator 326 and a conductor 330.
  • a conductor 356 is formed on the insulator 350, the insulator 357, and the insulator 352. The conductor 356 functions as a contact plug or wiring.
  • An insulator 514 included in the memory layer 700[1] is provided on the insulator 354. Furthermore, a conductor 358 is embedded in the insulator 514 and the insulator 354. The conductor 358 functions as a contact plug or wiring. For example, the bit line BL and the transistor 550 are electrically connected via a conductor 358, a conductor 356, a conductor 330, and the like.
  • FIG. 14A shows an example of the cross-sectional structure of the memory layer 700[k]. Further, FIG. 14B shows an equivalent circuit diagram of FIG. 14A. FIG. 14A shows an example in which two memory cells MC are electrically connected to one bit line BL.
  • Memory cell MC shown in FIGS. 13, 14A, and 14B includes a transistor M1 and a capacitor C.
  • the transistor 500 described in the above embodiment can be used as the transistor M1. Therefore, the description of the transistor 500 described above can be referred to as appropriate.
  • the transistor M1 differs from the transistor 500 in that the conductor 542a and the conductor 542b extend beyond the ends of the metal oxide 531 (oxide 531a and oxide 531b).
  • the memory cell MC shown in FIGS. 13, 14A, and 14B corresponds to, for example, the memory cell MC shown in FIG. 5D of the above embodiment. Therefore, the explanation of FIG. 5D mentioned above can be referred to as appropriate.
  • the memory cell MC shown in FIGS. 13 and 14A includes a conductor 156 that functions as one terminal of the capacitor C, an insulator 153 that functions as a dielectric, and a conductor 160 (conductor 160 that functions as the other terminal of the capacitor C). body 160a and conductor 160b).
  • the conductor 156 is electrically connected to a portion of the conductor 542b. Further, the conductor 160 is electrically connected to a wiring PL (not shown in FIG. 14A).
  • one of the source and drain of the transistor M1 is electrically connected to a part of the conductor 542b.
  • the other of the source and drain of transistor M1 is electrically connected to a portion of conductor 542a.
  • the gate of transistor M1 is electrically connected to word line WL.
  • a portion of the conductor 542a is electrically connected to the bit line BL.
  • Capacitor C is formed in an opening provided by removing a portion of insulator 574, insulator 580, and insulator 554. Since the conductor 156, the insulator 580, and the insulator 554 are formed along the side surfaces of the opening, they are preferably formed using, for example, an ALD method or a CVD method.
  • a conductor that can be used for the conductor 505 or the conductor 560 may be used.
  • titanium nitride formed using an ALD method may be used as the conductor 156.
  • titanium nitride formed using an ALD method may be used as the conductor 160a, and tungsten formed using a CVD method may be used as the conductor 160b. Note that if the adhesion of tungsten to the insulator 153 is sufficiently high, a single layer film of tungsten formed using a CVD method may be used as the conductor 160.
  • an insulator made of a high dielectric constant (high-k) material (a material with a high relative dielectric constant).
  • high-k high dielectric constant
  • an oxide, oxynitride, nitride oxide, or nitride containing one or more metal elements selected from aluminum, hafnium, zirconium, gallium, etc. can be used as an insulator of a high dielectric constant material.
  • the above oxide, oxynitride, nitride oxide, or nitride may contain silicon.
  • insulating layers made of the above materials can be stacked and used.
  • insulators of high dielectric constant materials for example, aluminum oxide, hafnium oxide, zirconium oxide, oxides containing aluminum and hafnium, oxynitrides containing aluminum and hafnium, oxides containing silicon and hafnium, silicon and hafnium
  • An oxynitride containing silicon and zirconium, an oxynitride containing silicon and zirconium, an oxide containing hafnium and zirconium, an oxynitride containing hafnium and zirconium, or the like can be used.
  • the insulator 153 can be made thick enough to suppress leakage current, and the capacitance C can be sufficiently secured.
  • the insulator 153 it is preferable to use a laminated insulating layer made of the above-mentioned materials, and it is preferable to use a laminated structure of a high dielectric constant material and a material having a higher dielectric strength than the high dielectric constant material.
  • an insulating film in which zirconium oxide, aluminum oxide, and zirconium oxide are laminated in this order can be used.
  • an insulating film in which zirconium oxide, aluminum oxide, zirconium oxide, and aluminum oxide are stacked in this order can be used.
  • an insulating film in which hafnium zirconium oxide, aluminum oxide, hafnium zirconium oxide, and aluminum oxide are stacked in this order can be used.
  • the insulator 153 by stacking and using an insulator having a relatively high dielectric strength, such as aluminum oxide, the dielectric strength is improved and electrostatic breakdown of the capacitor C can be suppressed.
  • FIG. 15 shows an example of a cross-sectional configuration when the circuit configuration of a NOSRAM memory cell is used. Note that FIG. 15 is also a modification of FIG. 13. Further, FIG. 16A shows an example of the cross-sectional structure of the memory layer 700[k]. Further, FIG. 16B shows an equivalent circuit diagram of FIG. 16A.
  • the memory cell MC shown in FIGS. 15, 16A, and 16B corresponds to, for example, the memory cell MC shown in FIG. 5F of the above embodiment. Therefore, the description of FIG. 5F mentioned above can be referred to as appropriate.
  • the memory cell MC shown in FIGS. 15 and 16A includes a transistor M1, a transistor M2, and a transistor M3 on an insulator 514. Further, a conductor 215 is provided so as to be embedded in an insulator 516 on the insulator 514 . The conductor 215 and the conductor 505 can be formed simultaneously using the same material and the same process.
  • the transistor M2 and the transistor M3 shown in FIGS. 15 and 16A share one island-shaped metal oxide 531.
  • a part of one island-shaped metal oxide 531 functions as a channel formation region of transistor M2, and another part functions as a channel formation region of transistor M3.
  • the source of the transistor M2 and the drain of the transistor M3, or the drain of the transistor M2 and the source of the transistor M3 are shared. Therefore, the area occupied by the transistors is smaller than when the transistors M2 and M3 are provided independently.
  • an insulator 287 is provided on an insulator 581, and a conductor 161 is embedded in the insulator 287. Furthermore, the insulator 514 of the memory layer 700[k+1] is provided on the insulator 287 and the conductor 161.
  • the other of the source and drain of the transistor M1 is electrically connected to the bit line WBL.
  • the gate of transistor M1 is electrically connected to word line WWL.
  • One of the source and the drain of the transistor M2 is electrically connected to one of the source and the drain of the transistor M3 by sharing the metal oxide 531.
  • the other of the source and drain of transistor M2 is electrically connected to source line SL (not shown in FIG. 16A).
  • the other of the source and drain of transistor M3 is electrically connected to bit line RBL.
  • the gate of transistor M3 is electrically connected to word line RWL.
  • FIG. 17A shows a perspective view showing a cross-sectional structure of a package using a lead frame type interposer.
  • a chip 751 corresponding to a semiconductor device according to one embodiment of the present invention is connected to a terminal 752 on an interposer 750 by a wire bonding method.
  • the terminal 752 is arranged on the surface of the interposer 750 on which the chip 751 is mounted.
  • the chip 751 may be sealed with a molding resin 753, but in this case, the chip 751 is sealed with a portion of each terminal 752 exposed.
  • FIG. 17B shows the configuration of an electronic device module in which a package is mounted on a circuit board.
  • a package 802 and a battery 804 are mounted on a printed wiring board 801. Further, a printed wiring board 801 is mounted on a panel 800 provided with a display element using an FPC 803.
  • the structure shown in this embodiment can be used in combination with the structure shown in other embodiments, etc., as appropriate.
  • a semiconductor device is a display device, a personal computer, an image reproducing device including a recording medium (typically, a recording medium such as a DVD (Digital Versatile Disc), etc.), and the semiconductor device reproduces the recording medium and displays the image. It can be used for devices with a display that can be used.
  • Other electronic devices that can use the semiconductor device according to one embodiment of the present invention include, for example, mobile phones, game machines including portable ones, personal digital assistants, electronic book terminals, cameras (for example, video cameras, or digital still cameras, etc.), goggle-type displays (head-mounted displays), navigation systems, sound reproduction devices (e.g. car audio or digital audio players, etc.), copying machines, facsimile machines, printers, multifunction printers, automated teller machines ( Examples include ATMs) and vending machines. Specific examples of these electronic devices are shown in FIGS. 18A to 18F.
  • FIG. 18A shows a portable game machine, which includes, for example, a housing 5001, a housing 5002, a display portion 5003, a display portion 5004, a microphone 5005, a speaker 5006, an operation key 5007, a stylus 5008, and the like.
  • a semiconductor device according to one embodiment of the present invention can be used in various integrated circuits included in portable game machines. Note that although the portable game machine shown in FIG. 18A has two display sections 5003 and 5004, the number of display sections that the portable game machine has is not limited to this.
  • FIG. 18B shows a portable information terminal, which includes, for example, a first housing 5601, a second housing 5602, a first display portion 5603, a second display portion 5604, a connection portion 5605, an operation key 5606, and the like.
  • the first display section 5603 is provided in the first casing 5601
  • the second display section 5604 is provided in the second casing 5602.
  • the first housing 5601 and the second housing 5602 are connected by a connecting part 5605, and the angle between the first housing 5601 and the second housing 5602 can be changed by the connecting part 5605. be.
  • the image on the first display section 5603 may be switched according to the angle between the first casing 5601 and the second casing 5602 at the connection section 5605.
  • a semiconductor device can be used for various integrated circuits included in mobile information terminals.
  • at least one of the first display section 5603 and the second display section 5604 may be a display device that has an additional function as a position input device.
  • the function as a position input device can be added by providing a touch panel to the display device.
  • the function as a position input device can be added by providing a photoelectric conversion element, also called a photosensor, in the pixel portion of the display device.
  • FIG. 18C shows a notebook personal computer, which includes, for example, a housing 5401, a display portion 5402, a keyboard 5403, a pointing device 5404, and the like.
  • a semiconductor device according to one embodiment of the present invention can be used in various integrated circuits included in notebook personal computers.
  • FIG. 18D shows an electric refrigerator-freezer, which includes, for example, a housing 5301, a refrigerator door 5302, a freezer door 5303, and the like.
  • a semiconductor device according to one embodiment of the present invention can be used in various integrated circuits included in electric refrigerator-freezers.
  • FIG. 18E shows a video camera, which includes, for example, a first housing 5801, a second housing 5802, a display portion 5803, an operation key 5804, a lens 5805, a connecting portion 5806, and the like.
  • the operation key 5804 and lens 5805 are provided in the first casing 5801
  • the display portion 5803 is provided in the second casing 5802.
  • a semiconductor device according to one embodiment of the present invention can be used for various integrated circuits included in video cameras.
  • the first housing 5801 and the second housing 5802 are connected by a connecting part 5806, and the angle between the first housing 5801 and the second housing 5802 can be changed by the connecting part 5806. be.
  • the image on the display section 5803 may be switched according to the angle between the first casing 5801 and the second casing 5802 at the connection section 5806.
  • FIG. 18F shows a car, which includes, for example, a car body 5101, wheels 5102, a dashboard 5103, lights 5104, and the like.
  • a semiconductor device according to one embodiment of the present invention can be used in various integrated circuits included in automobiles.
  • the structure, structure, method, etc. shown in this embodiment can be used in appropriate combination with the structure, structure, method, etc. shown in other embodiments.

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Abstract

新規な半導体装置を提供する。第１キャッシュと、第２キャッシュと、キャッシュ制御部と、コアと、を備え、キャッシュ制御部は、コアの周辺または内部の温度が予め定められた温度しきい値以上である場合、第２キャッシュに、プログラム処理を行うためのデータが格納されるように制御し、コアの周辺または内部の温度が予め定められた温度しきい値未満である場合、第１キャッシュに、プログラム処理を行うためのデータが格納されるように制御する機能を有する。

Description

半導体装置
本発明の一態様は、半導体装置に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、駆動方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。より具体的には、本明細書等で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、光学装置、撮像装置、照明装置、演算装置、制御装置、記憶装置、入力装置、出力装置、入出力装置、信号処理装置、電子計算機、電子機器、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
近年、半導体装置の開発が進められ、例えば、ＬＳＩ、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、およびメモリなどが主に半導体装置に用いられている。ＣＰＵは、半導体ウエハを加工し、チップ化された半導体集積回路を有し、接続端子である電極が形成された半導体素子の集合体である。例えば、ＬＳＩ、ＣＰＵ、メモリなどの半導体回路（ＩＣチップ）は、回路基板（例えばプリント配線基板）に実装され、様々な電子機器の部品の一つとして用いられる。
また、絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。当該トランジスタは集積回路（ＩＣ）、画像表示装置（単に表示装置とも表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
また、酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいことが知られている。例えば、特許文献１には、酸化物半導体を用いたトランジスタのリーク電流が小さいという特性を応用した低消費電力のＣＰＵ等が開示されている。また、例えば、特許文献２には、酸化物半導体を用いたトランジスタのリーク電流が小さいという特性を応用して、長期にわたり記憶内容を保持することができる記憶装置等が、開示されている。
また、近年では電子機器の小型化、軽量化に伴い、集積回路のさらなる高密度化への要求が高まっている。また、集積回路を含む半導体装置の生産性の向上が求められている。例えば、特許文献３および非特許文献１では、酸化物半導体膜を用いる第１のトランジスタと、酸化物半導体膜を用いる第２のトランジスタとを積層させることで、メモリセルを複数重畳して設けることにより、集積回路の高密度化を図る技術が開示されている。
特開２０１２−２５７１８７号公報 特開２０１１−１５１３８３号公報 国際公開第２０２１／０５３４７３号
Ｍ．Ｏｏｔａ　ｅｔ．ａｌ，"３Ｄ−Ｓｔａｃｋｅｄ　ＣＡＡＣ−Ｉｎ−Ｇａ−Ｚｎ　Ｏｘｉｄｅ　ＦＥＴｓ　ｗｉｔｈ　Ｇａｔｅ　Ｌｅｎｇｔｈ　ｏｆ　７２ｎｍ"，ＩＥＤＭ　Ｔｅｃｈ．Ｄｉｇ．，２０１９，ｐｐ．５０−５３
ＣＰＵは、一般的に、プログラム処理を行うコアと、プログラム処理を行うためのデータが格納されるキャッシュメモリと、を備える。キャッシュメモリは、動作速度の観点から、一般的に、Ｓｉトランジスタ（チャネル形成領域にシリコンを含むトランジスタ）によって形成されたＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）が用いられる。また、キャッシュメモリは、コアとのデータのやり取りを高速に行うために、コアの近くに配置されることが好ましい。そのため、キャッシュメモリは、コアの発熱による影響を受けやすい。例えば、キャッシュメモリに用いられるＳＲＡＭは、コアの発熱の影響を受けることで、動作速度が低下してしまう。
本発明の一態様は、動作速度を向上させた半導体装置を提供することを課題の一つとする。または、温度上昇に伴う動作速度の低下を抑制した半導体装置を提供することを課題の一つとする。または、消費電力を低減させた半導体装置を提供することを課題の一つとする。または、小型化された半導体装置を提供することを課題の一つとする。または、高集積化された半導体装置を提供することを課題の一つとする。または、新規な半導体装置を提供することを課題の一つとする。
なお、上記列挙した課題は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、上記列挙した課題の全てを解決する必要はないものとする。なお、上記列挙した課題以外の他の課題は、本明細書、図面、または特許請求の範囲等の記載から、自ずと明らかとなるものであり、本明細書、図面、または特許請求の範囲等の記載から、上記列挙した課題以外の他の課題を抽出することが可能である。
（１）
本発明の一態様は、第１キャッシュと、第２キャッシュと、キャッシュ制御部と、コアと、を備え、コアは、プログラム処理を行う機能を有し、キャッシュ制御部は、コアの周辺または内部の温度が予め定められた温度しきい値以上である場合、第２キャッシュに、プログラム処理を行うためのデータが格納されるように制御する機能を有し、キャッシュ制御部は、コアの周辺または内部の温度が予め定められた温度しきい値未満である場合、第１キャッシュに、プログラム処理を行うためのデータが格納されるように制御する機能を有する、半導体装置である。
（２）
また、上記（１）において、第１キャッシュは、Ｓｉトランジスタを含み、第２キャッシュは、ＯＳトランジスタを含んでもよい。
（３）
また、上記（２）において、基板と、基板の上の層と、基板の上のダイと、を備え、コアは、基板に設けられ、第１キャッシュの一部は、層に設けられ、第２キャッシュの一部は、ダイに設けられ、層は、基板と層との間に形成されたビアを介して、基板と電気的に接続され、ダイは、基板に形成された第１電極とダイに形成された第２電極とが接合されることで、基板と電気的に接続される、半導体装置であってもよい。
（４）
また、上記（２）において、基板と、基板の上の層と、層の上のダイと、を備え、コアは、基板に設けられ、第１キャッシュの一部は、層に設けられ、第２キャッシュの一部は、ダイに設けられ、層は、基板と層との間に形成されたビアを介して、基板と電気的に接続され、ダイは、層に形成された第１電極とダイに形成された第２電極とが接合されることで、層と電気的に接続される、半導体装置であってもよい。
本発明の一態様は、動作速度を向上させた半導体装置を提供することができる。または、温度上昇に伴う動作速度の低下を抑制した半導体装置を提供することができる。または、消費電力を低減させた半導体装置を提供することができる。または、小型化された半導体装置を提供することができる。または、高集積化された半導体装置を提供することができる。または、新規な半導体装置を提供することができる。
なお、上記列挙した効果は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、上記列挙した効果の全てを有する必要はない。なお、上記列挙した効果以外の他の効果は、本明細書、図面、または特許請求の範囲等の記載から、自ずと明らかとなるものであり、本明細書、図面、または特許請求の範囲等の記載から、上記列挙した効果以外の他の効果を抽出することが可能である。
図１は、半導体装置の構成例を説明する図である。
図２は、半導体装置の構成例を説明する図である。
図３は、半導体装置の構成例を説明する図である。
図４は、記憶装置の構成例を説明する図である。
図５Ａ乃至図５Ｆは、記憶回路の構成例を説明する図である。
図６は、半導体装置の動作例を説明するフローチャートである。
図７Ａ及び図７Ｂは、半導体装置の動作例を説明するフローチャートである。
図８Ａ及び図８Ｂは、半導体装置の動作例を説明するフローチャートである。
図９は、半導体装置の構成例を説明する図である。
図１０は、半導体装置の構成例を説明する図である。
図１１は、半導体装置の構成例を説明する図である。
図１２Ａ乃至図１２Ｃは、半導体装置の構成例を説明する図である。
図１３は、記憶部の構成例を説明する図である。
図１４Ａは、記憶層の構成例を説明する図である。図１４Ｂは、記憶層の等価回路を説明する図である。
図１５は、記憶部の構成例を説明する図である。
図１６Ａは、記憶層の構成例を説明する図である。図１６Ｂは、記憶層の等価回路を説明する図である。
図１７Ａ及び図１７Ｂは、半導体装置の構成例を説明する図である。
図１８Ａ乃至図１８Ｆは、電子機器の構成例を説明する図である。
本明細書等において、半導体装置とは、半導体特性を利用した装置であり、例えば、半導体素子（例えば、トランジスタ、ダイオード、またはフォトダイオードなど）を含む回路、または同回路を有する装置などをいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップ、またはパッケージにチップを収納した電子部品は、半導体装置の一例である。また、例えば、表示装置、発光装置、撮像装置、演算装置、制御装置、記憶装置、信号処理装置、電子計算機、または電子機器などは、それ自体が半導体装置であり、かつ、半導体装置を有している場合がある。
また、本明細書等において、ＸとＹとが接続されている、と記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係、に限定されず、図または文章に示された接続関係以外のものも、図または文章に開示されているものとする。ＸおよびＹは、それぞれ、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、または層など）であるとする。
ＸとＹとが電気的に接続されているとは、ＸとＹとの間で、何らかの電気的作用を有する対象物が存在するとき、ＸとＹとの電気信号の授受を可能とするものをいう。ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示デバイス、発光デバイス、または負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（例えば、インバータ、ＮＡＮＤ回路、またはＮＯＲ回路など）、信号変換回路（例えば、デジタルアナログ変換回路、アナログデジタル変換回路、またはガンマ補正回路など）、電位レベル変換回路（例えば、電源回路（例えば、昇圧回路、または降圧回路など）、または信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（例えば、信号振幅もしくは電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、またはバッファ回路など）、信号生成回路、記憶回路、または制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟んで接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟まずに接続されている場合）とを含むものとする。
また、例えば、「ＸとＹとトランジスタのソース（本明細書等では、第１の端子および第２の端子の一方と呼称する場合がある）とドレイン（本明細書等では、第１の端子および第２の端子の他方と呼称する場合がある）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース、トランジスタのドレイン、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソースはＸと電気的に接続され、トランジスタのドレインはＹと電気的に接続され、Ｘ、トランジスタのソース、トランジスタのドレイン、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソースとドレインとを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース、トランジスタのドレイン、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソースと、ドレインとを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、ＸおよびＹは、それぞれ、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、または層など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば、配線の一部が電極としても機能する場合、一の導電膜が、配線および電極の、両方の構成要素の機能を併せ持っている。したがって、本明細書等における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
また、本明細書等において、「抵抗素子」とは、例えば、０Ωよりも高い抵抗値を有する回路素子、または配線などを用いることができる。そのため、本明細書等において、「抵抗素子」は、例えば、抵抗値を有する配線、ソース−ドレイン間に電流が流れるトランジスタ、ダイオード、またはコイルなどを含むものとする。そのため、「抵抗素子」という用語は、例えば、「抵抗」、「負荷」、または「抵抗値を有する領域」などの用語に言い換えることができるものとする。逆に、「抵抗」、「負荷」、または「抵抗値を有する領域」という用語は、例えば、「抵抗素子」などの用語に言い換えることができるものとする。抵抗値としては、例えば、好ましくは１ｍΩ以上１０Ω以下、より好ましくは５ｍΩ以上５Ω以下、さらに好ましくは１０ｍΩ以上１Ω以下とすることができる。また、例えば、１Ω以上１×１０９Ω以下としてもよい。
また、配線を抵抗素子として用いる場合、当該抵抗素子は、当該配線の長さによって抵抗値を決める場合がある。または、抵抗素子は、配線として用いる導電体とは異なる抵抗率を有する導電体を用いる場合がある。または、半導体を抵抗素子として用いる場合、当該抵抗素子は、当該半導体に不純物をドーピングすることで抵抗値を決める場合がある。
また、本明細書等において、「容量素子」とは、例えば、０Ｆよりも高い静電容量の値を有する回路素子、０Ｆよりも高い静電容量の値を有する配線の領域、寄生容量、またはトランジスタのゲート容量などとすることができる。そのため、本明細書等において、「容量素子」は、一対の電極と、当該電極の間に含まれている誘電体と、を含む回路素子だけに限らない。「容量素子」は、例えば、配線と配線との間に生じる寄生容量、または、トランジスタのソースまたはドレインの一方とゲートとの間に生じるゲート容量、などを含むものとする。また、例えば、「容量素子」、「寄生容量」、または「ゲート容量」などという用語は、「容量」などの用語に言い換えることができるものとする。逆に、「容量」という用語は、例えば、「容量素子」、「寄生容量」、または「ゲート容量」などの用語に言い換えることができるものとする。また、「容量」の「一対の電極」という用語は、例えば、「一対の導電体」、「一対の導電領域」、または「一対の領域」などに言い換えることができる。なお、静電容量の値としては、例えば、０．０５ｆＦ以上１０ｐＦ以下とすることができる。また、例えば、１ｐＦ以上１０μＦ以下としてもよい。
また、本明細書等において、トランジスタは、ゲート（ゲート端子、ゲート領域、またはゲート電極ともいう）、ソース（ソース端子、ソース領域、またはソース電極ともいう）、およびドレイン（ドレイン端子、ドレイン領域、またはドレイン電極ともいう）と呼ばれる３つの端子を有する。また、トランジスタは、ドレインとソースとの間にチャネルが形成される領域（チャネル形成領域ともいう）を有する。トランジスタは、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、チャネル形成領域は、電流が主として流れる領域である。ゲートは、ソースとドレインとの間の、チャネル形成領域に流れる電流量を制御する制御端子である。ソースまたはドレインとして機能する２つの端子は、トランジスタの入出力端子である。
なお、２つの入出力端子は、トランジスタの導電型（ｎチャネル型またはｐチャネル型）およびトランジスタの３つの端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。また、例えば、回路動作において電流の方向が変化する場合などにおいて、ソースとしての機能とドレインとしての機能とが入れ替わることがある。このため、本明細書等においては、「ソース」と「ドレイン」の用語は、言い換えることができるものとする。また、本明細書等では、トランジスタの接続関係を説明する際、「ソースまたはドレインの一方」（または第１電極、または第１端子）、または「ソースまたはドレインの他方」（または第２電極、または第２端子）という表記を用いる。
なお、トランジスタは、構造によって、上述した３つの端子に加えて、バックゲートを有する場合がある。この場合、本明細書等において、トランジスタのゲートまたはバックゲートの一方を第１ゲートと呼称し、トランジスタのゲートまたはバックゲートの他方を第２ゲートと呼称することがある。さらに、同じトランジスタにおいて、「ゲート」と「バックゲート」の用語は互いに入れ換えることができる場合がある。また、トランジスタが、３以上のゲートを有する場合、本明細書等においては、それぞれのゲートを、例えば、第１ゲート、第２ゲート、または第３ゲートなどと呼称することがある。
なお、本明細書等において、トランジスタは、ゲート電極が２個以上のマルチゲート構造のトランジスタを用いることができる。マルチゲート構造のトランジスタは、チャネル形成領域が直列に接続されるため、複数のトランジスタが直列に接続された構造となる。よって、マルチゲート構造のトランジスタは、オフ電流の低減、およびトランジスタの耐圧向上（信頼性の向上）を図ることができる。また、マルチゲート構造のトランジスタは、飽和領域で動作する時に、ドレインとソースとの間の電圧が変化しても、ドレインとソースとの間の電流があまり変化せず、傾きがフラットである電圧・電流特性を得ることができる。傾きがフラットである電圧・電流特性を持つトランジスタは、理想的な電流源回路、または非常に高い抵抗値をもつ能動負荷を実現することができる。その結果、傾きがフラットである電圧・電流特性を持つトランジスタは、例えば、特性のよい差動回路、またはカレントミラー回路などを実現することができる。
また、本明細書等において、回路図上で、単一の回路素子が図示されている場合、当該回路素子は、複数の回路素子を有する場合がある。例えば、回路図上に１個の抵抗が記載されている場合、当該抵抗は、２個以上の抵抗が直列に電気的に接続されている場合を含むものとする。また、例えば、回路図上に１個の容量が記載されている場合、当該容量は、２個以上の容量が並列に電気的に接続されている場合を含むものとする。また、例えば、回路図上に１個のトランジスタが記載されている場合、当該トランジスタは、２個以上のトランジスタが直列に電気的に接続され、かつそれぞれのトランジスタのゲート同士が電気的に接続されている場合を含むものとする。また、同様に、例えば、回路図上に１個のスイッチが記載されている場合、当該スイッチは、２個以上のトランジスタを有し、かつ、２個以上のトランジスタが直列または並列に電気的に接続され、かつ、それぞれのトランジスタのゲート同士が電気的に接続されている場合を含むものとする。
また、本明細書等において、「ノード」は、例えば、回路構成、またはデバイス構造などに応じて、「端子」、「配線」、「電極」、「導電層」、「導電体」、または「不純物領域」などと言い換えることが可能である。また、例えば、「端子」、または「配線」などは、「ノード」と言い換えることが可能である。
また、本明細書等において、「電圧」と「電位」は、適宜言い換えることができる。「電圧」は、基準となる電位からの電位差のことである。例えば、基準となる電位をグラウンド電位（接地電位）とすると、「電圧」は、「電位」に言い換えることができる。なお、グラウンド電位は、必ずしも０Ｖを意味するとは限らない。また、電位は、相対的なものである。すなわち、基準となる電位が変わることによって、例えば、配線に与えられる電位、回路などに印加される電位、または、回路などから出力される電位、なども変化する。
また、本明細書等において、「高レベル電位（「ハイレベル電位」、「Ｈ電位」、または「Ｈ」ともいう）」または「低レベル電位（「ローレベル電位」、「Ｌ電位」、または「Ｌ」ともいう）」という用語は、特定の電位を意味するものではない。例えば、２本の配線において、両方とも「高レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの高レベル電位は、互いに等しくなくてもよい。また、同様に、２本の配線において、両方とも「低レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの低レベル電位は、互いに等しくなくてもよい。
また、本明細書等において、「電流」とは、電荷の移動現象（電気伝導）のことである。例えば、「正の荷電体の電気伝導が起きている」という記載は、「その逆向きに負の荷電体の電気伝導が起きている」と換言することができる。そのため、本明細書等において、「電流」とは、特に断らない限り、キャリアの移動に伴う電荷の移動現象（電気伝導）をいうものとする。ここでいうキャリアとは、例えば、電子、正孔、アニオン、カチオン、または錯イオンなどが挙げられる。なお、キャリアは、電流の流れる系（例えば、半導体、金属、電解液、または真空中など）によって異なる。また、例えば配線などにおける「電流の向き」は、正のキャリアが移動する方向とし、正の電流量で記載する。換言すると、負のキャリアが移動する方向は、電流の向きと逆の方向となり、負の電流量で表現される。そのため、本明細書等において、電流の正負（または電流の向き）について断りがない場合、例えば、「素子Ａから素子Ｂに電流が流れる」などの記載は、「素子Ｂから素子Ａに電流が流れる」などに言い換えることができるものとする。また、例えば、「素子Ａに電流が入力される」などの記載は、「素子Ａから電流が出力される」などに言い換えることができるものとする。
また、本明細書等において、「第１」、「第２」、または「第３」という序数詞は、構成要素の混同を避けるために付したものである。したがって、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態あるいは特許請求の範囲等において、「第２」に言及された構成要素とされることもありうる。また、例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態あるいは特許請求の範囲等において、省略されることもありうる。
また、本明細書等において、例えば、「上に」、「下に」、「上方に」、または「下方に」などの配置を示す語句は、構成要素同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成要素同士の位置関係は、各構成要素を描写する方向に応じて適宜変化するものである。したがって、本明細書等で説明した配置を示す語句は、それに限定されず、状況に応じて適切に言い換えることができる。例えば、「導電体の上面に位置する絶縁体」の表現は、示している図面の向きを１８０度回転することによって、「導電体の下面に位置する絶縁体」と言い換えることができる。また、「導電体の上面に位置する絶縁体」の表現は、示している図面の向きを９０度回転することによって、「導電体の左面（もしくは右面）に位置する絶縁体」と言い換えることができる。
また、「上」または「下」の用語は、構成要素の位置関係が直上または直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現は、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
また、本明細書等において、マトリクス状に配置された構成要素、およびその位置関係を説明するために、例えば、「行」または「列」などの語句を使用する場合がある。また、構成要素同士の位置関係は、各構成要素を描写する方向に応じて適宜変化するものである。したがって、本明細書等で説明した、例えば、「行」または「列」などの語句は、それに限定されず、状況に応じて適切に言い換えることができる。例えば、「行方向」という表現は、示している図面の向きを９０度回転することによって、「列方向」と言い換えることができる。
また、本明細書等において、例えば、「重なる」などの用語は、構成要素の積層順などの状態を限定するものではない。例えば、「絶縁層Ａに重なる電極Ｂ」の表現は、絶縁層Ａの上に電極Ｂが形成されている状態に限らない。「絶縁層Ａに重なる電極Ｂ」の表現は、例えば、絶縁層Ａの下に電極Ｂが形成されている状態、または、絶縁層Ａの右側（もしくは左側）に電極Ｂが形成されている状態、などを除外しない。
また、本明細書等において、「隣接」または「近接」の用語は、構成要素が直接接していることを限定するものではない。例えば、「絶縁層Ａに隣接する電極Ｂ」の表現は、絶縁層Ａと電極Ｂとが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
また、本明細書等において、例えば、「膜」または「層」などの語句は、状況に応じて、互いに入れ換えることが可能な場合がある。例えば、「導電層」という用語は、「導電膜」という用語に変更することが可能な場合がある。例えば、「絶縁膜」という用語は、「絶縁層」という用語に変更することが可能な場合がある。また、例えば、「膜」または「層」などの語句は、それらの語句を使わずに、状況に応じて、別の用語に入れ換えることが可能な場合がある。例えば、「導電層」または「導電膜」という用語は、「導電体」という用語に変更することが可能な場合がある。また、「導電体」という用語は、「導電層」または「導電膜」という用語に変更することが可能な場合がある。例えば、「絶縁層」または「絶縁膜」という用語は、「絶縁体」という用語に変更することが可能な場合がある。また、「絶縁体」という用語は、「絶縁層」または「絶縁膜」という用語に変更することが可能な場合がある。
また、本明細書等において、例えば、「電極」、「配線」、または「端子」などの用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は、「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」または「配線」の用語は、例えば、複数の「電極」または「配線」が一体となって形成されている場合なども含む。また、例えば、「端子」は、「配線」または「電極」の一部として用いられることがあり、その逆もまた同様である。さらに、「端子」の用語は、例えば、複数の「電極」、「配線」、または「端子」などが一体となって形成されている場合なども含む。そのため、例えば、「電極」は、「配線」または「端子」の一部とすることができる。また、例えば、「端子」は、「配線」または「電極」の一部とすることができる。また、例えば、「電極」、「配線」、または「端子」などの用語は、「領域」などの用語に置き換える場合がある。
また、本明細書等において、例えば、「配線」、「信号線」、または「電源線」などの用語は、状況に応じて、互いに入れ換えることが可能な場合がある。例えば、「配線」という用語は、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語は、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、例えば、「信号線」または「電源線」などの用語は、「配線」という用語に変更することが可能な場合がある。また、例えば、「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で、例えば、「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語は、状況に応じて、例えば、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、例えば、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。
また、本明細書等において、「スイッチ」とは、複数の端子を備え、かつ、当該端子間の導通または非導通を切り換える（選択する）機能を備える。例えば、スイッチが２つの端子を備え、かつ、両端子間が導通している場合、当該スイッチは、「導通状態である」または「オン状態である」という。また、両端子間が非導通である場合、当該スイッチは、「非導通状態である」または「オフ状態である」という。なお、当該スイッチは、導通状態もしくは非導通状態の一方の状態に切り換えること、または、導通状態もしくは非導通状態の一方の状態を維持することを、「導通状態を制御する」という場合がある。
つまり、スイッチとは、電流を流すか流さないかを制御する機能を備えるものをいう。または、スイッチとは、電流を流す経路を選択して切り換える機能を備えるものをいう。スイッチとして、例えば、電気的なスイッチまたは機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
なお、スイッチの種類として、通常は非導通状態で、導通状態を制御することで導通状態となるスイッチがあり、このようなスイッチは、「Ａ接点」という場合がある。また、スイッチの種類として、通常は導通状態で、導通状態を制御することで非導通状態となるスイッチがあり、このようなスイッチは、「Ｂ接点」という場合がある。
電気的なスイッチとして、例えば、トランジスタ（例えば、バイポーラトランジスタ、またはＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、またはダイオード接続のトランジスタなど）、またはこれらを組み合わせた論理回路などがある。なお、トランジスタを単なるスイッチとして動作させる場合、トランジスタの極性（導電型）は、特に限定されない。
機械的なスイッチとして、例えば、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システムズ）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を備え、かつ、その電極が動くことによって、導通状態または非導通状態を選択する。
なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」または「オン状態」とは、例えば、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態、または、ソース電極とドレイン電極との間に電流を流すことができる状態、などをいう。例えば、ｎチャネル型トランジスタにおいて、ゲートとソースとの間の電圧がしきい値電圧よりも高い状態、または、ｐチャネル型トランジスタにおいて、ゲートとソースとの間の電圧がしきい値電圧よりも低い状態、などを、「導通状態」または「オン状態」という場合がある。また、トランジスタの「非導通状態」、「遮断状態」、または「オフ状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。例えば、ｎチャネル型トランジスタにおいて、ゲートとソースとの間の電圧がしきい値電圧よりも低い状態、または、ｐチャネル型トランジスタにおいて、ゲートとソースとの間の電圧がしきい値電圧よりも高い状態、などを、「非導通状態」、「遮断状態」、または「オフ状態」という場合がある。
本明細書等において、トランジスタの「オフ電流」とは、特に断りがない場合、トランジスタがオフ状態にあるときの、ソースとドレインの間に流れる電流（ドレイン電流ともいう）をいう。なお、本明細書等において、トランジスタがオフ状態にあるときの、ドレイン電流、および、ゲートとソースまたはドレインの間に流れる電流（ゲートリーク電流ともいう）を、リーク電流という場合がある。
本明細書等において、トランジスタの「チャネル長」とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域におけるソースとドレインとの間の距離、または、チャネルが形成される領域におけるソースとドレインとの間の距離、をいう。
また、本明細書等において、トランジスタの「チャネル幅」とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域におけるソースとドレインとが向かい合っている部分の長さ、または、チャネルが形成される領域におけるソースとドレインとが向かい合っている部分の長さ、をいう。
本明細書等において、例えば、「基板」、「ウエハ」、または「ダイ」などの用語は、これらの構成要素を機能的に限定するものではない。例えば、「基板」、「ウエハ」、または「ダイ」などの用語は、状況に応じて、互いに入れ換えることが可能な場合がある。
本明細書等において、「平行」とは、２つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」または「概略平行」とは、２つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、２つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」または「概略垂直」とは、２つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
なお、本明細書等において、「高さが一致または概略一致」とは、断面視において、基準となる面（例えば、基板表面などの平坦な面）からの高さが等しいことをいう。例えば、半導体装置の製造プロセスにおいて、平坦化処理を行うことで、単層または複数の層の表面が露出する場合がある。この場合、平坦化処理の被処理面は、基準となる面からの高さが等しくなる。ただし、当該被処理面は、平坦化処理の際の、処理装置、処理方法、または被処理面の材料によって、複数の層の高さが厳密には等しくならない場合がある。本明細書等において、この場合も、「高さが一致または概略一致」という。例えば、基準面に対して、高さが異なる２つの層（ここでは第１の層と、第２の層とする）を有する場合、第１の層の上面の高さと、第２の層の上面の高さと、の差が、２０ｎｍ以下である場合も、「高さが一致または概略一致」という。
なお、本明細書等において、「端部が一致または概略一致」とは、上面視において、積層した層と層との間で少なくとも輪郭の一部が重なることをいう。例えば、半導体装置の製造プロセスにおいて、上層と下層とが、同一のマスクパターン、または一部が同一のマスクパターンにより加工された場合を含む。ただし、厳密には輪郭が重ならず、上層の輪郭が下層の輪郭より内側に位置すること、または、上層の輪郭が下層の輪郭より外側に位置することもある。本明細書等において、この場合も、「端部が一致または概略一致」という。
なお、本明細書等において、例えば、計数値および計量値に関して、または、計数値もしくは計量値に換算可能な、物、方法、および事象などに関して、「同一」、「同じ」、「等しい」、または「均一」（これらの同意語を含む）などと言う場合、これらは、明示されている場合を除き、プラスマイナス２０％の誤差を含むものとする。
本明細書等において、半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は、不純物である。半導体は、不純物が含まれることにより、例えば、半導体の欠陥準位密度が高くなること、キャリア移動度が低下すること、または、結晶性が低下すること、などが起こる場合がある。半導体が酸化物半導体である場合、当該半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、または酸化物半導体の主成分以外の遷移金属などがある。特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、または窒素などがある。酸化物半導体は、例えば、不純物の混入によって、当該酸化物半導体に酸素欠損（ＶＯ：ｏｘｙｇｅｎ　ｖａｃａｎｃｙともいう）が形成される場合がある。
本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、例えば、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、または酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）などに分類される。例えば、トランジスタの半導体層に金属酸化物を用いた場合、当該金属酸化物は、酸化物半導体と呼称する場合がある。つまり、増幅作用、整流作用、およびスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領域を構成し得るものとして、金属酸化物を用いた場合、当該金属酸化物は、金属酸化物半導体（ｍｅｔａｌ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼称することができる。また、「ＯＳトランジスタ」の記載は、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。
また、本明細書等において、窒素を有する金属酸化物も、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物は、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
また、本明細書等において、各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合、それらの構成例は、適宜組み合わせることが可能である。
本明細書に記載の実施の形態について、図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能である。よって、その趣旨および範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明する図面は、発明の構成において、同一部分または同様な機能を有する部分に、同一の符号を異なる図面間で共通して用いることで、その繰り返しの説明を省略する場合がある。また、図面は、同様の機能を指す場合、ハッチングパターンを同じくし、特に符号を付さない場合がある。また、図面は、理解しやすくするため、例えば、斜視図または上面図（「平面図」ともいう）などにおいて、一部の構成要素の記載を省略している場合がある。また、図面は、一部の隠れ線の記載を省略する場合がある。また、図面は、例えば、ハッチングパターンなどの表記を省略する場合がある。
また、本明細書に係る図面等において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、図面は、例えば、その大きさまたは縦横比などに必ずしも限定されない。なお、図面は、理想的な例を模式的に示したものであり、例えば、図面に示す形状または値などに限定されない。
例えば、本明細書に係る図面等は、ノイズによる信号、電圧、もしくは電流のばらつき、または、タイミングのずれによる信号、電圧、もしくは電流のばらつき、などを含むことが可能である。
例えば、本明細書に係る図面等は、実際の製造工程において、エッチングなどの処理により、層またはレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするため、図に反映しないことがある。
また、本明細書に係る図面等において、ブロック図を示す際に、本発明の構成要素を機能毎に分類し、互いに独立したブロックとして示す場合がある。しかしながら、例えば、実際の回路等をブロック図で示す際に、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が関わる場合、または、複数の回路にわたって一つの機能が関わる場合、があり得る。そのため、ブロック図に示す各ブロックは、本明細書等で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
また、本明細書に係る図面等において、Ｘ方向、Ｙ方向、およびＺ方向を示す矢印を付す場合がある。本明細書等において、「Ｘ方向」は、Ｘ軸に沿う方向であり、明示する場合を除き順方向と逆方向を区別しない場合がある。「Ｙ方向」および「Ｚ方向」についても、同様である。また、Ｘ方向、Ｙ方向、およびＺ方向は、それぞれが互いに交差する方向である。より具体的には、Ｘ方向、Ｙ方向、およびＺ方向は、それぞれが互いに直交する方向である。本明細書等では、Ｘ方向、Ｙ方向、またはＺ方向の１つを「第１方向」または「第１の方向」と呼ぶ場合がある。また、他の１つを「第２方向」または「第２の方向」と呼ぶ場合がある。また、残りの１つを「第３方向」または「第３の方向」と呼ぶ場合がある。
本明細書等において、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に、例えば、“Ａ”、“ｂ”、“＿１”、“［ｎ］”、または“［ｍ，ｎ］”などの識別用の符号を付記して記載する場合がある。
（実施の形態１）
本発明の一態様に係る半導体装置の構成例について、図１乃至図５を参照しながら説明する。また、本発明の一態様に係る半導体装置の動作例について、図６乃至図８を参照しながら説明する。
なお、本発明の一態様に係る半導体装置は、例えば、中央演算処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）の一部に、好適に用いられてもよい。
＜構成例＞
図１は、本発明の一態様に係る半導体装置１００の構成例を説明するブロック図である。図１に示すように、半導体装置１００は、キャッシュ部１１３と、キャッシュ制御部１１４（Ｃａｃｈｅ　Ｃｏｎｔｒｏｌｌｅｒ）と、コア１１５（Ｃｏｒｅ）と、熱検出部１１６（Ｔｈｅｒｍａｌ　Ｄｅｔｅｃｔｏｒ）と、バス１１７（Ｂｕｓ）と、メモリ制御部１２１（Ｍｅｍｏｒｙ　Ｃｏｎｔｒｏｌｌｅｒ）と、電源制御部１２２（Ｐｏｗｅｒ　Ｃｏｎｔｒｏｌｌｅｒ）と、クロック制御部１２３（Ｃｌｏｃｋ　Ｃｏｎｔｒｏｌｌｅｒ）と、を備える。キャッシュ部１１３は、第１キャッシュ１１１（Ｃａｃｈｅ１）と、第２キャッシュ１１２（Ｃａｃｈｅ２）と、を備える。
なお、半導体装置１００は、一または複数のコア１１５を備えることができる。一例として、図１に示す半導体装置１００は、４個のコア１１５を備える。
また、図１に示すように、半導体装置１００の周辺に、温度センサ１３１（Ｓｅｎｓｏｒ）と、メモリ１４１（Ｍｅｍｏｒｙ）と、が配置されている。なお、温度センサ１３１およびメモリ１４１の、一方または双方は、半導体装置１００の内部に配置されていてもよい。
コア１１５は、プログラム処理を行う機能を有する。また、コア１１５は、プログラム処理を行うためのデータを取得するために、キャッシュ制御部１１４へ読み取り要求を送る機能を有する。読み取り要求には、メモリ１４１のアドレスが含まれる。なお、半導体装置１００をＣＰＵの一部に用いる場合、コア１１５は、演算装置（プロセッサコアともいう）としての機能を有することができる。
メモリ１４１は、プログラム処理を行うためのデータを記憶する機能を有する。なお、半導体装置１００をＣＰＵの一部に用いる場合、メモリ１４１は、主記憶装置（メインメモリともいう）としての機能を有することができる。メモリ１４１として、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）を用いることができる。
メモリ制御部１２１は、キャッシュ制御部１１４からの要求に基づいて、メモリ１４１に対する、データの読み出しまたは書き込みを制御する機能を有する。
キャッシュ部１１３は、第１キャッシュ１１１または第２キャッシュ１１２に、プログラム処理を行うためのデータ、および、当該データが記憶されているメモリ１４１のアドレス、を格納する機能を有する。なお、半導体装置１００をＣＰＵの一部に用いる場合、キャッシュ部１１３は、緩衝記憶装置（キャッシュメモリともいう）としての機能を有することができる。そのため、キャッシュ部１１３は、コア１１５とのデータのやり取りを高速に行うために、コア１１５の近くに配置されることが好ましい。
なお、半導体装置１００を、１次キャッシュ乃至Ｌ次キャッシュ（Ｌは２以上の整数）を備えるＣＰＵに用いる場合、例えば、キャッシュ部１１３は、Ｌ次キャッシュとしての機能を有することができる。または、例えば、キャッシュ部１１３は、Ｌ−１次キャッシュとしての機能を有し、メモリ１４１は、Ｌ次キャッシュとしての機能を有する、としてもよい。
キャッシュ制御部１１４は、コア１１５から読み取り要求を受け取ることで、当該要求に含まれるアドレスに対応するデータがキャッシュ部１１３に存在する場合、当該データを、キャッシュ部１１３から読み出し、かつ、コア１１５へ出力する機能を有する。または、キャッシュ制御部１１４は、コア１１５から読み取り要求を受け取ることで、当該要求に含まれるアドレスに対応するデータがキャッシュ部１１３に存在しない場合、当該データを、メモリ制御部１２１を介して、メモリ１４１から読み出し、かつ、コア１１５へ出力し、かつ、キャッシュ部１１３に格納する機能を有する。
また、キャッシュ制御部１１４は、プログラム処理を停止または再開させるために、コア１１５へ割り込み要求を送る機能を有する。
第１キャッシュ１１１および第２キャッシュ１１２は、それぞれ、温度特性が異なるトランジスタで構成される。第１キャッシュ１１１として、例えば、Ｓｉトランジスタ（チャネル形成領域にシリコンを含むトランジスタ）で構成されたＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）を用いることができる。第２キャッシュ１１２として、例えば、ＯＳトランジスタ（チャネル形成領域に酸化物半導体を含むトランジスタ）で構成される、ＯＳメモリを用いることができる。ＯＳメモリは、オフ電流が極めて低いＯＳトランジスタを用いることで、格納したデータを長期間記憶することができるメモリである。
Ｓｉトランジスタは、ＯＳトランジスタよりも動作速度が速い。また、Ｓｉトランジスタは、ｎチャネル型のＳｉトランジスタのゲートとｐチャネル型のＳｉトランジスタのゲートとを電気的に接続することで、ＣＭＯＳ回路（例えば、相補的に動作する回路、ＣＭＯＳ論理ゲート、またはＣＭＯＳ論理回路など）を構成することができる。Ｓｉトランジスタで構成された回路は、動作速度を速くすることができ、かつ、定常状態における消費電力を低減することができる。そのため、Ｓｉトランジスタは、上記第１キャッシュ１１１に加え、例えば、キャッシュ制御部１１４、コア１１５、熱検出部１１６、メモリ制御部１２１、電源制御部１２２、およびクロック制御部１２３などに用いられると好ましい。
ＯＳトランジスタは、チャネルが形成される酸化物半導体のバンドギャップが２ｅＶ以上であるため、オフ電流（トランジスタがオフ状態であるときにソースとドレインの間に流れる電流）が極めて低いという特性を有する。室温下における、チャネル幅１μｍあたりのＯＳトランジスタのオフ電流値は、１ａＡ（１×１０−１８Ａ）以下、１ｚＡ（１×１０−２１Ａ）以下、または１ｙＡ（１×１０−２４Ａ）以下とすることができる。なお、Ｓｉトランジスタの場合、室温下における、チャネル幅１μｍあたりのオフ電流値は、１ｆＡ（１×１０−１５Ａ）以上かつ１ｐＡ（１×１０−１２Ａ）以下である。したがって、ＯＳトランジスタのオフ電流は、Ｓｉトランジスタのオフ電流よりも１０桁程度低いともいえる。
また、ＯＳトランジスタは、高温環境下でもオフ電流がほとんど増加しない。具体的には、室温以上２００℃以下の環境温度下でもオフ電流がほとんど増加しない。また、ＯＳトランジスタは、高温環境下でもオン電流が低下しにくい。一方で、Ｓｉトランジスタは、高温環境下においてオン電流が低下する。すなわち、ＯＳトランジスタは、高温環境下において、Ｓｉトランジスタよりも、オン電流が高くなる。また、ＯＳトランジスタは、１２５℃以上かつ１５０℃以下といった環境温度下においても、オン電流とオフ電流の比が大きいため、良好なスイッチング動作を行うことができる。よって、ＯＳトランジスタを含む半導体装置は、高温環境下においても動作が安定し、高い信頼性が得られる。
よって、Ｓｉトランジスタで構成された第１キャッシュ１１１は、ＯＳトランジスタで構成された第２キャッシュ１１２よりも、温度が低い状態では動作が速い。一方で、第１キャッシュ１１１は、温度上昇に伴って動作速度が低下することで、第２キャッシュ１１２よりも、動作が遅くなる場合がある。
また、第１キャッシュ１１１および第２キャッシュ１１２は、コア１１５とのデータのやり取りを高速に行うために、コア１１５の近くに配置されることが好ましい。そのため、第１キャッシュ１１１および第２キャッシュ１１２は、コア１１５の発熱による影響を受けやすい。
すなわち、プログラム処理を行う際に、コア１１５で発生した熱が第１キャッシュ１１１および第２キャッシュ１１２に伝わることで温度が上昇するため、第１キャッシュ１１１は、第２キャッシュ１１２よりも、動作が遅くなる場合がある。よって、キャッシュ制御部１１４は、温度に応じて、第１キャッシュ１１１または第２キャッシュ１１２の、動作が速い方を使用するように、キャッシュ部１１３を制御すればよい。
キャッシュ制御部１１４は、コア１１５の周辺または内部の温度に応じて、第１キャッシュ１１１と第２キャッシュ１１２とを切り替えて使用するように制御する機能を有する。これによって、半導体装置１００の動作速度の向上を図ることができる。また、半導体装置１００の温度上昇に伴う動作速度の低下を抑制することができる。
ＯＳトランジスタの半導体層は、インジウムおよび亜鉛の少なくとも一を含むと好ましい。また、ＯＳトランジスタの半導体層は、例えば、インジウムと、Ｍ（Ｍは、ガリウム、アルミニウム、イットリウム、スズ、シリコン、ホウ素、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、およびコバルト、から選ばれた一種または複数種）と、亜鉛と、を有することが好ましい。特に、Ｍは、ガリウム、アルミニウム、イットリウム、およびスズ、から選ばれた一種または複数種であることが好ましい。
特に、半導体層としては、インジウム（Ｉｎ）、ガリウム（Ｇａ）、および亜鉛（Ｚｎ）を含む酸化物（「ＩＧＺＯ」とも記す）を用いることが好ましい。または、半導体層としては、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、および亜鉛（Ｚｎ）を含む酸化物（「ＩＡＺＯ」とも記す）を用いてもよい。または、半導体層としては、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、および亜鉛（Ｚｎ）を含む酸化物（「ＩＡＧＺＯ」とも記す）を用いてもよい。
半導体層がＩｎ−Ｍ−Ｚｎ酸化物の場合、当該Ｉｎ−Ｍ−Ｚｎ酸化物におけるＩｎの原子数比は、Ｍの原子数比以上であることが好ましい。このようなＩｎ−Ｍ−Ｚｎ酸化物の金属元素の原子数比としては、例えば、Ｉｎ：Ｍ：Ｚｎ＝１：１：１またはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２またはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝２：１：３またはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝３：１：２またはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝４：２：３またはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１またはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝５：１：３またはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝５：１：６またはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝５：１：７またはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝５：１：８またはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝６：１：６またはその近傍の組成、または、Ｉｎ：Ｍ：Ｚｎ＝５：２：５またはその近傍の組成、などが挙げられる。また、当該Ｉｎ−Ｍ−Ｚｎ酸化物におけるＩｎの原子数比は、Ｍの原子数比より小さくてもよい場合がある。このようなＩｎ−Ｍ−Ｚｎ酸化物の金属元素の原子数比としては、例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：２またはその近傍の組成、または、Ｉｎ：Ｍ：Ｚｎ＝１：３：４またはその近傍の組成、などが挙げられる。なお、近傍の組成とは、所望の原子数比の、プラスマイナス３０％の範囲を含む。
熱検出部１１６は、温度センサ１３１を用いて、温度を計測する機能を有する。また、熱検出部１１６は、計測した温度が予め定められた温度しきい値以上であるかどうかの情報を、バス１１７を介してキャッシュ制御部１１４へ送る機能を有する。
なお、熱検出部１１６は、アナログ−デジタル変換器（ＡＤＣ：Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ　Ｃｏｎｖｅｒｔｅｒ）を備えるとよい。熱検出部１１６がＡＤＣを備えることで、温度センサ１３１として、アナログ信号を出力する温度センサを用いることができる。
温度センサ１３１は、温度に対応する信号を熱検出部１１６へ出力する機能を有する。温度センサ１３１は、コア１１５の周辺に設けられることで、コア１１５の周辺の温度に対応する信号を熱検出部１１６へ出力する。または、温度センサ１３１は、コア１１５の内部に設けられることで、コア１１５の内部の温度に対応する信号を熱検出部１１６へ出力してもよい。温度センサ１３１として、例えば、測温抵抗体（例えば、白金、ニッケル、または銅など）、サーミスタ、熱電対、またはＩＣ温度センサなどを用いればよい。または、温度センサ１３１として、例えば、半導体温度センサ（例えば、シリコンダイオード温度センサなど）を用いた構成、またはバンドギャップ回路を用いた構成などを用いてもよい。
キャッシュ制御部１１４は、計測した温度が予め定められた温度しきい値以上であるかどうかの情報を受け取り、かつ、当該情報に応じて、キャッシュ部１１３を制御する機能を有する。つまり、キャッシュ制御部１１４は、コア１１５の温度が予め定められた温度しきい値以上である場合、第２キャッシュ１１２を使用し、かつ、コア１１５の温度が予め定められた温度しきい値未満である場合、第１キャッシュ１１１を使用するように制御する機能を有すればよい。
なお、図１に示すように、半導体装置１００が複数のコア１１５を備える場合、例えば、熱検出部１１６は、複数のコア１１５の、それぞれの周辺または内部に設けられた温度センサ１３１を用いて、それぞれの温度を計測し、かつ、計測したそれぞれの温度の平均値、中央値、または最大値を、コア１１５の周辺または内部の温度とすればよい。または、例えば、熱検出部１１６は、複数のコア１１５から選ばれた一のコア１１５の周辺または内部に設けられた温度センサ１３１を用いて、温度を計測し、かつ、計測した温度を、コア１１５の周辺または内部の温度としてもよい。
なお、例えば、熱検出部１１６は、第１キャッシュ１１１の周辺または内部、および、第２キャッシュ１１２の周辺または内部、の一方または双方に設けられた温度センサ１３１を用いて、温度を計測してもよい。
バス１１７は、半導体装置１００が備える各構成要素間で、例えば、データ、要求、指令、または信号などの情報をやり取りする、伝送路としての機能を有する。
電源制御部１２２は、半導体装置１００が備える各構成要素への電源（例えば、電位ＶＳＳ、および電位ＶＤＤなど）の供給を制御する機能を有する。電位ＶＳＳは、例えば、接地電位とすればよい。電位ＶＤＤは、電位ＶＳＳよりも高い電位であり、例えば、電位ＶＤＤと電位ＶＳＳとの間の電位差が、トランジスタのしきい値電圧以上、となるような電位にすればよい。電源制御部１２２は、例えば、第１キャッシュ１１１への電源の供給を停止させる指令を受け取ることで、第１キャッシュ１１１への電源の供給を停止させることができる。また、電源制御部１２２は、例えば、第２キャッシュ１１２への電源の供給を停止させる指令を受け取ることで、第２キャッシュ１１２への電源の供給を停止させることができる。
クロック制御部１２３は、半導体装置１００が備える各構成要素へのクロック信号（例えば、信号ＣＬＫなど）の供給を制御する機能を有する。例えば、クロック制御部１２３は、第１キャッシュ１１１へのクロック信号の供給を停止させる指令を受け取ることで、第１キャッシュ１１１へのクロック信号の供給を停止させることができる。また、例えば、クロック制御部１２３は、第２キャッシュ１１２へのクロック信号の供給を停止させる指令を受け取ることで、第２キャッシュ１１２へのクロック信号の供給を停止させることができる。
図２は、図１に示す半導体装置１００について、キャッシュ部１１３周りの詳細な構成例を説明する回路図である。図２に示すように、キャッシュ部１１３は、前述した、第１キャッシュ１１１と、第２キャッシュ１１２と、に加えて、スイッチＳＷ１１と、スイッチＳＷ１２と、スイッチＳＷ１３と、スイッチＳＷ１４と、スイッチＳＷ１５と、スイッチＳＷ１６と、スイッチＳＷ１７と、スイッチＳＷ１８と、を備える。
キャッシュ制御部１１４は、キャッシュ部１１３（第１キャッシュ１１１または第２キャッシュ１１２）との間で、信号ＡＤＤＲ、信号ＤＡＴＡ、信号ＨＩＴ、信号ＭＥＭ１＿ＥＮ、信号ＭＥＭ１＿ＰＷ、信号ＭＥＭ２＿ＥＮ、および信号ＭＥＭ２＿ＰＷをやり取りすることができる。
信号ＡＤＤＲは、メモリ１４１のアドレスを示す信号である。信号ＤＡＴＡは、コア１１５でプログラム処理を行うためのデータである。信号ＨＩＴは、信号ＡＤＤＲのアドレスに対応するデータが、第１キャッシュ１１１または第２キャッシュ１１２に存在するかどうかを示す信号である。
なお、図２では、説明を簡単にするため、キャッシュ部１１３が、一つのスイッチＳＷ１３と、一つのスイッチＳＷ１７と、を備える構成を図示しているが、信号ＡＤＤＲのビット数に合わせて、複数個のスイッチＳＷ１３と、複数個のスイッチＳＷ１７と、を備えればよい。また、キャッシュ部１１３が、一つのスイッチＳＷ１２と、一つのスイッチＳＷ１６と、を備える構成を図示しているが、信号ＤＡＴＡのビット数に合わせて、複数個のスイッチＳＷ１２と、複数個のスイッチＳＷ１６と、を備えればよい。
キャッシュ制御部１１４は、コア１１５から読み取り要求を受け取ると、まず、第１キャッシュ１１１または第２キャッシュ１１２へ信号ＡＤＤＲを送る。第１キャッシュ１１１または第２キャッシュ１１２は、キャッシュ制御部１１４から信号ＡＤＤＲを受け取ると、信号ＡＤＤＲが示すメモリ１４１のアドレスに対応するデータが格納されているかどうか判定する。当該データが格納されている場合、当該データである信号ＤＡＴＡ、および当該データが存在する（キャッシュヒットともいう）旨を示す信号ＨＩＴを、キャッシュ制御部１１４へ出力する。当該データが格納されていない場合、当該データが存在しない（キャッシュミスともいう）旨を示す信号ＨＩＴを、キャッシュ制御部１１４へ出力する。
スイッチＳＷ１１乃至スイッチＳＷ１３のそれぞれは、信号ＭＥＭ１＿ＥＮに応じて、オン状態またはオフ状態となる機能を有する。スイッチＳＷ１４は、信号ＭＥＭ１＿ＰＷに応じて、オン状態またはオフ状態となる機能を有する。スイッチＳＷ１５乃至スイッチＳＷ１７のそれぞれは、信号ＭＥＭ２＿ＥＮに応じて、オン状態またはオフ状態となる機能を有する。スイッチＳＷ１８は、信号ＭＥＭ２＿ＰＷに応じて、オン状態またはオフ状態となる機能を有する。
スイッチＳＷ１４がオン状態となることで、第１キャッシュ１１１に、電位ＶＳＳが供給される。スイッチＳＷ１４がオン状態である場合において、スイッチＳＷ１１がオン状態となることで、キャッシュ制御部１１４と第１キャッシュ１１１との間で、信号ＨＩＴをやり取りすることができる。また、スイッチＳＷ１２がオン状態となることで、キャッシュ制御部１１４と第１キャッシュ１１１との間で、信号ＤＡＴＡをやり取りすることができる。また、スイッチＳＷ１３がオン状態となることで、キャッシュ制御部１１４と第１キャッシュ１１１との間で、信号ＡＤＤＲをやり取りすることができる。
すなわち、スイッチＳＷ１１乃至スイッチＳＷ１４の全てがオン状態である場合、キャッシュ制御部１１４と第１キャッシュ１１１との間で、信号ＡＤＤＲ、信号ＤＡＴＡ、および信号ＨＩＴを、やり取りすることができるようになる。本実施の形態等では、このような状態を、第１キャッシュ１１１が有効状態である、という。また、スイッチＳＷ１１乃至スイッチＳＷ１４の少なくとも一がオフ状態である場合、キャッシュ制御部１１４と第１キャッシュ１１１との間で、信号ＡＤＤＲ、信号ＤＡＴＡ、および信号ＨＩＴを、やり取りしないようになる。本実施の形態等では、このような状態を、第１キャッシュ１１１が無効状態である、という。
スイッチＳＷ１８がオン状態となることで、第２キャッシュ１１２に、電位ＶＳＳが供給される。スイッチＳＷ１８がオン状態である場合において、スイッチＳＷ１５がオン状態となることで、キャッシュ制御部１１４と第２キャッシュ１１２との間で、信号ＨＩＴをやり取りすることができる。また、スイッチＳＷ１６がオン状態となることで、キャッシュ制御部１１４と第２キャッシュ１１２との間で、信号ＤＡＴＡをやり取りすることができる。また、スイッチＳＷ１７がオン状態となることで、キャッシュ制御部１１４と第２キャッシュ１１２との間で、信号ＡＤＤＲをやり取りすることができる。
すなわち、スイッチＳＷ１５乃至スイッチＳＷ１８の全てがオン状態である場合、キャッシュ制御部１１４と第２キャッシュ１１２との間で、信号ＡＤＤＲ、信号ＤＡＴＡ、および信号ＨＩＴを、やり取りすることができるようになる。本実施の形態等では、このような状態を、第２キャッシュ１１２が有効状態である、という。また、スイッチＳＷ１５乃至スイッチＳＷ１８の少なくとも一がオフ状態である場合、キャッシュ制御部１１４と第２キャッシュ１１２との間で、信号ＡＤＤＲ、信号ＤＡＴＡ、および信号ＨＩＴを、やり取りしないようになる。本実施の形態等では、このような状態を、第２キャッシュ１１２が無効状態である、という。
キャッシュ制御部１１４は、信号ＭＥＭ１＿ＥＮ、信号ＭＥＭ１＿ＰＷ、信号ＭＥＭ２＿ＥＮ、および信号ＭＥＭ２＿ＰＷによって、第１キャッシュ１１１または第２キャッシュ１１２の一方が有効状態となり、かつ他方が無効状態となるように、キャッシュ部１１３を制御することができる。本実施の形態等では、第１キャッシュ１１１が有効状態であり、かつ第２キャッシュ１１２が無効状態である場合を、第１キャッシュモードという。また、第２キャッシュ１１２が有効状態であり、かつ第１キャッシュ１１１が無効状態である場合を、第２キャッシュモードという。
よって、キャッシュ制御部１１４は、コア１１５の周辺または内部の温度が予め定められた温度しきい値以上であるかどうかの情報を、熱検出部１１６から受け取り、かつ、当該情報に応じて、第１キャッシュモードまたは第２キャッシュモードで動作するように、キャッシュ部１１３を制御する機能を有する。
なお、スイッチＳＷ１１乃至スイッチＳＷ１８のそれぞれに、スイッチとして機能するトランジスタを用いることができる。図３は、スイッチＳＷ１１、スイッチＳＷ１２、スイッチＳＷ１３、スイッチＳＷ１４、スイッチＳＷ１５、スイッチＳＷ１６、スイッチＳＷ１７、およびスイッチＳＷ１８のそれぞれを、トランジスタＭ１１、トランジスタＭ１２、トランジスタＭ１３、トランジスタＭ１４、トランジスタＭ１５、トランジスタＭ１６、トランジスタＭ１７、およびトランジスタＭ１８のそれぞれに、置き換えた構成である。
なお、図３では、説明を簡単にするため、キャッシュ部１１３が、一つのトランジスタＭ１３と、一つのトランジスタＭ１７と、を備える構成を図示しているが、信号ＡＤＤＲのビット数に合わせて、複数個のトランジスタＭ１３と、複数個のトランジスタＭ１７と、を備えればよい。また、キャッシュ部１１３が、一つのトランジスタＭ１２と、一つのトランジスタＭ１６と、を備える構成を図示しているが、信号ＤＡＴＡのビット数に合わせて、複数個のトランジスタＭ１２と、複数個のトランジスタＭ１６と、を備えればよい。
トランジスタＭ１１乃至トランジスタＭ１８のそれぞれに、ＯＳトランジスタを用いることができる。トランジスタＭ１１乃至トランジスタＭ１８は、ＯＳトランジスタを用いることで、高温環境下においても、オン電流とオフ電流の比が大きく、良好なスイッチング動作を行うことができる。例えば、第１キャッシュモードにおいて、高温環境下でも、オン状態であるトランジスタＭ１１乃至トランジスタＭ１３のオン電流は大きく、かつ、オフ状態であるトランジスタＭ１８のオフ電流は小さい。また、例えば、第２キャッシュモードにおいて、高温環境下でも、オン状態であるトランジスタＭ１５乃至トランジスタＭ１７のオン電流は大きく、かつ、オフ状態であるトランジスタＭ１４のオフ電流は小さい。よって、半導体装置１００の動作速度の向上を図ることができる。また、半導体装置１００の消費電力の低減を図ることができる。また、半導体装置１００の温度上昇に伴う動作速度の低下を抑制することができる。
〔キャッシュの構成例〕
図４は、本発明の一態様に係る第２キャッシュ１１２に好適に用いることができる、記憶装置３００の構成例を説明するブロック図である。
図４に示すように、記憶装置３００は、メモリセル部２１と、駆動回路部２２と、を有する。
メモリセル部２１は、積層して配置された複数のメモリセルアレイ９０を備える。メモリセルアレイ９０は、マトリクス状に配置された複数のメモリセルＭＣを備える。メモリセルＭＣの構成例についての説明は後述する。
駆動回路部２２は、ＰＳＷ６２（パワースイッチ）、ＰＳＷ６３、および周辺回路７１を有する。周辺回路７１は、周辺回路８１、コントロール回路７２、および電圧生成回路７３を有する。
記憶装置３００において、各回路、各信号および各電圧は、必要に応じて、適宜取捨することができる。また、他の回路または他の信号を追加してもよい。信号ＢＷ、信号ＣＥ、信号ＧＷ、信号ＣＬＫ、信号ＷＡＫＥ、信号ＡＤＤＲ、信号ＷＤＡ、信号ＰＯＮ１、および信号ＰＯＮ２は、それぞれ、外部からの入力信号である。信号ＨＩＴ、および信号ＲＤＡは、外部への出力信号である。
信号ＣＬＫはクロック信号である。また、信号ＢＷ、信号ＣＥ、および信号ＧＷは制御信号である。信号ＣＥは、チップイネーブル信号である。信号ＧＷはグローバル書き込みイネーブル信号である。信号ＢＷはバイト書き込みイネーブル信号である。信号ＡＤＤＲはアドレス信号である。信号ＨＩＴはアドレス信号に対応するデータがメモリセル部２１に存在するかどうかを示す信号である。信号ＷＤＡは書き込みデータである。信号ＲＤＡは読み出しデータである。信号ＰＯＮ１および信号ＰＯＮ２は、パワーゲーティング制御用信号である。なお、信号ＰＯＮ１および信号ＰＯＮ２は、コントロール回路７２で生成してもよい。
コントロール回路７２は、記憶装置３００の動作全般を制御する機能を有するロジック回路である。例えば、コントロール回路７２は、アドレス信号に対応するデータがメモリセル部２１に存在するかどうかを信号ＨＩＴとして出力する。例えば、コントロール回路７２は、信号ＣＥ、信号ＧＷ、および信号ＢＷを論理演算して、記憶装置３００の動作モード（例えば、書き込み動作、または、読み出し動作（例えば、読み出しモード１または読み出しモード２））を決定する。または、コントロール回路７２は、この動作モードが実行されるように、周辺回路８１の制御信号を生成する。
電圧生成回路７３は、負電圧を生成する機能を有する。信号ＷＡＫＥは、信号ＣＬＫの電圧生成回路７３への入力を制御する機能を有する。例えば、電圧生成回路７３は、信号ＷＡＫＥにＨレベルの信号が与えられると、信号ＣＬＫが電圧生成回路７３へ入力され、負電圧を生成する。
周辺回路８１は、メモリセルＭＣに対するデータの書き込みまたは読み出しをするための回路である。周辺回路８１は、行デコーダ８２、列デコーダ８４、行ドライバ８３、列ドライバ８５、入力回路８７、出力回路８８、および、センスアンプ５５を含む駆動回路５１、を有する。
行デコーダ８２および列デコーダ８４は、信号ＡＤＤＲをデコードする機能を有する。行デコーダ８２は、アクセスする行を指定するための回路である。列デコーダ８４は、アクセスする列を指定するための回路である。行ドライバ８３は、行デコーダ８２が指定するワード線を選択する機能を有する。列ドライバ８５は、列デコーダ８４が指定するビット線を選択する機能を有する。駆動回路５１は、例えば、行ドライバ８３が選択したワード線と、列ドライバ８５が選択したビット線と、によって選択されるメモリセルＭＣに対して、データを書き込む機能、センスアンプ５５を用いてデータを読み出す機能、または、読み出したデータを保持する機能、などを有する。
入力回路８７は、信号ＷＤＡを保持する機能を有する。入力回路８７が保持するデータは、列ドライバ８５へ出力される。入力回路８７の出力データが、メモリセルＭＣに書き込むデータ（データＤｉｎ）である。列ドライバ８５がメモリセルＭＣから読み出したデータ（データＤｏｕｔ）は、出力回路８８へ出力される。出力回路８８は、データＤｏｕｔを保持する機能を有する。また、出力回路８８は、データＤｏｕｔを記憶装置３００の外部へ出力する機能を有する。出力回路８８から出力されるデータが、信号ＲＤＡである。
ＰＳＷ６２は、周辺回路７１への電位ＶＤＤの供給を制御する機能を有する。ＰＳＷ６３は、行ドライバ８３への電位ＶＨＭの供給を制御する機能を有する。ここでは、記憶装置３００の高電源側の電位が電位ＶＤＤであり、低電源側の電位が電位ＶＳＳである。また、電位ＶＨＭは、ワード線をＨレベル（ワード線に電気的に接続されるトランジスタをオン状態にする電位）にするために用いられる電位であり、電位ＶＤＤよりも高い。ＰＳＷ６２は、信号ＰＯＮ１によって、オン状態またはオフ状態に制御される。ＰＳＷ６３は、信号ＰＯＮ２によって、オン状態またはオフ状態に制御される。図４では、周辺回路７１において、電位ＶＤＤが供給される電源ドメインの数は、一としているが、複数にすることもできる。この場合、駆動回路部２２は、各電源ドメインに対してパワースイッチを設ければよい。
〔メモリセルの構成例〕
図５Ａは、本発明の一態様に係る記憶装置３００に好適に用いることができる、記憶回路の構成例を説明するブロック図である。
図５Ａに示すブロック図では、メモリセルアレイ９０、ワード線駆動回路９１、およびビット線駆動回路９２を図示している。
メモリセルアレイ９０は、ｍ行ｎ列（ｍ、ｎは正の整数）のマトリクス状に設けられたメモリセルＭＣを有する。メモリセルＭＣは、ワード線ＷＬ＿１乃至ワード線ＷＬ＿ｍ、およびビット線ＢＬ＿１乃至ビット線ＢＬ＿ｎ、に電気的に接続される。メモリセルＭＣは、ビット線およびワード線の他、例えば、電流を流すためのソース線、トランジスタのバックゲートに電位を印加するための配線、または、容量の一方の電極を固定電位にするための容量線、などに電気的に接続されていてもよい。
ワード線駆動回路９１は、各行におけるメモリセルＭＣを選択するための信号を出力する回路である。ワード線駆動回路９１は、例えば、上述した記憶装置３００の駆動回路部２２が備える、行デコーダ８２、および行ドライバ８３などに対応する。ワード線ＷＬ＿１乃至ワード線ＷＬ＿ｍは、書き込み用と読み出し用とで、それぞれ別々のワード線があってもよい。なお、後述する説明において、ワード線ＷＬ＿１乃至ワード線ＷＬ＿ｍの中から選ばれた一のワード線を、ワード線ＷＬと記載する場合がある。
ビット線駆動回路９２は、各列におけるメモリセルＭＣへのデータの書き込み、またはメモリセルＭＣからのデータの読み出しを行うための回路である。ビット線駆動回路９２は、例えば、上述した記憶装置３００の駆動回路部２２が備える、列デコーダ８４、列ドライバ８５、およびセンスアンプ５５を含む駆動回路５１などに対応する。ビット線ＢＬ＿１乃至ビット線ＢＬ＿ｎは、書き込み用と読み出し用とで、それぞれ別々のビット線があってもよい。なお、後述する説明において、ビット線ＢＬ＿１乃至ビット線ＢＬ＿ｎの中から選ばれた一のビット線を、ビット線ＢＬと記載する場合がある。
図５Ｂ乃至図５Ｆは、図５Ａに示すメモリセルＭＣが取り得る回路の構成例を説明する図である。
図５Ｂに示すメモリセルＭＣは、トランジスタＭ１、および容量Ｃを有する。トランジスタＭ１のソースまたはドレインの一方は、容量Ｃの一方の電極に電気的に接続される。トランジスタＭ１のソースまたはドレインの他方は、ビット線ＢＬに電気的に接続される。トランジスタＭ１のゲートは、ワード線ＷＬに電気的に接続される。容量Ｃの他方の電極は、容量線ＣＬに電気的に接続される。トランジスタＭ１は、ＯＳトランジスタである。ＯＳトランジスタは、オフ電流が極めて低い特性を有する。そのため、トランジスタＭ１を非導通状態にすることで、電荷保持ノードＦＮに、データに応じた電荷を保持することができる。そのため、電荷保持ノードＦＮに保持された電荷に応じたデータの、リフレッシュレートを小さくすることができる。
図５Ｃに示すメモリセルＭＣは、図５Ｂに示すメモリセルＭＣの変形例である。図５ＢのトランジスタＭ１との違いは、トランジスタＭ１がバックゲートを有し、当該バックゲートとゲートとを電気的に接続することで、双方よりワード線ＷＬの電位を印加する点にある。このような構成とすることで、トランジスタＭ１を導通状態とした際にソースとドレインとの間を流れる電流量を増加させることができる。
図５Ｄに示すメモリセルＭＣは、図５Ｂに示すメモリセルＭＣの変形例である。図５ＢのトランジスタＭ１との違いは、トランジスタＭ１がバックゲートを有し、当該バックゲートとバックゲート線ＢＧＬとを電気的に接続することで、当該バックゲートにゲートとは異なる電位を印加する点にある。このような構成とすることで、トランジスタＭ１のしきい値電圧を制御することができる。それによって、トランジスタＭ１のソースとドレインとの間を流れる電流量を変化させることができる。
図５Ｅに示すメモリセルＭＣは、トランジスタＭ１、トランジスタＭ２、および容量Ｃを有する。トランジスタＭ１のソースまたはドレインの一方は、トランジスタＭ２のゲート、および容量Ｃの一方の電極に電気的に接続される。トランジスタＭ１のソースまたはドレインの他方は、書き込み用のビット線ＷＢＬに電気的に接続される。トランジスタＭ１のゲートは、書き込み用のワード線ＷＷＬに電気的に接続される。容量Ｃの他方の電極は、読み出し用のワード線ＲＷＬに電気的に接続される。トランジスタＭ２のソースまたはドレインの一方は、読み出し用のビット線ＲＢＬに電気的に接続される。トランジスタＭ２のソースまたはドレインの他方は、ソース線ＳＬに電気的に接続される。トランジスタＭ２は、ｎチャネル型のトランジスタを図示したが、ｐチャネル型トランジスタでもよい。トランジスタＭ１を非導通状態にすることで、電荷保持ノードＦＮにデータに応じた電荷を保持することができる。トランジスタＭ２は、ＯＳトランジスタである。なお、トランジスタＭ２は、Ｓｉトランジスタであってもよい。なお、トランジスタＭ１は、上述した図５Ｃまたは図５Ｄに示すトランジスタＭ１と同様の構成とすることもできる。
図５Ｆに示すメモリセルＭＣは、トランジスタＭ１、トランジスタＭ２、トランジスタＭ３、および容量Ｃを有する。トランジスタＭ１のソースまたはドレインの一方は、トランジスタＭ２のゲート、および容量Ｃの一方の電極に電気的に接続される。トランジスタＭ１のソースまたはドレインの他方は、書き込み用のビット線ＷＢＬに電気的に接続される。トランジスタＭ１のゲートは、書き込み用のワード線ＷＷＬに電気的に接続される。容量Ｃの他方の電極は、容量線ＣＬに電気的に接続される。トランジスタＭ２のソースまたはドレインの一方は、トランジスタＭ３のソースまたはドレインの一方に電気的に接続される。トランジスタＭ２のソースまたはドレインの他方は、ソース線ＳＬに電気的に接続される。トランジスタＭ３のゲートは、読み出し用のワード線ＲＷＬに電気的に接続される。トランジスタＭ３のソースまたはドレインの他方は、読み出し用のビット線ＲＢＬに電気的に接続される。トランジスタＭ３は、ｎチャネル型のトランジスタを図示したが、ｐチャネル型トランジスタでもよい。トランジスタＭ１を非導通状態にすることで、電荷保持ノードＦＮにデータに応じた電荷を保持することができる。トランジスタＭ２およびトランジスタＭ３のそれぞれは、ＯＳトランジスタである。なお、トランジスタＭ２およびトランジスタＭ３の少なくとも一は、Ｓｉトランジスタであってもよい。なお、トランジスタＭ１は、上述した図５Ｃまたは図５Ｄに示すトランジスタＭ１と同様の構成とすることもできる。
なお図５Ｂ乃至図５Ｄに示すようなメモリセルの構成は、ＤＯＳＲＡＭ（登録商標）と呼称される。ＤＯＳＲＡＭとは、Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）の略称である。ＤＯＳＲＡＭを用いた構成は、ＯＳトランジスタのソースまたはドレインの一方と、容量の一方の電極と、を電気的に接続することで、ＯＳトランジスタを非導通状態とした場合に、容量の一方の電極に蓄積された電荷を保持することができる。ＤＯＳＲＡＭを用いた構成は、記憶するデータが増加する場合に特に有効である。例えば、ＤＯＳＲＡＭは、記憶回路のメモリセルをＳＲＡＭ（Ｓｔａｔｉｃ　ＲＡＭ）で構成する場合と比べて、回路面積の増加を抑制できる。特に図５Ｂ乃至図５Ｄに示すメモリセルの構成は、回路面積の増加の抑制に有効である。
また図５Ｅおよび図５Ｆに示すようなメモリセルの構成は、ＮＯＳＲＡＭ（登録商標）と呼称される。ＮＯＳＲＡＭとは、Ｎｏｎｖｏｌａｔｉｌｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ＲＡＭの略称である。ＮＯＳＲＡＭを用いた構成は、書き込み用のＯＳトランジスタのソースまたはドレインの一方と、読み出し用のトランジスタのゲートと、を電気的に接続することで、書き込み用のＯＳトランジスタを非導通状態とした場合に、読み出し用のトランジスタのゲートに蓄積された電荷を保持することができる。ＮＯＳＲＡＭを用いた構成は、不揮発性メモリとして用いられてもよい。例えば、ＮＯＳＲＡＭは、書き込み用のＯＳトランジスタを非導通状態とすることで、パワーゲーティング状態においてもデータを記憶し続けることができる。
なお、図５Ｂ乃至図５Ｆに示す回路構成はあくまで一例であり、本発明の一態様を実現可能であれば任意の構成とすることができる。
＜動作例＞
本発明の一態様に係る半導体装置１００の動作例について説明する。半導体装置１００は、通常状態または過熱状態で動作する。本実施の形態等において、通常状態は、コア１１５の周辺または内部の温度Ｔが予め定められた温度しきい値Ｔｔｈ未満（温度Ｔが温度しきい値Ｔｔｈ未満）である状態、であるとする。また、過熱状態は、コア１１５の周辺または内部の温度Ｔが予め定められた温度しきい値Ｔｔｈ以上（温度Ｔが温度しきい値Ｔｔｈ以上）である状態、であるとする。また、通常状態において、温度Ｔが温度しきい値Ｔｔｈ以上である状態が一定時間続くことで、過熱状態に遷移するとする。また、過熱状態において、温度Ｔが温度しきい値Ｔｔｈ未満である状態が一定時間続くことで、通常状態に遷移するとする。
なお、上記の温度しきい値Ｔｔｈとして、例えば、６０℃以上１００℃以下の温度、より好ましくは、６０℃以上８０℃以下の温度、を設定すればよい。
また、上記の一定時間として、好ましくは、０．１秒以上１０秒以下の時間、より好ましくは、０．１秒以上１秒以下の時間、を設定すればよい。
半導体装置１００は、通常状態の場合、第１キャッシュ１１１を使用して、コア１１５でプログラム処理を行う。すなわち、通常状態の場合、キャッシュ部１１３は、第１キャッシュモード（第１キャッシュ１１１が有効状態、かつ、第２キャッシュ１１２が無効状態）で動作する。また、半導体装置１００は、過熱状態の場合、第２キャッシュ１１２を使用して、コア１１５でプログラム処理を行う。すなわち、過熱状態の場合、キャッシュ部１１３は、第２キャッシュモード（第２キャッシュ１１２が有効状態、かつ、第１キャッシュ１１１が無効状態）で動作する。なお、半導体装置１００は、通常状態から過熱状態に遷移した際に、キャッシュ部１１３の動作を第１キャッシュモードから第２キャッシュモードに切り替える処理を行う。また、半導体装置１００は、過熱状態から通常状態に遷移した際に、キャッシュ部１１３の動作を第２キャッシュモードから第１キャッシュモードに切り替える処理を行う。
図６、図７Ａ、および図７Ｂは、半導体装置１００の動作例を説明するフローチャートである。図６に示すフローチャートは、通常状態（第１キャッシュモード）、通常状態から過熱状態への遷移（第１キャッシュモードから第２キャッシュモードへの切り替え）、過熱状態（第２キャッシュモード）、および、過熱状態から通常状態への遷移（第２キャッシュモードから第１キャッシュモードへの切り替え）、のそれぞれにおける半導体装置１００の動作例である。図７Ａに示すフローチャートは、第１キャッシュモードから第２キャッシュモードに切り替える処理（処理Ａ（Ｐｒｏｃｅｓｓ　Ａ））の一例である。図７Ｂに示すフローチャートは、第２キャッシュモードから第１キャッシュモードに切り替える処理（処理Ｂ（Ｐｒｏｃｅｓｓ　Ｂ））の一例である。
〔通常状態（第１キャッシュモード）〕
プログラム処理が実行されている間（ステップＳ０１）、以下に説明する動作が行われる。通常状態において、半導体装置１００が備える少なくとも一のコア１１５で、プログラム処理が実行されているとする。まず、熱検出部１１６は、温度センサ１３１を用いて、コア１１５の周辺または内部の温度Ｔを計測する（ステップＳ０２）。そして、熱検出部１１６は、温度Ｔが予め定められた温度しきい値Ｔｔｈ以上（温度Ｔが温度しきい値Ｔｔｈ以上）であるかどうかの情報を、バス１１７を介してキャッシュ制御部１１４へ送る。
次に、キャッシュ制御部１１４は、温度Ｔが温度しきい値Ｔｔｈ以上であるかどうかの情報を、熱検出部１１６から受け取り、過熱状態であるかどうか（温度Ｔが温度しきい値Ｔｔｈ以上である状態が一定時間続いているかどうか）判定する（ステップＳ０３）。通常状態である（過熱状態でない）場合、キャッシュ制御部１１４は、第２キャッシュ１１２が有効状態であるかどうか判定する（ステップＳ０８）。通常状態では、第１キャッシュモードである（第２キャッシュ１１２が有効状態でない）ため、ステップＳ０１に戻る。
すなわち、半導体装置１００は、通常状態でプログラム処理が実行されている間、ステップＳ０１、ステップＳ０２、ステップＳ０３、およびステップＳ０８、を順に繰り返して行う。
〔通常状態から過熱状態への遷移（第１キャッシュモードから第２キャッシュモードへの切り替え）〕
通常状態でプログラム処理の実行を続けていると、コア１１５の周辺または内部の温度Ｔが上昇し、予め定められた温度しきい値Ｔｔｈ以上（温度Ｔが温度しきい値Ｔｔｈ以上）になる場合がある。温度Ｔが温度しきい値Ｔｔｈ以上である状態が一定時間続いた場合、ステップＳ０３で、過熱状態であると判定される。過熱状態である場合、キャッシュ制御部１１４は、第１キャッシュ１１１が有効状態であるかどうか判定する（ステップＳ０４）。通常状態から過熱状態に遷移した直後では、第１キャッシュモードである（第１キャッシュ１１１が有効状態である）ため、第１キャッシュモードから第２キャッシュモードへの切り替えを行う（ステップＳ０５乃至ステップＳ０７）。そして、第１キャッシュモードから第２キャッシュモードへの切り替えを行った後、ステップＳ０１に戻る。
第１キャッシュモードから第２キャッシュモードへの切り替えについて説明する。まず、キャッシュ制御部１１４は、コア１１５へ割り込み要求を送り、かつ、当該要求を受け取ったコア１１５は、実行中のプログラム処理を停止させる（ステップＳ０５）。次に、キャッシュ制御部１１４は、処理Ａ（第１キャッシュモードから第２キャッシュモードに切り替える処理）を行う（ステップＳ０６）。例えば、キャッシュ制御部１１４は、コア１１５から読み取り要求を受け取った際に、第２キャッシュ１１２とやり取りするように、制御すればよい。そして、キャッシュ制御部１１４は、コア１１５へ割り込み要求を送り、かつ、当該要求を受け取ったコア１１５は、停止中のプログラム処理を再開させる（ステップＳ０７）。
ステップＳ０６の処理Ａについて説明する（図７Ａを参照）。処理Ａでは、キャッシュ制御部１１４は、第１キャッシュ１１１を無効状態にし、かつ、第２キャッシュ１１２を有効状態にする（ステップＳ２１）。
具体的には、例えば、図２において、キャッシュ制御部１１４は、スイッチＳＷ１１乃至スイッチＳＷ１３がオフ状態となる信号ＭＥＭ１＿ＥＮと、スイッチＳＷ１５乃至スイッチＳＷ１７がオン状態となる信号ＭＥＭ２＿ＥＮと、スイッチＳＷ１８がオン状態となる信号ＭＥＭ２＿ＰＷと、を出力すればよい。また、例えば、図３において、キャッシュ制御部１１４は、Ｌレベルである信号ＭＥＭ１＿ＥＮと、Ｈレベルである信号ＭＥＭ２＿ＥＮと、Ｈレベルである信号ＭＥＭ２＿ＰＷと、を出力すればよい。ここで、Ｌレベルは、トランジスタＭ１１乃至トランジスタＭ１３がオフ状態となる電位（例えば、電位ＶＳＳ、または電位ＶＳＳよりも低い電位）である。また、Ｈレベルは、トランジスタＭ１５乃至トランジスタＭ１８がオン状態となる電位（例えば、電位ＶＤＤ、または電位ＶＤＤよりも高い電位）である。
これによって、キャッシュ制御部１１４は、コア１１５から読み取り要求を受け取った際に、信号ＡＤＤＲ、信号ＤＡＴＡ、および信号ＨＩＴを、第２キャッシュ１１２とやり取りするようになる。
また、第１キャッシュ１１１は、信号ＡＤＤＲ、信号ＤＡＴＡ、および信号ＨＩＴのやり取りに関与しなくなる。換言すると、第１キャッシュ１１１は、プログラム処理の実行に使用されなくなる。そのため、例えば、キャッシュ制御部１１４は、第１キャッシュ１１１への電源の供給を停止させてもよい。第１キャッシュ１１１への電源の供給を停止させることで、半導体装置１００の消費電力の低減を図ることができる。
第１キャッシュ１１１への電源の供給を停止させる方法の一例として、図２において、キャッシュ制御部１１４は、スイッチＳＷ１４がオフ状態となる信号ＭＥＭ１＿ＰＷを出力してもよい。また、例えば、図３において、キャッシュ制御部１１４は、Ｌレベルである信号ＭＥＭ１＿ＰＷを出力してもよい。ここで、Ｌレベルは、トランジスタＭ１４がオフ状態となる電位（例えば、電位ＶＳＳ、または電位ＶＳＳよりも低い電位）である。
または、第１キャッシュ１１１への電源の供給を停止させる方法の別の例として、キャッシュ制御部１１４は、第１キャッシュ１１１への電源の供給を停止させる指令を、電源制御部１２２へ送り、かつ、電源制御部１２２は、当該指令を受け取ることで、第１キャッシュ１１１への電源の供給を停止させてもよい。
なお、例えば、キャッシュ制御部１１４は、第１キャッシュ１１１へのクロック信号の供給を停止させてもよい。第１キャッシュ１１１へのクロック信号の供給を停止させることで、半導体装置１００の消費電力の低減を図ることができる。
第１キャッシュ１１１へのクロック信号の供給を停止させる方法の一例として、キャッシュ制御部１１４は、第１キャッシュ１１１へのクロック信号の供給を停止させる指令を、クロック制御部１２３へ送り、かつ、クロック制御部１２３は、当該指令を受け取ることで、第１キャッシュ１１１へのクロック信号の供給を停止させてもよい。
〔過熱状態（第２キャッシュモード）〕
過熱状態に遷移し、第２キャッシュモードへの切り替えを行った後では、過熱状態が続く間、ステップＳ０３で、過熱状態であると判定される。そして、ステップＳ０４で、第２キャッシュモードである（第１キャッシュ１１１が有効状態でない）と判定される。
すなわち、半導体装置１００は、過熱状態でプログラム処理が実行されている間、ステップＳ０１、ステップＳ０２、ステップＳ０３、およびステップＳ０４、を順に繰り返して行う。
〔過熱状態から通常状態への遷移（第２キャッシュモードから第１キャッシュモードへの切り替え）〕
過熱状態でプログラム処理の実行を続けていると、コア１１５の周辺または内部の温度Ｔが下降し、予め定められた温度しきい値Ｔｔｈ未満（温度Ｔが温度しきい値Ｔｔｈ未満）になる場合がある。温度Ｔが温度しきい値Ｔｔｈ未満である状態が一定時間続いた場合、ステップＳ０３で、通常状態である（過熱状態でない）と判定される。通常状態である場合、キャッシュ制御部１１４は、第２キャッシュ１１２が有効状態であるかどうか判定する（ステップＳ０８）。過熱状態から通常状態に遷移した直後では、第２キャッシュモードである（第２キャッシュ１１２が有効状態である）ため、第２キャッシュモードから第１キャッシュモードへの切り替えを行う（ステップＳ０９乃至ステップＳ１１）。そして、第２キャッシュモードから第１キャッシュモードへの切り替えを行った後、ステップＳ０１に戻る。
第２キャッシュモードから第１キャッシュモードへの切り替えについて説明する。まず、キャッシュ制御部１１４は、コア１１５へ割り込み要求を送り、かつ、当該要求を受け取ったコア１１５は、実行中のプログラム処理を停止させる（ステップＳ０９）。次に、キャッシュ制御部１１４は、処理Ｂ（第２キャッシュモードから第１キャッシュモードに切り替える処理）を行う（ステップＳ１０）。例えば、キャッシュ制御部１１４は、コア１１５から読み取り要求を受け取った際に、第１キャッシュ１１１とやり取りするように、制御すればよい。そして、キャッシュ制御部１１４は、コア１１５へ割り込み要求を送り、かつ、当該要求を受け取ったコア１１５は、停止中のプログラム処理を再開させる（ステップＳ１１）。
ステップＳ１０の処理Ｂについて説明する（図７Ｂを参照）。処理Ｂでは、キャッシュ制御部１１４は、第２キャッシュ１１２を無効状態にし、かつ、第１キャッシュ１１１を有効状態にする（ステップＳ３１）。
具体的には、例えば、図２において、キャッシュ制御部１１４は、スイッチＳＷ１１乃至スイッチＳＷ１３がオン状態となる信号ＭＥＭ１＿ＥＮと、スイッチＳＷ１４がオン状態となる信号ＭＥＭ１＿ＰＷと、スイッチＳＷ１５乃至スイッチＳＷ１７がオフ状態となる信号ＭＥＭ２＿ＥＮと、を出力すればよい。また、例えば、図３において、キャッシュ制御部１１４は、Ｈレベルである信号ＭＥＭ１＿ＥＮと、Ｈレベルである信号ＭＥＭ１＿ＰＷと、Ｌレベルである信号ＭＥＭ２＿ＥＮと、を出力すればよい。ここで、Ｈレベルは、トランジスタＭ１１乃至トランジスタＭ１４がオン状態となる電位（例えば、電位ＶＤＤ、または電位ＶＤＤよりも高い電位）である。また、Ｌレベルは、トランジスタＭ１５乃至トランジスタＭ１７がオン状態となる電位（例えば、電位ＶＳＳ、または電位ＶＳＳよりも低い電位）である。
これによって、キャッシュ制御部１１４は、コア１１５から読み取り要求を受け取った際に、信号ＡＤＤＲ、信号ＤＡＴＡ、および信号ＨＩＴを、第１キャッシュ１１１とやり取りするようになる。
また、第２キャッシュ１１２は、信号ＡＤＤＲ、信号ＤＡＴＡ、および信号ＨＩＴのやり取りに関与しなくなる。換言すると、第２キャッシュ１１２は、プログラム処理の実行に使用されなくなる。そのため、例えば、キャッシュ制御部１１４は、第２キャッシュ１１２への電源の供給を停止させてもよい。第２キャッシュ１１２への電源の供給を停止させることで、半導体装置１００の消費電力の低減を図ることができる。
第２キャッシュ１１２への電源の供給を停止させる方法の一例として、図２において、キャッシュ制御部１１４は、スイッチＳＷ１８がオフ状態となる信号ＭＥＭ２＿ＰＷを出力してもよい。また、例えば、図３において、キャッシュ制御部１１４は、Ｌレベルである信号ＭＥＭ２＿ＰＷを出力してもよい。ここで、Ｌレベルは、トランジスタＭ１８がオフ状態となる電位（例えば、電位ＶＳＳ、または電位ＶＳＳよりも低い電位）である。
または、第２キャッシュ１１２への電源の供給を停止させる方法の別の例として、キャッシュ制御部１１４は、第２キャッシュ１１２への電源の供給を停止させる指令を、電源制御部１２２へ送り、かつ、電源制御部１２２は、当該指令を受け取ることで、第２キャッシュ１１２への電源の供給を停止させてもよい。
なお、例えば、キャッシュ制御部１１４は、第２キャッシュ１１２へのクロック信号の供給を停止させてもよい。第２キャッシュ１１２へのクロック信号の供給を停止させることで、半導体装置１００の消費電力の低減を図ることができる。
第２キャッシュ１１２へのクロック信号の供給を停止させる方法の一例として、キャッシュ制御部１１４は、第２キャッシュ１１２へのクロック信号の供給を停止させる指令を、クロック制御部１２３へ送り、かつ、クロック制御部１２３は、当該指令を受け取ることで、第２キャッシュ１１２へのクロック信号の供給を停止させてもよい。
このように、コア１１５の周辺または内部の温度に応じて、第１キャッシュ１１１と第２キャッシュ１１２とを切り替えて使用することで、半導体装置１００の温度上昇に伴う動作速度の低下を抑制することができる。
＜動作例２＞
本発明の一態様に係る半導体装置１００の動作は、上述した動作例に限らない。例えば、図６に示すフローチャートにおいて、処理Ａ（第１キャッシュモードから第２キャッシュモードに切り替える処理）は、図７Ａに示すフローチャートに限らない。図８Ａは、処理Ａの別の例を説明するフローチャートである。また、図６に示すフローチャートにおいて、処理Ｂ（第２キャッシュモードから第１キャッシュモードに切り替える処理）は、図７Ｂに示すフローチャートに限らない。図８Ｂは、処理Ｂの別の例を説明するフローチャートである。
なお、後述する図８Ａおよび図８Ｂの説明において、図７Ａおよび図７Ｂと同様の箇所については、上述した説明を適宜参酌できるため、説明を省略する場合がある。
図８Ａに示す処理Ａでは、まず、第２キャッシュ１１２を有効状態にする（ステップＳ４１）。次に、第１キャッシュ１１１に格納されている情報（例えば、データ、アドレス、および属性情報など）を第２キャッシュ１１２にコピーする（ステップＳ４２）。そして、第１キャッシュ１１１を無効状態にする（ステップＳ４３）。
具体的には、ステップＳ４１では、例えば、図２において、キャッシュ制御部１１４は、スイッチＳＷ１５乃至スイッチＳＷ１７がオン状態となる信号ＭＥＭ２＿ＥＮと、スイッチＳＷ１８がオン状態となる信号ＭＥＭ２＿ＰＷと、を出力すればよい。これによって、キャッシュ制御部１１４は、信号ＡＤＤＲ、信号ＤＡＴＡ、および信号ＨＩＴを、第２キャッシュとやり取りすることができるようになる。
次に、ステップＳ４２では、例えば、キャッシュ制御部１１４は、信号ＡＤＤＲ、信号ＤＡＴＡ、および信号ＨＩＴを介して、第１キャッシュ１１１に格納されている情報（例えば、データ、アドレス、および属性情報など）を第１キャッシュ１１１から読み出し、かつ、当該読み出した情報を第２キャッシュ１１２に書き込むように、制御すればよい。
そして、ステップＳ４３では、例えば、図２において、キャッシュ制御部１１４は、スイッチＳＷ１１乃至スイッチＳＷ１３がオフ状態となる信号ＭＥＭ１＿ＥＮを出力すればよい。これによって、第１キャッシュ１１１は、信号ＡＤＤＲ、信号ＤＡＴＡ、および信号ＨＩＴのやり取りに関与しなくなる。なお、キャッシュ制御部１１４は、スイッチＳＷ１４がオフ状態となる信号ＥＭ１＿ＰＷを出力してもよい。これによって、第１キャッシュ１１１への電源の供給を停止させることで、半導体装置１００の消費電力の低減を図ることができる。
よって、図８Ａに示す処理Ａを採用した場合、ステップＳ０５でプログラム処理を停止させた時点で第１キャッシュ１１１に格納されている情報（例えば、データ、アドレス、および属性情報など）が、ステップＳ０６で第２キャッシュ１１２にコピーされる。つまり、ステップＳ０７でプログラム処理を再開させた際、コア１１５でプログラム処理を行うためのデータが、第２キャッシュ１１２に格納されている状態になる。そのため、プログラム処理を再開させた後、キャッシュ制御部１１４がコア１１５から読み取り要求を受け取った際に、メモリ１４１から当該データの読み出しをすることなく、第２キャッシュ１１２とやり取りすることができる。よって、半導体装置１００の動作速度の向上を図ることができる。
図８Ｂに示す処理Ｂでは、まず、第１キャッシュ１１１を有効状態にする（ステップＳ５１）。次に、第２キャッシュ１１２に格納されている情報（例えば、データ、アドレス、および属性情報など）を第１キャッシュ１１１にコピーする（ステップＳ５２）。そして、第２キャッシュ１１２を無効状態にする（ステップＳ５３）。
具体的には、ステップＳ５１では、例えば、図２において、キャッシュ制御部１１４は、スイッチＳＷ１１乃至スイッチＳＷ１３がオン状態となる信号ＭＥＭ１＿ＥＮと、スイッチＳＷ１４がオン状態となる信号ＭＥＭ１＿ＰＷと、を出力すればよい。これによって、キャッシュ制御部１１４は、信号ＡＤＤＲ、信号ＤＡＴＡ、および信号ＨＩＴを、第１キャッシュとやり取りすることができるようになる。
次に、ステップＳ５２では、例えば、キャッシュ制御部１１４は、信号ＡＤＤＲ、信号ＤＡＴＡ、および信号ＨＩＴを介して、第２キャッシュ１１２に格納されている情報（例えば、データ、アドレス、および属性情報など）を第２キャッシュ１１２から読み出し、かつ、当該読み出した情報を第１キャッシュ１１１に書き込むように、制御すればよい。
そして、ステップＳ５３では、例えば、図２において、キャッシュ制御部１１４は、スイッチＳＷ１５乃至スイッチＳＷ１７がオフ状態となる信号ＭＥＭ２＿ＥＮを出力すればよい。これによって、第２キャッシュ１１２は、信号ＡＤＤＲ、信号ＤＡＴＡ、および信号ＨＩＴのやり取りに関与しなくなる。なお、キャッシュ制御部１１４は、スイッチＳＷ１８がオフ状態となる信号ＥＭ２＿ＰＷを出力してもよい。これによって、第２キャッシュ１１２への電源の供給を停止させることで、半導体装置１００の消費電力の低減を図ることができる。
よって、図８Ｂに示す処理Ｂを採用した場合、ステップＳ０９でプログラム処理を停止させた時点で第２キャッシュ１１２に格納されている情報（例えば、データ、アドレス、および属性情報など）が、ステップＳ１０で第１キャッシュ１１１にコピーされる。つまり、ステップＳ１１でプログラム処理を再開させた際、コア１１５でプログラム処理を行うためのデータが、第１キャッシュ１１１に格納されている状態になる。そのため、プログラム処理を再開させた後、キャッシュ制御部１１４がコア１１５から読み取り要求を受け取った際に、メモリ１４１から当該データの読み出しをすることなく、第１キャッシュ１１１とやり取りすることができる。よって、半導体装置１００の動作速度の向上を図ることができる。
本発明の一態様に係る半導体装置は、上述した半導体装置１００の説明に限定されない。本実施の形態で例示した構成例、動作例、およびそれらに対応する図面等は、少なくともその一部を、他の構成例、動作例、他の図面、および本明細書等に記載する他の実施の形態等と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、上述した半導体装置の実装例について説明する。
＜実装例＞
図９は、本発明の一態様に係る半導体装置１７０の実装例を説明する模式図である。図９に示すように、半導体装置１７０は、基板１７１を備える。基板１７１は、例えば、シリコンを含む基板などである。なお、基板１７１として、例えば、炭化ケイ素、または窒化ガリウムなどの化合物半導体を含む基板を用いてもよい。
なお、図９に示す模式図では、半導体装置１７０を構成する各要素の位置関係の説明をわかりやすくするため、Ｚ方向を規定している。図９において、Ｚ方向は、基板１７１の面に対して垂直方向または概略垂直方向であるとする。本実施の形態等において、概略垂直とは、対象となる二つの要素のなす角度が、８５度以上９５度以下である状態をいう。本実施の形態等では、理解を容易にするため、Ｚ方向を垂直方向と呼ぶ場合がある。
基板１７１の一方の面側に、コア領域１８５と、メモリ領域１８１［０］と、が形成される。コア領域１８５、およびメモリ領域１８１［０］は、Ｓｉトランジスタ（チャネル形成領域にシリコンを含むトランジスタ）、またはＳｉトランジスタを含む回路が設けられる領域である。
コア領域１８５の上の垂直方向に積層して、一または複数のメモリ層（メモリ層１８２［１］乃至メモリ層１８２［ｐ］（ｐは正の整数））が形成される。メモリ層１８２［１］乃至メモリ層１８２［ｐ］のそれぞれは、ＯＳトランジスタ（チャネル形成領域に酸化物半導体を含むトランジスタ）、またはＯＳトランジスタを含む回路が設けられる層である。
基板１７１、およびメモリ層１８２［１］乃至メモリ層１８２［ｐ］のそれぞれの間に、ビア１７２が形成される。
基板１７１、およびメモリ層１８２［１］乃至メモリ層１８２［ｐ］のそれぞれは、それぞれの間に形成されたビア１７２を介して、互いに電気的に接続される。すなわち、基板１７１の一方の面側に設けられた回路、およびメモリ層１８２［１］乃至メモリ層１８２［ｐ］のそれぞれに設けられた回路は、それぞれの間に形成されたビア１７２を介して、互いに電気的に接続される。例えば、基板１７１とメモリ層１８２［１］との間に形成されたビア１７２を介して、基板１７１の一方の面側に設けられた回路と、メモリ層１８２［１］に設けられた回路とが、互いに電気的に接続される。また、メモリ層１８２［１］とメモリ層１８２［２］との間に形成されたビア１７２を介して、メモリ層１８２［１］に設けられた回路と、メモリ層１８２［２］に設けられた回路とが、互いに電気的に接続される。
つまり、基板１７１、およびメモリ層１８２［１］乃至メモリ層１８２［ｐ］は、モノリシックで作製される。
メモリ領域１８１［０］の上の垂直方向に積層して、一または複数のダイ（ダイ１８０［１］乃至ダイ１８０［ｑ］（ｑは正の整数））が配置される。ダイ１８０［１］乃至ダイ１８０［ｑ］のそれぞれは、例えば、シリコンダイなどである。
なお、本明細書等において、ダイとは、半導体チップの製造工程で、例えば円盤状の基板（ウエハともいう）などに回路パターンを形成し、さいの目状に切り分けて得られたチップ片を表す。なお、ダイに用いることのできる半導体材料として、例えば、シリコン（Ｓｉ）、炭化ケイ素（ＳｉＣ）、または窒化ガリウム（ＧａＮ）などが挙げられる。例えば、シリコン基板（シリコンウエハともいう）から得られたダイを、シリコンダイという場合がある。
ダイ１８０［１］乃至ダイ１８０［ｑ］のそれぞれの一方の面側に、メモリ領域１８１［１］乃至メモリ領域１８１［ｑ］のそれぞれが、一対一で対応するように形成される。メモリ領域１８１［１］乃至メモリ領域１８１［ｑ］のそれぞれは、Ｓｉトランジスタ、またはＳｉトランジスタを含む回路が設けられる領域である。
基板１７１、およびダイ１８０［１］乃至ダイ１８０［ｑ］のそれぞれの一方の面側（すなわち、メモリ領域１８１［０］乃至メモリ領域１８１［ｑ］のそれぞれの上）に、電極１７３が形成される。ダイ１８０［１］乃至ダイ１８０［ｑ］のそれぞれの他方の面側に、電極１７４が形成される。ダイ１８０［１］乃至ダイ１８０［ｑ］のそれぞれのダイにおいて、電極１７３と電極１７４とを電気的に接続するプラグ１７５が、当該ダイを貫通して形成される。プラグ１７５は、例えば、シリコン貫通電極（ＴＳＶ：Ｔｈｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）である。
基板１７１、およびダイ１８０［１］乃至ダイ１８０［ｑ］のそれぞれは、基板１７１、およびダイ１８０［１］乃至ダイ１８０［ｑ−１］のそれぞれの一方の面側に形成された電極１７３と、ダイ１８０［１］乃至ダイ１８０［ｑ］のそれぞれの他方の面側に形成された電極１７４と、が接合されることで、互いに電気的に接続される。すなわち、メモリ領域１８１［０］乃至メモリ領域１８１［ｑ］のそれぞれに設けられた回路は、基板１７１、およびダイ１８０［１］乃至ダイ１８０［ｑ−１］のそれぞれの一方の面側に形成された電極１７３と、ダイ１８０［１］乃至ダイ１８０［ｑ］のそれぞれの他方の面側に形成された電極１７４と、が接合されることで、互いに電気的に接続される。例えば、基板１７１の一方の面側に形成された電極１７３と、ダイ１８０［１］の他方の面側に形成された電極１７４と、が接合されることで、メモリ領域１８１［０］に設けられた回路と、メモリ領域１８１［１］に設けられた回路とが、互いに電気的に接続される。また、ダイ１８０［１］の一方の面側に形成された電極１７３と、ダイ１８０［２］の他方の面側に形成された電極１７４と、が接合されることで、メモリ領域１８１［１］に設けられた回路と、メモリ領域１８１［２］に設けられた回路とが、互いに電気的に接続される。
なお、電極１７３および電極１７４のそれぞれに、同じ導電性材料を用いることが好ましい。電極１７３および電極１７４の導電性材料として、例えば、アルミニウム、クロム、銅、タンタル、スズ、亜鉛、金、銀、白金、チタン、モリブデン、およびタングステンから選ばれた元素を含む金属膜、または、上記の元素を成分とする金属窒化物膜（例えば、窒化チタン膜、窒化モリブデン膜、または窒化タングステン膜など）、などを用いることができる。特に、電極１７３および電極１７４の導電性材料として、銅を用いることが好ましい。これによって、Ｃｕ−Ｃｕ直接接合技術（銅（Ｃｕ）の電極同士を接続することで電気的導通を図る技術）を適用することができる。なお、電極１７３および電極１７４の上にマイクロバンプを形成して接合する、マイクロバンプ接合技術を適用してもよい。
なお、例えば、ダイ１８０［ｑ］において、電極１７３が形成されなくてもよい場合がある。
また、例えば、ダイ１８０［１］乃至ダイ１８０［ｑ］のそれぞれの他方の面側に、メモリ領域１８１［１］乃至メモリ領域１８１［ｑ］のそれぞれが、一対一で対応するように形成されてもよい。この場合、例えば、ダイ１８０［ｑ］において、電極１７３およびプラグ１７５が形成されなくてもよい場合がある。
また、例えば、図９では、基板１７１、およびダイ１８０［１］乃至ダイ１８０［ｑ］のそれぞれにおいて、一方の面側と他方の面側とが、互いに向き合うように配置されるが、これに限らない。例えば、ダイ１８０［１］乃至ダイ１８０［ｑ］の少なくとも一において、一方の面側同士または他方の面側同士が、互いに向き合うように配置されてもよい。この場合、例えば、電極１７３同士または電極１７４同士が接合されることで、互いに電気的に接続される。また、例えば、ダイ１８０［ｑ］において、電極１７４およびプラグ１７５が形成されなくてもよい場合がある。
なお、本実施の形態で説明した半導体装置１７０は、上述の実施の形態１で説明した半導体装置１００の実装例である。よって、半導体装置１７０は、例えば、半導体装置１００が備える第１キャッシュ１１１の一部（例えば、メモリセル部）がメモリ領域１８１［０］乃至メモリ領域１８１［ｑ］に、かつ、半導体装置１００が備える第２キャッシュ１１２の一部（例えば、メモリセル部）がメモリ層１８２［１］乃至メモリ層１８２［ｐ］に、かつ、半導体装置１００が備えるコア１１５がコア領域１８５に、それぞれ、設けられた構成であるとすることができる。なお、半導体装置１００が備える他の構成要素（例えば、キャッシュ制御部１１４、および熱検出部１１６など）は、例えば、基板１７１に設けられるとよい。
つまり、半導体装置１７０は、例えば、基板１７１に設けられたコア１１５の上の垂直方向に積層して、第２キャッシュ１１２が設けられた構成である。これによって、第２キャッシュ１１２は、例えば、記憶密度を高くすることができ、かつ、信号の遅延時間を短くすることができる。また、半導体装置１７０は、例えば、基板１７１の上の垂直方向に積層して配置されたダイ１８０［１］乃至ダイ１８０［ｑ］に、第１キャッシュ１１１が設けられた構成である。これによって、第１キャッシュ１１１は、例えば、記憶密度を高くすることができ、かつ、信号の遅延時間を短くすることができる。これらの特長によって、例えば、半導体装置１７０の動作速度の向上、および小型化を図ることができる。
＜実装例２＞
本発明の一態様に係る半導体装置１７０の実装は、上述した実装例に限らない。図１０は、半導体装置１７０の別の実装例を説明する模式図である。
なお、後述する図１０の説明において、図９と同様の箇所については、上述した説明を適宜参酌できるため、説明を省略する場合がある。
図１０に示す半導体装置１７０では、基板１７１に形成されたコア領域１８５の上の垂直方向に積層して、メモリ層１８２［１］乃至メモリ層１８２［ｐ］が形成される。かつ、メモリ層１８２［ｐ］の上の垂直方向に積層して、メモリ領域１８１［１］乃至メモリ領域１８１［ｑ］のそれぞれが形成された、ダイ１８０［１］乃至ダイ１８０［ｑ］が配置される。
メモリ層１８２［ｐ］、およびダイ１８０［１］は、メモリ層１８２［ｐ］に形成された電極１７３と、ダイ１８０［１］の他方の面側に形成された電極１７４と、が接合されることで、互いに電気的に接続される。すなわち、メモリ層１８２［ｐ］に設けられた回路、およびメモリ領域１８１［１］に設けられた回路は、メモリ層１８２［ｐ］に形成された電極１７３と、ダイ１８０［１］の他方の面側に形成された電極１７４と、が接合されることで、互いに電気的に接続される。
つまり、図１０に示す半導体装置１７０は、例えば、基板１７１に設けられたコア１１５の上の垂直方向に積層して、第２キャッシュ１１２が設けられ、かつ、第２キャッシュ１１２の上の垂直方向に積層して、第１キャッシュ１１１が設けられた構成である。これによって、第１キャッシュ１１１は、例えば、記憶密度を高くすることができ、かつ、信号の遅延時間を短くすることができる。これらの特長によって、例えば、半導体装置１７０の動作速度の向上、および小型化を図ることができる。
なお、第２キャッシュ１１２が設けられたメモリ層１８２［１］乃至メモリ層１８２［ｐ］は、コア１１５で発生した熱が第１キャッシュ１１１に与える影響を低減する機能を有することができる。
なお、本発明の一態様に係る半導体装置は、上述した半導体装置に限定されない。本実施の形態で例示した構成例、動作例、およびそれらに対応する図面等は、少なくともその一部を、他の構成例、動作例、他の図面、および本明細書等に記載する他の実施の形態等と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、上記実施の形態で説明した半導体装置に適用可能なトランジスタの構成について説明する。一例として、異なる電気特性を有するトランジスタを積層して設ける構成について説明する。当該構成とすることで、半導体装置の設計自由度を高めることができる。また、異なる電気特性を有するトランジスタを積層して設けることで、半導体装置の集積度を高めることができる。
半導体装置の断面構造の一部を図１１に示す。図１１に示す半導体装置は、トランジスタ５５０と、トランジスタ５００と、容量６００と、を有している。図１２Ａはトランジスタ５００のチャネル長方向の断面図であり、図１２Ｂはトランジスタ５００のチャネル幅方向の断面図であり、図１２Ｃはトランジスタ５５０のチャネル幅方向の断面図である。例えば、トランジスタ５００は上記実施の形態に示したＯＳトランジスタに相当し、トランジスタ５５０はＳｉトランジスタに相当する。
図１１では、トランジスタ５００はトランジスタ５５０の上方に設けられ、容量６００はトランジスタ５５０、およびトランジスタ５００の上方に設けられている。
トランジスタ５５０は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、ソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。
図１２Ｃに示すように、トランジスタ５５０は、半導体領域３１３の上面およびチャネル幅方向の側面が絶縁体３１５を介して導電体３１６に覆われている。このように、トランジスタ５５０をＦｉｎ型とすることにより、実効上のチャネル幅が増大することで、トランジスタ５５０のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ５５０のオフ特性を向上させることができる。
なお、トランジスタ５５０は、ｐチャネル型またはｎチャネル型のいずれでもよい。
トランジスタ５５０は、例えば、半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域またはドレイン領域の一方となる低抵抗領域３１４ａ、および、ソース領域またはドレイン領域の他方となる低抵抗領域３１４ｂ、などにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、トランジスタ５５０は、例えば、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、またはＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。または、トランジスタ５５０は、結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。または、トランジスタ５５０は、例えば、ＧａＡｓおよびＧａＡｌＡｓなどを用いたＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
低抵抗領域３１４ａおよび低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、例えば、ヒ素、もしくはリンなどのｎ型の導電性を付与する元素、または、ホウ素などのｐ型の導電性を付与する元素、を含む。
ゲート電極として機能する導電体３１６は、例えば、ヒ素、またはリンなどのｎ型の導電性を付与する元素、または、ホウ素などのｐ型の導電性を付与する元素、を含むシリコンなどの半導体材料を用いることができる。または、例えば、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
なお、導電体の材料によって仕事関数が決まるため、当該導電体の材料を選択することで、トランジスタのしきい値電圧を調整することができる。具体的には、導電体に、例えば、窒化チタン、または窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体に、例えば、タングステン、またはアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
トランジスタ５５０は、例えばＳＯＩ（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などを用いて形成してもよい。
また、ＳＯＩ基板としては、鏡面研磨ウエハに酸素イオンを注入した後、高温加熱することにより、表面から一定の深さに酸化層を形成させるとともに、表面層に生じた欠陥を消滅させて形成されたＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ　ｂｙ　Ｉｍｐｌａｎｔｅｄ　Ｏｘｙｇｅｎ）基板を用いてもよい。または、例えば、水素イオン注入により形成された微小ボイドの熱処理による成長を利用して半導体基板を劈開するスマートカット法、またはＥＬＴＲＡＮ法（登録商標：Ｅｐｉｔａｘｉａｌ　Ｌａｙｅｒ　Ｔｒａｎｓｆｅｒ）などを用いて形成されたＳＯＩ基板を用いてもよい。なお、単結晶基板を用いて形成されたトランジスタは、チャネル形成領域に単結晶半導体を有する。
トランジスタ５５０を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。
絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、または窒化アルミニウムなどを用いればよい。
なお、本明細書等において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を指す。また、本明細書等において、酸化窒化アルミニウムとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化アルミニウムとは、その組成として、酸素よりも窒素の含有量が多い材料を指す。
絶縁体３２２は、その下方に設けられる例えばトランジスタ５５０などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法などを用いた平坦化処理により平坦化されていてもよい。
また、絶縁体３２４には、例えば、基板３１１、またはトランジスタ５５０などから、トランジスタ５００が設けられる領域に、水素または不純物などが拡散しないようなバリア性を有する膜を用いることが好ましい。
水素に対するバリア性を有する膜として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。例えばトランジスタ５００などの酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ５５０との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１×１０１６ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６には、容量６００、またはトランジスタ５００と接続する、例えば、導電体３２８、および導電体３３０などが埋め込まれている。なお、導電体３２８、および導電体３３０は、プラグまたは配線としての機能を有する。また、プラグまたは配線としての機能を有する導電体は、複数の構成をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグと、が一体物であってもよい。すなわち、導電体の一部が配線として機能し、かつ、導電体の一部がプラグとして機能する場合もある。
各プラグまたは配線（例えば、導電体３２８、または導電体３３０など）の材料としては、例えば、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。当該プラグまたは配線の材料としては、耐熱性と導電性を両立する、例えば、タングステン、またはモリブデンなどの高融点材料を用いることが好ましい。または、当該プラグまたは配線の材料としては、アルミニウム、または銅などの低抵抗導電性材料で形成することが好ましい。当該プラグまたは配線に低抵抗導電性材料を用いることで、配線抵抗を低くすることができる。
絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図１１では、絶縁体３５０、絶縁体３５２、および絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、および絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、トランジスタ５５０と接続するプラグまたは配線としての機能を有する。なお、導電体３５６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ５５０とトランジスタ５００とは、バリア層により分離することができる。そのため、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制することができる。
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタルなどを用いるとよい。また、窒化タンタルと、導電性が高いタングステンと、を積層するとよい。導電体３５６を、窒化タンタルとタングステンとの積層とすることで、導電体３５６は、配線としての導電性を保持したまま、トランジスタ５５０からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する導電体３５６の窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構成であることが好ましい。
絶縁体３５４、および導電体３５６上に、配線層を設けてもよい。例えば、図１１では、絶縁体３６０、絶縁体３６２、および絶縁体３６４が順に積層して設けられている。また、絶縁体３６０、絶縁体３６２、および絶縁体３６４には、導電体３６６が形成されている。導電体３６６は、プラグまたは配線としての機能を有する。なお導電体３６６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３６０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３６６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３６０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ５５０とトランジスタ５００とは、バリア層により分離することができる。そのため、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制することができる。
絶縁体３６４、および導電体３６６上に、配線層を設けてもよい。例えば、図１１では、絶縁体３７０、絶縁体３７２、および絶縁体３７４が順に積層して設けられている。また、絶縁体３７０、絶縁体３７２、および絶縁体３７４には、導電体３７６が形成されている。導電体３７６は、プラグまたは配線としての機能を有する。なお導電体３７６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３７０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３７６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３７０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ５５０とトランジスタ５００とは、バリア層により分離することができる。そのため、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制することができる。
絶縁体３７４、および導電体３７６上に、配線層を設けてもよい。例えば、図１１では、絶縁体３８０、絶縁体３８２、および絶縁体３８４が順に積層して設けられている。また、絶縁体３８０、絶縁体３８２、および絶縁体３８４には、導電体３８６が形成されている。導電体３８６は、プラグまたは配線としての機能を有する。なお導電体３８６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３８０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３８６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３８０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ５５０とトランジスタ５００とは、バリア層により分離することができる。そのため、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制することができる。
上記において、導電体３５６を含む配線層と同様の配線層を４層にする一例について、すなわち、導電体３５６を含む配線層、導電体３６６を含む配線層、導電体３７６を含む配線層、および導電体３８６を含む配線層、について説明したが、本実施の形態に係る半導体装置はこれに限られるものではない。導電体３５６を含む配線層と同様の配線層を３層以下にしてもよいし、導電体３５６を含む配線層と同様の配線層を５層以上にしてもよい。
絶縁体３８４上には絶縁体５１０、絶縁体５１２、絶縁体５１４、および絶縁体５１６が、順に積層して設けられている。絶縁体５１０、絶縁体５１２、絶縁体５１４、および絶縁体５１６のいずれかは、例えば酸素および水素などに対してバリア性のある物質を用いることが好ましい。
例えば、絶縁体５１０、および絶縁体５１４には、基板３１１、またはトランジスタ５５０を設ける領域などから、トランジスタ５００を設ける領域に、水素または不純物などが拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体５１０、および絶縁体５１４には、絶縁体３２４と同様の材料を用いることができる。
水素に対するバリア性を有する膜として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。例えばトランジスタ５００などの酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ５５０との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
また、水素に対するバリア性を有する膜として、例えば、絶縁体５１０、および絶縁体５１４には、酸化アルミニウム、酸化ハフニウム、または酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、および、トランジスタの電気特性の変動要因となる例えば水素または水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、例えば水素または水分などの不純物のトランジスタ５００への混入を防止することができる。また、酸化アルミニウムは、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、酸化アルミニウムは、トランジスタ５００に対する保護膜として用いることに適している。
また、例えば、絶縁体５１２、および絶縁体５１６には、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５１２、および絶縁体５１６として、酸化シリコン膜、または酸化窒化シリコン膜などを用いることができる。
絶縁体５１０、絶縁体５１２、絶縁体５１４、および絶縁体５１６には、例えば、導電体５１８、および、トランジスタ５００を構成する導電体（例えば、導電体５０３）、などが埋め込まれている。なお、導電体５１８は、容量６００、またはトランジスタ５５０と接続する、プラグまたは配線としての機能を有する。導電体５１８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
特に、絶縁体５１０、および絶縁体５１４と接する領域の導電体５１８は、酸素、水素、および水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ５５０とトランジスタ５００とは、酸素、水素、および水に対するバリア性を有する層で、分離することができ、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制することができる。
絶縁体５１６の上方には、トランジスタ５００が設けられている。
図１２Ａおよび図１２Ｂに示すように、トランジスタ５００は、絶縁体５１４および絶縁体５１６に埋め込まれるように配置された導電体５０３と、絶縁体５１６および導電体５０３の上に配置された絶縁体５２０と、絶縁体５２０の上に配置された絶縁体５２２と、絶縁体５２２の上に配置された絶縁体５２４と、絶縁体５２４の上に配置された酸化物５３０ａと、酸化物５３０ａの上に配置された酸化物５３０ｂと、酸化物５３０ｂ上に互いに離れて配置された導電体５４２ａおよび導電体５４２ｂと、導電体５４２ａおよび導電体５４２ｂ上に配置され、導電体５４２ａと導電体５４２ｂの間に重畳して開口が形成された絶縁体５８０と、開口の底面および側面に配置された絶縁体５４５と、絶縁体５４５の形成面に配置された導電体５６０と、を有する。
また、図１２Ａおよび図１２Ｂに示すように、酸化物５３０ａ、酸化物５３０ｂ、導電体５４２ａ、および導電体５４２ｂと、絶縁体５８０と、の間に絶縁体５４４が配置されることが好ましい。また、図１２Ａおよび図１２Ｂに示すように、導電体５６０は、絶縁体５４５の内側に設けられた導電体５６０ａと、導電体５６０ａの内側に埋め込まれるように設けられた導電体５６０ｂと、を有することが好ましい。また、図１２Ａおよび図１２Ｂに示すように、絶縁体５８０、導電体５６０、および絶縁体５４５の上に絶縁体５７４が配置されることが好ましい。
なお、本明細書等において、酸化物５３０ａ、および酸化物５３０ｂをまとめて酸化物５３０という場合がある。
なお、トランジスタ５００では、チャネルが形成される領域およびその近傍において、酸化物５３０ａ、および酸化物５３０ｂの２層を積層する構成について示しているが、本発明の一態様はこれに限られるものではない。例えば、チャネルが形成される領域およびその近傍において、酸化物５３０ｂの単層、または３層以上の積層構成を設ける構成にしてもよい。
また、トランジスタ５００では、導電体５６０を２層の積層構成として示しているが、本発明の一態様はこれに限られるものではない。例えば、導電体５６０が、単層構成であってもよいし、３層以上の積層構成であってもよい。また、図１１、および図１２Ａに示すトランジスタ５００は一例であり、その構成に限定されず、例えば、回路構成、または駆動方法などに応じて適切なトランジスタを用いればよい。
ここで、導電体５６０は、トランジスタのゲート電極として機能し、導電体５４２ａおよび導電体５４２ｂは、それぞれ、ソース電極またはドレイン電極として機能する。上記のように、導電体５６０は、絶縁体５８０の開口に、かつ、導電体５４２ａと導電体５４２ｂとに挟まれた領域に、埋め込まれるように形成される。導電体５６０と、導電体５４２ａおよび導電体５４２ｂと、の配置は、絶縁体５８０の開口に対して、自己整合的に選択される。つまり、トランジスタ５００において、ゲート電極を、ソース電極とドレイン電極との間に、自己整合的に配置させることができる。よって、導電体５６０を、位置合わせのマージンを設けることなく形成することができる。そのため、トランジスタ５００の占有面積の縮小を図ることができる。これにより、半導体装置の微細化および高集積化を図ることができる。
さらに、導電体５６０が、導電体５４２ａと導電体５４２ｂとの間の領域に自己整合的に形成されるため、導電体５６０は、導電体５４２ａまたは導電体５４２ｂと重畳する領域を有さない。これにより、導電体５６０と、導電体５４２ａおよび導電体５４２ｂと、の間に形成される寄生容量を低減することができる。よって、トランジスタ５００のスイッチング速度を向上させ、高い周波数特性を有せしめることができる。
ここで、導電体５６０は、第１のゲート（トップゲートともいう）電極として機能する場合がある。また、導電体５０３は、第２のゲート（ボトムゲートともいう）電極として機能する場合がある。その場合、トランジスタ５００において、導電体５０３に印加する電位を、導電体５６０に印加する電位から独立して変化させることで、トランジスタ５００のしきい値電圧を制御することができる。特に、導電体５０３に負の電位を印加することにより、トランジスタ５００のしきい値電圧を大きくし、オフ電流を低減することが可能となる。したがって、導電体５０３に負の電位を印加したほうが、印加しない場合よりも、導電体５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
導電体５０３は、酸化物５３０、および導電体５６０と、重なるように配置する。これにより、導電体５６０、および導電体５０３に電位を印加した場合、導電体５６０から生じる電界と、導電体５０３から生じる電界と、がつながり、酸化物５３０に形成されるチャネル形成領域を覆うことができる。
本明細書等において、第１のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。また、本明細書等で開示するＳ−ｃｈａｎｎｅｌ構造は、Ｆｉｎ型構造およびプレーナ型構造とは異なる構造を有する。一方で、本明細書等で開示するＳ−ｃｈａｎｎｅｌ構造は、Ｆｉｎ型構造の一種として捉えることも可能である。なお、本明細書等において、Ｆｉｎ型構造とは、ゲート電極が少なくともチャネルの２面以上（具体的には、２面、３面、または４面など）を包むように配置される構造を示す。Ｆｉｎ型構造、およびＳ−ｃｈａｎｎｅｌ構造を採用することで、短チャネル効果に対する耐性を高めたトランジスタとすることができる。別言すると、短チャネル効果が発生し難いトランジスタとすることができる。
トランジスタを、上記のＳ−ｃｈａｎｎｅｌ構造とすることで、チャネル形成領域を電気的に取り囲むことができる。なお、Ｓ−ｃｈａｎｎｅｌ構造は、チャネル形成領域を電気的に取り囲んでいる構造であるため、実質的にＧＡＡ（Ｇａｔｅ　Ａｌｌ　Ａｒｏｕｎｄ）構造、またはＬＧＡＡ（Ｌａｔｅｒａｌ　Ｇａｔｅ　Ａｌｌ　Ａｒｏｕｎｄ）構造と、同等の構造であるともいえる。トランジスタをＳ−ｃｈａｎｎｅｌ構造、ＧＡＡ構造、またはＬＧＡＡ構造とすることで、酸化物５３０とゲート絶縁体との、界面または界面近傍に形成されるチャネル形成領域を、酸化物５３０のバルク全体とすることができる。したがって、トランジスタに流れる電流密度を向上させることが可能となるため、トランジスタのオン電流の向上、または、トランジスタの電界効果移動度の向上、が実現できる。
また、導電体５０３は、導電体５１８と同様の構成であり、絶縁体５１４および絶縁体５１６の開口の内壁に接して導電体５０３ａが形成され、さらに内側に導電体５０３ｂが形成されている。なお、トランジスタ５００では、導電体５０３ａおよび導電体５０３ｂを積層する構成について示しているが、本発明の一態様はこれに限られるものではない。例えば、導電体５０３は、単層、または３層以上の積層構成として設ける構成にしてもよい。
ここで、導電体５０３ａは、例えば、水素原子、水素分子、水分子、または銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）導電性材料を用いることが好ましい。または、導電体５０３ａは、酸素（例えば、酸素原子、および酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）導電性材料を用いることが好ましい。なお、本明細書等において、不純物または酸素の拡散を抑制する機能とは、上記不純物または上記酸素の、いずれか一またはすべての拡散を抑制する機能とする。
例えば、導電体５０３ａが酸素の拡散を抑制する機能を持つことにより、導電体５０３ｂが酸化して導電率が低下することを抑制することができる。
また、導電体５０３が配線の機能を兼ねる場合、導電体５０３ｂは、タングステン、銅、またはアルミニウムを主成分とする、導電性が高い導電性材料を用いることが好ましい。なお、本実施の形態では導電体５０３を、導電体５０３ａと導電体５０３ｂとの積層で図示したが、導電体５０３は単層構成であってもよい。
絶縁体５２０、絶縁体５２２、および絶縁体５２４は、第２のゲート絶縁膜としての機能を有する。
ここで、酸化物５３０と接する絶縁体５２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁体を用いることが好ましい。当該酸素は、加熱により膜中から放出されやすい。本明細書等では、加熱により放出される酸素を「過剰酸素」と呼ぶ場合がある。つまり、絶縁体５２４には、過剰酸素を含む領域（「過剰酸素領域」ともいう。）が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物５３０に接して設けることにより、酸化物５３０中の酸素欠損（ＶＯ：ｏｘｙｇｅｎ　ｖａｃａｎｃｙともいう）を低減し、トランジスタ５００の信頼性を向上させることができる。なお、酸化物５３０中の酸素欠損に水素が入った場合、当該欠陥（以下、ＶＯＨと呼ぶ場合がある。）はドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている酸化物半導体を用いたトランジスタは、ノーマリーオン特性となりやすい。また、酸化物半導体中の水素は、例えば、熱、または電界などのストレスによって動きやすいため、酸化物半導体に多くの水素が含まれると、トランジスタの信頼性が悪化する恐れもある。本発明の一態様においては、酸化物５３０中のＶＯＨをできる限り低減し、高純度真性または実質的に高純度真性にすることが好ましい。このように、ＶＯＨが十分低減された酸化物半導体を得るには、酸化物半導体中の例えば水分または水素などの不純物を除去すること（「脱水」または「脱水素化処理」ともいう。）と、酸化物半導体に酸素を供給して酸素欠損を補償すること（「加酸素化処理」ともいう。）が重要である。例えばＶＯＨなどの不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析によって得られる酸素原子に換算した酸素の脱離量が、１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３以上、または３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。
また、上記過剰酸素領域を有する絶縁体と、酸化物５３０と、を接して、加熱処理、マイクロ波処理、またはＲＦ処理、のいずれか一または複数の処理を行っても良い。当該処理を行うことで、酸化物５３０中の水または水素を除去することができる。例えば、酸化物５３０において、ＶｏＨの結合が切断される反応が起きて、脱水素化することができる。別言すると、酸化物５３０において、「ＶＯＨ→Ｖｏ＋Ｈ」という反応が起きて、脱水素化することができる。このとき発生した水素の一部は、酸素と結合したＨ２Ｏとして、酸化物５３０、または酸化物５３０の近傍の絶縁体から除去される場合がある。また、水素の一部は、導電体５４２ａおよび導電体５４２ｂの一方または双方にゲッタリングされる場合がある。
また、上記マイクロ波処理は、例えば、高密度プラズマを発生させる電源を有する装置、または、基板側にＲＦを印加する電源を有する装置、を用いると好適である。例えば、酸素を含むガスを用い、かつ高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加することで、高密度プラズマによって生成された酸素ラジカルを、効率よく酸化物５３０、または酸化物５３０の近傍の絶縁体中に導入することができる。また、上記マイクロ波処理は、圧力を１３３Ｐａ以上、好ましくは２００Ｐａ以上、さらに好ましくは４００Ｐａ以上とすればよい。また、マイクロ波処理を行う装置内に導入するガスとしては、例えば、酸素と、アルゴンと、を用い、酸素流量比（Ｏ２／（Ｏ２＋Ａｒ））が５０％以下、好ましくは１０％以上３０％以下で行うとよい。
また、トランジスタ５００の作製工程中において、酸化物５３０の表面が露出した状態で、加熱処理を行うと好適である。当該加熱処理は、例えば、１００℃以上４５０℃以下、より好ましくは３５０℃以上４００℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または、酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気、で行う。例えば、加熱処理は、酸素雰囲気で行うことが好ましい。これにより、酸化物５３０に酸素を供給して、酸素欠損（ＶＯ）の低減を図ることができる。また、加熱処理は、減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で行ってもよい。または、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理した後に、連続して窒素ガスもしくは不活性ガスの雰囲気で加熱処理を行っても良い。
なお、酸化物５３０に加酸素化処理を行うことで、酸化物５３０中の酸素欠損を、供給された酸素により修復させる、別言すると「Ｖｏ＋Ｏ→ｎｕｌｌ」という反応を促進させることができる。さらに、酸化物５３０中に残存した水素と、供給された酸素と、が反応することで、当該水素をＨ２Ｏとして除去する（脱水化する）ことができる。これにより、酸化物５３０中に残存していた水素が酸素欠損に再結合してＶＯＨが形成されるのを抑制することができる。
また、絶縁体５２４が、過剰酸素領域を有する場合、絶縁体５２２は、酸素（例えば、酸素原子、および酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。
絶縁体５２２が、例えば酸素または不純物などの拡散を抑制する機能を有することで、酸化物５３０が有する酸素は、絶縁体５２０側へ拡散することがなく、好ましい。また、導電体５０３が、例えば、絶縁体５２４、または酸化物５３０などが有する酸素と反応することを抑制することができる。
絶縁体５２２には、高誘電率（ｈｉｇｈ−ｋ）材料（高い比誘電率の材料）の絶縁体を用いることが好ましい。絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などを含む絶縁体、を単層または積層で用いることが好ましい。トランジスタの微細化および高集積化が進むと、ゲート絶縁膜の薄膜化により、例えばリーク電流などの問題が生じる場合がある。ゲート絶縁膜として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
特に、例えば不純物および酸素などの拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料である、アルミニウムまたはハフニウムの、一方または双方の酸化物を含む絶縁体を用いるとよい。アルミニウムまたはハフニウムの、一方または双方の酸化物を含む絶縁体として、例えば、酸化アルミニウム、酸化ハフニウム、または、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、などを用いることが好ましい。このような材料を用いて絶縁体５２２を形成した場合、絶縁体５２２は、酸化物５３０からの酸素の放出、または、トランジスタ５００の周辺部から酸化物５３０への例えば水素などの不純物の混入、を抑制する層として機能する。
または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、または酸化ジルコニウムを添加してもよい。または、これらの絶縁体を窒化処理してもよい。上記の絶縁体に、酸化シリコン、酸化窒化シリコン、または窒化シリコンを積層して用いてもよい。
また、絶縁体５２０は、熱的に安定していることが好ましい。例えば、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、好適である。また、ｈｉｇｈ−ｋ材料の絶縁体を、酸化シリコン、または酸化窒化シリコンと組み合わせることで、熱的に安定かつ比誘電率の高い積層構成の絶縁体５２０を得ることができる。
なお、図１２Ａおよび図１２Ｂのトランジスタ５００では、３層の積層構成からなる第２のゲート絶縁膜として、絶縁体５２０、絶縁体５２２、および絶縁体５２４が図示されているが、第２のゲート絶縁膜は、単層、２層、または４層以上の積層構成を有していてもよい。その場合、第２のゲート絶縁膜は、同じ材料からなる積層構成に限定されず、異なる材料からなる積層構成でもよい。
トランジスタ５００では、チャネル形成領域を含む酸化物５３０に、酸化物半導体として機能する金属酸化物が用いられる。酸化物５３０として、例えば、インジウムと、Ｍ（Ｍは、ガリウム、アルミニウム、イットリウム、スズ、シリコン、ホウ素、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、およびコバルト、から選ばれた一種または複数種）と、亜鉛と、を有する金属酸化物を用いるとよい。
酸化物半導体として機能する金属酸化物の形成は、スパッタリング法で行なってもよいし、ＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法で行なってもよい。なお、酸化物半導体として機能する金属酸化物については、他の実施の形態で詳細に説明する。
また、酸化物５３０において、チャネル形成領域として機能する金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、酸化物５３０にバンドギャップの大きい金属酸化物を用いることで、トランジスタ５００のオフ電流を低減することができる。
酸化物５３０は、酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構成物から、酸化物５３０ｂへの、不純物の拡散を抑制することができる。
なお、酸化物５３０は、各金属原子の原子数比が異なる複数の酸化物層の構成を有することが好ましい。具体的には、酸化物５３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
また、酸化物５３０ａの伝導帯下端のエネルギーが、酸化物５３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物５３０ａの電子親和力が、酸化物５３０ｂの電子親和力より小さいことが好ましい。
ここで、酸化物５３０ａおよび酸化物５３０ｂの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物５３０ａおよび酸化物５３０ｂの接合部における伝導帯下端のエネルギー準位は、連続的に変化する、または、連続接合する、ともいうことができる。このようにするためには、酸化物５３０ａと酸化物５３０ｂとの界面に形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物５３０ａと酸化物５３０ｂが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物５３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物５３０ａとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、または酸化ガリウムなどを用いるとよい。
このとき、キャリアの主たる経路は酸化物５３０ｂとなる。酸化物５３０ａを上述の構成とすることで、酸化物５３０ａと酸化物５３０ｂとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５００は高いオン電流を得られる。
酸化物５３０ｂ上には、ソース電極またはドレイン電極として機能する、導電体５４２ａ、および導電体５４２ｂが設けられる。導電体５４２ａ、および導電体５４２ｂとしては、例えば、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、もしくはランタンから選ばれた金属元素、上述した金属元素を成分とする合金、または、上述した金属元素を組み合わせた合金、などを用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムとを含む窒化物、タンタルとアルミニウムとを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムとを含む酸化物、または、ランタンとニッケルとを含む酸化物、などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムとを含む窒化物、タンタルとアルミニウムとを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムとを含む酸化物、または、ランタンとニッケルとを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料、であるため、好ましい。更に、例えば、窒化タンタルなどの金属窒化物膜は、水素または酸素に対するバリア性があるため好ましい。
また、図１２Ａでは、導電体５４２ａ、および導電体５４２ｂを単層構成として示したが、２層以上の積層構成としてもよい。導電体５４２ａ、および導電体５４２ｂとして、例えば、窒化タンタル膜とタングステン膜とを積層するとよい。また、導電体５４２ａ、および導電体５４２ｂとして、例えば、チタン膜とアルミニウム膜とを積層してもよい。また、導電体５４２ａ、および導電体５４２ｂとして、例えば、タングステン膜上にアルミニウム膜を積層する二層構成、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構成、チタン膜上に銅膜を積層する二層構成、または、タングステン膜上に銅膜を積層する二層構成、としてもよい。
また、導電体５４２ａ、および導電体５４２ｂとして、例えば、チタン膜または窒化チタン膜の上に重ねて、アルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構成、または、モリブデン膜または窒化モリブデン膜の上に重ねて、アルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構成、などとしてもよい。なお、導電体５４２ａ、および導電体５４２ｂとして、例えば、酸化インジウム、酸化錫、または酸化亜鉛を含む透明導電材料を用いてもよい。
また、図１２Ａに示すように、酸化物５３０の、導電体５４２ａ（導電体５４２ｂ）との界面とその近傍には、低抵抗領域として、領域５４３ａ、および領域５４３ｂが形成される場合がある。このとき、領域５４３ａはソース領域またはドレイン領域の一方として機能し、領域５４３ｂはソース領域またはドレイン領域の他方として機能する。また、領域５４３ａと領域５４３ｂとに挟まれる領域にチャネル形成領域が形成される。
酸化物５３０と接するように上記導電体５４２ａ（導電体５４２ｂ）を設けることで、領域５４３ａ（領域５４３ｂ）の酸素濃度が低減する場合がある。また、領域５４３ａ（領域５４３ｂ）に、導電体５４２ａ（導電体５４２ｂ）に含まれる金属と、酸化物５３０の成分と、を含む金属化合物層が形成される場合がある。このような場合、領域５４３ａ（領域５４３ｂ）のキャリア濃度が増加し、領域５４３ａ（領域５４３ｂ）は、低抵抗領域となる。
絶縁体５４４は、導電体５４２ａ、および導電体５４２ｂを覆うように設けられ、導電体５４２ａ、および導電体５４２ｂの酸化を抑制する。このとき、絶縁体５４４は、酸化物５３０の側面を覆い、絶縁体５２４と接するように設けられてもよい。
絶縁体５４４として、例えば、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、ネオジム、ランタン、またはマグネシウムなどから選ばれた、一種または二種以上が含まれた金属酸化物を用いることができる。また、絶縁体５４４として、例えば、窒化酸化シリコン、または窒化シリコンなども用いることができる。
特に、絶縁体５４４として、アルミニウムまたはハフニウムの、一方または双方の酸化物を含む絶縁体である、例えば、酸化アルミニウム、酸化ハフニウム、または、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱処理において、結晶化しにくいため好ましい。なお、導電体５４２ａ、および導電体５４２ｂが、耐酸化性を有する材料、または、酸素を吸収しても著しく導電性が低下しない材料、である場合、絶縁体５４４は、必須の構成ではない。絶縁体５４４は、求めるトランジスタ特性により、適宜設計すればよい。
絶縁体５４４を有することで、絶縁体５８０に含まれる例えば水または水素などの不純物が、酸化物５３０ｂに拡散することを抑制することができる。また、絶縁体５８０が有する過剰酸素により、導電体５４２ａおよび導電体５４２ｂが酸化するのを抑制することができる。
絶縁体５４５は、第１のゲート絶縁膜として機能する。絶縁体５４５は、上述した絶縁体５２４と同様に、過剰に酸素を含み、かつ加熱により酸素が放出される絶縁体を用いて形成することが好ましい。
具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、または空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、または酸化窒化シリコンは熱に対し安定であるため好ましい。
過剰酸素を含む絶縁体を絶縁体５４５として設けることにより、絶縁体５４５から、酸化物５３０ｂのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体５２４と同様に、絶縁体５４５中の例えば水または水素などの不純物濃度が低減されていることが好ましい。絶縁体５４５の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
また、絶縁体５４５が有する過剰酸素を効率的に酸化物５３０へ供給するために、絶縁体５４５と導電体５６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体５４５から導電体５６０への酸素拡散を抑制することが好ましい。絶縁体５４５と導電体５６０との間に、酸素の拡散を抑制する金属酸化物を設けることで、絶縁体５４５から導電体５６０への過剰酸素の拡散が抑制される。つまり、酸化物５３０へ供給する過剰酸素量の減少を抑制することができる。また、過剰酸素による導電体５６０の酸化を抑制することができる。当該金属酸化物としては、絶縁体５４４に用いることができる材料を用いればよい。
なお、絶縁体５４５は、第２のゲート絶縁膜と同様に、積層構成としてもよい。トランジスタの微細化および高集積化が進むと、ゲート絶縁膜の薄膜化により、例えばリーク電流などの問題が生じる場合がある。そのため、ゲート絶縁膜として機能する絶縁体５４５を、ｈｉｇｈ−ｋ材料と、熱的に安定している材料と、の積層構成とすることで、絶縁体５４５の物理膜厚を保ちながら、かつ、トランジスタ５００の動作時のゲート電位の低減が可能となる。また、絶縁体５４５は、熱的に安定かつ比誘電率の高い積層構成とすることができる。
第１のゲート電極として機能する導電体５６０は、図１２Ａおよび図１２Ｂでは２層構成（導電体５６０ａおよび導電体５６０ｂ）として示しているが、単層構成でもよいし、３層以上の積層構成であってもよい。
導電体５６０ａは、例えば、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（例えば、Ｎ２Ｏ、ＮＯ、またはＮＯ２など）、または銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、および酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体５４５に含まれる酸素により、導電体５６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。また、導電体５６０ａとして、酸化物５３０に適用できる酸化物半導体を用いることができる。その場合、導電体５６０ｂをスパッタリング法で成膜することで、導電体５６０ａの電気抵抗値を低下させて、導電体にすることができる。これを、ＯＣ（Ｏｘｉｄｅ　Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
また、導電体５６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５６０ｂは、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは、積層構成としてもよい。導電体５６０ｂは、例えば、チタンまたは窒化チタンと、上記導電性材料と、の積層構成としてもよい。
絶縁体５８０は、絶縁体５４４を介して、導電体５４２ａ、および導電体５４２ｂ上に設けられる。絶縁体５８０は、過剰酸素領域を有することが好ましい。絶縁体５８０として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などを有することが好ましい。特に、酸化シリコン、または酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、または空孔を有する酸化シリコンは、後の工程で、容易に過剰酸素領域を形成することができるため好ましい。
絶縁体５８０は、過剰酸素領域を有することが好ましい。加熱により酸素が放出される絶縁体５８０を設けることで、絶縁体５８０中の酸素を、酸化物５３０へと効率良く供給することができる。なお、絶縁体５８０中の例えば水または水素などの不純物濃度が低減されていることが好ましい。
絶縁体５８０の開口は、導電体５４２ａと導電体５４２ｂとの間の領域に重畳して形成される。これにより、導電体５６０は、絶縁体５８０の開口、および導電体５４２ａと導電体５４２ｂとに挟まれた領域に、埋め込まれるように形成される。
半導体装置を微細化するに当たり、ゲート長を短くすることが求められるが、導電体５６０の導電性が下がらないようにする必要がある。そのために導電体５６０の膜厚を大きくすると、導電体５６０はアスペクト比が高い形状となりうる。本実施の形態では、導電体５６０を絶縁体５８０の開口に埋め込むように設ける。そのため、導電体５６０をアスペクト比の高い形状にしても、工程中に倒壊させることなく、導電体５６０を形成することができる。
絶縁体５７４は、絶縁体５８０の上面、導電体５６０の上面、および絶縁体５４５の上面に接して設けられることが好ましい。絶縁体５７４をスパッタリング法で成膜することで、絶縁体５４５、および絶縁体５８０に、過剰酸素領域を設けることができる。これにより、当該過剰酸素領域から、酸化物５３０中に酸素を供給することができる。
絶縁体５７４として、例えば、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、またはマグネシウムなどから選ばれた、一種または二種以上が含まれた金属酸化物を用いることができる。
特に、酸化アルミニウムは、バリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素および窒素の拡散を抑制することができる。したがって、スパッタリング法で成膜した酸化アルミニウムは、酸素供給源であるとともに、例えば水素などの不純物のバリア膜としての機能も有することができる。
また、絶縁体５７４の上に、層間膜として機能する絶縁体５８１を設けることが好ましい。絶縁体５８１は、例えば、絶縁体５２４などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。
また、絶縁体５８１、絶縁体５７４、絶縁体５８０、および絶縁体５４４に形成された開口に、導電体５４０ａ、および導電体５４０ｂを配置する。導電体５４０ａおよび導電体５４０ｂは、導電体５６０を挟んで対向して設けられる。導電体５４０ａおよび導電体５４０ｂは、後述する導電体５４６、および導電体５４８と同様の構成である。
絶縁体５８１上には、絶縁体５８２が設けられている。絶縁体５８２は、例えば酸素および水素などに対してバリア性のある物質を用いることが好ましい。したがって、絶縁体５８２には、絶縁体５１４と同様の材料を用いることができる。絶縁体５８２には、例えば、酸化アルミニウム、酸化ハフニウム、または酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、および、トランジスタの電気特性の変動要因となる例えば水素または水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、例えば水素または水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
また、絶縁体５８２上には、絶縁体５８６が設けられている。絶縁体５８６は、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。絶縁体５８６として、例えば、酸化シリコン膜、または酸化窒化シリコン膜などを用いることができる。
また、絶縁体５２０、絶縁体５２２、絶縁体５２４、絶縁体５４４、絶縁体５８０、絶縁体５７４、絶縁体５８１、絶縁体５８２、および絶縁体５８６には、例えば、導電体５４６、および導電体５４８などが埋め込まれている。
導電体５４６、および導電体５４８は、容量６００、トランジスタ５００、またはトランジスタ５５０と接続するプラグまたは配線としての機能を有する。導電体５４６、および導電体５４８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
また、トランジスタ５００の形成後、トランジスタ５００を囲むように開口を形成し、当該開口を覆うように、水素または水に対するバリア性が高い絶縁体を形成してもよい。上述のバリア性の高い絶縁体でトランジスタ５００を包み込むことで、外部から水分および水素が侵入するのを防止することができる。または、複数のトランジスタ５００をまとめて、水素または水に対するバリア性が高い絶縁体で包み込んでもよい。なお、トランジスタ５００を囲むように開口を形成する場合、例えば、絶縁体５２２または絶縁体５１４に達する開口を形成し、絶縁体５２２または絶縁体５１４に接するように上述のバリア性の高い絶縁体を形成すると、トランジスタ５００の作製工程の一部を兼ねられるため、好適である。なお、水素または水に対するバリア性が高い絶縁体としては、例えば、絶縁体５２２または絶縁体５１４と同様の材料を用いればよい。
続いて、トランジスタ５００の上方に、容量６００が設けられている。容量６００は、導電体６１０と、導電体６２０と、絶縁体６３０と、を有する。
また、導電体５４６、および導電体５４８上に、導電体６１２を設けてもよい。導電体６１２は、トランジスタ５００と接続するプラグまたは配線としての機能を有する。導電体６１０は、容量６００の電極としての機能を有する。なお、導電体６１２、および導電体６１０は、同時に形成することができる。
導電体６１２、および導電体６１０には、例えば、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、およびスカンジウムから選ばれた元素を含む金属膜、または、上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、または窒化タングステン膜）、などを用いることができる。または、導電体６１２、および導電体６１０には、例えば、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、または、酸化ケイ素を添加したインジウム錫酸化物、などの導電性材料を適用することもできる。
本実施の形態では、導電体６１２、および導電体６１０を単層構成で示したが、当該構成に限定されず、導電体６１２、および導電体６１０は、２層以上の積層構成でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、および、導電性が高い導電体に対して密着性が高い導電体、を形成してもよい。
絶縁体６３０を介して、導電体６１０と重畳するように、導電体６２０を設ける。なお、導電体６２０は、例えば、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。導電体６２０は、例えば、耐熱性と導電性を両立するタングステン、またはモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体６２０は、例えば、他の導電体などの他の構成と同時に形成する場合は、低抵抗金属材料である、銅またはアルミニウムなどを用いればよい。
導電体６２０、および絶縁体６３０上には、絶縁体６４０が設けられている。絶縁体６４０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体６４０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
本構成を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化または高集積化を図ることができる。
なお、本発明の一態様の半導体装置に用いることができる基板として、例えば、ガラス基板、石英基板、サファイア基板、セラミック基板、金属基板（例えば、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、またはタングステン・ホイルを有する基板など）、半導体基板（例えば、単結晶半導体基板、多結晶半導体基板、または化合物半導体基板など）、または、ＳＯＩ（ＳＯＩ：Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板、などを用いることができる。また、基板として、本実施の形態の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。ガラス基板として、例えば、バリウムホウケイ酸ガラス、アルミノシリケートガラス、アルミノホウケイ酸ガラス、またはソーダライムガラスなどがある。他にも、ガラス基板として、例えば、結晶化ガラスなどを用いることができる。
また、基板として、例えば、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、または基材フィルムなどを用いることができる。例えば、可撓性基板、貼り合わせフィルム、または基材フィルムなどとして、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、またはポリテトラフルオロエチレン（ＰＴＦＥ）に代表されるプラスチックがある。または、例えば、アクリルなどの合成樹脂などがある。または、例えば、ポリプロピレン、ポリエステル、ポリフッ化ビニル、またはポリ塩化ビニルなどがある。または、例えば、ポリアミド、ポリイミド、アラミド樹脂、エポキシ樹脂、無機蒸着フィルム、または紙類などがある。特に、例えば、半導体基板、単結晶基板、またはＳＯＩ基板などを用いてトランジスタを製造することによって、特性、サイズ、または形状などのばらつきが少なく、かつ、電流能力が高く、かつ、サイズの小さいトランジスタを製造することができる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、または、回路の高集積化、を図ることができる。
また、基板として、可撓性基板を用い、かつ、可撓性基板上に直接、例えば、トランジスタ、抵抗、および容量などの一以上を形成してもよい。または、基板と、例えば、トランジスタ、抵抗、および容量などの一以上と、の間に剥離層を設けてもよい。当該剥離層は、その上に半導体装置を一部または全部完成させた後、基板より分離し、かつ、他の基板に転載するために用いることができる。その際、例えば、トランジスタ、抵抗、および容量などの一以上は、耐熱性の劣る基板、または可撓性の基板などにも転載できる。なお、上述の剥離層には、例えば、タングステン膜と酸化シリコン膜との無機膜が積層された構成、基板上にポリイミドなどの有機樹脂膜が形成された構成、または、水素を含むシリコン膜、などを用いることができる。
つまり、ある基板上に半導体装置を形成し、その後、別の基板に半導体装置を転置してもよい。半導体装置が転置される基板としては、上述したトランジスタを形成することが可能な基板に加え、例えば、紙基板、セロファン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布基板（例えば、天然繊維（絹、綿、または麻）、合成繊維（ナイロン、ポリウレタン、またはポリエステル）、または、再生繊維（アセテート、キュプラ、レーヨン、または再生ポリエステル）、などを含む）、皮革基板、またはゴム基板などがある。これらの基板を用いることにより、可撓性を有する半導体装置の製造、または、壊れにくい半導体装置の製造、を図ることができる。また、半導体装置への耐熱性の付与を図ることができる。また、半導体装置の軽量化または薄型化を図ることができる。
可撓性を有する基板上に半導体装置を設けることで、重量の増加を抑え、かつ、破損しにくい半導体装置を提供することができる。
なお、図１１に示すトランジスタ５５０は一例であり、その構成に限定されず、例えば、回路構成、または駆動方法などに応じて適切なトランジスタを用いればよい。例えば、半導体装置をＯＳトランジスタのみの単極性回路（例えば、ｎチャネル型のトランジスタのみで構成された回路、または、ｐチャネル型のトランジスタのみで構成された回路、を意味する。）とする場合、トランジスタ５５０の構成を、トランジスタ５００と同様の構成にすればよい。
本実施の形態に示す構成、構造、または方法等は、他の実施の形態等に示す構成、構造、または方法等と適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、ＤＯＳＲＡＭおよびＮＯＳＲＡＭといった、上記実施の形態で説明したＯＳトランジスタを有する記憶装置の断面構成例について説明する。
図１３に、ＤＯＳＲＡＭの回路構成を用いた場合の断面構成例を示す。図１３では、駆動回路層７０１の上に、記憶層７００［１］乃至記憶層７００［４］が積層されている場合を例示している。
また、図１３では、駆動回路層７０１が有するトランジスタ５５０を例示している。トランジスタ５５０は、上記実施の形態で説明したトランジスタ５５０を適用することができる。よって、上述したトランジスタ５５０の説明を適宜参酌できる。
なお、図１３に示すトランジスタ５５０は一例であり、その構造に限定されず、回路構成または駆動方法に応じて適切なトランジスタを用いればよい。
駆動回路層７０１と記憶層７００の間、または、ｋ層目の記憶層７００とｋ＋１層目の記憶層７００の間には、例えば、層間膜、配線、およびプラグなどが設けられた配線層が設けられていてもよい。なお、本実施の形態等では、ｋ層目の記憶層７００を記憶層７００［ｋ］と示し、ｋ＋１層目の記憶層７００を記憶層７００［ｋ＋１］と示す場合がある。ここで、ｋは１以上の整数である。
また、配線層は、設計に応じて複数層設けることができる。また、本明細書等において、配線と、配線と電気的に接続するプラグと、が一体物であってもよい。すなわち、導電体の一部が配線として機能し、かつ、導電体の一部がプラグとして機能する場合もある。
例えば、トランジスタ５５０上には、層間膜として、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が、順に積層して設けられている。また、絶縁体３２０および絶縁体３２２には、例えば導電体３２８などが埋め込まれている。また、絶縁体３２４、および絶縁体３２６には、例えば導電体３３０などが埋め込まれている。なお、導電体３２８および導電体３３０は、コンタクトプラグまたは配線として機能する。
また、層間膜として機能する絶縁体は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。例えば、絶縁体３２０の上面は、平坦性を高めるために、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法などを用いた平坦化処理により平坦化されていてもよい。
絶縁体３２６および導電体３３０上に、配線層を設けてもよい。例えば、図１３において、絶縁体３２６および導電体３３０上に、絶縁体３５０、絶縁体３５７、絶縁体３５２、および絶縁体３５４が、順に積層して設けられている。絶縁体３５０、絶縁体３５７、および絶縁体３５２には、導電体３５６が形成されている。導電体３５６は、コンタクトプラグまたは配線として機能する。
絶縁体３５４の上には、記憶層７００［１］が有する絶縁体５１４が設けられている。また、絶縁体５１４および絶縁体３５４には、導電体３５８が埋め込まれている。導電体３５８は、コンタクトプラグまたは配線として機能する。例えば、ビット線ＢＬとトランジスタ５５０とは、導電体３５８、導電体３５６、および導電体３３０などを介して電気的に接続される。
図１４Ａに、記憶層７００［ｋ］の断面構造例を示す。また、図１４Ｂに、図１４Ａの等価回路図を示す。図１４Ａでは、１つのビット線ＢＬに２つのメモリセルＭＣが電気的に接続する例を示している。
図１３、図１４Ａ、および図１４Ｂに示すメモリセルＭＣは、トランジスタＭ１および容量Ｃを有する。トランジスタＭ１として、例えば、上記実施の形態に示したトランジスタ５００を用いることができる。よって、上述したトランジスタ５００の説明を適宜参酌できる。
なお、本実施の形態では、トランジスタＭ１としてトランジスタ５００の変形例を示している。具体的には、トランジスタＭ１では、導電体５４２ａおよび導電体５４２ｂが、金属酸化物５３１（酸化物５３１ａおよび酸化物５３１ｂ）の端部を越えて延在している点が、トランジスタ５００と異なる。
また、図１３、図１４Ａ、および図１４Ｂに示すメモリセルＭＣは、例えば、上記実施の形態の図５Ｄに示したメモリセルＭＣに対応する。よって、上述した図５Ｄの説明を適宜参酌できる。
図１３および図１４Ａに示すメモリセルＭＣは、容量Ｃの一方の端子として機能する導電体１５６と、誘電体として機能する絶縁体１５３と、容量Ｃの他方の端子として機能する導電体１６０（導電体１６０ａおよび導電体１６０ｂ）と、を有する。導電体１５６は、導電体５４２ｂの一部と電気的に接続される。また、導電体１６０は配線ＰＬ（図１４Ａに図示せず）と電気的に接続される。
また、トランジスタＭ１のソースまたはドレインの一方は、導電体５４２ｂの一部と電気的に接続される。トランジスタＭ１のソースまたはドレインの他方は、導電体５４２ａの一部と電気的に接続される。トランジスタＭ１のゲートは、ワード線ＷＬと電気的に接続される。導電体５４２ａの一部は、ビット線ＢＬと電気的に接続される。
容量Ｃは、絶縁体５７４、絶縁体５８０、および絶縁体５５４の一部を除去して設けられた開口部に形成されている。導電体１５６、絶縁体５８０、および絶縁体５５４は、該開口部の側面に沿って形成されるため、例えば、ＡＬＤ法、またはＣＶＤ法などを用いて成膜することが好ましい。
また、導電体１５６および導電体１６０は、導電体５０５または導電体５６０に用いることができる導電体を用いればよい。例えば、導電体１５６として、ＡＬＤ法を用いて形成した窒化チタンを用いればよい。また、導電体１６０ａとして、ＡＬＤ法を用いて形成した窒化チタンを用い、導電体１６０ｂとして、ＣＶＤ法を用いて形成したタングステンを用いればよい。なお、絶縁体１５３に対するタングステンの密着性が十分高い場合は、導電体１６０として、ＣＶＤ法を用いて形成したタングステンの単層膜を用いてもよい。
絶縁体１５３には、高誘電率（ｈｉｇｈ−ｋ）材料（高い比誘電率の材料）の絶縁体を用いることが好ましい。例えば、高誘電率材料の絶縁体として、アルミニウム、ハフニウム、ジルコニウム、およびガリウムなどから選ばれた金属元素を一種以上含む、酸化物、酸化窒化物、窒化酸化物、または窒化物、を用いることができる。また、上記の、酸化物、酸化窒化物、窒化酸化物、または窒化物に、シリコンを含有させてもよい。また、高誘電率材料の絶縁体として、上記の材料からなる絶縁層を積層して用いることもできる。
また、高誘電率材料の絶縁体として、例えば、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物、シリコンおよびジルコニウムを有する酸化物、シリコンおよびジルコニウムを有する酸化窒化物、ハフニウムおよびジルコニウムを有する酸化物、または、ハフニウムおよびジルコニウムを有する酸化窒化物、などを用いることができる。このような高誘電率材料を用いることで、リーク電流を抑制できる程度に絶縁体１５３を厚くし、かつ、容量Ｃの静電容量を十分確保することができる。
また、絶縁体１５３として、上記の材料からなる絶縁層を積層して用いることが好ましく、高誘電率材料と、当該高誘電率材料より絶縁耐力が大きい材料と、の積層構造を用いることが好ましい。絶縁体１５３として、例えば、酸化ジルコニウム、酸化アルミニウム、および酸化ジルコニウムが、この順番で積層された絶縁膜を用いることができる。また、例えば、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウム、および酸化アルミニウムが、この順番で積層された絶縁膜を用いることができる。また、例えば、ハフニウムジルコニウム酸化物、酸化アルミニウム、ハフニウムジルコニウム酸化物、および酸化アルミニウムが、この順番で積層された絶縁膜を用いることができる。絶縁体１５３として、酸化アルミニウムのような、比較的絶縁耐力が大きい絶縁体を積層して用いることで、絶縁耐力が向上し、容量Ｃの静電破壊を抑制することができる。
図１５に、ＮＯＳＲＡＭのメモリセルの回路構成を用いた場合の断面構成例を示す。なお、図１５は、図１３の変形例でもある。また、図１６Ａに、記憶層７００［ｋ］の断面構造例を示す。また、図１６Ｂに、図１６Ａの等価回路図を示す。
なお、図１５、図１６Ａ、および図１６Ｂに示すメモリセルＭＣは、例えば、上記実施の形態の図５Ｆに示したメモリセルＭＣに対応する。よって、上述した図５Ｆの説明を適宜参酌できる。
図１５および図１６Ａに示すメモリセルＭＣは、絶縁体５１４の上にトランジスタＭ１、トランジスタＭ２、およびトランジスタＭ３を有する。また、絶縁体５１４の上の絶縁体５１６に埋め込まれるように、導電体２１５が設けられている。導電体２１５は導電体５０５と同じ材料かつ同じ工程で同時に形成できる。
また、図１５および図１６Ａに示すトランジスタＭ２およびトランジスタＭ３は、１つの島状の金属酸化物５３１を両者が共用している。言い換えると、１つの島状の金属酸化物５３１の一部がトランジスタＭ２のチャネル形成領域として機能し、他の一部がトランジスタＭ３のチャネル形成領域として機能する。また、トランジスタＭ２のソースとトランジスタＭ３のドレイン、もしくは、トランジスタＭ２のドレインとトランジスタＭ３のソースが共用される。よって、トランジスタＭ２とトランジスタＭ３をそれぞれ独立して設ける場合よりも、トランジスタの占有面積が少ない。
また、図１５および図１６Ａに示すメモリセルＭＣは、絶縁体５８１の上に絶縁体２８７が設けられ、絶縁体２８７に導電体１６１が埋め込まれている。また、絶縁体２８７および導電体１６１の上に、記憶層７００［ｋ＋１］の絶縁体５１４が設けられている。
記憶層７００［ｋ］の導電体１６１の一部と、記憶層７００［ｋ＋１］の導電体２１５の一部とが、絶縁体５１４を介して重畳している領域が、容量Ｃとして機能する。すなわち、記憶層７００［ｋ］の導電体１６１が容量Ｃの一方の端子として機能し、記憶層７００［ｋ＋１］の絶縁体５１４が容量Ｃの誘電体として機能し、記憶層７００［ｋ＋１］の導電体２１５が容量Ｃの他方の端子として機能する。また、トランジスタＭ１のソースまたはドレインの一方は、コンタクトプラグを介して導電体１６１と電気的に接続され、トランジスタＭ２のゲートは、他のコンタクトプラグを介して導電体１６１と電気的に接続される。導電体１６１は、電荷保持ノードＦＮとして機能する。導電体２１５は、配線ＰＬと電気的に接続される。
また、トランジスタＭ１のソースまたはドレインの他方は、ビット線ＷＢＬと電気的に接続される。トランジスタＭ１のゲートは、ワード線ＷＷＬと電気的に接続される。トランジスタＭ２のソースまたはドレインの一方は、金属酸化物５３１を共用することで、トランジスタＭ３のソースまたはドレインの一方と電気的に接続される。トランジスタＭ２のソースまたはドレインの他方は、ソース線ＳＬ（図１６Ａに図示せず）と電気的に接続される。トランジスタＭ３のソースまたはドレインの他方は、ビット線ＲＢＬと電気的に接続される。トランジスタＭ３のゲートは、ワード線ＲＷＬと電気的に接続される。
本実施の形態は、本明細書等に記載する他の実施の形態等と適宜組み合わせて実施することができる。
（実施の形態５）
本実施の形態では、本発明の一態様に係る半導体装置を有するチップの一例、および電子機器のモジュールの一例について説明する。
図１７Ａに、リードフレーム型のインターポーザを用いたパッケージの断面構造を表す斜視図を示す。
図１７Ａに示すパッケージは、本発明の一態様にかかる半導体装置に相当するチップ７５１が、ワイヤボンディング法により、インターポーザ７５０上の端子７５２と接続されている。端子７５２は、インターポーザ７５０のチップ７５１がマウントされている面上に配置されている。そしてチップ７５１はモールド樹脂７５３によって封止されていても良いが、その際、各端子７５２の一部が露出した状態で封止されるようにする。
パッケージが回路基板に実装されている電子機器のモジュールの構成を、図１７Ｂに示す。
図１７Ｂに示すモジュールは、プリント配線基板８０１に、パッケージ８０２と、バッテリー８０４とが実装されている。また、表示素子が設けられたパネル８００に、プリント配線基板８０１がＦＰＣ８０３によって実装されている。
以上、本実施の形態に示す構成等は、他の実施の形態等に示す構成等と適宜組み合わせて用いることができる。
（実施の形態６）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的には、例えばＤＶＤ（Ｄｉｇｉｔａｌ　Ｖｅｒｓａｔｉｌｅ　Ｄｉｓｃ）などの記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子装置として、例えば、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍端末、カメラ（例えば、ビデオカメラ、またはデジタルスチルカメラなど）、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（例えば、カーオーディオ、またはデジタルオーディオプレイヤーなど）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子装置の具体例を図１８Ａ乃至図１８Ｆに示す。
図１８Ａは、携帯型ゲーム機であり、例えば、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、およびスタイラス５００８などを有する。本発明の一態様に係る半導体装置は、携帯型ゲーム機が有する各種集積回路に用いることができる。なお、図１８Ａに示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図１８Ｂは、携帯情報端末であり、例えば、第１筐体５６０１、第２筐体５６０２、第１表示部５６０３、第２表示部５６０４、接続部５６０５、および操作キー５６０６などを有する。第１表示部５６０３は、第１筐体５６０１に設けられており、第２表示部５６０４は、第２筐体５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部５６０５により変更が可能である。第１表示部５６０３における映像を、接続部５６０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成としても良い。本発明の一態様に係る半導体装置は、携帯情報端末が有する各種集積回路に用いることができる。また、第１表示部５６０３および第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。または、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図１８Ｃは、ノート型パーソナルコンピュータであり、例えば、筐体５４０１、表示部５４０２、キーボード５４０３、およびポインティングデバイス５４０４などを有する。本発明の一態様に係る半導体装置は、ノート型パーソナルコンピュータが有する各種集積回路に用いることができる。
図１８Ｄは、電気冷凍冷蔵庫であり、例えば、筐体５３０１、冷蔵室用扉５３０２、および冷凍室用扉５３０３などを有する。本発明の一態様に係る半導体装置は、電気冷凍冷蔵庫が有する各種集積回路に用いることができる。
図１８Ｅは、ビデオカメラであり、例えば、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、および接続部５８０６などを有する。操作キー５８０４およびレンズ５８０５は、第１筐体５８０１に設けられており、表示部５８０３は、第２筐体５８０２に設けられている。本発明の一態様に係る半導体装置は、ビデオカメラが有する各種集積回路に用いることができる。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成としても良い。
図１８Ｆは、自動車であり、例えば、車体５１０１、車輪５１０２、ダッシュボード５１０３、およびライト５１０４などを有する。本発明の一態様に係る半導体装置は、自動車が有する各種集積回路に用いることができる。
本実施の形態に示す構成、構造、または方法等は、他の実施の形態等に示す構成、構造、または方法等と適宜組み合わせて用いることができる。
１００：半導体装置、１１１：第１キャッシュ、１１２：第２キャッシュ、１１３：キャッシュ部、１１４：キャッシュ制御部、１１５：コア、１１６：熱検出部、１１７：バス、１２１：メモリ制御部、１２２：電源制御部、１２３：クロック制御部、１３１：温度センサ、１４１：メモリ、ＳＷ１１：スイッチ、ＳＷ１２：スイッチ、ＳＷ１３：スイッチ、ＳＷ１４：スイッチ、ＳＷ１５：スイッチ、ＳＷ１６：スイッチ、ＳＷ１７：スイッチ、ＳＷ１８：スイッチ、ＡＤＤＲ：信号、ＤＡＴＡ：信号、ＨＩＴ：信号、ＭＥＭ１＿ＥＮ：信号、ＭＥＭ２＿ＥＮ：信号、ＭＥＭ１＿ＰＷ：信号、ＭＥＭ２＿ＰＷ：信号、ＶＳＳ：電位、ＶＤＤ：電位、Ｍ１１：トランジスタ、Ｍ１２：トランジスタ、Ｍ１３：トランジスタ、Ｍ１４：トランジスタ、Ｍ１５：トランジスタ、Ｍ１６：トランジスタ、Ｍ１７：トランジスタ、Ｍ１８：トランジスタ、３００：記憶装置、２１：メモリセル部、９０：メモリセルアレイ、ＭＣ：メモリセル、２２：駆動回路部、６２：ＰＳＷ、６３：ＰＳＷ、７１：周辺回路、７２：コントロール回路、７３：電圧生成回路、８１：周辺回路、８２：行デコーダ、８３：行ドライバ、８４：列デコーダ、８５：列ドライバ、８７：入力回路、８８：出力回路、５１：駆動回路、５５：センスアンプ、ＷＤＡ：信号、ＲＤＡ：信号、ＢＷ：信号、ＣＥ：信号、ＧＷ：信号、ＣＬＫ：信号、ＷＡＫＥ：信号、ＰＯＮ１：信号、ＰＯＮ２：信号、Ｄｉｎ：データ、Ｄｏｕｔ：データ、ＶＨＭ：電位、９１：ワード線駆動回路、９２：ビット線駆動回路、Ｍ１：トランジスタ、Ｍ２：トランジスタ、Ｍ３：トランジスタ、Ｃ：容量、ＦＮ：電荷保持ノード、ＣＬ：容量線、ＷＬ：ワード線、ＷＷＬ：ワード線、ＲＷＬ：ワード線、ＢＬ：ビット線、ＷＢＬ：ビット線、ＲＢＬ：ビット線、ＢＧＬ：バックゲート線、Ｓ０１：ステップ、Ｓ０２：ステップ、Ｓ０３：ステップ、Ｓ０４：ステップ、Ｓ０５：ステップ、Ｓ０６：ステップ、Ｓ０７：ステップ、Ｓ０８：ステップ、Ｓ０９：ステップ、Ｓ１０：ステップ、Ｓ１１：ステップ、Ｓ２１：ステップ、Ｓ３１：ステップ、Ｓ４１：ステップ、Ｓ４２：ステップ、Ｓ４３：ステップ、Ｓ５１：ステップ、Ｓ５２：ステップ、Ｓ５３：ステップ、１７０：半導体装置、１７１：基板、１８０：ダイ、１８１：メモリ領域、１８２：メモリ層、１８５：コア領域、１７２：ビア、１７３：電極、１７４：電極、１７５：プラグ、３１１：基板、５００：トランジスタ、５５０：トランジスタ、６００：容量

Claims (4)

  1. 　第１キャッシュと、第２キャッシュと、キャッシュ制御部と、コアと、を備え、
    　前記コアは、プログラム処理を行う機能を有し、
    　前記キャッシュ制御部は、前記コアの周辺または内部の温度が予め定められた温度しきい値以上である場合、前記第２キャッシュに、前記プログラム処理を行うためのデータが格納されるように制御する機能を有し、
    　前記キャッシュ制御部は、前記コアの周辺または内部の温度が予め定められた温度しきい値未満である場合、前記第１キャッシュに、前記プログラム処理を行うためのデータが格納されるように制御する機能を有する、
    　半導体装置。
  2. 　請求項１において、
    　前記第１キャッシュは、Ｓｉトランジスタを含み、
    　前記第２キャッシュは、ＯＳトランジスタを含む、
    　半導体装置。
  3. 　請求項２において、
    　基板と、前記基板の上の層と、前記基板の上のダイと、を備え、
    　前記コアは、前記基板に設けられ、
    　前記第１キャッシュの一部は、前記層に設けられ、
    　前記第２キャッシュの一部は、前記ダイに設けられ、
    　前記層は、前記基板と前記層との間に形成されたビアを介して、前記基板と電気的に接続され、
    　前記ダイは、前記基板に形成された第１電極と前記ダイに形成された第２電極とが接合されることで、前記基板と電気的に接続される、
    　半導体装置。
  4. 　請求項２において、
    　基板と、前記基板の上の層と、前記層の上のダイと、を備え、
    　前記コアは、前記基板に設けられ、
    　前記第１キャッシュの一部は、前記層に設けられ、
    　前記第２キャッシュの一部は、前記ダイに設けられ、
    　前記層は、前記基板と前記層との間に形成されたビアを介して、前記基板と電気的に接続され、
    　前記ダイは、前記層に形成された第１電極と前記ダイに形成された第２電極とが接合されることで、前記層と電気的に接続される、
    　半導体装置。
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