WO2024013604A1 - 半導体装置 - Google Patents

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WO2024013604A1
WO2024013604A1 PCT/IB2023/056808 IB2023056808W WO2024013604A1 WO 2024013604 A1 WO2024013604 A1 WO 2024013604A1 IB 2023056808 W IB2023056808 W IB 2023056808W WO 2024013604 A1 WO2024013604 A1 WO 2024013604A1
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WO
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transistor
conductor
insulator
oxide
layer
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PCT/IB2023/056808
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English (en)
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Inventor
黒川義元
八窪裕人
古谷一馬
豊高耕平
Original Assignee
株式会社半導体エネルギー研究所
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Publication date
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/48—Program initiating; Program switching, e.g. by interrupt
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
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    • G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
    • G06N3/065—Analogue means
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
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    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B80/00—Assemblies of multiple devices comprising at least one memory device covered by this subclass

Definitions

  • One embodiment of the present invention relates to a semiconductor device and the like.
  • one embodiment of the present invention is not limited to the above technical field.
  • the technical field of the invention disclosed in this specification and the like relates to products, methods, or manufacturing methods.
  • one aspect of the present invention relates to a process, machine, manufacture, or composition of matter. Therefore, more specifically, the technical fields of one embodiment of the present invention disclosed in this specification include semiconductor devices, display devices, light-emitting devices, power storage devices, storage devices (memory devices), driving methods thereof, and An example of this is the manufacturing method.
  • OS transistor an oxide semiconductor is used in the channel formation region
  • Si transistor a transistor in which silicon is used in the channel formation region
  • the semiconductor device is configured to save (also referred to as evacuation, store, or backup) or load (also referred to as restore, restore, or recovery) programs or data held in flip-flops, etc., so that power gating, etc. Therefore, lower power consumption can be achieved. Therefore, its application to semiconductor devices having a CPU (Central Processing Unit) and the like is progressing (see, for example, Patent Document 1).
  • CPU Central Processing Unit
  • the CPU executes a series of processes (tasks) by sequentially executing processes according to programs or data.
  • peripheral circuits Data required for processing in the CPU or data obtained by the processing is transmitted and received between peripheral circuits and the CPU.
  • peripheral circuits are used depending on the user's needs. Examples of peripheral circuits include DRAM (Dynamic Random Access Memory) interface, PCI (Peripheral Component Interface), DMA (Direct Memory Access), network interface, and audio interface. Examples include.
  • each task When executing multiple tasks, each task is divided into small processing units and the processing units of each task are executed sequentially, making it appear as if multiple tasks are being executed simultaneously.
  • a plurality of register banks (sets of general-purpose registers) are prepared, and the register banks are switched according to each task to execute the task.
  • the register bank is switched and then the processing of the subroutine is executed, and after the subroutine processing is completed, the register bank is switched to the original register bank and then the main routine is processed. is running.
  • a calculation device that performs calculation processing that imitates a neural network performs calculations using a dataset of weight data. If weight data is stored in an external memory device, the frequency of access to the external memory device increases when performing arithmetic processing by switching between data sets of different weight data, so the connection between the external memory device and the arithmetic circuit increases. Energy is consumed in writing and writing back data between the two. Furthermore, when accessing an external memory device, it is difficult to switch weight data in a short time.
  • An object of one embodiment of the present invention is to provide a novel semiconductor device and the like.
  • an object of one embodiment of the present invention is to provide a semiconductor device or the like with a novel configuration that is excellent in reducing power consumption.
  • One aspect of the present invention includes a first arithmetic device having a register, and a second arithmetic device having a memory circuit, a layer selection circuit, and an arithmetic circuit, wherein the first arithmetic device and the second arithmetic device are
  • the device layer is provided with a plurality of second device layers laminated on the device layer, the first device layer is provided with a first transistor including silicon in a semiconductor layer having a channel formation region, and the second device layer is provided with a first transistor including silicon in a semiconductor layer having a channel formation region.
  • a second transistor including an oxide semiconductor is provided in a semiconductor layer having a channel formation region
  • the register includes a flip-flop and a data holding circuit
  • the flip-flop and the arithmetic circuit are provided in the first element layer.
  • the data holding circuit is provided in each of the plurality of second element layers on the first element layer in which the flip-flop is provided
  • the memory circuit and the layer selection circuit are provided in the first element layer in which the arithmetic circuit is provided.
  • an input terminal of the flip-flop is electrically connected to each of the output terminals of the data retention circuit, and an output terminal of the flip-flop is electrically connected to each of the input terminals of the data retention circuit.
  • the data holding circuit is a semiconductor device having a function of holding data corresponding to a task executed by the first arithmetic unit by making the second transistor non-conductive.
  • a memory circuit has a memory cell electrically connected to a write word line and a read word line, and a layer selection circuit outputs a signal that supplies the write word line and the read word line.
  • a semiconductor device having a function is preferable.
  • each of the memory circuits provided in different second element layers has weight data used for arithmetic processing based on a neural network, and the weight data input to the arithmetic circuit is transmitted to a layer selection circuit. It is preferable to use a semiconductor device that can be switched by.
  • the data holding circuit is preferably a semiconductor device that has a region that overlaps with the flip-flop in plan view.
  • the memory circuit is preferably a semiconductor device that has a region that overlaps with the arithmetic circuit in plan view.
  • the oxide semiconductor is preferably a semiconductor device containing In, Ga, and Zn.
  • the arithmetic circuit is preferably a semiconductor device that has a function of performing a product-sum operation.
  • One embodiment of the present invention can provide a novel semiconductor device and the like.
  • one embodiment of the present invention can provide a semiconductor device or the like with a novel configuration that is excellent in reducing power consumption.
  • an object of one embodiment of the present invention is to provide a semiconductor device or the like with a novel configuration that has excellent arithmetic performance.
  • FIGS. 1A to 1C are diagrams illustrating configuration examples of a semiconductor device.
  • 2A and 2B are diagrams illustrating a configuration example of a semiconductor device.
  • 3A and 3B are diagrams illustrating a configuration example of a semiconductor device.
  • 4A to 4E are diagrams illustrating configuration examples of a semiconductor device.
  • FIG. 5 is a diagram illustrating a configuration example of a semiconductor device.
  • 6A and 6B are diagrams illustrating a configuration example of a semiconductor device.
  • 7A and 7B are diagrams illustrating a configuration example of a semiconductor device.
  • 8A to 8C are diagrams illustrating a configuration example of a semiconductor device.
  • FIG. 9 is a diagram illustrating a configuration example of a semiconductor device.
  • 10A to 10C are diagrams illustrating configuration examples of a semiconductor device.
  • FIG. 11 is a diagram illustrating a configuration example of a semiconductor device.
  • FIG. 12 is a diagram illustrating a configuration example of a semiconductor device.
  • 13A to 13C are diagrams illustrating a configuration example of a semiconductor device.
  • FIG. 14 is a diagram illustrating a configuration example of a semiconductor device.
  • FIG. 15 is a diagram illustrating a configuration example of a memory device.
  • FIG. 16A is a diagram illustrating a configuration example of a memory device.
  • FIG. 16B is a diagram illustrating an equivalent circuit of the memory device.
  • FIG. 17 is a diagram illustrating a configuration example of a memory device.
  • FIG. 18A is a diagram illustrating a configuration example of a memory device.
  • FIG. 18B is a diagram illustrating an equivalent circuit of the memory device.
  • FIG. 19A and 19B are diagrams showing an example of an electronic component.
  • 20A and 20B are diagrams showing an example of an electronic device
  • FIGS. 20C to 20E are diagrams showing an example of a large-sized computer.
  • FIG. 21 is a diagram showing an example of space equipment.
  • FIG. 22 is a diagram illustrating an example of a storage system applicable to a data center.
  • FIG. 23 is a diagram illustrating the configuration of the embodiment.
  • FIG. 24 is a diagram illustrating the configuration of the embodiment.
  • FIG. 25 is a diagram illustrating the configuration of the embodiment.
  • FIG. 26 is a diagram illustrating the configuration of the embodiment.
  • FIG. 27 is a diagram illustrating the configuration of the embodiment.
  • FIG. 28 is a diagram illustrating the configuration of the embodiment.
  • FIG. 29 is a diagram illustrating the configuration of the embodiment.
  • FIG. 30 is a diagram illustrating the configuration of the embodiment.
  • FIG. 31 is a diagram illustrating the configuration of the embodiment.
  • FIG. 32 is a diagram illustrating the configuration of the embodiment.
  • 33A and 33B are diagrams illustrating the configuration of the embodiment.
  • FIG. 34 is a diagram illustrating the configuration of the embodiment.
  • FIG. 35 is a diagram illustrating the configuration of the embodiment.
  • 36A and 36B are diagrams illustrating the configuration of the embodiment.
  • 37A to 37C are diagrams illustrating the configuration of the embodiment.
  • 38A to 38C are diagrams illustrating the configuration of the embodiment.
  • FIG. 39 is a diagram illustrating the configuration of the embodiment.
  • FIG. 40 is a diagram illustrating the configuration of the embodiment.
  • off-state current refers to a drain current when a transistor is in an off state (also referred to as a non-conducting state or a cutoff state).
  • an off state is a state in which the voltage between the gate and source, V gs , is lower than the threshold voltage V th for n-channel transistors (higher than V th for p-channel transistors). means.
  • metal oxide refers to a metal oxide in a broad sense. Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (also referred to as oxide semiconductors or simply OS), and the like. For example, when a metal oxide is used in the active layer of a transistor, the metal oxide is sometimes called an oxide semiconductor. That is, when describing an OS transistor, it can be referred to as a transistor including a metal oxide or an oxide semiconductor.
  • a semiconductor device described as one embodiment of the present invention functions as a system on chip (SoC) in which a plurality of arithmetic units, memory devices, and the like are tightly coupled.
  • SoC system on chip
  • FIG. 1A is a block diagram schematically representing a semiconductor device 10 for explaining one embodiment of the present invention.
  • FIG. 1B is a block diagram more schematically showing the top surface of the semiconductor device 10.
  • FIG. 1C is a diagram illustrating an example of a structure of an element layer that can have each structure shown in FIGS. 1A and 1B.
  • the X direction, Y direction, and Z direction may be defined.
  • an X direction, a Y direction, and a Z direction are defined in order to explain the arrangement of each element constituting the semiconductor device 10.
  • Each of the X direction, Y direction, and Z direction is perpendicular or approximately perpendicular to each other.
  • the elements are shown separated from each other. It is preferable that the elements provided in the same layer be formed in the same process, but the invention is not limited thereto. For example, a structure may be adopted in which parts formed in separate processes are integrated using a bonding technique or the like.
  • the semiconductor device 10 shown in FIGS. 1A and 1B includes an arithmetic device (also referred to as a first arithmetic device) 100, an arithmetic device (also referred to as a second arithmetic device) 200, a memory device 300, and a peripheral circuit 400.
  • an arithmetic device also referred to as a first arithmetic device
  • an arithmetic device also referred to as a second arithmetic device
  • a memory device 300 includes a peripheral circuit 400.
  • the semiconductor device 10 shown in FIGS. 1A and 1B has a structure in which another element layer (element layer 30) is stacked on the element layer 20.
  • element layer 30 another element layer
  • FIG. 1C it has a configuration in which element layers 30 (four element layers 30[1] to 30[4] are illustrated in FIG. 1C) are stacked on the element layer 20.
  • the first element layer 30 is shown as an element layer 30[1]
  • the second element layer 30 is shown as an element layer 30[2]
  • the third element layer 30 is shown as an element layer 30[2]. It is shown as [3].
  • the k-th layer (k is an integer of 2 or more) element layer 30 is referred to as element layer 30[k]. Note that in this embodiment, etc., when describing matters related to the plurality of element layers 30 as a whole, or when indicating matters common to each layer of the plurality of element layers 30, it is simply written as "element layer 30". There is. Similarly, the same applies to configurations with reference numerals for explaining a plurality of configurations.
  • the arithmetic device 100 like a CPU, has the function of performing general-purpose processing such as executing an operating system, controlling data, various calculations, and executing programs.
  • the arithmetic device 100 has a register 110 that has a function of storing data during arithmetic processing.
  • the arithmetic device 200 has a plurality of PEs (Processing Elements, units of arithmetic processing, also referred to as arithmetic circuits), and has a function of performing dedicated processing such as image processing or product-sum calculation.
  • the arithmetic device 200 includes a memory circuit 210 having a function of storing weight data used in arithmetic processing, and layer selection circuits 220 and 230.
  • the register 110, the memory circuit 210, and the layer selection circuits 220 and 230 are constructed by forming element layers 30[1] to 30[4] each having a transistor 31 on an element layer 20 having a transistor 21. It has a set configuration.
  • the transistor 21 includes silicon in the semiconductor layer 22 having a channel formation region.
  • a transistor including silicon in a semiconductor layer having a channel formation region, such as the transistor 21, is referred to as a Si transistor.
  • the transistor 31 includes an oxide semiconductor in the semiconductor layer 32 having a channel formation region.
  • a transistor including an oxide semiconductor in a semiconductor layer including a channel formation region, like the transistor 31, is called an OS transistor.
  • the Si transistor it is particularly preferable to use highly crystalline silicon such as single crystal silicon or polycrystalline silicon because high field effect mobility can be achieved and higher speed operation is possible.
  • metal oxides applied to OS transistors include indium oxide, gallium oxide, and zinc oxide. Moreover, it is preferable that the metal oxide has two or three selected from indium, element M, and zinc.
  • Element M is gallium, aluminum, silicon, boron, yttrium, tin, copper, vanadium, beryllium, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, and magnesium.
  • the element M is preferably one or more selected from aluminum, gallium, yttrium, and tin.
  • an oxide containing indium (In), gallium (Ga), and zinc (Zn) also referred to as IGZO
  • the metal oxide applied to the OS transistor may have two or more metal oxide layers having different compositions.
  • a first metal oxide layer having a composition of In:M:Zn 1:3:4 [atomic ratio] or a composition close to that, and In:M:Zn provided on the first metal oxide layer.
  • a laminated structure with a second metal oxide layer having an atomic ratio of 1:1:1 or a composition close to this can be suitably used.
  • a laminated structure of one selected from indium oxide, indium gallium oxide, and IGZO and one selected from IAZO, IAGZO, and ITZO may be used.
  • the metal oxide used in the OS transistor preferably has crystallinity.
  • the oxide semiconductor having crystallinity include CAAC (c-axis-aligned crystalline)-OS, nc (nanocrystalline)-OS, and the like. When an oxide semiconductor with crystallinity is used, a highly reliable semiconductor device can be provided.
  • the memory device 300 has a storage layer 310 that stores data that is input and output to and from the arithmetic device 100, the arithmetic device 200, and the like.
  • the storage layer 310 included in the memory device 300 is preferably a NOSRAM, for example.
  • FIG. 1A illustrates a memory layer 310 that is stacked and provided on a drive circuit and the like provided in the element layer 20 in the same way as the element layers 30[1] to 30[4].
  • the storage layer 310 is a layer having NOSRAM memory cells.
  • NOSRAM Nonvolatile Oxide Semiconductor Random Access Memory
  • NOSRAM refers to a memory in which the memory cell is a two-transistor type (2T) or three-transistor type (3T) gain cell, and the transistor is an OS transistor. The current flowing between the source and drain of the OS transistor in the off state, that is, the leakage current is extremely small.
  • NOSRAM can be used as a non-volatile memory by using its characteristic of extremely low leakage current to hold charges corresponding to data in memory cells.
  • NOSRAM can read data without destroying it (non-destructive reading), so it is suitable for arithmetic processing in which only data read operations are repeated in large quantities. Since NOSRAM can increase the data capacity by being stacked, it is possible to improve the performance of a semiconductor device by using it as a large-scale cache memory, main memory, or storage memory.
  • DOSRAM a DOSRAM having an OS transistor
  • DOSRAM registered trademark
  • DOSRAM is an abbreviation for "Dynamic Oxide Semiconductor RAM” and refers to a RAM having 1T (transistor) and 1C (capacitance) type memory cells.
  • DOSRAM is a DRAM formed using OS transistors, and DOSRAM is a memory that temporarily stores information sent from the outside.
  • DOSRAM is a memory that takes advantage of the low off-state current of an OS transistor.
  • the peripheral circuit 400 includes an interface circuit with an external circuit.
  • DRAM Dynamic Random Access Memory
  • PCI Peripheral Component Interface
  • DMA Direct Memory Access
  • Network interface audio Interfaces
  • the semiconductor device 10 has a function as a so-called SoC in which arithmetic devices 100 and 200 such as a CPU and a GPU, a memory device 300, and the like are tightly coupled. With this configuration, it is possible to shorten the wiring that connects the devices that transfer data, so it is possible to suppress increases in heat generation and power consumption.
  • FIG. 2A is a circuit diagram showing a configuration example of the register 110 shown in FIG. 1A and the like.
  • the register 110 includes a scan flip-flop 120 (volatile register) and a plurality of data holding circuits 130[1] to 130[k] (k is an integer of 2 or more). k can be a number depending on the number of layers of the element layer 30.
  • Scan flip-flop 120 has a selector 121 and a flip-flop 122.
  • the register 110 also includes a transistor 132.
  • Signals BK[1] to BK[k] are signals that control saving (also referred to as evacuation, store, or backup) of data held in the flip-flop 122 in the scan flip-flop 120. By saving data, the data held in the flip-flop 122 is held in one of the data holding circuits 130[1] to 130[k]. Signal BK is also called a backup signal.
  • Signals RE[1] to RE[k] are signals that control loading (also referred to as restoration, restoration, or recovery) of data held in any one of data holding circuits 130[1] to 130[k]. be.
  • the signal RE is also called a restore signal.
  • the signal SE is a switching signal for the selector 121.
  • Clock signal CLK is a signal for operating flip-flop 122.
  • the register 110 holds data input from the terminal D or data input from the terminal SD of the scan flip-flop 120 in the scan flip-flop 120, and outputs it from the terminal Q in response to the clock signal CLK.
  • the data of the scan flip-flop 120 output from the terminal Q is saved in any one of the data holding circuits 130[1] to 130[k]. Data in any one of data holding circuits 130[1] to 130[k] is loaded from terminal SD of scan flip-flop 120.
  • the data holding circuits 130[1] to 130[k] can independently save or load data.
  • the scan flip-flops 120 in a plurality of states that occur in response to task switching can be stored in separate data holding circuits 130[1] to 130[k].
  • the scan flip-flop 120 can be composed of a Si transistor.
  • the scan flip-flop 120 can be provided in the element layer 20.
  • the data holding circuits 130[1] to 130[k] can be composed of OS transistors and capacitors.
  • the data holding circuits 130[1] to 130[k] can be provided in each of the element layers 30[1] to 30[k] having OS transistors.
  • the selector 121 has a function of transmitting the signal of the terminal D or the terminal SD to the scan flip-flop 120 according to the signal SE.
  • Terminal D is a terminal that provides data input from outside the register 110.
  • the terminal SD is a terminal that provides data input from any one of the data holding circuits 130[1] to 130[k] or data input from the terminal SD_IN that provides scan test data. Data input from the terminal SD_IN is applied via the transistor 132 whose conductive state or non-conductive state is controlled by the signal BK[0].
  • the flip-flop 122 is a D flip-flop in FIG. 2A, it is not limited thereto. Flip-flops available in standard circuit libraries can be applied.
  • the transistor included in the flip-flop 122 is a Si transistor, and can hold one piece of data by having a circuit such as an inverter loop.
  • the flip-flop 122 holds the data at the input terminal DF in response to the clock signal CLK, and outputs the held data to the terminal Q from the output terminal QF .
  • data holding circuits 130[1] to 130[k] are provided in each of the element layers 30[1] to 30[k].
  • a plurality of data holding circuits 130 can be provided in the area where the scan flip-flop 120 is formed, so even if a plurality of data holding circuits 130 are incorporated into the register 110, the area overhead of the register 110 is reduced. can preferably be zero.
  • the data holding circuits 130[1] to 130[k] have regions that overlap with the scan flip-flop 120, so that the data holding circuit 130 electrically connected to the scan flip-flop 120 and the scan flip-flop 120 can be [1] to 130[k] can be shortened. Therefore, a configuration can be provided in which the power consumption required for charging and discharging between the wirings is suppressed.
  • Data holding circuits 130[1] to 130[k] each include a transistor 133, a transistor 134, and a capacitor 135.
  • the other electrode of capacitor 135 is connected to wiring CL.
  • Transistor 133 is provided between capacitor 135 and terminal Q.
  • Transistor 134 is provided between capacitor 135 and terminal SD.
  • One electrode of the capacitor 135 in each of the plurality of data holding circuits 130[1] to 130[k] is illustrated as nodes SN[1] to SN[k].
  • the transistors 133 and 134 are OS transistors.
  • the transistors 133 and 134 are shown having back gates.
  • the transistor characteristics can be controlled by supplying a constant voltage to the back gates of the transistors 133 and 134.
  • the data retention circuit 130 has the advantage that the OS transistor has an extremely small off-state current, which makes it possible to suppress a drop in the voltage of nodes SN[1] to SN[k], and consumes almost no power to retain data.
  • [1] to 130[k] each have nonvolatile characteristics. Since data is rewritten by charging and discharging the capacitor 135, the data holding circuits 130[1] to 130[k] are theoretically not limited in the number of rewrites, and data can be written and read with low energy.
  • the data holding circuit 130 is stacked on the scan flip-flop 120 made of a silicon CMOS circuit as shown in FIG. 2B. be able to.
  • the transistor 132 is illustrated as a transistor provided in the same layer as the transistor 133 and the transistor 134.
  • the transistor 132 is not limited to an OS transistor.
  • an OS transistor or a Si transistor can be used as the transistor 132.
  • the data holding circuits 130[1] to 130[k] have a very small number of elements compared to the scan flip-flop 120, scan flip-flops are used to stack the data holding circuits 130[1] to 130[k]. There is no need to change the circuit configuration and layout of 120. In other words, the data holding circuits 130[1] to 130[k] are highly versatile circuits. Further, since the data holding circuits 130[1] to 130[k] can be provided in the area where the scan flip-flop 120 is formed, even if a plurality of data holding circuits 130[1] to 130[k] are installed, Area overhead can be zero. Since the data holding circuits 130[1] to 130[k] require less energy to hold data, data can be saved or loaded frequently in the arithmetic device 100.
  • the OS transistors function as switches.
  • an OS transistor which is an n-channel transistor
  • H high level
  • L low level
  • the selector 121 sets the signal SE to a high level (hereinafter referred to as "L”).
  • the signal at terminal SD is selected by setting the signal SE to a low level (hereinafter expressed as "L"), and the signal at terminal D is selected.
  • FIG. 3A shows nodes SN[1] to SN[4] that hold data in the data holding circuit 130 (data holding circuits 130[1] to 130[4]) included in the data holding circuit 130. Further, FIG. 3A illustrates signals BK[1] to BK[4] and signals RE[1] to RE[4] that control the data holding circuits 130[1] to 130[4].
  • FIG. 3B shows an example of a timing chart explaining the operation of register 110 shown in FIG. 3A. Note that in FIG. 3B, T0 to T7 represent times.
  • clock signal CLK clock signal
  • terminal D terminal Q
  • signal BK[1], signal BK[2] signal RE[1], signal RE[2], node SN[1], node SN[2], and a signal SE applied to the selector 121.
  • the flip-flop 122 stores data at the input terminal DF and outputs it from the output terminal QF in synchronization with the rising edge of the clock signal CLK (waveform switching from L level to H level).
  • FIGS. 4A to 4E show schematic diagrams of the register 110 for explaining the operation in the timing chart of FIG. 3B.
  • FIG. 4A illustrates the scan flip-flop 120 and data holding circuits 130[1] to 130[4].
  • FIGS. 4B, 4C, 4D, and 4E data input and output to the scan flip-flop 120 and data holding circuits 130[1] to 130[4] at times T1, T3, T5, and T7 in FIG. 3B are shown. shows.
  • scan flip-flop 120 stores data D0 and outputs it from output terminal QF .
  • Terminal D is given data D1.
  • scan flip-flop 120 stores data D1 applied to terminal D and outputs it from output terminal QF .
  • scan flip-flop 120 stores data D2 applied to terminal D and outputs it from output terminal QF .
  • Data D3 is applied to terminal D.
  • scan flip-flop 120 stores data D3 applied to terminal D and outputs it from output terminal QF .
  • Data D4 is applied to terminal D.
  • scan flip-flop 120 stores data D4 applied to terminal D and outputs it from output terminal QF .
  • Data D5 is applied to terminal D.
  • scan flip-flop 120 stores data D5 applied to terminal D and outputs it from output terminal QF .
  • the data D1 held in the data holding circuit 130[1] is transferred to the scan flip-flop 120. (see Figure 4D).
  • Data D6 is applied to terminal D.
  • scan flip-flop 120 stores data D6 applied to terminal D and outputs it from output terminal QF .
  • Data D7 is applied to terminal D.
  • scan flip-flop 120 stores data D7 applied to terminal D and outputs it from output terminal QF .
  • the data D3 held in the data holding circuit 130[2] is transferred to the scan flip-flop 120. (see Figure 4E).
  • Data D8 is applied to terminal D.
  • the configuration can be such that the data of the interrupted task is saved and the data of the task to be resumed is loaded.
  • data saved due to task switching can be stored in a plurality of data holding circuits.
  • FIG. 5 is an operation timing chart of task switching using the register 110 shown in FIG. 3A and the register 110 described in FIG. 3B.
  • data of the scan flip-flop 120 is stored in the data holding circuit 130[1] while the arithmetic device 100 is executing task 1 (task1), and then, The data in the data holding circuit 130[2] is written back to the scan flip-flop 120 (Load from 130[2]). In this way, the state of task 1 is saved, task 2 is made executable, and the task is switched to task 2.
  • the data of the scan flip-flop 120 is stored in the data holding circuit 130[3] (Save to 130[3]), and then the data holding circuit 130[1] is written back to the scan flip-flop 120 (Load from 130[1]).
  • the data written back from the data holding circuit 130[1] to the scan flip-flop 120 is the data stored from the scan flip-flop 120 to the data holding circuit 130[1] at time Ta. That is, it is possible to continue executing task 1 that was being executed up to time Ta. In this way, the state of task 3 is saved, and task 1 is switched to task 3 in an executable state.
  • the arithmetic unit having registers included in the semiconductor device of this embodiment is configured to perform an operation based on the interrupted data even if another task interrupts and another task performs an interrupt operation during program processing by a task. processing of the task can be resumed. Data for restarting the task being processed is held in a register within the arithmetic unit, so there is no need to access an external memory, for example a stack area such as SRAM or DRAM, to save or load data. Therefore, even when switching between different tasks is performed due to a task interrupt, processing of data to be saved or loaded due to the switching can be performed efficiently without causing a lag in memory access or the like.
  • FIGS. 6A and 6B are schematic diagrams illustrating configuration examples of a memory circuit 210 and layer selection circuits 220 and 230 included in an arithmetic device 200 according to one embodiment of the present invention.
  • FIGS. 7A and 7B are diagrams illustrating a configuration example of a memory cell included in the memory circuit 210.
  • FIGS. 8A to 8C are diagrams illustrating circuit configuration examples and operation examples of the layer selection circuits 220 and 230.
  • FIG. 6A a plurality of blocks are illustrated as the memory circuit 210.
  • four stacked blocks (blocks in which memory circuits 210[1] to 210[4] are stacked) correspond to the memory circuit 210.
  • FIG. 6A shows a state in which four stacked blocks are arranged side by side in the X direction.
  • the memory circuits 210[1] to 210[4] in each element layer each include a plurality of memory cells MC provided in the element layers 30[1] to 30[4] (see FIG. 6B).
  • a memory cell having an OS transistor can be used as the memory cell MC.
  • the NOSRAM circuit configuration example illustrated in FIG. 7A can be applied.
  • the memory cell MC shown in FIG. 7A is an example of a NOSRAM having transistors M1 to M3 and a capacitor C.
  • FIG. 7A illustrates a wiring WWL, a wiring RWL, a wiring WBL, a wiring RBL, and a wiring PL connected to an element included in the memory cell MC.
  • the wiring WWL is a wiring that functions as a write word line.
  • the wiring RWL is a wiring that functions as a read word line.
  • the wiring WBL is a wiring that functions as a write bit line.
  • the wiring RBL is a wiring that functions as a read bit line.
  • the wiring PL is a wiring that functions as a capacitor line.
  • the wiring PL can function as a wiring that transmits a potential applied to the back gate of the transistor M1.
  • FIG. 7B shows a schematic diagram in which memory cells MC, which are NOSRAMs having OS transistors, are stacked and provided.
  • the memory cells MC of each of the memory circuits 210[1] to 210[4] are layer selection circuits provided in each of the element layers 30[1] to 30[4]. It is provided in the same layer as 220 and 230.
  • the layer selection circuits 220 and 230 provided in the element layers 30[1] to 30[4] are replaced with the layer selection circuits 220[1] to 220[4] and 230[1] to It is illustrated as 230[4].
  • the arithmetic device 200 includes a write word line driver section 221, a read word line driver section 231, and an arithmetic circuit 211.
  • FIG. 6B illustrates how the write word line driver section 221, the read word line driver section 231, and the arithmetic circuit 211 are provided in the element layer 20.
  • the figure also shows how layer selection circuits 220[1] to 220[4] and 230[1] to 230[4] are provided in the element layers 30[1] to 30[4].
  • the layer selection circuits 220[1] to 220[4] control the signals output to the wirings WWLout[1] to WWLout[4] by controlling the signals outputted to the wiring WWLin by the write word line driver unit 221. .
  • Wirings WWLout[1] to WWLout[4] correspond to wirings WWL connected to memory cells MC provided in element layers 30[1] to 30[4].
  • the signals output to the wirings WWLout[1] to WWLout[4] are signals that control writing of data signals from the wiring WBL extending in the Z direction to the memory cells MC.
  • the layer selection circuits 220[1] to 220[4] can be provided to overlap in the Z direction, as shown in FIGS. 6A and 6B.
  • the layer selection circuits 230[1] to 230[4] control the output of signals output to the wirings RWLout[1] to RWLout[4] by controlling the signals outputted to the wiring RWLin by the read word line driver section 231. be done.
  • Wirings RWLout[1] to RWLout[4] correspond to wirings RWL connected to memory cells MC provided in element layers 30[1] to 30[4].
  • the signals output to the wirings RWLout[1] to RWLout[4] are signals that control reading of data signals from the wiring RBL extending in the Z direction to the memory cells MC.
  • the layer selection circuits 230[1] to 230[4] can be provided to overlap in the Z direction, as shown in FIGS. 6A, 6B, and 7B.
  • FIG. 8A is a circuit diagram illustrating an example of a circuit configuration applicable to the layer selection circuits 220 and 230.
  • the layer selection circuits 220 and 230 include a transistor ML1, a transistor ML2, and a transistor ML3.
  • Each of the transistors ML1 to ML3 is an OS transistor provided in the stacked element layers 30[1] to 30[4], similarly to the transistors included in the memory cell MC.
  • the gate of the transistor ML2 is electrically connected to either the source or the drain of the transistor ML1.
  • One of the source or drain of the transistor ML2 is connected to one of the source or drain of the transistor ML3 and a wiring WWLout or a wiring RWLout (Fig. inside, WWLout/RWLout).
  • the other of the source and drain of the transistor ML2 is electrically connected to the wiring WWLin or the wiring RWLin (WWLin or RWLin in the figure) connected to the write word line driver section 221 or the read word line driver section 231.
  • the other of the source and drain of the transistor ML1 is electrically connected to a wiring to which a potential VLD (high power supply potential) is applied.
  • the gate of transistor ML1 is electrically connected to a wiring to which signal LSEL is applied.
  • the gate of transistor ML3 is electrically connected to a wiring to which signal LSELB is applied.
  • the other of the source and drain of the transistor ML3 is electrically connected to a wiring to which a potential VLS (low power supply potential) is applied. Note that a region where the gate of the transistor ML2 and one of the source or drain of the transistor ML1 are electrically connected may be referred to as a node FN1.
  • FIG. 8C shows a configuration example of a plurality of memory cells MC connected to the layer selection circuits 220 and 230 via wiring WWL and wiring RWL.
  • the plurality of memory cells MC shown in FIG. 8C are selected at once by signals output from the layer selection circuits 220 and 230. Therefore, by controlling the signals output from the layer selection circuits 220 and 230, it is possible to create a configuration in which data is written into and read out from the memory circuits 210 provided for each element layer 30 at once.
  • a capacitor may be provided between the gate of the transistor ML2 and one of the source or drain of the transistor ML1.
  • the layer selection circuits 220 and 230 have a function of outputting either the signal or the potential VLS applied to the wiring WWLin or the wiring RWLin to the wiring WWLout or the wiring RWLout according to the signal LSEL and the signal LSELB.
  • FIG. 8B is a timing chart illustrating an example of the operation of the layer selection circuits 220 and 230.
  • the timing chart shown in FIG. 8B shows the respective potentials (H level or L level) of the signal LSEL, the signal LSELB, and the signal applied to the wiring WWLin or the wiring RWLin at each time of operation. It also shows changes in the potentials of the node FN1 and the wiring WWLout or the wiring RWLout.
  • the potential VLD is the same potential as the H level of the signal LSEL and the signal LSELB. Further, it is assumed that the potential VLS is the same potential as the L level of the signal LSEL and the signal LSELB.
  • the signal LSEL is set to L level, and the signal LSELB is set to H level.
  • the transistor ML1 is in a conductive state, the potential of the node FN1 becomes L level. Therefore, transistor ML2 is in a non-conducting state, and transistor ML3 is in a conducting state. Therefore, regardless of whether the signal applied to the wiring WWLin or the wiring RWLin is at the H level or the L level, the potential of the wiring WWLout or the wiring RWLout is at the L level (potential VLS).
  • signal LSEL becomes H level and signal LSELB becomes L level.
  • the potential of node FN1 rises from the H level (potential VLD) to a potential obtained by subtracting the threshold voltage of transistor ML1, and transistor ML1 becomes non-conductive.
  • transistor ML2 becomes conductive and transistor ML3 becomes non-conductive. Therefore, the potential of the wiring WWLout or the wiring RWLout becomes L level (signal applied to the wiring WWLin or the wiring RWLin at time TL1).
  • the signal applied to the wiring WWLin or the wiring RWLin becomes H level. Then, a current flows from the wiring WWLin or the wiring RWLin to the wiring WWLout or the wiring RWLout via the transistor ML2, so that the potential of the wiring WWLout or the wiring RWLout increases.
  • the transistor ML1 since the transistor ML1 is in a non-conductive state, the potential of the node FN1 also increases due to capacitive coupling in the gate capacitance of the transistor ML2. Therefore, the potential difference between the gate and source of the transistor ML2 is maintained, that is, the conductive state of the transistor ML2 is maintained. Therefore, the potential of the wiring WWLout or the wiring RWLout becomes H level (the signal applied to the wiring WWLin or the wiring RWLin at time TL2).
  • the layer selection circuits 220 and 230 configure a bootstrap circuit in which a gate capacitance is provided between the gate and source of the transistor ML2, so that the signal applied to the wiring WWLin or the wiring RWLin becomes H level.
  • a gate capacitance is provided between the gate and source of the transistor ML2
  • the signal applied to the wiring WWLin or the wiring RWLin becomes H level.
  • an H level can be output to the wiring WWLout or the wiring RWLout.
  • the gate capacitance of the transistor ML2 is sometimes called "bootstrap capacitance.”
  • the arithmetic device 200 controls the memory circuit 210[1] by controlling the signal LSEL and the signal LSELB given to the layer selection circuits 220[1] to 220[4] or the layer selection circuits 230[1] to 230[4]. By selecting one of the wirings 210[4] to 210[4], the signal given to the wiring WWLin or the wiring RWLin can be output to the wiring WWLout or the wiring RWLout.
  • signal LSEL and signal LSELB applied to layer selection circuit 220[1] are set to H level and L level, respectively, and signal LSEL and signal LSELB applied to layer selection circuits 220[2] to 220[4] By setting these to the L level and H level, respectively, the signal applied from the write word line driver section 221 to the wiring WWLin is output to the wiring WWLout[1] via the layer selection circuit 220[1].
  • the arithmetic device 200 it is necessary to provide wiring that functions as a word line from the element layer 20 to each of the element layers 30[1] to 30[4], but a layer selection circuit may be provided in each element layer. The number of wiring can be reduced. Furthermore, the arithmetic device 200 can suppress an increase in area of the write word line driver section 221 and the read word line driver section 231 due to an increase in the number of element layers 30[1] to 30[4]. That is, the arithmetic device 200 can increase the number of element layers 30[1] to 30[4] in which memory circuits are provided without increasing the area overhead, and the density of the memory cells MC (memory density) can be increased. You can improve your performance.
  • the arithmetic circuit 211 has a function of performing a product-sum operation.
  • the arithmetic device 200 having the arithmetic circuit 211 may be referred to as an accelerator or a GPU (Graphics Processing Unit).
  • memory cells MC such as NOSRAM or DOSRAM can be stacked and provided. That is, a layer having an OS transistor can be stacked and provided in a vertical direction on a substrate on which the element layer 20 having a Si transistor is provided.
  • the arithmetic circuit 211 can perform, for example, parallel processing of matrix operations in graphic processing, parallel processing of product-sum operations in neural networks, parallel processing of floating point operations in scientific and technical calculations, and the like.
  • memory cells MC[1] to MC[4] shown in FIG. 9 can be memory cells having an OS transistor such as NOSRAM.
  • the circuit configuration of memory cells MC[1] to MC[4] shown in FIG. 9 corresponds to a three-transistor type (3T) gain cell NOSRAM.
  • NOSRAM can be used as a non-volatile memory by using its characteristic of extremely low leakage current to hold charges corresponding to data in memory cells.
  • the arithmetic circuit 211 shown in FIG. 9 includes a readout circuit 241 to which a signal from the wiring RBL is applied, a bit product-sum calculator 242, an accumulator 243, a latch circuit 244, and an encoding circuit 245 that outputs an output signal Q. .
  • Each circuit constituting the arithmetic circuit 211 has a Si transistor and can be provided in the element layer 20.
  • the memory cell MC has an OS transistor and can be provided in the element layers 30[1] to 30[4]. Therefore, in a structure in which the element layer 20 and the element layers 30[1] to 30[4] are stacked as shown in FIGS. 7A and 7B, the regions where each circuit is provided may be arranged so as to overlap. I can do it.
  • the wiring RBL connecting the arithmetic circuit 211 and the memory cell MC is provided in a direction (z direction) perpendicular to the surface of the substrate on which the element layer 20 is provided.
  • the wiring RWL is a wiring that can be provided in an opening provided in an insulating layer, and can be microfabricated. Therefore, the wiring RWL can have a smaller parasitic capacitance than a wiring using a silicon through electrode or the like. As a result, the power required for charging and discharging the wiring can be reduced, and power saving can be achieved.
  • the circuit area can be reduced by using a circuit configuration specialized for the product-sum calculation shown in FIG. Therefore, it is possible to reduce power consumption by reducing the circuit area.
  • FIG. 2 is a schematic diagram illustrating the configuration.
  • the data stored for each element layer 30 is weight data used in the sum-of-products calculation.
  • FIG. 10A illustrates how the weight data NN1 is stored in the memory circuit 210[1] included in the first element layer 30[1].
  • FIG. 10A illustrates how the weight data NN2 is stored in the memory circuit 210[2] included in the second element layer 30[2].
  • FIG. 10A illustrates how the weight data NN3 is stored in the memory circuit 210[3] included in the third element layer 30[3].
  • FIG. 10A illustrates how weight data NN4 is stored in the memory circuit 210[4] included in the fourth element layer 30[4].
  • the data set of weight data stored in the memory circuits 210[1] to 210[4] is written from the arithmetic circuit 211 to the memory cell MC of the memory circuit 210 under switching control by the layer selection circuit 220. Further, the weight data is read out from the memory cell MC of the memory circuit 210 to the arithmetic circuit 211 by performing switching control by the layer selection circuit 230.
  • the weight data NN2 of the memory circuit 210[2] can be updated by controlling the layer selection circuit 220 to output a signal to the wiring WWLout[2].
  • the weight data NN1 of the memory circuit 210[1] can be read to the arithmetic circuit 211 by controlling the layer selection circuit 230 to output a signal to the wiring RWLout[1].
  • the weight data NN1 of the memory circuit 210[1] can be updated by controlling the layer selection circuit 220 to output a signal to the wiring WWLout[1].
  • the weight data NN4 of the memory circuit 210[4] can be read to the arithmetic circuit 211 by controlling the layer selection circuit 230 to output a signal to the wiring RWLout[4].
  • weight data can be written to and read from different memory circuits 210 by controlling the layer selection circuits 220 and 230.
  • the sequence for switching weight data can be performed by switching the layer selection circuits 220 and 230.
  • FIG. 11 is a timing chart illustrating how tasks are simultaneously switched in the arithmetic device 100 described in FIG.
  • the arithmetic device 200 reads weight data NN2 from the memory cells of the memory circuit 210[2] and switches from arithmetic processing based on the first neural network to arithmetic processing based on the second neural network.
  • the arithmetic device 200 reads the weight data NN3 from the memory cells of the memory circuit 210[3] and switches from the arithmetic processing based on the second neural network to the arithmetic processing based on the third neural network.
  • the data of the scan flip-flop 120 is stored in the data holding circuit 130[3] (Save to 130[3]), and then the data holding circuit 130[1] is written back to the scan flip-flop 120 (Load from 130[1]).
  • the data written back from the data holding circuit 130[1] to the scan flip-flop 120 is the data stored from the scan flip-flop 120 to the data holding circuit 130[1] at time Ta. That is, it is possible to continue executing task 1 that was being executed up to time Ta. In this way, the state of task 3 is saved, and task 1 is switched to task 3 in an executable state.
  • the arithmetic device 200 reads weight data NN1 from the memory cells of the memory circuit 210[1] and switches from arithmetic processing based on the third neural network to arithmetic processing based on the first neural network.
  • the first neural network performs number recognition and performs number authentication as the first task.
  • the second neural network can be configured to perform animal recognition and confirm the whereabouts of a pet as a second task.
  • the third neural network can be configured to perform vehicle recognition and, as a third task, check for the presence or absence of visitors.
  • This embodiment mode describes a structure of a transistor that can be applied to the semiconductor device described in the above embodiment mode.
  • a structure in which transistors having different electrical characteristics are stacked will be described.
  • the degree of freedom in designing the semiconductor device can be increased.
  • the degree of integration of a semiconductor device can be increased.
  • FIG. 12 A part of the cross-sectional structure of the semiconductor device is shown in FIG.
  • the semiconductor device shown in FIG. 12 includes a transistor 550, a transistor 500, and a capacitor 600.
  • 13A is a cross-sectional view of the transistor 500 in the channel length direction
  • FIG. 13B is a cross-sectional view of the transistor 500 in the channel width direction
  • FIG. 13C is a cross-sectional view of the transistor 550 in the channel width direction.
  • the transistor 500 corresponds to the Si transistor described in the above embodiment mode
  • the transistor 550 corresponds to an OS transistor.
  • the transistor 500 is provided above the transistor 550, and the capacitor 600 is provided above the transistor 550 and the transistor 500.
  • the transistor 550 is provided over the substrate 311 and includes a conductor 316, an insulator 315, a semiconductor region 313 made of a part of the substrate 311, a low resistance region 314a functioning as a source region or a drain region, and a low resistance region 314b. .
  • the transistor 550 As shown in FIG. 13C, in the transistor 550, the upper surface of the semiconductor region 313 and the side surfaces in the channel width direction are covered with a conductor 316 via an insulator 315. In this way, by making the transistor 550 a Fin type transistor, the effective channel width increases, so that the on-characteristics of the transistor 550 can be improved. Further, since the contribution of the electric field of the gate electrode can be increased, the off-state characteristics of the transistor 550 can be improved.
  • the transistor 550 may be either a p-channel type or an n-channel type.
  • a semiconductor such as a silicon-based semiconductor be included in the region where a channel is formed in the semiconductor region 313, the region in the vicinity thereof, the low resistance region 314a serving as a source region or a drain region, and the low resistance region 314b.
  • it contains crystalline silicon.
  • it may be formed of a material containing Ge (germanium), SiGe (silicon germanium), GaAs (gallium arsenide), GaAlAs (gallium aluminum arsenide), or the like.
  • a structure using silicon may be used in which the effective mass is controlled by applying stress to the crystal lattice and changing the lattice spacing.
  • the transistor 550 may be a HEMT (High Electron Mobility Transistor) by using GaAs, GaAlAs, or the like.
  • the low resistance region 314a and the low resistance region 314b are made of an element imparting n-type conductivity such as arsenic or phosphorus, or an element imparting p-type conductivity such as boron. Contains elements that
  • the conductor 316 that functions as a gate electrode is made of a semiconductor material such as silicon, a metal material, or an alloy containing an element that imparts n-type conductivity such as arsenic or phosphorus, or an element that imparts p-type conductivity such as boron.
  • conductive materials such as metal oxide materials or metal oxide materials.
  • the threshold voltage of the transistor can be adjusted by selecting the material of the conductor. Specifically, it is preferable to use a material such as titanium nitride or tantalum nitride for the conductor. Further, in order to achieve both electrical conductivity and embeddability, it is preferable to use a metal material such as tungsten or aluminum as a layered conductor, and it is particularly preferable to use tungsten in terms of heat resistance.
  • the transistor 550 may be formed using an SOI (Silicon on Insulator) substrate or the like.
  • SOI substrates are formed by implanting oxygen ions into a mirror-polished wafer and then heating it at a high temperature to form an oxide layer at a certain depth from the surface and eliminate defects that occur in the surface layer.
  • a SIMOX (Separation by Implanted Oxygen) substrate, a smart cut method that cleaves a semiconductor substrate by utilizing the growth of microvoids formed by hydrogen ion implantation through heat treatment, and an ELTRAN method (registered trademark: Epitaxial Layer Transfer) are used.
  • An SOI substrate formed using a method may also be used.
  • a transistor formed using a single crystal substrate includes a single crystal semiconductor in a channel formation region.
  • An insulator 320, an insulator 322, an insulator 324, and an insulator 326 are sequentially stacked to cover the transistor 550.
  • the insulator 320, the insulator 322, the insulator 324, and the insulator 326 for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, aluminum nitride, etc. are used. Bye.
  • silicon oxynitride refers to a material whose composition contains more oxygen than nitrogen
  • silicon nitride oxide refers to a material whose composition contains more nitrogen than oxygen. shows.
  • aluminum oxynitride refers to a material whose composition contains more oxygen than nitrogen
  • aluminum nitride oxide refers to a material whose composition contains more nitrogen than oxygen. shows.
  • the insulator 322 may have a function as a flattening film that flattens the step caused by the transistor 550 and the like provided below.
  • the upper surface of the insulator 322 may be planarized by a planarization process using a chemical mechanical polishing (CMP) method or the like in order to improve flatness.
  • CMP chemical mechanical polishing
  • the insulator 324 it is preferable to use a film having barrier properties that prevents hydrogen, impurities, and the like from diffusing from the substrate 311 or the transistor 550 into a region where the transistor 500 is provided.
  • silicon nitride formed by a CVD method can be used, for example.
  • silicon nitride formed by a CVD method when hydrogen diffuses into a semiconductor element including an oxide semiconductor such as the transistor 500, the characteristics of the semiconductor element may deteriorate. Therefore, a film that suppresses hydrogen diffusion is preferably used between the transistor 500 and the transistor 550.
  • the membrane that suppresses hydrogen diffusion is a membrane that releases a small amount of hydrogen.
  • the amount of hydrogen desorbed can be analyzed using, for example, temperature programmed desorption gas analysis (TDS).
  • TDS temperature programmed desorption gas analysis
  • the amount of hydrogen desorbed from the insulator 324 is determined by the amount converted into hydrogen atoms per area of the insulator 324 when the surface temperature of the film is in the range of 50°C to 500°C.
  • the amount may be 1 ⁇ 10 16 atoms/cm 2 or less, preferably 5 ⁇ 10 15 atoms/cm 2 or less.
  • the insulator 326 preferably has a lower dielectric constant than the insulator 324.
  • the dielectric constant of the insulator 326 is preferably less than 4, more preferably less than 3.
  • the dielectric constant of the insulator 326 is preferably 0.7 times or less, more preferably 0.6 times or less, the dielectric constant of the insulator 324.
  • a capacitor 600 or a conductor 328 connected to the transistor 500, a conductor 330, and the like are embedded in the insulator 320, the insulator 322, the insulator 324, and the insulator 326.
  • the conductor 328 and the conductor 330 have a function as a plug or wiring.
  • a conductor having a function as a plug or a wiring a plurality of structures may be collectively given the same reference numeral.
  • the wiring and the plug connected to the wiring may be integrated. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.
  • a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material is used in a single layer or in a stacked manner. be able to. It is preferable to use a high melting point material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is preferable to use tungsten. Alternatively, it is preferable to use a low resistance conductive material such as aluminum or copper. Wiring resistance can be lowered by using a low resistance conductive material.
  • a wiring layer may be provided on the insulator 326 and the conductor 330.
  • an insulator 350, an insulator 352, and an insulator 354 are stacked in this order.
  • a conductor 356 is formed on the insulator 350, the insulator 352, and the insulator 354.
  • the conductor 356 functions as a plug or a wiring connected to the transistor 550. Note that the conductor 356 can be provided using the same material as the conductor 328 and the conductor 330.
  • the conductor 356 preferably includes a conductor having barrier properties against hydrogen.
  • a conductor having hydrogen barrier properties is formed in the opening of the insulator 350 having hydrogen barrier properties.
  • the conductor having barrier properties against hydrogen for example, tantalum nitride or the like may be used. Further, by stacking tantalum nitride and highly conductive tungsten, diffusion of hydrogen from the transistor 550 can be suppressed while maintaining conductivity as a wiring. In this case, it is preferable that the tantalum nitride layer having hydrogen barrier properties be in contact with the insulator 350 having hydrogen barrier properties.
  • a wiring layer may be provided on the insulator 354 and the conductor 356.
  • an insulator 360, an insulator 362, and an insulator 364 are stacked in this order.
  • a conductor 366 is formed on the insulator 360, the insulator 362, and the insulator 364.
  • the conductor 366 functions as a plug or wiring. Note that the conductor 366 can be provided using the same material as the conductor 328 and the conductor 330.
  • the conductor 366 preferably includes a conductor having barrier properties against hydrogen.
  • a conductor having hydrogen barrier properties is formed in the opening of the insulator 360 having hydrogen barrier properties.
  • a wiring layer may be provided on the insulator 364 and the conductor 366.
  • an insulator 370, an insulator 372, and an insulator 374 are stacked in this order.
  • a conductor 376 is formed on the insulator 370, the insulator 372, and the insulator 374.
  • the conductor 376 functions as a plug or wiring. Note that the conductor 376 can be provided using the same material as the conductor 328 and the conductor 330.
  • the conductor 376 preferably includes a conductor having barrier properties against hydrogen.
  • a conductor having hydrogen barrier properties is formed in the opening of the insulator 370 having hydrogen barrier properties.
  • a wiring layer may be provided on the insulator 374 and the conductor 376.
  • an insulator 380, an insulator 382, and an insulator 384 are stacked in this order.
  • a conductor 386 is formed on the insulator 380, the insulator 382, and the insulator 384.
  • the conductor 386 functions as a plug or wiring. Note that the conductor 386 can be provided using the same material as the conductor 328 and the conductor 330.
  • the conductor 386 preferably includes a conductor having barrier properties against hydrogen.
  • a conductor having hydrogen barrier properties is formed in the opening of the insulator 380 having hydrogen barrier properties.
  • the wiring layer including the conductor 356, the wiring layer including the conductor 366, the wiring layer including the conductor 376, and the wiring layer including the conductor 386 have been described, but the semiconductor device according to this embodiment It is not limited to this.
  • the number of wiring layers similar to the wiring layer containing the conductor 356 may be three or less, or the number of wiring layers similar to the wiring layer containing the conductor 356 may be five or more.
  • an insulator 510, an insulator 512, an insulator 514, and an insulator 516 are provided in a laminated manner in this order.
  • Any one of the insulators 510, 512, 514, and 516 is preferably made of a substance that has barrier properties against oxygen, hydrogen, or the like.
  • a film having barrier properties that prevents hydrogen, impurities, etc. from diffusing from the substrate 311 or the region where the transistor 550 is provided to the region where the transistor 500 is provided is used. It is preferable. Therefore, the same material as the insulator 324 can be used.
  • silicon nitride formed by a CVD method can be used as an example of a film having barrier properties against hydrogen.
  • silicon nitride formed by a CVD method when hydrogen diffuses into a semiconductor element including an oxide semiconductor such as the transistor 500, the characteristics of the semiconductor element may deteriorate. Therefore, a film that suppresses hydrogen diffusion is preferably used between the transistor 500 and the transistor 550.
  • the membrane that suppresses hydrogen diffusion is a membrane that releases a small amount of hydrogen.
  • a metal oxide such as aluminum oxide, hafnium oxide, or tantalum oxide for the insulator 510 and the insulator 514.
  • aluminum oxide has a high blocking effect that prevents the membrane from permeating both oxygen and impurities such as hydrogen and moisture that cause fluctuations in the electrical characteristics of the transistor. Therefore, aluminum oxide can prevent impurities such as hydrogen and moisture from entering the transistor 500 during and after the transistor manufacturing process. Further, release of oxygen from the oxide forming the transistor 500 can be suppressed. Therefore, it is suitable for use as a protective film for the transistor 500.
  • the same material as the insulator 320 can be used for the insulator 512 and the insulator 516. Furthermore, by using materials with relatively low dielectric constants as these insulators, parasitic capacitance occurring between wirings can be reduced.
  • a silicon oxide film, a silicon oxynitride film, or the like can be used as the insulator 512 and the insulator 516.
  • a conductor 518, a conductor (for example, the conductor 503) forming the transistor 500, and the like are embedded in the insulator 510, the insulator 512, the insulator 514, and the insulator 516.
  • the conductor 518 has a function as a plug or wiring connected to the capacitor 600 or the transistor 550.
  • the conductor 518 can be provided using the same material as the conductor 328 and the conductor 330.
  • the conductor 518 in the region in contact with the insulator 510 and the insulator 514 is a conductor having barrier properties against oxygen, hydrogen, and water.
  • the transistor 550 and the transistor 500 can be separated by a layer having barrier properties against oxygen, hydrogen, and water, and diffusion of hydrogen from the transistor 550 to the transistor 500 can be suppressed.
  • a transistor 500 is provided above the insulator 516.
  • the transistor 500 includes a conductor 503 disposed to be embedded in an insulator 514 and an insulator 516, and an insulator 520 disposed on the insulator 516 and the conductor 503. , an insulator 522 disposed on the insulator 520, an insulator 524 disposed on the insulator 522, an oxide 530a disposed on the insulator 524, and an oxide 530a disposed on the oxide 530a.
  • the insulator 580 has an overlapping opening formed therein, an insulator 545 placed on the bottom and side surfaces of the opening, and a conductor 560 placed on the surface where the insulator 545 is formed.
  • an insulator 544 is disposed between the oxide 530a, the oxide 530b, the conductor 542a, and the insulator 580.
  • the conductor 560 includes a conductor 560a provided inside the insulator 545, and a conductor 560b provided so as to be embedded inside the conductor 560a. It is preferable to have.
  • an insulator 574 is preferably disposed over the insulator 580, the conductor 560, and the insulator 545.
  • oxide 530a and the oxide 530b may be collectively referred to as the oxide 530.
  • the transistor 500 shows a structure in which two layers, an oxide 530a and an oxide 530b, are stacked in a region where a channel is formed and in the vicinity thereof, the present invention is not limited to this.
  • a single layer of the oxide 530b or a stacked structure of three or more layers may be used.
  • the conductor 560 is shown as having a two-layer stacked structure, but the present invention is not limited to this.
  • the conductor 560 may have a single layer structure or a laminated structure of three or more layers.
  • the transistor 500 shown in FIGS. 12 and 13A is an example, and the structure is not limited to this, and an appropriate transistor may be used depending on the circuit structure, driving method, and the like.
  • the conductor 560 functions as a gate electrode of the transistor, and the conductor 542a and the conductor 542b function as a source electrode or a drain electrode, respectively.
  • the conductor 560 is formed to be embedded in the opening of the insulator 580 and the region sandwiched between the conductors 542a and 542b.
  • the arrangement of conductor 560, conductor 542a, and conductor 542b is selected in a self-aligned manner with respect to the opening in insulator 580. That is, in the transistor 500, the gate electrode can be disposed between the source electrode and the drain electrode in a self-aligned manner. Therefore, since the conductor 560 can be formed without providing a margin for alignment, the area occupied by the transistor 500 can be reduced. Thereby, miniaturization and high integration of semiconductor devices can be achieved.
  • the conductor 560 is formed in a self-aligned manner in the region between the conductor 542a and the conductor 542b, the conductor 560 does not have a region overlapping with the conductor 542a or the conductor 542b. Thereby, the parasitic capacitance formed between the conductor 560 and the conductors 542a and 542b can be reduced. Therefore, the switching speed of the transistor 500 can be improved and the transistor 500 can have high frequency characteristics.
  • the conductor 560 may function as a first gate (also referred to as top gate) electrode. Further, the conductor 503 may function as a second gate (also referred to as a bottom gate) electrode.
  • the threshold voltage of the transistor 500 can be controlled by changing the potential applied to the conductor 503 independently of the potential applied to the conductor 560 without interlocking with the potential applied to the conductor 560. In particular, by applying a negative potential to the conductor 503, the threshold voltage of the transistor 500 can be made larger than 0 V, and the off-state current can be reduced. Therefore, when a negative potential is applied to the conductor 503, the drain current when the potential applied to the conductor 560 is 0 V can be made smaller than when no negative potential is applied.
  • the conductor 503 is arranged to overlap the oxide 530 and the conductor 560. As a result, when a potential is applied to the conductor 560 and the conductor 503, the electric field generated from the conductor 560 and the electric field generated from the conductor 503 are connected to cover the channel formation region formed in the oxide 530. I can do it.
  • a structure of a transistor in which a channel formation region is electrically surrounded by an electric field of a first gate electrode is referred to as a surrounded channel (S-channel) structure.
  • the S-channel structure disclosed in this specification and the like has a structure different from the Fin type structure and the planar type structure.
  • the S-channel structure disclosed in this specification and the like can also be regarded as a type of Fin type structure.
  • a Fin type structure refers to a structure in which a gate electrode is arranged so as to surround at least two or more surfaces (specifically, two, three, or four sides) of a channel.
  • the channel formation region can be electrically surrounded.
  • the S-channel structure is a structure that electrically surrounds the channel formation region, it is substantially equivalent to a GAA (Gate All Around) structure or an LGAA (Lateral Gate All Around) structure. You can say that.
  • the channel formation region formed at or near the interface between the oxide 530 and the gate insulator can be formed in the entire bulk of the oxide 530. can. Therefore, it is possible to improve the current density flowing through the transistor, and thus it is expected that the on-state current of the transistor or the field effect mobility of the transistor will be increased.
  • the conductor 503 has the same configuration as the conductor 518, and a conductor 503a is formed in contact with the inner wall of the opening of the insulator 514 and the insulator 516, and a conductor 503a is formed on the conductor 503a so as to fill the opening.
  • a conductor 503b is formed. Note that although the transistor 500 has a structure in which the conductor 503a and the conductor 503b are stacked, the present invention is not limited to this.
  • the conductor 503 may be provided as a single layer or a laminated structure of three or more layers.
  • a conductive material as the conductor 503a, which has a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, and copper atoms (the impurities are difficult to pass through).
  • a conductive material that has a function of suppressing the diffusion of oxygen for example, at least one of oxygen atoms, oxygen molecules, etc.
  • the function of suppressing the diffusion of impurities or oxygen refers to the function of suppressing the diffusion of any one or all of the impurities or the oxygen.
  • the conductor 503a since the conductor 503a has a function of suppressing oxygen diffusion, it is possible to suppress the conductivity from decreasing due to oxidation of the conductor 503b.
  • the conductor 503 also serves as a wiring
  • the conductor 503 is illustrated as a stack of the conductor 503a and the conductor 503b in this embodiment, the conductor 503 may have a single-layer structure.
  • the insulator 520, the insulator 522, and the insulator 524 have a function as a second gate insulating film.
  • the insulator 524 in contact with the oxide 530 it is preferable to use an insulator containing more oxygen than the oxygen that satisfies the stoichiometric composition.
  • the oxygen is easily released from the film by heating.
  • oxygen released by heating may be referred to as "excess oxygen.” That is, it is preferable that a region containing excess oxygen (also referred to as an “excess oxygen region”) is formed in the insulator 524.
  • V OH defects
  • electrons which are carriers
  • a part of hydrogen may combine with oxygen that is combined with a metal atom to generate electrons, which are carriers. Therefore, a transistor using an oxide semiconductor containing a large amount of hydrogen tends to have normally-on characteristics. Further, since hydrogen in an oxide semiconductor is easily moved by stress such as heat or an electric field, if the oxide semiconductor contains a large amount of hydrogen, the reliability of the transistor may deteriorate. In one aspect of the invention, it is preferred to reduce the V OH in oxide 530 as much as possible to make it highly pure or substantially pure.
  • an oxide material from which some oxygen is released by heating is an oxide with an amount of desorbed oxygen in terms of oxygen atoms of 1.0 ⁇ 10 18 atoms/cm 3 or more, preferably 1 in TDS (Thermal Desorption Spectroscopy) analysis.
  • the oxide film has a density of .0 ⁇ 10 19 atoms/cm 3 or more, more preferably 2.0 ⁇ 10 19 atoms/cm 3 or more, or 3.0 ⁇ 10 20 atoms/cm 3 or more.
  • the surface temperature of the film during the above TDS analysis is preferably in the range of 100°C or more and 700°C or less, or 100°C or more and 400°C or less.
  • the insulator having the excess oxygen region and the oxide 530 may be brought into contact with each other and subjected to one or more of heat treatment, microwave treatment, and RF treatment. By performing this treatment, water or hydrogen in the oxide 530 can be removed.
  • a reaction occurs in which the bond of VoH is broken, or in other words, a reaction “V O H ⁇ Vo+H” occurs, resulting in dehydrogenation.
  • a part of the hydrogen generated at this time may combine with oxygen and be removed from the oxide 530 or the insulator near the oxide 530 as H 2 O. Further, some of the hydrogen may be gettered to the conductors 542a and 542b.
  • the microwave processing it is preferable to use, for example, an apparatus having a power source for generating high-density plasma or an apparatus having a power source for applying RF to the substrate side.
  • an apparatus having a power source for generating high-density plasma or an apparatus having a power source for applying RF to the substrate side.
  • a gas containing oxygen and using high-density plasma high-density oxygen radicals can be generated, and by applying RF to the substrate side, the oxygen radicals generated by the high-density plasma can be generated.
  • the microwave treatment may be performed at a pressure of 133 Pa or higher, preferably 200 Pa or higher, and more preferably 400 Pa or higher.
  • the gas introduced into the apparatus for performing microwave processing for example, oxygen and argon are used, and the oxygen flow rate ratio (O 2 /(O 2 +Ar)) is 50% or less, preferably 10% or more. % or less.
  • heat treatment is preferably performed with the surface of the oxide 530 exposed.
  • the heat treatment may be performed, for example, at a temperature of 100°C or higher and 450°C or lower, more preferably 350°C or higher and 400°C or lower.
  • the heat treatment is performed in an atmosphere of nitrogen gas or inert gas, or an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of oxidizing gas.
  • the heat treatment is preferably performed in an oxygen atmosphere. Thereby, oxygen can be supplied to the oxide 530, and oxygen vacancies (V O ) can be reduced. Further, the heat treatment may be performed under reduced pressure.
  • the heat treatment may be performed in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of oxidizing gas in order to compensate for the desorbed oxygen after heat treatment in a nitrogen gas or inert gas atmosphere. good.
  • heat treatment may be performed continuously in an atmosphere of nitrogen gas or inert gas.
  • the oxygen vacancies in the oxide 530 can be repaired by the supplied oxygen, or in other words, the reaction "Vo+O ⁇ null" can be promoted. Further, by reacting the supplied oxygen with the hydrogen remaining in the oxide 530, the hydrogen can be removed as H 2 O (dehydrated). This can suppress hydrogen remaining in the oxide 530 from recombining with oxygen vacancies and forming V OH .
  • the insulator 524 has an excess oxygen region, it is preferable that the insulator 522 has a function of suppressing the diffusion of oxygen (for example, oxygen atoms, oxygen molecules, etc.) (the oxygen is difficult to permeate).
  • oxygen for example, oxygen atoms, oxygen molecules, etc.
  • the insulator 522 has the function of suppressing the diffusion of oxygen, impurities, etc., so that the oxygen contained in the oxide 530 does not diffuse toward the insulator 520 side. Further, the conductor 503 can be prevented from reacting with oxygen contained in the insulator 524, the oxide 530, and the like.
  • the insulator 522 is made of, for example, aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ), or It is preferable to use an insulator containing a so-called high-k material such as (Ba,Sr)TiO 3 (BST) in a single layer or in a stacked layer. As transistors become smaller and more highly integrated, problems such as off-current may occur due to thinning of gate insulating films. By using a high-k material for the insulator that functions as a gate insulating film, it is possible to reduce the gate potential during transistor operation while maintaining the physical film thickness.
  • a so-called high-k material such as (Ba,Sr)TiO 3 (BST)
  • an insulator containing an oxide of one or both of aluminum and hafnium which is an insulating material that has the function of suppressing the diffusion of impurities and oxygen (the oxygen is difficult to permeate).
  • the insulator containing an oxide of one or both of aluminum and hafnium it is preferable to use aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), and the like.
  • the insulator 522 is formed using such a material, the insulator 522 suppresses the release of oxygen from the oxide 530 or the incorporation of impurities such as hydrogen into the oxide 530 from the periphery of the transistor 500. Acts as a layer.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to these insulators.
  • these insulators may be nitrided. Silicon oxide, silicon oxynitride, or silicon nitride may be stacked on the above insulator.
  • the insulator 520 is thermally stable.
  • silicon oxide and silicon oxynitride are suitable because they are thermally stable.
  • the insulator 520 having a stacked layer structure that is thermally stable and has a high dielectric constant can be obtained.
  • an insulator 520, an insulator 522, and an insulator 524 are illustrated as the second gate insulating film having a three-layer stacked structure;
  • the insulating film may have a single layer, two layers, or a stacked structure of four or more layers.
  • the structure is not limited to a laminated structure made of the same material, but may be a laminated structure made of different materials.
  • the transistor 500 uses a metal oxide that functions as an oxide semiconductor for the oxide 530 including the channel formation region.
  • the metal oxide that functions as an oxide semiconductor may be formed by a sputtering method or by an ALD (Atomic Layer Deposition) method. Note that a metal oxide that functions as an oxide semiconductor will be described in detail in other embodiments.
  • the oxide 530 can suppress diffusion of impurities from a component formed below the oxide 530a to the oxide 530b.
  • the oxide 530 preferably has a structure of a plurality of oxide layers in which the atomic ratio of each metal atom is different.
  • the atomic ratio of the element M among the constituent elements is larger than the atomic ratio of the element M among the constituent elements in the metal oxide used for the oxide 530b. It is preferable.
  • the atomic ratio of the element M to In is preferably larger than the atomic ratio of the element M to In in the metal oxide used for the oxide 530b.
  • the atomic ratio of In to the element M is preferably larger than the atomic ratio of In to the element M in the metal oxide used for the oxide 530a.
  • the energy at the bottom of the conduction band of the oxide 530a is higher than the energy at the bottom of the conduction band of the oxide 530b.
  • the electron affinity of the oxide 530a is smaller than the electron affinity of the oxide 530b.
  • the energy level at the lower end of the conduction band changes gently.
  • the energy level at the lower end of the conduction band at the junction between the oxide 530a and the oxide 530b changes continuously or forms a continuous junction.
  • the oxide 530a and the oxide 530b having a common element other than oxygen (main component) a mixed layer with a low defect level density can be formed.
  • the oxide 530b is an In-Ga-Zn oxide
  • an In-Ga-Zn oxide, a Ga-Zn oxide, a gallium oxide, or the like may be used as the oxide 530a.
  • the main path of carriers is the oxide 530b.
  • the oxide 530a the above structure, the density of defect levels at the interface between the oxide 530a and the oxide 530b can be reduced. Therefore, the influence of interface scattering on carrier conduction is reduced, and the transistor 500 can obtain a high on-current.
  • a conductor 542a and a conductor 542b functioning as a source electrode and a drain electrode are provided on the oxide 530b.
  • the conductors 542a and 542b include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, and ruthenium. It is preferable to use a metal element selected from , iridium, strontium, and lanthanum, an alloy containing the above-mentioned metal elements, or an alloy that is a combination of the above-mentioned metal elements.
  • tantalum nitride, titanium nitride, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, and oxides containing lanthanum and nickel are difficult to oxidize. It is preferable because it is a conductive material or a material that maintains conductivity even if it absorbs oxygen.
  • a metal nitride film such as tantalum nitride is preferable because it has barrier properties against hydrogen or oxygen.
  • the conductor 542a and the conductor 542b are shown as having a single layer structure, but they may have a laminated structure of two or more layers.
  • a tantalum nitride film and a tungsten film may be laminated.
  • a titanium film and an aluminum film may be laminated.
  • a two-layer structure in which an aluminum film is laminated on a tungsten film a two-layer structure in which a copper film is laminated on a copper-magnesium-aluminum alloy film, a two-layer structure in which a copper film is laminated on a titanium film, and a two-layer structure in which a copper film is laminated on a titanium film.
  • a two-layer structure in which copper films are laminated may be used.
  • a three-layer structure in which a titanium film or titanium nitride film is laminated, an aluminum film or a copper film is stacked on top of the titanium film or titanium nitride film, and a titanium film or titanium nitride film is further formed on top of the titanium film or titanium nitride film, a molybdenum film or
  • a molybdenum nitride film, an aluminum film or a copper film is laminated on the molybdenum film or the molybdenum nitride film, and a molybdenum film or molybdenum nitride film is further formed thereon.
  • a transparent conductive material containing indium oxide, tin oxide, or zinc oxide may be used.
  • a region 543a and a region 543b may be formed as low resistance regions at and near the interface between the oxide 530 and the conductor 542a (conductor 542b).
  • the region 543a functions as either a source region or a drain region
  • the region 543b functions as the other source region or drain region.
  • a channel formation region is formed in a region sandwiched between the region 543a and the region 543b.
  • the oxygen concentration in the region 543a (region 543b) may be reduced.
  • a metal compound layer containing a metal included in the conductor 542a (conductor 542b) and a component of the oxide 530 may be formed in the region 543a (region 543b). In such a case, the carrier concentration of the region 543a (region 543b) increases, and the region 543a (region 543b) becomes a low resistance region.
  • the insulator 544 is provided to cover the conductor 542a and the conductor 542b, and suppresses oxidation of the conductor 542a and the conductor 542b. At this time, the insulator 544 may be provided to cover the side surface of the oxide 530 and be in contact with the insulator 524.
  • insulator 544 a metal oxide containing one or more selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, neodymium, lanthanum, magnesium, etc. Can be used. Further, as the insulator 544, silicon nitride oxide, silicon nitride, or the like can be used.
  • hafnium oxide aluminum
  • an oxide containing hafnium hafnium (hafnium aluminate) which are insulators containing oxides of one or both of aluminum and hafnium, as the insulator 544.
  • hafnium aluminate has higher heat resistance than hafnium oxide film. Therefore, it is preferable because it is difficult to crystallize during heat treatment in a later step.
  • the conductor 542a and the conductor 542b are made of an oxidation-resistant material or a material whose conductivity does not significantly decrease even if it absorbs oxygen, the insulator 544 is not an essential component. It may be designed as appropriate depending on the desired transistor characteristics.
  • the insulator 544 By having the insulator 544, it is possible to suppress impurities such as water and hydrogen contained in the insulator 580 from diffusing into the oxide 530b. Furthermore, oxidation of the conductors 542a and 542b due to excess oxygen in the insulator 580 can be suppressed.
  • the insulator 545 functions as a first gate insulating film. Like the insulator 524 described above, the insulator 545 is preferably formed using an insulator that contains excess oxygen and releases oxygen when heated.
  • silicon oxide with excess oxygen silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide with fluorine added, silicon oxide with carbon added, silicon oxide with carbon and nitrogen added, and silicon oxide with vacancies. It is possible to use silicon oxide having the following properties. In particular, silicon oxide and silicon oxynitride are preferable because they are stable against heat.
  • the insulator 545 By providing an insulator containing excess oxygen as the insulator 545, oxygen can be effectively supplied from the insulator 545 to the channel formation region of the oxide 530b. Further, similarly to the insulator 524, it is preferable that the concentration of impurities such as water or hydrogen in the insulator 545 is reduced.
  • the thickness of the insulator 545 is preferably 1 nm or more and 20 nm or less.
  • a metal oxide may be provided between the insulator 545 and the conductor 560 in order to efficiently supply excess oxygen contained in the insulator 545 to the oxide 530.
  • the metal oxide preferably suppresses oxygen diffusion from the insulator 545 to the conductor 560.
  • diffusion of excess oxygen from the insulator 545 to the conductor 560 is suppressed.
  • a decrease in the amount of excess oxygen supplied to the oxide 530 can be suppressed.
  • oxidation of the conductor 560 due to excess oxygen can be suppressed.
  • a material that can be used for the insulator 544 may be used.
  • the insulator 545 may have a laminated structure similarly to the second gate insulating film. As transistors become smaller and more highly integrated, problems such as off-current may occur due to the thinning of the gate insulating film. By forming a stacked structure using physically stable materials, it is possible to reduce the gate potential during transistor operation while maintaining the physical film thickness. Furthermore, a laminated structure that is thermally stable and has a high dielectric constant can be achieved.
  • the conductor 560 functioning as the first gate electrode is shown as having a two-layer structure in FIGS. 13A and 13B, it may have a single-layer structure or a stacked structure of three or more layers.
  • the conductor 560a is a conductive material that has the function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules ( N2O , NO, NO2, etc.), and copper atoms.
  • impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules ( N2O , NO, NO2, etc.), and copper atoms.
  • the material is used.
  • the conductive material having the function of suppressing oxygen diffusion it is preferable to use, for example, tantalum, tantalum nitride, ruthenium, ruthenium oxide, or the like.
  • an oxide semiconductor that can be used as the oxide 530 can be used as the conductor 560a. In that case, by forming the conductor 560b by a sputtering method, the electrical resistance value of the conductor 560a can be reduced and the conductor 560a can be made into a conductor. This can be called an OC (Oxide Conductor) electrode.
  • a conductive material containing tungsten, copper, or aluminum as a main component for the conductor 560b.
  • the conductor 560b also functions as a wiring, it is preferable to use a conductor with high conductivity.
  • a conductive material containing tungsten, copper, or aluminum as a main component can be used.
  • the conductor 560b may have a laminated structure, for example, a laminated structure of titanium or titanium nitride and the above conductive material.
  • the insulator 580 is provided on the conductor 542a and the conductor 542b via the insulator 544.
  • insulator 580 has regions of excess oxygen.
  • silicone, resin, or the like it is preferable to use silicone, resin, or the like.
  • silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • silicon oxide and silicon oxide with vacancies are preferable because an excess oxygen region can be easily formed in a later step.
  • the insulator 580 has an excess oxygen region.
  • oxygen in the insulator 580 can be efficiently supplied to the oxide 530.
  • concentration of impurities such as water or hydrogen in the insulator 580 is preferably reduced.
  • the opening of the insulator 580 is formed to overlap the region between the conductor 542a and the conductor 542b. Thereby, the conductor 560 is formed so as to be embedded in the opening of the insulator 580 and the region sandwiched between the conductors 542a and 542b.
  • the conductor 560 When miniaturizing semiconductor devices, it is required to shorten the gate length, but it is necessary to prevent the conductivity of the conductor 560 from decreasing. For this reason, when the thickness of the conductor 560 is increased, the conductor 560 can have a shape with a high aspect ratio.
  • the conductor 560 is provided so as to be embedded in the opening of the insulator 580, so even if the conductor 560 has a high aspect ratio shape, the conductor 560 can be formed without collapsing during the process. I can do it.
  • the insulator 574 is preferably provided in contact with the top surface of the insulator 580, the top surface of the conductor 560, and the top surface of the insulator 545.
  • an excess oxygen region can be provided in the insulator 545 and the insulator 580. Thereby, oxygen can be supplied into the oxide 530 from the excess oxygen region.
  • a metal oxide containing one or more selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, or magnesium may be used as the insulator 574. I can do it.
  • aluminum oxide has high barrier properties, and even if it is a thin film of 0.5 nm or more and 3.0 nm or less, it can suppress the diffusion of hydrogen and nitrogen. Therefore, aluminum oxide formed by sputtering can function as an oxygen supply source as well as a barrier film for impurities such as hydrogen.
  • the insulator 581 that functions as an interlayer film on the insulator 574.
  • the insulator 581 preferably has a reduced concentration of impurities such as water or hydrogen in the film.
  • a conductor 540a and a conductor 540b are arranged in openings formed in the insulator 581, the insulator 574, the insulator 580, and the insulator 544.
  • the conductor 540a and the conductor 540b are provided facing each other with the conductor 560 interposed therebetween.
  • the conductor 540a and the conductor 540b have the same configuration as a conductor 546 and a conductor 548, which will be described later.
  • An insulator 582 is provided on the insulator 581.
  • the insulator 582 is preferably made of a substance that has barrier properties against oxygen, hydrogen, and the like. Therefore, the same material as the insulator 514 can be used for the insulator 582.
  • the insulator 582 is preferably made of a metal oxide such as aluminum oxide, hafnium oxide, tantalum oxide, or the like.
  • aluminum oxide has a high blocking effect that prevents the membrane from permeating both oxygen and impurities such as hydrogen and moisture that cause fluctuations in the electrical characteristics of the transistor. Therefore, aluminum oxide can prevent impurities such as hydrogen and moisture from entering the transistor 500 during and after the transistor manufacturing process. Further, release of oxygen from the oxide forming the transistor 500 can be suppressed. Therefore, it is suitable for use as a protective film for the transistor 500.
  • an insulator 586 is provided on the insulator 582.
  • the same material as the insulator 320 can be used for the insulator 586.
  • a silicon oxide film, a silicon oxynitride film, or the like can be used as the insulator 586.
  • the insulators 520, 522, 524, 544, 580, 574, 581, 582, and 586 include a conductor 546, a conductor 548, etc. is embedded.
  • the conductor 546 and the conductor 548 have a function as a plug or wiring connected to the capacitor 600, the transistor 500, or the transistor 550.
  • the conductor 546 and the conductor 548 can be provided using the same material as the conductor 328 and the conductor 330.
  • an opening may be formed to surround the transistor 500, and an insulator having high barrier properties against hydrogen or water may be formed to cover the opening.
  • the plurality of transistors 500 may be wrapped together with an insulator having high barrier properties against hydrogen or water.
  • an opening to surround the transistor 500 for example, an opening reaching the insulator 522 or 514 is formed, and the above-mentioned insulator with high barrier properties is formed in contact with the insulator 522 or 514. If formed, it can also serve as part of the manufacturing process of the transistor 500, which is preferable.
  • the insulator with high barrier properties against hydrogen or water for example, a material similar to the insulator 522 or the insulator 514 may be used.
  • the transistor that can be used in the present invention is not limited to the transistor 500 shown in FIGS. 13A and 13B.
  • a transistor 500 having the structure shown in FIG. 14 may be used.
  • an insulator 555 is used, and the conductors 542a (conductors 542a1 and 542a2) and conductors 542b (conductors 542b1 and 542b2) have a stacked structure. This is different from the transistors shown in FIGS. 13A and 13B in this point.
  • the conductor 542a has a laminated structure of a conductor 542a1 and a conductor 542a2 on the conductor 542a
  • the conductor 542b has a laminated structure of a conductor 542b1 and a conductor 542b2 on the conductor 542b1.
  • the conductor 542a1 and the conductor 542b1 in contact with the oxide 530b are preferably conductors that are difficult to oxidize, such as metal nitride. Thereby, the conductor 542a and the conductor 542b can be prevented from being excessively oxidized by oxygen contained in the oxide 530b.
  • the conductor 542a2 and the conductor 542b2 are preferably conductors such as metal layers that have higher conductivity than the conductor 542a1 and the conductor 542b1.
  • the conductor 542a and the conductor 542b can function as highly conductive wiring or electrodes.
  • a semiconductor device can be provided in which the conductor 542a and the conductor 542b, which function as wiring or electrodes, are provided in contact with the upper surface of the oxide 530, which functions as an active layer.
  • metal nitrides such as nitrides containing tantalum, nitrides containing titanium, nitrides containing molybdenum, nitrides containing tungsten, and nitrides containing tantalum and aluminum. It is preferable to use a nitride containing titanium, aluminum, or the like. In one aspect of the invention, nitrides containing tantalum are particularly preferred. Further, for example, ruthenium, ruthenium oxide, ruthenium nitride, an oxide containing strontium and ruthenium, an oxide containing lanthanum and nickel, etc. may be used. These materials are preferable because they are conductive materials that are difficult to oxidize, or materials that maintain conductivity even after absorbing oxygen.
  • the conductor 542a2 and the conductor 542b2 have higher conductivity than the conductor 542a1 and the conductor 542b1.
  • the thickness of the conductor 542a2 and the conductor 542b2 be larger than the thickness of the conductor 542a1 and the conductor 542b1.
  • a conductor that can be used for the conductor 560b may be used. With the above structure, the resistance of the conductor 542a2 and the conductor 542b2 can be reduced.
  • tantalum nitride or titanium nitride can be used as the conductor 542a1 and the conductor 542b1, and tungsten can be used as the conductor 542a2 and the conductor 542b2.
  • the distance between the conductor 542a1 and the conductor 542b1 is smaller than the distance between the conductor 542a2 and the conductor 542b2.
  • the insulator 555 is preferably an insulator that is difficult to oxidize, such as nitride.
  • the insulator 555 is formed in contact with the side surface of the conductor 542a2 and the side surface of the conductor 542b2, and has a function of protecting the conductor 542a2 and the conductor 542b2. Since the insulator 555 is exposed to an oxidizing atmosphere, it is preferably an inorganic insulator that is not easily oxidized. Furthermore, since the insulator 555 is in contact with the conductor 542a2 and the conductor 542b2, it is preferably an inorganic insulator that does not easily oxidize the conductors 542a2 and 542b2. Therefore, the insulator 555 is preferably made of an insulating material that has barrier properties against oxygen. For example, silicon nitride can be used as the insulator 555.
  • openings are formed in an insulator 580 and an insulator 544, an insulator 555 is formed in contact with the sidewall of the opening, and a conductor 542a1 and a conductor 542b1 are separated using a mask. By doing so, it is formed.
  • the opening overlaps with a region between the conductor 542a2 and the conductor 542b2. Further, a portion of the conductor 542a1 and the conductor 542b1 are formed to protrude into the opening.
  • the insulator 555 contacts the top surface of the conductor 542a1, the top surface of the conductor 542b1, the side surface of the conductor 542a2, and the side surface of the conductor 542b2 within the opening. Further, the insulator 545 is in contact with the upper surface of the oxide 530 in a region between the conductor 542a1 and the conductor 542b1.
  • the conductor 542a1 and the conductor 542b1 and before forming the insulator 545 it is preferable to perform heat treatment in an atmosphere containing oxygen.
  • oxygen can be supplied to the oxide 530a and the oxide 530b, and oxygen vacancies can be reduced.
  • the insulator 555 is formed in contact with the side surface of the conductor 542a2 and the side surface of the conductor 542b2, excessive oxidation of the conductor 542a2 and the conductor 542b2 can be prevented.
  • the electrical characteristics and reliability of the transistor can be improved. Further, variations in electrical characteristics of a plurality of transistors formed over the same substrate can be suppressed.
  • the insulator 524 may be formed in an island shape.
  • the insulator 524 may be formed so that its side end portions approximately coincide with the oxide 530.
  • the insulator 522 may be in contact with the insulator 516 and the conductor 503.
  • a configuration may be adopted in which the insulator 520 shown in FIGS. 13A and 13B is not provided.
  • Capacitor 600 includes a conductor 610, a conductor 620, and an insulator 630.
  • a conductor 612 may be provided on the conductor 546 and the conductor 548.
  • the conductor 612 functions as a plug or a wiring connected to the transistor 500.
  • the conductor 610 functions as an electrode of the capacitor 600. Note that the conductor 612 and the conductor 610 can be formed at the same time.
  • the conductor 612 and the conductor 610 include a metal film containing an element selected from molybdenum, titanium, tantalum, tungsten, aluminum, copper, chromium, neodymium, and scandium, or a metal nitride film containing the above-mentioned elements.
  • a metal nitride film, titanium nitride film, molybdenum nitride film, tungsten nitride film), etc. can be used.
  • Conductive materials such as indium tin oxide can also be applied.
  • the conductor 612 and the conductor 610 are shown as having a single-layer structure, but are not limited to this structure, and may have a laminated structure of two or more layers.
  • a conductor having barrier properties and a conductor having high adhesiveness to the conductor having high conductivity may be formed between a conductor having barrier properties and a conductor having high conductivity.
  • a conductor 620 is provided so as to overlap the conductor 610 with an insulator 630 in between.
  • the conductor 620 can be made of a conductive material such as a metal material, an alloy material, or a metal oxide material. It is preferable to use a high melting point material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is particularly preferable to use tungsten.
  • low resistance metal materials such as Cu (copper) and Al (aluminum) may be used.
  • An insulator 640 is provided on the conductor 620 and the insulator 630.
  • Insulator 640 can be provided using the same material as insulator 320. Further, the insulator 640 may function as a flattening film that covers the uneven shape underneath.
  • Substrates that can be used in the semiconductor device of one embodiment of the present invention include glass substrates, quartz substrates, sapphire substrates, ceramic substrates, and metal substrates (for example, stainless steel substrates, substrates with stainless steel foil, tungsten substrates). , a substrate having a tungsten foil, etc.), a semiconductor substrate (such as a single crystal semiconductor substrate, a polycrystalline semiconductor substrate, or a compound semiconductor substrate), an SOI (Silicon on Insulator) substrate, and the like. Further, a plastic substrate having heat resistance that can withstand the processing temperature of this embodiment may be used.
  • glass substrates include barium borosilicate glass, aluminosilicate glass, aluminoborosilicate glass, soda lime glass, and the like. Besides, crystallized glass or the like can be used.
  • a flexible substrate, a bonded film, paper containing a fibrous material, a base film, or the like can be used as the substrate.
  • flexible substrates, bonded films, base films, etc. include the following.
  • plastics represented by polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyether sulfone (PES), and polytetrafluoroethylene (PTFE).
  • PET polyethylene terephthalate
  • PEN polyethylene naphthalate
  • PES polyether sulfone
  • PTFE polytetrafluoroethylene
  • acrylic examples include polypropylene, polyester, polyvinyl fluoride, or polyvinyl chloride.
  • examples include polyamide, polyimide, aramid resin, epoxy resin, inorganic vapor-deposited film, and paper.
  • transistors using semiconductor substrates, single crystal substrates, SOI substrates, etc.
  • the power consumption of the circuit can be reduced or the circuit can be highly integrated.
  • a flexible substrate may be used as the substrate, and transistors, resistors, and/or capacitors, etc. may be formed directly on the flexible substrate.
  • a release layer may be provided between the substrate and the transistor, resistor, and/or capacitor. The peeling layer can be used to separate a semiconductor device from a substrate after completing a part or all of the semiconductor device thereon and transfer it to another substrate.
  • transistors, resistors, and/or capacitors, etc. can be transferred to substrates with poor heat resistance, flexible substrates, and the like.
  • release layer for example, a structure in which an inorganic film of a tungsten film and a silicon oxide film is laminated, a structure in which an organic resin film such as polyimide is formed on a substrate, a silicon film containing hydrogen, etc. are used. be able to.
  • a semiconductor device may be formed on one substrate, and then transferred to another substrate.
  • substrates on which semiconductor devices are transferred include, in addition to the above-mentioned substrates on which transistors can be formed, paper substrates, cellophane substrates, aramid film substrates, polyimide film substrates, stone substrates, wood substrates, cloth substrates (natural Examples include fibers (silk, cotton, linen), synthetic fibers (nylon, polyurethane, polyester), recycled fibers (acetate, cupro, rayon, recycled polyester), leather substrates, rubber substrates, and the like.
  • fibers silk, cotton, linen
  • synthetic fibers rayon, polyurethane, polyester
  • recycled fibers acetate, cupro, rayon, recycled polyester
  • leather substrates rubber substrates, and the like.
  • the transistor 550 shown in FIG. 12 is an example, and the structure is not limited to this, and an appropriate transistor may be used depending on the circuit structure, driving method, etc.
  • the semiconductor device is a unipolar circuit including only OS transistors (meaning a transistor with the same polarity as only an n-channel transistor)
  • the transistor 550 may have the same structure as the transistor 500.
  • FIG. 15 shows an example of a cross-sectional configuration when using a DOSRAM circuit configuration.
  • FIG. 15 illustrates a case where element layers 700[1] to 700[4] are stacked on the element layer 701.
  • FIG. 15 illustrates a transistor 550 included in the element layer 701.
  • the transistor 550 described in any of the above embodiments can be used as the transistor 550.
  • transistor 550 shown in FIG. 15 is an example, and the structure is not limited, and an appropriate transistor may be used depending on the circuit configuration or driving method.
  • a wiring layer including an interlayer film, wiring, plugs, etc. is provided between the element layer 701 and the element layer 700, or between the k-th element layer 700 and the k+1-th element layer 700.
  • a wiring layer including an interlayer film, wiring, plugs, etc. is provided between the element layer 701 and the element layer 700, or between the k-th element layer 700 and the k+1-th element layer 700.
  • the k-th element layer 700 may be referred to as an element layer 700[k]
  • the k+1-th element layer 700 may be referred to as an element layer 700[k+1].
  • k is an integer greater than or equal to 1 and less than or equal to N.
  • the wiring and the plug electrically connected to the wiring may be integrated. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.
  • an insulator 320, an insulator 322, an insulator 324, and an insulator 326 are sequentially stacked and provided as interlayer films on the transistor 550. Further, a conductor 328 and the like are embedded in the insulator 320 and the insulator 322. Further, a conductor 330 and the like are embedded in the insulator 324 and the insulator 326. Note that the conductor 328 and the conductor 330 function as a contact plug or a wiring.
  • the insulator that functions as an interlayer film may function as a flattening film that covers the uneven shape underneath.
  • the upper surface of the insulator 320 may be planarized by a planarization process using a CMP method or the like to improve flatness.
  • a wiring layer may be provided on the insulator 326 and the conductor 330.
  • an insulator 350, an insulator 357, an insulator 352, and an insulator 354 are sequentially stacked on an insulator 326 and a conductor 330.
  • a conductor 356 is formed on the insulator 350, the insulator 357, and the insulator 352. The conductor 356 functions as a contact plug or wiring.
  • the insulator 514 included in the element layer 700[1] is provided on the insulator 354. Further, a conductor 358 is embedded in the insulator 514 and the insulator 354. The conductor 358 functions as a contact plug or wiring. For example, the wiring BL and the transistor 550 are electrically connected via a conductor 358, a conductor 356, a conductor 330, and the like.
  • FIG. 16A shows an example of the cross-sectional structure of the element layer 700[k]. Further, FIG. 16B shows an equivalent circuit diagram of FIG. 16A. FIG. 16A shows an example in which two memory cells MC are electrically connected to one wiring BL.
  • the memory cell MC shown in FIGS. 15 and 16A includes a transistor M1 and a capacitive element C.
  • the transistor 500 described in the above embodiment can be used as the transistor M1.
  • the transistor M1 is different from the transistor 500 in that the conductor 542a and the conductor 542b extend beyond the ends of the metal oxide 531 (metal oxide 531a and metal oxide 531b). different.
  • the memory cell MC shown in FIGS. 15 and 16A includes a conductor 156 that functions as one terminal of the capacitor C, an insulator 153 that functions as a dielectric, and a conductor 156 that functions as the other terminal of the capacitor C. body 160 (conductor 160a and conductor 160b).
  • the conductor 156 is electrically connected to a portion of the conductor 542b.
  • the conductor 160 is electrically connected to a wiring PL (not shown in FIG. 16A).
  • the capacitive element C is formed in an opening provided by removing a portion of the insulator 574, the insulator 580, and the insulator 554. Since the conductor 156, the insulator 580, and the insulator 554 are formed along the side surfaces of the opening, it is preferable that they be formed using an ALD method, a CVD method, or the like.
  • a conductor that can be used for the conductor 505 or the conductor 560 may be used.
  • titanium nitride formed using an ALD method may be used as the conductor 156.
  • titanium nitride formed using an ALD method may be used as the conductor 160a, and tungsten formed using a CVD method may be used as the conductor 160b. Note that if the adhesion of tungsten to the insulator 153 is sufficiently high, a single layer film of tungsten formed using a CVD method may be used as the conductor 160.
  • an insulator made of a high dielectric constant (high-k) material (a material with a high relative dielectric constant).
  • high-k high dielectric constant
  • an oxide, oxynitride, nitride oxide, or nitride containing one or more metal elements selected from aluminum, hafnium, zirconium, gallium, etc. can be used as an insulator of a high dielectric constant material.
  • the oxide, oxynitride, nitride oxide, or nitride may contain silicon.
  • insulating layers made of the above-mentioned materials can be laminated and used.
  • Examples of the insulator 153 include a three-layer stacked structure of zirconium oxide, aluminum oxide, and zirconium oxide. Note that the three-layer stacked structure may be referred to as ZrO xa ⁇ AlO xb ⁇ ZrO xc (ZAZ). Note that the above-mentioned xa, xb, and xc are each arbitrary units.
  • insulators of high dielectric constant materials aluminum oxide, hafnium oxide, zirconium oxide, oxides containing aluminum and hafnium, oxynitrides containing aluminum and hafnium, oxides containing silicon and hafnium, oxides containing silicon and hafnium Oxynitrides, oxides containing silicon and zirconium, oxynitrides containing silicon and zirconium, oxides containing hafnium and zirconium, oxynitrides containing hafnium and zirconium, and the like can be used.
  • the insulator 153 can be made thick enough to suppress off-current, and the capacitance element C can have sufficient capacitance.
  • a laminated insulating layer made of the above-mentioned materials it is preferable to use a laminated structure of a high dielectric constant material and a material having a higher dielectric strength than the high dielectric constant material.
  • a laminated structure of a high dielectric constant material and a material having a higher dielectric strength than the high dielectric constant material for example, as the insulator 153, an insulating film in which zirconium oxide, aluminum oxide, and zirconium oxide are laminated in this order can be used. Furthermore, for example, an insulating film in which zirconium oxide, aluminum oxide, zirconium oxide, and aluminum oxide are laminated in this order can be used.
  • an insulating film in which hafnium zirconium oxide, aluminum oxide, hafnium zirconium oxide, and aluminum oxide are laminated in this order can be used.
  • an insulator having a relatively high dielectric strength, such as aluminum oxide the dielectric strength is improved and electrostatic breakdown of the capacitive element C can be suppressed.
  • FIG. 17 shows an example of a cross-sectional configuration when using the circuit configuration of a NOSRAM memory cell. Note that FIG. 17 is also a modification of FIG. 15. Further, FIG. 18A shows an example of the cross-sectional structure of the element layer 700[k]. Further, FIG. 18B shows an equivalent circuit diagram of FIG. 18A.
  • the memory cell MC shown in FIGS. 17 and 18A has a transistor M1, a transistor M2, and a transistor M3 on an insulator 514. Further, a conductor 215 is provided on the insulator 514. The conductor 215 and the conductor 505 can be formed simultaneously using the same material and the same process.
  • the transistor M2 and the transistor M3 shown in FIGS. 17 and 18A share one island-shaped metal oxide 531.
  • a part of one island-shaped metal oxide 531 functions as a channel formation region of transistor M2, and another part functions as a channel formation region of transistor M3.
  • the source of the transistor M2 and the drain of the transistor M3, or the drain of the transistor M2 and the source of the transistor M3 are shared. Therefore, the area occupied by the transistors is smaller than when the transistors M2 and M3 are provided independently.
  • an insulator 287 is provided on an insulator 581, and a conductor 161 is embedded in the insulator 287. Further, the insulator 514 of the element layer 700 [k+1] is provided on the insulator 287 and the conductor 161.
  • the conductor 215 of the element layer 700[k+1] functions as one terminal of the capacitive element C
  • the insulator 514 of the element layer 700[k+1] functions as the dielectric of the capacitive element C
  • the conductor 161 functions as the other terminal of the capacitive element C.
  • the other of the source and drain of the transistor M1 is electrically connected to the conductor 161 through a contact plug
  • the gate of the transistor M2 is electrically connected to the conductor 161 through another contact plug.
  • the carrier concentration in the channel formation region of the oxide semiconductor is 1 ⁇ 10 18 cm ⁇ 3 or less, preferably less than 1 ⁇ 10 17 cm ⁇ 3 , more preferably less than 1 ⁇ 10 16 cm ⁇ 3 , and even more preferably 1 ⁇ It is less than 10 13 cm ⁇ 3 , more preferably less than 1 ⁇ 10 10 cm ⁇ 3 , and more than 1 ⁇ 10 ⁇ 9 cm ⁇ 3 . Note that in the case of lowering the carrier concentration of the oxide semiconductor film, the impurity concentration in the oxide semiconductor film may be lowered to lower the defect level density.
  • low impurity concentration and low defect level density are referred to as high purity intrinsic or substantially high purity intrinsic.
  • an oxide semiconductor with a low carrier concentration is sometimes referred to as a high-purity intrinsic or a substantially high-purity intrinsic oxide semiconductor.
  • a high-purity intrinsic or substantially high-purity intrinsic oxide semiconductor has a low defect level density
  • the trap level density may also be low.
  • charges captured in trap levels of an oxide semiconductor may take a long time to disappear, and may behave as if they were fixed charges. Therefore, a transistor in which a channel formation region is formed in an oxide semiconductor with a high trap level density may have unstable electrical characteristics.
  • the impurity in the oxide semiconductor refers to, for example, a substance other than the main component that constitutes the oxide semiconductor.
  • an element having a concentration of less than 0.1 atomic % can be considered an impurity.
  • V OH oxygen vacancy in an oxide semiconductor
  • the donor concentration in the channel formation region may increase.
  • the threshold voltage may vary. Therefore, if the channel formation region in the oxide semiconductor contains oxygen vacancies, the transistor has normally-on characteristics (a channel exists even when no voltage is applied to the gate electrode, and current flows through the transistor). It's easy to become. Therefore, in the channel formation region in the oxide semiconductor, impurities, oxygen vacancies, and V OH are preferably reduced as much as possible.
  • the band gap of the oxide semiconductor is preferably larger than the band gap of silicon (typically 1.1 eV), preferably 2 eV or more, more preferably 2.5 eV or more, and even more preferably 3.0 eV or more. It is.
  • off-state current also referred to as Ioff
  • Ioff off-state current
  • Si transistors As transistors become smaller, a short channel effect (also referred to as SCE) occurs. Therefore, it is difficult to miniaturize Si transistors.
  • SCE short channel effect
  • silicon has a small band gap.
  • an OS transistor uses an oxide semiconductor, which is a semiconductor material with a large band gap, short channel effects can be suppressed. In other words, an OS transistor is a transistor that has no short channel effect or has very little short channel effect.
  • the short channel effect is a deterioration in electrical characteristics that becomes apparent as transistors become smaller (reduction in channel length).
  • Specific examples of short channel effects include a decrease in threshold voltage, an increase in subthreshold swing value (sometimes referred to as S value), and an increase in leakage current.
  • the S value refers to the amount of change in gate voltage in a subthreshold region that causes a drain current to change by one order of magnitude with a constant drain voltage.
  • characteristic length is widely used as an index of resistance to short channel effects.
  • the characteristic length is an index of the bendability of the potential in the channel forming region. The smaller the characteristic length, the more steeply the potential rises, so it can be said to be resistant to short channel effects.
  • the OS transistor is an accumulation type transistor, and the Si transistor is an inversion type transistor. Therefore, compared to a Si transistor, an OS transistor has a smaller characteristic length between the source region and the channel forming region and a smaller characteristic length between the drain region and the channel forming region. Therefore, OS transistors are more resistant to short channel effects than Si transistors. That is, when it is desired to manufacture a transistor with a short channel length, an OS transistor is more suitable than a Si transistor.
  • the carrier concentration of the oxide semiconductor is lowered until the channel formation region becomes i-type or substantially i-type, conduction in the channel formation region decreases due to the conduction-band-lowering (CBL) effect in short-channel transistors. Since the lower end of the conduction band is lowered, the energy difference at the lower end of the conduction band between the source region or the drain region and the channel formation region may be reduced to 0.1 eV or more and 0.2 eV or less.
  • the OS transistor has an n + /n- / n + accumulation type junction-less transistor structure, in which the channel forming region becomes an n - type region and the source and drain regions become n + -type regions, or , n + /n ⁇ /n + storage type non-junction transistor structure.
  • the OS transistor By making the OS transistor have the above structure, it can have good electrical characteristics even if the semiconductor device is miniaturized or highly integrated. For example, even if the gate length of the OS transistor is 20 nm or less, 15 nm or less, 10 nm or less, 7 nm or less, or 6 nm or less, and it is 1 nm or more, 3 nm or more, or 5 nm or more, good electrical characteristics cannot be obtained. can. On the other hand, since a Si transistor exhibits a short channel effect, it may be difficult to set the gate length to 20 nm or less or 15 nm or less. Therefore, the OS transistor can be suitably used as a transistor having a shorter channel length than a Si transistor. Note that the gate length is the length of the gate electrode in the direction in which carriers move inside the channel formation region during transistor operation, and refers to the width of the bottom surface of the gate electrode in a plan view of the transistor.
  • the high frequency characteristics of the transistor can be improved.
  • the cutoff frequency of the transistor can be improved.
  • the cutoff frequency of the transistor can be set to 50 GHz or more, preferably 100 GHz or more, more preferably 150 GHz or more, for example in a room temperature environment.
  • OS transistors have superior effects compared to Si transistors, such as lower off-state current and the ability to manufacture transistors with shorter channel lengths.
  • FIG. 19A A perspective view of a board (mounted board 704) on which electronic components 709 are mounted is shown in FIG. 19A.
  • An electronic component 709 shown in FIG. 19A has a semiconductor device 710 within a mold 711. In FIG. 19A, some descriptions are omitted to show the inside of the electronic component 709.
  • the electronic component 709 has a land 712 on the outside of the mold 711. Land 712 is electrically connected to electrode pad 713, and electrode pad 713 is electrically connected to semiconductor device 710 via wire 714.
  • the electronic component 709 is mounted on the printed circuit board 702, for example.
  • a mounting board 704 is completed by combining a plurality of such electronic components and electrically connecting them on the printed circuit board 702.
  • the semiconductor device 710 includes a drive circuit layer 715 and an element layer 716.
  • the element layer 716 has a structure in which a plurality of memory cell arrays are stacked.
  • the structure in which the drive circuit layer 715 and the element layer 716 are stacked can be a monolithic stacked structure.
  • each layer can be connected without using a through electrode technology such as TSV (Through Silicon Via) or a bonding technology such as Cu-Cu direct bonding.
  • connection wiring etc.
  • connection wiring etc.
  • TSV through silicon vias
  • connection pins By increasing the number of connection pins, parallel operation becomes possible, thereby making it possible to improve the memory bandwidth (also referred to as memory bandwidth).
  • the plurality of memory cell arrays included in the element layer 716 be formed using OS transistors, and that the plurality of memory cell arrays be monolithically stacked.
  • OS transistors By forming a plurality of memory cell arrays into a monolithic stacked structure, one or both of memory bandwidth and memory access latency can be improved.
  • bandwidth is the amount of data transferred per unit time
  • access latency is the time from access to the start of data exchange.
  • an OS transistor can be said to have a superior structure to a Si transistor.
  • the semiconductor device 710 may be referred to as a die.
  • a die refers to a chip piece obtained by forming a circuit pattern on, for example, a disk-shaped substrate (also referred to as a wafer) and cutting it into dice in the semiconductor chip manufacturing process.
  • semiconductor materials that can be used for the die include silicon (Si), silicon carbide (SiC), and gallium nitride (GaN).
  • Si silicon
  • SiC silicon carbide
  • GaN gallium nitride
  • a die obtained from a silicon substrate also referred to as a silicon wafer
  • a silicon die is sometimes referred to as a silicon die.
  • the electronic component 730 is an example of SiP (System in Package) or MCM (Multi Chip Module).
  • an interposer 731 is provided on a package substrate 732 (printed circuit board), and a semiconductor device 735 and a plurality of semiconductor devices 710 are provided on the interposer 731.
  • the semiconductor device 710 is used as a high bandwidth memory (HBM).
  • the semiconductor device 735 is an integrated circuit such as a CPU (Central Processing Unit), a GPU (Graphics Processing Unit), or an FPGA (Field Programmable Gate Array). Can be used.
  • a CPU Central Processing Unit
  • GPU Graphics Processing Unit
  • FPGA Field Programmable Gate Array
  • a ceramic substrate, a plastic substrate, or a glass epoxy substrate can be used as the package substrate 732.
  • the interposer 731 for example, a silicon interposer or a resin interposer can be used.
  • the interposer 731 has a plurality of wirings and has a function of electrically connecting a plurality of integrated circuits with different terminal pitches.
  • the plurality of wirings are provided in a single layer or in multiple layers.
  • the interposer 731 has a function of electrically connecting the integrated circuit provided on the interposer 731 to the electrodes provided on the package substrate 732.
  • the interposer is sometimes called a "rewiring board” or an "intermediate board.”
  • a through electrode is provided in the interposer 731, and the integrated circuit and the package substrate 732 are electrically connected using the through electrode.
  • TSV can also be used as the through electrode.
  • HBM In HBM, it is necessary to connect many wires to achieve a wide memory bandwidth. For this reason, an interposer mounting an HBM is required to form fine and high-density wiring. Therefore, it is preferable to use a silicon interposer as the interposer for mounting the HBM.
  • a silicon interposer in SiP, MCM, etc. using a silicon interposer, reliability is less likely to deteriorate due to the difference in expansion coefficient between the integrated circuit and the interposer. Furthermore, since the silicon interposer has a highly flat surface, poor connection between the integrated circuit provided on the silicon interposer and the silicon interposer is less likely to occur. In particular, it is preferable to use a silicon interposer in a 2.5D package (2.5-dimensional packaging) in which a plurality of integrated circuits are arranged side by side on an interposer.
  • 2.5D package 2.5-dimensional packaging
  • a monolithic stacked structure using OS transistors is suitable. It may also be a composite structure in which a memory cell array stacked using TSVs and a memory cell array stacked monolithically are combined.
  • a heat sink may be provided overlapping the electronic component 730.
  • a heat sink it is preferable that the heights of the integrated circuits provided on the interposer 731 are the same.
  • the heights of the semiconductor device 710 and the semiconductor device 735 are the same.
  • an electrode 733 may be provided on the bottom of the package board 732.
  • FIG. 19B shows an example in which the electrode 733 is formed with a solder ball. By providing solder balls in a matrix on the bottom of the package substrate 732, BGA (Ball Grid Array) mounting can be realized.
  • the electrode 733 may be formed of a conductive pin. By providing conductive pins in a matrix on the bottom of the package substrate 732, PGA (Pin Grid Array) mounting can be realized.
  • the electronic component 730 can be mounted on other boards using various mounting methods, not limited to BGA and PGA. Examples of implementation methods include SPGA (Staggered Pin Grid Array), LGA (Land Grid Array), QFP (Quad Flat Package), and QFJ (Quad Flat J-lead). package), and QFN (Quad Flat Non-leaded package) can be mentioned.
  • FIG. 20A a perspective view of electronic device 6500 is shown in FIG. 20A.
  • Electronic device 6500 shown in FIG. 20A is a portable information terminal that can be used as a smartphone.
  • the electronic device 6500 includes a housing 6501, a display portion 6502, a power button 6503, a button 6504, a speaker 6505, a microphone 6506, a camera 6507, a light source 6508, a control device 6509, and the like.
  • the control device 6509 includes, for example, one or more selected from a CPU, a GPU, and a storage device.
  • the semiconductor device of one embodiment of the present invention can be applied to the display portion 6502, the control device 6509, and the like.
  • An electronic device 6600 shown in FIG. 20B is an information terminal that can be used as a notebook personal computer.
  • the electronic device 6600 includes a housing 6611, a keyboard 6612, a pointing device 6613, an external connection port 6614, a display portion 6615, a control device 6616, and the like.
  • the control device 6616 includes, for example, one or more selected from a CPU, a GPU, and a storage device.
  • the semiconductor device of one embodiment of the present invention can be applied to the display portion 6615, the control device 6616, and the like. Note that it is preferable to use the semiconductor device of one embodiment of the present invention for the above-described control device 6509 and control device 6616 because power consumption can be reduced.
  • FIG. 20C a perspective view of large computer 5600 is shown in FIG. 20C.
  • a plurality of rack-mount computers 5620 are stored in a rack 5610.
  • the large computer 5600 may be called a supercomputer.
  • the computer 5620 can have, for example, the configuration shown in the perspective view shown in FIG. 20D.
  • a computer 5620 has a motherboard 5630, and the motherboard 5630 has a plurality of slots 5631 and a plurality of connection terminals.
  • a PC card 5621 is inserted into the slot 5631.
  • the PC card 5621 has a connection terminal 5623, a connection terminal 5624, and a connection terminal 5625, each of which is connected to the motherboard 5630.
  • a PC card 5621 shown in FIG. 20E is an example of a processing board that includes a CPU, GPU, storage device, and the like.
  • PC card 5621 has a board 5622.
  • the board 5622 includes a connection terminal 5623, a connection terminal 5624, a connection terminal 5625, a semiconductor device 5626, a semiconductor device 5627, a semiconductor device 5628, and a connection terminal 5629.
  • semiconductor devices other than the semiconductor device 5626, the semiconductor device 5627, and the semiconductor device 5628 are illustrated in FIG. 20E, these semiconductor devices are described below. Please refer to the description of semiconductor device 5628.
  • connection terminal 5629 has a shape that can be inserted into the slot 5631 of the motherboard 5630, and the connection terminal 5629 functions as an interface for connecting the PC card 5621 and the motherboard 5630.
  • Examples of the standard of the connection terminal 5629 include PCIe.
  • connection terminal 5623, the connection terminal 5624, and the connection terminal 5625 can be used as an interface for supplying power, inputting signals, etc. to the PC card 5621, for example. Further, for example, it can be used as an interface for outputting a signal calculated by the PC card 5621.
  • the respective standards of the connection terminal 5623, connection terminal 5624, and connection terminal 5625 include, for example, USB (Universal Serial Bus), SATA (Serial ATA), SCSI (Small Computer System Interface), etc. Can be mentioned.
  • the respective standards include HDMI (registered trademark).
  • the semiconductor device 5626 has a terminal (not shown) for inputting and outputting signals, and by inserting the terminal into a socket (not shown) provided on the board 5622, the semiconductor device 5626 and the board 5622 can be connected. Can be electrically connected.
  • the semiconductor device 5627 has a plurality of terminals, and the semiconductor device 5627 and the board 5622 are electrically connected by, for example, reflow soldering the terminals to wiring provided on the board 5622. be able to.
  • Examples of the semiconductor device 5627 include an FPGA, a GPU, and a CPU.
  • an electronic component 730 can be used as the semiconductor device 5627.
  • the semiconductor device 5628 has a plurality of terminals, and the semiconductor device 5628 and the board 5622 are electrically connected by, for example, reflow soldering the terminals to wiring provided on the board 5622. be able to.
  • Examples of the semiconductor device 5628 include a storage device.
  • an electronic component 709 can be used as the semiconductor device 5628.
  • the large computer 5600 can also function as a parallel computer. By using the large-scale computer 5600 as a parallel computer, it is possible to perform large-scale calculations necessary for, for example, artificial intelligence learning and inference.
  • a semiconductor device of one embodiment of the present invention can be suitably used for space equipment such as equipment that processes and stores information.
  • a semiconductor device of one embodiment of the present invention can include an OS transistor.
  • the OS transistor has small variations in electrical characteristics due to radiation irradiation. In other words, since it has high resistance to radiation, it can be suitably used in environments where radiation may be incident. For example, OS transistors can be suitably used when used in outer space.
  • FIG. 21 shows an artificial satellite 6800 as an example of space equipment.
  • the artificial satellite 6800 includes a body 6801, a solar panel 6802, an antenna 6803, a secondary battery 6805, and a control device 6807.
  • a planet 6804 is illustrated in outer space.
  • outer space refers to, for example, an altitude of 100 km or more, but outer space described in this specification may include the thermosphere, mesosphere, and stratosphere.
  • the secondary battery 6805 may be provided with a battery management system (also referred to as BMS) or a battery control circuit. It is preferable to use an OS transistor in the battery management system or battery control circuit described above because it has low power consumption and high reliability even in outer space.
  • BMS battery management system
  • OS transistor it is preferable to use an OS transistor in the battery management system or battery control circuit described above because it has low power consumption and high reliability even in outer space.
  • outer space is an environment with more than 100 times higher radiation levels than on the ground.
  • radiation include electromagnetic waves (electromagnetic radiation) represented by X-rays and gamma rays, and particle radiation represented by alpha rays, beta rays, neutron rays, proton rays, heavy ion rays, meson rays, etc. It will be done.
  • the electric power necessary for the operation of the artificial satellite 6800 is generated.
  • the power necessary for satellite 6800 to operate may not be generated.
  • the solar panel is sometimes called a solar cell module.
  • the satellite 6800 can generate signals.
  • the signal is transmitted via antenna 6803 and can be received by, for example, a ground-based receiver or other satellite.
  • the position of the receiver that received the signal can be measured.
  • the artificial satellite 6800 can constitute a satellite positioning system.
  • control device 6807 has a function of controlling the artificial satellite 6800.
  • the control device 6807 is configured using one or more selected from, for example, a CPU, a GPU, and a storage device.
  • a semiconductor device which is one embodiment of the present invention, is preferably used for the control device 6807.
  • OS transistors Compared to Si transistors, OS transistors have smaller fluctuations in electrical characteristics due to radiation irradiation. In other words, it is highly reliable and can be suitably used even in environments where radiation may be incident.
  • the artificial satellite 6800 can be configured to include a sensor.
  • the artificial satellite 6800 can have a function of detecting sunlight reflected by hitting an object provided on the ground.
  • the artificial satellite 6800 can have a function of detecting thermal infrared rays emitted from the earth's surface.
  • the artificial satellite 6800 can have the function of, for example, an earth observation satellite.
  • an artificial satellite is illustrated as an example of space equipment, but the present invention is not limited to this.
  • the semiconductor device of one embodiment of the present invention can be suitably used for space equipment such as a spacecraft, a space capsule, and a space probe.
  • OS transistors have superior effects compared to Si transistors, such as being able to realize a wide memory bandwidth and having high radiation resistance.
  • a semiconductor device can be suitably used in, for example, a storage system applied to a data center or the like.
  • Data centers are required to perform long-term data management, including ensuring data immutability.
  • it is necessary to install storage and servers to store huge amounts of data, secure a stable power supply to retain data, or secure cooling equipment required to retain data, etc. due to large buildings. ization is required.
  • the semiconductor device of one embodiment of the present invention in a storage system applied to a data center, the power required to hold data can be reduced and the semiconductor device that holds data can be made smaller. Therefore, it is possible to downsize the storage system, downsize the power supply for holding data, and downsize the cooling equipment. Therefore, it is possible to save space in the data center.
  • the semiconductor device of one embodiment of the present invention consumes less power, heat generation from the circuit can be reduced. Therefore, the adverse effect of the heat generation on the circuit itself, peripheral circuits, and module can be reduced. Furthermore, by using the semiconductor device of one embodiment of the present invention, a data center that operates stably even in a high-temperature environment can be realized. Therefore, the reliability of the data center can be improved.
  • FIG. 22 shows a storage system applicable to data centers.
  • the storage system 7000 shown in FIG. 22 has a plurality of servers 7001sb as hosts 7001 (shown as Host Computer). It also includes a plurality of storage devices 7003md as storage 7003 (shown as Storage).
  • a host 7001 and a storage 7003 are shown connected via a storage area network 7004 (SAN: Storage Area Network) and a storage control circuit 7002 (Storage Controller).
  • SAN Storage Area Network
  • Storage Controller Storage Controller
  • the host 7001 corresponds to a computer that accesses data stored in the storage 7003.
  • the hosts 7001 may be connected to each other via a network.
  • the storage 7003 uses flash memory to shorten the data access speed, that is, the time required to store and output data, this time is the same as the time required by DRAM, which can be used as a cache memory in the storage. It is much longer than .
  • a cache memory is usually provided in the storage to shorten data storage and output.
  • the cache memory described above is used in the storage control circuit 7002 and the storage 7003. Data exchanged between the host 7001 and the storage 7003 is stored in the storage control circuit 7002 and the cache memory in the storage 7003, and then output to the host 7001 or the storage 7003.
  • an OS transistor as a transistor for storing data in the cache memory described above and maintaining a potential according to the data, the frequency of refreshing can be reduced and power consumption can be reduced. Further, size reduction is possible by using a structure in which memory cell arrays are stacked.
  • the semiconductor device of one embodiment of the present invention by applying the semiconductor device of one embodiment of the present invention to one or more selected from electronic components, electronic devices, large computers, space equipment, and data centers, power consumption can be reduced. There is expected. Therefore, as energy demand is expected to increase due to higher performance or higher integration of semiconductor devices, the use of the semiconductor device of one embodiment of the present invention will reduce the greenhouse effect typified by carbon dioxide (CO 2 ). It also becomes possible to reduce the amount of gas discharged. Further, since the semiconductor device of one embodiment of the present invention has low power consumption, it is effective as a countermeasure against global warming.
  • CO 2 carbon dioxide
  • Embodiment 1 The operation described in Embodiment 1 is performed using a technique of stacking an element layer (also referred to as an OS layer) having a transistor (IGZO-FET) using an In-Ga-Zn-Oxide semiconductor having crystallinity as a semiconductor layer.
  • a semiconductor device including a CPU corresponding to the device 100 and an accelerator corresponding to the arithmetic device 200 was manufactured as a prototype.
  • the prototype semiconductor device includes a power supply circuit, a CPU memory for holding CPU data, and the like as other components.
  • the CPU memory corresponds to the memory device 300 described in the first embodiment.
  • the prototype semiconductor device was manufactured by a process of laminating two OS layers, which are the element layers of an IGZO-FET manufactured using 200 nm technology, on a Si CMOS circuit manufactured using 130 nm technology.
  • FIG. 23 shows a schematic diagram showing the chip appearance of the prototype semiconductor device 10X.
  • an OS layer is partially provided on the element layer 20 in which the Si CMOS circuit is provided.
  • an OS flip-flop OSFF having data holding circuits hereinafter referred to as backup memories
  • FD1 and FD2 is provided stacked on the scan flip-flop SFF provided in the element layer 20.
  • the accelerator ACC illustrated in FIG. 23 includes a product-sum operation processing element (hereinafter also referred to as an arithmetic element PE) provided in the element layer 20, and ACC memories MB1 and MB2 provided in a stacked manner on the arithmetic element PE. A plurality of blocks are provided.
  • the element layer 20 is provided with a CPU memory MEM in which an OS layer is laminated, and a power supply circuit PC.
  • FIG. 24 is a schematic diagram illustrating bank switching of the OS flip-flop (OSFF) and bank switching of the arithmetic element PE.
  • Bank switching of the OS flip-flop (OSFF) is performed by switching data read from backup memories FD1 and FD2 provided on the scan flip-flop SFF.
  • Bank switching of the arithmetic element PE is performed by switching data read from the ACC memories MB1 and MB2 provided on the arithmetic element PE.
  • FIG. 24 illustrates that backup memories FD1, FD2 and ACC memories MB1, MB2 are provided in OS layers OS1, OS2, and scan flip-flop SFF and arithmetic element PE are provided in element layer Si having a Si CMOS circuit. ing.
  • Bank switching can be performed by switching between two states, Context0 and Context1 (Context Switch).
  • Context0 data is read from the backup memory FD1 and ACC memory MB1 in the OS layer OS1 to the scan flip-flop SFF and the arithmetic element PE.
  • Context1 data is read from the backup memory FD2 and ACC memory MB2 in the OS layer OS2 to the scan flip-flop SFF and the arithmetic element PE.
  • FIG. 25 shows the system configuration of the prototype semiconductor device 10X.
  • the prototype semiconductor device 10X includes an ARM Cortex-M0 CPU (CORE), 8 KB CPU memory (MEM), an accelerator (ACC), a power supply circuit (PC), a power management circuit (PMU), a General Purpose IO (GPIO), and an external A memory IF (External Memory Interface, ExMIF), a bus bridge (BB), a watchdog (WD), and a serial communication interface (SPI, UART) were implemented.
  • Each circuit is electrically connected via an AHB bus (AHB lite), an APB bus (APB), or the like.
  • the accelerator (ACC) had an AI accelerator configuration in which a memory (ACC memory) for weight data of an artificial neural network (NN) was provided on the arithmetic element PE (FIG. 26).
  • the arithmetic element PE has a block that shares two layers of 4kB of memory for each 16 arithmetic element PE (PEs), due to the trade-off between reducing the driver area and improving latency, which occurs when the number of memory block divisions is small/large. It was decided to arrange each block in 8 blocks.
  • the arithmetic element PE has a configuration in which two states (Context0, Context1) can be switched by holding different weight data (NN1, NN2) in two NOSRAMs by stacking OS layers.
  • the accelerator corresponds to the Binary Neural Network (BNN) for low power operation.
  • BNN Binary Neural Network
  • ACC corresponds to the Binary Neural Network (BNN) for low power operation.
  • BNN Binary Neural Network
  • SerDes serializer-deserializer
  • weight data W[7:0]
  • input data A[7:0]
  • the weight data is read from the ACC memories MB1 and MB2 via the driver circuit (R/W DRV).
  • the XNOR data is counted by a counter (Popcount) and added to the data in the accumulator (register Reg.).
  • product-accumulation operation data (ACC[10:0]) is obtained.
  • threshold processing bias data T[10:0] is performed to complete the calculation for one layer of the network.
  • the bias data is read from the ACC memories MB1 and MB2 via the driver circuit (R/W DRV).
  • R/W DRV driver circuit
  • a maximum of 128 arithmetic elements PE can be driven in parallel. In the case of a fully connected network with three hidden layers, inference can be made in 194 clocks.
  • the OS layer containing the ACC memory to be accessed can be selected by a layer selection driver LSD made only of OS transistors (FIG. 27).
  • the layer selection driver LSD was configured to include a bootstrap circuit in order to suppress a drop in the threshold value of the word line (RWL, WWL) voltage caused by the switch of an n-channel transistor (nMOS). Since the layer selection driver LSD and the memory cells of the ACC memories MB1 and MB2 can be provided in the OS layer at the same time, no area overhead occurs even if the number of stacked layers increases. Furthermore, there is no need to change the address size of the driver circuit (R/W DRV) made of Si-CMOS, and its area and power do not increase.
  • the CPU was configured as a normally-off CPU capable of power gating.
  • the CPU core of the CPU is Cortex-M0 (registered trademark) manufactured by ARM.
  • the backup memory was placed directly above the scan flip-flop SFF, and each OS layer was stacked with zero area overhead. Taking advantage of the characteristics of monolithic lamination, fine-grained and random arrangement is possible.
  • the backup memory has a configuration in which two backup memories can hold different data by stacking OS layers and can switch between two states (Context0, Context1).
  • OS flip-flop For the OS flip-flop (OSFF), a 3T1C/unit memory is placed directly above the scan flip-flop SFF, and each OS layer is stacked with zero area overhead (FIG. 28).
  • the scan flip-flop SFF has a flip-flop (FF). Taking advantage of the characteristics of monolithic lamination, fine-grained and random arrangement is possible. Data can be backed up and restored between the memory of the 3T1C/unit and the scan flip-flop SFF.
  • FIG. 29 shows a timing chart for explaining the operation of the accelerator (ACC) shown in FIG. 27 and the OS flip-flop (OSFF) shown in FIG. 28 when switching between Context0 and Context1. Further, FIG. 29 shows a timing chart for explaining the operation of the signal (PG_EN) for power gating (PG) by the power management circuit (PMU).
  • ACC accelerator
  • OSFF OS flip-flop
  • OS flip-flop In the OS flip-flop (OSFF), data is saved by the signal BK[0] (BK[1]) to the memory of the first layer (second layer) OS layer corresponding to Context0 (Context1), and the data is saved in the next Context1 ( Data is written back to scan flip-flop SFF by signal RE[1] (RE[0]) corresponding to Context0). Signal BK[1] (BK[0]) backs up tasks and results to realize context switching. After data is saved, PG is possible by transitioning to sleep mode. 4045 scan flip-flops SFF were backed up/restored at once in 160 ns/180 ns, and chip evaluation confirmed that the energy was 510 fJ/bit/111 fJ/bit, respectively.
  • context switching is possible simply by switching the layer selection signal.
  • the read word line (RWL) is activated by the CMOS driver
  • the memory cells of the ACC memories MB1 and MB2 in the corresponding OS layer row can be accessed.
  • PG data is held by the memory cells of the ACC memories MB1 and MB2, so no special operation is required.
  • the signal waveform in the prototype semiconductor device 10X was confirmed. As shown in FIG. 30, waveforms of switching between OS1 and OS2 and switching of signals BK[0], BK[1] and signals RE[0], RE[1] due to context switching were confirmed.
  • FIG. 31 is a diagram illustrating the state of calculation when the calculation elements PE are driven in parallel in the accelerator (ACC). Calculations were performed in each layer (PL1 to PL4), including product-sum calculation (MAC), threshold processing (TH), and output (OUT). HCLK was set to 10 MHz, and PECLK (access clock) was set to 400 kHz. In the case of a fully connected network having 784 input layers (PL1) and three hidden layers (PL2 to PL4: 128 layers), inference can be made in 194 clocks.
  • MAC product-sum calculation
  • TH threshold processing
  • OUT output
  • HCLK was set to 10 MHz
  • PECLK access clock
  • FIG. 32 shows a graph in which the left vertical axis represents calculation efficiency, the right vertical axis represents classification accuracy, and the horizontal axis represents access clock frequency.
  • the conditions for the accelerator ACC to have high classification accuracy and high access clock frequency were 4.44 TOPS/W (PECLK (access clock frequency) 400 kHz, system clock frequency 10 MHz).
  • PCLK access clock frequency
  • Memory read for inference is a critical path, and inference accuracy decreases at the maximum frequency (400 kHz), but there is room for performance improvement through memory optimization.
  • FIG. 33A is a graph of energy comparison between inference using only CPU memory and cores (CORE) (using MNIST database) and inference using accelerator ACC.
  • FIG. 33A is a graph in which the vertical axis represents energy. The energy of inference using only the CPU memory and core (CORE) was 1681.97 ⁇ J, whereas the energy of inference using accelerator ACC was reduced to 0.19 ⁇ J.
  • FIG. 33B is a graph in which the vertical axis represents execution time. The inference execution time was also reduced from 3.55s to 485 ⁇ s (FIG. 33B). As a result, it was confirmed that inference could be made in accordance with the frame rate of the imaging data (for example, 60 fps, 16 ms).
  • FIG. 34 shows the effect of reducing power consumption when performing context switching and power gating (PG) using the chip (OS/OS/Si (OS Memory) configuration) of this example having two OS layers. ), a chip with an OS/Si (OS Memory) configuration having one OS layer, and a chip with an Si (SRAM) configuration without an OS layer.
  • FIG. 34 is a graph in which the vertical axis represents power and the horizontal axis represents time.
  • An OS/Si chip is a chip in which one layer of OS memory is stacked on a CMOS circuit.
  • the Si (SRAM) chip is a chip that does not use an OS and has an accelerator constructed from SRAM. Since SRAM is a volatile memory, PG cannot be performed, and a comparison was made using a configuration that uses clock gating (CG) to reduce power consumption during standby.
  • CG clock gating
  • FIG. 35 is a schematic diagram comparing the operations of the accelerators in the OS/OS/Si configuration, the OS/Si configuration, and the Si (SRAM) configuration when context switching is performed in relation to FIG. 34.
  • the weight data W of the neural network NN1 is stored in the SRAM or OS Mem.
  • Store W for NN1 performs inference (Inference NN1) in the arithmetic element PEs, and then stores the weight data W of the neural network NN2 in SRAM or OS Mem.
  • Store W for NN2 performs inference (Inference NN2), and repeat from then on.
  • the weight data W of the neural networks NN1 and NN2 is transferred to the two-layer OS Mem. (Store W) and store it in the relevant OS Mem. It is possible to perform inference by switching the data of (Inference NN1, Inference NN2). Therefore, inference (Inference NN1) and inference (Inference NN2) can be performed successively.
  • FIG. 36A shows the inference using the accelerator ACC (ACC Inference) and the time of writing to the ACC memory (ACC These are the results of power measurement during PG (Memory Write). Further, FIG. 36A shows a breakdown of the power of CORE, PMU, ACC, and other (Other). Furthermore, in FIG. 36B, when the vertical axis is expressed as percentage, the performance of a chip with an OS/OS/Si configuration having two OS layers during inference using the accelerator ACC, when writing to ACC memory, and during PG is shown. It shows the percentage of power of CORE, PMU, ACC, and other (Other).
  • the power during inference using accelerator ACC, ACC memory writing, and PG was 386.5 ⁇ W, 637.4 ⁇ W, and 0.89 ⁇ W, respectively.
  • the average power of this chip is 25.15 ⁇ W, which can reduce power by 79% compared to the Si (SRAM) configuration.
  • FIG. 37A shows the frequency (intermittent operation cycle) when operating by switching two-layer neural network (2NN) regarding accelerators with OS/OS/Si configuration, OS/Si configuration, and Si (SRAM) configuration. It is a graph showing the relationship between power consumption (horizontal axis) and power consumption (vertical axis). It has been found that power consumption in the OS/OS/Si configuration can be reduced when operating by switching between two layers of neural networks.
  • FIG. 37B shows the accelerators with OS/OS/OS/OS/Si configuration, OS/OS/Si configuration, OS/Si configuration, and Si (SRAM) configuration, which operate by switching four-layer neural networks (4NN).
  • 4NN four-layer neural networks
  • frequency intermittent operation cycle: horizontal axis
  • power consumption power: vertical axis
  • FIG. 37C also shows a two-layer neural network (2NN) and a four-layer neural network (2NN) accelerator with an OS/OS/OS/OS/Si configuration, an OS/OS/Si configuration, an OS/Si configuration, and an Si (SRAM) configuration.
  • It is a diagram comparing the power consumption (Power@16ms: vertical axis) when switching and operating in 16ms in a neural network (4NN).
  • the effect of reducing power consumption can be increased by arranging the number of OS layers in accordance with the number of layers of the neural network.
  • FIG. 38A shows a configuration having OS layers corresponding to the number of neural networks (1, 2, 4, 8 networks) (Number of OS Layer (OS/OS/Si:OS Memory)) and the block size of the accelerator ( ACC Block Size).
  • FIG. 38B is a graph explaining the relationship between configurations having OS layers corresponding to the number of neural networks (1, 2, 4, 8 networks) and stand-by power during PG. be.
  • FIG. 38C is a graph illustrating the relationship between configurations having OS layers corresponding to the number of neural networks (1, 2, 4, 8 networks) and power consumption during driving (active power). Note that FIGS. 38A to 38C show the accelerator block size and standby power when the number of neural networks is increased in a Si (SRAM) configuration without an OS layer (Address Size expansion rate (Si:SRAM)). , and power consumption are also shown.
  • SRAM Si
  • Address Size expansion rate Si:SRAM
  • bank switching is performed using the memory possessed by the OS layer, eliminating the need to rewrite the ACC memory due to context switching, and the resulting extension of PG execution time, resulting in a two-layer OS layer. Even when memory was provided in the OS/OS/Si configuration, benefits were obtained in terms of both power and area, demonstrating the effectiveness of this system.
  • FIG. 39 shows a top view photo of the die
  • FIG. 40 shows a cross-sectional photo.
  • S/D Electrode, Top Gate, and Back Gate are illustrated as the source electrode/drain electrode, gate electrode, and back gate electrode.
  • the semiconductor device described in this example was manufactured by a process of stacking two IGZO-FET element layers manufactured using 200 nm technology on a Si CMOS circuit manufactured using 130 nm technology.
  • the OS layer can be used as a backup memory, ACC memory, and CPU memory, and each layer's memory (OS memory) can be configured to correspond to a bank.
  • the standby time for power gating can be extended by linking ACC memory bank switching and backup memory bank switching, and switching the inference of different neural networks with low latency and low power. It is possible to do so.
  • each embodiment can be appropriately combined with the structure shown in other embodiments to form one aspect of the present invention. Further, when a plurality of configuration examples are shown in one embodiment, it is possible to combine the configuration examples as appropriate.
  • the content described in one embodiment may be a part of the content
  • another content may be a part of the content
  • one or more of the content described in that embodiment It is possible to apply, combine, or replace the content (or even part of the content) described in another embodiment.
  • figure (which may be a part) described in one embodiment may refer to another part of that figure, another figure (which may be a part) described in that embodiment, and/or one or more figures.
  • figures (or even some of them) described in the other embodiments more figures can be constructed.
  • electrode and “wiring” do not functionally limit these components.
  • an “electrode” may be used as part of a “wiring” and vice versa.
  • the term “electrode” or “wiring” includes cases where a plurality of “electrodes” or “wirings” are formed integrally.
  • Voltage refers to a potential difference from a reference potential.
  • the reference potential is a ground voltage (earth voltage)
  • voltage can be translated into potential.
  • Ground potential does not necessarily mean 0V. Note that the potential is relative, and depending on the reference potential, the potential applied to the wiring etc. may be changed.
  • a switch refers to a switch that is in a conductive state (on state) or a non-conductive state (off state) and has the function of controlling whether or not current flows.
  • switch refers to something that has the function of selecting and switching a path through which current flows.
  • channel length refers to, for example, the region where the semiconductor (or the part of the semiconductor through which current flows when the transistor is on) and the gate overlap in a top view of a transistor, or the region where a channel is formed.
  • the channel width refers to, for example, the region where the semiconductor (or the part of the semiconductor where current flows when the transistor is on) and the gate electrode overlap, or the region where the channel is formed. This is the length of the part where the drain and the drain face each other.
  • a node can be translated as a terminal, wiring, electrode, conductive layer, conductor, impurity region, etc., depending on the circuit configuration, device structure, etc. Furthermore, terminals, wiring, etc. can be referred to as nodes.
  • a and B are connected means that A and B are electrically connected.
  • a and B when A and B are electrically connected, it refers to an object between A and B (an element such as a switch, a transistor element, or a diode, or a circuit including the element and wiring).
  • a connection that allows transmission of electrical signals between A and B.
  • a connection that is possible.
  • direct connection refers to a connection that can be viewed as the same circuit diagram when expressed as an equivalent circuit.

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Abstract

新規な構成の半導体装置の提供。 半導体装置は、レジスタを有する第１演算装置と、メモリ回路、層選択回路および演算回路を有する第２演算装置と、を有する。第１演算装置および第２演算装置は、第１素子層上に複数の第２素子層が積層して設けられた素子層に設けられる。レジスタは、フリップフロップと、データ保持回路と、を有する。フリップフロップおよび演算回路は、第１素子層に設けられる。データ保持回路は、フリップフロップが設けられた第１素子層上にある複数の第２素子層の各層に設けられる。メモリ回路および層選択回路は、演算回路が設けられた第１素子層上にある複数の第２素子層の各層 に設けられる。

Description

半導体装置
　本発明の一態様は、半導体装置等に関する。
　なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置（メモリ装置）、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
　酸化物半導体をチャネル形成領域に用いたトランジスタ（以下、ＯＳトランジスタ）と、シリコンをチャネル形成領域に用いたトランジスタ（以下、Ｓｉトランジスタ）と、を組み合わせてデータに応じた電荷を保持できる半導体装置の技術開発が進んでいる。
　該半導体装置は、フリップフロップなどに保持されるプログラムまたはデータのセーブ（退避、ストア、又はバックアップともいう）又はロード（復帰、リストア、またはリカバリーともいう）を行う構成とすることで、パワーゲーティングなどによる低消費電力化が図ることができる。そのため、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）などを有する半導体装置への応用が進んでいる（例えば特許文献１を参照）。
　ＣＰＵでは、プログラムまたはデータに応じた処理を逐次実行することで一連の処理（タスク）を実行する。
　ＣＰＵにおける処理において必要なデータ、あるいは、当該処理により得られたデータは、周辺回路とＣＰＵとの間で送受信される。周辺回路は、ユーザーの要望に合わせて様々なものが利用される。周辺回路として、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）インターフェース、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ　Ｃｏｍｐｏｎｅｎｔ　Ｉｎｔｅｒｆａｃｅ）、ＤＭＡ（Ｄｉｒｅｃｔ　Ｍｅｍｏｒｙ　Ａｃｃｅｓｓ）、ネットワークインターフェース、オーディオインターフェースなどが挙げられる。
　複数のタスクを実行する場合は、各タスクを小さい処理単位に分割し、各タスクの処理単位を順次実行することで、あたかも複数のタスクを同時に実行しているようにしている。当該処理を実行するため、複数のレジスタバンク（汎用レジスタのセット）を用意し、各タスクに対応してレジスタバンクを切り替えてタスクを実行する。
　また、プログラムのメインルーチンからサブルーチンに移行する場合も、レジスタバンクを切り替えてから当該サブルーチンの処理を実行し、サブルーチンの処理が終了後、レジスタバンクを元のレジスタバンクに切り替えてからメインルーチンの処理を実行している。
特開２０１３−９２９７号公報
　ＣＰＵなどの演算装置では、複雑な処理に対応する際にレジスタバンクが足りなくなると、タスクに対応したレジスタのデータを外部のメモリ装置に一旦書き込み、当該タスクを再度実行する場合には、外部のメモリ装置から当該データをレジスタに書き戻す必要がある。この場合、外部のメモリ装置とレジスタとの間でデータの書き込み・書き戻しにエネルギーを消費することになる。大量のレジスタバンクを用意することで、外部のメモリ装置とレジスタとの間でのエネルギーの消費を抑制できるものの、回路レイアウト面積の増大を招く。
　またニューラルネットワークを模倣した演算処理を行う演算装置では、重みデータのデータセットを用いた演算を行う。重みデータを外部のメモリ装置に保存している場合、異なる重みデータのデータセットを切り替えて演算処理を実行する際、外部のメモリ装置へのアクセス頻度が増えるため、外部のメモリ装置と演算回路との間でデータの書き込み・書き戻しにエネルギーを消費することになる。また外部のメモリ装置にアクセスする場合、短時間での重みデータの切り替えが困難となる。
　本発明の一態様は、新規な半導体装置等を提供することを課題の一とする。または、本発明の一態様は、低消費電力化に優れた、新規な構成の半導体装置等を提供することを課題の一とする。または、本発明の一態様は、演算性能に優れた、新規な構成の半導体装置等を提供することを課題の一とする。
　なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した課題、及び／又は他の課題のうち、少なくとも一つの課題を解決するものである。
　本発明の一態様は、レジスタを有する第１演算装置と、メモリ回路、層選択回路および演算回路を有する第２演算装置と、を有し、第１演算装置および第２演算装置は、第１素子層上に複数の第２素子層が積層して設けられた素子層に設けられ、第１素子層は、チャネル形成領域を有する半導体層にシリコンを有する第１トランジスタが設けられ、第２素子層は、チャネル形成領域を有する半導体層に酸化物半導体を有する第２トランジスタが設けられ、レジスタは、フリップフロップと、データ保持回路と、を有し、フリップフロップおよび演算回路は、第１素子層に設けられ、データ保持回路は、フリップフロップが設けられた第１素子層上にある複数の第２素子層の各層に設けられ、メモリ回路および層選択回路は、演算回路が設けられた第１素子層上にある複数の第２素子層の各層に設けられる、半導体装置である。
　本発明の一態様において、フリップフロップの入力端子は、データ保持回路の出力端子のそれぞれに電気的に接続され、フリップフロップの出力端子は、データ保持回路の入力端子のそれぞれに電気的に接続され、データ保持回路は、第２トランジスタを非導通状態とすることで、第１演算装置が実行するタスクに応じたデータを保持する機能を有する、半導体装置が好ましい。
　本発明の一態様において、メモリ回路は、書き込みワード線および読み出しワード線に電気的に接続されたメモリセルを有し、層選択回路は、書き込みワード線および読み出しワード線に供給する信号を出力する機能を有する、半導体装置が好ましい。
　本発明の一態様において、異なる第２素子層に設けられたメモリ回路はそれぞれ、ニューラルネットワークに基づく演算処理に用いられる、重みデータを有し、演算回路に入力される重みデータは、層選択回路によって切り替えられる、半導体装置が好ましい。
　本発明の一態様において、データ保持回路は、平面視において、フリップフロップと重なる領域を有する、半導体装置が好ましい。
　本発明の一態様において、メモリ回路は、平面視において、演算回路と重なる領域を有する、半導体装置が好ましい。
　本発明の一態様において、酸化物半導体は、Ｉｎ、Ｇａ、及びＺｎを有する、半導体装置が好ましい。
　本発明の一態様において、演算回路は、積和演算を行う機能を有する、半導体装置が好ましい。
　なおその他の本発明の一態様については、以下で述べる実施の形態における説明、及び図面に記載されている。
　本発明の一態様は、新規な半導体装置等を提供することができる。または、本発明の一態様は、低消費電力化に優れた、新規な構成の半導体装置等を提供することができる。または、本発明の一態様は、演算性能に優れた、新規な構成の半導体装置等を提供することを課題の一とする。
　なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
図１Ａ乃至図１Ｃは、半導体装置の構成例を説明する図である。
図２Ａおよび図２Ｂは、半導体装置の構成例を説明する図である。
図３Ａおよび図３Ｂは、半導体装置の構成例を説明する図である。
図４Ａ乃至図４Ｅは、半導体装置の構成例を説明する図である。
図５は、半導体装置の構成例を説明する図である。
図６Ａおよび図６Ｂは、半導体装置の構成例を説明する図である。
図７Ａおよび図７Ｂは、半導体装置の構成例を説明する図である。
図８Ａ乃至図８Ｃは、半導体装置の構成例を説明する図である。
図９は、半導体装置の構成例を説明する図である。
図１０Ａ乃至図１０Ｃは、半導体装置の構成例を説明する図である。
図１１は、半導体装置の構成例を説明する図である。
図１２は、半導体装置の構成例を説明する図である。
図１３Ａ乃至図１３Ｃは、半導体装置の構成例を説明する図である。
図１４は、半導体装置の構成例を説明する図である。
図１５は、メモリ装置の構成例を説明する図である。
図１６Ａは、メモリ装置の構成例を説明する図である。図１６Ｂは、メモリ装置の等価回路を説明する図である。
図１７は、メモリ装置の構成例を説明する図である。
図１８Ａは、メモリ装置の構成例を説明する図である。図１８Ｂは、メモリ装置の等価回路を説明する図である。
図１９Ａ及び図１９Ｂは、電子部品の一例を示す図である。
図２０Ａ及び図２０Ｂは、電子機器の一例を示す図であり、図２０Ｃ乃至図２０Ｅは、大型計算機の一例を示す図である。
図２１は、宇宙用機器の一例を示す図である。
図２２は、データセンターに適用可能なストレージシステムの一例を示す図である。
図２３は、実施例の構成を説明する図である。
図２４は、実施例の構成を説明する図である。
図２５は、実施例の構成を説明する図である。
図２６は、実施例の構成を説明する図である。
図２７は、実施例の構成を説明する図である。
図２８は、実施例の構成を説明する図である。
図２９は、実施例の構成を説明する図である。
図３０は、実施例の構成を説明する図である。
図３１は、実施例の構成を説明する図である。
図３２は、実施例の構成を説明する図である。
図３３Ａ及び図３３Ｂは、実施例の構成を説明する図である。
図３４は、実施例の構成を説明する図である。
図３５は、実施例の構成を説明する図である。
図３６Ａ及び図３６Ｂは、実施例の構成を説明する図である。
図３７Ａ乃至図３７Ｃは、実施例の構成を説明する図である。
図３８Ａ乃至図３８Ｃは、実施例の構成を説明する図である。
図３９は、実施例の構成を説明する図である。
図４０は、実施例の構成を説明する図である。
　以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる形態で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
　また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。
　また、本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い（ｐチャネル型トランジスタでは、Ｖｔｈよりも高い）状態をいう。
　本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ又は単にＯＳともいう）等に分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、ＯＳトランジスタと記載する場合においては、金属酸化物又は酸化物半導体を有するトランジスタと換言することができる。
（実施の形態１）
　本実施の形態では、半導体装置の構成例について説明する。
＜半導体装置１０の構成例＞
　本発明の一態様で説明する半導体装置は、複数の演算装置、メモリ装置等が密結合されたＳｏＣ（Ｓｙｓｔｅｍ　ｏｎ　Ｃｈｉｐ）としての機能を有する。
　図１Ａは、本発明の一態様を説明するための半導体装置１０を模式的に表したブロック図である。図１Ｂは、半導体装置１０の上面をより模式的に表したブロック図である。また図１Ｃは、図１Ａ、図１Ｂで示す各構成が取り得る素子層の構成例を説明する図である。
　なお本明細書等において各要素の配置を説明するため、Ｘ方向、Ｙ方向、およびＺ方向を規定する場合がある。例えば図１Ａ、図１Ｂに示す模式図において、半導体装置１０を構成する各要素の配置を説明するため、Ｘ方向、Ｙ方向、およびＺ方向を規定している。Ｘ方向、Ｙ方向、およびＺ方向のそれぞれは、互いに垂直または概略垂直である。
　また図１Ａ、図１Ｂに示す模式図において、半導体装置１０を構成する各要素の配置をわかりやすくするため、各要素同士を離して示している。同じ層に設けられる各要素は、同じ工程で形成されるものであることが好ましいが、これに限らない。例えば、貼り合わせ技術等を用いて、別々の工程で形成したものを一体化する構成であってもよい。
　図１Ａ、図１Ｂに示す半導体装置１０は、演算装置（第１演算装置ともいう）１００、演算装置（第２演算装置ともいう）２００、メモリ装置３００、および周辺回路４００を有する。
　図１Ａ、図１Ｂに示す半導体装置１０は、素子層２０上に別の素子層（素子層３０）が積層して設けられる構成である。例えば図１Ｃに示すように、素子層２０上に、素子層３０（図１Ｃでは、４層の素子層３０［１］乃至３０［４］を例示）が積層して設けられる構成を有する。
　なお図１Ｃでは、１層目の素子層３０を素子層３０［１］と示し、２層目の素子層３０を素子層３０［２］と示し、３層目の素子層３０を素子層３０［３］と示す。また、ｋ層目（ｋは２以上の整数）の素子層３０を素子層３０［ｋ］と示す。なお、本実施の形態等において、複数の素子層３０全体に係る事柄を説明する場合、又は複数ある素子層３０の各層に共通の事柄を示す場合に、単に「素子層３０」と表記する場合がある。同様に、複数の構成を説明する符号を付した構成についても同様である。
　演算装置１００は、ＣＰＵのように、オペレーティングシステムの実行、データの制御、各種演算、プログラムの実行といった汎用の処理を行う機能を有する。演算装置１００は、演算処理時のデータを記憶する機能を有するレジスタ１１０を有する。
　演算装置２００は、複数のＰＥ（Ｐｒｏｃｅｓｓｉｎｇ　Ｅｌｅｍｅｎｔ、演算処理の単位。演算回路ともいう）を有し、画像処理または積和演算といった専用の処理を行う機能を有する。演算装置２００は、演算回路（図示せず）の他、演算処理に用いられる重みデータを記憶する機能を有するメモリ回路２１０、および層選択回路２２０、２３０を有する。
　レジスタ１１０、メモリ回路２１０、および層選択回路２２０、２３０は、図１Ｃに図示するように、トランジスタ２１を有する素子層２０上に、トランジスタ３１を有する素子層３０［１］乃至３０［４］が設けられた構成を有する。
　トランジスタ２１は、チャネル形成領域を有する半導体層２２にシリコンを有する。トランジスタ２１のように、チャネル形成領域を有する半導体層にシリコンを有するトランジスタは、Ｓｉトランジスタという。また、トランジスタ３１は、チャネル形成領域を有する半導体層３２に酸化物半導体を有する。トランジスタ３１のように、チャネル形成領域を有する半導体層に酸化物半導体を有するトランジスタは、ＯＳトランジスタという。
　Ｓｉトランジスタとしては、特に単結晶シリコンまたは多結晶シリコンなどの結晶性の高いシリコンを用いることで、高い電界効果移動度を実現することができ、より高速な動作が可能となるため好ましい。
　ＯＳトランジスタに適用される金属酸化物は、例えば、インジウム酸化物、ガリウム酸化物、及び亜鉛酸化物が挙げられる。また、金属酸化物は、インジウムと、元素Ｍと、亜鉛と、の中から選ばれる二または三を有することが好ましい。なお、元素Ｍは、ガリウム、アルミニウム、シリコン、ホウ素、イットリウム、スズ、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、及びマグネシウムから選ばれた一種または複数種である。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、及びスズから選ばれた一種または複数種であることが好ましい。
　特に、金属酸化物として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物（ＩＧＺＯとも記す）を用いることが好ましい。または、インジウム、スズ、及び亜鉛を含む酸化物（ＩＴＺＯとも記す）を用いることが好ましい。または、インジウム、ガリウム、スズ、及び亜鉛を含む酸化物を用いることが好ましい。または、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、及び亜鉛（Ｚｎ）を含む酸化物（ＩＡＺＯとも記す）を用いることが好ましい。または、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物（ＩＡＧＺＯとも記す）を用いることが好ましい。または、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、及びスズ（Ｓｎ）を含む酸化物（ＩＧＺＴＯとも記す）を用いることが好ましい。
　また、ＯＳトランジスタに適用される金属酸化物は、組成が異なる２層以上の金属酸化物層を有していてもよい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成の第１の金属酸化物層と、当該第１の金属酸化物層上に設けられるＩｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］もしくはその近傍の組成の第２の金属酸化物層と、の積層構造を好適に用いることができる。
　また、例えば、インジウム酸化物、インジウムガリウム酸化物、及びＩＧＺＯの中から選ばれるいずれか一と、ＩＡＺＯ、ＩＡＧＺＯ、及びＩＴＺＯの中から選ばれるいずれか一と、の積層構造などを用いてもよい。
　なお、ＯＳトランジスタに適用される金属酸化物は、結晶性を有すると好ましい。結晶性を有する酸化物半導体としては、ＣＡＡＣ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）−ＯＳ、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）−ＯＳ等が挙げられる。結晶性を有する酸化物半導体を用いると、信頼性が高い半導体装置を提供することができる。
　メモリ装置３００は、演算装置１００または演算装置２００等との間で入出力されるデータを記憶する記憶層３１０を有する。
　なおメモリ装置３００が有する記憶層３１０は、例えばＮＯＳＲＡＭが好ましい。図１Ａには、素子層２０に設けられる駆動回路などの上に、素子層３０［１］乃至３０［４］と同様に積層して設けられる記憶層３１０を図示している。記憶層３１０は、ＮＯＳＲＡＭのメモリセルを有する層である。
　ＮＯＳＲＡＭ（登録商標）とは、「Ｎｏｎｖｏｌａｔｉｌｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ（ＲＡＭ）」の略称である。ＮＯＳＲＡＭは、メモリセルが２トランジスタ型（２Ｔ）、又は３トランジスタ型（３Ｔ）ゲインセルであり、トランジスタがＯＳトランジスタであるメモリのことをいう。ＯＳトランジスタはオフ状態でソースとドレインとの間を流れる電流、つまりリーク電流が極めて小さい。ＮＯＳＲＡＭは、リーク電流が極めて小さい特性を用いてデータに応じた電荷をメモリセル内に保持することで、不揮発性メモリとして用いることができる。特にＮＯＳＲＡＭは保持しているデータを破壊することなく読み出しすること（非破壊読み出し）が可能なため、データ読み出し動作のみを大量に繰り返す、演算処理に適している。ＮＯＳＲＡＭは、積層して設けることでデータ容量を大きくできるため、大規模なキャッシュメモリ、メインメモリ、ストレージメモリとして用いることで半導体装置の高性能化を図ることができる。
　なお記憶層３１０に適用可能な構成としては、ＮＯＳＲＡＭの他、ＯＳトランジスタを有するＤＯＳＲＡＭとしてもよい。ＤＯＳＲＡＭ（登録商標）とは、「Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ＲＡＭ」の略称であり、１Ｔ（トランジスタ）１Ｃ（容量）型のメモリセルを有するＲＡＭを指す。ＤＯＳＲＡＭは、ＯＳトランジスタを用いて形成されたＤＲＡＭであり、ＤＯＳＲＡＭは、外部から送られてくる情報を一時的に格納するメモリである。ＤＯＳＲＡＭは、ＯＳトランジスタのオフ電流が低いことを利用したメモリである。
　周辺回路４００としては、外部回路とのインターフェース回路などがある。例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）インターフェース、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ　Ｃｏｍｐｏｎｅｎｔ　Ｉｎｔｅｒｆａｃｅ）、ＤＭＡ（Ｄｉｒｅｃｔ　Ｍｅｍｏｒｙ　Ａｃｃｅｓｓ）、ネットワークインターフェース、オーディオインターフェースなどが挙げられる。
　半導体装置１０は、ＣＰＵ、ＧＰＵといった演算装置１００、２００と、メモリ装置３００と、などを密結合させた、所謂ＳｏＣとしての機能を有する。当該構成とすることで、データ転送を行う装置間を接続する配線を短くできるため、発熱、及び消費電力の増加を抑制できる。
＜レジスタ１１０の構成例＞
　図２Ａは、図１Ａ等に図示するレジスタ１１０の構成例を示す回路図である。レジスタ１１０は、スキャンフリップフロップ１２０（揮発性レジスタ）および複数のデータ保持回路１３０［１］乃至１３０［ｋ］（ｋは２以上の整数）を有する。ｋは、素子層３０の層の数に応じた数とすることができる。スキャンフリップフロップ１２０は、セレクタ１２１およびフリップフロップ１２２を有する。またレジスタ１１０は、トランジスタ１３２を有する。
　信号ＢＫ［１］乃至ＢＫ［ｋ］は、スキャンフリップフロップ１２０内のフリップフロップ１２２に保持されたデータのセーブ（退避、ストア、又はバックアップともいう）を制御する信号である。データのセーブによって、フリップフロップ１２２に保持されるデータは、データ保持回路１３０［１］乃至１３０［ｋ］のいずれか一に保持される。信号ＢＫは、バックアップ信号ともいう。
　信号ＲＥ［１］乃至ＲＥ［ｋ］は、データ保持回路１３０［１］乃至１３０［ｋ］のいずれか一に保持されたデータのロード（復帰、リストア、またはリカバリーともいう）を制御する信号である。データのロードによって、データ保持回路１３０［１］乃至１３０［ｋ］のいずれか一に保持されていたデータは、スキャンフリップフロップ１２０内のフリップフロップ１２２に保持される。信号ＲＥは、リストア信号ともいう。
　信号ＳＥは、セレクタ１２１の切り替え信号である。クロック信号ＣＬＫは、フリップフロップ１２２を動作するための信号である。
　レジスタ１１０は、端子Ｄから入力されるデータまたはスキャンフリップフロップ１２０の端子ＳＤから入力されるデータを、スキャンフリップフロップ１２０に保持し、クロック信号ＣＬＫに応じて端子Ｑより出力する。端子Ｑより出力されるスキャンフリップフロップ１２０のデータは、データ保持回路１３０［１］乃至１３０［ｋ］のいずれか一にセーブされる。データ保持回路１３０［１］乃至１３０［ｋ］のいずれか一のデータは、スキャンフリップフロップ１２０の端子ＳＤよりロードされる。
　データ保持回路１３０［１］乃至１３０［ｋ］は、独立してデータのセーブまたはロードができる。つまり、タスクの切り替えに応じて生じる複数の状態でのスキャンフリップフロップ１２０を別々のデータ保持回路１３０［１］乃至１３０［ｋ］に記憶することができる。
　スキャンフリップフロップ１２０は、Ｓｉトランジスタで構成することができる。スキャンフリップフロップ１２０は、素子層２０に設けることができる。データ保持回路１３０［１］乃至１３０［ｋ］は、ＯＳトランジスタとキャパシタで構成することができる。データ保持回路１３０［１］乃至１３０［ｋ］は、ＯＳトランジスタを有する素子層３０［１］乃至３０［ｋ］の各層に設ける構成とすることができる。
　セレクタ１２１は、信号ＳＥに応じて、端子Ｄまたは端子ＳＤの信号をスキャンフリップフロップ１２０に伝える機能を有する。端子Ｄはレジスタ１１０の外部より入力されるデータを与える端子である。端子ＳＤはデータ保持回路１３０［１］乃至１３０［ｋ］のいずれか一より入力されるデータ、またはスキャンテスト用データを与える端子ＳＤ＿ＩＮより入力されるデータを与える端子である。端子ＳＤ＿ＩＮより入力されるデータは、信号ＢＫ［０］によって導通状態または非導通状態が制御されるトランジスタ１３２を介して与えられる。
　フリップフロップ１２２は、図２Ａにおいて、Ｄフリップフロップを図示しているが、これに限定されない。標準的な回路ライブラリに用意されているフリップフロップを適用することができる。フリップフロップ１２２が有するトランジスタは、Ｓｉトランジスタであり、インバータループなどの回路を有することで、１つのデータを保持することができる。フリップフロップ１２２は、クロック信号ＣＬＫに応じて入力端子ＤＦのデータを保持し、保持されたデータを出力端子ＱＦより端子Ｑに出力する。
　上述したように、スキャンフリップフロップ１２０が設けられる素子層２０上には、データ保持回路１３０［１］乃至１３０［ｋ］が素子層３０［１］乃至３０［ｋ］の各層に設けられる。当該構成とすることで、スキャンフリップフロップ１２０が形成されている領域内にデータ保持回路１３０を複数設けることができるため、複数のデータ保持回路１３０をレジスタ１１０内に組み込んでも、レジスタ１１０の面積オーバーヘッドは好ましくはゼロにすることが可能である。
　加えて、データ保持回路１３０［１］乃至１３０［ｋ］は、スキャンフリップフロップ１２０と重なる領域を有することで、スキャンフリップフロップ１２０と、スキャンフリップフロップ１２０に電気的に接続されるデータ保持回路１３０［１］乃至１３０［ｋ］と、の距離を短くすることができる。そのため、配線間を充放電に要する消費電力を抑制する構成とすることができる。
　データ保持回路１３０［１］乃至１３０［ｋ］はそれぞれ、トランジスタ１３３、トランジスタ１３４、およびキャパシタ１３５を有する。キャパシタ１３５の他方の電極は、配線ＣＬに接続される。トランジスタ１３３は、キャパシタ１３５と端子Ｑとの間に設けられる。トランジスタ１３４は、キャパシタ１３５と端子ＳＤとの間に設けられる。複数のデータ保持回路１３０［１］乃至１３０［ｋ］のそれぞれにおいてキャパシタ１３５の一方の電極は、ノードＳＮ［１］乃至ノードＳＮ［ｋ］として図示している。
　トランジスタ１３３、１３４は、ＯＳトランジスタである。トランジスタ１３３、１３４はバックゲートを有する構成を図示している。トランジスタ１３３、１３４のバックゲートは、定電圧を供給することでトランジスタ特性を制御することができる。オフ電流が極めて小さいというＯＳトランジスタの特長によって、ノードＳＮ［１］乃至ＳＮ［ｋ］の電圧の低下を抑えることができること、データの保持に電力を殆んど消費しないことから、データ保持回路１３０［１］乃至１３０［ｋ］はそれぞれ不揮発性の特性をもつ。キャパシタ１３５の充放電によってデータを書き換えるため、データ保持回路１３０［１］乃至１３０［ｋ］は原理的には書き換え回数に制約はなく、低エネルギーで、データの書き込みおよび読み出しが可能である。
　データ保持回路１３０［１］乃至１３０［ｋ］の全てのトランジスタはＯＳトランジスタであることで、図２Ｂに示すようにシリコンＣＭＯＳ回路で構成されるスキャンフリップフロップ１２０上にデータ保持回路１３０を積層することができる。なお図２Ｂにおいてトランジスタ１３２は、トランジスタ１３３およびトランジスタ１３４と同層に設けられるトランジスタとして図示している。トランジスタ１３２は、ＯＳトランジスタに限らない。トランジスタ１３２は、ＯＳトランジスタまたはＳｉトランジスタを適用することができる。
　データ保持回路１３０［１］乃至１３０［ｋ］は、スキャンフリップフロップ１２０と比較して素子数が非常に少ないため、データ保持回路１３０［１］乃至１３０［ｋ］を積層するためにスキャンフリップフロップ１２０の回路構成およびレイアウトの変更が必要ない。つまり、データ保持回路１３０［１］乃至１３０［ｋ］は、汎用性が非常に高い回路である。また、スキャンフリップフロップ１２０が形成されている領域内にデータ保持回路１３０［１］乃至１３０［ｋ］を設けることができるため、データ保持回路１３０［１］乃至１３０［ｋ］を複数組み込んでも、面積オーバーヘッドはゼロにすることが可能である。データ保持回路１３０［１］乃至１３０［ｋ］におけるデータの保持に要するエネルギーが少ないため、演算装置１００において頻繁にデータのセーブまたはロードをすることが可能である。
　なおデータ保持回路１３０［１］乃至１３０［ｋ］を設けることによって、トランジスタ１３３による寄生容量がノードＱに付加されることになるが、ノードＱに接続される論理回路による寄生容量と比較して小さいため、スキャンフリップフロップ１２０の動作に影響はない。つまり、データ保持回路１３０［１］乃至１３０［ｋ］を複数設けても、レジスタ１１０の性能は実質的に低下しない。
　データ保持回路１３０［１］乃至１３０［ｋ］においてＯＳトランジスタはスイッチとして機能する。ｎチャネル型のトランジスタであるＯＳトランジスタでは、ゲートに与える信号をハイレベル（以下「＝“Ｈ」”とあらわす）とすることでソースとドレインとの間を導通状態（オン）とし、ゲートに与える信号をローレベル（以下「＝“Ｌ」”とあらわす）とすることでソースとドレインとの間を非導通状態（オフ）とすることができる。またセレクタ１２１において信号ＳＥをハイレベル（以下「＝“Ｈ」”とあらわす）とすることで端子ＳＤの信号を選択し、信号ＳＥをローレベル（以下「＝“Ｌ」”とあらわす）とすることで端子Ｄの信号を選択する。
　例えばデータ保持回路１３０［１］乃至１３０［ｋ］において信号ＢＫ［１］＝“Ｈ”とすることでデータ保持回路１３０［１］のノードＳＮ［１］にフリップフロップ１２２が保持するデータを書き込むことができる。同様に、ＢＫ［２］＝“Ｈ”、ＢＫ［３］＝“Ｈ”、ＢＫ［４］＝“Ｈ”、とすることでフリップフロップ１２２のデータを各々データ保持回路１３０［２］乃至１３０［４］のノードＳＮ［２］、ノードＳＮ［３］、ノードＳＮ［４］に書き込むことができる。また、ＲＥ［１］＝“Ｈ”、ＳＥ＝“Ｈ”とすることでデータ保持回路１３０［１］のノードＳＮ［１］のデータをフリップフロップ１２２に書き戻すことができる。同様に、ＲＥ［２］＝“Ｈ”、ＲＥ［３］＝“Ｈ”、ＲＥ［４］＝“Ｈ”、とすることで、各々データ保持回路１３０［２］乃至１３０［４］のノードＳＮ［２］、ノードＳＮ［３］、ノードＳＮ［４］のデータをフリップフロップ１２２に書き戻すことができる。
　図３Ａは、図２Ａで説明したレジスタ１１０の動作を説明するため、データ保持回路１３０を４つとした、ｋ＝４のときの構成を図示している。図３Ａでは、データ保持回路１３０が有するデータ保持回路１３０（データ保持回路１３０［１］乃至１３０［４］）において、データを保持するノードＳＮ［１］乃至ＳＮ［４］を図示している。また図３Ａでは、データ保持回路１３０［１］乃至１３０［４］を制御する信号ＢＫ［１］乃至ＢＫ［４］、および信号ＲＥ［１］乃至ＲＥ［４］を図示している。
　図３Ｂに、図３Ａに示すレジスタ１１０の動作を説明するタイミングチャートの一例を示す。なお、図３Ｂにおいて、Ｔ０乃至Ｔ７は時刻を表している。図３Ｂでは、クロック信号ＣＬＫ、端子Ｄ、端子Ｑ、信号ＢＫ［１］、信号ＢＫ［２］、信号ＲＥ［１］、信号ＲＥ［２］、ノードＳＮ［１］、ノードＳＮ［２］、およびセレクタ１２１に与える信号ＳＥを図示している。フリップフロップ１２２は、クロック信号ＣＬＫの立ち上がりエッジ（ＬレベルからＨレベルに切り替わる波形）に同期して、入力端子ＤＦのデータを格納し、出力端子ＱＦから出力する。
　また図４Ａ乃至図４Ｅは、図３Ｂのタイミングチャートでの動作を説明するためのレジスタ１１０の模式図を示している。図４Ａは、スキャンフリップフロップ１２０と、データ保持回路１３０［１］乃至１３０［４］と、を図示している。また図４Ｂ、図４Ｃ、図４Ｄ、および図４Ｅでは、図３Ｂの時刻Ｔ１、Ｔ３、Ｔ５、Ｔ７におけるスキャンフリップフロップ１２０およびデータ保持回路１３０［１］乃至１３０［４］に入出力されるデータを示す。
　時刻Ｔ０において、クロック信号ＣＬＫの立ち上がりエッジに同期して、スキャンフリップフロップ１２０はデータＤ０を格納し、出力端子ＱＦから出力する。端子ＤにはデータＤ１が与えられている。
　時刻Ｔ１において、クロック信号ＣＬＫの立ち上がりエッジに同期して、スキャンフリップフロップ１２０は端子Ｄに与えられたデータＤ１を格納し、出力端子ＱＦから出力する。時刻Ｔ１において、信号ＢＫ［１］＝“Ｈ”、信号ＲＥ［１］＝“Ｌ”、信号ＳＥ＝“Ｌ”とすることで、スキャンフリップフロップ１２０のデータＤ１がデータ保持回路１３０［１］に保持される（図４Ｂ参照）。端子ＤにはデータＤ２が与えられている。
　時刻Ｔ２において、クロック信号ＣＬＫの立ち上がりエッジに同期して、スキャンフリップフロップ１２０は端子Ｄに与えられたデータＤ２を格納し、出力端子ＱＦから出力する。端子ＤにはデータＤ３が与えられている。
　時刻Ｔ３において、クロック信号ＣＬＫの立ち上がりエッジに同期して、スキャンフリップフロップ１２０は端子Ｄに与えられたデータＤ３を格納し、出力端子ＱＦから出力する。時刻Ｔ３において、信号ＢＫ［２］＝“Ｈ”、信号ＲＥ［２］＝“Ｌ”、信号ＳＥ＝“Ｌ”とすることで、スキャンフリップフロップ１２０のデータＤ３がデータ保持回路１３０［２］に保持される（図４Ｃ参照）。端子ＤにはデータＤ４が与えられている。
　時刻Ｔ４において、クロック信号ＣＬＫの立ち上がりエッジに同期して、スキャンフリップフロップ１２０は端子Ｄに与えられたデータＤ４を格納し、出力端子ＱＦから出力する。端子ＤにはデータＤ５が与えられている。
　時刻Ｔ５において、クロック信号ＣＬＫの立ち上がりエッジに同期して、スキャンフリップフロップ１２０は端子Ｄに与えられたデータＤ５を格納し、出力端子ＱＦから出力する。時刻Ｔ５において、ＢＫ［１］＝“Ｌ”、ＲＥ［１］＝“Ｈ”、ＳＥ＝“Ｈ”とすることで、データ保持回路１３０［１］に保持されたデータＤ１をスキャンフリップフロップ１２０に書き戻すことができる（図４Ｄ参照）。端子ＤにはデータＤ６が与えられている。
　時刻Ｔ６において、クロック信号ＣＬＫの立ち上がりエッジに同期して、スキャンフリップフロップ１２０は端子Ｄに与えられたデータＤ６を格納し、出力端子ＱＦから出力する。端子ＤにはデータＤ７が与えられている。
　時刻Ｔ７において、クロック信号ＣＬＫの立ち上がりエッジに同期して、スキャンフリップフロップ１２０は端子Ｄに与えられたデータＤ７を格納し、出力端子ＱＦから出力する。時刻Ｔ７において、ＢＫ［２］＝“Ｌ”、ＲＥ［２］＝“Ｈ”、ＳＥ＝“Ｈ”とすることで、データ保持回路１３０［２］に保持されたデータＤ３をスキャンフリップフロップ１２０に書き戻すことができる（図４Ｅ参照）。端子ＤにはデータＤ８が与えられている。
　図３Ｂおよび図４Ｂ乃至図４Ｅで説明したように、中断したタスクのデータをセーブし、再開するタスクのデータをロードする構成とすることができる。本発明の一態様では、複数のデータ保持回路にタスクの切り替えに伴ってセーブされたデータを格納することができる。該構成とすることで、割り込み信号が入力されるタイミングでの複数のタスクの切り替えに応じた、データのセーブ及びロードを行うことでプログラム処理を順次実行させることができる。従ってデータの処理をより効率的に行うことができる。
　図５は、図３Ａに示すレジスタ１１０、および図３Ｂで説明したレジスタ１１０の動作を利用したタスク切り替えの動作タイミングチャートである。
　時刻Ｔａにおいて、演算装置１００がタスク１（ｔａｓｋ１）を実行している状態で、スキャンフリップフロップ１２０のデータをデータ保持回路１３０［１］に格納（Ｓａｖｅ　ｔｏ　１３０［１］）し、続いて、データ保持回路１３０［２］のデータをスキャンフリップフロップ１２０に書き戻す（Ｌｏａｄ　ｆｒｏｍ　１３０［２］）。このようにして、タスク１の状態を保存して、タスク２（ｔａｓｋ２）を実行可能な状態としてタスク２に切り替える。
　時刻Ｔｂにおいて、演算装置１００がタスク２を実行している状態で、スキャンフリップフロップ１２０のデータをデータ保持回路１３０［２］に格納（Ｓａｖｅ　ｔｏ　１３０［２］）し、続いて、データ保持回路１３０［３］のデータをスキャンフリップフロップ１２０に書き戻す（Ｌｏａｄ　ｆｒｏｍ　１３０［３］）。このようにして、タスク２の状態を保存して、タスク３（ｔａｓｋ３）を実行可能な状態としてタスク３に切り替える。
　時刻Ｔｃにおいて、演算装置１００がタスク３を実行している状態で、スキャンフリップフロップ１２０のデータをデータ保持回路１３０［３］に格納（Ｓａｖｅ　ｔｏ　１３０［３］）し、続いて、データ保持回路１３０［１］のデータをスキャンフリップフロップ１２０に書き戻す（Ｌｏａｄ　ｆｒｏｍ　１３０［１］）。ここで、データ保持回路１３０［１］からスキャンフリップフロップ１２０に書き戻したデータは、時刻Ｔａでスキャンフリップフロップ１２０からデータ保持回路１３０［１］に格納したデータである。すなわち、時刻Ｔａまで実行していたタスク１の続きを実行することができる。このようにして、タスク３の状態を保存して、タスク１を実行可能な状態としてタスク３に切り替える。
　以上のような構成とすることで、大量のレジスタを設けながら消費電力を低減できる演算装置を備えた半導体装置を提供することができる。また、タスク切り替え時に前回のタスク実行時の続きから処理を再開できるため、演算性能を向上した演算装置を備えた半導体装置を提供することができる。
　本実施の形態の半導体装置が有する、レジスタを有する演算装置は、タスクによるプログラム処理中に、別のタスクが割り込み、さらに別のタスクが割り込む動作を実行しても、中断したデータを基に元のタスクの処理を再開することができる。この処理中のタスクを再開するためのデータは、演算装置内のレジスタで保持されるため、外部のメモリ、例えばＳＲＡＭまたはＤＲＡＭなどのスタック領域にアクセスしてデータをセーブ又はロードすることがない。そのため、タスクの割り込みによって異なるタスクを切り替える処理を行っても、切り替えによってセーブ又はロードするデータの処理は、メモリアクセス等のラグを生じさせることなく、効率的に行うことができる。
＜メモリ回路２１０および層選択回路２２０、２３０の構成例＞
　図６Ａおよび図６Ｂは、本発明の一態様に係る演算装置２００が有するメモリ回路２１０および層選択回路２２０、２３０の構成例を説明する模式図である。また図７Ａおよび図７Ｂは、メモリ回路２１０が有するメモリセルの構成例を説明する図である。また、図８Ａ乃至図８Ｃは、層選択回路２２０、２３０の回路構成例および動作例を説明する図である。なお以下の説明において、理解を容易にするため、素子層３０［１］乃至３０［ｋ］が４層、すなわちｋ＝４であるものとして説明する。
　図６Ａに示すように、メモリ回路２１０として複数のブロックを図示している。なお、図６Ａでは、一例として、４つの積層して設けられたブロック（メモリ回路２１０［１］乃至２１０［４］が積層して設けられたブロック）がメモリ回路２１０に相当する。なお図６Ａでは、４つの積層して設けられたブロックがＸ方向に４つ並んで配列されている様子を示している。
　各素子層のメモリ回路２１０［１］乃至２１０［４］はそれぞれ、素子層３０［１］乃至３０［４］に設けられた複数のメモリセルＭＣを備える（図６Ｂ参照）。
　メモリセルＭＣとしては、ＯＳトランジスタを有するメモリセルを適用することができる。例えば、図７Ａに図示するＮＯＳＲＡＭの回路構成例を適用することができる。図７Ａに示すメモリセルＭＣは、トランジスタＭ１乃至Ｍ３および容量素子Ｃを有するＮＯＳＲＡＭを例示している。
　図７Ａでは、メモリセルＭＣが有する素子に接続される配線ＷＷＬ、配線ＲＷＬ、配線ＷＢＬ、配線ＲＢＬ、および配線ＰＬを図示している。配線ＷＷＬは書き込みワード線として機能する配線である。配線ＲＷＬは読み出しワード線として機能する配線である。配線ＷＢＬは書き込みビット線として機能する配線である。配線ＲＢＬは読み出しビット線として機能する配線である。配線ＰＬは容量線として機能する配線である。配線ＰＬはトランジスタＭ１のバックゲートに与える電位を伝える配線として機能することができる。
　図７Ａに示すメモリセルＭＣは、図７Ｂに図示するように、積層された素子層３０［１］乃至３０［４］において、同じ配線ＷＢＬおよび配線ＲＢＬに電気的に接続されるメモリセルＭＣがＹ方向に配列して設けられる。また図７Ｂでは、ＯＳトランジスタを有するＮＯＳＲＡＭであるメモリセルＭＣが積層されて設けられる模式図を図示している。当該メモリセルＭＣが並んで、積層して設けられることで、図６Ａで図示するメモリ回路２１０［１］乃至２１０［４］が積層して設けられた、メモリ回路２１０とすることができる。
　図６Ｂ、および図７Ｂに図示するようにメモリ回路２１０［１］乃至２１０［４］のそれぞれが有するメモリセルＭＣは、素子層３０［１］乃至３０［４］のそれぞれに設けられる層選択回路２２０、２３０と同層に設けられる。図６Ａ、図６Ｂ、および図７Ｂでは、素子層３０［１］乃至３０［４］に設けられる層選択回路２２０、２３０を層選択回路２２０［１］乃至２２０［４］および２３０［１］乃至２３０［４］として図示している。
　演算装置２００は、図６Ａに示すように、書き込みワード線ドライバ部２２１と、読み出しワード線ドライバ部２３１と、演算回路２１１と、を備える。なお、図６Ｂでは、素子層２０に、書き込みワード線ドライバ部２２１、読み出しワード線ドライバ部２３１、および演算回路２１１が設けられる様子を図示している。また素子層３０［１］乃至３０［４］において、層選択回路２２０［１］乃至２２０［４］および２３０［１］乃至２３０［４］が設けられる様子を図示している。
　層選択回路２２０［１］乃至２２０［４］は、書き込みワード線ドライバ部２２１が配線ＷＷＬｉｎに出力する信号の制御によって、配線ＷＷＬｏｕｔ［１］乃至ＷＷＬｏｕｔ［４］に出力される信号が制御される。配線ＷＷＬｏｕｔ［１］乃至ＷＷＬｏｕｔ［４］は、素子層３０［１］乃至３０［４］に設けられるメモリセルＭＣに接続される配線ＷＷＬに相当する。配線ＷＷＬｏｕｔ［１］乃至ＷＷＬｏｕｔ［４］に出力される信号は、Ｚ方向に延びて設けられる配線ＷＢＬからメモリセルＭＣへのデータ信号の書き込みを制御する信号である。層選択回路２２０［１］乃至２２０［４］は、図６Ａおよび図６Ｂに示すように、Ｚ方向に重なるように設けることができる。
　層選択回路２３０［１］乃至２３０［４］は、読み出しワード線ドライバ部２３１が配線ＲＷＬｉｎに出力する信号の制御によって、配線ＲＷＬｏｕｔ［１］乃至ＲＷＬｏｕｔ［４］に出力される信号の出力が制御される。配線ＲＷＬｏｕｔ［１］乃至ＲＷＬｏｕｔ［４］は、素子層３０［１］乃至３０［４］に設けられるメモリセルＭＣに接続される配線ＲＷＬに相当する。配線ＲＷＬｏｕｔ［１］乃至ＲＷＬｏｕｔ［４］に出力される信号は、Ｚ方向に延びて設けられる配線ＲＢＬからメモリセルＭＣへのデータ信号の読み出しを制御する信号である。層選択回路２３０［１］乃至２３０［４］は、図６Ａ、図６Ｂ、図７Ｂに示すように、Ｚ方向に重なるように設けることができる。
　図８Ａは、層選択回路２２０、２３０に適用可能な回路構成例を説明する回路図である。層選択回路２２０、２３０は、トランジスタＭＬ１と、トランジスタＭＬ２と、トランジスタＭＬ３と、を有する。トランジスタＭＬ１乃至トランジスタＭＬ３のそれぞれは、メモリセルＭＣが有するトランジスタと同様に、積層された素子層３０［１］乃至３０［４］に設けられるＯＳトランジスタである。
　トランジスタＭＬ２のゲートは、トランジスタＭＬ１のソースまたはドレインの一方と、に電気的に接続される。トランジスタＭＬ２のソースまたはドレインの一方は、トランジスタＭＬ３のソースまたはドレインの一方と、素子層３０［１］乃至３０［４］に設けられる配線ＷＷＬまたは配線ＲＷＬに相当する、配線ＷＷＬｏｕｔまたは配線ＲＷＬｏｕｔ（図中、ＷＷＬｏｕｔ／ＲＷＬｏｕｔ）と、に電気的に接続される。トランジスタＭＬ２のソースまたはドレインの他方は、書き込みワード線ドライバ部２２１または読み出しワード線ドライバ部２３１に接続される配線ＷＷＬｉｎまたは配線ＲＷＬｉｎ（図中、ＷＷＬｉｎまたはＲＷＬｉｎ）に電気的に接続される。トランジスタＭＬ１のソースまたはドレインの他方は、電位ＶＬＤ（高電源電位）が与えられる配線に電気的に接続される。トランジスタＭＬ１のゲートは、信号ＬＳＥＬが与えられる配線に電気的に接続される。トランジスタＭＬ３のゲートは、信号ＬＳＥＬＢが与えられる配線に電気的に接続される。トランジスタＭＬ３のソースまたはドレインの他方は、電位ＶＬＳ（低電源電位）が与えられる配線に電気的に接続される。なお、トランジスタＭＬ２のゲートと、トランジスタＭＬ１のソースまたはドレインの一方と、が電気的に接続される領域を、ノードＦＮ１という場合がある。
　図８Ｃには、層選択回路２２０、２３０に配線ＷＷＬおよび配線ＲＷＬを介して接続される複数のメモリセルＭＣの構成例を示す。図８Ｃに示す複数のメモリセルＭＣは、層選択回路２２０、２３０が出力する信号によって一括で選択される。そのため、層選択回路２２０、２３０の出力する信号を制御することで、素子層３０ごとに設けられたメモリ回路２１０へのデータの書き込み及び読み出しを一括して行う構成とすることができる。
　なお、層選択回路２２０、２３０の構成は、図８Ａに示す構成例に限らない。例えば、トランジスタＭＬ２のゲートと、トランジスタＭＬ１のソースまたはドレインの一方と、の間にキャパシタが設けられる構成としてもよい。
　層選択回路２２０、２３０は、信号ＬＳＥＬおよび信号ＬＳＥＬＢに応じて、配線ＷＷＬｉｎまたは配線ＲＷＬｉｎに与えられる信号または電位ＶＬＳのいずれかを、配線ＷＷＬｏｕｔまたは配線ＲＷＬｏｕｔに出力する機能を有する。
　図８Ｂは、層選択回路２２０、２３０の動作例を説明するタイミングチャートである。
　図８Ｂに示すタイミングチャートは、動作の各時刻ごとに、信号ＬＳＥＬ、信号ＬＳＥＬＢ、および配線ＷＷＬｉｎまたは配線ＲＷＬｉｎに与えられる信号のそれぞれの電位（ＨレベルまたはＬレベル）を示している。また、ノードＦＮ１、および配線ＷＷＬｏｕｔまたは配線ＲＷＬｏｕｔのそれぞれの電位の変化を示している。
　なお、以下の動作例の説明において、電位ＶＬＤは、信号ＬＳＥＬおよび信号ＬＳＥＬＢのＨレベルと同じ電位であるとする。また、電位ＶＬＳは、信号ＬＳＥＬおよび信号ＬＳＥＬＢのＬレベルと同じ電位であるとする。
　時刻ＴＬ１の直前において、信号ＬＳＥＬはＬレベルとし、信号ＬＳＥＬＢはＨレベルとする。このとき、トランジスタＭＬ１は導通状態であるため、ノードＦＮ１の電位はＬレベルとなる。そのため、トランジスタＭＬ２は非導通状態であり、トランジスタＭＬ３は導通状態である。よって、配線ＷＷＬｉｎまたは配線ＲＷＬｉｎに与えられる信号がＨレベルまたはＬレベルのいずれであっても、配線ＷＷＬｏｕｔまたは配線ＲＷＬｏｕｔの電位はＬレベル（電位ＶＬＳ）となる。
　時刻ＴＬ１において、信号ＬＳＥＬがＨレベルになり、信号ＬＳＥＬＢがＬレベルになる。このとき、ノードＦＮ１の電位がＨレベル（電位ＶＬＤ）からトランジスタＭＬ１のしきい値電圧を減じた電位まで上昇し、かつ、トランジスタＭＬ１が非導通状態となる。すると、トランジスタＭＬ２が導通状態となり、トランジスタＭＬ３が非導通状態となる。よって、配線ＷＷＬｏｕｔまたは配線ＲＷＬｏｕｔの電位がＬレベル（時刻ＴＬ１において配線ＷＷＬｉｎまたは配線ＲＷＬｉｎに与えられる信号）となる。
　時刻ＴＬ２において、配線ＷＷＬｉｎまたは配線ＲＷＬｉｎに与えられる信号がＨレベルになる。すると、トランジスタＭＬ２を介して、配線ＷＷＬｉｎまたは配線ＲＷＬｉｎから配線ＷＷＬｏｕｔまたは配線ＲＷＬｏｕｔに電流が流れることで、配線ＷＷＬｏｕｔまたは配線ＲＷＬｏｕｔの電位が上昇する。このとき、トランジスタＭＬ１が非導通状態であるため、トランジスタＭＬ２のゲート容量における容量結合によって、ノードＦＮ１の電位も上昇する。そのため、トランジスタＭＬ２のゲートとソースとの間の電位差が維持される、すなわち、トランジスタＭＬ２の導通状態が維持される。よって、配線ＷＷＬｏｕｔまたは配線ＲＷＬｏｕｔの電位がＨレベル（時刻ＴＬ２において配線ＷＷＬｉｎまたは配線ＲＷＬｉｎに与えられる信号）となる。
　このように、層選択回路２２０、２３０は、トランジスタＭＬ２のゲートとソースとの間にゲート容量を設けたブートストラップ回路を構成することで、配線ＷＷＬｉｎまたは配線ＲＷＬｉｎに与えられる信号がＨレベルになった際に、トランジスタＭＬ２の導通状態が維持されるため、配線ＷＷＬｏｕｔまたは配線ＲＷＬｏｕｔにＨレベルを出力することができる。なお、トランジスタＭＬ２のゲート容量は「ブートストラップ容量」と呼ばれる場合がある。
　演算装置２００は、層選択回路２２０［１］乃至２２０［４］または層選択回路２３０［１］乃至２３０［４］に与えられる信号ＬＳＥＬおよび信号ＬＳＥＬＢを制御することで、メモリ回路２１０［１］乃至２１０［４］のいずれか一を選択し、配線ＷＷＬｉｎまたは配線ＲＷＬｉｎに与えられる信号を配線ＷＷＬｏｕｔまたは配線ＲＷＬｏｕｔに出力することができる。
　例えば、層選択回路２２０［１］に与えられる信号ＬＳＥＬおよび信号ＬＳＥＬＢを、それぞれ、ＨレベルおよびＬレベルとし、かつ、層選択回路２２０［２］乃至２２０［４］に与えられる信号ＬＳＥＬおよび信号ＬＳＥＬＢを、それぞれ、ＬレベルおよびＨレベルとすることで、書き込みワード線ドライバ部２２１から配線ＷＷＬｉｎに与えられる信号は、層選択回路２２０［１］を介して、配線ＷＷＬｏｕｔ［１］に出力される。
　演算装置２００では、素子層２０から素子層３０［１］乃至３０［４］のそれぞれに、ワード線として機能する配線を設ける必要があるが、各素子層に層選択回路を設ける構成とすることで配線数を削減することができる。また演算装置２００は、素子層３０［１］乃至３０［４］の層数の増加に伴う書き込みワード線ドライバ部２２１、および読み出しワード線ドライバ部２３１の面積増大を抑えることができる。すなわち、演算装置２００は、面積オーバーヘッドを増大させること無く、メモリ回路が設けられる素子層３０［１］乃至３０［４］の層数を増やすことができ、メモリセルＭＣの密度（メモリ密度）の向上を図ることができる。
　次いで、演算回路２１１の構成例について説明する。演算回路２１１は、積和演算を行う機能を有する。演算回路２１１を有する演算装置２００は、アクセラレータ、またはＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）という場合がある。演算回路２１１上には、ＮＯＳＲＡＭまたはＤＯＳＲＡＭといったメモリセルＭＣを積層して設けることができる。つまり、Ｓｉトランジスタが設けられる素子層２０が設けられる基板上に、垂直な方向にＯＳトランジスタを有する層を積層して設けることができる。
　演算回路２１１は、例えば、グラフィック処理における行列演算の並列処理、ニューラルネットワークの積和演算の並列処理、科学技術計算における浮動小数点演算の並列処理などを行うことができる。
　例えば図９に示すメモリセルＭＣ［１］乃至ＭＣ［４］は、ＮＯＳＲＡＭなどのＯＳトランジスタを有するメモリセルを適用することができる。図９に示すメモリセルＭＣ［１］乃至ＭＣ［４］の回路構成は、３トランジスタ型（３Ｔ）ゲインセルのＮＯＳＲＡＭに相当する。ＮＯＳＲＡＭは、リーク電流が極めて小さい特性を用いてデータに応じた電荷をメモリセル内に保持することで、不揮発性メモリとして用いることができる。
　例えば図９に示す演算回路２１１は、配線ＲＢＬの信号が与えられる読出回路２４１と、ビット積和演算器２４２と、アキュムレータ２４３、ラッチ回路２４４、および出力信号Ｑを出力する符号化回路２４５を有する。
　演算回路２１１を構成する各回路は、Ｓｉトランジスタを有し、素子層２０に設けることができる。メモリセルＭＣは、ＯＳトランジスタを有し、素子層３０［１］乃至３０［４］に設けることができる。そのため、図７Ａ、図７Ｂに図示するように、素子層２０と素子層３０［１］乃至３０［４］とを積層して設ける構成において、各回路が設けられる領域が重なるように配置することができる。演算回路２１１とメモリセルＭＣとを接続する配線ＲＢＬは、素子層２０が設けられる基板の表面に垂直な方向（ｚ方向）に設けられる。配線ＲＷＬは、絶縁層に設けられた開口部に設けることができる配線であり、微細加工が可能である。そのため配線ＲＷＬは、シリコン貫通電極などを用いた配線などと比較して寄生容量を小さくすることができる。その結果、配線の充放電に要する電力を削減でき、省電力化を図ることができる。
　図９に図示する積和演算に特化した回路構成とすることで、回路面積を縮小することが可能である。そのため、回路面積の小型化による低消費電力化を図ることが可能である。
　図１０Ａ乃至図１０Ｃは、複数の素子層３０［１］乃至３０［４］の各層に設けられるメモリ回路２１０に異なるデータを記憶し、層選択回路を切り替えることで、データの読み出しまたは書き込みを行う構成を説明する模式図である。
　メモリ回路２１０において、素子層３０ごとに記憶されるデータは、積和演算に用いられる重みデータである。図１０Ａでは、１層目の素子層３０［１］が有するメモリ回路２１０［１］に重みデータＮＮ１が記憶されている様子を図示している。図１０Ａでは、２層目の素子層３０［２］が有するメモリ回路２１０［２］に重みデータＮＮ２が記憶されている様子を図示している。図１０Ａでは、３層目の素子層３０［３］が有するメモリ回路２１０［３］に重みデータＮＮ３が記憶されている様子を図示している。図１０Ａでは、４層目の素子層３０［４］が有するメモリ回路２１０［４］に重みデータＮＮ４が記憶されている様子を図示している。
　メモリ回路２１０［１］乃至２１０［４］に記憶された重みデータのデータセットは、層選択回路２２０によって切り替える制御を行うことで、演算回路２１１からメモリ回路２１０のメモリセルＭＣに書きこまれる。また重みデータは、層選択回路２３０によって切り替える制御を行うことで、メモリ回路２１０のメモリセルＭＣから演算回路２１１に読み出される。
　例えば、図１０Ｂでは、層選択回路２２０で配線ＷＷＬｏｕｔ［２］に信号が出力されるよう制御することで、メモリ回路２１０［２］の重みデータＮＮ２を更新することができる。例えば、図１０Ｂでは、層選択回路２３０で配線ＲＷＬｏｕｔ［１］に信号が出力されるよう制御することで、メモリ回路２１０［１］の重みデータＮＮ１を演算回路２１１に読み出すことができる。
　また、図１０Ｃでは、層選択回路２２０で配線ＷＷＬｏｕｔ［１］に信号が出力されるよう制御することで、メモリ回路２１０［１］の重みデータＮＮ１を更新することができる。例えば、図１０Ｃでは、層選択回路２３０で配線ＲＷＬｏｕｔ［４］に信号が出力されるよう制御することで、メモリ回路２１０［４］の重みデータＮＮ４を演算回路２１１に読み出すことができる。
　図１０Ｂ、図１０Ｃに示すように、層選択回路２２０、２３０の制御によって、異なるメモリ回路２１０への重みデータの書き込みおよび読み出しを行うことができる。つまり、このような構成とすることで、ニューラルネットワークを模倣した演算処理において、重みデータの切り替えにおけるシーケンスは、層選択回路２２０、２３０の切り替えによって行うことができる。
　図１１は、上記図６で説明した演算装置１００におけるタスクの切り替えと、演算装置２００におけるニューラルネットワークを模倣した演算処理における重みデータの切り替えを同時に実行する様子を説明するためのタイミングチャートである。
　時刻Ｔａで、演算装置１００がタスク１（ｔａｓｋ１）を実行している状態で、スキャンフリップフロップ１２０のデータをデータ保持回路１３０［１］に格納（Ｓａｖｅ　ｔｏ　１３０［１］）し、続いて、データ保持回路１３０［２］のデータをスキャンフリップフロップ１２０に書き戻す（Ｌｏａｄ　ｆｒｏｍ　１３０［２］）。このようにして、タスク１の状態を保存して、タスク２（ｔａｓｋ２）を実行可能な状態としてタスク２に切り替える。同時に、演算装置２００がメモリ回路２１０［２］のメモリセルから重みデータＮＮ２を読み出して、第１のニューラルネットワークに基づく演算処理から第２のニューラルネットワークに基づく演算処理に切り替える。
　時刻Ｔｂにおいて、演算装置１００がタスク２を実行している状態で、スキャンフリップフロップ１２０のデータをデータ保持回路１３０［２］に格納（Ｓａｖｅ　ｔｏ　１３０［２］）し、続いて、データ保持回路１３０［３］のデータをスキャンフリップフロップ１２０に書き戻す（Ｌｏａｄ　ｆｒｏｍ　１３０［３］）。このようにして、タスク２の状態を保存して、タスク３（ｔａｓｋ３）を実行可能な状態としてタスク３に切り替える。同時に、演算装置２００がメモリ回路２１０［３］のメモリセルから重みデータＮＮ３を読み出して、第２のニューラルネットワークに基づく演算処理から第３のニューラルネットワークに基づく演算処理に切り替える。
　時刻Ｔｃにおいて、演算装置１００がタスク３を実行している状態で、スキャンフリップフロップ１２０のデータをデータ保持回路１３０［３］に格納（Ｓａｖｅ　ｔｏ　１３０［３］）し、続いて、データ保持回路１３０［１］のデータをスキャンフリップフロップ１２０に書き戻す（Ｌｏａｄ　ｆｒｏｍ　１３０［１］）。ここで、データ保持回路１３０［１］からスキャンフリップフロップ１２０に書き戻したデータは、時刻Ｔａでスキャンフリップフロップ１２０からデータ保持回路１３０［１］に格納したデータである。すなわち、時刻Ｔａまで実行していたタスク１の続きを実行することができる。このようにして、タスク３の状態を保存して、タスク１を実行可能な状態としてタスク３に切り替える。同時に、演算装置２００がメモリ回路２１０［１］のメモリセルから重みデータＮＮ１を読み出して、第３のニューラルネットワークに基づく演算処理から第１のニューラルネットワークに基づく演算処理に切り替える。
　例えば、第１のニューラルネットワークは数字認識を行い、第１のタスクとして、番号認証を実行する構成が可能である。また、第２のニューラルネットワークは動物認識を行い、第２のタスクとして、ペットの所在確認をする構成が可能である。また、第３のニューラルネットワークは乗物認識を行い、第３のタスクとして、訪問者の有無確認をする構成が可能である。
　以上のような構成とすることで、大量のレジスタを設けながら消費電力を低減できる半導体装置を提供することができる。また、タスク切り替え時に前回のタスク実行時の続きから処理を再開できるため、演算性能を向上した半導体装置を提供することができる。さらに、複数のニューラルネットワークに対応し、演算性能を向上した半導体装置を提供することができる。
　本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態２）
　本実施の形態では、上記実施の形態で説明した半導体装置に適用可能なトランジスタの構成について説明する。一例として、異なる電気特性を有するトランジスタを積層して設ける構成について説明する。当該構成とすることで、半導体装置の設計自由度を高めることができる。また、異なる電気特性を有するトランジスタを積層して設けることで、半導体装置の集積度を高めることができる。
　半導体装置の断面構造の一部を図１２に示す。図１２に示す半導体装置は、トランジスタ５５０と、トランジスタ５００と、容量６００と、を有している。図１３Ａはトランジスタ５００のチャネル長方向の断面図であり、図１３Ｂはトランジスタ５００のチャネル幅方向の断面図であり、図１３Ｃはトランジスタ５５０のチャネル幅方向の断面図である。例えば、トランジスタ５００は上記実施の形態に示したＳｉトランジスタに相当し、トランジスタ５５０はＯＳトランジスタに相当する。
　図１２では、トランジスタ５００はトランジスタ５５０の上方に設けられ、容量６００はトランジスタ５５０、およびトランジスタ５００の上方に設けられている。
　トランジスタ５５０は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、ソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。
　図１３Ｃに示すように、トランジスタ５５０は、半導体領域３１３の上面およびチャネル幅方向の側面が絶縁体３１５を介して導電体３１６に覆われている。このように、トランジスタ５５０をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ５５０のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ５５０のオフ特性を向上させることができる。
　なお、トランジスタ５５０は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
　半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域３１４ａ、および低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ヒ化ガリウム）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ５５０をＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
　低抵抗領域３１４ａ、および低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。
　ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
　なお、導電体の材料によって仕事関数が決まるため、当該導電体の材料を選択することで、トランジスタのしきい値電圧を調整することができる。具体的には、導電体に窒化チタン、窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステン、アルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
　トランジスタ５５０は、ＳＯＩ（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などを用いて形成してもよい。
　また、ＳＯＩ基板としては、鏡面研磨ウエハに酸素イオンを注入した後、高温加熱することにより、表面から一定の深さに酸化層を形成させるとともに、表面層に生じた欠陥を消滅させて形成されたＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ　ｂｙ　Ｉｍｐｌａｎｔｅｄ　Ｏｘｙｇｅｎ）基板、または水素イオン注入により形成された微小ボイドの熱処理による成長を利用して半導体基板を劈開するスマートカット法、ＥＬＴＲＡＮ法（登録商標：Ｅｐｉｔａｘｉａｌ　Ｌａｙｅｒ　Ｔｒａｎｓｆｅｒ）などを用いて形成されたＳＯＩ基板を用いてもよい。単結晶基板を用いて形成されたトランジスタは、チャネル形成領域に単結晶半導体を有する。
　トランジスタ５５０を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。
　絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
　なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。また、本明細書中において、酸化窒化アルミニウムとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化アルミニウムとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
　絶縁体３２２は、その下方に設けられるトランジスタ５５０などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法等を用いた平坦化処理により平坦化されていてもよい。
　また、絶縁体３２４には、基板３１１、またはトランジスタ５５０などから、トランジスタ５００が設けられる領域に、水素、不純物などが拡散しないようなバリア性を有する膜を用いることが好ましい。
　水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ５５０との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
　水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１×１０１６ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
　なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
　また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６には容量６００、またはトランジスタ５００と接続する導電体３２８、および導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０は、プラグまたは配線としての機能を有する。また、プラグまたは配線としての機能を有する導電体は、複数の構成をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
　各プラグ、および配線（導電体３２８、導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステン、モリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウム、銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
　絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図１２では、絶縁体３５０、絶縁体３５２、および絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、および絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、トランジスタ５５０と接続するプラグ、または配線としての機能を有する。なお導電体３５６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ５５０とトランジスタ５００とは、バリア層により分離することができ、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制することができる。
　なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ５５０からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構成であることが好ましい。
　絶縁体３５４、および導電体３５６上に、配線層を設けてもよい。例えば、図１２では、絶縁体３６０、絶縁体３６２、および絶縁体３６４が順に積層して設けられている。また、絶縁体３６０、絶縁体３６２、および絶縁体３６４には、導電体３６６が形成されている。導電体３６６は、プラグまたは配線としての機能を有する。なお導電体３６６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３６０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３６６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３６０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ５５０とトランジスタ５００とは、バリア層により分離することができ、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制することができる。
　絶縁体３６４、および導電体３６６上に、配線層を設けてもよい。例えば、図１２では、絶縁体３７０、絶縁体３７２、および絶縁体３７４が順に積層して設けられている。また、絶縁体３７０、絶縁体３７２、および絶縁体３７４には、導電体３７６が形成されている。導電体３７６は、プラグまたは配線としての機能を有する。なお導電体３７６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３７０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３７６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３７０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ５５０とトランジスタ５００とは、バリア層により分離することができ、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制することができる。
　絶縁体３７４、および導電体３７６上に、配線層を設けてもよい。例えば、図１２では、絶縁体３８０、絶縁体３８２、および絶縁体３８４が順に積層して設けられている。また、絶縁体３８０、絶縁体３８２、および絶縁体３８４には、導電体３８６が形成されている。導電体３８６は、プラグまたは配線としての機能を有する。なお導電体３８６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３８０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３８６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３８０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ５５０とトランジスタ５００とは、バリア層により分離することができ、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制することができる。
　上記において、導電体３５６を含む配線層、導電体３６６を含む配線層、導電体３７６を含む配線層、および導電体３８６を含む配線層、について説明したが、本実施の形態に係る半導体装置はこれに限られるものではない。導電体３５６を含む配線層と同様の配線層を３層以下にしてもよいし、導電体３５６を含む配線層と同様の配線層を５層以上にしてもよい。
　絶縁体３８４上には絶縁体５１０、絶縁体５１２、絶縁体５１４、および絶縁体５１６が、順に積層して設けられている。絶縁体５１０、絶縁体５１２、絶縁体５１４、および絶縁体５１６のいずれかは、酸素、水素などに対してバリア性のある物質を用いることが好ましい。
　例えば、絶縁体５１０、および絶縁体５１４には、例えば、基板３１１、またはトランジスタ５５０を設ける領域などから、トランジスタ５００を設ける領域に、水素、不純物などが拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。
　水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ５５０との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
　また、水素に対するバリア性を有する膜として、例えば、絶縁体５１０、および絶縁体５１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
　特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
　また、例えば、絶縁体５１２、および絶縁体５１６には、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５１２、および絶縁体５１６として、酸化シリコン膜または酸化窒化シリコン膜などを用いることができる。
　また、絶縁体５１０、絶縁体５１２、絶縁体５１４、および絶縁体５１６には、導電体５１８、およびトランジスタ５００を構成する導電体（例えば、導電体５０３）等が埋め込まれている。なお、導電体５１８は、容量６００、またはトランジスタ５５０と接続するプラグ、または配線としての機能を有する。導電体５１８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
　特に、絶縁体５１０、および絶縁体５１４と接する領域の導電体５１８は、酸素、水素、および水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ５５０とトランジスタ５００とは、酸素、水素、および水に対するバリア性を有する層で、分離することができ、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制することができる。
　絶縁体５１６の上方には、トランジスタ５００が設けられている。
　図１３Ａおよび図１３Ｂに示すように、トランジスタ５００は、絶縁体５１４および絶縁体５１６に埋め込まれるように配置された導電体５０３と、絶縁体５１６および導電体５０３の上に配置された絶縁体５２０と、絶縁体５２０の上に配置された絶縁体５２２と、絶縁体５２２の上に配置された絶縁体５２４と、絶縁体５２４の上に配置された酸化物５３０ａと、酸化物５３０ａの上に配置された酸化物５３０ｂと、酸化物５３０ｂ上に互いに離れて配置された導電体５４２ａおよび導電体５４２ｂと、導電体５４２ａおよび導電体５４２ｂ上に配置され、導電体５４２ａと導電体５４２ｂの間に重畳して開口が形成された絶縁体５８０と、開口の底面および側面に配置された絶縁体５４５と、絶縁体５４５の形成面に配置された導電体５６０と、を有する。
　また、図１３Ａおよび図１３Ｂに示すように、酸化物５３０ａ、酸化物５３０ｂ、導電体５４２ａ、および導電体５４２ｂと、絶縁体５８０の間に絶縁体５４４が配置されることが好ましい。また、図１３Ａおよび図１３Ｂに示すように、導電体５６０は、絶縁体５４５の内側に設けられた導電体５６０ａと、導電体５６０ａの内側に埋め込まれるように設けられた導電体５６０ｂと、を有することが好ましい。また、図１３Ａおよび図１３Ｂに示すように、絶縁体５８０、導電体５６０、および絶縁体５４５の上に絶縁体５７４が配置されることが好ましい。
　なお、本明細書などにおいて、酸化物５３０ａ、および酸化物５３０ｂをまとめて酸化物５３０という場合がある。
　なお、トランジスタ５００では、チャネルが形成される領域と、その近傍において、酸化物５３０ａ、および酸化物５３０ｂの２層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物５３０ｂの単層、または３層以上の積層構成を設ける構成にしてもよい。
　また、トランジスタ５００では、導電体５６０を２層の積層構成として示しているが、本発明はこれに限られるものではない。例えば、導電体５６０が、単層構成であってもよいし、３層以上の積層構成であってもよい。また、図１２、および図１３Ａに示すトランジスタ５００は一例であり、その構成に限定されず、回路構成、駆動方法などに応じて適切なトランジスタを用いればよい。
　ここで、導電体５６０は、トランジスタのゲート電極として機能し、導電体５４２ａおよび導電体５４２ｂは、それぞれソース電極またはドレイン電極として機能する。上記のように、導電体５６０は、絶縁体５８０の開口、および導電体５４２ａと導電体５４２ｂに挟まれた領域に埋め込まれるように形成される。導電体５６０、導電体５４２ａおよび導電体５４２ｂの配置は、絶縁体５８０の開口に対して、自己整合的に選択される。つまり、トランジスタ５００において、ゲート電極を、ソース電極とドレイン電極の間に、自己整合的に配置させることができる。よって、導電体５６０を位置合わせのマージンを設けることなく形成することができるため、トランジスタ５００の占有面積の縮小を図ることができる。これにより、半導体装置の微細化、高集積化を図ることができる。
　さらに、導電体５６０が、導電体５４２ａと導電体５４２ｂの間の領域に自己整合的に形成されるため、導電体５６０は、導電体５４２ａまたは導電体５４２ｂと重畳する領域を有さない。これにより、導電体５６０と導電体５４２ａおよび導電体５４２ｂとの間に形成される寄生容量を低減することができる。よって、トランジスタ５００のスイッチング速度を向上させ、高い周波数特性を有せしめることができる。
　導電体５６０は、第１のゲート（トップゲートともいう）電極として機能する場合がある。また、導電体５０３は、第２のゲート（ボトムゲートともいう）電極として機能する場合がある。その場合、導電体５０３に印加する電位を、導電体５６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ５００のしきい値電圧を制御することができる。特に、導電体５０３に負の電位を印加することにより、トランジスタ５００のしきい値電圧を０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電体５０３に負の電位を印加したほうが、印加しない場合よりも、導電体５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
　導電体５０３は、酸化物５３０、および導電体５６０と、重なるように配置する。これにより、導電体５６０、および導電体５０３に電位を印加した場合、導電体５６０から生じる電界と、導電体５０３から生じる電界と、がつながり、酸化物５３０に形成されるチャネル形成領域を覆うことができる。
　本明細書等において、第１のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。また、本明細書等で開示するＳ−ｃｈａｎｎｅｌ構造は、Ｆｉｎ型構造およびプレーナ型構造とは異なる構造を有する。一方で、本明細書等で開示するＳ−ｃｈａｎｎｅｌ構造は、Ｆｉｎ型構造の一種として捉えることも可能である。なお、本明細書等において、Ｆｉｎ型構造とは、ゲート電極が少なくともチャネルの２面以上（具体的には、２面、３面、または４面等）を包むように配置される構造を示す。Ｆｉｎ型構造、およびＳ−ｃｈａｎｎｅｌ構造を採用することで、短チャネル効果に対する耐性を高める、別言すると短チャネル効果が発生し難いトランジスタとすることができる。
　トランジスタを、上記のＳ−ｃｈａｎｎｅｌ構造とすることで、チャネル形成領域を電気的に取り囲むことができる。なお、Ｓ−ｃｈａｎｎｅｌ構造は、チャネル形成領域を電気的に取り囲んでいる構造であるため、実質的にＧＡＡ（Ｇａｔｅ　Ａｌｌ　Ａｒｏｕｎｄ）構造、またはＬＧＡＡ（Ｌａｔｅｒａｌ　Ｇａｔｅ　Ａｌｌ　Ａｒｏｕｎｄ）構造と、同等の構造であるともいえる。トランジスタをＳ−ｃｈａｎｎｅｌ構造、ＧＡＡ構造、又はＬＧＡＡ構造とすることで、酸化物５３０とゲート絶縁体との界面又は界面近傍に形成されるチャネル形成領域を、酸化物５３０のバルク全体とすることができる。したがって、トランジスタに流れる電流密度を向上させることが可能となるため、トランジスタのオン電流の向上、またはトランジスタの電界効果移動度を高めることが期待できる。
　また、導電体５０３は、導電体５１８と同様の構成であり、絶縁体５１４および絶縁体５１６の開口の内壁に接して導電体５０３ａが形成され、さらに当該開口を埋め込むように導電体５０３ａ上に導電体５０３ｂが形成されている。なお、トランジスタ５００では、導電体５０３ａおよび導電体５０３ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体５０３は、単層、または３層以上の積層構成として設ける構成にしてもよい。
　ここで、導電体５０３ａは、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）導電性材料を用いることが好ましい。なお、本明細書において、不純物、または酸素の拡散を抑制する機能とは、上記不純物、または上記酸素のいずれか一または、すべての拡散を抑制する機能とする。
　例えば、導電体５０３ａが酸素の拡散を抑制する機能を持つことにより、導電体５０３ｂが酸化して導電率が低下することを抑制することができる。
　また、導電体５０３が配線の機能を兼ねる場合、導電体５０３ｂは、タングステン、銅、またはアルミニウムを主成分とする、導電性が高い導電性材料を用いることが好ましい。なお、本実施の形態では導電体５０３を導電体５０３ａと導電体５０３ｂの積層で図示したが、導電体５０３は単層構成であってもよい。
　絶縁体５２０、絶縁体５２２、および絶縁体５２４は、第２のゲート絶縁膜としての機能を有する。
　ここで、酸化物５３０と接する絶縁体５２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁体を用いることが好ましい。当該酸素は、加熱により膜中から放出されやすい。本明細書などでは、加熱により放出される酸素を「過剰酸素」と呼ぶ場合がある。つまり、絶縁体５２４には、過剰酸素を含む領域（「過剰酸素領域」ともいう。）が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物５３０に接して設けることにより、酸化物５３０中の酸素欠損（ＶＯ：ｏｘｙｇｅｎ　ｖａｃａｎｃｙともいう）を低減し、トランジスタ５００の信頼性を向上させることができる。なお、酸化物５３０中の酸素欠損に水素が入った場合、当該欠陥（以下、ＶＯＨと呼ぶ場合がある。）はドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている酸化物半導体を用いたトランジスタは、ノーマリーオン特性となりやすい。また、酸化物半導体中の水素は、熱、電界などのストレスによって動きやすいため、酸化物半導体に多くの水素が含まれると、トランジスタの信頼性が悪化する恐れもある。本発明の一態様においては、酸化物５３０中のＶＯＨをできる限り低減し、高純度真性または実質的に高純度真性にすることが好ましい。このように、ＶＯＨが十分低減された酸化物半導体を得るには、酸化物半導体中の水分、水素などの不純物を除去すること（「脱水」または「脱水素化処理」ともいう。）と、酸化物半導体に酸素を供給して酸素欠損を補償すること（「加酸素化処理」ともいう。）が重要である。ＶＯＨなどの不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
　過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３以上、または３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。
　また、上記過剰酸素領域を有する絶縁体と、酸化物５３０と、を接して加熱処理、マイクロ波処理、またはＲＦ処理のいずれか一または複数の処理を行っても良い。当該処理を行うことで、酸化物５３０中の水、または水素を除去することができる。例えば、酸化物５３０において、ＶｏＨの結合が切断される反応が起きる、別言すると「ＶＯＨ→Ｖｏ＋Ｈ」という反応が起きて、脱水素化することができる。このとき発生した水素の一部は、酸素と結合してＨ２Ｏとして、酸化物５３０、または酸化物５３０近傍の絶縁体から除去される場合がある。また、水素の一部は、導電体５４２ａおよび５４２ｂにゲッタリングされる場合がある。
　また、上記マイクロ波処理は、例えば、高密度プラズマを発生させる電源を有する装置、または、基板側にＲＦを印加する電源を有する装置を用いると好適である。例えば、酸素を含むガスを用い、且つ高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加することで、高密度プラズマによって生成された酸素ラジカルを、効率よく酸化物５３０、または酸化物５３０近傍の絶縁体中に導入することができる。また、上記マイクロ波処理は、圧力を１３３Ｐａ以上、好ましくは２００Ｐａ以上、さらに好ましくは４００Ｐａ以上とすればよい。また、マイクロ波処理を行う装置内に導入するガスとしては、例えば、酸素と、アルゴンとを用い、酸素流量比（Ｏ２／（Ｏ２＋Ａｒ））が５０％以下、好ましくは１０％以上３０％以下で行うとよい。
　また、トランジスタ５００の作製工程中において、酸化物５３０の表面が露出した状態で、加熱処理を行うと好適である。当該加熱処理は、例えば、１００℃以上４５０℃以下、より好ましくは３５０℃以上４００℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。これにより、酸化物５３０に酸素を供給して、酸素欠損（ＶＯ）の低減を図ることができる。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で行ってもよい。または、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理した後に、連続して窒素ガスもしくは不活性ガスの雰囲気で加熱処理を行っても良い。
　なお、酸化物５３０に加酸素化処理を行うことで、酸化物５３０中の酸素欠損を、供給された酸素により修復させる、別言すると「Ｖｏ＋Ｏ→ｎｕｌｌ」という反応を促進させることができる。さらに、酸化物５３０中に残存した水素に供給された酸素が反応することで、当該水素をＨ２Ｏとして除去する（脱水化する）ことができる。これにより、酸化物５３０中に残存していた水素が酸素欠損に再結合してＶＯＨが形成されるのを抑制することができる。
　また、絶縁体５２４が、過剰酸素領域を有する場合、絶縁体５２２は、酸素（例えば、酸素原子、酸素分子など）の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。
　絶縁体５２２が、酸素、不純物などの拡散を抑制する機能を有することで、酸化物５３０が有する酸素は、絶縁体５２０側へ拡散することがなく、好ましい。また、導電体５０３が、絶縁体５２４、酸化物５３０などが有する酸素と反応することを抑制することができる。
　絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いることが好ましい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁膜の薄膜化により、オフ電流などの問題が生じる場合がある。ゲート絶縁膜として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
　特に、不純物、および酸素などの拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料であるアルミニウム、ハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。アルミニウム、ハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体５２２を形成した場合、絶縁体５２２は、酸化物５３０からの酸素の放出、またはトランジスタ５００の周辺部から酸化物５３０への水素等の不純物の混入を抑制する層として機能する。
　または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
　また、絶縁体５２０は、熱的に安定していることが好ましい。例えば、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、好適である。また、ｈｉｇｈ−ｋ材料の絶縁体を酸化シリコン、または酸化窒化シリコンと組み合わせることで、熱的に安定かつ比誘電率の高い積層構成の絶縁体５２０を得ることができる。
　なお、図１３Ａおよび図１３Ｂのトランジスタ５００では、３層の積層構成からなる第２のゲート絶縁膜として、絶縁体５２０、絶縁体５２２、および絶縁体５２４が図示されているが、第２のゲート絶縁膜は、単層、２層、または４層以上の積層構成を有していてもよい。その場合、同じ材料からなる積層構成に限定されず、異なる材料からなる積層構成でもよい。
　トランジスタ５００は、チャネル形成領域を含む酸化物５３０に、酸化物半導体として機能する金属酸化物を用いる。
　酸化物半導体として機能する金属酸化物の形成は、スパッタリング法で行ってもよいし、ＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法で行ってもよい。なお、酸化物半導体として機能する金属酸化物については、他の実施の形態で詳細に説明する。
　また、酸化物５３０においてチャネル形成領域として機能する金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
　酸化物５３０は、酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構成物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。
　なお、酸化物５３０は、各金属原子の原子数比が異なる複数の酸化物層の構成を有することが好ましい。具体的には、酸化物５３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
　また、酸化物５３０ａの伝導帯下端のエネルギーが、酸化物５３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物５３０ａ電子親和力が、酸化物５３０ｂの電子親和力より小さいことが好ましい。
　ここで、酸化物５３０ａおよび酸化物５３０ｂの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物５３０ａおよび酸化物５３０ｂの接合部における伝導帯下端のエネルギー準位は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物５３０ａと酸化物５３０ｂとの界面において形成される混合層の欠陥準位密度を低くするとよい。
　具体的には、酸化物５３０ａと酸化物５３０ｂが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物５３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物５３０ａとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
　このとき、キャリアの主たる経路は酸化物５３０ｂとなる。酸化物５３０ａを上述の構成とすることで、酸化物５３０ａと酸化物５３０ｂとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５００は高いオン電流を得られる。
　酸化物５３０ｂ上には、ソース電極、およびドレイン電極として機能する導電体５４２ａ、および導電体５４２ｂが設けられる。導電体５４２ａ、および導電体５４２ｂとしては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。更に、窒化タンタルなどの金属窒化物膜は、水素または酸素に対するバリア性があるため好ましい。
　また、図１３Ａでは、導電体５４２ａ、および導電体５４２ｂを単層構成として示したが、２層以上の積層構成としてもよい。例えば、窒化タンタル膜とタングステン膜を積層するとよい。また、チタン膜とアルミニウム膜を積層してもよい。また、タングステン膜上にアルミニウム膜を積層する二層構成、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構成、チタン膜上に銅膜を積層する二層構成、タングステン膜上に銅膜を積層する二層構成としてもよい。
　また、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構成、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構成等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
　また、図１３Ａに示すように、酸化物５３０の、導電体５４２ａ（導電体５４２ｂ）との界面とその近傍には、低抵抗領域として、領域５４３ａ、および領域５４３ｂが形成される場合がある。このとき、領域５４３ａはソース領域またはドレイン領域の一方として機能し、領域５４３ｂはソース領域またはドレイン領域の他方として機能する。また、領域５４３ａと領域５４３ｂに挟まれる領域にチャネル形成領域が形成される。
　酸化物５３０と接するように上記導電体５４２ａ（導電体５４２ｂ）を設けることで、領域５４３ａ（領域５４３ｂ）の酸素濃度が低減する場合がある。また、領域５４３ａ（領域５４３ｂ）に導電体５４２ａ（導電体５４２ｂ）に含まれる金属と、酸化物５３０の成分とを含む金属化合物層が形成される場合がある。このような場合、領域５４３ａ（領域５４３ｂ）のキャリア濃度が増加し、領域５４３ａ（領域５４３ｂ）は、低抵抗領域となる。
　絶縁体５４４は、導電体５４２ａ、および導電体５４２ｂを覆うように設けられ、導電体５４２ａ、および導電体５４２ｂの酸化を抑制する。このとき、絶縁体５４４は、酸化物５３０の側面を覆い、絶縁体５２４と接するように設けられてもよい。
　絶縁体５４４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、ネオジム、ランタンまたは、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。また、絶縁体５４４として、窒化酸化シリコンまたは窒化シリコンなども用いることができる。
　特に、絶縁体５４４として、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウム、およびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱処理において、結晶化しにくいため好ましい。なお、導電体５４２ａ、および導電体５４２ｂが耐酸化性を有する材料、または、酸素を吸収しても著しく導電性が低下しない材料である場合、絶縁体５４４は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
　絶縁体５４４を有することで、絶縁体５８０に含まれる水、および水素などの不純物が酸化物５３０ｂに拡散することを抑制することができる。また、絶縁体５８０が有する過剰酸素により、導電体５４２ａおよび５４２ｂが酸化するのを抑制することができる。
　絶縁体５４５は、第１のゲート絶縁膜として機能する。絶縁体５４５は、上述した絶縁体５２４と同様に、過剰に酸素を含み、かつ加熱により酸素が放出される絶縁体を用いて形成することが好ましい。
　具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、および窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。
　過剰酸素を含む絶縁体を絶縁体５４５として設けることにより、絶縁体５４５から、酸化物５３０ｂのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体５２４と同様に、絶縁体５４５中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体５４５の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
　また、絶縁体５４５が有する過剰酸素を、効率的に酸化物５３０へ供給するために、絶縁体５４５と導電体５６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体５４５から導電体５６０への酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体５４５から導電体５６０への過剰酸素の拡散が抑制される。つまり、酸化物５３０へ供給する過剰酸素量の減少を抑制することができる。また、過剰酸素による導電体５６０の酸化を抑制することができる。当該金属酸化物としては、絶縁体５４４に用いることができる材料を用いればよい。
　なお、絶縁体５４５は、第２のゲート絶縁膜と同様に、積層構成としてもよい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁膜の薄膜化により、オフ電流などの問題が生じる場合があるため、ゲート絶縁膜として機能する絶縁体を、ｈｉｇｈ−ｋ材料と、熱的に安定している材料との積層構成とすることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、熱的に安定かつ比誘電率の高い積層構成とすることができる。
　第１のゲート電極として機能する導電体５６０は、図１３Ａおよび図１３Ｂでは２層構成として示しているが、単層構成でもよいし、３層以上の積層構成であってもよい。
　導電体５６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体５４５に含まれる酸素により、導電体５６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。また、導電体５６０ａとして、酸化物５３０に適用できる酸化物半導体を用いることができる。その場合、導電体５６０ｂをスパッタリング法で成膜することで、導電体５６０ａの電気抵抗値を低下させて導電体にすることができる。これをＯＣ（Ｏｘｉｄｅ　Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
　また、導電体５６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５６０ｂは、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは積層構成としてもよく、例えば、チタン又は窒化チタンと上記導電性材料との積層構成としてもよい。
　絶縁体５８０は、絶縁体５４４を介して、導電体５４２ａ、および導電体５４２ｂ上に設けられる。絶縁体５８０は、過剰酸素領域を有することが好ましい。例えば、絶縁体５８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などを有することが好ましい。特に、酸化シリコン、および酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、空孔を有する酸化シリコンは、後の工程で、容易に過剰酸素領域を形成することができるため好ましい。
　絶縁体５８０は、過剰酸素領域を有することが好ましい。加熱により酸素が放出される絶縁体５８０を設けることで、絶縁体５８０中の酸素を酸化物５３０へと効率良く供給することができる。なお、絶縁体５８０中の水または水素などの不純物濃度が低減されていることが好ましい。
　絶縁体５８０の開口は、導電体５４２ａと導電体５４２ｂの間の領域に重畳して形成される。これにより、導電体５６０は、絶縁体５８０の開口、および導電体５４２ａと導電体５４２ｂに挟まれた領域に、埋め込まれるように形成される。
　半導体装置を微細化するに当たり、ゲート長を短くすることが求められるが、導電体５６０の導電性が下がらないようにする必要がある。そのために導電体５６０の膜厚を大きくすると、導電体５６０はアスペクト比が高い形状となりうる。本実施の形態では、導電体５６０を絶縁体５８０の開口に埋め込むように設けるため、導電体５６０をアスペクト比の高い形状にしても、工程中に導電体５６０を倒壊させることなく、形成することができる。
　絶縁体５７４は、絶縁体５８０の上面、導電体５６０の上面、および絶縁体５４５の上面に接して設けられることが好ましい。絶縁体５７４をスパッタリング法で成膜することで、絶縁体５４５、および絶縁体５８０へ過剰酸素領域を設けることができる。これにより、当該過剰酸素領域から、酸化物５３０中に酸素を供給することができる。
　例えば、絶縁体５７４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、またはマグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
　特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素、および窒素の拡散を抑制することができる。したがって、スパッタリング法で成膜した酸化アルミニウムは、酸素供給源であるとともに、水素などの不純物のバリア膜としての機能も有することができる。
　また、絶縁体５７４の上に、層間膜として機能する絶縁体５８１を設けることが好ましい。絶縁体５８１は、絶縁体５２４などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。
　また、絶縁体５８１、絶縁体５７４、絶縁体５８０、および絶縁体５４４に形成された開口に、導電体５４０ａ、および導電体５４０ｂを配置する。導電体５４０ａおよび導電体５４０ｂは、導電体５６０を挟んで対向して設ける。導電体５４０ａおよび導電体５４０ｂは、後述する導電体５４６、および導電体５４８と同様の構成である。
　絶縁体５８１上には、絶縁体５８２が設けられている。絶縁体５８２は、酸素、水素などに対してバリア性のある物質を用いることが好ましい。したがって、絶縁体５８２には、絶縁体５１４と同様の材料を用いることができる。例えば、絶縁体５８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
　特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
　また、絶縁体５８２上には、絶縁体５８６が設けられている。絶縁体５８６は、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５８６として、酸化シリコン膜、酸化窒化シリコン膜などを用いることができる。
　また、絶縁体５２０、絶縁体５２２、絶縁体５２４、絶縁体５４４、絶縁体５８０、絶縁体５７４、絶縁体５８１、絶縁体５８２、および絶縁体５８６には、導電体５４６、および導電体５４８等が埋め込まれている。
　導電体５４６、および導電体５４８は、容量６００、トランジスタ５００、またはトランジスタ５５０と接続するプラグ、または配線としての機能を有する。導電体５４６、および導電体５４８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
　また、トランジスタ５００の形成後、トランジスタ５００を囲むように開口を形成し、当該開口を覆うように、水素、または水に対するバリア性が高い絶縁体を形成してもよい。上述のバリア性の高い絶縁体でトランジスタ５００を包み込むことで、外部から水分、および水素が侵入するのを防止することができる。または、複数のトランジスタ５００をまとめて、水素、または水に対するバリア性が高い絶縁体で包み込んでもよい。なお、トランジスタ５００を囲むように開口を形成する場合、例えば、絶縁体５２２または絶縁体５１４に達する開口を形成し、絶縁体５２２または絶縁体５１４に接するように上述のバリア性の高い絶縁体を形成すると、トランジスタ５００の作製工程の一部を兼ねられるため、好適である。なお、水素、または水に対するバリア性が高い絶縁体としては、例えば、絶縁体５２２または絶縁体５１４と同様の材料を用いればよい。
　なお、本発明に用いることができるトランジスタは、図１３Ａ及び図１３Ｂに示すトランジスタ５００に限られるものではない。例えば、図１４に示す構造のトランジスタ５００を用いてもよい。図１４に示すトランジスタ５００は、絶縁体５５５が用いられている点、ならびに導電体５４２ａ（導電体５４２ａ１および導電体５４２ａ２）及び導電体５４２ｂ（導電体５４２ｂ１および導電体５４２ｂ２）が、積層構造である点において、図１３Ａ及び図１３Ｂに示すトランジスタと異なる。
　導電体５４２ａは、導電体５４２ａ１と、導電体５４２ａ１上の導電体５４２ａ２の積層構造であり、導電体５４２ｂは、導電体５４２ｂ１と、導電体５４２ｂ１上の導電体５４２ｂ２の積層構造である。酸化物５３０ｂに接する導電体５４２ａ１及び導電体５４２ｂ１は、金属窒化物などの酸化しにくい導電体であることが好ましい。これにより、酸化物５３０ｂに含まれる酸素によって、導電体５４２ａ及び導電体５４２ｂが過剰に酸化されるのを防ぐことができる。また、導電体５４２ａ２及び導電体５４２ｂ２は、導電体５４２ａ１及び導電体５４２ｂ１より導電性が高い、金属層などの導電体であることが好ましい。これにより、導電体５４２ａ及び導電体５４２ｂを、導電性が高い配線または電極として機能させることができる。このようにして、活性層として機能する酸化物５３０の上面に接して、配線または電極として機能する導電体５４２ａ及び導電体５４２ｂが設けられた、半導体装置を提供することができる。
　導電体５４２ａ１、５４２ｂ１としては、金属窒化物を用いることが好ましく、例えば、タンタルを含む窒化物、チタンを含む窒化物、モリブデンを含む窒化物、タングステンを含む窒化物、タンタル及びアルミニウムを含む窒化物、チタン及びアルミニウムを含む窒化物などを用いることが好ましい。本発明の一態様においては、タンタルを含む窒化物が特に好ましい。また、例えば、ルテニウム、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いてもよい。これらの材料は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
　また、導電体５４２ａ２及び導電体５４２ｂ２は、導電体５４２ａ１及び導電体５４２ｂ１よりも、導電性が高いことが好ましい。例えば、導電体５４２ａ２及び導電体５４２ｂ２の膜厚を、導電体５４２ａ１及び導電体５４２ｂ１の膜厚より大きくすることが好ましい。導電体５４２ａ２及び導電体５４２ｂ２としては、上記導電体５６０ｂに用いることが可能な導電体を用いればよい。上記のような構造にすることで、導電体５４２ａ２及び導電体５４２ｂ２の抵抗を低減することができる。
　例えば、導電体５４２ａ１及び導電体５４２ｂ１として、窒化タンタルまたは窒化チタンを用い、導電体５４２ａ２及び導電体５４２ｂ２として、タングステンを用いることができる。
　図１４に示すように、トランジスタ５００のチャネル長方向の断面視において、導電体５４２ａ１と導電体５４２ｂ１の間の距離は、導電体５４２ａ２と導電体５４２ｂ２の間の距離より小さい。このような構成にすることで、ソースとドレインの間の距離をより短くし、それに応じてチャネル長を短くすることが可能になる。よって、トランジスタ５００の周波数特性を向上させることができる。このように、半導体装置の微細化を図ることで、動作速度の向上した半導体装置を提供することができる。
　絶縁体５５５は、窒化物などの酸化しにくい絶縁体であることが好ましい。絶縁体５５５は、導電体５４２ａ２の側面、及び導電体５４２ｂ２の側面に接して形成されており、導電体５４２ａ２、及び導電体５４２ｂ２を保護する機能を有する。絶縁体５５５は、酸化雰囲気に曝されるため、酸化されにくい無機絶縁体が好ましい。また、絶縁体５５５は、導電体５４２ａ２及び導電体５４２ｂ２に接するため、導電体５４２ａ２、５４２ｂ２を酸化させにくい、無機絶縁体であることが好ましい。よって、絶縁体５５５は、酸素に対するバリア性を有する絶縁性材料を用いることが好ましい。例えば、絶縁体５５５として、窒化シリコンを用いることができる。
　図１４に示すトランジスタ５００は、絶縁体５８０及び絶縁体５４４に開口を形成し、当該開口の側壁に接して絶縁体５５５を形成し、さらにマスクを用いて、導電体５４２ａ１と導電体５４２ｂ１を分断することで、形成される。ここで、上記開口は、導電体５４２ａ２と導電体５４２ｂ２の間の領域と重畳する。また、導電体５４２ａ１及び導電体５４２ｂ１の一部は、上記開口内に突出するように形成されている。よって、絶縁体５５５は、上記開口内で、導電体５４２ａ１の上面、導電体５４２ｂ１の上面、導電体５４２ａ２の側面、及び導電体５４２ｂ２の側面に接する。また、絶縁体５４５は、導電体５４２ａ１と導電体５４２ｂ１の間の領域において、酸化物５３０の上面と接する。
　導電体５４２ａ１と導電体５４２ｂ１を分断した後で、絶縁体５４５を成膜する前に、酸素を含む雰囲気で熱処理を行うことが好ましい。これにより、酸化物５３０ａ及び酸化物５３０ｂに酸素を供給して、酸素欠損の低減を図ることができる。さらに、絶縁体５５５が、導電体５４２ａ２の側面、及び導電体５４２ｂ２の側面に接して形成されていることで、導電体５４２ａ２及び導電体５４２ｂ２が過剰に酸化されるのを防ぐことができる。以上により、トランジスタの電気特性、及び信頼性を向上させることができる。また、同一基板上に複数形成されるトランジスタの電気特性のばらつきを抑制することができる。
　また、トランジスタ５００において、図１４に示すように、絶縁体５２４を島状に形成してもよい。ここで、絶縁体５２４は、酸化物５３０と側端部が概略一致するように形成してもよい。
　また、トランジスタ５００において、図１４に示すように、絶縁体５２２が絶縁体５１６及び導電体５０３と接する構成にしてもよい。言い換えると、図１３Ａ及び図１３Ｂに示す絶縁体５２０を設けない構成にしてもよい。
　続いて、トランジスタ５００の上方には、容量６００が設けられている。容量６００は、導電体６１０と、導電体６２０と、絶縁体６３０とを有する。
　また、導電体５４６、および導電体５４８上に、導電体６１２を設けてもよい。導電体６１２は、トランジスタ５００と接続するプラグ、または配線としての機能を有する。導電体６１０は、容量６００の電極としての機能を有する。なお、導電体６１２、および導電体６１０は、同時に形成することができる。
　導電体６１２、および導電体６１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。または、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
　本実施の形態では、導電体６１２、および導電体６１０を単層構成で示したが、当該構成に限定されず、２層以上の積層構成でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、および導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
　絶縁体６３０を介して、導電体６１０と重畳するように、導電体６２０を設ける。なお、導電体６２０は、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステン、モリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構成と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）、Ａｌ（アルミニウム）等を用いればよい。
　導電体６２０、および絶縁体６３０上には、絶縁体６４０が設けられている。絶縁体６４０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体６４０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
　本構成を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化または高集積化を図ることができる。
　本発明の一態様の半導体装置に用いることができる基板としては、ガラス基板、石英基板、サファイア基板、セラミックス基板、金属基板（例えば、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板など）、半導体基板（例えば、単結晶半導体基板、多結晶半導体基板、または化合物半導体基板など）ＳＯＩ（ＳＯＩ：Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板、などを用いることができる。また、本実施の形態の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノシリケートガラス、またはアルミノホウケイ酸ガラス、またはソーダライムガラスなどがある。他にも、結晶化ガラスなどを用いることができる。
　または、基板として、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、または基材フィルムなどを用いることができる。可撓性基板、貼り合わせフィルム、基材フィルムなどの一例としては、以下のものがあげられる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、ポリテトラフルオロエチレン（ＰＴＦＥ）に代表されるプラスチックがある。または、一例としては、アクリル等の合成樹脂などがある。または、一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、またはポリ塩化ビニルなどがある。または、一例としては、ポリアミド、ポリイミド、アラミド樹脂、エポキシ樹脂、無機蒸着フィルム、または紙類などがある。特に、半導体基板、単結晶基板、またはＳＯＩ基板などを用いてトランジスタを製造することによって、特性、サイズ、または形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、または回路の高集積化を図ることができる。
　また、基板として、可撓性基板を用い、可撓性基板上に直接、トランジスタ、抵抗、および／または容量などを形成してもよい。または、基板と、トランジスタ、抵抗、および／または容量などの間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板より分離し、他の基板に転載するために用いることができる。その際、トランジスタ、抵抗、および／または容量などは耐熱性の劣る基板、可撓性の基板などにも転載できる。なお、上述の剥離層には、例えば、タングステン膜と酸化シリコン膜との無機膜の積層構成の構成、基板上にポリイミド等の有機樹脂膜が形成された構成、水素を含むシリコン膜等を用いることができる。
　つまり、ある基板上に半導体装置を形成し、その後、別の基板に半導体装置を転置してもよい。半導体装置が転置される基板の一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、またはゴム基板などがある。これらの基板を用いることにより、可撓性を有する半導体装置の製造、壊れにくい半導体装置の製造、耐熱性の付与、軽量化、または薄型化を図ることができる。
　可撓性を有する基板上に半導体装置を設けることで、重量の増加を抑え、且つ破損しにくい半導体装置を提供することができる。
　なお、図１２に示すトランジスタ５５０は一例であり、その構成に限定されず、回路構成、駆動方法などに応じて適切なトランジスタを用いればよい。例えば、半導体装置をＯＳトランジスタのみの単極性回路（ｎチャネル型トランジスタのみ、などと同極性のトランジスタを意味する）とする場合、トランジスタ５５０の構成を、トランジスタ５００と同様の構成にすればよい。
　本実施の形態に示す構成、構造、方法などは、他の実施の形態および実施例などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
　本実施の形態では、メモリ装置、データ保持回路、およびメモリ回路等に適用可能な積層されたＯＳトランジスタを有する素子層の断面構成例について説明する。本実施の形態では、ＤＯＳＲＡＭおよびＮＯＳＲＡＭといった回路構成に適用可能な断面模式図の一例について説明する。
　図１５に、ＤＯＳＲＡＭの回路構成を用いた場合の断面構成例を示す。図１５では、素子層７０１の上に素子層７００［１］乃至素子層７００［４］が積層されている場合を例示している。
　また、図１５では、素子層７０１が有するトランジスタ５５０を例示している。トランジスタ５５０は、上記実施の形態で説明したトランジスタ５５０を適用することができる。
　なお、図１５に示すトランジスタ５５０は一例であり、その構造に限定されず、回路構成または駆動方法に応じて適切なトランジスタを用いればよい。
　素子層７０１と素子層７００の間、または、ｋ層目の素子層７００とｋ＋１層目の素子層７００の間には、層間膜、配線、およびプラグ等が設けられた配線層が設けられていてもよい。なお、本実施の形態などでは、ｋ層目の素子層７００を素子層７００［ｋ］と示し、ｋ＋１層目の素子層７００を素子層７００［ｋ＋１］と示す場合がある。ここで、ｋは１以上Ｎ以下の整数である。また、本実施の形態などにおいて「ｋ＋α（αは１以上の整数）」または「ｋ−α」と示した場合、「ｋ＋α」および「ｋ−α」それぞれの解は１以上Ｎ以下の整数とする。
　また、配線層は、設計に応じて複数層設けることができる。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
　例えば、トランジスタ５５０上には、層間膜として、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。また、絶縁体３２０および絶縁体３２２には導電体３２８などが埋め込まれている。また、絶縁体３２４および絶縁体３２６には導電体３３０などが埋め込まれている。なお、導電体３２８および導電体３３０はコンタクトプラグまたは配線として機能する。
　また、層間膜として機能する絶縁体は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。例えば、絶縁体３２０の上面は、平坦性を高めるためにＣＭＰ法等を用いた平坦化処理により平坦化されていてもよい。
　絶縁体３２６および導電体３３０上に、配線層を設けてもよい。例えば、図１５において、絶縁体３２６および導電体３３０上に、絶縁体３５０、絶縁体３５７、絶縁体３５２、および絶縁体３５４が順に積層して設けられている。絶縁体３５０、絶縁体３５７、および絶縁体３５２には、導電体３５６が形成されている。導電体３５６は、コンタクトプラグまたは配線として機能する。
　絶縁体３５４の上には素子層７００［１］が有する絶縁体５１４が設けられている。また、絶縁体５１４および絶縁体３５４には導電体３５８が埋め込まれている。導電体３５８は、コンタクトプラグまたは配線として機能する。例えば、配線ＢＬとトランジスタ５５０は、導電体３５８、導電体３５６、および導電体３３０などを介して電気的に接続される。
　図１６Ａに素子層７００［ｋ］の断面構造例を示す。また、図１６Ｂに、図１６Ａの等価回路図を示す。図１６Ａでは、１つの配線ＢＬに２つのメモリセルＭＣが電気的に接続する例を示している。
　図１５および図１６Ａに示すメモリセルＭＣは、トランジスタＭ１および容量素子Ｃを有する。トランジスタＭ１として、例えば、上記実施の形態に示したトランジスタ５００を用いることができる。
　なお、本実施の形態では、トランジスタＭ１としてトランジスタ５００の変形例を示している。具体的には、トランジスタＭ１では、導電体５４２ａおよび導電体５４２ｂが、金属酸化物５３１（金属酸化物５３１ａおよび金属酸化物５３１ｂ）の端部を越えて延在している点が、トランジスタ５００と異なる。
　また、図１５および図１６Ａに示すメモリセルＭＣは、容量素子Ｃの一方の端子として機能する導電体１５６と、誘電体として機能する絶縁体１５３と、容量素子Ｃの他方の端子として機能する導電体１６０（導電体１６０ａおよび導電体１６０ｂ）と、を有する。導電体１５６は導電体５４２ｂの一部と電気的に接続される。また、導電体１６０は配線ＰＬ（図１６Ａに図示せず。）と電気的に接続される。
　容量素子Ｃは、絶縁体５７４、絶縁体５８０、および絶縁体５５４の一部を除去して設けられた開口部に形成されている。導電体１５６、絶縁体５８０、および絶縁体５５４は、該開口部の側面に沿って形成されるため、ＡＬＤ法またはＣＶＤ法などを用いて成膜することが好ましい。
　また、導電体１５６および導電体１６０は、導電体５０５または導電体５６０に用いることができる導電体を用いればよい。例えば、導電体１５６として、ＡＬＤ法を用いて形成した窒化チタンを用いればよい。また、導電体１６０ａとして、ＡＬＤ法を用いて形成した窒化チタンを用い、導電体１６０ｂとして、ＣＶＤ法を用いて形成したタングステンを用いればよい。なお、絶縁体１５３に対するタングステンの密着性が十分高い場合は、導電体１６０として、ＣＶＤ法を用いて形成したタングステンの単層膜を用いてもよい。
　絶縁体１５３には、高誘電率（ｈｉｇｈ−ｋ）材料（高い比誘電率の材料）の絶縁体を用いることが好ましい。例えば、高誘電率材料の絶縁体として、アルミニウム、ハフニウム、ジルコニウム、及びガリウムなどから選ばれた金属元素を一種以上含む、酸化物、酸化窒化物、窒化酸化物、または窒化物を用いることができる。また、上記酸化物、酸化窒化物、窒化酸化物、または窒化物に、シリコンを含有させてもよい。また、上記の材料からなる絶縁層を積層して用いることもできる。絶縁体１５３としては、例えば、酸化ジルコニウムと、酸化アルミニウムと、酸化ジルコニウムとの、３層の積層構造などが挙げられる。なお、当該３層の積層構造は、ＺｒＯｘａ＼ＡｌＯｘｂ＼ＺｒＯｘｃ（ＺＡＺ）と呼称してもよい。なお、上述のｘａ、ｘｂ、及びｘｃは、それぞれ任意単位である。
　例えば、高誘電率材料の絶縁体として、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物、シリコンおよびジルコニウムを有する酸化物、シリコンおよびジルコニウムを有する酸化窒化物、ハフニウムおよびジルコニウムを有する酸化物、ハフニウムおよびジルコニウムを有する酸化窒化物、などを用いることができる。このような高誘電率材料を用いることで、オフ電流を抑制できる程度に絶縁体１５３を厚くし、かつ、容量素子Ｃの静電容量を十分確保することができる。
　また、上記の材料からなる絶縁層を積層して用いることが好ましく、高誘電率材料と、当該高誘電率材料より絶縁耐力が大きい材料との積層構造を用いることが好ましい。例えば、絶縁体１５３として、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウムの順番で積層された絶縁膜を用いることができる。また、例えば、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウム、酸化アルミニウムの順番で積層された絶縁膜を用いることができる。また、例えば、ハフニウムジルコニウム酸化物、酸化アルミニウム、ハフニウムジルコニウム酸化物、酸化アルミニウムの順番で積層された絶縁膜を用いることができる。酸化アルミニウムのような、比較的絶縁耐力が大きい絶縁体を積層して用いることで、絶縁耐力が向上し、容量素子Ｃの静電破壊を抑制することができる。
　図１７に、ＮＯＳＲＡＭのメモリセルの回路構成を用いた場合の断面構成例を示す。なお、図１７は、図１５の変形例でもある。また、図１８Ａに素子層７００［ｋ］の断面構造例を示す。また、図１８Ｂに、図１８Ａの等価回路図を示す。
　図１７および図１８Ａに示すメモリセルＭＣは、絶縁体５１４の上にトランジスタＭ１、トランジスタＭ２、およびトランジスタＭ３を有する。また、絶縁体５１４の上に導電体２１５が設けられている。導電体２１５は導電体５０５と同じ材料かつ同じ工程で同時に形成できる。
　また、図１７および図１８Ａに示すトランジスタＭ２およびトランジスタＭ３は、１つの島状の金属酸化物５３１を両者が共用している。言い換えると、１つの島状の金属酸化物５３１の一部がトランジスタＭ２のチャネル形成領域として機能し、他の一部がトランジスタＭ３のチャネル形成領域として機能する。また、トランジスタＭ２のソースとトランジスタＭ３のドレイン、もしくは、トランジスタＭ２のドレインとトランジスタＭ３のソースが共用される。よって、トランジスタＭ２とトランジスタＭ３をそれぞれ独立して設ける場合よりも、トランジスタの占有面積が少ない。
　また、図１７および図１８Ａに示すメモリセルＭＣは、絶縁体５８１の上に絶縁体２８７が設けられ、絶縁体２８７に導電体１６１が埋め込まれている。また、絶縁体２８７および導電体１６１の上に素子層７００［ｋ＋１］の絶縁体５１４が設けられている。
　図１７および図１８Ａにおいて、素子層７００［ｋ＋１］の導電体２１５が容量素子Ｃの一方の端子として機能し、素子層７００［ｋ＋１］の絶縁体５１４が容量素子Ｃの誘電体として機能し、導電体１６１が容量素子Ｃの他方の端子として機能する。また、トランジスタＭ１のソースまたはドレインの他方はコンタクトプラグを介して導電体１６１と電気的に接続され、トランジスタＭ２のゲートは他のコンタクトプラグを介して導電体１６１と電気的に接続される。
　本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態４）
　本実施の形態では、チャネル形成領域に酸化物半導体を有するトランジスタ（ＯＳトランジスタ）について、説明する。なお、ＯＳトランジスタの説明において、チャネル形成領域にシリコンを有するトランジスタ（Ｓｉトランジスタともいう）との比較についても簡単に説明する。
［ＯＳトランジスタ］
　ＯＳトランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のチャネル形成領域のキャリア濃度は１×１０１８ｃｍ−３以下、好ましくは１×１０１７ｃｍ−３未満、より好ましくは１×１０１６ｃｍ−３未満、さらに好ましくは１×１０１３ｃｍ−３未満、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上である。なお、酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。なお、キャリア濃度の低い酸化物半導体を、高純度真性又は実質的に高純度真性な酸化物半導体と呼ぶ場合がある。
　また、高純度真性又は実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
　従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素等が挙げられる。なお、酸化物半導体中の不純物とは、例えば、酸化物半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物と言える。
　また、ＯＳトランジスタは、酸化物半導体中のチャネル形成領域に不純物および酸素欠損が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、ＯＳトランジスタは、酸化物半導体中の酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある）を形成し、キャリアとなる電子を生成する場合がある。また、チャネル形成領域にＶＯＨが形成されると、チャネル形成領域中のドナー濃度が増加する場合がある。チャネル形成領域中のドナー濃度が増加するにつれ、しきい値電圧がばらつくことがある。このため、酸化物半導体中のチャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性（ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる特性）となりやすい。したがって、酸化物半導体中のチャネル形成領域では、不純物、酸素欠損、およびＶＯＨはできる限り低減されていることが好ましい。
　また、酸化物半導体のバンドギャップは、シリコンのバンドギャップ（代表的には１．１ｅＶ）よりも大きいことが好ましく、好ましくは２ｅＶ以上、より好ましくは２．５ｅＶ以上、さらに好ましくは３．０ｅＶ以上である。シリコンよりも、バンドギャップの大きい酸化物半導体を用いることで、トランジスタのオフ電流（Ｉｏｆｆとも呼称する）を低減することができる。
　また、Ｓｉトランジスタでは、トランジスタの微細化が進むにつれて、短チャネル効果（ショートチャネル効果：Ｓｈｏｒｔ　Ｃｈａｎｎｅｌ　Ｅｆｆｅｃｔ：ＳＣＥともいう）が発現する。そのため、Ｓｉトランジスタでは、微細化が困難となる。短チャネル効果が発現する要因の一つとして、シリコンのバンドギャップが小さいことが挙げられる。一方、ＯＳトランジスタは、バンドギャップの大きい半導体材料である、酸化物半導体を用いるため、短チャネル効果の抑制を図ることができる。別言すると、ＯＳトランジスタは、短チャネル効果がない、または短チャネル効果が極めて少ないトランジスタである。
　なお、短チャネル効果とは、トランジスタの微細化（チャネル長の縮小）に伴って顕在化する電気特性の劣化である。短チャネル効果の具体例としては、しきい値電圧の低下、サブスレッショルドスイング値（Ｓ値と表記することがある）の増大、漏れ電流の増大などがある。ここで、Ｓ値とは、ドレイン電圧一定にてドレイン電流を１桁変化させるサブスレッショルド領域でのゲート電圧の変化量をいう。
　また、短チャネル効果に対する耐性の指標として、特性長（Ｃｈａｒａｃｔｅｒｉｓｔｉｃ　Ｌｅｎｇｔｈ）が広く用いられている。特性長とは、チャネル形成領域のポテンシャルの曲がりやすさの指標である。特性長が小さいほどポテンシャルが急峻に立ち上がるため、短チャネル効果に強いといえる。
　ＯＳトランジスタは蓄積型のトランジスタであり、Ｓｉトランジスタは反転型のトランジスタである。したがって、Ｓｉトランジスタと比較して、ＯＳトランジスタは、ソース領域−チャネル形成領域間の特性長、及びドレイン領域−チャネル形成領域間の特性長が小さい。したがって、ＯＳトランジスタは、Ｓｉトランジスタよりも短チャネル効果に強い。すなわち、チャネル長の短いトランジスタを作製したい場合においては、ＯＳトランジスタは、Ｓｉトランジスタよりも好適である。
　チャネル形成領域がｉ型又は実質的にｉ型となるまで、酸化物半導体のキャリア濃度を下げた場合においても、短チャネルのトランジスタではＣｏｎｄｕｃｔｉｏｎ−Ｂａｎｄ−Ｌｏｗｅｒｉｎｇ（ＣＢＬ）効果により、チャネル形成領域の伝導帯下端が下がるため、ソース領域またはドレイン領域と、チャネル形成領域との間の伝導帯下端のエネルギー差は、０．１ｅＶ以上０．２ｅＶ以下まで小さくなる可能性がある。これにより、ＯＳトランジスタは、チャネル形成領域がｎ−型の領域となり、ソース領域およびドレイン領域がｎ＋型の領域となる、ｎ＋／ｎ−／ｎ＋の蓄積型ｊｕｎｃｔｉｏｎ−ｌｅｓｓトランジスタ構造、または、ｎ＋／ｎ−／ｎ＋の蓄積型ｎｏｎ−ｊｕｎｃｔｉｏｎトランジスタ構造と、捉えることもできる。
　ＯＳトランジスタを、上記の構造とすることで、半導体装置を微細化または高集積化しても良好な電気特性を有することができる。例えば、ＯＳトランジスタのゲート長が、２０ｎｍ以下、１５ｎｍ以下、１０ｎｍ以下、７ｎｍ以下、または６ｎｍ以下であって、１ｎｍ以上、３ｎｍ以上、または５ｎｍ以上であっても、良好な電気特性を得ることができる。一方で、Ｓｉトランジスタは、短チャネル効果が発現するため、２０ｎｍ以下、または１５ｎｍ以下のゲート長とすることが困難な場合がある。したがって、ＯＳトランジスタは、Ｓｉトランジスタと比較してチャネル長の短いトランジスタに好適に用いることができる。なお、ゲート長とは、トランジスタ動作時にキャリアがチャネル形成領域内部を移動する方向における、ゲート電極の長さであり、トランジスタの平面視における、ゲート電極の底面の幅をいう。
　また、ＯＳトランジスタを微細化することで、トランジスタの高周波特性を向上させることができる。具体的には、トランジスタの遮断周波数を向上させることができる。ＯＳトランジスタのゲート長が上記範囲のいずれかである場合、トランジスタの遮断周波数を、例えば室温環境下で、５０ＧＨｚ以上、好ましくは１００ＧＨｚ以上、さらに好ましくは１５０ＧＨｚ以上とすることができる。
　以上の説明の通り、ＯＳトランジスタは、Ｓｉトランジスタと比較し、オフ電流が小さいこと、チャネル長の短いトランジスタの作製が可能なこと、といった優れた効果を有する。
　本実施の形態に示す構成、構造、方法などは、他の実施の形態などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態５）
　本実施の形態では、上記実施の形態で説明した半導体装置を用いることができる、電子部品、電子機器、大型計算機、宇宙用機器、およびデータセンター（Ｄａｔａ　Ｃｅｎｔｅｒ：ＤＣとも呼称する）について説明する。本発明の一態様の半導体装置を用いた、電子部品、電子機器、大型計算機、宇宙用機器、およびデータセンターは、低消費電力化といった高性能化に有効である。
［電子部品］
　電子部品７０９が実装された基板（実装基板７０４）の斜視図を、図１９Ａに示す。図１９Ａに示す電子部品７０９は、モールド７１１内に半導体装置７１０を有している。図１９Ａは、電子部品７０９の内部を示すために、一部の記載を省略している。電子部品７０９は、モールド７１１の外側にランド７１２を有する。ランド７１２は電極パッド７１３と電気的に接続され、電極パッド７１３は半導体装置７１０とワイヤ７１４を介して電気的に接続されている。電子部品７０９は、例えばプリント基板７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで実装基板７０４が完成する。
　また、半導体装置７１０は、駆動回路層７１５と、素子層７１６と、を有する。なお、素子層７１６は、複数のメモリセルアレイが積層された構成である。駆動回路層７１５と、素子層７１６と、が積層された構成は、モノリシック積層の構成とすることができる。モノリシック積層の構成では、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）などの貫通電極技術、および、Ｃｕ−Ｃｕ直接接合などの接合技術、を用いることなく、各層間を接続することができる。駆動回路層７１５と、素子層７１６と、をモノリシック積層の構成とすることで、例えば、プロセッサ上にメモリが直接形成される、いわゆるオンチップメモリの構成とすることができる。オンチップメモリの構成とすることで、プロセッサと、メモリとのインターフェース部分の動作を高速にすることが可能となる。
　また、オンチップメモリの構成とすることで、ＴＳＶなどの貫通電極を用いる技術と比較し、接続配線などのサイズを小さくすることが可能であるため、接続ピン数を増加させることも可能となる。接続ピン数を増加させることで、並列動作が可能となるため、メモリのバンド幅（メモリバンド幅ともいう）を向上させることが可能となる。
　また、素子層７１６が有する、複数のメモリセルアレイを、ＯＳトランジスタを用いて形成し、当該複数のメモリセルアレイをモノリシックで積層することが好ましい。複数のメモリセルアレイをモノリシック積層の構成とすることで、メモリのバンド幅、及びメモリのアクセスレイテンシのいずれか一または双方を向上させることができる。なお、バンド幅とは、単位時間あたりのデータ転送量であり、アクセスレイテンシとは、アクセスしてからデータのやり取りが始まるまでの時間である。なお、素子層７１６にＳｉトランジスタを用いる構成の場合、ＯＳトランジスタと比較し、モノリシック積層の構成とすることが困難である。そのため、モノリシック積層の構成において、ＯＳトランジスタは、Ｓｉトランジスタよりも優れた構造であるといえる。
　また、半導体装置７１０を、ダイと呼称してもよい。なお、本明細書等において、ダイとは、半導体チップの製造工程で、例えば円盤状の基板（ウエハともいう）などに回路パターンを形成し、さいの目状に切り分けて得られたチップ片を表す。なお、ダイに用いることのできる半導体材料として、例えば、シリコン（Ｓｉ）、炭化ケイ素（ＳｉＣ）、または窒化ガリウム（ＧａＮ）などが挙げられる。例えば、シリコン基板（シリコンウエハともいう）から得られたダイを、シリコンダイという場合がある。
　次に、電子部品７３０の斜視図を図１９Ｂに示す。電子部品７３０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　Ｐａｃｋａｇｅ）又はＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品７３０は、パッケージ基板７３２（プリント基板）上にインターポーザ７３１が設けられ、インターポーザ７３１上に半導体装置７３５、及び複数の半導体装置７１０が設けられている。
　電子部品７３０では、半導体装置７１０を広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）として用いる例を示している。また、半導体装置７３５は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、ＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、又はＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）等の集積回路に用いることができる。
　パッケージ基板７３２は、例えば、セラミックス基板、プラスチック基板、又は、ガラスエポキシ基板を用いることができる。インターポーザ７３１は、例えば、シリコンインターポーザ、又は樹脂インターポーザを用いることができる。
　インターポーザ７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層又は多層で設けられる。また、インターポーザ７３１は、インターポーザ７３１上に設けられた集積回路をパッケージ基板７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」又は「中間基板」と呼ぶ場合がある。また、インターポーザ７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶを用いることもできる。
　ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
　また、シリコンインターポーザを用いた、ＳｉＰ及びＭＣＭ等では、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
　一方で、シリコンインターポーザ、及びＴＳＶなどを用いて端子ピッチの異なる複数の集積回路を電気的に接続する場合、当該端子ピッチの幅などのスペースが必要となる。そのため、電子部品７３０のサイズを小さくしようとした場合、上記の端子ピッチの幅が問題になり、広いメモリバンド幅を実現するために必要な多くの配線を設けることが、困難になる場合がある。そこで、上述したように、ＯＳトランジスタを用いたモノリシック積層の構成が好適である。ＴＳＶを用いて積層したメモリセルアレイと、モノリシック積層したメモリセルアレイと、を組み合わせた複合化構造としてもよい。
　また、電子部品７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品７３０では、半導体装置７１０と半導体装置７３５の高さを揃えることが好ましい。
　電子部品７３０を他の基板に実装するため、パッケージ基板７３２の底部に電極７３３を設けてもよい。図１９Ｂでは、電極７３３を半田ボールで形成する例を示している。パッケージ基板７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。また、電極７３３を導電性のピンで形成してもよい。パッケージ基板７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。
　電子部品７３０は、ＢＧＡ及びＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。実装方法としては、例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、及び、ＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）が挙げられる。
［電子機器］
　次に、電子機器６５００の斜視図を図２０Ａに示す。図２０Ａに示す電子機器６５００は、スマートフォンとして用いることのできる携帯情報端末機である。電子機器６５００は、筐体６５０１、表示部６５０２、電源ボタン６５０３、ボタン６５０４、スピーカ６５０５、マイク６５０６、カメラ６５０７、光源６５０８、及び制御装置６５０９などを有する。なお、制御装置６５０９としては、例えば、ＣＰＵ、ＧＰＵ、及び記憶装置の中から選ばれるいずれか一または複数を有する。本発明の一態様の半導体装置は、表示部６５０２、制御装置６５０９などに適用することができる。
　図２０Ｂに示す電子機器６６００は、ノート型パーソナルコンピュータとして用いることのできる情報端末機である。電子機器６６００は、筐体６６１１、キーボード６６１２、ポインティングデバイス６６１３、外部接続ポート６６１４、表示部６６１５、制御装置６６１６などを有する。なお、制御装置６６１６としては、例えば、ＣＰＵ、ＧＰＵ、及び記憶装置の中から選ばれるいずれか一または複数を有する。本発明の一態様の半導体装置は、表示部６６１５、制御装置６６１６などに適用することができる。なお、本発明の一態様の半導体装置を、上述の制御装置６５０９、及び制御装置６６１６に用いることで、消費電力を低減させることができるため好適である。
［大型計算機］
　次に、大型計算機５６００の斜視図を図２０Ｃに示す。図２０Ｃに示す大型計算機５６００には、ラック５６１０にラックマウント型の計算機５６２０が複数格納されている。なお、大型計算機５６００を、スーパーコンピュータと呼称してもよい。
　計算機５６２０は、例えば、図２０Ｄに示す斜視図の構成とすることができる。図２０Ｄにおいて、計算機５６２０は、マザーボード５６３０を有し、マザーボード５６３０は、複数のスロット５６３１、複数の接続端子を有する。スロット５６３１には、ＰＣカード５６２１が挿入されている。加えて、ＰＣカード５６２１は、接続端子５６２３、接続端子５６２４、接続端子５６２５を有し、それぞれ、マザーボード５６３０に接続されている。
　図２０Ｅに示すＰＣカード５６２１は、ＣＰＵ、ＧＰＵ、記憶装置などを備えた処理ボードの一例である。ＰＣカード５６２１は、ボード５６２２を有する。また、ボード５６２２は、接続端子５６２３と、接続端子５６２４と、接続端子５６２５と、半導体装置５６２６と、半導体装置５６２７と、半導体装置５６２８と、接続端子５６２９と、を有する。なお、図２０Ｅには、半導体装置５６２６、半導体装置５６２７、および半導体装置５６２８以外の半導体装置を図示しているが、それらの半導体装置については、以下に記載する半導体装置５６２６、半導体装置５６２７、および半導体装置５６２８の説明を参照すればよい。
　接続端子５６２９は、マザーボード５６３０のスロット５６３１に挿入することができる形状を有しており、接続端子５６２９は、ＰＣカード５６２１とマザーボード５６３０とを接続するためのインターフェースとして機能する。接続端子５６２９の規格としては、例えば、ＰＣＩｅなどが挙げられる。
　接続端子５６２３、接続端子５６２４、接続端子５６２５は、例えば、ＰＣカード５６２１に対して電力供給、信号入力などを行うためのインターフェースとすることができる。また、例えば、ＰＣカード５６２１によって計算された信号の出力などを行うためのインターフェースとすることができる。接続端子５６２３、接続端子５６２４、接続端子５６２５のそれぞれの規格としては、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ　ＡＴＡ）、ＳＣＳＩ（Ｓｍａｌｌ　Ｃｏｍｐｕｔｅｒ　Ｓｙｓｔｅｍ　Ｉｎｔｅｒｆａｃｅ）などが挙げられる。また、接続端子５６２３、接続端子５６２４、接続端子５６２５から映像信号を出力する場合、それぞれの規格としては、ＨＤＭＩ（登録商標）などが挙げられる。
　半導体装置５６２６は、信号の入出力を行う端子（図示しない。）を有しており、当該端子をボード５６２２が備えるソケット（図示しない。）に対して差し込むことで、半導体装置５６２６とボード５６２２を電気的に接続することができる。
　半導体装置５６２７は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２７とボード５６２２を電気的に接続することができる。半導体装置５６２７としては、例えば、ＦＰＧＡ、ＧＰＵ、ＣＰＵなどが挙げられる。半導体装置５６２７として、例えば、電子部品７３０を用いることができる。
　半導体装置５６２８は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２８とボード５６２２を電気的に接続することができる。半導体装置５６２８としては、例えば、記憶装置などが挙げられる。半導体装置５６２８として、例えば、電子部品７０９を用いることができる。
　大型計算機５６００は並列計算機としても機能できる。大型計算機５６００を並列計算機として用いることで、例えば、人工知能の学習、および推論に必要な大規模の計算を行うことができる。
［宇宙用機器］
　本発明の一態様の半導体装置は、情報を処理および記憶する機器などの宇宙用機器に好適に用いることができる。
　本発明の一態様の半導体装置は、ＯＳトランジスタを含むことができる。当該ＯＳトランジスタは、放射線照射による電気特性の変動が小さい。つまり放射線に対する耐性が高いため、放射線が入射しうる環境において好適に用いることができる。例えば、ＯＳトランジスタは、宇宙空間にて使用する場合に好適に用いることができる。
　図２１には、宇宙用機器の一例として、人工衛星６８００を示している。人工衛星６８００は、機体６８０１と、ソーラーパネル６８０２と、アンテナ６８０３と、二次電池６８０５と、制御装置６８０７と、を有する。なお、図２１においては、宇宙空間に惑星６８０４を例示している。なお、宇宙空間とは、例えば、高度１００ｋｍ以上を指すが、本明細書に記載の宇宙空間は、熱圏、中間圏、及び成層圏を含んでもよい。
　また、図２１には、図示していないが、二次電池６８０５に、バッテリマネジメントシステム（ＢＭＳともいう）、またはバッテリ制御回路を設けてもよい。上述のバッテリマネジメントシステム、またはバッテリ制御回路に、ＯＳトランジスタを用いると、消費電力が低く、且つ宇宙空間においても高い信頼性を有するため好適である。
　また、宇宙空間は、地上に比べて１００倍以上、放射線量の高い環境である。なお、放射線として、例えば、Ｘ線、及びガンマ線に代表される電磁波（電磁放射線）、並びにアルファ線、ベータ線、中性子線、陽子線、重イオン線、中間子線などに代表される粒子放射線が挙げられる。
　ソーラーパネル６８０２に太陽光が照射されることにより、人工衛星６８００が動作するために必要な電力が生成される。しかしながら、例えばソーラーパネルに太陽光が照射されない状況、またはソーラーパネルに照射される太陽光の光量が少ない状況では、生成される電力が少なくなる。よって、人工衛星６８００が動作するために必要な電力が生成されない可能性がある。生成される電力が少ない状況下であっても人工衛星６８００を動作させるために、人工衛星６８００に二次電池６８０５を設けるとよい。なお、ソーラーパネルは、太陽電池モジュールと呼ばれる場合がある。
　人工衛星６８００は、信号を生成することができる。当該信号は、アンテナ６８０３を介して送信され、たとえば地上に設けられた受信機、または他の人工衛星が当該信号を受信することができる。人工衛星６８００が送信した信号を受信することにより、当該信号を受信した受信機の位置を測定することができる。以上より、人工衛星６８００は、衛星測位システムを構成することができる。
　また、制御装置６８０７は、人工衛星６８００を制御する機能を有する。制御装置６８０７としては、例えば、ＣＰＵ、ＧＰＵ、及び記憶装置の中から選ばれるいずれか一または複数を用いて構成される。なお、制御装置６８０７には、本発明の一態様である半導体装置を用いると好適である。ＯＳトランジスタは、Ｓｉトランジスタと比較し、放射線照射による電気特性の変動が小さい。つまり放射線が入射しうる環境においても信頼性が高く、好適に用いることができる。
　また、人工衛星６８００は、センサを有する構成とすることができる。たとえば、可視光センサを有する構成とすることにより、人工衛星６８００は、地上に設けられている物体に当たって反射された太陽光を検出する機能を有することができる。または、熱赤外センサを有する構成とすることにより、人工衛星６８００は、地表から放出される熱赤外線を検出する機能を有することができる。以上より、人工衛星６８００は、たとえば地球観測衛星としての機能を有することができる。
　なお、本実施の形態においては、宇宙用機器の一例として、人工衛星について例示したがこれに限定されない。例えば、本発明の一態様の半導体装置は、宇宙船、宇宙カプセル、宇宙探査機などの宇宙用機器に好適に用いることができる。
　以上の説明の通り、ＯＳトランジスタは、Ｓｉトランジスタと比較し、広いメモリバンド幅の実現が可能なこと、放射線耐性が高いこと、といった優れた効果を有する。
［データセンター］
　本発明の一態様の半導体装置は、例えば、データセンターなどに適用されるストレージシステムに好適に用いることができる。データセンターは、データの不変性を保障するなど、データの長期的な管理を行うことが求められる。長期的なデータを管理する場合、膨大なデータを記憶するためのストレージおよびサーバの設置、データを保持するための安定した電源の確保、あるいはデータの保持に要する冷却設備の確保、など建屋の大型化が必要となる。
　データセンターに適用されるストレージシステムに本発明の一態様の半導体装置を用いることにより、データの保持に要する電力の低減、データを保持する半導体装置の小型化を図ることができる。そのため、ストレージシステムの小型化、データを保持するための電源の小型化、冷却設備の小規模化、などを図ることができる。そのため、データセンターの省スペース化を図ることができる。
　また、本発明の一態様の半導体装置は、消費電力が少ないため、回路からの発熱を低減することができる。よって、当該発熱によるその回路自体、周辺回路、およびモジュールへの悪影響を低減できる。また、本発明の一態様の半導体装置を用いることにより、高温環境下においても動作が安定したデータセンターを実現できる。よってデータセンターの信頼性を高めることができる。
　図２２にデータセンターに適用可能なストレージシステムを示す。図２２に示すストレージシステム７０００は、ホスト７００１（Ｈｏｓｔ　Ｃｏｍｐｕｔｅｒと図示）として複数のサーバ７００１ｓｂを有する。また、ストレージ７００３（Ｓｔｏｒａｇｅと図示）として複数の記憶装置７００３ｍｄを有する。ホスト７００１とストレージ７００３とは、ストレージエリアネットワーク７００４（ＳＡＮ：Ｓｔｏｒａｇｅ　Ａｒｅａ　Ｎｅｔｗｏｒｋと図示）およびストレージ制御回路７００２（Ｓｔｏｒａｇｅ　Ｃｏｎｔｒｏｌｌｅｒと図示）を介して接続されている形態を図示している。
　ホスト７００１は、ストレージ７００３に記憶されたデータにアクセスするコンピュータに相当する。ホスト７００１同士は、ネットワークで互いに接続されていてもよい。
　ストレージ７００３は、フラッシュメモリを用いることで、データのアクセススピード、つまりデータの記憶及び出力に要する時間を短くしているものの、当該時間は、ストレージ内のキャッシュメモリとして用いることのできるＤＲＡＭが要する時間に比べて格段に長い。ストレージシステムでは、ストレージ７００３のアクセススピードの長さの問題を解決するために、通常ストレージ内にキャッシュメモリを設けてデータの記憶及び出力を短くしている。
　上述のキャッシュメモリは、ストレージ制御回路７００２およびストレージ７００３内に用いられる。ホスト７００１とストレージ７００３との間でやり取りされるデータは、ストレージ制御回路７００２およびストレージ７００３内の当該キャッシュメモリに記憶されたのち、ホスト７００１またはストレージ７００３に出力される。
　上述のキャッシュメモリのデータを記憶するためのトランジスタとして、ＯＳトランジスタを用いてデータに応じた電位を保持する構成とすることで、リフレッシュする頻度を減らし、消費電力を小さくすることができる。またメモリセルアレイを積層する構成とすることで小型化が可能である。
　なお、本発明の一態様の半導体装置を、電子部品、電子機器、大型計算機、宇宙用機器、およびデータセンターの中から選ばれるいずれか一または複数に適用することで、消費電力を低減させる効果が期待される。そのため、半導体装置の高性能化、または高集積化に伴うエネルギー需要の増加が見込まれる中、本発明の一態様の半導体装置を用いることで、二酸化炭素（ＣＯ２）に代表される、温室効果ガスの排出量を低減させることも可能となる。また、本発明の一態様の半導体装置は、低消費電力であるため地球温暖化対策としても有効である。
　本実施の形態に示す構成、構造、方法などは、他の実施の形態などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
　半導体層に結晶性を有するＩｎ−Ｇａ−Ｚｎ−Ｏｘｉｄｅ半導体を用いたトランジスタ（ＩＧＺＯ−ＦＥＴ）を有する素子層（ＯＳ層ともいう）を積層する技術を用いて、実施の形態１で説明した演算装置１００に相当するＣＰＵ、演算装置２００に相当するアクセラレータを備えた半導体装置を試作した。試作した半導体装置は、その他の構成として電源回路、ＣＰＵのデータを保持するＣＰＵメモリ、等を備える。ＣＰＵメモリは、実施の形態１で説明したメモリ装置３００に相当する。
　試作した半導体装置は、１３０ｎｍテクノロジで作製されたＳｉ　ＣＭＯＳ回路上に、２００ｎｍテクノロジで作製されたＩＧＺＯ−ＦＥＴの素子層であるＯＳ層を２層積層するプロセスによって作製された。
　図２３には、試作した半導体装置１０Ｘのチップ外観を表す模式図を示す。図２３において、Ｓｉ　ＣＭＯＳ回路が設けられる素子層２０上には、ＯＳ層が部分的に設けられる。図２３に図示するＣＰＵは、素子層２０に設けられるスキャンフリップフロップＳＦＦに積層して、データ保持回路（以下、バックアップメモリ）ＦＤ１、ＦＤ２を有するＯＳフリップフロップＯＳＦＦが設けられる。図２３に図示するアクセラレータＡＣＣは、素子層２０に設けられる積和演算プロセッシングエレメント（以下、演算素子ＰＥともいう）と、演算素子ＰＥ上に積層して設けられるＡＣＣメモリＭＢ１、ＭＢ２と、を有するブロックが複数設けられる。また素子層２０は、ＯＳ層が積層されたＣＰＵメモリＭＥＭ、および電源回路ＰＣが設けられる。
　図２４は、ＯＳフリップフロップ（ＯＳＦＦ）のバンク切り替えと、演算素子ＰＥのバンク切り替えを説明する模式図である。ＯＳフリップフロップ（ＯＳＦＦ）のバンク切り替えは、スキャンフリップフロップＳＦＦ上に設けられたバックアップメモリＦＤ１、ＦＤ２からのデータ読み出しの切り替えによって行われる。演算素子ＰＥのバンク切り替えは、演算素子ＰＥ上に設けられたＡＣＣメモリＭＢ１、ＭＢ２からのデータ読み出しの切り替えによって行われる。図２４においてバックアップメモリＦＤ１、ＦＤ２およびＡＣＣメモリＭＢ１、ＭＢ２は、ＯＳ層ＯＳ１、ＯＳ２に設けられ、スキャンフリップフロップＳＦＦおよび演算素子ＰＥは、Ｓｉ　ＣＭＯＳ回路を有する素子層Ｓｉに設けられる様子を図示している。
　バンク切り替えは、２つの状態Ｃｏｎｔｅｘｔ０、Ｃｏｎｔｅｘｔ１の間を切り替えて（Ｃｏｎｔｅｘｔ　Ｓｗｉｔｃｈ）行うことができる。Ｃｏｎｔｅｘｔ０では、ＯＳ層ＯＳ１にあるバックアップメモリＦＤ１およびＡＣＣメモリＭＢ１からスキャンフリップフロップＳＦＦおよび演算素子ＰＥにデータを読み出す。Ｃｏｎｔｅｘｔ１では、ＯＳ層ＯＳ２にあるバックアップメモリＦＤ２およびＡＣＣメモリＭＢ２からスキャンフリップフロップＳＦＦおよび演算素子ＰＥにデータを読み出す。
　図２５に試作した半導体装置１０Ｘのシステム構成を示す。試作した半導体装置１０Ｘは、ＡＲＭ　Ｃｏｒｔｅｘ−Ｍ０　ＣＰＵ（ＣＯＲＥ）、８ｋＢｙｔｅのＣＰＵメモリ（ＭＥＭ）、アクセラレータ（ＡＣＣ）、電源回路（ＰＣ）、電源管理回路（ＰＭＵ）、Ｇｅｎｅｒａｌ　Ｐｕｒｐｏｓｅ　ＩＯ（ＧＰＩＯ）、外部メモリＩＦ（Ｅｘｔｅｒｎａｌ　Ｍｅｍｏｒｙ　Ｉｎｔｅｒｆａｃｅ、ＥｘＭＩＦ）、バスブリッジ（ＢＢ）、ウォッチドッグ（ＷＤ）、シリアル通信方式のインターフェース（ＳＰＩ、ＵＡＲＴ）を実装した。各回路は、ＡＨＢバス（ＡＨＢ　ｌｉｔｅ）、ＡＰＢバス（ＡＰＢ）等を介して電気的に接続される。
　アクセラレータ（ＡＣＣ）は、人工ニューラルネットワーク（ＮＮ）の重みデータ用のメモリ（ＡＣＣメモリ）が演算素子ＰＥ上に設けられた構成を有するＡＩアクセラレータの構成とした（図２６）。演算素子ＰＥは、メモリブロック分割数が少ない／多いことで発生する、ドライバ面積縮小／レイテンシ向上のトレードオフより、１６個の演算素子ＰＥ（ＰＥｓ）につき４ｋＢの２層のメモリを共有するブロックを８ブロック（ｂｌｏｃｋｓ）並べるブロックごとの配置に決定した。演算素子ＰＥは、ＯＳ層を積層することで２つのＮＯＳＲＡＭに異なる重みデータ（ＮＮ１、ＮＮ２）を保持することで、２つの状態（Ｃｏｎｔｅｘｔ０、Ｃｏｎｔｅｘｔ１）を切り替え可能な構成としている。
　アクセラレータ（ＡＣＣ）は、低電力動作向けのＢｉｎａｒｙ　Ｎｅｕｒａｌ　Ｎｅｔｗｏｒｋ（ＢＮＮ）に対応する。ニューラルネットワークに応じて駆動する演算素子ＰＥの並列数を変更する仕組みの他、メモリ／ＡＩモード切り替え機能、Ｓｅｒｉａｌｉｚｅｒ−Ｄｅｓｅｒｉａｌｉｚｅｒ（ＳｅｒＤｅｓ）を組み込んだコントローラを内蔵している。演算素子ＰＥは、重みデータ（Ｗ［７：０］）と入力データ（Ａ［７：０］）がＸＮＯＲに入力される。重みデータは、ドライバ回路（Ｒ／Ｗ　ＤＲＶ）を介してＡＣＣメモリＭＢ１、ＭＢ２より読み出される。カウンタ（Ｐｏｐｃｏｕｎｔ）でＸＮＯＲのデータをカウントし、アキュムレータ（レジスタＲｅｇ．）のデータと足しあわされる。１クロックで８つの積和演算（ＭＡＣ）を並列実行し、その結果をアキュムレータ（レジスタＲｅｇ．）に一時保存することで積和演算されたデータ（ＡＣＣ［１０：０］）が得られる。入力（ニューロン）の数に応じて同処理を繰り返した後、しきい値処理（バイアスデータＴ［１０：０］）を行ってネットワーク１層分の演算を終了する。バイアスデータは、ドライバ回路（Ｒ／Ｗ　ＤＲＶ）を介してＡＣＣメモリＭＢ１、ＭＢ２より読み出される。この演算素子ＰＥを最大１２８並列駆動できる。３つの隠れ層を持つ全結合ネットワークの場合、１９４クロックで推論可能である。
　アクセスするＡＣＣメモリを有するＯＳ層は、ＯＳトランジスタのみで作製された層選択ドライバＬＳＤで選択することができる（図２７）。層選択ドライバＬＳＤは、ｎチャネル型トランジスタ（ｎＭＯＳ）のスイッチで発生するワード線（ＲＷＬ、ＷＷＬ）電圧の閾値落ちを抑制するため、ブートストラップ回路を有する構成とした。層選択ドライバＬＳＤとＡＣＣメモリＭＢ１、ＭＢ２のメモリセルを同時にＯＳ層に設けることができるため、積層数が増えても面積オーバーヘッドは生じない。また、Ｓｉ−ＣＭＯＳで作製されたドライバ回路（Ｒ／Ｗ　ＤＲＶ）のアドレスサイズを変更する必要はなく、その面積と電力も増えない。
　ＣＰＵは、パワーゲーティング可能なノーマリオフ（Ｎｏｒｍａｌｌｙ−ｏｆｆ）ＣＰＵの構成とした。ＣＰＵのＣＰＵコアは、ＡＲＭ社製のＣｏｒｔｅｘ−Ｍ０（登録商標）である。バックアップメモリは、スキャンフリップフロップＳＦＦ直上に配置し、各ＯＳ層とも面積オーバーヘッドゼロで積層した。モノリシック積層の特徴を活かし、粒度の細かくランダムな配置が可能である。バックアップメモリは、ＯＳ層を積層することで２つのバックアップメモリで異なるデータを保持することができ、２つの状態（Ｃｏｎｔｅｘｔ０、Ｃｏｎｔｅｘｔ１）を切り替え可能な構成としている。
　ＯＳフリップフロップ（ＯＳＦＦ）は、３Ｔ１Ｃ／ｕｎｉｔのメモリを、スキャンフリップフロップＳＦＦ直上に配置し、各ＯＳ層とも面積オーバーヘッドゼロで積層する（図２８）。スキャンフリップフロップＳＦＦは、フリップフロップ（ＦＦ）を有する。モノリシック積層の特徴を活かし、粒度の細かくランダムな配置が可能である。３Ｔ１Ｃ／ｕｎｉｔのメモリと、スキャンフリップフロップＳＦＦと、の間では、データのバックアップ（Ｂａｃｋ　ｕｐ）およびリストア（Ｒｅｓｔｏｒｅ）が可能である。
　図２９に、図２７に示すアクセラレータ（ＡＣＣ）および図２８に示すＯＳフリップフロップ（ＯＳＦＦ）のＣｏｎｔｅｘｔ０、Ｃｏｎｔｅｘｔ１の切り替え時の動作を説明するためのタイミングチャートを示す。また図２９では、電源管理回路（ＰＭＵ）によるパワーゲーティング（ＰＧ）のための信号（ＰＧ＿ＥＮ）の動作を説明するためのタイミングチャートを示す。
　ＯＳフリップフロップ（ＯＳＦＦ）では、Ｃｏｎｔｅｘｔ０（Ｃｏｎｔｅｘｔ１）に対応する１層目（２層目）のＯＳ層のメモリへの信号ＢＫ［０］（ＢＫ［１］）によってデータ退避し、次のＣｏｎｔｅｘｔ１（Ｃｏｎｔｅｘｔ０）に対応する信号ＲＥ［１］（ＲＥ［０］）によってスキャンフリップフロップＳＦＦにデータを書き戻す。信号ＢＫ［１］（ＢＫ［０］）でタスクと結果をバックアップし、コンテキスト切り替えを実現する。データ退避後、スリープモードに遷移することでＰＧ可能である。４０４５個のスキャンフリップフロップＳＦＦを１６０ｎｓ／１８０ｎｓで一括バックアップ／リストアし、エネルギーはそれぞれ、５１０　ｆＪ／ｂｉｔ／１１１　ｆＪ／ｂｉｔであることをチップ評価により確認した。
　アクセラレータＡＣＣが有するＡＣＣメモリＭＢ１、ＭＢ２では、層選択信号の切り替えだけでコンテキスト切り替えが可能である。いずれかのＯＳ層を選択した状態で、ＣＭＯＳドライバ（ＣＭＯＳ　Ｄｒｉｖｅｒ）で読み出しワード線（ＲＷＬ）をアクティブにすると、対応するＯＳ層の行のＡＣＣメモリＭＢ１、ＭＢ２のメモリセルにアクセスできる。ＰＧ時はＡＣＣメモリＭＢ１、ＭＢ２のメモリセルによりデータ保持するため、特別な動作を必要としない。
　試作した半導体装置１０Ｘにおける信号波形について確認した。図３０に示すように、コンテキストの切り替えに伴うＯＳ１とＯＳ２の切り替え、信号ＢＫ［０］、ＢＫ［１］および信号ＲＥ［０］、ＲＥ［１］の切り替えの波形を確認できた。
　また図３１は、アクセラレータ（ＡＣＣ）において、演算素子ＰＥを並列駆動した際の演算の状態を説明する図である。演算は、積和演算（ＭＡＣ）、しきい値処理（ＴＨ）、出力（ＯＵＴ）を各層（ＰＬ１乃至ＰＬ４）でおこなった。ＨＣＬＫは１０ＭＨｚ、ＰＥＣＬＫ（アクセスクロック）は４００ｋＨｚとした。入力層７８４層（ＰＬ１）、３つの隠れ層（ＰＬ２乃至ＰＬ４：１２８層）を持つ全結合ネットワークの場合、１９４クロックで推論可能である。
　チップ評価の結果について、左縦軸を演算効率（Ｅｆｆｉｃｉｅｎｃｙ）、右縦軸を分類精度（Ｃｌａｓｓｉｆｉｃａｔｉｏｎ　Ａｃｃｕｒａｃｙ）、横軸をアクセスクロック周波数（Ａｃｃｅｓｓ　Ｃｌｏｃｋ　Ｆｒｅｑｕｅｎｃｙ）としたグラフを図３２に図示する。図３２に図示するように、アクセラレータＡＣＣの分類精度が高く、且つアクセスクロック周波数が高い条件は、４．４４ＴＯＰＳ／Ｗ（ＰＥＣＬＫ（アクセスクロック周波数）４００ｋＨｚ、システムクロック周波数１０ＭＨｚ）であった。推論のためのメモリ読み出しがクリティカルパスで、最大周波数（４００ｋＨｚ）で推論精度が低下するが、メモリ最適化によって性能向上の余地がある。
　また図３３Ａは、ＣＰＵメモリとコア（ＣＯＲＥ）のみを使用した推論（ＭＮＩＳＴデータベースを使用）と、アクセラレータＡＣＣを用いた推論と、のエネルギー比較のグラフである。図３３Ａは、縦軸をエネルギー（Ｅｎｅｒｇｙ）としたグラフである。ＣＰＵメモリとコア（ＣＯＲＥ）のみを使用した推論のエネルギー１６８１．９７μＪに対して、アクセラレータＡＣＣによる推論のエネルギーは０．１９μＪにまで低減された。また、図３３Ｂは、縦軸を実行時間（Ｒｕｎ　ｔｉｍｅ）としたグラフである。推論の実行時間も３．５５ｓから４８５μｓに短縮できた（図３３Ｂ）。その結果、撮像データのフレームレート（例えば６０ｆｐｓ、１６ｍｓ）に合わせて推論が可能となることが確認できた。
　図３４は、コンテキスト切り替えおよびパワーゲーティング（ＰＧ：Ｐｏｗｅｒ　Ｇａｔｉｎｇ）を実行した場合の低消費電力化の効果について、ＯＳ層を２層有する本実施例のチップ（ＯＳ／ＯＳ／Ｓｉ（ＯＳ　Ｍｅｍｏｒｙ）構成）と、ＯＳ層を１層有するＯＳ／Ｓｉ（ＯＳ　Ｍｅｍｏｒｙ）構成のチップ、およびＯＳ層のないＳｉ（ＳＲＡＭ）構成のチップと、を比較した場合の模式図である。図３４は、縦軸を電力（Ｐｏｗｅｒ）、横軸を時間（Ｔｉｍｅ）としたグラフである。ＯＳ／ＳｉチップはＯＳメモリを１層分だけＣＭＯＳ回路上に積層したチップである。Ｓｉ（ＳＲＡＭ）チップはＯＳを使用せずアクセラレータをＳＲＡＭで構成するチップである。ＳＲＡＭは揮発性メモリであるためＰＧはできず、クロックゲーティング（ＣＧ：Ｃｌｏｃｋ　Ｇａｔｉｎｇ）で待機時の電力を削減する構成で比較を行った。
　２つのニューラルネットワーク（ＮＮ１、ＮＮ２）を切り替えて推論（ＭＮＩＳＴデータベースを使用）を行った（Ａｃｔｉｖｅ期間）後、ＰＧ（ＣＧ）を行う（Ｓｔａｎｄｂｙ期間）、間欠動作を例として電力を見積もる。
　ＯＳ／Ｓｉ構成のチップ、Ｓｉ（ＳＲＡＭ）構成でアクセラレータを構成したチップ（ＳＲＡＭジェネレータによる見積もり）のどちらも、ニューラルネットワーク１つ分のデータしかメモリに保存できない。そのため、推論の度に重みデータＷの書き換えが必要となる。具体的には、Ｓｉ（ＳＲＡＭ）構成、およびＯＳ／Ｓｉ（ＯＳ　Ｍｅｍｏｒｙ）構成の場合、ニューラルネットワークＮＮ１の重みデータＷを保持しておき（Ｓｔｏｒｅ　Ｗ　ＮＮ１）、推論（Ｉｎｆｅｒｅｎｃｅ　ＮＮ１）を行い、続いてニューラルネットワークＮＮ２の重みデータＷを保持しておき（Ｓｔｏｒｅ　Ｗ　ＮＮ２）、推論（Ｉｎｆｅｒｅｎｃｅ　ＮＮ２）を行い、以降繰り返すこととなる。
　一方、積層されたＯＳ／ＯＳ／Ｓｉ構成では、素早くコンテキストスイッチが実現でき（Ｉｎｓｔａｎｔ　Ｃｏｎｔｅｘｔ　Ｓｗｉｔｃｈｉｎｇ）、ＰＧの時間を確保することで低電力化できる。具体的には、ＯＳ／ＯＳ／Ｓｉ（ＯＳ　Ｍｅｍｏｒｙ）構成の場合、ニューラルネットワークＮＮ１、ＮＮ２の重みデータＷを切り替えて推論を行うことが可能であるため、推論（Ｉｎｆｅｒｅｎｃｅ　ＮＮ１）と推論（Ｉｎｆｅｒｅｎｃｅ　ＮＮ２）を続けて行うことができる。
　図３５は、図３４に関連して、コンテキスト切り替えを実行した場合のＯＳ／ＯＳ／Ｓｉ構成、ＯＳ／Ｓｉ構成、およびＳｉ（ＳＲＡＭ）構成のアクセラレータの動作について比較した場合の模式図である。
　図３５に示すように、Ｓｉ（ＳＲＡＭ）構成、およびＯＳ／Ｓｉ構成の場合、ニューラルネットワークＮＮ１の重みデータＷをＳＲＡＭまたはＯＳ　Ｍｅｍ．に保持しておき（Ｓｔｏｒｅ　Ｗ　ｆｏｒ　ＮＮ１）、演算素子ＰＥｓで推論（Ｉｎｆｅｒｅｎｃｅ　ＮＮ１）を行い、続いてニューラルネットワークＮＮ２の重みデータＷをＳＲＡＭまたはＯＳ　Ｍｅｍ．に保持しておき（Ｓｔｏｒｅ　Ｗ　ｆｏｒ　ＮＮ２）、推論（Ｉｎｆｅｒｅｎｃｅ　ＮＮ２）を行い、以降繰り返すこととなる。
　一方、積層されたＯＳ／ＯＳ／Ｓｉ構成の場合、ニューラルネットワークＮＮ１、ＮＮ２の重みデータＷを２層のＯＳ　Ｍｅｍ．に保持しておき（Ｓｔｏｒｅ　Ｗ）、当該ＯＳ　Ｍｅｍ．のデータを切り替えて推論を行う（Ｉｎｆｅｒｅｎｃｅ　ＮＮ１、Ｉｎｆｅｒｅｎｃｅ　ＮＮ２）ことが可能である。そのため、推論（Ｉｎｆｅｒｅｎｃｅ　ＮＮ１）と推論（Ｉｎｆｅｒｅｎｃｅ　ＮＮ２）を続けて行うことができる。
　図３６Ａは、縦軸を電力（Ｐｏｗｅｒ）とした際の、ＯＳ層を２層有するＯＳ／ＯＳ／Ｓｉ構成のチップの、アクセラレータＡＣＣを使った推論時（ＡＣＣ　Ｉｎｆｅｒｅｎｃｅ）、ＡＣＣメモリ書き込み時（ＡＣＣ　Ｍｅｍｏｒｙ　Ｗｒｉｔｅ）、ＰＧ時、における電力測定の結果である。また図３６Ａでは、ＣＯＲＥ、ＰＭＵ、ＡＣＣ、その他（Ｏｔｈｅｒ）の電力の内訳を示している。また図３６Ｂでは、縦軸をパーセンテージ（Ｐｅｒｃｅｎｔａｇｅ）とした際の、ＯＳ層を２層有するＯＳ／ＯＳ／Ｓｉ構成のチップの、アクセラレータＡＣＣを使った推論時、ＡＣＣメモリ書き込み時、ＰＧ時、におけるＣＯＲＥ、ＰＭＵ、ＡＣＣ、その他（Ｏｔｈｅｒ）の電力の割合を示している。
　図３６Ａ、図３６Ｂより、アクセラレータＡＣＣを使った推論時、ＡＣＣメモリ書き込み時、ＰＧ時の電力はそれぞれ、３８６．５μＷ、６３７．４μＷ、０．８９μＷの結果を得た。フレームレート６０ｆｐｓでの推論を想定した場合、本チップの平均電力は２５．１５μＷとなり、Ｓｉ（ＳＲＡＭ）構成と比較して７９％電力が削減できる。
　また図３７Ａは、ＯＳ／ＯＳ／Ｓｉ構成、ＯＳ／Ｓｉ構成、およびＳｉ（ＳＲＡＭ）構成のアクセラレータに関し、２層のニューラルネットワーク（２ＮＮ）を切り替えて動作を行った際の周波数（Ｉｎｔｅｒｍｉｔｔｅｎｔ　ｏｐｅｒａｔｉｏｎ　ｃｙｃｌｅ：横軸）と、消費電力（Ｐｏｗｅｒ：縦軸）の関係を表すグラフである。２層のニューラルネットワークを切り替えて動作を行う場合、ＯＳ／ＯＳ／Ｓｉ構成における消費電力が低減できていることがわかった。
　また図３７Ｂは、ＯＳ／ＯＳ／ＯＳ／ＯＳ／Ｓｉ構成、ＯＳ／ＯＳ／Ｓｉ構成、ＯＳ／Ｓｉ構成、およびＳｉ（ＳＲＡＭ）構成のアクセラレータに関し、４層のニューラルネットワーク（４ＮＮ）を切り替えて動作を行った際の周波数（Ｉｎｔｅｒｍｉｔｔｅｎｔ　ｏｐｅｒａｔｉｏｎ　ｃｙｃｌｅ：横軸）と、消費電力（Ｐｏｗｅｒ：縦軸）の関係を表すグラフである。４層のニューラルネットワークを切り替えて動作を行う場合、ＯＳ／ＯＳ／Ｓｉ構成における消費電力の低減効果が小さい。ＯＳ層の層数は、ニューラルネットワークの層数に応じて設ける構成とすることで消費電力の低減効果を大きくすることができる。
　また図３７Ｃは、ＯＳ／ＯＳ／ＯＳ／ＯＳ／Ｓｉ構成、ＯＳ／ＯＳ／Ｓｉ構成、ＯＳ／Ｓｉ構成、およびＳｉ（ＳＲＡＭ）構成のアクセラレータに関し、２層のニューラルネットワーク（２ＮＮ）および４層のニューラルネットワーク（４ＮＮ）での、１６ｍｓで切り替えて動作を行った際の消費電力（Ｐｏｗｅｒ＠１６ｍｓ：縦軸）を比較した図である。図３７ＣからわかるようにＯＳ層の層数は、ニューラルネットワークの層数に応じて設ける構成とすることで消費電力の低減効果を大きくすることができる。
　また図３８Ａは、ニューラルネットワークの数（１，２，４，８ネットワーク）に対応するＯＳ層を有する構成（Ｎｕｍｂｅｒ　ｏｆ　ＯＳ　Ｌａｙｅｒ（ＯＳ／ＯＳ／Ｓｉ：ＯＳ　Ｍｅｍｏｒｙ））と、アクセラレータのブロックサイズ（ＡＣＣ　Ｂｌｏｃｋ　Ｓｉｚｅ）と、の関係を説明するグラフである。同様に図３８Ｂは、ニューラルネットワークの数（１，２，４，８ネットワーク）に対応するＯＳ層を有する構成と、ＰＧ時における待機電力（Ｓｔａｎｄ−ｂｙ　Ｐｏｗｅｒ）と、の関係を説明するグラフである。同様に図３８Ｃは、ニューラルネットワークの数（１，２，４，８ネットワーク）に対応するＯＳ層を有する構成と、駆動時の消費電力（Ａｃｔｉｖｅ　Ｐｏｗｅｒ）と、の関係を説明するグラフである。なお図３８Ａ乃至図３８Ｃでは、ＯＳ層のないＳｉ（ＳＲＡＭ）構成（アドレスサイズ比（Ａｄｄｒｅｓｓ　Ｓｉｚｅ　ｅｘｐａｎｓｉｏｎ　ｒａｔｅ（Ｓｉ：ＳＲＡＭ）））においてニューラルネットワークの数を増やした場合のアクセラレータのブロックサイズ、待機電力、および消費電力を併せて示している。
　図３８Ａ乃至図３８Ｃに示すように、ニューラルネットワークの数（１，２，４，８ネットワーク）に対応するＯＳ層を有するアクセラレータの構成では、ニューラルネットワークの数に応じてＯＳ層を増やす構成としてもブロックサイズは変わらない。待機電力および消費電力についても同様である。Ｓｉ（ＳＲＡＭ）構成は、ニューラルネットワークの数の増加に伴い、ブロックサイズ、消費電力、および待機電力が大きくなる。消費電力については、ニューラルネットワークの数が小さい場合、Ｓｉ（ＳＲＡＭ）構成が有利である。
　以上から、ＯＳ層が有するメモリを利用してバンク切り替えを行い、コンテキスト切り替えによるＡＣＣメモリの書き換えを不要にしたこと、それによってもたらされたＰＧの実行時間の延伸によって、ＯＳ層を２層有するＯＳ／ＯＳ／Ｓｉ構成にメモリを設けた場合でも電力、面積の双方でメリットが得られ、本システムの有効性を示すことができた。
　図３９にダイの上面写真、図４０に断面写真を示す。図４０では、ソース電極／ドレイン電極、ゲート電極、バックゲート電極として、Ｓ／Ｄ　Ｅｌｅｃｔｒｏｄｅ、Ｔｏｐ　Ｇａｔｅ、Ｂａｃｋ　Ｇａｔｅを図示している。本実施例で説明した半導体装置は、１３０ｎｍテクノロジで作製されたＳｉ　ＣＭＯＳ回路上に、２００ｎｍテクノロジで作製されたＩＧＺＯ−ＦＥＴの素子層を２層積層するプロセスによって作製された。ＯＳ層は、バックアップメモリ、ＡＣＣメモリ、およびＣＰＵメモリとして使用し、各層のメモリ（ＯＳメモリ）がバンクに相当する構成とすることが可能である。当該構成によって提案されるシステムでは、ＡＣＣメモリのバンク切り替えと、バックアップメモリのバンク切り替えと、を連携させ、異なるニューラルネットワークの推論を低レイテンシ、低電力で切り替えることでパワーゲーティングを行う待機時間を延伸することが可能である。
＜本明細書等の記載に関する付記＞
　以上の実施の形態、及び実施の形態における各構成の説明について、以下に付記する。
　各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。
　なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。
　なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
　なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。
　また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合、または複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
　また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
　本明細書等において、トランジスタの接続関係を説明する際、「ソース又はドレインの一方」（又は第１電極、又は第１端子）、「ソース又はドレインの他方」（又は第２電極、又は第２端子）という表記を用いる。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子、またはソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
　また、本明細書等において「電極」または「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」または「配線」の用語は、複数の「電極」または「配線」が一体となって形成されている場合なども含む。
　また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電圧（接地電圧）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
　なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
　本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
　本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとの間の距離をいう。
　本明細書等において、チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。
　また本明細書等において、ノードは、回路構成、デバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
　本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが電気的に接続されているものをいう。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で対象物（スイッチ、トランジスタ素子、またはダイオード等の素子、あるいは当該素子および配線を含む回路等を指す）が存在する場合にＡとＢとの電気信号の伝達が可能である接続をいう。なおＡとＢとが電気的に接続されている場合には、ＡとＢとが直接接続されている場合を含む。ここで、ＡとＢとが直接接続されているとは、上記対象物を介することなく、ＡとＢとの間で配線（または電極）等を介してＡとＢとの電気信号の伝達が可能である接続をいう。換言すれば、直接接続とは、等価回路で表した際に同じ回路図として見なせる接続をいう。
１０：半導体装置、２０：素子層、２１：トランジスタ、２２：半導体層、３０：素子層、３１：トランジスタ、３２：半導体層、１００：演算装置、１１０：レジスタ、１２０：スキャンフリップフロップ、１２１：セレクタ、１２２：フリップフロップ、１３０：データ保持回路、１３２：トランジスタ、１３３：トランジスタ、１３４：トランジスタ、１３５：キャパシタ、２００：演算装置、２１０：メモリ回路、２１１：演算回路、２２０：層選択回路、２２１：書き込みワード線ドライバ部、２３０：層選択回路、２３１：読み出しワード線ドライバ部、２４１：読出回路、３００：メモリ装置、３１０：記憶層

Claims (8)

  1. 　レジスタを有する第１演算装置と、メモリ回路、層選択回路および演算回路を有する第２演算装置と、を有し、
    　前記第１演算装置および前記第２演算装置は、第１素子層上に複数の第２素子層が積層して設けられた素子層に設けられ、
    　前記第１素子層は、チャネル形成領域を有する半導体層にシリコンを有する第１トランジスタが設けられ、
    　前記第２素子層は、チャネル形成領域を有する半導体層に酸化物半導体を有する第２トランジスタが設けられ、
    　前記レジスタは、フリップフロップと、データ保持回路と、を有し、
    　前記フリップフロップおよび前記演算回路は、前記第１素子層に設けられ、
    　前記データ保持回路は、前記フリップフロップが設けられた前記第１素子層上にある複数の前記第２素子層の各層に設けられ、
    　前記メモリ回路および前記層選択回路は、前記演算回路が設けられた前記第１素子層上にある複数の前記第２素子層の各層に設けられる、半導体装置。
  2. 　請求項１において、
    　前記フリップフロップの入力端子は、前記データ保持回路の出力端子のそれぞれに電気的に接続され、前記フリップフロップの出力端子は、前記データ保持回路の入力端子のそれぞれに電気的に接続され、
    　前記データ保持回路は、前記第２トランジスタを非導通状態とすることで、前記第１演算装置が実行するタスクに応じたデータを保持する機能を有する、半導体装置。
  3. 　請求項１において、
    　前記メモリ回路は、書き込みワード線および読み出しワード線に電気的に接続されたメモリセルを有し、
    　前記層選択回路は、前記書き込みワード線および前記読み出しワード線に供給する信号を出力する機能を有する、半導体装置。
  4. 　請求項１において、
    　異なる前記第２素子層に設けられた前記メモリ回路はそれぞれ、ニューラルネットワークに基づく演算処理に用いられる、重みデータを有し、
    　前記演算回路に入力される前記重みデータは、前記層選択回路によって切り替えられる、半導体装置。
  5. 　請求項１において、
    　前記データ保持回路は、平面視において、前記フリップフロップと重なる領域を有する、半導体装置。
  6. 　請求項１において、
    　前記メモリ回路は、平面視において、前記演算回路と重なる領域を有する、半導体装置。
  7. 　請求項１において、
    　前記酸化物半導体は、Ｉｎ、Ｇａ、及びＺｎを有する、半導体装置。
  8. 　請求項１において、
    　演算回路は、積和演算を行う機能を有する、半導体装置。
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* Cited by examiner, † Cited by third party
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JP2016015475A (ja) * 2014-06-13 2016-01-28 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
WO2021111250A1 (ja) * 2019-12-06 2021-06-10 株式会社半導体エネルギー研究所 情報処理装置

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