WO2020157553A1 - 記憶装置 - Google Patents

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WO2020157553A1
WO2020157553A1 PCT/IB2019/059859 IB2019059859W WO2020157553A1 WO 2020157553 A1 WO2020157553 A1 WO 2020157553A1 IB 2019059859 W IB2019059859 W IB 2019059859W WO 2020157553 A1 WO2020157553 A1 WO 2020157553A1
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insulator
transistor
conductor
layer
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PCT/IB2019/059859
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長塚修平
大貫達也
加藤清
山崎舜平
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株式会社半導体エネルギー研究所
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Publication date
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    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
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    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Definitions

  • One embodiment of the present invention relates to a memory device, a semiconductor device, or an electronic device including these.
  • one embodiment of the present invention is not limited to the above technical field.
  • One embodiment of the invention disclosed in this specification and the like relates to an object, a method, or a manufacturing method.
  • one embodiment of the invention disclosed in this specification and the like relates to a process, a machine, a manufacture, or a composition (composition of matter).
  • a semiconductor device generally means a device that can function by utilizing semiconductor characteristics.
  • a transistor and a semiconductor circuit are one mode of a semiconductor device.
  • a display device (a liquid crystal display device, a light-emitting display device, or the like), a projection device, a lighting device, an electro-optical device, a power storage device, a storage device, a semiconductor circuit, an imaging device, an electronic device, or the like can be referred to as a semiconductor device.
  • a semiconductor device a liquid crystal display device, a light-emitting display device, or the like
  • a projection device a lighting device
  • an electro-optical device a power storage device
  • a storage device a semiconductor circuit
  • an imaging device an electronic device, or the like
  • Patent Document 1 and Patent Document 2 a plurality of memory elements (also referred to as memory cells) are stacked, and a memory cell array (also referred to as a memory string) having a three-dimensional structure is formed by connecting these in series. ing.
  • a memory cell array having a three-dimensional structure the larger the number of stacked memory elements, the higher the series resistance between the memory cells and the higher the resistance of the memory cell array. Due to the increased resistance of the memory cell array, there are problems such as loss of current flowing through the memory cell array and heat generation of the memory cell array.
  • the semiconductor pattern provided in a columnar shape is in contact with the insulator having the charge storage layer.
  • a semiconductor pattern provided in a columnar shape is in contact with an insulator functioning as a tunnel dielectric.
  • a trap center may be formed at the interface between them. The trap center formed at the interface between the semiconductor and the insulator traps electrons and changes the threshold voltage of the transistor in the positive direction, so that the current driving force in the on state of the transistor, that is, the on-current and the electric field Effectiveness Mobility and reliability may be adversely affected.
  • An object of one embodiment of the present invention is to provide a memory device with high integration. Another object is to provide a highly reliable storage device. Another object is to provide a storage device with low power consumption. Another object is to provide a new storage device. Another object is to provide a novel semiconductor device.
  • N memory layers (N is a natural number of 2 or more) including a plurality of memory cells arranged in a matrix are stacked on the driver circuit layer.
  • the memory cell has two transistors and one capacitor.
  • An oxide semiconductor is used as a semiconductor included in a transistor.
  • the memory cell is electrically connected to the write word line, the select line, the capacitance line, the write bit line, and the read bit line. By extending the write bit line and the read bit line in the stacking direction, the signal propagation distance between the memory cell and the driver circuit layer is shortened.
  • One embodiment of the present invention includes an N-layer (N is a natural number of 2 or more) storage layer, a driver circuit layer, a plurality of first wirings, and a plurality of second wirings, and has an N-layer storage layer.
  • N is a natural number of 2 or more
  • the drive circuit layer has a plurality of first circuits
  • the plurality of first wirings extend in the stacking direction of the N storage layers
  • P rows and R columns P And R are provided in a matrix of 1 or more natural number
  • the plurality of second wirings are provided in a matrix of P rows and Q columns (P and Q are natural numbers of 2 or more).
  • Each of the N storage layers has a plurality of memory cells arranged in a matrix of P rows and Q columns, a third wiring in the Q column, a fourth wiring in the Q column, and a fifth wiring in the Q column.
  • the memory cell of the i-th row 2 ⁇ s ⁇ 1th column and the memory cell of the i-th row 2 ⁇ s-th column are electrically connected to the first wiring of the i-th row and the s-th column.
  • Memory cells in the i-th row and 2 ⁇ s ⁇ 1th column are connected to the second wiring in the i-th row 2 ⁇ s ⁇ 1th column, the third wiring in the 2 ⁇ s ⁇ 1th column, and the 2 ⁇ s ⁇ 1th row.
  • the fourth wiring of the column and the fifth wiring of the 2 ⁇ s ⁇ 1 column are electrically connected, and the first wiring and the second wiring are electrically connected to any one of the plurality of first circuits. It is a storage device.
  • the memory cell in i-th row and 2 ⁇ s ⁇ 1 column has a first transistor, a second transistor, and a capacitor.
  • One of a source and a drain of the first transistor is electrically connected to the gate of the second transistor and one electrode of the capacitor, and the other of the source and the drain of the first transistor is electrically connected to the first wiring.
  • One of the source and the drain of the first transistor is electrically connected to the fourth wiring, and the other of the source and the drain of the first transistor is connected to the second wiring.
  • the memory device is electrically connected and the other electrode of the capacitor is electrically connected to the fifth wiring.
  • a functional layer be further provided between the driver circuit layer and the plurality of memory cells.
  • the functional layer may include a plurality of second circuits, and the first wiring and the second wiring may be electrically connected to the first circuit via any one of the plurality of second circuits.
  • At least one of the first transistor and the second transistor preferably contains an oxide in its semiconductor. Further, the oxide preferably contains one or both of In and Zn. Alternatively, the oxide preferably contains In, Ga, and Zn.
  • the above-described circuit preferably includes a plurality of transistors, and the plurality of transistors preferably include silicon as a semiconductor.
  • a highly integrated storage device can be provided.
  • a highly reliable storage device can be provided.
  • a storage device with low power consumption can be provided.
  • a new storage device can be provided.
  • a novel semiconductor device can be provided.
  • FIG. 1A and 1B are diagrams each illustrating a structural example of a storage device.
  • FIG. 2 is a diagram illustrating a configuration example of the drive circuit layer.
  • FIG. 3 is a diagram illustrating a configuration example of the storage layer.
  • FIG. 4 is a diagram showing a part of the memory layer and a part of the drive circuit layer.
  • FIG. 5 is a diagram showing a part of the storage layer.
  • FIG. 6 is a diagram showing a connection example of the bit line, the memory cell, and the RW circuit.
  • 7A and 7B are diagrams each illustrating a structural example of a memory cell.
  • 8A and 8B are diagrams each illustrating a structural example of a memory cell.
  • 9A and 9B are diagrams showing a multi-gate transistor.
  • FIG. 1A and 1B are diagrams each illustrating a structural example of a storage device.
  • FIG. 2 is a diagram illustrating a configuration example of the drive circuit layer.
  • FIG. 3 is
  • FIG. 10 is a timing chart for explaining the operation of the memory cell.
  • 11A and 11B are diagrams for explaining the operation of the memory cell.
  • 12A and 12B are diagrams for explaining the operation of the memory cell.
  • FIG. 13 is a diagram illustrating a configuration example of the read/write circuit.
  • 14A to 14C are diagrams each illustrating a structural example of a memory device.
  • 15A and 15B are diagrams each illustrating a structural example of a storage device.
  • FIG. 16 is a diagram showing a part of the memory layer and a part of the drive circuit layer.
  • FIG. 17 is a diagram showing a connection example of the bit line and the RW circuit.
  • 18A and 18B are diagrams each illustrating a structural example of a storage device.
  • FIG. 19 is a diagram showing a part of the storage layer, a part of the functional layer, and a part of the drive circuit layer.
  • FIG. 20 is a diagram showing a connection example of the bit line, the selection circuit, and the RW circuit.
  • FIG. 21 is a diagram illustrating a configuration example of the selection circuit.
  • 22A and 22B are a top view and a cross-sectional view of a memory device according to one embodiment of the present invention.
  • 23A and 23B are a top view and a cross-sectional view of a memory device according to one embodiment of the present invention.
  • 24 is a top view of a memory device according to one embodiment of the present invention.
  • 25 is a cross-sectional view of a memory device according to one embodiment of the present invention.
  • FIG. 26 is a cross-sectional view of a memory device according to one embodiment of the present invention.
  • 27 is a cross-sectional view of a memory device according to one embodiment of the present invention.
  • FIG. 28A is a diagram illustrating classification of crystal structures of IGZO.
  • FIG. 28B is a diagram illustrating an XRD spectrum of quartz glass.
  • FIG. 28C is a diagram illustrating an XRD spectrum of crystalline IGZO.
  • 29A and 29B are diagrams each illustrating an example of an electronic component.
  • FIG. 30 is a diagram illustrating an example of an electronic device.
  • FIG. 31 is a diagram showing various storage devices layer by layer.
  • 32A to 32E are diagrams illustrating application examples of a storage device.
  • FIG. 33 is a diagram showing the hierarchical structure of the IoT network and the tendency of the required specifications.
  • FIG. 34 is an image diagram of factory automation.
  • the position, size, range, etc. of each configuration shown in the drawings and the like may not represent the actual position, size, range, etc. for easy understanding of the invention. Therefore, the disclosed invention is not necessarily limited to the position, size, range, or the like disclosed in the drawings and the like.
  • the resist mask or the like may be unintentionally reduced due to a process such as etching, but it may not be reflected in the drawing for easy understanding.
  • a top view also referred to as a “plan view”
  • a perspective view and the like, some of the constituent elements may be omitted for easy understanding of the drawing.
  • electrode and “wiring” do not functionally limit these components.
  • electrode may be used as part of “wiring” and vice versa.
  • electrode and wiring include the case where a plurality of “electrodes” and “wirings” are integrally formed.
  • a “terminal” in an electric circuit refers to a portion where a current is input or output, a voltage is input or output, and/or a signal is received or transmitted. Therefore, part of the wiring or the electrode may function as a terminal.
  • electrode B on insulating layer A it is not necessary that the electrode B is formed directly on the insulating layer A, and another structure is provided between the insulating layer A and the electrode B. Do not exclude those that contain elements.
  • the functions of the source and the drain are switched depending on operating conditions such as when transistors of different polarities are used or when the direction of the current changes in circuit operation. Therefore, which is the source or the drain is limited. Is difficult. Therefore, in this specification, the terms “source” and “drain” can be interchanged.
  • X and Y are objects (for example, devices, elements, circuits, wirings, electrodes, terminals, conductive films, layers, etc.).
  • an element for example, a switch, a transistor, a capacitance element, an inductor, a resistance element, a diode, a display, etc.
  • an element for example, a switch, a transistor, a capacitance element, an inductor, a resistance element, a diode, a display, etc.
  • an element for example, a switch, a transistor, a capacitance element, an inductor, a resistance element, a diode, a display, etc.
  • Element, light emitting element, load, etc. may be connected between X and Y.
  • the switch is in a conductive state (on state) or a non-conductive state (off state) and has a function of controlling whether or not to flow a current. Alternatively, the switch has a function of selecting and switching a path through which current flows.
  • the case where X and Y are electrically connected includes the case where X and Y are directly connected.
  • parallel means a state in which two straight lines are arranged at an angle of ⁇ 10° or more and 10° or less, for example. Therefore, a case of -5° or more and 5° or less is also included.
  • vertical and orthogonal refer to, for example, a state in which two straight lines are arranged at an angle of 80° or more and 100° or less. Therefore, the case of 85° or more and 95° or less is also included.
  • the voltage often indicates a potential difference between a certain potential and a reference potential (for example, a ground potential or a source potential). Therefore, the voltage and the potential can be paraphrased in many cases. In this specification and the like, voltage and potential can be paraphrased unless otherwise specified.
  • the “semiconductor” can be replaced with the “insulator” and used.
  • the boundary between the “semiconductor” and the “insulator” is ambiguous, and it is difficult to strictly distinguish the two. Therefore, the “semiconductor” and the “insulator” described in this specification may be interchangeable with each other.
  • the “semiconductor” can be replaced with the “conductor” and used.
  • the boundary between the “semiconductor” and the “conductor” is ambiguous, and it is difficult to strictly distinguish the two. Therefore, the “semiconductor” and the “conductor” described in this specification may be interchangeable with each other.
  • ordinal numbers such as “first” and “second” in this specification and the like are added to avoid confusion among components and do not indicate any order or order such as a process order or a stacking order. .. Further, even in the present specification and the like, even if a term does not have an ordinal number, the ordinal number may be added in the claims in order to avoid confusion of constituent elements. Further, even in this specification and the like, even if a term has an ordinal number, a different ordinal number may be attached in the claims. Further, even if a term has an ordinal number in this specification and the like, the ordinal number may be omitted in the claims and the like.
  • a “on state” (sometimes abbreviated as “on”) of a transistor means a state where the source and drain of the transistor can be considered to be electrically short-circuited (also referred to as a “conductive state”).
  • the voltage between the gate and the source (also referred to as “gate voltage” or “Vg”) of the n-channel transistor is a threshold voltage (“Vth”).
  • Vth is Vth or less.
  • the “off state” (sometimes abbreviated as “off”) of a transistor refers to a state where the source and drain of the transistor can be considered to be electrically disconnected (also referred to as a “non-conduction state”). ..
  • the “off state” refers to a state where Vg is lower than Vth in an n-channel transistor and a state where Vg is higher than Vth in a p-channel transistor, unless otherwise specified.
  • the “on-state current” may refer to a current flowing between the source and the drain when the transistor is on.
  • the “off current” may refer to a current flowing between the source and the drain when the transistor is off.
  • the high power supply potential VDD (hereinafter also referred to as “VDD” or “H potential”) refers to a power supply potential higher than the low power supply potential VSS.
  • the low power supply potential VSS (hereinafter, also simply referred to as “VSS” or “L potential”) indicates a power supply potential lower than the high power supply potential VDD.
  • the ground potential can be used as VDD or VSS. For example, when VDD is the ground potential, VSS is lower than the ground potential, and when VSS is the ground potential, VDD is higher than the ground potential.
  • a gate refers to part or all of a gate electrode and a gate wiring.
  • a gate wiring refers to a wiring for electrically connecting a gate electrode of at least one transistor to another electrode or another wiring.
  • a source refers to part or all of a source region, a source electrode, and a source wiring.
  • the source region refers to a region of the semiconductor layer whose resistivity is equal to or lower than a certain value.
  • the source electrode refers to a conductive layer in a portion connected to the source region.
  • a source wiring refers to a wiring for electrically connecting a source electrode of at least one transistor to another electrode or another wiring.
  • a drain refers to part or all of a drain region, a drain electrode, and a drain wiring.
  • the drain region refers to a region of the semiconductor layer whose resistivity is equal to or lower than a certain value.
  • the drain electrode refers to a conductive layer in a portion connected to the drain region.
  • the drain wiring refers to a wiring for electrically connecting the drain electrode of at least one transistor to another electrode or another wiring.
  • FIG. 1A and 1B are perspective views of a memory device 100 of one embodiment of the present invention.
  • the storage device 100 includes a drive circuit layer 110 and an N-layer (N is a natural number of 2 or more) storage layer 120.
  • the drive circuit layer 110 includes a plurality of circuits such as the RW array 127.
  • the storage layer 120 has a plurality of memory cells 10 in each layer. Note that the memory layer 120 is illustrated by a dashed line in FIG.
  • the N storage layers 120 are provided on the drive circuit layer 110. By providing the N storage layers 120 on the drive circuit layer 110, the area occupied by the storage device 100 can be reduced. Moreover, the storage capacity per unit area can be increased.
  • the first storage layer 120 is referred to as a storage layer 120_1, the second storage layer 120 is referred to as a storage layer 120_2, and the third storage layer 120 is referred to as a storage layer 120_3. ..
  • the kth layer (k is a natural number of 1 or more) of the storage layer 120 is shown as a storage layer 120_k
  • the Nth storage layer 120 is shown as a storage layer 120_N. Note that, in this specification and the like, when a matter related to the entire N storage layers 120 is described or a matter common to each layer of the N storage layers 120 is shown, the storage layer 120 is simply referred to as “storage layer 120 ”. There are cases.
  • FIG. 2 is a block diagram illustrating a configuration example of the drive circuit layer 110.
  • the drive circuit layer 110 has a PSW 141 (power switch), a PSW 142, a peripheral circuit 115, and an RW array 127.
  • the peripheral circuit 115 has a peripheral circuit 111, a control circuit 112, and a voltage generation circuit 128.
  • each circuit, each signal, and each voltage can be appropriately discarded as needed. Alternatively, other circuits or other signals may be added.
  • the signals BW, CE, GW, CLK, WAKE, ADDR, WDA, PON1 and PON2 are input signals from the outside, and the signal RDA is an output signal to the outside.
  • the signal CLK is a clock signal.
  • the signals BW, CE, and the signal GW are control signals.
  • the signal CE is a chip enable signal
  • the signal GW is a global write enable signal
  • the signal BW is a byte write enable signal.
  • the signal ADDR is an address signal.
  • the signal WDA is a write data signal and the signal RDA is a read data signal.
  • the signals PON1 and PON2 are power gating control signals.
  • the signals PON1 and PON2 may be generated by the control circuit 112.
  • the control circuit 112 is a logic circuit having a function of controlling the overall operation of the drive circuit layer 110.
  • the control circuit logically operates the signal CE, the signal GW, and the signal BW to determine the operation mode (for example, write operation or read operation) of the storage device 100.
  • the control circuit 112 generates a control signal for the peripheral circuit 111 so that this operation mode is executed.
  • the voltage generation circuit 128 has a function of generating a negative voltage (V BG ).
  • WAKE has a function of controlling input of CLK to the voltage generation circuit 128. For example, when an H-level signal is applied to WAKE, the signal CLK is input to the voltage generation circuit 128 and the voltage generation circuit 128 generates V BG .
  • the peripheral circuit 111 is a circuit for writing and reading data to and from the memory cell 10.
  • the peripheral circuit 111 has a row decoder 121, a column decoder 122, a row driver 123, a column driver 124, an input circuit 125, an output circuit 126, and an RW array 127.
  • the row decoder 121 and the column decoder 122 have a function of decoding the signal ADDR.
  • the row decoder 121 is a circuit for designating a row to be accessed for each layer of the storage layer 120
  • the column decoder 122 is a circuit for designating a column to be accessed for each layer of the storage layer 120.
  • the row driver 123 has a function of selecting the word line connected to the memory cell 10 of the row designated by the row decoder 121 for each layer of the storage layer 120.
  • the column driver 124 has a function of writing data to the memory cell 10 of the storage layer 120 via the RW circuit 129 described later, a function of reading data from the memory cell 10 of the storage layer 120 via the RW circuit 129, and holding the read data. It has the function to do.
  • the input circuit 125 has a function of holding the signal WDA.
  • the data held by the input circuit 125 is output to the column driver 124.
  • the output data of the input circuit 125 is the data (Din) written in the storage layer 120.
  • the data (Dout) read by the column driver 124 from the storage layer 120 is output to the output circuit 126.
  • the output circuit 126 has a function of holding Dout. Further, the output circuit 126 has a function of outputting Dout to the outside of the storage device 100.
  • the data signal output from the output circuit 126 is the signal RDA.
  • the PSW 141 has a function of controlling supply of VDD to the peripheral circuit 115.
  • the PSW 142 has a function of controlling supply of VHM to the row driver 123.
  • the high power supply voltage of the memory device 100 is VDD
  • the low power supply voltage is GND (ground potential).
  • VHM is a high power supply voltage used in the storage layer 120 and may be higher than VDD.
  • the signal PON1 controls ON/OFF of the PSW 141
  • the signal PON2 controls ON/OFF of the PSW 142.
  • the number of power supply domains to which VDD is supplied is set to 1 in the peripheral circuit 115, but it may be set to a plurality. In this case, a power switch may be provided for each power domain.
  • the RW array 127 has a plurality of read/write circuits (RW circuits 129) arranged in a matrix of P rows and R columns (P and R are natural numbers of 2 or more).
  • RW circuits 129) arranged in a matrix of P rows and R columns (P and R are natural numbers of 2 or more).
  • the RW circuit 129 provided in the first row and the first column is shown as the RW circuit 129[1,1].
  • the RW circuit 129 provided in the i-th row and the s-th column (i is a natural number of 1 or more and P or less, s is a natural number of 1 or more and R or less) is shown as an RW circuit 129[i,s].
  • the RW circuit 129 provided in the P-th row and the R-th column is shown as an RW circuit 129 [P,R].
  • RW circuit 129 when a matter related to the entire RW circuit 129 is described or a matter common to the individual RW circuits 129 is shown, it may be simply referred to as “RW circuit 129”.
  • the RW circuit 129 is electrically connected to a bit line described later, and has a function of writing data in the memory cell 10 of the memory layer 120 and a function of reading data held in the memory cell 10.
  • FIG. 3 is a block diagram of the kth memory layer 120 (memory layer 120_k) viewed from the Z direction.
  • the X direction corresponds to the row direction
  • the Y direction corresponds to the column direction
  • the Z direction corresponds to the stacking direction of the memory layers 120.
  • the memory cell 10 provided in the first row and the first column of the k-th storage layer 120 is shown as a memory cell 10[1,1]_k. Further, the memory cell 10 provided in the i-th row and the j-th column (j is a natural number of 1 or more and Q or less) of the k-th storage layer 120 is shown as a memory cell 10[i,j]_k. Further, the memory cell 10 provided in the Pth row and the Qth column of the kth storage layer 120 is shown as a memory cell 10[P,Q]_k.
  • memory cell 10 when a matter related to the entire memory cell 10 is described, or when a matter common to the individual memory cells 10 is shown, it may be simply referred to as “memory cell 10 ”.
  • each layer of the memory layer 120 has Q word lines WWL, Q capacitance lines CL, and Q selection lines SL.
  • the Q word lines WWL, the Q capacitance lines CL, and the Q selection lines SL have regions extending in the column direction (Y direction).
  • the word line WWL in the first column provided in the kth memory layer 120 is shown as a word line WWL[1]_k.
  • the word line WWL in the j-th column provided in the k-th storage layer 120 is shown as a word line WWL[j]_k.
  • the word line WWL in the Q-th column provided in the k-th storage layer 120 is shown as a word line WWL[Q]_k.
  • the capacitance line CL and the selection line SL are also shown similarly to the word line WWL.
  • word line WWL When a matter related to the entire word line WWL is described or a matter common to the individual word lines WWL is shown, it may be simply referred to as “word line WWL”. Not only the word line WWL but also other wirings and electrodes may be similarly described.
  • the word line WWL provided in the jth column, the capacitor line CL provided in the jth column, and the selection line SL provided in the jth column are the memory cells 10 provided in the jth column. Electrically connected to.
  • a fixed potential is normally supplied to the capacitance line CL.
  • the capacitance line CL does not have to extend in the column direction.
  • the capacitance line CL may extend in the row direction.
  • arbitrary plural capacitance lines CL may be electrically connected to each other.
  • the memory device 100 extends in the Z direction and is provided in a matrix of P rows and R columns, and the bit line WBL that extends in the Z direction and is provided in a matrix of P rows and Q columns. And bit line RBL (see FIGS. 3 and 4).
  • R and Q indicating the position of the column can be expressed by Expression 1 or Expression 2 when Q is an odd number.
  • R and Q indicating the position of the column can be expressed by Expression 3 or Expression 4 when Q is an even number.
  • the bit line WBL has a region overlapping with the memory layer 120_k.
  • the bit line RBL has a region overlapping with the memory layer 120_k.
  • bit line WBL provided in the i-th row and the s-th column is shown as a bit line WBL[i,s].
  • bit line WRBL provided in the i-th row and the j-th column is shown as a bit line RBL[i,j].
  • one bit line WBL is electrically connected to the two memory cells 10.
  • the bit line WBL[i,s] is electrically connected to the memory cell 10[i,2 ⁇ s ⁇ 1]_k and the memory cell 10[i,2 ⁇ s]_k.
  • FIG. 3 and the like show the case where j is 2 ⁇ s ⁇ 1.
  • bit line RBL[i,j] is electrically connected to the memory cell 10[i,j]_k.
  • FIG. 4 is a perspective view showing a part of the memory layer 120 which is N layers and a part of the drive circuit layer 110.
  • FIG. 5 is a perspective view showing a part of the memory layer 120 which is N layers.
  • FIG. 5 illustrates a configuration example of part of the memory layer 120_k and part of the memory layer 120_k-1.
  • FIG. 6 is a diagram showing a connection example of the bit line WBL, the bit line RBL, the memory cell 10, and the RW circuit 129.
  • bit line WBL[i,s], the bit line RBL[i,j], and the bit line RBL[i,j+1] are electrically connected to the RW circuit 129[i,s] (see FIGS. 4 and 6). ..). 4 and 6 show the case where j is 2 ⁇ s ⁇ 1 and j+1 is 2 ⁇ s.
  • the column positions s and j can be expressed by Equation 5 or Equation 6 when j is an odd number.
  • the column positions s and j can be expressed by Equation 7 or Equation 8 when j is an even number.
  • the memory cell 10 has a transistor 11A, a transistor 11B, and a capacitor 12 (see FIG. 7A).
  • One of a source and a drain of the transistor 11A is electrically connected to the node FN, the other is electrically connected to the bit line WBL, and a gate thereof is electrically connected to the word line WWL.
  • One of a source and a drain of the transistor 11B is electrically connected to the selection line SL, the other is electrically connected to the bit line RBL, and a gate thereof is electrically connected to the node FN.
  • the capacitor 12 is provided between the node FN and the capacitor line CL. Specifically, one electrode of the capacitor 12 is electrically connected to the node FN, and the other electrode is electrically connected to the capacitor line CL.
  • transistors 11A and 11B it is preferable to use transistors (also referred to as “OS transistors”) in which an oxide semiconductor which is a kind of metal oxide is used for a semiconductor layer in which a channel is formed.
  • OS transistors also referred to as “OS transistors”
  • the off-state current of the OS transistor can be extremely reduced. Specifically, the off-state current per 1 ⁇ m of the channel width at room temperature can be less than 1 ⁇ 10 ⁇ 20 A, preferably less than 1 ⁇ 10 ⁇ 22 A, more preferably less than 1 ⁇ 10 ⁇ 24 A.
  • the off-state current of the OS transistor hardly increases even in a high temperature environment. Specifically, the off-state current hardly increases even at an ambient temperature of room temperature or higher and 200° C. or lower.
  • the capacity 12 can be reduced by using an OS transistor as the transistor 11A.
  • a parasitic capacitance such as a transistor can be used instead of the capacitor 12 without providing the capacitor 12.
  • the area occupied by the storage device can be reduced.
  • a memory element using an OS transistor as a transistor included in a memory cell may be referred to as an “OS memory”.
  • the oxide semiconductor can be formed by a sputtering method or the like, the OS transistor can be manufactured by modifying part of the existing production equipment. Therefore, capital investment can be suppressed.
  • an impurity introduction process or the like which is performed in a transistor using silicon for a semiconductor layer in which a channel is formed (also referred to as a Si transistor) is unnecessary.
  • an OS transistor as a transistor included in the memory layer 120, it is possible to easily realize a multilayer structure of the memory layer 120.
  • a transistor having a back gate may be used for at least one of the transistor 11A and the transistor 11B.
  • FIG. 7B an example in which a transistor having a back gate is used for both the transistor 11A and the transistor 11B is shown. Further, FIG. 7B illustrates an example in which the gate and the back gate are electrically connected in each of the transistor 11A and the transistor 11B.
  • the back gate is arranged so as to sandwich the channel formation region of the semiconductor layer between the gate and the back gate.
  • the back gate can function similarly to the gate. Further, the threshold voltage of the transistor can be changed by changing the potential of the back gate.
  • the gate and the back gate are formed using a conductive layer or a semiconductor layer having low resistivity, a function of preventing an electric field generated outside the transistor from acting on the semiconductor layer in which a channel is formed (especially electrostatic charge against static electricity). Has a shielding function). That is, it is possible to prevent the electrical characteristics of the transistor from changing due to the influence of an external electric field such as static electricity. Further, by providing the back gate, the amount of change in the threshold voltage of the transistor before and after the BT test can be reduced.
  • the back gate of the transistor 11A may be electrically connected to the wiring BGL1 and the back gate of the transistor 11B may be electrically connected to the wiring BGL2.
  • the potential of the back gate may be the same as that of the gate, or may be the ground potential (GND potential) or any potential.
  • the back gate of the transistor 11A and the back gate of the transistor 11B may be electrically connected to the wiring BGL.
  • each of the transistors 11A and 11B may be a double gate type transistor.
  • FIG. 9A shows an example of a circuit symbol of the double gate type transistor 21.
  • the transistor 21 has a configuration in which a transistor Tr1 and a transistor Tr2 are connected in series.
  • a transistor Tr1 and a transistor Tr2 are connected in series.
  • FIG. 9A one of a source and a drain of the transistor Tr1 is electrically connected to the terminal S, and the other of the source and the drain of the transistor Tr1 is electrically connected to one of the source and the drain of the transistor Tr2.
  • the state in which the other of the source and the drain of Tr2 is electrically connected to the terminal D is shown.
  • FIG. 9A illustrates a state in which the gates of the transistors Tr1 and Tr2 are electrically connected and are also electrically connected to the terminal G.
  • the transistor 21 illustrated in FIG. 9A has a function of switching between a terminal S and a terminal D between a conductive state and a non-conductive state by changing the potential of the terminal G. Therefore, the transistor 21, which is a double-gate transistor, includes the transistors Tr1 and Tr2 therein, but substantially functions as one transistor. That is, in FIG. 9A, one of a source and a drain of the transistor 21 is electrically connected to the terminal S, the other of the source and the drain is electrically connected to the terminal D, and a gate thereof is electrically connected to the terminal G. It can be said that it is connected.
  • each of the transistors 11A and 11B may be a triple gate type transistor.
  • FIG. 9B illustrates an example of a circuit symbol of the triple-gate transistor 22.
  • the transistor 22 has a configuration in which a transistor Tr1, a transistor Tr2, and a transistor Tr3 are connected in series.
  • a transistor Tr1, a transistor Tr2, and a transistor Tr3 are connected in series.
  • one of a source and a drain of the transistor Tr1 is electrically connected to the terminal S, and the other of the source and the drain of the transistor Tr1 is electrically connected to one of the source and the drain of the transistor Tr2.
  • the other of the source and the drain of Tr2 is electrically connected to one of the source and the drain of transistor Tr3, and the other of the source and the drain of transistor Tr3 is electrically connected to terminal D.
  • FIG. 9B illustrates a state in which the gates of the transistor Tr1, the transistor Tr2, and the transistor Tr3 are electrically connected and are also electrically connected to the terminal G.
  • the transistor 22 illustrated in FIG. 9B has a function of switching between a terminal S and a terminal D between a conductive state and a non-conductive state by changing the potential of the terminal G. Therefore, the transistor 22 that is a triple-gate transistor includes the transistor Tr1, the transistor Tr2, and the transistor Tr3 therein, but substantially functions as one transistor. That is, in FIG. 9B, one of a source and a drain of the transistor 22 is electrically connected to the terminal S, the other of the source and the drain is electrically connected to the terminal D, and a gate thereof is electrically connected to the terminal G. It can be said that it is connected.
  • a transistor having a plurality of gates and electrically connected to the plurality of gates like the transistor 21 and the transistor 22 may be referred to as a “multi-gate transistor” or a “multi-gate transistor”.
  • FIG. 10 is a timing chart for explaining an operation example of the memory cell 10.
  • 11A, 11 ⁇ /b>B, 12 ⁇ /b>A, and 12 ⁇ /b>B are circuit diagrams for explaining an operation example of the memory cell 10.
  • H indicating the H potential
  • L indicating the L potential
  • “H” or “L” may be additionally provided adjacent to the wirings and the electrodes.
  • “H” or “L” may be added to the wiring and the electrode where the potential change occurs by enclosing them.
  • a “x” symbol may be added to the transistor in some cases.
  • the word line WWL, the bit line WBL, and the node FN are at an L potential, and the bit line RBL and the select line SL are at an H potential (see FIG. 10).
  • the transistor 11B Since the gate, the source, and the drain of the transistor 11B are all at the H potential, the transistor 11B is in the off state.
  • the OS transistor has a very small off-state current.
  • an OS transistor for the transistor 11A data written in the node FN can be held for a long time. Therefore, there is no need to refresh the potential of the node FN, and the power consumption of the memory cell 10 can be reduced. Therefore, the power consumption of the storage device 100 can be reduced.
  • the OS transistor has a higher drain breakdown voltage than the Si transistor. Therefore, by using the transistor 11A as an OS transistor, the range of potential held in the node FN can be widened. Therefore, the number of information held in the node FN can be increased.
  • the H potential is precharged to the bit line RBL. That is, the bit line RBL is set in a floating state with the H potential kept (see FIGS. 10 and 12A).
  • the L potential is supplied to the selection line SL (see FIGS. 10 and 12B).
  • the transistor 11B is turned on and the bit line RBL and the selection line SL are brought into conduction. Therefore, the potential of the bit line RBL changes from the H potential to the L potential.
  • the transistor 11B is not turned on even if the L potential is supplied to the selection line SL. Therefore, the data written in the memory cell 10 can be read by detecting the potential change of the bit line RBL when the L potential is supplied to the selection line SL.
  • the memory cell 10 using the OS transistor since the electric charge is written to the node FN via the OS transistor, the high voltage required in the conventional flash memory is unnecessary, and the high speed writing operation can be realized. In addition, since charge injection and extraction with respect to the floating gate or the charge trap layer is not performed, the memory cell 10 including an OS transistor can write and read data virtually unlimited times.
  • the memory cell 10 using the OS transistor does not show instability due to the increase of electron trap centers even in the repeated rewriting operation unlike the flash memory.
  • the memory cell 10 using the OS transistor has less deterioration and high reliability as compared with the conventional flash memory.
  • the memory cell 10 using the OS transistor does not undergo structural change at the atomic level unlike a magnetic memory or a resistance change type memory. Therefore, the memory cell 10 using the OS transistor is more excellent in rewriting durability than the magnetic memory and the resistance change type memory.
  • the memory cell 10 and the RW circuit 129 are electrically connected to each other through the bit line WBL and the bit line RBL each having a region extending in the Z direction. Therefore, the routing distance between the bit line WBL and the bit line RBL is short, and the wiring resistance and parasitic capacitance are small.
  • FIG. 13 is a circuit diagram showing a configuration example of the RW circuit 129.
  • the RW circuit 129 includes transistors M21 to M26, a sense amplifier circuit 31, an AND circuit 32, an analog switch 33, and an analog switch 34.
  • the RW circuit 129 operates according to the signal SEN, the signal SEP, the signal PRE, the signal RSEL, the signal WSEL, the signal GRSEL, and the signal GWSEL.
  • the data DIN supplied from the column driver 124 to the RW circuit 129 is written in the memory cell 10 via the bit line WBL electrically connected to the node NW. Further, the data read from the memory cell 10 via the bit line RBL electrically connected to the node NR is output from the RW circuit 129 as data DOUT to the column driver 124.
  • the data DIN and the data DOUT are internal signals and correspond to the data signal WDA and the data signal RDA, respectively.
  • the transistor M21 functions as a precharge circuit.
  • the bit line RBL is precharged to the potential VDD by the transistor M21.
  • the signal PRE is a precharge signal, and the conduction state of the transistor M21 is controlled by the signal PRE.
  • the sense amplifier circuit 31 determines the high level or low level of the data input to the bit line RBL during the read operation. In addition, the sense amplifier circuit 31 functions as a latch circuit that temporarily holds the input data DIN during the write operation.
  • the sense amplifier circuit 31 shown in FIG. 13 is a latch type sense amplifier.
  • the sense amplifier circuit 31 has two inverter circuits, and the input node of one inverter circuit is connected to the output node of the other inverter circuit.
  • the input node of one of the inverter circuits is node NS and the output node is node NSB, complementary data is held at nodes NS and NSB.
  • the signal SEN and the signal SEP are sense amplifier enable signals for activating the sense amplifier circuit 31, and the reference potential Vref is a read determination potential.
  • the sense amplifier circuit 31 determines, with reference to the reference potential Vref, whether the potential of the node NSB at the time of activation is high level or low level.
  • the AND circuit 32 controls the conduction state between the node NS and the bit line WBL.
  • the analog switch 33 controls the conduction state between the node NSB and the bit line RBL, and the analog switch 34 controls the conduction state between the node NS and the wiring that supplies the reference potential Vref.
  • the signal WSEL is a write selection signal and controls the AND circuit 32.
  • the signal RSEL is a read selection signal and controls the analog switch 33 and the analog switch 34.
  • Output MUX circuit The transistors M22 and M23 form an output MUX (multiplexer) circuit.
  • the signal GRSEL is a global read selection signal and controls the output MUX circuit.
  • the output MUX circuit has a function of outputting the data DOUT read from the sense amplifier circuit 31.
  • the transistors M24 to M26 form a write driver circuit.
  • the signal GWSEL is a global write selection signal and controls the write driver circuit.
  • the write driver circuit has a function of writing the input data DIN to the sense amplifier circuit 31.
  • the write driver circuit has a function of selecting a column in which the data DIN is written.
  • the write driver circuit writes data in byte units, half word units, or 1 word units according to the signal GWSEL.
  • This embodiment can be implemented in appropriate combination with any of the structures described in the other embodiments and the like.
  • Embodiment 2 In the present embodiment, a modified example of the storage device 100 will be described. As a modified example of the memory device 100, a memory device 100A is illustrated in FIG. In the present embodiment, the difference between the storage device 100A and the storage device 100 will be described. For matters that are not described in this embodiment, other embodiments and the like may be referred to.
  • the memory device 100A has a configuration in which M memory blocks 130 are stacked on the drive circuit layer 110.
  • the first storage block 130 is shown as a storage block 130_1
  • the M-th (M is a natural number of 2 or more) storage block 130 is shown as a storage block 130_M.
  • the t-th (t is a natural number of 1 or more and M or less) storage block 130 is shown as a storage block 130_t.
  • One storage block 130 (for example, storage block 130_t) has a functional layer 160 including the RW array 127 and an R layer (R is a natural number of 1 or more) storage layer 120.
  • the functional layer 160 can be composed of, for example, an OS transistor.
  • the functional layer 160 included in the memory block 130_1 is referred to as a functional layer 160_1
  • the functional layer 160 included in the Mth memory block 130 is referred to as a functional layer 160_M.
  • the functional layer 160 included in the t-th storage block 130 is shown as a functional layer 160_t.
  • FIG. 14B shows a configuration example of the storage block 130_t.
  • the R memory layer 120 is stacked over the functional layer 160.
  • the memory cell 10 included in the storage layer 120 of the R layer is electrically connected to the RW array 127 included in the functional layer 160_t via the bit line WBL and the bit line RBL included in the storage layer 120 of the R layer. ..
  • the bit line WBL and the bit line RBL can be shortened.
  • the signal propagation distance from the memory cell 10 to the RW array 127 is shortened, so that the operation speed of the memory device can be increased.
  • the parasitic capacitance incidental to the bit line WBL and the bit line RBL is reduced, the power consumption can be reduced. Further, it is possible to easily realize multi-valued storage in which one memory cell stores a plurality of bits.
  • the RW array 127 has a function of reading data held in the memory cell 10 or writing data in the memory cell 10.
  • the circuit included in the functional layer 160 is not limited to the RW array 127, and circuits having various functions may be provided. Therefore, the RW array 127 may be referred to as a functional circuit.
  • R indicating the number of storage layers 120 included in the storage block 130_t is preferably a divisor of M indicating the total number of storage blocks 130.
  • the memory layer 120 may be provided above and below the functional layer 160.
  • FIG. 14C an example in which two storage layers 120 are provided above and below the functional layer 160 is shown.
  • the storage layer 120 laminated on the upper layer of the functional layer 160 and the storage layer 120 laminated on the lower layer of the functional layer 160 may each be one or more layers. Therefore, each layer is not limited to two layers as shown in FIG.
  • the number of storage layers 120 stacked on the functional layer 160 is equal to the number of storage layers 120 stacked on the lower layer of the functional layer 160. Therefore, in the memory block 130_t illustrated in FIG. 14C, R that represents the total number of memory layers 120 is preferably an even number.
  • This embodiment can be implemented in appropriate combination with any of the structures described in the other embodiments and the like.
  • FIG. 15B is a block diagram illustrating a structural example of the drive circuit layer 110A.
  • the drive circuit layer 110A has an RW array 127A in place of the RW array 127 of the drive circuit layer 110. Since the structure of the drive circuit layer 110A other than the RW array 127A is the same as that of the drive circuit layer 110, detailed description thereof in this embodiment will be omitted.
  • the RW array 127A has one RW circuit 129 for one row of memory cells 10.
  • the RW circuit 129 in the first row is shown as an RW circuit 129[1]
  • the RW circuit 129 in the i-th row is shown as an RW circuit 129[i].
  • the RW circuit 129 on the P-th row is shown as an RW circuit 129[P].
  • FIG. 16 is a perspective view showing a part of the memory layer 120 that is N layers and a part of the drive circuit layer 110A.
  • an i-th row RW circuit 129 (RW circuit 129[i]) and an i-th row bit line WBL (bit lines WBL[i,1] to bit lines WBL[i,R]) are shown.
  • Bit lines RBL of the i-th row (bit lines RBL[i,1] to bit lines RBL[i,Q]).
  • the RW circuit 129[i] is electrically connected to the bit lines WBL[i,1] to WBL[i,R] and the bit lines RBL[i,1] to RBL[i,Q]. ..
  • the degree of freedom in designing the RW circuit 129 can be increased as compared with the case where the RW circuits 129 are arranged in a matrix of P rows and Q columns. Moreover, since the occupied area of the RW array 127A can be reduced, the degree of freedom in designing all the circuits included in the drive circuit layer 110A can be increased.
  • ⁇ Memory device 100C In the above memory device 100B, since all the bit lines included in one row are connected to one RW circuit 129, the load such as the wiring capacitance applied to the RW circuit 129 is likely to be large. In particular, as the storage capacity of the storage device increases and the number of bit lines included in one row increases, the effect becomes large, and the data read/write speed and accuracy are likely to decrease.
  • the selection circuit 153 between the memory cell 10 and the RW circuit 129 the number of the bit lines WBL and the bit lines RBL electrically connected to the RW circuit 129 during the read/write operation is reduced, and the load applied to the RW circuit 129 is reduced. To reduce.
  • FIG. 18A shows a storage device 100C.
  • the storage device 100C is a modified example of the storage device 100B. Therefore, in order to reduce the repetition of the description, the difference between the storage device 100C and the storage device 100B will be described.
  • the memory device 100C has a functional layer 150 between the memory layer 120 and the drive circuit layer 110A.
  • FIG. 18B is a block diagram illustrating a configuration example of the functional layer 150.
  • the functional layer 150 has a control circuit 151 and a selection circuit group 152.
  • the selection circuit group 152 has one selection circuit 153 for one row of memory cells 10.
  • the selection circuit 153 in the first row is shown as a selection circuit 153[1] and the selection circuit 153 in the i-th row is shown as a selection circuit 153[i]. Further, the selection circuit 153 on the P-th row is shown as a selection circuit 153 [P].
  • FIG. 19 is a perspective view showing a part of the memory layer 120, a part of the functional layer 150, and a part of the drive circuit layer 110A. 20, the i-th row RW circuit 129 (RW circuit 129[i]), the i-th row selection circuit 153 (selection circuit 153[i]), and the i-th row bit line WBL (in FIG. 20, Bit line WBL[i,1] to bit line WBL[i,6]) and bit line RBL of the i-th row (bit line RBL[i,1] to bit line RBL[i,12] in FIG. 20) It is a figure which shows the connection example of.
  • the i-th bit line WBL and the i-th bit line RBL are electrically connected to the selection circuit 153[i].
  • the selection circuit 153[i] is electrically connected to the RW circuit 129[i] through the wiring 154W[i] and the wiring 154R[i].
  • the wiring 154W[i] is electrically connected to the node NW of the RW circuit 129[i].
  • the wiring 154R[i] is electrically connected to the node NR of the RW circuit 129[i] (see FIG. 19).
  • the selection circuit 153 has G (G is a natural number of 2 or more) switch groups 155.
  • the first switch group 155 is referred to as a switch group 155[1].
  • a switch group 155[2] that is the second switch group 155 and a switch group 155[3] that is the third switch group 155 are shown.
  • the selection circuit 153[i] has the plurality of switch groups 155.
  • two switch groups 155 (a switch group 155[1] and a switch group 155[2]) are shown.
  • One switch group 155 has a plurality of switches 156.
  • FIG. 21 illustrates an example in which the switch group 155[1] includes the switches 156[11] to 156[19].
  • the switches 156[21] to 156[29] are included in the switch group 155[2] is shown.
  • the switch 156[11] is provided between the bit line WBL[i,1] and the wiring 154W[i].
  • the switch 156[12] is provided between the bit line RBL[i,1] and the wiring 154R[i].
  • the switch 156[13] is provided between the bit line RBL[i,2] and the wiring 154R[i].
  • the switch 156[14] is provided between the bit line WBL[i,2] and the wiring 154W[i].
  • the switch 156[15] is provided between the bit line RBL[i,3] and the wiring 154R[i].
  • the switch 156[16] is provided between the bit line RBL[i,4] and the wiring 154R[i].
  • the switch 156[17] is provided between the bit line WBL[i,3] and the wiring 154W[i].
  • the switch 156[18] is provided between the bit line RBL[i, 5] and the wiring 154R[i].
  • the switch 156[19] is provided between the bit line RBL[i,6] and the wiring 154R[i].
  • the control circuit 151 is electrically connected to the peripheral circuit 115. Further, the control circuit 151 has a function of controlling the operation of the switch group 155[1] through the wiring 157[1]. In other words, the switches 156[11] to 156[19] are controlled to be in a conductive state (on state) and a non-conductive state (off state) by a signal supplied from the control circuit 151 through the wiring 157[1]. To be done.
  • the switch 156[21] is provided between the bit line WBL[i,4] and the wiring 154W[i].
  • the switch 156[22] is provided between the bit line RBL[i, 7] and the wiring 154R[i].
  • the switch 156[23] is provided between the bit line RBL[i, 8] and the wiring 154R[i].
  • the switch 156[24] is provided between the bit line WBL[i, 5] and the wiring 154W[i].
  • the switch 156[25] is provided between the bit line RBL[i, 9] and the wiring 154R[i].
  • the switch 156[26] is provided between the bit line RBL[i, 10] and the wiring 154R[i].
  • the switch 156[27] is provided between the bit line WBL[i, 6] and the wiring 154W[i].
  • the switch 156[28] is provided between the bit line RBL[i, 11] and the wiring 154R[i].
  • the switch 156[29] is provided between the bit line RBL[i, 12] and the wiring 154R[i].
  • the control circuit 151 has a function of controlling the operation of the switch group 155[2] through the wiring 157[2]. In other words, the conductive state and the non-conductive state of the switches 156[21] to 156[29] are controlled by the signal supplied from the control circuit 151 through the wiring 157[2].
  • the wiring 157[3] has a function of transmitting a control signal to the plurality of switches 156 included in the switch group 155[3] (not illustrated).
  • the control circuit 151 selects the switch group 155 to be turned on according to the bit line used. For example, when performing a data read/write operation with respect to the memory cell 10 connected to the bit line RBL[i, 7], the control circuit 151 turns on the switch group 155[2] and sets the other switch group 155. Turn off.
  • the switch group 155 By selecting the switch group 155 to be turned on, the number of bit lines WBL and bit lines RBL electrically connected to the RW circuit 129 at the time of reading and writing operation can be reduced. Therefore, the load such as wiring capacitance applied to the RW circuit 129 can be reduced.
  • bit lines WBL and six bit lines RBL are connected to one switch group 155
  • the number of bit lines WBL and bit lines RBL connected to one switch group 155 is shown. Is not limited to this.
  • one of the bit line WBL and the bit line RBL may be electrically connected to the switch group 155 and the other may be electrically connected to the RW circuit 129.
  • the number G of the switch group 155 is preferably a divisor of the number R of the bit lines WBL included in one row.
  • the number G of the switch group 155 is preferably a divisor of the number Q of the bit lines RBL included in one row.
  • a switching element such as a MEMS (Micro Electro Mechanical Systems) element or a transistor can be used.
  • a transistor is used as the switch 156, an OS transistor is preferably used.
  • This embodiment can be implemented in appropriate combination with any of the structures described in the other embodiments and the like.
  • FIG. 22A and 22B illustrate a structure of a memory cell 860 included in a memory device according to one embodiment of the present invention.
  • FIG. 22A is a top view of the memory cell 860 and its periphery.
  • 22B is a cross-sectional view of the memory cell 860, and FIG. 22B corresponds to a portion indicated by dashed-dotted line A1-A2 in FIG. 22B shows a cross section in the channel length direction of the transistor 600 and a cross section in the channel width direction of the transistor 700.
  • the X direction, the Y direction, and the Z direction shown in FIG. 22A are directions orthogonal to or intersecting with each other.
  • the X direction and the Y direction are parallel or substantially parallel to the substrate surface
  • the Z direction is perpendicular or substantially vertical to the substrate surface.
  • the memory cell 860 described in this embodiment includes a transistor 600, a transistor 700, and a capacitor 655.
  • the memory cell 860 corresponds to the memory cell 10 described in the above embodiment, and the transistor 600, the transistor 700, and the capacitor 655 are the transistor 11A, the transistor 11B, and the capacitor 12 described in the above embodiment, respectively.
  • the source and the drain of the transistor 600, the gate of the transistor 700, and one of the electrodes of the capacitor 655 are electrically connected to each other.
  • the transistor 600 and the transistor 700 are provided over the insulator 614, and the insulator 680 is provided over part of the transistor 600 and the transistor 700.
  • An insulator 682 is placed over the transistor 600, the transistor 700, and the insulator 680; an insulator 685 is placed over the insulator 682; a capacitor 655 is placed over the insulator 685;
  • An insulator 688 is placed on top.
  • the insulator 614, the insulator 680, the insulator 682, the insulator 685, and the insulator 688 function as an interlayer film.
  • the transistor 600 includes an insulator 616 over an insulator 614, a conductor 605 (a conductor 605 a, and a conductor 605 b) which is arranged so as to be embedded in the insulator 616, over the insulator 616, and a conductor.
  • Insulator 622 over body 605, insulator 624 over insulator 622, oxide 630a over insulator 624, oxide 630b over oxide 630a, oxide 643a over oxide 630b, and oxide.
  • the oxide 630c is in contact with the side surface of the oxide 643a, the side surface of the oxide 643b, the side surface of the conductor 642a, and the side surface of the conductor 642b, respectively.
  • the top surface of the conductor 660 is provided to be substantially aligned with the top surface of the insulator 650, the top surface of the oxide 630c, and the top surface of the insulator 680.
  • the insulator 682 is in contact with the top surfaces of the conductor 660, the insulator 650, the oxide 630c, and the insulator 680, respectively.
  • the oxide 630a, the oxide 630b, and the oxide 630c may be collectively referred to as the oxide 630.
  • the oxide 643a and the oxide 643b may be collectively referred to as the oxide 643.
  • the conductor 642a and the conductor 642b may be collectively referred to as a conductor 642.
  • the conductor 660 functions as a gate, and the conductors 642a and 642b function as a source and a drain, respectively. Further, the conductor 605 functions as a back gate.
  • the transistor 600 is formed in a self-aligned manner so that the conductor 660 functioning as a gate fills an opening formed in the insulator 680 or the like. As described above, in the memory device according to this embodiment, the conductor 660 can be reliably arranged in the region between the conductor 642a and the conductor 642b without alignment.
  • the transistor 700 includes the insulator 616 over the insulator 614, the conductor 705 (the conductor 705a, and the conductor 705b) arranged so as to be embedded in the insulator 616, the insulator 616, and the conductor 705.
  • the oxide 730c, the insulator 750 over the oxide 730c, and the conductor 760 (the conductor 760a and the conductor 760b) which is located over the insulator 750 and overlaps with the oxide 730c.
  • the oxide 730c is in contact with the side surface of the oxide 743a, the side surface of the oxide 743b, the side surface of the conductor 742a, and the side surface of the conductor 742b, respectively.
  • the top surface of the conductor 760 is provided to be substantially aligned with the top surface of the insulator 750, the top surface of the oxide 730c, and the top surface of the insulator 680.
  • the insulator 682 is in contact with the top surfaces of the conductor 760, the insulator 750, the oxide 730c, and the insulator 680, respectively.
  • the oxide 730a, the oxide 730b, and the oxide 730c may be collectively referred to as the oxide 730.
  • the oxide 743a and the oxide 743b may be collectively referred to as an oxide 743.
  • the conductor 742a and the conductor 742b may be collectively referred to as a conductor 742.
  • the conductor 760 functions as a gate, and the conductors 742a and 742b function as a source and a drain, respectively.
  • the conductor 705 functions as a back gate.
  • a conductor 760 functioning as a gate is formed in a self-aligned manner so as to fill an opening formed in the insulator 680 or the like. As described above, in the memory device according to this embodiment, the conductor 760 can be reliably arranged in the region between the conductor 742a and the conductor 742b without alignment.
  • the transistor 700 is formed in the same layer as the transistor 600 and has a similar structure. Therefore, although a cross section in the channel length direction of the transistor 700 is not illustrated, the transistor 700 has the same structure as the cross section in the channel length direction of the transistor 600 illustrated in FIG. That is, the oxide 743 and the conductor 742, which are not illustrated in the cross-sectional view, also have the same structure as the oxide 643 and the conductor 642 illustrated in FIG. Note that although a cross section in the channel width direction of the transistor 600 is not illustrated, the transistor 600 has a structure similar to that of the transistor 700 in the channel width direction illustrated in FIG.
  • the oxide 730 has a structure similar to that of the oxide 630, and the description of the oxide 630 can be referred to.
  • the conductor 705 has a structure similar to that of the conductor 605, and the description of the conductor 605 can be referred to.
  • the oxide 743 has a structure similar to that of the oxide 643, and the description of the oxide 643 can be referred to.
  • the conductor 742 has a structure similar to that of the conductor 642, and the description of the conductor 642 can be referred to.
  • the insulator 750 has a structure similar to that of the insulator 650, and the description of the insulator 650 can be referred to.
  • the conductor 760 has a structure similar to that of the conductor 660, and the description of the conductor 660 can be referred to. Unless otherwise specified, the description of the structure of the transistor 600 can be referred to for the structure of the transistor 700 as described above.
  • the oxide 630 and the oxide 730 including a region where a channel is formed (hereinafter also referred to as a channel formation region) is formed in a metal oxide (hereinafter referred to as an oxide) which functions as an oxide semiconductor. It is also preferable to use).
  • an energy gap of 2 eV or more, preferably 2.5 eV or more is preferably used.
  • an In-M-Zn oxide (the element M is aluminum, gallium, yttrium, tin, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium).
  • the element M is preferably aluminum, gallium, yttrium, or tin.
  • an In-M oxide, an In-Zn oxide, or an M-Zn oxide may be used as the oxide semiconductor.
  • the off-state current of the transistor 600 and the transistor 700 including an oxide semiconductor in the channel formation region is extremely small, a semiconductor device with low power consumption can be provided. Further, the off-state current of the transistors 600 and 700 hardly increases even in a high temperature environment. Specifically, the off-state current hardly increases even at an ambient temperature of room temperature or higher and 200° C. or lower. Therefore, the operation is stable even in a high temperature environment, and a highly reliable storage device can be realized.
  • the capacitance value of the capacitor 655 can be set small. As a result, the area occupied by the memory cell 860 can be reduced and the memory device can be integrated.
  • the conductor 742a, the conductor 660, the conductor 605, and the conductor 705 preferably extend in the Y direction.
  • the conductor 742a functions as the selection line SL described in any of the above embodiments.
  • the conductor 660 functions as the word line WWL described in the above embodiment.
  • the conductor 605 functions as the wiring BGL1 described in the above embodiment.
  • the conductor 705 functions as the wiring BGL2 described in the above embodiment.
  • the capacitor 655 includes a conductor 646a over the insulator 685, an insulator 686 covering the conductor 646a, and a conductor 656 which is provided over the insulator 686 so as to overlap with at least part of the conductor 656. ..
  • the conductor 646a functions as one electrode of the capacitor 655
  • the conductor 646b functions as the other electrode of the capacitor 655.
  • the insulator 686 functions as a dielectric of the capacitor 655.
  • the conductor 656 extend in the Y direction and function as the capacitance line CL described in any of the above embodiments.
  • openings are formed in the insulator 622, the insulator 624, the insulator 672, the insulator 673, the insulator 680, the insulator 682, and the insulator 685, and the conductor 640 (the conductor 640a, The conductor 640b, the conductor 640c, and the conductor 640d) are provided so as to be embedded in the opening. Further, the insulator 685 and the conductor 640 are provided so that their upper surfaces are aligned with each other.
  • the conductor 640a has a lower surface in contact with the conductor 642a and an upper surface in contact with the conductor 646a.
  • the lower surface of the conductor 640c is in contact with the conductor 760 and the upper surface is in contact with the conductor 646a. In this manner, one of the source and the drain of the transistor 600, the gate of the transistor 700, and one of the electrodes of the capacitor 655 are electrically connected.
  • the conductor 640b is provided in contact with the side surface of the conductor 642b.
  • the conductor 615 and the conductor 607 are provided below the conductor 640b, and the conductor 646b and the conductor 657 are provided above the conductor 640b.
  • the conductor 607 is provided in the opening formed in the insulator 614.
  • the conductor 615 is formed in the same layer as the conductor 605 and has a similar structure.
  • the conductor 646b is formed in the same layer as the conductor 646a and has a similar structure.
  • the conductor 657 is provided in the opening formed in the insulator 686 and the insulator 688.
  • the conductor 640b is electrically connected to the conductor 640b of the memory cell 860 in the lower layer by the conductor 607 and the conductor 615.
  • the conductor 640b is electrically connected to the conductor 640b of the memory cell 860 in the upper layer by the conductor 646b and the conductor 657.
  • the conductor 607, the conductor 615, the conductor 640b, the conductor 646b, and the conductor 657 extend in the Z direction and function as the bit line WBL described in the above embodiment.
  • the conductor 640d is provided in contact with the side surface of the conductor 742b.
  • a conductor 715 is provided below the conductor 640d.
  • the conductor 640d is electrically connected to the upper and lower conductors 640d. As described above, the conductor 715, the conductor 640d, and the like extend in the Z direction and function as the bit line RBL described in the above embodiment.
  • the transistor 600 and the transistor 700 can be formed in the same layer as illustrated in FIG. 22B. Therefore, the manufacturing process of the memory device can be shortened and the productivity can be improved.
  • a memory cell 860 illustrated in FIG. 22 and the like is an example of a structure of a memory device, and a transistor, a capacitor, or the like having an appropriate structure may be arranged as appropriate depending on a circuit structure or a driving method.
  • the oxide 630 is provided over the oxide 630a over the insulator 624, the oxide 630b over the oxide 630a, and the oxide 630b, and at least part of the oxide 630 is over the oxide 630b.
  • the oxide 630c in contact therewith is preferable.
  • the side surface of the oxide 630c is preferably provided in contact with the oxide 643a, the oxide 643b, the conductor 642a, the conductor 642b, the insulator 672, the insulator 673, and the insulator 680.
  • the oxide 630 includes the oxide 630a, the oxide 630b over the oxide 630a, and the oxide 630c over the oxide 630b.
  • the oxide 630a under the oxide 630b, diffusion of impurities from the structure formed below the oxide 630a into the oxide 630b can be suppressed.
  • the oxide 630c over the oxide 630b, diffusion of impurities into the oxide 630b from a structure formed above the oxide 630c can be suppressed.
  • the transistor 600 has a structure in which three layers of the oxide 630a, the oxide 630b, and the oxide 630c are stacked in the channel formation region and the vicinity thereof, the present invention is not limited to this. ..
  • a single layer of the oxide 630b, a two-layer structure of the oxide 630b and the oxide 630a, a two-layer structure of the oxide 630b and the oxide 630c, or a stacked structure of four or more layers may be provided.
  • the oxide 630c may have a two-layer structure and a four-layer stacked structure may be provided.
  • the oxide 630 preferably has a stacked-layer structure including oxides in which the atomic ratio of each metal atom is different.
  • the atomic ratio of the element M in the constituent elements is higher than the atomic ratio of the element M in the constituent elements in the metal oxide used for the oxide 630b. It is preferable.
  • the atomic ratio of the element M to In is preferably higher than the atomic ratio of the element M to In in the metal oxide used for the oxide 630b.
  • the atomic ratio of In to the element M is preferably higher than the atomic ratio of In to the element M in the metal oxide used for the oxide 630a.
  • a metal oxide that can be used for the oxide 630a or the oxide 630b can be used. Note that in the metal oxide used for the oxide 630c, the atomic ratio of In to the element M may be higher than that in the metal oxide used for the oxide 630b.
  • the above metal oxide may be used.
  • an In oxide may be used as the oxide 630b.
  • a material that can be used for the oxide 630b may be applied to the oxide 630c and the oxide 630c may be provided as a single layer or a stacked layer.
  • the oxides 630b and 630c it is preferable to increase the ratio of indium in the film because the on-state current, field-effect mobility, or the like of the transistor can be increased. Further, the above-mentioned composition in the vicinity includes a range of ⁇ 30% of a desired atomic number ratio.
  • the composition of elements contained in the metal oxide may be changed depending on the operating frequency required for the transistor.
  • the oxide 630b may have crystallinity.
  • a CAAC-OS c-axis aligned crystalline oxide semiconductor
  • An oxide having crystallinity such as CAAC-OS has few impurities and defects (such as oxygen vacancies) and has a high crystallinity and a dense structure. Therefore, extraction of oxygen from the oxide 630b by the source electrode or the drain electrode can be suppressed. Further, even if heat treatment is performed, oxygen can be reduced from being extracted from the oxide 630b, so that the transistor 600 is stable against a high temperature (so-called thermal budget) in a manufacturing process.
  • the oxide 630c is preferably provided in the opening provided in the interlayer film including the insulator 680. Therefore, the insulator 650 and the conductor 660 have a region overlapping with the stacked-layer structure of the oxide 630b and the oxide 630a with the oxide 630c interposed therebetween. With such a structure, the oxide 630c and the insulator 650 can be formed by continuous film formation; therefore, the interface between the oxide 630 and the insulator 650 can be kept clean. Therefore, the influence of interface scattering on carrier conduction is reduced, and the transistor 600 can obtain high on-state current and high frequency characteristics.
  • An oxide semiconductor having a low carrier concentration is preferably used for the oxide 630 (eg, the oxide 630b).
  • the concentration of impurities in the oxide semiconductor may be lowered and the density of defect states may be lowered.
  • low impurity concentration and low defect level density are referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • impurities in the oxide semiconductor include hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, silicon, and the like.
  • an oxide semiconductor reacts with oxygen which is bonded to a metal atom to be water, which might cause oxygen deficiency (also referred to as V 2 O 3 ) in the oxide semiconductor.
  • oxygen deficiency also referred to as V 2 O 3
  • defects containing hydrogen to an oxygen vacancy Functions as a donor, sometimes electrons serving as carriers are generated.
  • part of hydrogen may be bonded to oxygen which is bonded to a metal atom to generate an electron which is a carrier. Therefore, a transistor including an oxide semiconductor which contains a large amount of hydrogen is likely to have normally-on characteristics. Further, hydrogen in the oxide semiconductor is likely to move due to stress such as heat and an electric field; therefore, when a large amount of hydrogen is contained in the oxide semiconductor, reliability of the transistor might be deteriorated.
  • V OH can function as a donor of an oxide semiconductor.
  • the oxide semiconductor may be evaluated not by the donor concentration but by the carrier concentration. Therefore, in this specification and the like, a carrier concentration which is assumed to be a state where no electric field is applied may be used as a parameter of the oxide semiconductor, instead of the donor concentration. That is, the “carrier concentration” described in this specification and the like can be called the “donor concentration” in some cases.
  • the V O H to obtain a sufficiently reduced oxide semiconductor the moisture in the oxide semiconductor, to remove impurities such as hydrogen (dehydration, may be described as dehydrogenation.)
  • it is important to supply oxygen to the oxide semiconductor to fill oxygen vacancies (sometimes referred to as oxygenation treatment).
  • the V O H oxide semiconductor impurity is sufficiently reduced such by using a channel formation region of the transistor, it is possible to have stable electrical characteristics.
  • the hydrogen concentration of the oxide 630b obtained by secondary ion mass spectrometry is less than 1 ⁇ 10 20 atoms/cm 3 , and preferably less than 1 ⁇ 10 19 atoms/cm 3 . It can be preferably less than 5 ⁇ 10 18 atoms/cm 3 , and more preferably less than 1 ⁇ 10 18 atoms/cm 3 .
  • the oxide 630 in which impurities such as hydrogen are sufficiently reduced in the channel formation region of the transistor 600 normally-off characteristics can be obtained, stable electrical characteristics can be obtained, and reliability can be improved. it can.
  • the carrier concentration of the oxide semiconductor in the region functioning as a channel formation region is preferably 1 ⁇ 10 18 cm ⁇ 3 or lower, and 1 ⁇ 10 17 cm ⁇ 3. Less than 1 ⁇ 10 16 cm ⁇ 3 , more preferably less than 1 ⁇ 10 13 cm ⁇ 3 , still more preferably less than 1 ⁇ 10 12 cm ⁇ 3. More preferable. Note that there is no particular limitation on the lower limit of the carrier concentration of the oxide semiconductor in the region functioning as a channel formation region, but it can be set to, for example, 1 ⁇ 10 ⁇ 9 cm ⁇ 3 .
  • a material that suppresses diffusion of impurities (hereinafter also referred to as a barrier material against impurities) is used and impurities such as hydrogen are used.
  • a barrier property is a function of suppressing diffusion of a corresponding substance (also referred to as low permeability).
  • the corresponding substance has a function of capturing and fixing (also referred to as gettering).
  • an insulating film having a barrier property may be referred to as a barrier insulating film.
  • silicon nitride or silicon nitride oxide has a high barrier property against hydrogen, it is preferably used as a sealing material.
  • metal oxides such as aluminum oxide, hafnium oxide, gallium oxide, and indium gallium zinc oxide can be given.
  • the insulator 614 aluminum oxide, hafnium oxide, or the like is preferably used.
  • impurities such as water or hydrogen can be suppressed from diffusing from the substrate side to the transistor 600 side.
  • oxygen contained in the insulator 624 and the like can be suppressed from diffusing to the substrate side.
  • the conductor 605 is arranged so as to overlap with the oxide 630 and the conductor 660. Further, the conductor 605 is preferably provided by being embedded in the insulator 616.
  • the threshold voltage (Vth of the transistor 600 is changed by changing the potential applied to the conductor 605 independently of the potential applied to the conductor 660. ) Can be controlled.
  • Vth of the transistor 600 can be further increased and off-state current can be reduced. Therefore, applying a negative potential to the conductor 605 can reduce the drain current when the potential applied to the conductor 660 is 0 V, as compared to the case where no potential is applied.
  • the conductor 605 is preferably provided larger than the size of a region of the oxide 630 which does not overlap with the conductors 642a and 642b as illustrated in FIG.
  • the conductor 605 preferably extends in a region outside the end portion of the oxide 630 which intersects with the channel width direction. That is, it is preferable that the conductor 605 and the conductor 660 overlap with each other with the insulator provided outside the side surface of the oxide 630 in the channel width direction.
  • charge-up local charging
  • the conductor 605 may overlap with at least the oxide 630 located between the conductor 642a and the conductor 642b.
  • the height of the bottom surface of the conductor 660 in a region where the oxide 630a and the oxide 630b do not overlap with the conductor 660 is lower than that of the bottom surface of the oxide 630b.
  • the conductor 660 functioning as a gate has a structure in which the side surface and the top surface of the oxide 630b in the channel formation region are covered with the oxide 630c and the insulator 650, whereby an electric field generated from the conductor 660 is generated. Can easily act on the entire channel formation region generated in the oxide 630b. Therefore, the on-state current of the transistor 600 can be increased and the frequency characteristics can be improved.
  • a structure of a transistor in which a channel formation region is electrically surrounded by an electric field of a first gate and a second gate is referred to as a surrounded channel (S-channel) structure.
  • the conductor 605a is preferably a conductor that suppresses permeation of impurities such as water or hydrogen and oxygen.
  • impurities such as water or hydrogen and oxygen.
  • titanium, titanium nitride, tantalum, or tantalum nitride can be used.
  • the conductor 605b is preferably formed using a conductive material containing tungsten, copper, or aluminum as its main component.
  • the conductor 605 is illustrated as having two layers, it may have a multilayer structure of three or more layers.
  • the insulator 616, the insulator 680, the insulator 685, and the insulator 688 preferably have lower dielectric constants than the insulator 614.
  • a material having a low dielectric constant as the interlayer film, it is possible to reduce the parasitic capacitance generated between the wirings.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, fluorine-added silicon oxide, carbon-added silicon oxide, carbon, and Nitrogen-added silicon oxide, silicon oxide having holes, or the like may be used as appropriate.
  • the insulator 616, the insulator 680, the insulator 685, and the insulator 688 are formed by a CVD method or an ALD method using a compound gas which does not contain hydrogen atoms or has a small content of hydrogen atoms. Good.
  • a gas having molecules containing silicon atoms is mainly used as a film forming gas.
  • the number of hydrogen atoms contained in the molecule containing the silicon atom is preferably small, and more preferably the molecule containing the silicon atom does not contain hydrogen atom.
  • the film-forming gas other than the gas having a molecule containing a silicon atom preferably contains a small number of hydrogen atoms, and more preferably does not contain a hydrogen atom.
  • a molecule containing a silicon atom for example, tetraisocyanate silane, tetracyanate silane, tetracyanosilane, hexaisocyanate silane, octaisocyanate silane, etc. can be used.
  • a molecule in which the same type of functional group is bonded to a silicon atom is illustrated, but the present embodiment is not limited to this. You may make it the structure which a different kind of functional group couple
  • halogen Cl, Br, I, or F
  • the functional group R may be used as the functional group R.
  • halogen Cl, Br, I, or F
  • 1 ⁇ x ⁇ 2 and 1 ⁇ y ⁇ 6 As such a molecule containing a silicon atom, for example, tetrachlorosilane (SiCl 4 ) or hexachlorodisilane (Si 2 Cl 6 ) can be used.
  • halogen other than chlorine such as bromine, iodine, or fluorine
  • a structure in which different kinds of halogens are bonded to silicon atoms may be adopted.
  • the insulator 622 and the insulator 624 have a function as a gate insulator.
  • the insulator 624 which is in contact with the oxide 630 is preferably desorbed by heating.
  • oxygen released by heating may be referred to as excess oxygen.
  • the insulator 624 may be formed using silicon oxide, silicon oxynitride, or the like as appropriate.
  • an oxide material from which part of oxygen is released by heating is preferably used.
  • the oxide that desorbs oxygen by heating means that the desorption amount of oxygen molecules is 1.0 ⁇ 10 18 molecules/cm 3 or more, preferably by thermal desorption gas analysis (TDS (Thermal Desorption Spectroscopy) analysis).
  • TDS Thermal Desorption gas analysis
  • the surface temperature of the film during the TDS analysis is preferably 100° C. or higher and 700° C. or lower, or 100° C. or higher and 400° C. or lower.
  • the insulator 622 preferably functions as a barrier insulating film that suppresses impurities such as water or hydrogen from entering the transistor 600 from the substrate side.
  • the insulator 622 preferably has lower hydrogen permeability than the insulator 624.
  • the insulator 622 preferably has a function of suppressing diffusion of oxygen (eg, at least one of oxygen atoms and oxygen molecules) (the oxygen is less likely to permeate).
  • the insulator 622 preferably has lower oxygen permeability than the insulator 624.
  • the insulator 622 has a function of suppressing diffusion of oxygen and impurities, and thus oxygen in the oxide 630 can be prevented from diffusing below the insulator 622, which is preferable.
  • the conductor 605 can be prevented from reacting with the insulator 624 and oxygen contained in the oxide 630.
  • an insulator containing an oxide of one or both of aluminum and hafnium which are insulating materials, may be used.
  • the insulator containing one or both oxides of aluminum and hafnium it is preferable to use aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), or the like.
  • the insulator 622 is formed using such a material, the insulator 622 suppresses release of oxygen from the oxide 630 and mixture of impurities such as hydrogen from the peripheral portion of the transistor 600 into the oxide 630. Functions as a layer.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to these insulators.
  • these insulators may be nitrided. Silicon oxide, silicon oxynitride, or silicon nitride may be stacked over the above insulator and used.
  • the insulator 622 is made of, for example, aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ) or (Ba,Sr)TiO 3 (BST).
  • An insulator including a so-called high-k material may be used in a single layer or a stacked layer. As transistors become finer and more highly integrated, thinning of the gate insulator may cause problems such as leakage current. By using a high-k material for the insulator functioning as a gate insulator, it is possible to reduce the gate potential during transistor operation while maintaining the physical film thickness.
  • the insulator 622 and the insulator 624 may have a stacked structure including two or more layers.
  • the laminated structure is not limited to the same material, and may be a laminated structure made of different materials.
  • the oxide 643 (the oxide 643a and the oxide 643b) may be provided between the oxide 630b and the conductor 642 (the conductor 642a and the conductor 642b) which functions as a source electrode or a drain electrode. .. Since the conductor 642 and the oxide 630 are not in contact with each other, the conductor 642 can suppress absorption of oxygen in the oxide 630. That is, by preventing the conductor 642 from being oxidized, it is possible to suppress a decrease in the conductivity of the conductor 642. Therefore, the oxide 643 preferably has a function of suppressing oxidation of the conductor 642.
  • the oxide 643 preferably has a function of suppressing permeation of oxygen.
  • the oxide 643 having a function of suppressing permeation of oxygen between the conductor 642 functioning as a source electrode or a drain electrode and the oxide 630b, electric power between the conductor 642 and the oxide 630b is reduced. It is preferable because the resistance is reduced. With such a structure, electric characteristics of the transistor 600 and reliability of the transistor 600 can be improved.
  • a metal oxide containing the element M may be used as the oxide 643.
  • the element M is preferably aluminum, gallium, yttrium, or tin.
  • the oxide 643 preferably has a higher concentration of the element M than the oxide 630b.
  • gallium oxide may be used as the oxide 643.
  • a metal oxide such as an In-M-Zn oxide may be used.
  • the atomic ratio of the element M to In is preferably higher than the atomic ratio of the element M to In in the metal oxide used for the oxide 630b.
  • the film thickness of the oxide 643 is preferably 0.5 nm or more and 5 nm or less, and more preferably 1 nm or more and 3 nm or less. Further, the oxide 643 preferably has crystallinity. When the oxide 643 has crystallinity, release of oxygen in the oxide 630 can be favorably suppressed. For example, if the oxide 643 has a hexagonal crystal structure or the like, release of oxygen in the oxide 630 can be suppressed in some cases.
  • the oxide 643 does not necessarily have to be provided.
  • oxygen in the oxide 630 may diffuse into the conductor 642 and the conductor 642 may be oxidized. Oxidation of the conductor 642 is likely to reduce the conductivity of the conductor 642. Note that diffusion of oxygen in the oxide 630 into the conductor 642 can be restated as absorption of oxygen in the oxide 630 by the conductor 642.
  • the oxide 630 diffuses into the conductor 642 (the conductor 642a and the conductor 642b), whereby the conductor 642a and the oxide 630b are separated from each other, and Different layers may be formed between them. Since the different layer contains more oxygen than the conductor 642, it is estimated that the different layer has an insulating property.
  • the three-layer structure of the conductor 642, the different layer, and the oxide 630b can be regarded as a three-layer structure including a metal-insulator-semiconductor and a MIS (Metal-Insulator-Semiconductor) structure. It may be referred to as a diode junction structure mainly including the MIS structure.
  • the different layer is not limited to being formed between the conductor 642 and the oxide 630b; for example, when the different layer is formed between the conductor 642 and the oxide 630c, or It may be formed between the body 642 and the oxide 630b and between the conductor 642 and the oxide 630c.
  • the conductor 642 (the conductor 642a and the conductor 642b) which functions as a source electrode and a drain electrode is provided over the oxide 643.
  • the thickness of the conductor 642 may be, for example, 1 nm to 50 nm inclusive, preferably 2 nm to 25 nm inclusive.
  • the conductor 642 aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, strontium, It is preferable to use a metal element selected from lanthanum, an alloy containing the above metal element as a component, an alloy in which the above metal elements are combined, or the like.
  • the insulator 672 is provided in contact with the top surface of the conductor 642 and preferably functions as a barrier insulating film.
  • an insulator 673 which functions as a barrier insulating film is preferably provided over the insulator 672.
  • the insulator 672 and the insulator 673 preferably have a function of suppressing diffusion of oxygen.
  • the insulator 672 preferably has a function of suppressing diffusion of oxygen as compared with the insulator 680.
  • an insulator containing an oxide of one or both of aluminum and hafnium may be formed.
  • the insulator 673 for example, silicon nitride, silicon nitride oxide, or the like may be used.
  • impurities such as water or hydrogen can be suppressed from diffusing from the insulator 680 or the like which is provided with the insulator 672 and the insulator 673 to the transistor 600 side.
  • the transistor 600 is preferably surrounded by the insulator 672 and the insulator 673 which have a function of suppressing diffusion of impurities such as water or hydrogen and oxygen.
  • the insulator 650 functions as a gate insulator.
  • the insulator 650 is preferably arranged in contact with the top surface of the oxide 630c.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, fluorine-added silicon oxide, carbon-added silicon oxide, carbon-nitrogen-added silicon oxide, or silicon oxide having holes is used. be able to. In particular, silicon oxide and silicon oxynitride are preferable because they are stable to heat.
  • the insulator 650 is preferably formed using an insulator from which oxygen is released by heating. By providing an insulator from which oxygen is released by heating as the insulator 650 in contact with the top surface of the oxide 630c, oxygen can be effectively supplied to the channel formation region of the oxide 630b. Further, similarly to the insulator 624, the concentration of impurities such as water or hydrogen in the insulator 650 is preferably reduced. The thickness of the insulator 650 is preferably 1 nm or more and 20 nm or less.
  • a metal oxide may be provided between the insulator 650 and the conductor 660.
  • the metal oxide preferably suppresses oxygen diffusion from the insulator 650 to the conductor 660.
  • oxygen diffusion from the insulator 650 to the conductor 660 is suppressed. That is, a decrease in the amount of oxygen supplied to the oxide 630 can be suppressed.
  • oxidation of the conductor 660 due to oxygen in the insulator 650 can be suppressed.
  • the metal oxide may have a function as a part of the gate insulator. Therefore, when silicon oxide, silicon oxynitride, or the like is used for the insulator 650, the metal oxide is preferably a high-k material having a high relative dielectric constant. When the gate insulator has a stacked structure of the insulator 650 and the metal oxide, a stacked structure having high heat stability and a high relative dielectric constant can be obtained. Therefore, the gate potential applied during the operation of the transistor can be reduced while maintaining the physical film thickness of the gate insulator. Further, it is possible to reduce the equivalent oxide film thickness (EOT) of the insulator that functions as the gate insulator.
  • EOT equivalent oxide film thickness
  • a metal oxide containing one or more selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, magnesium, or the like may be used. it can.
  • the metal oxide may function as a part of the gate.
  • a conductive material containing oxygen may be provided on the channel formation region side.
  • a conductive material containing oxygen and a metal element contained in a metal oxide in which a channel is formed is preferably used.
  • a conductive material containing the above metal element and nitrogen may be used.
  • indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, and silicon were added.
  • Indium tin oxide may be used.
  • indium gallium zinc oxide containing nitrogen may be used.
  • the bottom surface and the side surface of the conductor 660 are arranged in contact with the insulator 650.
  • the conductor 660 is shown as a two-layer structure in FIG. 22, it may have a single-layer structure or a stacked structure of three or more layers.
  • the conductor 660a has a function of suppressing diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitric oxide molecules (N 2 O, NO, NO 2, etc.), and copper atoms. It is preferable to use materials. Alternatively, a conductive material having a function of suppressing diffusion of oxygen (eg, at least one of oxygen atoms and oxygen molecules) is preferably used.
  • the conductor 660a has a function of suppressing diffusion of oxygen
  • oxygen contained in the insulator 650 can prevent oxidation of the conductor 660b and decrease in conductivity.
  • a conductive material having a function of suppressing diffusion of oxygen for example, tantalum, tantalum nitride, ruthenium, ruthenium oxide, or the like is preferably used.
  • the conductor 660b is preferably formed using a conductive material containing tungsten, copper, or aluminum as its main component. Since the conductor 660 also functions as a wiring, it is preferable to use a conductor having high conductivity. For example, a conductive material containing tungsten, copper, or aluminum as its main component can be used. Further, the conductor 660b may have a stacked structure, for example, a stacked structure of titanium or titanium nitride and the above conductive material.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, silicon oxide added with fluorine, silicon oxide added with carbon, silicon oxide added with carbon and nitrogen, or silicon oxide having holes is used. It is preferable to use.
  • silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • a material such as silicon oxide, silicon oxynitride, or silicon oxide having pores is preferable because a region containing oxygen which is released by heating can be easily formed.
  • the insulator 680 may have a structure in which the above materials are stacked, for example, a stacked structure of silicon oxide formed by a sputtering method and silicon oxynitride formed over the silicon oxide by a CVD method. do it. Further, silicon nitride may be further stacked thereover.
  • the insulator 680 preferably contains excess oxygen.
  • the insulator 680 may be formed using silicon oxide, silicon oxynitride, or the like as appropriate. By providing the insulator 680 containing excess oxygen in contact with the oxide 630, oxygen vacancies in the oxide 630 can be reduced and the reliability of the transistor 600 can be improved.
  • the insulator 682 may be formed by a sputtering method in an atmosphere containing oxygen. By forming the insulator 682 in an atmosphere containing oxygen by a sputtering method, oxygen can be added to the insulator 680 while forming the film.
  • the concentration of impurities such as water or hydrogen in the insulator 680 be reduced. Further, the upper surface of the insulator 680 may be flattened.
  • the insulator 682 preferably functions as a barrier insulating film which suppresses impurities such as water or hydrogen from entering the insulator 680 from above. Further, the insulator 682 preferably functions as a barrier insulating film which suppresses permeation of oxygen.
  • an insulator such as aluminum oxide, silicon nitride, or silicon nitride oxide may be used.
  • aluminum oxide having a high barrier property against oxygen may be used as the insulator 682.
  • the insulator 682 is in direct contact with the oxide 630c.
  • diffusion of oxygen contained in the insulator 680 into the conductor 660 can be suppressed. Therefore, oxygen contained in the insulator 680 can be efficiently supplied to the oxide 630a and the oxide 630b through the oxide 630c, so that oxygen vacancies in the oxide 630a and the oxide 630b are reduced.
  • the electrical characteristics and reliability of the transistor 600 can be improved.
  • an insulator 685 which functions as an interlayer film is preferably provided over the insulator 682.
  • the insulator 685 preferably has a reduced concentration of impurities such as water or hydrogen in the film.
  • the conductor 640 is preferably formed using a conductive material containing tungsten, copper, or aluminum as its main component. Further, the conductor 640 may have a stacked structure. Note that the conductor 640 is circular in a top view in FIG. 22A; however, the conductor 640 is not limited to this. For example, the conductor 640 may have a substantially circular shape such as an ellipse, a polygonal shape such as a quadrangle, or a polygonal shape such as a quadrangle with rounded corners in a top view.
  • the conductor 640 has a stacked-layer structure
  • a conductive material having a function of suppressing permeation of impurities such as water or hydrogen and oxygen For example, it is preferable to use tantalum, tantalum nitride, titanium, titanium nitride, ruthenium, ruthenium oxide, or the like.
  • the conductive material having a function of suppressing permeation of impurities such as water or hydrogen and oxygen may be used as a single layer or a stacked layer.
  • the conductor 646a is arranged in contact with the top surfaces of the conductor 640a and the conductor 640c, and the conductor 646b is arranged in contact with the top surface of the conductor 640b.
  • the conductors 646a and 646b are preferably formed using a conductive material containing tungsten, copper, or aluminum as its main component.
  • the conductors 646a and 646b may have a stacked structure, for example, a stack of titanium or titanium nitride and the above conductive material. Note that the conductor may be formed so as to be embedded in the opening provided in the insulator.
  • An insulator 686 is provided so as to cover the insulator 685, the conductor 646a, and the conductor 646b.
  • the insulator 686 is, for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, aluminum nitride, hafnium oxide, hafnium oxynitride, hafnium nitride oxide, hafnium nitride, or oxide. Zirconium or the like may be used and can be provided as a stacked layer or a single layer.
  • the insulator 686 may have a stacked-layer structure of a material having high dielectric strength such as silicon oxynitride and a high dielectric constant (high-k) material.
  • the capacitor 655 has an insulator having a high dielectric constant (high-k), whereby sufficient capacity can be secured, and an insulator having high dielectric strength can improve the dielectric strength, and the capacitor 655 can have high dielectric strength. It is possible to suppress the electrostatic breakdown.
  • the insulator 686 is made of, for example, aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ) or (Ba, Sr)TiO 3 (BST).
  • Insulators containing high-k materials may be used in a single layer or stack.
  • a three-layer stack in which zirconium oxide, aluminum oxide, and zirconium oxide is sequentially formed, zirconium oxide, aluminum oxide, zirconium oxide, and aluminum oxide are formed. It may be formed in order and a four-layer stack or the like may be used.
  • insulator 686 a compound containing hafnium and zirconium may be used.
  • problems such as leakage current of transistors and capacitors may occur due to thinning of the gate insulator and the dielectric used for the capacitors.
  • a high-k material for a gate insulator and an insulator functioning as a dielectric used for a capacitor reduction in gate potential during operation of a transistor and securing of capacitance of the capacitor while maintaining a physical film thickness can be achieved. It will be possible.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, fluorine-added silicon oxide, carbon-added silicon oxide, carbon and nitrogen are used. Examples thereof include added silicon oxide, silicon oxide having pores, or resin.
  • the conductor 656 is arranged so as to overlap with at least part of the conductor 646a with the insulator 686 interposed therebetween.
  • an insulator 688 which functions as an interlayer film is preferably provided over the insulator 686 and the conductor 646b. Like the insulator 624 and the like, the insulator 688 preferably has a reduced concentration of impurities such as water or hydrogen in the film.
  • FIG. 23A is a top view of the memory cell 860 and its periphery.
  • 23B is a cross-sectional view of the memory cell 860, and FIG. 23B corresponds to a portion indicated by dashed-dotted line A1-A2 in FIG.
  • FIG. 23B a cross section in the channel length direction of the transistor 600 and a cross section in the channel width direction of the transistor 700 are shown.
  • the X direction, the Y direction, and the Z direction shown in FIG. 23A are directions orthogonal to or intersecting with each other.
  • the X direction and the Y direction are parallel or substantially parallel to the substrate surface
  • the Z direction is perpendicular or substantially vertical to the substrate surface.
  • the memory cell 860 illustrated in FIGS. 23A and 23B is different from the memory cells illustrated in FIGS. 22A and 22B in that the transistors 690 and 790 are used instead of the transistors 600 and 700. Different from cell 860.
  • the transistor 790 is formed in the same layer as the transistor 690 and has a similar structure. In the following, for components of the transistor 790, the description of components of the transistor 690 can be referred to.
  • the transistor 690 has a U-shape so that the oxide 630c extends along the openings formed in the insulator 680, the insulator 672, the insulator 673, the conductor 642 (the conductor 642a and the conductor 642b), and the oxide 630b.
  • the transistor 600 is different from the transistor 600 in that it is formed in a U-shape.
  • the transistor 600 when the channel length of the transistor is miniaturized (typically 5 nm or more and less than 60 nm, preferably 10 nm or more and 30 nm or less), the transistor 600 has the above structure, whereby the effective L length can be increased. ..
  • the effective L length when the distance between the conductor 642a and the conductor 642b is 20 nm, the effective L length is 40 nm or more and 60 nm or less, and the distance between the conductor 642a and the conductor 642b, that is, the minimum processing dimension. It is possible to make the length about 2 times or more and about 3 times or less. Therefore, the memory cell 860 illustrated in FIGS. 23A and 23B has a structure including the transistor 690, the transistor 790, and the capacitor 655 which are excellent in miniaturization.
  • ⁇ metal oxide As the oxide 630, a metal oxide which functions as an oxide semiconductor is preferably used. The metal oxide applicable to the oxide 630 according to the present invention will be described below.
  • the metal oxide preferably contains at least indium or zinc. In particular, it is preferable to contain indium and zinc. In addition to these, it is preferable that gallium, yttrium, tin, and the like are contained. Further, one or more selected from boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium and the like may be contained.
  • the metal oxide is an In-M-Zn oxide containing indium, the element M, and zinc is considered.
  • the element M is aluminum, gallium, yttrium, or tin.
  • Other elements applicable to the element M include boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten and magnesium.
  • the element M it may be acceptable to combine a plurality of the aforementioned elements.
  • metal oxides containing nitrogen may be collectively referred to as metal oxides. Further, the metal oxide containing nitrogen may be referred to as a metal oxynitride.
  • CAC-OS Cloud-Aligned Composite Oxide Semiconductor
  • CAC-metal oxide a configuration example of the metal oxide.
  • the CAC-OS or the CAC-metal oxide has a conductive function in a part of the material and an insulating function in a part of the material, and the whole material has a function as a semiconductor.
  • the conductive function is a function of flowing electrons (or holes) that are carriers
  • the insulating function is a function of electrons that are carriers. It is a function that does not flow.
  • the CAC-OS or the CAC-metal oxide has a conductive region and an insulating region.
  • the conductive region has the above-mentioned conductive function
  • the insulating region has the above-mentioned insulating function.
  • the conductive region and the insulating region may be separated at the nanoparticle level.
  • the conductive region and the insulating region may be unevenly distributed in the material.
  • the conductive region may be observed by blurring the periphery and connecting in a cloud shape.
  • the conductive region and the insulating region are dispersed in the material in a size of 0.5 nm to 10 nm, preferably 0.5 nm to 3 nm, respectively. There is.
  • the CAC-OS or CAC-metal oxide is composed of components having different band gaps.
  • CAC-OS or CAC-metal oxide is composed of a component having a wide gap due to the insulating region and a component having a narrow gap due to the conductive region.
  • the carrier when the carrier flows, the carrier mainly flows in the component having the narrow gap.
  • the component having the narrow gap acts complementarily to the component having the wide gap, and the carrier also flows in the component having the wide gap in conjunction with the component having the narrow gap. Therefore, when the CAC-OS or CAC-metal oxide is used in the channel formation region of the transistor, a high current driving force, that is, a high on-current and a high field-effect mobility can be obtained in the on state of the transistor.
  • the CAC-OS or the CAC-metal oxide can also be referred to as a matrix composite material or a metal matrix composite material.
  • the oxide semiconductor (metal oxide) is classified into a single crystal oxide semiconductor and a non-single crystal oxide semiconductor other than the single crystal oxide semiconductor.
  • a non-single-crystal oxide semiconductor for example, a CAAC-OS, a polycrystalline oxide semiconductor, an nc-OS (nanocrystalline oxide semiconductor), a pseudo-amorphous oxide semiconductor (a-like OS: amorphous-like oxide semiconductor), And an amorphous oxide semiconductor.
  • FIG. 28A is a diagram illustrating classification of crystal structures of oxide semiconductors, typically IGZO (a metal oxide containing In, Ga, and Zn).
  • IGZO a metal oxide containing In, Ga, and Zn
  • IGZO is roughly classified into Amorphous, Crystalline, and Crystal. Moreover, completeness amorphous is included in Amorphous. Moreover, CAAC, nc, and CAC are included in Crystalline. Moreover, single crystal and poly crystal are included in Crystal.
  • the structure in the thick frame shown in FIG. 28A is a structure belonging to New crystalline phase.
  • the structure is in the boundary region between Amorphous and Crystal. That is, it can be said that the energy-unstable Amorphous and Crystalline are completely different structures.
  • the crystal structure of the film or the substrate can be evaluated using an X-ray diffraction (XRD: X-Ray Diffraction) image.
  • XRD X-ray diffraction
  • FIGS. 28B and 28C XRD spectra of quartz glass and IGZO (also referred to as crystalline IGZO) having a crystal structure classified into crystalline are shown in FIGS. 28B and 28C.
  • the horizontal axis represents 2 ⁇ [deg. ]
  • the vertical axis represents intensity [a. u. ].
  • FIG. 28B is a quartz glass
  • FIG. 28C is an XRD spectrum of crystalline IGZO.
  • the thickness of the crystalline IGZO shown in FIG. 28C is 500 nm.
  • the peak of the XRD spectrum of the silica glass is almost symmetrical.
  • crystalline IGZO has an asymmetric peak in the XRD spectrum.
  • the asymmetric peak in the XRD spectrum is evidence of the presence of crystals. In other words, unless the peak of the XRD spectrum is symmetrical, it cannot be said to be Amorphous.
  • the CAAC-OS has a crystal structure having c-axis orientation and a plurality of nanocrystals connected to each other in the ab plane direction and having strain.
  • the strain refers to a portion in which the orientation of the lattice arrangement is changed between a region where the lattice arrangement is uniform and another region where the lattice arrangement is uniform in the region where the plurality of nanocrystals are connected.
  • the nanocrystal is basically a hexagon, but is not limited to a regular hexagon, and may be a non-regular hexagon.
  • the strain may have a lattice arrangement such as a pentagon and a heptagon.
  • a lattice arrangement such as a pentagon and a heptagon.
  • the crystal structure in which a clear grain boundary is confirmed is called a so-called polycrystal.
  • the crystal grain boundaries serve as recombination centers, and carriers are likely to be captured, which leads to a decrease in on-current of the transistor or a decrease in field-effect mobility. Therefore, the CAAC-OS in which clear crystal grain boundaries are not confirmed is one of crystalline oxides having a crystal structure suitable for a semiconductor layer of a transistor.
  • a structure containing Zn is preferable for forming the CAAC-OS.
  • In-Zn oxide and In-Ga-Zn oxide are preferable because they can suppress generation of crystal grain boundaries more than In oxide.
  • the CAAC-OS is a layered crystal in which a layer containing indium and oxygen (hereinafter, an In layer) and a layer containing elements M, zinc, and oxygen (hereinafter, a (M,Zn) layer) are stacked. It tends to have a structure (also called a layered structure). Note that indium and the element M can be replaced with each other, and when the element M of the (M,Zn) layer is replaced with indium, it can be expressed as an (In,M,Zn) layer. When the indium in the In layer is replaced with the element M, it can be expressed as an (In,M) layer.
  • CAAC-OS is a metal oxide with high crystallinity.
  • the CAAC-OS since it is difficult to confirm a clear crystal grain boundary, it can be said that a decrease in electron mobility due to the crystal grain boundary does not easily occur.
  • the crystallinity of a metal oxide may be reduced due to entry of impurities, generation of defects, and the like; therefore, the CAAC-OS can be referred to as a metal oxide with few impurities or defects (such as oxygen vacancies). Therefore, the metal oxide having CAAC-OS has stable physical properties. Therefore, the metal oxide containing CAAC-OS is highly heat resistant and highly reliable.
  • the nc-OS has a periodic atomic arrangement in a minute region (for example, a region of 1 nm or more and 10 nm or less, particularly a region of 1 nm or more and 3 nm or less). Moreover, in the nc-OS, no regularity is found in the crystal orientation between different nanocrystals. Therefore, no orientation is seen in the entire film. Therefore, the nc-OS may be indistinguishable from the a-like OS or the amorphous oxide semiconductor depending on the analysis method.
  • In-Ga-Zn oxide which is a kind of metal oxide containing indium, gallium, and zinc, may have a stable structure by using the above-described nanocrystal. is there.
  • IGZO tends to have difficulty in crystal growth in the atmosphere, and thus a smaller crystal (for example, the above-mentioned nanocrystal) is used than a large crystal (here, a crystal of several mm or a crystal of several cm).
  • a large crystal here, a crystal of several mm or a crystal of several cm.
  • it may be structurally stable.
  • the a-like OS is a metal oxide having a structure between the nc-OS and the amorphous oxide semiconductor.
  • the a-like OS has a void or a low density region. That is, the crystallinity of the a-like OS is lower than that of the nc-OS and the CAAC-OS.
  • Oxide semiconductors have various structures and have different characteristics.
  • the oxide semiconductor of one embodiment of the present invention may include two or more of an amorphous oxide semiconductor, a polycrystalline oxide semiconductor, an a-like OS, an nc-OS, and a CAAC-OS.
  • the transistor When impurities are mixed in the oxide semiconductor, a defect level or oxygen vacancies might be formed. Therefore, when impurities are mixed in the channel formation region of the oxide semiconductor, the electrical characteristics of the transistor including the oxide semiconductor are likely to change and reliability may be deteriorated. When the channel formation region contains oxygen vacancies, the transistor is likely to have normally-on characteristics.
  • the defect level may include a trap level.
  • the charge trapped in the trap level of the metal oxide takes a long time to disappear and may behave as if it were a fixed charge. Therefore, a transistor including a metal oxide having a high trap level density in a channel formation region may have unstable electrical characteristics.
  • the crystallinity of the channel formation region may be lowered, and the crystallinity of the oxide provided in contact with the channel formation region may be lowered.
  • the stability or reliability of the transistor tends to be deteriorated.
  • an interface state is formed, which might deteriorate the stability or reliability of the transistor.
  • Impurities include hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, silicon and the like.
  • the concentration of the impurity obtained by SIMS is 1 ⁇ 10 18 atoms/cm 3 or less, preferably 2 ⁇ 10 16 atoms/cm 3 or less.
  • the concentration of the impurity obtained by elemental analysis using EDX is set to 1.0 atomic% or less.
  • the concentration ratio of the impurity to the element M in the channel formation region of the oxide semiconductor and the vicinity thereof is less than 0.10, preferably 0.05. Less than Here, the concentration of the element M used when calculating the concentration ratio may be the concentration in the same region as the region in which the concentration of the impurities is calculated, or may be the concentration in the oxide semiconductor.
  • a metal oxide having a reduced impurity concentration has a low density of defect states, and thus has a low density of trap states in some cases.
  • V O H acts as a donor, sometimes electrons serving as carriers are generated.
  • part of hydrogen may be bonded to oxygen which is bonded to a metal atom to generate an electron which is a carrier.
  • a transistor including an oxide semiconductor which contains a large amount of hydrogen is likely to have normally-on characteristics. Further, hydrogen in the oxide semiconductor is likely to move due to stress such as heat and an electric field; therefore, when a large amount of hydrogen is contained in the oxide semiconductor, reliability of the transistor might be deteriorated.
  • the highly purified intrinsic or substantially highly purified intrinsic it is preferable that the highly purified intrinsic or substantially highly purified intrinsic.
  • the V O H to obtain a sufficiently reduced oxide semiconductor, the moisture in the oxide semiconductor, to remove impurities such as hydrogen (dehydration, may be described as dehydrogenation.)
  • the V O H oxide semiconductor impurity is sufficiently reduced such by using a channel formation region of the transistor, it is possible to have stable electrical characteristics.
  • an oxide semiconductor having a low carrier concentration is preferably used for the transistor.
  • the concentration of impurities in the oxide semiconductor may be lowered and the density of defect states may be lowered.
  • low impurity concentration and low defect level density are referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • impurities in the oxide semiconductor include hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, silicon, and the like.
  • hydrogen contained in the oxide semiconductor reacts with oxygen bonded to a metal atom to be water, which might cause oxygen vacancies in the oxide semiconductor.
  • the transistor When the channel formation region in the oxide semiconductor contains oxygen vacancies, the transistor might have normally-on characteristics.
  • a defect in which hydrogen is contained in an oxygen vacancy may function as a donor and an electron which is a carrier may be generated.
  • part of hydrogen may be bonded to oxygen which is bonded to a metal atom to generate an electron which is a carrier. Therefore, a transistor including an oxide semiconductor which contains a large amount of hydrogen is likely to have normally-on characteristics.
  • Defects containing hydrogen to an oxygen vacancy can function as a donor of the oxide semiconductor.
  • the oxide semiconductor may be evaluated not by the donor concentration but by the carrier concentration. Therefore, in this specification and the like, a carrier concentration which is assumed to be a state where no electric field is applied may be used as a parameter of the oxide semiconductor, instead of the donor concentration. That is, the “carrier concentration” described in this specification and the like can be called the “donor concentration” in some cases.
  • the hydrogen concentration obtained by SIMS is less than 1 ⁇ 10 20 atoms/cm 3 , preferably less than 1 ⁇ 10 19 atoms/cm 3 , and more preferably 5 ⁇ 10 18 atoms/cm 3. It is less than 3 , and more preferably less than 1 ⁇ 10 18 atoms/cm 3 .
  • the carrier concentration of the oxide semiconductor in the channel formation region is preferably 1 ⁇ 10 18 cm ⁇ 3 or less, more preferably less than 1 ⁇ 10 17 cm ⁇ 3 , and more preferably 1 ⁇ 10 16 cm ⁇ 3. It is more preferably less than 1 ⁇ 10 13 cm ⁇ 3 , further preferably less than 1 ⁇ 10 12 cm ⁇ 3 . Note that there is no particular limitation on the lower limit of the carrier concentration of the oxide semiconductor in the channel formation region, but it can be set to, for example, 1 ⁇ 10 ⁇ 9 cm ⁇ 3 .
  • a highly reliable semiconductor device can be provided. Further, according to one embodiment of the present invention, a semiconductor device having favorable electric characteristics can be provided. Further, according to one embodiment of the present invention, a semiconductor device with high on-state current can be provided. Further, according to one embodiment of the present invention, a semiconductor device which can be miniaturized or highly integrated can be provided. Another object of one embodiment of the present invention is to provide a semiconductor device with low power consumption.
  • Semiconductor materials that can be used for the oxide 630 are not limited to the above metal oxides.
  • a semiconductor material having a band gap (a semiconductor material that is not a zero-gap semiconductor) may be used.
  • a semiconductor of a simple element such as silicon, a compound semiconductor such as gallium arsenide, a layered substance functioning as a semiconductor (also referred to as an atomic layer substance, a two-dimensional material, or the like) is preferably used as a semiconductor material.
  • the layered substance is a general term for a group of materials having a layered crystal structure.
  • the layered crystal structure is a structure in which layers formed by a covalent bond or an ionic bond are stacked via a bond weaker than the covalent bond or the ionic bond, such as Van der Waals force.
  • the layered material has high electric conductivity in the unit layer, that is, two-dimensional electric conductivity.
  • Layered materials include graphene, silicene, chalcogenides, and the like.
  • a chalcogenide is a compound containing chalcogen.
  • Chalcogen is a general term for elements belonging to Group 16 and includes oxygen, sulfur, selenium, tellurium, polonium, and livermolium.
  • Examples of chalcogenides include transition metal chalcogenides and group 13 chalcogenides.
  • a transition metal chalcogenide which functions as a semiconductor is preferably used.
  • Specific examples of the transition metal chalcogenide applicable as the oxide 630 include molybdenum sulfide (typically MoS 2 ), molybdenum selenide (typically MoSe 2 ), molybdenum tellurium (typically MoTe 2 ).
  • Tungsten sulfide typically WS 2
  • tungsten selenide typically WSe 2
  • tungsten tellurium typically WTe 2
  • hafnium sulfide typically HfS 2
  • hafnium selenide typically HFSE 2
  • the sulfide zirconium typically ZrS 2 is
  • the selenide zirconium typically ZrSe 2
  • FIGS. 24 and 25 show a memory cell block in which 2 ⁇ 2 ⁇ 2 memory cells 860 are arranged.
  • FIG. 24 is a top view of the memory cell block.
  • 25 is a cross-sectional view of the memory cell block, and FIG. 25 corresponds to the portion shown by the dashed line B1-B2 in FIG.
  • FIG. 25 a cross section in the channel length direction of the transistor 600 and a cross section in the channel width direction of the transistor 700 are shown. Note that in the top view of FIG. 24, some elements are omitted for the sake of clarity.
  • the X direction, the Y direction, and the Z direction shown in FIG. 24 are directions orthogonal to or intersecting with each other.
  • the X direction and the Y direction are parallel or substantially parallel to the substrate surface
  • the Z direction is perpendicular or substantially vertical to the substrate surface.
  • memory cell 860_2 is arranged adjacent to memory cell 860_1 in the X direction. Further, the memory cell 860_1 and the memory cell 860_2 are arranged adjacent to each other in the Y direction in the memory cell 860_3 and the memory cell 860_4. Further, the memory cell 860_1 is arranged adjacent to the memory cell 860_1 and the memory cell 860_2 in the Z direction.
  • the constituent elements of the memory cell 860_1 and the memory cell 860_2 can be arranged in line symmetry.
  • the side surface of the conductor 640b is preferably in contact with the conductor 642b of the memory cell 860_1 and the conductor 642b of the memory cell 860_2. That is, the conductor 607, the conductor 615, the conductor 640b, the conductor 646b, and the conductor 657 which function as the bit line WBL are the source and the drain of the transistor 600 of the memory cell 860_1 and the transistor of the memory cell 860_2. It is preferably electrically connected to one of a source and a drain of 600. As described above, by sharing the wirings connected to the memory cells 860_1 and 860_2, the area occupied by the memory cells can be further reduced.
  • the conductor 607, the conductor 615, the conductor 640b, the conductor 646b, and the conductor 657 which function as the bit line WBL are arranged over the memory cell 860_5 and the memory cell 860_5.
  • the transistor 600 of 860_6 is also electrically connected.
  • the conductor 657 of the memory cell 860_1 and the memory cell 860_2 corresponds to the conductor 607 of the memory cell 860_5 and the memory cell 860_6.
  • the bit line WBL can be extended in the Z direction.
  • the bit line RBL including the conductor 640d and the like can be similarly extended in the Z direction.
  • the conductor 660 of the memory cell 860_1 is provided so as to extend to the memory cell 860_3.
  • the word line WWL can be extended in the Y direction.
  • the conductor 742a of the memory cell 860_1 is provided so as to extend to the memory cell 860_3.
  • the selection line SL can be extended in the Y direction.
  • the select line SL may be shared by the memory cells 860 adjacent in the X direction.
  • the conductor 605 of the memory cell 860_1 is provided so as to extend to the memory cell 860_3.
  • the wiring BGL1 can be extended in the Y direction.
  • the conductor 705 of the memory cell 860_1 is provided so as to extend to the memory cell 860_3. In this way, the wiring BGL1 can be extended in the Y direction.
  • the oxide 630c is formed to extend over the conductor 660 in FIG 24, the memory device described in this embodiment is not limited to this.
  • the oxide 630c may be patterned for each memory cell 860, and the oxide 630c may be provided separately for each transistor 600.
  • the oxide 630c has a two-layer stacked structure, for example, either the upper layer or the lower layer of the oxide 630c may be provided separately for each transistor 600.
  • FIG. 26 is a cross-sectional view of a memory device in which a plurality of memory cell layers 870 including memory cells 860 are stacked over a silicon layer 871.
  • the memory device illustrated in FIG. 26 corresponds to the memory device 100 illustrated in FIG. 1 and the like, the silicon layer 871 corresponds to the driver circuit layer 110, and the memory cell layer 870 corresponds to the memory layer 120.
  • a plurality of transistors 800 are provided in the silicon layer 871 and form the peripheral circuit 115, the RW circuit 129, and the like illustrated in FIG.
  • the transistor 800 is provided over the substrate 811 and includes a conductor 816 which functions as a gate, an insulator 815 which functions as a gate insulator, a semiconductor region 813 which is part of the substrate 811, and a low-resistance region which functions as a source region or a drain region. It has a resistance region 814a and a low resistance region 814b.
  • the transistor 800 may be either a p-channel type or an n-channel type.
  • a semiconductor region 813 (a part of the substrate 811) in which a channel is formed has a convex shape.
  • the conductor 816 is provided so as to cover the side surface and the upper surface of the semiconductor region 813 with the insulator 815 interposed therebetween.
  • the conductor 816 may be formed using a material whose work function is adjusted.
  • Such a transistor 800 is also called a FIN-type transistor because it uses a convex portion of a semiconductor substrate.
  • an insulator which functions as a mask for forming the protrusion may be provided in contact with the top of the protrusion.
  • the SOI substrate may be processed to form a semiconductor film having a convex shape.
  • transistor 800 illustrated in FIGS. 26A and 26B is an example, and the structure is not limited thereto; an appropriate transistor may be used depending on a circuit configuration or a driving method.
  • a wiring layer provided with an interlayer film, a wiring, a plug, and the like may be provided between the structures. Further, a plurality of wiring layers can be provided according to the design.
  • the conductor having a function as a plug or a wiring may have a plurality of structures collectively given the same reference numeral. Further, in this specification and the like, the wiring and the plug electrically connected to the wiring may be integrated. That is, part of the conductor may function as a wiring, and part of the conductor may function as a plug.
  • an insulator 820, an insulator 822, an insulator 824, and an insulator 826 are sequentially stacked over the transistor 800 as interlayer films. Further, in the insulator 820, the insulator 822, the insulator 824, and the insulator 826, a conductor 828 which functions as a plug or a wiring, a conductor 830, and the like are embedded.
  • the insulator functioning as an interlayer film may function as a flattening film that covers the uneven shape below the insulator.
  • the upper surface of the insulator 822 may be planarized by a planarization treatment using a chemical mechanical polishing (CMP) method or the like in order to enhance planarity.
  • CMP chemical mechanical polishing
  • a wiring layer may be provided over the insulator 826 and the conductor 830.
  • an insulator 850, an insulator 852, and an insulator 854 are sequentially stacked and provided.
  • a conductor 856 is formed over the insulator 850, the insulator 852, and the insulator 854. The conductor 856 functions as a plug or a wiring.
  • an insulator that can be used as the interlayer film an insulating oxide, a nitride, an oxynitride, a nitride oxide, a metal oxide, a metal oxynitride, a metal nitride oxide, or the like can be given.
  • the material may be selected depending on the function of the insulator.
  • the insulator 820, the insulator 822, the insulator 826, the insulator 852, the insulator 854, and the like preferably include insulators having a low relative dielectric constant.
  • the insulator may include silicon nitride oxide, silicon nitride, fluorine-added silicon oxide, carbon-added silicon oxide, carbon-nitrogen-added silicon oxide, silicon oxide having holes, or a resin. preferable.
  • the insulator is silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, fluorine-added silicon oxide, carbon-added silicon oxide, carbon-nitrogen-added silicon oxide, or silicon oxide having holes.
  • a laminated structure of a resin Since silicon oxide and silicon oxynitride are thermally stable, by combining with a resin, a laminated structure having thermal stability and a low relative dielectric constant can be obtained.
  • the resin include polyester, polyolefin, polyamide (nylon, aramid, etc.), polyimide, polycarbonate, acrylic and the like.
  • a transistor including an oxide semiconductor can have stable electrical characteristics by being surrounded by an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen. Therefore, as the insulator 824, the insulator 850, and the like, an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen may be used.
  • the insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen for example, boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, zirconium.
  • the insulator containing lanthanum, lanthanum, neodymium, hafnium, or tantalum may be used as a single layer or as a stacked layer.
  • an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen
  • a metal oxide such as tantalum oxide, silicon nitride oxide, silicon nitride, or the like can be used.
  • Conductors that can be used for the wiring and the plug include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium.
  • a material containing at least one metal element selected from ruthenium, ruthenium, and the like can be used.
  • a semiconductor having high electric conductivity which is typified by polycrystalline silicon containing an impurity element such as phosphorus, or silicide such as nickel silicide may be used.
  • a single layer of a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material formed of the above materials is used. Alternatively, they can be stacked and used. It is preferable to use a high melting point material such as tungsten or molybdenum, which has both heat resistance and conductivity, and it is preferable to use tungsten. Alternatively, it is preferably formed of a low resistance conductive material such as aluminum or copper. Wiring resistance can be reduced by using a low-resistance conductive material.
  • n is a natural number of 2 or more
  • the value of n is not particularly limited, but is 2 or more and 200 or less, preferably 2 or more and 100 or less, and more preferably 2 or more and 10 or less.
  • each memory cell layer 870 memory cells 860 and various wirings are arranged in a matrix, as in FIG. Further, as shown in FIG. 25, the memory cell layers 870 adjacent to each other in the stacking direction are electrically connected by wirings such as the bit line WBL and the bit line RBL.
  • a conductor 607 is arranged so as to be embedded in the insulator 611 and the insulator 612.
  • the conductor 607 is in contact with the conductor 857 provided in the same layer as the conductor 856. In this way, the bit line WBL connected to the memory cell 860 is connected to the RW circuit 129 via the conductor 857.
  • the memory cell layers 870_1 to 870_n preferably have a structure sealed with the insulator 611, the insulator 612, the insulator 687, the insulator 683, and the insulator 684.
  • the insulator 611 is provided over the silicon layer 871 and the insulator 612 is provided over the insulator 611.
  • the memory cell layers 870_1 to 870_n are provided over the insulator 612, and the insulator 612 is also formed in the same pattern as the memory cell layers 870_1 to 870_n in a top view.
  • the insulator 687 is provided in contact with the top surface of the insulator 611, the side surface of the insulator 612, and the side surfaces of the memory cell layers 870_1 to 870_n. That is, the insulator 687 is formed in a sidewall shape with respect to the memory cell layers 870_1 to 870_n.
  • the insulator 683 is provided so as to cover the insulator 611, the insulator 687, and the memory cell layers 870_1 to 870_n. Further, an insulator 684 is arranged so as to cover the insulator 683.
  • the insulator 611, the insulator 612, the insulator 687, the insulator 683, and the insulator 684 it is preferable to use a barrier material similarly to the insulator 682 and the like.
  • each memory cell layer 870 is sealed with an insulator 614, an insulator 687, and an insulator 682.
  • the same material is preferably used for the insulator 614, the insulator 687, and the insulator 682.
  • the insulators 614, 687, and 682 are preferably formed under the same conditions. When the insulator 614, the insulator 687, and the insulator 682 having the same film quality are in contact with each other, a sealed structure with high airtightness can be obtained.
  • a material having a function of capturing and fixing hydrogen it is preferable to use a material having a function of capturing and fixing hydrogen.
  • a metal oxide such as aluminum oxide, hafnium oxide, gallium oxide, or indium gallium zinc oxide can be used.
  • the insulator 614, the insulator 687, and the insulator 682 which form the sealing structure are provided in contact with the insulator 680. Therefore, the hydrogen concentration in the oxide semiconductor included in the memory cell 860 can be reduced by capturing and fixing the hydrogen mixed in the insulator 680.
  • the insulator 614, the insulator 687, and the insulator 682 which are structures for sealing the memory cell layer 870 are further covered with the insulator 611, the insulator 612, and the insulator 683.
  • the insulator 611 and the insulator 683 are in contact with each other outside the memory cell layers 870_1 to 870_n, so that a second sealing structure is formed.
  • the insulator 611, the insulator 612, and the insulator 683 it is preferable to use a material having a function of suppressing diffusion of hydrogen and oxygen.
  • a material having a function of suppressing diffusion of hydrogen and oxygen it is preferably used as a sealing material.
  • an insulator 684 having high coverage is preferably provided above the insulator 683 which covers the transistor 600.
  • the insulator 684 is preferably formed using the same material as the insulator 612 and the insulator 683.
  • a sealing structure can be provided with a film having a relatively low hydrogen concentration in the film.
  • the film formed by the sputtering method has relatively low coverage. Therefore, by forming the insulator 611 and the insulator 684 by a CVD method or the like having high coverage, the airtightness can be further improved.
  • the insulator 612 and the insulator 683 preferably have lower hydrogen concentration than the insulator 611 and the insulator 684.
  • the insulator 611, the insulator 612, the insulator 614, the insulator 682, the insulator 687, the insulator 683, and the insulator 684 may be formed using a material having a barrier property against oxygen.
  • the sealing structure has a barrier property against oxygen, outward diffusion of excess oxygen included in the insulator 680 can be suppressed and can be efficiently supplied to the transistor 600.
  • the insulator 674 is preferably provided so as to fill the memory cell layers 870_1 to 870_n, the insulator 684, and the like.
  • the insulator 674 an insulator that can be used for the insulator 680 may be used. As shown in FIG. 26, it is preferable that the top surfaces of the insulator 674 and the insulator 684 are substantially the same.
  • an opening may be provided in the insulator 674, the insulator 684, the insulator 683, and the insulator 611, and the conductor 876 may be provided in the opening.
  • the lower surface of the conductor 876 is in contact with the conductor 856.
  • a conductor 878 that functions as a wiring may be provided in contact with the top surface of the conductor 876.
  • an insulator 689 which functions as an interlayer film is preferably provided to cover the memory cell layer 870_n, the insulator 674, and the conductor 878.
  • FIG. 26 illustrates a structure in which the memory cell layers 870_1 to 870_n are collectively sealed with the insulator 611, the insulator 612, the insulator 687, the insulator 683, and the insulator 684.
  • the storage device according to the embodiment is not limited to this.
  • each memory cell layer 870 may be sealed with an insulator 611, an insulator 612, an insulator 687, an insulator 683, and an insulator 684.
  • the insulator 612 and the insulator 611 are arranged below the insulator 614.
  • An insulator 687 is provided in contact with side surfaces of the insulator 680, the insulator 673, the insulator 672, the insulator 624, the insulator 622, the insulator 616, and the insulator 614.
  • An insulator 683 is provided so as to cover the insulator 680 and the insulator 687, and the insulator 684 is provided over the insulator 683.
  • the capacitor 655 and the insulator 688 which are provided above the insulator 682 may be provided over the insulator 684.
  • This embodiment can be implemented in appropriate combination with any of the structures described in the other embodiments and the like.
  • This embodiment mode shows an example of an electronic component and an electronic device in which the memory device or the like described in the above embodiment mode is incorporated.
  • FIG. 29A shows a perspective view of an electronic component 710 and a substrate (mounting substrate 704) on which the electronic component 710 is mounted.
  • the electronic component 710 illustrated in FIG. 29A includes the memory device 100 in a mold 711. In FIG. 29A, part is omitted to show the inside of the electronic component 710.
  • the electronic component 710 has a land 712 outside the mold 711. The land 712 is electrically connected to the electrode pad 713, and the electrode pad 713 is electrically connected to the memory device 100 by the wire 714.
  • the electronic component 710 is mounted on the printed board 702, for example.
  • the mounting board 704 is completed by combining a plurality of such electronic components and electrically connecting them to each other on the printed board 702.
  • FIG. 29B shows a perspective view of the electronic component 720.
  • the electronic component 720 is an example of SiP (System in package) or MCM (Multi Chip Module).
  • an interposer 721 is provided on a package board 722 (printed board), and a semiconductor device 725 and a plurality of storage devices 100 are provided on the interposer 721.
  • the storage device 100 is used as a broadband memory (HBM: High Bandwidth Memory) is shown.
  • HBM High Bandwidth Memory
  • the semiconductor device 725 an integrated circuit (semiconductor device) such as a CPU, a GPU, or an FPGA can be used.
  • a ceramic substrate, a plastic substrate, a glass epoxy substrate, or the like can be used as the package substrate 722.
  • a silicon interposer, a resin interposer, or the like can be used as the package substrate 722.
  • the interposer 721 has a plurality of wirings and has a function of electrically connecting a plurality of integrated circuits having different terminal pitches.
  • the plurality of wirings are provided in a single layer or a multilayer.
  • the interposer 721 has a function of electrically connecting an integrated circuit provided over the interposer 721 to an electrode provided over the package substrate 722.
  • an interposer may be called a "redistribution board” or an "intermediate board.”
  • a through electrode may be provided in the interposer 721 and the integrated circuit and the package substrate 722 may be electrically connected using the through electrode.
  • TSV Three Silicon Via
  • the interposer 721 It is preferable to use a silicon interposer as the interposer 721. Since the silicon interposer does not require an active element, it can be manufactured at a lower cost than an integrated circuit. On the other hand, since the wiring of the silicon interposer can be formed by a semiconductor process, it is easy to form fine wiring, which is difficult with the resin interposer.
  • the interposer on which the HBM is mounted is required to form fine and high-density wiring. Therefore, it is preferable to use the silicon interposer as the interposer for mounting the HBM.
  • the reliability is unlikely to decrease due to the difference in expansion coefficient between the integrated circuit and the interposer.
  • the silicon interposer has a high surface flatness, a poor connection between the integrated circuit provided on the silicon interposer and the silicon interposer is unlikely to occur.
  • a silicon interposer in a 2.5D package (2.5-dimensional mounting) in which a plurality of integrated circuits are arranged side by side on the interposer, it is preferable to use a silicon interposer.
  • a heat sink heat dissipation plate
  • the heights of the integrated circuits provided on the interposer 721 be uniform.
  • the memory device 100 and the semiconductor device 725 have the same height.
  • An electrode 723 may be provided on the bottom of the package substrate 722 to mount the electronic component 720 on another substrate.
  • FIG. 29B shows an example in which the electrode 723 is formed of a solder ball.
  • BGA Ball Grid Array
  • the electrode 723 may be formed with a conductive pin.
  • PGA Peripheral Component Interconnect
  • the electronic component 720 can be mounted on another substrate using various mounting methods other than BGA and PGA.
  • SPGA Sttaggered Pin Grid Array
  • LGA Land Grid Array
  • QFP Quad Flat Package
  • QFJ Quad Flat J-leaded package
  • QFN Quad-on-adhesive method
  • QFN Quad-on-Flade
  • the robot 7100 includes an illuminance sensor, microphone, camera, speaker, display, various sensors (infrared sensor, ultrasonic sensor, acceleration sensor, piezo sensor, optical sensor, gyro sensor, etc.), and moving mechanism.
  • the electronic component 720 has a processor and the like and has a function of controlling these peripheral devices.
  • the electronic component 710 has a function of storing data acquired by the sensor.
  • the microphone has a function of detecting acoustic signals such as a user's voice and environmental sounds. Further, the speaker has a function of emitting an audio signal such as a voice and a warning sound.
  • the robot 7100 can analyze an audio signal input via a microphone and emit a necessary audio signal from a speaker. The robot 7100 can communicate with the user using a microphone and a speaker.
  • the camera has a function of capturing an image around the robot 7100. Further, the robot 7100 has a function of moving using a moving mechanism. The robot 7100 can capture an image of the surroundings using a camera, analyze the image, and detect the presence or absence of an obstacle when moving.
  • Aircraft 7120 has a propeller, a camera, a battery, and the like, and has a function of autonomously flying.
  • the electronic component 720 has a function of controlling these peripheral devices.
  • image data captured by a camera is stored in the electronic component 710.
  • the electronic component 720 can analyze the image data and detect the presence or absence of an obstacle when moving.
  • the electronic component 720 can estimate the remaining battery level from the change in the storage capacity of the battery.
  • the cleaning robot 7140 has a display arranged on the upper surface, a plurality of cameras arranged on the side surface, brushes, operation buttons, various sensors, and the like. Although not shown, the cleaning robot 7140 includes tires, a suction port, and the like. The cleaning robot 7140 is self-propelled, can detect dust, and can suck the dust from the suction port provided on the lower surface.
  • the electronic component 720 can analyze an image captured by a camera and determine the presence or absence of an obstacle such as a wall, furniture, or a step. Further, when the image analysis detects an object such as wiring that is likely to be entangled with the brush, the rotation of the brush can be stopped.
  • the automobile 7160 has an engine, tires, brakes, a steering device, a camera, and the like.
  • the electronic component 720 performs control for optimizing the running state of the automobile 7160 based on data such as navigation information, speed, engine state, gear selection state, and brake usage frequency.
  • the image data captured by the camera is stored in the electronic component 710.
  • the electronic component 710 and/or the electronic component 720 can be incorporated in the TV device 7200 (television receiving device), the smartphone 7210, the PC 7220 (personal computer), the PC 7230, the game machine 7240, the game machine 7260, or the like.
  • the electronic component 720 incorporated in the TV device 7200 can function as an image engine.
  • the electronic component 720 performs image processing such as noise removal and resolution up conversion.
  • the smartphone 7210 is an example of a mobile information terminal.
  • the smartphone 7210 has a microphone, a camera, a speaker, various sensors, and a display unit.
  • the electronic components 720 control these peripheral devices.
  • the PC 7220 and the PC 7230 are examples of a notebook PC and a stationary PC, respectively.
  • a keyboard 7232 and a monitor device 7233 can be connected to the PC 7230 wirelessly or by wire.
  • the game machine 7240 is an example of a portable game machine.
  • the game machine 7260 is an example of a stationary game machine.
  • a controller 7262 is connected to the game machine 7260 wirelessly or by wire.
  • Electronic component 710 and/or electronic component 720 may also be incorporated into controller 7262.
  • This embodiment can be implemented in appropriate combination with any of the structures described in the other embodiments and the like.
  • FIG. 31 shows various storage devices layer by layer.
  • a storage device located in the upper layer is required to have a high access speed, and a storage device located in the lower layer is required to have a large storage capacity and a high recording density.
  • a memory, an SRAM (Static Random Access Memory), a DRAM (Dynamic Random Access Memory), and a 3D NAND memory that are mixedly mounted as a register in an arithmetic processing unit such as a CPU are shown in order from the top layer.
  • a memory that is mixedly mounted as a register in an arithmetic processing device such as a CPU is used for temporary storage of arithmetic results and the like, and therefore is frequently accessed from the arithmetic processing device. Therefore, an operation speed faster than the storage capacity is required.
  • the register also has a function of holding setting information of the arithmetic processing unit.
  • the SRAM is used for a cache, for example.
  • the cache has a function of copying a part of the information held in the main memory and holding it. By duplicating frequently used data in the cache, the access speed to the data can be increased.
  • the DRAM is used as, for example, a main memory.
  • the main memory has a function of holding programs and data read from the storage.
  • the recording density of DRAM is approximately 0.1 to 0.3 Gbit/mm 2 .
  • the 3D NAND memory is used for storage, for example.
  • the storage has a function of holding data that needs to be stored for a long time, various programs used in the arithmetic processing device, and the like. Therefore, the storage is required to have a storage capacity larger than the operating speed and a high recording density.
  • the storage density of a storage device used for storage is approximately 0.6 to 6.0 Gbit/mm 2 .
  • the storage device of one embodiment of the present invention has high operation speed and can hold data for a long time.
  • the storage device of one embodiment of the present invention can be preferably used as a storage device located in a boundary area 901 including both a hierarchy where a cache is located and a hierarchy where a main memory is located. Further, the storage device of one embodiment of the present invention can be favorably used as a storage device located in the boundary area 902 including both the hierarchy where the main memory is located and the hierarchy where the storage is located.
  • the storage device described in the above embodiment is, for example, a storage of various electronic devices (eg, information terminals, computers, smartphones, electronic book terminals, digital still cameras, video cameras, recording/playback devices, navigation systems, game machines, etc.). Applicable to devices. It can also be used for image sensors, IoT (Internet of Things), healthcare, and the like.
  • the computer includes a tablet computer, a notebook computer, a desktop computer, and a large computer such as a server system.
  • the storage device described in the above embodiment is applied to various removable storage devices such as a memory card (for example, SD card), a USB memory, and an SSD (solid state drive).
  • a memory card for example, SD card
  • USB memory for example, USB flash memory
  • SSD solid state drive
  • 32A to 32E schematically show some configuration examples of the removable storage device.
  • the storage device described in any of the above embodiments is processed into a packaged memory chip and used for various storage devices and removable memories.
  • FIG. 32A is a schematic diagram of a USB memory.
  • the USB memory 1100 has a housing 1101, a cap 1102, a USB connector 1103, and a substrate 1104.
  • the substrate 1104 is housed in the housing 1101.
  • a memory chip 1105 and a controller chip 1106 are attached to the substrate 1104.
  • the semiconductor device described in any of the above embodiments can be incorporated in the memory chip 1105 of the substrate 1104 or the like.
  • FIG. 32B is a schematic diagram of the external appearance of the SD card
  • FIG. 32C is a schematic diagram of the internal structure of the SD card.
  • the SD card 1110 has a housing 1111, a connector 1112, and a board 1113.
  • the substrate 1113 is housed in the housing 1111.
  • the memory chip 1114 and the controller chip 1115 are attached to the substrate 1113.
  • the capacity of the SD card 1110 can be increased.
  • a wireless chip having a wireless communication function may be provided over the substrate 1113.
  • the data in the memory chip 1114 can be read and written by wireless communication between the host device and the SD card 1110.
  • the semiconductor device described in any of the above embodiments can be incorporated in the memory chip 1114 of the substrate 1113 or the like.
  • FIG. 32D is a schematic diagram of the external appearance of the SSD
  • FIG. 32E is a schematic diagram of the internal structure of the SSD.
  • the SSD 1150 has a housing 1151, a connector 1152, and a board 1153.
  • the substrate 1153 is housed in the housing 1151.
  • the memory chip 1154, the memory chip 1155, and the controller chip 1156 are attached to the substrate 1153.
  • the memory chip 1155 is a work memory of the controller chip 1156, and for example, a DOSRAM chip may be used.
  • the capacity of the SSD 1150 can be increased.
  • the semiconductor device described in any of the above embodiments can be incorporated in the memory chip 1154 of the substrate 1153 or the like.
  • This embodiment can be implemented in appropriate combination with any of the structures described in the other embodiments and the like.
  • a normally-off CPU (also referred to as a “Noff-CPU”) can be realized using the memory cell or the memory device described in this specification and the like.
  • the Noff-CPU is an integrated circuit including a normally-off transistor which is in a non-conducting state (also referred to as an off state) even when the gate voltage is 0V.
  • the normally-off type transistor can be realized by an OS transistor.
  • the Noff-CPU can stop power supply to a circuit in the Noff-CPU that does not require operation and put the circuit in a standby state.
  • the power supply is stopped and the circuit in the standby state does not consume power. Therefore, the Noff-CPU can minimize the power consumption.
  • the Noff-CPU can retain information necessary for operation such as setting conditions for a long period of time even when power supply is stopped. To return from the standby state, it suffices to restart the power supply to the circuit, and rewriting of setting conditions and the like is unnecessary. That is, high speed recovery from the standby state is possible. In this way, the Noff-CPU can reduce power consumption without significantly reducing the operating speed.
  • the Noff-CPU can be suitably used for a small-scale system such as an IoT end device (also referred to as “endpoint microcomputer”) 803 in the IoT field.
  • FIG. 33 shows the hierarchical structure of the IoT network and the tendency of the required specifications. In FIG. 33, the power consumption 804 and the processing performance 805 are shown as the required specifications.
  • the hierarchical structure of the IoT network is roughly divided into a cloud field 801 which is an upper layer part and an embedded field 802 which is a lower layer part.
  • the cloud field 801 includes, for example, a server.
  • the embedded field 802 includes, for example, machines, industrial robots, in-vehicle devices, home appliances, and the like.
  • the “end point” indicates the end region of the embedded field 802.
  • the device used as the endpoint corresponds to, for example, a microcomputer used in factories, home appliances, infrastructure, agriculture, and the like.
  • FIG. 34 shows an image diagram of factory automation as an application example of the endpoint microcomputer.
  • the factory 884 is connected to the cloud 883 via an Internet line (Internet).
  • the cloud 883 is also connected to the home 881 and the office 882 via the Internet line.
  • the Internet line may be a wired communication system or a wireless communication system.
  • 4G 4th generation mobile communication system
  • 5G 5th generation mobile communication system
  • the factory 884 may be connected to the factory 885 and the factory 886 via an internet line.
  • the factory 884 has a master device (control device) 831.
  • the master device 831 has a function of connecting to the cloud 883 and exchanging information. Further, the master device 831 is connected to a plurality of industrial robots 842 included in the IoT end device 841 via an M2M (Machine to Machine) interface 832.
  • M2M interface 832 for example, industrial Ethernet, which is a kind of wired communication method, or local 5G, which is a kind of wireless communication method, may be used.
  • the manager of the factory can access the factory 884 from the home 881 or the office 882 via the cloud 883 to know the operating status. In addition, it is possible to check erroneous items and missing items, place storage instructions, and measure takt time.
  • smart factory In recent years, it has been called “smart factory” and is being introduced to IoT factories worldwide. In the case of smart factories, not only simple inspections and audits by endpoint microcomputers but also failure detection and abnormality prediction are reported.

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Abstract

新規な記憶装置を提供する。 駆動回路層上に、 マトリクス状に設けられた複数のメモリセルを含む記憶層をＮ層 （Ｎは２以上の自 然数） 積層する。 メモリセルは２つのトランジスタと１つの容量を有する。 トランジスタを構成する 半導体に酸化物半導体を用いる。メモリセルは、書き込みワード線、選択線、容量線、書き込みビッ ト線、 および読み出しビット線と電気的に接続される。 書き込みビット線および読み出しビット線を 積層方向に延在させることで、メモリセルと駆動回路層間の信号伝搬距離を短くする。

Description

記憶装置
本発明の一形態は、記憶装置、半導体装置またはこれらを用いた電子機器に関する。
ただし、本発明の一態様は、上記の技術分野に限定されるものではない。本明細書等で開示する発明の一態様は、物、方法、または、製造方法に関する。または、本明細書等で開示する発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、表示装置（液晶表示装置、発光表示装置など）、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置および電子機器などは、半導体装置と言える場合がある。もしくは、これらは半導体装置を有すると言える場合がある。
近年、扱われるデータ量の増大に伴って、より大きな記憶容量を有する半導体装置が求められている。単位面積あたりの記憶容量を増加させるためには、メモリセルを積層して形成することが有効である（特許文献１、特許文献２参照）。メモリセルを積層して設けることにより、単位面積当たりの記憶容量をメモリセルの積層数に応じて増加させることができる。
米国特許公開２０１１／００６５２７０Ａ１公報 米国特許第９６３４０９７Ｂ２公報
特許文献１、および特許文献２においては、記憶素子（メモリセルともいう）が複数積層しており、これらが直列に接続することで、三次元構造のメモリセルアレイ（メモリストリングともいう）を構成している。一方、このような、三次元構造のメモリセルアレイでは、記憶素子の積層数が多くなるほど、メモリセル間の直列抵抗が高くなり、メモリセルアレイの抵抗が高くなる。メモリセルアレイの抵抗が高くなることで、メモリセルアレイを流れる電流のロスや、メモリセルアレイが発熱するといった問題があった。
また、特許文献１においては、柱状に設けられた半導体パターンが、電荷蓄積層を有する絶縁体と接している。また、特許文献２においては、柱状に設けられた半導体パターンが、トンネル誘電体として機能する絶縁体と接している。半導体と、絶縁体が接する場合、これらの界面には、トラップセンターが形成される場合がある。半導体と、絶縁体との界面に形成されたトラップセンターは、電子を捕獲し、トランジスタのしきい値電圧をプラス方向に変動させるため、トランジスタのオン状態における電流駆動力、つまりオン電流、および電界効果移動度や、信頼性に悪影響を及ぼす恐れがある。
本発明の一態様は、集積度の高い記憶装置を提供することを課題の一とする。または、信頼性の高い記憶装置を提供することを課題の一とする。または、消費電力の少ない記憶装置を提供することを課題の一とする。または、新規な記憶装置を提供することを課題の一とする。または、新規な半導体装置を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
駆動回路層上に、マトリクス状に設けられた複数のメモリセルを含む記憶層をＮ層（Ｎは２以上の自然数）積層する。メモリセルは２つのトランジスタと１つの容量を有する。トランジスタを構成する半導体に酸化物半導体を用いる。メモリセルは、書き込みワード線、選択線、容量線、書き込みビット線、および読み出しビット線と電気的に接続される。書き込みビット線および読み出しビット線を積層方向に延在させることで、メモリセルと駆動回路層間の信号伝搬距離を短くする。
本発明の一態様は、Ｎ層（Ｎは２以上の自然数）の記憶層と、駆動回路層と、複数の第１配線と、複数の第２配線と、を有し、Ｎ層の記憶層は駆動回路層上に積層され、駆動回路層は複数の第１回路を有し、複数の第１配線は、Ｎ層の記憶層の積層方向に延在し、かつ、Ｐ行Ｒ列（ＰおよびＲは１以上の自然数）のマトリクス状に設けられ、複数の第２配線は、積層方向に延在し、かつ、Ｐ行Ｑ列（ＰおよびＱは２以上の自然数）のマトリクス状に設けられ、Ｎ層の記憶層のそれぞれは、Ｐ行Ｑ列のマトリクス状に設けられた複数のメモリセルと、Ｑ列の第３配線と、Ｑ列の第４配線と、Ｑ列の第５配線と、を有し、ｋ層目の記憶層において、ｉ行２×ｓ−１列目のメモリセルとｉ行２×ｓ列目のメモリセルは、ｉ行ｓ列目の第１配線と電気的に接続され、ｉ行２×ｓ−１列目のメモリセルは、ｉ行２×ｓ−１列目の第２配線、２×ｓ−１列目の第３配線、２×ｓ−１列目の第４配線、および２×ｓ−１列目の第５配線と電気的に接続され、第１配線と第２配線は、複数の第１回路のいずれか一と電気的に接続される記憶装置である。
また、本発明の別の一態様は、上記記憶装置において、ｉ行２×ｓ−１列目のメモリセルは、第１トランジスタと、第２トランジスタと、容量と、を有し、第１トランジスタのソースまたはドレインの一方は、第２トランジスタのゲートおよび容量の一方の電極と電気的に接続され、第１トランジスタのソースまたはドレインの他方は、第１配線と電気的に接続され、第１トランジスタのゲートは、第３配線と電気的に接続され、第１トランジスタのソースまたはドレインの一方は、第４配線と電気的に接続され、第１トランジスタのソースまたはドレインの他方は、第２配線と電気的に接続され、容量の他方の電極は第５配線と電気的に接続されている記憶装置である。
また、上記構成において、駆動回路層と、複数のメモリセルと、の間に、さらに機能層を有すると好ましい。機能層は複数の第２回路を有し、第１配線と第２配線は、複数の第２回路のいずれか一を介して第１回路と電気的に接続してもよい。
第１トランジスタおよび第２トランジスタの少なくとも一方は、半導体に酸化物を含むことが好ましい。また、当該酸化物は、ＩｎおよびＺｎのうち、いずれか一方または双方を含むことが好ましい。または、当該酸化物は、Ｉｎ、Ｇａ、およびＺｎを含むことが好ましい。
また、前述の回路は複数のトランジスタを有し、複数のトランジスタは半導体にシリコンを含むことが好ましい。
本発明の一態様によれば、集積度の高い記憶装置を提供することができる。または、信頼性の高い記憶装置を提供することができる。または、消費電力の少ない記憶装置を提供することができる。または、新規な記憶装置を提供することができる。または、新規な半導体装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
図１（Ａ）および図１（Ｂ）は、記憶装置の構成例を示す図である。 図２は、駆動回路層の構成例を説明する図である。 図３は、記憶層の構成例を説明する図である。 図４は、記憶層の一部と駆動回路層の一部を示す図である。 図５は、記憶層の一部を示す図である。 図６は、ビット線、メモリセル、およびＲＷ回路の接続例を示す図である。 図７（Ａ）および図７（Ｂ）は、メモリセルの構成例を示す図である。 図８（Ａ）および図８（Ｂ）は、メモリセルの構成例を示す図である。 図９（Ａ）および図９（Ｂ）は、マルチゲートトランジスタを示す図である。 図１０は、メモリセルの動作を説明するためのタイミングチャートである。 図１１（Ａ）および図１１（Ｂ）は、メモリセルの動作を説明するための図である。 図１２（Ａ）および図１２（Ｂ）は、メモリセルの動作を説明するための図である。 図１３は、読み書き回路の構成例を説明する図である。 図１４（Ａ）乃至図１４（Ｃ）は、記憶装置の構成例を示す図である。 図１５（Ａ）および図１５（Ｂ）は、記憶装置の構成例を示す図である。 図１６は、記憶層の一部と駆動回路層の一部を示す図である。 図１７は、ビット線とＲＷ回路の接続例を示す図である。 図１８（Ａ）および図１８（Ｂ）は、記憶装置の構成例を示す図である。 図１９は、記憶層の一部、機能層の一部、および駆動回路層の一部を示す図である。 図２０は、ビット線、選択回路、およびＲＷ回路の接続例を示す図である。 図２１は、選択回路の構成例を説明する図である。 図２２（Ａ）および図２２（Ｂ）は、本発明の一態様に係る記憶装置の上面図および断面図である。 図２３（Ａ）および図２３（Ｂ）は、本発明の一態様に係る記憶装置の上面図および断面図である。 図２４は、本発明の一態様に係る記憶装置の上面図である。 図２５は、本発明の一態様に係る記憶装置の断面図である。 図２６は、本発明の一態様に係る記憶装置の断面図である。 図２７は、本発明の一態様に係る記憶装置の断面図である。 図２８（Ａ）は、ＩＧＺＯの結晶構造の分類を説明する図である。図２８（Ｂ）は、石英ガラスのＸＲＤスペクトルを説明する図である。図２８（Ｃ）は、結晶性ＩＧＺＯのＸＲＤスペクトルを説明する図である。 図２９（Ａ）および図２９（Ｂ）は、電子部品の一例を説明する図である。 図３０は、電子機器の一例を説明する図である。 図３１は、各種の記憶装置を階層ごとに示す図である。 図３２（Ａ）乃至図３２（Ｅ）は、記憶装置の応用例を説明する図である。 図３３は、ＩｏＴネットワークの階層構造と要求仕様の傾向を示す図である。 図３４は、ファクトリーオートメーションのイメージ図である。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
また、図面等において示す各構成の、位置、大きさ、範囲などは、発明の理解を容易とするため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。例えば、実際の製造工程において、エッチングなどの処理によりレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするために図に反映しないことがある。
また、上面図（「平面図」ともいう）や斜視図などにおいて、図面をわかりやすくするために、一部の構成要素の記載を省略する場合がある。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、本明細書等において、電気回路における「端子」とは、電流の入力または出力、電圧の入力または出力、および／または、信号の受信または送信が行なわれる部位を言う。よって、配線または電極の一部が端子として機能する場合がある。
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が直上または直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
また、ソースおよびドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合など、動作条件などによって互いに入れ替わるため、いずれがソースまたはドレインであるかを限定することが困難である。このため、本明細書においては、ソースおよびドレインの用語は、入れ替えて用いることができるものとする。
本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
また、本明細書などにおいて、「平行」とは、例えば、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」および「直交」とは、例えば、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
なお、本明細書などにおいて、計数値および計量値に関して「同一」、「同じ」、「等しい」または「均一」などと言う場合は、明示されている場合を除き、プラスマイナス２０％の誤差を含むものとする。
また、電圧は、ある電位と、基準の電位（例えば接地電位またはソース電位）との電位差のことを示す場合が多い。よって、電圧と電位は互いに言い換えることが可能な場合が多い。本明細書などでは、特段の明示が無いかぎり、電圧と電位を言い換えることができるものとする。
なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する。よって、「半導体」を「絶縁体」に置き換えて用いることも可能である。この場合、「半導体」と「絶縁体」の境界は曖昧であり、両者の厳密な区別は難しい。したがって、本明細書に記載の「半導体」と「絶縁体」は、互いに読み換えることができる場合がある。
また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」としての特性を有する。よって、「半導体」を「導電体」に置き換えて用いることも可能である。この場合、「半導体」と「導電体」の境界は曖昧であり、両者の厳密な区別は難しい。したがって、本明細書に記載の「半導体」と「導電体」は、互いに読み換えることができる場合がある。
なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、工程順または積層順など、なんらかの順番や順位を示すものではない。また、本明細書等において序数詞が付されていない用語であっても、構成要素の混同を避けるため、特許請求の範囲において序数詞が付される場合がある。また、本明細書等において序数詞が付されている用語であっても、特許請求の範囲において異なる序数詞が付される場合がある。また、本明細書等において序数詞が付されている用語であっても、特許請求の範囲などにおいて序数詞を省略する場合がある。
なお、本明細書等において、トランジスタの「オン状態」（「オン」と略す場合もある。）とは、トランジスタのソースとドレインが電気的に短絡しているとみなせる状態（「導通状態」ともいう。）をいう。または、「オン状態」とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧（「ゲート電圧」または「Ｖｇ」ともいう。）がしきい値電圧（「Ｖｔｈ」ともいう。）以上の状態、ｐチャネル型トランジスタでは、ＶｇがＶｔｈ以下の状態をいう。
また、トランジスタの「オフ状態」（「オフ」と略す場合もある。）とは、トランジスタのソースとドレインが電気的に遮断しているとみなせる状態（「非導通状態」ともいう。）をいう。または、「オフ状態」とは、特に断りがない場合、ｎチャネル型トランジスタでは、ＶｇがＶｔｈよりも低い状態、ｐチャネル型トランジスタでは、ＶｇがＶｔｈよりも高い状態をいう。
また、本明細書等において、「オン電流」とは、トランジスタがオン状態の時にソースとドレイン間に流れる電流をいう場合がある。また、「オフ電流」とは、トランジスタがオフ状態である時にソースとドレイン間に流れる電流をいう場合がある。
また、本明細書等において、高電源電位ＶＤＤ（以下、単に「ＶＤＤ」または「Ｈ電位」ともいう）とは、低電源電位ＶＳＳよりも高い電位の電源電位を示す。また、低電源電位ＶＳＳ（以下、単に「ＶＳＳ」または「Ｌ電位」ともいう）とは、高電源電位ＶＤＤよりも低い電位の電源電位を示す。また、接地電位をＶＤＤまたはＶＳＳとして用いることもできる。例えばＶＤＤが接地電位の場合には、ＶＳＳは接地電位より低い電位であり、ＶＳＳが接地電位の場合には、ＶＤＤは接地電位より高い電位である。
また、本明細書等において、ゲートとは、ゲート電極およびゲート配線の一部または全部のことをいう。ゲート配線とは、少なくとも一つのトランジスタのゲート電極と、別の電極や別の配線とを電気的に接続させるための配線のことをいう。
また、本明細書等において、ソースとは、ソース領域、ソース電極、およびソース配線の一部または全部のことをいう。ソース領域とは、半導体層のうち、抵抗率が一定値以下の領域のことをいう。ソース電極とは、ソース領域に接続される部分の導電層のことをいう。ソース配線とは、少なくとも一つのトランジスタのソース電極と、別の電極や別の配線とを電気的に接続させるための配線のことをいう。
また、本明細書等において、ドレインとは、ドレイン領域、ドレイン電極、およびドレイン配線の一部または全部のことをいう。ドレイン領域とは、半導体層のうち、抵抗率が一定値以下の領域のことをいう。ドレイン電極とは、ドレイン領域に接続される部分の導電層のことをいう。ドレイン配線とは、少なくとも一つのトランジスタのドレイン電極と、別の電極や別の配線とを電気的に接続させるための配線のことをいう。
（実施の形態１）
本発明の一態様の記憶装置について、図面を用いて説明する。なお、図面にＸ方向、Ｙ方向、およびＺ方向を示す矢印を付す場合がある。Ｘ方向、Ｙ方向、およびＺ方向は、それぞれが互いに直交または交差する方向である。
図１（Ａ）および（Ｂ）に、本発明の一態様の記憶装置１００の斜視図を示す。記憶装置１００は、駆動回路層１１０と、Ｎ層（Ｎは２以上の自然数）の記憶層１２０を有する。駆動回路層１１０は、ＲＷアレイ１２７などの回路を複数有する。また、記憶層１２０は、各層が複数のメモリセル１０を有する。なお、図１（Ｂ）では記憶層１２０を破線で示している。
Ｎ層の記憶層１２０は駆動回路層１１０上に設けられる。Ｎ層の記憶層１２０を駆動回路層１１０上に設けることで、記憶装置１００の占有面積を低減することができる。また、単位面積当たりの記憶容量を高めることができる。
図１（Ａ）では、１層目の記憶層１２０を記憶層１２０＿１と示し、２層目の記憶層１２０を記憶層１２０＿２と示し、３層目の記憶層１２０を記憶層１２０＿３と示している。同様に、ｋ層目（ｋは１以上の自然数）の記憶層１２０を記憶層１２０＿ｋと示し、Ｎ層目の記憶層１２０を記憶層１２０＿Ｎと示している。なお、本明細書などにおいて、Ｎ層の記憶層１２０全体に係る事柄を説明する場合や、Ｎ層ある記憶層１２０の各層に共通の事柄を示す場合に、単に「記憶層１２０」と表記する場合がある。
＜駆動回路層１１０の構成例＞
駆動回路層１１０の構成例について説明する。図２は駆動回路層１１０の構成例を説明するブロック図である。駆動回路層１１０は、ＰＳＷ１４１（パワースイッチ）、ＰＳＷ１４２、周辺回路１１５、およびＲＷアレイ１２７を有する。周辺回路１１５は、周辺回路１１１、コントロール回路１１２、および電圧生成回路１２８を有する。
駆動回路層１１０において、各回路、各信号および各電圧は、必要に応じて、適宜取捨することができる。あるいは、他の回路または他の信号を追加してもよい。信号ＢＷ、ＣＥ、ＧＷ、ＣＬＫ、ＷＡＫＥ、ＡＤＤＲ、ＷＤＡ、ＰＯＮ１、ＰＯＮ２は外部からの入力信号であり、信号ＲＤＡは外部への出力信号である。信号ＣＬＫはクロック信号である。
また、信号ＢＷ、ＣＥ、および信号ＧＷは制御信号である。信号ＣＥはチップイネーブル信号であり、信号ＧＷはグローバル書き込みイネーブル信号であり、信号ＢＷはバイト書き込みイネーブル信号である。信号ＡＤＤＲはアドレス信号である。信号ＷＤＡは書き込みデータ信号であり、信号ＲＤＡは読み出しデータ信号である。信号ＰＯＮ１、ＰＯＮ２は、パワーゲーティング制御用信号である。なお、信号ＰＯＮ１、ＰＯＮ２は、コントロール回路１１２で生成してもよい。
コントロール回路１１２は、駆動回路層１１０の動作全般を制御する機能を有するロジック回路である。例えば、コントロール回路は、信号ＣＥ、信号ＧＷおよび信号ＢＷを論理演算して、記憶装置１００の動作モード（例えば、書き込み動作、読み出し動作）を決定する。または、コントロール回路１１２は、この動作モードが実行されるように、周辺回路１１１の制御信号を生成する。
電圧生成回路１２８は負電圧（ＶＢＧ）を生成する機能を有する。ＷＡＫＥは、ＣＬＫの電圧生成回路１２８への入力を制御する機能を有する。例えば、ＷＡＫＥにＨレベルの信号が与えられると、信号ＣＬＫが電圧生成回路１２８へ入力され、電圧生成回路１２８はＶＢＧを生成する。
周辺回路１１１は、メモリセル１０に対するデータの書き込みおよび読み出しをするための回路である。周辺回路１１１は、行デコーダ１２１、列デコーダ１２２、行ドライバ１２３、列ドライバ１２４、入力回路１２５、出力回路１２６、ＲＷアレイ１２７を有する。
行デコーダ１２１および列デコーダ１２２は、信号ＡＤＤＲをデコードする機能を有する。行デコーダ１２１は、記憶層１２０の層ごとにアクセスする行を指定するための回路であり、列デコーダ１２２は、記憶層１２０の層ごとにアクセスする列を指定するための回路である。行ドライバ１２３は、記憶層１２０の層ごとに行デコーダ１２１が指定する行のメモリセル１０に接続されたワード線を選択する機能を有する。列ドライバ１２４は、後述するＲＷ回路１２９を介してデータを記憶層１２０のメモリセル１０に書き込む機能、記憶層１２０のメモリセル１０からＲＷ回路１２９を介してデータを読み出す機能、読み出したデータを保持する機能等を有する。
入力回路１２５は、信号ＷＤＡを保持する機能を有する。入力回路１２５が保持するデータは、列ドライバ１２４に出力される。入力回路１２５の出力データが、記憶層１２０に書き込むデータ（Ｄｉｎ）である。列ドライバ１２４が記憶層１２０から読み出したデータ（Ｄｏｕｔ）は、出力回路１２６に出力される。出力回路１２６は、Ｄｏｕｔを保持する機能を有する。また、出力回路１２６は、Ｄｏｕｔを記憶装置１００の外部に出力する機能を有する。出力回路１２６から出力されるデータ信号が信号ＲＤＡである。
ＰＳＷ１４１は周辺回路１１５へのＶＤＤの供給を制御する機能を有する。ＰＳＷ１４２は、行ドライバ１２３へのＶＨＭの供給を制御する機能を有する。ここでは、記憶装置１００の高電源電圧がＶＤＤであり、低電源電圧はＧＮＤ（接地電位）である。また、ＶＨＭは、記憶層１２０で使用される高電源電圧であり、ＶＤＤよりも高い場合がある。信号ＰＯＮ１によってＰＳＷ１４１のオン・オフが制御され、信号ＰＯＮ２によってＰＳＷ１４２のオン・オフが制御される。図２では、周辺回路１１５において、ＶＤＤが供給される電源ドメインの数を１としているが、複数にすることもできる。この場合、各電源ドメインに対してパワースイッチを設ければよい。
ＲＷアレイ１２７は、Ｐ行Ｒ列（ＰおよびＲは２以上の自然数）のマトリクス状に設けられた複数の読み書き回路（ＲＷ回路１２９）を有する。図２などでは、１行１列目に設けられたＲＷ回路１２９をＲＷ回路１２９［１，１］と示している。また、ｉ行ｓ列目（ｉは１以上Ｐ以下の自然数、ｓは１以上Ｒ以下の自然数）に設けられたＲＷ回路１２９をＲＷ回路１２９［ｉ，ｓ］と示している。また、Ｐ行Ｒ列目に設けられたＲＷ回路１２９をＲＷ回路１２９［Ｐ，Ｒ］と示している。
なお、本明細書などにおいて、ＲＷ回路１２９全体に係る事柄を説明する場合や、個々のＲＷ回路１２９に共通の事柄を示す場合は、単に「ＲＷ回路１２９」と表記する場合がある。
ＲＷ回路１２９は、後述するビット線と電気的に接続され、記憶層１２０のメモリセル１０にデータを書き込む機能と、メモリセル１０が保持しているデータを読み出す機能を有する。
＜記憶層１２０の構成例＞
Ｎ層ある記憶層１２０の構成例について説明する。それぞれの記憶層１２０は、Ｐ行Ｑ列（Ｑは２以上の自然数）のマトリクス状に設けられた複数のメモリセル１０を有する。図３は、ｋ層目の記憶層１２０（記憶層１２０＿ｋ）をＺ方向から見たブロック図である。本明細書などにおいて、Ｘ方向は行方向に相当し、Ｙ方向は列方向に相当し、Ｚ方向は記憶層１２０の積層方向に相当する。
図３などでは、ｋ層目の記憶層１２０の１行１列目に設けられたメモリセル１０をメモリセル１０［１，１］＿ｋと示している。また、ｋ層目の記憶層１２０のｉ行ｊ列目（ｊは１以上Ｑ以下の自然数）に設けられたメモリセル１０をメモリセル１０［ｉ，ｊ］＿ｋと示している。また、ｋ層目の記憶層１２０のＰ行Ｑ列目に設けられたメモリセル１０をメモリセル１０［Ｐ，Ｑ］＿ｋと示している。
なお、本明細書などにおいて、メモリセル１０全体に係る事柄を説明する場合や、個々のメモリセル１０に共通の事柄を示す場合は、単に「メモリセル１０」と表記する場合がある。
また、記憶層１２０の各層は、Ｑ本のワード線ＷＷＬと、Ｑ本の容量線ＣＬと、Ｑ本の選択線ＳＬと、を有する。Ｑ本のワード線ＷＷＬ、Ｑ本の容量線ＣＬ、およびＱ本の選択線ＳＬは、列方向（Ｙ方向）に延在する領域を有する。
図３などでは、ｋ層目の記憶層１２０に設けられた１列目のワード線ＷＷＬをワード線ＷＷＬ［１］＿ｋと示している。また、ｋ層目の記憶層１２０に設けられたｊ列目のワード線ＷＷＬをワード線ＷＷＬ［ｊ］＿ｋと示している。また、ｋ層目の記憶層１２０に設けられたＱ列目のワード線ＷＷＬをワード線ＷＷＬ［Ｑ］＿ｋと示している。容量線ＣＬおよび選択線ＳＬもワード線ＷＷＬと同様に示す。
なお、本明細書などにおいて、ワード線ＷＷＬ全体に係る事柄を説明する場合や、個々のワード線ＷＷＬに共通の事柄を示す場合は、単に「ワード線ＷＷＬ」と表記する場合がある。ワード線ＷＷＬに限らず、他の配線および電極などについても同様に表記する場合がある。
記憶層１２０＿ｋにおいて、ｊ列目に設けられたワード線ＷＷＬ、ｊ列目に設けられた容量線ＣＬ、およびｊ列目に設けられた選択線ＳＬは、ｊ列目に設けられたメモリセル１０と電気的に接続される。
なお、通常、容量線ＣＬは固定電位が供給される。容量線ＣＬに固定電位が供給される場合は、容量線ＣＬは列方向に延在していなくてもよい。例えば、容量線ＣＬが行方向に延在していてもよい。また、任意の複数の容量線ＣＬを互いに電気的に接続してもよい。
また、記憶装置１００は、Ｚ方向に延在し、かつＰ行Ｒ列のマトリクス状に設けられたビット線ＷＢＬと、Ｚ方向に延在し、かつ、Ｐ行Ｑ列のマトリクス状に設けられたビット線ＲＢＬと、を有する（図３および図４参照。）。
列の位置を示すＲとＱの関係は、Ｑが奇数の場合は、数式１または数式２で表すことができる。
Figure JPOXMLDOC01-appb-I000001
Figure JPOXMLDOC01-appb-I000002
列の位置を示すＲとＱの関係は、Ｑが偶数の場合は、数式３または数式４で表すことができる。
Figure JPOXMLDOC01-appb-I000003
Figure JPOXMLDOC01-appb-I000004
ビット線ＷＢＬは、記憶層１２０＿ｋと重なる領域を有する。ビット線ＲＢＬは、記憶層１２０＿ｋと重なる領域を有する。
図３などでは、ｉ行ｓ列目に設けられたビット線ＷＢＬをビット線ＷＢＬ［ｉ，ｓ］と示している。また、図３などでは、ｉ行ｊ列目に設けられたビット線ＷＲＢＬをビット線ＲＢＬ［ｉ，ｊ］と示している。
記憶層１２０＿ｋにおいて、１つのビット線ＷＢＬは２つのメモリセル１０と電気的に接続される。具体的には、ビット線ＷＢＬ［ｉ，ｓ］は、メモリセル１０［ｉ，２×ｓ−１］＿ｋおよびメモリセル１０［ｉ，２×ｓ］＿ｋと電気的に接続される。図３などでは、ｊが２×ｓ−１である場合を示している。
また、記憶層１２０＿ｋにおいて、ビット線ＲＢＬ［ｉ，ｊ］はメモリセル１０［ｉ，ｊ］＿ｋと電気的に接続される。
図４は、Ｎ層ある記憶層１２０の一部と、駆動回路層１１０の一部を示す斜視図である。図５は、Ｎ層ある記憶層１２０の一部を示す斜視図である。図５では、記憶層１２０＿ｋの一部と記憶層１２０＿ｋ−１の一部の構成例を示している。また、図６は、ビット線ＷＢＬ、ビット線ＲＢＬ、メモリセル１０、およびＲＷ回路１２９の接続例を示す図である。
ビット線ＷＢＬ［ｉ，ｓ］、ビット線ＲＢＬ［ｉ，ｊ］およびビット線ＲＢＬ［ｉ，ｊ＋１］は、ＲＷ回路１２９［ｉ，ｓ］と電気的に接続される（図４および図６参照。）。図４および図６などでは、ｊが２×ｓ−１であり、ｊ＋１が２×ｓである場合を示している。
列の位置を示すｓとｊは、ｊが奇数の場合は、数式５または数式６で表すことができる。
Figure JPOXMLDOC01-appb-I000005
Figure JPOXMLDOC01-appb-I000006
列の位置を示すｓとｊは、ｊが偶数の場合は、数式７または数式８で表すことができる。
Figure JPOXMLDOC01-appb-I000007
Figure JPOXMLDOC01-appb-I000008
＜メモリセル１０の構成例＞
次に、メモリセル１０の構成例を説明する。メモリセル１０は、トランジスタ１１Ａ、トランジスタ１１Ｂ、および容量１２を有する（図７（Ａ）参照。）。トランジスタ１１Ａのソースまたはドレインの一方はノードＦＮと電気的に接続され、他方はビット線ＷＢＬと電気的に接続され、ゲートはワード線ＷＷＬと電気的に接続される。トランジスタ１１Ｂのソースまたはドレインの一方は選択線ＳＬと電気的に接続され、他方はビット線ＲＢＬと電気的に接続され、ゲートはノードＦＮと電気的に接続される。
容量１２はノードＦＮと容量線ＣＬの間に設けられる。具体的には、容量１２の一方の電極はノードＦＮと電気的に接続され、他方の電極は容量線ＣＬと電気的に接続される。
トランジスタ１１Ａおよびトランジスタ１１Ｂは、チャネルが形成される半導体層に金属酸化物の一種である酸化物半導体を用いたトランジスタ（「ＯＳトランジスタ」ともいう。）を用いることが好ましい。
ＯＳトランジスタはオフ電流を極めて少なくすることができる。具体的には、チャネル幅１μｍ当たりのオフ電流を室温下において１×１０−２０Ａ未満、好ましくは１×１０−２２Ａ未満、さらに好ましくは１×１０−２４Ａ未満とすることができる。
また、ＯＳトランジスタは高温環境下でもオフ電流がほとんど増加しない。具体的には室温以上２００℃以下の環境温度下でもオフ電流がほとんど増加しない。半導体装置を構成するトランジスタにＯＳトランジスタを用いることで、高温環境下においても動作が安定し、信頼性の良好な記憶装置を実現できる。
トランジスタ１１ＡにＯＳトランジスタを用いることによって、容量１２を小さくすることができる。または、容量１２を設けずに、トランジスタなどの寄生容量を容量１２に代えて用いることができる。その結果、記憶装置の占有面積を小さくすることができる。なお、メモリセルを構成するトランジスタにＯＳトランジスタを用いた記憶素子を「ＯＳメモリ」と呼ぶ場合がある。
酸化物半導体は、スパッタリング法などを用いて形成できるため、ＯＳトランジスタの作製は、既存の生産設備の一部を改良して行うことが可能である。よって、設備投資を抑えられる。また、ＯＳトランジスタの作製工程では、チャネルが形成される半導体層にシリコンを用いるトランジスタ（Ｓｉトランジスタともいう）で行われる不純物導入工程などが不要である。記憶層１２０を構成するトランジスタにＯＳトランジスタを用いることで、記憶層１２０の多層化の実現を容易とすることができる。
また、トランジスタ１１Ａおよびトランジスタ１１Ｂの少なくとも一方に、バックゲートを有するトランジスタを用いてもよい。図７（Ｂ）では、トランジスタ１１Ａおよびトランジスタ１１Ｂの双方にバックゲートを有するトランジスタを用いる例を示している。また、図７（Ｂ）では、トランジスタ１１Ａおよびトランジスタ１１Ｂそれぞれにおいて、ゲートとバックゲートを電気的に接続する例を示している。
バックゲートは、ゲートとバックゲートで半導体層のチャネル形成領域を挟むように配置される。バックゲートはゲートと同様に機能させることができる。また、バックゲートの電位を変化させることで、トランジスタのしきい値電圧を変化させることができる。
ゲートとバックゲートは、導電層または抵抗率が小さい半導体層などで形成されるため、トランジスタの外部で生じる電場が、チャネルが形成される半導体層に作用しないようにする機能（特に静電気に対する静電遮蔽機能）を有する。すなわち、静電気などの外部の電場の影響によりトランジスタの電気的な特性が変動することを防止することができる。また、バックゲートを設けることで、ＢＴ試験前後におけるトランジスタのしきい値電圧の変化量を低減することができる。
また、図８（Ａ）に示すように、トランジスタ１１Ａのバックゲートを配線ＢＧＬ１と電気的に接続し、トランジスタ１１Ｂのバックゲートを配線ＢＧＬ２と電気的に接続してもよい。バックゲートの電位は、ゲートと同電位としてもよく、接地電位（ＧＮＤ電位）や、任意の電位としてもよい。
また、図８（Ｂ）に示すように、トランジスタ１１Ａのバックゲートと、トランジスタ１１Ｂのバックゲートを配線ＢＧＬと電気的に接続してもよい。
また、トランジスタ１１Ａおよびトランジスタ１１Ｂのそれぞれは、ダブルゲート型のトランジスタであってもよい。図９（Ａ）に、ダブルゲート型のトランジスタ２１の回路記号例を示す。
トランジスタ２１は、トランジスタＴｒ１とトランジスタＴｒ２を直列に接続した構成を有する。図９（Ａ）では、トランジスタＴｒ１のソースまたはドレインの一方が端子Ｓと電気的に接続され、トランジスタＴｒ１のソースまたはドレインの他方がトランジスタＴｒ２のソースまたはドレインの一方と電気的に接続され、トランジスタＴｒ２のソースまたはドレインの他方が端子Ｄと電気的に接続されている状態を示している。また、図９（Ａ）では、トランジスタＴｒ１とトランジスタＴｒ２のゲートが電気的に接続され、かつ、端子Ｇと電気的に接続されている状態を示している。
図９（Ａ）に示すトランジスタ２１は、端子Ｇの電位を変化させることで端子Ｓと端子Ｄ間を導通状態または非導通状態に切り替える機能を有する。よって、ダブルゲート型のトランジスタであるトランジスタ２１は、トランジスタＴｒ１とトランジスタＴｒ２を内在するが、実質的に１つのトランジスタとして機能する。すなわち、図９（Ａ）において、トランジスタ２１のソースまたはドレインの一方は端子Ｓと電気的に接続され、ソースまたはドレインの他方は端子Ｄと電気的に接続され、ゲートは端子Ｇと電気的に接続されていると言える。
また、トランジスタ１１Ａおよびトランジスタ１１Ｂのそれぞれは、トリプルゲート型のトランジスタであってもよい。図９（Ｂ）に、トリプルゲート型のトランジスタ２２の回路記号例を示す。
トランジスタ２２は、トランジスタＴｒ１、トランジスタＴｒ２、およびトランジスタＴｒ３を直列に接続した構成を有する。図９（Ｂ）では、トランジスタＴｒ１のソースまたはドレインの一方が端子Ｓと電気的に接続され、トランジスタＴｒ１のソースまたはドレインの他方がトランジスタＴｒ２のソースまたはドレインの一方と電気的に接続され、トランジスタＴｒ２のソースまたはドレインの他方がトランジスタＴｒ３のソースまたはドレインの一方と電気的に接続され、トランジスタＴｒ３のソースまたはドレインの他方が端子Ｄと電気的に接続されている状態を示している。また、図９（Ｂ）では、トランジスタＴｒ１、トランジスタＴｒ２、およびトランジスタＴｒ３のゲートが電気的に接続され、かつ、端子Ｇと電気的に接続されている状態を示している。
図９（Ｂ）に示すトランジスタ２２は、端子Ｇの電位を変化させることで端子Ｓと端子Ｄ間を導通状態または非導通状態に切り替える機能を有する。よって、トリプルゲート型のトランジスタであるトランジスタ２２は、トランジスタＴｒ１、トランジスタＴｒ２、およびトランジスタＴｒ３を内在するが、実質的に１つのトランジスタとして機能する。すなわち、図９（Ｂ）において、トランジスタ２２のソースまたはドレインの一方は端子Ｓと電気的に接続され、ソースまたはドレインの他方は端子Ｄと電気的に接続され、ゲートは端子Ｇと電気的に接続されていると言える。
トランジスタ２１およびトランジスタ２２のように、複数のゲートを有し、かつ、複数のゲートが電気的に接続されているトランジスタを「マルチゲート型のトランジスタ」または「マルチゲートトランジスタ」と呼ぶ場合がある。
＜メモリセル１０の動作例＞
次に、メモリセル１０のデータ書き込み動作例と読み出し動作例について説明する。本実施の形態では、トランジスタ１１Ａおよびトランジスタ１１Ｂにｎチャネル型のトランジスタを用いるものとする。図１０はメモリセル１０の動作例を説明するためのタイミングチャートである。図１１（Ａ）、図１１（Ｂ）、図１２（Ａ）、および図１２（Ｂ）は、メモリセル１０の動作例を説明するための回路図である。
また、図面などにおいて、配線および電極の電位を示すため、配線および電極に隣接してＨ電位を示す“Ｈ”、またはＬ電位を示す“Ｌ”を付記する場合がある。また、電位変化が生じた配線および電極には、“Ｈ”または“Ｌ”を囲み文字で付記する場合がある。また、トランジスタがオフ状態である場合、当該トランジスタに重ねて“×”記号を付記する場合がある。
はじめに、期間Ｔ０において、ワード線ＷＷＬ、ビット線ＷＢＬ、およびノードＦＮがＬ電位であり、ビット線ＲＢＬおよび選択線ＳＬがＨ電位であるものとする（図１０参照。）。
〔データ書き込み動作〕
期間Ｔ１において、ワード線ＷＷＬおよびビット線ＷＢＬにＨ電位を供給する（図１０および図１１（Ａ）参照。）。すると、トランジスタ１１Ａがオン状態になり、ノードＦＮに“１”を示すデータとして、Ｈ電位が書き込まれる。より正確には、ノードＦＮに、ノードＦＮの電位がＨ電位になる量の電荷が供給される。
トランジスタ１１Ｂのゲート、ソース、およびドレインは全てＨ電位であるため、トランジスタ１１Ｂはオフ状態である。
〔保持動作〕
期間Ｔ２において、ワード線ＷＷＬにＬ電位を供給する。すると、トランジスタ１１Ａがオフ状態になり、ノードＦＮに書き込まれたデータが保持される（図１０および図１１（Ｂ）参照。）。
前述したとおり、ＯＳトランジスタはオフ電流が極めて少ないトランジスタである。トランジスタ１１ＡにＯＳトランジスタを用いることで、ノードＦＮに書き込まれたデータを長期間保持することができる。そのため、ノードＦＮの電位をリフレッシュする必要がなくなり、メモリセル１０の消費電力を低減することができる。よって、記憶装置１００の消費電力を低減することができる。
加えて、ＯＳトランジスタは、Ｓｉトランジスタと比べてドレイン耐圧が高い。よって、トランジスタ１１ＡをＯＳトランジスタとすることにより、ノードＦＮに保持する電位の範囲を広げることができる。よって、ノードＦＮに保持する情報の数を増加させることができる。
〔読み出し動作〕
期間Ｔ３において、ビット線ＲＢＬにＨ電位をプリチャージする。すなわち、ビット線ＲＢＬをＨ電位のままフローティング状態にする（図１０および図１２（Ａ）参照。）。
次に、期間Ｔ４において、選択線ＳＬにＬ電位を供給する（図１０および図１２（Ｂ）参照。）。この時、ノードＦＮにＨ電位が保持されていると、トランジスタ１１Ｂがオン状態になり、ビット線ＲＢＬと選択線ＳＬが導通状態になる。よって、ビット線ＲＢＬの電位がＨ電位からＬ電位に変化する。
一方で、ノードＦＮに“０”を示すデータとしてＬ電位が書き込まれている場合は、選択線ＳＬにＬ電位を供給してもトランジスタ１１Ｂがオン状態にならない。よって、選択線ＳＬにＬ電位を供給した時のビット線ＲＢＬの電位変化を検出することで、メモリセル１０に書き込まれたデータを読み出すことができる。
ＯＳトランジスタを用いたメモリセル１０では、ＯＳトランジスタを介してノードＦＮに電荷を書き込む方式であるため、従来のフラッシュメモリで必要であった高電圧が不要であり、高速な書き込み動作も実現できる。また、フローティングゲートまたは電荷捕獲層への電荷注入および引き抜きも行われないため、ＯＳトランジスタを用いたメモリセル１０は実質的に無制限回のデータの書き込みおよび読み出しが可能である。ＯＳトランジスタを用いたメモリセル１０は、フラッシュメモリのように繰り返し書き換え動作でも電子捕獲中心の増加による不安定性が認められない。ＯＳトランジスタを用いたメモリセル１０は、従来のフラッシュメモリと比較して劣化が少なく高い信頼性が得られる。
ＯＳトランジスタを用いたメモリセル１０は、磁気メモリあるいは抵抗変化型メモリなどのように原子レベルでの構造変化を伴わない。よって、ＯＳトランジスタを用いたメモリセル１０は、磁気メモリおよび抵抗変化型メモリよりも書き換え耐性に優れている。
また、本発明の一態様の記憶装置１００では、メモリセル１０とＲＷ回路１２９が、Ｚ方向に延在する領域を有するビット線ＷＢＬおよびビット線ＲＢＬを介して電気的に接続される。よって、ビット線ＷＢＬおよびビット線ＲＢＬの引き回し距離が短く、配線抵抗および寄生容量が小さい。
＜ＲＷ回路１２９の構成例＞
列ドライバ１２４には、列ごとに、図１３に示すＲＷ回路１２９が設けられている。図１３は、ＲＷ回路１２９の構成例を示す回路図である。
ＲＷ回路１２９は、トランジスタＭ２１乃至トランジスタＭ２６、センスアンプ回路３１、ＡＮＤ回路３２、アナログスイッチ３３、およびアナログスイッチ３４を有する。ＲＷ回路１２９は、信号ＳＥＮ、信号ＳＥＰ、信号ＰＲＥ、信号ＲＳＥＬ、信号ＷＳＥＬ、信号ＧＲＳＥＬ、信号ＧＷＳＥＬに従い、動作する。
列ドライバ１２４からＲＷ回路１２９に供給されたデータＤＩＮは、ノードＮＷと電気的に接続されたビット線ＷＢＬを介してメモリセル１０に書き込まれる。また、ノードＮＲと電気的に接続されたビット線ＲＢＬを介してメモリセル１０から読み出されたデータは、ＲＷ回路１２９からデータＤＯＵＴとして列ドライバ１２４に出力される。
なお、データＤＩＮおよびデータＤＯＵＴは内部信号であり、それぞれ、データ信号ＷＤＡおよびデータ信号ＲＤＡに対応する。
〔プリチャージ回路〕
トランジスタＭ２１は、プリチャージ回路として機能する。トランジスタＭ２１によって、ビット線ＲＢＬは、電位ＶＤＤにプリチャージされる。信号ＰＲＥはプリチャージ信号であり、信号ＰＲＥによって、トランジスタＭ２１の導通状態が制御される。
〔センスアンプ回路〕
センスアンプ回路３１は、読み出し動作時には、ビット線ＲＢＬに入力されたデータのハイレベルまたはローレベルを判定する。また、センスアンプ回路３１は、書き込み動作時には、入力されたデータＤＩＮを一時的に保持するラッチ回路として機能する。
図１３に示すセンスアンプ回路３１は、ラッチ型センスアンプである。センスアンプ回路３１は、２個のインバータ回路を有し、一方のインバータ回路の入力ノードが他方のインバータ回路の出力ノードと接続される。一方のインバータ回路の入力ノードをノードＮＳ、出力ノードをノードＮＳＢとすると、ノードＮＳおよびノードＮＳＢにおいて相補データが保持される。
信号ＳＥＮおよび信号ＳＥＰは、センスアンプ回路３１を活性化するためのセンスアンプイネーブル信号であり、レファレンス電位Ｖｒｅｆは、読み出し判定電位である。センスアンプ回路３１は、レファレンス電位Ｖｒｅｆを基準に、活性化された時点のノードＮＳＢの電位が、ハイレベルであるか、ローレベルであるかを判定する。
ＡＮＤ回路３２は、ノードＮＳと、ビット線ＷＢＬとの導通状態を制御する。また、アナログスイッチ３３は、ノードＮＳＢと、ビット線ＲＢＬとの導通状態を制御し、アナログスイッチ３４は、ノードＮＳと、レファレンス電位Ｖｒｅｆを供給する配線との導通状態を制御する。
信号ＷＳＥＬは、書き込み選択信号であり、ＡＮＤ回路３２を制御する。信号ＲＳＥＬは、読み出し選択信号であり、アナログスイッチ３３およびアナログスイッチ３４を制御する。
〔出力ＭＵＸ回路〕
トランジスタＭ２２およびトランジスタＭ２３は、出力ＭＵＸ（マルチプレクサ）回路を構成する。信号ＧＲＳＥＬは、グローバル読み出し選択信号であり、出力ＭＵＸ回路を制御する。
出力ＭＵＸ回路は、センスアンプ回路３１から読み出したデータＤＯＵＴを出力する機能を有する。
〔書き込みドライバ回路〕
トランジスタＭ２４乃至トランジスタＭ２６は、書き込みドライバ回路を構成する。信号ＧＷＳＥＬは、グローバル書き込み選択信号であり、書き込みドライバ回路を制御する。書き込みドライバ回路は、入力されたデータＤＩＮをセンスアンプ回路３１に書き込む機能を有する。
書き込みドライバ回路は、データＤＩＮを書き込む列を選択する機能を有する。書き込みドライバ回路は、信号ＧＷＳＥＬに従い、バイト単位、ハーフワード単位、または、１ワード単位のデータ書き込みを行う。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態２）
本実施の形態では、記憶装置１００の変形例について説明する。記憶装置１００の変形例として、図１４（Ａ）に、記憶装置１００Ａを示す。本実施の形態では、記憶装置１００Ａの記憶装置１００とは異なる点について説明する。本実施の形態で説明が無い事柄については、他の実施の形態などを参酌すればよい。
＜記憶装置１００Ａ＞
記憶装置１００Ａは、駆動回路層１１０上にＭ個の記憶ブロック１３０が積層された構成を有する。図１４（Ａ）などでは、１個目の記憶ブロック１３０を記憶ブロック１３０＿１と示し、Ｍ個目（Ｍは２以上の自然数）の記憶ブロック１３０を記憶ブロック１３０＿Ｍと示している。また、ｔ個目（ｔは１以上Ｍ以下の自然数）の記憶ブロック１３０を記憶ブロック１３０＿ｔと示している。
一つの記憶ブロック１３０（例えば、記憶ブロック１３０＿ｔ）は、ＲＷアレイ１２７を含む機能層１６０と、Ｒ層（Ｒは１以上の自然数）の記憶層１２０を有する。機能層１６０は、例えばＯＳトランジスタで構成することができる。図１４（Ａ）などでは、記憶ブロック１３０＿１に含まれる機能層１６０を機能層１６０＿１と示し、Ｍ個目の記憶ブロック１３０に含まれる機能層１６０を機能層１６０＿Ｍと示している。また、ｔ個目の記憶ブロック１３０に含まれる機能層１６０を機能層１６０＿ｔと示している。
図１４（Ｂ）に、記憶ブロック１３０＿ｔの構成例を示す。図１４（Ｂ）に示す記憶ブロック１３０＿ｔは、機能層１６０上にＲ層の記憶層１２０が積層している。Ｒ層の記憶層１２０に含まれるメモリセル１０は、Ｒ層の記憶層１２０に含まれるビット線ＷＢＬおよびビット線ＲＢＬを介して、機能層１６０＿ｔに含まれるＲＷアレイ１２７と電気的に接続される。
Ｎ層の記憶層１２０を複数のブロックに分け、ブロック毎にＲＷアレイ１２７を設けることで、ビット線ＷＢＬおよびビット線ＲＢＬを短くすることができる。ビット線ＷＢＬおよびビット線ＲＢＬを短くすることで、メモリセル１０からＲＷアレイ１２７までの信号伝搬距離が短くなるため、記憶装置の動作速度を高めることができる。また、ビット線ＷＢＬおよびビット線ＲＢＬに付帯する寄生容量が低減されるため、消費電力が低減できる。また、１つのメモリセルで複数ビットの記憶を行う多値記憶の実現を容易とすることができる。なお、ＲＷアレイ１２７は、メモリセル１０に保持されているデータの読み出し、またはメモリセル１０へデータを書き込む機能を有する。なお、機能層１６０が含む回路はＲＷアレイ１２７に限定されず、様々な機能を有する回路などを設けても良い。よって、ＲＷアレイ１２７を、機能回路と呼称する場合がある。
記憶ブロック１３０＿ｔに含まれる記憶層１２０の数を示すＲは、記憶ブロック１３０の総数を示すＭの約数であることが好ましい。
また、図１４（Ｃ）に示すように、機能層１６０の上層および下層に、記憶層１２０を設けてもよい。図１４（Ｃ）では、機能層１６０の上層および下層にそれぞれ２層の記憶層１２０を設ける例を示している。複数の記憶層１２０で機能層１６０を挟むように配置することで、信号伝搬距離をさらに短くすることができる。なお、機能層１６０の上層に積層される記憶層１２０と、機能層１６０の下層に積層される記憶層１２０は、それぞれ１層以上であればよい。よって、図１４（Ｃ）のような、それぞれ２層に限定されるものではない。
機能層１６０の上層に積層される記憶層１２０の数と、機能層１６０の下層に積層される記憶層１２０の数は等しいことが好ましい。よって、図１４（Ｃ）に示す記憶ブロック１３０＿ｔでは、記憶層１２０の合計数を示すＲが偶数であることが好ましい。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態３）
本実施の形態では、記憶装置１００の変形例について説明する。記憶装置１００の変形例として、図１５（Ａ）に、記憶装置１００Ｂを示す。本実施の形態では、記憶装置１００Ｂの記憶装置１００とは異なる点について説明する。本実施の形態で説明が無い事柄については、他の実施の形態などを参酌すればよい。
＜記憶装置１００Ｂ＞
記憶装置１００Ｂは、記憶装置１００の駆動回路層１１０に替えて駆動回路層１１０Ａを有する。図１５（Ｂ）は駆動回路層１１０Ａの構成例を説明するブロック図である。駆動回路層１１０Ａは、駆動回路層１１０のＲＷアレイ１２７に替えてＲＷアレイ１２７Ａを有する。駆動回路層１１０ＡのＲＷアレイ１２７Ａ以外の構成は、駆動回路層１１０と同様であるため、本実施の形態での詳細な説明は省略する。
ＲＷアレイ１２７Ａは、１行のメモリセル１０に対して１つのＲＷ回路１２９を有する。図１５（Ｂ）などでは、１行目のＲＷ回路１２９をＲＷ回路１２９［１］と示し、ｉ行目のＲＷ回路１２９をＲＷ回路１２９［ｉ］と示している。また、Ｐ行目のＲＷ回路１２９をＲＷ回路１２９［Ｐ］と示している。
図１６は、Ｎ層ある記憶層１２０の一部と、駆動回路層１１０Ａの一部を示す斜視図である。また、図１７は、ｉ行目のＲＷ回路１２９（ＲＷ回路１２９［ｉ］）と、ｉ行目のビット線ＷＢＬ（ビット線ＷＢＬ［ｉ，１］乃至ビット線ＷＢＬ［ｉ，Ｒ］）と、ｉ行目のビット線ＲＢＬ（ビット線ＲＢＬ［ｉ，１］乃至ビット線ＲＢＬ［ｉ，Ｑ］）の接続例を示す図である。
ＲＷ回路１２９［ｉ］は、ビット線ＷＢＬ［ｉ，１］乃至ビット線ＷＢＬ［ｉ，Ｒ］およびビット線ＲＢＬ［ｉ，１］乃至ビット線ＲＢＬ［ｉ，Ｑ］と電気的に接続される。
ＲＷアレイ１２７Ａの構成とすることで、ＲＷ回路１２９をＰ行Ｑ列のマトリクス状に設ける場合よりも、ＲＷ回路１２９の設計自由度を高めることができる。また、ＲＷアレイ１２７Ａの占有面積が低減できるため、駆動回路層１１０Ａに含まれる全ての回路の設計自由度を高めることができる。
＜記憶装置１００Ｃ＞
上記の記憶装置１００Ｂでは、１行に含まれる全てのビット線が１つのＲＷ回路１２９に接続されるため、当該ＲＷ回路１２９に加わる配線容量などの負荷が大きくなりやすい。特に記憶装置の記憶容量が増加して１行に含まれるビット線の本数が増えると、その影響が大きくなり、データの読み書き速度や精度などか低下しやすくなる。
そこで、メモリセル１０とＲＷ回路１２９の間に選択回路１５３を設けることで、読み書き動作時にＲＷ回路１２９と電気的に接続するビット線ＷＢＬおよびビット線ＲＢＬの数を減らし、ＲＷ回路１２９に加わる負荷を低減する。
図１８（Ａ）に、記憶装置１００Ｃを示す。記憶装置１００Ｃは記憶装置１００Ｂの変形例である。よって、説明の繰り返しを低減するため、記憶装置１００Ｃの記憶装置１００Ｂと異なる点について説明する。
記憶装置１００Ｃは、記憶層１２０と駆動回路層１１０Ａの間に機能層１５０を有する。図１８（Ｂ）は、機能層１５０の構成例を説明するブロック図である。機能層１５０は、制御回路１５１および選択回路群１５２を有する。
選択回路群１５２は、１行のメモリセル１０に対して１つの選択回路１５３を有する。図１８（Ｂ）などでは、１行目の選択回路１５３を選択回路１５３［１］と示し、ｉ行目の選択回路１５３を選択回路１５３［ｉ］と示している。また、Ｐ行目の選択回路１５３を選択回路１５３［Ｐ］と示している。
図１９は、記憶層１２０の一部、機能層１５０の一部、および駆動回路層１１０Ａの一部を示す斜視図である。また、図２０は、ｉ行目のＲＷ回路１２９（ＲＷ回路１２９［ｉ］）、ｉ行目の選択回路１５３（選択回路１５３［ｉ］）、ｉ行目のビット線ＷＢＬ（図２０では、ビット線ＷＢＬ［ｉ，１］乃至ビット線ＷＢＬ［ｉ，６］）、およびｉ行目のビット線ＲＢＬ（図２０では、ビット線ＲＢＬ［ｉ，１］乃至ビット線ＲＢＬ［ｉ，１２］）の接続例を示す図である。
ｉ行目のビット線ＷＢＬおよびｉ行目のビット線ＲＢＬは、選択回路１５３［ｉ］と電気的に接続される。選択回路１５３［ｉ］は、配線１５４Ｗ［ｉ］および配線１５４Ｒ［ｉ］を介してＲＷ回路１２９［ｉ］と電気的に接続される。配線１５４Ｗ［ｉ］はＲＷ回路１２９［ｉ］のノードＮＷと電気的に接続される。配線１５４Ｒ［ｉ］はＲＷ回路１２９［ｉ］のノードＮＲと電気的に接続される（図１９参照。）。
選択回路１５３は、Ｇ個（Ｇは２以上の自然数）のスイッチ群１５５を有する。本実施の形態などでは、１つ目のスイッチ群１５５をスイッチ群１５５［１］と示す。図２０では、２つ目のスイッチ群１５５であるスイッチ群１５５［２］と、３つ目のスイッチ群１５５であるスイッチ群１５５［３］を示している。
図２１を用いて、より詳細に選択回路１５３［ｉ］の構成例を説明する。前述したとおり、選択回路１５３［ｉ］は、複数のスイッチ群１５５を有する。図２１では、２つのスイッチ群１５５（スイッチ群１５５［１］およびスイッチ群１５５［２］）を示している。１つのスイッチ群１５５は、複数のスイッチ１５６を有する。図２１では、スイッチ群１５５［１］中にスイッチ１５６［１１］乃至スイッチ１５６［１９］を有する例を示している。同様に、スイッチ群１５５［２］中にスイッチ１５６［２１］乃至スイッチ１５６［２９］を有する例を示している。
スイッチ１５６［１１］はビット線ＷＢＬ［ｉ，１］と配線１５４Ｗ［ｉ］の間に設けられている。スイッチ１５６［１２］はビット線ＲＢＬ［ｉ，１］と配線１５４Ｒ［ｉ］の間に設けられている。スイッチ１５６［１３］はビット線ＲＢＬ［ｉ，２］と配線１５４Ｒ［ｉ］の間に設けられている。スイッチ１５６［１４］はビット線ＷＢＬ［ｉ，２］と配線１５４Ｗ［ｉ］の間に設けられている。スイッチ１５６［１５］はビット線ＲＢＬ［ｉ，３］と配線１５４Ｒ［ｉ］の間に設けられている。スイッチ１５６［１６］はビット線ＲＢＬ［ｉ，４］と配線１５４Ｒ［ｉ］の間に設けられている。スイッチ１５６［１７］はビット線ＷＢＬ［ｉ，３］と配線１５４Ｗ［ｉ］の間に設けられている。スイッチ１５６［１８］はビット線ＲＢＬ［ｉ，５］と配線１５４Ｒ［ｉ］の間に設けられている。スイッチ１５６［１９］はビット線ＲＢＬ［ｉ，６］と配線１５４Ｒ［ｉ］の間に設けられている。
制御回路１５１は、周辺回路１１５と電気的に接続される。また、制御回路１５１は、配線１５７［１］を介してスイッチ群１５５［１］の動作を制御する機能を有する。言い換えると、スイッチ１５６［１１］乃至スイッチ１５６［１９］は、配線１５７［１］を介して制御回路１５１から供給される信号によって、導通状態（オン状態）と非導通状態（オフ状態）が制御される。
配線１５７［１］を介して制御回路１５１からスイッチ１５６［１１］乃至スイッチ１５６［１９］を導通状態にする信号が供給されると、ビット線ＷＢＬ［ｉ，１］乃至ビット線ＷＢＬ［ｉ，３］と、配線１５４Ｗ［ｉ］が導通状態になる。また、ビット線ＲＢＬ［ｉ，１］乃至ビット線ＲＢＬ［ｉ，６］と、配線１５４Ｒ［ｉ］が導通状態になる。
スイッチ１５６［２１］はビット線ＷＢＬ［ｉ，４］と配線１５４Ｗ［ｉ］の間に設けられている。スイッチ１５６［２２］はビット線ＲＢＬ［ｉ，７］と配線１５４Ｒ［ｉ］の間に設けられている。スイッチ１５６［２３］はビット線ＲＢＬ［ｉ，８］と配線１５４Ｒ［ｉ］の間に設けられている。スイッチ１５６［２４］はビット線ＷＢＬ［ｉ，５］と配線１５４Ｗ［ｉ］の間に設けられている。スイッチ１５６［２５］はビット線ＲＢＬ［ｉ，９］と配線１５４Ｒ［ｉ］の間に設けられている。スイッチ１５６［２６］はビット線ＲＢＬ［ｉ，１０］と配線１５４Ｒ［ｉ］の間に設けられている。スイッチ１５６［２７］はビット線ＷＢＬ［ｉ，６］と配線１５４Ｗ［ｉ］の間に設けられている。スイッチ１５６［２８］はビット線ＲＢＬ［ｉ，１１］と配線１５４Ｒ［ｉ］の間に設けられている。スイッチ１５６［２９］はビット線ＲＢＬ［ｉ，１２］と配線１５４Ｒ［ｉ］の間に設けられている。
制御回路１５１は、配線１５７［２］を介してスイッチ群１５５［２］の動作を制御する機能を有する。言い換えると、スイッチ１５６［２１］乃至スイッチ１５６［２９］は、配線１５７［２］を介して制御回路１５１から供給される信号によって、導通状態と非導通状態が制御される。
配線１５７［２］を介して制御回路１５１からスイッチ１５６［２１］乃至スイッチ１５６［２９］を導通状態にする信号が供給されると、ビット線ＷＢＬ［ｉ，４］乃至ビット線ＷＢＬ［ｉ，６］と、配線１５４Ｗ［ｉ］が導通状態になる。また、ビット線ＲＢＬ［ｉ，７］乃至ビット線ＲＢＬ［ｉ，１２］と、配線１５４Ｒ［ｉ］が導通状態になる。
また、配線１５７［３］は、スイッチ群１５５［３］（図示せず。）に含まれる複数のスイッチ１５６に制御信号を伝える機能を有する。
制御回路１５１は、使用するビット線に応じて、オン状態にするスイッチ群１５５を選択する。例えば、ビット線ＲＢＬ［ｉ，７］に接続するメモリセル１０に対してデータの読み書き動作を行う場合は、制御回路１５１はスイッチ群１５５［２］をオン状態にして、その他のスイッチ群１５５をオフ状態にする。
オン状態にするスイッチ群１５５を選択することで、読み書き動作時にＲＷ回路１２９と電気的に接続するビット線ＷＢＬおよびビット線ＲＢＬの数を減らすことができる。よって、ＲＷ回路１２９に加わる配線容量などの負荷を低減できる。
本実施の形態では、１つのスイッチ群１５５に３つのビット線ＷＢＬおよび６つのビット線ＲＢＬが接続する構成を示しているが、１つのスイッチ群１５５に接続するビット線ＷＢＬおよびビット線ＲＢＬの数はこれに限定されない。また、ビット線ＷＢＬまたはビット線ＲＢＬの一方をスイッチ群１５５と電気的に接続し、他方をＲＷ回路１２９と電気的に接続してもよい。
また、スイッチ群１５５の数Ｇは、１行中に含まれるビット線ＷＢＬの数Ｒの約数であることが好ましい。または、スイッチ群１５５の数Ｇは、１行中に含まれるビット線ＲＢＬの数Ｑの約数であることが好ましい。
スイッチ１５６として、ＭＥＭＳ（Ｍｉｃｒｏ　Ｅｌｅｃｔｒｏ　Ｍｅｃｈａｎｉｃａｌ　Ｓｙｓｔｅｍｓ）素子やトランジスタなどのスイッチング素子を用いることができる。スイッチ１５６としてトランジスタを用いる場合は、ＯＳトランジスタを用いることが好ましい。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態４）
以下では、上記実施の形態に係る記憶装置の一例について、図２２乃至図２７を用いて説明する。まず、当該記憶装置を構成するメモリセルの構成例について説明する。
＜メモリセルの構成例＞
図２２（Ａ）および図２２（Ｂ）に、本発明の一態様に係る記憶装置を構成するメモリセル８６０の構造を示す。図２２（Ａ）は、メモリセル８６０とその周辺の上面図である。また、図２２（Ｂ）は、メモリセル８６０の断面図であり、図２２（Ｂ）は、図２２（Ａ）にＡ１−Ａ２の一点鎖線で示す部位に対応する。図２２（Ｂ）において、トランジスタ６００のチャネル長方向の断面と、トランジスタ７００のチャネル幅方向の断面を示す。なお、図２２（Ａ）の上面図では、図の明瞭化のために一部の要素を省いている。なお、図２２（Ａ）に示す、Ｘ方向、Ｙ方向、およびＺ方向は、それぞれが互いに直交または交差する方向である。ここで、Ｘ方向およびＹ方向は基板面に対して平行または概略平行であり、Ｚ方向は基板面に対して垂直または概略垂直であることが好ましい。
本実施の形態に示す、メモリセル８６０は、トランジスタ６００、トランジスタ７００、および容量６５５を有する。メモリセル８６０は、先の実施の形態に示すメモリセル１０と対応しており、トランジスタ６００、トランジスタ７００、および容量６５５は、それぞれ、先の実施の形態に示す、トランジスタ１１Ａ、トランジスタ１１Ｂ、容量１２と対応する。よって、トランジスタ６００のソースおよびドレインの一方と、トランジスタ７００のゲートと、容量６５５の電極の一方は電気的に接続されている。
図２２（Ａ）、（Ｂ）に示すように、メモリセル８６０では、絶縁体６１４上にトランジスタ６００およびトランジスタ７００が配置され、また、トランジスタ６００およびトランジスタ７００の一部の上に絶縁体６８０が配置され、トランジスタ６００、トランジスタ７００および絶縁体６８０の上に絶縁体６８２が配置され、絶縁体６８２の上に絶縁体６８５が配置され、絶縁体６８５の上に容量６５５が配置され、容量６５５の上に絶縁体６８８が配置される。絶縁体６１４、絶縁体６８０、絶縁体６８２、絶縁体６８５、および絶縁体６８８は、層間膜として機能する。
ここで、トランジスタ６００は、絶縁体６１４上の絶縁体６１６と、絶縁体６１６に埋め込まれるように配置された導電体６０５（導電体６０５ａ、および導電体６０５ｂ）と、絶縁体６１６上、および導電体６０５上の絶縁体６２２と、絶縁体６２２上の絶縁体６２４と、絶縁体６２４上の酸化物６３０ａと、酸化物６３０ａ上の酸化物６３０ｂと、酸化物６３０ｂ上の酸化物６４３ａおよび酸化物６４３ｂと、酸化物６４３ａ上の導電体６４２ａと、酸化物６４３ｂ上の導電体６４２ｂと、絶縁体６２４の一部、酸化物６３０ａの側面、酸化物６３０ｂの側面、酸化物６４３ａの側面、導電体６４２ａの側面、導電体６４２ａの上面、酸化物６４３ｂの側面、導電体６４２ｂの側面、および導電体６４２ｂの上面とそれぞれ接する絶縁体６７２と、絶縁体６７２上の絶縁体６７３と、酸化物６３０ｂ上の酸化物６３０ｃと、酸化物６３０ｃ上の絶縁体６５０と、絶縁体６５０上に位置し、酸化物６３０ｃと重なる導電体６６０（導電体６６０ａ、および導電体６６０ｂ）と、を有する。また、酸化物６３０ｃは、酸化物６４３ａの側面、酸化物６４３ｂの側面、導電体６４２ａの側面および導電体６４２ｂの側面とそれぞれ接する。ここで、図２２（Ｂ）に示すように、導電体６６０の上面は、絶縁体６５０の上面、酸化物６３０ｃの上面、および絶縁体６８０の上面と略一致して配置される。また、絶縁体６８２は、導電体６６０、絶縁体６５０、酸化物６３０ｃ、および絶縁体６８０のそれぞれの上面と接する。
なお、以下において、酸化物６３０ａ、酸化物６３０ｂ、および酸化物６３０ｃをまとめて酸化物６３０と呼ぶ場合がある。また、酸化物６４３ａと酸化物６４３ｂをまとめて酸化物６４３と呼ぶ場合がある。また、導電体６４２ａと導電体６４２ｂをまとめて導電体６４２と呼ぶ場合がある。
トランジスタ６００において、導電体６６０は、ゲートとして機能し、導電体６４２ａおよび導電体６４２ｂは、それぞれソースまたはドレインとして機能する。また、導電体６０５は、バックゲートとして機能する。トランジスタ６００は、ゲートとして機能する導電体６６０が、絶縁体６８０などに形成される開口を埋めるように自己整合的に形成される。このように、本実施の形態に係る記憶装置では、位置合わせをせずに、導電体６６０を導電体６４２ａと導電体６４２ｂの間の領域に確実に配置することができる。
また、トランジスタ７００は、絶縁体６１４上の絶縁体６１６と、絶縁体６１６に埋め込まれるように配置された導電体７０５（導電体７０５ａ、および導電体７０５ｂ）と、絶縁体６１６上、および導電体７０５上の絶縁体６２２と、絶縁体６２２上の絶縁体６２４と、絶縁体６２４上の酸化物７３０ａと、酸化物７３０ａ上の酸化物７３０ｂと、酸化物７３０ｂ上の酸化物７４３ａおよび酸化物７４３ｂと、酸化物７４３ａ上の導電体７４２ａと、酸化物７４３ｂ上の導電体７４２ｂと、絶縁体６２４の一部、酸化物７３０ａの側面、酸化物７３０ｂの側面、酸化物７４３ａの側面、導電体７４２ａの側面、導電体７４２ａの上面、酸化物７４３ｂの側面、導電体７４２ｂの側面、および導電体７４２ｂの上面とそれぞれ接する絶縁体６７２と、絶縁体６７２上の絶縁体６７３と、酸化物７３０ｂ上の酸化物７３０ｃと、酸化物７３０ｃ上の絶縁体７５０と、絶縁体７５０上に位置し、酸化物７３０ｃと重なる導電体７６０（導電体７６０ａ、および導電体７６０ｂ）と、を有する。また、酸化物７３０ｃは、酸化物７４３ａの側面、酸化物７４３ｂの側面、導電体７４２ａの側面および導電体７４２ｂの側面とそれぞれ接する。ここで、図２２（Ｂ）に示すように、導電体７６０の上面は、絶縁体７５０の上面、酸化物７３０ｃの上面、および絶縁体６８０の上面と略一致して配置される。また、絶縁体６８２は、導電体７６０、絶縁体７５０、酸化物７３０ｃ、および絶縁体６８０のそれぞれの上面と接する。
また、以下において、酸化物７３０ａ、酸化物７３０ｂ、および酸化物７３０ｃをまとめて酸化物７３０と呼ぶ場合がある。また、酸化物７４３ａと酸化物７４３ｂをまとめて酸化物７４３と呼ぶ場合がある。また、導電体７４２ａと導電体７４２ｂをまとめて導電体７４２と呼ぶ場合がある。
トランジスタ７００において、導電体７６０は、ゲートとして機能し、導電体７４２ａおよび導電体７４２ｂは、それぞれソースまたはドレインとして機能する。また、導電体７０５は、バックゲートとして機能する。トランジスタ７００は、ゲートとして機能する導電体７６０が、絶縁体６８０などに形成される開口を埋めるように自己整合的に形成される。このように、本実施の形態に係る記憶装置では、位置合わせをせずに、導電体７６０を導電体７４２ａと導電体７４２ｂの間の領域に確実に配置することができる。
ここで、トランジスタ７００は、トランジスタ６００と同じ層に形成され、同様の構成を有する。よって、トランジスタ７００のチャネル長方向の断面は図示されていないが、図２２（Ｂ）に示すトランジスタ６００のチャネル長方向の断面と同様の構造を有する。つまり、断面図において図示されていない、酸化物７４３と導電体７４２も、図２２（Ｂ）に示す、酸化物６４３と導電体６４２と同様の構造を有する。なお、トランジスタ６００のチャネル幅方向の断面は図示されていないが、図２２（Ｂ）に示すトランジスタ７００のチャネル幅方向の断面と同様の構造を有する。
よって、酸化物７３０は、酸化物６３０と同様の構成を有し、酸化物６３０の記載を参酌することができる。導電体７０５は、導電体６０５と同様の構成を有し、導電体６０５の記載を参酌することができる。酸化物７４３は、酸化物６４３と同様の構成を有し、酸化物６４３の記載を参酌することができる。導電体７４２は、導電体６４２と同様の構成を有し、導電体６４２の記載を参酌することができる。絶縁体７５０は、絶縁体６５０と同様の構成を有し、絶縁体６５０の記載を参酌することができる。導電体７６０は、導電体６６０と同様の構成を有し、導電体６６０の記載を参酌することができる。以下において、特段の記載がない限り、上記のようにトランジスタ７００の構成は、トランジスタ６００の構成の記載を参酌することができる。
ここで、トランジスタ６００およびトランジスタ７００は、チャネルが形成される領域（以下、チャネル形成領域ともいう。）を含む酸化物６３０および酸化物７３０に、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう。）を用いることが好ましい。
例えば、酸化物半導体として機能する金属酸化物は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。エネルギーギャップの大きい金属酸化物を用いることで、トランジスタ６００の非導通状態におけるリーク電流（オフ電流）を極めて小さくすることができる。
酸化物半導体として、例えば、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫を用いるとよい。また、酸化物半導体として、Ｉｎ−Ｍ酸化物、Ｉｎ−Ｚｎ酸化物、またはＭ−Ｚｎ酸化物を用いてもよい。
チャネル形成領域に酸化物半導体を用いたトランジスタ６００およびトランジスタ７００は、オフ電流が極めて小さいため、消費電力の少ない半導体装置を提供できる。また、トランジスタ６００およびトランジスタ７００は、高温環境下でもオフ電流がほとんど増加しない。具体的には室温以上２００℃以下の環境温度下でもオフ電流がほとんど増加しない。よって、高温環境下においても動作が安定し、信頼性の良好な記憶装置を実現できる。
トランジスタ６００のオフ電流が極めて小さいので、容量６５５の容量値を小さく設定することができる。これにより、メモリセル８６０の占有面積を小さくし、記憶装置の集積化を図ることができる。
図２２（Ａ）に示すように、導電体７４２ａ、導電体６６０、導電体６０５、および導電体７０５は、Ｙ方向に延在していることが好ましい。このような構造にすることで、導電体７４２ａは、先の実施の形態に示す選択線ＳＬとして機能する。また、導電体６６０は、先の実施の形態に示すワード線ＷＷＬとして機能する。また、導電体６０５は、先の実施の形態に示す配線ＢＧＬ１として機能する。また、導電体７０５は、先の実施の形態に示す配線ＢＧＬ２として機能する。
容量６５５は、絶縁体６８５上の導電体６４６ａと、導電体６４６ａを覆う絶縁体６８６と、導電体６５６の少なくとも一部と重畳して絶縁体６８６上に配置される導電体６５６と、を有する。ここで、導電体６４６ａは、容量６５５の一方の電極として機能し、導電体６４６ｂは、容量６５５の他方の電極として機能する。また、絶縁体６８６は容量６５５の誘電体として機能する。
また、導電体６５６は、Ｙ方向に延在させて、先の実施の形態に示す容量線ＣＬとして機能させることが好ましい。
また、絶縁体６２２、絶縁体６２４、絶縁体６７２、絶縁体６７３、絶縁体６８０、絶縁体６８２、および絶縁体６８５に開口が形成されており、プラグとして機能する導電体６４０（導電体６４０ａ、導電体６４０ｂ、導電体６４０ｃ、および導電体６４０ｄ）が当該開口に埋め込まれるように設けられる。また、絶縁体６８５と導電体６４０の上面が揃うように設けられる。
導電体６４０ａは、下面が導電体６４２ａに接し、上面が導電体６４６ａに接する。導電体６４０ｃは、下面が導電体７６０に接し、上面が導電体６４６ａに接する。このようにして、トランジスタ６００のソースおよびドレインの一方と、トランジスタ７００のゲートと、容量６５５の電極の一方は電気的に接続される。
導電体６４０ｂは、導電体６４２ｂの側面に接して設けられる。導電体６４０ｂの下方に導電体６１５および導電体６０７が設けられ、導電体６４０ｂの上方に導電体６４６ｂおよび導電体６５７が設けられる。導電体６０７は絶縁体６１４に形成された開口に設けられる。ここで、導電体６１５は導電体６０５と同じ層に形成され、同様の構成を有する。また、導電体６４６ｂは導電体６４６ａと同じ層に形成され、同様の構成を有する。また、導電体６５７は絶縁体６８６および絶縁体６８８に形成された開口に設けられる。
導電体６４０ｂは、導電体６０７および導電体６１５によって、下層のメモリセル８６０の導電体６４０ｂと電気的に接続される。また、導電体６４０ｂは、導電体６４６ｂおよび導電体６５７によって、上層のメモリセル８６０の導電体６４０ｂと電気的に接続される。このように、導電体６０７、導電体６１５、導電体６４０ｂ、導電体６４６ｂ、および導電体６５７はＺ方向に延在しており、先の実施の形態に示すビット線ＷＢＬとして機能する。
また、断面図に図示していないが、導電体６４０ｄは、導電体７４２ｂの側面に接して設けられる。また、導電体６４０ｄの下方に導電体７１５が設けられている。導電体６４０ｄは、上層および下層の導電体６４０ｄと電気的に接続される。このように、導電体７１５および導電体６４０ｄ等はＺ方向に延在しており、先の実施の形態に示すビット線ＲＢＬとして機能する。
図２２（Ｂ）に示すように、トランジスタ６００とトランジスタ７００を同じ層に形成することで、トランジスタ６００とトランジスタ７００と同じ工程で形成することができる。よって、記憶装置製造の工程を短縮し、生産性を向上させることができる。
なお、メモリセル８６０において、トランジスタ６００のチャネル長方向とトランジスタ７００のチャネル長方向が平行になるように、トランジスタ６００、トランジスタ７００および容量６５５を設けているが、本実施の形態に示す記憶装置はこれに限られるものではない。図２２等に示すメモリセル８６０は、記憶装置の構成の一例であり、回路構成や駆動方法に応じて、適切な構造のトランジスタまたは容量素子などを、適宜配置すればよい。
［メモリセルの詳細な構成］
以下では、本発明の一態様に係るメモリセル８６０の詳細な構成について説明する。以下において、トランジスタ７００の構成要素は、トランジスタ６００の構成要素の記載を参酌できるものとする。
図２２に示すように、酸化物６３０は、絶縁体６２４上の酸化物６３０ａと、酸化物６３０ａ上の酸化物６３０ｂと、酸化物６３０ｂ上に配置され、少なくとも一部が酸化物６３０ｂの上面に接する酸化物６３０ｃと、を有することが好ましい。ここで、酸化物６３０ｃの側面は、酸化物６４３ａ、酸化物６４３ｂ、導電体６４２ａ、導電体６４２ｂ、絶縁体６７２、絶縁体６７３、および絶縁体６８０に接して設けられていることが好ましい。
つまり、酸化物６３０は、酸化物６３０ａと、酸化物６３０ａ上の酸化物６３０ｂと、酸化物６３０ｂ上の酸化物６３０ｃと、を有する。酸化物６３０ｂ下に酸化物６３０ａを有することで、酸化物６３０ａよりも下方に形成された構造物から、酸化物６３０ｂへの不純物の拡散を抑制することができる。また、酸化物６３０ｂ上に酸化物６３０ｃを有することで、酸化物６３０ｃよりも上方に形成された構造物から、酸化物６３０ｂへの不純物の拡散を抑制することができる。
なお、トランジスタ６００では、チャネル形成領域と、その近傍において、酸化物６３０ａ、酸化物６３０ｂ、および酸化物６３０ｃの３層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物６３０ｂの単層、酸化物６３０ｂと酸化物６３０ａの２層構造、酸化物６３０ｂと酸化物６３０ｃの２層構造、または４層以上の積層構造を設ける構成にしてもよい。例えば、酸化物６３０ｃを２層構造にして、４層の積層構造を設ける構成にしてもよい。
また、酸化物６３０は、各金属原子の原子数比が異なる酸化物により、積層構造を有することが好ましい。具体的には、酸化物６３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物６３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物６３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物６３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物６３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物６３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物６３０ｃは、酸化物６３０ａまたは酸化物６３０ｂに用いることができる金属酸化物を、用いることができる。なお、酸化物６３０ｃに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物６３０ｂに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きくなってもよい。
具体的には、酸化物６３０ａとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成、または１：１：０．５［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。
また、酸化物６３０ｂとして、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成、または１：１：１［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。また、酸化物６３０ｂとして、Ｉｎ：Ｇａ：Ｚｎ＝５：１：３［原子数比］もしくはその近傍の組成、またはＩｎ：Ｇａ：Ｚｎ＝１０：１：３［原子数比］もしくはその近傍の組成の金属酸化物を用いてもよい。また、酸化物６３０ｂとして、Ｉｎ−Ｚｎ酸化物（例えば、Ｉｎ：Ｚｎ＝２：１［原子数比］もしくはその近傍の組成、Ｉｎ：Ｚｎ＝５：１［原子数比］もしくはその近傍の組成、またはＩｎ：Ｚｎ＝１０：１［原子数比］もしくはその近傍の組成）を用いてもよい。また、酸化物６３０ｂとして、Ｉｎ酸化物を用いても良い。
また、酸化物６３０ｃとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比もしくはその近傍の組成］、Ｇａ：Ｚｎ＝２：１［原子数比］もしくはその近傍の組成、またはＧａ：Ｚｎ＝２：５［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。また、酸化物６３０ｃに、酸化物６３０ｂに用いることのできる材料を適用し、単層または積層で設けてもよい。例えば、酸化物６３０ｃを積層構造とする場合の具体例としては、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成と、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成との積層構造、Ｇａ：Ｚｎ＝２：１［原子数比］もしくはその近傍の組成と、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成との積層構造、Ｇａ：Ｚｎ＝２：５［原子数比］もしくはその近傍の組成と、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成との積層構造、酸化ガリウムと、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成との積層構造などが挙げられる。
また、酸化物６３０ｂ、６３０ｃとして、膜中のインジウムの比率を高めることで、トランジスタのオン電流、または電界効果移動度などを高めることが出来るため、好適である。また、上述した近傍の組成とは、所望の原子数比の±３０％の範囲を含む。
また、トランジスタに求められる動作周波数などに応じて、金属酸化物に含まれる元素の組成を変えてもよい。例えば、メモリセルに含まれるトランジスタでは、金属酸化物をＩｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成とし、駆動回路層１１０に含まれるトランジスタでは、金属酸化物をＩｎ：Ｇａ：Ｚｎ＝５：１：３［原子数比］もしくはその近傍の組成としてもよい。なお、駆動回路層１１０に含まれるトランジスタでは、金属酸化物をＩｎ：Ｇａ：Ｚｎ＝１０：１：３［原子数比］もしくはこれらの近傍の組成、またはＩｎ：Ｚｎ＝２：１［原子数比］もしくはこれらの近傍の組成としてもよい。
また、酸化物６３０ｂは、結晶性を有していてもよい。例えば、後述するＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いることが好ましい。ＣＡＡＣ−ＯＳなどの結晶性を有する酸化物は、不純物や欠陥（酸素欠損など）が少なく、結晶性の高い、緻密な構造を有している。よって、ソース電極またはドレイン電極による、酸化物６３０ｂからの酸素の引き抜きを抑制することができる。また、加熱処理を行っても、酸化物６３０ｂから酸素が、引き抜かれることを低減できるので、トランジスタ６００は、製造工程における高い温度（所謂サーマルバジェット）に対して安定である。
また、酸化物６３０ｃは、絶縁体６８０を含む層間膜に設けた開口内に設けられることが好ましい。従って、絶縁体６５０、および導電体６６０は、酸化物６３０ｃを介して、酸化物６３０ｂ、および酸化物６３０ａの積層構造と重畳する領域を有する。当該構造とすることで、酸化物６３０ｃと絶縁体６５０とを連続成膜により、形成することが可能となるため、酸化物６３０と絶縁体６５０との界面を清浄に保つことができる。従って、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ６００は高いオン電流、および高い周波数特性を得ることができる。
酸化物６３０（例えば、酸化物６３０ｂ）には、キャリア濃度の低い酸化物半導体を用いることが好ましい。酸化物半導体のキャリア濃度を低くする場合においては、酸化物半導体中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。なお、酸化物半導体中の不純物としては、例えば、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
特に、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸化物半導体中に酸素欠損（ＶＯ：ｏｘｙｇｅｎ　ｖａｃａｎｃｙともいう）を形成する場合がある。さらに、酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある。）はドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている酸化物半導体を用いたトランジスタは、ノーマリーオン特性となりやすい。また、酸化物半導体中の水素は、熱、電界などのストレスによって動きやすいため、酸化物半導体に多くの水素が含まれると、トランジスタの信頼性が悪化する恐れもある。
ＶＯＨは、酸化物半導体のドナーとして機能しうる。しかしながら、当該欠陥を定量的に評価することは困難である。そこで、酸化物半導体においては、ドナー濃度ではなく、キャリア濃度で評価される場合がある。よって、本明細書等では、酸化物半導体のパラメータとして、ドナー濃度ではなく、電界が印加されない状態を想定したキャリア濃度を用いる場合がある。つまり、本明細書等に記載の「キャリア濃度」は、「ドナー濃度」と言い換えることができる場合がある。
以上より、酸化物半導体を酸化物６３０に用いる場合、酸化物６３０中のＶＯＨをできる限り低減し、高純度真性または実質的に高純度真性にすることが好ましい。このように、ＶＯＨが十分低減された酸化物半導体を得るには、酸化物半導体中の水分、水素などの不純物を除去すること（脱水、脱水素化処理と記載する場合がある。）と、酸化物半導体に酸素を供給して酸素欠損を補填すること（加酸素化処理と記載する場合がある。）が重要である。ＶＯＨなどの不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
例えば、酸化物６３０ｂの二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とすることができる。水素などの不純物が十分に低減された酸化物６３０をトランジスタ６００のチャネル形成領域に用いることで、ノーマリーオフ特性にすることができ、安定した電気特性を有するとともに、信頼性を向上させることができる。
また、酸化物６３０に酸化物半導体を用いる場合、チャネル形成領域として機能する領域の酸化物半導体のキャリア濃度は、１×１０１８ｃｍ−３以下であることが好ましく、１×１０１７ｃｍ−３未満であることがより好ましく、１×１０１６ｃｍ−３未満であることがさらに好ましく、１×１０１３ｃｍ−３未満であることがさらに好ましく、１×１０１２ｃｍ−３未満であることがさらに好ましい。なお、チャネル形成領域として機能する領域の酸化物半導体のキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０−９ｃｍ−３とすることができる。
そこで、絶縁体６１４、絶縁体６２２、絶縁体６７２、絶縁体６７３、および絶縁体６８２として、不純物の拡散を抑制する材料（以下、不純物に対するバリア性材料ともいう）を用いて、水素などの不純物が酸化物６３０に拡散するのを低減することが好ましい。なお、本明細書等において、バリア性とは、対応する物質の拡散を抑制する機能（透過性が低いともいう）とする。または、対応する物質を、捕獲、および固着する（ゲッタリングともいう）機能とする。また、本明細書等において、バリア性を有する絶縁膜をバリア絶縁膜と呼ぶ場合がある。
例えば、水素、および酸素に対する拡散を抑制する機能を有する材料として、酸化アルミニウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、窒化シリコン、または窒化酸化シリコンなどがある。特に、窒化シリコンまたは窒化酸化シリコンは、水素に対するバリア性が高いため、封止する材質として用いることが好ましい。
また、例えば、水素を捕獲、および固着する機能を有する材料として、酸化アルミニウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、などの金属酸化物がある。
例えば、絶縁体６１４として、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。これにより、水または水素などの不純物が、基板側からトランジスタ６００側に拡散するのを抑制することができる。または、絶縁体６２４などに含まれる酸素が、基板側に拡散するのを抑制することができる。
導電体６０５は、酸化物６３０、および導電体６６０と、重なるように配置する。また、導電体６０５は、絶縁体６１６に埋め込まれて設けることが好ましい。
導電体６０５がバックゲートとして機能する場合、導電体６０５に印加する電位を、導電体６６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ６００のしきい値電圧（Ｖｔｈ）を制御することができる。特に、導電体６０５に負の電位を印加することにより、トランジスタ６００のＶｔｈをより大きくし、オフ電流を低減することが可能となる。したがって、導電体６０５に負の電位を印加したほうが、印加しない場合よりも、導電体６６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
なお、導電体６０５は、図２２（Ａ）に示すように、酸化物６３０の導電体６４２ａおよび導電体６４２ｂと重ならない領域の大きさよりも、大きく設けるとよい。特に、導電体６０５は、酸化物６３０のチャネル幅方向と交わる端部よりも外側の領域においても、延伸していることが好ましい。つまり、酸化物６３０のチャネル幅方向における側面の外側において、導電体６０５と、導電体６６０とは、絶縁体を介して重畳していることが好ましい。または、導電体６０５を大きく設けることによって、導電体６０５形成以降の作製工程のプラズマを用いた処理において、局所的なチャージング（チャージアップと言う）の緩和ができる場合がある。ただし、本発明の一態様はこれに限定されない。導電体６０５は、少なくとも導電体６４２ａと、導電体６４２ｂとの間に位置する酸化物６３０と重畳すればよい。
また、絶縁体６２４の底面を基準として、酸化物６３０ａおよび酸化物６３０ｂと、導電体６６０とが、重ならない領域における導電体６６０の底面の高さは、酸化物６３０ｂの底面の高さより低い位置に配置されていることが好ましい。
図に示すように、ゲートとして機能する導電体６６０は、チャネル形成領域の酸化物６３０ｂの側面および上面を酸化物６３０ｃおよび絶縁体６５０を介して覆う構造とすることにより、導電体６６０から生じる電界を、酸化物６３０ｂに生じるチャネル形成領域全体に作用させやすくなる。従って、トランジスタ６００のオン電流を増大させ、周波数特性を向上させることができる。本明細書において、第１のゲート、および第２のゲートの電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
また、導電体６０５ａは、水または水素などの不純物および酸素の透過を抑制する導電体が好ましい。例えば、チタン、窒化チタン、タンタル、または窒化タンタルを用いることができる。また、導電体６０５ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。なお、導電体６０５を２層で図示したが、３層以上の多層構造としてもよい。
また、絶縁体６１６、絶縁体６８０、絶縁体６８５、および絶縁体６８８は、絶縁体６１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体６１６、絶縁体６８０、絶縁体６８５、および絶縁体６８８として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、または空孔を有する酸化シリコンなどを適宜用いればよい。
また、絶縁体６１６、絶縁体６８０、絶縁体６８５、および絶縁体６８８は、水素原子を含まない、または水素原子の含有量が少ない、化合物ガスを用いてＣＶＤ法またはＡＬＤ法により成膜してもよい。
上記絶縁膜の成膜では、成膜ガスとして、シリコン原子を含む分子を有するガスが主に用いられる。上記絶縁膜に含まれる水素を低減するには、当該シリコン原子を含む分子に含まれる水素原子が少ないことが好ましく、当該シリコン原子を含む分子が水素原子を含まないことがより好ましい。もちろん、シリコン原子を含む分子を有するガス以外の成膜ガスも、含有される水素原子が少ないことが好ましく、水素原子を含まないことがより好ましい。
上記のようなシリコン原子を含む分子をＳｉｘ−Ｒｙで表すと、例えば、官能基Ｒとして、イソシアネート基（−Ｎ＝Ｃ＝Ｏ）、シアネート基（−Ｏ−Ｃ≡Ｎ）、シアノ基（−Ｃ≡Ｎ）、ジアゾ基（＝Ｎ２）、アジド基（−Ｎ３）、ニトロソ基（−ＮＯ）、およびニトロ基（−ＮＯ２）の少なくとも一つを用いることができる。例えば、１≦ｘ≦３、１≦ｙ≦８、とればよい。このようなシリコン原子を含む分子としては、例えば、テトライソシアネートシラン、テトラシアネートシラン、テトラシアノシラン、ヘキサイソシアネートシラン、オクタイソシアネートシラン等を用いることができる。ここでは、シリコン原子に同じ種類の官能基が結合する分子を例示したが、本実施の形態はこれに限られるものではない。シリコン原子に異なる種類の官能基が結合する構成にしてもよい。
また、例えば、官能基Ｒとしてハロゲン（Ｃｌ、Ｂｒ、Ｉ、またはＦ）を用いる構成にしてもよい。例えば、１≦ｘ≦２、１≦ｙ≦６、とすればよい。このようなシリコン原子を含む分子としては、例えば、テトラクロロシラン（ＳｉＣｌ４）、ヘキサクロロジシラン（Ｓｉ２Ｃｌ６）等を用いることができる。塩素を官能基とする例を示したが、塩素以外の、臭素、ヨウ素、フッ素等のハロゲンを官能基として用いてもよい。また、シリコン原子に異なる種類のハロゲンが結合する構成にしてもよい。
絶縁体６２２、および絶縁体６２４は、ゲート絶縁体としての機能を有する。
ここで、酸化物６３０と接する絶縁体６２４は、加熱により酸素を脱離することが好ましい。本明細書では、加熱により離脱する酸素を過剰酸素と呼ぶことがある。例えば、絶縁体６２４は、酸化シリコンまたは酸化窒化シリコンなどを適宜用いればよい。酸素を含む絶縁体を酸化物６３０に接して設けることにより、酸化物６３０中の酸素欠損を低減し、トランジスタ６００の信頼性を向上させることができる。
絶縁体６２４として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、昇温脱離ガス分析（ＴＤＳ（Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析）にて、酸素分子の脱離量が１．０×１０１８ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、好ましくは１．０×１０１９ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、または３．０×１０２０ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。
絶縁体６２２は、水または水素などの不純物が、基板側からトランジスタ６００に混入するのを抑制するバリア絶縁膜として機能することが好ましい。例えば、絶縁体６２２は、絶縁体６２４より水素透過性が低いことが好ましい。絶縁体６２２、および絶縁体６８３によって、絶縁体６２４および酸化物６３０などを囲むことにより、外方から水または水素などの不純物がトランジスタ６００に侵入することを抑制することができる。
さらに、絶縁体６２２は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。例えば、絶縁体６２２は、絶縁体６２４より酸素透過性が低いことが好ましい。絶縁体６２２が、酸素や不純物の拡散を抑制する機能を有することで、酸化物６３０が有する酸素が、絶縁体６２２より下側へ拡散することを低減できるので、好ましい。また、導電体６０５が、絶縁体６２４や、酸化物６３０が有する酸素と反応することを抑制することができる。
絶縁体６２２は、絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体６２２を形成した場合、絶縁体６２２は、酸化物６３０からの酸素の放出や、トランジスタ６００の周辺部から酸化物６３０への水素等の不純物の混入を抑制する層として機能する。
または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
また、絶縁体６２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いてもよい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
なお、絶縁体６２２、および絶縁体６２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
また、酸化物６３０ｂと、ソース電極またはドレイン電極として機能する導電体６４２（導電体６４２ａよび導電体６４２ｂ）と、の間に酸化物６４３（酸化物６４３ａおよび酸化物６４３ｂ）を配置してもよい。導電体６４２と、酸化物６３０とが接しない構成となるので、導電体６４２が、酸化物６３０の酸素を吸収することを抑制できる。つまり、導電体６４２の酸化を防止することで、導電体６４２の導電率の低下を抑制することができる。従って、酸化物６４３は、導電体６４２の酸化を抑制する機能を有することが好ましい。
従って、酸化物６４３は、酸素の透過を抑制する機能を有することが好ましい。ソース電極やドレイン電極として機能する導電体６４２と酸化物６３０ｂとの間に酸素の透過を抑制する機能を有する酸化物６４３を配置することで、導電体６４２と、酸化物６３０ｂとの間の電気抵抗が低減されるので好ましい。このような構成とすることで、トランジスタ６００の電気特性およびトランジスタ６００の信頼性を向上させることができる。
酸化物６４３として、元素Ｍを有する金属酸化物を用いてもよい。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫を用いるとよい。酸化物６４３は、酸化物６３０ｂよりも元素Ｍの濃度が高いことが好ましい。また、酸化物６４３として、酸化ガリウムを用いてもよい。また、酸化物６４３として、Ｉｎ−Ｍ−Ｚｎ酸化物等の金属酸化物を用いてもよい。具体的には、酸化物６４３に用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物６３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物６４３の膜厚は、０．５ｎｍ以上５ｎｍ以下が好ましく、より好ましくは、１ｎｍ以上３ｎｍ以下である。また、酸化物６４３は、結晶性を有すると好ましい。酸化物６４３が結晶性を有する場合、酸化物６３０中の酸素の放出を好適に抑制することが出来る。例えば、酸化物６４３としては、六方晶などの結晶構造であれば、酸化物６３０中の酸素の放出を抑制できる場合がある。
なお、酸化物６４３は必ずしも設けなくてもよい。その場合、導電体６４２（導電体６４２ａ、および導電体６４２ｂ）と酸化物６３０とが接することで、酸化物６３０中の酸素が導電体６４２へ拡散し、導電体６４２が酸化する場合がある。導電体６４２が酸化することで、導電体６４２の導電率が低下する蓋然性が高い。なお、酸化物６３０中の酸素が導電体６４２へ拡散することを、導電体６４２が酸化物６３０中の酸素を吸収する、と言い換えることができる。
また、酸化物６３０中の酸素が導電体６４２（導電体６４２ａ、および導電体６４２ｂ）へ拡散することで、導電体６４２ａと酸化物６３０ｂとの間、および、導電体６４２ｂと酸化物６３０ｂとの間に異層が形成される場合がある。当該異層は、導電体６４２よりも酸素を多く含むため、当該異層は絶縁性を有すると推定される。このとき、導電体６４２と、当該異層と、酸化物６３０ｂとの３層構造は、金属−絶縁体−半導体からなる３層構造とみなすことができ、ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造と呼ぶ、またはＭＩＳ構造を主としたダイオード接合構造と呼ぶ場合がある。
なお、上記異層は、導電体６４２と酸化物６３０ｂとの間に形成されることに限られず、例えば、異層が、導電体６４２と酸化物６３０ｃとの間に形成される場合や、導電体６４２と酸化物６３０ｂとの間、および導電体６４２と酸化物６３０ｃとの間に形成される場合がある。
酸化物６４３上には、ソース電極、およびドレイン電極として機能する導電体６４２（導電体６４２ａ、および導電体６４２ｂ）が設けられる。導電体６４２の膜厚は、例えば、１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上２５ｎｍ以下、とすればよい。
導電体６４２としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、窒化タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
絶縁体６７２は、導電体６４２上面に接して設けられており、バリア絶縁膜として機能することが好ましい。また、絶縁体６７２上に、バリア絶縁膜として機能する絶縁体６７３を設けることが好ましい。このような構成にすることで、導電体６４２による、絶縁体６８０が有する過剰酸素の吸収を抑制することができる。また、導電体６４２の酸化を抑制することで、トランジスタ６００と配線とのコンタクト抵抗の増加を抑制することができる。よって、トランジスタ６００に良好な電気特性および信頼性を与えることができる。
従って、絶縁体６７２および絶縁体６７３は、酸素の拡散を抑制する機能を有することが好ましい。例えば、絶縁体６７２は、絶縁体６８０より酸素の拡散を抑制する機能を有することが好ましい。絶縁体６７２としては、例えば、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を成膜するとよい。絶縁体６７３としては、例えば、窒化シリコンまたは窒化酸化シリコンなどを用いればよい。
また、水または水素などの不純物が、絶縁体６７２および絶縁体６７３を介して配置されている絶縁体６８０などからトランジスタ６００側に拡散するのを抑制することができる。このように、トランジスタ６００を、水または水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁体６７２、および絶縁体６７３で取り囲む構造とすることが好ましい。
絶縁体６５０は、ゲート絶縁体として機能する。絶縁体６５０は、酸化物６３０ｃの上面に接して配置することが好ましい。絶縁体６５０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。
絶縁体６２４と同様に、絶縁体６５０は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。加熱により酸素が放出される絶縁体を、絶縁体６５０として、酸化物６３０ｃの上面に接して設けることにより、酸化物６３０ｂのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体６２４と同様に、絶縁体６５０中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体６５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
また、絶縁体６５０と導電体６６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体６５０から導電体６６０への酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体６５０から導電体６６０への酸素の拡散が抑制される。つまり、酸化物６３０へ供給する酸素量の減少を抑制することができる。また、絶縁体６５０の酸素による導電体６６０の酸化を抑制することができる。
また、当該金属酸化物は、ゲート絶縁体の一部としての機能を有する場合がある。したがって、絶縁体６５０に酸化シリコンや酸化窒化シリコンなどを用いる場合、当該金属酸化物は、比誘電率が高いｈｉｇｈ−ｋ材料である金属酸化物を用いることが好ましい。ゲート絶縁体を、絶縁体６５０と当該金属酸化物との積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、ゲート絶縁体の物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁体として機能する絶縁体の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。
具体的には、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。特に、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。
または、当該金属酸化物は、ゲートの一部としての機能を有する場合がある。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
特に、ゲートとして機能する導電体として、チャネルが形成される金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
導電体６６０は、底面および側面が絶縁体６５０に接して配置される。導電体６６０は、図２２では２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。
導電体６６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
また、導電体６６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体６５０に含まれる酸素により、導電体６６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。
また、導電体６６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体６６０は、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体６６０ｂは積層構造としてもよく、例えば、チタンまたは窒化チタンと上記導電性材料との積層構造としてもよい。
絶縁体６８０は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、または空孔を有する酸化シリコンなどを用いることが好ましい。特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、酸化窒化シリコン、空孔を有する酸化シリコンなどの材料は、加熱により脱離する酸素を含む領域を容易に形成することができるため好ましい。また、絶縁体６８０は、上記の材料が積層された構造でもよく、例えば、スパッタリング法で成膜した酸化シリコンと、その上に積層されたＣＶＤ法で成膜された酸化窒化シリコンの積層構造とすればよい。また、さらに上に窒化シリコンを積層してもよい。
ここで、絶縁体６８０は、過剰酸素を有することが好ましい。例えば、絶縁体６８０は、酸化シリコンまたは酸化窒化シリコンなどを適宜用いればよい。過剰酸素を含む絶縁体６８０を酸化物６３０に接して設けることにより、酸化物６３０中の酸素欠損を低減し、トランジスタ６００の信頼性を向上させることができる。絶縁体６８０に過剰酸素を含ませるには、例えば、絶縁体６８２の成膜を、酸素を含む雰囲気でスパッタリング法を用いて行えばよい。スパッタリング法を用いて、酸素を含む雰囲気で絶縁体６８２の成膜を行うことで、成膜しながら、絶縁体６８０に酸素を添加することができる。
絶縁体６８０中の水または水素などの不純物濃度が低減されていることが好ましい。また、絶縁体６８０の上面は、平坦化されていてもよい。
絶縁体６８２は、水または水素などの不純物が、上方から絶縁体６８０に混入するのを抑制するバリア絶縁膜として機能することが好ましい。また、絶縁体６８２は、酸素の透過を抑制するバリア絶縁膜として機能することが好ましい。絶縁体６８２としては、例えば、酸化アルミニウム、窒化シリコン、または窒化酸化シリコンなどの絶縁体を用いればよい。例えば、絶縁体６８２として、酸素に対してバリア性が高い酸化アルミニウムを用いればよい。
図２２（Ｂ）に示すように、絶縁体６８２は、酸化物６３０ｃに直接接する構造となっている。当該構造とすることで、絶縁体６８０に含まれる酸素の導電体６６０への拡散を抑制することができる。従って、絶縁体６８０に含まれる酸素は、酸化物６３０ｃを介して、酸化物６３０ａおよび酸化物６３０ｂへ効率よく供給することができるので、酸化物６３０ａ中および酸化物６３０ｂ中の酸素欠損を低減し、トランジスタ６００の電気特性および信頼性を向上させることができる。
また、絶縁体６８２の上に、層間膜として機能する絶縁体６８５を設けることが好ましい。絶縁体６８５は、絶縁体６２４などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。
導電体６４０は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体６４０は積層構造としてもよい。なお、図２２（Ａ）で導電体６４０は、上面視において円形状にしているが、これに限られるものではない。例えば、導電体６４０が、上面視において、楕円などの略円形状、四角形などの多角形状、四角形等の多角形の角部を丸めた形状になっていてもよい。
また、導電体６４０を積層構造とする場合、水または水素などの不純物、および酸素の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。また、水または水素などの不純物、および酸素の透過を抑制する機能を有する導電性材料は、単層または積層で用いてもよい。当該導電性材料を用いることで、絶縁体６８０などから拡散する水または水素などの不純物が、導電体６４０を通じて酸化物６３０に混入するのをさらに低減することができる。また、絶縁体６８０に添加された酸素が導電体６４０に吸収されるのを防ぐことができる。
また、導電体６４０ａの上面、および導電体６４０ｃの上面に接して導電体６４６ａが配置され、導電体６４０ｂの上面に接して導電体６４６ｂが配置される。導電体６４６ａおよび導電体６４６ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体６４６ａおよび導電体６４６ｂは、積層構造としてもよく、例えば、チタンまたは窒化チタンと上記導電性材料との積層としてもよい。なお、当該導電体は、絶縁体に設けられた開口に埋め込むように形成してもよい。
絶縁体６８５、導電体６４６ａ、および導電体６４６ｂを覆って、絶縁体６８６が設けられる。絶縁体６８６は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウム、酸化ジルコニウムなどを用いればよく、積層または単層で設けることができる。
例えば、絶縁体６８６には、酸化窒化シリコンなどの絶縁耐力が大きい材料と、高誘電率（ｈｉｇｈ−ｋ）材料との積層構造を用いてもよい。当該構成により、容量６５５は、高誘電率（ｈｉｇｈ−ｋ）の絶縁体を有することで、十分な容量を確保でき、絶縁耐力が大きい絶縁体を有することで、絶縁耐力が向上し、容量６５５の静電破壊を抑制することができる。
なお、高誘電率（ｈｉｇｈ−ｋ）材料（高い比誘電率の材料）の絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などがある。
または、絶縁体６８６は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ、Ｓｒ）ＴｉＯ３（ＢＳＴ）などのｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いてもよい。例えば、絶縁体６８６を積層とする場合、酸化ジルコニウムと、酸化アルミニウムと、酸化ジルコニウムと、が順に形成された３層積層や、酸化ジルコニウムと、酸化アルミニウムと、酸化ジルコニウムと、酸化アルミニウムと、が順に形成されて４層積層などを用いれば良い。また、絶縁体６８６としては、ハフニウムと、ジルコニウムとが含まれる化合物などを用いても良い。半導体装置の微細化、および高集積化が進むと、ゲート絶縁体、および容量素子に用いる誘電体の薄膜化により、トランジスタや容量素子のリーク電流などの問題が生じる場合がある。ゲート絶縁体、および容量素子に用いる誘電体として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減、および容量素子の容量の確保が可能となる。
一方、絶縁耐力が大きい材料（低い比誘電率の材料）としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などがある。
絶縁体６８６を介して導電体６４６ａの少なくとも一部と重畳するように導電体６５６が配置される。導電体６５６は、導電体６４６に用いることができる導電体を用いればよい。
また、絶縁体６８６および導電体６４６ｂの上に、層間膜として機能する絶縁体６８８を設けることが好ましい。絶縁体６８８は、絶縁体６２４などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。
＜＜メモリセルの変形例＞＞
以下では、図２３を用いてメモリセルの変形例について説明する。図２３（Ａ）は、メモリセル８６０とその周辺の上面図である。また、図２３（Ｂ）は、メモリセル８６０の断面図であり、図２３（Ｂ）は、図２３（Ａ）にＡ１−Ａ２の一点鎖線で示す部位に対応する。図２３（Ｂ）において、トランジスタ６００のチャネル長方向の断面と、トランジスタ７００のチャネル幅方向の断面を示す。なお、図２３（Ａ）の上面図では、図の明瞭化のために一部の要素を省いている。なお、図２３（Ａ）に示す、Ｘ方向、Ｙ方向、およびＺ方向は、それぞれが互いに直交または交差する方向である。ここで、Ｘ方向およびＹ方向は基板面に対して平行または概略平行であり、Ｚ方向は基板面に対して垂直または概略垂直であることが好ましい。
図２３（Ａ）、（Ｂ）に示すメモリセル８６０は、トランジスタ６００およびトランジスタ７００の代わりに、トランジスタ６９０およびトランジスタ７９０が用いられている点において、図２２（Ａ）、（Ｂ）に示すメモリセル８６０と異なる。ここで、トランジスタ７９０は、トランジスタ６９０と同じ層に形成され、同様の構成を有する。以下において、トランジスタ７９０の構成要素は、トランジスタ６９０の構成要素の記載を参酌できるものとする。
トランジスタ６９０は、酸化物６３０ｃが、絶縁体６８０、絶縁体６７２、絶縁体６７３、導電体６４２（導電体６４２ａ、導電体６４２ｂ）、および酸化物６３０ｂに形成された開口部を沿うようにＵ字状（Ｕ−Ｓｈａｐｅ）に形成される点において、トランジスタ６００と異なる。
例えば、トランジスタのチャネル長を微細化（代表的には５ｎｍ以上６０ｎｍ未満、好ましくは１０ｎｍ以上３０ｎｍ以下）した場合に、トランジスタ６００が上記の構造を有することで、実効Ｌ長を長くすることができる。一例としては、導電体６４２ａと、導電体６４２ｂとの間の距離が２０ｎｍである場合、実効Ｌ長を４０ｎｍ以上６０ｎｍ以下と、導電体６４２ａと導電体６４２ｂとの間の距離、すなわち最小加工寸法よりも２倍以上３倍以下程度長くすることができる。したがって、図２３（Ａ）、（Ｂ）に示すメモリセル８６０は、微細化に優れたトランジスタ６９０、トランジスタ７９０、および容量６５５を有する構造となる。
＜＜金属酸化物＞＞
酸化物６３０として、酸化物半導体として機能する金属酸化物を用いることが好ましい。以下では、本発明に係る酸化物６３０に適用可能な金属酸化物について説明する。
金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特に、インジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、ガリウム、イットリウム、錫などが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
ここでは、金属酸化物が、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫とする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
［金属酸化物の構成］
ここで、金属酸化物の構成例として、ＣＡＣ−ＯＳ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）またはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅについて説明する。
ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、導電性領域、および絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、および高い電界効果移動度を得ることができる。
すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ　ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
［金属酸化物の構造］
酸化物半導体（金属酸化物）は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、および非晶質酸化物半導体などがある。
また、酸化物半導体は、結晶構造に着目した場合、上記とは異なる分類となる場合がある。ここで、酸化物半導体における、結晶構造の分類について、図２８（Ａ）を用いて説明を行う。図２８（Ａ）は、酸化物半導体、代表的にはＩＧＺＯ（Ｉｎと、Ｇａと、Ｚｎと、を含む金属酸化物）の結晶構造の分類を説明する図である。
図２８（Ａ）に示すように、ＩＧＺＯは、大きく分けてＡｍｏｒｐｈｏｕｓと、Ｃｒｙｓｔａｌｌｉｎｅと、Ｃｒｙｓｔａｌと、に分類される。また、Ａｍｏｒｐｈｏｕｓの中には、ｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓが含まれる。また、Ｃｒｙｓｔａｌｌｉｎｅの中には、ＣＡＡＣ、ｎｃ、およびＣＡＣが含まれる。また、Ｃｒｙｓｔａｌの中には、ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ、およびｐｏｌｙ　ｃｒｙｓｔａｌが含まれる。
なお、図２８（Ａ）に示す太枠内の構造は、Ｎｅｗ　ｃｒｙｓｔａｌｌｉｎｅ　ｐｈａｓｅに属する構造である。当該構造は、Ａｍｏｒｐｈｏｕｓと、Ｃｒｙｓｔａｌとの間の境界領域にある。すなわち、エネルギー的に不安定なＡｍｏｒｐｈｏｕｓと、Ｃｒｙｓｔａｌｌｉｎｅとは全く異なる構造と言い換えることができる。
なお、膜または基板の結晶構造は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）像を用いて評価することができる。ここで、石英ガラス、およびｃｒｙｓｔａｌｌｉｎｅに分類される結晶構造を有するＩＧＺＯ（結晶性ＩＧＺＯともいう。）のＸＲＤスペクトルを図２８（Ｂ）、（Ｃ）に示す。図２８（Ｂ）、および図２８（Ｃ）において、横軸は２θ［ｄｅｇ．］であり、縦軸は強度（Ｉｎｔｅｎｓｉｔｙ）［ａ．ｕ．］である。また、図２８（Ｂ）が石英ガラス、図２８（Ｃ）が結晶性ＩＧＺＯのＸＲＤスペクトルである。なお、図２８（Ｃ）に示す結晶性ＩＧＺＯとしては、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］の組成である。また、図２８（Ｃ）に示す結晶性ＩＧＺＯとしては、厚さ５００ｎｍである。
図２８（Ｂ）の矢印に示すように、石英ガラスは、ＸＲＤスペクトルのピークがほぼ対称である。一方で、図２８（Ｃ）の矢印に示すように、結晶性ＩＧＺＯは、ＸＲＤスペクトルのピークが非対称である。ＸＲＤスペクトルのピークが非対称であることは、結晶の存在を明示している。別言すると、ＸＲＤスペクトルのピークで左右対称でないと、Ａｍｏｒｐｈｏｕｓであるとは言えない。
ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう。）を確認することは難しい。すなわち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためである。
なお、明確な結晶粒界（グレインバウンダリ−）が確認される結晶構造は、いわゆる多結晶（ｐｏｌｙｃｒｙｓｔａｌ）と呼ばれる。結晶粒界は、再結合中心となり、キャリアが捕獲されトランジスタのオン電流の低下、または電界効果移動度の低下を引き起こす可能性が高い。よって、明確な結晶粒界が確認されないＣＡＡＣ−ＯＳは、トランジスタの半導体層に好適な結晶構造を有する結晶性の酸化物の一つである。なお、ＣＡＡＣ−ＯＳを構成するには、Ｚｎを有する構成が好ましい。例えば、Ｉｎ−Ｚｎ酸化物、及びＩｎ−Ｇａ−Ｚｎ酸化物は、Ｉｎ酸化物よりも結晶粒界の発生を抑制できるため好適である。
また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
ＣＡＡＣ−ＯＳは結晶性の高い金属酸化物である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、金属酸化物の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない金属酸化物ともいえる。したがって、ＣＡＡＣ−ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
なお、インジウムと、ガリウムと、亜鉛と、を有する金属酸化物の一種である、Ｉｎ−Ｇａ−Ｚｎ酸化物（以下、ＩＧＺＯ）は、上述のナノ結晶とすることで安定な構造をとる場合がある。特に、ＩＧＺＯは、大気中では結晶成長がし難い傾向があるため、大きな結晶（ここでは、数ｍｍの結晶、または数ｃｍの結晶）よりも小さな結晶（例えば、上述のナノ結晶）とする方が、構造的に安定となる場合がある。
ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する金属酸化物である。ａ−ｌｉｋｅ　ＯＳは、鬆または低密度領域を有する。すなわち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。
酸化物半導体（金属酸化物）は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
［不純物］
ここで、金属酸化物中における各不純物の影響について説明する。
酸化物半導体に不純物が混入すると、欠陥準位または酸素欠損が形成される場合がある。よって、酸化物半導体のチャネル形成領域に不純物が混入することで、酸化物半導体を用いたトランジスタの電気特性が変動しやすく、信頼性が悪くなる場合がある。また、チャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となりやすい。
また、上記欠陥準位には、トラップ準位が含まれる場合がある。金属酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い金属酸化物をチャネル形成領域に有するトランジスタは、電気特性が不安定となる場合がある。
また、酸化物半導体のチャネル形成領域に不純物が存在すると、チャネル形成領域の結晶性が低くなる場合がある、また、チャネル形成領域に接して設けられる酸化物の結晶性が低くなる場合がある。チャネル形成領域の結晶性が低いと、トランジスタの安定性または信頼性が悪化する傾向がある。また、チャネル形成領域に接して設けられる酸化物の結晶性が低いと、界面準位が形成され、トランジスタの安定性または信頼性が悪化する場合がある。
したがって、トランジスタの安定性または信頼性を向上させるには、酸化物半導体のチャネル形成領域およびその近傍の不純物濃度を低減することが有効である。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
具体的には、当該酸化物半導体のチャネル形成領域およびその近傍において、ＳＩＭＳにより得られる上記不純物の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。または、当該酸化物半導体のチャネル形成領域およびその近傍において、ＥＤＸを用いた元素分析により得られる上記不純物の濃度を、１．０ａｔｏｍｉｃ％以下にする。なお、当該酸化物半導体として元素Ｍを含む酸化物を用いる場合、当該酸化物半導体のチャネル形成領域およびその近傍において、元素Ｍに対する上記不純物の濃度比を、０．１０未満、好ましくは０．０５未満にする。ここで、上記濃度比を算出する際に用いる元素Ｍの濃度は、上記不純物の濃度を算出した領域と同じ領域の濃度でもよいし、当該酸化物半導体中の濃度でもよい。
また、不純物濃度を低減した金属酸化物は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、金属酸化物中の酸素欠損に水素が入った場合、酸素欠損と水素とが結合しＶＯＨを形成する場合がある。ＶＯＨはドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。
従って、水素が多く含まれている酸化物半導体を用いたトランジスタは、ノーマリーオン特性となりやすい。また、酸化物半導体中の水素は、熱、電界などのストレスによって動きやすいため、酸化物半導体に多くの水素が含まれると、トランジスタの信頼性が悪化する恐れもある。
つまり、金属酸化物中のＶＯＨをできる限り低減し、高純度真性または実質的に高純度真性にすることが好ましい。このように、ＶＯＨが十分低減された酸化物半導体を得るには、酸化物半導体中の水分、水素などの不純物を除去すること（脱水、脱水素化処理と記載する場合がある。）と、酸化物半導体に酸素を供給して酸素欠損を補填すること（加酸素化処理と記載する場合がある。）が重要である。ＶＯＨなどの不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
また、トランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。酸化物半導体のキャリア濃度を低くする場合においては、酸化物半導体中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。なお、酸化物半導体中の不純物としては、例えば、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
特に、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸化物半導体中に酸素欠損を形成する場合がある。酸化物半導体中のチャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となる場合がある。さらに、酸素欠損に水素が入った欠陥はドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている酸化物半導体を用いたトランジスタは、ノーマリーオン特性となりやすい。
酸素欠損に水素が入った欠陥（ＶＯＨ）は、酸化物半導体のドナーとして機能しうる。しかしながら、当該欠陥を定量的に評価することは困難である。そこで、酸化物半導体においては、ドナー濃度ではなく、キャリア濃度で評価される場合がある。よって、本明細書等では、酸化物半導体のパラメータとして、ドナー濃度ではなく、電界が印加されない状態を想定したキャリア濃度を用いる場合がある。つまり、本明細書等に記載の「キャリア濃度」は、「ドナー濃度」と言い換えることができる場合がある。
よって、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。水素などの不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
また、チャネル形成領域の酸化物半導体のキャリア濃度は、１×１０１８ｃｍ−３以下であることが好ましく、１×１０１７ｃｍ−３未満であることがより好ましく、１×１０１６ｃｍ−３未満であることがさらに好ましく、１×１０１３ｃｍ−３未満であることがさらに好ましく、１×１０１２ｃｍ−３未満であることがさらに好ましい。なお、チャネル形成領域の酸化物半導体のキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０−９ｃｍ−３とすることができる。
本発明の一態様により、信頼性が良好な半導体装置を提供することができる。また、本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。また、本発明の一態様により、オン電流の大きい半導体装置を提供することができる。また、本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができる。また、本発明の一態様は、低消費電力の半導体装置を提供することを課題の一つとする。
＜＜その他の半導体材料＞＞
酸化物６３０に用いることができる半導体材料は、上述の金属酸化物に限られない。酸化物６３０として、バンドギャップを有する半導体材料（ゼロギャップ半導体ではない半導体材料）を用いてもよい。例えば、シリコンなどの単体元素の半導体、ヒ化ガリウムなどの化合物半導体、半導体として機能する層状物質（原子層物質、２次元材料などともいう。）などを半導体材料に用いることが好ましい。特に、半導体として機能する層状物質を半導体材料に用いると好適である。
ここで、本明細書等において、層状物質とは、層状の結晶構造を有する材料群の総称である。層状の結晶構造は、共有結合やイオン結合によって形成される層が、ファンデルワールス力のような、共有結合やイオン結合よりも弱い結合を介して積層している構造である。層状物質は、単位層内における電気伝導性が高く、つまり、２次元電気伝導性が高い。半導体として機能し、かつ、２次元電気伝導性の高い材料をチャネル形成領域に用いることで、オン電流の大きいトランジスタを提供することができる。
層状物質として、グラフェン、シリセン、カルコゲン化物などがある。カルコゲン化物は、カルコゲンを含む化合物である。また、カルコゲンは、第１６族に属する元素の総称であり、酸素、硫黄、セレン、テルル、ポロニウム、リバモリウムが含まれる。また、カルコゲン化物として、遷移金属カルコゲナイド、１３族カルコゲナイドなどが挙げられる。
酸化物６３０として、例えば、半導体として機能する遷移金属カルコゲナイドを用いることが好ましい。酸化物６３０として適用可能な遷移金属カルコゲナイドとして、具体的には、硫化モリブデン（代表的にはＭｏＳ２）、セレン化モリブデン（代表的にはＭｏＳｅ２）、モリブデンテルル（代表的にはＭｏＴｅ２）、硫化タングステン（代表的にはＷＳ２）、セレン化タングステン（代表的にはＷＳｅ２）、タングステンテルル（代表的にはＷＴｅ２）、硫化ハフニウム（代表的にはＨｆＳ２）、セレン化ハフニウム（代表的にはＨｆＳｅ２）、硫化ジルコニウム（代表的にはＺｒＳ２）、セレン化ジルコニウム（代表的にはＺｒＳｅ２）などが挙げられる。
＜メモリセル配置の構成例＞
次に上述のメモリセル８６０の配置の一例について、図２４および図２５を用いて説明する。図２４および図２５に、上記メモリセル８６０を２×２×２個配置した、メモリセルブロックを示す。図２４は、メモリセルブロックの上面図である。また、図２５は、メモリセルブロックの断面図であり、図２５は、図２４にＢ１−Ｂ２の一点鎖線で示す部位に対応する。図２５において、トランジスタ６００のチャネル長方向の断面と、トランジスタ７００のチャネル幅方向の断面を示す。なお、図２４の上面図では、図の明瞭化のために一部の要素を省いている。なお、図２４に示す、Ｘ方向、Ｙ方向、およびＺ方向は、それぞれが互いに直交または交差する方向である。ここで、Ｘ方向およびＹ方向は基板面に対して平行または概略平行であり、Ｚ方向は基板面に対して垂直または概略垂直であることが好ましい。
図２４および図２５に示すメモリセルブロックにおいて、メモリセル８６０＿１のＸ方向に隣接してメモリセル８６０＿２が配置される。また、メモリセル８６０＿１、およびメモリセル８６０＿２のＹ方向に隣接してメモリセル８６０＿３、およびメモリセル８６０＿４が配置される。また、メモリセル８６０＿１、およびメモリセル８６０＿２のＺ方向に隣接してメモリセル８６０＿５、およびメモリセル８６０＿６が配置される。
図２４および図２５に示すように、メモリセル８６０＿１とメモリセル８６０＿２は、それぞれの構成要素を線対称に配置することができる。このとき、導電体６４０ｂの側面が、メモリセル８６０＿１の導電体６４２ｂ、およびメモリセル８６０＿２の導電体６４２ｂと、接することが好ましい。つまり、ビット線ＷＢＬとして機能する、導電体６０７、導電体６１５、導電体６４０ｂ、導電体６４６ｂ、および導電体６５７が、メモリセル８６０＿１のトランジスタ６００のソースおよびドレインの一方と、メモリセル８６０＿２のトランジスタ６００のソースおよびドレインの一方と、電気的に接続されることが好ましい。このように、メモリセル８６０＿１とメモリセル８６０＿２に接続する配線を共通化することで、メモリセルの占有面積をさらに縮小することができる。
また、図２５に示すように、ビット線ＷＢＬとして機能する、導電体６０７、導電体６１５、導電体６４０ｂ、導電体６４６ｂ、および導電体６５７は、上層に配置される、メモリセル８６０＿５およびメモリセル８６０＿６のトランジスタ６００とも電気的に接続される。なお、図２５に示すように、メモリセル８６０＿１およびメモリセル８６０＿２の導電体６５７は、メモリセル８６０＿５およびメモリセル８６０＿６の導電体６０７に相当する。このようにして、Ｚ方向にビット線ＷＢＬを延在させることができる。また、断面図で図示してはいないが、導電体６４０ｄなどを含むビット線ＲＢＬも同様にＺ方向に延在させることができる。
また、図２４に示すように、メモリセル８６０＿１の導電体６６０は、メモリセル８６０＿３に延在して設けられている。このようにしてワード線ＷＷＬをＹ方向に延在させることができる。また、図２４に示すように、メモリセル８６０＿１の導電体７４２ａは、メモリセル８６０＿３に延在して設けられている。このようにして選択線ＳＬをＹ方向に延在させることができる。なお、選択線ＳＬは、Ｘ方向に隣接するメモリセル８６０と共通化してもよい。また、図２４に示すように、メモリセル８６０＿１の導電体６０５は、メモリセル８６０＿３に延在して設けられている。このようにして配線ＢＧＬ１をＹ方向に延在させることができる。また、図２４に示すように、メモリセル８６０＿１の導電体７０５は、メモリセル８６０＿３に延在して設けられている。このようにして配線ＢＧＬ１をＹ方向に延在させることができる。
なお、図２４では、導電体６６０に重ねて酸化物６３０ｃを延在させる構成にしているが、本実施の形態に示す記憶装置はこれに限られるものではない。例えば、酸化物６３０ｃをメモリセル８６０ごとにパターン形成して、酸化物６３０ｃをトランジスタ６００ごとに離隔して設ける構成にしてもよい。また、例えば、酸化物６３０ｃを２層の積層構造にする場合、酸化物６３０ｃの上層および下層のいずれか一方を、トランジスタ６００ごとに離隔して設ける構成にしてもよい。
＜記憶装置の構成例＞
次に、上述のメモリセル８６０を積層させた記憶装置の一例について、図２６を用いて説明する。図２６は、シリコン層８７１の上に、メモリセル８６０を含むメモリセル層８７０が複数積層された、記憶装置の断面図である。図２６に示す記憶装置は、図１等に示す記憶装置１００に対応しており、シリコン層８７１は駆動回路層１１０に対応し、メモリセル層８７０は記憶層１２０に対応する。
まず、シリコン層８７１について説明する。シリコン層８７１には複数のトランジスタ８００が設けられており、図２に示す周辺回路１１５、ＲＷ回路１２９などを構成している。
トランジスタ８００は、基板８１１上に設けられ、ゲートとして機能する導電体８１６、ゲート絶縁体として機能する絶縁体８１５、基板８１１の一部からなる半導体領域８１３、およびソース領域またはドレイン領域として機能する低抵抗領域８１４ａ、および低抵抗領域８１４ｂを有する。トランジスタ８００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
ここで、図２６に示すトランジスタ８００はチャネルが形成される半導体領域８１３（基板８１１の一部）が凸形状を有する。また、半導体領域８１３の側面および上面を、絶縁体８１５を介して、導電体８１６が覆うように設けられている。なお、導電体８１６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ８００は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。
なお、図２６に示すトランジスタ８００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
また、各構造体の間には、層間膜、配線、およびプラグ等が設けられた配線層が設けられていてもよい。また、配線層は、設計に応じて複数層設けることができる。ここで、プラグまたは配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
例えば、トランジスタ８００上には、層間膜として、絶縁体８２０、絶縁体８２２、絶縁体８２４、および絶縁体８２６が順に積層して設けられている。また、絶縁体８２０、絶縁体８２２、絶縁体８２４、および絶縁体８２６には、プラグまたは配線として機能する導電体８２８、および導電体８３０等が埋め込まれている。
また、層間膜として機能する絶縁体は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。例えば、絶縁体８２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
絶縁体８２６、および導電体８３０上に、配線層を設けてもよい。例えば、図２６において、絶縁体８５０、絶縁体８５２、および絶縁体８５４が順に積層して設けられている。また、絶縁体８５０、絶縁体８５２、および絶縁体８５４には、導電体８５６が形成されている。導電体８５６は、プラグ、または配線として機能する。
層間膜として用いることができる絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
例えば、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
例えば、絶縁体８２０、絶縁体８２２、絶縁体８２６、絶縁体８５２、および絶縁体８５４等には、比誘電率の低い絶縁体を有することが好ましい。例えば、当該絶縁体は、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などを有することが好ましい。または、当該絶縁体は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂との積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。
また、酸化物半導体を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。従って、絶縁体８２４および絶縁体８５０等には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。
水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
配線、プラグに用いることができる導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
例えば、導電体８２８、導電体８３０、および導電体８５６等としては、上記の材料で形成される金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
シリコン層８７１の上に、絶縁体６１１および絶縁体６１２が配置され、絶縁体６１１および絶縁体６１２の上に、メモリセル層８７０＿１乃至メモリセル層８７０＿ｎ（ｎは２以上の自然数）が積層される。なお、上記ｎの値については、特に限定は無いが２以上２００以下、好ましくは２以上１００以下、さらに好ましくは、２以上１０以下である。例えば、１≦ｎ≦１０、好ましくは１≦ｎ≦５０、より好ましくは１≦ｎ≦１００とすればよい。
各メモリセル層８７０においては、図２４と同様に、メモリセル８６０および各種配線がマトリクス状に配置されている。また、積層方向に隣接する各メモリセル層８７０は、図２５で示したように、ビット線ＷＢＬ、ビット線ＲＢＬなどの配線で電気的に接続されている。
また、図２６に示すように、最下層のメモリセル層８７０＿１において、絶縁体６１１および絶縁体６１２に埋め込まれるように、導電体６０７が配置されている。導電体６０７は、導電体８５６と同じ層に設けられた導電体８５７と接している。このようにして、メモリセル８６０に接続されたビット線ＷＢＬは、導電体８５７を介して、ＲＷ回路１２９に接続される。
また、メモリセル層８７０＿１乃至メモリセル層８７０＿ｎは、絶縁体６１１、絶縁体６１２、絶縁体６８７、絶縁体６８３、および絶縁体６８４によって、封止された構造であることが好ましい。ここで、シリコン層８７１の上に絶縁体６１１が配置され、絶縁体６１１の上に絶縁体６１２が配置される。絶縁体６１２の上にメモリセル層８７０＿１乃至メモリセル層８７０＿ｎが配置されており、絶縁体６１２も、上面視において、メモリセル層８７０＿１乃至メモリセル層８７０＿ｎと同じパターンに形成されている。絶縁体６１１の上面、絶縁体６１２の側面、およびメモリセル層８７０＿１乃至メモリセル層８７０＿ｎの側面に接して絶縁体６８７が配置される。つまり、絶縁体６８７は、メモリセル層８７０＿１乃至メモリセル層８７０＿ｎに対してサイドウォール状に形成される。絶縁体６１１、絶縁体６８７、およびメモリセル層８７０＿１乃至メモリセル層８７０＿ｎを覆って絶縁体６８３が配置される。さらに、絶縁体６８３を覆って絶縁体６８４が配置される。
絶縁体６１１、絶縁体６１２、絶縁体６８７、絶縁体６８３、および絶縁体６８４は、絶縁体６８２などと同様に、バリア性材料を用いることが好ましい。
ここで、各メモリセル層８７０は、絶縁体６１４、絶縁体６８７、および絶縁体６８２によって封止されている。絶縁体６１４、絶縁体６８７、および絶縁体６８２には、同じ材料を用いることが好ましい。また、絶縁体６１４、絶縁体６８７、および絶縁体６８２の成膜方法は、同じ条件を用いて成膜することが好ましい。膜質が等しい絶縁体６１４、絶縁体６８７、および絶縁体６８２が接することで、密閉性が高い封止構造とすることができる。
また、絶縁体６１４、絶縁体６８７、および絶縁体６８２には、水素を捕獲、および固着する機能を有する材料を用いることが好ましい。具体的には、酸化アルミニウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物などの金属酸化物を用いることができる。
封止構造を形成する絶縁体６１４、絶縁体６８７、および絶縁体６８２は、絶縁体６８０に接して設けられる。従って、絶縁体６８０中に混入した水素を捕獲、および固着することで、メモリセル８６０が有する酸化物半導体の水素濃度を低減することができる。
また、メモリセル層８７０を封止する構造である絶縁体６１４、絶縁体６８７、および絶縁体６８２は、絶縁体６１１、絶縁体６１２、絶縁体６８３によってさらに覆われている。例えば、図２６に示すように、メモリセル層８７０＿１乃至メモリセル層８７０＿ｎの外側で、絶縁体６１１と絶縁体６８３とが接することで、２重目の封止構造を形成する。
ここで、絶縁体６１１、絶縁体６１２と絶縁体６８３には、水素、および酸素に対する拡散を抑制する機能を有する材料を用いることが好ましい。特に、窒化シリコンまたは窒化酸化シリコンは、水素に対するバリア性が高いため、封止する材質として用いることが好ましい。
また、トランジスタ６００の上方を被覆する絶縁体６８３の上方に、被覆性が高い絶縁体６８４を設けることが好ましい。なお、絶縁体６８４は、絶縁体６１２および絶縁体６８３と同じ材料を用いることが好ましい。
例えば、絶縁体６１２、絶縁体６８３は、スパッタリング法を用いて成膜することで、膜中の水素濃度が比較的低い膜により封止構造を設けることができる。
一方、スパッタリング法を用いて成膜した膜は、比較的被覆性が低い。そこで、絶縁体６１１、および絶縁体６８４を、被覆性が高いＣＶＤ法などを用いて成膜することで、より密閉性を高めることができる。
従って、絶縁体６１２および絶縁体６８３は、絶縁体６１１と絶縁体６８４よりも水素濃度が低いことが好ましい。
以上のようにして、メモリセル層８７０＿１乃至メモリセル層８７０＿ｎを、バリア絶縁膜を用いて封止することで、各メモリセル８６０に含まれる酸化物半導体に拡散する水素を低減することができるので、信頼性の高い記憶装置を提供することができる。
なお、絶縁体６１１、絶縁体６１２、絶縁体６１４、絶縁体６８２、絶縁体６８７、絶縁体６８３、および絶縁体６８４は、酸素に対するバリア性を有する材料を用いてもよい。上記封止構造が、酸素に対するバリア性を有することで、絶縁体６８０が有する過剰酸素の外方拡散を抑制し、効率的にトランジスタ６００へと供給することができる。
また、メモリセル層８７０＿１乃至メモリセル層８７０＿ｎ、および絶縁体６８４などを埋め込むように絶縁体６７４が設けられることが好ましい。絶縁体６７４は、絶縁体６８０に用いることができる絶縁体を用いればよい。図２６に示すように、絶縁体６７４と絶縁体６８４は、上面の高さが概略一致することが好ましい。
また、図２６に示すように、絶縁体６７４、絶縁体６８４、絶縁体６８３、および絶縁体６１１に開口を設け、当該開口に導電体８７６を配置してもよい。導電体８７６は、下面が導電体８５６に接する。導電体８７６の上面に接して配線として機能する導電体８７８を設ければよい。また、メモリセル層８７０＿ｎ、絶縁体６７４、および導電体８７８を覆って、層間膜として機能する絶縁体６８９を設けることが好ましい。このような構造にすることで、メモリセル層８７０を介さず、上層の配線（導電体８７８）とシリコン層８７１の回路を電気的に接続することができる。
なお、図２６では、メモリセル層８７０＿１乃至メモリセル層８７０＿ｎを絶縁体６１１、絶縁体６１２、絶縁体６８７、絶縁体６８３、および絶縁体６８４で一括して封止する構成を示したが、本実施の形態に係る記憶装置はこれに限られるものではない。たとえば、図２７に示すように、各メモリセル層８７０が絶縁体６１１、絶縁体６１２、絶縁体６８７、絶縁体６８３、および絶縁体６８４で封止される構成にしてもよい。ここで、絶縁体６１４の下に絶縁体６１２および絶縁体６１１が配置される。
絶縁体６８０、絶縁体６７３、絶縁体６７２、絶縁体６２４、絶縁体６２２、絶縁体６１６、および絶縁体６１４の側面に接して絶縁体６８７が配置される。絶縁体６８０および絶縁体６８７を覆って、絶縁体６８３が設けられ、絶縁体６８３の上に絶縁体６８４が配置される。この場合、絶縁体６８２より上に設けられる、容量６５５および絶縁体６８８は、絶縁体６８４の上に配置すればよい。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態５）
本実施の形態は、上記実施の形態に示す記憶装置などが組み込まれた電子部品および電子機器の一例を示す。
＜電子部品＞
まず、記憶装置１００が組み込まれた電子部品の例を、図２９（Ａ）および（Ｂ）を用いて説明を行う。
図２９（Ａ）に電子部品７１０および電子部品７１０が実装された基板（実装基板７０４）の斜視図を示す。図２９（Ａ）に示す電子部品７１０は、モールド７１１内に記憶装置１００を有している。図２９（Ａ）では、電子部品７１０の内部を示すために一部を省略している。電子部品７１０は、モールド７１１の外側にランド７１２を有する。ランド７１２は電極パッド７１３と電気的に接続され、電極パッド７１３は記憶装置１００とワイヤ７１４によって電気的に接続されている。電子部品７１０は、例えばプリント基板７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで実装基板７０４が完成する。
図２９（Ｂ）に電子部品７２０の斜視図を示す。電子部品７２０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品７２０は、パッケージ基板７２２（プリント基板）上にインターポーザ７２１が設けられ、インターポーザ７２１上に半導体装置７２５、および複数の記憶装置１００が設けられている。
電子部品７２０では、記憶装置１００を広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）として用いる例を示している。また、半導体装置７２５は、ＣＰＵ、ＧＰＵ、ＦＰＧＡなどの集積回路（半導体装置）を用いることができる。
パッケージ基板７２２は、セラミック基板、プラスチック基板、またはガラスエポキシ基板などを用いることができる。インターポーザ７２１は、シリコンインターポーザ、樹脂インターポーザなどを用いることができる。
インターポーザ７２１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ７２１は、インターポーザ７２１上に設けられた集積回路をパッケージ基板７２２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポーザ７２１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板７２２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）を用いることも出来る。
インターポーザ７２１としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
また、シリコンインターポーザを用いたＳｉＰやＭＣＭなどでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
また、電子部品７２０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ７２１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品７２０では、記憶装置１００と半導体装置７２５の高さを揃えることが好ましい。
電子部品７２０を他の基板に実装するため、パッケージ基板７２２の底部に電極７２３を設けてもよい。図２９（Ｂ）では、電極７２３を半田ボールで形成する例を示している。パッケージ基板７２２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。また、電極７２３を導電性のピンで形成してもよい。パッケージ基板７２２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。
電子部品７２０は、ＢＧＡおよびＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、またはＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）などの実装方法を用いることができる。
＜電子機器＞
次に、上記電子部品を備えた電子機器の例について図３０を用いて説明を行う。
ロボット７１００は、照度センサ、マイクロフォン、カメラ、スピーカ、ディスプレイ、各種センサ（赤外線センサ、超音波センサ、加速度センサ、ピエゾセンサ、光センサ、ジャイロセンサなど）、および移動機構などを備える。電子部品７２０はプロセッサなどを有し、これら周辺機器を制御する機能を有する。例えば、電子部品７１０はセンサで取得されたデータを記憶する機能を有する。
マイクロフォンは、使用者の音声および環境音などの音響信号を検知する機能を有する。また、スピーカは、音声および警告音などのオーディオ信号を発する機能を有する。ロボット７１００は、マイクロフォンを介して入力されたオーディオ信号を解析し、必要なオーディオ信号をスピーカから発することができる。ロボット７１００は、マイクロフォン、およびスピーカを用いて、使用者とコミュニケーションをとることが可能である。
カメラは、ロボット７１００の周囲を撮像する機能を有する。また、ロボット７１００は、移動機構を用いて移動する機能を有する。ロボット７１００は、カメラを用いて周囲の画像を撮像し、画像を解析して移動する際の障害物の有無などを察知することができる。
飛行体７１２０は、プロペラ、カメラ、およびバッテリなどを有し、自律して飛行する機能を有する。電子部品７２０はこれら周辺機器を制御する機能を有する。
例えば、カメラで撮影した画像データは、電子部品７１０に記憶される。電子部品７２０は、画像データを解析し、移動する際の障害物の有無などを察知することができる。また、電子部品７２０によってバッテリの蓄電容量の変化から、バッテリ残量を推定することができる。
掃除ロボット７１４０は、上面に配置されたディスプレイ、側面に配置された複数のカメラ、ブラシ、操作ボタン、各種センサなどを有する。図示されていないが、掃除ロボット７１４０には、タイヤ、吸い込み口等が備えられている。掃除ロボット７１４０は自走し、ゴミを検知し、下面に設けられた吸い込み口からゴミを吸引することができる。
例えば、電子部品７２０は、カメラが撮影した画像を解析し、壁、家具または段差などの障害物の有無を判断することができる。また、画像解析により、配線などブラシに絡まりそうな物体を検知した場合は、ブラシの回転を止めることができる。
自動車７１６０は、エンジン、タイヤ、ブレーキ、操舵装置、カメラなどを有する。例えば、電子部品７２０は、ナビゲーション情報、速度、エンジンの状態、ギアの選択状態、ブレーキの使用頻度などのデータに基づいて、自動車７１６０の走行状態を最適化するための制御を行う。例えば、カメラで撮影した画像データは電子部品７１０に記憶される。
電子部品７１０および／または電子部品７２０は、ＴＶ装置７２００（テレビジョン受像装置）、スマートフォン７２１０、ＰＣ７２２０（パーソナルコンピュータ）、ＰＣ７２３０、ゲーム機７２４０、ゲーム機７２６０等に組み込むことができる。
例えば、ＴＶ装置７２００に内蔵された電子部品７２０は画像エンジンとして機能させることができる。例えば、電子部品７２０は、ノイズ除去、解像度アップコンバージョンなどの画像処理を行う。
スマートフォン７２１０は、携帯情報端末の一例である。スマートフォン７２１０は、マイクロフォン、カメラ、スピーカ、各種センサ、および表示部を有する。電子部品７２０によってこれら周辺機器が制御される。
ＰＣ７２２０、ＰＣ７２３０はそれぞれノート型ＰＣ、据え置き型ＰＣの例である。ＰＣ７２３０には、キーボード７２３２、およびモニタ装置７２３３が無線または有線により接続可能である。ゲーム機７２４０は携帯型ゲーム機の例である。ゲーム機７２６０は据え置き型ゲーム機の例である。ゲーム機７２６０には、無線または有線でコントローラ７２６２が接続されている。コントローラ７２６２に、電子部品７１０および／または電子部品７２０を組み込むこともできる。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態６）
本実施の形態では、先の実施の形態に示す記憶装置を用いた記憶装置の応用例について説明する。
一般に、コンピュータなどの半導体装置では、用途に応じて様々な記憶装置が用いられる。図３１に、各種の記憶装置を階層ごとに示す。上層に位置する記憶装置ほど速いアクセス速度が求められ、下層に位置する記憶装置ほど大きな記憶容量と高い記録密度が求められる。図３１では、最上層から順に、ＣＰＵなどの演算処理装置にレジスタとして混載されるメモリ、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、３Ｄ　ＮＡＮＤメモリを示している。
ＣＰＵなどの演算処理装置にレジスタとして混載されるメモリは、演算結果の一時保存などに用いられるため、演算処理装置からのアクセス頻度が高い。よって、記憶容量よりも速い動作速度が求められる。また、レジスタは演算処理装置の設定情報などを保持する機能も有する。
ＳＲＡＭは、例えばキャッシュに用いられる。キャッシュは、メインメモリに保持されている情報の一部を複製して保持する機能を有する。使用頻繁が高いデータをキャッシュに複製しておくことで、データへのアクセス速度を高めることができる。
ＤＲＡＭは、例えばメインメモリに用いられる。メインメモリは、ストレージから読み出されたプログラムやデータを保持する機能を有する。ＤＲＡＭの記録密度は、おおよそ０．１乃至０．３Ｇｂｉｔ／ｍｍ２である。
３Ｄ　ＮＡＮＤメモリは、例えばストレージに用いられる。ストレージは、長期保存が必要なデータや、演算処理装置で使用する各種のプログラムなどを保持する機能を有する。よって、ストレージには動作速度よりも大きな記憶容量と高い記録密度が求められる。ストレージに用いられる記憶装置の記録密度は、おおよそ０．６乃至６．０Ｇｂｉｔ／ｍｍ２である。
本発明の一態様の記憶装置は、動作速度が速く、長期間のデータ保持が可能である。本発明の一態様の記憶装置は、キャッシュが位置する階層とメインメモリが位置する階層の双方を含む境界領域９０１に位置する記憶装置として好適に用いることができる。また、本発明の一態様の記憶装置は、メインメモリが位置する階層とストレージが位置する階層の双方を含む境界領域９０２に位置する記憶装置として好適に用いることができる。
先の実施の形態に示す記憶装置は、例えば、各種電子機器（例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルスチルカメラ、ビデオカメラ、録画再生装置、ナビゲーションシステム、ゲーム機など）の記憶装置に適用できる。また、イメージセンサ、ＩｏＴ（Ｉｎｔｅｒｎｅｔ　ｏｆ　Ｔｈｉｎｇｓ）、ヘルスケアなどに用いることもできる。なお、ここで、コンピュータとは、タブレット型のコンピュータや、ノート型のコンピュータや、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。
また、先の実施の形態に示す記憶装置は、メモリカード（例えば、ＳＤカード）、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種のリムーバブル記憶装置に適用される。図３２（Ａ）乃至（Ｅ）にリムーバブル記憶装置の幾つかの構成例を模式的に示す。例えば、先の実施の形態に示す記憶装置は、パッケージングされたメモリチップに加工され、様々なストレージ装置、リムーバブルメモリに用いられる。
図３２（Ａ）はＵＳＢメモリの模式図である。ＵＳＢメモリ１１００は、筐体１１０１、キャップ１１０２、ＵＳＢコネクタ１１０３および基板１１０４を有する。基板１１０４は、筐体１１０１に収納されている。例えば、基板１１０４には、メモリチップ１１０５、コントローラチップ１１０６が取り付けられている。基板１１０４のメモリチップ１１０５などに先の実施の形態に示す半導体装置を組み込むことができる。
図３２（Ｂ）はＳＤカードの外観の模式図であり、図３２（Ｃ）は、ＳＤカードの内部構造の模式図である。ＳＤカード１１１０は、筐体１１１１、コネクタ１１１２および基板１１１３を有する。基板１１１３は筐体１１１１に収納されている。例えば、基板１１１３には、メモリチップ１１１４、コントローラチップ１１１５が取り付けられている。基板１１１３の裏面側にもメモリチップ１１１４を設けることで、ＳＤカード１１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板１１１３に設けてもよい。これによって、ホスト装置とＳＤカード１１１０間の無線通信によって、メモリチップ１１１４のデータの読み出し、書き込みが可能となる。基板１１１３のメモリチップ１１１４などに先の実施の形態に示す半導体装置を組み込むことができる。
図３２（Ｄ）はＳＳＤの外観の模式図であり、図３２（Ｅ）は、ＳＳＤの内部構造の模式図である。ＳＳＤ１１５０は、筐体１１５１、コネクタ１１５２および基板１１５３を有する。基板１１５３は筐体１１５１に収納されている。例えば、基板１１５３には、メモリチップ１１５４、メモリチップ１１５５、コントローラチップ１１５６が取り付けられている。メモリチップ１１５５はコントローラチップ１１５６のワークメモリであり、例えばＤＯＳＲＡＭチップを用いればよい。基板１１５３の裏面側にもメモリチップ１１５４を設けることで、ＳＳＤ１１５０の容量を増やすことができる。基板１１５３のメモリチップ１１５４などに先の実施の形態に示す半導体装置を組み込むことができる。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
本明細書などに示したメモリセルもしくは記憶装置などを用いて、ノーマリーオフＣＰＵ（「Ｎｏｆｆ−ＣＰＵ」ともいう。）を実現することができる。なお、Ｎｏｆｆ−ＣＰＵとは、ゲート電圧が０Ｖであっても非導通状態（オフ状態ともいう）であるノーマリーオフ型のトランジスタを含む集積回路である。ノーマリーオフ型のトランジスタは、ＯＳトランジスタで実現できる。
Ｎｏｆｆ−ＣＰＵは、Ｎｏｆｆ−ＣＰＵ内の動作不要な回路への電力供給を停止し、当該回路を待機状態にすることができる。電力供給が停止され、待機状態になった回路では電力が消費されない。よって、Ｎｏｆｆ−ＣＰＵは、電力使用量を最小限にすることができる。また、Ｎｏｆｆ−ＣＰＵは、電力供給が停止されても設定条件などの動作に必要な情報を長期間保持することができる。待機状態からの復帰は当該回路への電力供給を再開するだけでよく、設定条件などの再書き込みが不要である。すなわち、待機状態からの高速復帰が可能である。このように、Ｎｏｆｆ−ＣＰＵは、動作速度を大きく落とすことなく消費電力を低減できる。
Ｎｏｆｆ−ＣＰＵは、例えば、ＩｏＴ分野のＩｏＴ末端機器（「エンドポイントマイコン」ともいう。）８０３などの小規模システムに好適に用いることができる。図３３にＩｏＴネットワークの階層構造と要求仕様の傾向を示す。図３３では、要求仕様として消費電力８０４と処理性能８０５を示している。ＩｏＴネットワークの階層構造は、上層部であるクラウド分野８０１と下層部である組み込み分野８０２に大別される。クラウド分野８０１には例えばサーバーが含まれる。組み込み分野８０２には例えば機械、産業用ロボット、車載機器、家電などが含まれる。
上層ほど、消費電力の少なさよりも高い処理性能が求められる。よって、クラウド分野８０１では高性能ＣＰＵ、高性能ＧＰＵ、大規模ＳｏＣ（Ｓｙｓｔｅｍ　ｏｎ　ａ　Ｃｈｉｐ）などが用いられる。また、下層ほど処理性能よりも消費電力の少なさが求められ、デバイス個数も爆発的に多くなる。
なお、「エンドポイント」とは、組み込み分野８０２の末端領域を示す。エンドポイントに用いられるデバイスとしては、例えば、工場、家電、インフラ、農業などで使用されるマイコンが該当する。
図３４にエンドポイントマイコンの応用例として、ファクトリーオートメーションのイメージ図を示す。工場８８４はインターネット回線（Ｉｎｔｅｒｎｅｔ）を介してクラウド８８３と接続される。また、クラウド８８３は、インターネット回線を介してホーム８８１およびオフィス８８２と接続される。インターネット回線は有線通信方式であってもよいし、無線通信方式であってもよい。例えば、無線通信方式の場合は、第４世代移動通信システム（４Ｇ）や第５世代移動通信システム（５Ｇ）を用いてもよい。また、工場８８４は、インターネット回線を介して工場８８５および工場８８６と接続してもよい。
工場８８４はマスタデバイス（制御機器）８３１を有する。マスタデバイス８３１は、クラウド８８３と接続し、情報の授受を行う機能を有する。また、マスタデバイス８３１は、ＩｏＴ末端機器８４１に含まれる複数の産業用ロボット８４２と、Ｍ２Ｍ（Ｍａｃｈｉｎｅ　ｔｏ　Ｍａｃｈｉｎｅ）インターフェイス８３２を介して接続される。Ｍ２Ｍインターフェイス８３２としては、例えば、有線通信方式の一種である産業イーサネットや、無線通信方式の一種であるローカル５Ｇなどを用いてもよい。
工場の管理者は、ホーム８８１またはオフィス８８２から、クラウド８８３を介して工場８８４に接続し、稼働状況などを知ることができる。また、誤品・欠品チェック、置き場所指示、タクトタイムの計測などを行うことができる。
近年「スマート工場」と銘打って、世界的にＩｏＴの工場への導入が進められている。スマート工場の事例では、エンドポイントマイコンによる単なる検査、監査だけでなく、故障検知や異常予測なども行う事例が報告されている。
エンドポイントマイコンなどの小規模システムは、稼働時のシステム全体の消費電力が小さい場合が多いため、Ｎｏｆｆ−ＣＰＵによる待機状態時の電力削減効果が大きくなる。一方で、ＩｏＴの組み込み分野では即応性が求められる場合があるが、Ｎｏｆｆ−ＣＰＵを用いることで待機状態時からの高速復帰が実現できる。
１０：メモリセル、１１Ａ：トランジスタ、１１Ｂ：トランジスタ、１２：容量、２１：トランジスタ、２２：トランジスタ、３１：センスアンプ回路、３２：ＡＮＤ回路、３３：アナログスイッチ、３４：アナログスイッチ、１００：記憶装置、１１０：駆動回路層、１１１：周辺回路、１１２：コントロール回路、１１５：周辺回路、１２０：記憶層、１２１：行デコーダ、１２２：列デコーダ、１２３：行ドライバ、１２４：列ドライバ、１２５：入力回路、１２６：出力回路、１２７：ＲＷアレイ、１２８：電圧生成回路、１２９：ＲＷ回路、１４１：ＰＳＷ、１４２：ＰＳＷ

Claims (8)

  1. 　Ｎ層（Ｎは２以上の自然数）の記憶層と、
    　駆動回路層と、
    　複数の第１配線と、
    　複数の第２配線と、を有し、
    　前記Ｎ層の記憶層は前記駆動回路層上に積層され、
    　前記駆動回路層は複数の第１回路を有し、
    　前記複数の第１配線は、前記Ｎ層の記憶層の積層方向に延在し、
    　かつ、Ｐ行Ｒ列（ＰおよびＲは１以上の自然数）のマトリクス状に設けられ、
    　前記複数の第２配線は、前記積層方向に延在し、
    　かつ、Ｐ行Ｑ列（ＰおよびＱは２以上の自然数）のマトリクス状に設けられ、
    　前記Ｎ層の記憶層のそれぞれは、
    　Ｐ行Ｑ列のマトリクス状に設けられた複数のメモリセルと、
    　Ｑ列の第３配線と、
    　Ｑ列の第４配線と、
    　Ｑ列の第５配線と、を有し、
    　ｋ層目の前記記憶層において、
    　ｉ行２×ｓ−１列目のメモリセルとｉ行２×ｓ列目のメモリセルは、
    　ｉ行ｓ列目の第１配線と電気的に接続され、
    　前記ｉ行２×ｓ−１列目のメモリセルは、
    　ｉ行２×ｓ−１列目の第２配線、２×ｓ−１列目の第３配線、２×ｓ−１列目の第４配線、および２×ｓ−１列目の第５配線と電気的に接続され、
    　前記第１配線と前記第２配線は、
    　前記複数の第１回路のいずれか一と電気的に接続される記憶装置。
  2. 　請求項１において、
    　前記ｉ行２×ｓ−１列目のメモリセルは、第１トランジスタと、第２トランジスタと、容量と、を有し、
    　前記第１トランジスタのソースまたはドレインの一方は、前記第２トランジスタのゲートおよび前記容量の一方の電極と電気的に接続され、
    　前記第１トランジスタのソースまたはドレインの他方は、前記第１配線と電気的に接続され、
    　前記第１トランジスタのゲートは、前記第３配線と電気的に接続され、
    　前記第１トランジスタのソースまたはドレインの一方は、前記第４配線と電気的に接続され、
    　前記第１トランジスタのソースまたはドレインの他方は、前記第２配線と電気的に接続され、
    　前記容量の他方の電極は前記第５配線と電気的に接続されている記憶装置。
  3. 　請求項１または請求項２において、
    　前記駆動回路層と、前記複数のメモリセルと、の間に、機能層を有する記憶装置。
  4. 　請求項３において、
    　前記機能層は複数の第２回路を有し、
    　前記第１配線と前記第２配線は、
    　前記複数の第２回路のいずれか一を介して前記第１回路と電気的に接続する記憶装置。
  5. 　請求項２において、
    　前記第１トランジスタおよび前記第２トランジスタの少なくとも一方は、
    　半導体に酸化物を含む記憶装置。
  6. 　請求項５において、
    　前記酸化物は、ＩｎおよびＺｎのうち、いずれか一方または双方を含む記憶装置。
  7. 　請求項５において、
    　前記酸化物は、Ｉｎと、Ｇａと、Ｚｎと、を含む記憶装置。
  8. 　請求項１乃至請求項７のいずれか一項において、
    　前記回路は複数のトランジスタを有し、前記トランジスタは半導体にシリコンを含む記憶装置。
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