JP2014082357A

JP2014082357A - 半導体装置

Info

Publication number: JP2014082357A
Application number: JP2012229749A
Authority: JP
Inventors: Shunpei Yamazaki; 舜平山崎; Masaharu Nagai; 雅晴永井; Kazuya Hanaoka; 一哉花岡
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2012-10-17
Filing date: 2012-10-17
Publication date: 2014-05-08
Anticipated expiration: 2032-10-17
Also published as: JP6026844B2

Abstract

【課題】酸化物半導体膜を用いたトランジスタに安定した電気特性を付与した半導体集積回路を提供する。また、微細化を達成したトランジスタを構成する要素の一つとした半導体集積回路を提供する。
【解決手段】第１の配線と、第２の配線と、第３の配線と、第４の配線と、第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタと、第２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタと、を有し、第１のトランジスタは、半導体材料を含む基板に設けられ、第２のトランジスタは酸化物半導体膜を含む多層膜で構成され、第２のソース電極および第２のドレイン電極を電子ビーム露光で形成したレジストマスクを用いてエッチングして形成する半導体装置である。
【選択図】図１

Description

開示する発明は、半導体素子を利用した半導体装置およびその作製方法に関するものである。

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。

半導体記憶装置としてシリコン基板を用いたダイナミックＲＡＭ（ＤＲＡＭ）は良く知られた製品であり、今日においても各種電子機器の中で使われている。ＤＲＡＭの中核部を構成するメモリセルは書き込みおよび読み出し用のトランジスタとキャパシタによって構成されている。

ＤＲＡＭは、揮発性記憶装置の一例であり、揮発性記憶装置の別の例としてはＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利である。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点については、ＤＲＡＭと変わるところはない。

また、揮発性記憶装置の別の例としては、フラッシュメモリがある。フラッシュメモリは、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利点を有している（例えば、特許文献１参照）。

しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁膜が劣化するため、書き込みを何度も繰り返すことで、記憶素子が機能しなくなるという問題が生じる。この問題を回避するために、例えば、各記憶素子の書き込み回数を均一化する手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そして、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つまり、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。

また、フローティングゲートに電荷を注入し、または、その電荷を除去するためには、高い電圧が必要である。さらに、電荷の注入、または除去のためには比較的長い時間を要し、書き込み、消去の高速化が容易ではないという問題もある。

特開昭５７−１０５８８９号公報

上述の問題に鑑み、本発明の一態様では、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置を提供することを目的の一つとする。また、該半導体装置の消費電力を低減させることを目的の一つとする。

また、デバイス素子の高密度集積化に伴い、個々の素子の微細化が必要となってきている。このような問題を鑑み、占有面積が小さく、微細化を達成した半導体装置を提供することを目的の一とする。

記憶素子の基本構成は、第１のトランジスタ上に、第２のトランジスタが設けられている。第１のトランジスタのゲートと第２のトランジスタのソースおよびドレインの一方との間のノードにデータ（電位）を保持する。しかし、第２のトランジスタのゲートが非導通であっても流れてしまうオフ電流により、保持されたデータが消失してしまうため、オフ電流を極めて低くする必要がある。

オフ電流を極めて低くするためには、第２のトランジスタにシリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料を、チャネル形成領域に含むことを特徴とする。このような特性を有する半導体材料をチャネル形成領域に含むことで、オフ電流が極めて低いトランジスタを実現することができる。このような半導体材料としては、例えば、シリコンの約３倍程度の大きなバンドギャップを有する、酸化物半導体が挙げられる。上記半導体材料を有するトランジスタは、通常のシリコンやゲルマニウムなどの半導体材料で形成されたトランジスタに比べて、オフ電流を極めて低くすることができる。

また、酸化物半導体を用いたトランジスタは、水素、水分等の不純物または、該酸化物半導体に接する絶縁膜からの不純物が、酸化物半導体膜中に入り込むことによってキャリアが形成され、該トランジスタの電気特性が変動するという問題がある。そこで、酸化物半導体に接し酸化物を形成し、該酸化物半導体と該酸化物とを含む多層膜とする。このような多層膜の構造とすることで、酸化物と酸化物半導体との界面において、界面散乱が起こりにくい。よって、該界面においてはキャリアの動きが阻害されないため、トランジスタの電界効果移動度が高くなる。また、酸化物半導体に接して酸化物を形成することによって、該酸化物半導体膜中に不純物が入り込むのを抑制することができるため、該酸化物半導体を用いたトランジスタに安定した電気特性を付与し、該トランジスタを用いる高性記憶素子（半導体装置）を提供することができる。

また、電子ビームを用いてレジストを露光し、現像したマスクを導電膜のエッチングマスクとして用いることでパターン幅が小さく、微細にエッチングすることができ、トランジスタの微細化を達成することができる。また、該トランジスタを用いて、微細で高密度集積化を可能とする半導体装置を提供することができる。

本発明の一態様は、第１の配線と、第２の配線と、第３の配線と、第４の配線と、第５の配線と、を有し、第１の配線と、第２の配線との間には、複数の記憶素子が並列に接続され、複数の記憶素子の一は、第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタと、第２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタと、第３のゲート電極、第３のソース電極、および第３のドレイン電極を有する第３のトランジスタと、を有し、第１のトランジスタは、半導体材料を含む基板に設けられ、第２のトランジスタは酸化物半導体膜を含んで構成され、酸化物半導体膜は、インジウムを含み、かつ、酸化物膜と接して設けられ、酸化物膜は、酸化物半導体膜よりも伝導帯下端のエネルギーが真空準位に近く、かつ、インジウムを含み、第１のゲート電極と、第２のソース電極または第２のドレイン電極の一方とは、電気的に接続され、第１の配線と、第１のソース電極とは、電気的に接続され、第１のドレイン電極と、第３のソース電極とは、電気的に接続され、第２の配線と、第３のドレイン電極とは、電気的に接続され、第３の配線と、第２のソース電極または第２のドレイン電極の他方とは、電気的に接続され、第４の配線と、第２のゲート電極とは、電気的に接続され、第５の配線と、第３のゲート電極とは電気的に接続された半導体装置である。

また、本発明の他の一態様は、第１の配線と、第２の配線と、第３の配線と、第４の配線と、第５の配線と、を有し、第１の配線と、第２の配線との間には、複数の記憶素子が並列に接続され、複数の記憶素子の一は、第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタと、第２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタと、容量素子と、を有し、第１のトランジスタは、半導体材料を含む基板に設けられ、第２のトランジスタは酸化物半導体膜を含んで構成され、酸化物半導体膜は、インジウムを含み、かつ、酸化物膜と接して設けられ、酸化物膜は、酸化物半導体膜よりも伝導帯下端のエネルギーが真空準位に近く、かつ、インジウムを含み、第１のゲート電極と、第２のソース電極または第２のドレイン電極の一方と、容量素子の一方の電極は、電気的に接続され、第１の配線と、第１のソース電極とは、電気的に接続され、第２の配線と、第１のドレイン電極とは、電気的に接続され、第３の配線と、第２のソース電極または第２のドレイン電極の他方とは、電気的に接続され、第４の配線と、第２のゲート電極とは、電気的に接続され、第５の配線と、容量素子の他方の電極とは電気的に接続された半導体装置である。

上記構成において、第２のトランジスタのチャネルは、第２のトランジスタのゲート絶縁膜と離間していることが好ましい。

また、上記構成において、酸化物膜は、伝導帯下端のエネルギーが前記酸化物半導体膜よりも０．０５ｅＶ以上２ｅＶ以下真空準位に近いことが好ましい。

また、上記構成において、多層膜は、第１の酸化物膜と、第１の酸化物膜に接して設けられる酸化物半導体膜と、酸化物半導体膜に接して設けられる第２の酸化物膜と、を有することが好ましい。

また、上記構成において、第２のソース電極は、酸化物半導体膜上に形成された第１の導電膜と、第１の導電膜上に形成された第２の導電膜と、を有し、第２のドレイン電極は、酸化物半導体膜上に形成された第３の導電膜と、第１の導電膜上に形成された第４の導電膜と、を有し、第２の導電膜と第４の導電膜の間隔は、第１の導電膜と第３の導電膜の間隔よりも狭い。

また、上記構成において、第２のトランジスタのチャネル長は、第２の導電膜と第４の導電膜の間隔である。

また、上記構成において、第２の導電膜と第４の導電膜の間隔は、電子ビーム露光によって決定され、第１の導電膜と第３の導電膜の間隔は、フォトマスクを用いた露光によって決定される。

また、上記構成において、第２のゲート電極のチャネル長方向の長さは、第２の導電膜と第４の導電膜の間隔より広く、第１の導電膜と第３の導電膜の間隔より狭い。

本発明の一態様では、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置を提供することができる。また、該半導体装置の消費電力を低減させることができる。さらに、占有面積が小さく、微細化を達成したトランジスタを有する半導体装置を提供することができる。また、高集積化を実現した半導体装置を提供することができる。

半導体装置を説明するための回路図。半導体装置を説明するための断面図。記憶素子の動作を説明するためのタイミングチャート図。半導体装置の作製工程を説明するための断面図。半導体装置の作製工程を説明するための断面図。半導体装置の作製工程を説明するための断面図。半導体装置の作製工程を説明するための断面図。多層膜の構造を説明するための断面図。半導体装置を説明するための回路図。記憶素子を説明するための回路図。半導体装置を説明するための回路図。記憶素子を説明するための回路図。ｎｏｄｅＡと第５の配線電位の関係を示す図。半導体装置を説明するための断面図。半導体装置を説明するための回路図。記憶素子を説明するための回路図。半導体装置を説明するための回路図。記憶素子を説明するための回路図。記憶素子を説明するための回路図。トランジスタの断面図。トランジスタの作製方法を説明するための図。多層膜のバンド構造を説明するための図。多層膜のバンド構造を説明するための図。多層膜のバンド構造を説明するための図。ターゲットからスパッタリング粒子を剥離させる様子を示した図。Ｉｎ−Ｇａ−Ｚｎ酸化物の結晶構造の一例を示す図。スパッタリング粒子が被成膜面に到達し、堆積する様子を示した模式図。電子機器を説明する図。多層膜を用いたトランジスタのオフ電流測定結果を示す図。基本の記憶素子の構成と素子特性について説明する図。

本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。

なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。よって、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。

なお、本明細書等における「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。

なお、本明細書等において「上」や「下」という用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁膜上のゲート電極」の表現であれば、ゲート絶縁膜とゲート電極との間に他の構成要素を含むものを除外しない。

また、本明細書等において「電極」や「配線」という用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合などをも含む。

また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。

また、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限はない。

また、本明細書等で用いる「チャネル」とは、キャリアが流れる部分のことをいい、「チャネル形成領域」とは、チャネルが形成されうる領域のことをいう。また、本明細書等において、チャネル長方向とは、チャネル形成領域において電流が流れる方向のことであり、ソース電極からドレイン電極へと向かう方向、またはその反対の方向のことをいう。

（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成および作製方法について、図１乃至図８を参照して説明する。

まず、基本の記憶素子の構成と素子特性について図３０を用いて説明する。

図３０（Ａ）は記憶素子の基本構造であり、トランジスタ１６０（第１のトランジスタ）と、トランジスタ１６２（第２のトランジスタ）とで構成される。

ここで、トランジスタ１６０のゲート電極と、トランジスタ１６２のソース電極またはドレイン電極の一方とは、電気的に接続されている。また、第１の配線ＳＬ（ソース線）トランジスタ１６０のソース電極とは、電気的に接続され、第２の配線ＢＬ（ビット線）とトランジスタ１６０のドレイン電極とは、電気的に接続されている。そして、第３の配線Ｓ１（第１信号線）とトランジスタ１６２のソース電極またはドレイン電極の他方とは、電気的に接続され、第４の配線Ｓ２（第２信号線）と、トランジスタ１６２のゲート電極とは、電気的に接続されている。

酸化物半導体以外の材料を用いたトランジスタ１６０は十分な高速動作が可能なため、該トランジスタを用いることにより、記憶内容の読み出しなどを高速に行うことが可能である。また、酸化物半導体を用いたトランジスタ１６２は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、トランジスタ１６０のゲート電極の電位を極めて長時間にわたって保持することが可能である。

第４の配線の電位を、トランジスタ１６２がオン状態となる電位として、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６０のゲート電極に与えられる。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位として、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極の電位がｎｏｄｅＡに保持される。

このとき、ｎｏｄｅＡに保持されている電位が２ＶならＨｉｇｈ、０ＶならＬｏｗとすると図３０（Ｂ）に示すように、Ｈｉｇｈのときは、ゲート電圧Ｖｇが０Ｖの場合にドレイン電流Ｉｄが流れ、Ｌｏｗのときゲート電圧Ｖｇが０Ｖの場合にドレイン電流Ｉｄが流れない。本発明の一態様の記憶素子は、このような素子特性を有している。

＜半導体装置の回路構成＞
半導体装置が有する記憶素子（以下、メモリセルとも記す）の回路図の一例を図１に示す。図１に示すメモリセル２００は、第１の配線ＳＬ（ソース線）と、第２の配線ＢＬ（ビット線）と、第３の配線Ｓ１（第１信号線）と、第４の配線Ｓ２（第２信号線）と、第５の配線ＷＬ（ワード線）と、トランジスタ１６０（第１のトランジスタ）と、トランジスタ１６２（第２のトランジスタ）と、トランジスタ１６１（第３のトランジスタ）と、から構成されている。トランジスタ１６０およびトランジスタ１６１は、酸化物半導体以外の材料を用いて形成されており、トランジスタ１６２は酸化物半導体を用いて形成されている。

ここで、トランジスタ１６０のゲート電極と、トランジスタ１６２のソース電極またはドレイン電極の一方とは、電気的に接続されている。また、第１の配線と、トランジスタ１６０のソース電極とは、電気的に接続され、トランジスタ１６０のドレイン電極と、トランジスタ１６１のソース電極とは、電気的に接続されている。そして、第２の配線と、トランジスタ１６１のドレイン電極とは、電気的に接続され、第３の配線と、トランジスタ１６２のソース電極またはドレイン電極の他方とは、電気的に接続され、第４の配線と、トランジスタ１６２のゲート電極とは、電気的に接続され、第５の配線と、トランジスタ１６１のゲート電極とは電気的に接続されている。

また、酸化物半導体膜にチャネルが形成されるトランジスタ１６２に安定した電気特性を付与するためには、酸化物半導体膜中の不純物濃度を低減し、高純度真性化することが有効である。高純度真性化とは、酸化物半導体膜を真性または実質的に真性にすることをいう。なお、実質的に真性という場合、酸化物半導体膜のキャリア密度は、１×１０^１７ｃｍ^３未満、好ましくは１×１０^１５ｃｍ^３未満、さらに好ましくは１×１０^１３ｃｍ^３未満である。酸化物半導体膜において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。酸化物半導体膜中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。

例えば、酸化物半導体中でシリコンは、不純物準位を形成する。また、該不純物準位がトラップとなり、トランジスタの電気特性を劣化させることがある。具体的には、酸化物半導体膜のシリコン濃度を１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする。なお、トランジスタのゲート絶縁膜としては、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコンなど、シリコンを含む絶縁膜が多く用いられるため、酸化物半導体膜のチャネルをゲート絶縁膜と離間した層に形成することが好ましい。

また、酸化物半導体膜中で水素および窒素は、ドナー準位を形成し、キャリア密度を増大させてしまう。

また、ゲート絶縁膜と酸化物半導体膜との界面にチャネルが形成される場合、該界面で界面散乱が起こり、トランジスタの電界効果移動度が低くなる。このような観点からも、トランジスタのチャネルは、酸化物半導体膜の、ゲート絶縁膜と離間した層に形成されることが好ましい。

トランジスタのチャネルをゲート絶縁膜から離すためには、例えば、以下のような構成とすればよい。

酸化物半導体膜と、酸化物半導体膜およびゲート絶縁膜の間に設けられた酸化物膜と、を有する。酸化物膜は、酸化物半導体膜を構成する元素一種以上から構成され、伝導帯下端のエネルギーが酸化物半導体膜よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に近い酸化物膜である。なお、酸化物半導体膜は少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。このとき、ゲート電極に電界を印加すると、伝導帯下端のエネルギーが小さい酸化物半導体膜にチャネルが形成される。即ち、酸化物半導体膜とゲート絶縁膜との間に酸化物膜を有することによって、トランジスタのチャネルをゲート絶縁膜と接しない層（ここでは酸化物半導体膜）に形成することができる。また、酸化物半導体膜を構成する元素一種以上から酸化物膜が構成されるため、酸化物半導体膜と酸化物膜との界面において、界面散乱が起こりにくい。従って、該界面においてはキャリアの動きが阻害されないため、トランジスタの電界効果移動度を高くすることができる。

次に、回路の動作について具体的に説明する。

メモリセル２００への書き込みを行う場合は、第１の配線を０Ｖ、第５の配線を０Ｖ、第２の配線を０Ｖ、第４の配線を２Ｖとする。データ”１”を書き込む場合には第３の配線を２Ｖ、データ”０”を書き込む場合には第３の配線を０Ｖとする。このとき、トランジスタ１６１はオフ状態、トランジスタ１６２はオン状態となる。なお、書き込み終了にあたっては、第３の配線の電位が変化する前に、第４の配線を０Ｖとして、トランジスタ１６２をオフ状態にする。

その結果、データ”１”書き込み後にはトランジスタ１６０のゲート電極に接続されるノード（以下、ｎｏｄｅＡ）の電位が約２Ｖ、データ”０”書き込み後にはｎｏｄｅＡの電位が約０Ｖとなる。ｎｏｄｅＡには、第３の配線の電位に応じた電荷が蓄積されるが、トランジスタ１６２のオフ電流が極めて小さい、あるいは実質０であることから、トランジスタ１６０のゲート電極の電位は長時間にわたって保持される。書き込み動作のタイミングチャートの一例を図３に示す。

次に、メモリセルの読み出しを行う場合は、第１の配線を０Ｖ、第５の配線を２Ｖ、第４の配線を０Ｖ、第３の配線を０Ｖとし、第２の配線に接続されている読み出し回路を動作状態とする。このとき、トランジスタ１６１はオン状態、トランジスタ１６２はオフ状態となる。

データ”０”、つまりｎｏｄｅＡが約０Ｖの状態であればトランジスタ１６０はオフ状態であるから、第２の配線と第１の配線間の抵抗は高い状態となる。一方、データ”１”、つまりｎｏｄｅＡが約２Ｖの状態であればトランジスタ１６０がオン状態であるから、第２の配線と第１の配線間の抵抗は低い状態となる。読み出し回路は、メモリセルの抵抗状態の違いから、データ”０”，”１”を読み出すことができる。なお、書き込み時の第２の配線は０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電されていても構わない。読み出し時の第３の配線は０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電されていても構わない。

なお、データ”１”とデータ”０”は便宜上の定義であって、逆であっても構わない。また、上述した動作電圧は一例である。動作電圧は、データ”０”の場合にトランジスタ１６０がオフ状態となり、データ”１”の場合にトランジスタ１６０がオン状態となるように、また、書き込み時にトランジスタ１６２がオン状態、書き込み時以外ではオフ状態となるように、また、読み出し時にトランジスタ１６１がオン状態となるように選べばよい。特に２Ｖの代わりに、周辺の論理回路の電源電位ＶＤＤを用いてもよい。

なお、上記説明は、電子を多数キャリアとするｎチャネル型トランジスタを用いる場合についてのものであるが、ｎチャネル型トランジスタに代えて、正孔を多数キャリアとするｐチャネル型トランジスタを用いることができるのはいうまでもない。

＜半導体装置の断面構成＞
図２は、上記半導体装置の構成の一例である。図２には、半導体装置の断面を示す。ここで、図２に示される半導体装置は、下部に酸化物半導体以外の材料を用いたトランジスタ１６０およびトランジスタ１６１を有し、上部に酸化物半導体を用いたトランジスタ１６２を有するものである。なお、トランジスタ１６０、トランジスタ１６１およびトランジスタ１６２は、いずれもｎ型トランジスタとして説明するが、ｐ型トランジスタを採用しても良い。特に、トランジスタ１６０およびトランジスタ１６１は、ｐ型とすることが容易である。

図２に示すように、トランジスタ１６０およびトランジスタ１６１は基板１００上に形成されている。基板１００は、例えば、ｎ型またはｐ型の導電型を有する単結晶シリコン基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、ＺｎＳｅ基板等）等を用いることができる。図２では、ｎ型の導電性を有する単結晶シリコン基板を用いた場合を例示している。

トランジスタ１６０およびトランジスタ１６１は、素子分離絶縁膜１０１により、電気的に分離されている。素子分離絶縁膜１０１の形成には、選択酸化法（ＬＯＣＯＳ（ＬｏｃａｌＯｘｉｄａｔｉｏｎｏｆＳｉｌｉｃｏｎ）法）またはトレンチ分離法等を用いることができる。なお、基板１００としてＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒ）型の半導体基板を用いてもよい。この場合、素子分離は、半導体層をエッチングにより素子ごとに分割すればよい。

トランジスタ１６２は、上述した、酸化物半導体膜にチャネルが形成されるトランジスタであり、当該トランジスタは、安定した電気特性が付与されている。

トランジスタ１６０は、高濃度不純物領域１０７および低濃度不純物領域１０８と、ゲート電極１０９と、基板１００とゲート電極１０９の間に設けられたゲート絶縁膜１０６ａと、を有する。ゲート電極１０９の周囲にはサイドウォール絶縁膜１３６が形成されている。

トランジスタ１６１は、高濃度不純物領域１０３および低濃度不純物領域１０４と、ゲート電極１０５と、基板１００とゲート電極１０５の間に設けられたゲート絶縁膜１０６ｂと、を有する。ゲート電極１０５の周囲にはサイドウォール絶縁膜１３５が形成されている。

トランジスタ１６２は、多層膜１３０と、多層膜１３０上にソース電極となる導電膜１３２ａおよび導電膜１３３ａと、多層膜１３０上にドレイン電極となる導電膜１３２ｂおよび導電膜１３３ｂと、多層膜１３０、導電膜１３３ａおよび導電膜１３３ｂ上のゲート絶縁膜１３１と、ゲート絶縁膜１３１上の多層膜１３０と重畳し、かつ、導電膜１３３ａおよび導電膜１３３ｂと重畳しない領域に設けられたゲート電極１３４とを有する。

トランジスタ１６０およびトランジスタ１６１上には、絶縁膜１１６が設けられている。絶縁膜１１６には開口部が形成されており、上記開口部に、高濃度不純物領域１０３に接して配線１１０および配線１１１が形成され、高濃度不純物領域１０７に接して配線１１２および配線１１３が形成されている。また、ゲート電極１０９に接して配線１１５が形成されている。

そして、配線１１０は、絶縁膜１１６上に形成された配線１１７に接続されており、配線１１１および配線１１２は、絶縁膜１１６上に形成された配線１１８に接続されており、配線１１３は、絶縁膜１１６上に形成された配線１２０に接続されており、配線１１５は、絶縁膜１１６上に形成された配線１１９に接続されている。

配線１１７乃至配線１２０上には、絶縁膜１２１が形成されている。絶縁膜１２１には開口部が形成されており、絶縁膜１２１上には、上記開口部において配線１１９に接続された配線１２２と、配線１２３とが形成されている。また、配線１２２および配線１２３上には、絶縁膜１２４が形成されている。

絶縁膜１２４上に、酸化物半導体膜１３０ｂを含む多層膜１３０を有するトランジスタ１６２が形成されている。トランジスタ１６２は、多層膜１３０上にソース電極として機能する導電膜１３２ａおよび導電膜１３３ａと、ドレイン電極として機能する導電膜１３２ｂおよび導電膜１３３ｂと、ゲート絶縁膜１３１と、並びにゲート電極１３４とを有する。導電膜１３２ａは、絶縁膜１２４に設けられた開口部において、配線１２２に接続されている。

配線１２３が、絶縁膜１２４を間に挟んで多層膜１３０と重なる位置に設けられている。配線１２３は、トランジスタ１６２のバックゲートとしての機能を有する。配線１２３は、必要に応じて設けられる。

トランジスタ１６２は、絶縁膜１４４および絶縁膜１４５に覆われている。絶縁膜１４４としては、絶縁膜１４５から放出された水素が多層膜１３０に侵入するのを防ぐ機能を有する絶縁膜が好ましい。

導電膜１４６が絶縁膜１４５上に設けられている。ゲート絶縁膜１３１、絶縁膜１４４および絶縁膜１４５に設けられた開口部において、導電膜１４６は導電膜１３３ｂに接している。

＜半導体装置の作製方法＞
次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のトランジスタ１６０およびトランジスタ１６１の作製方法について図４および図５を参照して説明し、その後、上部のトランジスタ１６２の作製方法について図６および図７を参照して説明する。

＜下部のトランジスタの作製方法＞
まず、半導体材料を含む基板１００を用意する（図４（Ａ）参照）。半導体材料を含む基板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができる。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板をも含む概念として用いる。つまり、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。

基板１００上には、素子分離絶縁膜を形成するためのマスクとなる保護膜１７０を形成する（図４（Ａ）参照）。保護膜１７０としては、例えば、酸化シリコンや窒化シリコン、窒化酸化シリコンなどを材料とする絶縁膜を用いることができる。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物元素やｐ型の導電性を付与する不純物元素を基板１００に添加してもよい。半導体がシリコンの場合、ｎ型の導電性を付与する不純物としては、例えば、リンや砒素などを用いることができる。また、ｐ型の導電性を付与する不純物としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。

次に、上記の保護膜１７０をマスクとして用いてエッチングを行い、保護膜１７０に覆われていない領域（露出している領域）の基板１００の一部を除去する。これにより分離された半導体領域１７１が形成される（図４（Ｂ）参照）。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。

次に、半導体領域１７１を覆うように絶縁層を形成し、半導体領域１７１に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁膜１０１を形成する（図４（Ｂ）参照）。当該絶縁膜は、酸化シリコンや窒化シリコン、窒化酸化シリコンなどを用いて形成される。絶縁層の除去方法としては、ＣＭＰなどの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。なお、半導体領域１７１の形成後、または、素子分離絶縁膜１０１の形成後には、上記保護膜１７０を除去する。

次に、半導体領域１７１上に絶縁膜を形成し、当該絶縁膜上に導電材料を含む層を形成する。

絶縁膜は後のゲート絶縁膜となるものであり、ＣＶＤ法やスパッタリング法等を用いて得られる酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））等を含む膜の単層構造または積層構造とすると良い。他に、高密度プラズマ処理や熱酸化処理によって、半導体領域１７１の表面を酸化、窒化することにより、上記絶縁膜を形成してもよい。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行うことができる。また、絶縁膜の厚さは特に限定されないが、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。

導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、導電材料を含む多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。

その後、絶縁膜および導電材料を含む層を選択的にエッチングして、ゲート絶縁膜１０６ａ、ゲート絶縁膜１０６ｂ、ゲート電極１０５およびゲート電極１０９を形成する（図４（Ｃ）参照）。

次に、半導体領域１７１にリン（Ｐ）やヒ素（Ａｓ）などを添加して、浅い接合深さの低濃度不純物領域１０４および低濃度不純物領域１０８を形成する（図４（Ｃ）参照）。なお、ここではｎ型トランジスタを形成するためにリンやヒ素を添加しているが、ｐ型トランジスタを形成する場合には、硼素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加すればよい。なお、低濃度不純物領域１０４および低濃度不純物領域１０８の形成により、半導体領域１７１のゲート絶縁膜１０６ａおよびゲート絶縁膜１０６ｂの下部には、チャネル形成領域１７２およびチャネル形成領域１７３が形成される（図４（Ｃ）参照）。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。

次に、サイドウォール絶縁膜１３５およびサイドウォール絶縁膜１３６を形成する（図４（Ｄ）参照）。サイドウォール絶縁膜１３５およびサイドウォール絶縁膜１３６は、ゲート絶縁膜１０６ａ、ゲート絶縁膜１０６ｂ、ゲート電極１０５およびゲート電極１０９を覆うように絶縁膜を形成した後に、当該絶縁膜に異方性の高いエッチング処理を適用することで、自己整合的に形成することができる。また、この際に、当該絶縁膜を部分的にエッチングして、ゲート電極１０５およびゲート電極１０９の上面を露出させると良い。

次に、ゲート電極１０５、ゲート電極１０９、低濃度不純物領域１０４、低濃度不純物領域１０８、サイドウォール絶縁膜１３５およびサイドウォール絶縁膜１３６等を覆うように、絶縁膜を形成する。そして、低濃度不純物領域１０４および低濃度不純物領域１０８と接する領域に、リン（Ｐ）やヒ素（Ａｓ）などを添加して、高濃度不純物領域１０３および高濃度不純物領域１０７を形成する（図５（Ａ）参照）。その後、上記絶縁膜を除去する。

次に、上述の工程により形成された各構成を覆うように、絶縁膜１１６を形成する（図５（Ｂ）参照）。絶縁膜１１６は、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を用いて形成することができる。また、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、絶縁膜１１６の形成後には、その表面を、ＣＭＰやエッチング処理などによって平坦化しておくことが望ましい。

その後、上記絶縁膜１１６に、高濃度不純物領域１０３、高濃度不純物領域１０７およびゲート電極１０９にまで達する開口を形成し、当該開口に、ソース電極またはドレイン電極となる配線１１０、配線１１１、配線１１２および配線１１３と、ゲート電極１０９と接続する配線１１５を形成する（図５（Ｃ）参照）。配線１１０、配線１１１、配線１１２、配線１１３および配線１１５は、例えば、開口を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電膜を形成した後、エッチング処理やＣＭＰなどの方法を用いて、上記導電膜の一部を除去することにより形成することができる。

なお、上記導電膜の一部を除去して配線１１０、配線１１１、配線１１２、配線１１３および配線１１５を形成する際には、その表面が平坦になるように加工することが望ましい。例えば、開口を含む領域にチタン膜や窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する場合には、その後のＣＭＰによって、不要なタングステン、チタン、窒化チタンなどを除去すると共に、その表面の平坦性を向上させることができる。このように、配線１１０、配線１１１、配線１１２、配線１１３および配線１１５を含む表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁膜、半導体膜などを形成することが可能となる。

配線１１０、配線１１１、配線１１２、配線１１３および配線１１５として用いることができる材料について特に限定はなく、各種導電材料を用いることができる。例えば、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料を用いることができる。

次に、配線１１０と接続する配線１１７、配線１１１および配線１１２と接続する配線１１８、配線１１５と接続する配線１１９、および配線１１４と接続する配線１２０を形成する。（図５（Ｄ）参照）。配線１１０、配線１１１、配線１１２、配線１１３および配線１１５は、ゲート電極１０５等と同様の方法および材料を用いて形成することができる。

次に、上述の工程により形成された各構成を覆うように、絶縁膜１２１を形成する（図５（Ｄ）参照）。絶縁膜１２１は、絶縁膜１１６と同様の方法および材料を用いて形成することができる。また、絶縁膜１１６上にはトランジスタ１６２が形成されるため、水素をブロックする窒化絶縁膜にすることが好ましい。

以上により、半導体材料を含む基板１００を用いたトランジスタ１６０およびトランジスタ１６１が形成される。なお、上記工程の後には、さらに電極や配線、絶縁膜などを形成しても良い。配線の構造として、絶縁膜および導電膜の積層構造でなる多層配線構造を採用することにより、高度に集積化した半導体装置を提供することができる。

＜上部のトランジスタの作製方法＞
次に、図６および図７を用いて、絶縁膜１２１上にトランジスタ１６２を作製する工程について説明する。なお、図６および図７は、絶縁膜１２１上の各種電極や、トランジスタ１６２などの作製工程を示すものであるから、トランジスタ１６２の下部に存在するトランジスタ１６０およびトランジスタ１６１については省略している。

まず、絶縁膜１２１に、配線１１９にまで達する開口を形成し、当該開口に、配線１２２を形成する。また、後に形成される絶縁膜１２４を間に挟んで多層膜１３０と重なる位置に配線１２３を配線１２２と同時に形成する。配線１２３は、トランジスタ１６０のバックゲートとしての機能を有する。配線１２３は、必要に応じて設けられる。（図６（Ａ）参照）。配線１２２および配線１２３は、配線１１０などと同様の方法および材料を用いて形成することができる。

次に、絶縁膜１２１、配線１２２および配線１２３を覆う絶縁膜１２４を形成する（図６（Ａ）参照）。ここでは、絶縁膜１２４の形成後には、その表面を、ＣＭＰやエッチング処理などによって平坦化しておくことが望ましい。絶縁膜１２４は、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム、酸化窒化アルミニウムなどで形成することができる。なお、絶縁膜１２４として、窒化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウムなどで形成することで、トランジスタ１６０およびトランジスタ１６１側（下部）から不純物、代表的にはアルカリ金属、水、水素などが、多層膜１３０に拡散することを抑制できる。絶縁膜１２４は、スパッタリング法またはＣＶＤ法を用いて形成することができる。

次に、絶縁膜１２４上の配線１２３と重畳する領域に酸化物半導体膜を含む多層膜１３０を形成する（図６（Ｂ）参照）。

多層膜１３０について、図８を用いて説明する。

図８に示す多層膜１３０は、酸化物膜１３０ａと、酸化物膜１３０ａ上に設けられた酸化物半導体膜１３０ｂと、酸化物半導体膜１３０ｂ上に設けられた酸化物膜１３０ｃと、を有する。なお、以下では多層膜１３０が三層である場合について説明するが、多層膜１３０が二層または四層以上であっても構わない。例えば、多層膜１３０は、酸化物膜１３０ａと、酸化物膜１３０ａ上に設けられた酸化物半導体膜１３０ｂと、を有する構成としてもよいし、多層膜１３０は、酸化物半導体膜１３０ｂと、酸化物半導体膜１３０ｂ上に設けられた酸化物膜１３０ｃと、を有する構成としてもよい。

酸化物膜１３０ａは、酸化物半導体膜１３０ｂを構成する元素一種または二種以上から構成され、酸化物半導体膜１３０ｂよりも電子親和力が０．２ｅＶ以上小さい酸化物膜である。このとき、ゲート電極に電界を印加すると、多層膜のうち、電子親和力の大きい酸化物半導体膜１３０ｂにチャネルが形成される。即ち、酸化物半導体膜１３０ｂとゲート絶縁膜との間に酸化物膜１３０ａを有することによって、トランジスタのチャネルをゲート絶縁膜と接しない層（ここでは酸化物半導体膜１３０ｂ）に形成することができる。また、酸化物半導体膜１３０ｂを構成する元素一種以上から酸化物膜１３０ａが構成されるため、酸化物半導体膜１３０ｂと酸化物膜１３０ａとの界面において、界面散乱が起こりにくい。従って、該界面においてはキャリアの動きが阻害されないため、トランジスタの電界効果移動度を高くすることができる。

また、酸化物膜１３０ｃは、酸化物半導体膜１３０ｂを構成する元素一種または二種以上から構成され、酸化物半導体膜１３０ｂよりも電子親和力が０．２ｅＶ以上小さい酸化物膜である。このとき、ゲート電極に電界を印加すると、多層膜のうち、電子親和力の大きい酸化物半導体膜１３０ｂにチャネルが形成される。即ち、酸化物半導体膜１３０ｂとゲート絶縁膜との間に酸化物膜１３０ｃを有することによって、トランジスタのチャネルをゲート絶縁膜と接しない層（ここでは酸化物半導体膜１３０ｂ）に形成することができる。また、酸化物半導体膜１３０ｂを構成する元素一種以上から酸化物膜１３０ｃが構成されるため、酸化物半導体膜１３０ｂと酸化物膜１３０ｃとの界面において、界面散乱が起こりにくい。従って、該界面においてはキャリアの動きが阻害されないため、トランジスタの電界効果移動度を高くすることができる。

例えば、酸化物膜１３０ａおよび酸化物膜１３０ｃは、酸化物半導体膜１３０ｂと同じ元素（インジウム、ガリウム、亜鉛）を主成分とし、ガリウムを酸化物半導体膜１３０ｂよりも高い原子数比で含む酸化物膜とすればよい。具体的には、酸化物膜１３０ａおよび酸化物膜１３０ｃとして、酸化物半導体膜１３０ｂよりもガリウムを１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上高い原子数比で含む酸化物膜を用いる。ガリウムは酸素と強く結合するため、酸素欠損が酸化物膜に生じることを抑制する機能を有する。即ち、酸化物膜１３０ａおよび酸化物膜１３０ｃは酸化物半導体膜１３０ｂよりも酸素欠損が生じにくい酸化物膜である。

また、酸化物半導体膜１３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物であり、酸化物膜１３０ａもＩｎ−Ｇａ−Ｚｎ酸化物であるとき、酸化物膜１３０ａをＩｎ：Ｇａ：Ｚｎ＝ｘ_１：ｙ_１：ｚ_１［原子数比］、酸化物半導体膜１３０ｂをＩｎ：Ｇａ：Ｚｎ＝ｘ_２：ｙ_２：ｚ_２［原子数比］とすると、ｙ_１／ｘ_１がｙ_２／ｘ_２よりも大きくなる酸化物膜１３０ａおよび酸化物半導体膜１３０ｂを選択する。好ましくは、ｙ_１／ｘ_１がｙ_２／ｘ_２よりも１．５倍以上大きくなる酸化物膜１３０ａおよび酸化物半導体膜１３０ｂを選択する。さらに好ましくは、ｙ_１／ｘ_１がｙ_２／ｘ_２よりも２倍以上大きくなる酸化物膜１３０ａおよび酸化物半導体膜１３０ｂを選択する。より好ましくは、ｙ_１／ｘ_１がｙ_２／ｘ_２よりも３倍以上大きくなる酸化物膜１３０ａおよび酸化物半導体膜１３０ｂを選択する。

また、多層膜１３０は、ゲート絶縁膜および酸化物半導体膜１３０ｂと接し、酸化物半導体膜１３０ｂを構成する元素一種以上から構成され、酸化物半導体膜１３０ｂよりも電子親和力が０．２ｅＶ以上小さい酸化物膜１３０ｃを含んでもよい。このとき、ゲート電極に電界を印加しても、酸化物膜１３０ｃにはチャネルが形成されない。また、酸化物半導体膜１３０ｂを構成する元素一種以上から酸化物膜１３０ｃが構成されるため、酸化物半導体膜１３０ｂと酸化物膜１３０ｃとの界面に界面準位を形成しにくい。該界面が界面準位を有すると、該界面をチャネル形成領域としたしきい値電圧の異なる他のトランジスタが形成され、トランジスタの見かけ上のしきい値電圧が変動することがある。従って、酸化物膜１３０ｃを設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。

また、酸化物半導体膜１３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物であり、酸化物膜１３０ｃもＩｎ−Ｇａ−Ｚｎ酸化物であるとき、酸化物半導体膜１３０ｂをＩｎ：Ｇａ：Ｚｎ＝ｘ_２：ｙ_２：ｚ_２［原子数比］、酸化物膜１３０ｃをＩｎ：Ｇａ：Ｚｎ＝ｘ_３：ｙ_３：ｚ_３［原子数比］とすると、ｙ_３／ｘ_３がｙ_２／ｘ_２よりも大きくなる酸化物半導体膜１３０ｂおよび酸化物膜１３０ｃを選択する。好ましくは、ｙ_３／ｘ_３がｙ_２／ｘ_２よりも１．５倍以上大きくなる酸化物半導体膜１３０ｂおよび酸化物膜１３０ｃを選択する。さらに好ましくは、ｙ_３／ｘ_３がｙ_２／ｘ_２よりも２倍以上大きくなる酸化物半導体膜１３０ｂおよび酸化物膜１３０ｃを選択する。より好ましくは、ｙ_３／ｘ_３がｙ_２／ｘ_２よりも３倍以上大きくなる酸化物半導体膜１３０ｂおよび酸化物膜１３０ｃを選択する。

酸化物膜１３０ａの厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下、さらに好ましくは１０ｎｍ以上４０ｎｍ以下とする。また、酸化物半導体膜１３０ｂの厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは３ｎｍ以上４０ｎｍ以下、さらに好ましくは５ｎｍ以上３０ｎｍ以下とする。酸化物膜１３０ｃの厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは３ｎｍ以上４０ｎｍ以下、さらに好ましくは５ｎｍ以上３０ｎｍ以下とする。

また、酸化物膜１３０ａ、酸化物半導体膜１３０ｂおよび酸化物膜１３０ｃに、結晶性の異なる酸化物半導体を適用してもよい。すなわち、非晶質酸化物半導体、ならびに単結晶酸化物半導体、多結晶酸化物半導体およびＣＡＡＣ−ＯＳ（ＣＡＡＣ−ＯＳの詳細については、実施の形態７を参照。）などの結晶質酸化物半導体を適宜組み合わせた構成としてもよい。また、酸化物膜１３０ａ、酸化物半導体膜１３０ｂおよび酸化物膜１３０ｃのいずれか一に非晶質酸化物半導体を適用すると、酸化物半導体膜の内部応力や外部からの応力を緩和し、トランジスタの特性ばらつきが低減される。

例えば、酸化物膜１３０ａは、非晶質酸化物半導体または結晶質酸化物半導体であることが好ましい。また、チャネル形成領域となりうる酸化物半導体膜１３０ｂは結晶質酸化物半導体であることが好ましい。また、酸化物膜１３０ｃは、非晶質酸化物半導体であることが好ましい。酸化物膜１３０ａ、酸化物半導体膜１３０ｂおよび酸化物膜１３０ｃが順に積層された多層膜１３０を有する構造とすることで、トランジスタの経時変化や信頼性試験によるしきい値電圧の変動量を低減することができる。

酸化物半導体膜を含む多層膜１３０に適用可能な酸化物半導体として、エネルギーギャップが２．５ｅＶ以上、好ましくは２．７ｅＶ以上、より好ましくは３ｅＶ以上である。このように、エネルギーギャップの広い酸化物半導体を用いることで、トランジスタ１６２のオフ電流を低減することができる。オフ電流の低減により、記憶素子が電位を長期間保持することができる。多層膜１３０の詳細については、実施の形態８にて詳しく説明する。

酸化物半導体膜を含む多層膜１３０としては、例えば、酸化インジウム、酸化スズ、酸化亜鉛、二種類の金属を含む酸化物であるＩｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、三種類の金属を含む酸化物であるＩｎ−Ｇａ−Ｚｎ酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｚｒ−Ｚｎ酸化物、Ｉｎ−Ｔｉ−Ｚｎ酸化物、Ｉｎ−Ｓｃ−Ｚｎ酸化物、Ｉｎ−Ｙ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、四種類の金属を含む酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物を用いることができる。

ここで、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、Ｉｎ、ＧａおよびＺｎを主成分として含む酸化物という意味であり、Ｉｎ、Ｇａ、Ｚｎの原子数比は問わない。

また、酸化物半導体として、ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、ＭｎおよびＣｏから選ばれた一の金属元素または複数の金属元素を示す。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１、またはＩｎ：Ｇａ：Ｚｎ＝３：１：２の原子数比のＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる。または、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３またはＩｎ：Ｓｎ：Ｚｎ＝２：１：５の原子数比のＩｎ−Ｓｎ−Ｚｎ酸化物を用いるとよい。なお、金属酸化物の原子数比は、誤差として上記の原子数比のプラスマイナス２０％の変動を含む。

また、酸化物半導体膜を含む多層膜１３０に含まれる欠陥、代表的には酸素欠損はできる限り低減されていることが好ましい。例えば、磁場の向きを膜面に対して平行に印加した電子スピン共鳴法によるｇ値＝１．９３のスピン密度（酸化物半導体膜に含まれる欠陥密度に相当する）は、測定器の検出下限以下まで低減されていることが好ましい。

また、酸化物半導体膜を含む多層膜１３０は、水素をできる限り低減されていることが好ましい。具体的には、酸化物半導体膜を含む多層膜１３０において、二次イオン質量分析法（ＳＩＭＳ：ＳｅｃｏｎｄａｒｙＩｏｎＭａｓｓＳｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度を、５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以下とする。

また、酸化物半導体膜を含む多層膜１３０は、二次イオン質量分析法により得られるアルカリ金属またはアルカリ土類金属の濃度を、１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは２×１０^１６ａｔｏｍｓ／ｃｍ^３以下にする。アルカリ金属およびアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタ１６２のオフ電流を増大させることがある。

このように、不純物（水素、窒素、アルカリ金属またはアルカリ土類金属など）をできる限り低減させ、高純度化させた酸化物半導体膜を含む多層膜１３０とすることで、トランジスタ１６２がデプレッション型となることを抑制でき、トランジスタ１６２のオフ電流を極めて低減することができる。従って、良好な電気特性に有する表示装置を作製できる。また、信頼性を向上させた表示装置を作製することができる。

なお、高純度化された酸化物半導体膜を用いたトランジスタのオフ電流が低いことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０^６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０^−１３Ａ以下という特性を得ることができる。この場合、トランジスタのチャネル幅で除した数値に相当するオフ電流は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、上記トランジスタに高純度化された酸化物半導体膜をチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに低いオフ電流が得られることが分かった。従って、高純度化された酸化物半導体膜を用いたトランジスタは、オフ電流が著しく小さい。

次に、絶縁膜１２４に、配線１２２にまで達する開口を形成し、当該開口、絶縁膜１２４上および多層膜１３０上に導電膜１３２を形成する。（図６（Ｃ）参照）。導電膜１３２は、ＰＶＤ法やＣＶＤ法などの成膜法を用いて形成ことができ、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、タンタルおよびタングステンを一種以上含む導電膜を、単層で、または積層で用いることができる。

次に、導電膜１３２の一部の上にフォトリソグラフィ法を用いてレジストマスク１７４を形成する（図６（Ｃ）参照）。

次に、レジストマスク１７４をマスクとして導電膜１３２を選択的にエッチングし、導電膜１３２ａおよび導電膜１３２ｂを形成する（図６（Ｄ）参照）。このとき、導電膜１３２ａおよび導電膜１３２ｂの間隔は、上記レジストマスク１７４の形成の際に用いたフォトマスクによって決定される。また、後に形成される導電膜１３３ａおよび導電膜１３３ｂと同様に電子ビームを用いた露光をによってレジストマスクを形成してもよい。

次に、絶縁膜１２４、導電膜１３２ａおよび導電膜１３２ｂを覆う導電膜１３３を形成する（図７（Ａ）参照）。例えば、スパッタリング法などを用いて導電膜１３３ａおよび導電膜１３３ｂに適用可能な材料の膜を成膜することにより導電膜１３３を形成する。

次に、導電膜１３３上にレジストを形成し、該レジストに対して電子ビームを用いた露光を行い、レジストマスク１７５を形成する（図７（Ａ）参照）。

レジスト材料としては、例えばシロキサン系レジストまたはポリスチレン系レジストなどを用いることができる。なお、作製するパターンの幅が小さいため、ポジ型レジストよりもネガ型レジストを用いることが好ましい。ポジ型レジストは、レジストを除去したい部分を全て描画しなければならず、処理時間が膨大になる。一方、ネガ型レジストは、マスクとしたい部分のみ描画するため、処理時間が少なくて済む。また、レジスト材料の厚さは、例えば作製するパターンの幅と１：１〜１：２の関係になることが好ましい。例えば、パターンの幅が３０ｎｍの場合には、レジストの厚さを３０ｎｍ以上２００ｎｍ以下とすることができる。

また、電子ビームを用いた露光では、レジストマスク１７５はレジストマスク１７４よりも薄い方が好ましい。レジストマスク１７５を薄くする場合、被形成面の凹凸をできるだけ平坦にすることが好ましい。本実施の形態の半導体装置の作製方法では、絶縁膜１２４に平坦化処理を行うことにより、絶縁膜１２４による凹凸が低減されるため、レジストマスクを薄くすることができる。これにより、電子ビームを用いた露光を精密に行うことができる。

このとき、電子ビームの照射が可能な電子ビーム描画装置において、例えば加速電圧は、５ｋＶ〜５０ｋＶであることが好ましい。また、電流強度は、５×１０^−１２〜１×１０^−１１Ａであることが好ましい。また、最小ビーム径は、２ｎｍ以下であることが好ましい。また、作製可能なパターンの最小線幅が８ｎｍ以下であることが好ましい。

上記条件により、例えば、パターンの幅を３０ｎｍ以下、好ましくは２０ｎｍ以下、さらに好ましくは８ｎｍ以下にすることができる。

次に、レジストマスク１７５をマスクとして導電膜１３３を選択的にエッチングし、導電膜１３３ａおよび導電膜１３３ｂを形成する（図７（Ｂ）参照）。なお、導電膜１３２ａおよび導電膜１３３ａはソース電極として機能し、導電膜１３２ｂおよび導電膜１３３ｂはドレイン電極として機能する。

また、エッチング条件を、薄いレジストマスク１７５と導電膜１３３とのエッチング選択比が高い条件とすることが好ましい。例えば、ドライエッチングで、エッチングガスとしてＣｌ_２およびＨＢｒの混合ガスを用い、Ｃｌ_２の流量比よりもＨＢｒの流量比を高くすることが好ましい。例えば、Ｃｌ_２：ＨＢｒ＝２０：８０の流量比であることが好ましい。また、誘導結合型プラズマによるエッチング（ＩＣＰエッチングともいう）の場合、ＩＣＰ電力を５００Ｗとしたとき、バイアス電力を３０Ｗ〜４０Ｗ以下にすることにより、レジストマスク１７５と導電膜１３３とのエッチング選択比を高くできる。

また、導電膜１３３ａおよび導電膜１３３ｂの間隔は、導電膜１３２ａおよび導電膜１３２ｂの間隔よりも狭い。特に導電膜１３３ａおよび導電膜１３３ｂが導電膜１３２ａおよび導電膜１３２ｂよりも抵抗が高い場合、導電膜１３３ａおよび導電膜１３３ｂの間隔を短くすることにより、ソース電極、酸化物半導体膜、およびドレイン電極間の抵抗を小さくできる。

また、図７（Ｂ）に示すように導電膜１３３ａが導電膜１３２ａの上面および側面を覆い、導電膜１３３ｂが導電膜１３２ｂの上面および側面を覆う構造にすると好ましい。これにより、例えば導電膜１３３ａおよび導電膜１３３ｂにより、導電膜１３２ａおよび導電膜１３２ｂを保護できる。

このとき、トランジスタのチャネル長は、導電膜１３３ａおよび導電膜１３３ｂの間隔である。チャネル長は、例えば５０ｎｍ未満と短い。例えば、電子ビームを用いた露光により形成されたレジストマスクをエッチングマスクとして用いて導電膜１３３ａおよび導電膜１３３ｂの間隔を短くすることにより、チャネル長を短くでき、トランジスタ１６２の微細化を達成することができ、半導体装置の高集積化を実現することができる。

次に、絶縁膜１２４、多層膜１３０、導電膜１３３ａおよび導電膜１３３ｂ上にゲート絶縁膜１３１を形成する。（図７（Ｃ）参照）。ゲート絶縁膜１３１は、プラズマＣＶＤ法、スパッタリング法等により、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を、単層で、または積層で用いればよい。

ゲート絶縁膜は、例えば、１層目を酸化シリコン層とし、２層目を窒化シリコン層とした多層膜とすればよい。この場合、酸化シリコン層は酸化窒化シリコン層でも構わない。また、窒化シリコン層は窒化酸化シリコン層でも構わない。酸化シリコン層は、欠陥密度の小さい酸化シリコン層を用いると好ましい。具体的には、電子スピン共鳴（ＥＳＲ：ＥｌｅｃｔｒｏｎＳｐｉｎＲｅｓｏｎａｎｃｅ）にてｇ値が２．００１の信号に由来するスピンのスピン密度が３×１０^１７ｓｐｉｎｓ／ｃｍ^３以下、好ましくは５×１０^１６ｓｐｉｎｓ／ｃｍ^３以下である酸化シリコン層を用いる。酸化シリコン層は、過剰酸素を含む酸化シリコン層を用いると好ましい。窒化シリコン層は水素およびアンモニアの放出量が少ない窒化シリコン層を用いる。水素、アンモニアの放出量は、ＴＤＳ（ＴｈｅｒｍａｌＤｅｓｏｒｐｔｉｏｎＳｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて測定すればよい。

過剰酸素を含む酸化シリコン層とは、加熱処理などによって酸素を放出することができる酸化シリコン層をいう。酸化シリコン層を絶縁膜に拡張すると、過剰酸素を有する絶縁膜は、加熱処理によって酸素を放出する機能を有する絶縁膜である。

ここで、過剰酸素とは、加熱処理により酸化物半導体膜中や絶縁膜（酸化シリコンや酸化窒化シリコン）中を移動することが可能な酸素または本来の化学量論比にある酸素より過剰に存在する酸素または酸素の不足による酸素欠損（空孔）を過剰酸素により満たすまたは充填する機能を有する酸素をいう。

ここで、加熱処理によって酸素を放出するとは、ＴＤＳ分析にて放出される酸素が酸素原子に換算して１×１０^１８ａｔｏｍｓ／ｃｍ^３以上、１×１０^１９ａｔｏｍ／ｃｍ^３以上または１×１０^２０ａｔｏｍｓ／ｃｍ^３以上であることをいう。

ここで、ＴＤＳ分析を用いた酸素の放出量の測定方法について、以下に説明する。

測定試料をＴＤＳ分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に比例する。そして標準試料との比較により、気体の全放出量を計算することができる。

例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、および測定試料のＴＤＳ分析結果から、測定試料の酸素分子の放出量（Ｎ_Ｏ２）は、数式（１）で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるガスの全てが酸素分子由来と仮定する。質量数３２のものとしてほかにＣＨ_３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。

Ｎ_Ｈ２は、標準試料から脱離した水素分子を密度で換算した値である。Ｓ_Ｈ２は、標準試料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、Ｎ_Ｈ２／Ｓ_Ｈ２とする。Ｓ_Ｏ２は、測定試料をＴＤＳ分析したときのイオン強度の積分値である。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。数式（１）の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０^１６ａｔｏｍｓ／ｃｍ^２の水素原子を含むシリコンウェハを用いて測定した。

また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。

なお、Ｎ_Ｏ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。

または、加熱処理によって酸素を放出するとは、過酸化ラジカルを含むことをいう。具体的には、過酸化ラジカルに起因するスピン密度が、５×１０^１７ｓｐｉｎｓ／ｃｍ^３以上であることをいう。なお、過酸化ラジカルを含むとは、ＥＳＲにて、ｇ値が２．０１近傍に非対称の信号を有することをいう。

または、過剰酸素を含む絶縁膜は、酸素が過剰な酸化シリコン（ＳｉＯ_Ｘ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯ_Ｘ（Ｘ＞２））は、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数および酸素原子数は、ＲＢＳにより測定した値である。

ゲート絶縁膜１３１および絶縁膜１４４の少なくとも一方が過剰酸素を含む絶縁膜を含む場合、酸化物半導体膜１３０ｂの酸素欠損を低減することができる。

以上のようにして構成されたトランジスタは、多層膜１３０の酸化物半導体膜１３０ｂにチャネルが形成されることにより、安定した電気特性を有し、高い電界効果移動度を有する。

次に、ゲート絶縁膜１３１上の配線１２３および多層膜１３０と重畳する領域にゲート電極１３４を形成する（図７（Ｃ）参照）。また、ゲート電極１３４は、導電膜１３３ａおよび導電膜１３３ｂとは重畳しない。ゲート電極１３４は、ゲート電極１０５等と同様の方法および材料を用いて形成することができる。

次に、上述の工程により形成された各構成を覆うように、絶縁膜１４４および絶縁膜１４５を形成する（図７（Ｄ）参照）。絶縁膜１４４および絶縁膜１４５は、ゲート絶縁膜１３１と同様の方法および材料を用いて形成することができ、例えば、絶縁膜１４４は、酸化シリコン層とし、絶縁膜１４５を窒化シリコン層とすればよい。この場合、酸化シリコン層は酸化窒化シリコン層でも構わない。また、窒化シリコン層は窒化酸化シリコン層でも構わない。酸化シリコン層は、欠陥密度の小さい酸化シリコン層を用いると好ましい。具体的には、ＥＳＲにてｇ値が２．００１の信号に由来するスピンのスピン密度が３×１０^１７ｓｐｉｎｓ／ｃｍ^３以下、好ましくは５×１０^１６ｓｐｉｎｓ／ｃｍ^３以下である酸化シリコン層を用いる。窒化シリコン層は水素およびアンモニアの放出量が少ない窒化シリコン層を用いる。水素、アンモニアの放出量は、ＴＤＳ分析にて測定すればよい。また、窒化シリコン層は、酸素を透過しない、またはほとんど透過しない窒化シリコン層を用いる。

次に、ゲート絶縁膜１３１、絶縁膜１４４および絶縁膜１４５に開口部を形成し、開口部において、導電膜１３３ｂに接するように導電膜１４６を形成する（図７（Ｄ）参照）。導電膜１４６は、配線１２２等と同様の方法および材料を用いて形成することができる。

以上により、トランジスタ１６２が形成される。

なお、トランジスタ１６２は、上記に示したトップゲート構造に限られず、ボトムゲート構造のトランジスタを採用することも可能である。

また、本実施の形態では、ソース電極およびドレイン電極となる導電膜１３３ａおよび導電膜１３３ｂのみ、電子ビームを用いた露光によってレジストマスクを形成した後にエッチング等により形成していたが、これに限られず、多層膜１３０およびゲート電極１３４を形成する際にも電子ビームを用いた露光によって形成したレジストマスクを用いることができる。電子ビームを用いた露光を行って形成したレジストマスクを用いることで、チャネル長方向の長さが１μｍの多層膜１３０を形成することができる。また、当該レジストマスクを用いることで、チャネル長方向の長さが４０ｎｍのゲート電極１３４を形成することもできる。レジストマスクの形成において電子ビームを使って各部位を構成することで、一辺が１μｍ以上２５μｍ以下の正方形に収まるトランジスタ１６２を形成することができる。

多層膜を用いたトランジスタはオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。

また、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、フラッシュメモリなどにおいて必要とされる情報を消去するための動作が不要であるというメリットもある。

また、酸化物半導体以外の材料を用いたトランジスタは十分な高速動作が可能なため、これを用いることにより、記憶内容の読み出しを高速に行うことが可能である。

また、上記のように構成されたトランジスタは、多層膜１３０の酸化物半導体膜１３０ｂにチャネルが形成されることにより、安定した電気特性を有し、高い電界効果移動度を有することが可能である。

さらに、電子ビームを用いた露光により形成されたレジストマスクをエッチングマスクとして用いて導電膜１３３ａおよび導電膜１３３ｂの間隔を短くすることにより、チャネル長を短くでき、トランジスタ１６２の微細化を達成することができ、半導体装置の高集積化を実現することができる。

なお、本実施の形態に示す構成などは、他の実施の形態に示す構成と適宜組み合わせて用いることができる。

（実施の形態２）
本実施の形態では、先の実施の形態において説明した半導体装置の応用例の一について説明する。具体的には、先の実施の形態において説明した半導体装置をマトリクス状に配列した半導体装置の一例について説明する。

図９に、ｍ×ｎビットの記憶容量を有する本発明の一態様に係る半導体装置のブロック回路図を示す。

本発明の一態様に係る半導体装置は、ｍ本の第４の配線Ｓ２（第２信号線）および第５の配線ＷＬ（ワード線）と、ｎ本の第２の配線ＢＬ（ビット線）および第３の配線Ｓ１（第１信号線）と、複数のメモリセル２００（１，１）〜メモリセル２００（ｍ，ｎ）が縦ｍ個（行）×横ｎ個（列）（ｍ、ｎは自然数）のマトリクス状に配置されたメモリセルアレイ２１０と、第２の配線および第３の配線と接続する駆動回路２１１や、第４の配線および第５の配線と接続する駆動回路２１３や、読み出し回路２１２といった周辺回路によって構成されている。他の周辺回路として、リフレッシュ回路等が設けられてもよい。

駆動回路２１１は、メモリセル２００内のトランジスタ１６２のゲート電極に供給する第４の配線の電位を制御しており、データの書き込みを制御している。また、メモリセル２００内のトランジスタ１６１のゲート電極に供給する第５の配線の電位を制御している。

駆動回路２１３は、メモリセル２００内のトランジスタ１６２のソース電極またはドレイン電極の一方に供給する第３の配線の電位を制御しており、保持されるデータの制御をしている。また、メモリセル２００内のトランジスタ１６１のソース電極またはドレイン電極の一方に供給する第２の配線の電位を制御している。

また、トランジスタ１６１に接続されている第２の配線および第５の配線の電位により、第１の配線と第２の配線間の抵抗が異なり、それに応じてデータを読み出している。

読み出し回路２１２は、読み出し時には、トランジスタと差動アンプを有し、メモリセルは格納されたデータ”０”，”１”に応じて抵抗が異なる。具体的には、選択したメモリセルのトランジスタ１６０がオン状態の場合には低抵抗状態となり、選択したメモリセルのトランジスタ１６０がオフ状態の場合には高抵抗状態となる。

メモリセルが高抵抗状態の場合、第２の配線の電位が参照電位Ｖｒｅｆより高くなり、差動アンプの出力からはデータ”１”が出力される。一方、メモリセルが低抵抗状態場合、第２の配線の電位が参照電位Ｖｒｅｆより低くなり、差動アンプの出力からはデータ”０”が出力される。このようにして、読み出し回路は、メモリセルからデータを読み出すことができる。

各メモリセルの代表として、メモリセル２００（ｉ，ｊ）を考える。ここで、メモリセル２００（ｉ，ｊ）（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、第２の配線ＢＬ（ｊ）、第３の配線Ｓ１（ｊ）、第４の配線Ｓ２（ｉ）および第５の配線ＷＬ（ｉ）、および第１の配線にそれぞれ接続されている。第１の配線には第１の配線電位Ｖｓが与えられている。また、第２の配線ＢＬ（１）〜ＢＬ（ｎ）および第３の配線Ｓ１（１）〜Ｓ１（ｎ）は駆動回路２１１および読み出し回路２１２に、第５の配線ＷＬ（１）〜ＷＬ（ｍ）および第４の配線Ｓ２（１）〜Ｓ２（ｍ）は駆動回路２１３にそれぞれ接続されている。

図９に示した半導体装置の動作について説明する。本構成では、行ごとの書き込みおよび読み出しを行う。

第ｉ行のメモリセル２００（ｉ，１）〜メモリセル２００（ｉ，ｎ）に書き込みを行う場合は、第１の配線電位Ｖｓを０Ｖ、第５の配線ＷＬ（ｉ）を０Ｖ、第２の配線ＢＬ（１）〜ＢＬ（ｎ）を０Ｖ、第４の配線Ｓ２（ｉ）を２Ｖとする。このときトランジスタ１６２は、オン状態となる。第３の配線Ｓ１（１）〜Ｓ１（ｎ）は、データ”１”を書き込む列は２Ｖ、データ”０”を書き込む列は０Ｖとする。なお、書き込み終了にあたっては、第３の配線Ｓ１（１）〜Ｓ１（ｎ）の電位が変化する前に、第４の配線Ｓ２（ｉ）を０Ｖとして、トランジスタ１６２をオフ状態にする。また、非選択の第５の配線は０Ｖ、非選択の第４の配線は０Ｖとする。

その結果、データ”１”の書き込みを行ったメモリセルのトランジスタ１６０のゲート電極に接続されるノード（以下、ｎｏｄｅＡ）の電位は約２Ｖ、データ”０”の書き込みを行ったメモリセルのｎｏｄｅＡの電位は約０Ｖとなる。また、非選択メモリセルのｎｏｄｅＡの電位は変わらない。

第ｉ行のメモリセル２００（ｉ，１）〜メモリセル２００（ｉ，ｎ）の読み出しを行う場合は、第１の配線電位Ｖｓを０Ｖ、第５の配線ＷＬ（ｉ）を２Ｖ、第４の配線Ｓ２（ｉ）を０Ｖ、第３の配線Ｓ１（１）〜Ｓ１（ｎ）を０Ｖとし、第２の配線ＢＬ（１）〜ＢＬ（ｎ）に接続されている読み出し回路を動作状態とする。読み出し回路では、例えば、メモリセルの抵抗状態の違いから、データ”０”，”１”を読み出すことができる。なお、非選択の第５の配線は０Ｖ、非選択の第４の配線は０Ｖとする。なお、書き込み時の第２の配線は０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電されていても構わない。読み出し時の第３の配線は０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電されていても構わない。

次に、本発明の一態様に係る記憶素子の回路構成および動作の他の一例について説明する。

半導体装置が有するメモリセル回路の一例を図１０に示す。図１０に示すメモリセル２２０は、第１の配線ＳＬ、第２の配線ＢＬ、第３の配線Ｓ１と、第４の配線Ｓ２と、第５の配線ＷＬと、トランジスタ１６０（第１のトランジスタ）と、トランジスタ１６２（第２のトランジスタ）と、トランジスタ１６１（第３のトランジスタ）と、から構成されている。トランジスタ１６０およびトランジスタ１６１は、酸化物半導体以外の材料を用いて形成されており、トランジスタ１６２は酸化物半導体を用いて形成されている。

図１０に示すメモリセル２２０の回路は、図１に示したメモリセル２００の回路と比較して、第３の配線と、第４の配線の方向が異なる。つまり、図１０のメモリセル２２０の回路は、第３の配線を第５の配線方向（行方向）に配置し、第４の配線を第２の配線方向（列方向）に配置する構成としている。

図１０に示すメモリセル２２０の回路の動作は、図１に示したメモリセル２００の回路の動作と同様であるため、詳細な説明は省略する。

図１１に、ｍ×ｎビットの記憶容量を有する本発明の一態様に係る半導体装置のブロック回路図を示す。

本発明の一態様に係る半導体装置は、ｍ本の第３の配線および第５の配線と、ｎ本の第２の配線および第４の配線と、複数のメモリセル２２０（１，１）〜メモリセル２２０（ｍ，ｎ）が縦ｍ個（行）×横ｎ個（列）（ｍ、ｎは自然数）のマトリクス状に配置されたメモリセルアレイ２３０と、第２の配線および第４の配線と接続する駆動回路２３１や、第３の配線および第５の配線と接続する駆動回路２３３や、読み出し回路２３２といった周辺回路によって構成されている。他の周辺回路として、リフレッシュ回路等が設けられてもよい。

図１１に示す半導体装置は、図９に示した半導体装置と比較して、第３の配線と、第４の配線の方向が異なる。つまり、図１１の半導体装置は、第３の配線を第５の配線方向（行方向）に配置し、第４の配線を第２の配線方向（列方向）に配置する構成としている。

各メモリセルの代表として、メモリセル２２０（ｉ，ｊ）を考える。ここで、メモリセル２２０（ｉ，ｊ）（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、第２の配線ＢＬ（ｊ）、第４の配線Ｓ２（ｊ）、第５の配線ＷＬ（ｉ）および第３の配線Ｓ１（ｉ）、および第１の配線にそれぞれ接続されている。第１の配線には第１の配線電位Ｖｓが与えられている。また、第２の配線ＢＬ（１）〜ＢＬ（ｎ）および第４の配線Ｓ２（１）〜Ｓ２（ｎ）は駆動回路２３１および読み出し回路２３２に、第３の配線Ｓ１（１）〜Ｓ１（ｍ）および第５の配線ＷＬ（１）〜ＷＬ（ｍ）は駆動回路２３３にそれぞれ接続されている。

図１１に示した半導体装置の動作について説明する。本構成では、書き込みは列ごと、読み出しは行ごとに行う。

第ｊ列のメモリセル２２０（１，ｊ）〜メモリセル２２０（ｍ，ｊ）に書き込みを行う場合は、第１の配線電位Ｖｓを０Ｖ、第５の配線ＷＬ（１）〜ＷＬ（ｍ）を０Ｖ、第２の配線ＢＬ（ｊ）を０Ｖ、第４の配線Ｓ２（ｊ）を２Ｖとする。第３の配線Ｓ１（１）〜Ｓ１（ｍ）は、データ”１”を書き込む行は２Ｖ、データ”０”を書き込む行は０Ｖとする。なお、書き込み終了にあたっては、第３の配線Ｓ１（１）〜Ｓ１（ｍ）の電位が変化する前に、第４の配線Ｓ２（ｊ）を０Ｖとして、トランジスタ１６２をオフ状態にする。また、非選択の第２の配線は０Ｖ、非選択の第４の配線は０Ｖとする。

第ｉ行のメモリセル２２０（ｉ，１）〜メモリセル２２０（ｉ，ｎ）の読み出しを行う場合は、第１の配線を０Ｖ、第５の配線ＷＬ（ｉ）を２Ｖ、第４の配線Ｓ２（１）〜Ｓ２（ｎ）を０Ｖ、第３の配線Ｓ１（ｉ）を０Ｖとし、第２の配線ＢＬ（１）〜ＢＬ（ｎ）に接続されている読み出し回路を動作状態とする。読み出し回路では、例えば、メモリセルの抵抗状態の違いから、データ”０”，”１”を読み出すことができる。なお、非選択の第５の配線は０Ｖ、非選択の第３の配線は０Ｖとする。なお、書き込み時の第２の配線は０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電されていても構わない。読み出し時の第３の配線は０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電されていても構わない。

また、トランジスタ１６２は、実施の形態１で説明した、多層膜に含まれる酸化物半導体膜にチャネルが形成されることにより、安定した電気特性を有し、高い電界効果移動度を有することが可能である。

さらに、トランジスタ１６２は、実施の形態１で説明した、電子ビームを用いた露光により形成されたレジストマスクをエッチングマスクとして用いてソース電極およびドレイン電極の間隔を短くすることにより、チャネル長を短くでき、トランジスタ１６２の微細化を達成することができ、半導体装置の高集積化を実現することができる。

（実施の形態３）
本実施の形態では、実施の形態２とは異なる記憶素子の回路構成、作製方法および動作の一例について説明する。

半導体装置が有するメモリセルの回路図の一例を図１２に示す。図１２に示すメモリセル２４０は、第１の配線ＳＬ、第２の配線ＢＬ、第３の配線Ｓ１、第４の配線Ｓ２と、第５の配線ＷＬと、トランジスタ１６０（第１のトランジスタ）と、トランジスタ１６２（第２のトランジスタ）と、容量素子１６４とから構成されている。トランジスタ１６０は、酸化物半導体以外の材料を用いて形成されており、トランジスタ１６２は酸化物半導体を用いて形成されている。

ここで、トランジスタ１６０のゲート電極と、トランジスタ１６２のソース電極またはドレイン電極の一方と、容量素子１６４の一方の電極とは、電気的に接続されている。また、第１の配線と、トランジスタ１６０のソース電極とは、電気的に接続され、第２の配線と、トランジスタ１６０のドレイン電極とは、電気的に接続され、第３の配線と、トランジスタ１６２のソース電極またはドレイン電極の他方とは、電気的に接続され、第４の配線と、トランジスタ１６２のゲート電極とは、電気的に接続され、第５の配線と、容量素子１６４の他方の電極とは、電気的に接続されている。

次に、回路の動作について具体的に説明する。

メモリセル２４０への書き込みを行う場合は、第１の配線を０Ｖ、第５の配線を０Ｖ、第２の配線を０Ｖ、第４の配線を２Ｖとする。データ”１”を書き込む場合には第３の配線を２Ｖ、データ”０”を書き込む場合には第３の配線を０Ｖとする。このとき、トランジスタ１６２はオン状態となる。なお、書き込み終了にあたっては、第３の配線の電位が変化する前に、第４の配線を０Ｖとして、トランジスタ１６２をオフ状態にする。

その結果、データ”１”の書き込み後にはトランジスタ１６０のゲート電極に接続されるノード（以下、ｎｏｄｅＡ）の電位が約２Ｖ、データ”０”の書き込み後にはｎｏｄｅＡの電位が約０Ｖとなる。

メモリセル２４０の読み出しを行う場合は、第１の配線を０Ｖ、第５の配線を２Ｖ、第４の配線を０Ｖ、第３の配線を０Ｖとし、第２の配線に接続されている読み出し回路を動作状態とする。このとき、トランジスタ１６２は、オフ状態となる。

第５の配線を２Ｖとした場合のトランジスタ１６０の状態について説明する。トランジスタ１６０の状態を決めるｎｏｄｅＡの電位は、第５の配線−ｎｏｄｅＡ間の容量Ｃ１と、トランジスタ１６０のゲート−ソースとドレイン間の容量Ｃ２に依存する。

図１３には、第５の配線電位とｎｏｄｅＡの電位の関係を示す。ここでは、一例として、トランジスタ１６０がオフ状態でＣ１／Ｃ２≫１、オン状態でＣ１／Ｃ２＝１であるとする。また、トランジスタ１６０のしきい値は２．５Ｖとする。図１３に示すグラフの第５の配線電位が２Ｖの条件では、データ”０”の状態ではｎｏｄｅＡが約２Ｖとなるが、トランジスタ１６０はオフ状態である。一方、データ”１”の状態ではｎｏｄｅＡが約３．２５Ｖとなり、トランジスタ１６０はオン状態となる。メモリセルはトランジスタ１６０がオン状態で低抵抗状態、オフ状態で高抵抗状態となる。従って、読み出し回路は、メモリセルの抵抗状態の違いから、データ”０”、”１”を読み出すことができる。なお、読み出しを行わない場合、つまり第５の配線電位が０Ｖの時には、データ”０”ではｎｏｄｅＡが約０Ｖ、データ”１”ではｎｏｄｅＡが約２Ｖとなり、いずれも、トランジスタ１６０はオフ状態となる。

なお、読み出し時の第３の配線は０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電されていても構わない。データ”１”とデータ”０”は便宜上の定義であって、逆であっても構わない。

上述した動作電圧は一例である。書き込み時の第３の配線の電位は、書き込み後にトランジスタ１６２がオフ状態となり、また、第５の配線電位が０Ｖの場合にトランジスタ１６０がオフ状態である範囲で、データ”０”、”１”の電位をそれぞれ選べばよい。読み出し時の第５の配線電位は、データ”０”の場合にトランジスタ１６０がオフ状態となり、データ”１”の場合にトランジスタ１６０がオン状態となるように選べばよい。また、トランジスタ１６０のしきい値電圧も、一例である。上述したトランジスタ１６０の状態を変えない範囲であれば、どのようなしきい値でも構わない。

＜半導体装置の断面構成＞
図１４は、上記半導体装置の構成の一例である。図１４には、半導体装置の断面を示す。ここで、図１４に示される半導体装置は、下部に酸化物半導体以外の材料を用いたトランジスタ１６０を有し、上部に酸化物半導体を用いたトランジスタ１６２および容量素子１６４を有するものである。なお、トランジスタ１６０およびトランジスタ１６２は、実施の形態１と同様の構成であるため、詳細な説明は省略する。

＜半導体装置の作製方法＞
次に、上記半導体装置の作製方法の一例について説明する。以下では、トランジスタ１６０およびトランジスタ１６２の作製方法については、実施の形態１と同様であるため説明を省略し、容量素子１６４の作製方法について図１４を参照して説明する。

トランジスタ１６０上にトランジスタ１６２を形成後、トランジスタ１６２を覆うように絶縁膜１４４および絶縁膜１４５を形成する。次に、ゲート絶縁膜１３１、絶縁膜１４４および絶縁膜１４５に開口部を形成し、当該開口部および絶縁膜１４５上に導電膜１４６を形成し、当該導電膜を選択的にエッチングして、導電膜１４６および導電膜１４７を形成する。

よって、容量素子１６４は、導電膜１３３ａと、ゲート絶縁膜１３１と、導電膜１４７とで形成することができる。

次に、上記半導体装置をマトリクス状に配列した半導体装置の一例について説明する。

図１５に、ｍ×ｎビットの記憶容量を有する本発明の一態様に係る半導体装置のブロック回路図を示す。

図１５に示す本発明の一態様に係る半導体装置は、ｍ本の第４の配線および第５の配線と、ｎ本の第２の配線および第３の配線と、複数のメモリセル２４０（１，１）〜メモリセル２４０（ｍ，ｎ）が縦ｍ個（行）×横ｎ個（列）（ｍ、ｎは自然数）のマトリクス状に配置されたメモリセルアレイ２５０と、第２の配線および第３の配線と接続する駆動回路２１１や、第４の配線および第５の配線と接続する駆動回路２１３や、読み出し回路２１２といった周辺回路によって構成されている。他の周辺回路として、リフレッシュ回路等が設けられてもよい。

各メモリセルの代表として、メモリセル２４０（ｉ，ｊ）を考える。ここで、メモリセル２４０（ｉ，ｊ）（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、第２の配線ＢＬ（ｊ）、第３の配線Ｓ１（ｊ）、第４の配線Ｓ２（ｉ）および第５の配線ＷＬ（ｉ）、および第１の配線にそれぞれ接続されている。第１の配線には第１の配線電位Ｖｓが与えられている。また、第２の配線ＢＬ（１）〜ＢＬ（ｎ）および第３の配線Ｓ１（１）〜Ｓ１（ｎ）は駆動回路２１１および読み出し回路２１２に、第５の配線ＷＬ（１）〜ＷＬ（ｍ）および第４の配線Ｓ２（１）〜Ｓ２（ｍ）は駆動回路２１３にそれぞれ接続されている。

図１５に示した半導体装置の動作について説明する。本構成では、行ごとの書き込みおよび読み出しを行う。

第ｉ行のメモリセル２４０（ｉ，１）〜メモリセル２４０（ｉ，ｎ）に書き込みを行う場合は、第１の配線電位Ｖｓを０Ｖ、第５の配線ＷＬ（ｉ）を０Ｖ、第２の配線ＢＬ（１）〜ＢＬ（ｎ）を０Ｖ、第４の配線Ｓ２（ｉ）を２Ｖとする。このときトランジスタ１６２は、オン状態となる。第３の配線Ｓ１（１）〜Ｓ１（ｎ）は、データ”１”を書き込む列は２Ｖ、データ”０”を書き込む列は０Ｖとする。なお、書き込み終了にあたっては、第３の配線Ｓ１（１）〜Ｓ１（ｎ）の電位が変化する前に、第４の配線Ｓ２（ｉ）を０Ｖとして、トランジスタ１６２をオフ状態とする。また、非選択の第５の配線は０Ｖ、非選択の第４の配線は０Ｖとする。

その結果、データ”１”の書き込みを行ったメモリセルのトランジスタ１６０のゲート電極に接続されるノード（以下、ｎｏｄｅＡ）の電位が約２Ｖ、データ”０”の書き込み後にはｎｏｄｅＡの電位が約０Ｖとなる。また、非選択メモリセルのｎｏｄｅＡの電位は変わらない。

第ｉ行のメモリセル２４０（ｉ，１）〜メモリセル２４０（ｉ，ｎ）に読み出しを行う場合は、第１の配線電位Ｖｓを０Ｖ、第５の配線ＷＬ（ｉ）を２Ｖ、第４の配線Ｓ２（ｉ）を０Ｖ、第３の配線Ｓ１（１）〜Ｓ１（ｎ）を０Ｖとし、第２の配線ＢＬ（１）〜ＢＬ（ｎ）に接続されている読み出し回路を動作状態とする。このときトランジスタ１６２は、オフ状態となる。また、非選択の第５の配線は０Ｖとし、非選択の第４の配線は０Ｖとする。

読み出し時のトランジスタ１６０の状態について説明する。既に説明したように、トランジスタ１６０がオフ状態でＣ１／Ｃ２≫１、オン状態でＣ１／Ｃ２＝１であるとすると、第５の配線電位とｎｏｄｅＡの電位の関係は図１３のように表される。また、トランジスタ１６０のしきい値電圧は２．５Ｖとする。非選択のメモリセルは、第５の配線電位が０Ｖとなるため、データ”０”を有するメモリセルのｎｏｄｅＡは約０Ｖ、データ”１”を有するメモリセルのｎｏｄｅＡが約２Ｖとなり、いずれも、トランジスタ１６０はオフ状態となる。第ｉ行のメモリセルでは、第５の配線電位が２Ｖとなるため、データ”０”を有するメモリセルのｎｏｄｅＡが約２Ｖとなり、トランジスタ１６０はオフ状態であるが、データ”１”を有するメモリセルのｎｏｄｅＡが約３．２５Ｖとなり、トランジスタ１６０はオン状態となる。メモリセルはトランジスタ１６０がオン状態で低抵抗状態、オフ状態で高抵抗状態となる。その結果、第ｉ行のメモリセルで、データ”０”を有するメモリセルだけが低抵抗状態となる。読み出し回路は、第２の配線に接続される負荷抵抗の違いから、データ”０”、”１”を読み出すことができる。

また、本発明の一態様に係る記憶素子の回路構成および動作の他の一例について説明する。

半導体装置が有するメモリセル回路の一例を図１６に示す。図１６に示すメモリセル２６０は、第１の配線ＳＬと、第２の配線ＢＬと、第３の配線Ｓ１と、第４の配線Ｓ２と、第５の配線ＷＬと、トランジスタ１６０と、トランジスタ１６２と、容量素子１６４と、から構成されている。トランジスタ１６０は、酸化物半導体以外の材料を用いて構成されており、トランジスタ１６２は酸化物半導体を用いて形成されている。

図１６に示すメモリセル２６０の回路は、図１２のメモリセル２４０の回路と比較して、第３の配線と第４の配線の方向が異なる。つまり、図１６のメモリセル２６０では第３の配線を第５の配線方向（行方向）に配置し、第４の配線を第２の配線方向（列方向）に配置する構成としている。

図１６に示すメモリセル２６０の回路の動作は、図１２に示したメモリセル２４０の回路の動作と同様であるため、詳細な説明は省略する。

図１７に、ｍ×ｎビットの記憶容量を有する本発明の一態様に係る半導体装置のブロック回路図を示す。

本発明の一態様に係る半導体装置は、ｍ本の第３の配線および第５の配線と、ｎ本の第２の配線および第４の配線と、複数のメモリセル２６０（１，１）〜メモリセル２６０（ｍ，ｎ）が縦ｍ個（行）×横ｎ個（列）（ｍ、ｎは自然数）のマトリクス状に配置されたメモリセルアレイ２７０と、第２の配線および第４の配線と接続する駆動回路２３１や、第３の配線および第５の配線と接続する駆動回路２３３や、読み出し回路２３２といった周辺回路によって構成されている。他の周辺回路として、リフレッシュ回路等が設けられてもよい。

図１７に示す半導体装置は、図１５に示した半導体装置と比較して、第３の配線と、第４の配線の方向が異なる。つまり、図１７の半導体装置は、第３の配線を第５の配線方向（行方向）に配置し、第４の配線を第２の配線方向（列方向）に配置する構成としている。

各メモリセルの代表として、メモリセル２６０（ｉ，ｊ）を考える。ここで、メモリセル２６０（ｉ，ｊ）（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、第２の配線ＢＬ（ｊ）、第４の配線Ｓ２（ｊ）、第３の配線Ｓ１（ｉ）および第５の配線ＷＬ（ｉ）、および第１の配線にそれぞれ接続されている。第１の配線には第１の配線電位Ｖｓが与えられている。また、第２の配線ＢＬ（１）〜ＢＬ（ｎ）および第４の配線Ｓ２（１）〜Ｓ２（ｎ）は駆動回路２３１および読み出し回路２３２に、第３の配線Ｓ１（１）〜Ｓ１（ｍ）および第５の配線ＷＬ（１）〜ＷＬ（ｍ）は駆動回路２３３にそれぞれ接続されている。

図１７に示す半導体装置の動作は、図１５に示した半導体装置の動作と同様であるため、詳細な説明は省略する。

（実施の形態４）
本実施の形態では、実施の形態２および実施の形態３とは異なる記憶素子の回路構成および動作の一例について説明する。

半導体装置が有するメモリセルの回路図の一例を図１８に示す。図１８（Ａ）に示すメモリセル２８０ａおよび図１８（Ｂ）に示すメモリセル２８０ｂは、それぞれ図１に示すメモリセル２００および図１０に示すメモリセル２２０と比較して、第１トランジスタと第３トランジスタの直列接続の関係を入れ替えた構成である。

ここで、図１８（Ａ）に示すメモリセル２８０ａは、トランジスタ１６０のゲート電極と、トランジスタ１６２のソース電極またはドレイン電極の一方とは、電気的に接続されている。また、第１の配線と、トランジスタ１６１のソース電極とは、電気的に接続され、トランジスタ１６１のドレイン電極と、トランジスタ１６０のソース電極とは、電気的に接続されている。そして、第２の配線と、トランジスタ１６０のドレイン電極とは、電気的に接続され、第３の配線と、トランジスタ１６２のソース電極またはドレイン電極の他方とは、電気的に接続され、第４の配線と、トランジスタ１６２のゲート電極とは、電気的に接続され、第５の配線と、トランジスタ１６１のゲート電極とは、電気的に接続されている。

また、図１８（Ｂ）に示すメモリセル２８０ｂは、図１８（Ａ）に示したメモリセル回路と比較して、第３の配線と、第４の配線の方向が異なる。つまり、図１８（Ｂ）に示すメモリセル回路は、第４の配線を第２の配線方向（列方向）に配置し、第３の配線を第５の配線方向（行方向）に配置する構成としている。

図１８（Ａ）に示すメモリセル２８０ａおよび図１８（Ｂ）に示すメモリセル２８０ｂの回路の動作は、それぞれ図１に示すメモリセル２００および図１０に示すメモリセル２２０の回路の動作と同様であるため、詳細な説明は省略する。

（実施の形態５）
本実施の形態では、実施の形態２乃至実施の形態４とは異なる記憶素子の回路構成および動作の一例について説明する。

半導体装置が有するメモリセルの回路図の一例を図１９に示す。図１９に示すメモリセル２９０の回路は、図１のメモリセル２００の回路と比較して、ｎｏｄｅＡと第１の配線との間に容量素子を有する構成としている。

図１９に示すメモリセル２９０は、第１の配線ＳＬ、第２の配線ＢＬ、第３の配線Ｓ１と、第４の配線Ｓ２と、第５の配線ＷＬと、トランジスタ１６０と、トランジスタ１６１と、トランジスタ１６２と、容量素子１６４と、から構成されている。トランジスタ１６０およびトランジスタ１６１は、酸化物半導体以外の材料を用いて形成されており、トランジスタ１６２は酸化物半導体を用いて形成されている。

ここで、トランジスタ１６０のゲート電極と、トランジスタ１６２のソース電極またはドレイン電極の一方と、容量素子１６４の一方の電極とは、電気的に接続されている。また、第１の配線と、トランジスタ１６０のソース電極と、容量素子１６４の他方の電極とは、電気的に接続され、トランジスタ１６０のドレイン電極と、トランジスタ１６１のソース電極とは電気的に接続されている。そして、第２の配線と、トランジスタ１６１のドレイン電極とは、電気的に接続され、第３の配線と、トランジスタ１６２のソース電極またはドレイン電極の他方とは、電気的に接続され、第４の配線と、トランジスタ１６２のゲート電極とは、電気的に接続され、第５の配線と、トランジスタ１６１のゲート電極とは、電気的に接続されている。

図１９に示すメモリセル回路の動作は、図１に示したメモリセル回路の動作と同様であるため、詳細な説明は省略する。このような容量素子１６４を有することで、保持特性が改善する。

（実施の形態６）
本実施の形態では、先の実施の形態で用いたトランジスタ１６２とは異なり、本発明の一態様に適応可能なトランジスタについて図２０および図２１を用いて説明する。

図２０に示すトランジスタ３５０は、絶縁表面を有する層３００上の酸化物膜１３０ａと、酸化物膜１３０ａ上の酸化物半導体膜１３０ｂと、酸化物半導体膜１３０ｂ上にソース電極となる導電膜１３２ａおよび導電膜１３３ａと、酸化物半導体膜１３０ｂ上にドレイン電極となる導電膜１３２ｂおよび導電膜１３３ｂと、酸化物半導体膜１３０ｂ、導電膜１３３ａおよび導電膜１３３ｂ上の酸化物膜１３０ｃと、酸化物膜１３０ｃ上の金属窒化膜３０２ａおよび金属窒化膜３０２ｂと、酸化物膜１３０ｃ、金属窒化膜３０２ａおよび金属窒化膜３０２ｂ上のゲート絶縁膜１３１と、ゲート絶縁膜１３１上の多層膜１３０（酸化物膜１３０ａ、酸化物半導体膜１３０ｂおよび酸化物膜１３０ｃの積層膜）と重畳し、かつ、導電膜１３３ａおよび導電膜１３３ｂと重畳しない領域に設けられたゲート電極１３４とを有する。

トランジスタ３５０の作製方法について図２４を用いて説明する。

絶縁表面を有する層３００上に多層膜１３０の一部である酸化物膜１３０ａおよび酸化物半導体膜１３０ｂを順に形成する（図２４（Ａ）参照）。なお、絶縁表面を有する層３００は、先の実施の形態の基板１００や絶縁膜などを用いることができる。また、酸化物膜１３０ａおよび酸化物半導体膜１３０ｂの材料や形成方法は実施の形態１を参酌することができる。

次に、酸化物半導体膜１３０ｂ上に導電膜１３２ａおよび導電膜１３２ｂを形成する。その後、導電膜１３２ａおよび導電膜１３２ｂ上に導電膜１３３ａおよび導電膜１３３ｂを形成する（図２４（Ｂ）参照）。なお、導電膜１３２ａおよび導電膜１３３ａはソース電極として機能し、導電膜１３２ｂおよび導電膜１３３ｂはドレイン電極として機能する。

導電膜１３２ａおよび導電膜１３２ｂのゲート電極１３４と重畳する周縁部を階段状に形成してもよい。階段状の周縁部は、レジストマスクの後退（縮小）と後退したレジストマスクを用いたエッチングを複数回行うことで形成することができる。導電膜１３２ａおよび導電膜１３２ｂの周縁部が階段状となることで、酸化物膜１３０ｃの段差被覆性を向上させることができる。また、導電膜１３２ａおよび導電膜１３２ｂの材料、導電膜１３３ａおよび導電膜１３３ｂの材料や形成方法は、実施の形態１を参酌することができる。

次に、酸化物半導体膜１３０ｂ、導電膜１３３ａおよび導電膜１３３ｂ上に酸化物膜１３０ｃを形成する。その後、酸化物膜１３０ｃ上に金属窒化膜を形成し、酸化物膜１３０ｃのゲート電極１３４と重畳する領域が露出するように選択的にバリア膜と酸化物膜１３０ｃをエッチングし、金属窒化膜３０２ａおよび金属窒化膜３０２ｂを形成する（図２４（Ｃ）参照）。

酸化物膜１３０ｃの材料や形成方法は、実施の形態１を参酌することができる。

金属窒化膜３０２ａおよび金属窒化膜３０２ｂとしては、窒化チタン、窒化インジウム、窒化錫、窒化タンタル、窒化タングステン、窒化アルミニウム、窒化モリブデン等を用いることができる。

次に、酸化物膜１３０ｃ、金属窒化膜３０２ａおよび金属窒化膜３０２ｂ上にゲート絶縁膜１３１を形成し、ゲート絶縁膜１３１上の多層膜１３０（酸化物膜１３０ａ、酸化物半導体膜１３０ｂおよび酸化物膜１３０ｃの積層膜）と重畳し、かつ、導電膜１３３ａおよび導電膜１３３ｂと重畳しない領域にゲート電極１３４を形成する（図２４（Ｄ）参照）。

ゲート絶縁膜１３１およびゲート電極１３４の材料や形成方法は、実施の形態１を参酌することができる。

次に、上述の工程により形成された各構成を覆うように、絶縁膜１４４および絶縁膜１４５を形成する、さらに酸化物膜１３０ｃ、金属窒化膜３０２ａ、金属窒化膜３０２ｂ、ゲート絶縁膜１３１、絶縁膜１４４および絶縁膜１４５に開口部を形成し、開口部において、導電膜１３３ａおよび導電膜１３３ｂに接するように導電膜３０４ａおよび導電膜３０４ｂを形成する（図２１（Ｅ）参照）。

絶縁膜１４４および絶縁膜１４５の材料や形成方法は、実施の形態１を参酌することができる。また、導電膜１３３ａおよび導電膜１３３ｂの材料や形成方法は、実施の形態１の導電膜１４６を参酌することができる。

以上のようにして、トランジスタ３５０を作製することができる。

（実施の形態７）
本実施の形態では、上記実施の形態で説明した表示装置に含まれているトランジスタにおいて、酸化物半導体膜を含む多層膜に適用可能な一態様について説明する。

上記酸化物半導体膜を含む多層膜の少なくとも一層は、非晶質酸化物半導体、単結晶酸化物半導体、および多結晶酸化物半導体の他に、結晶部分を含む酸化物半導体（ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌｌｉｎｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ：ＣＡＡＣ−ＯＳ）で構成されていることが好ましい。

ＣＡＡＣ−ＯＳは、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳは、非晶質相に結晶部および非晶質部を含む結晶−非晶質混相構造の酸化物半導体である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：ＴｒａｎｓｍｉｓｓｉｏｎＥｌｅｃｔｒｏｎＭｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳに含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳには粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳは、粒界に起因する電子移動度の低下が抑制される。

ＣＡＡＣ−ＯＳに含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。なお、酸化物半導体を構成する酸素の一部は窒素で置換されてもよい。

なお、ＣＡＡＣ−ＯＳにおいて、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳの形成過程において、酸化物半導体の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳへ不純物を添加することにより、該不純物添加領域において結晶部が非晶質化することもある。

ＣＡＡＣ−ＯＳに含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳの形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳが形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。

ＣＡＡＣ−ＯＳの形成方法としては、三つ挙げられる。

第１の方法は、成膜温度を１００℃以上４５０℃以下として酸化物半導体膜を成膜することで、酸化物半導体膜に含まれる結晶部のｃ軸が、被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃った結晶部を形成する方法である。

第２の方法は、酸化物半導体膜を薄い厚さで成膜した後、２００℃以上７００℃以下の熱処理を行うことで、酸化物半導体膜に含まれる結晶部のｃ軸が、被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃った結晶部を形成する方法である。

第３の方法は、一層目の酸化物半導体膜を薄い厚さで成膜した後、２００℃以上７００℃以下の熱処理を行い、さらに二層目の酸化物半導体膜の成膜を行うことで、酸化物半導体膜に含まれる結晶部のｃ軸が、被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃った結晶部を形成する方法である。

酸化物半導体膜にＣＡＡＣ−ＯＳを適用したトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、酸化物半導体膜にＣＡＡＣ−ＯＳを適用したトランジスタは、良好な信頼性を有する。

また、ＣＡＡＣ−ＯＳは、多結晶である酸化物半導体スパッタリング用ターゲットを用い、スパッタリング法によって成膜することが好ましい。当該スパッタリング用ターゲットにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状またはペレット状のスパッタリング粒子が、結晶状態を維持したまま被成膜面に到達することで、ＣＡＡＣ−ＯＳを成膜することができる。

また、ＣＡＡＣ−ＯＳを成膜するために、以下の条件を適用することが好ましい。

成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。

また、成膜時の被成膜面の加熱温度（例えば基板加熱温度）を高めることで、被成膜面に到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、被成膜面の温度を１００℃以上７４０℃以下、好ましくは１５０℃以上５００℃以下として成膜する。成膜時の被成膜面の温度を高めることで、平板状またはペレット状のスパッタリング粒子が被成膜面に到達した場合、当該被成膜面上でマイグレーションが起こり、スパッタリング粒子の平らな面が被成膜面に付着する。

また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。

スパッタリング用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲットについて以下に示す。

ＩｎＯ_Ｘ粉末、ＧａＯ_Ｙ粉末およびＺｎＯ_Ｚ粉末を所定のｍｏｌ数で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ酸化物ターゲットとする。なお、当該加圧処理は、冷却（または放冷）しながら行ってもよいし、加熱しながら行ってもよい。なお、Ｘ、ＹおよびＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯ_Ｘ粉末、ＧａＯ_Ｙ粉末およびＺｎＯ_Ｚ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。なお、粉末の種類、およびその混合するｍｏｌ比は、作製するスパッタリング用ターゲットによって適宜変更すればよい。

（実施の形態８）
本実施の形態では、先の実施の形態で説明したトランジスタ１６２に用いることのできる多層膜１３０の詳細について図面を用いて説明する。

多層膜１３０のバンド構造について、図２２および図２３を用いて説明する。

なお、酸化物膜１３０ａとしてエネルギーギャップが３．１５ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物を用い、酸化物半導体膜１３０ｂとしてエネルギーギャップが２．８ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物を用い、酸化物膜１３０ｃとして酸化物膜１３０ａと同様の物性を有する酸化物膜を用いた。また、酸化物膜１３０ａと酸化物半導体膜１３０ｂとの界面近傍のエネルギーギャップを３ｅＶとし、酸化物膜１３０ｃと酸化物半導体膜１３０ｂとの界面近傍のエネルギーギャップを３ｅＶとした。エネルギーギャップは、分光エリプソメータ（ＨＯＲＩＢＡＪＯＢＩＮＹＶＯＮ社ＵＴ−３００）を用いて測定した。また、酸化物膜１３０ａの厚さを１０ｎｍ、酸化物半導体膜１３０ｂの厚さを１０ｎｍ、酸化物膜１３０ｃの厚さを１０ｎｍとした。

図２２（Ａ）は、多層膜１３０を酸化物膜１３０ｃからエッチングしつつ、各層の真空準位と価電子帯上端のエネルギー差を測定し、その値をプロットした図である。真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：ＵｌｔｒａｖｉｏｌｅｔＰｈｏｔｏｅｌｅｃｔｒｏｎＳｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社ＶｅｒｓａＰｒｏｂｅ）を用いて測定した。

図２２（Ｂ）は、真空準位と価電子帯上端のエネルギー差から、各層のエネルギーギャップを引くことで、真空準位と伝導帯下端のエネルギー差を算出し、プロットした図である。

図２２（Ｂ）を模式的に示したバンド構造の一部が、図２３（Ａ）である。図２３（Ａ）では、酸化物膜１３０ａおよび酸化物膜１３０ｃと接して酸化シリコン膜を設けた場合について説明する。ここで、ＥｃＩ１は酸化シリコン膜の伝導帯下端のエネルギーを示し、ＥｃＳ１は酸化物膜１３０ａの伝導帯下端のエネルギーを示し、ＥｃＳ２は酸化物半導体膜１３０ｂの伝導帯下端のエネルギーを示し、ＥｃＳ３は酸化物膜１３０ｃの伝導帯下端のエネルギーを示し、ＥｃＩ２は酸化シリコン膜の伝導帯下端のエネルギーを示す。

図２３（Ａ）に示すように、酸化物膜１３０ａ、酸化物半導体膜１３０ｂおよび酸化物膜１３０ｃにおいて、伝導帯下端のエネルギーが連続的に変化する。これは、酸化物膜１３０ａ、酸化物半導体膜１３０ｂおよび酸化物膜１３０ｃ間で、酸素が相互に拡散するためである。

なお、酸化物膜１３０ａおよび酸化物膜１３０ｃが異なる物性を有する酸化物膜である場合、例えば、ＥｃＳ１よりもＥｃＳ３が高いエネルギーを有する場合、バンド構造の一部は、図２３（Ａ）のように示される。このとき、酸化物膜１３０ａをＩｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］、酸化物半導体膜１３０ｂをＩｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］、酸化物膜１３０ｃをＩｎ：Ｇａ：Ｚｎ＝１：６：４［原子数比］とすればよい。または、酸化物膜１３０ａをＩｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］、酸化物半導体膜１３０ｂをＩｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］、酸化物膜１３０ｃをＩｎ：Ｇａ：Ｚｎ＝１：９：６［原子数比］とすればよい。

このように、主成分を共通として積層された酸化物半導体層は、各層を単に積層するのではなく連続接合（ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の井戸構造）が形成されるように作製する。すなわち、各層の界面に酸化物半導体にとってトラップ中心や再結合中心のような欠陥準位、あるいはキャリアの流れを阻害するバリアを形成するような不純物が存在しないように積層構造を形成する。仮に、積層された酸化物半導体層の層間に不純物が混在していると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結合により消滅してしまう。

連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタリング装置）を用いて各層を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（１×１０^−４Ｐａ〜５×１０^−７Ｐａ程度まで）することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体（とくに、炭素成分または水化合物を含む気体）が逆流しないようにしておくことが好ましい。

高純度真性酸化物半導体を得るためには、チャンバー内を高真空排気するのみならずスパッタガスの高純度化も必要である。スパッタガスとして用いる酸素ガスやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下にまで高純度化したガスを用いることで酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。

ここで、図２３（Ａ）に示すバンド構造において、例えば、ＥｃＩ２をゲート絶縁膜、ＥｃＩ２より左側にゲート電極がある構造を仮定すると、図２３（Ａ）に示すようにＥｃＳ１＞ＥｃＳ３となる伝導帯下端のエネルギーを有する構造が好ましい。なぜなら、ゲート電極側であるＥｃｓ３近傍のＥｃＳ２を電流が主に流れるためである。

また、酸化シリコン膜を挟んで酸化物膜１３０ｃとゲート電極を配置する場合、酸化シリコン膜はゲート絶縁膜として機能し、酸化物半導体膜１３０ｂに含まれるインジウムがゲート絶縁膜に拡散することを酸化物膜１３０ｃによって防ぐことができる。酸化物膜１３０ｃによってインジウムの拡散を防ぐためには、酸化物膜１３０ｃは、酸化物半導体膜１３０ｂに含まれるインジウムの量よりも少なくすることが好ましい。

また、図２３（Ｂ）に示すように、酸化物膜１３０ａおよび酸化物膜１３０ｃが同様の物性を有する酸化物膜であっても構わない。また、図２１に示さないが、ＥｃＳ１よりもＥｃＳ３が高いエネルギーを有しても構わない。

図２２および図２３より、多層膜１３０の酸化物半導体膜１３０ｂがウェル（井戸）となり、多層膜１３０を用いたトランジスタにおいて、チャネルが酸化物半導体膜１３０ｂに形成されることがわかる。なお、多層膜１３０は伝導帯下端のエネルギーが連続的に変化しているため、Ｕ字型井戸（ＵＳｈａｐｅＷｅｌｌ）とも呼べる。

なお、図２４に示すように、酸化物膜１３０ａおよび酸化物膜１３０ｃと、酸化シリコン膜などの絶縁膜との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る。

また、酸化物膜１３０ａおよび酸化物膜１３０ｃがあることにより、酸化物半導体膜１３０ｂと当該トラップ準位とを遠ざけることができる。ただし、ＥｃＳ１またはＥｃＳ３と、ＥｃＳ２とのエネルギー差が小さい場合、酸化物半導体膜１３０ｂの電子が酸化物膜１３０ａまたは酸化物膜１３０ｃを超えてトラップ準位に達することがある。トラップ準位に電子が捕獲されることで、マイナスの固定電荷となり、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。

従って、ＥｃＳ１およびＥｃＳ３と、ＥｃＳ１とのエネルギー差を、それぞれ０．１ｅＶ以上、好ましくは０．１５ｅＶ以上とすると、トランジスタのしきい値電圧の変動が低減され、安定した電気特性となるため、好ましい。

次に、高い結晶性を有する酸化物半導体膜１３０ｂの結晶成長のモデルについて、図２５乃至図２７を用いて説明する。

図２５（Ａ）は、高い配向性を有する多結晶酸化物半導体を含むターゲット１０００にイオン１００１が衝突し、結晶性を有するスパッタリング粒子１００２が剥離する様子を示した模式図である。結晶粒は、ターゲット１０００の表面と平行な劈開面を有する。また、結晶粒は、原子間の結合の弱い部分を有する。結晶粒にイオン１００１が衝突した際に、原子間の結合の弱い部分の原子間結合が切れる。従って、スパッタリング粒子１００２は、劈開面および原子間の結合の弱い部分によって切断され、平板状（またはペレット状）で剥離する。なお、スパッタリング粒子１００２の有する平面の円相当径は、結晶粒の平均粒径の１／３０００以上１／２０以下、好ましくは１／１０００以上１／３０以下である。なお、面の円相当径とは、面の面積と等しい正円の直径をいう。

または、結晶粒の一部が劈開面から粒子として剥離し、プラズマに曝されることで原子間の結合の弱い部分から結合が切れ、複数のスパッタリング粒子１００２が生成される。

イオン１００１として酸素の陽イオンを用いることで、成膜時のプラズマダメージを軽減することができる。従って、イオン１００１がターゲット１０００の表面に衝突した際に、ターゲット１０００の結晶性が低下すること、または非晶質化することを抑制できる。

ここで、高い配向性を有する多結晶酸化物半導体を含むターゲット１０００の一例として、図２６（Ａ）に、結晶のａ−ｂ面と平行に見たときのＩｎ−Ｇａ−Ｚｎ酸化物の結晶構造を示す。また、図２６（Ａ）において、破線で囲った部分を拡大し図２６（Ｂ）に示す。

例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物に含まれる結晶粒において、図２６（Ｂ）に示すガリウム原子または／および亜鉛原子ならびに酸素原子を有する第１の層と、ガリウム原子または／および亜鉛原子ならびに酸素原子を有する第２の層と、の間の面が劈開面である。これは、第１の層および第２の層の有するマイナスの電荷を有する酸素原子同士が近距離にあるためである（図２６（Ｂ）の囲み部参照）。このように、劈開面はａ−ｂ面に平行な面である。また、図２６に示したＩｎ−Ｇａ−Ｚｎ酸化物の結晶は六方晶であるため、前述の平板状の結晶粒は内角が１２０°である正六角形の面を有する六角柱状となりやすい。

スパッタリング粒子１００２は、プラスに帯電させることが好ましい。スパッタリング粒子１００２が、プラスに帯電するタイミングは特に問わないが、具体的にはイオン１００１の衝突時に電荷を受け取ることでプラスに帯電させればよい。または、プラズマが生じている場合、スパッタリング粒子１００２をプラズマに曝すことでプラスに帯電させればよい。または、酸素の陽イオンであるイオン１００１をスパッタリング粒子１００２の側面、上面または下面に結合させることでプラスに帯電させればよい。

以下に、スパッタリング粒子の被成膜面に堆積する様子を図２７を用いて説明する。なお、図２７では、既に堆積済みのスパッタリング粒子を点線で示す。

図２７（Ａ）では、被成膜面１００３は酸化物半導体膜が数層堆積した表面を有する。なお、被成膜面１００３の下側には、非晶質膜１００４が形成されている。図２７（Ａ）より、スパッタリング粒子１００２がプラスに帯電していることで、スパッタリング粒子１００２は被成膜面１００３において、他のスパッタリング粒子１００２の堆積していない領域に堆積していく。これは、スパッタリング粒子１００２がプラスに帯電していることにより、スパッタリング粒子１００２同士が互いに反発し合うためである。

図２７（Ｂ）は、図２７（Ａ）の一点鎖線Ｘ−Ｙに対応する断面図である。このようにして堆積したスパッタリング粒子１００２は、被成膜面１００３に垂直な方向に結晶のｃ軸が揃っており、酸化物半導体膜１３０ｂは、ＣＡＡＣ−ＯＳ（ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌｌｉｎｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）となる。このように、酸化物半導体膜１３０ｂは、非晶質膜１００４上にｃ軸が揃った結晶を作製することができる。

このように、堆積して得られる酸化物半導体膜は厚さが均一となり、結晶の配向の揃った酸化物半導体膜となる。スパッタリング粒子が、無秩序に堆積するのではなく、プラスに帯電したスパッタリング粒子同士が作用し合って被成膜面に垂直な方向にｃ軸が揃うように整然と堆積していくメカニズムは、物理的なエピタキシャル成長またはエピタキシャルデポジションと表現することができる。

以上のような方法で高い配向性を有する多結晶酸化物半導体を含むターゲットを使用することで、厚さが均一であり、結晶の配向の揃った酸化物半導体膜１３０ｂを成膜することができる。

（実施の形態９）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図２８を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラなどのカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用する場合について説明する。

図２８（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２の少なくとも一つには、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。

図２８（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端末を操作するスタイラス７１２などを備えている。本体７１１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。

図２８（Ｃ）は、電子ペーパーを実装した電子書籍である。電子書籍７２０は、筐体７２１と筐体７２３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７により接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１、筐体７２３の少なくとも一つには、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。

図２８（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されている。さらに、筐体７４０と筐体７４１は、スライドし、図２８（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、操作キー７４５、ポインティングデバイス７４６、カメラ７４７、外部接続端子７４８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池７４９、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵されている。筐体７４０と筐体７４１の少なくとも一つには、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。

図２８（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体７６１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。

図２８（Ｆ）は、テレビジョン装置であり、筐体７７１、表示部７７３、スタンド７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるスイッチや、リモートコントローラ７８０により行うことができる。筐体７７１およびリモートコントローラ７８０には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。

以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。
＜参考例＞

多層膜中の酸化物半導体膜にチャネルが形成されるトランジスタが有する「低いオフ電流」を説明するため、以下に、多層膜を用いたトランジスタのオフ電流を求めた結果について説明する。

＜多層膜を用いたトランジスタのオフ電流測定＞
まず、測定試料について説明する。

まず、シリコン基板上に下地絶縁膜を形成した。下地絶縁膜として、ＣＶＤ法にて厚さ３００ｎｍの酸化窒化シリコンを形成した。

次に、下地絶縁膜上に第１の酸化物膜を形成した。第１の酸化物膜は、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］）であるターゲットを用いて、スパッタリング法にて５ｎｍ成膜した。なお、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板の温度を２００℃とし、ＤＣ電力を０．５ｋＷ印加することで成膜した。

次に、第１の酸化物膜上に酸化物半導体膜を形成した。酸化物半導体膜は、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）であるターゲットを用いて、スパッタリング法にて１５ｎｍ成膜した。なお、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板の温度を３００℃とし、ＤＣ電力を０．５ｋＷ印加することで成膜した。

次に、酸化物半導体膜上に第２の酸化物膜を形成した。第２の酸化物膜は、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］）であるターゲットを用いて、スパッタリング法にて５ｎｍ成膜した。なお、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板の温度を２００℃とし、ＤＣ電力を０．５ｋＷ印加することで成膜した。

次に、加熱処理を行い、酸化物半導体膜に含まれる水、水素等を脱離させた。ここでは、窒素雰囲気で、４５０℃、１時間の加熱処理を行った後、酸素雰囲気で、４５０℃、１時間の加熱処理を行った。

次に、下地絶縁膜および第２の酸化物膜上に導電膜を形成し、フォトリソグラフィ工程により該導電膜上にマスクを形成し、該マスクを用いて該導電膜の一部をエッチングし、ソース電極およびドレイン電極を形成した。なお、該ソース電極およびドレイン電極となる導電膜は、厚さ１００ｎｍのタングステン膜を形成した。

次に、第２の酸化物膜、ソース電極およびドレイン電極上にゲート絶縁膜を形成した。ゲート絶縁膜として、ＣＶＤ法にて酸化窒化シリコン膜を３０ｎｍ形成した。

次に、ゲート絶縁膜上にゲート電極を形成した。スパッタリング法で厚さ３０ｎｍの窒化タンタル膜を形成し、該窒化タンタル上にスパッタリング法で厚さ１３５ｎｍのタングステン膜を形成した。フォトリソグラフィ工程により該タングステン膜上にマスクを形成し、該マスクを用いて該窒化タンタルおよび該タングステン膜の一部をエッチングし、ゲート電極を形成した。

次に各構成を覆うように層間絶縁膜を形成した。層間絶縁膜として、スパッタリング法で厚さ７０ｎｍの酸化アルミニウム膜を形成し、さらに該酸化アルミニウム膜上にＣＶＤ法にて厚さ３００ｎｍの酸化窒化シリコン膜を形成した。

トランジスタのチャネル長Ｌ＝０．７３μｍ，チャネル幅Ｗ＝１ｃｍ、ゲート電極とソース電極（またはドレイン電極）の間の長さＬｏｆｆは、０．６７μｍである。

以上の工程により、試料のトランジスタを作製した。

続いて、作製したトランジスタのリーク電流結果について説明する。

測定条件は、Ｄｒｙ雰囲気、暗状態でＶｇｓ＝−４Ｖ、Ｖｄｓ＝１Ｖで８５℃および１２５℃の２条件で行った。

図２９に示すように８５℃、１２５℃において、時間が経過してもそれぞれ１×１０^−２１Ａ／μｍ以下、１×１０^−１９Ａ／μｍ以下と低いオフ電流を示している。

以上より、多層膜を用いたトランジスタのオフ電流は極めて低いことが確認された。

１００基板
１０１素子分離絶縁膜
１０３高濃度不純物領域
１０４低濃度不純物領域
１０５ゲート電極
１０６ａゲート絶縁膜
１０６ｂゲート絶縁膜
１０７高濃度不純物領域
１０８低濃度不純物領域
１０９ゲート電極
１１０配線
１１１配線
１１２配線
１１３配線
１１４配線
１１５配線
１１６絶縁膜
１１７配線
１１８配線
１１９配線
１２０配線
１２１絶縁膜
１２２配線
１２３配線
１２４絶縁膜
１３０多層膜
１３０ａ酸化物膜
１３０ｂ酸化物半導体膜
１３０ｃ酸化物膜
１３１ゲート絶縁膜
１３２導電膜
１３２ａ導電膜
１３２ｂ導電膜
１３３導電膜
１３３ａ導電膜
１３３ｂ導電膜
１３４ゲート電極
１３５サイドウォール絶縁膜
１３６サイドウォール絶縁膜
１４４絶縁膜
１４５絶縁膜
１４６導電膜
１４７導電膜
１６０トランジスタ
１６１トランジスタ
１６２トランジスタ
１７０保護膜
１７１半導体領域
１７２チャネル形成領域
１７３チャネル形成領域
１７４レジストマスク
１７５レジストマスク
２００メモリセル
２１０メモリセルアレイ
２１１駆動回路
２１２読み出し回路
２１３駆動回路
２２０メモリセル
２３０メモリセルアレイ
２３１駆動回路
２３２読み出し回路
２３３駆動回路
２４０メモリセル
２５０メモリセルアレイ
２６０メモリセル
２７０メモリセルアレイ
２８０ａメモリセル
２８０ｂメモリセル
２９０メモリセル
３００絶縁表面を有する層
３０２ａ金属窒化膜
３０２ｂ金属窒化膜
３０４ａ導電膜
３０４ｂ導電膜
３５０トランジスタ
７０１筐体
７０２筐体
７０３表示部
７０４キーボード
７１１本体
７１２スタイラス
７１３表示部
７１４操作ボタン
７１５外部インターフェイス
７２０電子書籍
７２１筐体
７２３筐体
７２５表示部
７２７表示部
７３１電源
７３３操作キー
７３５スピーカー
７３７軸部
７４０筐体
７４１筐体
７４２表示パネル
７４３スピーカー
７４４マイクロフォン
７４５操作キー
７４６ポインティングデバイス
７４７カメラ
７４８外部接続端子
７４９太陽電池
７５０外部メモリスロット
７６１本体
７６３接眼部
７６４操作スイッチ
７６５表示部
７６６バッテリー
７６７表示部
７７０テレビジョン装置
７７１筐体
７７３表示部
７７５スタンド
７８０リモートコントローラ
１０００ターゲット
１００１イオン
１００２スパッタリング粒子
１００３被成膜面
１００４非晶質膜

Claims

第１の配線と、
第２の配線と、
第３の配線と、
第４の配線と、
第５の配線と、を有し、
前記第１の配線と、前記第２の配線との間には、複数の記憶素子が並列に接続され、
前記複数の記憶素子の一は、
第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタと、
第２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタと、
第３のゲート電極、第３のソース電極、および第３のドレイン電極を有する第３のトランジスタと、を有し、
前記第１のトランジスタは、半導体材料を含む基板に設けられ、
前記第２のトランジスタは酸化物半導体膜を含んで構成され、
前記酸化物半導体膜は、インジウムを含み、かつ、酸化物膜と接して設けられ、前記酸化物膜は、前記酸化物半導体膜よりも伝導帯下端のエネルギーが真空準位に近く、かつ、インジウムを含み、
前記第１のゲート電極と、前記第２のソース電極または前記第２のドレイン電極の一方とは、電気的に接続され、
前記第１の配線と、前記第１のソース電極とは、電気的に接続され、
前記第１のドレイン電極と、前記第３のソース電極とは、電気的に接続され、
前記第２の配線と、前記第３のドレイン電極とは、電気的に接続され、
前記第３の配線と、前記第２のソース電極または前記第２のドレイン電極の他方とは、電気的に接続され、
前記第４の配線と、前記第２のゲート電極とは、電気的に接続され、
前記第５の配線と、前記第３のゲート電極とは電気的に接続されていることを特徴とする半導体装置。
第１の配線と、
第２の配線と、
第３の配線と、
第４の配線と、
第５の配線と、を有し、
前記第１の配線と、前記第２の配線との間には、複数の記憶素子が並列に接続され、
前記複数の記憶素子の一は、
第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタと、
第２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタと、
容量素子と、を有し、
前記第１のトランジスタは、半導体材料を含む基板に設けられ、
前記第２のトランジスタは酸化物半導体膜を含んで構成され、
前記酸化物半導体膜は、インジウムを含み、かつ、酸化物膜と接して設けられ、前記酸化物膜は、前記酸化物半導体膜よりも伝導帯下端のエネルギーが真空準位に近く、かつ、インジウムを含み、
前記第１のゲート電極と、前記第２のソース電極または前記第２のドレイン電極の一方と、前記容量素子の一方の電極は、電気的に接続され、
前記第１の配線と、前記第１のソース電極とは、電気的に接続され、
前記第２の配線と、前記第１のドレイン電極とは、電気的に接続され、
前記第３の配線と、前記第２のソース電極または前記第２のドレイン電極の他方とは、電気的に接続され、
前記第４の配線と、前記第２のゲート電極とは、電気的に接続され、
前記第５の配線と、前記容量素子の他方の電極とは電気的に接続されていることを特徴とする半導体装置。
前記第２のトランジスタのチャネルは、前記第２のトランジスタのゲート絶縁膜と離間していることを特徴とする請求項１または請求項２に記載の半導体装置。
前記酸化物膜は、伝導帯下端のエネルギーが前記酸化物半導体膜よりも０．０５ｅＶ以上２ｅＶ以下真空準位に近いことを特徴とする請求項１乃至請求項３のいずれか一に記載の半導体装置。
前記多層膜は、第１の酸化物膜と、
前記第１の酸化物膜に接して設けられる前記酸化物半導体膜と、
前記酸化物半導体膜に接して設けられる第２の酸化物膜と、を有することを特徴とする請求項１乃至請求項４のいずれか一に記載の半導体装置。
前記第２のソース電極は、
前記酸化物半導体膜上に形成された第１の導電膜と、
前記第１の導電膜上に形成された第２の導電膜と、を有し、
前記第２のドレイン電極は、
前記酸化物半導体膜上に形成された第３の導電膜と、
前記第１の導電膜上に形成された第４の導電膜と、を有し、
前記第２の導電膜と前記第４の導電膜の間隔は、前記第１の導電膜と前記第３の導電膜の間隔よりも狭いことを特徴とする請求項１乃至請求項５のいずれか一に記載の半導体装置。
前記第２のトランジスタのチャネル長は、前記第２の導電膜と前記第４の導電膜の間隔であることを特徴とする請求項６に記載の半導体装置。
前記第２の導電膜と前記第４の導電膜の間隔は、電子ビーム露光によって決定され、前記第１の導電膜と前記第３の導電膜の間隔は、フォトマスクを用いた露光によって決定されることを特徴とする請求項６または請求項７に記載の半導体装置。
前記第２のゲート電極のチャネル長方向の長さは、前記第２の導電膜と前記第４の導電膜の間隔より広く、前記第１の導電膜と前記第３の導電膜の間隔より狭いことを特徴とする請求項６乃至請求項８のいずれか一に記載の半導体装置。