JP2022082655A - 半導体装置 - Google Patents
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Abstract
Description
一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明
の一態様は、プロセス、マシン、マニュファクチャ、または、組成物(コンポジション・
オブ・マター)に関するものである。そのため、より具体的に本明細書で開示する本発明
の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装
置、蓄電装置、記憶装置、撮像装置、それらの駆動方法、または、それらの製造方法、を
一例として挙げることができる。
全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、
表示装置、撮像装置、電子機器は、半導体装置を有する場合がある。
注目されている。当該トランジスタは集積回路(IC)や表示装置のような電子デバイス
に広く応用されている。トランジスタに適用可能な半導体材料として、シリコン系半導体
が広く知られているが、その他の材料として酸化物半導体が注目されている。
トランジスタを作製する技術が開示されている(特許文献1および特許文献2参照)。
れている。当該オフ電流特性を利用して記憶装置を構成する技術が特許文献3に開示され
ている。
憶装置のメモリセルの読み出しトランジスタは、高いオン電流特性を有することが好まし
い。また、メモリセルの書き込み制御トランジスタは、低いオフ電流特性を有することが
好ましい。つまり、性能の優れた記憶装置を形成するには、要求される特性を有するよう
にトランジスタを作り分けることが望まれる。
つとする。または、書き込み性能の優れた記憶装置を提供することを目的の一つとする。
または、異なる材料で形成されたトランジスタを有する記憶装置を提供することを目的の
一つとする。または、異なる材料で形成されたトランジスタが積層された記憶装置を提供
することを目的の一つとする。または、集積度の高い記憶装置を提供することを目的の一
つとする。または、高容量の記憶装置を提供することを目的の一つとする。または、低消
費電力の記憶装置を提供することを目的の一つとする。または、信頼性の高い記憶装置を
提供することを目的の一つとする。または、新規な記憶装置などを提供することを目的の
一つとする。または、新規な半導体装置などを提供することを目的の一つとする。
態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題
は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図
面、請求項などの記載から、これら以外の課題を抽出することが可能である。
する。
第2の層と重なるように設けられ、第1の層は、酸化物半導体を活性層とする第1のトラ
ンジスタを有し、第2の層は、酸化物半導体を活性層とする第2のトランジスタおよび第
3のトランジスタを有し、第1のトランジスタのソースまたはドレインの一方は、第2の
トランジスタのゲートと電気的に接続され、第2のトランジスタのソースまたはドレイン
の一方は、第3のトランジスタのソースまたはドレインの一方と電気的に接続され、第1
のトランジスタのオフ電流は、第2のトランジスタおよび第3のトランジスタよりも小さ
く、第2のトランジスタおよび第3のトランジスタの電界効果移動度は、第1のトランジ
スタよりも大きいことを特徴とする記憶装置である。
であって、第1の層は、酸化物半導体を活性層とする第1のトランジスタを有し、第2の
層は、酸化物半導体を活性層とする第2のトランジスタおよび第3のトランジスタを有し
、第3の層は、シリコンを活性領域または活性層とする第4のトランジスタを有し、第1
のトランジスタのソースまたはドレインの一方は、第2のトランジスタのゲートと電気的
に接続され、第2のトランジスタのソースまたはドレインの一方は、第3のトランジスタ
のソースまたはドレインの一方と電気的に接続され、第1のトランジスタのオフ電流は、
第2のトランジスタおよび第3のトランジスタよりも小さく、第2のトランジスタおよび
第3のトランジスタの電界効果移動度は、第1のトランジスタよりも大きく、第1のトラ
ンジスタ乃至第3のトランジスタは、第1の回路の構成要素であり、第4のトランジスタ
は、第2の回路の構成要素であることを特徴とする記憶装置である。
であって、第1の層は、酸化物半導体を活性層とする第1のトランジスタを有し、第2の
層は、酸化物半導体を活性層とする第2のトランジスタ、第3のトランジスタおよび第4
のトランジスタを有し、第3の層は、シリコンを活性領域または活性層とする第5のトラ
ンジスタを有し、第1のトランジスタのソースまたはドレインの一方は、第2のトランジ
スタのゲートと電気的に接続され、第2のトランジスタのソースまたはドレインの一方は
、第3のトランジスタのソースまたはドレインの一方と電気的に接続され、第1のトラン
ジスタのオフ電流は、第2のトランジスタ乃至第4のトランジスタよりも小さく、第2の
トランジスタおよび第3のトランジスタの電界効果移動度は、第1のトランジスタよりも
大きく、第1のトランジスタ乃至第3のトランジスタは、第1の回路の構成要素であり、
第4のトランジスタおよび第5のトランジスタは、第2の回路の構成要素であることを特
徴とする記憶装置である。
の順で高さ方向に配置される構成、または、第2の層、第1の層、第3の層の順で高さ方
向に配置される構成とすることができる。
有することができる。
気的に接続されている構成とすることができる。
La、Ce、NdまたはHf)と、を有することが好ましい。
き込み性能の優れた記憶装置を提供することができる。または、異なる材料で形成された
トランジスタを有する記憶装置を提供することができる。または、異なる材料で形成され
たトランジスタが積層された記憶装置を提供することができる。または、集積度の高い記
憶装置を提供することができる。または、高容量の記憶装置を提供することができる。ま
たは、低消費電力の記憶装置を提供することができる。または、信頼性の高い記憶装置を
提供することができる。または、新規な記憶装置などを提供することができる。または、
新規な半導体装置などを提供することができる。
様は、場合によっては、または、状況に応じて、これらの効果以外の効果を有する場合も
ある。または、例えば、本発明の一態様は、場合によっては、または、状況に応じて、こ
れらの効果を有さない場合もある。
れず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変
更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施
の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成
において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通
して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハ
ッチングを異なる図面間で適宜省略または変更する場合もある。
合は、XとYとが電気的に接続されている場合と、XとYとが機能的に接続されている場
合と、XとYとが直接接続されている場合とが、本明細書等に開示されているものとする
。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず
、図または文章に示された接続関係以外のものも、図または文章に記載されているものと
する。
、など)であるとする。
とする素子(例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など)が、XとYとの間に接続されていない場合であ
り、XとYとの電気的な接続を可能とする素子(例えば、スイッチ、トランジスタ、容量
素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など)を介さずに
、XとYとが、接続されている場合である。
とする素子(例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など)が、XとYとの間に1個以上接続されることが
可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイ
ッチは、導通状態(オン状態)、または、非導通状態(オフ状態)になり、電流を流すか
流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択し
て切り替える機能を有している。なお、XとYとが電気的に接続されている場合は、Xと
Yとが直接的に接続されている場合を含むものとする。
とする回路(例えば、論理回路(インバータ、NAND回路、NOR回路など)、信号変
換回路(DA変換回路、AD変換回路、ガンマ補正回路など)、電位レベル変換回路(電
源回路(昇圧回路、降圧回路など)、信号の電位レベルを変えるレベルシフタ回路など)
、電圧源、電流源、切り替え回路、増幅回路(信号振幅または電流量などを大きく出来る
回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など)、信号生成
回路、記憶回路、制御回路など)が、XとYとの間に1個以上接続されることが可能であ
る。なお、一例として、XとYとの間に別の回路を挟んでいても、Xから出力された信号
がYへ伝達される場合は、XとYとは機能的に接続されているものとする。なお、XとY
とが機能的に接続されている場合は、XとYとが直接的に接続されている場合と、XとY
とが電気的に接続されている場合とを含むものとする。
が電気的に接続されている場合(つまり、XとYとの間に別の素子又は別の回路を挟んで
接続されている場合)と、XとYとが機能的に接続されている場合(つまり、XとYとの
間に別の回路を挟んで機能的に接続されている場合)と、XとYとが直接接続されている
場合(つまり、XとYとの間に別の素子又は別の回路を挟まずに接続されている場合)と
が、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示
的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合
と同様な内容が、本明細書等に開示されているものとする。
さず)、Xと電気的に接続され、トランジスタのドレイン(又は第2の端子など)が、Z
2を介して(又は介さず)、Yと電気的に接続されている場合や、トランジスタのソース
(又は第1の端子など)が、Z1の一部と直接的に接続され、Z1の別の一部がXと直接
的に接続され、トランジスタのドレイン(又は第2の端子など)が、Z2の一部と直接的
に接続され、Z2の別の一部がYと直接的に接続されている場合では、以下のように表現
することが出来る。
の端子など)とは、互いに電気的に接続されており、X、トランジスタのソース(又は第
1の端子など)、トランジスタのドレイン(又は第2の端子など)、Yの順序で電気的に
接続されている。」と表現することができる。または、「トランジスタのソース(又は第
1の端子など)は、Xと電気的に接続され、トランジスタのドレイン(又は第2の端子な
ど)はYと電気的に接続され、X、トランジスタのソース(又は第1の端子など)、トラ
ンジスタのドレイン(又は第2の端子など)、Yは、この順序で電気的に接続されている
」と表現することができる。または、「Xは、トランジスタのソース(又は第1の端子な
ど)とドレイン(又は第2の端子など)とを介して、Yと電気的に接続され、X、トラン
ジスタのソース(又は第1の端子など)、トランジスタのドレイン(又は第2の端子など
)、Yは、この接続順序で設けられている」と表現することができる。これらの例と同様
な表現方法を用いて、回路構成における接続の順序について規定することにより、トラン
ジスタのソース(又は第1の端子など)と、ドレイン(又は第2の端子など)とを、区別
して、技術的範囲を決定することができる。
は、少なくとも第1の接続経路を介して、Xと電気的に接続され、前記第1の接続経路は
、第2の接続経路を有しておらず、前記第2の接続経路は、トランジスタを介した、トラ
ンジスタのソース(又は第1の端子など)とトランジスタのドレイン(又は第2の端子な
ど)との間の経路であり、前記第1の接続経路は、Z1を介した経路であり、トランジス
タのドレイン(又は第2の端子など)は、少なくとも第3の接続経路を介して、Yと電気
的に接続され、前記第3の接続経路は、前記第2の接続経路を有しておらず、前記第3の
接続経路は、Z2を介した経路である。」と表現することができる。または、「トランジ
スタのソース(又は第1の端子など)は、少なくとも第1の接続経路によって、Z1を介
して、Xと電気的に接続され、前記第1の接続経路は、第2の接続経路を有しておらず、
前記第2の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン
(又は第2の端子など)は、少なくとも第3の接続経路によって、Z2を介して、Yと電
気的に接続され、前記第3の接続経路は、前記第2の接続経路を有していない。」と表現
することができる。または、「トランジスタのソース(又は第1の端子など)は、少なく
とも第1の電気的パスによって、Z1を介して、Xと電気的に接続され、前記第1の電気
的パスは、第2の電気的パスを有しておらず、前記第2の電気的パスは、トランジスタの
ソース(又は第1の端子など)からトランジスタのドレイン(又は第2の端子など)への
電気的パスであり、トランジスタのドレイン(又は第2の端子など)は、少なくとも第3
の電気的パスによって、Z2を介して、Yと電気的に接続され、前記第3の電気的パスは
、第4の電気的パスを有しておらず、前記第4の電気的パスは、トランジスタのドレイン
(又は第2の端子など)からトランジスタのソース(又は第1の端子など)への電気的パ
スである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成
における接続経路について規定することにより、トランジスタのソース(又は第1の端子
など)と、ドレイン(又は第2の端子など)とを、区別して、技術的範囲を決定すること
ができる。
、Y、Z1、Z2は、対象物(例えば、装置、素子、回路、配線、電極、端子、導電膜、
層、など)であるとする。
る場合であっても、1つの構成要素が、複数の構成要素の機能を併せ持っている場合もあ
る。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び
電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電
気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場
合も、その範疇に含める。
じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜
」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用
語を、「絶縁層」という用語に変更することが可能な場合がある。
本実施の形態では、本発明の一態様である記憶装置について、図面を参照して説明する。
(B)に示す回路93が形成される領域の断面の一例を示している。
ジスタ53、容量素子59等を有する層2200を備えている。
ジスタ52のソース電極またはドレイン電極の一方と電気的に接続される。また、トラン
ジスタ51のゲート電極は、トランジスタ53のソース電極またはドレイン電極の一方と
電気的に接続される。ここで、トランジスタ53のソース電極またはドレイン電極の一方
は容量素子59の一方の電極としての機能も有する。なお、上記要素間の電気的な接続の
形態は一例である。
ンジスタ52を省く構成とすることができる。または、図20(B)に示すように、トラ
ンジスタ51のソース電極またはドレイン電極の他方およびトランジスタ53のソース電
極またはドレイン電極の他方を同一の配線に接続する構成とすることができる。または、
図20(C)に示すように、図20(A)および図20(B)に示す構成を組み合わせた
構成とすることもできる。
示しているが、それらが電気的に接続している場合においては、同一の要素として設けら
れる場合もある。また、トランジスタのゲート電極、ソース電極、またはドレイン電極が
導電体81を介して各配線と接続される形態は一例であり、トランジスタのゲート電極、
ソース電極、またはドレイン電極のそれぞれが配線としての機能を有する場合もある。ま
た、図面に示される配線等の一部が設けられない場合や、図示しない配線等やトランジス
タ等が各層に含まれる場合もある。
乃至絶縁層44等が設けられる。例えば、絶縁層41乃至絶縁層44等は、酸化シリコン
膜、酸化窒化シリコン膜などの無機絶縁膜を用いることができる。または、アクリル樹脂
、ポリイミド樹脂などの有機絶縁膜などを用いてもよい。絶縁層41乃至絶縁層44等の
上面は、必要に応じてCMP(Chemical Mechanical Polish
ing)法等で平坦化処理を行ってもよい。
。また、配線73は信号線として機能させることができる。また、配線74、75、76
は、トランジスタのオンオフを制御する信号線として機能させることができる。
スタとして機能させることができる。また、トランジスタ52は、メモリセルを選択する
選択トランジスタとして機能させることができる。また、トランジスタ53は、電荷蓄積
部(FD)に信号を書き込む、書き込みトランジスタとして機能させることができる。
”High”または”Low”の信号を書き込み、当該信号に従ってトランジスタ51か
ら”High”または”Low”の信号を読み出す機能を有する。
が、図2(A)に示すように、バックゲートを有さない形態であってもよい。また、図2
(B)に示すように、一部のトランジスタ、例えばトランジスタ53のみにバックゲート
を有するような形態であってもよい。当該バックゲートは、対向して設けられるトランジ
スタのフロントゲートと電気的に接続する場合がある。または、当該バックゲートにフロ
ントゲートとは異なる固定電位が供給される場合がある。なお、当該バックゲート有無に
関する形態は、本実施の形態で説明する他の記憶装置の形態にも適用することができる。
スタ(以下、OSトランジスタ)を用いることができる。
スタ53にOSトランジスタを用いた場合には、電荷蓄積部(FD)で電荷を保持できる
期間を極めて長くすることができる。そのため、電荷蓄積部(FD)に書き込んだ情報の
リフレッシュの頻度を少なくすることができ、記憶装置の消費電力を抑えることができる
。または、当該記憶装置を実質的に不揮発性の記憶装置として用いることもできる。
トランジスタ)よりも電気特性変動の温度依存性が小さいため、極めて広い温度範囲で使
用することができる。したがって、OSトランジスタを有する記憶装置および半導体装置
は、自動車、航空機、宇宙機などへの搭載にも適している。
め、信頼性の高い記憶装置とすることができる。
るトランジスタ52にオン電流が高いトランジスタを用いることが好ましい。また、電荷
蓄積部(FD)で電荷を保持できる期間を長くするには、トランジスタ53にオフ電流が
低いトランジスタを用いることが好ましい。
電気特性を有するように作り分けることが好ましい。
ンジスタ52を有する層2100と、トランジスタ53を有する層2200とが重なる領
域を有する配置とし、トランジスタを作り分ける。
ことが好ましいが、オフ電流とオン電流はトレードオフの関係にあり、一般的にオフ電流
が低いトランジスタはオン電流も低く、オン電流が大きいトランジスタはオフ電流も大き
くなる。
タ52は、層2200が有するトランジスタ53よりもオン電流(電界効果移動度)が高
い電気特性を有する構成とする。また、層2200が有するトランジスタ53は、層21
00が有するトランジスタ51およびトランジスタ52よりもオフ電流が低い電気特性を
有する構成とする。
がIn:Ga:Zn=1:1:1や1:3:2などの比較的バンドギャップの大きいIn
-Ga-Zn酸化物を用いることが好ましい。また、(1:3:2)/(1:1:1)/
(1:3:2)の酸化物半導体の積層構造としてもよい。また、当該積層構造のゲート電
極側の1:3:2の酸化物半導体を酸化ガリウムに置き換えてもよい。また、チャネル幅
を変化させる意味と同意で、酸化物半導体の膜厚を薄くすることが好ましい。また、ゲー
ト絶縁膜の膜厚を比較的厚くすることが好ましい。
物半導体に原子数比がIn:Ga:Zn=3:1:2、2:1:3、4:1:4.1など
の比較的バンドギャップの小さいIn-Ga-Zn酸化物を用いることが好ましい。また
、これらの酸化物半導体をIn:Ga:Zn=1:3:2などの酸化物半導体で挟んだ積
層構造としてもよい。また、酸化亜鉛やIn-Sn-Zn酸化物などの酸化物半導体を用
いてもよい。また、チャネル幅を変化させる意味と同意で、酸化物半導体の膜厚を厚くす
ることが好ましい。また、ゲート絶縁膜の膜厚を比較的薄くすることが好ましい。
ランジスタ52の活性層は、層2200が有するトランジスタ53の活性層よりもバンド
ギャップが小さいことが好ましい。
2の活性層の膜厚は、層2200が有するトランジスタ53の活性層の膜厚よりも厚いこ
とが好ましい。
2のゲート絶縁膜の膜厚は、層2200が有するトランジスタ53のゲート絶縁膜の膜厚
よりも薄いことが好ましい。
は、書き込み性能の優れた記憶装置を形成することができる。
0と、トランジスタ53、容量素子59等を有する層2200と、シリコン基板40に設
けられたトランジスタ54、トランジスタ55等を有する層2300を備えている。上記
各トランジスタは、絶縁層に埋め込まれた導電体81を介して各配線と電気的な接続を有
する形態とすることができる。
およびトランジスタ55が設けられた層2300が、層2100および層2200に形成
されるメモリ回路(回路93)と重なる構成とすることができる。
信号を変換する処理などを行う機能を有することができ、例えば、図3(B)に示す回路
のようなCMOSインバータを含む構成とすることができる。トランジスタ54(n-c
h型)およびトランジスタ55(p-ch型)のゲートは電気的に接続される。また、一
方のトランジスタのソースまたはドレインの一方は、他方のトランジスタのソースまたは
ドレインの一方と電気的に接続される。また、両方のトランジスタのソースまたはドレイ
ンの他方はそれぞれ別の配線に電気的に接続される。
マニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、
窒化ガリウム、有機半導体を材料とする基板を用いることもできる。
薄膜の活性層58を有するトランジスタであってもよい。また、活性層58は、多結晶シ
リコンやSOI(Silicon on Insulator)の単結晶シリコンとする
ことができる。
と、Siトランジスタが形成される領域との間には絶縁層80が設けられる。
の水素はシリコンのダングリングボンドを終端する。したがって、当該水素はトランジス
タ54およびトランジスタ55の信頼性を向上させる効果がある。一方、トランジスタ5
1等の活性層である酸化物半導体層の近傍に設けられる絶縁層中の水素は、酸化物半導体
層中にキャリアを生成する要因の一つとなる。そのため、当該水素はトランジスタ51等
の信頼性を低下させる要因となる場合がある。したがって、シリコン系半導体材料を用い
たトランジスタを有する一方の層と、酸化物半導体を用いたトランジスタを有する他方の
層を積層する場合、これらの間に水素の拡散を防止する機能を有する絶縁層80を設ける
ことが好ましい。絶縁層80により、一方の層に水素を閉じ込めることでトランジスタ5
4およびトランジスタ55の信頼性が向上することができる。また、一方の層から他方の
層への水素の拡散が抑制されることでトランジスタ51等の信頼性も向上させることがで
きる。
、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化
窒化ハフニウム、イットリア安定化ジルコニア(YSZ)等を用いることができる。
向に、層2300、層2100、層2200の順序で配置することができる。また、図6
(B)に示すように、高さ方向に、層2300、層2200、層2100の順序で配置す
ることもできる。また、上記以外の層が当該積層構造に含まれる場合もある。また、上記
の一部の層が含まれない場合もある。
よびSiトランジスタでCMOSインバータを構成する例を図示している。
、層2400に設けるOSトランジスタであるトランジスタ54はn-ch型とする。p
-ch型トランジスタのみをシリコン基板40に設けることで、ウェル形成やn型不純物
層形成など工程を省くことができる。
設けるトランジスタと同様の構成を用いることができる。
00、層2400、層2100、層2200の順序で配置することができる。また、図6
(D)に示すように、高さ方向に、層2300、層2400、層2200、層2100の
順序で配置することもできる。また、上記以外の層が当該積層構造に含まれる場合もある
。また、上記の一部の層が含まれない場合もある。
ジスタでCMOSインバータを構成する例であるが、トランジスタ54を層2100に形
成し、層2400を省いている点が図4の記憶装置とは異なる。
51およびトランジスタ52と同一の工程で作製することができる。したがって、記憶装
置の製造工程を簡略化することができる。
2と同様にオン電流が高いトランジスタとして形成されるため、CMOSインバータ回路
の構成要素として十分な特性を有する。
00、層2100、層2200の順序で配置することができる。また、図6(B)に示す
ように、高さ方向に、層2300、層2200、層2100の順序で配置することもでき
る。また、上記以外の層が当該積層構造に含まれる場合もある。また、上記の一部の層が
含まれない場合もある。
って、例えば、トランジスタ51乃至トランジスタ53のいずれか一つ以上を活性領域ま
たは活性層にシリコン等を有するトランジスタで構成することもできる。また、トランジ
スタ54およびトランジスタ55の両方を活性層に酸化物半導体層を有するトランジスタ
で構成することもできる。
ランジスタ等が互いに重なる領域を有する構成であるため、記憶装置を小型化することが
できる。また、メモリ回路が出力する信号を読み出す機能や当該信号を変換する処理など
を行う機能を有する回路が当該メモリ回路と重なる領域を有する構成とすることもでき、
さらに記憶装置の小型化を助長することもできる。
、書き込み回数にも制限が無い半導体装置(記憶装置)の一例である。
時間の電荷保持を可能とする。例えば、ソースとドレインとの間の電圧を0.1V、5V
、または、10V程度とした場合、トランジスタのチャネル幅で規格化したオフ電流は、
数yA/μmから数zA/μmにまで低減することができる。一方、酸化物半導体以外の
材料、例えば結晶シリコンなどを用いたトランジスタは、高速動作が容易である。したが
って、両者を組み合わせることにより、データの保持能力が高く、動作が高速な記憶装置
を構成することができる。
特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
がオン状態となる電位にして、トランジスタ53をオン状態とする。
9に与えられる。すなわち、電荷蓄積部(FD)には、所定の電荷が与えられる(書き込
み)。ここでは、異なる二つの電位レベルを与える電荷(以下Lowレベル電荷、Hig
hレベル電荷という)のいずれかが与えられるものとする。
53をオフ状態とすることにより、電荷蓄積部(FD)に与えられた電荷が保持される(
保持)。トランジスタ53のオフ電流は極めて小さいため、電荷蓄積部(FD)の電荷は
長時間にわたって保持される。
なる電位にして、配線71に所定の電位(定電位)を与えた状態で、配線76に適切な電
位(読み出し電位)を与えると、電荷蓄積部(FD)に保持された電荷量に応じて、配線
72は異なる電位をとる。
荷蓄積部(FD))にHighレベル電荷が与えられている場合の見かけのしきい値電圧
Vth_Hは、トランジスタ51のゲート電極(電荷蓄積部(FD))にLowレベル電
荷が与えられている場合の見かけのしきい値電圧Vth_Lより低くなる。
な配線76の電位をいうものとする。したがって、配線76の電位をVth_HとVth
_Lの間の電位V0とすることにより、トランジスタ51のゲート電極(電荷蓄積部(F
D))に与えられた電荷を判別できる。
電位がV0(>Vth_H)となれば、トランジスタ51は「オン状態」となる。Low
レベル電荷が与えられていた場合には、配線76の電位がV0(<Vth_L)となって
も、トランジスタ51は「オフ状態」のままである。このため、配線72の電位を判別す
ることで、保持されている情報を読み出すことができる。
極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持するこ
とが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作
の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる
。また、電力の供給がない場合(ただし、電位は固定されていることが望ましい)であっ
ても、長期にわたって記憶内容を保持することが可能である。なお、記憶内容の保持期間
中に電力を供給する動作を行ってもよい。
を必要とせず、トランジスタ51の劣化の問題もない。例えば、従来の不揮発性メモリの
ような高電圧印加によるフローティングゲートへの電子の注入や、フローティングゲート
からの電子の引き抜きを行う動作がないため、トランジスタ51のゲート絶縁膜の劣化な
どの問題が生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メ
モリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さ
らに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高
速な動作も容易に実現しうる。
において、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定さ
れない。例えば、本発明の一態様として、記憶装置に適用した場合の例を示したが、本発
明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の
一態様は、記憶装置に適用しなくてもよい。例えば、本発明の一態様は、別の機能を有す
る半導体装置に適用してもよい。例えば、本発明の一態様として、トランジスタのチャネ
ル形成領域、ソースドレイン領域などが、酸化物半導体を有する場合の例を示したが、本
発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明
の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トラ
ンジスタのソースドレイン領域などは、様々な半導体を有していてもよい。場合によって
は、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタ
のチャネル形成領域、または、トランジスタのソースドレイン領域などは、例えば、シリ
コン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウ
ムガリウムヒ素、インジウムリン、窒化ガリウム、または、有機半導体などの少なくとも
一つを有していてもよい。または例えば、場合によっては、または、状況に応じて、本発
明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、ト
ランジスタのソースドレイン領域などは、酸化物半導体を有していなくてもよい。
である。
本実施の形態では、本発明の一態様に用いることのできる酸化物半導体を有するトランジ
スタについて図面を用いて説明する。なお、本実施の形態における図面では、明瞭化のた
めに一部の要素を拡大、縮小、または省略して図示している。
る。図7(A)は上面図であり、図7(A)に示す一点鎖線B1-B2方向の断面が図7
(B)に相当する。また、図7(A)に示す一点鎖線B3-B4方向の断面が図9(A)
に相当する。また、一点鎖線B1-B2方向をチャネル長方向、一点鎖線B3-B4方向
をチャネル幅方向と呼称する。
物半導体層130と、酸化物半導体層130と電気的に接続する導電層140および導電
層150と、酸化物半導体層130、導電層140および導電層150と接する絶縁層1
60と、絶縁層160と接する導電層170と、導電層140、導電層150、絶縁層1
60および導電層170と接する絶縁層175と、絶縁層175と接する絶縁層180と
、を有する。また、必要に応じて絶縁層180に平坦化膜としての機能を付加してもよい
。
縁膜、導電層170はゲート電極層としてそれぞれ機能することができる。
ャネル形成領域として機能することができる。領域231および領域232は導電層14
0および導電層150とそれぞれ接しており、導電層140および導電層150として酸
素と結合しやすい導電材料を用いれば領域231および領域232を低抵抗化することが
できる。
酸化物半導体層130内に酸素欠損が生じ、当該酸素欠損と酸化物半導体層130内に残
留または外部から拡散する水素との相互作用により、領域231および領域232は低抵
抗のn型となる。
採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることが
ある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替
えて用いることができるものとする。また、「電極層」は、「配線」と言い換えることも
できる。
が、一層または三層以上の積層であってもよい。当該構成は本実施の形態で説明する他の
トランジスタにも適用できる。
層であってもよい。当該構成は本実施の形態で説明する他のトランジスタにも適用できる
。
(C)はトランジスタ102の上面図であり、図7(C)に示す一点鎖線C1-C2方向
の断面が図7(D)に相当する。また、図7(C)に示す一点鎖線C3-C4方向の断面
は、図9(B)に相当する。また、一点鎖線C1-C2方向をチャネル長方向、一点鎖線
C3-C4方向をチャネル幅方向と呼称する。
として作用する導電層170の端部とを一致させない点を除き、トランジスタ101と同
様の構成を有する。トランジスタ102の構造は、導電層140および導電層150が絶
縁層160で広く覆われているため、導電層140および導電層150と導電層170と
の間の抵抗が高く、ゲートリーク電流の少ない特徴を有している。
電層150が重なる領域を有するトップゲート構造である。当該領域のチャネル長方向の
幅は、寄生容量を小さくするために3nm以上300nm未満とすることが好ましい。当
該構成では、酸化物半導体層130にオフセット領域が形成されないため、オン電流の高
いトランジスタを形成しやすい。
(E)はトランジスタ103の上面図であり、図7(E)に示す一点鎖線D1-D2方向
の断面が図7(F)に相当する。また、図7(E)に示す一点鎖線D3-D4方向の断面
は、図9(A)に相当する。また、一点鎖線D1-D2方向をチャネル長方向、一点鎖線
D3-D4方向をチャネル幅方向と呼称する。
物半導体層130と、酸化物半導体層130と接する絶縁層160と、絶縁層160と接
する導電層170と、酸化物半導体層130、絶縁層160および導電層170を覆う絶
縁層175と、絶縁層175と接する絶縁層180と、絶縁層175および絶縁層180
に設けられた開口部を通じて酸化物半導体層130と電気的に接続する導電層140およ
び導電層150を有する。また、必要に応じて絶縁層180、導電層140および導電層
150に接する絶縁層(平坦化膜)などを有していてもよい。
縁膜、導電層170はゲート電極層としてそれぞれ機能することができる。
ャネル形成領域として機能することができる。領域231および領域232は絶縁層17
5と接しており、例えば絶縁層175として水素を含む絶縁材料を用いれば領域231お
よび領域232を低抵抗化することができる。
じる酸素欠損と、絶縁層175から領域231および領域232に拡散する水素との相互
作用により、領域231および領域232は低抵抗のn型となる。なお、水素を含む絶縁
材料としては、例えば窒化シリコンや窒化アルミニウムなどを用いることができる。
(A)はトランジスタ104の上面図であり、図8(A)に示す一点鎖線E1-E2方向
の断面が図8(B)に相当する。また、図8(A)に示す一点鎖線E3-E4方向の断面
は、図9(A)に相当する。また、一点鎖線E1-E2方向をチャネル長方向、一点鎖線
E3-E4方向をチャネル幅方向と呼称する。
を覆うように接している点を除き、トランジスタ103と同様の構成を有する。
5はドレイン領域、領域333はチャネル形成領域として機能することができる。
2と同様に低抵抗化することができる。
2と同様に低抵抗化することができる。なお、チャネル長方向における領域334および
領域335の長さが100nm以下、好ましくは50nm以下の場合には、ゲート電界の
寄与によりオン電流は大きく低下しない。したがって、領域334および領域335の低
抵抗化を行わない場合もある。
電層150が重なる領域を有さないセルフアライン構造である。セルフアライン構造のト
ランジスタはゲート電極層とソース電極層およびドレイン電極層間の寄生容量が極めて小
さいため、高速動作用途に適している。
(C)はトランジスタ105の上面図であり、図8(C)に示す一点鎖線F1-F2方向
の断面が図8(D)に相当する。また、図8(C)に示す一点鎖線F3-F4方向の断面
は、図9(A)に相当する。また、一点鎖線F1-F2方向をチャネル長方向、一点鎖線
F3-F4方向をチャネル幅方向と呼称する。
物半導体層130と、酸化物半導体層130と電気的に接続する導電層141および導電
層151と、酸化物半導体層130、導電層141、導電層151と接する絶縁層160
と、絶縁層160と接する導電層170と、酸化物半導体層130、導電層141、導電
層151、絶縁層160および導電層170と接する絶縁層175と、絶縁層175と接
する絶縁層180と、絶縁層175および絶縁層180に設けられた開口部を通じて導電
層141および導電層151とそれぞれ電気的に接続する導電層142および導電層15
2を有する。また、必要に応じて絶縁層180、導電層142および導電層152に接す
る絶縁層などを有していてもよい。
ない構成となっている。
び絶縁層180に設けられた開口部を有する点、ならびに当該開口部を通じて導電層14
1および導電層151とそれぞれ電気的に接続する導電層142および導電層152を有
する点を除き、トランジスタ101と同様の構成を有する。導電層140(導電層141
および導電層142)はソース電極層として作用させることができ、導電層150(導電
層151および導電層152)はドレイン電極層として作用させることができる。
(E)はトランジスタ106の上面図であり、図8(E)に示す一点鎖線G1-G2方向
の断面が図8(F)に相当する。また、図8(E)に示す一点鎖線G3-G4方向の断面
は、図9(A)に相当する。また、一点鎖線G1-G2方向をチャネル長方向、一点鎖線
G3-G4方向をチャネル幅方向と呼称する。
物半導体層130と、酸化物半導体層130と電気的に接続する導電層141および導電
層151と、酸化物半導体層130と接する絶縁層160と、絶縁層160と接する導電
層170と、絶縁層120、酸化物半導体層130、導電層141、導電層151、絶縁
層160、導電層170と接する絶縁層175と、絶縁層175と接する絶縁層180と
、絶縁層175および絶縁層180に設けられた開口部を通じて導電層141および導電
層151とそれぞれ電気的に接続する導電層142および導電層152を有する。また、
必要に応じて絶縁層180、導電層142および導電層152に接する絶縁層(平坦化膜
)などを有していてもよい。
ない構成となっている。
タ103と同様の構成を有する。導電層140(導電層141および導電層142)はソ
ース電極層として作用させることができ、導電層150(導電層151および導電層15
2)はドレイン電極層として作用させることができる。
50が絶縁層120と接しない構成であるため、絶縁層120中の酸素が導電層140お
よび導電層150に奪われにくくなり、絶縁層120から酸化物半導体層130中への酸
素の供給を容易とすることができる。
ランジスタ106における領域334および領域335には、酸素欠損を形成し導電率を
高めるための不純物を添加してもよい。酸化物半導体層に酸素欠損を形成する不純物とし
ては、例えば、リン、砒素、アンチモン、ホウ素、アルミニウム、シリコン、窒素、ヘリ
ウム、ネオン、アルゴン、クリプトン、キセノン、インジウム、フッ素、塩素、チタン、
亜鉛、および炭素のいずれかから選択される一つ以上を用いることができる。当該不純物
の添加方法としては、プラズマ処理法、イオン注入法、イオンドーピング法、プラズマイ
マージョンイオンインプランテーション法などを用いることができる。
元素および酸素の結合が切断され、酸素欠損が形成される。酸化物半導体層に含まれる酸
素欠損と酸化物半導体層中に残存または後から添加される水素の相互作用により、酸化物
半導体層の導電率を高くすることができる。
損サイトに水素が入り伝導帯近傍にドナー準位が形成される。その結果、酸化物導電体を
形成することができる。ここでは、導電体化された酸化物半導体を酸化物導電体という。
なお、酸化物導電体は酸化物半導体と同様に透光性を有する。
いると推定される。このため、酸化物導電体層とソース電極層およびドレイン電極層とし
て機能する導電層との接触はオーミック接触であり、酸化物導電体層とソース電極層およ
びドレイン電極層として機能する導電層との接触抵抗を低減することができる。
F)に示すチャネル長方向の断面図、ならびに図9(C)、(D)に示すチャネル幅方向
の断面図のように、酸化物半導体層130と基板115との間に導電層173を備えてい
てもよい。当該導電層を第2のゲート電極層(バックゲート)として用いることで、オン
電流の増加や、しきい値電圧の制御を行うことができる。なお、図10(A)、(B)、
(C)、(D)、(E)、(F)に示す断面図において、導電層173の幅を酸化物半導
体層130よりも短くしてもよい。さらに、導電層173の幅を導電層170の幅よりも
短くしてもよい。
ゲートトランジスタとして駆動させればよい。また、しきい値電圧の制御を行うには、導
電層170とは異なる定電位を導電層173に供給すればよい。導電層170と導電層1
73を同電位とするには、例えば、図9(D)に示すように、導電層170と導電層17
3とをコンタクトホールを介して電気的に接続すればよい。
層130が単層である例を図示したが、酸化物半導体層130は積層であってもよい。ト
ランジスタ101乃至トランジスタ106の酸化物半導体層130は、図11(B)、(
C)または図11(D)、(E)に示す酸化物半導体層130と入れ替えることができる
。
造である酸化物半導体層130の断面図である。また、図11(D)、(E)は、三層構
造である酸化物半導体層130の断面図である。
ぞれ組成の異なる酸化物半導体層などを用いることができる。
12(A)はトランジスタ107の上面図であり、図12(A)に示す一点鎖線H1-H
2方向の断面が図12(B)に相当する。また、図12(A)に示す一点鎖線H3-H4
方向の断面が図14(A)に相当する。また、一点鎖線H1-H2方向をチャネル長方向
、一点鎖線H3-H4方向をチャネル幅方向と呼称する。
物半導体層130aおよび酸化物半導体層130bからなる積層と、当該積層と電気的に
接続する導電層140および導電層150と、当該積層、導電層140および導電層15
0と接する酸化物半導体層130cと、酸化物半導体層130cと接する絶縁層160と
、絶縁層160と接する導電層170と、導電層140、導電層150、酸化物半導体層
130c、絶縁層160および導電層170と接する絶縁層175と、絶縁層175と接
する絶縁層180と、を有する。また、必要に応じて絶縁層180に平坦化膜としての機
能を付加してもよい。
層(酸化物半導体層130a、酸化物半導体層130b)である点、領域233において
酸化物半導体層130が三層(酸化物半導体層130a、酸化物半導体層130b、酸化
物半導体層130c)である点、および導電層140および導電層150と絶縁層160
との間に酸化物半導体層の一部(酸化物半導体層130c)が介在している点を除き、ト
ランジスタ101と同様の構成を有する。
12(C)はトランジスタ108の上面図であり、図12(C)に示す一点鎖線I1-I
2方向の断面が図12(D)に相当する。また、図12(C)に示す一点鎖線I3-I4
方向の断面が図14(B)に相当する。また、一点鎖線I1-I2方向をチャネル長方向
、一点鎖線I3-I4方向をチャネル幅方向と呼称する。
0の端部と一致しない点がトランジスタ107と異なる。
12(E)はトランジスタ109の上面図であり、図12(E)に示す一点鎖線J1-J
2方向の断面が図12(F)に相当する。また、図12(E)に示す一点鎖線J3-J4
方向の断面が図14(A)に相当する。また、一点鎖線J1-J2方向をチャネル長方向
、一点鎖線J3-J4方向をチャネル幅方向と呼称する。
物半導体層130aおよび酸化物半導体層130bからなる積層と、当該積層と接する酸
化物半導体層130cと、酸化物半導体層130cと接する絶縁層160と、絶縁層16
0と接する導電層170と、当該積層、酸化物半導体層130c、絶縁層160および導
電層170を覆う絶縁層175と、絶縁層175と接する絶縁層180と、絶縁層175
および絶縁層180に設けられた開口部を通じて当該積層と電気的に接続する導電層14
0および導電層150を有する。また、必要に応じて絶縁層180、導電層140および
導電層150に接する絶縁層(平坦化膜)などを有していてもよい。
層(酸化物半導体層130a、酸化物半導体層130b)である点、領域233において
酸化物半導体層130が三層(酸化物半導体層130a、酸化物半導体層130b、酸化
物半導体層130c)である点を除き、トランジスタ103と同様の構成を有する。
13(A)はトランジスタ110の上面図であり、図13(A)に示す一点鎖線K1-K
2方向の断面が図13(B)に相当する。また、図13(A)に示す一点鎖線K3-K4
方向の断面が図14(A)に相当する。また、一点鎖線K1-K2方向をチャネル長方向
、一点鎖線K3-K4方向をチャネル幅方向と呼称する。
層(酸化物半導体層130a、酸化物半導体層130b)である点、領域333において
酸化物半導体層130が三層(酸化物半導体層130a、酸化物半導体層130b、酸化
物半導体層130c)である点を除き、トランジスタ104と同様の構成を有する。
13(C)はトランジスタ111の上面図であり、図13(C)に示す一点鎖線L1-L
2方向の断面が図13(D)に相当する。また、図13(C)に示す一点鎖線L3-L4
方向の断面が図14(A)に相当する。また、一点鎖線L1-L2方向をチャネル長方向
、一点鎖線L3-L4方向をチャネル幅方向と呼称する。
物半導体層130aおよび酸化物半導体層130bからなる積層と、当該積層と電気的に
接続する導電層141および導電層151と、当該積層、導電層141および導電層15
1と接する酸化物半導体層130cと、酸化物半導体層130cと接する絶縁層160と
、絶縁層160と接する導電層170と、当該積層、導電層141、導電層151、酸化
物半導体層130c、絶縁層160および導電層170と接する絶縁層175と、絶縁層
175と接する絶縁層180と、絶縁層175および絶縁層180に設けられた開口部を
通じて導電層141および導電層151とそれぞれ電気的に接続する導電層142および
導電層152を有する。また、必要に応じて絶縁層180、導電層142および導電層1
52に接する絶縁層(平坦化膜)などを有していてもよい。
層(酸化物半導体層130a、酸化物半導体層130b)である点、領域233において
酸化物半導体層130が三層(酸化物半導体層130a、酸化物半導体層130b、酸化
物半導体層130c)である点、ならびに導電層141および導電層151と絶縁層16
0との間に酸化物半導体層の一部(酸化物半導体層130c)が介在している点を除き、
トランジスタ105と同様の構成を有する。
13(E)はトランジスタ112の上面図であり、図13(E)に示す一点鎖線M1-M
2方向の断面が図13(F)に相当する。また、図13(E)に示す一点鎖線M3-M4
方向の断面が図14(A)に相当する。また、一点鎖線M1-M2方向をチャネル長方向
、一点鎖線M3-M4方向をチャネル幅方向と呼称する。
酸化物半導体層130が二層(酸化物半導体層130a、酸化物半導体層130b)であ
る点、領域333において酸化物半導体層130が三層(酸化物半導体層130a、酸化
物半導体層130b、酸化物半導体層130c)である点を除き、トランジスタ106と
同様の構成を有する。
F)に示すチャネル長方向の断面図、ならびに図14(C)、(D)に示すチャネル幅方
向の断面図のように、酸化物半導体層130と基板115との間に導電層173を備えて
いてもよい。当該導電層を第2のゲート電極層(バックゲート)として用いることで、更
なるオン電流の増加や、しきい値電圧の制御を行うことができる。なお、図15(A)、
(B)、(C)、(D)、(E)、(F)に示す断面図において、導電層173の幅を酸
化物半導体層130よりも短くしてもよい。さらに、導電層173の幅を導電層170の
幅よりも短くしてもよい。
0(ドレイン電極層)は、図16(A)、(B)に示す上面図(酸化物半導体層130、
導電層140および導電層150のみを図示)のように酸化物半導体層の幅(WOS)よ
りも導電層140および導電層150の幅(WSD)が長く形成されていてもよいし、短
く形成されていてもよい。WOS≧WSD(WSDはWOS以下)とすることで、ゲート
電界が酸化物半導体層130全体にかかりやすくなり、トランジスタの電気特性を向上さ
せることができる。また、図16(C)に示すように、導電層140および導電層150
が酸化物半導体層130と重なる領域のみに形成されていてもよい。
ずれの構成においても、ゲート電極層である導電層170は、ゲート絶縁膜である絶縁層
160を介して酸化物半導体層130のチャネル幅方向を電気的に取り囲み、オン電流が
高められる。このようなトランジスタの構造を、surrounded channel
(s-channel)構造とよぶ。
酸化物半導体層130a、酸化物半導体層130bおよび酸化物半導体層130cを有す
るトランジスタにおいては、酸化物半導体層130を構成する二層または三層の材料を適
切に選択することで酸化物半導体層130bに電流を流すことができる。酸化物半導体層
130bに電流が流れることで、界面散乱の影響を受けにくく、高いオン電流を得ること
ができる。したがって、酸化物半導体層130bを厚くすることでオン電流が向上する場
合がある。
ことができる。
できる。
本実施の形態では、実施の形態2に示したトランジスタの構成要素について詳細を説明す
る。
理された金属基板などを用いることができる。または、トランジスタやフォトダイオード
が形成されたシリコン基板、および当該シリコン基板上に絶縁層、配線、コンタクトプラ
グとして機能を有する導電体等が形成されたものを用いることができる。なお、シリコン
基板にp-ch型のトランジスタを形成する場合は、n-型の導電型を有するシリコン基
板を用いることが好ましい。または、n-型またはi型のシリコン層を有するSOI基板
であってもよい。また、シリコン基板に設けるトランジスタがp-ch型である場合は、
トランジスタを形成する面の面方位は、(110)面であるシリコン基板を用いることが
好ましい。(110)面にp-ch型トランジスタを形成することで、移動度を高くする
ことができる。
ほか、酸化物半導体層130に酸素を供給する役割を担うことができる。したがって、絶
縁層120は酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含
む絶縁膜であることがより好ましい。例えば、膜の表面温度が100℃以上700℃以下
、好ましくは100℃以上500℃以下の加熱処理で行われるTDS法にて、酸素原子に
換算した酸素の放出量が1.0×1019atoms/cm3以上である膜とする。また
、基板115が他のデバイスが形成された基板である場合、絶縁層120は、層間絶縁膜
としての機能も有する。その場合は、表面が平坦になるようにCMP法等で平坦化処理を
行うことが好ましい。
窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム
、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどの酸化物絶縁膜
、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒
化物絶縁膜、またはこれらの混合材料を用いることができる。また、上記材料の積層であ
ってもよい。
a、酸化物半導体層130bおよび酸化物半導体層130cを絶縁層120側から順に積
んだ三層構造である場合を主として詳細を説明する。
0bに相当する層を用いればよい。
0aに相当する層および酸化物半導体層130bに相当する層を絶縁層120側から順に
積んだ積層を用いればよい。この構成の場合、酸化物半導体層130aと酸化物半導体層
130bとを入れ替えることもできる。
三層構造の酸化物半導体層130に対して他の酸化物半導体層を付加する構成とすること
ができる。
体層130cよりも電子親和力(真空準位から伝導帯下端までのエネルギー)が大きい酸
化物半導体を用いる。電子親和力は、真空準位と価電子帯上端とのエネルギー差(イオン
化ポテンシャル)から、伝導帯下端と価電子帯上端とのエネルギー差(エネルギーギャッ
プ)を差し引いた値として求めることができる。
成する金属元素を一種以上含み、例えば、伝導帯下端のエネルギーが酸化物半導体層13
0bよりも、0.05eV、0.07eV、0.1eV、0.15eVのいずれか以上で
あって、2eV、1eV、0.5eV、0.4eVのいずれか以下の範囲で真空準位に近
い酸化物半導体で形成することが好ましい。
ち、伝導帯下端のエネルギーが最も小さい酸化物半導体層130bにチャネルが形成され
る。
上含んで構成されるため、酸化物半導体層130bと絶縁層120が接した場合の界面と
比較して、酸化物半導体層130bと酸化物半導体層130aとの界面には界面準位が形
成されにくくなる。該界面準位はチャネルを形成することがあるため、トランジスタのし
きい値電圧が変動することがある。したがって、酸化物半導体層130aを設けることに
より、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。
また、当該トランジスタの信頼性を向上させることができる。
上含んで構成されるため、酸化物半導体層130bとゲート絶縁膜(絶縁層160)が接
した場合の界面と比較して、酸化物半導体層130bと酸化物半導体層130cとの界面
ではキャリアの散乱が起こりにくくなる。したがって、酸化物半導体層130cを設ける
ことにより、トランジスタの電界効果移動度を高くすることができる。
、Ge、Y、Zr、Sn、La、CeまたはHfを酸化物半導体層130bよりも高い原
子数比で含む材料を用いることができる。具体的には、当該原子数比を1.5倍以上、好
ましくは2倍以上、さらに好ましくは3倍以上とする。前述の元素は酸素と強く結合する
ため、酸素欠損が酸化物半導体層に生じることを抑制する機能を有する。すなわち、酸化
物半導体層130aおよび酸化物半導体層130cは、酸化物半導体層130bよりも酸
素欠損が生じにくいということができる。
cとして用いることのできる酸化物半導体は、少なくともInもしくはZnを含むことが
好ましい。または、InとZnの双方を含むことが好ましい。また、該酸化物半導体を用
いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーを
含むことが好ましい。
タビライザーとしては、ランタノイドである、La、Ce、Pr、Nd、Sm、Eu、G
d、Tb、Dy、Ho、Er、Tm、Yb、Lu等がある。
n-Zn酸化物、Sn-Zn酸化物、Al-Zn酸化物、Zn-Mg酸化物、Sn-Mg
酸化物、In-Mg酸化物、In-Ga酸化物、In-Ga-Zn酸化物、In-Al-
Zn酸化物、In-Sn-Zn酸化物、Sn-Ga-Zn酸化物、Al-Ga-Zn酸化
物、Sn-Al-Zn酸化物、In-Hf-Zn酸化物、In-La-Zn酸化物、In
-Ce-Zn酸化物、In-Pr-Zn酸化物、In-Nd-Zn酸化物、In-Sm-
Zn酸化物、In-Eu-Zn酸化物、In-Gd-Zn酸化物、In-Tb-Zn酸化
物、In-Dy-Zn酸化物、In-Ho-Zn酸化物、In-Er-Zn酸化物、In
-Tm-Zn酸化物、In-Yb-Zn酸化物、In-Lu-Zn酸化物、In-Sn-
Ga-Zn酸化物、In-Hf-Ga-Zn酸化物、In-Al-Ga-Zn酸化物、I
n-Sn-Al-Zn酸化物、In-Sn-Hf-Zn酸化物、In-Hf-Al-Zn
酸化物を用いることができる。
酸化物という意味である。また、InとGaとZn以外の金属元素が入っていてもよい。
また、本明細書においては、In-Ga-Zn酸化物で構成した膜をIGZO膜とも呼ぶ
。
いてもよい。なお、Mは、Ga、Y、Zr、La、Ce、またはNdから選ばれた一つの
金属元素または複数の金属元素を示す。また、In2SnO5(ZnO)n(n>0、且
つ、nは整数)で表記される材料を用いてもよい。
少なくともインジウム、亜鉛およびM(Al、Ti、Ga、Ge、Y、Zr、Sn、La
、CeまたはHf等の金属)を含むIn-M-Zn酸化物であるとき、酸化物半導体層1
30aをIn:M:Zn=x1:y1:z1[原子数比]、酸化物半導体層130bをI
n:M:Zn=x2:y2:z2[原子数比]、酸化物半導体層130cをIn:M:Z
n=x3:y3:z3[原子数比]とすると、y1/x1およびy3/x3がy2/x2
よりも大きくなることが好ましい。y1/x1およびy3/x3はy2/x2よりも1.
5倍以上、好ましくは2倍以上、さらに好ましくは3倍以上とする。このとき、酸化物半
導体層130bにおいて、y2がx2以上であるとトランジスタの電気特性を安定させる
ことができる。ただし、y2がx2の3倍以上になると、トランジスタの電界効果移動度
が低下してしまうため、y2はx2の3倍未満であることが好ましい。
合において、InおよびMの原子数比率は、好ましくはInが50atomic%未満、
Mが50atomic%以上、さらに好ましくはInが25atomic%未満、Mが7
5atomic%以上とする。また、酸化物半導体層130bのZnおよびOを除いての
InおよびMの原子数比率は、好ましくはInが25atomic%以上、Mが75at
omic%未満、さらに好ましくはInが34atomic%以上、Mが66atomi
c%未満とする。
cよりもインジウムの含有量を多くするとよい。酸化物半導体では主として重金属のs軌
道がキャリア伝導に寄与しており、Inの含有率を多くすることにより、より多くのs軌
道が重なるため、InがMよりも多い組成となる酸化物はInがMと同等または少ない組
成となる酸化物と比較して移動度が高くなる。そのため、酸化物半導体層130bにイン
ジウムの含有量が多い酸化物を用いることで、高い電界効果移動度のトランジスタを実現
することができる。
0nm以下、さらに好ましくは5nm以上25nm以下とする。また、酸化物半導体層1
30bの厚さは、3nm以上200nm以下、好ましくは5nm以上150nm以下、さ
らに好ましくは10nm以上100nm以下とする。また、酸化物半導体層130cの厚
さは、1nm以上50nm以下、好ましくは2nm以上30nm以下、さらに好ましくは
3nm以上15nm以下とする。また、酸化物半導体層130bは、酸化物半導体層13
0cより厚い方が好ましい。
酸化物半導体層中の不純物濃度を低減し、酸化物半導体層を真性または実質的に真性にす
ることが有効である。ここで、実質的に真性とは、酸化物半導体層のキャリア密度が、1
×1015/cm3未満であること、好ましくは1×1013/cm3未満であること、
さらに好ましくは8×1011/cm3未満であること、さらに好適には1×108/c
m3未満1×10-9/cm3以上であることとする。
元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密
度を増大させてしまう。また、シリコンは酸化物半導体層中で不純物準位の形成に寄与す
る。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある
。したがって、酸化物半導体層130a、酸化物半導体層130bおよび酸化物半導体層
130cの層中や、それぞれの界面において不純物濃度を低減させることが好ましい。
y Ion Mass Spectrometry)分析で見積もられる水素濃度が、1
×1017atoms/cm3以上2×1020atoms/cm3以下の範囲であって
、好ましくは5×1019atoms/cm3以下、より好ましくは1×1019ato
ms/cm3以下、さらに好ましくは5×1018atoms/cm3以下になる領域を
有するように制御する。また、窒素濃度は、5×1016atoms/cm3以上5×1
019atoms/cm3未満の範囲であって、好ましくは5×1018atoms/c
m3以下、より好ましくは1×1018atoms/cm3以下、さらに好ましくは5×
1017atoms/cm3以下になる領域を有するように制御する。
がある。酸化物半導体層の結晶性を低下させないためには、シリコン濃度を1×1018
atoms/cm3以上1×1019atoms/cm3未満の範囲であって、好ましく
は5×1018atoms/cm3未満になる領域を有するように制御する。また、炭素
濃度を6×1017atoms/cm3以上1×1019atoms/cm3未満の範囲
であって、好ましくは5×1018atoms/cm3未満、さらに好ましくは1×10
18atoms/cm3未満になる領域を有するように制御する。
スタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を0.1V、5
V、または、10V程度とした場合に、トランジスタのチャネル幅あたりのオフ電流を数
yA/μm乃至数zA/μmにまで低減することが可能となる。
記理由により酸化物半導体層のチャネルとなる領域は、本発明の一態様のトランジスタの
ようにゲート絶縁膜と接しない構造が好ましいということができる。また、ゲート絶縁膜
と酸化物半導体層との界面にチャネルが形成される場合、該界面でキャリアの散乱が起こ
り、トランジスタの電界効果移動度が低くなることがある。このような観点からも、酸化
物半導体層のチャネルとなる領域はゲート絶縁膜から離すことが好ましいといえる。
、酸化物半導体層130cの積層構造とすることで、酸化物半導体層130bにチャネル
を形成することができ、高い電界効果移動度および安定した電気特性を有したトランジス
タを形成することができる。
造においては、伝導帯下端のエネルギーが連続的に変化する。これは、酸化物半導体層1
30a、酸化物半導体層130b、酸化物半導体層130cの組成が近似することにより
、酸素が相互に拡散しやすい点からも理解される。したがって、酸化物半導体層130a
、酸化物半導体層130b、酸化物半導体層130cは組成が異なる層の積層体ではある
が、物性的に連続であるということもでき、図面において、当該積層体のそれぞれの界面
は点線で表している。
連続接合(ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するU字型の
井戸構造(U Shape Well))が形成されるように作製する。すなわち、各層
の界面にトラップ中心や再結合中心のような欠陥準位を形成するような不純物が存在しな
いように積層構造を形成する。仮に、積層された酸化物半導体層の層間に不純物が混在し
ていると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結
合により消滅してしまう。
1:3:2、1:3:3、1:3:4、1:3:6、1:4:5、1:6:4または1:
9:6(原子数比)などのIn-Ga-Zn酸化物などを用いることができる。また、酸
化物半導体層130bにはIn:Ga:Zn=1:1:1、2:1:3、5:5:6、ま
たは3:1:2(原子数比)などのIn-Ga-Zn酸化物などを用いることができる。
なお、上記酸化物をスパッタターゲットとして成膜を行った場合、成膜される酸化物半導
体層130a、酸化物半導体層130b、および酸化物半導体層130cの原子数比は必
ずしも同一とならない。
ルは酸化物半導体層130bに形成される。酸化物半導体層130は伝導帯下端のエネル
ギーが連続的に変化しているため、U字型井戸とも呼ぶことができる。また、このような
構成で形成されたチャネルを埋め込みチャネルということもできる。
絶縁層との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る。酸化物
半導体層130aおよび酸化物半導体層130cがあることにより、酸化物半導体層13
0bと当該トラップ準位とを遠ざけることができる。
ーと、酸化物半導体層130bの伝導帯下端のエネルギーとの差が小さい場合、酸化物半
導体層130bの電子が該エネルギー差を越えてトラップ準位に達することがある。電子
がトラップ準位に捕獲されることで、絶縁層界面にマイナスの電荷が生じ、トランジスタ
のしきい値電圧はプラス方向にシフトしてしまう。
結晶部が含まれることが好ましい。特にc軸に配向した結晶を用いることでトランジスタ
に安定した電気特性を付与することができる。また、c軸に配向した結晶は歪曲に強く、
フレキシブル基板を用いた半導体装置の信頼性を向上させることができる。
50には、例えば、Al、Cr、Cu、Ta、Ti、Mo、W、Ni、Mn、Nd、Sc
、および当該金属材料の合金から選ばれた材料の単層、または積層を用いることができる
。代表的には、特に酸素と結合しやすいTiや、後のプロセス温度が比較的高くできるこ
となどから、融点の高いWを用いることがより好ましい。また、低抵抗のCuやCu-M
nなどの合金と上記材料との積層を用いてもよい。トランジスタ105、トランジスタ1
06、トランジスタ111、トランジスタ112においては、例えば、導電層141およ
び導電層151にW、導電層142および導電層152にTiとAlとの積層膜などを用
いることができる。
た酸化物半導体層の一部の領域では酸化物半導体層中の酸素が脱離し、酸素欠損が形成さ
れる。層中に僅かに含まれる水素と当該酸素欠損が結合することにより当該領域は顕著に
n型化する。したがって、n型化した当該領域はトランジスタのソースまたはドレインと
して作用させることができる。
よい。窒素をドーピングすることで酸素を引き抜く性質を適度に弱めることができ、n型
化した領域がチャネル領域まで拡大することを防ぐことができる。また、導電層140お
よび導電層150をn型の半導体層との積層とし、n型の半導体層と酸化物半導体層を接
触させることによってもn型化した領域がチャネル領域まで拡大することを防ぐことがで
きる。n型の半導体層としては、窒素が添加されたIn-Ga-Zn酸化物、酸化亜鉛、
酸化インジウム、酸化スズ、酸化インジウムスズなどを用いることができる。
酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸
化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、
酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、
絶縁層160は上記材料の積層であってもよい。なお、絶縁層160に、La、N、Zr
などを、不純物として含んでいてもよい。
、窒素、シリコン、ハフニウムなどを有する。具体的には、酸化ハフニウム、および酸化
シリコンまたは酸化窒化シリコンを含むと好ましい。
誘電率が高い。したがって、酸化シリコンを用いた場合と比べて、絶縁層160の膜厚を
大きくできるため、トンネル電流によるリーク電流を小さくすることができる。即ち、オ
フ電流の小さいトランジスタを実現することができる。さらに、結晶構造を有する酸化ハ
フニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率を備える。したが
って、オフ電流の小さいトランジスタとするためには、結晶構造を有する酸化ハフニウム
を用いることが好ましい。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる
。ただし、本発明の一態様は、これらに限定されない。
放出量の少ない膜を用いることが好ましい。窒素酸化物の放出量の多い絶縁層と酸化物半
導体が接した場合、窒素酸化物に起因する準位密度が高くなることがある。絶縁層120
および絶縁層160には、例えば、窒素酸化物の放出量の少ない酸化窒化シリコン膜また
は酸化窒化アルミニウム膜等の酸化物絶縁層を用いることができる。
出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニアの放出量が1×10
18個/cm3以上5×1019個/cm3以下である。なお、アンモニアの放出量は、
膜の表面温度が50℃以上650℃以下、好ましくは50℃以上550℃以下の加熱処理
による放出量とする。
タのしきい値電圧のシフトを低減することが可能であり、トランジスタの電気特性の変動
を低減することができる。
、Cu、Y、Zr、Mo、Ru、Ag、Mn、Nd、Sc、TaおよびWなどの導電膜を
用いることができる。また、上記材料の合金や上記材料の導電性窒化物を用いてもよい。
また、上記材料、上記材料の合金、および上記材料の導電性窒化物から選ばれた複数の材
料の積層であってもよい。代表的には、タングステン、タングステンと窒化チタンの積層
、タングステンと窒化タンタルの積層などを用いることができる。また、低抵抗のCuま
たはCu-Mnなどの合金や上記材料とCuまたはCu-Mnなどの合金との積層を用い
てもよい。本実施の形態では、導電層171に窒化タンタル、導電層172にタングステ
ンを用いて導電層170を形成する。
とができる。実施の形態2に示したトランジスタ103、トランジスタ104、トランジ
スタ106、トランジスタ109、トランジスタ110、およびトランジスタ112では
、絶縁層175として水素を含む絶縁膜を用いることで酸化物半導体層の一部をn型化す
ることができる。また、窒化絶縁膜は水分などのブロッキング膜としての作用も有し、ト
ランジスタの信頼性を向上させることができる。
態2に示したトランジスタ101、トランジスタ102、トランジスタ105、トランジ
スタ107、トランジスタ108、およびトランジスタ111では絶縁層175に酸化ア
ルミニウム膜を用いることが好ましい。酸化アルミニウム膜は、水素、水分などの不純物
、および酸素の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミ
ニウム膜は、トランジスタの作製工程中および作製後において、水素、水分などの不純物
の酸化物半導体層130への混入防止、酸素の酸化物半導体層からの放出防止、絶縁層1
20からの酸素の不必要な放出防止の効果を有する保護膜として用いることに適している
。また、酸化アルミニウム膜に含まれる酸素を酸化物半導体層中に拡散させることもでき
る。
は、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリ
コン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ラ
ンタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用い
ることができる。また、当該絶縁層は上記材料の積層であってもよい。
とが好ましい。絶縁層180から放出される酸素は絶縁層160を経由して酸化物半導体
層130のチャネル形成領域に拡散させることができることから、チャネル形成領域に形
成された酸素欠損に酸素を補填することができる。したがって、安定したトランジスタの
電気特性を得ることができる。
の微細化によりトランジスタの電気特性が悪化することが知られており、特にチャネル幅
が縮小するとオン電流が低下する。
る酸化物半導体層130bを覆うように酸化物半導体層130cが形成されており、チャ
ネル形成層とゲート絶縁膜が接しない構成となっている。そのため、チャネル形成層とゲ
ート絶縁膜との界面で生じるキャリアの散乱を抑えることができ、トランジスタのオン電
流を大きくすることができる。
ネル幅方向を電気的に取り囲むようにゲート電極層(導電層170)が形成されているた
め、酸化物半導体層130に対しては上面に垂直な方向からのゲート電界に加えて、側面
に垂直な方向からのゲート電界が印加される。すなわち、チャネル形成層に対して全体的
にゲート電界が印加されることになり実効チャネル幅が拡大するため、さらにオン電流を
高められる。
は、チャネルが形成される酸化物半導体層130bを酸化物半導体層130a上に形成す
ることで界面準位を形成しにくくする効果を有する。また、本発明の一態様における酸化
物半導体層130が三層のトランジスタでは、酸化物半導体層130bを三層構造の中間
に位置する層とすることで上下からの不純物混入の影響を排除できる効果などを併せて有
する。そのため、上述したトランジスタのオン電流の向上に加えて、しきい値電圧の安定
化や、S値(サブスレッショルド値)の低減をはかることができる。したがって、ゲート
電圧VGが0V時の電流を下げることができ、消費電力を低減させることができる。また
、トランジスタのしきい値電圧が安定化することから、半導体装置の長期信頼性を向上さ
せることができる。また、本発明の一態様のトランジスタは、微細化にともなう電気特性
の劣化が抑えられることから、集積度の高い半導体装置の形成に適しているといえる。
ッタ法やプラズマCVD法により形成することができるが、他の方法、例えば、熱CVD
法により形成してもよい。熱CVD法の例としては、MOCVD(Metal Orga
nic Chemical Vapor Deposition)法やALD(Atom
ic Layer Deposition)法などがある。
されることが無いという利点を有する。
大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで
成膜を行ってもよい。
ーに導入・反応させ、これを繰り返すことで成膜を行う。原料ガスと一緒に不活性ガス(
アルゴン、或いは窒素など)をキャリアガスとして導入しても良い。例えば2種類以上の
原料ガスを順番にチャンバーに供給してもよい。その際、複数種の原料ガスが混ざらない
ように第1の原料ガスの反応後、不活性ガスを導入し、第2の原料ガスを導入する。ある
いは、不活性ガスを導入する代わりに真空排気によって第1の原料ガスを排出した後、第
2の原料ガスを導入してもよい。第1の原料ガスが基板の表面に吸着・反応して第1の層
を成膜し、後から導入される第2の原料ガスが吸着・反応して、第2の層が第1の層上に
積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数
回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガ
ス導入の繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり
、微細なFETを作製する場合に適している。
金属膜、半導体膜、無機絶縁膜など様々な膜を形成することができ、例えば、In-Ga
-Zn-O膜を成膜する場合には、トリメチルインジウム(In(CH3)3)、トリメ
チルガリウム(Ga(CH3)3)、およびジメチル亜鉛(Zn(CH3)2)を用いる
ことができる。これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチ
ルガリウム(Ga(C2H5)3)を用いることもでき、ジメチル亜鉛に代えてジエチル
亜鉛(Zn(C2H5)2)を用いることもできる。
ハフニウム前駆体を含む液体(ハフニウムアルコキシドや、テトラキスジメチルアミドハ
フニウム(TDMAH、Hf[N(CH3)2]4)やテトラキス(エチルメチルアミド
)ハフニウムなどのハフニウムアミド)を気化させた原料ガスと、酸化剤としてオゾン(
O3)の2種類のガスを用いる。
とアルミニウム前駆体を含む液体(トリメチルアルミニウム(TMA、Al(CH3)3
)など)を気化させた原料ガスと、酸化剤としてH2Oの2種類のガスを用いる。他の材
料としては、トリス(ジメチルアミド)アルミニウム、トリイソブチルアルミニウム、ア
ルミニウムトリス(2,2,6,6-テトラメチル-3,5-ヘプタンジオナート)など
がある。
ロロジシランを被成膜面に吸着させ、酸化性ガス(O2、一酸化二窒素)のラジカルを供
給して吸着物と反応させる。
スとB2H6ガスを順次導入して初期タングステン膜を形成し、その後、WF6ガスとH
2ガスを順次導入してタングステン膜を形成する。なお、B2H6ガスに代えてSiH4
ガスを用いてもよい。
膜を成膜する場合には、In(CH3)3ガスとO3ガスを順次導入してIn-O層を形
成し、その後、Ga(CH3)3ガスとO3ガスを順次導入してGaO層を形成し、更に
その後Zn(CH3)2ガスとO3ガスを順次導入してZnO層を形成する。なお、これ
らの層の順番はこの例に限らない。これらのガスを用いてIn-Ga-O層やIn-Zn
-O層、Ga-Zn-O層などの混合化合物層を形成しても良い。なお、O3ガスに変え
てAr等の不活性ガスでバブリングして得られたH2Oガスを用いても良いが、Hを含ま
ないO3ガスを用いる方が好ましい。
できる。
以下では、本発明の一態様に用いることのできる酸化物半導体膜の構造について説明する
。
配置されている状態をいう。したがって、-5°以上5°以下の場合も含まれる。また、
「垂直」とは、二つの直線が80°以上100°以下の角度で配置されている状態をいう
。したがって、85°以上95°以下の場合も含まれる。
。
単結晶酸化物半導体膜とは、CAAC-OS(C Axis Aligned Crys
talline Oxide Semiconductor)膜、多結晶酸化物半導体膜
、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
scope)によって、CAAC-OS膜の明視野像および回折パターンの複合解析像(
高分解能TEM像ともいう。)を観察することで複数の結晶部を確認することができる。
一方、高分解能TEM像によっても明確な結晶部同士の境界、即ち結晶粒界(グレインバ
ウンダリーともいう。)を確認することができない。そのため、CAAC-OS膜は、結
晶粒界に起因する電子移動度の低下が起こりにくいといえる。
、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は
、CAAC-OS膜の膜を形成する面(被形成面ともいう。)または上面の凹凸を反映し
た形状であり、CAAC-OS膜の被形成面または上面と平行に配列する。
すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認
できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
置を用いて構造解析を行うと、例えばInGaZnO4の結晶を有するCAAC-OS膜
のout-of-plane法による解析では、回折角(2θ)が31°近傍にピークが
現れる場合がある。このピークは、InGaZnO4の結晶の(009)面に帰属される
ことから、CAAC-OS膜の結晶がc軸配向性を有し、c軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。
による解析では、2θが31°近傍のピークの他に、2θが36°近傍にもピークが現れ
る場合がある。2θが36°近傍のピークは、CAAC-OS膜中の一部に、c軸配向性
を有さない結晶が含まれることを示している。CAAC-OS膜は、2θが31°近傍に
ピークを示し、2θが36°近傍にピークを示さないことが好ましい。
シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコ
ンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化
物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる
要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径
(または分子半径)が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の
原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純
物は、キャリアトラップやキャリア発生源となる場合がある。
半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによって
キャリア発生源となることがある。
実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜
は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、
当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性(
ノーマリーオンともいう。)になることが少ない。また、高純度真性または実質的に高純
度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導
体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとな
る。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要す
る時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が
高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定と
なる場合がある。
の変動が小さい。
域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜
に含まれる結晶部は、1nm以上100nm以下、または1nm以上10nm以下の大き
さであることが多い。特に、1nm以上10nm以下、または1nm以上3nm以下の微
結晶であるナノ結晶(nc:nanocrystal)を有する酸化物半導体膜を、nc
-OS(nanocrystalline Oxide Semiconductor)
膜と呼ぶ。また、nc-OS膜は、例えば、高分解能TEM像では、結晶粒界を明確に確
認できない場合がある。
3nm以下の領域)において原子配列に周期性を有する。また、nc-OS膜は、異なる
結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。し
たがって、nc-OS膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かな
い場合がある。例えば、nc-OS膜に対し、結晶部よりも大きい径のX線を用いるXR
D装置を用いて構造解析を行うと、out-of-plane法による解析では、結晶面
を示すピークが検出されない。また、nc-OS膜に対し、結晶部よりも大きいプローブ
径(例えば50nm以上)の電子線を用いる電子回折(制限視野電子回折ともいう。)を
行うと、ハローパターンのような回折パターンが観測される。一方、nc-OS膜に対し
、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子
回折を行うと、スポットが観測される。また、nc-OS膜に対しナノビーム電子回折を
行うと、円を描くように(リング状に)輝度の高い領域が観測される場合がある。また、
nc-OS膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが
観測される場合がある。
ため、nc-OS膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、
nc-OS膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、nc-O
S膜は、CAAC-OS膜と比べて欠陥準位密度が高くなる。
物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
lane法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半
導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半
導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが
観測される。
を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化
物半導体(amorphous-like OS:amorphous-like Ox
ide Semiconductor)膜と呼ぶ。
う。)が観察される場合がある。また、高分解能TEM像において、明確に結晶部を確認
することのできる領域と、結晶部を確認することのできない領域と、を有する。amor
phous-like OS膜は、TEMによる観察程度の微量な電子照射によって、結
晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なnc-OS膜であれば
、TEMによる観察程度の微量な電子照射による結晶化はほとんど見られない。
測は、高分解能TEM像を用いて行うことができる。例えば、InGaZnO4の結晶は
層状構造を有し、In-O層の間に、Ga-Zn-O層を2層有する。InGaZnO4
の結晶の単位格子は、In-O層を3層有し、またGa-Zn-O層を6層有する、計9
層がc軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は
、(009)面の格子面間隔(d値ともいう。)と同程度であり、結晶構造解析からその
値は0.29nmと求められている。そのため、高分解能TEM像における格子縞に着目
し、格子縞の間隔が0.28nm以上0.30nm以下である箇所においては、それぞれ
の格子縞がInGaZnO4の結晶のa-b面に対応する。
e OS膜、微結晶酸化物半導体膜、CAAC-OS膜のうち、二種以上を有する積層膜
であってもよい。
できる。
本実施の形態では、先の実施の形態で説明した記憶装置を含むCPUについて説明する。
例の構成を示すブロック図である。
ic logic unit、演算回路)、ALUコントローラ1192、インストラク
ションデコーダ1193、インタラプトコントローラ1194、タイミングコントローラ
1195、レジスタ1196、レジスタコントローラ1197、バスインターフェース1
198(Bus I/F)、書き換え可能なROM1199、およびROMインターフェ
ース1189(ROM I/F)を有している。基板1190は、半導体基板、SOI基
板、ガラス基板などを用いる。ROM1199およびROMインターフェース1189は
、別チップに設けてもよい。もちろん、図17に示すCPUは、その構成を簡略化して示
した一例にすぎず、実際のCPUはその用途によって多種多様な構成を有している。例え
ば、図17に示すCPUまたは演算回路を含む構成を一つのコアとし、当該コアを複数含
み、それぞれのコアが並列で動作するような構成としてもよい。また、CPUが内部演算
回路やデータバスで扱えるビット数は、例えば8ビット、16ビット、32ビット、64
ビットなどとすることができる。
デコーダ1193に入力され、デコードされた後、ALUコントローラ1192、インタ
ラプトコントローラ1194、レジスタコントローラ1197、タイミングコントローラ
1195に入力される。
ラ1197、タイミングコントローラ1195は、デコードされた命令に基づき、各種制
御を行う。具体的にALUコントローラ1192は、ALU1191の動作を制御するた
めの信号を生成する。また、インタラプトコントローラ1194は、CPUのプログラム
実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状
態から判断し、処理する。レジスタコントローラ1197は、レジスタ1196のアドレ
スを生成し、CPUの状態に応じてレジスタ1196の読み出しや書き込みを行う。
2、インストラクションデコーダ1193、インタラプトコントローラ1194、および
レジスタコントローラ1197の動作のタイミングを制御する信号を生成する。例えばタ
イミングコントローラ1195は、基準クロック信号を元に、内部クロック信号を生成す
る内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
1196のメモリセルとして、先の実施の形態に示したトランジスタを用いることができ
る。
指示に従い、レジスタ1196における保持動作の選択を行う。すなわち、レジスタ11
96が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量
素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が
選択されている場合、レジスタ1196内のメモリセルへの、電源電圧の供給が行われる
。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換え
が行われ、レジスタ1196内のメモリセルへの電源電圧の供給を停止することができる
。
記憶素子1200は、電源遮断で記憶データが揮発する回路1201と、電源遮断で記憶
データが揮発しない回路1202と、スイッチ1203と、スイッチ1204と、論理素
子1206と、容量素子1207と、選択機能を有する回路1220と、を有する。回路
1202は、容量素子1208と、トランジスタ1209と、トランジスタ1210と、
を有する。なお、記憶素子1200は、必要に応じて、ダイオード、抵抗素子、インダク
タなどのその他の素子をさらに有していても良い。
記憶素子1200への電源電圧の供給が停止した際、回路1202のトランジスタ120
9の第1ゲートには接地電位(0V)、またはトランジスタ1209がオフする電位が入
力され続ける構成とする。例えば、トランジスタ1209の第1ゲートが抵抗等の負荷を
介して接地される構成とする。
て構成され、スイッチ1204は、一導電型とは逆の導電型(例えば、pチャネル型)の
トランジスタ1214を用いて構成した例を示す。ここで、スイッチ1203の第1の端
子はトランジスタ1213のソースとドレインの一方に対応し、スイッチ1203の第2
の端子はトランジスタ1213のソースとドレインの他方に対応し、スイッチ1203は
トランジスタ1213のゲートに入力される制御信号RDによって、第1の端子と第2の
端子の間の導通または非導通(つまり、トランジスタ1213のオン状態またはオフ状態
)が選択される。スイッチ1204の第1の端子はトランジスタ1214のソースとドレ
インの一方に対応し、スイッチ1204の第2の端子はトランジスタ1214のソースと
ドレインの他方に対応し、スイッチ1204はトランジスタ1214のゲートに入力され
る制御信号RDによって、第1の端子と第2の端子の間の導通または非導通(つまり、ト
ランジスタ1214のオン状態またはオフ状態)が選択される。
ちの一方、およびトランジスタ1210のゲートと電気的に接続される。ここで、接続部
分をノードM2とする。トランジスタ1210のソースとドレインの一方は、低電源電位
を供給することのできる配線(例えばGND線)に電気的に接続され、他方は、スイッチ
1203の第1の端子(トランジスタ1213のソースとドレインの一方)と電気的に接
続される。スイッチ1203の第2の端子(トランジスタ1213のソースとドレインの
他方)はスイッチ1204の第1の端子(トランジスタ1214のソースとドレインの一
方)と電気的に接続される。スイッチ1204の第2の端子(トランジスタ1214のソ
ースとドレインの他方)は電源電位VDDを供給することのできる配線と電気的に接続さ
れる。スイッチ1203の第2の端子(トランジスタ1213のソースとドレインの他方
)と、スイッチ1204の第1の端子(トランジスタ1214のソースとドレインの一方
)と、論理素子1206の入力端子と、容量素子1207の一対の電極のうちの一方と、
は電気的に接続される。ここで、接続部分をノードM1とする。容量素子1207の一対
の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電
源電位(GND等)または高電源電位(VDD等)が入力される構成とすることができる
。容量素子1207の一対の電極のうちの他方は、低電源電位を供給することのできる配
線(例えばGND線)と電気的に接続される。容量素子1208の一対の電極のうちの他
方は、一定の電位が入力される構成とすることができる。例えば、低電源電位(GND等
)または高電源電位(VDD等)が入力される構成とすることができる。容量素子120
8の一対の電極のうちの他方は、低電源電位を供給することのできる配線(例えばGND
線)と電気的に接続される。
積極的に利用することによって省略することも可能である。
る。スイッチ1203およびスイッチ1204は、制御信号WEとは異なる制御信号RD
によって第1の端子と第2の端子の間の導通状態または非導通状態を選択され、一方のス
イッチの第1の端子と第2の端子の間が導通状態のとき他方のスイッチの第1の端子と第
2の端子の間は非導通状態となる。
ゲート)を有する構成を図示している。第1ゲートには制御信号WEを入力し、第2ゲー
トには制御信号WE2を入力することができる。制御信号WE2は、一定の電位の信号と
すればよい。当該一定の電位には、例えば、接地電位GNDやトランジスタ1209のソ
ース電位よりも小さい電位などが選ばれる。このとき、制御信号WE2は、トランジスタ
1209のしきい値電圧を制御するための電位信号であり、トランジスタ1209のゲー
ト電圧VGが0V時の電流をより低減することができる。また、制御信号WE2は、制御
信号WEと同じ電位信号であってもよい。なお、トランジスタ1209としては、第2ゲ
ートを有さないトランジスタを用いることもできる。
に対応する信号が入力される。図18では、回路1201から出力された信号が、トラン
ジスタ1209のソースとドレインの他方に入力される例を示した。スイッチ1203の
第2の端子(トランジスタ1213のソースとドレインの他方)から出力される信号は、
論理素子1206によってその論理値が反転された反転信号となり、回路1220を介し
て回路1201に入力される。
レインの他方)から出力される信号は、論理素子1206および回路1220を介して回
路1201に入力する例を示したがこれに限定されない。スイッチ1203の第2の端子
(トランジスタ1213のソースとドレインの他方)から出力される信号が、論理値を反
転させられることなく、回路1201に入力されてもよい。例えば、回路1201内に、
入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合
に、スイッチ1203の第2の端子(トランジスタ1213のソースとドレインの他方)
から出力される信号を当該ノードに入力することができる。
タ1209以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板119
0にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層または
シリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子
1200に用いられるトランジスタ全てを、チャネルが酸化物半導体層で形成されるトラ
ンジスタとすることもできる。または、記憶素子1200は、トランジスタ1209以外
にも、チャネルが酸化物半導体層で形成されるトランジスタを含んでいてもよく、残りの
トランジスタは酸化物半導体以外の半導体でなる層または基板1190にチャネルが形成
されるトランジスタとすることもできる。
また、論理素子1206としては、例えばインバータやクロックドインバータ等を用いる
ことができる。
は、回路1201に記憶されていたデータを、回路1202に設けられた容量素子120
8によって保持することができる。
例えば、酸化物半導体層にチャネルが形成されるトランジスタのオフ電流は、結晶性を有
するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。その
ため、当該トランジスタをトランジスタ1209として用いることによって、記憶素子1
200に電源電圧が供給されない間も容量素子1208に保持された信号は長期間にわた
り保たれる。こうして、記憶素子1200は電源電圧の供給が停止した間も記憶内容(デ
ータ)を保持することが可能である。
作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路1201が
元のデータを保持しなおすまでの時間を短くすることができる。
1210のゲートに入力される。そのため、記憶素子1200への電源電圧の供給が再開
された後、容量素子1208によって保持された信号を、トランジスタ1210の状態(
オン状態、またはオフ状態)に変換して、回路1202から読み出すことができる。それ
故、容量素子1208に保持された信号に対応する電位が多少変動していても、元の信号
を正確に読み出すことが可能である。
記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐこ
とができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰
することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、また
は複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を
抑えることができる。
200は、DSP(Digital Signal Processor)、カスタムL
SI、PLD(Programmable Logic Device)等のLSI、R
F-ID(Radio Frequency Identification)にも応用
可能である。
ことができる。
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備
えた画像再生装置(代表的にはDVD:Digital Versatile Disc
等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置)に用いること
ができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器と
して、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ
、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプ
レイ)、ナビゲーションシステム、音響再生装置(カーオーディオ、デジタルオーディオ
プレイヤー等)、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ
払い機(ATM)、自動販売機などが挙げられる。これら電子機器の具体例を図19に示
す。
904、マイクロフォン905、スピーカー906、操作キー907、スタイラス908
等を有する。なお、図19(A)に示した携帯型ゲーム機は、2つの表示部903と表示
部904とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない
。
操作キー914、レンズ915、接続部916等を有する。操作キー914およびレンズ
915は第1筐体911に設けられており、表示部913は第2筐体912に設けられて
いる。そして、第1筐体911と第2筐体912とは、接続部916により接続されてお
り、第1筐体911と第2筐体912の間の角度は、接続部916により変更が可能であ
る。表示部913における映像を、接続部916における第1筐体911と第2筐体91
2との間の角度に従って切り替える構成としても良い。
ーボード923、ポインティングデバイス924等を有する。
33等を有する。表示部932はタッチパネルとなっていてもよい。
を有する。表示部942が有するタッチパネル機能により情報の入力を行うことができる
。
954等を有する。
できる。
41 絶縁層
44 絶縁層
51 トランジスタ
52 トランジスタ
53 トランジスタ
54 トランジスタ
55 トランジスタ
58 活性層
59 容量素子
71 配線
72 配線
73 配線
74 配線
75 配線
76 配線
80 絶縁層
81 導電体
93 回路
101 トランジスタ
102 トランジスタ
103 トランジスタ
104 トランジスタ
105 トランジスタ
106 トランジスタ
107 トランジスタ
108 トランジスタ
109 トランジスタ
110 トランジスタ
111 トランジスタ
112 トランジスタ
115 基板
120 絶縁層
130 酸化物半導体層
130a 酸化物半導体層
130b 酸化物半導体層
130c 酸化物半導体層
140 導電層
141 導電層
142 導電層
150 導電層
151 導電層
152 導電層
160 絶縁層
170 導電層
171 導電層
172 導電層
173 導電層
175 絶縁層
180 絶縁層
231 領域
232 領域
233 領域
331 領域
332 領域
333 領域
334 領域
335 領域
901 筐体
902 筐体
903 表示部
904 表示部
905 マイクロフォン
906 スピーカー
907 操作キー
908 スタイラス
911 筐体
912 筐体
913 表示部
914 操作キー
915 レンズ
916 接続部
921 筐体
922 表示部
923 キーボード
924 ポインティングデバイス
931 筐体
932 表示部
933 リストバンド
941 筐体
942 表示部
949 カメラ
951 車体
952 車輪
953 ダッシュボード
954 ライト
1189 ROMインターフェース
1190 基板
1191 ALU
1192 ALUコントローラ
1193 インストラクションデコーダ
1194 インタラプトコントローラ
1195 タイミングコントローラ
1196 レジスタ
1197 レジスタコントローラ
1198 バスインターフェース
1199 ROM
1200 記憶素子
1201 回路
1202 回路
1203 スイッチ
1204 スイッチ
1206 論理素子
1207 容量素子
1208 容量素子
1209 トランジスタ
1210 トランジスタ
1213 トランジスタ
1214 トランジスタ
1220 回路
2100 層
2200 層
2300 層
2400 層
Claims (2)
- 第1のトランジスタ乃至第3のトランジスタと、容量素子と、を有し、
前記第1のトランジスタは、ソースまたはドレインの一方が前記第2のトランジスタのトップゲートと電気的に接続され、ソースまたはドレインの他方が第1の配線と電気的に接続され、
前記第2のトランジスタは、ソースまたはドレインの一方が前記第3のトランジスタのソースまたはドレインの一方と電気的に接続され、ソースまたはドレインの他方が第2の配線と電気的に接続され、
前記第3のトランジスタは、ソースまたはドレインの他方が第3の配線と電気的に接続され、
前記容量素子は、一方の電極が前記第2のトランジスタのトップゲートと電気的に接続される半導体装置であって、
前記第1のトランジスタは、前記第2のトランジスタ及び前記第3のトランジスタの上層に配置され、
前記第1のトランジスタ及び前記第2のトランジスタは、バックゲートをそれぞれ有し、
前記第1のトランジスタのソースまたはドレインの他方としての機能を有する第1の導電層は、前記第1の配線としての機能を有する第2の導電層と電気的に接続され、
前記第1のトランジスタのソースまたはドレインの一方としての機能を有する第3の導電層は、前記容量素子の一方の電極としての機能を有し、
前記第3の導電層の上方には、前記容量素子の他方の電極としての機能を有する第4の導電層が配置され、
前記第2のトランジスタのソースまたはドレインの一方としての機能と、前記第3のトランジスタのソースまたはドレインの一方としての機能とを有する第5の導電層は、前記第4の導電層と重なりを有し、
前記第3の導電層は、前記第2のトランジスタのバックゲートとしての機能を有する第6の導電層と重なりを有し、
前記第4の導電層は、前記第6の導電層と重なりを有し、
前記第2のトランジスタのトップゲートとしての機能を有する第7の導電層は、前記第7の導電層上方の絶縁層が有する開口部を介して前記第3の導電層と電気的に接続され、
前記開口部は前記第2のトランジスタのチャネル形成領域と重なりを有する半導体装置。 - 第1のトランジスタ乃至第3のトランジスタと、容量素子と、を有し、
前記第1のトランジスタは、ソースまたはドレインの一方が前記第2のトランジスタのトップゲートと電気的に接続され、ソースまたはドレインの他方が第1の配線と電気的に接続され、
前記第2のトランジスタは、ソースまたはドレインの一方が前記第3のトランジスタのソースまたはドレインの一方と電気的に接続され、ソースまたはドレインの他方が第2の配線と電気的に接続され、
前記第3のトランジスタは、ソースまたはドレインの他方が第3の配線と電気的に接続され、
前記容量素子は、一方の電極が前記第2のトランジスタのトップゲートと電気的に接続される半導体装置であって、
前記第1のトランジスタは、前記第2のトランジスタ及び前記第3のトランジスタの上層に配置され、
前記第1のトランジスタ及び前記第2のトランジスタは、バックゲートをそれぞれ有し、
前記第1のトランジスタのソースまたはドレインの他方としての機能を有する第1の導電層は、前記第1の配線としての機能を有する第2の導電層と電気的に接続され、
前記第1のトランジスタのソースまたはドレインの一方としての機能を有する第3の導電層は、前記容量素子の一方の電極としての機能を有し、
前記第3の導電層の上方には、前記容量素子の他方の電極としての機能を有する第4の導電層が配置され、
前記第2のトランジスタのソースまたはドレインの一方としての機能と、前記第3のトランジスタのソースまたはドレインの一方としての機能とを有する第5の導電層は、前記第4の導電層と重なりを有し、
前記第3の導電層は、前記第2のトランジスタのバックゲートとしての機能を有する第6の導電層と重なりを有し、
前記第4の導電層は、前記第6の導電層と重なりを有し、
前記第3のトランジスタのソースまたはドレインの他方としての機能を有する第8の導電層は、前記第3の配線としての機能を有する第9の導電層と電気的に接続され、
前記第2のトランジスタのトップゲートとしての機能を有する第7の導電層は、前記第7の導電層上方の絶縁層が有する開口部を介して前記第3の導電層と電気的に接続され、
前記開口部は前記第2のトランジスタのチャネル形成領域と重なりを有する半導体装置。
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