JP2016136622A - 記憶装置および電子機器 - Google Patents

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Abstract

【課題】書き込み性能および保持性能の優れた記憶装置を提供する。
【解決手段】第１の層と、第２の層とのそれぞれが互いに重なる領域を有し、第１の層は、酸化物半導体を活性層とする第１のトランジスタを有し、第２の層は、酸化物半導体を活性層とする第２のトランジスタおよび第３のトランジスタを有し、第１の層に形成されるトランジスタのオフ電流は、第２の層に形成されるトランジスタよりも小さく、第２の層に形成されるトランジスタの電界効果移動度は、第１の層に形成されるトランジスタよりも大きい構成とする。
【選択図】図１

Description

本発明の一態様は、酸化物半導体を用いた記憶装置に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、撮像装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、表示装置、撮像装置、電子機器は、半導体装置を有する場合がある。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。当該トランジスタは集積回路（ＩＣ）や表示装置のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体材料として、シリコン系半導体が広く知られているが、その他の材料として酸化物半導体が注目されている。
例えば、酸化物半導体として酸化亜鉛、またはＩｎ−Ｇａ−Ｚｎ系酸化物半導体を用いてトランジスタを作製する技術が開示されている（特許文献１および特許文献２参照）。
ところで、酸化物半導体膜を用いたトランジスタは、極めてオフ電流が小さいことが知られている。当該オフ電流特性を利用して記憶装置を構成する技術が特許文献３に開示されている。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報 特開２０１１−１７１７０２号公報
トランジスタに求められる特性は、同一回路内においても異なることがある。例えば、記憶装置のメモリセルの読み出しトランジスタは、高いオン電流特性を有することが好ましい。また、メモリセルの書き込み制御トランジスタは、低いオフ電流特性を有することが好ましい。つまり、性能の優れた記憶装置を形成するには、要求される特性を有するようにトランジスタを作り分けることが望まれる。
したがって、本発明の一態様では、保持性能の優れた記憶装置を提供することを目的の一つとする。または、書き込み性能の優れた記憶装置を提供することを目的の一つとする。または、異なる材料で形成されたトランジスタを有する記憶装置を提供することを目的の一つとする。または、異なる材料で形成されたトランジスタが積層された記憶装置を提供することを目的の一つとする。または、集積度の高い記憶装置を提供することを目的の一つとする。または、高容量の記憶装置を提供することを目的の一つとする。または、低消費電力の記憶装置を提供することを目的の一つとする。または、信頼性の高い記憶装置を提供することを目的の一つとする。または、新規な記憶装置などを提供することを目的の一つとする。または、新規な半導体装置などを提供することを目的の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、酸化物半導体を用いて形成されたトランジスタを有する記憶装置に関する。
本発明の一態様は、第１の層と、第２の層と、を有する記憶装置であって、第１の層は、第２の層と重なるように設けられ、第１の層は、酸化物半導体を活性層とする第１のトランジスタを有し、第２の層は、酸化物半導体を活性層とする第２のトランジスタおよび第３のトランジスタを有し、第１のトランジスタのソースまたはドレインの一方は、第２のトランジスタのゲートと電気的に接続され、第２のトランジスタのソースまたはドレインの一方は、第３のトランジスタのソースまたはドレインの一方と電気的に接続され、第１のトランジスタのオフ電流は、第２のトランジスタおよび第３のトランジスタよりも小さく、第２のトランジスタおよび第３のトランジスタの電界効果移動度は、第１のトランジスタよりも大きいことを特徴とする記憶装置である。
また、本発明の他の一態様は、第１の層と、第２の層と、第３の層と、を有する記憶装置であって、第１の層は、酸化物半導体を活性層とする第１のトランジスタを有し、第２の層は、酸化物半導体を活性層とする第２のトランジスタおよび第３のトランジスタを有し、第３の層は、シリコンを活性領域または活性層とする第４のトランジスタを有し、第１のトランジスタのソースまたはドレインの一方は、第２のトランジスタのゲートと電気的に接続され、第２のトランジスタのソースまたはドレインの一方は、第３のトランジスタのソースまたはドレインの一方と電気的に接続され、第１のトランジスタのオフ電流は、第２のトランジスタおよび第３のトランジスタよりも小さく、第２のトランジスタおよび第３のトランジスタの電界効果移動度は、第１のトランジスタよりも大きく、第１のトランジスタ乃至第３のトランジスタは、第１の回路の構成要素であり、第４のトランジスタは、第２の回路の構成要素であることを特徴とする記憶装置である。
また、本発明の他の一態様は、第１の層と、第２の層と、第３の層と、を有する記憶装置であって、第１の層は、酸化物半導体を活性層とする第１のトランジスタを有し、第２の層は、酸化物半導体を活性層とする第２のトランジスタ、第３のトランジスタおよび第４のトランジスタを有し、第３の層は、シリコンを活性領域または活性層とする第５のトランジスタを有し、第１のトランジスタのソースまたはドレインの一方は、第２のトランジスタのゲートと電気的に接続され、第２のトランジスタのソースまたはドレインの一方は、第３のトランジスタのソースまたはドレインの一方と電気的に接続され、第１のトランジスタのオフ電流は、第２のトランジスタ乃至第４のトランジスタよりも小さく、第２のトランジスタおよび第３のトランジスタの電界効果移動度は、第１のトランジスタよりも大きく、第１のトランジスタ乃至第３のトランジスタは、第１の回路の構成要素であり、第４のトランジスタおよび第５のトランジスタは、第２の回路の構成要素であることを特徴とする記憶装置である。
第１の層と、第２の層と、第３の層と、を含む積層体は、第１の層、第２の層、第３の層の順で高さ方向に配置される構成、または、第２の層、第１の層、第３の層の順で高さ方向に配置される構成とすることができる。
第１の回路は、信号を保持する機能を有し、第２の回路は、第１の回路を駆動する機能を有することができる。
また、第１のトランジスタのソースまたはドレインの一方は、容量素子の一方の電極と電気的に接続されている構成とすることができる。
また、酸化物半導体は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有することが好ましい。
本発明の一態様により、保持性能の優れた記憶装置を提供することができる。または、書き込み性能の優れた記憶装置を提供することができる。または、異なる材料で形成されたトランジスタを有する記憶装置を提供することができる。または、異なる材料で形成されたトランジスタが積層された記憶装置を提供することができる。または、集積度の高い記憶装置を提供することができる。または、高容量の記憶装置を提供することができる。または、低消費電力の記憶装置を提供することができる。または、信頼性の高い記憶装置を提供することができる。または、新規な記憶装置などを提供することができる。または、新規な半導体装置などを提供することができる。
なお、本発明の一態様はこれらの効果に限定されるものではない。例えば、本発明の一態様は、場合によっては、または、状況に応じて、これらの効果以外の効果を有する場合もある。または、例えば、本発明の一態様は、場合によっては、または、状況に応じて、これらの効果を有さない場合もある。
記憶装置を説明する断面図および回路図。 記憶装置を説明する断面図。 記憶装置を説明する断面図および回路図。 記憶装置を説明する断面図。 記憶装置を説明する断面図。 記憶装置の形態を説明する図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタのチャネル幅方向の断面を説明する図。 トランジスタのチャネル長方向の断面を説明する図。 半導体層を説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタのチャネル幅方向の断面を説明する図。 トランジスタのチャネル長方向の断面を説明する図。 トランジスタを説明する上面図。 ＣＰＵの構成例を説明する図。 記憶素子の回路図。 電子機器を説明する図。 記憶装置を説明する回路図。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハッチングを異なる図面間で適宜省略または変更する場合もある。
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トランジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタのソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）への電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
（実施の形態１）
本実施の形態では、本発明の一態様である記憶装置について、図面を参照して説明する。
図１（Ａ）は、本発明の一態様の記憶装置のメモリセルの構成を示す断面図であり、図１（Ｂ）に示す回路９３が形成される領域の断面の一例を示している。
当該記憶装置は、トランジスタ５１、トランジスタ５２等を有する層２１００と、トランジスタ５３、容量素子５９等を有する層２２００を備えている。
回路９３において、トランジスタ５１のソース電極またはドレイン電極の一方は、トランジスタ５２のソース電極またはドレイン電極の一方と電気的に接続される。また、トランジスタ５１のゲート電極は、トランジスタ５３のソース電極またはドレイン電極の一方と電気的に接続される。ここで、トランジスタ５３のソース電極またはドレイン電極の一方は容量素子５９の一方の電極としての機能も有する。なお、上記要素間の電気的な接続の形態は一例である。
図１（Ｂ）に示す回路９３の形態は一例であり、例えば、図２０（Ａ）に示すようにトランジスタ５２を省く構成とすることができる。または、図２０（Ｂ）に示すように、トランジスタ５１のソース電極またはドレイン電極の他方およびトランジスタ５３のソース電極またはドレイン電極の他方を同一の配線に接続する構成とすることができる。または、図２０（Ｃ）に示すように、図２０（Ａ）および図２０（Ｂ）に示す構成を組み合わせた構成とすることもできる。
また、本実施の形態において、各配線、各電極および各導電体８１を個別の要素として図示しているが、それらが電気的に接続している場合においては、同一の要素として設けられる場合もある。また、トランジスタのゲート電極、ソース電極、またはドレイン電極が導電体８１を介して各配線と接続される形態は一例であり、トランジスタのゲート電極、ソース電極、またはドレイン電極のそれぞれが配線としての機能を有する場合もある。また、図面に示される配線等の一部が設けられない場合や、図示しない配線等やトランジスタ等が各層に含まれる場合もある。
また、各要素上には保護膜、層間絶縁膜または平坦化膜としての機能を有する絶縁層４１乃至絶縁層４４等が設けられる。例えば、絶縁層４１乃至絶縁層４４等は、酸化シリコン膜、酸化窒化シリコン膜などの無機絶縁膜を用いることができる。または、アクリル樹脂、ポリイミド樹脂などの有機絶縁膜などを用いてもよい。絶縁層４１乃至絶縁層４４等の上面は、必要に応じてＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行ってもよい。
配線７１および配線７２は、一方が電源線、他方が出力線として機能させることができる。また、配線７３は信号線として機能させることができる。また、配線７４、７５、７６は、トランジスタのオンオフを制御する信号線として機能させることができる。
トランジスタ５１は、電荷蓄積部（ＦＤ）の電位に応じて、信号を出力する出力トランジスタとして機能させることができる。また、トランジスタ５２は、メモリセルを選択する選択トランジスタとして機能させることができる。また、トランジスタ５３は、電荷蓄積部（ＦＤ）に信号を書き込む、書き込みトランジスタとして機能させることができる。
つまり、本発明の一態様の記憶装置は、トランジスタ５３を用いて電荷蓄積部（ＦＤ）に”Ｈｉｇｈ”または”Ｌｏｗ”の信号を書き込み、当該信号に従ってトランジスタ５１から”Ｈｉｇｈ”または”Ｌｏｗ”の信号を読み出す機能を有する。
なお、図１（Ａ）において、各トランジスタはバックゲートを有する形態を例示しているが、図２（Ａ）に示すように、バックゲートを有さない形態であってもよい。また、図２（Ｂ）に示すように、一部のトランジスタ、例えばトランジスタ５３のみにバックゲートを有するような形態であってもよい。当該バックゲートは、対向して設けられるトランジスタのフロントゲートと電気的に接続する場合がある。または、当該バックゲートにフロントゲートとは異なる固定電位が供給される場合がある。なお、当該バックゲート有無に関する形態は、本実施の形態で説明する他の記憶装置の形態にも適用することができる。
トランジスタ５１乃至トランジスタ５３には、活性層を酸化物半導体で形成したトランジスタ（以下、ＯＳトランジスタ）を用いることができる。
ＯＳトランジスタは極めて低いオフ電流特性を有するため、例えば、記憶装置のトランジスタ５３にＯＳトランジスタを用いた場合には、電荷蓄積部（ＦＤ）で電荷を保持できる期間を極めて長くすることができる。そのため、電荷蓄積部（ＦＤ）に書き込んだ情報のリフレッシュの頻度を少なくすることができ、記憶装置の消費電力を抑えることができる。または、当該記憶装置を実質的に不揮発性の記憶装置として用いることもできる。
また、ＯＳトランジスタは、チャネル領域にシリコンを用いたトランジスタ（以下、Ｓｉトランジスタ）よりも電気特性変動の温度依存性が小さいため、極めて広い温度範囲で使用することができる。したがって、ＯＳトランジスタを有する記憶装置および半導体装置は、自動車、航空機、宇宙機などへの搭載にも適している。
また、ＯＳトランジスタは、Ｓｉトランジスタよりもドレイン耐圧の高い特性を有するため、信頼性の高い記憶装置とすることができる。
ここで、記憶装置の読み出し性能を広げるには、トランジスタ５１および電流のパスとなるトランジスタ５２にオン電流が高いトランジスタを用いることが好ましい。また、電荷蓄積部（ＦＤ）で電荷を保持できる期間を長くするには、トランジスタ５３にオフ電流が低いトランジスタを用いることが好ましい。
つまり、トランジスタ５１およびトランジスタ５２と、トランジスタ５３は、より最適な電気特性を有するように作り分けることが好ましい。
したがって、本発明の一態様では、図１（Ａ）に示すようにトランジスタ５１およびトランジスタ５２を有する層２１００と、トランジスタ５３を有する層２２００とが重なる領域を有する配置とし、トランジスタを作り分ける。
全般的にトランジスタは、低いオフ電流と高いオン電流の両方を備える電気特性を有することが好ましいが、オフ電流とオン電流はトレードオフの関係にあり、一般的にオフ電流が低いトランジスタはオン電流も低く、オン電流が大きいトランジスタはオフ電流も大きくなる。
すなわち、本発明の一態様では、層２１００が有するトランジスタ５１およびトランジスタ５２は、層２２００が有するトランジスタ５３よりもオン電流（電界効果移動度）が高い電気特性を有する構成とする。また、層２２００が有するトランジスタ５３は、層２１００が有するトランジスタ５１およびトランジスタ５２よりもオフ電流が低い電気特性を有する構成とする。
オフ電流の低いトランジスタを作製するには、例えば、活性層の酸化物半導体に原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１や１：３：２などの比較的バンドギャップの大きいＩｎ−Ｇａ−Ｚｎ酸化物を用いることが好ましい。また、（１：３：２）／（１：１：１）／（１：３：２）の酸化物半導体の積層構造としてもよい。また、当該積層構造のゲート電極側の１：３：２の酸化物半導体を酸化ガリウムに置き換えてもよい。また、チャネル幅を変化させる意味と同意で、酸化物半導体の膜厚を薄くすることが好ましい。また、ゲート絶縁膜の膜厚を比較的厚くすることが好ましい。
オン電流（電界効果移動度）の高いトランジスタを作製するには、例えば、活性層の酸化物半導体に原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２、２：１：３、４：１：４．１などの比較的バンドギャップの小さいＩｎ−Ｇａ−Ｚｎ酸化物を用いることが好ましい。また、これらの酸化物半導体をＩｎ：Ｇａ：Ｚｎ＝１：３：２などの酸化物半導体で挟んだ積層構造としてもよい。また、酸化亜鉛やＩｎ−Ｓｎ−Ｚｎ酸化物などの酸化物半導体を用いてもよい。また、チャネル幅を変化させる意味と同意で、酸化物半導体の膜厚を厚くすることが好ましい。また、ゲート絶縁膜の膜厚を比較的薄くすることが好ましい。
以上をまとめると、相対的な条件として、層２１００が有するトランジスタ５１およびトランジスタ５２の活性層は、層２２００が有するトランジスタ５３の活性層よりもバンドギャップが小さいことが好ましい。
また、相対的な条件として、層２１００が有するトランジスタ５１およびトランジスタ５２の活性層の膜厚は、層２２００が有するトランジスタ５３の活性層の膜厚よりも厚いことが好ましい。
また、相対的な条件として、層２１００が有するトランジスタ５１およびトランジスタ５２のゲート絶縁膜の膜厚は、層２２００が有するトランジスタ５３のゲート絶縁膜の膜厚よりも薄いことが好ましい。
このような構成とすることで、保持性能の優れた記憶装置を形成することができる。または、書き込み性能の優れた記憶装置を形成することができる。
また、本発明の一態様の記憶装置は、図３（Ａ）に示す構成とすることができる。
図３（Ａ）に示す記憶装置は、トランジスタ５１、トランジスタ５２等を有する層２１００と、トランジスタ５３、容量素子５９等を有する層２２００と、シリコン基板４０に設けられたトランジスタ５４、トランジスタ５５等を有する層２３００を備えている。上記各トランジスタは、絶縁層に埋め込まれた導電体８１を介して各配線と電気的な接続を有する形態とすることができる。
図３（Ａ）に示す記憶装置では、シリコン基板４０に活性領域を有するトランジスタ５４およびトランジスタ５５が設けられた層２３００が、層２１００および層２２００に形成されるメモリ回路（回路９３）と重なる構成とすることができる。
シリコン基板４０に形成された回路は、メモリ回路が出力する信号を読み出す機能や当該信号を変換する処理などを行う機能を有することができ、例えば、図３（Ｂ）に示す回路のようなＣＭＯＳインバータを含む構成とすることができる。トランジスタ５４（ｎ−ｃｈ型）およびトランジスタ５５（ｐ−ｃｈ型）のゲートは電気的に接続される。また、一方のトランジスタのソースまたはドレインの一方は、他方のトランジスタのソースまたはドレインの一方と電気的に接続される。また、両方のトランジスタのソースまたはドレインの他方はそれぞれ別の配線に電気的に接続される。
また、シリコン基板４０はバルクのシリコン基板に限らず、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、有機半導体を材料とする基板を用いることもできる。
また、トランジスタ５４およびトランジスタ５５は、図３（Ｃ）に示すように、シリコン薄膜の活性層５８を有するトランジスタであってもよい。また、活性層５８は、多結晶シリコンやＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）の単結晶シリコンとすることができる。
ここで、図３（Ａ）に示すように、酸化物半導体を有するトランジスタが形成される領域と、Ｓｉトランジスタが形成される領域との間には絶縁層８０が設けられる。
例えば、トランジスタ５４およびトランジスタ５５の活性領域近傍に設けられる絶縁層中の水素はシリコンのダングリングボンドを終端する。したがって、当該水素はトランジスタ５４およびトランジスタ５５の信頼性を向上させる効果がある。一方、トランジスタ５１等の活性層である酸化物半導体層の近傍に設けられる絶縁層中の水素は、酸化物半導体層中にキャリアを生成する要因の一つとなる。そのため、当該水素はトランジスタ５１等の信頼性を低下させる要因となる場合がある。したがって、シリコン系半導体材料を用いたトランジスタを有する一方の層と、酸化物半導体を用いたトランジスタを有する他方の層を積層する場合、これらの間に水素の拡散を防止する機能を有する絶縁層８０を設けることが好ましい。絶縁層８０により、一方の層に水素を閉じ込めることでトランジスタ５４およびトランジスタ５５の信頼性が向上することができる。また、一方の層から他方の層への水素の拡散が抑制されることでトランジスタ５１等の信頼性も向上させることができる。
絶縁層８０としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。
なお、図３（Ａ）に示す記憶装置は、図３（Ａ）および図６（Ａ）に示すように、高さ方向に、層２３００、層２１００、層２２００の順序で配置することができる。また、図６（Ｂ）に示すように、高さ方向に、層２３００、層２２００、層２１００の順序で配置することもできる。また、上記以外の層が当該積層構造に含まれる場合もある。また、上記の一部の層が含まれない場合もある。
また、本発明の一態様の記憶装置は、図４に示す構成とすることができる。
図４に示す記憶装置は、図３（Ａ）に示す記憶装置の変形例であり、ＯＳトランジスタおよびＳｉトランジスタでＣＭＯＳインバータを構成する例を図示している。
ここで、層２３００に設けるＳｉトランジスタであるトランジスタ５５はｐ−ｃｈ型とし、層２４００に設けるＯＳトランジスタであるトランジスタ５４はｎ−ｃｈ型とする。ｐ−ｃｈ型トランジスタのみをシリコン基板４０に設けることで、ウェル形成やｎ型不純物層形成など工程を省くことができる。
層２４００に設けるトランジスタ５４は、オン電流が高いことが好ましく、層２１００に設けるトランジスタと同様の構成を用いることができる。
また、図４に示す記憶装置は、図４および図６（Ｃ）に示すように、高さ方向に、層２３００、層２４００、層２１００、層２２００の順序で配置することができる。また、図６（Ｄ）に示すように、高さ方向に、層２３００、層２４００、層２２００、層２１００の順序で配置することもできる。また、上記以外の層が当該積層構造に含まれる場合もある。また、上記の一部の層が含まれない場合もある。
また、本発明の一態様の記憶装置は、図５に示す構成とすることができる。
図５に示す記憶装置は、図４に示す記憶装置と同様にＯＳトランジスタおよびＳｉトランジスタでＣＭＯＳインバータを構成する例であるが、トランジスタ５４を層２１００に形成し、層２４００を省いている点が図４の記憶装置とは異なる。
図５に示す記憶装置において、トランジスタ５４は、層２１００に形成するトランジスタ５１およびトランジスタ５２と同一の工程で作製することができる。したがって、記憶装置の製造工程を簡略化することができる。
なお、層２１００に設けるトランジスタ５４は、トランジスタ５１およびトランジスタ５２と同様にオン電流が高いトランジスタとして形成されるため、ＣＭＯＳインバータ回路の構成要素として十分な特性を有する。
なお、図５に示す記憶装置は、図５および図６（Ａ）に示すように、高さ方向に、層２３００、層２１００、層２２００の順序で配置することができる。また、図６（Ｂ）に示すように、高さ方向に、層２３００、層２２００、層２１００の順序で配置することもできる。また、上記以外の層が当該積層構造に含まれる場合もある。また、上記の一部の層が含まれない場合もある。
なお、本実施の形態における記憶装置が有するトランジスタの構成は一例である。したがって、例えば、トランジスタ５１乃至トランジスタ５３のいずれか一つ以上を活性領域または活性層にシリコン等を有するトランジスタで構成することもできる。また、トランジスタ５４およびトランジスタ５５の両方を活性層に酸化物半導体層を有するトランジスタで構成することもできる。
また、本発明の一態様の記憶装置は、一つの回路を積層構造とし、当該回路に含まれるトランジスタ等が互いに重なる領域を有する構成であるため、記憶装置を小型化することができる。また、メモリ回路が出力する信号を読み出す機能や当該信号を変換する処理などを行う機能を有する回路が当該メモリ回路と重なる領域を有する構成とすることもでき、さらに記憶装置の小型化を助長することもできる。
図１（Ｂ）に示す回路９３は電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例である。
酸化物半導体を用いたトランジスタは、オフ電流が極めて低い電気特性を有するため、長時間の電荷保持を可能とする。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５Ｖ、または、１０Ｖ程度とした場合、トランジスタのチャネル幅で規格化したオフ電流は、数ｙＡ／μｍから数ｚＡ／μｍにまで低減することができる。一方、酸化物半導体以外の材料、例えば結晶シリコンなどを用いたトランジスタは、高速動作が容易である。したがって、両者を組み合わせることにより、データの保持能力が高く、動作が高速な記憶装置を構成することができる。
図１（Ｂ）に示す回路９３では、トランジスタ５１のゲート電極の電位が保持可能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
情報の書き込みおよび保持について説明する。まず、配線７５の電位をトランジスタ５３がオン状態となる電位にして、トランジスタ５３をオン状態とする。
上記動作により、配線７３の電位が、トランジスタ５１のゲート電極、および容量素子５９に与えられる。すなわち、電荷蓄積部（ＦＤ）には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。
その後、配線７５の電位をトランジスタ５３がオフ状態となる電位にして、トランジスタ５３をオフ状態とすることにより、電荷蓄積部（ＦＤ）に与えられた電荷が保持される（保持）。トランジスタ５３のオフ電流は極めて小さいため、電荷蓄積部（ＦＤ）の電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。配線７４の電位をトランジスタ５２がオン状態となる電位にして、配線７１に所定の電位（定電位）を与えた状態で、配線７６に適切な電位（読み出し電位）を与えると、電荷蓄積部（ＦＤ）に保持された電荷量に応じて、配線７２は異なる電位をとる。
一般に、トランジスタ５１をｎチャネル型とすると、トランジスタ５１のゲート電極（電荷蓄積部（ＦＤ））にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ５１のゲート電極（電荷蓄積部（ＦＤ））にＬｏｗレベル電荷が与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｌより低くなる。
ここで、見かけのしきい値電圧とは、トランジスタ５１を「オン状態」とするために必要な配線７６の電位をいうものとする。したがって、配線７６の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ５１のゲート電極（電荷蓄積部（ＦＤ））に与えられた電荷を判別できる。
例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、配線７６の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ５１は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、配線７６の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ５１は「オフ状態」のままである。このため、配線７２の電位を判別することで、保持されている情報を読み出すことができる。
図１（Ｂ）に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。なお、記憶内容の保持期間中に電力を供給する動作を行ってもよい。
また、上述した駆動方法においては、電荷蓄積部（ＦＤ）への情報の書き込みに高い電圧を必要とせず、トランジスタ５１の劣化の問題もない。例えば、従来の不揮発性メモリのような高電圧印加によるフローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う動作がないため、トランジスタ５１のゲート絶縁膜の劣化などの問題が生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
なお、本実施の形態において、本発明の一態様について述べた。または、他の実施の形態において、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定されない。例えば、本発明の一態様として、記憶装置に適用した場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様は、記憶装置に適用しなくてもよい。例えば、本発明の一態様は、別の機能を有する半導体装置に適用してもよい。例えば、本発明の一態様として、トランジスタのチャネル形成領域、ソースドレイン領域などが、酸化物半導体を有する場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、様々な半導体を有していてもよい。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、または、有機半導体などの少なくとも一つを有していてもよい。または例えば、場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、酸化物半導体を有していなくてもよい。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態２）
本実施の形態では、本発明の一態様に用いることのできる酸化物半導体を有するトランジスタについて図面を用いて説明する。なお、本実施の形態における図面では、明瞭化のために一部の要素を拡大、縮小、または省略して図示している。
図７（Ａ）、（Ｂ）は、本発明の一態様のトランジスタ１０１の上面図および断面図である。図７（Ａ）は上面図であり、図７（Ａ）に示す一点鎖線Ｂ１−Ｂ２方向の断面が図７（Ｂ）に相当する。また、図７（Ａ）に示す一点鎖線Ｂ３−Ｂ４方向の断面が図９（Ａ）に相当する。また、一点鎖線Ｂ１−Ｂ２方向をチャネル長方向、一点鎖線Ｂ３−Ｂ４方向をチャネル幅方向と呼称する。
トランジスタ１０１は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０と、酸化物半導体層１３０と電気的に接続する導電層１４０および導電層１５０と、酸化物半導体層１３０、導電層１４０および導電層１５０と接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、導電層１４０、導電層１５０、絶縁層１６０および導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、を有する。また、必要に応じて絶縁層１８０に平坦化膜としての機能を付加してもよい。
導電層１４０はソース電極層、導電層１５０はドレイン電極層、絶縁層１６０はゲート絶縁膜、導電層１７０はゲート電極層としてそれぞれ機能することができる。
図７（Ｂ）に示す領域２３１はソース領域、領域２３２はドレイン領域、領域２３３はチャネル形成領域として機能することができる。領域２３１および領域２３２は導電層１４０および導電層１５０とそれぞれ接しており、導電層１４０および導電層１５０として酸素と結合しやすい導電材料を用いれば領域２３１および領域２３２を低抵抗化することができる。
具体的には、酸化物半導体層１３０と導電層１４０および導電層１５０とが接することで酸化物半導体層１３０内に酸素欠損が生じ、当該酸素欠損と酸化物半導体層１３０内に残留または外部から拡散する水素との相互作用により、領域２３１および領域２３２は低抵抗のｎ型となる。
なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。また、「電極層」は、「配線」と言い換えることもできる。
導電層１７０は、導電層１７１および導電層１７２の二層で形成される例を図示しているが、一層または三層以上の積層であってもよい。当該構成は本実施の形態で説明する他のトランジスタにも適用できる。
導電層１４０および導電層１５０は単層で形成される例を図示しているが、二層以上の積層であってもよい。当該構成は本実施の形態で説明する他のトランジスタにも適用できる。
本発明の一態様のトランジスタは、図７（Ｃ）、（Ｄ）に示す構成であってもよい。図７（Ｃ）はトランジスタ１０２の上面図であり、図７（Ｃ）に示す一点鎖線Ｃ１−Ｃ２方向の断面が図７（Ｄ）に相当する。また、図７（Ｃ）に示す一点鎖線Ｃ３−Ｃ４方向の断面は、図９（Ｂ）に相当する。また、一点鎖線Ｃ１−Ｃ２方向をチャネル長方向、一点鎖線Ｃ３−Ｃ４方向をチャネル幅方向と呼称する。
トランジスタ１０２は、ゲート絶縁膜として作用する絶縁層１６０の端部とゲート電極層として作用する導電層１７０の端部とを一致させない点を除き、トランジスタ１０１と同様の構成を有する。トランジスタ１０２の構造は、導電層１４０および導電層１５０が絶縁層１６０で広く覆われているため、導電層１４０および導電層１５０と導電層１７０との間の抵抗が高く、ゲートリーク電流の少ない特徴を有している。
トランジスタ１０１およびトランジスタ１０２は、導電層１７０と導電層１４０および導電層１５０が重なる領域を有するトップゲート構造である。当該領域のチャネル長方向の幅は、寄生容量を小さくするために３ｎｍ以上３００ｎｍ未満とすることが好ましい。当該構成では、酸化物半導体層１３０にオフセット領域が形成されないため、オン電流の高いトランジスタを形成しやすい。
本発明の一態様のトランジスタは、図７（Ｅ）、（Ｆ）に示す構成であってもよい。図７（Ｅ）はトランジスタ１０３の上面図であり、図７（Ｅ）に示す一点鎖線Ｄ１−Ｄ２方向の断面が図７（Ｆ）に相当する。また、図７（Ｅ）に示す一点鎖線Ｄ３−Ｄ４方向の断面は、図９（Ａ）に相当する。また、一点鎖線Ｄ１−Ｄ２方向をチャネル長方向、一点鎖線Ｄ３−Ｄ４方向をチャネル幅方向と呼称する。
トランジスタ１０３は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０と、酸化物半導体層１３０と接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、酸化物半導体層１３０、絶縁層１６０および導電層１７０を覆う絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０に設けられた開口部を通じて酸化物半導体層１３０と電気的に接続する導電層１４０および導電層１５０を有する。また、必要に応じて絶縁層１８０、導電層１４０および導電層１５０に接する絶縁層（平坦化膜）などを有していてもよい。
導電層１４０はソース電極層、導電層１５０はドレイン電極層、絶縁層１６０はゲート絶縁膜、導電層１７０はゲート電極層としてそれぞれ機能することができる。
図７（Ｆ）に示す領域２３１はソース領域、領域２３２はドレイン領域、領域２３３はチャネル形成領域として機能することができる。領域２３１および領域２３２は絶縁層１７５と接しており、例えば絶縁層１７５として水素を含む絶縁材料を用いれば領域２３１および領域２３２を低抵抗化することができる。
具体的には、絶縁層１７５を形成するまでの工程により領域２３１および領域２３２に生じる酸素欠損と、絶縁層１７５から領域２３１および領域２３２に拡散する水素との相互作用により、領域２３１および領域２３２は低抵抗のｎ型となる。なお、水素を含む絶縁材料としては、例えば窒化シリコンや窒化アルミニウムなどを用いることができる。
本発明の一態様のトランジスタは、図８（Ａ）、（Ｂ）に示す構成であってもよい。図８（Ａ）はトランジスタ１０４の上面図であり、図８（Ａ）に示す一点鎖線Ｅ１−Ｅ２方向の断面が図８（Ｂ）に相当する。また、図８（Ａ）に示す一点鎖線Ｅ３−Ｅ４方向の断面は、図９（Ａ）に相当する。また、一点鎖線Ｅ１−Ｅ２方向をチャネル長方向、一点鎖線Ｅ３−Ｅ４方向をチャネル幅方向と呼称する。
トランジスタ１０４は、導電層１４０および導電層１５０が酸化物半導体層１３０の端部を覆うように接している点を除き、トランジスタ１０３と同様の構成を有する。
図８（Ｂ）に示す領域３３１および領域３３４はソース領域、領域３３２および領域３３５はドレイン領域、領域３３３はチャネル形成領域として機能することができる。
領域３３１および領域３３２は、トランジスタ１０１における領域２３１および領域２３２と同様に低抵抗化することができる。
領域３３４および領域３３５は、トランジスタ１０３における領域２３１および領域２３２と同様に低抵抗化することができる。なお、チャネル長方向における領域３３４および領域３３５の長さが１００ｎｍ以下、好ましくは５０ｎｍ以下の場合には、ゲート電界の寄与によりオン電流は大きく低下しない。したがって、領域３３４および領域３３５の低抵抗化を行わない場合もある。
トランジスタ１０３およびトランジスタ１０４は、導電層１７０と導電層１４０および導電層１５０が重なる領域を有さないセルフアライン構造である。セルフアライン構造のトランジスタはゲート電極層とソース電極層およびドレイン電極層間の寄生容量が極めて小さいため、高速動作用途に適している。
本発明の一態様のトランジスタは、図８（Ｃ）、（Ｄ）に示す構成であってもよい。図８（Ｃ）はトランジスタ１０５の上面図であり、図８（Ｃ）に示す一点鎖線Ｆ１−Ｆ２方向の断面が図８（Ｄ）に相当する。また、図８（Ｃ）に示す一点鎖線Ｆ３−Ｆ４方向の断面は、図９（Ａ）に相当する。また、一点鎖線Ｆ１−Ｆ２方向をチャネル長方向、一点鎖線Ｆ３−Ｆ４方向をチャネル幅方向と呼称する。
トランジスタ１０５は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０と、酸化物半導体層１３０と電気的に接続する導電層１４１および導電層１５１と、酸化物半導体層１３０、導電層１４１、導電層１５１と接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、酸化物半導体層１３０、導電層１４１、導電層１５１、絶縁層１６０および導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０に設けられた開口部を通じて導電層１４１および導電層１５１とそれぞれ電気的に接続する導電層１４２および導電層１５２を有する。また、必要に応じて絶縁層１８０、導電層１４２および導電層１５２に接する絶縁層などを有していてもよい。
導電層１４１および導電層１５１は、酸化物半導体層１３０の上面と接し、側面には接しない構成となっている。
トランジスタ１０５は、導電層１４１および導電層１５１を有する点、絶縁層１７５および絶縁層１８０に設けられた開口部を有する点、ならびに当該開口部を通じて導電層１４１および導電層１５１とそれぞれ電気的に接続する導電層１４２および導電層１５２を有する点を除き、トランジスタ１０１と同様の構成を有する。導電層１４０（導電層１４１および導電層１４２）はソース電極層として作用させることができ、導電層１５０（導電層１５１および導電層１５２）はドレイン電極層として作用させることができる。
本発明の一態様のトランジスタは、図８（Ｅ）、（Ｆ）に示す構成であってもよい。図８（Ｅ）はトランジスタ１０６の上面図であり、図８（Ｅ）に示す一点鎖線Ｇ１−Ｇ２方向の断面が図８（Ｆ）に相当する。また、図８（Ｅ）に示す一点鎖線Ｇ３−Ｇ４方向の断面は、図９（Ａ）に相当する。また、一点鎖線Ｇ１−Ｇ２方向をチャネル長方向、一点鎖線Ｇ３−Ｇ４方向をチャネル幅方向と呼称する。
トランジスタ１０６は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０と、酸化物半導体層１３０と電気的に接続する導電層１４１および導電層１５１と、酸化物半導体層１３０と接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、絶縁層１２０、酸化物半導体層１３０、導電層１４１、導電層１５１、絶縁層１６０、導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０に設けられた開口部を通じて導電層１４１および導電層１５１とそれぞれ電気的に接続する導電層１４２および導電層１５２を有する。また、必要に応じて絶縁層１８０、導電層１４２および導電層１５２に接する絶縁層（平坦化膜）などを有していてもよい。
導電層１４１および導電層１５１は、酸化物半導体層１３０の上面と接し、側面には接しない構成となっている。
トランジスタ１０６は、導電層１４１および導電層１５１を有する点を除き、トランジスタ１０３と同様の構成を有する。導電層１４０（導電層１４１および導電層１４２）はソース電極層として作用させることができ、導電層１５０（導電層１５１および導電層１５２）はドレイン電極層として作用させることができる。
トランジスタ１０５およびトランジスタ１０６の構成では、導電層１４０および導電層１５０が絶縁層１２０と接しない構成であるため、絶縁層１２０中の酸素が導電層１４０および導電層１５０に奪われにくくなり、絶縁層１２０から酸化物半導体層１３０中への酸素の供給を容易とすることができる。
トランジスタ１０３における領域２３１および領域２３２、トランジスタ１０４およびトランジスタ１０６における領域３３４および領域３３５には、酸素欠損を形成し導電率を高めるための不純物を添加してもよい。酸化物半導体層に酸素欠損を形成する不純物としては、例えば、リン、砒素、アンチモン、ホウ素、アルミニウム、シリコン、窒素、ヘリウム、ネオン、アルゴン、クリプトン、キセノン、インジウム、フッ素、塩素、チタン、亜鉛、および炭素のいずれかから選択される一つ以上を用いることができる。当該不純物の添加方法としては、プラズマ処理法、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。
不純物元素として、上記元素が酸化物半導体層に添加されると、酸化物半導体層中の金属元素および酸素の結合が切断され、酸素欠損が形成される。酸化物半導体層に含まれる酸素欠損と酸化物半導体層中に残存または後から添加される水素の相互作用により、酸化物半導体層の導電率を高くすることができる。
不純物元素の添加により酸素欠損が形成された酸化物半導体に水素を添加すると、酸素欠損サイトに水素が入り伝導帯近傍にドナー準位が形成される。その結果、酸化物導電体を形成することができる。ここでは、導電体化された酸化物半導体を酸化物導電体という。なお、酸化物導電体は酸化物半導体と同様に透光性を有する。
酸化物導電体は、縮退半導体であり、伝導帯端とフェルミ準位とが一致または略一致していると推定される。このため、酸化物導電体層とソース電極層およびドレイン電極層として機能する導電層との接触はオーミック接触であり、酸化物導電体層とソース電極層およびドレイン電極層として機能する導電層との接触抵抗を低減することができる。
本発明の一態様のトランジスタは、図１０（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示すチャネル長方向の断面図、ならびに図９（Ｃ）、（Ｄ）に示すチャネル幅方向の断面図のように、酸化物半導体層１３０と基板１１５との間に導電層１７３を備えていてもよい。当該導電層を第２のゲート電極層（バックゲート）として用いることで、オン電流の増加や、しきい値電圧の制御を行うことができる。なお、図１０（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示す断面図において、導電層１７３の幅を酸化物半導体層１３０よりも短くしてもよい。さらに、導電層１７３の幅を導電層１７０の幅よりも短くしてもよい。
オン電流を増加させるには、例えば、導電層１７０と導電層１７３を同電位とし、ダブルゲートトランジスタとして駆動させればよい。また、しきい値電圧の制御を行うには、導電層１７０とは異なる定電位を導電層１７３に供給すればよい。導電層１７０と導電層１７３を同電位とするには、例えば、図９（Ｄ）に示すように、導電層１７０と導電層１７３とをコンタクトホールを介して電気的に接続すればよい。
図７および図８におけるトランジスタ１０１乃至トランジスタ１０６では、酸化物半導体層１３０が単層である例を図示したが、酸化物半導体層１３０は積層であってもよい。トランジスタ１０１乃至トランジスタ１０６の酸化物半導体層１３０は、図１１（Ｂ）、（Ｃ）または図１１（Ｄ）、（Ｅ）に示す酸化物半導体層１３０と入れ替えることができる。
図１１（Ａ）は酸化物半導体層１３０の上面図であり、図１１（Ｂ）、（Ｃ）は、二層構造である酸化物半導体層１３０の断面図である。また、図１１（Ｄ）、（Ｅ）は、三層構造である酸化物半導体層１３０の断面図である。
酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃには、それぞれ組成の異なる酸化物半導体層などを用いることができる。
本発明の一態様のトランジスタは、図１２（Ａ）、（Ｂ）に示す構成であってもよい。図１２（Ａ）はトランジスタ１０７の上面図であり、図１２（Ａ）に示す一点鎖線Ｈ１−Ｈ２方向の断面が図１２（Ｂ）に相当する。また、図１２（Ａ）に示す一点鎖線Ｈ３−Ｈ４方向の断面が図１４（Ａ）に相当する。また、一点鎖線Ｈ１−Ｈ２方向をチャネル長方向、一点鎖線Ｈ３−Ｈ４方向をチャネル幅方向と呼称する。
トランジスタ１０７は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０ａおよび酸化物半導体層１３０ｂからなる積層と、当該積層と電気的に接続する導電層１４０および導電層１５０と、当該積層、導電層１４０および導電層１５０と接する酸化物半導体層１３０ｃと、酸化物半導体層１３０ｃと接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、導電層１４０、導電層１５０、酸化物半導体層１３０ｃ、絶縁層１６０および導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、を有する。また、必要に応じて絶縁層１８０に平坦化膜としての機能を付加してもよい。
トランジスタ１０７は、領域２３１および領域２３２において酸化物半導体層１３０が二層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域２３３において酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）である点、および導電層１４０および導電層１５０と絶縁層１６０との間に酸化物半導体層の一部（酸化物半導体層１３０ｃ）が介在している点を除き、トランジスタ１０１と同様の構成を有する。
本発明の一態様のトランジスタは、図１２（Ｃ）、（Ｄ）に示す構成であってもよい。図１２（Ｃ）はトランジスタ１０８の上面図であり、図１２（Ｃ）に示す一点鎖線Ｉ１−Ｉ２方向の断面が図１２（Ｄ）に相当する。また、図１２（Ｃ）に示す一点鎖線Ｉ３−Ｉ４方向の断面が図１４（Ｂ）に相当する。また、一点鎖線Ｉ１−Ｉ２方向をチャネル長方向、一点鎖線Ｉ３−Ｉ４方向をチャネル幅方向と呼称する。
トランジスタ１０８は、絶縁層１６０および酸化物半導体層１３０ｃの端部が導電層１７０の端部と一致しない点がトランジスタ１０７と異なる。
本発明の一態様のトランジスタは、図１２（Ｅ）、（Ｆ）に示す構成であってもよい。図１２（Ｅ）はトランジスタ１０９の上面図であり、図１２（Ｅ）に示す一点鎖線Ｊ１−Ｊ２方向の断面が図１２（Ｆ）に相当する。また、図１２（Ｅ）に示す一点鎖線Ｊ３−Ｊ４方向の断面が図１４（Ａ）に相当する。また、一点鎖線Ｊ１−Ｊ２方向をチャネル長方向、一点鎖線Ｊ３−Ｊ４方向をチャネル幅方向と呼称する。
トランジスタ１０９は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０ａおよび酸化物半導体層１３０ｂからなる積層と、当該積層と接する酸化物半導体層１３０ｃと、酸化物半導体層１３０ｃと接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、当該積層、酸化物半導体層１３０ｃ、絶縁層１６０および導電層１７０を覆う絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０に設けられた開口部を通じて当該積層と電気的に接続する導電層１４０および導電層１５０を有する。また、必要に応じて絶縁層１８０、導電層１４０および導電層１５０に接する絶縁層（平坦化膜）などを有していてもよい。
トランジスタ１０９は、領域２３１および領域２３２において酸化物半導体層１３０が二層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域２３３において酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）である点を除き、トランジスタ１０３と同様の構成を有する。
本発明の一態様のトランジスタは、図１３（Ａ）、（Ｂ）に示す構成であってもよい。図１３（Ａ）はトランジスタ１１０の上面図であり、図１３（Ａ）に示す一点鎖線Ｋ１−Ｋ２方向の断面が図１３（Ｂ）に相当する。また、図１３（Ａ）に示す一点鎖線Ｋ３−Ｋ４方向の断面が図１４（Ａ）に相当する。また、一点鎖線Ｋ１−Ｋ２方向をチャネル長方向、一点鎖線Ｋ３−Ｋ４方向をチャネル幅方向と呼称する。
トランジスタ１１０は、領域３３１および領域３３２において酸化物半導体層１３０が二層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域３３３において酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）である点を除き、トランジスタ１０４と同様の構成を有する。
本発明の一態様のトランジスタは、図１３（Ｃ）、（Ｄ）に示す構成であってもよい。図１３（Ｃ）はトランジスタ１１１の上面図であり、図１３（Ｃ）に示す一点鎖線Ｌ１−Ｌ２方向の断面が図１３（Ｄ）に相当する。また、図１３（Ｃ）に示す一点鎖線Ｌ３−Ｌ４方向の断面が図１４（Ａ）に相当する。また、一点鎖線Ｌ１−Ｌ２方向をチャネル長方向、一点鎖線Ｌ３−Ｌ４方向をチャネル幅方向と呼称する。
トランジスタ１１１は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０ａおよび酸化物半導体層１３０ｂからなる積層と、当該積層と電気的に接続する導電層１４１および導電層１５１と、当該積層、導電層１４１および導電層１５１と接する酸化物半導体層１３０ｃと、酸化物半導体層１３０ｃと接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、当該積層、導電層１４１、導電層１５１、酸化物半導体層１３０ｃ、絶縁層１６０および導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０に設けられた開口部を通じて導電層１４１および導電層１５１とそれぞれ電気的に接続する導電層１４２および導電層１５２を有する。また、必要に応じて絶縁層１８０、導電層１４２および導電層１５２に接する絶縁層（平坦化膜）などを有していてもよい。
トランジスタ１１１は、領域２３１および領域２３２において酸化物半導体層１３０が二層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域２３３において酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）である点、ならびに導電層１４１および導電層１５１と絶縁層１６０との間に酸化物半導体層の一部（酸化物半導体層１３０ｃ）が介在している点を除き、トランジスタ１０５と同様の構成を有する。
本発明の一態様のトランジスタは、図１３（Ｅ）、（Ｆ）に示す構成であってもよい。図１３（Ｅ）はトランジスタ１１２の上面図であり、図１３（Ｅ）に示す一点鎖線Ｍ１−Ｍ２方向の断面が図１３（Ｆ）に相当する。また、図１３（Ｅ）に示す一点鎖線Ｍ３−Ｍ４方向の断面が図１４（Ａ）に相当する。また、一点鎖線Ｍ１−Ｍ２方向をチャネル長方向、一点鎖線Ｍ３−Ｍ４方向をチャネル幅方向と呼称する。
トランジスタ１１２は、領域３３１、領域３３２、領域３３４および領域３３５において酸化物半導体層１３０が二層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域３３３において酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）である点を除き、トランジスタ１０６と同様の構成を有する。
本発明の一態様のトランジスタは、図１５（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示すチャネル長方向の断面図、ならびに図１４（Ｃ）、（Ｄ）に示すチャネル幅方向の断面図のように、酸化物半導体層１３０と基板１１５との間に導電層１７３を備えていてもよい。当該導電層を第２のゲート電極層（バックゲート）として用いることで、更なるオン電流の増加や、しきい値電圧の制御を行うことができる。なお、図１５（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示す断面図において、導電層１７３の幅を酸化物半導体層１３０よりも短くしてもよい。さらに、導電層１７３の幅を導電層１７０の幅よりも短くしてもよい。
本発明の一態様のトランジスタにおける導電層１４０（ソース電極層）および導電層１５０（ドレイン電極層）は、図１６（Ａ）、（Ｂ）に示す上面図（酸化物半導体層１３０、導電層１４０および導電層１５０のみを図示）のように酸化物半導体層の幅（ＷＯＳ）よりも導電層１４０および導電層１５０の幅（ＷＳＤ）が長く形成されていてもよいし、短く形成されていてもよい。ＷＯＳ≧ＷＳＤ（ＷＳＤはＷＯＳ以下）とすることで、ゲート電界が酸化物半導体層１３０全体にかかりやすくなり、トランジスタの電気特性を向上させることができる。また、図１６（Ｃ）に示すように、導電層１４０および導電層１５０が酸化物半導体層１３０と重なる領域のみに形成されていてもよい。
本発明の一態様のトランジスタ（トランジスタ１０１乃至トランジスタ１１２）では、いずれの構成においても、ゲート電極層である導電層１７０は、ゲート絶縁膜である絶縁層１６０を介して酸化物半導体層１３０のチャネル幅方向を電気的に取り囲み、オン電流が高められる。このようなトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
酸化物半導体層１３０ａおよび酸化物半導体層１３０ｂを有するトランジスタ、ならびに酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃを有するトランジスタにおいては、酸化物半導体層１３０を構成する二層または三層の材料を適切に選択することで酸化物半導体層１３０ｂに電流を流すことができる。酸化物半導体層１３０ｂに電流が流れることで、界面散乱の影響を受けにくく、高いオン電流を得ることができる。したがって、酸化物半導体層１３０ｂを厚くすることでオン電流が向上する場合がある。
以上の構成のトランジスタを用いることにより、半導体装置に良好な電気特性を付与することができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、実施の形態２に示したトランジスタの構成要素について詳細を説明する。
基板１１５には、ガラス基板、石英基板、半導体基板、セラミックス基板、表面が絶縁処理された金属基板などを用いることができる。または、トランジスタやフォトダイオードが形成されたシリコン基板、および当該シリコン基板上に絶縁層、配線、コンタクトプラグとして機能を有する導電体等が形成されたものを用いることができる。なお、シリコン基板にｐ−ｃｈ型のトランジスタを形成する場合は、ｎ−型の導電型を有するシリコン基板を用いることが好ましい。または、ｎ−型またはｉ型のシリコン層を有するＳＯＩ基板であってもよい。また、シリコン基板に設けるトランジスタがｐ−ｃｈ型である場合は、トランジスタを形成する面の面方位は、（１１０）面であるシリコン基板を用いることが好ましい。（１１０）面にｐ−ｃｈ型トランジスタを形成することで、移動度を高くすることができる。
絶縁層１２０は、基板１１５に含まれる要素からの不純物の拡散を防止する役割を有するほか、酸化物半導体層１３０に酸素を供給する役割を担うことができる。したがって、絶縁層１２０は酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含む絶縁膜であることがより好ましい。例えば、膜の表面温度が１００℃以上７００℃以下、好ましくは１００℃以上５００℃以下の加熱処理で行われるＴＤＳ法にて、酸素原子に換算した酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上である膜とする。また、基板１１５が他のデバイスが形成された基板である場合、絶縁層１２０は、層間絶縁膜としての機能も有する。その場合は、表面が平坦になるようにＣＭＰ法等で平坦化処理を行うことが好ましい。
例えば、絶縁層１２０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどの酸化物絶縁膜、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁膜、またはこれらの混合材料を用いることができる。また、上記材料の積層であってもよい。
本実施の形態では、トランジスタが有する酸化物半導体層１３０が酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃを絶縁層１２０側から順に積んだ三層構造である場合を主として詳細を説明する。
なお、酸化物半導体層１３０が単層の場合は、本実施の形態に示す、酸化物半導体層１３０ｂに相当する層を用いればよい。
また、酸化物半導体層１３０が二層の場合は、本実施の形態に示す、酸化物半導体層１３０ａに相当する層および酸化物半導体層１３０ｂに相当する層を絶縁層１２０側から順に積んだ積層を用いればよい。この構成の場合、酸化物半導体層１３０ａと酸化物半導体層１３０ｂとを入れ替えることもできる。
また、酸化物半導体層１３０が四層以上である場合は、例えば、本実施の形態で説明する三層構造の酸化物半導体層１３０に対して他の酸化物半導体層を付加する構成とすることができる。
一例としては、酸化物半導体層１３０ｂには、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃよりも電子親和力（真空準位から伝導帯下端までのエネルギー）が大きい酸化物半導体を用いる。電子親和力は、真空準位と価電子帯上端とのエネルギー差（イオン化ポテンシャル）から、伝導帯下端と価電子帯上端とのエネルギー差（エネルギーギャップ）を差し引いた値として求めることができる。
酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃは、酸化物半導体層１３０ｂを構成する金属元素を一種以上含み、例えば、伝導帯下端のエネルギーが酸化物半導体層１３０ｂよりも、０．０５ｅＶ、０．０７ｅＶ、０．１ｅＶ、０．１５ｅＶのいずれか以上であって、２ｅＶ、１ｅＶ、０．５ｅＶ、０．４ｅＶのいずれか以下の範囲で真空準位に近い酸化物半導体で形成することが好ましい。
このような構造において、導電層１７０に電界を印加すると、酸化物半導体層１３０のうち、伝導帯下端のエネルギーが最も小さい酸化物半導体層１３０ｂにチャネルが形成される。
また、酸化物半導体層１３０ａは、酸化物半導体層１３０ｂを構成する金属元素を一種以上含んで構成されるため、酸化物半導体層１３０ｂと絶縁層１２０が接した場合の界面と比較して、酸化物半導体層１３０ｂと酸化物半導体層１３０ａとの界面には界面準位が形成されにくくなる。該界面準位はチャネルを形成することがあるため、トランジスタのしきい値電圧が変動することがある。したがって、酸化物半導体層１３０ａを設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。また、当該トランジスタの信頼性を向上させることができる。
また、酸化物半導体層１３０ｃは、酸化物半導体層１３０ｂを構成する金属元素を一種以上含んで構成されるため、酸化物半導体層１３０ｂとゲート絶縁膜（絶縁層１６０）が接した場合の界面と比較して、酸化物半導体層１３０ｂと酸化物半導体層１３０ｃとの界面ではキャリアの散乱が起こりにくくなる。したがって、酸化物半導体層１３０ｃを設けることにより、トランジスタの電界効果移動度を高くすることができる。
酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃには、例えば、Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆを酸化物半導体層１３０ｂよりも高い原子数比で含む材料を用いることができる。具体的には、当該原子数比を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。前述の元素は酸素と強く結合するため、酸素欠損が酸化物半導体層に生じることを抑制する機能を有する。すなわち、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃは、酸化物半導体層１３０ｂよりも酸素欠損が生じにくいということができる。
また、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、および酸化物半導体層１３０ｃとして用いることのできる酸化物半導体は、少なくともＩｎもしくはＺｎを含むことが好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーを含むことが好ましい。
スタビライザーとしては、Ｇａ、Ｓｎ、Ｈｆ、Ａｌ、またはＺｒ等がある。また、他のスタビライザーとしては、ランタノイドである、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ等がある。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化ガリウム、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。
ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味である。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。また、本明細書においては、Ｉｎ−Ｇａ−Ｚｎ酸化物で構成した膜をＩＧＺＯ膜とも呼ぶ。
また、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄから選ばれた一つの金属元素または複数の金属元素を示す。また、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
なお、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃが、少なくともインジウム、亜鉛およびＭ（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物であるとき、酸化物半導体層１３０ａをＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、酸化物半導体層１３０ｂをＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］、酸化物半導体層１３０ｃをＩｎ：Ｍ：Ｚｎ＝ｘ３：ｙ３：ｚ３［原子数比］とすると、ｙ１／ｘ１およびｙ３／ｘ３がｙ２／ｘ２よりも大きくなることが好ましい。ｙ１／ｘ１およびｙ３／ｘ３はｙ２／ｘ２よりも１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。このとき、酸化物半導体層１３０ｂにおいて、ｙ２がｘ２以上であるとトランジスタの電気特性を安定させることができる。ただし、ｙ２がｘ２の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ２はｘ２の３倍未満であることが好ましい。
酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃにおけるＺｎおよびＯを除いた場合において、ＩｎおよびＭの原子数比率は、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。また、酸化物半導体層１３０ｂのＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は、好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。
また、酸化物半導体層１３０ｂは、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃよりもインジウムの含有量を多くするとよい。酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることにより、より多くのｓ軌道が重なるため、ＩｎがＭよりも多い組成となる酸化物はＩｎがＭと同等または少ない組成となる酸化物と比較して移動度が高くなる。そのため、酸化物半導体層１３０ｂにインジウムの含有量が多い酸化物を用いることで、高い電界効果移動度のトランジスタを実現することができる。
酸化物半導体層１３０ａの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下、さらに好ましくは５ｎｍ以上２５ｎｍ以下とする。また、酸化物半導体層１３０ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上１５０ｎｍ以下、さらに好ましくは１０ｎｍ以上１００ｎｍ以下とする。また、酸化物半導体層１３０ｃの厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上３０ｎｍ以下、さらに好ましくは３ｎｍ以上１５ｎｍ以下とする。また、酸化物半導体層１３０ｂは、酸化物半導体層１３０ｃより厚い方が好ましい。
酸化物半導体層をチャネルとするトランジスタに安定した電気特性を付与するためには、酸化物半導体層中の不純物濃度を低減し、酸化物半導体層を真性または実質的に真性にすることが有効である。ここで、実質的に真性とは、酸化物半導体層のキャリア密度が、１×１０１５／ｃｍ３未満であること、好ましくは１×１０１３／ｃｍ３未満であること、さらに好ましくは８×１０１１／ｃｍ３未満であること、さらに好適には１×１０８／ｃｍ３未満１×１０−９／ｃｍ３以上であることとする。
また、酸化物半導体層において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンは酸化物半導体層中で不純物準位の形成に寄与する。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。したがって、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃの層中や、それぞれの界面において不純物濃度を低減させることが好ましい。
酸化物半導体層を真性または実質的に真性とするためには、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析で見積もられる水素濃度が、１×１０１７ａｔｏｍｓ／ｃｍ３以上２×１０２０ａｔｏｍｓ／ｃｍ３以下の範囲であって、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下になる領域を有するように制御する。また、窒素濃度は、５×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３未満の範囲であって、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下になる領域を有するように制御する。
また、シリコンや炭素が高濃度で含まれると、酸化物半導体層の結晶性を低下させることがある。酸化物半導体層の結晶性を低下させないためには、シリコン濃度を１×１０１８ａｔｏｍｓ／ｃｍ３以上１×１０１９ａｔｏｍｓ／ｃｍ３未満の範囲であって、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満になる領域を有するように制御する。また、炭素濃度を６×１０１７ａｔｏｍｓ／ｃｍ３以上１×１０１９ａｔｏｍｓ／ｃｍ３未満の範囲であって、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満になる領域を有するように制御する。
また、上述のように高純度化された酸化物半導体層をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５Ｖ、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅あたりのオフ電流を数ｙＡ／μｍ乃至数ｚＡ／μｍにまで低減することが可能となる。
トランジスタのゲート絶縁膜としては、シリコンを含む絶縁膜が多く用いられるため、上記理由により酸化物半導体層のチャネルとなる領域は、本発明の一態様のトランジスタのようにゲート絶縁膜と接しない構造が好ましいということができる。また、ゲート絶縁膜と酸化物半導体層との界面にチャネルが形成される場合、該界面でキャリアの散乱が起こり、トランジスタの電界効果移動度が低くなることがある。このような観点からも、酸化物半導体層のチャネルとなる領域はゲート絶縁膜から離すことが好ましいといえる。
したがって、酸化物半導体層１３０を酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃの積層構造とすることで、酸化物半導体層１３０ｂにチャネルを形成することができ、高い電界効果移動度および安定した電気特性を有したトランジスタを形成することができる。
酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃのバンド構造においては、伝導帯下端のエネルギーが連続的に変化する。これは、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃの組成が近似することにより、酸素が相互に拡散しやすい点からも理解される。したがって、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃは組成が異なる層の積層体ではあるが、物性的に連続であるということもでき、図面において、当該積層体のそれぞれの界面は点線で表している。
主成分を共通として積層された酸化物半導体層１３０は、各層を単に積層するのではなく連続接合（ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の井戸構造（Ｕ Ｓｈａｐｅ Ｗｅｌｌ））が形成されるように作製する。すなわち、各層の界面にトラップ中心や再結合中心のような欠陥準位を形成するような不純物が存在しないように積層構造を形成する。仮に、積層された酸化物半導体層の層間に不純物が混在していると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結合により消滅してしまう。
例えば、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃにはＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：３、１：３：４、１：３：６、１：４：５、１：６：４または１：９：６（原子数比）などのＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。また、酸化物半導体層１３０ｂにはＩｎ：Ｇａ：Ｚｎ＝１：１：１、２：１：３、５：５：６、または３：１：２（原子数比）などのＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。なお、上記酸化物をスパッタターゲットとして成膜を行った場合、成膜される酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、および酸化物半導体層１３０ｃの原子数比は必ずしも同一とならない。
酸化物半導体層１３０における酸化物半導体層１３０ｂはウェル（井戸）となり、チャネルは酸化物半導体層１３０ｂに形成される。酸化物半導体層１３０は伝導帯下端のエネルギーが連続的に変化しているため、Ｕ字型井戸とも呼ぶことができる。また、このような構成で形成されたチャネルを埋め込みチャネルということもできる。
また、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃと、酸化シリコン膜などの絶縁層との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る。酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃがあることにより、酸化物半導体層１３０ｂと当該トラップ準位とを遠ざけることができる。
ただし、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃの伝導帯下端のエネルギーと、酸化物半導体層１３０ｂの伝導帯下端のエネルギーとの差が小さい場合、酸化物半導体層１３０ｂの電子が該エネルギー差を越えてトラップ準位に達することがある。電子がトラップ準位に捕獲されることで、絶縁層界面にマイナスの電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。
酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃには、結晶部が含まれることが好ましい。特にｃ軸に配向した結晶を用いることでトランジスタに安定した電気特性を付与することができる。また、ｃ軸に配向した結晶は歪曲に強く、フレキシブル基板を用いた半導体装置の信頼性を向上させることができる。
ソース電極層として作用する導電層１４０およびドレイン電極層として作用する導電層１５０には、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｍｎ、Ｎｄ、Ｓｃ、および当該金属材料の合金から選ばれた材料の単層、または積層を用いることができる。代表的には、特に酸素と結合しやすいＴｉや、後のプロセス温度が比較的高くできることなどから、融点の高いＷを用いることがより好ましい。また、低抵抗のＣｕやＣｕ−Ｍｎなどの合金と上記材料との積層を用いてもよい。トランジスタ１０５、トランジスタ１０６、トランジスタ１１１、トランジスタ１１２においては、例えば、導電層１４１および導電層１５１にＷ、導電層１４２および導電層１５２にＴｉとＡｌとの積層膜などを用いることができる。
上記材料は酸化物半導体層から酸素を引き抜く性質を有する。そのため、上記材料と接した酸化物半導体層の一部の領域では酸化物半導体層中の酸素が脱離し、酸素欠損が形成される。層中に僅かに含まれる水素と当該酸素欠損が結合することにより当該領域は顕著にｎ型化する。したがって、ｎ型化した当該領域はトランジスタのソースまたはドレインとして作用させることができる。
また、導電層１４０および導電層１５０にＷを用いる場合には、窒素をドーピングしてもよい。窒素をドーピングすることで酸素を引き抜く性質を適度に弱めることができ、ｎ型化した領域がチャネル領域まで拡大することを防ぐことができる。また、導電層１４０および導電層１５０をｎ型の半導体層との積層とし、ｎ型の半導体層と酸化物半導体層を接触させることによってもｎ型化した領域がチャネル領域まで拡大することを防ぐことができる。ｎ型の半導体層としては、窒素が添加されたＩｎ−Ｇａ−Ｚｎ酸化物、酸化亜鉛、酸化インジウム、酸化スズ、酸化インジウムスズなどを用いることができる。
ゲート絶縁膜として作用する絶縁層１６０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、絶縁層１６０は上記材料の積層であってもよい。なお、絶縁層１６０に、Ｌａ、Ｎ、Ｚｒなどを、不純物として含んでいてもよい。
また、絶縁層１６０の積層構造の一例について説明する。絶縁層１６０は、例えば、酸素、窒素、シリコン、ハフニウムなどを有する。具体的には、酸化ハフニウム、および酸化シリコンまたは酸化窒化シリコンを含むと好ましい。
酸化ハフニウムおよび酸化アルミニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、酸化シリコンを用いた場合と比べて、絶縁層１６０の膜厚を大きくできるため、トンネル電流によるリーク電流を小さくすることができる。即ち、オフ電流の小さいトランジスタを実現することができる。さらに、結晶構造を有する酸化ハフニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率を備える。したがって、オフ電流の小さいトランジスタとするためには、結晶構造を有する酸化ハフニウムを用いることが好ましい。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる。ただし、本発明の一態様は、これらに限定されない。
また、酸化物半導体層１３０と接する絶縁層１２０および絶縁層１６０は、窒素酸化物の放出量の少ない膜を用いることが好ましい。窒素酸化物の放出量の多い絶縁層と酸化物半導体が接した場合、窒素酸化物に起因する準位密度が高くなることがある。絶縁層１２０および絶縁層１６０には、例えば、窒素酸化物の放出量の少ない酸化窒化シリコン膜または酸化窒化アルミニウム膜等の酸化物絶縁層を用いることができる。
窒素酸化物の放出量の少ない酸化窒化シリコン膜は、ＴＤＳ法において、窒素酸化物の放出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニアの放出量が１×１０１８個／ｃｍ３以上５×１０１９個／ｃｍ３以下である。なお、アンモニアの放出量は、膜の表面温度が５０℃以上６５０℃以下、好ましくは５０℃以上５５０℃以下の加熱処理による放出量とする。
絶縁層１２０および絶縁層１６０として、上記酸化物絶縁層を用いることで、トランジスタのしきい値電圧のシフトを低減することが可能であり、トランジスタの電気特性の変動を低減することができる。
ゲート電極層として作用する導電層１７０には、例えば、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｍｎ、Ｎｄ、Ｓｃ、ＴａおよびＷなどの導電膜を用いることができる。また、上記材料の合金や上記材料の導電性窒化物を用いてもよい。また、上記材料、上記材料の合金、および上記材料の導電性窒化物から選ばれた複数の材料の積層であってもよい。代表的には、タングステン、タングステンと窒化チタンの積層、タングステンと窒化タンタルの積層などを用いることができる。また、低抵抗のＣｕまたはＣｕ−Ｍｎなどの合金や上記材料とＣｕまたはＣｕ−Ｍｎなどの合金との積層を用いてもよい。本実施の形態では、導電層１７１に窒化タンタル、導電層１７２にタングステンを用いて導電層１７０を形成する。
絶縁層１７５には、水素を含む窒化シリコン膜または窒化アルミニウム膜などを用いることができる。実施の形態２に示したトランジスタ１０３、トランジスタ１０４、トランジスタ１０６、トランジスタ１０９、トランジスタ１１０、およびトランジスタ１１２では、絶縁層１７５として水素を含む絶縁膜を用いることで酸化物半導体層の一部をｎ型化することができる。また、窒化絶縁膜は水分などのブロッキング膜としての作用も有し、トランジスタの信頼性を向上させることができる。
また、絶縁層１７５としては酸化アルミニウム膜を用いることもできる。特に、実施の形態２に示したトランジスタ１０１、トランジスタ１０２、トランジスタ１０５、トランジスタ１０７、トランジスタ１０８、およびトランジスタ１１１では絶縁層１７５に酸化アルミニウム膜を用いることが好ましい。酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウム膜は、トランジスタの作製工程中および作製後において、水素、水分などの不純物の酸化物半導体層１３０への混入防止、酸素の酸化物半導体層からの放出防止、絶縁層１２０からの酸素の不必要な放出防止の効果を有する保護膜として用いることに適している。また、酸化アルミニウム膜に含まれる酸素を酸化物半導体層中に拡散させることもできる。
また、絶縁層１７５上には絶縁層１８０が形成されていることが好ましい。当該絶縁層には、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、当該絶縁層は上記材料の積層であってもよい。
ここで、絶縁層１８０は絶縁層１２０と同様に化学量論組成よりも多くの酸素を有することが好ましい。絶縁層１８０から放出される酸素は絶縁層１６０を経由して酸化物半導体層１３０のチャネル形成領域に拡散させることができることから、チャネル形成領域に形成された酸素欠損に酸素を補填することができる。したがって、安定したトランジスタの電気特性を得ることができる。
半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジスタの微細化によりトランジスタの電気特性が悪化することが知られており、特にチャネル幅が縮小するとオン電流が低下する。
本発明の一態様のトランジスタ１０７乃至トランジスタ１１２では、チャネルが形成される酸化物半導体層１３０ｂを覆うように酸化物半導体層１３０ｃが形成されており、チャネル形成層とゲート絶縁膜が接しない構成となっている。そのため、チャネル形成層とゲート絶縁膜との界面で生じるキャリアの散乱を抑えることができ、トランジスタのオン電流を大きくすることができる。
また、本発明の一態様のトランジスタでは、前述したように酸化物半導体層１３０のチャネル幅方向を電気的に取り囲むようにゲート電極層（導電層１７０）が形成されているため、酸化物半導体層１３０に対しては上面に垂直な方向からのゲート電界に加えて、側面に垂直な方向からのゲート電界が印加される。すなわち、チャネル形成層に対して全体的にゲート電界が印加されることになり実効チャネル幅が拡大するため、さらにオン電流を高められる。
また、本発明の一態様における酸化物半導体層１３０が二層または三層のトランジスタでは、チャネルが形成される酸化物半導体層１３０ｂを酸化物半導体層１３０ａ上に形成することで界面準位を形成しにくくする効果を有する。また、本発明の一態様における酸化物半導体層１３０が三層のトランジスタでは、酸化物半導体層１３０ｂを三層構造の中間に位置する層とすることで上下からの不純物混入の影響を排除できる効果などを併せて有する。そのため、上述したトランジスタのオン電流の向上に加えて、しきい値電圧の安定化や、Ｓ値（サブスレッショルド値）の低減をはかることができる。したがって、ゲート電圧ＶＧが０Ｖ時の電流を下げることができ、消費電力を低減させることができる。また、トランジスタのしきい値電圧が安定化することから、半導体装置の長期信頼性を向上させることができる。また、本発明の一態様のトランジスタは、微細化にともなう電気特性の劣化が抑えられることから、集積度の高い半導体装置の形成に適しているといえる。
本実施の形態で説明した金属膜、半導体膜、無機絶縁膜など様々な膜は、代表的にはスパッタ法やプラズマＣＶＤ法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としては、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などがある。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
また、熱ＣＶＤ法では、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスをチャンバーに導入・反応させ、これを繰り返すことで成膜を行う。原料ガスと一緒に不活性ガス（アルゴン、或いは窒素など）をキャリアガスとして導入しても良い。例えば２種類以上の原料ガスを順番にチャンバーに供給してもよい。その際、複数種の原料ガスが混ざらないように第１の原料ガスの反応後、不活性ガスを導入し、第２の原料ガスを導入する。あるいは、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着・反応して第１の層を成膜し、後から導入される第２の原料ガスが吸着・反応して、第２の層が第１の層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入の繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された金属膜、半導体膜、無機絶縁膜など様々な膜を形成することができ、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、トリメチルインジウム（Ｉｎ（ＣＨ３）３）、トリメチルガリウム（Ｇａ（ＣＨ３）３）、およびジメチル亜鉛（Ｚｎ（ＣＨ３）２）を用いることができる。これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体を含む液体（ハフニウムアルコキシドや、テトラキスジメチルアミドハフニウム（ＴＤＭＡＨ、Ｈｆ［Ｎ（ＣＨ３）２］４）やテトラキス（エチルメチルアミド）ハフニウムなどのハフニウムアミド）を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用いる。
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体を含む液体（トリメチルアルミニウム（ＴＭＡ、Ａｌ（ＣＨ３）３）など）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。他の材料としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを順次導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次導入してＩｎ−Ｏ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを順次導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを順次導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。これらのガスを用いてＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態４）
以下では、本発明の一態様に用いることのできる酸化物半導体膜の構造について説明する。
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
試料面と概略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、試料面と概略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
次に、非晶質酸化物半導体膜について説明する。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。
なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。
なお、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、先の実施の形態で説明した記憶装置を含むＣＰＵについて説明する。
図１７は、先の実施の形態で説明したトランジスタを少なくとも一部に用いたＣＰＵの一例の構成を示すブロック図である。
図１７に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図１７に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図１７に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行う。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行う。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
図１７に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、先の実施の形態に示したトランジスタを用いることができる。
図１７に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
図１８は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である。記憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮断で記憶データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と、論理素子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有する。回路１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２１０と、を有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していても良い。
ここで、回路１２０２には、先の実施の形態で説明した記憶装置を用いることができる。記憶素子１２００への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２０９の第１ゲートには接地電位（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力され続ける構成とする。例えば、トランジスタ１２０９の第１ゲートが抵抗等の負荷を介して接地される構成とする。
スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用いて構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の端子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第２の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３はトランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１３のオン状態またはオフ状態）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとドレインの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソースとドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１４のオン状態またはオフ状態）が選択される。
トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極のうちの一方、およびトランジスタ１２１０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４のソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１２０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０７の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。
なお、容量素子１２０７および容量素子１２０８は、トランジスタや配線の寄生容量等を積極的に利用することによって省略することも可能である。
トランジスタ１２０９の第１ゲート（第１のゲート電極）には、制御信号ＷＥが入力される。スイッチ１２０３およびスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。
なお、図１８におけるトランジスタ１２０９では第２ゲート（第２のゲート電極：バックゲート）を有する構成を図示している。第１ゲートには制御信号ＷＥを入力し、第２ゲートには制御信号ＷＥ２を入力することができる。制御信号ＷＥ２は、一定の電位の信号とすればよい。当該一定の電位には、例えば、接地電位ＧＮＤやトランジスタ１２０９のソース電位よりも小さい電位などが選ばれる。このとき、制御信号ＷＥ２は、トランジスタ１２０９のしきい値電圧を制御するための電位信号であり、トランジスタ１２０９のゲート電圧ＶＧが０Ｖ時の電流をより低減することができる。また、制御信号ＷＥ２は、制御信号ＷＥと同じ電位信号であってもよい。なお、トランジスタ１２０９としては、第２ゲートを有さないトランジスタを用いることもできる。
トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデータに対応する信号が入力される。図１８では、回路１２０１から出力された信号が、トランジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介して回路１２０１に入力される。
なお、図１８では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６および回路１２２０を介して回路１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。
また、図１８において、記憶素子１２００に用いられるトランジスタのうち、トランジスタ１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子１２００に用いられるトランジスタ全てを、チャネルが酸化物半導体層で形成されるトランジスタとすることもできる。または、記憶素子１２００は、トランジスタ１２０９以外にも、チャネルが酸化物半導体層で形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることもできる。
図１８における回路１２０１には、例えばフリップフロップ回路を用いることができる。また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用いることができる。
本発明の一態様における半導体装置では、記憶素子１２００に電源電圧が供給されない間は、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０８によって保持することができる。
また、酸化物半導体層にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体層にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ１２０９として用いることによって、記憶素子１２００に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわたり保たれる。こうして、記憶素子１２００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。
また、スイッチ１２０３およびスイッチ１２０４を設けることによって、プリチャージ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１が元のデータを保持しなおすまでの時間を短くすることができる。
また、回路１２０２において、容量素子１２０８によって保持された信号はトランジスタ１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再開された後、容量素子１２０８によって保持された信号を、トランジスタ１２１０の状態（オン状態、またはオフ状態）に変換して、回路１２０２から読み出すことができる。それ故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。
このような記憶素子１２００を、プロセッサが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。
本実施の形態では、記憶素子１２００をＣＰＵに用いる例として説明したが、記憶素子１２００は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ−ＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）にも応用可能である。
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。
（実施の形態６）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１９に示す。
図１９（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０８等を有する。なお、図１９（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図１９（Ｂ）はビデオカメラであり、第１筐体９１１、第２筐体９１２、表示部９１３、操作キー９１４、レンズ９１５、接続部９１６等を有する。操作キー９１４およびレンズ９１５は第１筐体９１１に設けられており、表示部９１３は第２筐体９１２に設けられている。そして、第１筐体９１１と第２筐体９１２とは、接続部９１６により接続されており、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１６により変更が可能である。表示部９１３における映像を、接続部９１６における第１筐体９１１と第２筐体９１２との間の角度に従って切り替える構成としても良い。
図１９（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キーボード９２３、ポインティングデバイス９２４等を有する。
図１９（Ｄ）は腕時計型の情報端末であり、筐体９３１、表示部９３２、リストバンド９３３等を有する。表示部９３２はタッチパネルとなっていてもよい。
図１９（Ｅ）は携帯データ端末であり、第１筐体９４１、表示部９４２、カメラ９４９等を有する。表示部９４２が有するタッチパネル機能により情報の入力を行うことができる。
図１９（Ｆ）は自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ライト９５４等を有する。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
４０ シリコン基板
４１ 絶縁層
４４ 絶縁層
５１ トランジスタ
５２ トランジスタ
５３ トランジスタ
５４ トランジスタ
５５ トランジスタ
５８ 活性層
５９ 容量素子
７１ 配線
７２ 配線
７３ 配線
７４ 配線
７５ 配線
７６ 配線
８０ 絶縁層
８１ 導電体
９３ 回路
１０１ トランジスタ
１０２ トランジスタ
１０３ トランジスタ
１０４ トランジスタ
１０５ トランジスタ
１０６ トランジスタ
１０７ トランジスタ
１０８ トランジスタ
１０９ トランジスタ
１１０ トランジスタ
１１１ トランジスタ
１１２ トランジスタ
１１５ 基板
１２０ 絶縁層
１３０ 酸化物半導体層
１３０ａ 酸化物半導体層
１３０ｂ 酸化物半導体層
１３０ｃ 酸化物半導体層
１４０ 導電層
１４１ 導電層
１４２ 導電層
１５０ 導電層
１５１ 導電層
１５２ 導電層
１６０ 絶縁層
１７０ 導電層
１７１ 導電層
１７２ 導電層
１７３ 導電層
１７５ 絶縁層
１８０ 絶縁層
２３１ 領域
２３２ 領域
２３３ 領域
３３１ 領域
３３２ 領域
３３３ 領域
３３４ 領域
３３５ 領域
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイクロフォン
９０６ スピーカー
９０７ 操作キー
９０８ スタイラス
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 操作キー
９１５ レンズ
９１６ 接続部
９２１ 筐体
９２２ 表示部
９２３ キーボード
９２４ ポインティングデバイス
９３１ 筐体
９３２ 表示部
９３３ リストバンド
９４１ 筐体
９４２ 表示部
９４９ カメラ
９５１ 車体
９５２ 車輪
９５３ ダッシュボード
９５４ ライト
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
１２００ 記憶素子
１２０１ 回路
１２０２ 回路
１２０３ スイッチ
１２０４ スイッチ
１２０６ 論理素子
１２０７ 容量素子
１２０８ 容量素子
１２０９ トランジスタ
１２１０ トランジスタ
１２１３ トランジスタ
１２１４ トランジスタ
１２２０ 回路
２１００ 層
２２００ 層
２３００ 層
２４００ 層

Claims (13)

  1. 第１の層と、第２の層と、を有する記憶装置であって、
    前記第１の層は、前記第２の層と重なるように設けられ、
    前記第１の層は、酸化物半導体を活性層とする第１のトランジスタを有し、
    前記第２の層は、酸化物半導体を活性層とする第２のトランジスタおよび第３のトランジスタを有し、
    前記第１のトランジスタのソースまたはドレインの一方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第２のトランジスタのソースまたはドレインの一方は、前記第３のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第１のトランジスタのオフ電流は、前記第２のトランジスタおよび前記第３のトランジスタよりも小さく、
    前記第２のトランジスタおよび前記第３のトランジスタの電界効果移動度は、前記第１のトランジスタよりも大きいことを特徴とする記憶装置。
  2. 第１の層と、第２の層と、第３の層と、を有する記憶装置であって、
    前記第１の層は、酸化物半導体を活性層とする第１のトランジスタを有し、
    前記第２の層は、酸化物半導体を活性層とする第２のトランジスタおよび第３のトランジスタを有し、
    前記第３の層は、シリコンを活性領域または活性層とする第４のトランジスタを有し、
    前記第１のトランジスタのソースまたはドレインの一方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第２のトランジスタのソースまたはドレインの一方は、前記第３のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第１のトランジスタのオフ電流は、前記第２のトランジスタおよび前記第３のトランジスタよりも小さく、
    前記第２のトランジスタおよび前記第３のトランジスタの電界効果移動度は、前記第１のトランジスタよりも大きく、
    前記第１のトランジスタ乃至前記第３のトランジスタは、第１の回路の構成要素であり、
    前記第４のトランジスタは、第２の回路の構成要素であることを特徴とする記憶装置。
  3. 請求項１または２において、
    前記第１のトランジスタが有する活性層は、前記第２のトランジスタおよび前記第３のトランジスタの活性層よりもバンドギャップが大きいことを特徴とする記憶装置。
  4. 請求項１乃至３にいずれか一項において、
    前記第２のトランジスタおよび前記第３のトランジスタの活性層は、前記第１のトランジスタよりも膜厚が厚いことを特徴とする記憶装置。
  5. 請求項２乃至４のいずれか一項において、
    前記第１の層、前記第２の層、前記第３の層は、
    高さ方向に、前記第１の層、前記第２の層、前記第３の層の順で配置される構成、または、前記第２の層、前記第１の層、前記第３の層の順で配置される構成であることを特徴とする記憶装置。
  6. 第１の層と、第２の層と、第３の層と、を有する記憶装置であって、
    前記第１の層は、酸化物半導体を活性層とする第１のトランジスタを有し、
    前記第２の層は、酸化物半導体を活性層とする第２のトランジスタ、第３のトランジスタおよび第４のトランジスタを有し、
    前記第３の層は、シリコンを活性領域または活性層とする第５のトランジスタを有し、
    前記第１のトランジスタのソースまたはドレインの一方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第２のトランジスタのソースまたはドレインの一方は、前記第３のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第１のトランジスタのオフ電流は、前記第２のトランジスタ乃至前記第４のトランジスタよりも小さく、
    前記第２のトランジスタおよび前記第３のトランジスタの電界効果移動度は、前記第１のトランジスタよりも大きく、
    前記第１のトランジスタ乃至前記第３のトランジスタは、第１の回路の構成要素であり、
    前記第４のトランジスタおよび前記第５のトランジスタは、第２の回路の構成要素であることを特徴とする記憶装置。
  7. 請求項６において、
    前記第１のトランジスタが有する活性層は、前記第２のトランジスタ、前記第３のトランジスタおよび前記第４のトランジスタの活性層よりもバンドギャップが大きいことを特徴とする記憶装置。
  8. 請求項６または７において、
    前記第２のトランジスタ、前記第３のトランジスタおよび前記第４のトランジスタの活性層は、前記第１のトランジスタよりも膜厚が厚いことを特徴とする記憶装置。
  9. 請求項６乃至８のいずれか一項において、
    前記第１の層、前記第２の層、前記第３の層は、
    高さ方向に、前記第１の層、前記第２の層、前記第３の層の順で配置される構成、または、前記第２の層、前記第１の層、前記第３の層の順で配置される構成であることを特徴とする記憶装置。
  10. 請求項１乃至９のいずれか一項において、
    前記第１の回路は、信号を保持する機能を有し、前記第２の回路は、前記第１の回路を駆動する機能を有することを特徴とする記憶装置。
  11. 請求項１乃至１０のいずれか一項において、
    前記第１のトランジスタのソースまたはドレインの一方は、容量素子の一方の電極と電気的に接続されていることを特徴とする記憶装置。
  12. 請求項１乃至１１のいずれか一項において、
    前記酸化物半導体は、ＩｎとＺｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有することを特徴とする記憶装置。
  13. 請求項１乃至１２のいずれか一項に記載の記憶装置と、
    表示装置と、
    を有することを特徴とする電子機器。
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