CN104617105B - 半导体装置 - Google Patents

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Abstract

本申请涉及半导体装置。在不增加制造步骤的数量的情况下，高度集成在一元件中的多个晶体管中的至少一个设置有背栅。在包括纵向层叠的多个晶体管的元件中，上部中的至少一个晶体管包括具有半导体特性的金属氧化物，与下部中的晶体管的栅电极相同的层被设置成与上部中的晶体管的沟道形成区重叠，并且与栅电极功能相同的层的部分用作上部中的晶体管的背栅。覆盖有绝缘层的下部中的晶体管进行平面化处理，由此栅电极露出且连接到用作上部中的晶体管的源电极和漏电极的层。

Description

半导体装置
本申请是申请日为“2011年1月24日”、申请号为“201180009968.5”、题为“半导体器件”的分案申请。
技术领域
本发明的实施例涉及半导体器件，具体地涉及包括存储元件和反相元件的半导体器件。
背景技术
近年来，具有半导体特性的金属氧化物(在下文中称为氧化物半导体)引起了关注。具有半导体特性的金属氧化物可应用于晶体管(专利文献1和专利文献2)。
[参考文献]
[专利文献1]日本公开专利申请No.2007-123861
[专利文献2]日本公开专利申请No.2007-096055
发明内容
本发明的一个实施例的目的在于，控制高度集成在一元件中的多个晶体管的至少一个的阈值电压。此外，本发明的一个实施例的目的在于，提供实现对晶体管的阈值电压的控制而不使制造工艺复杂化的结构。
本发明的一个实施例是其中多个晶体管纵向层叠的元件。上部中的至少一个晶体管包括具有半导体特性的金属氧化物。与下部中的晶体管的栅电极相同的层的一部分被设置成与上部中的晶体管的沟道形成区重叠，从而与栅电极相同的层的该部分用作上部中的晶体管的背栅。
在本文中，下部中的晶体管在覆盖有绝缘层的状况下进行平面化处理，由此下部中的晶体管的栅电极露出且连接到用作上部中的晶体管的源电极或漏电极的层。
注意，用作背栅的部分不与下部中的半导体层重叠；由此绝缘层留在用作背栅的该部分上，并且与下部中的晶体管的栅电极相同的层的该部分和上部中的晶体管的半导体层隔着绝缘层彼此重叠。
可控制高度集成在一元件中的多个晶体管的至少一个的阈值电压。此外，晶体管的阈值电压的这种控制可在不使制造工艺复杂化的情况下实现。
附图说明
图1A至1C示出根据实施例1的存储元件。
图2是包括根据实施例1的存储元件的存储器件的示图。
图3是示出图2的存储器件的操作的时序图。
图4A和4B是各自示出根据实施例1的存储器件中的读出电路的示图。
图5A至5H示出根据实施例1的存储元件的制造方法。
图6A至6G示出根据实施例1的存储元件的制造方法。
图7A至7D示出根据实施例1的存储元件的制造方法。
图8A至8C示出根据实施例2的存储元件。
图9A至9C示出根据实施例3的反相元件。
图10A至10C示出根据实施例4的反相元件。
图11A至11C示出根据实施例5的存储元件。
图12A至12C示出根据实施例6的存储元件。
图13A至13C示出根据实施例7的存储元件。
图14A至14C示出根据实施例8的存储元件。
图15A至15F示出根据实施例9的电子设备。
具体实施方式
将参考附图详细地描述本发明的各个实施例。然而，本发明不限于以下描述，并且本领域技术人员容易理解，在本文中所公开的模式和细节可以各种方式修改，而不背离本发明的范围和精神。因此，本发明不应被解释为限于这些实施例的描述。
(实施例1)
在本实施例中，将描述作为本发明的一个实施例的半导体器件。作为半导体器件，存储器件在本实施例中具体地描述。
图1A是本实施例的存储器件中所包括的存储元件的电路图的示例。
图1A所示的存储元件包括晶体管100、晶体管102、以及电容器104。在图1A中，晶体管100的源电极和漏电极之一电连接到第一布线111，而晶体管100的源电极和漏电极中的另一个电连接到第二布线112。晶体管102的源电极和漏电极之一电连接到第三布线113，而晶体管102的栅电极电连接到第四布线114。然后，晶体管100的栅电极、以及晶体管102的源电极和漏电极中的另一个电连接到电容器104的电极之一。电容器104的另一电极电连接到第五布线115。晶体管102还设置有用作另一栅电极的背栅BG。
在此，采用在沟道形成区中包括氧化物半导体的晶体管作为晶体管102。包括氧化物半导体的晶体管通过去除氢和水来高度提纯，由此截止状态电流可显著地减小。因此，通过使晶体管102截止，给予晶体管100的栅电极的电荷可保持极长的时间。此外，电容器104的设置便于保持给予晶体管100的栅电极的电荷、以及读出所保持的数据。
在下文中描述图1A所示的在存储元件中写入数据、保持数据、以及读出数据的操作。
首先，晶体管102通过供应第四布线114的电位而导通，并且随后向电容器104的电极之一、以及晶体管100的栅电极供应从第三布线112供应的电荷。换句话说，向浮栅部分(图1A中的FG部分)供应电荷，在该浮栅部分中晶体管102的源电极和漏电极中的另一个、电容器104的电极之一、以及晶体管100的栅电极电连接(写入操作)。在此供应具有不同电位电平的两种类型的电荷中的任一种。具有低电位电平的电荷称为“低电平电荷”，而具有高电位电平的电荷称为“高电平电荷”。
之后，晶体管102通过供应第四布线114的电位而截止，从而保持在图1A的FG部分的电荷(保持操作)。晶体管102的截止状态电流可显著地减小；由此，存储在FG部分中的电荷可保持较长时间。
接着，将描述数据的读取。通过向第五布线115供应适当电位(读取电位)、而向第一布线111供应预定电位(恒定电位)，第二布线112的电位根据保持在FG部分中的电荷的量(晶体管100的栅电极的电位)而变化。这是因为，一般而言，当晶体管100是n沟道晶体管时，将高电平电荷给予晶体管100的栅电极的情况下的“视在阈值电压Vth_H”低于将低电平电荷给予晶体管100的栅电极的情况下的“视在阈值电压Vth_L”。在此，“视在阈值电压”是指在第一布线111具有恒定电位时需要使晶体管100导通的第五布线115的电位。由此，当第五布线115的电位被设为在Vth_H和Vth_L之间的中间电位V0时，可确定给予晶体管100的栅电极的电荷。例如，在给予高电平电荷的情况下，当第五布线115的电位被设为V0(>Vth_H)时，晶体管100导通。在给予低电平电荷的情况下，当第五布线115的电位被设为V0(<Vth_L)时，晶体管100保持在截止状态中。因此，可参考第二布线112的电位来判断和读出所保持的数据。
注意，在存储元件排列成矩阵的情况下，只读出期望存储元件的数据。为了只读取期望存储元件的数据而不读取其他存储元件的数据，在存储元件之间晶体管100并联连接的情况下，可向不要读取其数据的存储元件中的第五布线115供应不管栅电极的状态如何都允许晶体管100截止的电位(低于Vth_H的电位)。另一方面，在存储元件之间晶体管100串联连接的情况下，可向不要读取其数据的存储元件中的第五布线115供应不管栅电极的状态如何都允许晶体管100导通的电位(高于Vth_L的电位)。
接着，描述数据的重写。数据的重写以类似于数据的写入和保持的方式进行。即，晶体管102被第四布线114的电位导通。由此，向FG部分供应第三布线113的电位(与新数据相关的电位)。之后，晶体管102被第四布线114的电位截止；由此，将具有与新数据相关的电位电平的电荷给予FG部分。
在图1A所示的存储元件中，可通过如上所述的改写数据来直接重写数据。为此，通过其从闪存等中的浮栅提取电荷的高电压不是必要的，并且可抑制操作速度因将电荷注入浮栅以及从浮栅去除电荷而降低。
注意，晶体管102的源电极和漏电极中的另一个、以及晶体管100的栅电极电连接，由此图1A中的FG部分具有与闪存的浮栅等效的功能。当晶体管102截止时，FG部分可被视为嵌入绝缘体，并且电荷可被存储在FG部分中。设置在图1A所示的存储元件中的晶体管102包括使用氧化物半导体形成的沟道形成区，并且晶体管102的截止状态电流可以是包括硅等的常规晶体管102的截止状态电流的约100000倍。由此，可推断电荷从FG部分通过晶体管102的泄漏很难发生。因此，在使用图1A所示的存储元件的情况下，可设置甚至在不供电的情况下也可保持数据的非易失性存储器件。
例如，当在室温下晶体管102的截止状态电流小于或等于10zA/μm、且电容器104的电容值约为10fF时，数据可保持至少104秒或更长。注意，该数据保持时间取决于晶体管的特性和电容器104的电容值。
此外，在图1A所示的存储元件中，隧穿电流不在沟道形成区和FG部分之间的绝缘层中流动，并且由此绝缘层不劣化，这与闪存不同。因此，对写入操作的数量没有限制。此外，常规浮栅晶体管中的写入或擦除所需的高电压不是必要的。
当晶体管102的栅极泄漏足够低时，在R1高于ROS且R2高于ROS的条件下，电荷保持周期(也称为数据保持周期)主要根据晶体管102的截止状态电流来确定，其中ROS表示在晶体管102截止时源电极和漏电极之间的电阻值(也称为有效电阻)，R1表示电容器104中所包括的绝缘层的电阻值，而R2表示晶体管100的栅绝缘层的电阻值。
另一方面，当不满足这些条件时，即使晶体管102的截止状态电流充分地减小，也难以充分地确保保持周期。这是因为晶体管102的除截止状态电流以外的漏电流(例如，在源电极和栅电极之间产生的漏电流)大。由此，在图1A至1C所示的存储元件中，优选电阻关系是R1高于ROS且R2高于ROS。
此外，电容器104的电容值C1高于或等于晶体管100的电容值C2。当C1较高时，在FG部分的电位由第五布线控制(例如，在读取时)的情况下，可抑制第五布线115的电位的变化。
注意，电阻值R1和R2以及电容器C1和C2根据设置在晶体管100和晶体管102中的栅绝缘层、以及电容器104的绝缘层等的材料和厚度来确定。
图1A所示的存储元件的FG部分具有类似于闪存的浮栅的功能。仍然，FG部分的特征实质上与闪存的浮栅的特征不同。在闪存的情况下，由于施加到控制栅的电压较高，因此有必要保持存储元件之间的适当距离以防止电位影响相邻单元的存储元件的浮栅。如上所述的在存储元件之间设置适当的距离防止存储器件的高度集成。
此外，在闪存中，绝缘层因隧穿电流而劣化，并且重写操作的次数受到限制。
图1A所示的存储元件通过开关晶体管来操作，并且不进行电荷通过隧穿电流的注入，这与闪存不同。即，与闪存不同，用于电荷注入的高电场不是必要的。由此，不用担心来自控制栅的高电场对相邻单元的存储元件的影响，并且与常规存储器件相比，可实现高度集成。此外，由于高电场是不必要的，因此升压电路至少对于存储元件是不必要的。因此，大尺寸的外围电路不是必要的，并且存储器件的框架可变窄。
在闪存中，电荷在写入操作期间在栅绝缘层(隧道绝缘膜)中行进，从而可避免栅绝缘层的劣化。相反，在图1A所示的存储元件中，通过写入晶体管的开关操作来写入数据；不存在栅绝缘层的劣化的原因。这意味着原则上对写入的次数没有限制，并且写入持久性很高。即，与闪存相比，图1A所示的存储元件具有更高的持久性和可靠性。例如，在图1A所示的存储元件中，写入操作可进行1×109次(十亿次)或更多次、进一步优选地1×1011(一千亿次)。
在电容器104中的绝缘层的相对电容率εr1大于或等于晶体管100中的绝缘层的相对电容率εr2的情况下，优选满足以下条件：S1小于或等于S2的两倍(2S2≥S1、进一步优选S1小于或等于S2)，其中S1表示电容器104的面积而S2表示晶体管100中的电容器的面积；并且电容值C2低于电容值C1。这是因为可实现高度集成。例如，由高k材料(诸如氧化铪)构成的膜和由氧化物半导体构成的膜的叠层用于电容器104中的绝缘层，从而εr1可大于或等于10、优选大于或等于15；氧化硅用于晶体管100中的电容器的绝缘层以使εr2可以为3至4。
注意，虽然在此针对使用其中电子是多数载流子的n沟道晶体管的情况进行描述，但是可使用其中空穴是多数载流子的p沟道晶体管。
图1B是示出图1A的存储元件的具体结构的示例的俯视图。图1C是沿图1B的线X-Y所取的截面图。
在图1C中，晶体管100和电容器104设置在基板116上。晶体管100和电容器104覆盖有绝缘层，并且该绝缘层通过化学机械抛光(CMP)处理等来平面化，以使电容器104的电极之一以及晶体管100的栅电极露出。晶体管102的源电极和漏电极中的另一个设置在电容器104的电极之一、以及晶体管100的露出栅电极上。注意，晶体管100在此为p沟道晶体管，但是它不限于此。
如图1C所示，与晶体管100的栅电极相同的层的一部分(用作晶体管102的背栅的部分)与用作晶体管102的半导体层中的沟道形成区的至少一部分重叠。用作晶体管102的背栅的该部分、以及晶体管102的半导体层被设置成使设置在晶体管100上的绝缘层夹在中间。由于缺少晶体管100的半导体层的厚度，该绝缘层是已设置在晶体管100上且在平面化处理之后留下的绝缘层的部分。如上所述，上部中的晶体管、以及背栅设置有在平面化处理之后留下且插在中间的绝缘层，并且背栅由与下部中的晶体管的栅电极相同的层的一部分构成，这是作为本发明一个实施例的存储元件的特征之一。以此方式，上部中的晶体管的背栅由与下部中的晶体管的栅电极相同的层构成，由此可在不增加制造步骤的数量的情况下设置上部中的晶体管的背栅电极。注意，在本说明书等中，术语“与A相同的层”表示以与A相同的步骤由与A相同的材料构成的层。
在使用的温度(例如，25℃)下，晶体管102的每微米沟道宽度的截止状态电流小于或等于100zA、优选小于或等于10zA、进一步优选小于或等于1zA、再进一步优选小于或等于100yA。这种低截止状态电流可在将氧化物半导体用于晶体管102的情况下实现。注意，截止状态电流可低于测量限值。
另外，通过将氧化物半导体用于晶体管102的沟道形成区中，亚阈值摆幅(S值)减小，从而开关速率可足够高。由此，在其沟道形成区使用氧化物半导体形成的晶体管102中，给予FG部分的写入脉冲的上升可很急剧。
如上所述，由于晶体管102的截止状态电流减小，因此存储在FG部分中的电荷的量可减少。此外，写入数据和擦除数据的操作速度可增大；由此重写数据可高速地进行。
至于晶体管100，优选使用高速操作的晶体管来增加读取速率。例如，优选使用开关速率快于或等于1纳秒的晶体管作为晶体管100。
写入数据如下地进行：晶体管102导通；向其中晶体管102的源电极和漏电极中的另一个、电容器104的电极之一、以及晶体管100的栅电极电连接的FG部分供应电位；并且随后晶体管102截止，从而在FG部分中保持预定量的电荷。此处，晶体管102的截止状态电流减小很多；由此，供应给FG部分的电荷保持较长时间。例如，当截止状态电流低到足以被视为基本为零时，不需要刷新操作，或者即使在进行刷新操作时，刷新操作的频率也可显著地低(例如，大约一个月或一年一次)，从而存储元件所消耗的功率可显著地降低。
注意，在图1A至1C的存储元件中，通过改写数据，可直接重写数据。因此，存储元件不需要在闪存等中是必要的擦除操作，从而可防止操作速度因擦除操作而降低。
在写入二阶数据(1位)的情况下，施加到图1A至1C的存储元件的电压最大值(同时施加到存储元件的各个端子的最高电位和最低电位之间的差值)在一个存储元件中低于或等于5V、优选低于或等于3V。
此外，用于晶体管102的氧化物半导体具有3.0eV至3.5eV的能隙，这被认为是晶体管102的低截止状态电流的主要因素之一。
晶体管102中所使用的氧化物半导体具有很少的热激励载流子；由此即使在150℃的高温环境下，存储元件的电流-电压特性也不退化。
对于晶体管102，优选使用通过去除杂质而高度提纯的本征(i型)或基本本征的氧化物半导体，从而尽可能少地包含除氧化物半导体的主要组分以外的用作载流子供体的杂质。
如上所述，高度提纯的氧化物半导体层包括极少的载流子(接近于零)，并且其载流子浓度低于1×1014/cm3、优选低于1×1012/cm3、进一步优选低于1×1011/cm3。这被认为是晶体管102的低截止状态电流的因素之一。
这种高度提纯的氧化物半导体对界面能级或界面电荷极其敏感；因此，氧化物半导体层和栅绝缘层之间的界面是重要的。由此，与高度提纯的氧化物半导体接触的栅绝缘层需要高质量。
由例如使用微波(例如，频率为2.45GHz)的高密度等离子体CVD构成的栅绝缘层可以是优选具有高耐压的致密层。高度提纯的氧化物半导体和高质量的栅绝缘层被设置成彼此紧密地接触，从而可减小界面状态密度，并且可获取良好的界面特性。
毋庸赘言，可采用诸如溅射法或等离子体CVD法之类的另一种膜形成方法，只要可形成高质量的绝缘层作为栅绝缘层即可。
可使用诸如In-Sn-Ga-Zn-O基氧化物半导体之类的四组分金属氧化物，诸如In-Ga-Zn-O基氧化物半导体、In-Sn-Zn-O基氧化物半导体、In-Al-Zn-O基氧化物半导体、Sn-Ga-Zn-O基氧化物半导体、Al-Ga-Zn-O基氧化物半导体、或Sn-Al-Zn-O基氧化物半导体之类的三组分金属氧化物，诸如In-Zn-O基氧化物半导体、Sn-Zn-O基氧化物半导体、Al-Zn-O基氧化物半导体、Zn-Mg-O基氧化物半导体、Sn-Mg-O基氧化物半导体、In-Mg-O基氧化物半导体、或In-Ga-O基氧化物半导体之类的二组分金属氧化物，诸如In-O基氧化物半导体、Sn-O基氧化物半导体、或Zn-O基氧化物半导体之类的单组分金属氧化物等来作为晶体管102中所使用的氧化物半导体。此外，氧化硅可包含在以上氧化物半导体中。在此，例如，In-Ga-Zn-O基氧化物半导体是指含铟(In)、镓(Ga)、以及锌(Zn)的氧化膜，并且对其组分比没有特定限制。此外，In-Ga-Zn-O基氧化物半导体可包含除In、Ga和Zn以外的元素。
对于晶体管102中的氧化物半导体膜，可使用由化学式InMO3(ZnO)m(m>0)表示的氧化物半导体薄膜。在此，M表示从Ga、Al、Mn、以及Co中选择的一种或多种金属元素。例如，M可以是Ga、Ga和Al、Ga和Mn、Ga和Co等。另外，以上氧化物半导体薄膜可包含氧化硅。
氧化物薄膜可通过溅射法形成。在此，在使用其组分比In2O3:Ga2O3:ZnO＝1:1:1[摩尔比]的氧化物靶的情况下，可形成例如In-Ga-Zn-O膜。替换地，可使用组分比In2O3：Ga2O3：ZnO＝1∶1∶2[摩尔比]的氧化物靶。
注意在此，例如，In-Ga-Zn-O膜是指包含In、Ga和Zn的氧化膜，并且对其组分比没有特定限制。
在In-Zn-O基材料用作氧化物半导体的情况下，靶因此具有原子比In:Zn＝50:1至1:2(摩尔比In2O3:ZnO＝25:1至1:2)、优选原子比In:Zn＝20:1至1:1(摩尔比In2O3:ZnO＝10:1至1:2)、进一步优选原子比In:Zn＝15:1至1.5:1(摩尔比In2O3:ZnO＝15:2至3:4)的组分比。例如，在用于形成原子比In：Zn：O＝X：Y：Z的In-Zn-O基氧化物半导体的靶中，满足Z＞1.5X+Y的关系。
氧化物靶的填充系数大于或等于90％且小于或等于100％、优选大于或等于95％且小于或等于99.9％。在使用具有高填充系数的氧化物靶的情况下，可形成作为致密膜的氧化物半导体膜。
此外，可在稀有气体气氛、氧气气氛、或者稀有气体和氧气的混合气氛中通过溅射法来优选形成该氧化物半导体膜。此外，去除诸如氢、水、羟基、或氢化物之类的杂质的高纯度气体优选用作为在形成氧化物半导体膜中所使用的溅射气体。
图2示出作为本发明一个实施例的存储器件的其中参考图1A至1C描述的存储元件设置成矩阵的存储器件的结构示例。虽然为了简便起见图2示出其中存储元件排列成2(行)(水平方向上)×2(列)(垂直方向上)的矩阵的结构，但是在下文中描述其中存储元件排列成m(行)(水平方向上)×n(列)(垂直方向上)(m和n是自然数)的矩阵的存储器件。
在图2所示的存储器件中，多个存储元件120排列成m(行)(水平方向上)×n(列)(垂直方向上)(m和n是自然数)的矩阵，并且在其外围设置有第一驱动电路121、第二驱动电路122、第三驱动电路123、以及第四驱动电路124。这些驱动电路和存储元件120与m条字线WL、m条第二信号线S2、m条背栅线BW、n条位线BL、n条源极线SL、以及n条第一信号线S1连接。在此，存储元件120是图1A所示的包括晶体管100、晶体管102、以及电容器104的存储元件。
位线BL对应于图1A所示的存储元件的第二布线112，源极线SL对应于图1A所示的存储元件的第一布线111，第一信号线S1对应于图1A所示的存储元件的第三布线113，第二信号线S2对应于图1A所示的存储元件的第四布线114，而字线WL对应于图1A所示的存储元件的第五布线115。
换句话说，在存储元件120中，晶体管100的源电极和漏电极之一电连接至源极线SL，而晶体管100的源电极和漏电极中的另一个电连接到位线BL。晶体管102的源电极和漏电极之一电连接到第一信号线S1，而晶体管102的栅电极电连接到第二信号线S2。晶体管100的栅电极、以及晶体管102的源电极和漏电极中的另一个电连接到电容器104的电极之一。电容器104的另一电极电连接到字线WL。设置在晶体管102中的背栅BG电连接到背栅线BW。
存储元件120在源极线SL和位线BL之间并联连接。例如，第i行第j列(i,j)(i是大于或等于1且小于或等于m的整数，而j大于或等于1且小于或等于n的整数)的存储元件120连接到源极线SL(j)、位线BL(j)、第一信号线S1(j)、字线WL(i)、第二信号线S2(i)、以及背栅线BW(i)。
源极线SL和位线BL连接到第一驱动电路121，第二信号线S2和背栅线BW连接到第二驱动电路122，第一信号线S1连接到第三驱动电路123，而字线WL连接到第四驱动电路124。
注意，第一驱动电路121、第二驱动电路122、第三驱动电路123、以及第四驱动电路124在本文中独立地设置；然而，外围电路结构不限于此，也可使用具有一种或多种功能的解码器。
接着，参考图3的时序图来描述图2所示的存储器件的写入操作和读取操作。
虽然为了简化起见将描述两行两列的存储元件的操作，但是发明不限于此。
在图3中，S1(1)和S1(2)是第一信号线S1的电位；S2(1)和S2(2)是第二信号线S2的电位；BL(1)和BL(2)是位线BL的电位；WL(1)和WL(2)是字线WL的电位；而SL(1)和SL(2)是源极线SL的电位。
所描述的是将数据写入第一行的存储元件120(1,1)和存储元件120(1,2)、以及从第一行的存储元件120(1,1)和存储元件120(1,2)读取数据的情况。注意，以下的描述有关写入存储元件120(1,1)的数据为“1”(其可向FG部分供应高电平电荷)、而写入存储元件120(1,2)的数据为“0”(其可向FG部分供应低电平电荷)的情况。
首先，将描述写入。在第一行的写入周期中，向第一行的第二信号线S2(1)供应电位VH，以使第一行的第二晶体管102导通。此外，向第二行的第二信号线S2(2)供应0V的电位，以使除第一行以外的行的第二晶体管102截止。
接着，分别向第一列的第一信号线S1(1)和第二列的第一信号线S1(2)施加电位V2和电位0V。
由此，存储元件(1,1)的FG部分供应有电位V2而存储元件(1,2)的FG部分供应有0V。在此，电位V2高于晶体管的阈值电压。然后，第一行的第二信号线S2(1)的电位被设为0V，以使第一行的晶体管102截止。因此，完成写入。
注意，字线WL(1)和WL(2)处于0V的电位。此外，在第一列的第一信号线S1(1)的电位改变之前，将第一行的第二信号线S2(1)的电位设为0V。假设在存储元件中电连接到字线WL的端子是控制栅电极、晶体管100的源电极是源电极、而晶体管102的漏电极是漏电极，则在写入之后，存储元件的阈值电压在已写入数据“0”的情况下为Vw0、而在已写入数据“1”的情况下为Vw1。在此，存储单元的阈值电压是指连接到字线WL的端子的电压，其改变晶体管100的源电极和漏电极之间的电阻。注意，满足Vw0＞0＞Vw1。
接着，将描述读取。在第一行的读取周期中，分别向第一行的字线WL(1)和第二行的字线WL(2)供应电位0V和电位VL。电位VL低于阈值电压Vw1。当字线WL(1)被设为0V时，在第一行中，其中保持数据“0”的存储单元120的晶体管100截止，而其中保持数据“1”的存储单元120的晶体管100导通。当字线WL(2)处于电位VL时，在第二行中，其中保持数据“0”或数据“1”的存储单元120的晶体管100截止。
接着，向第一列的源极线SL(1)和第二列的源极线SL(2)供应0V的电位。
由此，由于存储元件120(1,1)中的第一晶体管100导通，因此位线BL(1)和源极线SL(1)之间的电阻较低，而由于存储元件120(1,2)中的晶体管100截止，因此位线BL(2)和源极线SL(2)之间的电阻较高。连接到位线BL(1)和位线BL(2)的读出电路可在位线BL之间的电阻差的基础上读取数据。
此外，分别向第二信号线S2(1)和第二信号线S2(2)供应0V电位和电位VL，以使所有晶体管102截止。第一行的FG部分的电位为0V或V2；由此，可通过将第二信号线S2(1)的电位设为0V来使所有晶体管102截止。另一方面，如果向字线WL(2)供应电位VL，则第二行的FG部分的电位低于数据写入之后即刻的电位。因此，为了防止晶体管102导通，类似于字线WL(2)的电位，第二信号线S2(2)的电位被设为低。由此，所有晶体管102可截止。
在以上操作期间，背栅线BW(1)和背栅线BW(2)可具有高电位。
读出电路用于读取数据。图4A示出读出电路的示例。图4A所示的读出电路包括晶体管和读出放大器。电位Vdd被施加至晶体管的源电极和漏电极之一，而晶体管的源电极和漏电极中的另一个连接到读出放大器的正端子和位线。偏置电位Vbias(V偏置)被施加至晶体管的栅极。偏置电位Vbias高于0且低于Vdd。此外，基准电位Vref被输入至读出放大器的负端子。
在存储元件具有低电阻的情况下，输入到读出放大器的正端子的电位低于基准电位Vref，而读出放大器输出数据“1”。另一方面，在存储元件具有高电阻的情况下，输入到读出放大器的正端子的电位高于基准电位Vref，而读出放大器输出数据“0”。当存储元件(1,1)的晶体管100导通时，位线BL(1)和源极线SL(1)之间的电阻较低。由此，读出放大器的输入为低电位，而输出D(1)变高。同时，当存储元件(1,2)的晶体管100截止时，位线BL(2)和源极线SL(2)之间的电阻较高；由此，读出放大器的输入为高电位，而输出D(2)变低。
图4B示出读出电路的另一示例。图4B所示的读出电路包括晶体管和时控(clocked)反相器。电位Vdd被施加至晶体管的源电极和漏电极之一，而晶体管的源电极和漏电极中的另一个电连接到时控反相器的输入端和位线。电位Vdd也被施加至晶体管的栅极。
描述在使用图4B所示的读出电路的情况下的输出电位。当存储元件(1,1)的晶体管100导通时，位线BL(1)和源极线SL(1)之间的电阻较低。由此，时控反相器的输入具有低电位，而输出D(1)变高。同时，当存储元件(1,2)的晶体管100截止时，位线BL(2)和源极线SL(2)之间的电阻较高，并且由此，时控反相器的输入具有高电位，而输出D(2)变低。
读出电路的结构不限于图4A和4B中的结构。例如，读出电路可包括预充电电路，或者可连接有作为基准的位线，而不是施加基准电位Vref。
存储器件不限于图2所示的存储器件，而是可具有与图2中不同的包括图1A至1C所示的存储器件的结构。
在下文中，参考图5A至5H、图6A至6G、以及图7A至7D来描述用于制造存储元件120的方法。首先，参考图5A至5H来描述用于制造设置有晶体管100的SOI基板的方法的示例。
首先，制备基底基板150(参见图5A)。可使用由绝缘体制成的基板作为基底基板150。具体地，可给出玻璃基板、石英基板、陶瓷基板、以及蓝宝石基板作为其示例。
替换地，诸如单晶硅基板或单晶锗基板之类的半导体基板可用作基底基板150。与使用玻璃基板等的情况相比，在使用半导体基板作为基底基板150的情况下对于热处理的温度限制得以缓解；由此容易获取高质量的SOI基板。在此，可使用太阳能级硅(SOG-Si)基板等作为半导体基板。替换地，可使用多晶半导体基板。与使用单晶硅基板等相比，在使用SOG-Si基板、多晶半导体基板等的情况下可降低制造成本。
在本实施例中，玻璃基板用作基底基板150。使用玻璃基板作为基底基板150实现了成本降低。
接着，在基底基板150的表面上形成含氮层152(例如，包括含氮的绝缘膜(诸如氮化硅膜)的层)(图5B)。含氮层152用作用于接合单晶半导体层的层(接合层)。含氮层152还用作用于防止包含在基底基板中的杂质(诸如钠(Na))扩散到单晶半导体层中的阻挡层。
在此，由于含氮层152用于作为接合层，因此优选含氮层152具有特定水平的表面平面性。具体地，形成含氮层152以使其具有小于或等于0.5nm的平均表面粗糙度(算术平均偏差)、以及小于或等于0.60nm的平方根表面粗糙度、优选小于或等于0.35nm的平均表面粗糙度、以及小于或等于0.45nm的平方根表面粗糙度。注意，可在例如10平方微米的区域中测量平均表面粗糙度和平方根表面粗糙度。
接着，制备接合基板160。单晶半导体基板(例如，单晶硅基板)被用作接合基板160(图5C)。然而，接合基板160不限于此。
在接合基板160的表面上形成氧化膜162(图5D)。关于去除污染物，优选在形成氧化膜162之前用盐酸/过氧化氢混合物(HPM)等来清洗接合基板160的表面。氧化膜162可用例如氧化硅膜、氧氮化硅膜等的单层、或者任一以上膜的叠层来形成。氧化膜162优选使用诸如四乙氧基甲硅烷(缩写：TEOS，化学式：Si(OC2H5)4)之类的有机硅烷来形成。
接着，作为单晶半导体基板的接合基板160使用通过电场加速以使其添加到接合基板160的离子来照射，由此在作为单晶半导体基板的接合基板160中的预定深度处形成脆化区164(图5E)。离子照射处理用离子掺杂装置或离子注入装置来进行。在处理中，含氢的气体用作源气体。至于用于照射的离子，H3+的比例优选被设为高。这是因为可改进离子照射的效率。
注意，所添加的离子不限于氢离子，并且可添加氦离子等此外，所添加的离子不限于一种类型，并且可添加多种类型的离子。例如，与以单独的步骤用氢和氦进行照射的情况相比，在离子掺杂装置并发用氢和氦进行照射的情况下可减少步骤的数量，并且可进一步抑制稍后要形成的单晶半导体层的表面粗糙度的增大。
形成脆化区164的深度根据动能、质量、电荷量、或者离子的入射角等来确定，该深度与离子的平均渗透深度几乎相同。因此，要与作为单晶半导体基板的接合基板160分离的单晶半导体层的厚度可由添加离子的深度控制。
接着，基底基板150和接合基板160的表面被设置成面向彼此，并且含氮层152的表面和氧化膜162的表面被设置成彼此紧密接触。以此方式，基底基板150和接合基板160彼此接合(图5F)。
当基底基板150和接合基板160接合时，优选向接合基板150或接合基板160的一部分施加大于或等于0.001N/cm2且小于或等于100N/cm2的压力。通过以此方式施加压力，含氮层152和氧化膜162在它们彼此接触的部分处接合，并且接合自发地扩展到整个区域。该接合在范德瓦尔斯(Van der Waals)力或氢接合的作用下进行，并且可在室温下进行。
在基底基板150和接合基板160接合之后，可进行热处理以进一步强化该接合。该热处理在不发生脆化区164处的分离的温度(例如，高于或等于室温且低于400℃)下进行。替换地，含氮层152和氧化膜162可在该范围内的温度下加热时彼此接合。
接着，接合基板160沿着脆化区164通过热处理来划分，从而隔着含氮层152和氧化膜162在基底基板150上形成单晶半导体层166(图5G)。
分离用热处理的温度优选为低，从而抑制单晶半导体层166的表面上的粗糙度的产生。分离用热处理的温度例如可高于或等于300℃且低于或等于600℃，而低于或等于500℃(高于或等于400℃)的温度更有效。
注意，在接合基板160分离之后，单晶半导体层166可在高于或等于500℃的温度下进行热处理以使单晶半导体层116中剩余的氢的浓度降低。
接着，单晶半导体层166的表面使用激光来照射，由此形成其中表面平面性的平面度得以改进且缺陷数量减少的半导体层168。注意，可进行热处理来代替激光照射处理。
虽然所描述的使用激光的照射处理此处在分离用热处理之后即进行，但是使用激光的照射处理可在单晶半导体层166的表面中具有许多缺陷的区域通过蚀刻等去除之后进行。替换地，使用激光的照射处理可在单晶半导体层166的表面的平面性水平得以改进之后进行。
通过以上步骤，可获取包括半导体层168的SOI基板(图5H)。
接着，参考图6A至6G来描述用于制造具有以上SOI基板的晶体管的方法。
首先，将图6A所示的半导体层168处理成岛状，从而形成半导体层170(图6B)。
注意，在将半导体层168处理岛状层之前或之后，可将赋予n型导电性的杂质元素、或者赋予p型导电性的杂质元素添加到半导体层168或半导体层170以便于控制晶体管的阈值电压。例如，在半导体层168的材料是硅的情况下，P、As等可用作赋予n型导电性的杂质元素，而替换地B、Al、Ga等可用作赋予p型导电性的杂质元素。
接着，形成绝缘层172以覆盖半导体层170(图6C)。稍后，绝缘层172用作栅绝缘层。
接着，在绝缘层172上形成导电层；然后，选择性地蚀刻该导电层以使栅电极174形成为与半导体层170重叠(图6D)。在该步骤中，还可形成电容器104的电极之一、晶体管102的背栅BG、以及栅电极174。
接着，在使用栅电极174作为掩模的情况下，将赋予一种导电类型的杂质元素添加到半导体层170，从而形成杂质区176和沟道形成区178(图6E)。注意，在本实施例中为了形成p沟道晶体管，添加诸如B或Al之类的杂质元素；然而，在形成n沟道晶体管的情况下，可添加P或As。杂质区176用作源区或漏区。
虽然此处未示出，但是可在栅电极174的侧表面上形成侧壁绝缘层。
然后，形成层间绝缘层180以覆盖通过以上步骤形成的组件(图6F)。可使用包括无机绝缘材料(诸如氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铪、氧化铝、或氧化钽)、或者有机绝缘材料(诸如聚酰亚胺或丙烯酸)的材料来形成层间绝缘层180。层间绝缘层180可具有层叠结构。
接着，层间绝缘层180的表面通过CMP处理、蚀刻处理等来平面化(图6G)。通过CMP或蚀刻处理，露出栅电极174。
通过上述步骤，可形成使用SOI基板的晶体管100。由于这种晶体管100可高速地操作，因此有了这种晶体管110，可构成逻辑电路(也称为运算电路)等。换句话说，晶体管100可用作存储器件等的驱动电路。
注意，晶体管100的结构不限于图6G所示的结构，并且在该晶体管中附加地形成电极、布线、绝缘层等。
接着，参考图7A至7D来描述用于在晶体管100上形成晶体管102的方法。
首先，在如图6G所示已进行平面化处理的层间绝缘层180上形成导电层，并且将该导电层处理成导电层182(图7A)。对导电层182的处理和形成方法没有具体限制。导电层182至少设置在与栅电极174的露出部分接触的所需区域中。
接着，在导电层182上形成半导体膜，并且将该半导体膜处理成半导体层184(图7B)。在此，使用氧化物半导体来形成半导体层184。
脱水或脱氢可通过在形成半导体膜之前进行预加热来进行。
优选在形成半导体膜之前充分地去除沉积室中的剩余水分和氢。即，在形成半导体膜之前，排空优选使用诸如低温泵、离子泵、或钛升华泵的截留真空泵来进行。
接着，对氧化物半导体层进行第一热处理。在此，进行第一热处理以对氧化物半导体层进行脱水或脱氢。第一热处理的温度高于或等于400℃且低于或等于750℃、优选高于或等于400℃且低于基板的应变点。例如，氧化物半导体层在氮气气氛中在450℃下进行热处理达1小时，并且随后防止水或氢进入氧化物半导体层，从而可形成经脱水或经脱氢的氧化物半导体层。注意，第一热处理的时序不限于此，并且第一热处理可在稍后的步骤中进行。
接着，形成绝缘层186以覆盖半导体层184(图7C)。绝缘层186用作栅绝缘层。
接着，在惰性气体(含氮)气氛或氧气气氛(优选在高于或等于200℃且低于或等于400℃的温度，例如，在高于或等于250℃且低于或等于350℃)中进行第二热处理。在本实施例中，在氮气气氛中，在300℃下进行第二热处理达1小时。在第二热处理中，部分的氧化物半导体层(沟道形成区)在与绝缘层186接触的状态中加热。在向氧化物半导体层供氧的情况下，绝缘层186优选使用含氧的材料来形成。
注意，氧化物半导体层可具有非晶结构或结晶性的结构。在氧化物半导体层具有结晶性的情况下，氧化物半导体层可通过两个沉积步骤来形成，并且热处理可通过两次沉积进行两次。
然后，在绝缘层186上形成导电层188以使其与用作半导体层184的沟道形成区的至少一部分重叠。
通过以上步骤，可形成晶体管102。
注意，晶体管102的结构不限于图7D所示的结构，并且可在该晶体管中附加地形成电极、布线、绝缘层等。
(实施例2)
在本实施例中，将描述作为本发明的一个实施例且与实施例1不同的存储元件。具体地，将参考图8A至8C来描述其中下部中的晶体管的结构类似于上部中的晶体管的结构的实施例，这是与实施例1不同的点。
图8A所示的存储元件包括晶体管200、晶体管202、以及电容器204。在图8A中，晶体管200的源电极和漏电极之一电连接到第一布线211，而晶体管200的源电极和漏电极中的另一个电连接到第二布线212。晶体管202的源电极和漏电极之一电连接到第三布线213，而晶体管202的栅电极电连接到第四布线214。晶体管200的栅电极、以及晶体管202的源电极和漏电极中的另一个电连接到电容器204的电极之一。电容器204的另一电极电连接到第五布线215。晶体管200设置有用作另一栅电极的背栅BG1。晶体管202设置有用作另一栅电极的背栅BG2。
图8B是示出图8A的存储元件的具体结构的示例的俯视图。图8C是沿图8B的线X-Y所取的截面图。
如图8B所示，晶体管202可以是与图1A至1C的晶体管102相同的晶体管。
然而，晶体管200与晶体管100不同，并且是与晶体管202类似地形成的晶体管。换句话说，优选晶体管200包括用作沟道形成区的氧化物半导体层。
电容器204包括与晶体管200的源电极层和漏电极层相同的层的一部分、以及与晶体管200的栅电极相同的层的一部分。
此外，电容器204可通过包括与设置在基板侧的栅电极相同的层(作为晶体管200的背栅的层)的一部分而构成。
在图8C中，晶体管200和电容器204设置在基板216上。晶体管200和电容器204覆盖有绝缘层，并且该绝缘层使用CMP等来进行平面化，以使电容器204的电极之一以及晶体管200的栅电极露出。晶体管202的源电极和漏电极中的另一个设置在电容器204的电极之一、以及晶体管200的露出栅电极上。
如图8C所示，与晶体管200的栅电极相同的层的一部分(用作晶体管202的背栅的部分)与用作晶体管202的半导体层中的沟道形成区的至少一个区域重叠。用作晶体管202的背栅的该部分、以及晶体管202的半导体层被设置成使晶体管200上的绝缘层夹在中间。由于缺少晶体管200的半导体层的厚度，该绝缘层是已设置在晶体管200上且在平面化处理之后留下的绝缘层中的一部分。如上所述，上部中的晶体管、以及背栅设置有在平面化处理之后留下且插在中间的绝缘层，并且背栅由与下部中的晶体管的栅电极相同的层的一部分构成，这是作为本发明一个实施例的存储元件的特征之一。以此方式，上部中的晶体管的背栅由与下部中的晶体管的栅电极相同的层的一部分构成，由此可在不增加制造步骤的数量的情况下设置上部中的晶体管的背栅。
虽然图8C示出其中晶体管200和晶体管202设置有背栅的结构，但是存储元件的结构不限于此。可采用其中晶体管200未设置有背栅的结构。
(实施例3)
在本实施例中，将描述作为本发明的一个实施例且与实施例1和实施例2不同的元件。具体地，将参考图9A至9C来描述可以类似于实施例1的方式制造的反相元件。
图9A所示的反相元件包括晶体管300和晶体管302。在图9A中，晶体管302的源电极和漏电极之一电连接到处于地电位Vss的第四布线314，而晶体管302的源电极和漏电极中的另一个电连接到晶体管300的源电极和漏电极之一、以及第二布线312。晶体管300的源电极和漏电极中的另一个电连接到处于电源电位Vdd的第三布线313。晶体管302的栅电极连接到晶体管300的栅电极和第一布线311。晶体管302设置有用作另一栅电极的背栅BG。
图9B是示出图9A的反相元件的具体结构的示例的俯视图。图9C是沿图9B的X-Y所取的截面图。
如图9B所示，晶体管300可以是与图1A至1C的晶体管100相同的晶体管。晶体管302可以是与图1A至1C的晶体管102相同的晶体管。
在图9C中，晶体管300设置在基板316上。晶体管300覆盖有绝缘层，并且该绝缘层使用CMP等来进行平面化处理，以使晶体管300的栅电极露出。在晶体管300的露出栅电极上，设置与晶体管302的源电极层和漏电极层相同的层的一部分，并且该部分通过布线311(在图9C中未示出)电连接到晶体管302的栅电极。晶体管300在此为p沟道晶体管，但不限于此。
如图9C所示，与晶体管300的栅电极相同的层的一部分(用作晶体管302的背栅的部分)与用作晶体管302的半导体层中的沟道形成区的至少一个部分重叠。用作晶体管302的背栅的该部分、以及晶体管302的半导体层被设置成使得设置在晶体管300上的绝缘层夹在中间。由于缺少晶体管300的半导体层的厚度，该绝缘层是已设置在晶体管300上且在平面化处理之后留下的绝缘层中的一部分。如上所述，上部中的晶体管、以及背栅设置有在平面化处理之后留下且插在中间的绝缘层，并且背栅由与下部中的晶体管的栅电极相同的层的一部分构成，这是作为本发明一个实施例的反相元件的特征之一。以此方式，上部中的晶体管的背栅由与下部中的晶体管的栅电极相同的层的一部分构成，由此可在不增加制造步骤的数量的情况下设置上部中的晶体管的背栅。
(实施例4)
在本实施例中，将描述作为本发明的一个实施例且与实施例1至实施例3不同的元件。具体地，将参考图10A至10C来描述可以类似于实施例2的方式制造的反相元件。
图10A所示的反相元件包括晶体管400和晶体管402。在图10A中，晶体管402的源电极和漏电极之一电连接到处于地电位Vss的第四布线414，而晶体管402的源电极和漏电极中的另一个电连接到晶体管400的源电极和漏电极之一、以及第二布线412。晶体管400的源电极和漏电极中的另一个电连接到处于电源电位Vdd的第三布线413。晶体管400的栅电极连接到晶体管400的源电极和漏电极中的另一个。晶体管402的栅电极电连接到第一布线411。晶体管400设置有用作另一栅电极的背栅BG1。晶体管402设置有用作另一栅电极的背栅BG2。
图10B是示出图10A的反相元件的具体结构的示例的俯视图。图10C是沿图10B的X-Y所取的截面图。
如图10B所示，晶体管402可以是与图9A至9C的晶体管302相同的晶体管。
然而，晶体管400与晶体管300不同，并且是与晶体管402类似地形成的晶体管。换句话说，优选晶体管402包括用于沟道形成区的氧化物半导体层。此外，晶体管402的沟道宽度优选远大于晶体管400的沟道宽度、进一步优选大于或等于晶体管400的沟道宽度的三倍、再进一步优选大于或等于晶体管400的沟道宽度的五倍。
在图10C中，晶体管400设置在基板416上。晶体管400覆盖有绝缘层，并且该绝缘层使用CMP等来进行平面化处理，以使晶体管400的栅电极露出。在晶体管400的露出栅电极上，设置与晶体管402的源电极层和漏电极层相同的层的一部分，并且该部分通过第三布线413(在图10C中未示出)电连接到晶体管400的栅电极。
如图10C所示，与晶体管400的栅电极相同的层的一部分(用作晶体管402的背栅的部分)与用作晶体管402的半导体层中的沟道形成区的至少一个部分重叠。用作晶体管402的背栅的该部分、以及晶体管402的半导体层被设置成使得设置在晶体管400上的绝缘层夹在中间。由于缺少晶体管400的半导体层的厚度，该绝缘层是已设置在晶体管400上且在平面化处理之后留下的绝缘层中的一部分。如上所述，上部中的晶体管、以及背栅设置有在平面化处理之后留下且插在中间的绝缘层，并且背栅由与下部中的晶体管的栅电极相同的层的一部分构成，这是作为本发明一个实施例的反相元件的特征之一。以此方式，上部中的晶体管的背栅由与下部中的晶体管的栅电极相同的层的一部分构成，由此可在不增加制造步骤的数量的情况下设置上部中的晶体管的背栅。
(实施例5)
在本实施例中，将描述作为本发明的一个实施例且与实施例1至实施例4不同的元件。具体地，将参考图11A至11C来描述作为逻辑门之一且可以类似于实施例1的方式制造的NAND门。
图11A所示的存储元件包括晶体管500、晶体管502、晶体管504、以及晶体管506。在图11A中，晶体管500的源电极和漏电极之一电连接到晶体管502的源电极和漏电极之一、以及处于电源电位Vdd的第五布线515。晶体管500的源电极和漏电极中的另一个电连接到第三布线513、晶体管502的源电极和漏电极中的另一个、以及晶体管504的源电极和漏电极之一。晶体管504的源电极和漏电极中的另一个电连接到晶体管506的源电极和漏电极之一。晶体管506的源电极和漏电极中的另一个电连接到处于地电位Vss的第四布线514。晶体管502的栅电极和晶体管504的栅电极连接到第一布线511。晶体管500的栅电极和晶体管506的栅电极连接到第二布线512。晶体管504设置有用作另一栅电极的背栅BG1，而晶体管506设置有用作另一栅电极的背栅BG2。
图11B是示出图11A的存储元件的具体结构的示例的俯视图。图11C是沿图11B的X-Y所取的截面图。
如图11B所示，晶体管500和晶体管502中的每一个都可以是与图1A至1C所示的晶体管100相同的晶体管。晶体管504和晶体管506中的每一个都可以是与图1A至1C所示的晶体管102相同的晶体管。
在图11C中，晶体管502在基板516上形成。晶体管502覆盖有绝缘层，并且该绝缘层使用CMP处理等来平面化，以使晶体管502的栅电极露出。在晶体管502的露出栅电极上，设置与晶体管504和晶体管506的源电极层和漏电极层相同的层的一部分，由此晶体管502的栅电极和第一布线511通过相同的层(在图11C中未示出)彼此电连接。虽然未示出，晶体管500以类似的方式电连接到第二布线512。注意，晶体管500和晶体管502在此为p沟道晶体管，但是它们不限于此。
与晶体管500和晶体管502的栅电极相同的层的各部分(用作晶体管504和晶体管506的背栅的各部分)与用作晶体管504和晶体管506的半导体层中的沟道形成区的至少各部分重叠。用作晶体管504和晶体管506的背栅的各部分、以及晶体管504和晶体管506的半导体层被设置成使得设置在晶体管500和晶体管502上的绝缘层夹在中间。由于晶体管500和晶体管502的半导体层的厚度，该绝缘层是已设置在晶体管500和晶体管502上且在平面化处理之后留下的绝缘层的一部分。如上所述，上部中的晶体管、以及背栅设置有在平面化处理之后留下且插在中间的绝缘层，并且背栅由与下部中的晶体管的栅电极相同的层的各部分构成，这是作为本发明一个实施例的存储元件的特征之一。以此方式，上部中的晶体管的背栅由与下部中的晶体管的栅电极相同的层的各部分构成，由此可在不增加制造步骤的数量的情况下设置上部中的晶体管的背栅。
(实施例6)
在本实施例中，将描述作为本发明的一个实施例且与实施例1至实施例5不同的元件。具体地，将参考图12A至12C来描述作为逻辑门之一且可以类似于实施例2的方式制造的NAND门。
图12A所示的存储元件包括晶体管600、晶体管602、以及晶体管604。在图12A中，晶体管600的源电极和漏电极之一连接到处于电源电位Vdd的第四布线614，而晶体管600的源电极和漏电极中的另一个连接到晶体管602的源电极和漏电极之一、以及第三布线613。晶体管602的源电极和漏电极中的另一个连接到晶体管604的源电极和漏电极之一，而晶体管604的源电极和漏电极中的另一个连接到处于地电位Vss的第五布线615。晶体管600的栅电极连接到第四布线614。晶体管602的栅电极连接到第一布线611。晶体管604的栅电极连接到第二布线612。晶体管600设置有用作另一栅电极的背栅BG1。晶体管602设置有用作另一栅电极的背栅BG2。晶体管604设置有用作另一栅电极的背栅BG3。
图12B是示出图12A的存储元件的具体结构的示例的俯视图。图12C是沿图12B的X-Y所取的截面图。
如图12B所示，晶体管602和晶体管604可以是与图11A至11C的晶体管504和晶体管506相同的晶体管。
然而，晶体管600与晶体管500不同，并且是与晶体管602类似地形成的晶体管。换句话说，优选晶体管600包括用于沟道形成区的氧化物半导体层。另外，晶体管602和晶体管604的沟道宽度优选远大于晶体管600的沟道宽度、进一步优选大于或等于晶体管600的沟道宽度的三倍、再进一步优选大于或等于晶体管600的沟道宽度的五倍。
在图12C中，晶体管600设置在基板616上。晶体管600覆盖有绝缘层，并且该绝缘层使用CMP等来进行平面化处理，以使晶体管600的栅电极露出。在晶体管600的露出栅电极上，设置与晶体管602和晶体管604的源电极层和漏电极层相同的层的一部分，由此晶体管600的栅电极和第四布线614通过相同的层(在图12C中未示出)电连接。
如图12C所示，与晶体管600的栅电极相同的层的各部分(用作晶体管602和晶体管604的背栅的各部分)与用作晶体管602和晶体管604的半导体层中的沟道形成区的至少各部分重叠。用作晶体管602和晶体管604的背栅的各部分、以及晶体管602和晶体管604的半导体层被设置成使得设置在晶体管600上的绝缘层夹在中间。由于缺少晶体管600的半导体层的厚度，该绝缘层是已设置在晶体管600上且在平面化处理之后留下的绝缘层中的一部分。如上所述，上部中的晶体管、以及背栅设置有在平面化处理之后留下且插在中间的绝缘层，并且背栅由与下部中的晶体管的栅电极相同的层的一部分构成，这是作为本发明一个实施例的存储元件的特征之一。以此方式，上部中的晶体管的背栅由与下部中的晶体管的栅电极相同的层的一部分构成，由此可在不增加制造步骤的数量的情况下设置上部中的晶体管的背栅。
(实施例7)
在本实施例中，将描述作为本发明的一个实施例且与实施例1至实施例6不同的元件。具体地，将参考图13A至13C来描述作为逻辑门之一且可以类似于实施例1的方式制造的NOR门。
图13A所示的存储元件包括晶体管700、晶体管702、晶体管704、以及晶体管706。在图13A中，晶体管700的源电极和漏电极之一连接到处于电源电位Vdd的第五布线715。晶体管700的源电极和漏电极中的另一个连接到晶体管702的源电极和漏电极之一。晶体管702的源电极和漏电极中的另一个连接到晶体管704的源电极和漏电极之一、晶体管706的源电极和漏电极之一、以及第三布线713。晶体管704的源电极和漏电极中的另一个、以及晶体管706的源电极和漏电极中的另一个连接到处于地电位Vss的第四布线714。晶体管700的栅电极和晶体管706的栅电极连接到第一布线711。晶体管702的栅电极和晶体管704的栅电极连接到第二布线712。晶体管704设置有用作另一栅电极的背栅BG1，而晶体管706设置有用作另一栅电极的背栅BG2。
图13B是示出图13A的存储元件的结构的具体示例的俯视图。图13C是沿图13B的X-Y所取的截面图。
如图13B所示，晶体管700和晶体管702中的每一个都可以是与图1A至1C的晶体管100相同的晶体管。晶体管704和晶体管706中的每一个都可以是与图1A至1C的晶体管102相同的晶体管。
在图13C中，晶体管700(在图13C中未示出)和晶体管702设置在基板716上。晶体管700和晶体管702覆盖有绝缘层，并且该绝缘层使用CMP等来进行平面化，以使晶体管700和晶体管702的栅电极露出。在晶体管700和晶体管702的栅电极上，设置与晶体管704和晶体管706的源电极层和漏电极层相同的层的一部分，由此晶体管700的栅电极和晶体管702的漏电极分别通过相同的层(在图13C中未示出)电连接到第一布线711和第二布线712。注意，晶体管700和晶体管702在此为p沟道晶体管，但是它们不限于此。
如图13C所示，晶体管700(在图13C中未示出)和晶体管702的栅电极的各部分(用作晶体管704和晶体管706的背栅的各部分)与晶体管704和晶体管706的半导体层中的至少沟道形成区重叠。用作晶体管704和晶体管706的背栅的各部分、以及晶体管704和晶体管706的半导体层被设置成使得设置在晶体管700和晶体管702上的绝缘层夹在中间。由于缺少晶体管700和晶体管702的半导体层的厚度，该绝缘层是已设置在晶体管700和晶体管702上且在平面化处理之后留下的绝缘层的一部分。如上所述，上部中的晶体管、以及背栅设置有在平面化处理之后留下且插在中间的绝缘层，并且背栅由与下部中的晶体管的栅电极相同的层的各部分构成，这是作为本发明一个实施例的存储元件的特征之一。以此方式，上部中的晶体管的背栅由与下部中的晶体管的栅电极相同的层的各部分构成，由此可在不增加制造步骤的数量的情况下设置上部中的晶体管的背栅。
(实施例8)
在本实施例中，将描述作为本发明的一个实施例且与实施例1至实施例7不同的元件。具体地，将参考图14A至14C来描述作为逻辑门之一且可以类似于实施例2的方式制造的NOR门。
图14A所示的存储元件包括晶体管800、晶体管802、以及晶体管804。在图14A中，晶体管800和源电极和漏电极之一、以及晶体管802的源电极和漏电极之一连接到处于地电位Vss的第五布线815。晶体管800的源电极和漏电极中的另一个、晶体管802的源电极和漏电极中的另一个、以及晶体管804的源电极和漏电极之一连接到第三布线813。晶体管804的源电极和漏电极中的另一个连接到处于电源Vdd的第四布线814。晶体管800的栅电极连接到第一布线811。晶体管802的栅电极连接到第二布线812。晶体管804的栅电极连接到晶体管804的源电极和漏电极中的另一个。晶体管800设置有用作另一栅电极的背栅BG1。晶体管802设置有用作另一栅电极的背栅BG2。晶体管804设置有用作另一栅电极的背栅BG3。
图14B是示出图14A的存储元件的具体结构的俯视图。图14C是沿图14B的X-Y所取的截面图。
如图14B所示，晶体管800和晶体管802可以是与图13A至13C的晶体管704和晶体管706相同的晶体管。
然而，晶体管804与晶体管700和晶体管702不同，并且是与晶体管802类似地形成的晶体管。换句话说，优选晶体管804包括用于沟道形成区的氧化物半导体层。另外，晶体管800和晶体管802的沟道宽度优选远大于晶体管804的沟道宽度、进一步优选大于或等于晶体管804的沟道宽度的三倍、再进一步优选大于或等于晶体管804的沟道宽度的五倍。
在图14C中，晶体管804设置在基板816上。晶体管804覆盖有绝缘层，该绝缘层使用CMP等来进行平面化处理，以使晶体管804的栅电极露出。在晶体管804的露出栅电极上，设置与晶体管800和晶体管802的源电极层和漏电极层相同的层的一部分，由此晶体管804的栅电极和第四布线814通过相同的层(在图14C中未示出)电连接。
如图14C所示，与晶体管804的栅电极相同的层的各部分(用作晶体管800和晶体管802的背栅的各部分)与用作晶体管800和晶体管802的半导体层中的沟道形成区的至少各部分重叠。用作晶体管800和晶体管802的背栅的各部分、以及晶体管800和晶体管802的半导体层被设置成使得设置在晶体管804上的绝缘层夹在中间。由于缺少晶体管804的半导体层的厚度，该绝缘层是已设置在晶体管804上且在平面化处理之后留下的绝缘层中的一部分。如上所述，上部中的晶体管、以及背栅设置有在平面化处理之后留下且插在中间的绝缘层，并且背栅由与下部中的晶体管的栅电极相同的层的一部分构成，这是作为本发明一个实施例的存储元件的特征之一。以此方式，上部中的晶体管的背栅由与下部中的晶体管的栅电极相同的层的一部分构成，由此可在不增加制造步骤的数量的情况下设置上部中的晶体管的背栅。
(实施例9)
在该实施例中，将描述作为本发明一个实施例的半导体器件。在本实施例的电子设备中，安装实施例1至实施例8中所描述的元件中的至少一个。本发明的电子设备的示例包括计算机、移动电话(也称为蜂窝电话或移动电话设备)、便携式信息终端(包括便携式游戏机、音频再现设备等)、数码相机、数码摄像机、电子纸、以及电视设备(也称为电视或电视接收机)。
图15A示出包括外壳901、外壳902、显示部分903、键盘904等的膝上型个人计算机。实施例1至实施例8中的任一个所描述的元件设置在外壳901和外壳902中。实施例1至实施例8中的任一个所描述的存储器安装在图15A所示的膝上型个人计算机上，由此功耗和该元件所占据的面积可减少。
图15B示出其中主体911设置有显示部分915、外部接口914、以及操作按钮714等的个人数字助理(PDA)。此外，提供有用于操作便携式信息终端等的指示笔912。实施例1至实施例8中的任一个所描述的元件设置在主体911中。实施例1至实施例8中的任一个所描述的存储器安装在图15B所示的PDA上，由此功耗和该元件所占据的面积可减少。
图15C示出安装电子纸的电子书阅读器920。电子书阅读器920包括两个外壳，即外壳921和外壳923。外壳921和外壳923分别设置有显示部分925和显示部分927。外壳921和外壳923通过铰链937连接，并且可以铰链937为轴来打开和闭合。此外，外壳921设置有电源开关931、操作键933、扬声器935等。外壳921和外壳923中的至少一个设置有实施例1至实施例8中的任一个所描述的存储器。实施例1至实施例8中的任一个所描述的存储器安装在图15C所示的电子书阅读器上，由此功耗和该元件所占据的面积可减少。
图15D示出包括两个外壳(外壳940和外壳941)的移动电话。此外，如图15D所示处于所形成状态中的外壳940和外壳941可通过滑动而移动，从而一个重叠在另一个上；因此，移动电话的尺寸可减小，这使得移动电话适于携带。外壳941设置有显示面板942、扬声器943、话筒944、操作键945、定点设备946、相机镜头947、外部连接端子948等。外壳940设置有对移动电话充电的太阳能电池949、外部存储槽950等。注意，天线结合在外壳941中。外壳940和外壳941中的至少一个设置有实施例1至实施例8中的任一个所描述的元件。实施例1至实施例8中的任一个所描述的存储器安装在图15D所示的移动电话上，由此功耗和该元件所占据的面积可减少。
图15E示出包括主体961、显示部分967、目镜963、操作开关964、显示部分965、电池966等的数码相机。实施例1至实施例8中的任一个所描述的存储器设置在主体961中。实施例1至实施例8中的任一个所描述的存储器安装在图15E所示的数码相机上，由此功耗和该元件所占据的面积可减少。
图15F示出包括外壳971、显示部分973、支架975等的电视设备970。电视设备970可通过外壳971的操作开关、或者单独的遥控器980来操作。外壳971和遥控器980设置有实施例1至实施例8中的任一个所描述的存储器。实施例1至实施例8中的任一个所描述的存储器安装在图15F所示的电子设备上，由此功耗和该元件所占据的面积可减少。
本申请基于2010年2月19日向日本专利局提交的日本专利申请S/N.2010-035435，该申请的全部内容通过引用结合于此。

Claims (23)

1.一种包括电路的半导体装置，所述电路包括：
包括第一半导体层和第一栅电极的第一晶体管；
在所述第一半导体层上的绝缘层；以及
第二晶体管，该第二晶体管包括：
背栅电极；
所述背栅电极和所述绝缘层上的第二半导体层；和
所述第二半导体层上的第二栅电极，
其中，所述电路是反相元件,
其中，所述第一栅电极电连接至所述第二栅电极，
其中，所述第一晶体管的源极和漏极之一电连接至所述第二晶体管的源极和漏极之一，
其中，所述背栅电极被配置为控制所述第二晶体管的阈值电压，
其中，所述第二半导体层包括氧化物半导体层，
其中，所述第一半导体层包括硅层，
其中，所述背栅电极在所述第二晶体管的沟道宽度方向上延伸越过所述第二半导体层的侧边缘，且
其中，所述第二栅电极在所述第二晶体管的所述沟道宽度方向上延伸越过所述第二半导体层的所述侧边缘。
2.如权利要求1所述的半导体装置，其特征在于，
所述第一晶体管由SOI基板支承。
3.如权利要求1所述的半导体装置，其特征在于，
所述第一晶体管由硅基板支承。
4.如权利要求1所述的半导体装置，其特征在于，
所述绝缘层具有平整的上表面。
5.如权利要求1所述的半导体装置，其特征在于，
所述第一栅电极的顶表面未被所述绝缘层覆盖。
6.如权利要求1所述的半导体装置，其特征在于，
所述背栅电极和所述第二半导体层的沟道形成区之间的距离等于所述第一半导体层的厚度。
7.如权利要求1所述的半导体装置，其特征在于，所述第二晶体管还包括：
在所述第二半导体层之下的源电极；以及
在所述第二半导体层之下的漏电极。
8.一种包括电路的半导体装置，所述电路包括：
包括第一半导体层和第一栅电极的第一晶体管；
在所述第一半导体层上的绝缘层；以及
第二晶体管，该第二晶体管包括：
背栅电极；
所述背栅电极和所述绝缘层上的第二半导体层；和
所述第二半导体层上的第二栅电极，
其中，所述电路是反相元件,
其中，所述第一栅电极电连接至所述第二栅电极，
其中，所述第一晶体管的源极和漏极之一电连接至所述第二晶体管的源极和漏极之一，
其中，所述背栅电极被配置为控制所述第二晶体管的阈值电压，
其中，所述绝缘层插在所述第二半导体层和所述背栅电极之间，
其中，所述第二半导体层包括氧化物半导体层，
其中，所述背栅电极由与所述第一栅电极相同的层形成，
其中，所述第一半导体层包括硅层，
其中，所述背栅电极在所述第二晶体管的沟道宽度方向上延伸越过所述第二半导体层的侧边缘，且
其中，所述第二栅电极在所述第二晶体管的所述沟道宽度方向上延伸越过所述第二半导体层的所述侧边缘。
9.如权利要求8所述的半导体装置，其特征在于，
所述第一晶体管由SOI基板支承。
10.如权利要求8所述的半导体装置，其特征在于，
所述第一晶体管由硅基板支承。
11.如权利要求8所述的半导体装置，其特征在于，
所述绝缘层具有平整的上表面。
12.如权利要求8所述的半导体装置，其特征在于，
所述第一栅电极的顶表面未被所述绝缘层覆盖。
13.如权利要求8所述的半导体装置，其特征在于，
所述背栅电极和所述第二半导体层的沟道形成区之间的距离等于所述第一半导体层的厚度。
14.如权利要求8所述的半导体装置，其特征在于，所述第二晶体管还包括：
在所述第二半导体层之下的源电极；以及
在所述第二半导体层之下的漏电极。
15.一种包括电路的半导体装置，所述电路包括：
包括第一半导体层、第一栅电极和第一背栅电极的第一晶体管；
所述第一晶体管的至少一部分上的绝缘层；以及
包括第二背栅电极、该第二背栅电极上的第二半导体层和该第二半导体层上的第二栅电极的第二晶体管，
其中，所述第二背栅电极被配置为控制所述第二晶体管的阈值电压，
其中，所述绝缘层插在所述第二半导体层和所述第二背栅电极之间，
其中，所述第二半导体层包括氧化物半导体层，
其中，所述第二背栅电极由与所述第一栅电极相同的层形成，且
其中，所述第一半导体层包括硅层。
16.如权利要求15所述的半导体装置，其特征在于，
所述第一晶体管由SOI基板支承。
17.如权利要求15所述的半导体装置，其特征在于，
所述第一晶体管由硅基板支承。
18.如权利要求15所述的半导体装置，其特征在于，
所述绝缘层具有平整的上表面。
19.如权利要求15所述的半导体装置，其特征在于，
所述第一栅电极的顶表面未被所述绝缘层覆盖。
20.如权利要求15所述的半导体装置，其特征在于，
所述第二背栅电极和所述第二半导体层的沟道形成区之间的距离等于所述第一半导体层的厚度。
21.如权利要求15所述的半导体装置，其特征在于，
所述电路是存储元件。
22.如权利要求15所述的半导体装置，其特征在于，
所述电路是反相元件。
23.如权利要求15所述的半导体装置，其特征在于，所述第二晶体管还包括：
在所述第二半导体层之下的源电极；以及
在所述第二半导体层之下的漏电极。
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Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101686089B1 (ko) * 2010-02-19 2016-12-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8416622B2 (en) 2010-05-20 2013-04-09 Semiconductor Energy Laboratory Co., Ltd. Driving method of a semiconductor device with an inverted period having a negative potential applied to a gate of an oxide semiconductor transistor
US8422272B2 (en) 2010-08-06 2013-04-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
US8582348B2 (en) 2010-08-06 2013-11-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving semiconductor device
DE112011102837B4 (de) 2010-08-27 2021-03-11 Semiconductor Energy Laboratory Co., Ltd. Speichereinrichtung und Halbleitereinrichtung mit Doppelgate und Oxidhalbleiter
JP5933897B2 (ja) 2011-03-18 2016-06-15 株式会社半導体エネルギー研究所 半導体装置
JP6013682B2 (ja) 2011-05-20 2016-10-25 株式会社半導体エネルギー研究所 半導体装置の駆動方法
JP6116149B2 (ja) * 2011-08-24 2017-04-19 株式会社半導体エネルギー研究所 半導体装置
US8698137B2 (en) 2011-09-14 2014-04-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8907392B2 (en) * 2011-12-22 2014-12-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device including stacked sub memory cells
JP6174334B2 (ja) * 2012-02-29 2017-08-02 株式会社半導体エネルギー研究所 半導体装置
US9276121B2 (en) * 2012-04-12 2016-03-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9006024B2 (en) * 2012-04-25 2015-04-14 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP6005391B2 (ja) * 2012-05-01 2016-10-12 株式会社半導体エネルギー研究所 半導体装置
DE102013022449B3 (de) * 2012-05-11 2019-11-07 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung und elektronisches Gerät
JP2014045175A (ja) 2012-08-02 2014-03-13 Semiconductor Energy Lab Co Ltd 半導体装置
CN116207143A (zh) * 2012-11-30 2023-06-02 株式会社半导体能源研究所 半导体装置
WO2014188982A1 (en) 2013-05-20 2014-11-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6410496B2 (ja) * 2013-07-31 2018-10-24 株式会社半導体エネルギー研究所 マルチゲート構造のトランジスタ
KR102103960B1 (ko) * 2013-08-16 2020-04-24 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판, 이를 포함하는 표시 장치, 및 박막 트랜지스터 어레이 기판의 제조 방법
JP6406926B2 (ja) * 2013-09-04 2018-10-17 株式会社半導体エネルギー研究所 半導体装置
CN105637637B (zh) * 2013-10-11 2018-08-24 夏普株式会社 半导体装置
KR20150044324A (ko) * 2013-10-16 2015-04-24 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 그의 제조 방법
KR102244460B1 (ko) * 2013-10-22 2021-04-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102252213B1 (ko) * 2014-03-14 2021-05-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 회로 시스템
US9312280B2 (en) * 2014-07-25 2016-04-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102329498B1 (ko) * 2014-09-04 2021-11-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2016055894A1 (en) * 2014-10-06 2016-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US20160191957A1 (en) * 2014-12-31 2016-06-30 Opentv, Inc. Lull management for content delivery
US10522693B2 (en) * 2015-01-16 2019-12-31 Semiconductor Energy Laboratory Co., Ltd. Memory device and electronic device
TWI686870B (zh) * 2015-03-03 2020-03-01 日商半導體能源研究所股份有限公司 半導體裝置、顯示裝置及使用該顯示裝置之電子裝置
US10298713B2 (en) * 2015-03-30 2019-05-21 Huawei Technologies Co., Ltd. Distributed content discovery for in-network caching
US10032921B2 (en) * 2015-07-31 2018-07-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display module, and electronic device
US10553690B2 (en) 2015-08-04 2020-02-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9847406B2 (en) 2015-08-27 2017-12-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, storage device, resistor circuit, display device, and electronic device
JP6811084B2 (ja) 2015-12-18 2021-01-13 株式会社半導体エネルギー研究所 半導体装置
SG10201701689UA (en) 2016-03-18 2017-10-30 Semiconductor Energy Lab Semiconductor device, semiconductor wafer, and electronic device
JP6806800B2 (ja) 2016-06-03 2021-01-06 オッポ広東移動通信有限公司Ｇｕａｎｇｄｏｎｇ Ｏｐｐｏ Ｍｏｂｉｌｅ Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎｓ Ｃｏｒｐ．， Ｌｔｄ． データ伝送方法及び装置
KR102330605B1 (ko) * 2016-06-22 2021-11-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US10586495B2 (en) 2016-07-22 2020-03-10 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
TW201804613A (zh) * 2016-07-26 2018-02-01 聯華電子股份有限公司 氧化物半導體裝置
KR102458660B1 (ko) 2016-08-03 2022-10-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
KR102583770B1 (ko) * 2016-09-12 2023-10-06 삼성디스플레이 주식회사 메모리 트랜지스터 및 이를 갖는 표시장치
US10223194B2 (en) 2016-11-04 2019-03-05 Semiconductor Energy Laboratory Co., Ltd. Storage device, semiconductor device, electronic device, and server system
US10840269B2 (en) 2017-03-29 2020-11-17 Sharp Kabushiki Kaisha Semiconductor device and method of manufacturing semiconductor device
US11270997B2 (en) 2017-11-30 2022-03-08 Semiconductor Energy Laboratory Co., Ltd. Memory device
CN112041825A (zh) 2018-05-02 2020-12-04 株式会社半导体能源研究所 半导体装置
WO2021059074A1 (ja) * 2019-09-27 2021-04-01 株式会社半導体エネルギー研究所 記憶装置
JP2022078757A (ja) * 2020-11-13 2022-05-25 株式会社ジャパンディスプレイ 表示装置及び表示装置の駆動方法
WO2023187544A1 (ja) * 2022-03-31 2023-10-05 株式会社半導体エネルギー研究所 半導体装置、記憶装置、及び電子機器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101051134A (zh) * 2006-04-06 2007-10-10 株式会社半导体能源研究所 液晶显示设备、半导体器件和电子设备
CN101226311A (zh) * 2007-01-16 2008-07-23 株式会社日立显示器 显示装置
CN101226901A (zh) * 2006-12-14 2008-07-23 三星电子株式会社 薄膜晶体管、薄膜晶体管基板及其制造方法

Family Cites Families (168)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH023149A (ja) * 1988-06-10 1990-01-08 Mitsubishi Electric Corp 半導体記憶装置
JP2637186B2 (ja) * 1988-10-03 1997-08-06 株式会社東芝 半導体装置
US5079606A (en) 1989-01-26 1992-01-07 Casio Computer Co., Ltd. Thin-film memory element
JPH04273446A (ja) * 1991-02-28 1992-09-29 Sony Corp 半導体装置及びその製造方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH06104405A (ja) * 1992-09-22 1994-04-15 Toshiba Corp スタティック型メモリ
JPH0799251A (ja) 1992-12-10 1995-04-11 Sony Corp 半導体メモリセル
JPH07335907A (ja) * 1994-06-14 1995-12-22 Sony Corp Ｓｏｉ基板に形成したｃｍｏｓトランジスタおよびそのｓｏｉ基板の製造方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JPH1084047A (ja) * 1996-09-06 1998-03-31 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
US6028324A (en) * 1997-03-07 2000-02-22 Taiwan Semiconductor Manufacturing Company Test structures for monitoring gate oxide defect densities and the plasma antenna effect
JP3644185B2 (ja) * 1997-03-27 2005-04-27 セイコーエプソン株式会社 アクティブマトリクス基板の製造方法
US5963412A (en) * 1997-11-13 1999-10-05 Advanced Micro Devices, Inc. Process induced charging damage control device
US6034433A (en) * 1997-12-23 2000-03-07 Intel Corporation Interconnect structure for protecting a transistor gate from charge damage
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
US6154081A (en) * 1999-06-15 2000-11-28 Delphi Technologies, Inc. Load circuit having extended reverse voltage protection
US6337502B1 (en) * 1999-06-18 2002-01-08 Saifun Semicinductors Ltd. Method and circuit for minimizing the charging effect during manufacture of semiconductor devices
JP2001053164A (ja) 1999-08-04 2001-02-23 Sony Corp 半導体記憶装置
JP2001053167A (ja) * 1999-08-04 2001-02-23 Sony Corp 半導体記憶装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP3749101B2 (ja) 2000-09-14 2006-02-22 株式会社ルネサステクノロジ 半導体装置
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
US20020084482A1 (en) * 2000-12-31 2002-07-04 Cetin Kaya Scalable dielectric
JP3884266B2 (ja) * 2001-02-19 2007-02-21 株式会社東芝 半導体メモリ装置及びその製造方法
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4731718B2 (ja) 2001-04-27 2011-07-27 株式会社半導体エネルギー研究所 表示装置
JP2002368226A (ja) * 2001-06-11 2002-12-20 Sharp Corp 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3638926B2 (ja) 2001-09-10 2005-04-13 株式会社半導体エネルギー研究所 発光装置及び半導体装置の作製方法
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
US7317205B2 (en) 2001-09-10 2008-01-08 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and method of manufacturing a semiconductor device
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4275336B2 (ja) 2001-11-16 2009-06-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2002319682A (ja) * 2002-01-04 2002-10-31 Japan Science & Technology Corp トランジスタ及び半導体装置
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
US7200050B2 (en) * 2003-05-26 2007-04-03 Semiconductor Energy Laboratory Co., Ltd. Memory unit and semiconductor device
JP4408057B2 (ja) 2003-05-26 2010-02-03 株式会社半導体エネルギー研究所 記憶装置及び半導体装置
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP4009759B2 (ja) * 2004-02-17 2007-11-21 カシオ計算機株式会社 画像処理装置及びその製造方法
KR100685239B1 (ko) 2004-01-29 2007-02-22 가시오게산키 가부시키가이샤 트랜지스터어레이 및 그 제조방법 및 화상처리장치
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
CN102856390B (zh) 2004-03-12 2015-11-25 独立行政法人科学技术振兴机构 包含薄膜晶体管的lcd或有机el显示器的转换组件
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US20050275018A1 (en) 2004-06-10 2005-12-15 Suresh Venkatesan Semiconductor device with multiple semiconductor layers
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
CA2708337A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
KR100911698B1 (ko) 2004-11-10 2009-08-10 캐논 가부시끼가이샤 비정질 산화물을 사용한 전계 효과 트랜지스터
AU2005302963B2 (en) 2004-11-10 2009-07-02 Cannon Kabushiki Kaisha Light-emitting device
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI390735B (zh) 2005-01-28 2013-03-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP4800700B2 (ja) * 2005-08-01 2011-10-26 ルネサスエレクトロニクス株式会社 半導体装置およびそれを用いた半導体集積回路
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4560502B2 (ja) 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101358954B1 (ko) 2005-11-15 2014-02-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 다이오드 및 액티브 매트릭스 표시장치
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP2007234861A (ja) * 2006-03-01 2007-09-13 Renesas Technology Corp 半導体装置の製造方法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
KR100801961B1 (ko) 2006-05-26 2008-02-12 한국전자통신연구원 듀얼 게이트 유기트랜지스터를 이용한 인버터
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
EP1933365A1 (en) 2006-12-14 2008-06-18 Tofwerk AG Apparatus for mass analysis of ions
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101385464B1 (ko) * 2007-05-14 2014-04-21 엘지디스플레이 주식회사 박막 트랜지스터 어레이와 그 제조방법
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8354674B2 (en) 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
JP5354999B2 (ja) 2007-09-26 2013-11-27 キヤノン株式会社 電界効果型トランジスタの製造方法
JP2009117717A (ja) * 2007-11-08 2009-05-28 Sharp Corp 半導体装置及びその製造方法
JP5430846B2 (ja) * 2007-12-03 2014-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN101897031B (zh) * 2007-12-13 2013-04-17 出光兴产株式会社 使用了氧化物半导体的场效应晶体管及其制造方法
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5264197B2 (ja) 2008-01-23 2013-08-14 キヤノン株式会社 薄膜トランジスタ
JP2009206508A (ja) 2008-01-31 2009-09-10 Canon Inc 薄膜トランジスタ及び表示装置
EP2086013B1 (en) 2008-02-01 2018-05-23 Samsung Electronics Co., Ltd. Oxide semiconductor transistor
US8586979B2 (en) 2008-02-01 2013-11-19 Samsung Electronics Co., Ltd. Oxide semiconductor transistor and method of manufacturing the same
KR101512818B1 (ko) * 2008-02-01 2015-05-20 삼성전자주식회사 산화물 반도체 트랜지스터 및 그 제조방법
KR101506671B1 (ko) * 2008-02-20 2015-03-27 삼성디스플레이 주식회사 유기 발광 장치 및 그 제조 방법
KR100941850B1 (ko) 2008-04-03 2010-02-11 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP2010003910A (ja) 2008-06-20 2010-01-07 Toshiba Mobile Display Co Ltd 表示素子
JP5602390B2 (ja) * 2008-08-19 2014-10-08 富士フイルム株式会社 薄膜トランジスタ、アクティブマトリクス基板、及び撮像装置
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR20100054448A (ko) 2008-11-14 2010-05-25 삼성전자주식회사 반도체 소자 및 그 형성 방법
JP5781720B2 (ja) 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US20100213458A1 (en) 2009-02-23 2010-08-26 Micron Technology, Inc. Rigid semiconductor memory having amorphous metal oxide semiconductor channels
JP5642447B2 (ja) * 2009-08-07 2014-12-17 株式会社半導体エネルギー研究所 半導体装置
CN112242173A (zh) 2009-10-09 2021-01-19 株式会社半导体能源研究所 半导体器件
EP2491585B1 (en) 2009-10-21 2020-01-22 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
EP2497111B1 (en) 2009-11-06 2016-03-30 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
KR101810254B1 (ko) 2009-11-06 2017-12-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 동작 방법
WO2011058864A1 (en) 2009-11-13 2011-05-19 Semiconductor Energy Laboratory Co., Ltd. Device including nonvolatile memory element
CN104658598B (zh) 2009-12-11 2017-08-11 株式会社半导体能源研究所 半导体器件、逻辑电路和cpu
WO2011070929A1 (en) 2009-12-11 2011-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
WO2011074393A1 (en) 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Method for driving liquid crystal display device
KR101813460B1 (ko) 2009-12-18 2017-12-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
IN2012DN05057A (zh) 2009-12-28 2015-10-09 Semiconductor Energy Lab
KR101686089B1 (ko) * 2010-02-19 2016-12-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101051134A (zh) * 2006-04-06 2007-10-10 株式会社半导体能源研究所 液晶显示设备、半导体器件和电子设备
CN101226901A (zh) * 2006-12-14 2008-07-23 三星电子株式会社 薄膜晶体管、薄膜晶体管基板及其制造方法
CN101226311A (zh) * 2007-01-16 2008-07-23 株式会社日立显示器 显示装置

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