JPH11233789A

JPH11233789A - 半導体装置

Info

Publication number: JPH11233789A
Application number: JP10048672A
Authority: JP
Inventors: Shunpei Yamazaki; 舜平山崎
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 1998-02-12
Filing date: 1998-02-12
Publication date: 1999-08-27

Abstract

(57)【要約】【課題】バルク型ＦＥＴとＴＦＴとを３次元的に集積
した高性能・高集積化半導体装置を提供する。【解決手段】半導体基板１にはピニングＦＥＴ１１、１
２でなる第１のＣＭＯＳ回路と、これを覆う絶縁層３が
形成され、この絶縁層３上にＴＦＴ２１、２２でなる第
２のCMOS回路が形成されている。ピニングＦＥＴの活性
領域１５、１８には、基板１と逆導電型の不純物がソー
ス領域からドレイン領域に伸びたストライプ状に添加さ
れる。この不純物領域によって、短チャネル効果に伴う
空乏層の広がりを抑止する。またＴＦＴ２１、２２の島
状領域に結晶粒界が連続的な結晶化半導体膜を用いるこ
とで、を向上させて、ＦＥＴとＴＦＴとのモビリティー
等の特性の差を小さくする。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本明細書で開示する発明は、
単結晶半導体基板に形成された絶縁ゲイト型トランジス
タ等の半導体素子と、結晶性半導体薄膜を利用した薄膜
トランジスタとを３次元的に集積化した半導体装置に関
する。また、これら半導体素子や薄膜トランジスタで構
成された半導体集積回路、電気光学装置及びそれらを複
合化した電子機器の構成に関する。

【０００２】なお、本明細書中では、メモリー回路等の
半導体集積回路やこれら半導体集積回路を利用した電子
機器を全て「半導体装置」の範疇に含めて扱う。即ち、
半導体特性を利用して機能しうる装置を全て半導体装置
と呼ぶ。従って、上記特許請求の範囲に記載された半導
体装置は、トランジスタ等の単体素子だけでなく、それ
を集積化した半導体集積回路、電気光学装置及び電子機
器をも包含する。

【０００３】

【従来の技術】現状のＶＬＳＩ、ＵＬＳＩではさらなる
集積度向上を求めて素子サイズが微細化の一途を辿る傾
向にある。この流れはバルク単結晶を用いたＭＯＳＦＥ
Ｔでも薄膜を用いたＴＦＴでも同様に見られる。現在で
は、チャネル長が１μｍ以下、さらには 0.2μｍ以下と
いった素子が求められる様になっている。

【０００４】ところが、微細化を妨げる要因として短チ
ャネル効果という現象が知られている。短チャネル効果
とは、チャネル長が短くなるにつれて引き起こされるソ
ース／ドレイン間耐圧の低下、しきい値電圧の低下など
の諸問題である（サブミクロンデバイスＩ；小柳光正
他，pp88〜138 ，丸善株式会社，1987参照）。

【０００５】同参考書によれば、耐圧低下の原因の一つ
としてパンチスルー現象が最もよく知られている。この
現象は、チャネル長が短くなることでドレイン側空乏層
の電位的な影響がソース側に及び、ソース側の拡散電位
が下げられる（ドレイン誘起障壁低下現象）ことでゲイ
ト電圧による多数キャリアの制御が困難な状況になる現
象である。

【０００６】この様な短チャネル効果は微細化を行う上
で乗り越えなくてはならない課題となっている。また、
短チャネル効果の代表例としてしきい値電圧の低下が挙
げられる。これも空乏層の広がりによって引き起こされ
ると考えられる。

【０００７】以上の様な短チャネル効果に対して様々な
対策がなされているが、最も一般的に行なわれている対
策はチャネルドープである。チャネルドープとは、チャ
ネル形成領域全体に浅くＰ（リン）、Ｂ（ボロン）とい
った不純物元素を微量に添加し、短チャネル効果を抑制
する技術である（特開平4-206971号公報、特開平4-2863
39号公報等）。

【０００８】他方、近年液晶パネルの分野ではにおい
て、多結晶珪素（シリコン）膜を用いた、いわゆるポリ
シリコン薄膜トランジスタに関して鋭意研究されてお
り、単結晶ウェハーに替ってガラスや石英等の絶縁基板
上に、画素マトリクス回路と、ドライバ回路とを集積化
したドライバ一体型パネルも実用化されつつある。

【０００９】

【発明が解決しようとする課題】チャネルドープはしき
い値電圧の制御とパンチスルーの抑制とを目的として行
われる。しかしながら、チャネルドープ技術はＴＦＴの
電界効果移動度（以下、モビリティと呼ぶ）に重大な制
約を与えるという欠点を持っている。即ち、意図的に添
加された不純物元素によってキャリアの移動が阻害さ
れ、キャリア移動度が大幅に低下してしまうのである。

【００１０】また、薄膜トランジスタには、通常半導体
薄膜として非晶質珪素膜を結晶化したものが用いられて
いる。薄膜トランジスタの性能、特にモビリティはその
半導体薄膜の結晶性に大きく依存するが、結晶化シリコ
ン膜には結晶粒界が存在するため、モビリティは単結晶
シリコンを用いたバルク型のトランジスタには及ばな
い。

【００１１】本発明は上記問題点を鑑みて成されたもの
であり、半導体素子と半導体薄膜でなる薄膜トランジス
タとを集積化した半導体装置であって、高い動作性能
（高いモビリティ）と高い信頼性（高い耐圧特性）とを
同時に実現しうる全く新しい構造の半導体装置を提供す
ることを課題とする。

【００１２】

【課題を解決するための手段】上述の問題点を解消する
ために、本発明の半導体装置は、半導体基板上に絶縁ゲ
イト型半導体素子と薄膜トランジスタとを積層して集積
化したものである。この絶縁ゲイト型半導体素子は半導
体基板に形成されたソース領域、ドレイン領域および活
性領域を有し、さらに活性領域は、局所的に形成された
不純物領域と、前記不純物領域に挟まれた真性もしくは
実質的に真性なチャネル形成領域を有する。

【００１３】上記構成において、前記不純物領域は前記
ソース領域から前記ドレイン領域に渡って設けられてい
ると好ましい。

【００１４】また、上記構成において、前記不純物領域
に含まれる元素の濃度は 1×10¹⁷〜5×10²⁰atoms/cm³
であることが好ましい。

【００１５】本発明の主旨は、活性領域に対して局部的
に不純物領域を形成し、その不純物領域によってドレイ
ン領域からソース領域に向かって広がる空乏層を抑止す
ることにある。なお、本明細書中ではソース領域、ドレ
イン領域及びフィールド酸化膜で囲まれた領域を活性領
域と呼び、さらに活性領域をストライプ状に設けられた
不純物領域とチャネル形成領域とに区別している。

【００１６】また、本発明者らは空乏層を抑止する効果
があたかも空乏層をピン止めする様に捉えられることか
ら、「抑止」という意味で「ピニング」という言葉を定
義している。

【００１７】

【発明の実施の形態】本発明の実施形態について、図１
を用いて説明する。図１に示すのは本発明の半導体回路
の模式的な構成図である。

【００１８】単結晶シリコンウェハーを代表とする半導
体基板１には、２つのCMOS回路が積層されて形成されて
いる。下層には、Ｎチャネル型とＰチャネル型でなるピ
ニングＦＥＴ１１、１２（絶縁ゲイト型トランジスタ）
でなる第１のCMOS回路層が形成されている。ピニングＦ
ＥＴの構成は図２に示す。またピニングＦＥＴの詳細な
説明は後述する。

【００１９】ピニングＦＥＴ１１、１２はそれぞれ半導
体基板１に形成されたソース領域１３、１６、ドレイン
領域１４、１７、活性領域１５、１８を有し、各ドレイ
ン領域１４、１７はドレイン電極３で接続されている。
２つのＦＥＴ１１と１２はフィールド酸化膜によって素
子間分離されている。

【００２０】活性領域１４、１７にはそれそれ、対応す
るソース／ドレイン領域と逆導電型の不純物が局所的に
添加された不純物領域（ここでは、ピニング領域と呼
ぶ）と、真性もしくは実質的に真性なチャネル領域を有
する。活性領域１５、１６にピニング領域を局所的に設
けることによって、空乏層を抑止（ピニング）する効果
を得ることができる。

【００２１】また図１に示すように、ピニングＦＥＴ１
１、１２を覆う絶縁層３が形成され、この絶縁層３上に
Ｎチャネル型とＰチャネル型ＴＦＴ（薄膜トランジス
タ）２１、２２でなる第２のCMOS回路層が形成されてい
る。ＴＦＴ２１、２２は結晶性半導体薄膜でなる島状領
域を有する。各島状領域には、ソース領域１３、１６、
ドレイン領域１４、１７、チャネル形成領域１５、１８
が形成されており、ドレイン領域１４、１７はドレイン
電極４で接続され、さらにドレイン電極３と４とは電気
的に接続されている。

【００２２】ＴＦＴ２１、２２の構成、及び作製方法は
公知のものを利用すれば良く、ＴＦＴの構成で本発明が
限定されるものではないが、ＴＦＴ２１、２２の島状領
域を構成する結晶性半導体薄膜には非晶質シリコン膜を
結晶化した多結晶シリコン膜を用いればよい。とくに多
結晶シリコン膜に連続粒界結晶シリコン(ContinuousGra
in Silicon ＣＧＳ）を用いることによって、単結晶シ
リコン基板に形成される従来のＦＥＴに匹敵する特性を
有するＴＦＴを得ることができる。これによって、半導
体基板に形成されたＦＥＴ１１、１２とＴＦＴ２１、２
２とを積層した半導体装置のように、異なる半導体層を
有する半導体素子同士を電気的に接続しても、信頼性の
優れた半導体装置を得ることができる。

【００２３】なお、絶縁層２によって、下層のＦＥＴ１
１、１２の凹凸を相殺するように形成することが望まれ
る。そのため、塗布法で形成できる酸化珪素膜を用いた
り、厚めに形成し、それをＣＭＰ（化学機械研磨）等で
研磨して平坦化した後に上層のＴＦＴを形成することが
望ましい。なお、絶縁層２の材料はその上部に形成され
るＴＦＴのプロセス温度を考慮して選択する必要があ
る。

【００２４】以上の様に、三次元構造の半導体回路を構
成することで、高密度に非常に機能性に富んだ半導体回
路を構成することが可能である。なお、本明細書中にお
いて、半導体回路とは半導体特性を利用して電気信号の
制御、変換を行う電気回路という意味で用いている。

【００２５】［ピニングＦＥＴについて］本発明のピ
ニングＦＥＴについて図２〜６を用いて説明する。

【００２６】（構造について）先ず図２を用いてピニン
グＦＥＴの構造を説明する。図２（Ａ）は上面図、図２
（Ｂ）は上面図をＡ−Ａ’で切断した断面図、図２
（Ｃ）は上面図をＢ−Ｂ’で切断した断面図である。こ
こではＮチャネル型ＦＥＴについて説明する。

【００２７】図２（Ａ）において、１０１はソース領
域、１０２は活性領域、１０３はドレイン領域、１０４
はＬＯＣＯＳ法により形成されたフィールド酸化膜であ
る。ソース／ドレイン領域１０２、１０３は砒素（又は
リン）を添加されてＮ型の導電性を示す。なお、Ｐ型に
する場合にはＮ型シリコン基板中にボロンを添加してソ
ース／ドレイン領域を形成すれば良い。

【００２８】また、活性領域１０２の両端にはＬＤＤ領
域１０７が設けられ、活性領域１０２の上にはゲイト絶
縁膜を介してゲイト電極１０８が設けられている。この
ゲイト電極１０８は導電性を付与したシリコンを用い
る。ゲイト電極１０８の構造は図２に限定される物では
なく、他にもアルミニウムを主成分とする材料、タンタ
ル、タングステン、モリブデン等を用いて形成すること
もできる。

【００２９】さらに、層間絶縁膜を介してソース電極１
０９、ドレイン電極１１０が設けられ、それぞれソース
領域１０１、ドレイン領域１０３と接している。なお、
図示していないが、シリコンでなるソース領域１０１、
ドレイン領域１０３、ゲイト電極１０８それぞれの表面
はシリサイド化されて、シリサイド層が形成されてい
る。

【００３０】そして、活性領域１０２中に局部的に形成
された領域１０５が本発明で最も重要な不純物領域（以
下、ピニング領域と呼ぶ）である。ピニング領域１０５
はシリコン基板１０１と同一導電型の不純物を添加して
形成される。ここでは図２の場合にはＰ型シリコン基板
を用いることになるので１３族から選ばれた元素（代表
的にはボロン）を添加して形成する。勿論、Ｎ型シリコ
ンを用いる場合（Ｐ型EEPROMを作製する場合）には、１
５族から選ばれた元素を添加してピニング領域を形成す
れば良い。

【００３１】なお、上述の１３族又は１５族から選ばれ
た元素は単結晶シリコンのエネルギーバンドをシフトさ
せることでキャリア（電子または正孔）にとってのエネ
ルギー障壁を形成している。そういった意味で、ピニン
グ領域１０５はエネルギーバンドをシフトさせてなる領
域と呼ぶこともでき、その様な効果を示す元素であれば
１３族又は１５族元素でなくても用いることは可能であ
る。

【００３２】ここでエネルギーバンドをシフトさせる元
素について図３に示す様な概念図で説明する。図３
（Ａ）は単結晶シリコンのエネルギーバンド状態を表し
ている。そこに電子の移動を妨げる方向にエネルギーバ
ンドをシフトさせる不純物元素（１３族から選ばれた元
素）を添加すると、図３（Ｂ）の様なエネルギー状態に
変化する。

【００３３】この時、添加領域ではエネルギーバンドギ
ャップに変化はないがフェルミレベル（Ｅｆ）が価電子
帯（Ｅｖ）側に移動する。その結果、見かけ上、上側に
エネルギー状態がシフトする。そのため、アンドープな
領域に比べて△Ｅだけ（電子にとって）高いエネルギー
障壁が形成される。

【００３４】また、図３（Ａ）の状態に正孔の移動を妨
げる方向にエネルギーバンドをシフトさせる不純物元素
（１５族から選ばれた元素）を添加すると、エネルギー
状態は図３（Ｃ）の様に変化する。

【００３５】この場合、添加領域のフェルミレベルは伝
導帯（Ｅｃ）側に移動し、見かけ上、下側にエネルギー
状態がシフトする。そのため、アンドープな領域に比べ
て△Ｅだけ（正孔にとって）高いエネルギー障壁が形成
される。

【００３６】以上の様に、不純物を添加しない（アンド
ープの）領域とピニング領域との間にはΔＥに相当する
エネルギー差が生まれる。このエネルギー的（電位的）
な障壁の高さは不純物元素の添加濃度によって変化す
る。本発明では、この不純物元素の濃度を 1×10¹⁷〜 5
×10²⁰atoms/cm³（好ましくは 1×10¹⁸〜 5×10¹⁹atoms
/cm³）の範囲で調節する。

【００３７】なお、ピニング領域１０５の形成は微細加
工技術を利用することで形成しうるため、イオンインプ
ランテーション法やＦＩＢ（Focusd Ion Beam ）など、
微細加工に適した添加手段を用いる必要がある。また、
マスクを用いる添加法を利用するならば電子描画法を用
いてマスクパターンを形成するなどの微細加工を用いる
ことが望ましい。

【００３８】また、ピニング領域１０５は、最も典型的
には図２（Ａ）に示す様にピニング領域１０５とチャネ
ル形成領域１０６とが互いに概略平行に、且つ、交互に
並んで配置される。即ち、ソース領域１０３、ドレイン
領域１０４及びフィールド酸化膜１０２で囲まれた領域
（活性領域）内にストライプ状に複数のピニング領域１
０５が設けられた構成が好ましい。

【００３９】なお、活性領域１０２の側端部（活性領域
とフィールド酸化膜が接する端部）にピニング領域を設
けることは有効である。側端部にピニング領域を形成し
ておくと、側端部を伝わるリーク電流を低減することが
可能である。

【００４０】また、ピニング領域１０５は少なくとも活
性領域とドレイン領域１０４との接合部（ドレイン接合
部）にかかる様に形成されていれば良い。パンチスルー
で問題となる空乏層はドレイン接合部から広がるのでこ
こを抑えれば効果は得られる。即ち、ピニング領域を活
性領域に対してドット状や楕円形状に設けて、その一部
がドレイン接合部に存在すれば空乏層の広がりを抑える
ことはできる。

【００４１】勿論、図２（Ａ）に示す様にソース領域１
０３からドレイン領域１０４に渡って形成すればより効
果的にピニング効果を得ることが可能である。

【００４２】また、ピニング領域１０５の打ち込み深さ
は少なくともソース／ドレイン領域の接合深さよりも深
くすることが望ましい。従って、 0.1〜0.5 μｍ（好ま
しくは 0.2〜0.3 μｍ）の打ち込み深さが必要となる。

【００４３】ここでチャネル長およびチャネル幅の定義
を図４を用いて行う。図４においてソース領域３０１と
ドレイン領域３０２との間の距離（活性領域３０３の長
さに相当する）をチャネル長（Ｌ）と定義する。本発明
はこの長さが２μｍ以下、典型的には0.05〜0.5 μｍ、
好ましくは 0.1〜0.3 μｍである場合に有効である。ま
た、このチャネル長に沿った方向をチャネル長方向と呼
ぶ。

【００４４】また、任意のピニング領域３０４の幅をピ
ニング幅（ｖｊ）とする。ピニング幅は１μｍ以下、典
型的には0.01〜0.2 μｍ、好ましくは0.05〜0.1 μｍと
すれば良い。そして、活性領域３０３内に存在する全て
のピニング領域の幅の総和を有効ピニング幅（Ｖ）とす
ると、次式の様に定義される。

【００４５】

【数１】

【００４６】なお、ピニング効果を得るには活性領域３
０３に対して少なくとも一つのピニング領域を設ける必
要がある。即ち、ｊ＝１以上が条件として必要である。
また、活性領域３０３の側端部（フィールド酸化膜に接
する部分）にピニング領域を設ける場合には少なくとも
ｊ＝２以上が必要条件となる。

【００４７】また、チャネル形成領域３０５の幅をチャ
ネル幅（ｗi ）とする。チャネル幅はどの様な場合にも
対応できるが、大電流を流す必要がなければ１μｍ以
下、典型的には0.05〜0.5 μｍ、好ましくは 0.1〜0.3
μｍとすれば良い。

【００４８】また、上記チャネル幅（ｗi ）の総和を有
効チャネル幅（Ｗ）とすると次式の様に定義される。

【００４９】

【数２】

【００５０】なお、ピニング領域を活性領域３０３の側
端部のみに設ける様な場合にはｉ＝１となる。また、効
果的にピニング効果を得るためには活性領域３０３の側
端部以外にもピニング領域を設けた方が良い。その場合
にはｉ＝２以上となる。

【００５１】また、以上のピニング領域の総和（有効ピ
ニング幅）とチャネル形成領域の総和（有効チャネル
幅）とを加えた総和を総合チャネル幅（Ｗ_total）と
し、次式で定義する。

【００５２】

【数３】

【００５３】この総合チャネル幅（Ｗ_total）は活性領
域３０３の幅（活性領域のチャネル長方向に対して垂直
な方向の長さ）に相当するものである。また、この総合
チャネル幅に沿った方向をチャネル幅方向と呼ぶことに
する。

【００５４】以上の様に、本発明では極めてチャネル長
が小さいＦＥＴ等の絶縁ゲイト型半導体素子に適用する
ことを念頭に置いているので、ピニング領域およびチャ
ネル形成領域は極めて微細な寸法で形成しなくてはなら
ない。

【００５５】なお、図２においてピニング領域１０５に
添加した不純物元素はファーネスアニール、レーザーア
ニール、ランプアニール等で活性化を行うことが好まし
い。この活性化工程はゲイト絶縁膜の形成などの後工程
におけるアニール処理と同時に行っても良いし、それと
は別に単独で行っても良い。

【００５６】本発明の特徴は、従来の絶縁ゲイト型トラ
ンジスタ等の半導体素子においてチャネル形成領域とし
て機能していた領域に、局部的（ストライプ状）にピニ
ング領域を設けた点にある。従って、それ以外の構造に
ついては従来のＦＥＴの構造をそのまま踏襲することが
できる。

【００５７】（ピニングＦＥＴの作用効果）以下に、ピ
ニングＦＥＴの作用効果について説明する。

【００５８】第１の効果について説明する。図２にお
いて、活性領域に局部的に形成されたピニング領域１０
５は、ドレイン側から広がる空乏層に対してストッパー
として働き、空乏層の広がりを効果的に抑止する。従っ
て、空乏層の広がりによるパンチスルー現象が防止され
る。また、空乏層の広がりによる空乏層電荷の増加が抑
制されるので、しきい値電圧の低下も避けられる。

【００５９】次に第２の効果について説明する。本発
明ではピニング領域によって意図的に狭チャネル効果を
強めることができる。狭チャネル効果とは、チャネル幅
が極端に狭い場合に観測される現象であり、しきい値電
圧の増加をもたらす（サブミクロンデバイスＩ；小柳光
正他，pp88〜138 ，丸善株式会社，1987参照）。

【００６０】図５は本発明のピニングＦＥＴが動作した
際の活性領域のエネルギー状態（電位状態）を示してい
る。図５において、４０１、４０２で示される領域がピ
ニング領域１０５のエネルギー状態に相当し、４０３で
示される領域がチャネル形成領域１０６のエネルギー状
態に相当する。

【００６１】図５からも明らかな様に、ピニング領域１
０５はエネルギー的に高い障壁を形成し、チャネル形成
領域１０６はエネルギー障壁の低い領域を形成する形と
なる。そのため、キャリアはエネルギー状態の低いチャ
ネル形成領域１０６を優先的に移動する。

【００６２】この様に、ピニング領域１０５ではエネル
ギー的に高い障壁が形成され、その部分のしきい値電圧
が増加する。その結果、全体として観測されるしきい値
電圧も増加するのである。この狭チャネル効果は有効チ
ャネル幅が狭くなるほど顕著に現れる。

【００６３】以上に示した様に、本発明ではピニング領
域１０５に添加する不純物濃度や有効チャネル幅を自由
に設計することで狭チャネル効果の強弱を制御し、しき
い値電圧を調節することが可能である。即ち、ピニング
効果を制御することで短チャネル効果によるしきい値電
圧の低下と狭チャネル効果によるしきい値電圧の増加と
のバランスをとって所望の値に調節することも可能であ
る。

【００６４】また、ピニング領域にはＮ型ならば１３族
元素が添加され、Ｐ型ならば１５族元素が添加されるの
で、その部分ではしきい値電圧が増加する方向（Ｎチャ
ネル型の場合は正、Ｐチャネル型の場合は負の方向）に
シフトする。即ち、局部的にしきい値電圧が増加するの
で、その分全体的なしきい値電圧も増加する。従って、
所望のしきい値電圧に調節するためにはピニング領域に
添加する不純物濃度を適切な値とすることが重要であ
る。

【００６５】次に、第３の効果について説明する。本
発明の不揮発性メモリは、チャネル形成領域１０６が実
質的に真性な領域で構成され、その領域を多数キャリア
（Ｎ型ならば電子、Ｐ型ならば正孔）が移動するという
利点がある。

【００６６】ここで実質的に真性な領域とは、基本的に
はアンドープな単結晶半導体領域を指す。その他、逆導
電型の不純物元素を添加することにより意図的に導電型
を相殺させた領域、しきい値電圧の制御が可能な範囲に
おいて一導電型を有する領域を含む。

【００６７】例えば、ドーパント濃度が 5×10¹⁶atoms/
cm³ 以下、（好ましくは 5×10¹⁵atoms/cm³ 以下）であ
り、含有する炭素、窒素、酸素の濃度が 2×10¹⁸atoms/cm
³以下（好ましくは 5×10¹⁷atoms/cm³ 以下）であるシ
リコンウェハは実質的に真性であると言える。そういっ
た意味で一般的に用いられるシリコンウェハはプロセス
過程で意図的に不純物を添加しない限り実質的に真性で
ある。

【００６８】キャリアの移動する領域が実質的に真性で
ある場合、不純物散乱による移動度の低下は極めて小さ
くなり高いキャリア移動度が得られる。即ち、キャリア
の移動度は格子散乱による影響が支配的になり、非常に
理想状態に近くなる。

【００６９】また、図２（Ａ）に示す様に、ソース領域
１０１からドレイン領域１０３に渡ってストライプ
（線）状のピニング領域１０５を設けた場合、ピニング
領域１０５によって多数キャリアの移動経路が規定され
るという効果が得られる。

【００７０】ピニング領域に挟まれたチャネル形成領域
のエネルギー状態は、前述の様に、図５に示す様な状態
となっている。図２（Ａ）に示す構成では、図５の様な
エネルギー状態のスリットが複数並んでいると考えられ
る。

【００７１】この様子を模式的に表したのが図６であ
る。図６において、５０１がピニング領域を、５０２が
チャネル形成領域を表している。また、５０３は多数キ
ャリア（電子または正孔）である。図６に示す様に、キ
ャリア５０３はピニング領域５０１を越えることができ
ないのでチャネル形成領域５０２を優先的に移動する。
即ち、ピニング領域５０１によって多数キャリアの移動
経路が規定されるのである。

【００７２】多数キャリアの移動経路を規定することで
キャリア同士の自己衝突による散乱が低減する。この事
はモビリティの向上に大きく寄与する。さらに、実質的
に真性なチャネル形成領域には極めて僅かな不純物元素
しか存在しないため、室温でも電子の移動度が通常より
も速くなる速度オーバーシュート効果（K.Ohuchi eta
l.,Jpn.J.Appl.Phys. 35,pp.960,1996 参照）が生じる
ので、モビリティは極めて大きなものとなる。

【００７３】次に第４の効果について説明する。本発
明のピニング領域が短チャネル効果の防止、しきい値電
圧の制御といった機能を有することは既に述べたが、そ
の他にインパクトイオン化（衝突電離）による寄生バイ
ポーラの導通を防止する上で非常に重要な役割を持つ。

【００７４】従来ならばインパクトイオン化によって発
生した電子−正孔対のうち、電子はゲイト電極に注入さ
れ、正孔は基板へと流れる。そして、基板へと流れる正
孔が基板電流となって寄生バイポーラを導通させる。

【００７５】しかしながら、本発明ではインパクトイオ
ン化によって発生した正孔はただちにピニング領域内へ
と移動し、その内部を通ってソース領域へと引き抜かれ
ていく。従って、寄生バイポーラを導通させる様なこと
はなく、ソース−ドレイン間耐圧の低下もない。

【００７６】この様な効果は、ピニング領域がソース領
域からドレイン領域に渡って形成される場合に特に顕著
に現れることは言うまでもない。また、ピニング領域が
ソース領域において取り出し電極と接していれば、より
効果的に正孔を引き抜くことが可能となる。

【００７７】以上、ピニングＦＥＴの作用効果を説明し
たが、半導体基板にシリコン基板を用いた場合に、活性
領域１０２において上記したピニング領域１０５対応す
る領域ににＧｅを添加しても、上述したピニング効果を
得ることができる。

【００７８】この場合には、１３族もしくは１５族の元
素を添加する場合とは逆に、図２において活性領域１０
２に局部的に残存したSi領域（Ｇｅが添加されない領
域）１０６が、ドレイン側から広がる空乏層に対して電
位的なストッパー（障壁）として働き、空乏層の広がり
を効果的に抑止する。これは、Ｇｅが添加された領域、
即ちSi_xGe_1-x領域１０５が、この領域１０５に較べて
バンドギャップの大きいSi領域１０６に挟まれるため、
結果的に電子はエネルギー状態の低いSi_xGe_1-x領域１０
５を優先的に移動するためである。。

【００７９】このＧｅが添加された領域１０６もＧｅが
添加されない領域１０６もどちらも真性または実質的に
真性な領域である。よって、Ｎチャネル型ピニングＦＥ
Ｔでは、チャネル形成領域となるSiｘ Ge１−ｘ領域１
０５が真性または実質的に真性な領域で構成され、その
領域を電子が移動するという構成になる。なおSi_xGe_1-x
領域にはｘが0.05〜0.95の範囲の濃度でゲルマニウムが
添加すればよい。

【００８０】以上の様に、活性領域に対してSi_xGe_1-x
領域１０５を形成することでストライプ状のチャネル形
成領域とピニング領域とに区別されるため、微細化に際
して非常に重大な問題であった短チャネル効果を抑止ま
たは防止することが可能となる。この効果は本願発明の
半導体装置の最も重要な効果である。

【００８１】［ＣＧＳについて］ＴＦＴに用いられる連
続粒界結晶シリコン（Continuous Grain Silicon：ＣＧ
Ｓ）の作製方法及びその構造を図８〜１１を用いて、以
下に説明する。

【００８２】（ＣＧＳの作製工程）まず、図７（Ａ）に
示すように、酸化珪素や窒化珪素等の絶縁層６００上に
に非晶質シリコン膜６０１を減圧熱ＣＶＤ法、プラズマ
ＣＶＤ法またはスパッタ法により形成する。

【００８３】なお、非晶質シリコン膜の代りに半導体薄
膜としてSi_xGe_1-x（0<X<1)で示される珪素とゲルマニ
ウムの化合物を利用することも可能である。非晶質シリ
コン膜の膜厚は25〜100nm （好ましくは30〜60nm）とす
る。

【００８４】なお、成膜中に混入する炭素、酸素、窒素
等の不純物は後の結晶化を阻害する恐れがあるので徹底
的に低減することが好ましい。具体的には炭素及び窒素
の濃度はいずれも 5×10¹⁸atoms/cm³ 未満（代表的には
5×10¹⁷atoms/cm³以下）とし、酸素の濃度は 1.5×10
¹⁹atoms/cm³ 未満（代表的には 1×10¹⁸atoms/cm³ 以
下）とするこのが望ましい。成膜時に上記濃度としてお
けば、完成したＴＦＴにおける上記不純物の濃度も上述
の範囲に収まる。

【００８５】なお、成膜時にＴＦＴのしきい値電圧（Ｖ
th）を制御するための不純物元素（１３族元素、代表的
にはボロン又は１５族元素、代表的にはリン）を添加す
ることは有効である。添加量は上記Ｖth制御用不純物を
添加しない場合のＶthを鑑みて決定する必要がある。

【００８６】次に、非晶質シリコン膜６０１の結晶化工
程を行う。結晶化の手段としては本出願人による特開平
7-130652号公報記載の技術を用いる。同公報の実施例１
および実施例２のどちらの手段でも良いが、ここでは本
出願人による特開平8-78329号公報を利用するのが好ま
しい。

【００８７】特開平8-78329 号公報記載の技術は、まず
触媒元素の添加領域を選択するマスク絶縁膜６０２を形
成する。そして、非晶質シリコン膜６０３の結晶化を助
長する触媒元素を含有した溶液をスピンコート法により
塗布し、触媒元素含有層６０３を形成する。

【００８８】なお、触媒元素としてはニッケル（Ｎ
ｉ）、コバルト（Ｃｏ）、鉄（Ｆｅ）、パラジウム（Ｐ
ｄ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、ゲルマ
ニウム（Ｇｅ）、鉛（Ｐｂ）から選ばれた一種または複
数種の元素を用いることができる。特に、珪素との格子
の整合性に優れたニッケルを用いることが好ましい。こ
こではニッケル含有層６０３を形成した。

【００８９】また、上記触媒元素の添加工程はスピンコ
ート法に限らず、マスクを利用したイオン注入法または
プラズマドーピング法を用いることもできる。この場
合、添加領域の占有面積の低減、横成長領域の成長距離
の制御が容易となるので、微細化した回路を構成する際
に有効な技術となる。

【００９０】次に、触媒元素の添加工程が終了したら、
図７（Ｂ）で示すように500 ℃２時間程度の水素出しの
後、不活性雰囲気、水素雰囲気または酸素雰囲気中にお
いて500〜700 ℃（代表的には 550〜650 ℃、好ましく
は570 ℃）の温度で 4〜24時間の加熱処理を加えて非晶
質シリコン膜６０１の結晶化を行う。

【００９１】この時、非晶質シリコン膜６０１の結晶化
は触媒元素を添加した領域６０４で発生した核から優先
的に進行し、矢印で示すように絶縁層６００の表面に対
してほぼ平行に成長した結晶領域６０５が形成される。
ここでは、この結晶領域６０５を横成長領域と呼ぶ。横
成長領域６０５は比較的揃った状態で個々の結晶が集合
しているため、全体的な結晶性に優れるという利点があ
る。

【００９２】結晶化のための加熱処理が終了したら、触
媒元素を除去するための加熱処理（触媒元素のゲッタリ
ング工程）を行う。先ず図７（Ｃ）に示すように、マス
ク絶縁膜６０２を残存させた状態で、上記の触媒元素を
ゲッタリングする作用を有する元素を添加する。ここで
は、リンを添加して、リン添加領域６０６を形成する。
リンの添加方法は、イオンドーピング法等の気相法や、
スピンコート法等の液相法、リンを含有する膜をスパッ
タ法、CVD法にて形成する固相法が使用できる。なお、
リンの他に、リンとボロン双方を用いたり、アンチモン
を用いてもゲッタリングの効果を得ることができる。

【００９３】なお、リンを添加するためのマスクに、ニ
ッケル添加用のマスク絶縁膜６０２を用いたが、マスク
絶縁膜６０２を除去して改めてリン添加用のマスク絶縁
膜を形成してもよい。ニッケル添加とリン添加とを共通
のマスクで実施することによって工程の簡略化が図れ
る。

【００９４】次に、図７（Ｅ）に示すように横成長領域
６０５をパターニングして島状領域６０８を形成し、次
に、ゲイト絶縁膜を構成する、酸化珪素膜等の絶縁膜６
０９をプラズマＣＶＤで堆積する。そして、図７（Ｆ）
に示すようにハロゲン元素含有雰囲気にて加熱処理し
て、島状領域６０８表面に熱酸化膜６１０を形成する。
雰囲気中にハロゲン元素を含ませることによって、ハロ
ゲン元素による金属元素のゲッタリング効果を得ること
ができると共に、島状領域６０８とゲイト絶縁膜との界
面特性を向上することができる。

【００９５】なお、ハロゲン元素によるゲッタリング効
果を十分に得るためには、上記加熱処理を700 ℃を超え
る温度で行なうことが好ましい。この温度以下では処理
雰囲気中のハロゲン化合物の分解が困難となり、ゲッタ
リング効果が得られなくなる恐れがある。そのため加熱
処理温度を好ましくは800 〜1000℃（代表的には950
℃）とし、処理時間は 0.1〜 6hr、代表的には 0.5〜 1
hrとする。

【００９６】代表的な実施例としては酸素雰囲気中に対
して塩化水素（ＨＣｌ）を0.5 〜10体積％（本実施例で
は３体積％）の濃度で含有させた雰囲気中において、95
0 ℃、30分の加熱処理を行えば良い。ＨＣｌ濃度を上記
濃度以上とすると、活性層１１６の表面に膜厚程度の凹
凸が生じてしまうため好ましくない。

【００９７】また、ハロゲン元素を含む化合物してはＨ
Ｃｌガス以外にもＨＦ、ＮＦ₃ 、ＨＢｒ、Ｃｌ₂ 、Ｃｌ
Ｆ₃ 、ＢＣｌ₃ 、Ｆ₂ 、Ｂｒ₂ 等のハロゲン元素を含む
化合物から選ばれた一種または複数種のものを用いるこ
とができる。

【００９８】この工程においては島状領域１１６中の残
存しているニッケルが、塩素の作用によりゲッタリング
され、揮発性の塩化ニッケルとなって大気中へ離脱され
る。こうして得られた島状領域６０８は棒状または偏平
棒状結晶の集合体からなる特異な結晶構造を示す。後に
その特徴について示す。

【００９９】また、上記加熱処理により島状領域６０８
と絶縁膜６０９の界面では熱酸化反応が進行し熱酸化膜
６１０が形成される、熱酸化されない島状領域６０８が
ＴＦＴの半導体層となる。また熱酸化膜６１０と絶縁膜
６０９がゲイト絶縁膜を構成する。このように、絶縁膜
６０９をＣＶＤ等の堆積法で成膜してから熱酸化膜６１
０を形成すると、非常に界面準位の少ない半導体／絶縁
膜界面を得ることができる。また、島状領域６０８端部
における熱酸化膜の形成不良（エッジシニング）を防ぐ
効果もある。

【０１００】さらに、上記ハロゲン雰囲気における加熱
処理を施した後に、窒素雰囲気中で950 ℃ 1時間程度の
加熱処理を行うことで、ゲイト絶縁膜の膜質の向上を図
ることも有効である。

【０１０１】次に、図８（Ｈ）に示すように導電膜を成
膜しパターニングによって後のゲイト電極の原型６１２
を形成する。本実施例では２wt% のスカンジウムを含有
したアルミニウム膜を用いる。他にタンタル膜、導電性
を有する珪素膜等を用いることもできる。

【０１０２】ここで本出願人による特開平7-135318号公
報記載の技術を利用する。同公報には、陽極酸化により
形成した酸化膜を利用して自己整合的にソース／ドレイ
ン領域と低濃度不純物領域とを形成する技術が開示され
ている。以下にその技術について簡単に説明する。

【０１０３】まず、図８（Ｉ）に示すように、アルミニ
ウム膜のパターニングに使用したレジストマスク（図示
せず）を残したまま３％シュウ酸水溶液中で陽極酸化処
理を行い、多孔性の陽極酸化膜６１３を形成する。この
膜厚が後に低濃度不純物領域の長さになるのでそれに合
わせて膜厚を制御する。

【０１０４】次に、図示しないレジストマスクを除去し
た後、エチレングリコール溶液に３％の酒石酸を混合し
た電解溶液中で陽極酸化処理を行う。この処理では緻密
な無孔性の陽極酸化膜６１４が形成される。膜厚は70〜
120 nmで良い。

【０１０５】そして、上述の２回におよぶ陽極酸化処理
の後に残ったアルミニウム膜６１５が実質的にゲイト電
極として機能する。

【０１０６】次に図８（Ｊ）に示すように、ゲイト電極
６１５、多孔性の陽極酸化膜６１３をマスクとして絶縁
膜６０８、熱酸化膜６１０をドライエッチング法により
パターニングする。そして、多孔性の陽極酸化膜６１３
を除去する。ゲイト絶縁膜６１６は絶縁膜６０９、熱酸
化膜６１０でなる多層膜であり、ゲイト絶縁膜６１６の
端部は多孔性の陽極酸化膜６１３の膜厚分だけ露出した
状態となる。

【０１０７】次に、図８（Ｋ）に示すように、一導電性
を付与する不純物元素の添加工程を行う。不純物元素と
してはＮ型ならばＰ（リン）またはＡｓ（砒素）、Ｐ型
ならばＢ（ボロン）またはＩｎ（インジウム）を用いれ
ば良い。

【０１０８】この工程では、まず１回目の不純物添加を
高加速電圧で行い、ｎ^-領域を形成する。この時、加速
電圧が80keV 程度と高いので不純物元素は露出した活性
層１２０の表面だけでなく、露出したゲイト絶縁膜６１
６の端部の下にも添加される。さらに、２回目の不純物
添加を低加速電圧で行い、ｎ⁺領域を形成する。この時
は加速電圧が10keV 程度と低いのでゲイト絶縁膜１２６
はマスクとして機能する。

【０１０９】以上の工程で形成された不純物領域は、ｎ
⁺領域がソース領域６１７、ドレイン領域６１８とな
り、ｎ^-領域が一対の低濃度不純物領域（ＬＤＤ領域と
も呼ばれる）６１９となる。また、ゲイト電極６１５直
下の領域は不純物元素が添加されず、真性または実質的
に真性なチャネル形成領域６２０となる。

【０１１０】以上の様にして活性層が完成したら、ファ
ーネスアニール、レーザーアニール、ランプアニール等
の組み合わせによって不純物の活性化と同時に、添加工
程で受けた活性層の損傷も修復する。

【０１１１】次に、図８（Ｌ）に示すようにソース電極
６２１、ドレイン電極６２２を形成した後、層間絶縁膜
６２３を500 nmの厚さに形成する。層間絶縁膜６２３と
しては酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、有機
性樹脂膜、或いはそれらの積層膜を用いることができ
る。なお、層間絶縁膜６２３を成膜した後、ここにコン
タクトホール形成してから、ソース電極、ドレイン電極
を形成するようにしてもよい。

【０１１２】最後に、基板全体を350 ℃の水素雰囲気で
１〜２時間加熱し、素子全体の水素化を行うことで膜中
（特にチャネル形成領域中）のダングリングボンド（不
対結合手）を終端する。以上の工程によって、図８
（Ｌ）に示す様な構造のＴＦＴを作製することができ
る。

【０１１３】なお、本発明の主要な構成は、活性層を構
成する半導体薄膜および半導体薄膜の下地に関する技術
であるので、その他の構造および構成は何ら本発明を限
定するものではない。従って、本発明は本実施例以外の
構造および構成を有するＴＦＴに対しても容易に適用す
ることが可能である。

【０１１４】（ＣＧＳの結晶構造に関する知見）上記作
製工程に従って形成したＴＦＴを構成する島状領域は、
微視的に見れば複数の棒状（または偏平棒状）結晶が互
いに概略平行に特定方向への規則性をもって並んだ結晶
構造を有する。このことはＴＥＭ（透過型電子顕微鏡
法）による観察で容易に確認することができる。

【０１１５】また、島状領域を構成する結晶化シリコン
膜の結晶粒界をＨＲ−ＴＥＭ（高分解能透過型電子顕微
鏡法）で詳細に観察した（図９（Ａ））。ただし、本明
細書中において結晶粒界とは、断りがない限り異なる棒
状結晶同士が接した境界に形成される粒界を指すものと
定義する。従って、例えば別々の横成長領域がぶつかり
あって形成される様なマクロな意味あいでの粒界とは区
別して考える。

【０１１６】ところで前述のＨＲ−ＴＥＭ（高分解能透
過型電子顕微鏡法）とは、試料に対して垂直に電子線を
照射し、透過電子や弾性散乱電子の干渉を利用して原子
・分子配列を評価する手法である。同手法を用いること
で結晶格子の配列状態を格子縞として観察することが可
能である。従って、結晶粒界を観察することで、結晶粒
界における原子同士の結合状態を推測することができ
る。

【０１１７】ＴＥＭ写真（図９（Ａ））では異なる二つ
の結晶粒（棒状結晶粒）が結晶粒界で接した状態が明瞭
に観察された。また、この時、二つの結晶粒は結晶軸に
多少のずれが含まれているものの概略｛１１０｝配向で
あることが電子線回折により確認されている。

【０１１８】ところで、前述の様なＴＥＭ写真による格
子縞観察では｛１１０｝面内に｛１１１｝面に対応する
格子縞が観察された。なお、｛１１１｝面に対応する格
子縞とは、その格子縞に沿って結晶粒を切断した場合に
断面に｛１１１｝面が現れる様な格子縞を指している。
格子縞がどの様な面に対応するかは、簡易的には格子縞
間の距離により確認できる。

【０１１９】このＴＥＭ写真を詳細に観察した結果、非
常に興味深い知見を得た。写真に見える異なる二つの結
晶粒ではどちらにも｛１１１｝面に対応する格子縞が見
えていた。そして、互いの格子縞が明らかに平行に走っ
ているのが観察されたのである。

【０１２０】さらに、結晶粒界の存在と関係なく、結晶
粒界を横切る様にして異なる二つの結晶粒の格子縞が繋
がっていた。即ち、結晶粒界を横切る様にして観測され
る格子縞の殆どが、異なる結晶粒の格子縞であるにも拘
らず直線的に連続していることが確認できた。これは任
意の結晶粒界で同様であった。

【０１２１】この様な結晶構造（正確には結晶粒界の構
造）は、結晶粒界において異なる二つの結晶粒が極めて
整合性よく接合していることを示している。即ち、結晶
粒界において結晶格子が連続的に連なり、結晶欠陥等に
起因するトラップ準位を非常に作りにくい構成となって
いる。換言すれば、結晶粒界において結晶格子に連続性
があるとも言える。

【０１２２】なお、図９（Ｂ）に、本発明者らはリファ
レンスとして従来の多結晶珪素膜（いわゆる高温ポリシ
リコン膜）についても電子線回折およびＨＲ−ＴＥＭ観
察による解析を行った。その結果、異なる二つの結晶粒
において互いの格子縞は全くバラバラに走っており、結
晶粒界で整合性よく連続する様な接合は殆どなかった。
即ち、結晶粒界では格子縞が途切れた部分が多く、結晶
欠陥が多いことが判明した。

【０１２３】この半導体薄膜の様に格子縞が整合性良く
対応した場合の原子の結合状態を整合結合と呼び、その
時の結合手を整合結合手と呼ぶ。逆に従来の多結晶珪素
膜に多く見られる様に格子縞が整合性良く対応しない場
合の原子の結合状態を不整合結合と呼び、その時の結合
手を不整合結合手（又は不対結合手）と呼ぶ。

【０１２４】上記の工程で得られた半導体薄膜結晶粒界
における整合性が極めて優れているため、上述の不整合
結合手が極めて少ない。本発明者らが任意の複数の結晶
粒界について調べた結果、全体の結合手に対する不整合
結合手の存在割合は10％以下（好ましくは５％以下、さ
らに好ましくは３％以下）であった。即ち、全体の結合
手の90％以上（好ましくは95％以上、さらに好ましくは
97％以上）が整合結合手によって構成されているのであ
る。

【０１２５】また、前述の工程に従って作製した横成長
領域を電子線回折で観察した。その回折パターンを図１
０（Ａ）に示す。なお、図１０（Ｂ）は比較のために観
察した従来のポリシリコン膜（高温ポリシリコン膜と呼
ばれるもの）の電子線回折パターンである。

【０１２６】図１０（Ａ）、（Ｂ）に示す電子線回折パ
ターンは電子線の照射エリアの径が4.25μｍであり、十
分に広い領域の情報を拾っている。ここで示している写
真は任意の複数箇所を調べた結果の代表的な回折パター
ンである。

【０１２７】図１０（Ａ）の場合、〈１１０〉入射に対
応する回折スポット（回折斑点）が比較的きれいに現れ
ており、電子線の照射エリア内では殆ど全ての結晶粒が
｛１１０｝配向していることが確認できる。一方、図１
０（Ｂ）に示す従来の高温ポリシリコン膜の場合、回折
スポットには明瞭な規則性が見られず、｛１１０｝面以
外の面方位の結晶粒が不規則に混在することが判明し
た。

【０１２８】この様に、結晶粒界を有する半導体薄膜で
ありながら、｛１１０｝配向に特有の規則性を有する電
子線回折パターンを示す点が本願発明で利用する半導体
薄膜の特徴であり、電子線回折パターンを比較すれば従
来の半導体薄膜との違いは明白である。

【０１２９】以上の様に、前述に示した作製工程で作製
された半導体薄膜は従来の半導体薄膜とは全く異なる結
晶構造（正確には結晶粒界の構造）を有する半導体薄膜
であった。本出願人は本願発明で利用する半導体薄膜に
ついて解析した結果を特願平9-55633 、同9-165216、同
9-212428でも開示している。

【０１３０】また、上述の様な本発明で利用する半導体
薄膜の結晶粒界は、90％以上が整合結合手によって構成
されているため、キャリアの移動を阻害する障壁（バリ
ア）としては機能は殆どない。即ち、本発明で利用する
半導体薄膜は実質的に結晶粒界が存在しないとも言え
る。このような結晶性シリコン薄膜をＣＧＳと呼ぶ。

【０１３１】従来の半導体薄膜では結晶粒界がキャリア
の移動を妨げる障壁として機能していたのだが、ＣＧＳ
でなる半導体薄膜ではその様な結晶粒界が実質的に存在
しないので高いキャリア移動度が実現される。そのた
め、ＣＧＳでなる半導体薄膜を用いて作製したＴＦＴの
電気特性は非常に優れた値を示す。この事については以
下に示す。

【０１３２】（ＴＦＴの電気特性に関する知見）上記の
半導体薄膜は実質的に単結晶と見なせる（実質的に結晶
粒界が存在しない）ため、それを活性層とするＴＦＴは
単結晶シリコンを用いたＭＯＳＦＥＴに匹敵する電気特
性を示す。試作したＴＦＴからは次に示す様なデータが
得られている。

【０１３３】（１）ＴＦＴのスイッチング性能（オン／
オフ動作の切り換えの俊敏性）の指標となるサブスレッ
ショルド係数が、Ｎチャネル型ＴＦＴおよびＰチャネル
型ＴＦＴともに60〜100mV/decade（代表的には60〜85mV
/decade ）と小さい。（２）ＴＦＴの動作速度の指標となる電界効果移動度
（μＦＥ）が、Ｎチャネル型ＴＦＴで200 〜650cm²/Vs
（代表的には250 〜300 cm²/Vs）であり、Ｐチャネル型
ＴＦＴで100 〜300 cm²/Vs （代表的には150 〜200 cm²
/Vs ）であり、大きい。（３）ＴＦＴの駆動電圧の指標となるしきい値電圧（Ｖ
ｔｈ）が、Ｎチャネル型ＴＦＴで-0.5〜1.5 Ｖ、Ｐチャ
ネル型ＴＦＴで-1.5〜0.5 Ｖと小さい。

【０１３４】以上の様に、極めて優れたスイッチング特
性および高速動作特性が実現可能であることが確認され
ている。従って本発明のように、単結晶半導体基板上の
絶縁ゲイト型半導体素子と、ＣＧＳとを３次元的に集積
化することによって、高性能、高機能の半導体装置を得
ることができる。

【０１３５】なお、ＣＧＳを形成するにあたって前述し
た結晶化温度以上の温度（７００〜１１００℃）でのア
ニール工程は、結晶粒内の欠陥低減に関して重要な役割
を果たしている。そのことについて以下に説明する。

【０１３６】図１１（Ａ）は、前述の結晶化工程までを
終了した時点での結晶シリコン膜を２５万倍に拡大した
ＴＥＭ写真であり、結晶粒内（黒い部分と白い部分はコ
ントラストの差に起因して現れる）に矢印で示されるよ
うなジグザグ上に見える欠陥が確認される。

【０１３７】このような欠陥としては主としてシリコン
結晶格子面の原子の積み重ね順序が食い違っている積層
欠陥であるが、転位などの場合もある。図１１（Ａ）は
｛１１１｝面に平行な欠陥面を有する積層欠陥と思われ
る。そのことはジグザグ状に見える欠陥が約７０°の角
度をなして折れ曲がっていることからも確認できる。

【０１３８】一方、図１１（Ｂ）に示すように、同倍率
で見た本発明に用いた結晶シリコン膜は、結晶粒内には
ほとんど積層欠陥や転位などに起因する欠陥が見られ
ず、非常に結晶性が高いことが確認できる。この傾向は
膜面全体について言えることであり、欠陥数をゼロにす
ることは現状では困難であるものの、実質的にはゼロと
見なせる程度にまで低減することができる。

【０１３９】即ち、本発明に用いた結晶シリコン膜は、
結晶粒内の欠陥がほとんど無視しうる程度にまで低減さ
れ、且つ、結晶粒界が高い連続性によってキャリア移動
の障壁になりえないため、単結晶または実質的に単結晶
と見なせる。

【０１４０】このように図１１（Ａ）と（Ｂ）の写真が
示した結晶シリコン膜はどちらも結晶粒界にほぼ同等の
連続性を有しているが、結晶粒内の欠陥数には大きな差
がある。本発明の結晶シリコン膜が図１１（Ａ）に示し
た結晶シリコン膜よりも遙に高い電気特性を示す理由は
この欠陥数の差による所が大きい。

【０１４１】以上のことから、本発明にとって、触媒元
素のゲッタリングプロセスは必要不可欠な工程であるこ
とが判る。この工程によって起こる現象について次のよ
うなモデルが考えられる。

【０１４２】まず、図１１（Ａ）に示す状態では結晶粒
内の欠陥（主として積層欠陥）には触媒元素（代表的に
はニッケル）が偏析している。即ち、Si-Ni-Siといった
形の結合が多数存在していると考えられる。

【０１４３】しかしながら、触媒元素のゲッタリングプ
ロセスを行うことで欠陥に存在するNiが除去されるとSi
-Ni 結合は切れる。そのため、シリコンの余った結合手
は、すぐにSi-Si 結合を形成して安定する。こうして欠
陥が消滅する。

【０１４４】勿論、高い温度での熱アニールによって結
晶シリコン膜中の欠陥が消滅することは知られている
が、ニッケルとの結合が切れて、未結合手が多く発生す
るためのシリコンの再結合がスムーズに行われると推測
できる。

【０１４５】また、温度（７００〜１１００℃）で加熱
処理を行うことで結晶シリコン膜とその下地との間が固
着し、密着性が高まることで欠陥が消滅するというモデ
ルも考えている。

【０１４６】こうして得られた本発明に用いた結晶シリ
コン膜（図１１（Ｂ））は、単に結晶化をおこなっただ
けの結晶シリコン膜（図１１（Ａ）と比較して格段に結
晶粒内の欠陥数が少ないという特徴を有している。この
欠陥数の差は電子スピン共鳴分析（Electron Spin Reso
nance ：ＥＳＲ）によってスピン密度の差となって現れ
る。現状では本発明に用いた結晶シリコン膜のスピン密
度は少なくとも１×１０¹⁸個／ｃｍ³ 以下（代表的には
５×１０¹⁷個／ｃｍ³ 以下）である。

【０１４７】以上のような結晶構造および特徴を有する
本発明に用いた結晶シリコン膜を、連続粒界結晶シリコ
ン（Continuous Grain Silicon：ＣＧＳ）と呼んでい
る。

【０１４８】

【実施例】以下に、本発明の実施例を図１２〜１４を
用いて説明する。

【０１４９】［実施例１］図１２に示す半導体回路は、
半導体基板に形成されたＦＥＴとＴＦＴを用いた三次元
構造の半導体回路の一例を示している。図１に、下層に
半導体基板上に形成されたピニングＴＦＴでなるＣＭＯ
Ｓ回路と、上層にスイッチング素子としてＴＦＴを用い
たイメージセンサを積層した三次元回路を示す。

【０１５０】図１２において、単結晶シリコン基板７０
０上にはＮチャネル型、Ｐチャネル型ＦＥＴ７０１と７
０２とでなるＣＭＯＳ回路が形成される。ピニングＦＥ
Ｔ７０１、７０２の構成は実施形態で説明したので省略
する。このＣＭＯＳ回路を覆ってＴＥＯＳを原料とし
て、プラズマＣＶＤ法にて酸化珪素膜７０３が厚さ１〜
５μｍ、ここでは２μｍの厚さに形成した。そして酸化
珪素膜７０３上にＮチャネル型ＴＦＴ７０４が形成さ
れ、ＴＦＴ７０４のソース電極には、非晶質シリコンや
微結晶シリコンでなる光電変換層７０６が接続されてい
る。光電変換層７０６上には上部電極（透明導電膜）７
０７が設けられ、光を受光して電気信号に変換する受光
部を構成している。

【０１５１】なお、ＴＦＴ７０４は図７、８に図示の作
製工程に従って作製される。また、三次元回路を構成す
るための積層技術は、公知の手段を用いれば良い。ただ
し、上側のＴＦＴ層を形成する場合、下層のＴＦＴの耐
熱性を考慮する必要がある。なお、ＴＦＴ７０４は従来
のレーザ結晶化やSPC法を用いた多結晶シリコンで構成
してもよい。

【０１５２】［実施例２］本実施例は、SRAMメモリに本
発明を応用した例である。図１３を用いて本実施例を説
明する。図１３（Ａ）はＣＭＯＳ型SRAMメモリの回路図
であり、図１３（Ｂ）は本実施例のSRAMメモリの模式的
な構成図である。

【０１５３】図１３（Ａ）に示すようにSRAMメモリは、
トランジスタ８０１、８０２、８０５、８０６で構成さ
れる２つのＣＭＯＳ回路（インバータ）と、ワード線Ｗ
Ｌで駆動される２つのスイッチング用トランジスタ８０
３、８０４と、１対のデータ線ＤとＤでなる。トランジ
スタ８０１と８０２のソースは接地準位に接続され、ト
ランジスタ８０５、８０６のソースは電源電位Ｖ_Dに接
続される。

【０１５４】本実施例では、図１３（Ｂ）に示すように
４つのＮチャネル型トランジスタ８０１〜８０４を単結
晶シリコン基板８００上に形成された４つのＮチャネル
ピニングＦＥＴで構成する。そしてピニングＦＥＴ８０
１〜８０４を覆う絶縁層８０７上にＣＧＳでなる島状半
導体領域を有する２つのＰチャネル型ＴＦＴ８０５と８
０６とが形成される、ＴＦＴ８０５、８０６はインバー
タを構成する２つのトランジスタに相当する。

【０１５５】なお、図１３（Ｂ）の構成図では煩雑にな
るので配線の接続構成を全て図示していないが、ドレイ
ン電極８１１、８１２はそれぞれピニングＦＥＴ８０１
と８０３、８０２と８０４のドレイン領域を接続してい
る。さらにＴＦＴ８０５と８０６のドレイン電極８０
９、８１０は絶縁層８０７を介してこのドレイン電極８
１１、８１２にそれぞれ接続され、さらにＦＥＴ８０１
とＴＦＴ８０５のゲイト電極同士が接続され、ＦＥＴ８
０３とＴＦＴ８０６のゲイト電極同士が接続されて、イ
ンバータ回路を構成している。

【０１５６】また、ピニングＦＥＴ８０１と８０２のソ
ース領域は共通の配線により接地電位に接続されてい
る。ピニングＦＥＴ８０３と８０４のソース領域はそれ
ぞれ異なる配線に接続され、この配線がデータ線Ｄ、Ｄ
に相当し、他方これらのゲイト電極は共通のワード線WL
に接続されている。またＴＦＴ８０５と８０６のソース
領域はそれぞれ電源電位Ｖ_Dに接続されている。

【０１５７】このように、同じ導電型を示すものを同じ
素子構成、即ち同じ工程で作製することによって、素子
同士、セル同士の特性のばらつきを小さくすることがで
きる。また、ソース／ドレイン領域に導電型を付与する
ためのドーピング工程が、ピニングＦＥＴ、ＴＦＴそれ
ぞれで１導電型不純物をドープすればよいので、工程も
簡略化される。

【０１５８】また従来ＣＭＯＳ型SRAMメモリでは、６つ
のトランジスタを単結晶シリコン基板上に形成していた
が、本実施例のように４つのＮチャネル型ＦＥＴと２つ
のＰチャネル型ＦＥＴとを積層することによって、占有
面積を小さくすることができ、更なるメモリの集積化が
図れる。

【０１５９】［実施例３］本実施例は実施例２の変形例
である。図１４に本実施例を示す。実施例２ではＰチャ
ネル型ＴＦＴ８０５と８０６をトップゲイト型とした
が、本実施例ではボトムゲイト型ＴＦＴ９０１と９０２
で構成する。図１４（Ａ）は本実施例のＣＭＯＳ型SRAM
メモリの模式的な概略図であり、図１３と同じ符号は同
じ構成要素を示す。

【０１６０】図１４（Ｂ）にボトムゲイト型ＴＦＴの構
造の一例を示す。９０３はゲイト電極、９０４はゲイト
絶縁膜、９０５はソース領域、９０６はドレイン領域、
９０７はＬＤＤ領域、９０８は９チャネル形成領域、９
０９はチャネル保護膜、９１０は層間絶縁膜、９１１は
ソース電極、９１２はドレイン電極である。

【０１６１】ＴＦＴの構造をボトムゲイト型とする場合
も同様に、チャネル形成領域９０８をＣＧＳと呼ばれる
連続粒界結晶シリコン膜を用いて構成する。従ってＣＧ
Ｓ作製工程のプロセス温度に耐えうるような材料でゲイ
ト電極９０３を形成する必要ある。例えば、リンが添加
された多結晶シリコン、もしくはタンタル、クロム等の
高耐熱性金属を用いればよい。

【０１６２】

【発明の効果】本発明を利用することで、短チャネル効
果などに代表される微細効果の影響を最小限に抑え、絶
縁ゲイト型半導体素子の集積化にともなう微細化を進め
ることができる。そして、半導体素子と、薄膜トランジ
スタとを３次元的に集積化することにより更なる集積化
が図れる。

【０１６３】またＴＦＴの島状領域に結晶粒界が連続的
な結晶化半導体膜を用いることで、ビリティーを向上さ
せて単結晶基板に形成された半導体素子と薄膜トランジ
スタとの特性の差を小さくする。

【図面の簡単な説明】

【図１】本発明の半導体装置の構成を説明図であ
る。

【図２】ピニングＦＥＴの構成を示す図である。

【図３】ピニングＦＥＴの活性領域のバンド構造を
示す図である。

【図４】チャネル長及びチャネル幅の定義を説明す
るための図である。

【図５】ピニングＦＥＴが動作時の活性領域のエネ
ルギー状態を示す図である。

【図６】活性領域のエネルギー状態を模式的に示す
図である。

【図７】ＣＧＳを用いたＴＦＴの作製工程を示す断
面図である。

【図８】ＣＧＳを用いたＴＦＴの作製工程を示す断
面図である。

【図９】シリコン薄膜の粒界を観察したＴＥＭ写真
である。

【図１０】結晶性シリコン薄膜の電子線回折パターン
である。

【図１１】シリコン薄膜の粒界を観察したＴＥＭ写真
である。

【図１２】実施例の半導体回路の構成を示す図であ
る。

【図１３】実施例の半導体回路の構成を示す図であ
る。

【図１４】実施例の半導体回路の構成を示す図である

【符号の説明】

１０１ソース領域１０２活性領域１０３ドレイン領域１０４フィールド酸化膜１０５ Siｘ Ge１−ｘ領域１０６ Si領域１０７ＬＤＤ領域１０８ゲイト電極１０９ソース電極１１０ドレイン電極１１１単結晶シリコン基板１１２チャネルストッパー１１３ゲイト絶縁膜１１４層間絶縁膜１１５サイドウォール

Claims

【特許請求の範囲】

【請求項１】半導体基板と、半導体基板に形成された
ソース領域、ドレイン領域および活性領域を有する絶縁
ゲイト型半導体素子と、該半導体素子上に形成された絶縁層と、該絶縁層上に形成され、結晶性半導体薄膜でなるソース
領域、ドレイン領域およびチャネル形成領域を有する薄
膜トランジスタと、を有する半導体装置であって、前記半導体素子の活性領域は、局所的に形成された不純
物領域と、前記不純物領域に挟まれた真性もしくは実質
的に真性なチャネル形成領域を有することを特徴とする
半導体装置。
【請求項２】請求項１において、前記不純物領域に添
加される不純物は１３族もしくは１５族から選ばれた元
素又あることを特徴とする半導体装置。
【請求項３】請求項１乃至請求項２のいずれか１項に
おいて、前記不純物領域は前記ソース領域から前記ドレ
イン領域に渡ってストライプ状に設けられていることを
特徴とする半導体装置。
【請求項４】請求項１乃至請求項３のいずれか１項に
おいて、において、前記不純物領域に含まれる不純物元
素の濃度は 1×10¹⁷〜 5×10²⁰atoms/cm³ であることを
特徴とする半導体装置。
【請求項５】半導体基板と、半導体基板に形成されたソース領域、ドレイン領域およ
び活性領域を有する絶縁ゲイト型半導体素子と、該半導体素子上に形成された絶縁層と、該絶縁層上に形成され、結晶性半導体薄膜でなるソース
領域、ドレイン領域およびチャネル形成領域を有する薄
膜トランジスタと、を有する半導体装置であって、前記半導体素子の活性領域は、局所的にゲルマニウムを
添加して形成されたSi _xGe_1-x(0<X<1) 領域と前記ゲル
マニウムが添加されなかったSi領域とを有することを特
徴とする半導体装置。
【請求項６】請求項５において、前記活性領域には前
記Si_xGe_1-x領域及び前記Si領域が互いに概略平行に、
且つ交互に並んで形成され、前記Si_xGe_1-x領域は前記ソース領域から前記ドレイン
領域にかけて形成されていること特徴とする半導体装
置。
【請求項７】請求項５又は求項６において、前記Si_xG
e_1-x領域にはｘが0.05〜0.95の範囲の濃度でゲルマニウ
ムが添加されていることを特徴とする半導体装置。
【請求項８】請求項１乃至請求項７のいずれか１項に
おいて、前記薄膜トランジスタの結晶性半導体薄膜は珪
素を主成分とし、少なくとも前記チャネル形成領域は珪
素を主成分とする扁平棒状結晶の集合体でなることをを
特徴とする半導体装置。