JP2015111715A - 半導体装置 - Google Patents

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Abstract

【課題】待機電力を十分に低減した新たな半導体装置を提供することを目的の一とする。【解決手段】第１の電源端子と、第２の電源端子と、酸化物半導体材料を用いたスイッチングトランジスタと、集積回路と、を有し、前記第１の電源端子と、前記スイッチングトランジスタのソース端子またはドレイン端子の一方は電気的に接続し、前記スイッチングトランジスタのソース端子またはドレイン端子の他方と、前記集積回路の端子の一は電気的に接続し、前記集積回路の端子の他の一と、前記第２の電源端子は電気的に接続した半導体装置である。【選択図】図１

Description

開示する発明の技術分野は、酸化物半導体を用いた半導体装置に関するものである。ここ
で、半導体装置とは、半導体特性を利用することで機能する装置全般を指す。例えば、ト
ランジスタやダイオード、サイリスタなどの半導体素子（いわゆる、パワーデバイスを含
む）、イメージセンサやメモリ、コンバータなどの集積回路、これらを含む集積回路、液
晶表示装置に代表される表示装置などは広く半導体装置に含まれる。
ＣＭＯＳ回路は、消費電力が小さく、高速動作が可能であり、高度な集積化が可能である
といった特徴を有するため、半導体集積回路には不可欠な構成となっている。一方、近年
ではＭＯＳトランジスタの微細化に伴い、リーク電流（オフ電流、サブスレッショルド電
流などともいう）の増大に起因する非動作時の消費電力（待機時の消費電力、以下、待機
電力とも呼ぶ）の増大が問題となっている。例えば、チャネル長が０．１μｍ以下程度に
微細化されたシリコンＭＯＳトランジスタでは、ゲート・ソース間電位をしきい値電圧以
下にしても、ドレイン電流をゼロとすることはできない。
上述のようなリーク電流に起因する待機電力の増大を抑制するために、スイッチングトラ
ンジスタを用いる技術が提案されている（例えば、特許文献１参照）。特許文献１に開示
の技術は、電源とＣＭＯＳ回路との間に、ＣＭＯＳ回路と比較してリーク電流が小さいス
イッチングトランジスタを設け、ＣＭＯＳ回路の非動作時には当該スイッチングトランジ
スタをオフすることで待機電力を低減しようとするものである。
特開平５−２１０９７６号公報
特許文献１に開示される技術において、待機電力はスイッチングトランジスタのリーク電
流によって決定される。つまり、スイッチングトランジスタのリーク電流を十分に小さく
することで、待機電力を十分に小さくすることができる。
一方で、ＣＭＯＳ回路の適切な動作を確保するためには、ＣＭＯＳ回路の動作時には十分
な電流が必要となる。このため、特許文献１に開示される技術のようなスイッチングトラ
ンジスタを設ける場合、ＣＭＯＳ回路に十分な電流を供給しＣＭＯＳ回路の動作を確保す
るために、スイッチングトランジスタのチャネル幅を、ＣＭＯＳ回路を構成するトランジ
スタのチャネル幅と同等、またはそれ以上とする必要が生じる。
上述のような事情から、スイッチングトランジスタのチャネル幅を、集積回路を構成する
トランジスタのチャネル幅より小さくして、スイッチングトランジスタ自体のリーク電流
を抑制するという方法は現実的なものではない。
このように、特許文献１に開示の技術では、ＣＭＯＳ回路の待機電力を実質的にゼロとす
ることは困難である。このため、多数の回路の集合体で構成される集積回路などにおいて
は、集積回路を構成する各回路の僅かな待機電力が積算されて大きな待機電力となってし
まうという問題が生じ得る。
上記問題点に鑑み、待機電力を十分に低減した新たな半導体装置を提供することを目的の
一とする。
開示する発明では、高純度化された酸化物半導体を用いて半導体装置（例えば、トランジ
スタ）を構成する。高純度化された酸化物半導体を用いて構成したトランジスタは、リー
ク電流が極めて小さいため、オンオフ比を十分に高めることが可能である。つまり、トラ
ンジスタの電流駆動能力を十分に確保しても、リーク電流を極めて低い水準に押さえるこ
とが可能である。
上述のような酸化物半導体を、次のような構成に用いることで、半導体装置の待機電力を
十分に抑制することが可能である。
例えば、開示する発明の一態様は、第１の電源端子と、第２の電源端子と、酸化物半導体
材料を用いたスイッチングトランジスタと、集積回路と、を有し、前記第１の電源端子と
、前記スイッチングトランジスタのソース端子またはドレイン端子の一方は電気的に接続
し、前記スイッチングトランジスタのソース端子またはドレイン端子の他方と、前記集積
回路の端子の一は電気的に接続し、前記集積回路の端子の他の一と、前記第２の電源端子
は電気的に接続した半導体装置である。
また、開示する発明の別の一態様は、第１の電源端子と、第２の電源端子と、酸化物半導
体材料を用い、第１の制御端子と第２の制御端子を有するスイッチングトランジスタと、
集積回路と、を有し、前記第１の電源端子と、前記スイッチングトランジスタのソース端
子またはドレイン端子の一方は電気的に接続し、前記スイッチングトランジスタのソース
端子またはドレイン端子の他方と、前記集積回路の端子の一は電気的に接続し、前記集積
回路の端子の他の一と、前記第２の電源端子は電気的に接続した半導体装置である。
上記スイッチングトランジスタは、酸化物半導体材料でなる酸化物半導体層と、酸化物半
導体層に電界を与えるゲート電極と、酸化物半導体層とゲート電極との間のゲート絶縁層
と、酸化物半導体層と電気的に接続するソース電極およびドレイン電極と、を有していて
も良い。また、スイッチングトランジスタのしきい値電圧を制御するゲート電極を有して
いても良い。ここで、ゲート電極は制御端子に相当する電極であり、ソース電極はソース
端子に相当する電極であり、ドレイン電極はドレイン端子に相当する電極である。ただし
、回路動作を妨げない限りにおいて、各種電極と各種端子とは同一物である必要はない。
例えば、電極（例えばソース電極）と端子（例えばソース端子）との間に何らかの要素（
配線、スイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有す
る素子など）が接続されている場合がある。
また、上記酸化物半導体材料はＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料であっても良
い。
また、上記スイッチングトランジスタのリーク電流は１×１０−１３Ａ以下とすることが
できる。
また、上記集積回路は酸化物半導体材料以外の半導体材料を用いて構成することができる
。そして、酸化物半導体材料以外の半導体材料は、シリコンとすることができる。
また、集積回路にはＣＭＯＳ回路が含まれる。
なお、本明細書において「上」や「下」という用語は、構成要素の位置関係が「直上」ま
たは「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電
極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外
しない。また、「上」「下」という用語は説明の便宜のために用いる表現に過ぎず、特に
言及する場合を除き、その上下を入れ替えたものも含む。
また、本明細書において「電極」や「配線」という用語は、これらの構成要素を機能的に
限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり
、その逆もまた同様である。さらに、「電極」や「配線」という用語は、複数の「電極」
や「配線」が一体となって形成されている場合などをも含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いること
ができるものとする。
なお、本明細書において、「電気的に接続」には、「何らかの電気的作用を有するもの」
を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」
は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタ
などのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有す
る素子などが含まれる。
開示する発明では、高純度化された酸化物半導体を半導体装置に用いる。高純度化とは、
酸化物半導体中の水素を、酸化物半導体層中から極力排除すること、または、酸化物半導
体に不足する酸素を供給して、酸化物半導体中の酸素欠乏に起因するエネルギーギャップ
中の欠陥準位を低減すること、の少なくとも一方を含む概念である。
上述の高純度化は、酸化物半導体層を真性（ｉ型）とするために行われるものである。酸
化物半導体は一般にｎ型であるため、これを用いて構成したトランジスタではリーク電流
が大きくなる。開示する発明の一実施形態では、リーク電流を十分に低減するために、酸
化物半導体を高純度化し、ｉ型またはそれに近づけるのである。
そして、上述のように高純度化された酸化物半導体を少なくとも一部に用いて半導体装置
を構成することで、待機電力を十分に抑制した半導体装置が実現する。なお、上述の待機
電力抑制の効果は、回路が複雑化するほど大きなものになるということができる。
半導体装置の一例に係る回路図。 半導体装置の一例に係る断面図および平面図。 半導体装置の作製工程に係る断面図。 半導体装置の作製工程に係る断面図。 半導体装置の作製工程に係る断面図。 半導体装置の一例に係る回路図。 半導体装置の一例に係る断面図。 半導体装置の一例に係るブロック図。 半導体装置の作製工程に係る断面図。 半導体装置の作製工程に係る断面図。 電子機器を説明するための図。
発明の実施の形態について、図面を用いて以下に説明する。但し、発明は以下の説明に限
定されず、その趣旨および範囲から逸脱することなくその形態および詳細を様々に変更し
得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の
記載内容に限定して解釈されるものではない。
なお、図面において示す各構成の、位置、大きさ、範囲などは、理解を容易にするため、
実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、
必ずしも、図面に開示された位置、大きさ、範囲などに限定されない。
なお、本明細書における「第１」、「第２」、「第３」などの序数は、構成要素の混同を
避けるために付すものであり、数的に限定するものではないことを付記する。
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成および作製方法につい
て、図１乃至図５を参照して説明する。なお、回路図においては、酸化物半導体を用いた
トランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。
〈半導体装置の回路構成および動作〉
図１に、半導体装置の回路構成の例を示す。図１（Ａ）は、最も簡単なＣＭＯＳ回路であ
るＣＭＯＳインバータ回路を用いた半導体装置の例であり、図１（Ｂ）は、ＣＭＯＳイン
バータ回路を複数有する半導体装置の例である。
図１（Ａ）に示す半導体装置は、電源端子ＶＨと、電源端子ＶＬと、酸化物半導体材料を
用いたスイッチングトランジスタＳ１と、ＣＭＯＳインバータ回路Ｃ１と、を有する。ス
イッチングトランジスタＳ１は、代表的には、酸化物半導体を用いたｎチャネル型のトラ
ンジスタである。また、電源端子ＶＨには高電位が、電源端子ＶＬには低電位が供給され
る。
ここで、電源端子ＶＨと、ＣＭＯＳインバータ回路Ｃ１のｐチャネル型トランジスタのソ
ース端子とは電気的に接続されている。また、ＣＭＯＳインバータ回路Ｃ１のｐチャネル
型トランジスタのドレイン端子と、ＣＭＯＳインバータ回路Ｃ１のｎチャネル型トランジ
スタのドレイン端子とは電気的に接続され、ＣＭＯＳインバータ回路Ｃ１の出力端子ＯＵ
Ｔになっている。また、ＣＭＯＳインバータ回路Ｃ１のｎチャネル型トランジスタのソー
ス端子と、スイッチングトランジスタＳ１のドレイン端子とは電気的に接続されている。
また、スイッチングトランジスタＳ１のソース端子と、電源端子ＶＬとは電気的に接続さ
れている。そして、ＣＭＯＳインバータ回路Ｃ１のｐチャネル型トランジスタのゲート端
子と、ＣＭＯＳインバータ回路Ｃ１のｎチャネル型トランジスタのゲート端子とは電気的
に接続され、ＣＭＯＳインバータ回路Ｃ１の入力端子ＩＮになっている。
半導体装置の動作時には、スイッチングトランジスタＳ１の制御端子Ｓ＿ＩＮには高電位
が入力され、スイッチングトランジスタＳ１はオンする。この状態で、入力端子ＩＮに高
電位または低電位のいずれかが入力されると、その電位に応じて、高電位または低電位が
、出力端子ＯＵＴから出力される。例えば、入力端子ＩＮに入力される電位が高電位の場
合、ＣＭＯＳインバータ回路Ｃ１のｐチャネル型トランジスタがオフし、ＣＭＯＳインバ
ータ回路Ｃ１のｎチャネル型トランジスタがオンすることになるため、ＣＭＯＳインバー
タ回路Ｃ１は、電源端子ＶＬに供給される電位に対応する低電位を出力する。入力端子Ｉ
Ｎに入力される電位が低電位の場合、ＣＭＯＳインバータ回路Ｃ１のｐチャネル型トラン
ジスタがオンし、ＣＭＯＳインバータ回路Ｃ１のｎチャネル型トランジスタがオフするこ
とになるため、ＣＭＯＳインバータ回路Ｃ１は、電源端子ＶＨに供給される電位に対応す
る高電位を出力する。
半導体装置の非動作時には、スイッチングトランジスタＳ１の制御端子Ｓ＿ＩＮには低電
位が入力され、スイッチングトランジスタＳ１はオフする。ＣＭＯＳインバータ回路Ｃ１
を流れる電流（リーク電流）はＣＭＯＳインバータ回路Ｃ１とスイッチングトランジスタ
Ｓ１の合成抵抗によって制御されるため、スイッチングトランジスタＳ１のオフ時の抵抗
を十分に高め、スイッチングトランジスタＳ１のリーク電流を十分に小さくすることによ
り、非動作時の消費電力（待機時の消費電力、以下、待機電力とも呼ぶ）を十分に小さく
することができる。
酸化物半導体材料を用いたトランジスタは、オフ電流が極めて小さいという特徴を有して
いる。例えば、十分に真性化（ｉ型化）した酸化物半導体では、キャリア密度は、例えば
、１×１０１２／ｃｍ３未満、望ましくは、１．４５×１０１０／ｃｍ３未満であり、ト
ランジスタのオフ電流は、例えば、ドレイン電圧Ｖｄが＋１Ｖまたは＋１０Ｖの場合であ
って、ゲート電圧Ｖｇが−５Ｖから−２０Ｖの範囲では、１×１０−１３Ａ以下となる。
このため、酸化物半導体を用いてスイッチングトランジスタＳ１を構成することで、半導
体装置のリーク電流を十分に低減することが可能である。さらに、十分に真性化した酸化
物半導体を用いる場合には、室温でのリーク電流を１×１０−２０Ａ（１０ｚＡ（ゼプト
アンペア））から１×１０−１９Ａ（１００ｚＡ）程度にまで低減することができる。す
なわち、リーク電流を実質的にゼロとすることさえも可能である。これは、スイッチング
トランジスタＳ１のチャネル幅が比較的大きい場合であってもリーク電流の大きさは変わ
らない。すなわち、酸化物半導体材料を用いたトランジスタによって、十分な電流駆動能
力を確保しつつ、リーク電流を抑制し、半導体装置の消費電力を低減することができる。
図１（Ｂ）に示す半導体装置は、図１（Ａ）に示す半導体装置において、ＣＭＯＳインバ
ータ回路Ｃ１が、複数のＣＭＯＳインバータ回路Ｃ１〜Ｃｎに置き換えられたものに相当
する。
すなわち、図１（Ｂ）に示す半導体装置は、電源端子ＶＨと、電源端子ＶＬと、酸化物半
導体材料を用いたスイッチングトランジスタＳ１と、ＣＭＯＳインバータ回路Ｃ１〜Ｃｎ
（単に集積回路ともいう）と、を有する。また、各ＣＭＯＳインバータ回路は、それぞれ
、入力端子Ｉ１〜Ｉｎ、出力端子Ｏ１〜Ｏｎ、を有する。各要素の接続関係については、
図１（Ａ）と同様である。図１（Ａ）との相違は、複数のＣＭＯＳインバータ回路Ｃ１〜
Ｃｎが並列に接続され、それぞれのＣＭＯＳインバータ回路が、電源端子ＶＨと、スイッ
チングトランジスタＳ１とに接続されている点にある。複数のＣＭＯＳインバータ回路Ｃ
１〜Ｃｎが並列に接続された回路を一の集積回路とみれば、スイッチングトランジスタＳ
１のドレイン端子と、集積回路の端子の一が電気的に接続され、集積回路の端子の他の一
と、電源端子ＶＨが電気的に接続されている、ということもできる。
上記回路の動作についても、図１（Ａ）と同様である。ただし、各入力端子には、それぞ
れ電位が入力され、それに応じた電位が、出力端子から出力される点において、図１（Ａ
）とは異なる。
以上のように、酸化物半導体、特に、高純度化された酸化物半導体を少なくとも一部に用
いて半導体装置を構成することで、待機電力を十分に抑制した半導体装置が実現する。従
来の技術では、半導体装置の好適な動作を確保しつつリーク電流を実質的にゼロと呼べる
程度（例えば１×１０−１３Ａ以下）にまで低減することは困難であったところ、開示す
る発明では、これを実現することが可能である。この点において、開示する発明は優れた
ものであるといえる。特に、多数の回路が集積され複雑化した回路などにおいては、たと
え各回路の待機電力が僅かであったとしても、その総和は大きなものになってしまうから
、待機電力を実質的にゼロと呼べる程度にまで低減することができるという効果は、回路
が集積化、複雑化されるほど顕著に現れるといえる。
なお、ここでは、ＣＭＯＳインバータ回路を用いた半導体装置の例について説明したが、
開示する発明の一態様はこれに限定されない。開示する発明の一態様は、非動作時の消費
電力が問題となるようないかなる回路（集積回路）に対してでも用いることが可能である
。
また、上記説明は、ｎチャネル型のスイッチングトランジスタＳ１を用いる場合について
のものであるが、スイッチングトランジスタＳ１に、ｐチャネル型のトランジスタを用い
ても良いことは自明である。この場合、例えば、スイッチングトランジスタＳ１は、ＣＭ
ＯＳインバータ回路のｐチャネル型トランジスタと電気的に接続させるのが好適である。
〈半導体装置の平面構成および断面構成〉
図２は、図１（Ａ）に示す半導体装置の構成の一例である。図２（Ａ）には、半導体装置
の断面を、図２（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図２（Ａ）は
、図２（Ｂ）のＡ１−Ａ２−Ａ３における断面に相当する。図２（Ａ）および図２（Ｂ）
に示される半導体装置は、下部に酸化物半導体以外の材料を用いたトランジスタ１６０（
ＣＭＯＳインバータ回路Ｃ１を構成するトランジスタ）を有し、上部に酸化物半導体を用
いたトランジスタ１６２（スイッチングトランジスタＳ１として機能するトランジスタ）
を有するものである。なお、トランジスタ１６０およびトランジスタ１６２は、いずれも
ｎチャネル型トランジスタであるものとして説明するが、ＣＭＯＳインバータ回路にはｐ
チャネル型トランジスタが併せて用いられていることはいうまでもない。また、開示する
発明の技術思想は、消費電力低減のために、酸化物半導体を用いたトランジスタをスイッ
チングトランジスタとして用いる点にあるから、半導体装置の具体的な構成をここで示す
ものに限定する必要はない。
トランジスタ１６０は、半導体材料を含む基板１００に設けられたチャネル形成領域１１
６と、チャネル形成領域１１６を挟むように設けられた不純物領域１１４および高濃度不
純物領域１２０（これらをあわせて単に不純物領域とも呼ぶ）と、チャネル形成領域１１
６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けられたゲート電極
１１０と、不純物領域１１４と電気的に接続するソース電極またはドレイン電極１３０ａ
、ソース電極またはドレイン電極１３０ｂを有する。
ここで、ゲート電極１１０の側面にはサイドウォール絶縁層１１８が設けられている。ま
た、基板１００の、平面図で見てサイドウォール絶縁層１１８と重ならない領域には、高
濃度不純物領域１２０を有し、高濃度不純物領域１２０上には金属化合物領域１２４が存
在する。また、基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６
が設けられており、トランジスタ１６０を覆うように、層間絶縁層１２６および層間絶縁
層１２８が設けられている。ソース電極またはドレイン電極１３０ａ、ソース電極または
ドレイン電極１３０ｂは、層間絶縁層１２６および層間絶縁層１２８に形成された開口を
通じて、金属化合物領域１２４と電気的に接続されている。つまり、ソース電極またはド
レイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂは、金属化合物領域１２４
を介して高濃度不純物領域１２０および不純物領域１１４と電気的に接続されている。
トランジスタ１６２は、層間絶縁層１２８上に設けられたゲート電極１３６ｃと、ゲート
電極１３６ｃ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上に設けられた
酸化物半導体層１４０と、酸化物半導体層１４０上に設けられ、酸化物半導体層１４０と
電気的に接続されているソース電極またはドレイン電極１４２ａ、ソース電極またはドレ
イン電極１４２ｂと、を有する。
ここで、ゲート電極１３６ｃは、層間絶縁層１２８上に形成された絶縁層１３２に、埋め
込まれるように設けられている。また、ゲート電極１３６ｃと同様に、ソース電極または
ドレイン電極１３０ａに接して電極１３６ａが、ソース電極またはドレイン電極１３０ｂ
に接して電極１３６ｂが、それぞれ形成されている。
また、トランジスタ１６２の上には、酸化物半導体層１４０の一部と接するように、保護
絶縁層１４４が設けられており、保護絶縁層１４４上には層間絶縁層１４６が設けられて
いる。ここで、保護絶縁層１４４および層間絶縁層１４６には、ソース電極またはドレイ
ン電極１４２ａ、ソース電極またはドレイン電極１４２ｂにまで達する開口が設けられて
おり、当該開口を通じて、電極１５０ｃ、電極１５０ｄが、ソース電極またはドレイン電
極１４２ａ、ソース電極またはドレイン電極１４２ｂに接して形成されている。また、電
極１５０ｃ、電極１５０ｄと同様に、ゲート絶縁層１３８、保護絶縁層１４４、層間絶縁
層１４６に設けられた開口を通じて、電極１３６ａ、電極１３６ｂに接する電極１５０ａ
、電極１５０ｂが形成されている。
ここで、酸化物半導体層１４０は水素などの不純物が十分に除去され、または、十分な酸
素が供給されることにより、高純度化されているものであることが望ましい。具体的には
、酸化物半導体層１４０の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは
５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３
以下とする。水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠
乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層１４０では、
キャリア濃度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、よ
り望ましくは１．４５×１０１０／ｃｍ３未満となる。例えば、ドレイン電圧Ｖｄが＋１
Ｖまたは＋１０Ｖの場合であって、ゲート電圧Ｖｇが−５Ｖから−２０Ｖの範囲では、オ
フ電流は１×１０−１３Ａ以下である。また、オフ抵抗率は１×１０９Ω・ｍ以上、望ま
しくは１×１０１０Ω・ｍ以上となる。このように、真性化（ｉ型化）または実質的に真
性化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ１６
２を得ることができる。なお、上述の酸化物半導体層１４０中の水素濃度は、二次イオン
質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏ
ｐｙ）で測定したものである。
また、層間絶縁層１４６上には絶縁層１５２が設けられており、当該絶縁層１５２に埋め
込まれるように、電極１５４ａ、電極１５４ｂ、電極１５４ｃが設けられている。ここで
、電極１５４ａは電極１５０ａと接しており、電極１５４ｂは電極１５０ｂおよび電極１
５０ｃと接しており、電極１５４ｃは電極１５０ｄと接している。
つまり、図２に示される半導体装置では、トランジスタ１６０のソース電極またはドレイ
ン電極１３０ｂと、トランジスタ１６２のソース電極またはドレイン電極１４２ａとが、
電極１３６ｂ、電極１５０ｂ、電極１５４ｂおよび電極１５０ｃを介して電気的に接続さ
れている。
〈半導体装置の作製方法〉
次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のト
ランジスタ１６０の作製方法について図３を参照して説明し、その後、上部のトランジス
タ１６２の作製方法について図４および図５を参照して説明する。
〈下部のトランジスタの作製方法〉
まず、半導体材料を含む基板１００を用意する（図３（Ａ）参照）。半導体材料を含む基
板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板
、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができ
る。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の
一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半
導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン
以外の材料からなる半導体層が設けられた構成の基板をも含む概念として用いる。つまり
、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ
基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のも
のが含まれるものとする。
基板１００上には、素子分離絶縁層を形成するためのマスクとなる保護層１０２を形成す
る（図３（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリコン、
酸窒化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後に
おいて、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物
元素やｐ型の導電性を付与する不純物元素を基板１００に添加してもよい。半導体がシリ
コンの場合、ｎ型の導電性を付与する不純物としては、例えば、リンや砒素などを用いる
ことができる。また、ｐ型の導電性を付与する不純物としては、例えば、硼素、アルミニ
ウム、ガリウムなどを用いることができる。
次に、上記の保護層１０２をマスクとしてエッチングを行い、保護層１０２に覆われてい
ない領域（露出している領域）の基板１００の一部を除去する。これにより分離された半
導体領域１０４が形成される（図３（Ｂ）参照）。当該エッチングには、ドライエッチン
グを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエ
ッチング液については被エッチング材料に応じて適宜選択することができる。
次に、半導体領域１０４を覆うように絶縁層を形成し、半導体領域１０４に重畳する領域
の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図３（Ｂ）参照
）。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成され
る。絶縁層の除去方法としては、ＣＭＰなどの研磨処理やエッチング処理などがあるが、
そのいずれを用いても良い。なお、半導体領域１０４の形成後、または、素子分離絶縁層
１０６の形成後には、上記保護層１０２を除去する。
次に、半導体領域１０４上に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成す
る。
絶縁層は後のゲート絶縁層となるものであり、ＣＶＤ法やスパッタ法等を用いて得られる
酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸
化タンタル等を含む膜の単層構造または積層構造とすると良い。他に、高密度プラズマ処
理や熱酸化処理によって、半導体領域１０４の表面を酸化、窒化させることにより、上記
絶縁層を形成してもよい。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなど
の希ガスと、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行うこと
ができる。また、絶縁層の厚さは特に限定されないが、例えば、１ｎｍ以上１００ｎｍ以
下とすることができる。
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料
を用いて形成することができる。また、導電材料を含む多結晶シリコンなどの半導体材料
を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、Ｃ
ＶＤ法、スパッタ法、スピンコート法などの各種成膜方法を用いることができる。なお、
本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について
示すものとする。
その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０８
、ゲート電極１１０を形成する（図３（Ｃ）参照）。
次に、ゲート電極１１０を覆う絶縁層１１２を形成する（図３（Ｃ）参照）。そして、半
導体領域１０４にリン（Ｐ）やヒ素（Ａｓ）などを添加して、基板１００との浅い接合深
さの不純物領域１１４を形成する（図３（Ｃ）参照）。なお、ここではｎ型トランジスタ
を形成するためにリンやヒ素を添加しているが、ｐ型トランジスタを形成する場合には、
硼素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加すればよい。上記不純物領域
１１４の形成により、半導体領域１０４のゲート絶縁層１０８下部には、チャネル形成領
域１１６が形成される（図３（Ｃ）参照）。ここで、添加する不純物の濃度は適宜設定す
ることができるが、半導体素子が高度に微細化される場合には、その濃度を高くすること
が望ましい。また、ここでは、絶縁層１１２を形成した後に不純物領域１１４を形成する
工程を採用しているが、不純物領域１１４を形成した後に絶縁層１１２を形成する工程と
しても良い。
次に、サイドウォール絶縁層１１８を形成する（図３（Ｄ）参照）。サイドウォール絶縁
層１１８は、絶縁層１１２を覆うように絶縁層を形成した後に、当該絶縁層に異方性の高
いエッチング処理を適用することで、自己整合的に形成することができる。また、この際
に、絶縁層１１２を部分的にエッチングして、ゲート電極１１０の上面と、不純物領域１
１４の上面を露出させると良い。
次に、ゲート電極１１０、不純物領域１１４、サイドウォール絶縁層１１８等を覆うよう
に、絶縁層を形成する。そして、当該絶縁層が不純物領域１１４と接する領域に、リン（
Ｐ）やヒ素（Ａｓ）などを添加して、高濃度不純物領域１２０を形成する（図３（Ｅ）参
照）。その後、上記絶縁層を除去し、ゲート電極１１０、サイドウォール絶縁層１１８、
高濃度不純物領域１２０等を覆うように金属層１２２を形成する（図３（Ｅ）参照）。当
該金属層１２２は、真空蒸着法やスパッタ法、スピンコート法などの各種成膜方法を用い
て形成することができる。金属層１２２は、半導体領域１０４を構成する半導体材料と反
応して低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような
金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白
金等がある。
次に、熱処理を施して、上記金属層１２２と半導体材料とを反応させる。これにより、高
濃度不純物領域１２０に接する金属化合物領域１２４が形成される（図３（Ｆ）参照）。
なお、ゲート電極１１０として多結晶シリコンなどを用いる場合には、ゲート電極１１０
の金属層１２２と接触する部分にも、金属化合物領域が形成されることになる。
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができ
る。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応
の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望
ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成され
るものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成するこ
とで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物
領域１２４を形成した後には、金属層１２２は除去する。
次に、上述の工程により形成された各構成を覆うように、層間絶縁層１２６、層間絶縁層
１２８を形成する（図３（Ｇ）参照）。層間絶縁層１２６や層間絶縁層１２８は、酸化シ
リコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タン
タル等の無機絶縁材料を含む材料を用いて形成することができる。また、ポリイミド、ア
クリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、層間絶縁
層１２６と層間絶縁層１２８の二層構造としているが、層間絶縁層の構成はこれに限定さ
れない。層間絶縁層１２８の形成後には、その表面を、ＣＭＰやエッチング処理などによ
って平坦化しておくことが望ましい。
その後、上記層間絶縁層に、金属化合物領域１２４にまで達する開口を形成し、当該開口
に、ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂを
形成する（図３（Ｈ）参照）。ソース電極またはドレイン電極１３０ａやソース電極また
はドレイン電極１３０ｂは、例えば、開口を含む領域にＰＶＤ法やＣＶＤ法などを用いて
導電層を形成した後、エッチング処理やＣＭＰといった方法を用いて、上記導電層の一部
を除去することにより形成することができる。
なお、上記導電層の一部を除去してソース電極またはドレイン電極１３０ａやソース電極
またはドレイン電極１３０ｂを形成する際には、その表面が平坦になるように加工するこ
とが望ましい。例えば、開口を含む領域にチタン膜や窒化チタン膜を薄く形成した後に、
開口に埋め込むようにタングステン膜を形成する場合には、その後のＣＭＰによって、不
要なタングステン膜、チタン膜、窒化チタン膜などを除去すると共に、その表面の平坦性
を向上させることができる。このように、ソース電極またはドレイン電極１３０ａ、ソー
ス電極またはドレイン電極１３０ｂを含む表面を平坦化することにより、後の工程におい
て、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
なお、ここでは、金属化合物領域１２４と接触するソース電極またはドレイン電極１３０
ａやソース電極またはドレイン電極１３０ｂのみを示しているが、この工程において、ゲ
ート電極１１０と接触する電極などをあわせて形成することができる。ソース電極または
ドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂとして用いることができ
る材料について特に限定はなく、各種導電材料を用いることができる。例えば、モリブデ
ン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジ
ウムなどの導電性材料を用いることができる。
以上により、半導体材料を含む基板１００を用いたトランジスタ１６０が形成される。な
お、上記工程の後には、さらに電極や配線、絶縁層などを形成しても良い。配線の構造と
して、層間絶縁層および導電層の積層構造でなる多層配線構造を採用することにより、高
度に集積化した半導体装置を提供することができる。
〈上部のトランジスタの作製方法〉
次に、図４および図５を用いて、層間絶縁層１２８上にトランジスタ１６２を作製する工
程について説明する。なお、図４および図５は、層間絶縁層１２８上の各種電極や、トラ
ンジスタ１６２などの作製工程を示すものであるから、トランジスタ１６２の下部に存在
するトランジスタ１６０等については省略している。
まず、層間絶縁層１２８、ソース電極またはドレイン電極１３０ａ、ソース電極またはド
レイン電極１３０ｂ上に絶縁層１３２を形成する（図４（Ａ）参照）。絶縁層１３２はＰ
ＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリ
コン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材
料を含む材料を用いて形成することができる。
次に、絶縁層１３２に対し、ソース電極またはドレイン電極１３０ａ、ソース電極または
ドレイン電極１３０ｂにまで達する開口を形成する。この際、後にゲート電極１３６ｃが
形成される領域にも併せて開口を形成する。そして、上記開口に埋め込むように、導電層
１３４を形成する（図４（Ｂ）参照）。上記開口はマスクを用いたエッチングなどの方法
で形成することができる。当該マスクは、フォトマスクを用いた露光などの方法によって
形成することが可能である。エッチングとしてはウェットエッチング、ドライエッチング
のいずれを用いても良いが、微細加工の観点からは、ドライエッチングを用いることが好
適である。導電層１３４の形成は、ＰＶＤ法やＣＶＤ法などの成膜法を用いて行うことが
できる。導電層１３４の形成に用いることができる材料としては、モリブデン、チタン、
クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導
電性材料や、これらの合金、化合物（例えば窒化物）などが挙げられる。
より具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶ
Ｄ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形
成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被
形成面の酸化膜（自然酸化膜など）を還元し、下部電極（ここではソース電極またはドレ
イン電極１３０ａ、ソース電極またはドレイン電極１３０ｂなど）との接触抵抗を低減さ
せる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制
するバリア機能を備える。また、チタンや、窒化チタンなどによるバリア膜を形成した後
に、メッキ法により銅膜を形成してもよい。
導電層１３４を形成した後には、エッチング処理やＣＭＰといった方法を用いて導電層１
３４の一部を除去し、絶縁層１３２を露出させて、電極１３６ａ、電極１３６ｂ、ゲート
電極１３６ｃを形成する（図４（Ｃ）参照）。なお、上記導電層１３４の一部を除去して
電極１３６ａ、電極１３６ｂ、ゲート電極１３６ｃを形成する際には、表面が平坦になる
ように加工することが望ましい。このように、絶縁層１３２、電極１３６ａ、電極１３６
ｂ、ゲート電極１３６ｃの表面を平坦化することにより、後の工程において、良好な電極
、配線、絶縁層、半導体層などを形成することが可能となる。
次に、絶縁層１３２、電極１３６ａ、電極１３６ｂ、ゲート電極１３６ｃを覆うように、
ゲート絶縁層１３８を形成する（図４（Ｄ）参照）。ゲート絶縁層１３８は、ＣＶＤ法や
スパッタ法等を用いて形成することができる。また、ゲート絶縁層１３８は、酸化シリコ
ン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル
などを含むように形成するのが好適である。なお、ゲート絶縁層１３８は、単層構造とし
ても良いし、積層構造としても良い。ゲート絶縁層１３８の厚さは特に限定されないが、
例えば、１０ｎｍ以上５００ｎｍ以下とすることができる。積層構造の場合は、例えば、
膜厚５０ｎｍ以上２００ｎｍ以下の第１のゲート絶縁層と、第１のゲート絶縁層上の膜厚
５ｎｍ以上３００ｎｍ以下の第２のゲート絶縁層の積層とすると好適である。
なお、不純物を除去することにより真性化または実質的に真性化された酸化物半導体（高
純度化された酸化物半導体）は、界面準位や界面電荷に対して極めて敏感であるため、こ
のような酸化物半導体を酸化物半導体層に用いる場合には、ゲート絶縁層との界面が重要
になる。このため、高純度化された酸化物半導体層に接するゲート絶縁層１３８には、高
い品質が要求されることになる。
例えば、μ波（２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤ法は、緻密で絶縁耐圧の
高い高品質なゲート絶縁層１３８を形成できる点で好適である。高純度化された酸化物半
導体層と高品質ゲート絶縁層とが密接することにより、界面準位を低減して界面特性を良
好なものとすることができるからである。
もちろん、ゲート絶縁層として良質な絶縁層を形成できるものであれば、高純度化された
酸化物半導体層を用いる場合であっても、スパッタ法やプラズマＣＶＤ法など他の方法を
適用することができる。また、形成後の熱処理によって、膜質や酸化物半導体層との界面
特性が改質される絶縁層を適用しても良い。いずれにしても、膜質が良好であると共に、
酸化物半導体層との界面準位を低減できるゲート絶縁層１３８を形成すれば良い。
次いで、ゲート絶縁層１３８上に、酸化物半導体層を形成し、マスクを用いたエッチング
などの方法によって該酸化物半導体層を加工して、島状の酸化物半導体層１４０を形成す
る（図４（Ｅ）参照）。
酸化物半導体層の成膜は、スパッタ法を用いて行うのが好ましい。酸化物半導体層は、四
元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系や、三元系金属酸化物であるＩｎ−
Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚ
ｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系や、二元系金属酸化物であ
るＩｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｚｎ−Ｍｇ−Ｏ系、Ｓｎ−
Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系や、単元系金属酸化物であるＩｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚ
ｎ−Ｏ系などを用いて成膜することができる。なお、金属酸化物中にシリコンを添加して
も良い。例えば、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて酸化物
半導体層を形成しても良い。
中でも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物を用いることにより、無電界時の抵抗が十
分に高くオフ電流が十分に小さい半導体装置、また、電界効果移動度が高い半導体装置を
形成することができる。よって、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物は、半導体装置に
用いる半導体材料として好適である。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物の代表例としては、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ
＞０）で表記されるものがある。また、Ｇａに代えてＭを用い、ＩｎＭＯ３（ＺｎＯ）ｍ
（ｍ＞０）のように表記される金属酸化物がある。ここで、Ｍは、ガリウム（Ｇａ）、ア
ルミニウム（Ａｌ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、コバルト（Ｃ
ｏ）などから選ばれた一の金属元素または複数の金属元素を示す。例えば、Ｍとしては、
Ｇａ、ＧａおよびＡｌ、ＧａおよびＦｅ、ＧａおよびＮｉ、ＧａおよびＭｎ、Ｇａおよび
Ｃｏなどを適用することができる。なお、上述の組成は結晶構造から導き出されるもので
あり、あくまでも一例に過ぎないことを付記する。
本実施の形態では、酸化物半導体層を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体成膜用タ
ーゲットを用いるスパッタ法により形成することとする。
酸化物半導体層の成膜は、減圧状態に保持された処理室内に基板を保持し、基板温度を、
好ましくは１００℃以上６００℃以下、より好ましくは２００℃以上４００℃以下として
行う。ここで、基板を加熱しながら酸化物半導体層を成膜することにより、酸化物半導体
層に含まれる不純物濃度を低減することができ、スパッタによる酸化物半導体層の損傷を
軽減することができる。
そして、処理室内の残留水分を除去しつつ水素や水などが除去されたスパッタガスを導入
し、金属酸化物をターゲットとして酸化物半導体層を成膜する。酸化物半導体層の成膜雰
囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または、希ガス（代表的に
はアルゴン）と酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、
水、水酸基、水素化物などの不純物の濃度が数ｐｐｍ程度（望ましくは数ｐｐｂ程度）に
まで除去された高純度ガス雰囲気とするのが好適である。
ここで、処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好
ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用い
ることができる。また、排気手段としては、ターボポンプにコールドトラップを加えたも
のであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（
Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気
されるため、当該成膜室で形成した酸化物半導体層に含まれる不純物の濃度を低減できる
。
酸化物半導体層の厚さは、２ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以
下となるように成膜する。なお、適用する酸化物半導体材料により適切な厚さは異なるか
ら、その厚さは用いる材料に応じて適宜選択すればよい。
また、酸化物半導体層の成膜においてパルス直流（ＤＣ）電源を用いることにより、成膜
時に発生する粉状物質（パーティクル、ゴミともいう）を軽減でき、且つ膜厚分布も均一
とすることができる。
なお、酸化物半導体層のスパッタ成膜条件としては、例えば、基板とターゲットの間との
距離が１７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（
酸素流量比率１００％）雰囲気、といった条件を適用することができる。
なお、酸化物半導体層をスパッタ法により形成する前には、アルゴンガスを導入してプラ
ズマを発生させる逆スパッタを行い、ゲート絶縁層１３８の表面に付着しているゴミを除
去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタ
ターゲットにイオンを衝突させるところ、逆に、処理表面にイオンを衝突させることによ
ってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては
、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、基板付近にプラズマを生成す
る方法などがある。なお、アルゴン雰囲気に代えて窒素雰囲気、ヘリウム雰囲気、酸素雰
囲気などを用いても良い。
上記酸化物半導体層のエッチングには、ドライエッチング、ウェットエッチングのいずれ
を用いても良い。もちろん、両方を組み合わせて用いることもできる。所望の形状にエッ
チングできるよう、材料に合わせてエッチング条件（エッチングガスやエッチング液、エ
ッチング時間、温度等）を適宜設定すればよい。
ドライエッチングに用いるエッチングガスには、例えば、塩素を含むガス（塩素系ガス、
例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭
素（ＣＣｌ４）など）などがある。また、フッ素を含むガス（フッ素系ガス、例えば四弗
化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン
（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈ
ｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いても良い。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ
ｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導
結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるよ
うに、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される
電力量、基板側の電極温度等）は適宜設定する。
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液など
を用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）などのエッチング液を用い
てもよい。
次いで、酸化物半導体層に第１の熱処理を行うことが望ましい。この第１の熱処理によっ
て酸化物半導体層の脱水化または脱水素化を行うことができる。第１の熱処理の温度は、
３００℃以上７５０℃以下、好ましくは４００℃以上７００℃以下とする。例えば、抵抗
発熱体などを用いた電気炉に基板を導入し、酸化物半導体層１４０に対して窒素雰囲気下
４５０℃において１時間の熱処理を行う。この間、酸化物半導体層１４０は、大気に触れ
ないようにし、水素（水などを含む）の再混入が行われないようにする。
なお、熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または
熱輻射によって、被処理物を加熱する装置であっても良い。例えば、ＬＲＴＡ（Ｌａｍｐ
Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ
Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎ
ｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライド
ランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水
銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置で
ある。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。気体としては、ア
ルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性
気体が用いられる。
例えば、第１の熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板
を投入し、数分間加熱した後、当該不活性ガス中から基板を取り出すＧＲＴＡ処理を行っ
てもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、短時間の
熱処理であるため、ガラス基板などの耐熱性が低い基板を用いる場合において、基板の歪
み点を超える温度条件であっても適用が可能となる。
なお、第１の熱処理は、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分
とする雰囲気であって、水素や水などが含まれない雰囲気で行うことが望ましい。例えば
、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、
６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち
、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
第１の熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層が結晶化
し、結晶を含む半導体層となる場合がある。また、第１の熱処理の条件、または酸化物半
導体層の材料によっては、結晶成分を含まない非晶質の酸化物半導体層となる場合もある
。
また、非晶質の表面に結晶層を設けることで、酸化物半導体層の電気的特性を変化させる
ことも可能である。例えば、電気的異方性を有する結晶粒が配向した結晶層を形成するこ
とで、酸化物半導体層の電気的特性を変化させることができる。このような結晶層は、そ
の形状から、板状結晶と呼ばれることもある。
酸化物半導体層１４０に対する第１の熱処理は、島状の酸化物半導体層１４０に加工する
前の酸化物半導体層に行うこともできる。その場合には、第１の熱処理後に、加熱装置か
ら基板を取り出し、フォトリソグラフィ工程を行うことになる。
なお、上記第１の熱処理は、酸化物半導体層１４０に対する脱水素化（脱水化）の効果が
あるから、脱水素化処理（脱水化処理）などと呼ぶこともできる。このような処理は、酸
化物半導体層の形成後、酸化物半導体層１４０上にソース電極またはドレイン電極を積層
させた後、ソース電極またはドレイン電極上に保護絶縁層を形成した後、などのタイミン
グにおいて行うことが可能である。また、このような処理は、一回に限らず複数回行って
も良い。
また、成膜雰囲気の制御などによって、水素が十分に低減された酸化物半導体層を得るこ
とができる場合などには、第１の熱処理は省略することも可能である。
次に、酸化物半導体層１４０に接するように、ソース電極またはドレイン電極１４２ａ、
ソース電極またはドレイン電極１４２ｂを形成する（図４（Ｆ）参照）。ソース電極また
はドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂは、酸化物半導体層１
４０を覆うように導電層を形成した後、当該導電層を選択的にエッチングすることにより
形成することができる。なお、材料およびエッチング条件によっては、当該工程において
、酸化物半導体層１４０の一部がエッチングされ、溝部（凹部）を有する酸化物半導体層
となることもある。
導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用
いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、
タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分
とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウ
ム、トリウムから選択されたいずれか一または複数の材料を用いてもよい。また、アルミ
ニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジ
ウムから選ばれた元素を単数、または複数組み合わせた材料を用いてもよい。導電層は、
単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、シリコンを含む
アルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、チタン
膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物とし
ては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化
インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化
インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、または、これらの金属酸化物材料にシ
リコン若しくは酸化シリコンを含有させたものを用いることができる。
トランジスタのチャネル長（Ｌ）は、ソース電極またはドレイン電極１４２ａの下端部と
、ソース電極またはドレイン電極１４２ｂの下端部との間隔によって決定される。チャネ
ル長（Ｌ）が２５ｎｍ未満において露光を行う場合には、数ｎｍ〜数１０ｎｍと極めて波
長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いてエッチング用マ
スク形成の露光を行うと良い。超紫外線による露光は、解像度が高く焦点深度も大きい。
従って、形成されるトランジスタのチャネル長（Ｌ）を１０ｎｍ以上１０００ｎｍ以下と
することも可能であり、回路の動作速度を高めると共に消費電力の低減を図ることができ
る。
なお、上述の工程の後には、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理
を行うのが望ましい。当該プラズマ処理によって、露出している酸化物半導体層の表面に
付着した水などが除去される。また、酸素とアルゴンの混合ガスなど、酸素を含有するガ
スを用いたプラズマ処理を行ってもよい。これによって酸化物半導体層に酸素を供給し、
酸素欠乏に起因するエネルギーギャップ中の欠陥準位を低減することが可能である。
次に、大気に触れさせることなく、酸化物半導体層１４０の一部に接する保護絶縁層１４
４を形成する（図４（Ｇ）参照）。
保護絶縁層１４４は、スパッタ法など、保護絶縁層１４４に水素や水などの不純物を混入
させない方法を適宜用いて形成することができる。また、その厚さは、１ｎｍ以上とする
。保護絶縁層１４４に用いることができる材料としては、酸化シリコン、窒化シリコン、
酸窒化シリコンなどがある。また、その構造は、単層構造としても良いし、積層構造とし
ても良い。保護絶縁層１４４を形成する際の基板温度は、室温以上３００℃以下とするの
が好ましく、雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または希ガ
ス（代表的にはアルゴン）と酸素の混合雰囲気とするのが好適である。
保護絶縁層１４４に水素が含まれると、その水素の酸化物半導体層１４０への侵入や、水
素による酸化物半導体層１４０中の酸素の引き抜き、などが生じ、酸化物半導体層１４０
のバックチャネル側が低抵抗化してしまい、寄生チャネルが形成されるおそれがある。よ
って、保護絶縁層１４４はできるだけ水素を含まないように、形成方法においては水素を
用いないことが望ましい。
例えば、保護絶縁層１４４をスパッタ法により形成する場合、スパッタガスとしては、水
素、水、水酸基、水素化物などの不純物の濃度が数ｐｐｍ程度（望ましくは数ｐｐｂ程度
）にまで除去された高純度ガスを用いる。また、処理室内の残留水分は除去しておくこと
が望ましい。
本実施の形態では、保護絶縁層１４４として酸化シリコンを含む絶縁層を、スパッタ法に
よって形成する。
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の熱処理（好ましくは２０
０℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行うのが望ましい。例えば
、窒素雰囲気下で２５０℃、１時間の第２の熱処理を行う。第２の熱処理を行うと、トラ
ンジスタの電気的特性のばらつきを低減することができる。また、第２の熱処理によって
、酸素を含む絶縁層から酸化物半導体層に酸素を供給し、酸素欠乏に起因するエネルギー
ギャップ中の欠陥準位を低減することも可能である。なお、第２の熱処理の雰囲気は、上
記に限らず、大気雰囲気などとしても良い。ただし、その場合には、酸化物半導体層中に
水素が混入しないよう、水素や水などを除去した雰囲気とすることが望ましい。また、第
２の熱処理は、必須の工程ではないから省略しても良い。
次に、保護絶縁層１４４上に、層間絶縁層１４６を形成する（図５（Ａ）参照）。層間絶
縁層１４６はＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコ
ン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル
等の無機絶縁材料を含む材料を用いて形成することができる。層間絶縁層１４６の形成後
には、その表面を、ＣＭＰやエッチングなどの方法によって平坦化しておくことが望まし
い。
次に、層間絶縁層１４６、保護絶縁層１４４、およびゲート絶縁層１３８に対し、電極１
３６ａ、電極１３６ｂ、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレ
イン電極１４２ｂにまで達する開口を形成し、当該開口に埋め込むように導電層１４８を
形成する（図５（Ｂ）参照）。上記開口はマスクを用いたエッチングなどの方法で形成す
ることができる。当該マスクは、フォトマスクを用いた露光などの方法によって形成する
ことが可能である。エッチングとしてはウェットエッチング、ドライエッチングのいずれ
を用いても良いが、微細加工の観点からは、ドライエッチングを用いることが好適である
。導電層１４８に用いる材料や導電層１４８の形成方法などは、導電層１３４の場合と同
様であるから、導電層１３４についての記載を参酌することができる。
導電層１４８を形成した後には、エッチングやＣＭＰといった方法を用いて導電層１４８
の一部を除去し、層間絶縁層１４６を露出させて、電極１５０ａ、電極１５０ｂ、電極１
５０ｃ、電極１５０ｄを形成する（図５（Ｃ）参照）。なお、上記導電層１４８の一部を
除去して電極１５０ａ、電極１５０ｂ、電極１５０ｃ、電極１５０ｄを形成する際には、
表面が平坦になるように加工することが望ましい。このように、層間絶縁層１４６、電極
１５０ａ、電極１５０ｂ、電極１５０ｃ、電極１５０ｄの表面を平坦化することにより、
後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能とな
る。
その後、絶縁層１５２を形成し、絶縁層１５２に、電極１５０ａ、電極１５０ｂ、電極１
５０ｃ、電極１５０ｄにまで達する開口を形成する。そして、当該開口に埋め込むように
導電層を形成した後、エッチングやＣＭＰなどの方法を用いて導電層の一部を除去し、絶
縁層１５２を露出させて、電極１５４ａ、電極１５４ｂ、電極１５４ｃを形成する（図５
（Ｄ）参照）。当該工程は、電極１３６ａ、電極１５０ａ等を形成する場合と同様である
から、詳細は省略する。
上述のような方法でトランジスタ１６２を作製した場合、酸化物半導体層１４０の水素濃
度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３
以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下となり、また、トランジスタ
１６２のオフ電流は１×１０−１３Ａ以下となり、オフ抵抗率は１×１０９Ω・ｍ以上（
または１×１０１０Ω・ｍ以上）となる。このような、水素濃度が十分に低減されて高純
度化され、酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導
体を用いることで、優れた特性のトランジスタ１６２を得ることができる。
なお、本実施の形態では、酸化物半導体以外の材料を用いたトランジスタと、酸化物半導
体を用いたトランジスタとの積層構造に係る半導体装置について説明したが、開示する発
明に用いることができる構造は、当該積層構造に限定されない。単層構造としても良いし
、２層以上の積層構造としても良い。例えば、酸化物半導体は電界効果移動度が比較的高
いため、半導体材料として酸化物半導体のみを用いた単層構造または積層構造の半導体装
置とすることが可能である。特に、結晶構造の酸化物半導体を用いる場合には、電界効果
移動度μは、μ＞１００ｃｍ２／Ｖ・ｓが可能であり、酸化物半導体のみを用いた半導体
装置も現実的なものといえる。そして、この場合、ガラス基板などの基板を用いて半導体
装置を形成することが可能である。
また、電極（配線）、絶縁層、半導体層などの配置や接続関係、配線幅、チャネル幅、チ
ャネル長、などの各種パラメータ、その他の条件については、半導体集積回路に要求され
る機能に応じて適宜変更することが可能である。例えば、半導体装置を単層構造で形成す
る場合の電極や配線などの構成は、積層構造の場合とは大きく異なる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、先の実施の形態において示した半導体装置とは異なる構成の半導体装
置について、図６および図７を参照して説明する。
〈半導体装置の回路構成および動作〉
図６には、本実施の形態に係る半導体装置の回路構成の例を示す。図６（Ａ）は、最も簡
単なＣＭＯＳ回路であるＣＭＯＳインバータ回路を用いた半導体装置の例であり、図６（
Ｂ）は、ＣＭＯＳインバータ回路を複数有する半導体装置の例である。
図６に示す半導体装置と、図１に示す半導体装置との相違点は、酸化物半導体を用いたス
イッチングトランジスタＳ１がバックゲートを有するか否かにある。図６に示す半導体装
置では、スイッチングトランジスタＳ１がバックゲートを有しているため、当該バックゲ
ートの電位を制御することで、スイッチングトランジスタＳ１のしきい値電圧を制御する
ことができる。これにより、オフ時のリーク電流を、実質的にゼロといえる程度にまで抑
制することが容易になる。
本実施の形態では、上述のようにスイッチングトランジスタＳ１がバックゲートを有して
いるため、制御端子Ｓ＿ＩＮ＿１、および制御端子Ｓ＿ＩＮ＿２の二つの制御端子が存在
する。制御端子Ｓ＿ＩＮ＿１には、先の実施の形態と同様、高電位または低電位が入力さ
れ、スイッチングトランジスタＳ１のオンとオフが切り替えられる。制御端子Ｓ＿ＩＮ＿
２に入力される電位は、スイッチングトランジスタＳ１のしきい値電圧が所望の値となる
ような電位であれば特に限定されない。一定の電位が入力されても良いし、変動する電位
が入力されても良い。また、接地電位のような電位を採用しても良い。
その他の構成や動作などについては、先の実施の形態において示す構成と同様であるから
省略する。
〈半導体装置の平面構成および断面構成〉
図７は、図６（Ａ）に示す半導体装置の構成（断面）の一例である。図７に示される半導
体装置は、下部に酸化物半導体以外の材料を用いたトランジスタ１６０（ＣＭＯＳインバ
ータ回路Ｃ１を構成するトランジスタ）を有し、上部に酸化物半導体を用いたトランジス
タ１６２（スイッチングトランジスタＳ１として機能するトランジスタ）を有する点にお
いて、図２に示される半導体装置と共通する。図２に示される半導体装置と、図７に示さ
れる半導体装置の相違点は、ゲート電極１３６ｃに加え、ゲート電極１４５を有するか否
かである。
各構成要素の詳細などは、先の実施の形態において示した半導体装置と同様である。保護
絶縁層１４４上の酸化物半導体層１４０と重畳する領域に設けられたゲート電極１４５は
、トランジスタ１６２のしきい値電圧を制御するための電界を生じさせる機能を有する。
これにより、トランジスタ１６２のオフ時のリーク電流を、実質的にゼロといえる程度に
まで抑制することが容易になる。なお、ここでは、ゲート電極１３６ｃによってトランジ
スタ１６２のオンとオフを切り替え、ゲート電極１４５によってしきい値電圧を制御する
構成としているが、これらの役割は入れ替えることが可能である。また、保護絶縁層１４
４は、ゲート絶縁層としての機能を併せ持つことになる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
（実施の形態３）
本実施の形態では、開示する発明の別の一態様である集積化された半導体装置について、
図８を参照して以下に説明する。
図８に、先の実施の形態（例えば実施の形態１）に示す半導体装置の変形例である集積化
された半導体装置１７０を示す。集積化された半導体装置１７０の具体例としては、ＣＰ
ＵやＭＰＵなどがある。
半導体装置１７０は、回路ブロック１７１〜回路ブロック１７４等の複数の回路ブロック
で構成されている。また、それぞれの回路ブロックは、スイッチング素子１８１、スイッ
チング素子１８２等の酸化物半導体を少なくとも一部に用いた素子を介して、それぞれ電
気的に接続されている。
回路ブロック１７１〜回路ブロック１７４には、例えば、上述のＣＭＯＳインバータ回路
Ｃ１〜Ｃｎなどを含む集積化された回路を適用することができる。また、ＤＲＡＭをはじ
めとするメモリ回路などを適用しても良い。各回路ブロックには、要求に応じて適切な機
能を与えることが必要である。
スイッチング素子１８１、スイッチング素子１８２には、例えば、上述のスイッチングト
ランジスタＳ１などを適用することができる。スイッチング素子１８１、スイッチング素
子１８２は、酸化物半導体、特に、高純度化された酸化物半導体を少なくとも一部に用い
て形成することが好ましい。
なお、図８に示す半導体装置１７０は、その構成を簡略化して示した一例にすぎず、実際
はその用途によって多種多様な構成をとる。
半導体装置１７０は、酸化物半導体、特に、高純度化された酸化物半導体を少なくとも一
部に用いて形成されており、待機電力が十分に抑制された半導体装置となっている。先の
実施の形態において説明したように、集積化され、複雑化した半導体装置では、待機電力
抑制の効果は非常に大きなものである。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
（実施の形態４）
次に、先の実施の形態（実施の形態１など）におけるスイッチングトランジスタＳ１とし
て用いることができる、酸化物半導体を用いたトランジスタの作製方法の別の一例につい
て、図９を参照して説明する。本実施の形態では、高純度化された酸化物半導体（特に非
晶質構造）を用いる場合について、詳細に説明する。なお、以下では、トップゲート型の
トランジスタを例に挙げて説明するが、トランジスタの構成をトップゲート型に限る必要
はない。
まず、下層基板２００上に絶縁層２０２を形成する。それから、絶縁層２０２上に酸化物
半導体層２０６を形成する（図９（Ａ）参照）。
例えば、下層基板２００は、先の実施の形態の半導体装置（図２など）における、層間絶
縁層１２８より下部の構造体とすることができる。その詳細については、先の実施の形態
を参酌することができる。
絶縁層２０２は下地として機能するものであり、先の実施の形態におけるゲート絶縁層１
３８や保護絶縁層１４４などと同様に形成することができる。詳細については、先の実施
の形態を参酌すればよい。なお、絶縁層２０２は、できるだけ水素や水を含まないように
形成することが望ましい。
酸化物半導体層２０６は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系や、三
元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−
Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ
系や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系
、Ｚｎ−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系や、単元系金属酸化物である
Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系などを用いて形成することができる。
中でも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料は、無電界時の抵抗が十分に高くオ
フ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体
装置に用いる半導体材料としては好適である。
上記酸化物半導体層は、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つｍは自然数でない）で表
記される薄膜を用いることができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選
ばれた一または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及び
Ｍｎ、またはＧａ及びＣｏなどがある。また、ＩｎＧａｘＺｎｙＯｚで表される材料を用
いることができる。ここで、ｘ、ｙ、ｚは任意の数である。また、ｘ、ｙ、ｚは整数であ
る必要はなく、非整数であっても良い。なお、ｘは０であっても良いが、ｙは０でないこ
とが望ましい。例えば、当該表記は、ｘが０であるＩｎ−Ｚｎ−Ｏを含んでいる。また、
本明細書でいうＩｎ−Ｇａ−Ｚｎ−Ｏで表記される酸化物半導体材料は、ＩｎＧａＯ３（
ＺｎＯ）ｍ（ｍ＞０、且つｍは自然数でない）であり、ｍが自然数でないことは、ＩＣＰ
−ＭＳ分析や、ＲＢＳ分析を用いて確認することができる。また、ｘ＝１、ｙ＝１で表記
される場合や、ｘ＝１、ｙ＝０．５で表記される場合などを含む。なお、上述の組成は結
晶構造から導き出されるものであり、あくまでも一例に過ぎないことを付記する。
本実施の形態では、非晶質構造の酸化物半導体層２０６を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸
化物半導体成膜用ターゲットを用いるスパッタ法により形成することとする。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体層２０６をスパッタ法で作製するためのターゲッ
トとしては、Ｉｎ：Ｇａ：Ｚｎ＝１：ｘ：ｙ（ｘは０以上、ｙは０．５以上５以下）の組
成式で表されるものを用いればよい。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［ａｔｏｍ
比］（ｘ＝１、ｙ＝１）、すなわち、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍ
ｏｌ比］の組成比を有するターゲットなどを用いても良い。また、Ｉｎ：Ｇａ：Ｚｎ＝１
：１：０．５［ａｔｏｍ比］（ｘ＝１、ｙ＝０．５）の組成比を有するターゲットや、Ｉ
ｎ：Ｇａ：Ｚｎ＝１：１：２［ａｔｏｍ比］（ｘ＝１、ｙ＝２）の組成比を有するターゲ
ットや、Ｉｎ：Ｇａ：Ｚｎ＝１：０：１［ａｔｏｍ比］（ｘ＝０、ｙ＝１）の組成比を有
するターゲットを用いることもできる。
酸化物半導体成膜用ターゲット中の金属酸化物の相対密度は８０％以上、好ましくは９５
％以上、さらに好ましくは９９．９％以上である。相対密度の高い酸化物半導体成膜用タ
ーゲットを用いることにより、緻密な構造の酸化物半導体層２０６を形成することが可能
である。
酸化物半導体層２０６の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲
気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である
。具体的には、例えば、水素、水、水酸基、水素化物などの不純物の濃度が数ｐｐｍ程度
（望ましくは数ｐｐｂ程度）にまで除去された高純度ガス雰囲気を用いるのが好適である
。
酸化物半導体層２０６の形成の際には、例えば、減圧状態に保持された処理室内に基板を
保持し、基板の温度が１００℃以上６００℃以下、好ましくは２００℃以上４００℃以下
となるように基板を熱する。そして、処理室内の水分を除去しつつ、水素や水などが除去
されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層２０６を形成する
。基板を熱しながら酸化物半導体層２０６を形成することにより、酸化物半導体層２０６
に含まれる不純物を低減することができる。また、スパッタによる酸化物半導体層２０６
の損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポン
プを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメー
ションポンプなどを用いることができる。また、ターボポンプにコールドトラップを加え
たものを用いてもよい。クライオポンプを用いて排気することで、処理室から水素や水な
どが除去されるため、酸化物半導体層２０６中の不純物濃度を低減できる。
酸化物半導体層２０６の形成条件としては、例えば、基板とターゲットの間との距離が１
７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素１０
０％）雰囲気、またはアルゴン（アルゴン１００％）雰囲気、または酸素とアルゴンの混
合雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用い
ると、成膜時に発生する粉状物質（パーティクル、ゴミともいう）を軽減でき、膜厚のば
らつきも小さくなるため好ましい。酸化物半導体層２０６の厚さは、２ｎｍ以上２００ｎ
ｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下とする。ただし、適用する酸化物半導体材料
や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用
途などに応じて選択すればよい。
なお、酸化物半導体層２０６をスパッタ法により形成する前には、アルゴンガスを導入し
てプラズマを発生させる逆スパッタを行い、絶縁層２０２の表面の付着物を除去するのが
好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲット
にイオンを衝突させるところ、逆に、処理表面にイオンを衝突させることによってその表
面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン
雰囲気下で処理表面側に高周波電圧を印加して、基板付近にプラズマを生成する方法など
がある。なお、アルゴン雰囲気に代えて窒素雰囲気、ヘリウム雰囲気、酸素雰囲気などを
用いても良い。
次に、マスクを用いたエッチングなどの方法によって酸化物半導体層２０６を加工して、
島状の酸化物半導体層２０６ａを形成する。
酸化物半導体層２０６のエッチングには、ドライエッチング、ウェットエッチングのいず
れを用いても良い。もちろん、その両方を組み合わせて用いることもできる。酸化物半導
体層を所望の形状にエッチングできるよう、材料に合わせてエッチング条件（エッチング
ガスやエッチング液、エッチング時間、温度等）は適宜設定する。詳細については、先の
実施の形態を参酌することができる。酸化物半導体層２０６のエッチングは、先の実施の
形態における酸化物半導体層のエッチングと同様に行うことができる。詳細については、
先の実施の形態を参酌すればよい。
その後、酸化物半導体層２０６ａに対して、熱処理（第１の熱処理）を行うことが望まし
い。この第１の熱処理によって酸化物半導体層２０６ａ中の、過剰な水素（水や水酸基を
含む）を除去し、酸化物半導体層の構造を整え、酸化物半導体層２０６ａ中のエネルギー
ギャップ中の欠陥準位を低減することができる。第１の熱処理の温度は、例えば、３００
℃以上７５０℃以下、または４００℃以上７００℃以下とする。
第１の熱処理は、例えば、抵抗発熱体などを用いた電気炉に下層基板２００を導入し、窒
素雰囲気下、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層２０
６ａは大気に触れないようにし、水や水素の混入が生じないようにする。
熱処理装置は電気炉に限る必要はなく、加熱されたガスなどの媒体からの熱伝導、または
熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、ＬＲＴＡ（Ｌａｍｐ
Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ
Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎ
ｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライド
ランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水
銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置で
ある。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、ア
ルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性
気体が用いられる。
例えば、第１の熱処理として、６５０℃〜７００℃の不活性ガス雰囲気中に基板を投入し
、数分間熱した後、当該不活性ガス雰囲気から基板を取り出すＧＲＴＡ処理を行ってもよ
い。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、短時間の熱処理
であるため、基板の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理
中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第
１の熱処理を行うことで、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減す
ることができるためである。
なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等
）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ま
しい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの
純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（
すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
いずれにしても、第１の熱処理によって不純物を低減し、ｉ型化または実質的にｉ型化さ
れた酸化物半導体層２０６ａを形成することで、極めて優れた特性のトランジスタを実現
することができる。
なお、第１の熱処理は、島状の酸化物半導体層２０６ａに加工する前の酸化物半導体層２
０６に行うこともできる。その場合には、第１の熱処理後に、加熱装置から下層基板２０
０を取り出し、フォトリソグラフィ工程を行うことになる。
第１の熱処理には水素や水を除去する効果があるから、第１の熱処理を、脱水化処理、脱
水素化処理などと呼ぶこともできる。当該脱水化処理、脱水素化処理は、酸化物半導体層
の形成後、酸化物半導体層２０６ａ上にソース電極またはドレイン電極を積層させた後、
などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素
化処理は、一回に限らず複数回行っても良い。
次に、酸化物半導体層２０６ａに接するように導電層を形成する。そして、導電層を選択
的にエッチングして、ソース電極またはドレイン電極２０８ａ、ソース電極またはドレイ
ン電極２０８ｂを形成する（図９（Ｂ）参照）。当該工程は、先の実施の形態のソース電
極またはドレイン電極１４２ａなどに関する工程と同様である。詳細については、先の実
施の形態を参酌することができる。
次に、酸化物半導体層２０６ａの一部に接するゲート絶縁層２１２を形成する。（図９（
Ｃ）参照）。詳細については、先の実施の形態のゲート絶縁層１３８に関する記載を参酌
することができる。
ゲート絶縁層２１２の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱
処理を行うのが望ましい。第２の熱処理の温度は、２００℃以上４５０℃以下、望ましく
は２５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の第２の
熱処理を行えばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のば
らつきを低減することができる。また、ゲート絶縁層２１２が酸素を含む場合、酸化物半
導体層２０６ａに酸素を供給し、該酸化物半導体層２０６ａの酸素欠損を補填して、ｉ型
（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することもできる。
なお、本実施の形態では、ゲート絶縁層２１２の形成後に第２の熱処理を行っているが、
第２の熱処理のタイミングはこれに特に限定されない。
次に、ゲート絶縁層２１２上の酸化物半導体層２０６ａと重畳する領域にゲート電極２１
４を形成する（図９（Ｄ）参照）。ゲート電極２１４は、ゲート絶縁層２１２上に導電層
を形成した後に、当該導電層を選択的にパターニングすることによって形成することがで
きる。詳細については、先の実施の形態のゲート電極１３６ｃやゲート電極１４５に関す
る記載を参酌することができる。
次に、ゲート絶縁層２１２およびゲート電極２１４上に、層間絶縁層２１６および層間絶
縁層２１８を形成する（図９（Ｅ）参照）。層間絶縁層２１６および層間絶縁層２１８は
、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化
シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶
縁材料を含む材料を用いて形成することができる。なお、本実施の形態では、層間絶縁層
２１６と層間絶縁層２１８の積層構造としているが、開示する発明の一態様はこれに限定
されない。１層としても良いし、２層以上の積層構造としても良い。
なお、上記層間絶縁層２１８は、その表面が平坦になるように形成することが望ましい。
表面が平坦になるように層間絶縁層２１８を形成することで、層間絶縁層２１８上に、電
極や配線などを好適に形成することができるためである。
以上により、高純度化された酸化物半導体層２０６ａを用いたトランジスタ２５０が完成
する。
図９（Ｅ）に示すトランジスタ２５０は、下層基板２００上に絶縁層２０２を介して設け
られた酸化物半導体層２０６ａと、酸化物半導体層２０６ａと電気的に接続するソース電
極またはドレイン電極２０８ａ、ソース電極またはドレイン電極２０８ｂと、酸化物半導
体層２０６ａ、ソース電極またはドレイン電極２０８ａ、ソース電極またはドレイン電極
２０８ｂを覆うゲート絶縁層２１２と、ゲート絶縁層２１２上のゲート電極２１４と、ゲ
ート絶縁層２１２およびゲート電極２１４上の層間絶縁層２１６と、層間絶縁層２１６上
の層間絶縁層２１８とを有する。
本実施の形態において示すトランジスタ２５０では、酸化物半導体層２０６ａが高純度化
されているため、その水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５
×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以
下となる。また、酸化物半導体層２０６ａのキャリア密度は、一般的なシリコンウェハに
おけるキャリア密度（１×１０１４／ｃｍ３程度）と比較して、十分に小さい値（例えば
、１×１０１２／ｃｍ３未満、より好ましくは、１．４５×１０１０／ｃｍ３未満）をと
る。そして、これにより、オフ電流が十分に小さくなる。例えば、チャネル長が１０μｍ
であり、酸化物半導体層の膜厚が３０ｎｍの場合において、ドレイン電圧が１Ｖ〜１０Ｖ
程度の範囲である場合、オフ電流（ゲート−ソース間の電圧を０Ｖ以下としたときのドレ
イン電流）は、１×１０−１３Ａ以下となる。または、室温でのオフ電流密度（オフ電流
をトランジスタのチャネル幅で除した値）は１００ａＡ（１ａＡ（アトアンペア）は１０
−１８Ａ（アンペア）を示す）／μｍ以下（好ましくは、１０ａＡ／μｍ以下、更に好ま
しくは１ａＡ／μｍ以下）となる。
なお、上述のトランジスタの特性は、オフ電流やオフ電流密度以外にも、オフ抵抗（トラ
ンジスタがオフのときの抵抗値）やオフ抵抗率（トランジスタがオフのときの抵抗率）を
用いて表現することができる。ここで、オフ抵抗Ｒは、オフ電流とドレイン電圧を用いて
、オームの法則から求められる値である。また、オフ抵抗率ρは、チャネル形成領域の断
面積Ａとチャネル長Ｌを用いて、ρ＝ＲＡ／Ｌから求められる値である。具体的には、上
述の場合、オフ抵抗率は１×１０９Ω・ｍ以上（または１×１０１０Ω・ｍ以上）となる
。なお、断面積Ａは、酸化物半導体層の厚さｄ、チャネル幅Ｗを用いて、Ａ＝ｄＷで表現
される。
このように高純度化され、真性化された酸化物半導体層２０６ａを用いることで、トラン
ジスタのオフ電流を十分に低減することができる。
なお、本実施の形態では、先の実施の形態に示すトランジスタ１６２に代えて、トランジ
スタ２５０を用いる場合を説明したが、開示する発明をこれに限定して解釈する必要はな
い。例えば、酸化物半導体の電気特性を十分に高めることで、集積回路を構成するトラン
ジスタを含むすべてのトランジスタに酸化物半導体を用いることも可能である。そして、
このような場合には、先の実施の形態に示すように積層構造である必要もない。ただし、
良好な回路動作を実現するために、酸化物半導体を含むトランジスタの電界効果移動度μ
は、μ＞１００ｃｍ２／Ｖ・ｓであることが望ましい。また、この場合、ガラス基板など
の基板を用いて半導体装置を形成することが可能である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態５）
次に、先の実施の形態（実施の形態１など）におけるスイッチングトランジスタＳ１とし
て用いることが可能な、酸化物半導体を用いたトランジスタの作製方法の別の一例につい
て、図１０を参照して説明する。本実施の形態では、酸化物半導体層として、結晶領域を
有する第１の酸化物半導体層と、第１の酸化物半導体層の結晶領域から結晶成長させた第
２の酸化物半導体層を用いる場合について、詳細に説明する。なお、以下では、トップゲ
ート型のトランジスタを例に挙げて説明するが、トランジスタの構成をトップゲート型に
限る必要はない。
まず、下層基板３００上に絶縁層３０２を形成する。それから、絶縁層３０２上に第１の
酸化物半導体層を成膜し、第１の熱処理によって少なくとも第１の酸化物半導体層の表面
を含む領域を結晶化させて、第１の酸化物半導体層３０４を形成する（図１０（Ａ）参照
）。
例えば、下層基板３００は、先の実施の形態の半導体装置（図２など）における、層間絶
縁層１２８より下部の構造体とすることができる。その詳細については、先の実施の形態
を参酌することができる。
絶縁層３０２は下地として機能するものであり、先の実施の形態におけるゲート絶縁層１
３８や保護絶縁層１４４などと同様に形成することができる。詳細については、先の実施
の形態を参酌すればよい。なお、絶縁層３０２は、できるだけ水素や水を含まないように
形成することが望ましい。
第１の酸化物半導体層３０４は、先の実施の形態における酸化物半導体層２０６と同様に
形成することができる。第１の酸化物半導体層３０４およびその成膜方法の詳細について
は、先の実施の形態を参酌すればよい。ただし、本実施の形態では、第１の熱処理によっ
て第１の酸化物半導体層３０４を意図的に結晶化させるため、結晶化が生じやすい酸化物
半導体成膜用ターゲットを用いて第１の酸化物半導体層３０４を形成することが望ましい
。また、第１の酸化物半導体層３０４の厚さは、３ｎｍ以上１５ｎｍ以下とするのが望ま
しい。本実施の形態では一例として５ｎｍの厚さとする。ただし、適用する酸化物半導体
材料や半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や
用途などに応じて選択すればよい。
第１の熱処理の温度は、４５０℃以上８５０℃以下、好ましくは５５０℃以上７５０℃以
下とする。また、熱処理の時間は、１分以上２４時間以下とすることが望ましい。また、
第１の熱処理の雰囲気は、水素や水などを含まない雰囲気とすることが望ましい。例えば
、水が十分に除去された、窒素雰囲気、酸素雰囲気、希ガス（ヘリウム、ネオン、アルゴ
ン等）雰囲気などとすることができる。
熱処理装置は、電気炉の他、加熱されたガスなどの媒体からの熱伝導、または熱輻射によ
って、被処理物を加熱する装置を用いることができる。例えば、ＬＲＴＡ（Ｌａｍｐ Ｒ
ａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈ
ｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａ
ｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドラン
プ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ラ
ンプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である
。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴ
ンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体
が用いられる。
上述の第１の熱処理によって、少なくとも第１の酸化物半導体層３０４の表面を含む領域
が結晶化する。当該結晶領域は、第１の酸化物半導体層３０４の表面から、第１の酸化物
半導体層３０４の内部に向かって結晶成長が進行することにより形成される領域である。
なお、当該結晶領域は、平均厚さが２ｎｍ以上１０ｎｍ以下の板状結晶を含む場合がある
。また、当該結晶領域は、酸化物半導体層の表面に対して垂直方向にｃ軸が配向する結晶
を含む場合がある。
また、第１の熱処理によって結晶領域を形成すると共に、第１の酸化物半導体層３０４中
の水素（水や水酸基を含む）などを除去することが望ましい。水素などの除去を行う場合
には、純度が、６Ｎ（９９．９９９９％）以上（即ち不純物の濃度が１ｐｐｍ以下）の窒
素雰囲気、酸素雰囲気、希ガス（ヘリウム、ネオン、アルゴン等）雰囲気などにおいて第
１の熱処理を行うと良い。より望ましくは、純度が７Ｎ（９９．９９９９９％）以上（即
ち不純物の濃度が０．１ｐｐｍ以下）の雰囲気である。また、Ｈ２Ｏが２０ｐｐｍ以下の
超乾燥空気中で、好ましくは、Ｈ２Ｏが１ｐｐｍ以下の超乾燥空気中で、第１の熱処理を
行っても良い。
また、第１の熱処理により結晶領域を形成すると共に、第１の酸化物半導体層３０４に酸
素を供給することが望ましい。例えば、熱処理の雰囲気を酸素雰囲気などに変更すること
で、第１の酸化物半導体層３０４に酸素を供給することができる。
本実施の形態では、第１の熱処理として、窒素雰囲気下で７００℃、１時間の熱処理を行
って酸化物半導体層から水素などを除去した後、雰囲気を酸素雰囲気に切り替えることで
、第１の酸化物半導体層３０４の内部に酸素を供給する。なお、第１の熱処理の主たる目
的は結晶領域の形成にあるから、水素などの除去や、酸素の供給を目的とする処理は別に
行うこともできる。例えば、水素などを除去するため熱処理や、酸素を供給する処理を行
った後に、結晶化のための熱処理を行うことが可能である。
このような第１の熱処理によって、結晶領域を有し、水素（水や水酸基を含む）などが除
去され、酸素が供給された第１の酸化物半導体層３０４が得られる。
次に、少なくとも表面を含む領域に結晶領域を有する第１の酸化物半導体層３０４上に、
第２の酸化物半導体層３０６を形成する（図１０（Ｂ）参照）。
第２の酸化物半導体層３０６は、先の実施の形態における酸化物半導体層２０６と同様に
形成することができる。第２の酸化物半導体層３０６およびその成膜方法の詳細について
は、先の実施の形態を参酌すればよい。ただし、第２の酸化物半導体層３０６は、第１の
酸化物半導体層３０４より厚く形成することが望ましい。また、第１の酸化物半導体層３
０４と第２の酸化物半導体層３０６の厚さの和が３ｎｍ以上５０ｎｍ以下となるように、
第２の酸化物半導体層３０６を形成することが望ましい。なお、適用する酸化物半導体材
料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や
用途などに応じて選択すればよい。
第２の酸化物半導体層３０６には、第１の酸化物半導体層３０４と同一主成分の材料、例
えば、結晶化後の格子定数が近接した材料（格子定数のミスマッチが１％以下）を用いる
ことが望ましい。同一主成分の材料を用いる場合には、第２の酸化物半導体層３０６の結
晶化において、第１の酸化物半導体層３０４の結晶領域を種とする結晶成長が進行しやす
いためである。さらに、同一主成分材料である場合には、第１の酸化物半導体層３０４と
第２の酸化物半導体層３０６との間の界面物性や電気的特性も良好になる。
なお、結晶化によって所望の膜質が得られる場合には、異なる主成分の材料を用いて第２
の酸化物半導体層３０６を形成しても良い。
次に、第２の酸化物半導体層３０６に第２の熱処理を行い、第１の酸化物半導体層３０４
の結晶領域を種として結晶成長させて、第２の酸化物半導体層３０６ａを形成する（図１
０（Ｃ）参照）。
第２の熱処理の温度は、４５０℃以上８５０℃以下、好ましくは６００℃以上７００℃以
下とする。第２の熱処理の加熱時間は１分以上１００時間以下とし、好ましくは５時間以
上２０時間以下とし、代表的には１０時間とする。なお、第２の熱処理においても、熱処
理の雰囲気には、水素や水などが含まれないことが望ましい。
雰囲気の詳細および熱処理による効果は、第１の熱処理と同様である。また、用いること
ができる熱処理装置も、第１の熱処理の場合と同様である。例えば、第２の熱処理の昇温
時には炉の内部を窒素雰囲気とし、冷却時には炉の内部を酸素雰囲気とすることで、窒素
雰囲気で水素などの除去を、酸素雰囲気で酸素の供給を行うことができる。
上述のような第２の熱処理を行うことにより、第１の酸化物半導体層３０４に形成された
結晶領域から第２の酸化物半導体層３０６全体に結晶成長を進行させて、第２の酸化物半
導体層３０６ａを形成することができる。また、水素（水や水酸基を含む）などが除去さ
れ、酸素が供給された第２の酸化物半導体層３０６ａを形成することができる。また、第
２の熱処理によって、第１の酸化物半導体層３０４の結晶領域の配向性を高めることが可
能である。
例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料を第２の酸化物半導体層３０６ａに
用いる場合、第２の酸化物半導体層３０６ａは、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ＞０、且
つｍは自然数でない）で表される結晶や、Ｉｎ２Ｇａ２ＺｎＯ７（Ｉｎ：Ｇａ：Ｚｎ：Ｏ
＝２：２：１：７）で表される結晶などを含み得る。このような結晶は、第２の熱処理に
よって、そのｃ軸（ｃ−ａｘｉｓ）が、第２の酸化物半導体層３０６ｂの表面と垂直方向
をとるように配向する。
ここで、上述の結晶は、Ｉｎ、Ｇａ、Ｚｎのいずれかを含有し、ａ軸（ａ−ａｘｉｓ）お
よびｂ軸（ｂ−ａｘｉｓ）に平行なレイヤーの積層構造として捉えることができる。具体
的には、上述の結晶は、Ｉｎを含有するレイヤーと、Ｉｎを含有しないレイヤー（Ｇａま
たはＺｎを含有するレイヤー）が、ｃ軸方向に積層された構造を有する。上記酸化物半導
体層は、結晶性を有する領域を含み、当該結晶性を有する領域は、ａ−ｂ面が膜表面に概
略平行であり、ｃ軸が膜表面に概略垂直である結晶よりなる。つまり、当該酸化物半導体
層に含まれる結晶性を有する領域は、ｃ軸配向している。また、このようにｃ軸が配向し
た結晶性を有する領域を含むので、当該酸化物半導体層を、ＣＡＡＣ（Ｃ Ａｘｉｓ Ａ
ｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と
もよぶ。つまり、当該結晶性を有する領域を含む酸化物半導体層は非単結晶であり、且つ
膜全体は非晶質状態とはならない。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体結晶では、Ｉｎを含有するレイヤーの、ａ軸およ
びｂ軸に平行な方向に関する導電性は良好である。これは、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸
化物半導体結晶では電気伝導が主としてＩｎによって制御されること、および、一のＩｎ
の５ｓ軌道が、隣接するＩｎの５ｓ軌道と重なりを有することにより、キャリアパスが形
成されることによる。
また、第１の酸化物半導体層３０４が絶縁層３０２との界面に非晶質領域を有するような
構造の場合、第２の熱処理を行うことにより、第１の酸化物半導体層３０４の表面に形成
されている結晶領域から第１の酸化物半導体層３０４の下方に向かって結晶成長が進行し
、該非晶質領域が結晶化される場合もある。なお、絶縁層３０２を構成する材料や、第２
の熱処理の条件などによっては、該非晶質領域が残存する場合もある。
第１の酸化物半導体層３０４と第２の酸化物半導体層３０６とに同一主成分の酸化物半導
体材料を用いる場合、図１０（Ｃ）に示すように、第１の酸化物半導体層３０４と、第２
の酸化物半導体層３０６ａとが、同一の結晶構造を有する場合がある。このため、図１０
（Ｃ）では点線で示したが、第１の酸化物半導体層３０４と第２の酸化物半導体層３０６
ａの境界が判別できなくなり、第１の酸化物半導体層３０４と第２の酸化物半導体層３０
６ａを同一の層と見なせる場合もある。
次に、マスクを用いたエッチングなどの方法によって第１の酸化物半導体層３０４および
第２の酸化物半導体層３０６ａを加工して、島状の第１の酸化物半導体層３０４ａおよび
第２の酸化物半導体層３０６ｂを形成する（図１０（Ｄ）参照）。
第１の酸化物半導体層３０４および第２の酸化物半導体層３０６ａのエッチングには、ド
ライエッチング、ウェットエッチングのいずれを用いても良い。もちろん、その両方を組
み合わせて用いることもできる。酸化物半導体層を所望の形状にエッチングできるよう、
材料に合わせてエッチング条件（エッチングガスやエッチング液、エッチング時間、温度
等）は適宜設定する。第１の酸化物半導体層３０４および第２の酸化物半導体層３０６ａ
のエッチングは、先の実施の形態における酸化物半導体層のエッチングと同様に行うこと
ができる。詳細については、先の実施の形態を参酌すればよい。
なお、酸化物半導体層のうち、チャネル形成領域となる領域は、平坦な表面を有している
ことが望ましい。例えば、第２の酸化物半導体層３０６ｂの表面の高低差は、ゲート電極
と重畳する領域（チャネル形成領域）において、１ｎｍ以下（好ましくは０．２ｎｍ以下
）であると好適である。
次に、第２の酸化物半導体層３０６ｂに接するように導電層を形成する。それから、該導
電層を選択的にエッチングして、ソース電極またはドレイン電極３０８ａ、ソース電極ま
たはドレイン電極３０８ｂを形成する（図１０（Ｄ）参照）。ソース電極またはドレイン
電極３０８ａ、ソース電極またはドレイン電極３０８ｂは、先の実施の形態におけるソー
ス電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと同様に形
成することができる。詳細については、先の実施の形態を参酌すればよい。
また、図１０（Ｄ）に示す工程で、第１の酸化物半導体層３０４ａおよび第２の酸化物半
導体層３０６ｂの側面において、ソース電極またはドレイン電極３０８ａ、ソース電極ま
たはドレイン電極３０８ｂと接する結晶層が非晶質状態となることもある。このため、第
１の酸化物半導体層３０４ａおよび第２の酸化物半導体層３０６ｂのすべての領域が結晶
構造であるとは限らない。
次に、第２の酸化物半導体層３０６ｂの一部に接するゲート絶縁層３１２を形成する。ゲ
ート絶縁層３１２は、ＣＶＤ法やスパッタ法等を用いて形成することができる。その後、
ゲート絶縁層３１２上の、第１の酸化物半導体層３０４ａおよび第２の酸化物半導体層３
０６ｂと重畳する領域にゲート電極３１４を形成する。そして、ゲート絶縁層３１２およ
びゲート電極３１４上に、層間絶縁層３１６および層間絶縁層３１８を形成する（図１０
（Ｅ）参照）。ゲート絶縁層３１２、ゲート電極３１４、層間絶縁層３１６および層間絶
縁層３１８は、先の実施の形態におけるゲート絶縁層１３８、ゲート電極１３６ｃ、ゲー
ト電極１４５、層間絶縁層２１６、層間絶縁層２１８などと同様に形成することができる
。詳細については、先の実施の形態を参酌すればよい。
ゲート絶縁層３１２の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第３の熱
処理を行うのが望ましい。第３の熱処理の温度は、２００℃以上４５０℃以下、望ましく
は２５０℃以上３５０℃以下である。例えば、酸素を含む雰囲気下で２５０℃、１時間の
熱処理を行えばよい。第３の熱処理を行うことによって、トランジスタの電気的特性のば
らつきを軽減することができる。また、ゲート絶縁層３１２が酸素を含む絶縁層である場
合、第２の酸化物半導体層３０６ｂに酸素を供給し、第２の酸化物半導体層３０６ｂの酸
素欠損を補填して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成
することもできる。
なお、本実施の形態では、ゲート絶縁層３１２の形成後に第３の熱処理を行っているが、
第３の熱処理のタイミングはこれに限定されない。また、第２の熱処理など、他の処理に
よって第２の酸化物半導体層に酸素を供給している場合には、第３の熱処理は省略しても
良い。
以上により、第１の酸化物半導体層３０４ａ、および、第１の酸化物半導体層３０４ａの
結晶領域から結晶成長させた第２の酸化物半導体層３０６ｂを用いたトランジスタ３５０
が完成する。
図１０（Ｅ）に示すトランジスタ３５０は、下層基板３００上に絶縁層３０２を介して設
けられた第１の酸化物半導体層３０４ａと、第１の酸化物半導体層３０４ａ上に設けられ
た第２の酸化物半導体層３０６ｂと、第２の酸化物半導体層３０６ｂと電気的に接続する
ソース電極またはドレイン電極３０８ａ、ソース電極またはドレイン電極３０８ｂと、第
２の酸化物半導体層３０６ｂ、ソース電極またはドレイン電極３０８ａ、ソース電極また
はドレイン電極３０８ｂを覆うゲート絶縁層３１２と、ゲート絶縁層３１２上のゲート電
極３１４と、ゲート絶縁層３１２およびゲート電極３１４上に層間絶縁層３１６と、層間
絶縁層３１６上に層間絶縁層３１８とを有する。
本実施の形態において示すトランジスタ３５０では、第１の酸化物半導体層３０４ａおよ
び第２の酸化物半導体層３０６ｂが高純度化されているため、その水素濃度は、５×１０
１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望
ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下となる。また、酸化物半導体層２０６ａの
キャリア密度は、一般的なシリコンウェハにおけるキャリア密度（１×１０１４／ｃｍ３
程度）と比較して、十分に小さい値（例えば、１×１０１２／ｃｍ３未満、より好ましく
は、１．４５×１０１０／ｃｍ３未満）をとる。そして、これにより、オフ電流が十分に
小さくなる。例えば、チャネル長が１０μｍであり、酸化物半導体層の膜厚が３０ｎｍの
場合において、ドレイン電圧が１Ｖ〜１０Ｖ程度の範囲である場合、オフ電流（ゲート−
ソース間の電圧を０Ｖ以下としたときのドレイン電流）は、１×１０−１３Ａ以下となる
。または、室温でのオフ電流密度（オフ電流をトランジスタのチャネル幅で除した値）は
１００ａＡ（１ａＡ（アトアンペア）は１０−１８Ａ（アンペア）を示す）／μｍ以下（
好ましくは、１０ａＡ／μｍ以下、更に好ましくは１ａＡ／μｍ以下）となる。
なお、上述のトランジスタの特性は、オフ電流やオフ電流密度以外にも、オフ抵抗（トラ
ンジスタがオフのときの抵抗値）やオフ抵抗率（トランジスタがオフのときの抵抗率）を
用いて表現することができる。ここで、オフ抵抗Ｒは、オフ電流とドレイン電圧を用いて
、オームの法則から求められる値である。また、オフ抵抗率ρは、チャネル形成領域の断
面積Ａとチャネル長Ｌを用いて、ρ＝ＲＡ／Ｌから求められる値である。具体的には、上
述の場合、オフ抵抗率は１×１０９Ω・ｍ以上（または１×１０１０Ω・ｍ以上）となる
。なお、断面積Ａは、酸化物半導体層の厚さｄ、チャネル幅Ｗを用いて、Ａ＝ｄＷで表現
される。
このように高純度化され、真性化された第１の酸化物半導体層３０４ａおよび第２の酸化
物半導体層３０６ｂを用いることで、トランジスタのオフ電流を十分に低減することがで
きる。
さらに、本実施の形態では、酸化物半導体層として、結晶領域を有する第１の酸化物半導
体層３０４ａと、第１の酸化物半導体層３０４ａの結晶領域から結晶成長させた第２の酸
化物半導体層３０６ｂを用いているため、電界効果移動度を向上させ、良好な電気特性を
有するトランジスタを実現することができる。
なお、本実施の形態では、先の実施の形態に示すトランジスタ１６２に代えて、トランジ
スタ３５０を用いる場合を説明したが、開示する発明をこれに限定して解釈する必要はな
い。例えば、本実施の形態に示すトランジスタ３５０は、結晶領域を有する第１の酸化物
半導体層３０４ａ、および第１の酸化物半導体層３０４ａの結晶領域から結晶成長させた
第２の酸化物半導体層３０６ｂを用いており、良好な電界効果移動度を有するので、集積
回路を構成するトランジスタを含むすべてのトランジスタに酸化物半導体を用いることが
可能である。そして、このような場合には、先の実施の形態に示すように積層構造である
必要もない。ただし、良好な回路動作を実現するために、酸化物半導体の電界効果移動度
μは、μ＞１００ｃｍ２／Ｖ・ｓであることが望ましい。そして、この場合、ガラス基板
などの基板を用いて半導体装置を形成することが可能である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態６）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合に
ついて、図１１を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯
電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含
む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレ
ビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用す
る場合について説明する。
図１１（Ａ）は、ノート型のパーソナルコンピュータであり、筐体４０１、筐体４０２、
表示部４０３、キーボード４０４などによって構成されている。筐体４０１と筐体４０２
内には、先の実施の形態に示す半導体装置が設けられている。そのため、消費電力を十分
に低減したノート型のパーソナルコンピュータが実現される。
図１１（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体４１１には、表示部４１３と、外
部インターフェイス４１５と、操作ボタン４１４等が設けられている。また、携帯情報端
末を操作するスタイラス４１２などを備えている。本体４１１内には、先の実施の形態に
示す半導体装置が設けられている。そのため、消費電力を十分に低減した携帯情報端末が
実現される。
図１１（Ｃ）は、電子ペーパーを実装した電子書籍４２０であり、筐体４２１と筐体４２
３の２つの筐体で構成されている。筐体４２１と筐体４２３は、軸部４３７により接続さ
れており、該軸部４３７を軸として開閉動作を行うことができる。このような構成により
、紙の書籍のような動作を行うことができる。また、筐体４２１は、電源４３１、操作キ
ー４３３、スピーカー４３５などを備えている。筐体４２１、筐体４２３の少なくとも一
には、先の実施の形態に示す半導体装置が設けられている。そのため、消費電力を十分に
低減した電子書籍が実現される。
図１１（Ｄ）は、携帯電話機であり、筐体４４０と筐体４４１の２つの筐体で構成されて
いる。さらに、筐体４４０と筐体４４１は、スライドし、図１１（Ｄ）のように展開して
いる状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。ま
た、筐体４４１は、表示パネル４４２、スピーカー４４３、マイクロフォン４４４、ポイ
ンティングデバイス４４６、カメラ用レンズ４４７、外部接続端子４４８などを備えてい
る。また、表示パネル４４２はタッチパネル機能を備えており、図１１（Ｄ）には映像表
示されている複数の操作キー４４５を点線で示している。また、筐体４４０は、携帯電話
機の充電を行う太陽電池セル４４９、外部メモリスロット４５０などを備えている。また
、アンテナは、筐体４４１に内蔵されている。筐体４４０と筐体４４１の少なくとも一に
は、先の実施の形態に示す半導体装置が設けられている。そのため、待機電力を十分に低
減した携帯電話機が実現される。
図１１（Ｅ）は、デジタルカメラであり、本体４６１、表示部４６７、接眼部４６３、操
作スイッチ４６４、表示部４６５、バッテリー４６６などによって構成されている。本体
４６１内には、先の実施の形態に示す半導体装置が設けられている。そのため、消費電力
を十分に低減したデジタルカメラが実現される。
図１１（Ｆ）は、テレビジョン装置４７０であり、筐体４７１、表示部４７３、スタンド
４７５などで構成されている。テレビジョン装置４７０の操作は、筐体４７１が備えるス
イッチや、リモコン操作機４８０により行うことができる。筐体４７１およびリモコン操
作機４８０には、先の実施の形態に示す半導体装置が搭載されている。そのため、消費電
力を十分に低減したテレビジョン装置が実現される。
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る集積回路が搭載
されている。このため、待機電力を十分に抑制し、消費電力を低減した電子機器が実現さ
れる。
１００ 基板
１０２ 保護層
１０４ 半導体領域
１０６ 素子分離絶縁層
１０８ ゲート絶縁層
１１０ ゲート電極
１１２ 絶縁層
１１４ 不純物領域
１１６ チャネル形成領域
１１８ サイドウォール絶縁層
１２０ 高濃度不純物領域
１２２ 金属層
１２４ 金属化合物領域
１２６ 層間絶縁層
１２８ 層間絶縁層
１３０ａ ソース電極またはドレイン電極
１３０ｂ ソース電極またはドレイン電極
１３２ 絶縁層
１３４ 導電層
１３６ａ 電極
１３６ｂ 電極
１３６ｃ ゲート電極
１３８ ゲート絶縁層
１４０ 酸化物半導体層
１４２ａ ソース電極またはドレイン電極
１４２ｂ ソース電極またはドレイン電極
１４４ 保護絶縁層
１４５ ゲート電極
１４６ 層間絶縁層
１４８ 導電層
１５０ａ 電極
１５０ｂ 電極
１５０ｃ 電極
１５０ｄ 電極
１５２ 絶縁層
１５４ａ 電極
１５４ｂ 電極
１５４ｃ 電極
１６０ トランジスタ
１６２ トランジスタ
１７０ 半導体装置
１７１ 回路ブロック
１７２ 回路ブロック
１７３ 回路ブロック
１７４ 回路ブロック
１８１ スイッチング素子
１８２ スイッチング素子
２００ 下層基板
２０２ 絶縁層
２０６ 酸化物半導体層
２０６ａ 酸化物半導体層
２０８ａ ソース電極またはドレイン電極
２０８ｂ ソース電極またはドレイン電極
２１２ ゲート絶縁層
２１４ ゲート電極
２１６ 層間絶縁層
２１８ 層間絶縁層
２５０ トランジスタ
３００ 下層基板
３０２ 絶縁層
３０４ 第１の酸化物半導体層
３０４ａ 第１の酸化物半導体層
３０６ 第２の酸化物半導体層
３０６ａ 第２の酸化物半導体層
３０６ｂ 第２の酸化物半導体層
３０８ａ ソース電極またはドレイン電極
３０８ｂ ソース電極またはドレイン電極
３１２ ゲート絶縁層
３１４ ゲート電極
３１６ 層間絶縁層
３１８ 層間絶縁層
３５０ トランジスタ
４０１ 筐体
４０２ 筐体
４０３ 表示部
４０４ キーボード
４１１ 本体
４１２ スタイラス
４１３ 表示部
４１４ 操作ボタン
４１５ 外部インターフェイス
４２０ 電子書籍
４２１ 筐体
４２３ 筐体
４３１ 電源
４３３ 操作キー
４３５ スピーカー
４３７ 軸部
４４０ 筐体
４４１ 筐体
４４２ 表示パネル
４４３ スピーカー
４４４ マイクロフォン
４４５ 操作キー
４４６ ポインティングデバイス
４４７ カメラ用レンズ
４４８ 外部接続端子
４４９ 太陽電池セル
４５０ 外部メモリスロット
４６１ 本体
４６３ 接眼部
４６４ 操作スイッチ
４６５ 表示部
４６６ バッテリー
４６７ 表示部
４７０ テレビジョン装置
４７１ 筐体
４７３ 表示部
４７５ スタンド
４８０ リモコン操作機

Claims (3)

  1. 第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第１の配線と、第２の配線と、を有し、
    前記第１のトランジスタのゲートは、前記第２のトランジスタのゲートと電気的に接続され、
    前記第１のトランジスタのソース又はドレインの一方は、前記第１の配線と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続され、
    前記第１のトランジスタ及び前記第２のトランジスタは、結晶性を有するシリコンを有し、
    前記第３のトランジスタは、第１の酸化物半導体層と、第２の酸化物半導体層と、を有し、
    前記第１の酸化物半導体層上方に前記第２の酸化物半導体層を有し、
    前記第１の酸化物半導体層は、スパッタ法を用いて形成され、インジウムとガリウムと亜鉛と酸素とを主成分とし、非単結晶であって、表面に垂直な方向に沿うようにｃ軸配向した第１の領域を有し、
    前記第２の酸化物半導体層は、スパッタ法を用いて形成され、インジウムとガリウムと亜鉛と酸素とを主成分とし、非単結晶であって、表面に垂直な方向に沿うようにｃ軸配向した第２の領域を有し、
    前記第１の領域の格子定数と前記第２の領域の格子定数とは異なり、
    前記第１の領域の格子定数と前記第２の領域の格子定数のミスマッチは１％以下であることを特徴とする半導体装置。
  2. 第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第１の配線と、第２の配線と、を有し、
    前記第１のトランジスタと、前記第２のトランジスタと、前記第３のトランジスタは、前記第１の配線と前記第２の配線の間に、直列に電気的に接続され、
    前記第１のトランジスタのゲートは、前記第２のトランジスタのゲートと電気的に接続され、
    前記第１のトランジスタ及び前記第２のトランジスタは、結晶性を有するシリコンを有し、
    前記第３のトランジスタは、第１の酸化物半導体層と、第２の酸化物半導体層と、を有し、
    前記第１の酸化物半導体層上方に前記第２の酸化物半導体層を有し、
    前記第１の酸化物半導体層は、スパッタ法を用いて形成され、インジウムとガリウムと亜鉛と酸素とを主成分とし、非単結晶であって、表面に垂直な方向に沿うようにｃ軸配向した第１の領域を有し、
    前記第２の酸化物半導体層は、スパッタ法を用いて形成され、インジウムとガリウムと亜鉛と酸素とを主成分とし、非単結晶であって、表面に垂直な方向に沿うようにｃ軸配向した第２の領域を有し、
    前記第１の領域の格子定数と前記第２の領域の格子定数とは異なり、
    前記第１の領域の格子定数と前記第２の領域の格子定数のミスマッチは１％以下であることを特徴とする半導体装置。
  3. トランジスタは、第１の酸化物半導体層と、第２の酸化物半導体層と、を有し、
    前記第１の酸化物半導体層上方に前記第２の酸化物半導体層を有し、
    前記第１の酸化物半導体層は、スパッタ法を用いて形成され、インジウムとガリウムと亜鉛と酸素とを主成分とし、非単結晶であって、表面に垂直な方向に沿うようにｃ軸配向した第１の領域を有し、
    前記第２の酸化物半導体層は、スパッタ法を用いて形成され、インジウムとガリウムと亜鉛と酸素とを主成分とし、非単結晶であって、表面に垂直な方向に沿うようにｃ軸配向した第２の領域を有し、
    前記第１の領域の格子定数と前記第２の領域の格子定数とは異なり、
    前記第１の領域の格子定数と前記第２の領域の格子定数のミスマッチは１％以下であることを特徴とする半導体装置。
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