JPH05210976A

JPH05210976A - 半導体集積回路

Info

Publication number: JPH05210976A
Application number: JP4294799A
Authority: JP
Inventors: Takayuki Kawahara; 尊之河原; Yoshiki Kawajiri; 良樹川尻; Takesada Akiba; 武定秋葉; Shinji Horiguchi; 真志堀口; Takao Watabe; 隆夫渡部; Goro Kitsukawa; 五郎橘川; Yasushi Kawase; 靖川瀬; Riichi Tachibana; 利一立花; Masakazu Aoki; 正和青木
Original assignee: Hitachi Device Engineering Co Ltd; Hitachi Ltd; Hitachi Consumer Electronics Co Ltd
Current assignee: Hitachi Ltd; Hitachi Consumer Electronics Co Ltd; Japan Display Inc
Priority date: 1991-11-08
Filing date: 1992-11-04
Publication date: 1993-08-20
Anticipated expiration: 2015-11-27
Also published as: JP3112047B2

Abstract

(57)【要約】【目的】微細ＭＯＳトランジスタを用いた複数のＣＭ
ＯＳ回路Ｃｉを用いた半導体集積回路において待機時の
消費電流を低減する。【構成】待機時にオフとされる電源スイッチを構成す
るスイッチングトランジスタＳ１のリーク電流が複数の
ＣＭＯＳ回路Ｃｉのオフ状態のｐチャネルまたはｎチャ
ネルのＭＯＳのサブスレッショルド電流の総和より小さ
くなるように、Ｓ１のデバイスパラメータを設定する。【効果】複数のＣＭＯＳ回路Ｃｉの待機時の電流は、
微細ＭＯＳを用いた場合のこのＣｉの大きなサブスレッ
ショルド電流ではなく、スイッチングトランジスタＳ１
の小さなリーク電流となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高集積密度で待機時の
消費電流を低減した半導体集積回路に関する。

【０００２】

【従来の技術】待機時の消費電力が極めて小さい半導体
集積回路としては、ＣＭＯＳ回路が周知である。入力が
ハイレベルの時は、ｐチャネルＭＯＳトランジスタがオ
フで、ｎチャネルＭＯＳトランジスタがオンであり、出
力の容量性負荷の放電が完了するとｎチャネルＭＯＳト
ランジスタがオフとなり、この状態では消費電力は無視
できる。入力がローレベルの時は、ｐチャネルＭＯＳト
ランジスタがオンで、ｎチャネルＭＯＳトランジスタが
オフであり、出力の容量性負荷の充電が完了するとｐチ
ャネルＭＯＳトランジスタがオフとなり、この状態でも
消費電力は同様に無視できる一方、チップ内の内部回路
に微細化されたＭＯＳトランジスタを使用し、かつ微細
化に伴うＭＯＳトランジスタの降伏電圧低下に対処する
ため外部電源電圧より低い内部電源電圧をチップ内の電
圧降下回路（オンチップ電圧リミッタ）で発生し、この
内部電源電圧を内部回路に供給するようにした高集積密
度で半導体集積回路は、従来より、特開昭５７−１７２
７６１に記載されている。

【０００３】一方、特開昭６３−１４０４８６には、電
源投入直後の内部回路の過渡電流の立上り速度を大きく
する一方、過渡電流のピーク値を抑制するため、外部電
源と内部回路との間にカレントミラー回路を接続して、
内部回路に供給する電流を制限するとともに、帰還によ
って内部回路への供給電圧の上昇を所定値でクランプす
る方式が開示されている。

【０００４】

【発明が解決しようとする課題】しかしながら、最近の
半導体集積回路に用いられる微細加工技術の進展は目覚
ましく、加工寸法０．１μｍへと近づきつつある。チャ
ネル長が１μｍのＭＯＳトランジスタと比較すると、チ
ャネル長が０．１μｍ前後のＭＯＳトランジスタはしき
い値電圧が低くなるとともにゲート・ソース間電圧がし
きい値電圧以下となってもドレイン電流は０とならな
い。このゲート・ソース間電圧がしきい値電圧以下の領
域でのリーク電流は、サブスレッショルド電流と呼ば
れ、ゲート・ソース間電圧に指数関数的に比例する。反
対に、しきい値電圧とは、ドレイン電流がゲート・ソー
ス間電圧に指数関数的に比例する領域で定義したもので
あり、例えばゲート幅が１０μｍの時に１０ｎＡのドレ
イン電流が流れるゲート・ソース間電圧である。微細化
にともなって生じるこのサブスレッショルド電流の増大
は集積回路の低消費電力化という要請に反するという問
題がある。特に、微細化されたＭＯＳトランジスタを使
用した半導体集積回路の非動作状態の消費電力は、この
サブスレッショルド電流により決定され、このサブスレ
ッショルド電流を抑えることが低消費電力を達成するた
めに必要である。

【０００５】ところで、半導体メモリのワード線を駆動
するワードドライバをＣＭＯＳ回路で構成することによ
り、半導体メモリの低消費電力化が実現される。しか
し、ワードドライバのＣＭＯＳ回路のＭＯＳトランジス
タを微細化すると下記の如き問題が生じる。すなわち、
ワード線の寄生容量が大きいので、ゲート幅の大きなＭ
ＯＳトランジスタをワードドライバの駆動トランジスタ
に用いる必要がある。このためワードドライバのゲート
幅の総計は、ＤＲＡＭチップ全体のゲート幅の総計のお
よそ半分にも達する。しかし、サブスレッショルド電流
はゲート幅に比例して増大するので、大きなゲート幅の
ＭＯＳトランジスタをワードドライバの駆動トランジス
タに用いるとワードドライバのＣＭＯＳ回路の待機時の
消費電力が大きくなると言う問題が生じる。

【０００６】すなわち、半導体メモリは一般に多数のワ
ードドライバを用いているので、ＣＭＯＳ回路で構成さ
れたワードドライバの駆動ＭＯＳトランジスタのサブス
レッショルド電流を抑えることが必要となる。例えば、
４ＭｂＤＲＡＭを例にすると、リフレッシュ期間１６ｍ
ｓｅｃ中約１５．９ｍｓｅｃの期間（実に９９％以上の
期間）は全てのワード線が非選択状態の期間であり、こ
の非選択状態ではワードドライバの駆動ＭＯＳトランジ
スタのサブスレッショルド電流が流れることとなるの
で、非選択状態での消費電力は、ワードドライバで微細
化された駆動ＭＯＳトランジスタのサブスレッショルド
電流によって決定される。このような問題は、特に、電
池動作の半導体集積回路の場合に深刻な問題となる。

【０００７】一方、特開昭５７−１７２７６１に開示さ
れた電圧降下回路の技術を上記のＤＲＡＭの如き半導体
メモリに適用したとすると、サブスレッショルド電流の
大きいＭＯＳトランジスタを含む内部回路の内部電源電
圧はオンチップ電圧リミッタの出力から供給される。し
かし、この場合に、オンチップ電圧リミッタはその出力
電流に関しては電流制限の機能を有していないので、上
記で問題とされたサブスレッショルド電流を低減するこ
とはできない。

【０００８】一方、特開昭６３−１４０４８６に開示さ
れたカレントミラー回路の技術を上記のＤＲＡＭの如き
半導体メモリに適用したとすると、サブスレッショルド
電流の大きいＭＯＳトランジスタを含む内部回路の内部
電源電圧と内部電源電流とはカレントミラー回路の出力
トランジスタから供給される。しかし、この場合に、カ
レントミラー回路は内部回路の過渡電流のピーク値を所
定値以下に制限すると言う電流制限の機能を有するもの
の、この所定値に対応するサブスレッショルド電流は上
述のサブスレッショルド電流よりはるかに大きな値であ
り、やはり、上記で問題とされたサブスレッショルド電
流を低減することはできない。

【０００９】従って、本発明の目的は、微細化されたＣ
ＭＯＳ回路を使用しても、微細化に伴う大きなサブスレ
ッショルド電流によって待機時の消費電力が決定されな
い半導体集積回路を提供することにある。

【００１０】

【課題を解決するための手段】かかる目的を達成するに
は、スイッチングＭＯＳトランジスタを、複数のＣＭＯ
Ｓ回路に共通の第１の電源端子と外部電源端子或いはオ
ンチップ電圧リミッタの出力である内部電源端子との間
に具備し、スイッチングＭＯＳトランジスタのゲート−
ソース間にしきい値電圧の絶対値よりも小さい電圧振幅
の制御信号が印加され、かつ複数のＣＭＯＳ回路の第１
の電源端子と第２の電源端子が短絡された場合に、外部
電源端子或いはオンチップ電圧リミッタの出力である内
部電源端子から上記スイッチングＭＯＳトランジスタの
ソース−ドレイン経路を通って流れる第１のサブスレッ
ショルド電流が、複数のＣＭＯＳ回路に含まれるそのソ
ースが電気的に第１の電源端子に接続されたスイッチン
グＭＯＳトランジスタと同導電型チャネルの複数のＭＯ
Ｓトランジスタのゲート−ソース間にそのしきい値電圧
の絶対値よりも小さい電圧振幅の信号が印加され、かつ
スイッチングＭＯＳトランジスタのソース−ドレイン間
が短絡された場合に、外部電源端子或いはオンチップ電
圧リミッタの出力である内部電源端子から複数のＣＭＯ
Ｓ回路のＭＯＳトランジスタのソース−ドレイン経路を
通って流れる第２のサブスレッショルド電流よりも小さ
くなるようにスイッチングＭＯＳトランジスタのデバイ
スパラメータを設定する。

【００１１】

【作用】待機状態では、オフ状態の複数のＣＭＯＳ回路
の電流はオフ状態のスイッチングＭＯＳトランジスタの
サブスレッショルド電流に制限される。

【００１２】

【実施例】本発明を実施例を用いて具体的に述べる。な
お、特に断らない限り端子名を表す記号は同時に配線
名，信号名も兼ね電源の場合はその電圧値も兼ねるもの
とする。

【００１３】図１は、本発明の第１の実施例を示す図で
ある。Ｃｉ（ｉ＝１〜ｎ）はＣＭＯＳトランジスタを用
いて構成した論理回路又はドライバであるが、出力端子
Ｏｉの駆動に注目しここでは単純なＣＭＯＳインバータ
を例にしている。Ｉｉはその入力端子である。ＶＳとＶ
Ｃは外部電源もしくは内部降圧回路又は内部昇圧回路等
の内部電圧変換回路で発生する内部電源からの電源線で
ある。外部電源電圧は、例えば１．５〜３．６Ｖ程度で
ある。ＶＣは例えば１．５〜２．５Ｖに設定される。Ｖ
Ｓは通常０Ｖである。このＣｉとＶＣとの間にスイッチ
回路Ｓ１を挿入する。Ｔ１はこのスイッチ回路の制御端
子である。スイッチ回路Ｓ１には例えばＭＯＳトランジ
スタやバイポーラトランジスタなどを用いる。Ｎ１はＣ
ＭＯＳインバータ群の第１の電源端子である。Ｎ２はＣ
ＭＯＳインバータ群の第２の電源端子である。

【００１４】この回路の動作を図２を用いて説明する。
ここでは、動作時には１つの回路（ここではＣ１）のみ
が動作する場合を考える。すなわち、スイッチＳ１が動
作時に供給する電流はＣｉのうちの１回路分（ここでは
Ｃ１での消費電流）のみで良い。また、図２では、Ｔ１
が高レベルの時Ｓ１はオンし、Ｔ１が低レベルの時にＳ
１はオフする場合としている。

【００１５】最初の待機時は、Ｃｉの入力Ｉｉはすべて
高レベルＶＣで、出力Ｏｉはすべて低レベルＶＳであ
る。この時、ｐチャネルＭＯＳトランジスタは通常はオ
フ状態であり、ｎチャネルＭＯＳトランジスタは通常は
オン状態である。しかし、微細化によってオフ状態のサ
ブスレッショルド電流が問題となる。すなわち、ここで
スイッチＳ１が無い場合に問題になるサブスレッショル
ド電流は、出力Ｏｉが低レベルの時、オフのｐチャネル
ＭＯＳトランジスタとオンのｎチャネルＭＯＳトランジ
スタを通してＶＣからＶＳに向かって流れる電流であ
る。本実施例では待機時にＴ１を低レベルに設定し、ス
イッチＳ１をオフさせる。しかし、スイッチＳ１をオフ
しても、スイッチＳ１のリーク電流を無視できない。し
かし、スイッチＳ１のリーク電流が上述のサブスレッシ
ョルド電流より小さく設定されている。従って、この
時、ＶＣからＣｉへの最大電流はスイッチＳ１のリーク
電流である。これによって、低電圧動作のためにＣｉに
低いしきい値電圧を持つＭＯＳトランジスタを用いたと
しても、Ｃｉに流れる電流はサブスレッショルド電流で
決定されるのではなく小さなスイッチＳ１のリーク電流
によって決定される。よって待機時の消費電流も小さ
い。

【００１６】次に、動作時となるとＴ１が高レベルとな
りＳ１がオンし、Ｓ１がＣ１の出力Ｏ１を充電するのに
必要な電流を供給する状態となる。ここで、入力Ｉ１が
低レベルＶＳへと変化し、出力Ｏ１は電源ＶＣからの電
流によって電圧ＶＣまで上昇する。その後入、力Ｉ１は
高レベルＶＣとなり出力Ｏ１は低レベルＶＳとなる。以
上の動作が完了すると再び待機状態でＴ１は低レベルと
なり、Ｓ１はオフする。

【００１７】尚、このスイッチＳ１はｐチャネルＭＯＳ
トランジスタまたはｐｎｐバイポーラトランジスタで形
成できる。

【００１８】図３は本発明の第２の実施例を示す図であ
る。図１と異なる点は、ＶＣとＣｉとの間にスイッチＳ
１を設ける代わりに、ＶＳとＣｉとの間にスイッチＳ２
を設けた点と、第１の電源端子Ｎ１と第２の電源端子Ｎ
２が逆になった点である。その他は図１と同じである。
この回路の動作を図４に示している。

【００１９】この図３の回路では、スイッチＳ２のリー
ク電流が入力Ｉｉに低電位が印加された回路Ｃｉのｎチ
ャネルＭＯＳトランジスタのサブスレッショルド電流よ
り小さく設定されている。従って、この時、ＣｉからＶ
Ｓへの最大電流はスイッチＳ２のリーク電流である。こ
れによって、低電圧動作のためにＣｉに低いしきい値電
圧を持つＭＯＳトランジスタを用いたとしても、Ｃｉに
流れる電流はサブスレッショルド電流で決定されるので
はなく小さなスイッチＳ２のリーク電流によって決定さ
れる。よって待機時の消費電流も小さい。

【００２０】尚、このスイッチＳ２はｎチャネルＭＯＳ
トランジスタまたはｎｐｎバイポーラトランジスタで形
成できる。

【００２１】図５は、本発明の第３の実施例を示す図で
ある。本実施例では、図１の第１の実施例のスイッチＳ
１を具体的にｐチャネルＭＯＳトランジスタで構成して
いる。このｐチャネルＭＯＳトランジスタＳ１の電流駆
動能力は、低電位の入力Ｉｉに応答して出力Ｏｉを充電
する回路Ｃｉの数を考慮して設定されている。一方、待
機時の消費電流を低減するには、上述のようにスイッチ
Ｓ１のリーク電流を小さな値にすることが必要となる。
このために、スイッチＳ１のｐチャネルＭＯＳトランジ
スタのデバイスパラメータを設定する必要がある。例え
ば、スイッチＳ１のｐチャネルＭＯＳトランジスタのゲ
ート幅は、回路Ｃ１、Ｃ２…Ｃｎの全ｐチャネルＭＯＳ
トランジスタのゲート幅の総和よりも小さく、１つの回
路ＣｉのｐチャネルＭＯＳトランジスタのゲート幅より
も大きく設定されている。リーク電流を小さくするため
には、スイッチＳ１のｐチャネルＭＯＳトランジスタの
しきい値電圧を大きくするか、ゲート長を大きくする
か、またはゲート絶縁膜厚を大きくすることでも可能で
ある。これによって、待機時の消費電流を小さく抑える
ことができる。

【００２２】この回路の動作を図６を用いて説明する。
尚、動作時には１つの回路Ｃ１のみ高電位を出力するも
のである。

【００２３】まず、最初待機時において、先の実施例と
同様に、Ｃｉの入力Ｉｉはすべて高レベルＶＣとし、出
力Ｏｉはすべて低電位ＶＳである。また、Ｃ１，Ｃ２…
Ｃｎのサブスレッショルド電流の総和よりもスイッチ素
子Ｓ１で流れるサブスレッショルド電流が小さいので、
共通電源端子Ｎの電位は徐々に低下する。すると例えば
回路Ｃ１のｐチャネルＭＯＳトランジスタを考えてみる
と、そのゲート電圧はＶＣであるが、ソース電圧はＶＣ
より低くなる。すなわちｐチャネルＭＯＳトランジスタ
はさらに強いオフ状態となるので、サブスレッショルド
電流は大きく減少する。サブスレッショルド電流のゲー
ト・ソース間電圧依存性はおよそＤＥＣＡＤＥ／１００
ｍＶ程度である。従って、０．２Ｖも下がればサブスレ
ッショルド電流は１／１００となってしまうのである。
従って、待機時の期間がある程度長くなると、端子Ｎの
電位低下によって消費電流は無視できるほど小さくでき
る。

【００２４】動作時にｐチャネルＭＯＳトランジスタＳ
１をオンとするため、Ｔ１が低レベルＶＳとなることが
先の実施例との相違点であり、その他は先の実施例と同
様である。なお、このスイッチＳ１をｐｎｐバイポーラ
トランジスタで構成することも可能である。

【００２５】バイポーラトランジスタで構成する場合に
は、第１と第２の電源端子を持つ複数のＣＭＯＳ回路の
少なくとも一方の電源端子と、外部電源端子或いはオン
チップ電圧リミッタの出力である内部電源端子との間に
ｎｐｎまたはｐｎｐのスイッチングバイポーラトランジ
スタを設ける。そして、この複数のＣＭＯＳ回路の第１
と第２の電源端子をショートした時のスイッチングバイ
ポーラトランジスタがオフ状態でのリーク電流を、反対
にスイッチングバイポーラトランジスタをショートした
場合の（ショートしない）複数のＣＭＯＳ回路がオフ状
態でのサブスレッショルド電流よりも小さくなるよう
に、スイッチングバイポーラトランジスタのデバイスパ
ラメータを設定する。デバイスパラメータとは例えばエ
ミッタ幅である。

【００２６】図７は、本発明の第４の実施例を示す図で
ある。本実施例では図５で示した第３の実施例のスイッ
チＳ１と並列に電源ＶＣとＣｉとの間に第１の電源端子
Ｎ１のポテンシャルをＶＣとＶＳとの間の所定のポテン
シャルに維持する電圧クランプ回路Ｌを有することを特
徴とする。

【００２７】例えば、この記電圧クランプ回路Ｌは、ド
レインがＶＣに設定され、そのゲートが所定の電位に設
定され、そのソースが端子Ｎ１に接続されたソースフォ
ロワ動作のｎチャネルＭＯＳトランジスタで構成され
る。本実施例では、ゲートとドレインとが短絡されたダ
イオード接続のｎチャネルＭＯＳトランジスタによって
この電圧クランプ回路が実現されている。

【００２８】この回路の特長と動作を図８を用いて説明
する。最初の状態は図５及び図６で説明した場合と同じ
である。この時、Ｃｉの共通電源端子Ｎ１の電位は図８
に示すようにと電圧クランプ回路Ｌの有る場合（実線）
と無い場合（破線）では待機時において異なる。極めて
長い待機時が続くと、電圧クランプ回路Ｌが無い場合は
Ｃｉで流れるサブスレッショルド電流とその他のリーク
電流によって端子Ｎ１の電位は最悪の場合ＶＳまで低下
する。このため、待機時から動作時に移行するには、ま
ず共通電源端子Ｎ１を充電しなければならないので、こ
の充電完了まで動作状態への移行に遅延が生じる。これ
に対して、電圧クランプ回路Ｌを構成しているｎチャネ
ルＭＯＳトランジスタのしきい値電圧をＶＴとすると、
電圧クランプ回路Ｌがある場合には、共通電源端子Ｎの
電位はＶＣ−ＶＴまでしか低下しない。従って、動作状
態への移行が短時間で終了する。尚、入力にＶＣが印加
された待機時のＣｉのサブスレッショルド電流が先の実
施例と同様に無視できる程度に小さくなるように、Ｎ１
のクランプ電位ＶＣ−ＶＴのレベルが設定されている。
例えば、ＶＴを０．２Ｖとし、サブスレッショルド電流
のゲート・ソース間電圧依存性をＤＥＣＡＤＥ／１００
ｍＶとするとサブスレッショルド電流を１／１００以下
にできる。

【００２９】本発明は、多数の同種のＣＭＯＳ回路を含
む半導体集積回路が待機状態（電源電圧が実質的に供給
されない状態で、出力から有効データが出力することを
保証できない状態）となる動作モードを有する場合、こ
の待機状態の消費電流を低減するのに好適である。

【００３０】半導体メモリ、例えば、ダイナミック形ラ
ンダムアクセスメモリ（ＤＲＡＭ）、スタティック形ラ
ンダムアクセスメモリ（ＳＲＡＭ）、或いはＥＥＰＲＯ
Ｍのような不揮発性メモリはワードデコーダ、ワードド
ライバ、Ｙ系デコーダ、Ｙ系ドライバを有する。従っ
て、出力から有効データが出力することを保証できない
半導体メモリの待機状態で、このようなデコーダやドラ
イバの消費電流を大きく削減すれば、長時間の電池動作
を保証することができる。

【００３１】本発明のＣＭＯＳ回路をこのようなデコー
ダやドライバに適用することにより、消費電流が大きく
削減され、長時間の電池動作を保証することができる。

【００３２】図９は本発明をダイナミック形ランダムア
クセスメモリのワードドライバ・デコーダに適用した例
を示す図である。ＷＤ１〜ＷＤ８はワードドライバであ
り図１のＣｉに相当し、これに電源ＶＣＨから電流を供
給するスイッチがＳ１１である。またＸＤ１はデコーダ
でありこれもまた図１のＣｉに相当し、これに電源ＶＣ
Ｌから電流を供給するスイッチがＳ１２である。ワード
ドライバＷＤ１〜ＷＤ８用の電源電圧ＶＣＨはメモリセ
ル（図示せず）の蓄積電圧を充分に取るために必要な高
い電圧に設定される。例えば、メモリセルの蓄積電圧を
１．５Ｖとすると、ＶＣＨは２．５Ｖにする。デコーダ
ＸＤ１用の電源電圧ＶＣＬはメモリセルを直接駆動する
必要がないため、消費電流を下げかつスピードがあまり
劣化しないようなできるだけ低い電圧に設定される。例
えば、１．５Ｖにする。このためＶＣＨはＶＣＬより高
く設定される。ＶＣＨは例えば外部電源電圧を昇圧する
ことによっても得られる。ＷＤ１〜ＷＤ８とＸＤ１とで
回路ブロックＸＢ１を構成し、このような回路ブロック
がＸＢ１〜ＸＢｎとｎ個ある場合を示している。Ｗ１１
〜Ｗｎ８はワード線である。ＷＤ１においてｐＭＯＳの
ＭＷ１とｎＭＯＳのＭＷ２がワード線Ｗ１１を駆動する
ＣＭＯＳインバータである。また、ＸＤＰＨはプリチャ
ージ信号である。このＷＤ１の基本的な動作は特開昭６
２−１７８０１３に示すようにｎＭＯＳＭＳ１がオフ
の状態でＸＤＰＨでＰＭＯＳＭＰ１をオンさせて端子Ｎ
３をＶＣＨにプリチャージしＣＭＯＳインバータの出力
であるＷ１１を低レベルＶＳにしておき、この後ｎＭＯ
ＳＭＳ１を選択的にオンさせてＮ３の電位を低下させ
てＣＭＯＳインバータを反転させるというものである。
ｐＭＯＳＭＦ１は誤動作防止用にＣＭＯＳインバータ
の出力から入力へ弱い帰還をかけるものである。ＭＳ１
の制御はＸｍと後述するデコーダの出力Ｎ２とで行な
う。従来このようなワードドライバにおいてｐＭＯＳ
ＭＷ１は他のワードドライバと共に電源ＶＣＨに直接接
続していた。このＭＷ１は一般にワード線の負荷が大き
いので、ゲート幅の大きいものを用いる。このため多数
あるワードドライバ全体でのゲート幅の総計はチップ全
体の論理回路のゲート幅の総計の大半を占めてしまう。
従来はこのような大きなゲート幅分のＭＯＳが電源ＶＣ
Ｈに接続されていた。このため加工技術の微細化に伴う
ＭＯＳのソース・ドレイン間耐圧の低下にあわせて電源
電圧を下げ、この電源電圧下で高速動作を維持するため
にしきい値電圧を下げようとすると、サブスレッショル
ド電流が増加してしまうという問題を有していた。これ
は待機時電流の増加となり低電圧化により電池駆動がで
きても、消費電流の点から障害となる。本発明では、ワ
ードドライバの電源ＶＣＨと多数のワードドライバとの
間にスイッチＳ１１を設ける。このスイッチＳ１１の出
力ＶＣＨＬに多数のワードドライバを接続している。こ
のスイッチＳ１１はｐＭＯＳで構成しており、このｐＭ
ＯＳのゲート幅は一度に動作するワードドライバに電流
を供給できれば良いため小さくて済むのである。このｐ
ＭＯＳをＶＣＨに接続しているためサブスレッショルド
電流も小さくて済むことになる。これによって、従来の
課題は解決される。例えば、ＭＷ１のゲート幅を２０μ
ｍとし、ワードドライバ５１２ヶ毎に１ヶのＳ１１を設
けるとすると、このＳ１１内のＴ１１で制御されるｐＭ
ＯＳのゲート幅は２００μｍもあれば良い。また、この
ｐＭＯＳのしきい値電圧はＭＷ１よりも絶対値で例えば
０．１Ｖ高く設定する。これによりサブスレッショルド
電流を３ケタ低減することができる。

【００３３】デコーダＸＤ１の構成も同様である。ワー
ドドライバと異なる点はワードドライバのＭＳ１の代わ
りに２段直列のｎＭＯＳＭＳ２１、ＭＳ２２を配置し
ている点のみである。ＭＤ１，ＭＤ２がデコーダの出力
端子Ｎ２を駆動するＣＭＯＳインバータであり、ＭＰ２
はプリチャージ用のＰＭＯＳであり、ＸＤＰはプリチャ
ージ信号であり、ＭＦ２はＣＭＯＳインバータの出力か
ら入力へ弱い帰還をかけているｐＭＯＳである。ＭＳ２
１とＭＳ２２の制御はＸｉとＸｊとＸｋで行なう。従来
このようなデコーダにおいてもＭＤ１は電源ＶＣＬに直
接接続されていた。このためＶＣＬに多数のデコーダの
ＭＯＳが接続されることになり、加工技術の微細化が進
み電源電圧の低下にあわせてしきい値電圧を小さくする
と大きなサブスレッショルド電流が流れることになって
しまう。本発明を用いて、電源と多数のデコーダとの間
にスイッチＳ１２を設けてやり、この出力ＶＣＬＬとデ
コーダを接続する。こうすれば、このスイッチを構成す
るｐＭＯＳのゲート幅は動作する少数のデコーダに電流
を供給できれば良いので小さくて済む。このｐＭＯＳを
ＶＣＬに接続するため、サブスレッショルド電流も小さ
くできる。

【００３４】次に、図１０を用いてこの回路の動作を説
明する。／ＲＡＳは図９には示していないがチップに印
加され、このワードドライバ・デコーダ群を動作させる
か否かを制御する信号である。この信号とやはりチップ
外部から印加するどのワード線を選択するかを指定する
いわゆるアドレス信号から、図９には示していないチッ
プ内の回路によって図９の回路を動作させるのに必要な
信号を発生する。最初、／ＲＡＳは高レベルでありチッ
プは待機状態となっている。この時、Ｘｉは高レベルＶ
ＣＬであり、Ｘｊ及びＸｋは低レベルＶＳであるためＭ
Ｓ２１及びＭＳ２２はオフしデコーダは非選択状態とな
っている。更にＸＤＰは低レベルＶＳであるためｐＭＯ
ＳＭＰ２はオンしデコーダのＣＭＯＳインバータの入
力Ｎ１はＶＣＬにプリチャージされ、このため、デコー
ダの出力Ｎ２は低レベルＶＳとなっている。一方ワード
ドライバにおいてＸｍは高レベルＶＣＬであり、又Ｎ２
は前述の通り低レベルＶＳであるのでｎＭＯＳＭＳ１
はオフしている。また、ＸＤＰＨは低レベルＶＳである
ためｐＭＯＳＭＰ１はオンしＮ３は高レベルＶＣＨに
プリチャージされており、よってワード線Ｗ１１は低レ
ベルとなっている。他の、ワードドライバ・デコーダに
おいても同様であり全ワード線が低レベルＶＳとなって
いる。次に、動作状態となると／ＲＡＳが低レベルとな
り、プリチャージ信号ＸＤＰは高レベルＶＣＬ、ＸＤＰ
Ｈは高レベルＶＣＨとなる。Ｔ１１及びＴ１２も低レベ
ルＶＳとなりスイッチＳ１１及びＳ１２をオンさせる。
さらに、Ｘｉ及びＸｍが低レベルＶＳとなりＸｊ及びＸ
ｋが高レベルＶＣＬとなる。これによって、Ｍ２１及び
Ｍ２２がオンするためにＮ１は低レベルＶＳまでＸｉに
向けて放電される。このため、Ｎ２が高レベルＶＣＬと
なり、Ｘｍが低レベルＶＳとなっているためＭＳ１がオ
ンし、Ｎ３は低レベルＶＳまでＸｉに向けて放電され
る。これによって、Ｗ１１が高レベルとなり、これと接
続されているメモリセルが選択されることになる。この
後、／ＲＡＳが再び高レベルへ変化すると、Ｘｉ，Ｘ
ｊ，Ｘｋ，Ｘｍは待機時の状態に戻り、またＸＤＰ及び
ＸＤＰＨも最初の状態に戻るためワードドライバ・デコ
ーダは非選択状態となり次の動作のためにプリチャージ
されることになる。なお、図９はワードドライバ・デコ
ーダの場合を示しているが、これはＹドライバ・デコー
ダにも適用できる。この場合は、メモリセルを直接駆動
する必要がないため、一般に図９におけるＶＣＨはＶＣ
Ｌと同じ電位とすれば良い。

【００３５】図１１に、図９のスイッチＳ１１及びＳ１
２の制御回路の例を示す。ＭＡがこの制御回路の入力信
号である。図１１ではＳ１１に対してＴ１１をＳ１２に
対してＴ１２を設けていたが、この制御回路では、１つ
の出力信号ＴによってＳ１１及びＳ１２を制御する。こ
の回路の動作を図１２を用いて説明する。／ＲＡＳが高
レベルである非選択状態では、ＭＡは低レベルＶＳであ
るため、ｎＭＯＳＭＧ２はオフしている。また、ＣＭ
ＯＳインバータによってＭ１は高レベルＶＣＬである。
このため、フリップフロップを構成し電源がＶＣＨに接
続されたレベル変換回路において、Ｍ２は低レベルＶＳ
となっており、ｐＭＯＳＭＧ１はオンしている。この
ためＴは高レベルＶＣＨとなっており、スイッチＳ１１
及びＳ１２はオフしている。次に／ＲＡＳが高レベルと
なり、動作状態となるとＭＡは高レベルＶＣＬとなり、
Ｍ１は低レベルＶＳとなる。これによって、ＮＯＲのフ
リップフロップは反転し、Ｍ２は高レベルＶＣＨとな
る。ここで、ＭＡはｎＭＯＳＭＧ２のゲートに入力して
いるため、ＭＡが高レベルになった時点でｎＭＯＳＭＧ
２はオンする。上述の動作によってＭ２が高レベルとな
るためｐＭＯＳＭＧ１も遅れてオフするが、ＭＧ２のゲ
ート幅をＭＧ１よりも充分に大きく設定しておくことに
よって、ＭＡの高レベルＶＣＬへの変化によってＴを低
レベルＶＳとすることができる。動作時になったときな
るだけ早くスイッチＳ１１及びＳ１２をオンの状態にす
ることが高速動作に必要なことであるためこのような回
路構成を取ると良い。／ＲＡＳが高レベルとなり非選択
状態に戻る場合には、まずＭＡが低レベルとなり、ＭＧ
２をオフする。ついでフリップフロップが動作してＭＧ
１がオンし、Ｔを高レベルとする。これによって、スイ
ッチＳ１１及びＳ１２はオフする。

【００３６】図１３は本発明の半導体メモリを記憶装置
Ｍに用いたデータ処理システムの構成を示す図である。
矢印は信号の流れを表わす。Ｍは本発明を用いたＤＲＡ
Ｍを、ＣＰＵはシステム全体を制御する処理装置を、Ｒ
ＡＧはリフレッシュアドレス発生装置を、ＴＣは制御信
号発生装置を、ＳＬＣＴはＣＰＵから送られてくるアド
レス信号とＲＡＧから送られてくるリフレッシュアドレ
ス信号を切り換えるセレクト装置を、ＰＦＹはシステム
内の他の装置（例えば外部記憶装置，表示装置，数値演
算装置等）を示すものである。ＰＦＹは通信回線を通し
て他の情報処理装置と接続される場合もある。

【００３７】ＤＡＴＡはＣＰＵとＭとの間で通信される
データで、ＡｉｃはＣＰＵで発生するアドレス信号で、
ＡｉｒはＲＡＧで発生するリフレッシュアドレス信号
で、ＡｉはＳＬＣＴで選択されＭに送られるアドレス信
号で、ＳＴはＣＰＵからＲＡＧに送られるステイタス信
号で、ＢＳはＴＣからＣＰＵへのビジイ信号で、ＳＥは
ＴＣから送られるＳＬＣＴの起動をかける信号で、／Ｒ
ＡＳ及び／ＣＡＳは本発明を用いたＤＲＡＭの起動をか
ける信号である。ＳＧはＣＰＵとシステム内の他の装置
との信号のやりとりをまとめて表わしたものである。Ｍ
としてはＳＲＡＭやＥＥＰＲＯＭ等も考えられる。この
時はもちろんそれに応じた起動信号や制御信号が存在す
る。

【００３８】図１３の実施例では、／ＲＡＳ信号と／Ｃ
ＡＳ信号とがハイレベルとされ、ＤＲＡＭの記憶装置Ｍ
は先の実施例で説明したように超低消費電流の待機状態
に移行する。また、この時、ＣＰＵもスリープ命令によ
って、低消費電力の待機状態に、その他の周辺装置も低
消費電力の待機状態にすることもできる。

【００３９】本発明を用いた半導体集積回路では、電池
駆動に適した低い電源電圧下で、しきい値電圧の小さい
ＭＯＳトランジスタのサブスレッショルド電流よりも小
さい消費電流にすることができる。このため、高速で低
電圧でありかつ小さな待機時電流の半導体集積回路を実
現することができる。

【００４０】

【発明の効果】待機時にオフとされる電源スイッチを構
成するスイッチトランジスタのリーク電流が複数のＣＭ
ＯＳ回路のオフ状態のｐチャネルまたはｎチャネルのＭ
ＯＳのサブスレッショルド電流の総和より小さくなるよ
うに、スイッチトランジスタのデバイスパラメータが設
定されている。従って、待機時に複数のＣＭＯＳ回路に
流れる電流はこの複数のＣＭＯＳ回路のサブスレッショ
ルド電流でなくスイッチトランジスタの小さなリーク電
流で設定される。かくして、ＣＭＯＳ回路を微細化し、
サブスレッショルド電流が大きくなっても、待機時の消
費電流を低減できる。

【図面の簡単な説明】

【図１】第１の実施例を示す図である。

【図２】第１の実施例の動作を示す図である。

【図３】第２の実施例を示す図である。

【図４】第２の実施例の動作を示す図である。

【図５】第３の実施例を示す図である。

【図６】第３の実施例の動作を示す図である。

【図７】第４の実施例を示す図である。

【図８】第４の実施例の動作を示す図である。

【図９】本発明のワードドライバ・デコーダへの適用を
示す図である。

【図１０】図９の回路の動作を示す図である。

【図１１】制御回路の例を示す図である。

【図１２】図１１の回路の動作を示す図である。

【図１３】本発明を用いたシステム構成を示す図であ
る。

【符号の説明】

Ｓ，Ｓ１，Ｓ２，Ｓ１１，Ｓ１２…スイッチ、Ｔ，Ｔ
１，Ｔ２，Ｔ１１，Ｔ１２…スイッチ制御端子、Ｃｉ…
１度に少数しか動作しない多数の回路、Ｎ１，Ｎ２…電
源端子、ＶＣ…高電位側電源、ＶＳ…低電位側電源、Ｉ
…入力、Ｏ…出力、ＶＣＨ…ワードドライバの高電位側
電源、ＶＣＬ…デコーダの高電位側電源、ＷＤ１〜ＷＤ
８…ワードドライバ、ＸＤ１…デコーダ、ＸＢ１〜ＸＢ
ｎ…ワードドライバ・デコーダ、Ｗ１１〜Ｗｎ８…ワー
ド線、Ｘｉ，Ｘｊ，Ｘｋ，Ｘｌ…ワードドライバ・デコ
ーダ選択信号、ＭＡ…制御回路入力信号、Ｍ…メモリ，
ＤＲＡＭ、ＣＰＵ…システム制御処理装置、ＳＬＴ…ア
ドレスセレクト装置、ＲＡＧ…リフレッシュアドレス発
生装置、ＴＣ…制御信号発生装置、ＰＦＹ…システム内
の他の装置、ＤＡＴＡ…データ信号、Ａｉｃ，Ａｉｒ，
Ａｉ…アドレス信号、ＳＴ…ステイタス信号、ＢＳ…ビ
ジイ信号、ＳＥ…起動信号、／ＲＡＳ，／ＣＡＳ…ＤＲ
ＡＭの起動信号。

───────────────────────────────────────────────────── フロントページの続き (72)発明者秋葉武定千葉県茂原市早野3681番地日立デバイスエンジニアリング株式会社内 (72)発明者堀口真志東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者渡部隆夫東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者橘川五郎東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者川瀬靖千葉県茂原市早野3681番地日立デバイスエンジニアリング株式会社内 (72)発明者立花利一千葉県茂原市早野3681番地日立デバイスエンジニアリング株式会社内 (72)発明者青木正和東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】スイッチングｐチャネルＭＯＳトランジス
タと、共通の第１の電源端子と共通の第２の電源端子を
有する複数のＣＭＯＳ回路を具備し、上記スイッチングｐチャネルＭＯＳトランジスタのゲー
トは制御信号で制御され、上記スイッチングｐチャネル
ＭＯＳトランジスタのソースは第１の動作電位に電気的
に接続され、上記スイッチングｐチャネルＭＯＳトラン
ジスタのドレインは上記第１の電源端子と電気的に接続
され、上記第２の電源端子は第２の動作電位に電気的に
接続され、上記スイッチングｐチャネルＭＯＳトランジスタのゲー
ト−ソース間に上記スイッチングｐチャネルＭＯＳトラ
ンジスタのしきい値電圧の絶対値よりも小さい電圧振幅
の上記制御信号が印加され、かつ上記複数のＣＭＯＳ回
路の上記第１の電源端子と上記第２の電源端子が短絡さ
れた場合に、上記第１の動作電位から上記スイッチング
ｐチャネルＭＯＳトランジスタのソース−ドレイン経路
を通って上記第２の動作電位に流れる第１のサブスレッ
ショルド電流が、上記複数のＣＭＯＳ回路に含まれるそのソースが電気的
に上記第１の電源端子に接続された複数のｐチャネルＭ
ＯＳトランジスタのゲート−ソース間にそのしきい値電
圧の絶対値よりも小さい電圧振幅の信号が印加され、か
つ上記スイッチングｐチャネルＭＯＳトランジスタのソ
ース−ドレイン間が短絡された場合に、上記第１の動作
電位から上記複数のＣＭＯＳ回路の上記ｐチャネルＭＯ
Ｓトランジスタのソース−ドレイン経路を通って上記第
２の動作電位に流れる第２のサブスレッショルド電流よ
りも小さくなるように上記スイッチングｐチャネルＭＯ
Ｓトランジスタのデバイスパラメータは設定されている
ことを特徴とする半導体集積回路。
【請求項２】上記複数のＣＭＯＳ回路の上記複数のｐチ
ャネルＭＯＳトランジスタは上記複数のＣＭＯＳ回路に
含まれる複数のｎチャネルＭＯＳトランジスタとＣＭＯ
Ｓインバータ回路を構成することを特徴とする請求項１
に記載の半導体集積回路。
【請求項３】複数のワード線と、上記複数のワード線に
交差して配置された複数のデータ線と、上記複数のワー
ド線と上記複数のデータ線の交点に配置されたメモリセ
ルとを含み、上記複数のＣＭＯＳ回路は上記複数のワー
ド線を選択するワードドライバ回路を構成することを特
徴とする請求項１又は請求項２の何れかに記載の半導体
集積回路。
【請求項４】上記第１の電源端子の電位を上記第１の動
作電位と上記第２の動作電位との間の所定の電位に維持
する電圧クランプ回路を有することを特徴とする請求項
１乃至請求項３の何れかに記載の半導体集積回路。
【請求項５】上記電圧クランプ回路は、ドレインが上記
第１の動作電位に設定され、ゲートが所定の電位に設定
され、ソースが上記第１の電源端子に接続されたｎチャ
ネルＭＯＳトランジスタで構成されることを特徴とする
請求項４に記載の半導体集積回路。
【請求項６】上記電圧クランプ回路の上記ｎチャネルＭ
ＯＳトランジスタのゲートとドレインは短絡されている
ことを特徴とする請求項５に記載の半導体集積回路。
【請求項７】上記スイッチングｐチャネルＭＯＳトラン
ジスタのデバイスパラメータは上記スイッチングｐチャ
ネルＭＯＳトランジスタのゲート幅又はしきい値電圧で
あることを特徴とする請求項１に記載の半導体集積回
路。
【請求項８】スイッチングｎチャネルＭＯＳトランジス
タと、共通の第１の電源端子と共通の第２の電源端子を
有する複数のＣＭＯＳ回路を具備し、上記スイッチングｎチャネルＭＯＳトランジスタのゲー
トは制御信号で制御され、上記スイッチングｎチャネル
ＭＯＳトランジスタのソースは第１の動作電位に電気的
に接続され、上記スイッチングｎチャネルＭＯＳトラン
ジスタのドレインは上記第１の電源端子と電気的に接続
され、上記第２の電源端子は第２の動作電位に電気的に
接続され、上記スイッチングｎチャネルＭＯＳトランジスタのゲー
ト−ソース間に上記スイッチングｎチャネルＭＯＳトラ
ンジスタのしきい値電圧の絶対値よりも小さい電圧振幅
の上記制御信号が印加され、かつ上記複数のＣＭＯＳ回
路の上記第１の電源端子と上記第２の電源端子が短絡さ
れた場合に、上記第１の動作電位から上記スイッチング
ｎチャネルＭＯＳトランジスタのソース−ドレイン経路
を通って上記第２の動作電位に流れる第１のサブスレッ
ショルド電流が、上記複数のＣＭＯＳ回路に含まれるそのソースが電気的
に上記第１の電源端子に接続された複数のｎチャネルＭ
ＯＳトランジスタのゲート−ソース間にそのしきい値電
圧の絶対値よりも小さい電圧振幅の信号が印加され、か
つ上記スイッチングｎチャネルＭＯＳトランジスタのソ
ース−ドレイン間が短絡された場合に、上記第１の動作
電位から上記複数のＣＭＯＳ回路の上記ｎチャネルＭＯ
Ｓトランジスタのソース−ドレイン経路を通って上記第
２の動作電位に流れる第２のサブスレッショルド電流よ
りも小さくなるように上記スイッチングｎチャネルＭＯ
Ｓトランジスタのデバイスパラメータは設定されている
ことを特徴とする半導体集積回路。
【請求項９】上記複数のＣＭＯＳ回路の上記複数のｎチ
ャネルＭＯＳトランジスタは上記複数のＣＭＯＳ回路の
複数のｐチャネルＭＯＳトランジスタとＣＭＯＳインバ
ータ回路を構成することを特徴とする請求項８に記載の
半導体集積回路。
【請求項１０】複数のワード線と、上記複数のワード線
に交差して配置された複数のデータ線と、上記複数のワ
ード線と上記複数のデータ線の交点に配置されたメモリ
セルとを含み、上記複数のＣＭＯＳ回路は上記複数のワ
ード線を選択するワードドライバ回路を構成することを
特徴とする請求項８又は請求項９の何れかに記載の半導
体集積回路。
【請求項１１】上記第１の電源端子の電位を上記第１の
動作電位と上記第２の動作電位との間の所定の電位に維
持する電圧クランプ回路を有することを特徴とする請求
項８乃至請求項１０の何れかに記載の半導体集積回路。
【請求項１２】上記電圧クランプ回路は、ドレインが上
記第１の動作電位に設定され、ゲートが所定の電位に設
定され、ソースが上記第１の電源端子に接続されたｐチ
ャネルＭＯＳトランジスタで構成されることを特徴とす
る請求項１１に記載の半導体集積回路。
【請求項１３】上記電圧クランプ回路の上記ｐチャネル
ＭＯＳトランジスタのゲートとドレインは短絡されてい
ることを特徴とする請求項１２に記載の半導体集積回
路。
【請求項１４】上記スイッチングｎチャネルＭＯＳトラ
ンジスタのデバイスパラメータは上記スイッチングｎチ
ャネルＭＯＳトランジスタのゲート幅又はしきい値電圧
であることを特徴とする請求項８乃至請求項１３の何れ
かに記載の半導体集積回路。
【請求項１５】スイッチングｐｎｐバイポーラトランジ
スタと、共通の第１の電源端子と第２の電源端子を持つ
複数のＣＭＯＳ回路とを具備し、上記スイッチングｐｎｐバイポーラトランジスタのエミ
ッタは第１の動作電位に電気的に接続され、上記スイッ
チングｐｎｐバイポーラトランジスタのベースは制御信
号で制御され、上記スイッチングｐｎｐバイポーラトラ
ンジスタのコレクタは上記第１の電源端子に接続され、
上記第２の電源端子は第２の動作電位に電気的に接続さ
れ、上記スイッチングｐｎｐバイポーラトランジスタのベー
ス−エミッタ間にベース−エミッタ順電圧よりも小さい
電圧振幅の上記制御信号が印加され、かつ上記複数のＣ
ＭＯＳ回路の上記第１の電源端子と上記第２の電源端子
が短絡された場合に、上記スイッチングｐｎｐバイポー
ラトランジスタのエミッタ−コレクタ経路を通って流れ
るリーク電流が、上記複数のＣＭＯＳ回路に含まれるそのソースが上記第
１の電源端子に電気的に接続される複数のｐチャネルＭ
ＯＳトランジスタのゲート−ソース間にそのしきい値電
圧の絶対値よりも小さい信号が印加され、かつ上記スイ
ッチングｐチャネルＭＯＳトランジスタの上記ソースと
上記ドレインが短絡された場合に、上記第１の動作電位
から上記複数のＣＭＯＳ回路の上記複数のｐチャネルＭ
ＯＳトランジスタのソース−ドレイン経路を通って上記
第２の動作電位に流れるサブスレッショルド電流よりも
小さいように上記スイッチングｐｎｐバイポーラトラン
ジスタのデバイスパラメータは設定されていることを特
徴とする半導体集積回路。
【請求項１６】上記複数のＣＭＯＳ回路の上記複数のｐ
チャネルＭＯＳトランジスタは上記複数のＣＭＯＳ回路
の複数のｎチャネルＭＯＳトランジスタとＣＭＯＳイン
バータ回路を構成することを特徴とする請求項１５に記
載の半導体集積回路。
【請求項１７】複数のワード線と、上記複数のワード線
に交差して配置された複数のデータ線と、上記複数のワ
ード線と上記複数のデータ線の交点に配置されたメモリ
セルとを含み、上記複数のＣＭＯＳ回路は上記複数のワ
ード線を選択するワードドライバ回路を構成することを
特徴とする請求項１５又は請求項１６の何れかに記載の
半導体集積回路。
【請求項１８】上記第１の電源端子の電位を上記第１の
動作電位と上記第２の動作電位との間の所定の電位に維
持する電圧クランプ回路を有することを特徴とする請求
項１５乃至請求項１７の何れかに記載の半導体集積回
路。
【請求項１９】上記電圧クランプ回路は、ドレインが上
記第１の動作電位に電気的に接続され、ゲートが所定の
電位に設定され、ソースが上記第１の電源端子に接続さ
れたｎチャネルＭＯＳトランジスタで構成されることを
特徴とする請求項１８に記載の半導体集積回路。
【請求項２０】上記電圧クランプ回路の上記ｎチャネル
ＭＯＳトランジスタのゲートとドレインは短絡されてい
ることを特徴とする請求項１９に記載の半導体集積回
路。
【請求項２１】上記スイッチングｐｎｐバイポーラトラ
ンジスタのデバイスパラメータは上記スイッチングｐｎ
ｐバイポーラトランジスタのエミッタ幅であることを特
徴とする請求項１５乃至請求項２０の何れかに記載の半
導体集積回路。
【請求項２２】スイッチングｎｐｎバイポーラトランジ
スタと、共通の第１の電源端子と第２の電源端子を持つ
複数のＣＭＯＳ回路とを具備し、上記スイッチングｎｐｎバイポーラトランジスタのエミ
ッタは第１の動作電位に電気的に接続され、上記スイッ
チングｎｐｎバイポーラトランジスタのベースは制御信
号で制御され、上記スイッチングｎｐｎバイポーラトラ
ンジスタのコレクタは上記複数のＣＭＯＳ回路の上記第
１の電源端子に接続され、上記複数のＣＭＯＳ回路の上
記第２の電源端子は第２の動作電位に電気的に接続さ
れ、上記スイッチングｎｐｎバイポーラトランジスタのベー
ス−エミッタ間にベース−エミッタ順電圧よりも小さい
電圧振幅の上記制御信号が印加され、かつ上記複数のＣ
ＭＯＳ回路の上記第１の電源端子と上記第２の電源端子
が短絡された場合に、上記スイッチングｎｐｎバイポー
ラトランジスタのエミッタ−コレクタ経路を通って流れ
るリーク電流が、上記複数のＣＭＯＳ回路の第１の電源端子に接続する複
数のｎチャネルＭＯＳトランジスタのゲート−ソース間
にそのしきい値電圧の絶対値よりも小さい信号が印加さ
れ、かつ上記スイッチングｎチャネルＭＯＳトランジス
タの上記ソースと上記ドレインが短絡された場合に、上
記複数のＣＭＯＳ回路の上記複数のｎチャネルＭＯＳト
ランジスタのソース−ドレイン経路を通って流れるサブ
スレッショルド電流よりも小さいように上記スイッチン
グｎｐｎバイポーラトランジスタのデバイスパラメータ
は設定されていることを特徴とする半導体集積回路。
【請求項２３】上記複数のＣＭＯＳ回路の上記複数のn
チャネルＭＯＳトランジスタは上記複数のＣＭＯＳ回路
の上記複数のpチャネルＭＯＳトランジスタとＣＭＯＳ
インバータ回路を構成することを特徴とする請求項２２
に記載の半導体集積回路。
【請求項２４】複数のワード線と、上記複数のワード線
に交差して配置された複数のデータ線と、上記複数のワ
ード線と上記複数のデータ線の交点に配置されたメモリ
セルとを含み、上記複数のＣＭＯＳは上記複数のワード
線を選択するワードドライバ回路を構成することを特徴
とする請求項２２又は請求項２３の何れかに記載の半導
体集積回路。
【請求項２５】上記第１の電源端子の電位を上記第１の
動作電位と上記第２の動作電位との間の所定の電位に維
持する電圧クランプ回路を有することを特徴とする請求
項２２乃至請求項２４の何れかに記載の半導体集積回
路。
【請求項２６】上記電圧クランプ回路は、ドレインが上
記第１の動作電位に電気的に接続され、ゲートが所定の
電位に設定され、ソースが上記第１の電源端子に接続さ
れたpチャネルＭＯＳトランジスタで構成されることを
特徴とする請求項２５に記載の半導体集積回路。
【請求項２７】上記電圧クランプ回路の上記pチャネル
ＭＯＳトランジスタのゲートとドレインは短絡されてい
ることを特徴とする請求項２６に記載の半導体集積回
路。
【請求項２８】上記スイッチングｎｐｎバイポーラトラ
ンジスタのデバイスパラメータは上記スイッチングｎｐ
ｎバイポーラトランジスタのエミッタ幅であることを特
徴とする請求項２２乃至請求項２７の何れかに記載の半
導体集積回路。