KR100471737B1

KR100471737B1 - 출력회로,누설전류를감소시키기위한회로,트랜지스터를선택적으로스위치하기위한방법및반도체메모리

Info

Publication number: KR100471737B1
Application number: KR1019970000630A
Authority: KR
Inventors: 다케사다 아키바; 고로 기츠카와
Original assignee: 가부시끼가이샤 히다치 세이사꾸쇼
Priority date: 1996-01-30
Filing date: 1997-01-13
Publication date: 2005-06-27
Also published as: KR970060217A; US5703825A; TW333698B; SG54460A1

Abstract

일반적으로 반도체 설계기술에 관한 것으로서, 트랜지스터에 흐르는 누설전류를 극히 저감시키는 모드에서 트랜지스터의 동작을 가능하게 하는 회로 및 방법을 제공하기 위해, 정의 전원전압을 받기 위한 제1 단자, 접지전위를 받기 위한 제2 단자 및 제1 단자 및 제2 단자간에 직렬로 접속된 PMOS트랜지스터와 NMOS트랜지스터를 갖는 제1 인버터를 갖는 출력회로로서, 통상모드에 있어서는 우레벨이 접지전위에 대응하는 제1 전압레벨이고, 입력신호의 하이레벨이 정의전원전압에 대응하는 제2 전압레벨이고, 대기모드에 있어서는 제1 인버터에 대한 입력신호의 레벨이 정의 전원전압의 레벨보다 높은 제3 전압레벨인 것으로 하였다.

이렇게 하는 것에 의해서, 통상모드에 있어서 통상의 전압-전류특성으로 트랜지스터를 동작시키는 것이 가능하게 되고, 또는 대기코드에 있어서 누설전류가 매우 저감되는 상태에서 트랜지스터를 동작시키는 것이 가능하게 된다.

Description

출력회로, 누설전류를 감소시키기 위한 회로, 트랜지스터를 선택적으로 스위치하기 위한 방법 및 반도체메모리

본 발명은 일반적으로 반도체 설계기술에 관한 것으로서, 특히 반도체회로에 있어서의 누설전류를 감소시키기 위한 시스템 및 방법에 관한 것이다.

수많은 기술진보의 결과, 집적회로 즉 "칩"은 단일 모놀리식디바이스상에 수백만이나 되는 트랜지스터를 조립한 것으로 되어 있다. 이것은 동작속도의 향상이나 사이즈의 축소 등 많은 점에서 유리하지만, 단일 칩상의 트랜지스터의 수가 증가함에 따라 각 트랜지스터를 흐르는 전류가 보다 큰 문제로 되어 있다. 이 문제는 단일 칩상의 트랜지스터 모두가 동시에 활성으로 되는 일은 없다는 사실에 의해, 또 논리적으로는 트랜지스터는 활성시에만 전류를 흐르게 한다는 사실에 의해 어느 정도 완화되어 있다. 그러나, 실제로는 트랜지스터가 비활성일 때에 누설전류가 흐르고 있다. 1개의 트랜지스터의 누설전류의 크기는 보통 수 피코암페어 정도이지만, 단일 칩상에 다수의 트랜지스터가 존재하기 때문에 1개의 트랜지스터당 수 피코암페어라고 하더라도 전체적으로는 아주 큰 값으로 된다.

예를 들면, 도 1a 및 도 1b는 종래의 P-채널 금속산화물 반도체(PMOS) 트랜지스터(10a) 및 그 전압-전류그래프(10b)를 도시한 것이다. 트랜지스터(10a)는 게이트G, 소오스S, 드레인D 및 웰W(기판이라고도 한다)를 갖고 있다. 통상, 웰W는 소오스S에 인가되는 것과 동일한 전압으로 바이어스되고 있다. 트랜지스터(10a)에 전압VGS가 인가되면, 소오스-드레인접합(도시되어 있지 않다)사이에 있어서 웰W에 소수캐리어에 의한 P-채널(도시되어 있지 않다)이 형성되는 것에 의해 트랜지스터(10a)가 활성으로 된다.

동작시에는 전압VGS가 부이면 트랜지스터(10a)는 활성이고 그래프(10b)에 도시되어 있는 바와 같이 드레인전류ID가 흐른다. 전압VGS가 OV인 경우 트랜지스터(10a)는 비활성이고 드레인전류ID는 0암페어(A)에 접근한다. 그러나, 드레인전류ID는 완전하게는 OA로는 되지 않는다. 왜냐하면, 트랜지스터(10a)에는 여전히 아주 작은 누설전류ILk를 흐르게 하고 있고 소수캐리어가 P-채널에 여전히 존재하고 있으므로, 누설전류는 드레인-소오스접합을 횡단해서 흐르기 때문이다.

그래서, 본 발명의 목적은 트랜지스터에 흐르는 누설전류를 극히 저감시키는 모드에서 트랜지스터의 동작을 가능하게 하는 회로 및 방법을 제공하는 것이다.

본 발명의 상기 및 그 다른 목적과 신규의 특징은 본 명세서의 기술 및 첨부도면에서 명확하게 될 것이다.

본 원에 있어서 개시되는 발명 중 대표적인 것의 개요를 간단히 설명하면 이하와 같다.

즉, 본 발명은 트랜지스터가 비활성일 때에 트랜지스터에 흐르는 누설전류를 감소시키는 회로 및 방법을 제공하는 것이다. 제1 실시형태에서는 회로에 의해 트랜지스터의 게이트를 소오스전압 이상의 전압레벨로 선택적으로 구동한다. 그 결과, 게이트-소오스전압은 역전되고 트랜지스터를 흐르는 누설전류는 상당히 감소한다. 제2 실시형태에서는 트랜지스터의 웰을 회로에 의해 통상의 바이어스전압 이상의 전압레벨까지 선택적으로 바이어스한다. 그 결과, 트랜지스터의 전압-전류 특성이 변경되고, 그것에 의해 누설전류가 실질적으로 없어진다.

본 발명에 의해 달성되는 기술적으로 유리한 점은 본 발명이 통상모드에 있어서 통상의 전압-전류특성으로 트랜지스터의 동작을 가능하게 하고, 또는 대기모드에 있어서 누설전류가 극히 저감되는 상태에서 트랜지스터의 동작을 가능하게 하는 것이다.

[발명의 실시형태]

상술한 바와 같이 도 1a 및 도 1b는 종래의 트랜지스터 및 그 전압-전류의 특성을 각각 도시한 것이다. 이하의 설명에서는 트랜지스터(10a)와 같은 종래의 트랜지스터가 사용되므로, 적합한 실시형태의 설명에 있어서는 트랜지스터(10a)의 개개의 구성요소 및 특성이 사용되고 참조된다.

도 2에 도시한 바와 같이 본 발명의 특징을 실현한 집적회로의 제1 실시형태의 전체가 (12)에 의해서 표시되어 있다. 회로(12)는 제1 정전원VPERI,제2 정전원VPP 및 접지전위VSS를 이용하고 있고, VSS<VPERI<VPP이다. 예시를 위해 VSS, VPERI, VPP는 각각 0V, 2.5V, 3.6V라고 한다.

회로(12)는 입력신호IN, 대기신호STB, 출력신호OUT, 2개의 인버터(14),(16), N-채널 금속산화물 반도체(NMOS)트랜지스터로 이루어지는 1개의 패스트랜지스터(18) 및 P-채널금속산화물 반도체(PMOS)트랜지스터로 이루어지는 1개의 대기트랜지스터(20)을 갖고 있다.

인버터(14)는 PMOS트랜지스터(22) 및 NMOS트랜지스터(24)를 갖고 있고, 인버터(16)은 PMOS트랜지스터(26) 및 NMOS트랜지스터(28)을 갖고 있다.

또한, NMOS트랜지스터(18), (24), (28)은 모두 웰이 VSS로 바이어스되어 있고, 1개의 PMOS트랜지스터(20)은 웰이 VPP로 바이어스되어 있으며, 2개의 PMOS트랜지스터(22), (26)은 웰이 VPERI로 바이어스되어 있다.

동작인 경우 대기신호STB가 "하이(high)"VPP이면 회로(12)는 통상모드로서 종래의 드라이버로서 동작한다. 입력신호IN에서 수취한 신호는 인버터(14)에 의해 반전되고, 패스트랜지스터(18)을 통과하여 인버터(16)에 의해 재차 반전되고 출력신호OUT으로 구동된다.

그러나, 대기신호STB가 "로우( low)"(VSS)일 때에는 회로(12)는 대기모드로 들어간다. 대기신호가 "로우"이므로 제1 스위치 트랜지스터인 패스트랜지스터(18)은 비활성으로 되고, 제2 스위치 트랜지스터인 대기트랜지스터(20)이 활성으로 된다. 이 때, 인버터(16)의 입력N1는 VPP전압레벨(3.6V)로 끌어올려진다. 그 결과, 트랜지스터(26)의 게이트전압이 소오스의 전압보다 커지므로 트랜지스터(26)의 전압VGS는 정으로 되고, 이 트랜지스터(26)의 소오스-드레인접합의 채널에 있어서의 소수 캐리어수가 감소되어 도 1b에 도시되어 있는 바와 같이 이 트랜지스터(26)을 흐르는 누설전류(ILK)가 감소된다.

도 3에 도시한 바와 같이 본 발명의 특징을 실현한 집적회로의 제2 실시형태의 전체가 (30)에 의해 도시되어 있다. 회로(30)은 도 2의 회로(12)와 동일한 3종류의 전원VSS, VPERI, VPP가 사용되고 있고, 동일한 신호IN, OUT 및 STB를 갖고 있다.

이 회로(30)은 또 2개의 인버터(32), (34) 및 웰이 바이어스된 2개의 트랜지스터(36), (38)을 갖고 있다. 인버터(32)는 PMOS트랜지스터(40) 및 NMOS트랜지스터(42)를 갖고 있고, 인버터(34)는 PMOS트랜지스터(44) 및 NMOS트랜지스터(46)을 갖고 있다.

또한, NMOS트랜지스터(38), (42), (46)은 모두 웰이 VSS로 바이어스되고 PMOS트랜지스터(36)은 웰이 VPP로 바이어스되며 PMOS트랜지스터(40)은 웰이 VPERI로 바이어스되고 있다.

PMOS트랜지스터(44)의 웰은 웰이 바이어스된 2개의 트랜지스터(36), (38)의 드레인에 접속되어 있고, 그들 2개의 트랜지스터(36), (38)은 소오스가 각각 VPP 및 VPERI에 접속되어 있다.

동작시에는 대기신호STB가 "하이"(VPP)일 때 회로(30)은 통상모드로서 종래의 드라이버로서 동작한다. 입력신호IN에서 수취하는 신호는 인버터(32)에 의해 반전되고 인버터(34)에 의해 재차 반전되어 출력신호OUT으로 구동된다. 대기신호STB가 "하이"이므로, 웰이 바이어스된 트랜지스터(36)은 비활성이고, 웰이 바이어스된 트랜지스터(38)이 활성으로 되어 있다. 그 결과, PMOS트랜지스터(44)의 웰은 VPERI(2.5V)로 바이어스되고 통상 종래의 방법으로 기능한다.

그러나, 대기신호STB가 "로우"(VSS)일 때에는 회로(30)은 대기모드로 들어간다. 대기모드에 있어서는 웰이 바이어스된 트랜지스터(38)은 비활성이고, 웰이 바이어스된 트랜지스터(36)이 활성이다. 그 결과, PMOS트랜지스터(44)의 웰은 VPP(3.6V)로 바이어스되고 이하에 설명한 바와 같이 다른 방법으로 기능한다.

도 4에 도시한 바와 같이 그래프(50)에는 도 1의 종래의 트랜지스터(10a)와 마찬가지로 웰이 VPERI로 바이어스된 트랜지스터(44)의 전압-전류특성을 도시한 점선(52)와 웰이 VPP로 바이어스된 도 3의 트랜지스터(44)의 전압-전류특성을 도시한 실선(54)가 도시되어 있다.

트랜지스터(44)의 웰에 VPP(3.6V)의 바이어스전압을 인가하는 것에 의해 웰은 트랜지스터의 소오스전압 즉 VPERI 이상으로 바이어스된다. 그 결과, 트랜지스터(44)의 전압-전류특성은 점선(52)로 도시되는 종래 특성의 위치에서 이동하게 되고, 그것에 의해 전압VGS가 OV일 때에 대응하는 누설전류ILk가 매우 저감되게 된다.

도 5에는 본 발명이 적용되는 DRAM의 블럭도가 도시되어 있다. 동도면에 도시된 DRAM은 공지의 반도체집적회로의 제조기술에 의해 단결정 실리콘과 같은 1개의 반도체기판으로 형성된다.

이 DRAM은 3.3V와 같은 외부전원전압VDD, OV와 같은 접지전위VSS를 외부전원단자에서 받는다. 메모리어레이(MARY)(1)은 여러개의 워드선과 여러개의 데이타선쌍과 여러개의 다이나믹 메모리셀을 포함한다. 본 실시형태의 DRAM은 기억용량증대를 위해 메모리어레이(1)에 있어서의 MOS트랜지스터는 소형화되고 있다. 이들 MOS트랜지스터는 게이트길이의 축소화에 따라서 게이트산화막이 박막화되어 있다. 이 때문에, 메모리어레이(1)에 있어서의 동작전압은 저전압화되고 예를 들면 2.0V와 같은 강압전압VARY가 사용된다. 메모리어레이(1)에 있어서의 MOS트랜지스터가 형성되는 기판(웰영역이라고도 한다)에는 -1V의 기판바이어스 전압VBB가 공급된다.

디코더 및 워드드라이버회로(DEC/WDRIV)(2)는 외부어드레스신호A0-Ai를 받아서 소정의 워드선을 선택한다. 이와 같은 주변회로에는 예를 들면 2.5V와같은 강압전압VPERI가 사용되는 것에 의해 저소비전력화가 도모되고 있다. 또,워드선 구동레벨에는 예를 들면 3.6V의 승압전압이 사용된다. 상기 도 2 및 도 3에 도시한 본 발명의 회로는 상기 디코더 및 워드드라이버회로(2)에 있어서의 디코더부에 사용할 수 있다.

강압회로(4), (6), (7)은 각각 상기 강압전압VPERI, VBB, VARY를 형성한다. 강압회로(4)는 생략하는 것이 가능하고 그 경우 강압전압VPERI의 대신에 외부전원전압VDD가 사용된다. 승압회로(5)는 상기 승압전압VPP를 형성한다. 타이밍발생기(TG)(8)은 외부제어신호CONT1-CONTn을 받아서 내부제어신호를 형성한다. 상기 대기신호STB는 상기 타이밍발생기(TG)에서 출력되고 상기 주변회로로 공급된다. 데이타입출력회로(DIO)(3)은 메인앰프, 라이트앰프 및 데이타입출력버퍼 등을 포함하고 외부입출력단자DQ0-DQi에 결합된다.

도 6에 도시한 회로는 본 발명의 다른 실시형태를 도시한 것이다. 트랜지스터(61), (62), (65), (66)은 도 2에 도시한 회로의 트랜지스터(26),(28),(22), (24)에 대응하고 있다. 도 6의 실시형태에서는 NMOS트랜지스터(62)가 오프상태일 때의 NMOS트랜지스터(62)에 흐르는 누설전류를 저감하기 위해서, 제1및 제2 스위치트랜지스터인 PMOS트랜지스터(64) 및 NMOS트랜지스터(63)이 마련되어 있다.

상기 도 2의 회로에서는 대기시에 출력신호가 로우레벨(VSS)로 고정되는 것에 대해, 도 6의 회로에서는 대기시에 출력신호가 하이레벨(VPERI)로 고정된다. 도 6에 있어서 대기신호STB'가 로우레벨(VBB)이면 PMOS트랜지스터(64)는 온레벨, NMOS트랜지스터(63)은 오프레벨로 되고 입력신호IN에 따른 출력신호OUT이 얻어진다. 또, 대기신호STB'가 하이레벨(VPERI)이면 대기상태로 되고 PMOS트랜지스터(64)는 오프레벨NMOS트랜지스터(63)은 온레벨로 된다. 이 대기상태에서는 NMOS트랜지스터(62)의 게이트전압(VBB)는 소오스전압(VSS)보다 낮아진다.그 결과, NMOS트랜지스터(62)는 충분히 깊게 오프상태로 되고 그 누설전류가 저감된다.

이상, 본 발명자에 의해 이루어진 발명을 실시형태에 따라서 구체적으로 설명하였지만 본 발명은 상기 실시형태에 고정되는 것이 아니라 그 요지를 일탈하지 않는 범위에서 여러가지로 변경가능하다는 것은 물론이다. 어떤 예의 경우 본 발명의 특징의 임의의 것을 사용하지 않고 본 발명의 다른 특징을 사용할수 있다.

예를 들면, 누설전류를 감소시키기 위한 발명개념을 드라이버에 적용해서 설명한 것은 설명의 간략화를 위한 것뿐이고 레지스터나 버퍼에 대해서도 그 개념을 실현할 수 있다. 또, NMOS트랜지스터에도 누설전류가 흐르므로, NMOS트랜지스터에도 본 발명을 적용할 수 있다. 마지막으로, 본 발명의 범위를 변경하지 않고 구성요소를 추가하거나 다른 것으로 바꿀 수 있다. 따라서, 첨부하는 특허청구의 범위를 본 발명의 범위와 정합하는 방법으로 널리 해석하는 것은 적절하다.

본 원에 있어서 개시되는 발명 중 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 이하와 같다

즉, 본 발명에 의하면 통상모드에 있어서 통상의 전압-전류특성으로 트랜지스터를 동작시키는 것이 가능하게 되고, 또는 대기코드에 있어서 누설전류가 매우 저감되는 상태에서 트랜지스터를 동작시키는 것이 가능하게 된다.

도 1a는 종래의 트랜지스터의 회로도이고, 도 1b는 도 1a의 트랜지스터의 전압-전류특성의 그래프,

도 2는 본 발명의 제1 실시형태에 있어서의 회로의 회로도,

도 3은 본 발명의 제2 실시형태에 있어서의 회로의 회로도,

도 4는 도 3의 회로에 있어서의 트랜지스터의 전압-전류특성의 그래프,

도 5는 본 발명이 적용된 DRAM의 회로블럭도,

도 6은 본 발명의 다른 실시형태의 회로도.

※ 부호의 설명

1 : 메모리어레이, 2 : 디코더 및 워드드라이버회로, 3 : 데이타입출력회로, 4, 6, 7 : 강압회로, 5 :승압회로, 8 :타이밍발생기, 12,30 :집적회로, 14, 16, 32, 34 : 인버터, 18 : 패스트랜지스터, 20 : 대기트랜지스터, 10A, 22, 26, 36, 40, 44, 61, 64, 65 : PMOS트랜지스터, 24,28, 38, 42, 46, 62, 63, 66 : NMOS트랜지스터

Claims

제1 전위를 받기 위한 제1 단자와,

제2 전위를 받기 위한 제2 단자와,

재3 전위를 받기 위한 제3 단자와,

상기 제1 단자와 제2 단자 사이에 직렬로 접속된 제1 PMOS트랜지스터와 제1NMOS트랜지스터를 갖는 제1 CMOS회로와,

상기 제1 단자와 상기 제2단자 사이에 직렬로 접속된 제2 PMOS트랜지스터와 제2 NMOS트랜지스터를 갖는 제2 CMOS회로와,

상기 제1 CMOS회로의 입려과 상기 제2 CMOS회로의 출력 사이에 소오스-드레인 경로를 갖는 제1 트랜지스터와,

상기 제3 단자와 상기 제1 CMOS회로의 입력 사이에 소오스-드레인 경로를 갖는 제2 트랜지스터를 갖는 반도체회로로서,

통상모드에 있어서는 상기 제1 PMOS트랜지스터 및 상기 제1 NMOS트랜지스터의 게이트에 공통으로 공급되는 입력신호는 상기 제1 전위와 상기 제2 전위 사이에서 진폭하고.

대기모드에 있어서는 상기 제1 CMOS회로에 대한 상기 입력신호는 상기 제3전위로 되며,

상기 제1 전위와 상기 제2 전위의 전위차는 상기 제1 전위와 상기 제3전위의 전위차보다 작은 것을 특징으로 하는 반도체회로.
제1항에 있어서,

상기 통상모드에 있어서는 상기 제1 트랜지스터가 활성이고, 상기 제2 트랜지스터가 비활성이며,

상기 대기모드에 있어서는 상기 제1 트랜지스터가 비활성이고, 상기 제2 트랜지스터가 활성인 것을 특징으로 하는 반도체회로.
입력단자에 접속된 게이트, 출력단자에 접속된 트레인 및 제1 전원에 접속된 소오스를 갖는 출력트랜지스터와,

상기 게이트를 상기 입력단자에서 선택적으로 절단하고 해당 게이트를 제2 전원에 접속하기 위한 수단을 갖고,

상기 제2 전원의 전압레벨이 상기 제1 전원의 전압레벨보다 높은 것인 것을 특징으로 하는 반도체회로.
제3항에 있어서,

선택적으로 접속 및 절단하기 위한 상기 수단은

상기 게이트와 상기 제2전원 사이에 접속된 PMOS트랜지스터와,

해당 게이트와 상기 입력단자 사이에 접속된 NMOS트랜지스터를 갖는 것을 특징으로 하는 반도체회로.
매모리어레이,

상기 메모리어레이에 결합되는 주변회로 및

제1 전원전압을 승압해서 제2 전원전압을 얻는 승압회로를 갖는 반도체메모리로서,

상기 주변회로는 (A) 입력단자에 결합되는 게이트, 출력단자에 결합되는 드레인 및 상기 제1 전원전압을 받는 소오스를 갖는 출력트랜지스터와

(B) 상기 게이트를 상기 입력단자에서 분리해서 상기 게이트로 상기 제2 전원전압을 공급하는 스위치회로를 포함하는 것을 특징으로 하는 반도체메모리.
제5항에 있어서,

상기 입력단자에 공급되는 입력신호의 하이레벨은 상기 제1 전원전압의 레벨에 대응하고 있는 것을 특징으로 하는 반도체메모리.
제6항에 있어서,

상기 주변회로는 어드레스신호를 받아서 상기 메모리어레이에 대한 선택신호를 형성하는 디코더인 것을 특징으로 하는 반도체메모리.
메모리어레이,

상기 메모리어레이에 결합되는 디코더,

상기 디코더가 통상동작모드인지 대기모드인지를 지시하는 제어신호를 출력하는 제어회로 및

제1 전원전압을 승압해서 제2전원전압을 얻는 승압회로를 갖는 반도체메모

리로서,

상기 디코더는

(A) 입력단자에 결합되는 게이트, 출력단자에 결합되는 드레인 및 상기 제1 전원전압을 받는 소오스를 갖는 PMOS트랜지스터를 포함하는 출력회로와

(B) 상기 게이트를 상기 입력단자에서 분리해서 상기 게이트로 상기 제2 전원전압을 공급하는 스위치회로를 포함하는 것을 특징으로 하는 반도체메모리.
제8항에 있어서,

상기 출력회로는 상기 입력단자에 결합되는 게이트, 상기 출력단자에 결합되는 드레인 및 접지전위에 결합되는 소오스를 갖는 NMOS트랜지스터를 더 포함하는 것을 특징으로 하는 반도체메모리.
제9항에 있어서,

상기 스위치회로는 상기 NMOS트랜지스터 및 상기 PMOS트랜지스터의 공통게이트와 상기 입력단자 사이에 소오스-드레인경로를 갖는 제1 스위치 MOS트랜지스터 및 상기 공통게이트와 상기 제2 전원전압을 받는 단자 사이에 소오스-드레인경로를 갖는 제2 스위치 MOS트랜지스터를 갖는 것을 특징으로 하는 반도체메모리.
제10항에 있어서,

상기 제1 스위치 MOS트랜지스터는 NMOS트랜지스터이고, 상기 제2 스위치 MOS트랜지스터는 PMOS트랜지스터이며, 상기 제1 스위치 MOS트랜지스터와 상기 제2 스위치 MOS트랜지스터의 공통게이트에 상기 제어신호가 공급되는 것을 특징으로 하는 반도체메모리.
제11항에 있어서,

상기 입력단자에 공급되는 입력신호의 하이레벨은 상기 제1 전원전압의 레벨에 대응하고, 상기 입력신호의 로우레벨은 상기 접지전위에 대응하고 있는 것을 특징으로 하는 반도체메모리.
제1항에 있어서,

승압회로를 더 구비하고,

상기 제1 트랜지스터는 NMOS트랜지스터이고,

상기 제2 트랜지스터는 PMOS트랜지스터이고,

상기 제1, 제2 트랜지스터의 게이트는 동일한 제어신호로 제어되고,

상기 제어신호는 상기 제2 전위와 상기 제3 전위 사이의 전위를 취하고,

상기 제3 단자에 상기 승압회로의 출력전압이 인가되는 것을 특징으로 하는 반도체회로.
제1항에 있어서,

메모리어레이와,

상기 메모리어레이에 결합된 주변회로를 더 구비하고,

상기 제1, 제2 CMOS회로와 상기 제1, 제2 트랜지스터는 상기 주변회로내에 적용되는 것을 특징으로 하는 반도체회로.
제1항에 있어서,

외부전원전압이 입력되는 강압회로를 더 구비하고,

상기 제1 전위는 상기 강압회로에 의해 생성되는 것을 특징으로 하는 반도체회로.
제1항에 있어서.

상기 제1 전위는 외부전원전위인 것을 특징으로 하는 반도체회로.