JP3071408B2 - 半導体集積回路の駆動方法及び半導体集積回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、消費電力が大きな
動作状態と消費電力が小さな待機状態とが混在する半導
体集積回路に関し、特に、低電圧動作時に低消費電力化
を図る半導体集積回路に関する。

【０００２】

【従来の技術】近年、携帯機器の普及に伴い、また、省
エネルギーの観点から、半導体集積回路（以下、ＬＳＩ
と略称する。）に対する低消費電力化の要請が高まって
いる。ＬＳＩの消費電力を低減するには電源電圧を下げ
ることが有効であり、さらにトランジスタの微細化に伴
い、その信頼性を確保するためにも電源電圧を下げるこ
とはＬＳＩの設計における必須条件となりつつある。従
来、ＬＳＩの内部電源は３Ｖ〜５Ｖの値が主流であった
が、電池駆動用ＬＳＩにおいては０．８Ｖ〜１．５Ｖで
動作が可能なＬＳＩが望まれている。一方、ＬＳＩを構
成するＭＯＳトランジスタにはしきい値電圧が存在し、
電源電圧の低下により該電源電圧がしきい値電圧に近づ
くと、トランジスタの駆動能力が低下し該トランジスタ
の駆動電流が減少するため、ＬＳＩの性能が低下してし
まう。そこで、低電圧下においても所定の性能を満たす
ため、従来よりも駆動電流が多い低しきい値のトランジ
スタを使用することになる。しかし、低しきい値のトラ
ンジスタは低電圧下において動作駆動電流が多い反面、
待機状態でのトランジスタのオフリーク電流も多いた
め、待機時の電流が増加し消費電力の増大を招くので、
本来の目的である低消費電力化を満たせなくなる。そこ
で、低しきい値のトランジスタにより構成されている回
路と電源との間に高しきい値のトランジスタを設け、こ
の高しきい値トランジスタをオフさせることにより、待
機時のオフリーク電流を抑えようとするのが特開平６−
２９８３４号公報に開示されているＭＴＣＭＯＳであ
る。

【０００３】さらに、オフリーク電流を低減させる別の
方法として、待機時のオフリーク電流を抑えることを目
的とする特開平６−２０８７９０号公報に開示されてい
る方法がある。

【０００４】

【発明が解決しようとする課題】しかしながら、前記従
来の半導体集積回路は、いずれも待機時におけるオフリ
ーク電流しか抑えることができず、動作時には充放電電
流とともに貫通リーク電流が発生してしまうという問題
がある。特に動作時の動作期間が長い回路や、周波数が
相対的に高い領域において動作する回路の場合には動作
時の影響が大きくなるため、この問題はより顕著にな
る。

【０００５】本発明は、前記の問題に鑑みてなされたも
のであり、内部電源を低電圧化した場合であっても、待
機時における消費電力のみならず動作時における消費電
力を低減できるようにすることを第１の目的とし、高速
動作を行なえるようにすることを第２の目的とするもの
である。

【０００６】

【課題を解決するための手段】本願のアプローチ方法の
基本は、動作時にリーク電流が流れる主な原因は論理素
子等の各セルに電源及び接地間の電位が印加されている
ためであることに着目し、該リーク電流を低減するため
に各セルに印加されている電源及び接地間の電位の電位
差を出力信号の伝達に支障を来たさない程度に低下させ
ることにある。

【０００７】本発明に係る半導体集積回路の駆動方法
は、前記第１の目的を達成し、複数の素子よりなる論理
回路を有する半導体集積回路の駆動方法であって、動作
時の入力信号の状態に応じて、複数の素子のうち実質的
にカットオフ状態となる素子の電源電圧を該素子の駆動
能力がより小さくなるように変更する電源電圧変更工程
を備えている。

【０００８】本発明の半導体集積回路の駆動方法による
と、動作時に、複数の素子のうち実質的にカットオフ状
態となる素子の電源電圧を該素子の駆動能力がより小さ
くなるように変更するため、動作時の論理回路に発生す
る貫通リーク電流が抑制される。

【０００９】本発明の半導体集積回路の駆動方法におい
て、電源電圧変更工程が電源電圧を降圧する工程又は電
源電圧を昇圧する工程を含むことが好ましい。このよう
にすると、ハイ側の電位により駆動される素子がカット
オフ状態となる場合には降圧工程がリーク電流の抑制に
有効となり、ロー側の電位により駆動される素子がカッ
トオフ状態となる場合には昇圧工程がリーク電流の抑制
に有効となるので、動作時のリーク電流を確実に抑制す
ることができる。さらに、ハイ側の電位又はロー側の電
位のいずれかの値に論理を持たせる論理回路に対して、
実質的にカットオフ状態となっている素子の電位がハイ
側の電位とロー側の電位との中間の値の電位となるた
め、動作開始時に論理が確定するのが速くなるので、第
２の目的を達成できる。

【００１０】本発明の半導体集積回路の駆動方法におい
て、電源電圧が接地電位に対して相対的に高い第１の電
源電圧又は接地電位に対して相対的に低い第２の電源電
圧であり、電源電圧変更工程は、第１の電源電圧を該第
１の電源電圧よりも小さい第３の電源電圧に変更する工
程又は第２の電源電圧を該第２の電源電圧よりも大きい
第４の電源電圧に変更する工程を含むことが好ましい。

【００１１】本発明の半導体集積回路の駆動方法におい
て、第３の電源電圧の電圧値と第４の電源電圧の電圧値
とを互いに等しくする工程を含むことが好ましい。

【００１２】本発明の半導体集積回路の駆動方法におい
て、論理回路が、第１の電源電圧が印加される第１の電
源線と第２の電源電圧が印加される第２の電源線とに接
続されており、電源電圧変更工程が、第１の電源線を第
１の電源電圧から遮断すると共に第２の電源線を第２の
電源電圧から遮断した後、第１の電源線と第２の電源線
とを接続する工程を含むことが好ましい。

【００１３】本発明に係る第１の半導体集積回路は、前
記第１の目的を達成し、複数の素子よりなる論理回路を
有する半導体集積回路であって、動作時の入力信号の状
態に応じて、複数の素子のうち実質的にカットオフ状態
となる素子の電源電圧を該素子の駆動能力がより小さく
なるように変更する電源電圧変更手段を備えている。

【００１４】第１の半導体集積回路によると、電源電圧
変更手段が、動作時に複数の素子のうち実質的にカット
オフ状態となる素子の電源電圧を該素子の駆動能力がよ
り小さくなるように変更するため、動作時の論理回路に
発生する貫通リーク電流が抑制される。

【００１５】第１の半導体集積回路において、電源電圧
変更手段が、論理回路に接続され、動作時の入力信号の
状態に応じて、複数の素子のうち実質的にカットオフ状
態となる素子の第１の電源電圧を該素子の駆動能力がよ
り小さくなる第３の電源電圧に降圧する降圧部と、論理
回路に接続され、動作時の入力信号の状態に応じて、複
数の素子のうち実質的にカットオフ状態となる素子の第
２の電源電圧を該素子の駆動能力がより小さくなる第４
の電源電圧に昇圧する昇圧部とを有していることが好ま
しい。このようにすると、降圧部は、論理回路に含まれ
る複数の素子のうちのハイ側の電位により駆動される素
子が実質的にカットオフ状態となる場合に該素子の電源
電圧を降圧し、昇圧部は、論理回路に含まれる複数の素
子のうちのロー側の電位により駆動される素子が実質的
にカットオフ状態となる場合に該素子の電源電圧を昇圧
するので、動作時のリーク電流を確実に抑制することが
できる。

【００１６】さらに、ハイ側の電位又はロー側の電位の
いずれかの値に論理を持たせる論理回路に対して、実質
的にカットオフ状態となっている素子の電位がハイ側の
電位とロー側の電位との中間の値の電位となるため、動
作開始時に論理が確定するのが速くなり、第２の目的を
達成できる。

【００１７】第１の半導体集積回路において、第３の電
源電圧の電圧値と第４の電源電圧の電圧値とが互いに等
しいことが好ましい。

【００１８】第１の半導体集積回路において、論理回路
が、第１の電源電圧が印加される第１の電源線と第２の
電源電圧が印加される第２の電源線とに接続されてお
り、降圧部及び昇圧部は、第１の電源線と第２の電源線
との間に接続され、該第１の電源線及び第２の電源線の
電気的な接続を開閉するスイッチを有していることが好
ましい。

【００１９】第１の半導体集積回路において、第１の電
源電圧が印加される第１の電源線及び第２の電源電圧が
印加される第２の電源線と、降圧部及び昇圧部と接続さ
れた第１の疑似電源線及び第２の疑似電源線とをさらに
備え、論理回路は第１の疑似電源線及び第２の疑似電源
線と接続され、降圧部及び昇圧部は、第１の電源線と第
１の疑似電源線との間に接続された第１のスイッチ、第
２の電源線と第２の疑似電源線との間に接続された第２
のスイッチ、第１の疑似電源線と第２の疑似電源線との
間に接続された第３のスイッチとを有していることが好
ましい。

【００２０】第１の半導体集積回路において、第１の電
源電圧が電源電位に印加され、第２の電源電圧が接地電
位に印加されていることが好ましい。

【００２１】本発明に係る第２の半導体集積回路は、前
記第１及び第２の目的を達成し、それぞれが複数の素子
よりなる複数の論理回路と、接地電位に対して相対的に
高い第１の電源電圧が印加される第１の電源線及び接地
電位に対して相対的に低い第２の電源電圧が印加される
第２の電源線と、論理回路にそれぞれ接続され、動作時
の入力信号の状態に応じて第１の電源電圧を降圧する降
圧手段と、論理回路にそれぞれ接続され、動作時の入力
信号の状態に応じて第２の電源電圧を昇圧する昇圧手段
と、降圧手段及び昇圧手段と接続された第１の疑似電源
線、第２の疑似電源線、第３の疑似電源線及び第４の疑
似電源線とを備え、複数の論理回路のうちの一部は第１
の疑似電源線及び第３の疑似電源線と接続され、複数の
論理回路のうちの残部は第２の疑似電源線及び第４の疑
似電源線と接続され、降圧手段及び昇圧手段は、第１の
電源線と第１の疑似電源線との間に接続された第１のス
イッチ、第１の電源線と第２の疑似電源線との間に接続
された第２のスイッチ、第２の電源線と第３の疑似電源
線との間に接続された第３のスイッチ、第２の電源線と
第４の疑似電源線との間に接続された第４のスイッチ、
第１の疑似電源線と第４の疑似電源線との間に接続され
た第５のスイッチ及び第２の疑似電源線と第３の疑似電
源線との間に接続された第６のスイッチとを有してい
る。

【００２２】第２の半導体集積回路によると、動作時の
入力信号の状態に応じて、第１の電源電圧を降圧する降
圧手段と第２の電源電圧を昇圧する昇圧手段とが、例え
ば、第１のスイッチ及び第４のスイッチを切断して第１
の疑似電源線及び第４の疑似電源線を電源電位からフロ
ーティング状態とすると共に第５のスイッチを接続する
ことにより、第１の疑似電源線及び第４の疑似電源線
が、ハイ側の電位である第１の電源電圧とロー側の電位
である第２の電源電圧との中間の値の電位に設定され
る。これにより、この中間の値の電位を複数の素子のう
ち実質的にカットオフ状態となる素子に印加すれば、動
作時の論理回路に発生する貫通リーク電流が抑制され
る。ここで、第１の電源電圧と第２の電源電圧との中間
の値の電位は、第１の電源電圧側からみれば降圧され、
且つ、第２の電源電位側からみれば昇圧されていること
になる。このように、複数の論理回路を各論理回路に入
力される論理に応じて、第１及び第３の疑似電源線によ
り駆動される一の論理回路群と第２及び第４の疑似電源
線により駆動される他の論理回路群とに分けることがで
きるため、動作時にカットオフ状態になる論理回路と動
作を行なう論理回路とをこれらの論理回路群のいずれか
に対応づけることができるので、動作時にカットオフ状
態になる論理回路の動作電圧を素子の駆動能力が低下す
るように変更することができる。

【００２３】また、一般に論理回路はハイ側の電位又は
ロー側の電位のいずれかの値に論理を持たせており、カ
ットオフ状態の素子の電位を中間の電位に設定している
ため、動作開始時に論理が確定するのが速くなる。

【００２４】第２の半導体集積回路において、第１〜第
６のスイッチは動作時の入力信号によって制御されるこ
とが好ましい。

【００２５】第２の半導体集積回路において、第１の電
源電圧は電源電位に印加され、第２の電源電圧は接地電
位に印加されていることが好ましい。

【００２６】第２の半導体集積回路において、複数の論
理回路のそれぞれは互いに導電型が異なる２つの電界効
果トランジスタよりなるインバータであって、第１の疑
似電源線及び第３の疑似電源線にそれぞれ接続された第
１のインバータと、第２の疑似電源線及び第４の疑似電
源線にそれぞれ接続された第２のインバータとが交互に
且つ直列に接続されていることが好ましい。

【００２７】

【発明の実施の形態】

（第１の実施形態）本発明の第１の実施形態を図面に基
づいて説明する。

【００２８】図１は本発明の第１の実施形態に係る半導
体集積回路を示す回路図である。図１において、１は電
源電圧変更手段としての降圧手段及び昇圧手段であり、
第１の電源電圧としての電源電位が印加される電源線Ｖ
DD及び第２の電源電圧としての接地電位が印加される接
地線ＶSSと接続されると共に、論理回路としての４段の
直列に接続された第１から第４のインバータ２１〜２４
と接続されている。

【００２９】降圧手段及び昇圧手段１は、電源線ＶDDと
第１の疑似電源線ＶDD1 との間に接続されたＰ型ＦＥＴ
よりなる第１のスイッチトランジスタ１１と、電源線Ｖ
DDと第２の疑似電源線ＶDD2 との間に接続されたＰ型Ｆ
ＥＴよりなる第２のスイッチトランジスタ１２とを有
し、接地線ＶSSと第３の疑似電源線ＶSS1 との間に接続
されたＮ型ＦＥＴよりなる第３のスイッチトランジスタ
１３と、接地線ＶSSと第４の疑似電源線ＶSS2 との間に
接続されたＮ型ＦＥＴよりなる第４のスイッチトランジ
スタ１４とを有している。さらに、第１の疑似電源線Ｖ
DD1 と第４の疑似電源線ＶSS2 との間に接続されたＮ型
ＦＥＴよりなる第５のスイッチトランジスタ１５と、第
２の疑似電源線ＶDD2 と第３の疑似電源線ＶSS1 との間
に接続されたＰ型ＦＥＴよりなる第６のスイッチトラン
ジスタ１６とを有している。

【００３０】第１のインバータ２１は、入力端子に入力
される入力信号Ａを受け、ソースノードが第１の疑似電
源線ＶDD1 に接続されているＰ型ＦＥＴよりなる低しき
い値トランジスタＱ１とソースノードが第３の疑似電源
線ＶSS1 に接続されているＮ型ＦＥＴよりなる低しきい
値トランジスタＱ２とから構成されており、第２のイン
バータ２２は、第１のインバータ２１の出力信号Ｂを受
け、ソースノードが第２の疑似電源線ＶDD2 に接続され
ているＰ型ＦＥＴよりなる低しきい値トランジスタＱ３
とソースノードが第４の疑似電源線ＶSS2 に接続されて
いるＮ型ＦＥＴよりなる低しきい値トランジスタＱ４と
から構成されており、第３のインバータ２３は、第２の
インバータ２２の出力信号Ｃを受け、ソースノードが第
１の疑似電源線ＶDD1 に接続されているＰ型ＦＥＴより
なる低しきい値トランジスタＱ５とソースノードが第３
の疑似電源線ＶSS1 に接続されているＮ型ＦＥＴよりな
る低しきい値トランジスタＱ６とから構成されており、
第４のインバータ２４は、第３のインバータ２３の出力
信号Ｄを受け、ソースノードが第２の疑似電源線ＶDD2
に接続されているＰ型ＦＥＴよりなる低しきい値トラン
ジスタＱ７とソースノードが第４の疑似電源線ＶSS2 に
接続されているＮ型ＦＥＴよりなる低しきい値トランジ
スタＱ８とから構成されている。

【００３１】制御回路１７は、入力信号Ａ及び待機信号
ＳＴＢ１を受け、第１〜第４のスイッチトランジスタ１
１〜１４を制御する疑似電源制御信号Ｐ１，Ｐ２，Ｎ１
及びＮ２を出力する制御回路であって、疑似電源制御信
号Ｐ１は第１のスイッチトランジスタ１１のゲート電極
に入力され、疑似電源制御信号Ｐ２は第２のスイッチト
ランジスタ１２のゲート電極に入力され、疑似電源制御
信号Ｎ１は第３のスイッチトランジスタ１３のゲート電
極に入力され、疑似電源制御信号Ｎ２は第４のスイッチ
トランジスタ１４のゲート電極に入力される。同様に、
第５及び第６のスイッチトランジスタ１５，１６も入力
信号Ａにより制御される。

【００３２】ここで、各インバータ２１〜２４を構成す
る各ＦＥＴは低しきい値ＦＥＴであるため、低電圧下に
おいて高速動作が可能であり、一方、各スイッチトラン
ジスタ１１〜１４を構成する各ＦＥＴはリーク電流を抑
止できるようにそれぞれ高しきい値を有している。

【００３３】図２に制御回路１７の具体例を示す。制御
回路１７は、図２に示すように、第１の電圧制御インバ
ータ３１及び第２の電圧制御インバータ３２並びに第１
の待機制御回路１８及び第２の待機制御回路１９とから
構成されている。第１の待機制御回路１８は、待機信号
ＳＴＢ２、入力信号Ａ及び第１の電圧制御インバータ３
１により反転された入力反転信号／Ａを並列に受け、降
圧手段及び昇圧手段１に疑似電源制御信号Ｐ１，Ｐ２を
出力すると共に、第２の待機制御回路１９は、待機信号
ＳＴＢ３、入力信号Ａ及び第２の電圧制御インバータ３
２により反転された入力反転信号／Ａを並列に受け、降
圧手段及び昇圧手段１に疑似電源制御信号Ｎ１，Ｎ２を
出力する。

【００３４】図３は本実施形態に係る待機制御回路の回
路構成であって、（ａ）は第１の待機制御回路１８を示
し、（ｂ）は第２の待機制御回路１９を示している。図
３（ａ）に示すように、第１の待機制御回路１８は、待
機信号ＳＴＢ２を受け該待機信号ＳＴＢ２を反転して出
力する第１のインバータ１８ａと、該第１のインバータ
１８ａの出力信号に制御され、ソース電極が電源線ＶDD
に接続され、ドレイン電極が出力端子に接続された第１
及び第２のＰＭＯＳスイッチトランジスタ１８ｂ，１８
ｃと、待機信号ＳＴＢ２に制御され、入力反転信号／Ａ
を疑似電源制御信号Ｐ２として出力する第１のＣＭＯＳ
スイッチ１８ｄと、第１のインバータ１８ａの出力を受
け、第１のＣＭＯＳスイッチ１８ｄのＰ側の制御端子を
制御する第２のインバータ１８ｅと、待機信号ＳＴＢ２
に制御され、入力信号Ａを疑似電源制御信号Ｐ１として
出力する第２のＣＭＯＳスイッチ１８ｆと、第１のイン
バータ１８ａの出力信号を受け、第２のＣＭＯＳスイッ
チ１８ｆのＰ側の制御端子を制御する第３のインバータ
１８ｇとから構成されている。

【００３５】また、第２の待機制御回路１９は、待機信
号ＳＴＢ３に制御され、ソース電極が接地線ＶSSに接続
され、ドレイン電極が出力端子に接続された第１及び第
２のＮＭＯＳスイッチトランジスタ１９ａ，１９ｂと、
待機信号ＳＴＢ３に制御され、入力反転信号／Ａを疑似
電源制御信号Ｎ２として出力する第１のＣＭＯＳスイッ
チ１９ｃと、待機信号ＳＴＢ３に制御され、第１のＣＭ
ＯＳスイッチ１９ｃのＮ側の制御端子を制御する第１の
インバータ１９ｄと、待機信号ＳＴＢ３に制御され、入
力信号Ａを疑似電源制御信号Ｎ１として出力する第２の
ＣＭＯＳスイッチ１９ｅと、待機信号ＳＴＢ３に制御さ
れ、第２のＣＭＯＳスイッチ１９ｅのＮ側の制御端子を
制御する第２のインバータ１９ｆとから構成されてい
る。

【００３６】以下、前記のように構成された半導体集積
回路の動作を図面に基づいて説明する。

【００３７】図２において、スタンバイ（待機）時に
は、待機信号ＳＴＢ２及びＳＴＢ３のうちの少なくとも
一方をハイ状態とし、例えば、ＳＴＢ２のみをハイ状態
とすると、図３（ａ）において、第１及び第２のＰＭＯ
Ｓスイッチトランジスタ１８ｂ，１８ｃが共に導通する
ことにより、疑似電源制御信号Ｐ１，Ｐ２が共にハイ状
態となって、図２に示す第１及び第２のスイッチトラン
ジスタ１１，１２のペアがオフとなるので、電源線ＶDD
から接地線ＶSSに通じる電流パスが切断され、スタンバ
イ時のリーク電流が抑制される。この動作は従来のＭＴ
ＣＭＯＳと同様である。

【００３８】次に、動作時の回路の動作を説明する。動
作時には、待機信号ＳＴＢ２，ＳＴＢ３を共にロー状態
に遷移させることにより、疑似電源制御信号Ｐ１，Ｐ
２、Ｎ１及びＮ２を入力信号Ａに応じて変更できるよう
にする。

【００３９】ここで、回路の動作時の各インバータ２１
〜２４の状態には２種類がある。すなわち、入力信号Ａ
がハイで且つ出力信号Ｅがハイの第１の状態と、入力信
号Ａがローで且つ出力信号Ｅがローの第２の状態であ
る。

【００４０】まず、第１の状態から第２の状態に遷移す
る場合の回路動作を説明する。

【００４１】図２において、入力信号Ａがローのとき
に、第１のインバータ２１はハイを出力する必要がある
ため、疑似電源制御信号Ｐ１が入力信号Ａに同期してロ
ーになるので、第１の疑似電源線ＶDD1 がハイレベルに
なり、第１のインバータ２１はハイを出力することがで
きる。疑似電源制御信号Ｐ２が逆にハイになるため第２
の疑似電源線ＶDD2 はフローティング状態となる。さら
に、疑似電源制御信号Ｎ２は入力信号Ａに同期してハイ
になり第４の疑似電源線ＶSS2 の電位がＶSSになるた
め、第２のインバータ２２は第１のインバータ２１のハ
イ出力を受けてローを出力することができる。このと
き、疑似電源制御信号Ｎ１がローになるため、第３の疑
似電源線ＶSS1 はフローティング状態となる。さらに、
第３のインバータ２３は第１のインバータ２１と同様に
ロー入力と第１の疑似電源線ＶDD1 のハイ電位を受けて
ハイを出力し、さらに、第４のインバータ２４は第２の
インバータ２２と同様に、ハイ入力と第４の疑似電源線
ＶSS2 のロー電位を受けてローを出力する。

【００４２】このとき、各インバータの出力電位と反対
側の電位は論理（＝出力結果）には無関係なため、電源
電位又は接地電位である必要がない。むしろ、各インバ
ータ２１〜２４に印加されている電源電位と接地電位と
の電位差が小さい程リーク電流が少ないため、省電力化
を図れることになる。

【００４３】従って、入力信号Ａがローのときに第５の
スイッチトランジスタ１５をオフにし、且つ、第６のス
イッチトランジスタ１６をオンにする。これにより、第
５のスイッチトランジスタ１５がオフになるため、第１
の疑似電源線ＶDD1 と第４の疑似電源線ＶSS2 とは所定
の電位を保つことができる。

【００４４】さらに、第６のスイッチトランジスタ１６
がオンになるため、第２の疑似電源線ＶDD2 と第３の疑
似電源線ＶSS1 とは互いに接続されて短絡する。これに
より、第２の疑似電源線ＶDD2 は電源線ＶDDの電源電位
から、また、第３の疑似電源線ＶSS1 は接地線ＶSSの接
地電位からフローティング状態となると共に短絡するこ
とにより同電位となるので、降圧された第３の電源電圧
及び昇圧された第４の電源電圧としてのそれぞれの電位
は、共に電源電位と接地電位との中間電位（以下、便宜
上ＶDD／２と記す。）程度になる。この結果、第１及び
第３のインバータ２１，２３の電源側には電源線ＶDDの
電源電位が供給されると共に接地側には中間電位ＶDD／
２が供給されることになり、第２及び第４のインバータ
２２，２４の電源側には中間電位ＶDD／２が供給される
と共に接地側には接地電位が供給されることになるた
め、各インバータには従来の半分の電位差しか印加され
ないので、大幅にリーク電流を抑えることができる。

【００４５】さらに、この場合の電流パスは順に、電源
線ＶDD→第１のスイッチトランジスタ１１→第１のイン
バータ２１の低しきい値トランジスタＱ１及び第３のイ
ンバータ２３の低しきい値トランジスタＱ５→第１のイ
ンバータ２１の低しきい値トランジスタＱ２及び第３の
インバータ２３の低しきい値トランジスタＱ６→第６の
スイッチトランジスタ１６→第２のインバータ２２の低
しきい値トランジスタＱ３及び第４のインバータ２４の
低しきい値トランジスタＱ７→第２のインバータ２２の
低しきい値トランジスタＱ４及び第４のインバータ２４
の低しきい値トランジスタＱ８→第４のスイッチトラン
ジスタ１４→接地線ＶSSとなって、従来よりも直列接続
されるトランジスタの数が増えるため、リーク電流を抑
えることができる。

【００４６】次に、第２の状態から第１の状態に遷移す
る場合の回路動作を説明する。

【００４７】図２において、入力信号Ａがハイのとき
に、第１のインバータ２１はローを出力する必要がある
ため、疑似電源制御信号Ｎ１が入力信号Ａに同期してハ
イになるので、第３の疑似電源線ＶSS1 が接地線ＶSSと
導通してローレベルになり、第１のインバータ２１はロ
ーを出力することができる。このとき、疑似電源制御信
号Ｎ２はローになり第４のスイッチトランジスタ１４が
オフになるため、第４の疑似電源線ＶSS2 はフローティ
ング状態となる。また、疑似電源制御信号Ｐ２がローに
なり第２の疑似電源線ＶDD2 が電源線ＶDDと導通して電
源電位になるため、第２のインバータ２２は第１のイン
バータ２１のロー出力を受けてハイを出力することがで
きる。このとき、疑似電源制御信号Ｐ１がハイになり第
１のスイッチトランジスタ１１がオフになるため、第１
の疑似電源線ＶDD1 はフローティング状態となる。さら
に、第３のインバータ２３は第１のインバータ２１と同
様にハイ入力と第３の疑似電源線ＶSS1 のロー電位を受
けてローを出力し、第４のインバータ２４は第２のイン
バータ２２と同様にロー入力と第２の疑似電源線ＶDD2
のハイ電位を受けてハイを出力する。

【００４８】このとき、各インバータの出力電位と反対
側の電位は論理には無関係なため、電源電位又は接地電
位である必要がない。そこで、第２の状態のときと同様
に入力信号Ａを受けて第５のスイッチトランジスタ１５
をオンにし、且つ、第６のスイッチトランジスタ１６を
オフにすることにより、フローティング状態にある第１
の疑似電源線ＶDD1 と第４の疑似電源線ＶSS2 とを短絡
させてほぼ中間電位ＶDD／２にする。

【００４９】また、この場合の電流パスは順に、電源線
ＶDD→第２のスイッチトランジスタ１２→第２のインバ
ータ２１の低しきい値トランジスタＱ３及び第４のイン
バータ２４の低しきい値トランジスタＱ７→第２のイン
バータ２２の低しきい値トランジスタＱ４及び第４のイ
ンバータ２４の低しきい値トランジスタＱ８→第５のス
イッチトランジスタ１５→第１のインバータ２１の低し
きい値トランジスタＱ１及び第３のインバータ２３の低
しきい値トランジスタＱ５→第１のインバータ２１の低
しきい値トランジスタＱ２及び第３のインバータ２３の
低しきい値トランジスタＱ６→第３のスイッチトランジ
スタ１３→接地線ＶSSとなる。

【００５０】図４は第１及び第２のそれぞれの状態の信
号の変化を示すタイミングチャートである。入力信号Ａ
に同期して第１〜６の各スイッチトランジスタ１１〜１
６を制御しているため、第１の疑似電源線ＶDD1 と第４
の疑似電源線ＶSS2 とが短絡するタイミングは、接続さ
れるインバータの段数及びその遅延時間に無関係であり
且つ信号の伝達よりも速い。

【００５１】具体的には、図４に示すように、第２の状
態から第１の状態に変化した場合に、すなわち、入力信
号Ａがローからハイに変化した場合に、第４のインバー
タ２４の出力信号Ｅに着目すると、第１のインバータ２
１，第２のインバータ２２，第３のインバータ２３を順
に経由した信号が第４のインバータ２４に到達する前
に、第６のスイッチトランジスタ１６が導通し、第１の
疑似電源線ＶDD1 と第４の疑似電源線ＶSS2 とが短絡す
るため、この短絡により第１の疑似電源線ＶDD1と第４
の疑似電源線ＶSS2 との電位差が緩和されることにな
る。この緩和によって、第４のインバータ２４はあらか
じめ中間電位ＶDD／２が与えられることになり、その
後、第１〜第３のインバータ２１〜２３を経由してきた
正規の信号により、第４のインバータ２４の出力電位が
電位ＶDDにまで昇圧される。従って、第４のインバータ
２４は先に中間電位ＶDD／２にまで変化しているため、
実線に示す本実施形態における出力信号Ｅの遅延時間Ｔ
ａは、破線に示す従来回路における出力信号Ｂ，Ｃ，Ｄ
のように順に遅延が累積した出力信号Ｅの遅延時間Ｔｂ
よりも短くなるので、高速に動作することになる。

【００５２】この高速動作は正規の信号伝達と疑似電源
電圧との変化のタイミングによるものであり、回路を構
成するインバータの段数が多い程、また、各インバータ
の遅延時間が大きいほど効果が大きくなる。

【００５３】このように、本実施形態によると、論理回
路であるインバータが偶数個直列に接続されているた
め、入力信号Ａと出力信号Ｅとは必ず極性が等しくな
り、しかも、入力信号Ａの極性が入力側から順に反転す
る特性を利用することにより、例えば、入力信号Ａがハ
イの場合は、第１のインバータ２１の出力信号Ｂ及び第
３のインバータ２３の出力信号Ｄは必ずローを出力する
ので、第１のインバータ２１及び第３のインバータ２３
の各ソースノードはローレベルの電位を供給する接地線
ＶSSにのみ接続されていればよく、電源線ＶDD側の各ソ
ースノードをフローティング状態にすることができる。
一方、第２のインバータ２２の出力信号Ｃ及び第４のイ
ンバータ２４の出力信号Ｅは必ずハイを出力するので、
第２のインバータ２２及び第４のインバータ２４の各ソ
ースノードはハイレベルの電位を供給する電源線ＶDDに
のみ接続されていればよく、接地線ＶSS側の各ソースノ
ードをフローティング状態にすることができる。逆に、
入力信号Ａがローの場合は、第１のインバータ２１及び
第３のインバータ２３はハイレベルの電位を供給する電
源線ＶDDにのみ接続されていればよく、接地線ＶSS側の
各ソースノードをフローティング状態にすることがで
き、また、第２のインバータ２２及び第４のインバータ
２４はローレベルの電位を供給する接地線ＶSSにのみ接
続されていればよく、電源線ＶDD側の各ソースノードを
フローティング状態にすることができる。

【００５４】さらに、本実施形態においては、フローテ
ィング状態にされた接地線ＶSS側の各ソースノードと電
源線ＶDD側の各ソースノードとを短絡させることによ
り、動作時のリーク電流の低減と動作の高速化とを両立
させているが、各ソースノードをフローティング状態の
ままの構成とするのであれば、動作時のリーク電流の低
減を実現することができる。

【００５５】また、出力信号に寄与しないトランジスタ
のソースノードをフローティングにせずに、電源線ＶDD
側のソースノードを電源電位よりも低くするか又は接地
線ＶSS側のソースノードを接地電位よりも高くしても動
作時のリーク電流の低減を実現することができる。

【００５６】以上説明したように、本発明に係る半導体
集積回路は、その構成上、複数段のインバータが直列接
続されている場合に特に有効である。図５に示すよう
に、インバータが直列接続されている例として、メモリ
セルアレイのワード線ＷＬを駆動するドライバ回路が挙
げられる。メモリセルアレイのように非常に負荷が大き
い回路を駆動するには、その回路の規模に応じたサイズ
のトランジスタが必要になるが、サイズが大きなトラン
ジスタをそのまま用いると、そのトランジスタを駆動す
るのに時間を要してしまうため高速化できない。このよ
うな場合は、サイズが小さなトランジスタから徐々にサ
イズが大きなトランジスタを数段に分けて駆動した方が
高速化できる。

【００５７】従って、本願はドライバ回路のようなサイ
ズが大きなトランジスタを用いる回路に特に有効であ
る。

【００５８】なお、本実施形態においては、論理回路に
インバータを用いたが、これに限らず、他の論理回路に
おいても適用でき、その場合であっても、入力信号の状
態に応じて実質的にカットオフとなるトランジスタのソ
ース電位をリーク電流が低減するように変更することに
より、リーク電流の低減による省電力化と高速化とを実
現することができる。

【００５９】また、本実施形態においては、電源電圧変
更手段に、降圧と昇圧が一体に実現される降圧手段及び
昇圧手段１を用いたが、第１の電源電圧である電源電圧
を降圧する降圧手段、及び第２の電源電圧である接地電
圧を昇圧する昇圧手段のいずれか一方であってもよい。

【００６０】また、電源電圧が降圧されてなる第３の電
源電圧又は接地電圧が昇圧されてなる第４の電源電圧
は、本集積回路の外部から与える構成であってもよい。

【００６１】（第１の実施形態の変形例）以下、本発明
の第１の実施形態の一変形例を図面に基づいて説明す
る。

【００６２】図６は本発明の第１の実施形態の一変形例
に係る半導体集積回路を示す回路図である。図６におい
て、図１に示した構成要素と同一の構成要素には同一の
符号を付すことにより説明を省略する。第１の実施形態
との相違点は、第１のインバータ２１のＱ11、第２のイ
ンバータ２２のＱ14、第３のインバータ２３のＱ15及び
第４のインバータ２４のＱ18はそれぞれ高しきい値トラ
ンジスタである点、Ｐ型の高しきい値トランジスタＱ1
1，Ｑ15のソースノードは、第１のスイッチトランジス
タ１１を介在させて電源線ＶDDの電位よりも高い電位に
印加されている高電位電源線ＶPPに接続されている点、
Ｎ型の高しきい値トランジスタＱ14，Ｑ18のソースノー
ドは、第４のスイッチトランジスタ１４を介在させて接
地線ＶSSよりも低い電位に印加されている低電位電源線
ＶBBに接続されている点である。なお、制御回路１７
は、図２に示すように、入力信号Ａを受け、疑似電源制
御信号Ｐ２及びＮ２としてそれぞれインバータ３１及び
３２を介在させて反転出力すると共に疑似電源制御信号
Ｐ１及びＮ１をスルーで出力する回路でもよい。

【００６３】以下、前記のように構成された半導体集積
回路の動作を説明する。

【００６４】スタンバイ時には疑似電源制御信号Ｐ１，
Ｐ２，Ｎ１及びＮ２を操作することにより、第１及び第
２のスイッチトランジスタ１１，１２のペア並びに第３
及び第４のスイッチトランジスタ１３，１４のペアのう
ちの少なくとも一方をオフにして電源線ＶDDから低電位
接地線ＶBBに通じる電流パス及び高電位電源線ＶPPから
接地線ＶSSに通じる電流パスを切断しスタンバイ時のリ
ーク電流を抑制する。

【００６５】まず、第２の状態から第１の状態に遷移す
る場合の回路動作を説明する。

【００６６】図６において、入力信号Ａがハイに遷移し
たときに、第１のインバータ２１はローを出力する必要
があるため、疑似電源制御信号Ｎ１が入力信号Ａに同期
してハイになるので、第３の疑似電源線ＶSS1が接地線
ＶSSと導通してローレベルになり第１のインバータ２１
はローを出力することができる。このとき、疑似電源制
御信号Ｎ２はローになり第４のスイッチトランジスタ１
４がオフになるため、第４の疑似電源線ＶSS2 はフロー
ティング状態となる。また、疑似電源制御信号Ｐ２は入
力信号Ａに同期してローになり第２の疑似電源線ＶDD2
の電位が電源線ＶDDの電位になるため、第２のインバー
タ２２は第１のインバータ２１のロー出力を受けてハイ
を出力することができる。このとき、疑似電源制御信号
Ｐ１はハイになり第１のスイッチトランジスタ１１がオ
フになるため、第１の疑似電源線ＶDD1 はフローティン
グ状態となる。さらに、第３のインバータ２３は第１の
インバータ２１と同様にハイ入力と第３の疑似電源線Ｖ
SS1 のロー電位を受けてローを出力し、第４のインバー
タ２４は第２のインバータ２２と同様にロー入力と第２
の疑似電源線ＶDD2 のハイ電位を受けてハイを出力す
る。

【００６７】このとき、各インバータの出力電位と反対
側の電位は論理には無関係なため、電源電位又は接地電
位である必要がない。そこで、入力信号Ａを受けて第５
のスイッチトランジスタ１５をオンにし、且つ、第６の
スイッチトランジスタ１６をオフにすることにより、フ
ローティング状態にある第１の疑似電源線ＶDD1 と第４
の疑似電源線ＶSS2 を短絡させて中間電位ＶDD／２程度
となる同電位にする。

【００６８】さらに、第１の疑似電源線ＶDD1 に接続さ
れている高しきい値トランジスタＱ11，Ｑ15及び第４の
疑似電源線ＶSS2 に接続されている高しきい値トランジ
スタＱ14，Ｑ18はそれぞれ高しきい値を有しているた
め、オフリーク電流がほとんど流れない。その結果、回
路全体のオフリーク電流は激減すると共に、さらに論理
値が変化する際の貫通リーク電流もこれらの高しきい値
トランジスタにより抑止されるため、消費電力を確実に
抑えることができる。

【００６９】次に、第１の状態から第２の状態に遷移す
る場合の回路動作を説明する。

【００７０】第２の状態の場合も第１の実施形態と同様
な動作を行なって省電力化を図り、本実施形態において
は、論理変換時の貫通リーク電流を低減するため、各イ
ンバータに高しきい値トランジスタＱ11，Ｑ14，Ｑ15，
Ｑ18を用いている。従って、第１の状態のときにはこれ
らの高しきい値トランジスタＱ11，Ｑ14，Ｑ15，Ｑ18が
すべてカットオフ状態になるが、第２の状態のときには
これらの高しきい値トランジスタＱ11，Ｑ14，Ｑ15，Ｑ
18が各インバータの出力ノードの充放電に寄与するた
め、前記の第１の実施形態のままでは駆動電流が不足す
る。その結果、信号伝達に時間を要することになり、高
速動作が不可能となる。

【００７１】そこで、本実施形態においては、高しきい
値トランジスタＱ11，Ｑ15のソースノードに供給される
電源電位として電源線ＶDDに印加される電圧よりも大き
な電圧（便宜上、ＶPPとする。）を用いることにより、
また、高しきい値トランジスタＱ14，Ｑ18のソースノー
ドに供給される接地電位として接地線ＶSSに印加される
電圧よりも小さな電圧（便宜上、ＶBBとする。）を用い
ることによりそれぞれの駆動電流を確保している。

【００７２】また、第１の実施形態と同様に、動作時の
リーク電流の低減のみならず動作の高速化も実現でき
る。すなわち、図７のタイミングチャートに示すよう
に、第２の状態から第１の状態への遷移時の第４のイン
バータ２４の出力信号Ｅに着目すると、第４のインバー
タ２４は先に中間電位（ＶPP＋ＶBB）／２にまで変化し
ているため、実線に示す本実施形態における出力信号Ｅ
の遅延時間Ｔｃは破線に示す従来回路における遅延時間
Ｔｄよりも短くなるので、高速に動作することになる。

【００７３】このように、本実施形態によると、第１の
状態時には各インバータ２１〜２４の低しきい値トラン
ジスタＱ２，Ｑ３，Ｑ６，Ｑ７のみが活性化されること
になるため、低電圧下においても駆動電流が確保される
と共に、カットオフされる高しきい値トランジスタＱ1
1，Ｑ14，Ｑ15，Ｑ18の互いのソースノードを短絡する
ため、動作が高速化される。

【００７４】一方、設計の煩雑さや回路規模の増大を避
けるため、高電位電源線ＶPPや低電位電源線ＶBBに印加
するための内部電源を用いない場合は、入力信号がハイ
からローに変わる第２の状態への遷移動作が緩慢になる
おそれがある。

【００７５】しかしながら、デジタル回路においては、
ハイ及びローの２進値が用いられるため、そのうちのい
ずれか一方がオンを、他方がオフを意味する場合が多
い。すなわち、半導体メモリ回路を例に採ると、外部入
力によりアクセスされデータの入出力が行なわれる動作
が一のオン動作であり、他のオン動作のために一のオン
動作をリセットするリセット動作がオフ動作である。つ
まり、この半導体メモリ回路においては、オン動作の速
度はアクセス時間と呼ばれる性能を左右する重要な要素
であり、これに対しオフ動作は他のオン動作に支障を来
たさない程度にリセットが行なわれればよく、オン動作
ほどその速度は重要ではない。

【００７６】従って、本実施形態に係る半導体集積回路
は低しきい値トランジスタによって高速動作が可能な論
理をオン動作に割り当て、高しきい値トランジスタによ
って低速動作となる論理をオフ動作に割り当てることに
より、動作時の低消費電力化と実質的な高速化との両立
を図ることができる。

【００７７】なお、高しきい値トランジスタに接続され
た高電位電源線ＶPP及び低電位電源線ＶBBに印加するた
めの内部電源のそれぞれの電位は、これら高しきい値ト
ランジスタの低速性を補うものであり、要求仕様に応じ
て各電位の設定を変更することにより、高しきい値トラ
ンジスタの速度を制御することが可能となる。

【００７８】（第２の実施形態）以下、本発明の第２の
実施形態を図面に基づいて説明する。

【００７９】前記第１の実施形態の一変形例に係る半導
体集積回路は、低しきい値トランジスタによって高速動
作が可能な論理をオン動作に割り当て、高しきい値トラ
ンジスタによって低速動作となる論理をオフ動作に割り
当てており、オフ動作が低速でも支障がない回路、例え
ば、メモリセルをアクセスするドライバ回路を想定して
いるが、本実施形態においては、オン動作及びオフ動作
のいずれの動作であっても、動作時の低消費電力化と高
速化の両立を図ることができるようにすることを目的と
している。

【００８０】図８は本発明の第２の実施形態に係る半導
体集積回路の回路ブロック図である。図８において、５
１は４段のインバータが直列接続され、入力信号Ａ１を
受け出力信号Ｅ１を出力する第１の論理回路であって、
その構成を図９の回路図に示す。図９に示すように、第
１の論理回路５１は、入力信号Ａ１を受け、ソースノー
ドが第１の疑似電源線ＶDD11に接続されているＰ型ＦＥ
Ｔよりなる高しきい値トランジスタＱ31とソースノード
が第３の疑似電源線ＶSS11に接続されているＮ型ＦＥＴ
よりなる低しきい値トランジスタＱ32とから構成される
第１のインバータ、第１のインバータの出力信号Ｂ１を
受け、ソースノードが第２の疑似電源線ＶDD12に接続さ
れているＰ型ＦＥＴよりなる低しきい値トランジスタＱ
33とソースノードが第４の疑似電源線ＶSS12に接続され
ているＮ型ＦＥＴよりなる高しきい値トランジスタＱ34
とから構成される第２のインバータ、第２のインバータ
の出力信号Ｃ１を受け、ソースノードが第１の疑似電源
線ＶDD11に接続されているＰ型ＦＥＴよりなる高しきい
値トランジスタＱ35とソースノードが第３の疑似電源線
ＶSS11に接続されているＮ型ＦＥＴよりなる低しきい値
トランジスタＱ36とから構成される第３のインバータ、
第３のインバータの出力信号Ｄ１を受け、ソースノード
が第２の疑似電源線ＶDD12に接続されているＰ型ＦＥＴ
よりなる低しきい値トランジスタＱ37とソースノードが
第４の疑似電源線ＶSS12に接続されているＮ型ＦＥＴよ
りなる高しきい値トランジスタＱ38とから構成される第
４のインバータが順に直列に接続されている。

【００８１】５２は４段のインバータが直列接続され、
入力信号Ａ２を受け出力信号Ｅ２を出力する第２の論理
回路であって、その構成を図１０の回路図に示す。図１
０に示すように、第２の論理回路５２は、入力信号Ａ２
を受け、ソースノードが第１の疑似電源線ＶDD21に接続
されているＰ型ＦＥＴよりなる低しきい値トランジスタ
Ｑ41とソースノードが第３の疑似電源線ＶSS21に接続さ
れているＮ型ＦＥＴよりなる高しきい値トランジスタＱ
42とから構成される第１のインバータ、第１のインバー
タの出力信号Ｂ２を受け、ソースノードが第２の疑似電
源線ＶDD22に接続されているＰ型ＦＥＴよりなる高しき
い値トランジスタＱ43とソースノードが第４の疑似電源
線ＶSS22に接続されているＮ型ＦＥＴよりなる低しきい
値トランジスタＱ44とから構成される第２のインバー
タ、第２のインバータの出力信号Ｃ２を受け、ソースノ
ードが第１の疑似電源線ＶDD21に接続されているＰ型Ｆ
ＥＴよりなる低しきい値トランジスタＱ45とソースノー
ドが第３の疑似電源線ＶSS21に接続されているＮ型ＦＥ
Ｔよりなる高しきい値トランジスタＱ46とから構成され
る第３のインバータ、第３のインバータの出力信号Ｄ２
を受け、ソースノードが第２の疑似電源線ＶDD22に接続
されているＰ型ＦＥＴよりなる高しきい値トランジスタ
Ｑ47とソースノードが第４の疑似電源線ＶSS22に接続さ
れているＮ型ＦＥＴよりなる低しきい値トランジスタＱ
48とから構成される第４のインバータが順に直列に接続
されている。従って、第２の論理回路５２は高しきい値
トランジスタと低しきい値トランジスタとの組合せが第
１の論理回路５１とは逆である。

【００８２】第１の制御回路５３は図１に示す半導体集
積回路の４段のインバータを除く周辺回路により構成さ
れ、入力信号Ａ１と、第１の論理回路５１の出力信号Ｅ
１又は第２の論理回路５２の出力信号Ｅ２を受け該信号
を保持して出力する出力信号保持回路としての保持回路
５５の出力信号Ｌとにより制御される電圧制御回路であ
って、第１の疑似電源線ＶDD11、第２の疑似電源線ＶDD
12、第３の疑似電源線ＶSS11及び第４の疑似電源線ＶSS
12の電位を制御する。

【００８３】第２の制御回路５４は図１に示す半導体集
積回路の４段のインバータを除く周辺回路により構成さ
れ、入力信号Ａ２と、保持回路５５の出力信号Ｌとによ
り制御される電圧制御回路であって、第１の疑似電源線
ＶDD21、第２の疑似電源線ＶDD22、第３の疑似電源線Ｖ
SS21及び第４の疑似電源線ＶSS22の電位を制御する。

【００８４】５６は出力信号Ｌを受けて入力信号Ａをハ
イレベル方向のパルス成分を有する信号パルスＡ１又は
ローレベル方向のパルス成分を有する信号パルスＡ２に
変換するパルス変換回路である。以下、前記のように構
成された半導体集積回路の動作を説明する。

【００８５】まず、入力信号Ａがローからハイに遷移す
る場合を説明する。

【００８６】パルス変換回路５６はハイレベルの入力信
号Ａを受けハイレベルの信号パルスＡ１を第１の制御回
路５３に出力する。第１の制御回路５３は第２の疑似電
源線ＶDD12を電源線ＶDDの電位に遷移させ、第３の疑似
電源線ＶSS11を接地線ＶSSの電位に遷移させ、第１の疑
似電源線ＶDD11及び第４の疑似電源線ＶSS12を中間電位
ＶDD／２に遷移させる。このとき、第１の論理回路５１
の低しきい値トランジスタ側のソース電位が電源線ＶDD
のハイ電位又は接地線ＶSSのロー電位になると共に、高
しきい値側のトランジスタのソース電位が中間電位ＶDD
／２になるため論理値が高速に伝達し、且つ、各インバ
ータに印加される電位が中間電位ＶDD／２であるため、
リーク電流もきわめて少ない。また、高しきい値側のト
ランジスタが有する高しきい値により、論理値が変わる
過渡期の貫通リーク電流も抑えることができる。

【００８７】論理値の伝達が終了し、第１の論理回路５
１の出力信号Ｅ１がハイに遷移すると保持回路５５が該
出力信号Ｅ１のハイレベル値を保持し出力信号Ｌを出力
する。保持回路５５において出力信号Ｅ１の電位が保持
されると、出力信号Ｌにより第１の制御回路５３が制御
され第２の状態への遷移動作を開始する。すなわち、第
２の疑似電源線ＶDD12と第３の疑似電源線ＶSS11とを短
絡し中間電位ＶDD／２に遷移させ、第１の疑似電源線Ｖ
DD11を電源線ＶDDのハイ電位に、第４の疑似電源線ＶSS
12を接地線ＶSSの電位に遷移させる。また、入力信号Ａ
はパルス変換回路５６によりパルス信号Ａ１に変換され
ているため、第１の論理回路５１における各インバータ
の出力ノードは第２の状態への遷移動作を開始する。

【００８８】第２の状態への遷移動作は高しきい値側の
トランジスタを充放電に用いるため、高速動作に必要な
駆動電流を確保することが困難であったが、本実施形態
によると、駆動電流は改善されないが、該遷移動作を早
目に開始することにより、該遷移動作に割り当てられる
時間マージンを広げることができるので、高速動作を実
現できる。

【００８９】次に、入力信号Ａがハイからローに遷移す
る場合を説明すると、第２の論理回路５２は第１の論地
回路５１とは逆の動作を行なう。すなわち、入力信号Ａ
のダウンエッジにより第２の制御回路５４を制御し、第
２の論理回路５２の出力信号Ｅ２がローになると保持回
路５５においてローを保持する。

【００９０】図１１のタイミングチャートに示すよう
に、保持回路５５は入力信号Ａのハイ出力に相当する信
号を第１の論理回路５１の出力信号Ｅ１のアップエッジ
を検出し保持することにより得られると共に、入力信号
Ａのロー出力に相当する信号を第２の論理回路５２の出
力信号Ｅ２のダウンエッジを検出し保持することにより
得られるため、保持回路５５は入力信号Ａと同期した出
力信号Ｌを確実に出力することができる。

【００９１】このように、本実施形態によると、電源電
圧よりも大きい電圧又は接地電圧よりも小さい電圧を用
いることなく低電圧下において高速且つ低消費電力動作
が可能となる。

【００９２】

【発明の効果】本発明の半導体集積回路の駆動方法によ
ると、動作時に、複数の素子のうち実質的にカットオフ
状態となる素子の電源電圧を該素子の駆動能力がより小
さくなるように変更するため、動作時の論理回路に発生
する貫通リーク電流が抑制されるので、待機時だけでな
く動作時においてもリーク電流を抑制することができ、
その結果、動作時の消費電力を低減することができる。

【００９３】本発明の半導体集積回路の駆動方法におい
て、電源電圧変更工程が電源電圧を降圧する工程又は電
源電圧を昇圧する工程を含むと、論理回路に含まれる複
数の素子のうちで、ハイ側の電位により駆動される素子
がカットオフ状態となる場合には降圧工程がリーク電流
の抑制に有効となり、ロー側の電位により駆動される素
子がカットオフ状態となる場合には昇圧工程がリーク電
流の抑制に有効となるので、動作時のリーク電流を確実
に抑制することができる。さらに、ハイ側の電位又はロ
ー側の電位のいずれかの値に論理を持たせる論理回路に
対して、実質的にカットオフ状態となっている素子の電
位が、ハイ側の電位とロー側の電位との中間の値の電位
となるため、動作開始時に論理が確定するのが速くなる
ので、動作の高速化を図ることができる。

【００９４】本発明の半導体集積回路の駆動方法におい
て、電源電圧が接地電位に対して相対的に高い第１の電
源電圧又は接地電位に対して相対的に低い第２の電源電
圧であり、電源電圧変更工程は、第１の電源電圧を該第
１の電源電圧よりも小さい第３の電源電圧に変更する工
程又は第２の電源電圧を該第２の電源電圧よりも大きい
第４の電源電圧に変更する工程を含むと、論理回路に含
まれる複数の素子のうちで、ハイ側の電位である第１の
電源電圧により駆動される素子がカットオフ状態となる
場合には、第１の電源電圧よりも小さい第３の電源電圧
に変更する工程がリーク電流の抑制に有効となり、ロー
側の電位である第２の電源電圧により駆動される素子が
カットオフ状態となる場合には、第２の電源電圧よりも
大きい第４の電源電圧に変更する工程がリーク電流の抑
制に有効となるので、動作時のリーク電流を確実に抑制
することができる。さらに、ハイ側の電位又はロー側の
電位のいずれかの値に論理を持たせる論理回路に対し
て、実質的にカットオフ状態となっている素子の電位
が、ハイ側の電位とロー側の電位との中間の値の電位と
なるため、動作開始時に論理が確定するのが速くなるの
で、動作の高速化を図ることができる。

【００９５】本発明の半導体集積回路の駆動方法におい
て、第３の電源電圧の電圧値と第４の電源電圧の電圧値
とを互いに等しくする工程を含むと、ハイ側の電位であ
る第１の電源電圧から降圧された第３の電源電圧とロー
側の電位である第２の電源電圧から昇圧された第４の電
源電圧とを一度に設定できるため、ハイ側の電位とロー
側の電位との間に中間の値の電位を確実に生成できると
共に２つの異なる中間の値の電位をわざわざ生成しなく
ともよくなり、回路構成が簡単となる。

【００９６】本発明の半導体集積回路の駆動方法におい
て、論理回路が、第１の電源電圧が印加される第１の電
源線と第２の電源電圧が印加される第２の電源線とに接
続されており、電源電圧変更工程が、第１の電源線を第
１の電源電圧から遮断すると共に第２の電源線を第２の
電源電圧から遮断した後、第１の電源線と第２の電源線
とを接続する工程を含むと、ハイ側の電位は降圧され且
つロー側の電位は昇圧されることにより、第１の電源電
圧と第２の電源電圧との中間の値の一の電位となるた
め、ハイ側の電位とロー側の電位との間に中間の値の電
位を確実に生成できると共に、互いに異なる２つの電位
を生成しなくともよくなり、回路構成が簡単となる。

【００９７】本発明の第１の半導体集積回路によると、
電源電圧変更手段が、動作時に複数の素子のうち実質的
にカットオフ状態となる素子の電源電圧を該素子の駆動
能力がより小さくなるように変更するため、動作時の論
理回路に発生する貫通リーク電流が抑制されるので、待
機時だけでなく動作時においてもリーク電流を抑制する
ことができ、その結果、動作時の消費電力を低減するこ
とができる。

【００９８】第１の半導体集積回路において、電源電圧
変更手段が、論理回路に接続され、動作時の入力信号の
状態に応じて、複数の素子のうち実質的にカットオフ状
態となる素子の第１の電源電圧を該素子の駆動能力がよ
り小さくなる第３の電源電圧に降圧する降圧部と、複数
の素子のうち実質的にカットオフ状態となる素子の第２
の電源電圧を該素子の駆動能力がより小さくなる第４の
電源電圧に昇圧する昇圧部とを有していると、降圧部
は、論理回路に含まれる複数の素子のうちのハイ側の電
位により駆動される素子が実質的にカットオフ状態とな
る場合に該素子の電源電圧を降圧し、論理回路に含まれ
る複数の素子のうちのロー側の電位により駆動される素
子が実質的にカットオフ状態となる場合に該素子の電源
電圧を昇圧するので、動作時のリーク電流を確実に抑制
することができる。さらに、ハイ側の電位又はロー側の
電位のいずれかの値に論理を持たせる論理回路に対し
て、実質的にカットオフ状態となっている素子の電位
が、ハイ側の電位とロー側の電位との中間の値の電位と
なるため、動作開始時に論理が確定するのが速くなるの
で、動作の高速化を図ることができる。

【００９９】第１の半導体集積回路において、第３の電
源電圧の電圧値と第４の電源電圧の電圧値とが互いに等
しいと、ハイ側の電位とロー側の電位との間に中間の値
の電位を確実に生成できると共に値が異なる２つの中間
の値の電位をわざわざ生成しなくともよくなり、回路構
成が簡単となる。

【０１００】第１の半導体集積回路において、論理回路
が、第１の電源電圧が印加される第１の電源線と第２の
電源電圧が印加される第２の電源線とに接続されてお
り、降圧部及び昇圧部は、第１の電源線と第２の電源線
との間に接続され、該第１の電源線及び第２の電源線の
電気的な接続を開閉するスイッチを有していると、第１
の電源電圧と第２の電源電圧との中間の値の一の電位を
確実に生成することができる。

【０１０１】第１の半導体集積回路において、第１の電
源電圧が印加される第１の電源線及び第２の電源電圧が
印加される第２の電源線と、降圧部及び昇圧部と接続さ
れた第１の疑似電源線及び第２の疑似電源線とをさらに
備え、論理回路は第１の疑似電源線及び第２の疑似電源
線と接続され、降圧部及び昇圧部は、第１の電源線と第
１の疑似電源線との間に接続された第１のスイッチ、第
２の電源線と第２の疑似電源線との間に接続された第２
のスイッチ、第１の疑似電源線と第２の疑似電源線との
間に接続された第３のスイッチとを有していると、論理
回路に含まれる複数の素子のうちの実質的にカットオフ
状態となる素子に対して、第１のスイッチ及び第２のス
イッチを切断する共に第３のスイッチを接続すれば、第
１の電源電圧と第２の電源電圧との中間の値の一の電位
を確実に生成することができる。

【０１０２】第１の半導体集積回路において、第１の電
源電圧が電源電位に印加され、第２の電源電圧が接地電
位に印加されていると、論理回路が確実に動作する。

【０１０３】本発明の第２の半導体集積回路によると、
論理回路に入力される論理に応じて、第１及び第３の疑
似電源線により駆動される一の論理回路群と第２及び第
４の疑似電源線により駆動される他の論理回路群とに分
けることができるため、動作時にカットオフ状態となる
回路と動作を行なう回路とをこれらの論理回路群のいず
れかに対応づけることができるので、動作時にカットオ
フ状態となる回路の動作電圧を、ハイ側の電位である第
１の電源電圧とロー側の電位である第２の電源電圧との
中間の値の電位に変更することができ、これにより、動
作時のリーク電流を抑制することができる。さらに、ハ
イ側の電位又はロー側の電位のいずれかの値に論理を持
たせる論理回路に対して、実質的にカットオフ状態とな
っている素子の電位が、ハイ側の電位とロー側の電位と
の中間の値の電位となるため、動作開始時に論理が確定
するのが速くなるので、動作の高速化を図ることができ
る。

【０１０４】第２の半導体集積回路において、第１〜第
６のスイッチは動作時の入力信号によって制御される
と、動作時に入力される論理値に応じて確実に降圧手段
又は昇圧手段が制御される。

【０１０５】第２の半導体集積回路において、第１の電
源電圧は電源電位に印加され、第２の電源電圧は接地電
位に印加されていると、論理回路が確実に動作する。

【０１０６】第２の半導体集積回路において、複数の論
理回路のそれぞれは互いに導電型が異なる２つの電界効
果トランジスタよりなるインバータであって、第１の疑
似電源線及び第３の疑似電源線にそれぞれ接続された第
１のインバータと、第２の疑似電源線及び第４の疑似電
源線にそれぞれ接続された第２のインバータとが交互に
且つ直列に接続されていると、交互に且つ直列に接続さ
れた複数のインバータは、入力側から順次論理が反転す
るため、一方の導電型の電界効果トランジスタが動作中
であるなら他方の導電型の電界効果トランジスタが実質
的にカットオフとなるので、他方の導電型の電界効果ト
ランジスタを駆動する疑似電源線の電位を第１の電源電
圧と第２の電源電圧との中間の値の電位とすれば、動作
時のリーク電流を確実に抑制できる回路を実現すること
ができる。従って、本発明の半導体集積回路を、例えば
高負荷のドライバ回路に用いるならば、動作時の低消費
電力化及び高速化を確実に実現することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る半導体集積回路
を示す回路図である。

【図２】本発明の第１の実施形態に係る半導体集積回路
を示す回路図である。

【図３】本発明の第１の実施形態に係る待機制御回路の
回路図を示し、（ａ）は第１の待機制御回路であり、
（ｂ）は第２の待機制御回路である。

【図４】本発明の第１の実施形態に係る半導体集積回路
のタイミングチャートである。

【図５】半導体メモリにおけるメモリセルを駆動するド
ライバ回路の模式図である。

【図６】本発明の第１の実施形態の一変形例に係る半導
体集積回路を示す回路図である。

【図７】本発明の第１の実施形態の一変形例に係る半導
体集積回路のタイミングチャートである。

【図８】本発明の第２の実施形態に係る半導体集積回路
を示す回路ブロック図である。

【図９】本発明の第２の実施形態に係る半導体集積回路
の第１の論理回路を示す回路図である。

【図１０】本発明の第２の実施形態に係る半導体集積回
路の第２の論理回路を示す回路図である。

【図１１】本発明の第２の実施形態に係る半導体集積回
路のタイミングチャートである。

【符号の説明】

ＶDD 電源線 ＶSS 接地線 ＶDD1 第１の疑似電源線 ＶDD2 第２の疑似電源線 ＶSS1 第３の疑似電源線 ＶSS2 第４の疑似電源線 １ 降圧手段及び昇圧手段 １１ 第１のスイッチトランジスタ １２ 第２のスイッチトランジスタ １３ 第３のスイッチトランジスタ １４ 第４のスイッチトランジスタ １５ 第５のスイッチトランジスタ １６ 第６のスイッチトランジスタ １７ 制御回路 １８ 第１の待機制御回路 １８ａ 第１のインバータ １８ｂ 第１のＰＭＯＳスイッチトランジスタ １８ｃ 第２のＰＭＯＳスイッチトランジスタ １８ｄ 第１のＣＭＯＳスイッチ １８ｅ 第２のインバータ １８ｆ 第２のＣＭＯＳスイッチ １８ｇ 第３のインバータ １９ 第２の待機制御回路 １９ａ 第１のＮＭＯＳスイッチトランジスタ １９ｂ 第２のＮＭＯＳスイッチトランジスタ １９ｃ 第１のＣＭＯＳスイッチ １９ｄ 第１のインバータ １９ｅ 第２のＣＭＯＳスイッチ １９ｆ 第２のインバータ ２１ 第１のインバータ（論理回路） ２２ 第２のインバータ（論理回路） ２３ 第３のインバータ（論理回路） ２４ 第４のインバータ（論理回路） ３１ 第１の電圧制御インバータ ３２ 第２の電圧制御インバータ Ｑ１ 低しきい値トランジスタ Ｑ２ 低しきい値トランジスタ Ｑ３ 低しきい値トランジスタ Ｑ４ 低しきい値トランジスタ Ｑ５ 低しきい値トランジスタ Ｑ６ 低しきい値トランジスタ Ｑ７ 低しきい値トランジスタ Ｑ８ 低しきい値トランジスタ Ａ 入力信号 ／Ａ 入力反転信号 Ｂ 出力信号 Ｃ 出力信号 Ｄ 出力信号 Ｅ 出力信号 Ｐ１ 疑似電源制御信号 Ｐ２ 疑似電源制御信号 Ｎ１ 疑似電源制御信号 Ｎ２ 疑似電源制御信号 ＳＴＢ１ 待機信号 ＳＴＢ２ 待機信号 ＳＴＢ３ 待機信号 ＳＴＢ４ 待機信号 ＳＴＢ５ 待機信号 ＶPP 高電位電源線 ＶBB 低電位電源線 Ｑ11 高しきい値トランジスタ Ｑ14 高しきい値トランジスタ Ｑ15 高しきい値トランジスタ Ｑ18 高しきい値トランジスタ ＶDD11 第１の疑似電源線 ＶDD12 第２の疑似電源線 ＶSS11 第３の疑似電源線 ＶSS12 第４の疑似電源線 ＶDD21 第１の疑似電源線 ＶDD22 第２の疑似電源線 ＶSS21 第３の疑似電源線 ＶSS22 第４の疑似電源線 ５１ 第１の論理回路 Ｑ31 高しきい値トランジスタ Ｑ32 低しきい値トランジスタ Ｑ33 低しきい値トランジスタ Ｑ34 高しきい値トランジスタ Ｑ35 高しきい値トランジスタ Ｑ36 低しきい値トランジスタ Ｑ37 低しきい値トランジスタ Ｑ38 高しきい値トランジスタ ５２ 第２の論理回路 Ｑ41 低しきい値トランジスタ Ｑ42 高しきい値トランジスタ Ｑ43 高しきい値トランジスタ Ｑ44 低しきい値トランジスタ Ｑ45 低しきい値トランジスタ Ｑ46 高しきい値トランジスタ Ｑ47 高しきい値トランジスタ Ｑ48 低しきい値トランジスタ ５３ 第１の制御回路 ５４ 第２の制御回路 ５５ 保持回路（出力信号保持回路） ５６ パルス変換回路 Ａ１ 信号パルス Ｂ１ 出力信号 Ｃ１ 出力信号 Ｄ１ 出力信号 Ｅ１ 出力信号 Ａ２ 信号パルス Ｂ２ 出力信号 Ｃ２ 出力信号 Ｄ２ 出力信号 Ｅ２ 出力信号 Ｌ 出力信号

Claims (15)

(57)【特許請求の範囲】
1. 【請求項１】 複数の素子よりなる論理回路を有する半
   導体集積回路の駆動方法であって、 動作時の入力信号の状態に応じて、前記複数の素子のう
   ち実質的にカットオフ状態となる素子の電源電圧を該素
   子の駆動能力がより小さくなるように変更する電源電圧
   変更工程を備えていることを特徴とする半導体集積回路
   の駆動方法。
2. 【請求項２】 前記電源電圧変更工程は、 前記電源電圧を降圧する工程又は前記電源電圧を昇圧す
   る工程を含むことを特徴とする請求項１に記載の半導体
   集積回路の駆動方法。
3. 【請求項３】 前記電源電圧は、接地電位に対して相対
   的に高い第１の電源電圧又は接地電位に対して相対的に
   低い第２の電源電圧であり、 前記電源電圧変更工程は、 前記第１の電源電圧を該第１の電源電圧よりも小さい第
   ３の電源電圧に変更する工程又は前記第２の電源電圧を
   該第２の電源電圧よりも大きい第４の電源電圧に変更す
   る工程を含むことを特徴とする請求項１に記載の半導体
   集積回路の駆動方法。
4. 【請求項４】 前記第３の電源電圧の電圧値と前記第４
   の電源電圧の電圧値とを互いに等しくする工程を含むこ
   とを特徴とする請求項３に記載の半導体集積回路の駆動
   方法。
5. 【請求項５】 前記論理回路は、前記第１の電源電圧が
   印加される第１の電源線と前記第２の電源電圧が印加さ
   れる第２の電源線とに接続されており、 前記電源電圧変更工程は、 前記第１の電源線を前記第１の電源電圧から遮断すると
   共に前記第２の電源線を前記第２の電源電圧から遮断し
   た後、前記第１の電源線と前記第２の電源線とを接続す
   る工程を含むことを特徴とする請求項３に記載の半導体
   集積回路の駆動方法。
6. 【請求項６】 複数の素子よりなる論理回路を有する半
   導体集積回路であって、 動作時の入力信号の状態に応じて、前記複数の素子のう
   ち実質的にカットオフ状態となる素子の電源電圧を該素
   子の駆動能力がより小さくなるように変更する電源電圧
   変更手段を備えていることを特徴とする半導体集積回
   路。
7. 【請求項７】 前記電源電圧変更手段は、 前記論理回路に接続され、動作時の入力信号の状態に応
   じて、前記複数の素子のうち実質的にカットオフ状態と
   なる素子の第１の電源電圧を該素子の駆動能力がより小
   さくなる第３の電源電圧に降圧する降圧部と、 前記論理回路に接続され、動作時の入力信号の状態に応
   じて、前記複数の素子のうち実質的にカットオフ状態と
   なる素子の第２の電源電圧を該素子の駆動能力がより小
   さくなる第４の電源電圧に昇圧する昇圧部とを有してい
   ることを特徴とする請求項６に記載の半導体集積回路。
8. 【請求項８】 前記第３の電源電圧の電圧値と前記第４
   の電源電圧の電圧値とは互いに等しいことを特徴とする
   請求項７に記載の半導体集積回路。
9. 【請求項９】 前記論理回路は、 前記第１の電源電圧が印加される第１の電源線と前記第
   ２の電源電圧が印加される第２の電源線とに接続されて
   おり、 前記降圧部及び昇圧部は、前記第１の電源線と前記第２
   の電源線との間に接続され、該第１の電源線及び第２の
   電源線の電気的な接続を開閉するスイッチを有している
   ことを特徴とする請求項７に記載の半導体集積回路。
10. 【請求項１０】 前記第１の電源電圧が印加される第１
    の電源線及び前記第２の電源電圧が印加される第２の電
    源線と、 前記降圧部及び昇圧部と接続された第１の疑似電源線及
    び第２の疑似電源線とをさらに備え、 前記論理回路は前記第１の疑似電源線及び第２の疑似電
    源線と接続され、 前記降圧部及び昇圧部は、 前記第１の電源線と前記第１の疑似電源線との間に接続
    された第１のスイッチ、前記第２の電源線と前記第２の
    疑似電源線との間に接続された第２のスイッチ、前記第
    １の疑似電源線と前記第２の疑似電源線との間に接続さ
    れた第３のスイッチとを有していることを特徴とする請
    求項７に記載の半導体集積回路。
11. 【請求項１１】 前記第１の電源電圧は電源電位に印加
    され、前記第２の電源電圧は接地電位に印加されている
    ことを特徴とする請求項７〜１０のいずれか１項に記載
    の半導体集積回路。
12. 【請求項１２】 それぞれが複数の素子よりなる複数の
    論理回路と、 接地電位に対して相対的に高い第１の電源電圧が印加さ
    れる第１の電源線及び接地電位に対して相対的に低い第
    ２の電源電圧が印加される第２の電源線と、 前記論理回路にそれぞれ接続され、動作時の入力信号の
    状態に応じて前記第１の電源電圧を降圧する降圧手段
    と、 前記論理回路にそれぞれ接続され、動作時の入力信号の
    状態に応じて前記第２の電源電圧を昇圧する昇圧手段
    と、 前記降圧手段及び昇圧手段と接続された第１の疑似電源
    線、第２の疑似電源線、第３の疑似電源線及び第４の疑
    似電源線とを備え、 前記複数の論理回路のうちの一部は前記第１の疑似電源
    線及び第３の疑似電源線と接続され、前記複数の論理回
    路のうちの残部は前記第２の疑似電源線及び第４の疑似
    電源線と接続され、 前記降圧手段及び昇圧手段は、 前記第１の電源線と前記第１の疑似電源線との間に接続
    された第１のスイッチ、前記第１の電源線と前記第２の
    疑似電源線との間に接続された第２のスイッチ、前記第
    ２の電源線と前記第３の疑似電源線との間に接続された
    第３のスイッチ、前記第２の電源線と前記第４の疑似電
    源線との間に接続された第４のスイッチ、前記第１の疑
    似電源線と前記第４の疑似電源線との間に接続された第
    ５のスイッチ及び前記第２の疑似電源線と前記第３の疑
    似電源線との間に接続された第６のスイッチとを有して
    いることを特徴とする半導体集積回路。
13. 【請求項１３】 前記第１〜第６のスイッチは動作時の
    入力信号によって制御されることを特徴とする請求項１
    ２に記載の半導体集積回路。
14. 【請求項１４】 前記第１の電源電圧は電源電位に印加
    され、前記第２の電源電圧は接地電位に印加されている
    ことを特徴とする請求項１２又は１３に記載の半導体集
    積回路。
15. 【請求項１５】 前記複数の論理回路のそれぞれは互い
    に導電型が異なる２つの電界効果トランジスタよりなる
    インバータであって、 前記第１の疑似電源線及び第３の疑似電源線にそれぞれ
    接続された第１のインバータと、前記第２の疑似電源線
    及び第４の疑似電源線にそれぞれ接続された第２のイン
    バータとが交互に且つ直列に接続されていることを特徴
    とする請求項１２〜１４のいずれか１項に記載の半導体
    集積回路。