KR100210734B1

KR100210734B1 - 논리 및 레벨 변환 회로 및 반도체 장치

Info

Publication number: KR100210734B1
Application number: KR1019960016912A
Authority: KR
Inventors: 도시야 우치다
Original assignee: 아끼구사 나오유끼; 후지쓰 가부시키가이샤
Priority date: 1995-06-20
Filing date: 1996-05-20
Publication date: 1999-07-15
Also published as: JP3224712B2; JPH098644A; US5804988A; KR970003935A

Abstract

본 발명의 목적은 구성을 간단히 하고 게이트의 단수를 최소화하는 것이다.

저전원 전압하에서 동작하며, 리셋신호(Vr)가 공급되는 인버터(23) 및 입력 신호(Va)가 공급되는 인버터(24)의 출력단이 각각 고전원 전압하에서 동작하는 pMOS 트랜지스터(3) 및 nMOS트랜지스터(54)의 게이트에 접속되어 있다. pMOS 트랜지스터(3)는 nMOS 트랜지스터(54)와 직렬로 접속되어 있다. pMOS 트랜지스터(3)가 온이 되고, nMOS 트랜지스터(54)가 오프가 되며 출력 신호선(25)이 프리차지된 후, pMOS 트랜지스터(3)가 거의 오프로 된 상태에서, 출력 신호선(25)상의 전하 누설에 대한 전하 보충이 필요충분하게 행해지도록, 또한, 다음에 nMOS 트랜지스터(54)가 온에 될 때의 관통 전류가 가능한 한 적어지도록, pMOS 트랜지스터(3)의 특성이 정해진다.

Description

논리 및 레벨 변환 회로 및 반도체 장치

제1도는 본 발명의 논리 및 레벨 변환 회로의 원리 구성도.

제2도 본 발명의 제1실시예의 레벨 변환 회로도 및 타이밍 챠트.

제3도는 본 발명의 제2실시예의 앤드(AND) 및 레벨 변환 회로도 및 타이밍 챠트.

제4도는 본 발명의 제3실시예의 앤드 및 레벨 변화 회로 및 이것을 이용한 어드레스 디코더를 도시하는 도면.

제5(a)도 및 제5(b)도는 종래의 레벨 변환 회로도.

제6(a)도 및 제6(b)도는 종래의 앤드 및 레벨 변환 회로도.

* 도면의 주요부분에 대한 부호의 설명

3,3A,3B : pMOS 트랜지스터 23,24,29,8184 : 인버터

50 : 레벨 변환 회로 51,61,71 : 제1논리 회로

54,641,642 : nMOS 트랜지스터

60,70,701704 : 앤드 및 레벨 변환 회로 64 : nMOS 회로

본 발명은 논리 회로와 저전원 전압의 논리 레벨을 고전원 전압의 논리 레벨로 변환하는 레벨 변환 회로가 조합된 논리 및 레벨 변환 회로 및 이것을 포함하는 반도체 장치에 관한 것이다.

반도체 집적회로의 고집적화에 의해 회로 소자가 미세화되고 있고, 미세화된 회로 소자의 신뢰성 확보 및 저소비 전력화를 위하여, 전원 전압이 낮아지고 있다. 그러나, 저전압화는 동작의 고속화에 있어서 불리하다. 또한, 예컨대 반도체 기억 장치에서는 비트선과 메모리 셀 사이의 전송 게이트를 전하가 통과함으로써 전압이 저하하므로, 저전압화에 의해 메모리 셀에 충분한 전하를 기록할 수 없게 된다. 이 때문에, 반도체 집적 회로내에 승압 회로를 구비하여 필요한 부분에만 고전압을 이용함으로써, 고전압의 이점인 동작의 고속화와 저전압의 이점인 회로 소자의 신뢰성 확보 및 저소비 전력화의 양자를 달성하고 있다.

이러한 반도체 집적회로에서는 제5(a)도, 제5(b)도 및 제6(a)도, 제6(b)도에 도시된 바와 같은 회로가 이용되고 있다.

제5(a)도에 도시된 레벨 변환 회로(10)는 제1전원 공급선(Vdd)과 접지선 사이의 전압, 예컨대, 3.3V하에서 동작하는 제1논리 회로(11)와, 제1전원 공급선(Vdd)보다 전위가 높은 제2전원 공급선(Vpp)와 접지선 사이의 전압, 예컨대, 5.0V하에서 동작하는 제2논리 회로(12)로 이루어진다. 제2논리 회로(12)의 nMOS 트랜지스터(13,14)는 제1논리 회로(11)의 출력으로 온/오프할 수 있지만 제2논리 회로(12)의 MOS 트랜지스터(17,18)는 제1논리 회로(11)의 고레벨 출력으로 완전히 오프로 할 수 없기 때문에, 관통 전류가 흐른다.

그래서, 전위 Vi가 저레벨이고, nMOS 트랜지스터(13)가 온, nMOS 트랜지스터(14)가 오프일 때에는 nMOS 트랜지스터(13)의 드레인의 저레벨을 pMOS 트랜지스터(18)의 게이트에 공급하여 pMOS 트랜지스터(18)를 온으로 하고, nMOS 트랜지스터(14)의 드레인의 고레벨을 pMOS 트랜지스터(17)의 게이트에 공급하여 pMOS 트랜지스터(17)를 오프로 하며, 전위 Vo를 저레벨로 하고 있다. 전위 Vi가 고레벨일 때에는 nMOS 트랜지스터(13,14), pMOS 트랜지스터(17,18)의 온/오프가 상기와 반대가 되고, 전위 Vo가 고레벨이 된다.

제5(b)도에 도시된 레벨 변환 회로는 레벨 변환 회로(10)의 전단에 동적 동작형 버퍼 회로(20)를 접속한 것이다. pMOS 트랜지스터(21) 및 nMOS 트랜지스터(22)의 게이트에는 각각 리셋 신호(Vr)를 인버터(23)로 반전한 신호 및 입력 신호(Va)를 인버터(24)로 반전한 신호가 공급된다.

대가 상태에서는 리셋 신호(Vr) 및 입력 신호(Va)가 고레벨이 되어 있고, pMOS 트랜지스터(21)가 온, nMOS 트랜지스터(22)가 오프가 되며, 신호선(25)이 프리차지되어 그 전위 Vi가 고레벨이 되어 있다.

동작 상태로 옮기며, 리셋 신호(Vr)가 저레벨로 천이하여 pMOS 트랜지스터(21)가 오프가 된다. 이 상태에서 신호선(25)상의 전하가 누설되어 전위 Vi가 저하되는 것을 방지하기 위하여, 제1전원 공급선(Vdd)와 신호선(25)과의 사이에 pMOS 트랜지스터(26)를 접속하여 전위 Vi를 인버터(27)로 반전한 신호를 pMOS로 트랜지스터(26)의 게이트에 공급하고 있다.

입력 신호(va)가 저레벨이 되면, nMOS 트랜지스터(22)가 온이 되어 신호선(25)상의 전하가 접지선측으로 방전되고 전위 Vi가 저레벨이 된다. 이때, pMOS 트랜지스터(26)로부터 nMOS 트랜지스터(22)로 관통 전류가 흐르지만, 이 관통 전류를 작게 하기 위하여, pMOS 트랜지스터(26)의 온 저항을 높게 하고 있다.

제6(a)도에 도시된 부(-)논리의 앤드 및 레벨 변환 회로는 레벨 변환 회로(10)의 전단에 동적 동작형 앤드 회로(30)를 접속한 것이다. 앤드 회로(30)는 제5(b)도의 버퍼 회로(20)에 nMOs 트랜지스터(28) 및 인버터(29)를 추가한 구성으로 되어 있다. 신호선(25)상에 프리차지된 전하는 입력 신호(Va 및 Vb)가 동시에 저레벨이 될 때에만 nMOS 트랜지스터(22, 28)를 통하여 접지선측으로 방전된다.

제6(b)도에 도시된 부(-)논리의 앤드 및 레벨 변환 회로는 레벨 변환 회로(10)의 전단에 정적 동작형 앤드 회로(40)를 접속한 것이다. 앤드 회로(40)는 입력 신호(va 및 Vb)가 동시에 저레벨일 때, nMOS 트랜지스터(22,28)가 온이 되고, 또한, pMOS 트랜지스터(21A,21B)가 오프로 되며, 신호선(25)의 전위 Vi가 저레벨이 되고, 기타의 경우에는 pMOS 트랜지스터(21A,21B)가 온이 되어 전위 Vi가 고레벨로 된다.

제5(b)도, 제6(a)도, 제6(b)도에 도시된 회로는 모두 회로 소자수가 많고 고집적화의 요청에 반한다. 또한, 입력으로부터 출력까지의 게이트의 단수가 많기 때문에, 신호 전파 지연 시간이 길어진다.

본 발명의 목적은 이러한 문제점을 감안하여, 구성이 간단하고 게이트의 단수가 적은 논리 및 레벨 변환 회로 및 반도체 장치를 제공하는 것에 있다.

제1도는 본 발명의 원리 구성을 도시한다.

제1발명의 논리 및 레벨 변환 회로에서는, 제1고전위측 전원 공급선(Vdd)과 저전위측 전원 공급선, 예컨대 접지선과의 사이의 전압하에서 동작하는 제1논리 회로(1)와, 신호 입력단에 해당 제1논리 회로(1)의 출력 신호가 공급되고, 해당 제1고전위측 전원 공급선(Vdd)의 전위보다도 높은 전위가 공급되는 제2고전위측 전원 공급선(Vpp)가 해당 저전위측 전원 공급선과의 사이의 전압하에서 동작하는 제2논리 회로(2)를 가지는 논리 및 레벨 변환 회로에 있어서, 해당 제2논리 회로(2)는, 소스가 해당 제2고전위측 전원 공급선(Vpp)에 접속되고, 게이트에 해당 제1논리 회로(1)의 출력 신호가 공급되며, 드레인에 출력 신호선이 접속된 pMIS 트랜지스터(3)와, 해당 출력 신호선과 해당 저전위측 전원 공급선과의 사이에 접속되고, 입력단에 해당 제1논리 회로(1)의 출력이 공급되는 nMIS(n-channel Metal-Insulator Semiconductor) 회로(4)를 가진다.

제1도중, 5는 승압 회로로서, 제1고전위측 전원 공급선(Vdd)의 전위를 승압하여 제2고전위측 전원 공급선(Vpp)의 전위를 생성하며, 외부 회로로서도 좋다.

상기 구성에 있어서, 제1논리 회로(1)에 의해 pMIS 트랜지스터(3)가 온, nMIS 회로(4)가 오프가 되면 출력 신호선의 전위 Vo가 고레벨이 되고, 제1논리 회로(1)에 의해 pMIS 트랜지스터(3)가 거의 오프가 되며, nMIS 회로(4)가 온에 되면 출력 신호선의 전위 Vo가 저레벨이 된다.

이 제1발명에 의하면, 전원 전압이 제2논리 회로(2)보다 낮은 제1 논리 회로(1)의 출력으로 pMIS 트랜지스터(3)의 게이트를 구동하므로, 제5(a)도에 도시된 바와 같은 레벨 변환 회로가 불필요해지고, 구성이 간단하고 게이트의 단수가 적어진다고 하는 효과를 들 수 있다.

제1발명의 제1태양에서는 상기 pMIS 트랜지스터(3)는 임계 전위가 상기 제1고전위측 전원 공급선(Vdd)에 공급되는 전위와 거의 같다.

이 제1태양에 의하면, pMIS 트랜지스터(3)가 온, nMIS 회로(4)가 오프로 되고 출력 신호선이 프리차지된 후, pMIS 트랜지스터(3)가 거의 오프가 된 상태에서 출력 신호선상의 전하누설에 대한 전하 보충이 필요충분하게 행해지며, 또한, 다음에 nMIS 회로(4)가 온으로 될 때의 관통 전류가 가능한 한 적어진다고 하는 조건을 충족시키도록 하는 것이 가능해진다.

제1발명의 제2태양에서는 예컨대, 제1도에 도시된 바와 같이, 상기 nMIs 회로는 nMIS 트랜지스터(54)이고, 상기 제1논리 회로는, 출력단이 상기 pMIS 트랜지스터(3)의 게이트에 접속된 제1인버터(23)와, 출력단이 해당 nMIS 트랜지스터(54)의 게이트에 접속된 제2인버터(24)를 가진다.

이 제2태양에 의하면, 회로 소자수가 적은 간단한 구성으로, 제5(b)도에 도시된 종래의 레벨 변환 회로와 같은 기능을 다한다. 또한, 입력에서 출력까지의 게이트 단수가 2개로 적으므로 신호 전파 지연 시간이 짧아진다. 또, 제5(b)도의 레벨 변환 회로(10)와 같은 크로스 접속에 의한 피드백 동작이 없으므로, 동작이 고속이다.

제1발명의 제3태양에서는 예컨대, 제3도에 도시된 바와 같이, 상기 nMIS 회로는 제1 nMIS 트랜지스터(641)와 제2 nMIS 트랜지스터(642)가 직렬접속된 회로로서, 상기 제1논리 회로(1)는, 출력단이 상기 pMIS 트랜지스터(3)의 게이트에 접속된 제1인버터(23)와, 출력단이 해당 제1 nMIS 트랜지스터(641)의 게이트에 접속된 제2인버터(24)와, 출력단이 해당 제2 nMIS 트랜지스터(642)의 게이트에 접속된 제3인버터(29)를 가진다.

이 제3태양에서는 출력 신호선(25)이 프리차지되고, pMIS 트랜지스터(3)가 거의 오프 상태에서, 제2인버터(24)의 입력 신호(Va) 및 제3인버터(29)의 입력 신호(Vb)가 동시에 저레벨이 되면, nMIS 트랜지스터(641,642)가 온이 되어 출력 신호선(25)상의 전하가 접지선측에 방전되며, 전위 Vo가 저레벨이 된다.

제3인버터(29)의 입력 신호(Vb)가 저레벨로 천이하기 전에 제2인버터(24)의 입력 신호(Va)를 저레벨로 하면, 제1 nMIS 트랜지스터(641)의 용량 성분에 의해 출력 신호선(25)상의 프리차지 전하가 nMIS 트랜지스터(641)측으로 흘러 그 일부가 누설되므로, pMIS 트랜지스터(3)가 완전히 오프로 되면 제3(b)도 중에 일점쇄선으로 도시된 바와 같이 출력 신호선(26)의 전위 Vo가 저하한다.

그러나, pMIS 트랜지스터(3)가 거의 오프이므로, 출력 신호선(25)상에 전하가 보충되어, 전위 Vo가 일정하게 유지된다. 이때, 제2 nMIS 트랜지스터(642)는 오프이므로, 관통 전류는 무시할 수 있다.

따라서, 제3태양은 회로 소자수가 적은 간단한 구성으로, 제6(a)도에 도시된 종래 회로와 같은 기능을 다한다. 또한, 입력으로부터 출력까지의 게이트 단수가 2개로 적으므로 신호 전파 지연 시간이 짧아진다. 또, 제6(a)도의 레벨 변환 회로(10)와 같은 크로스 접속에 의한 피드백 동작이 없으므로, 동작이 고속이다.

제1발명의 제4태양에서는 예컨대, 제4도에 도시된 바와 같이, 상기 nMIS 회로는 제1 nMIS 트랜지스터(641)와 제2 nMIS 트랜지스터(642)가 직렬접속된 회로이고, 상기 pMIS 트랜지스터는 제1 pMIS 트랜지스터(3A)와 제2 pMIS 트랜지스터(3B)가 병렬접속되어 있고, 상기 제1논리 회로는, 출력단이 해당 제1 pMIS 트랜지스터(3A)의 게이트 및 해당 제1 pMIS 트랜지스터(641)의 게이트에 접속된 제1인버터(24)와, 출력단이 해당 제2 pMIS 트랜지스터(3B)의 게이트 및 해당 제2 nMIS 트랜지스터(642)의 게이트에 접속된 제2인버터(29)를 가진다.

제2발명의 반도체 장치에서는 상기 어느 하나의 논리 및 레벨 변환 회로를 가진다.

제3발명의 반도체 기억 장치에서는 상기 제3 또는 제4태양의 논리 및 레벨 변환 회로를 구비한 어드레스 디코더를 가진다.

상기 제3 또는 제4태양의 놀리 및 레벨 변환 회로는 구성이 간단하다고 하는 이점이 있지만, 제1 nMIS 트랜지스터(641) 및 제2 nMIS 트랜지스터(642)가 온이고 pMIS 트랜지스터(3,3A,3B)가 거의 오프인 조건일 때, 약간의 관통 전류가 흐른다고 하는 결점을 가진다. 그러나, 이 논리 및 레벨 변환 회로를 어드레스 디코더에 이용한 경우에는 이 조건이 성립하는 비율이 매우 작으므로, 전체로서 관통 전류는 아주 작고, 논리 및 레벨 변환 회로의 상기 결점은 무시할 수 있는 정도가 된다. 다른 면에서, 구성이 간단하다고 하는 논리 및 레벨 변환 회로의 이점은 유지되므로, 이 구성의 어드레스 디코더를 가지는 반도체 기억장치는 실용성의 점에서 뛰어나다.

이하, 도면에 기초하여 본 발명의 실시예를 설명한다.

[제1실시예]

제2도는 본 발명에 관한 논리 및 레벨 변환 회로의 제1실시예의 동적 동작형 레벨 변환 회로(50)를 도시한다. 제1논리 회로(51) 및 nMOS 트랜지스터(54)는 각각, 제1도의 제1논리 회로(1) 및 nMIS 회로(4)의 구성예이다.

제1논리 회로(51)는 제1전원 공급선(Vdd), 예컨대 3.3V가 접지선 사이의 전원 전압하에서 동작한다.

제1논리 회로(51)는 인버터(23)와 인버터(24)로 이루어지고, 인버터(23,24)의 출력단이 각각 pMOS 트랜지스터(3) 및 nMOS 트랜지스터(54)의 게이트에 접속되어 있다. 인버터(23,24)의 입력단에는 각각 리셋 신호(Vr) 및 입력 신호(Va)가 공급된다. pMOS 트랜지스터(3)는 그 소스가 제2전원 공급선(Vpp)에 접속되며, 드레인이 신호선(25)에 접속되어 있다. 제2전원 공급선(Vpp)는 제1전원 공급선(Vdd)보다 전위가 높고, 예컨대 5.0V이다. nMOS 트랜지스터(54)는 신호선(25)과 접지선과의 사이에 접속되어 있다.

제2(b)도는 레벨 변환 회로(50)의 동작을 도시하는 타이밍 챠트이다.

대기 상태에서는 리셋 신호(Vr) 및 입력 신호(Va)가 고레벨이 되어 있고, pMOS 트랜지스터(3)가 온, nMOS 트랜지스터(54)가 오프가 되어 신호선(25)이 프리차지되며, 그 전위 Vo가 고레벨로 되어 있다.

동작 상태로 이동하면, 리셋 신호(Vr)가 저레벨로 천이하여 pMOS 트랜지스터(3)가 거의 오프가 된다. 신호선(25)상의 전하가 누설되어, 제2전원 공급선(Vpp)으로부터 pMOS 트랜지스터(3)를 통하여 신호선(25)으로 전하가 보충되므로 전위 Vo의 저하가 방지된다.

입력 신호(Va)가 저레벨이 되면, nMOS 트랜지스터(54)가 온이 되어 신호선(25)상의 전하가 접지선측에 방전되며, 전원 Vo가 저레벨이 된다. pMOS 트랜지스터(3)가 거의 오프이므로, pMOS 트랜지스터(3)로부터 nMOS 트랜지스터(54)로 약간의 관통 전류가 흐른다.

pMOS 트랜지스터(3)는 상기 전하 보충이 필요충분하게 행해지고, 또한, 상기 관통 전류가 가능한 한 적어진다고 하는 조건을 충족시키도록, 특성이 정해진다. 이 조건은 전위 Vpp와 전위 Vdd의 차, 신호선(25)의 배선 용량 및 누설에 의존하지만, 통상은 pMOS 트랜지스터(3)의 임계 전위가 제1전원 전위(Vdd)와 같던지 제1전원 전위(Vdd)보다 약간 낮아지도록(게이트 폭) / (게이트 길이)의 설계 파라메터를 정하는 것으로 충족된다.

이와 같이 pMOS 트랜지스터(3)의 특성을 정하면, 레벨 변환 회로(50)는 제5(b)도에 도시된 종래 회로와 같은 기능을 달성한다.

레벨 변환 회로(50)는 이 종래 회로보다도 명백히 회로 소자수가 적고 구성이 간단하며, 또한, 입력으로부터 출력까지의 게이트 단수가 2개로 적으므로 신호 전파 지연 시간이 짧아진다. 제5(b)도의 레벨 변환 회로(10)에서는 크로스 접속에 의한 피드백에 의해 동작이 느려지지만, 레벨 변환 회로(50)에는 이러한 피드백이 없으므로, 동작이 고속이다.

[제2실시예]

제3도는 본 발명에 관한 논리 및 레벨 변환 회로의 제2 실시예의 부(-)논리의 동적 동작형 앤드 및 레벨 변환 회로(60)를 도시한다. 제1논리 회로(61) 및 nMOS 회로(64)는 각각 제1도의 제1논리 회로(1) 및 nMIS 회로(4)의 구성예이다.

nMOS 회로(64)는 신호선(25)과 접지선과의 사이에 nMOS 트랜지스터(641)와 nMOS 트랜지스터(642)가 직렬접속되어 있다. nMOS 트랜지스터(641,642)의 게이트에는 각각 제1논리 회로(61)의 인버터(24,29)의 출력단이 접속되어 있다.

다른점은 제2(a)도의 레벨 변환 회로(50)와 동일 구성이다.

제3(b)도는 앤드 및 레벨 변환 회로(70)의 동작을 도시하는 타이밍 챠트이다.

신호선(25)이 프리차지되고, pMOS 트랜지스터(3)가 거의 오프의 상태에서 입력 신호(Va 및 Vb)가 동시에 저레벨이 되면, nMOS 트랜지스터(641,642)가 온이 되고, 신호선(25)상의 전하가 접지선측에 방전되어 전위 VO가 저레벨이 된다.

입력 신호(Vb)가 저레벨로 천이하기 전에 입력 신호(Va)를 저레벨로 하면, nMOS 트랜지스터(641)의 용량 성분에 의해 신호선(25)상의 프리차지 전하가 nMOS 트랜지스터(641)측으로 흘러 그 일부가 누설되므로, pMOS 트랜지스터(3)가 완전히 오프이면 제3(b)도중에 일점쇄선으로 도시된 바와 같이 전위 Vo가 저하한다.

그러나, pMOS 트랜지스터(3)가 거의 오프이므로, 신호선(25)상에 전하가 보충되며, 전위 Vo가 일정하게 유지된다. 이 때, nMOS 트랜지스터(642)는 오프이므로, 관통 전류는 무시할 수 있다.

따라서, 앤드 및 레벨 변환 회로(60)는 제6(a)도에 도시된 종래 회로와 같은 기능을 달성한다.

앤드 및 레벨 변환 회로(60)는 이 종래 회로보다도 분명히 회로 소자수가 적고 구성이 간단하며, 또한, 입력으로부터 출력까지의 게이트 단수가 2개로 적으므로 신호 전파 지연 시간이 짧아진다. 또한, 제6(a)도의 레벨 변환 회로(10)에서는 크로스 접속에 의한 피드백에 의해 동작이 느려지지만, 앤드 및 레벨 변환 회로(60)에는 이러한 피드백이 없으므로, 동작이 고속이다.

[제3실시예]

제4(a)도는 본 발명에 관한 논리 및 레벨 변환 회로의 제3실시예의 부(-)논리의 동작형 앤드 및 레벨 변환 회로(70)를 도시한다. 제1논리 회로(71) 및 nMOS 회로(64)는 각각 제1도의 제1논리 회로(1) 및 nMIS 회로(4)의 구성예이다. 이 앤드 및 레벨 변환 회로(70)에서는 pMOS 트랜지스터(3A)와 pMOS 트랜지스터(3B)가 병렬접속되어 있다.

제1논리 회로(71)는 인버터(24)와 인버터(29)로 이루어지고, 인버터(24)의 출력단은 pMOs 트랜지스터(3A) 및 nMOS 트랜지스터(641)의 게이트에 접속되며, 인버터(29)의 출력단은 pMOS 트랜지스터(3B) 및 nMOS 트랜지스터(642)의 게이트에 접속되어 있다.

앤드 및 레벨 변환 회로(70)는 입력 신호(Va 및 Vb)가 동시에 저레벨일 때, nMOS트랜지스터(641,642)가 온이 되며, 또한, pMOS 트랜지스터(3A,3B)가 거의 오프가 되어 신호선(25)의 전위 Vo가 저레벨로 되며, 기타의 경우에는 pMOS 트랜지스터(3A) 또는 pMOS 트랜지스터(3B)가 온이 되어 전위 Vo가 고레벨이 된다.

정적 동작형이므로, pMOS 트랜지스터(3A) 또는 pMOS 트랜지스터(3B)가 거의 오프가 될 때의 전류는 가능한 한 작게 하는 것이 바람직하다.

제4(b)도는 어드레스 디코더(80)를 도시한다. 도면중, *표는 논리치의 반전을 나타낸다. 워드선(WOW3)은 비교적 길고 배선 용량이 크므로, 고속 동작을 위해서는 고레벨 전위를 제1전원 공급선(Vdd)보다 높게 할 필요가 있다. 그래서, 어드레스 디코더(80)는 앤드 및 레벨 변환 회로(70)와 동일 구성의 앤드 및 레벨 변환 회로(701704)를 이용하고 있다. 앤드 및 레벨 변환 회로(701704)는 부(-)논리이므로, 그 출력단에는 각각 인버터(8184)가 접속되어 있다. 인버터(8184)는 제2전원 공급선(Vpp)을 이용한 CMOS 인버터이다. 인버터(8184)의 출력단에는 각각, 워드선(WOW3)이 접속되어 있다.

워드선(WOW3)은 모두 고레벨에서 거의 전위 Vpp가 되므로, 고속 동작이 가능해진다.

앤드 및 레벨 변환 회로(60)는 제6(b)도의 종래 회로보다 구성이 간단하다고 하는 이점이 있지만, nMOS 트랜지스터(641,642)가 온이고 pMOS 트랜지스터(3A,3B)가 거의 오프일 때, 약간의 관통 전류가 흐른다고 하는 결점을 가진다. 그러나, 앤드 및 레벨 변환 회로(70)를 어드레스 디코더(80)에 이용한 경우에는 관통 전류가 흐르는 것은 앤드 및 레벨 변환 회로(701704)중 어느 하나만이므로, 전체로서 관통 전류는 약간으로 앤드 및 레벨 변환 회로(70)의 상기 결점은 무시할 수 있는 정도가 된다.

다른 점에서, 앤드 및 레벨 변환 회로(70)의 사익 이점은 유지되므로, 이 구성의 어드레스 디코더(80)는 실용성의 점에서 뛰어나다. 어드레스 디코더(80)의 어드레스 입력 비트수가 클수록, 이 이점은 커지고, 결점은 작아진다.

또, 본 발명에는 이밖에도 여러 가지의 변형예가 포함된다.

예컨대, 제4(b)도의 앤드 및 레벨 변환 회로(701704)로서, 제3(a)도의 앤드 및 레벨 변환 회로(60)를 이용해도 상기와 같은 효과가 얻어진다. 또한, 제1도의 4로서는 여러 가지 회로를 생각할 수 있다.

Claims

제1고전위측 전원 공급선과 저전위측 전원 공급선 사이의 전압하에서 동작하는 제1논리 회로와, 신호 입력단에 상기 제1논리 회로의 출력 신호가 공급되고, 상기 제1고전위측 전원 공급선의 전위보다도 높은 저누이가 공급되는 제2고전위측 전원 공급선과 상기 저전위측 전원 공급선 사이의 전압하에서 동작하는 제2논리 회로를 가지는 논리 및 레벨 변환 회로에 있어서, 상기 제2논리 회로는, 소스가 상기 제2고전위측 전원 공급선에 접속되며, 게이트에 상기 제1논리 회로의 출력 신호가 공급되고, 드레인에 출력 신호선이 접속된 pMIS 트랜지스터와 상기 출력 신호선과 상기 저전위측 전원 공급선과의 사이에 접속되며, 입력단에 상기 제1논리 회로의 출력이 공급되는 nMIS 회로(4)를 가지는 것을 특징으로 하는 논리 및 레벨 변환 회로.
제1항에 있어서, 상기 pMIS 트랜지스터는 임계 전위가 상기 제1고전위측 전원 공급선에 공급되는 전위와 거의 같은 것을 특징으로 하는 논리 및 레벨 변환 회로.
제2항에 있어서, 상기 nMIS 회로(4)는 nMIS 트랜지스터이고, 상기 제1논리 회로는, 출력단이 상기 pMIS 트랜지스터의 게이트에 접속된 제1인버터와, 출력단이 상기 nMIS 트랜지스터의 게이트에 접속된 제2인버터를 가지는 것을 특징으로 하는 논리 및 레벨 변환 회로.
제2항에 있어서, 상기 nMIS 회로(4)는 제1nMIS 트랜지스터와 제2nMIS 트랜지스터가 직렬접속된 회로이고, 상기 제1논리 회로는, 출력단이 상기 pMIS 트랜지스터의 게이트에 접속된 제1인버터와, 출력단이 상기 제1nMIS 트랜지스터의 게이트에 접속된 제2인버터와, 출력단이 상기 제2nMIS 트랜지스터의 게이트에 접속된 제3인버터를 가지는 것을 특징으로 하는 논리 및 레벨 변환 회로.
제2항에 있어서, 상기 nMIS 회로(4)는 제1 nMIS 트랜지스터와 제2 nMIS 트랜지스터가 직렬 접속된 회로이고, 상기 pMIS 트랜지스터는 제1 pMIS 트랜지스터와 제2 pMIS 트랜지스터가 병렬접속되어 있고, 상기 제1논리 회로는, 출력단이 상기 제1 pMIS 트랜지스터의 게이트 및 상기 제1 nMIS 트랜지스터의 게이트에 접속된 제1 인버터와, 출력단이 상기 제2 pMIS 트랜지스터의 게이트 및 상기 제2 nMIS 트랜지스터의 게이트에 접속된 제2 인버터를 가지는 것을 특징으로 하는 논리 및 레벨 변환 회로.
제1항 내지 제5항 중 어느 한 항에 기재되어 있는 논리 및 레벨 변환 회로를 가지는 것을 특징으로 하는 반도체 장치.
제4항 또는 제5항에 기재되어 있는 논리 및 레벨 변환 회로를 구비한 어드레스 디코더를 가지는 것을 특지응로 하는 반도체 기억 장치.