KR100195975B1

KR100195975B1 - 출력버퍼

Info

Publication number: KR100195975B1
Application number: KR1019950014622A
Authority: KR
Inventors: 가즈히데 요네야; 히로유키 고이누마
Original assignee: 니시무로 타이죠; 가부시키가이샤 도시바
Priority date: 1994-05-30
Filing date: 1995-05-30
Publication date: 1999-06-15
Also published as: JP3202481B2; US5576641A; JPH07321634A; KR950035091A; TW269073B

Abstract

본 발명은, 출력트랜지스터가 온되기까지의 로스타임을 증가시키는 것 없이, 출력노이즈를 작게하는 것이 가능한 반도체 집적회로를 제공한다.

본 발명은, 고전원노드 또는 저전원노드와 출력노드 사이에 접속되고 콘트롤노드의 전위에 기초하여 온/오프제어되는 출력트랜지스터와, 상기 콘트롤노드와 저전원노드 사이에 접속되고, 제1제어신호에 기초하여 온/오프제어되는 방전용 트랜지스터를 갖춘 반도체 집적회로에 있어서, 상기 방전용 트랜지스터의 온시에 이 방전용 트랜지스터와 함께 동작하여 상기 콘트롤노드를 방전시키고, 이 콘트롤노드의 전위가 일정 레벨까지 저하된 타이밍에서 그 방전동작을 중지시키는 임시용 방전회로를 설치한 것이다.

Description

출력버퍼

제1도는 본 발명의 반도체 집적회로의 제1실시예에 따른 출력단회로의 개략구성을 나타낸 블록도.

제2도는 제1도에 나타낸 출력단회로의 구체적인 구성을 나타낸 회로도.

제3도는 제1실시예의 동작타이밍챠트.

제4도는 제1실시예의 제1변형예를 나타낸 출력단회로의 회로도.

제5도는 제1실시예의 제2변형예를 나타낸 출력단회로의 회로도.

제6도는 제1실시예의 다른 변형을 나타낸 출력단회로의 회로도.

제7도는 제1실시예의 다른 변형을 나타낸 출력단회로의 회로도.

제8도는 제1실시예의 다른 변형을 나타낸 출력단회로의 회로도.

제9도는 본 발명의 반도체 집적회로의 제2실시예에 따른 출력단회로의 개략구성을 나타낸 블록도.

제10도는 제9도에 나타낸 출력단회로의 구체적인 구성을 나타낸 회로도.

제11도는 제2실시예의 동작타이밍챠트.

제12도는 본 발명의 반도체 집적회로의 제3실시예에 따른 출력단회로의 구성을 나타낸 회로도.

제13도는 본 발명의 반도체 집적회로의 제4실시예에 따른 출력단회로의 구성을 나타낸 회로도.

제14도는 종래의 출력단회로의 회로도.

제15도는 종래의 출력단회로로부터 칩내부를 본 경우의 등가회로의 회로도이다.

* 도면의 주요부분에 대한 부호의 설명

1, 61 : 프리차지회로 2 : 방전용 트랜지스터

3 : 임시용 방전회로 3a, 62a : 제1트랜지스터

3b,3b',62b : 논리게이트(인버터) 3c, 62c : 제2트랜지스터

3c' : 제3트랜지스터 3d : 전위검출수단(NAND게이트)

4, 64 : 출력트랜지스터 61 : 충전용 트랜지스터

62 : 임시용 충전회로 71 : 승압회로

VG1, VG2 : 제2제어신호 Vcc : 전원전위

Vo1, Vo2 : 콘트롤노드 VA, VB : 제1제어신호

[산업상의 이용분야]

본 발명은 메모리내의 데이터를 출력하는 출력단회로와 관련된 출력버퍼에 관한 것이다.

[종래의 기술 및 그 문제점]

일반적으로, 메모리에 기록된 데이터를 출력하기 위한 출력단회로의 회로구성은 P채널형 MOS트랜지스터(이하, 간단히 P-MOS로 칭함)와 N채널형 MOS트랜지스터(이하, 간단히 N-MOS로 칭함)로 이루어진 CMOS회로로 구성되어 있다.

이 CMOS회로는 1데이터출력시에는 P-MOS가 온(on)되어 1데이터를 출력하고, 0데이터출력에는 N-MOS가 온되어 0데이터를 출력한다.

이와 같은 CMOS회로로 구성된 출력단회로의 회로도를 제14도에 나타낸다.

이 출력단회로는 전원단위(Vcc)와 접지전위(Vss) 사이에 직렬접속된 P-MOS(101)와 N-MOS(102)를 갖추고 있다. P-MOS(101)는 노드(V1)를 비출력동작 모드시에 H레벨로 프리차지하기 위한 구동소자 트랜지스터로서, 그 소스는 전원전위(Vcc)에, 드레인은 노드(V1)에 각각 접속되어 있다. 또한, N-MOS(102)는 노드(V1)를 출력동작모드시에 L레벨로 하기 위한 구동소자로 되는 트랜지스터로서, 그 N-MOS(102)의 소스는 접지전위(Vss)에, 드레인은 노드(V1)에 각각 접속되어 있다. 그리고, P-MOS(101) 및 N-MOS(102)의 각 게이트에는 동시에 비출력동작모드시에 L레벨로 되는 제어신호(VA)가 공급되도록 되어 있다.

더욱이, 전원전위(Vcc)에는 출력트랜지스터(103;P-MOS)의 소스가 접속되어 있다. 출력트랜지스터(103)는 출력동작모드시에 1데이터를 출력하기 위한 구동소자로 되는 트랜지스터로서, 그 드레인이 출력노트로 되는 노드(I/O)에 접속되어 있다. 그리고, 이 출력트랜지스터(103)의 게이트에는 비출력동작모드시에 H레벨로 프리차지되는 상기 노드(V1)가 접속되어 있다.

또한, 전원전위(Vcc)와 접지전위(Vss)의 사이에는 P-MOS(104)와 N-MOS(105)가 직렬접속되어 있다. P-MOS(104)는 노드(V2)를 출력동작모드시에 H레벨로 하기 위한 구동소자로 되는 트랜지스터로서, 그 소스가 전원전위(Vcc)에, 드레인이 노드(V2)에 각각 접속되어 있다. N-MOS(105)는 노드(V2)를 비출력동작모드시에 L레벨로 프리차지하기 위한 구동소자로 되는 트랜지스터로서, 소스는 접지전워(Vss)에, 드레인은 노드(V2)에 각각 접속되어 있다. 그리고, 이 P-MOS(104) 및 N-MOS(1-105)의 각 게이트에는 모두 비출력동작모드시 H레벨로 되는 신호(VB)가 공급되도록 되어 있다.

더욱이, 상기 출력트랜지스터(103)의 드레인측에는 출력트랜지스터(106;N-MOS)의 드레인이 접속되어 있다. 이 출력트랜지스터(106)는 출력동작모드시에 0데이터를 출력하기 위한 구동소자로 되는 트랜지스터로서, 소스가 접지전위(Vss)에 접속되고, 드레인이 출력트랜지스터(103)의 드레인과 공통으로 되는 상기 노드(I/O)에 접속되어 있다.

이하, 동작을 설명한다.

비출력동작모드시에 있어서는 P-MOS(101) 및 N-MOS(102)의 게이트에는 모두 제어신호(VA)로서 L레벨이 입력되고, 출력트랜지스터(103)의 게이트에는 H레벨이 입력되어 있기 때문에, 출력트랜지스터인 출력트랜지스터(103)는 오프인 채이다.

한편, P-MOS(104) 및 N-MOS(105)의 게이트에는 모두 제1제어신호(VB)로서 H레벨이 입력되고, 출력트랜지스터(106)의 게이트에는 L레벨이 입력되고 있기 때문에 출력트랜지스터(106)는 오프상태인 채이다.

그 결과 노드(I/O)에는 1데이터 및 0데이터의 어느 경우도 출력되지 않고, 하이 임피던스상태로 되어 있으며, 이 상태에서 출력동작모드로 되는 것을 기다리는 것으로 된다.

출력동작모드로의 이행은 제어신호(VA,VB) 중 어느 1개의 신호상태가 변화하는 것으로 수행된다. 즉, 1데이터출력동작으로의 이행은 신호(VB)가 H레벨상태를 유지한 채 제어신호(VA)가 L레벨로부터 H레벨로 되는 것으로 수행되고, 이에 대해 0데이터출력동작으로의 이행은 제어신호(VA)가 L레벨상태를 유지한 채 신호(VB)가 H레벨로부터 L로 변화하는 것으로 수행된다.

먼저, 1데이터출력동작에 대해 설명한다.

P-MOS(104) 및 N-MOS(105)의 게이트에는 비출력동작모드시와 마찬가지로 H레벨이 입력되어 있기 때문에, 출력트랜지스터(106)의 게이트에는 L레벨이 입력되고 있고, 그 출력트랜지스터(106)는 오프상태인 채이다.

그러나, P-MOS(101) 및 N-MOS(102)의 게이트에는 L레벨로부터 H레벨이 입력되기 때문에, 노드(V1)로의 전원전위(Vcc)의 공급이 끊어지고, 접지전위(Vss)로의 전류버스가 형성되기 때문에, 노드(V1)는 H레벨로부터 L레벨로 된다.

이 결과, 출력트랜지스터(103)의 게이트에는 L레벨이 입력되고, 노드(I/O)로의 전원전위(Vcc)의 공급이 수행되어 1데이터로서 출력된다.

다음에 0데이터출력동작에 대해 설명한다.

P-MOS(101) 및 N-MOS(102)의 게이트에는 비출력동작모드시와 마찬가지로 L레벨이 입력되고 있기 때문에 출력트랜지스터인 출력트랜지스터(103)에는 H레벨이 입력되고 있고, 그 출력트랜지스터(103)는 온 상태인 채이다.

그러나, P-MOS(104) 및 N-MOS(105)의 게이트에는 H레벨로부터 L레벨이 입력되기 때문에, 노드(V2)로부터 접지전위(Vss)로의 전류버스가 절단되어 노드(V2)로의 전원전위(Vcc)의 공급이 수행되기 때문에, 노드(V2)는 L레벨로부터 H레벨로 된다.

이 결과, 출력트랜지스터(106)의 게이트에는 H레벨이 입력되고, 노드(I/O)로부터 접지전위(Vss)로의 전류버스가 형성되어 0데이터로서 출력된다.

그러나, 상기 종래의 CMOS회로에는 다음과 같은 문제점이 있었다.

메모리제품의 다비트화로의 이행에 수반하여 출력노이즈의 문제가 클로우즈업되어 오고 있는데, 이 출력노이즈는 출력트랜지스터를 흐르는 전류의 시간 변화의 비율, 즉 dI/dt의 크기에 의존하고 있다.

여기서, 간단하게 출력노이즈에 대해 설명한다. 제15도는 CMOS로 구성한 출력단회로로부터 칩내부를 본 경우의 등가회로의 회로도이다. 동도면에 있어서 P-MOS(111)는 1데이타출력용의 출력트랜지스터이고, N-MOS(112)는 0데이터출력용의 출력트랜지스터이다. 또한, Co는 칩내부의 용량으로서, 칩내부의 전원전위레벨(Vccchip)과 칩내부의 접지전위레벨(Vsschip) 사이에 접속되어 있다. LI,L2는 칩내부의 인덕턴스성분이다. 더욱이, C1은 출력부하용량으로, 출력노드인 I/O패드(113)와 칩외부의 접지전위의 사이에 접속되어 있다. 그리고, 패드(114,115) 사이에는 전원전압(Vcc)이 공급되어 있다.

이와 같은 등가회로에 있어서, 출력동작으로 되어 출력트랜지스터(111 또는 112)가 온되어 발생한 dI/dt는, 예컨대 0데이터출력의 경우에는 출력트랜지스터(112)가 온되어 dI/dt가 발생하지만, 외부의 접속전위(Vss)와 칩내부의 접지전위(Vsschip)의 사이에 접속되어 있는 인덕턴스성분(L,2)의 양단에는 dI/dt가 발생한 것에 의해 V3=dI/dt로 나타내어지는 전위차가 발생한다. 이는 칩내부의 접지전위(Vsschip)가 칩외부의 접지전위(Vss)에 의해 부상하는 것을 의미하고 있다.

이와 같은 칩내부의 전원의 요동(노이즈)에 의해 칩외부의 접지전위(Vss)를 기준으로 하여 입력된 클럭레벨이 칩내부에서는 올바로 인식되지 않는 경우가 생기기 때문에, 칩외부의 전원이 요동을 작게 할 필요가 있고, 그를 위해서는 dI/dt를 작게 억제할 필요가 있다.

여기서 상기 기술한 제14도에 나타난 종래의 회로에 있어서 dI/dt를 작게 하고자 하는 경우에는, 1데이터출력시에는 N-MOS(104)의 폭(W)의 칫수를 작게, 0데이터 출력시에는 P-MOS(104)의 폭의 칫수를 작게 하는 등으로 하여 출력트랜지스터의 게이트레벨(V1,V2)의 시간변화의 비율, 즉 dV/dt를 작게 할 필요가 있다.

여기서 문제로 되고 있는 것은, 노드(V1) 또는 노드(V2)의 시간변화의 비율을 작게 하면, 출력트랜지스터가 온될 때의 dI/dt를 작게 하는 것이 가능하지만, 노드(V1) 또는 노드(V2)의 시간변화의 비율을 작게 하면 할수록 출력트랜지스터가 온될 때 까지의 로스타임이 크게 되어 버린다는 것이다.

본래 출력트랜지스터의 게이트레벨의 시간변화를 작게 하는 것은 그 게이트레벨이 출력트랜지스터의 임계치를 넘어 그 출력트랜지스터가 온되는 기간만으로 충분하다. 그것에 관계없이 제14도에 나타낸 종래회로에서는 출력트랜지스터(103 또는 106)가 아직 온되고 있지 않은 기간에도 게이트레벨의 시간 변화를 작게 하고 있기 때문에 트랜지스터(103 또는 106)가 온되기 까지의 로스타임이 게이트레벨의 시간변화의 비율을 작게하는 정도에 따라 증대하는 것이다. 그 결과 메모리의 억세스타임이 악화된다는 문제가 생겼다.

[발명의 목적]

본 발명은 상기한 점을 감안하여 발명된 것으로, 출력트랜지스터(103)가 온될 때 까지의 로스타임의 증가를 제어하여 억세스타임을 개선한 출력버퍼를 제공함에 그 목적이 있다.

또한 본 발명은, 출력노드를 작게할 수 있는 출력버퍼를 제공함에 다른 목적이 있다.

더욱이, 출력트랜지스터가 온될 때까지의 로스타임을 증가시키는 것 없이 출력을 작게 할 수 있는 출력버퍼를 제공함에 또 다른 목적이 있다.

[발명의 구성]

상기 목적을 달성하기 위한 제1발명의 특징은, 고전원노드 또는 저전원노드와 출력노드의 사이에 접속되고, 콘트롤노드의 전위에 기초하여 온/오프 제어되는 출력트랜지스터와, 상기 콘트롤노드와 저전원노드 사이에 접속되고, 제1제어신호를 기초로 온/오프 제어되는 방전용 트랜지스터를 갖춘 반도체 직접회로에 있어서, 상기 방전용 트랜지스터의 온시에 그 방전용 트랜지스터와 함께 동작하여 상기 콘트롤노드를 방전하고, 그 콘트롤노드의 전위가 일정 레벨까지 저하된 타이밍에서 그 방전동작을 정지시키는 임시용 방전회로를 설치한 것에 있다.

또한, 상기 임시용 방전회로는 상기 콘트롤노드와 상기 저전원노드의 사이에 직렬접속된 제1 및 제2트랜지스터와, 상기 제1제어신호를 입력받아 상기 콘트롤노드의 전위가 상기 일정 레벨까지 저하된 타이밍에서 제2제어신호를 출력하는 논리게이트를 갖추고, 상기 제1 및 제2트랜지스터중 어느 한쪽은 상기 제1제어신호에 기초하여 상기 방전용 트랜지스터와 동시에 온/오프 제어되고, 상기 제1 및 제2트랜지스터중 어느 다른쪽은 상기 방전용 트랜지스터의 오프시에 온상태이며, 상기 방전용 트랜지스터의 온시에 상기 제2제어신호에 의해 오프되도록 구성하는 것이 바람직하다.

또한, 상기 임시용 방전회로는 상기 콘트롤노드의 전위를 검출하는 전위검출수단과, 상기 콘트롤노드와 저전원노드 사이에 접속되어 상기 전위검출수단의 출력에 기초하여 온/오프 제어되는 제3트랜지스터를 갖추고, 상기 방전용 트랜지스터의 온시에 상기 전위 검출수단에 의해 상기 콘트롤노드의 전위가 상기 일정 레벨까지 저하된 것이 검출된 때에 상기 제3트랜지스터를 오프하도록 구성하는 것이 바람직하다.

또한, 상기 전위검출수단은 상기 제1제어신호와 상기 콘트롤노드의 전위가 입력되는 NAND게이트로 구성하는 것이 바람직하다.

상기 목적을 달성하기 위한 제2발명의 특징은, 고전원노드 또는 저전원노드와 출력노드사이에 접속되고, 콘트롤노드의 전위에 기초하여 온/오프 제어되는 출력트랜지스터와, 고전원노드와 상기 콘트롤노드와의 사이에 접속되고, 제1제어신호에 기초하여 온/오프 제어되는 충전용 트랜지스터를 갖춘 반도체 집적회로에 있어서, 상기 충전용 트랜지스터가 온시에 그 충전용 트랜지스터와 함께 동작하여 상기 콘트롤노드를 충전시키고, 상기 콘트롤노드의 전위가 일정레벨까지 상승한 타이밍에서 그 충전동작을 정지시키는 임시용 충전회로를 설치한 것에 있다.

또한, 상기 임시용 충전회로는 고전원노드와 상기 콘트롤노드의 사이에 직렬접속된 제1 및 제2트랜지스터와, 상기 제1제어신호를 입력받아 상기 콘트롤노드의 전위가 상기 일정 레벨까지 상승한 타이밍에서 제2제어신호를 출력하는 논리게이트를 갖추고, 상기 제1 및 제2트랜지스터중 어느 한쪽은 상기 제1제어신호에 기초하여 상기 충전용 트랜지스터와 동시에 온/오프 제어되며, 상기 제1 및 제2트랜지스터 중 어느 다른쪽은 상기 충전용 트랜지스터의 오프시에 온상태이고, 상기 충전용 트랜지스터의 온시에 상기 제2제어신호에 의해 오프되도록 구성하는 것이 바람직하다.

또한, 상기 제1 또는 제2발명에 있어서, 상기 논리게이트는 상기 제1제어신호를 반전하여 상기 제2제어신호를 출력하는 인버터인 것이 바람직하다.

또한, 상기 제2발명에 있어서, 상기 제1제어신호를 승압하는 승압회로를 설치하고, 그 승압회로의 출력측과 상기 콘트롤노드의 사이에 상기 충전용 트랜지스터를 접속함과 더불어 상기 제1 및 제2트랜지스터를 직렬접속해도 된다.

또한, 상기 제1 또는 제2발명에 있어서, 상기 콘트롤노드의 전위의 상기 일정 레벨은 상기 출력트랜지스터의 임계치 레벨인 것이 바람직하다.

상기 목적을 달성하기 위한 제3발명의 특징은, 고전원노드와 출력노드의 사이에 접속되고, 제1콘트롤노드의 전위에 기초하여 온/오프 제어되는 제1출력트랜지스터와, 상기 출력노드와 저전원노드의 사이에 접속되고, 제2콘트롤노드의 전위에 기초하여 상기 제1출력트랜지스터에 대해 상보적으로 온/오프제어되는 제2출력트랜지스터, 상기 제1콘트롤노드와 저전원노드 사이에 접속되고, 제1제어신호에 기초하여 온/오프 제어되는 방전용 트랜지스터 및, 고전원노드와 상기 제2콘트롤노드 사이에 접속되고, 제2제어신호에 기초하여 상기 방전용 트랜지스터에 대해 상보적으로 온/오프 제어되는 충전용 트랜지스터를 갖춘 반도체 집적회로에 있어서, 상기 방전용 트랜지스터의 온시에 이 방전용 트랜지스터와 함께 동작하여 상기 제1콘트롤노드의 전위를 방전하고, 그 제1콘트롤노드의 전위가 일정 레벨까지 저하된 타이밍에서 그 방전동작을 정지시키는 임시용 방전회로와, 상기 충전용 트랜지스터의 온시에 그 충전용 트랜지스터와 함께 동작하여 상기 제2콘트롤노드를 충전시키고, 그 제2콘트롤노드의 전위가 일정 레벨까지 상승된 타이밍에서 그 충전동작을 정지시키는 임시용 충전회로를 설치한 것에 있다.

또한, 상기 제1콘트롤노드의 전위의 상기 일정 레벨은 상기 제1출력트랜지스터의 임계치 레벨이고, 상기 제2콘트롤노드의 전위의 상기 일정 레벨은 상기 제2출력트랜지스터의 임계치 레벨인 것이 바람직하다.

[작용]

상기와 같이 구성된 제1발명에 의하면, 출력트랜지스터가 온될 때 까지는 방전용 트랜지스터와 임시용 방전회로의 2계통으로 신속하게 콘트롤노드의 전위를 저하시키지만, 출력트랜지스터가 온되고 부터는 방전용 트랜지스터로부터의 1계통으로 천천히 콘트롤노드의 전위를 변화시키는 것이 가능하다. 즉, 출력트랜지스터가 온되는 기간중에만 콘트롤노드의 전위의 시간변화의 비율을 작게하는 것이 가능하다.

상기 제1발명에 있어서, 임시용 방전회로는 방전용 트랜지스터의 온시에 전위검출수단에 의해 콘트롤노드의 전위가 일정 레벨까지 저하된 것이 결출된 경우, 제3트랜지스터를 오프한다. 이에 의해 전위검출수단에 의해 콘트롤노드의 전위를 직접 검지할 수 있어 보다 정확히 임시용 방전회로에 있어서의 방전동작의 정지를 수행할 수 있게 된다.

제2발명에 의하면, 출력트랜지스터(103)가 온될때까지는 충전용 트랜지스터와 임시용 충전회로의 2계통으로 신속하게 콘트롤노드의 전위를 상승시키지만, 출력트랜지스터(103)가 온되고 부터는 충전용 트랜지스터로부터의 1계통으로 천천히 콘트롤노드의 전위를 상승시키는 것이 가능하다. 즉, 상기 제1발명과 마찬가지로 출력트랜지스터(103)가 온되는 기간중에만 콘트롤노드의 전위의 시간변화의 비율을 작게하는 것이 가능하다.

제3발명에 의하면 제1 또는 제2출력트랜지스터가 온되기까지는 각각 2계통으로 제1 또는 제2콘트롤노드의 방전 또는 충전을 수행하고, 제1 또는 제2출력트랜지스터가 온되고 부터 각각 1계통만으로 제1 또는 제2콘트롤노드의 방전 또는 충전을 수행하는 것이 가능하다. 따라서, 제1 또는 제2출력트랜지스터(103)가 온되는 기간중에만 각각 제1 또는 제2콘트롤노드의 전위시간 변화의 비율을 작게하는 것이 가능하다.

[실시예]

이하, 예시도면을 참조하여 본 발명에 따른 제1실시예를 상세히 설명한다.

제1도는 본 발명의 반도체 집적회로의 제1실시예에 따른 출력단회로의 계략구성을 나타낸 블록도이고, 제2도는 제1도에 도시된 출력단회로의 구체적인 구성을 나타낸 회로도이다.

이 반도체 집적회로는, 예컨대 다이나믹램등의 메모리에 기록된 1데이터를 추력하기 위한 출력단회로를 나타낸 것으로, 제1도에 나타낸 바와 같이 전원전위(Vcc)와 콘트롤노드(Vo1)의 사이에 접속된 프리차지회로(1)를 갖추고 있다.

더욱이, 상기 노드(Vo1)에는 제1 및 제2방전회로(2,3)가 공통접속되어있다. 제1방전회로(2)는 출력동작모드시에 노드(Vo1)의 전위를 방전하는 기능을 갖추고, 제2방전회로(3;임시용 방전회로)는 출력동작모드시에 상기 제1방전회로(2)와 함께 동작하여 상기 노드(Vo1)의 전위를 방전하고, 그 노드(Vo1)의 전위가 소정 레벨까지 저하될 때에 그 방전동작을 중지하는 기능을 갖추고 있다.

또한, 상기 노드(Vo1)에는 P-MOS로 이루어진 트랜지스터(4)의 게이트가 접속되어 있다. 이 출력트랜지스터(4)는 출력동작모드시에 1데이터를 출력노드(I/O)에 출력하기 위한 구동소자로 되는 트랜지스터로서, 그 소스가 전원전위(Vcc)에, 드레인이 출력노드(I/O)에 각각 접속되어 있다.

보다 구체적으로는 제2도에 나타난 바와 같이 구성되는 바, P-MOS(1;프리차지회로)는 노드(Vo1)를 비출력동작모드시에 H레벨로 프리차지하기 위한 구동소자로 되는 트랜지스터로서, 그 소스는 전원전위(Vcc)에, 드레인은 노드(Vo1)에 각각 접속되어 있다. 더욱이, N-MOS(2;제1방전회로)는 노드(Vo1)를 출력동작모드시에 L레벨로 하기 위한 구동소자로 되는 트랜지스터로서, 그 소스가 접지전위(Vss)에, 드레인이 노드(Vo1)에 각각 접속되어 있다.

또한, 제2방전회로(3)는 N-MOS(3a)와 로직게이트(3b;인버터) 및 N-MOS(3c)로 구성되어 있다. N-MOS(3a)는 노드(Vo1)를 출력동작모드시에 L레벨로 하기 위한 구동소자로 되는 트랜지스터로서, 그 소스가 노드(VN)에, 드레인이 노드(Vo1)에 각각 접속되어 있다. 인버터(3b)는 인버터(Invert)연산을 수행하고, 그 출력(VG)을 N-MOS(3c)의 게이트에 공급한다. N-MOS(3c)는 비출력동작모드시에 노드(VN)를 접지전위(Vss)레벨로 해 두기 위한 구동소자로 되는 트랜지스터로서, 그소스가 접지전위(Vss)에, 드레인이 노드(VN)에 각각 접속되어 있다.

그리고, P-MOS(1)와 N-MOS(2) 및 N-MOS(3a)의 각 게이트와 인버터(3b)의 입력게이트에는 출력동작모드/비출력동작모드시에 각각 H레벨/L레벨로 되는 제1제어신호(VA)가 공통으로 공급된다.

다음에 본 실시예의 동작에 대해 제3도의 타이밍차트를 이용하여 설명한다.

시각(t1) 이전의 비출력동작모드시에 있어서는 P-MOS(1)와 N-MOS(2) 및 N-MOS(3a)의 각 게이트와 인버터(3b)의 입력게이트에는 함께 제1제어신호(VA)로서 L레벨이 입력되고 있기 때문에, N-MOS(3a) 및 N-MOS(2)는 오프상태이고, P-MOS(1)만 온상태로 되어 있다. 그 때문에, 출력트랜지스터(4)의 게이트에는 H레벨이 입력되는 결과, 이 출력트랜지스터(4)는 오프상태인 채이다.

또한, 이때 인버터(3b)의 출력(VG1)은 H레벨로 되어 있고, 그 H레벨의 출력(VG1)이 N-MOS(3c)의 게이트에 입력되기 때문에, 이 N-MOS(3c)는 온상태로 되고, 그 결과 노드(VN)는 L레벨로 되어 있다. 따라서, 출력노드(I/O)에서는 1데이터가 출력되지 않고, 하이 임피던스상태로 되어 있고, 이 상태에서 출력동작모드로 이행하는 것을 기다리는 것으로 된다.

출력동작모드로의 이행은 제1제어신호(VA)가 L레벨로부터 H레벨로 변화하는 것으로 수행된다. 시각(t1)을 경과하여 제1제어신호(VA)가 L레벨로부터 H레벨로 변화하면, P-MOS(1)를 통해 노드(Vo1)로의 전원전위(Vcc)의 공급이 단절된다. 그러나, N-MOS(2) 및 N-MOS(3a)의 각 게이트에는 H레벨이 입력되기 때문에 노드(Vo1)로부터 접지전위(Vss)로의 전류버스가 계(I1)와 계(I2)의 2계통 형성된다. 단, N-MOS(3a)를 통한 전류버스(계I2)는 인버터(3b)의 출력(VG1)이 H레벨로부터 L레벨(제2제어신호)로 변화하여, N-MOS(3c)가 오프되기 까지의 시간(시각t1∼t2)에만 형성된다.

노드(Vo1)로부터 접지전위(Vss)로의 전류버스가 형성된 것에 의해, 노드(Vo1)는 H레벨로부터 L레벨로 된다. 이 결과, 출력트랜지스터(4)의 게이트에는 L레벨이 입력되고, 이 출력트랜지스터(4)가 온 상태로 되는 것으로 출력노드(I/O)로의 전원전위(Vcc)의 공급이 수행되어 1데이터로서 출력된다.

여기서, 계(I1,I2)의 2계통의 전류버스에 의해 출력트랜지스터(4)의 게이트레벨(Vo1)이 H레벨로부터 L레벨로 저하해 가는 과정에 있어서, 인버터(3b)의 출력(VG1)이 H레벨로부터 L레벨로 변화하는 시점을 게이트레벨(Vo1)이 출력트랜지스터(4)의 임계치 전위(VH1)에 도달하는 시점(시각t2)으로 미리 설정해 두면 시각(t2)에서 게이트레벨(Vo1)이 출력트랜지스터(4)의 임계치 전위(Vth)에 도달하는 타이밍에서 N-MOS(3c)가 오프되기 때문에 출력트랜지스터(4)가 온되는 기간중(시각(t2)이후)은 I1만의 1계통으로 노드(Vo1)의 방전을 수행하는 것이 가능하다.

이상과 같이 본 실시예의 출력단회로에서는 1출력의 경우에 있어서 출력트랜지스터(4)가 온되기 까지는 제I1,I2의 2계통으로 신속하게 게이트레벨(Vo1)을 변화시키지만(제3도의 시각(t1∼t2):예컨대, 약 1ns), 출력트랜지스터가 온되고 부터는(시각 t2이후), 계I1만의 1계통으로 천천히 게이트레벨(Vo1)을 변화시키는 것이 가능하다.

즉, 출력트랜지스터(4)가 온되는 기간중에만 게이트레벨(Vo1)의 시간변화의 비율(dV/dt)을 작게하는 것은 가능하기 때문에, 출력트랜지스터(4)가 온되기까지의 로스타임의 증가를 억제하는 것이 가능하다.

이 시점에 있어서 종래에는 출력트랜지스터가 아직 온되고 있지 않은 기간도 그 게이트레벨의 시간변화를 작게 하고 있기 때문에(제3도의 일점쇄선(Vop)), 이 게이트레벨이 출력트랜지스터의 임계치 레벨에 도달하기(시각 t3)까지의 시간이 길어지게 되어, 본 실시예에 비해 시간(LT1;예컨대, 약2ns)분의 로스타임이 증대한다.

이와 같이, 본 실시예에 의하면, 상기 시간(LT1)분의 로스타임을 개선하는 것이 가능하여, 출력트랜지스터(4)가 온되기까지의 로스타임을 증대시키는 것 없이 칩내부의 전원의 요동(출력노이즈)을 작게하는 것이 가능하다.

제4도는 상기 제1실시예의 제1변형예를 나타낸 출력단회로의 회로도이다.

이 출력단회로가 제2도에 도시한 회로와 다른 점은 N-MOS(3a)를 생략하고, 노드(Vo1)와 제1제어신호(VA)가 입력측에 접속되는 NAND게이트(3d)를 설치하고, 그 출력측을 인버터(3d)를 매개로 제2도의 N-MOS(3c)에 상당하는 N-MOS(3c')의 게이트에 접속하면서 제1제어신호(VA)를 2단의 인버터(I1)를 매개로 P-MOS(1) 및 N-MOS(2)의 각 게이트에 함께 공급하도록 한 점이다.

다음에 제1변형예의 동작에 대해 설명한다.

비출력동작모드시에 있어서는 P-MOS(1) 및 N-MOS(2)의 각 게이트에 제1제어신호(VA)로서 L레벨이 입력되고 있기 때문에 N-MOS(2)는 오프상태이고, P-MOS(1)가 온상태로 되어 있다. 따라서, 노드(Vo1)는 H레벨이고, 출력트랜지스터(4)의 게이트에는 H레벨이 입력되어 이 출력트랜지스터(4)는 오프상태인 채이다.

더욱이, 이때 NAND게이트(3d)의 제1입력게이트에도 L레벨의 제1제어신호(VA)가 입력되고 있기 때문에, 인버터(3b)의 출력(VG1)은 L레벨이고, N-MOS(3c')가 오프상태로 되어 있다. 따라서 출력노드(I/O)에는 1데이터가 출력되지 않고, 하이임피던스상태로 되어 있으며, 이 상태에서 출력동작모드로 이행하는 것을 기다리는 것으로 된다.

제1제어신호(VA)가 L레벨로부터 H레벨로 변화하여 출력동작모드로 이행하면 NAND게이트(3d)의 제1제어신호(VA)가 입력되는 제1입력노드가 H레벨로 된다. 이 때, 인버터(I1)의 출력측은 아직 L레벨을 유지하고 있기 때문에 NAND게이트(3d)의 제2입력노드가 접속되는 노드(Vo1)는 H레벨인 채이다. 그 때문에, NAND게이트(3d)의 제1 및 제2입력노드는 모두 H레벨로 되고, 그 NAND게이트(3d)의 출력은 L레벨로 된다. 이에 의해, 인버터(3b)의 출력(VG1)은 H레벨로 되어 N-MOS(3c')가 온상태로 된다.

그 후, 인버터(11)의 출력측이 H레벨로 되면, P-MOS(1)을 통한 노드(Vo)로의 전원전위(Vcc)의 공급이 단절되고, 또한 N-MOS(2)의 게이트에는 H레벨이 입력되기 때문에 노드(Vo1)로부터 접지전위(Vss)로의 전류버스가 계I1과 계I2의 2계통 형성된다.

그리고, 노드(Vo1)의 전위가 L레벨로 되어 NAND게이트(3d)의 임계치보다 작아지게 되면, NAND게이트 (3d)의 출력이 H레벨로 되돌아가 인터버(3b)의 출력(VG1)이 L레벨(제2제어신호)로 되어 N-MOS(3c')가 오프상태로 된다. 즉, N-MOS(3c')를 통해 전류버스(계I2)는 인버터(3b)의 출력(VG1)이 H레벨로부터 L레벨로 변화하여 N-MOS(3c')가 오프되기까지의 시간에만 형성된다.

노드(Vo1)가 L레벨로 되면 출력노드(I/O)로의 전원전위(Vcc)의 공급이 수행되어 1데이터로서 출력된다.

상기한 제1실시예에서는 설계상의 조작에 의해 인버터(3b)의 출력(VG1)이 L레벨로 변화되는 시점을 노드(Vo1)의 전위가 출력트랜지스터(4)의 임계치전위(VHI)에 도달하는 시점으로 설정하고 있기 때문에, 온도변화 등에 의해 소자의 특성이 변동한 경우에는 그 설정시점에서 오차가 생길 우려가 있다. 이에 대해 본 변형에서는 NAND게이트(3d)에 의해 노드(Vo1)의 전위(즉, 출력트랜지스터(4)의 게이트레벨)를 직접 검지하고 있기 때문에, 인버터(3b)의 출력(VG1)이 L레벨로 변화하는 시점을 보다 정확히 설정하는 것이 가능하다. 따라서, 출력트랜지스터(4)가 온되기까지의 로스타임의 증가를 정확하게 억제할 수 있게 된다.

제5도는 상기 제1실시예의 제2변형예를 나타낸 출력단회로의 회로도이다.

이 출력단회로가 제2도에 나타낸 회로와 다른 점은 인버터(3b)를 N-MOS(3a)의 게이트측에 인버터(3b')로서 이설하고, 부가하여 프리차지용의 N-MOS(21,22)를 전원전위(VCC)와 노드(Vo1) 사이에 직렬접속하며, 인버터(23)를 매개로 제1제어신호(VA)의 반전신호를 N-MOS(21)의 게이트에 공급함과 더불어 제1제어신호(VA)를직접 N-MOS(22)의 게이트에 공급하도록 한 점이다.

상기 제1실시예에서는 N-MOS(3c)의 오프동작에 의해 제2방전회로(3)의 방전동작이 정지되었지만, 본 변형예에는 N-MOS(3a)의 오프동작에 의해 방전동작이 정지된다. 이와 같이 구성하여도 상기 제1실시예와 동일한 작용, 효과가 얻어진다.

또한, 제1제어신호(VA)가 H레벨로부터 L레벨로 변화하여 출력동작모드로부터 비출력동작모드로 이행할 경우에는 N-MOS(2)를 통해 형성하고 있던 접지전위(Vss)로의 전류버스가 단절되는 한편, P-MOS(1) 및 P-MOS(22)의 각 게이트에는 L레벨이 입력되기 때문에 이 P-MOS(1) 및 P-MOS(22)은 온상태로 된다. 또한 이 시점에서는 인버터(23)의 출력(VG2)은 L레벨로 되어 있다.

그 결과, 노드(Vo1)로의 전원전위(Vcc)의 공급이 P-MOS(1)를 경유하는 계와 P-MOS(21,22)를 경유하는 계의 2계통으로 수행된다. 단, P-MOS(21,22)를 경유하는 계에 의한 공급은 인버터(23)의 출력(VG2)이 L레벨로부터 H레벨 변화하고 P-MOS(21)가 오프되기까지의 시간에만 수행된다.

이에 의해 출력노이즈의 발생을 억제하면서 출력트랜지스터(4)를 신속하게 오프하여 출력노드(I/O)를 신혹하게 하이임피던스상태로 되돌리는 것이 가능하기 때문에 플로팅노드가 많이 이용된 다비트 메모리제품에는 유효하다.

또한, 상기 제1실시예의 다른 변형예로서는 제6도와 제7도 및 제8도에 나타난 것과 같은 것이 있다.

또한, 상기 제1실시예 및 그 변형예에서는 출력트랜지스터를 전원전위(Vcc)와 출력노드(I/O)의 사이에 접속하여 1데이터를 출력하는 구성으로 했지만, 이 출력트랜지스터를 출력노드(I/O)와 접지전위(Vss)의 사이에 접속하여 0데이터를 출력하는 구성으로 하는 것도 가능하다.

제9도는 본 발명의 반도체 집적회로의 제2실시예에 따른 출력단회로의 개략구성을 나타낸 블록도이고, 제10도는 제9도에 나타낸 출력단회로의 구체적인 구성을 나타낸 회로도이다.

이 반도체 집적회로는 메모리에 기록된 0데이터를 출력하기 위한 출력단회로를 나타낸 것으로, 제9도에 도시한 바와 같이 전원전위(Vcc)와 콘트롤노드(Vo2)사이에 접속된 제1 및 제2프리차지회로(61,62)를 갖추고 있다.

제1프리차지회로(61)는 출력동작모드시에 노드(Vo2)를 충전하는 기능을 갖추고, 제2프리차지회로(62;임시용 충전회로)는 출력동작모드시에 상기 제1프리차지회로(61)와 함께 동작하여 상기 노드(Vo2)를 충전하며, 그 노드(Vo2)의 전위가 소정 레벨까지 상승한 때에 그 충전동작을 정지하는 기능을 갖추고 있다.

더욱이, 상기 노드(Vo2)와 접지전위(Vss) 사이에는 비출력동작모드시에 노드(Vo2) 방전하여 L레벨 상태로 해 두는 방전회로(63)가 접속되고, 그리고 이 노드(Vo2)가 N-MOS로 이루어진 출력트랜지스터(64)의 게이트에 접속되어 있다. 이 출력트랜지스터(64)는 출력동작모드시에 0데이터를 출력노드(I/O)로 출력하기 위한 구동소자로 되는 트랜지스터로서, 그 드레인이 상기 출력노드(I/O)에, 소스가 접지전위(Vss)에 각각 접지되어 있다.

보다 구체적으로는 제10도에 나타낸 바와 같이 구성되는 바, P-MOS(61;제1프리차지회로)는 노드(Vo2)를 출력동작모드시에 H레벨로 프리차지하기 위한 구동소자로 되는 트랜지스터로서, 그 소스는 전원전위(Vcc)에, 드레인은 노드(Vo2)에 각각 접속되어 있다.

또한, 제2프리차지회로(62)는 P-MOS(62a), 로직게이트(62b;인버터) 및 P-MOS(62c)로 구성되어 있다. P-MOS(62a)는 노드(Vo2)를 출력동작모드시에 H레벨로 하기 위한 구동소자로 되는 트랜지스터로서, 그 소스가 전원전위(Vcc)에, 드레인이 노드(Vp)에 각각 접속되어 있다. 인버터(62b)는 인버트연산을 수행하고, 그 출력(VG2)을 P-MOS(62a)의 게이트에 공급한다. P-MOS(62c)는 출력동작모드시에 노드(Vo2)를 H레벨로 하기 위한 구동소자로 되는 트랜지스터로서, 그 소스가 노드(Vp)에, 드레인이 노드(Vo2)에 각각 접속되어 있다. 또한, N-MOS(63;방전회로)는 비출력동작모드시에 노드(Vo2)를 L레벨의 상태로 해 두기 위한 구동소자로 되는 트랜지스터로서, 드레인이 노드(Vo2)에, 소스가 접지전위(Vss)에 각각 접속되어 있다.

그리고, P-MOS(61)와 P-MOS(62c) 및 N-MOS(63)의 각 게이트와 인버터(62b)의 입력게이트에는 출력동작모드/비동작모드시에 각각 L/H레벨로 되는 제어신호(VB)가 함께 공급되도록 되어 있다.

다음에 본 실시예의 동작에 대해 제11도의 타이밍차트를 이용하여 설명한다.

시각(t11) 이전의 비출력동작모드시에 있어서는 P-MOS(61), N-MOS(63) 및 N-MOS(62c)의 각 게이트와 인버터(62b)의 입력게이트에는 함께 제1제어신호(VB)로서 H레벨이 입력되고 있기 때문에 P-MOS(61) 및 P-MOS(62c)는 오프상태이고, N-MOS(63)만이 온상태로 되어 있다. 그 때문에, 출력트랜지스터(64)의 게이트에는 L레벨이 입력되는 결과, 이 출력트랜지스터(64)는 오프상태인 채이다.

또한, 이 때 인버터(62b)의 출력(VG2)은 L레벨로 되어 있고, 이 L레벨의 출력(VG2)이 P-MOS(62a)의 게이트에 입력되기 때문에, 이 P-MOS(62a)는 온상태로 되고, 노드(VP)는 H레벨로 되어 있다. 따라서, 출력노드(I/O)에는 0데이터가 출력되지 않고 하이임피던스상태로 되어 있으며, 이 상태에서 출력동작모드로 이행하는 것을 기다리는 것으로 된다.

출력동작모드로의 이행은 제1제어신호(VB)가 H레벨로부터 L레벨로 변화하는 것으로 수행된다. 시각(t11)이 경과하여 제1제어신호(VB)가 H레벨로부터 L레벨로 변화하면 N-MOS(63)를 통해 형성되어 있던 접지전위(Vss)로의 전류버스가 단절되는 한편, P-MOS(61) 및 P-MOS(62c)의 각 게이트에는 L레벨이 입력되기 때문에, 이 P-MOS(61) 및 P-MOS(62c)는 온상태로 된다. 그 결과 노드(Vo2)로의 전원전위(Vcc)의 공급이 P-MOS(61)을 경유하는 계(I1)와 P-MOS(62a, 62c)를 경유하는 계(I2)의 2계통으로 수행된다.

단, 계(I2)에 의한 전원전위(Vcc)는 인버터(62b)의 출력(VG2)이 L레벨로부터 H레벨(제2제어신호)로 변화하고, P-MOS(62a)가 오프하기까지의 시간(시각(t1∼t2))에만 형성된다.

전원전위(Vcc)로부터 노드(Vo2)로의 전류버스가 형성된 것에 의해 노드(Vo2)는 L레벨로부터 H레벨로 된다. 이 결과, 출력트랜지스터(64)의 게이트에는 H레벨이 입력되고, 이 출력트랜지스터(64)가 온되는 것으로 출력노드(I/O)로부터 접지전위(Vss)로의 전류버스가 형성되어 0데이터로서 출력된다.

여기서, 계(I1)와 계(I2)의 2계통의 전류버스에 의해 출력트랜지스터(64)의 게이트레벨(Vo2)이 L레벨로부터 H레벨로 상승하여 가는 과정에 있어서, 인버터(62b)의 출력(VG2)이 L레벨로부터 H레벨로 변화하는 시점을 노드(Vo2)의 전위가 출력트랜지스터(64)의 임계치전위(VH2)에 도달하는 시점(시각T12)으로 미리 설정하여 두면 그 타이밍에서 P-MOS(62a)가 오프되기 때문에 출력트랜지스터(64)가 온되는 기간중(시각(t12)이후)은 계(I1)만의 1계통으로 노드(Vo2;게이트레벨(Vo2))의 충전을 수행하는 것이 가능하다.

이상과 같이 본 실시예의 출력단회로에서는 0데이터출력의 경우에 있어서 상기한 제1실시예와 마찬가지로 출력트랜지스터(64)가 온되기 까지는 계(I1,I2)의 2계통으로 신속하게 게이트레벨(Vo2)을 변화시키지만(제1도의 시각(t11∼t12):예컨대 1ns), 출력트랜지스터(64)가 온되고 부터는(시각(t12) 이후) 계(I1)의 1계통으로 천천히 게이트레벨(Vo2)를 변화시키는 것이 가능하다.

즉, 출력트랜지스터(64)가 온되는 기간중에만 게이트레벨(Vo2)의 시간변화의 비율(dV/dt)을 작게 하는 것이 가능하기 때문에 출력트랜지스터(64)가 온되기까지의 로스타임의 증가를 억제하는 것이 가능하다.

이 점에 있어서 종래에는 출력트랜지스터가 아직 온되고 있지 않은 기간도 게이트레벨의 시간변화를 작게 하고 있기 때문에(제11도의 일점쇄선(Vop)), 게이트레벨이 출력트랜지스터의 임계치 레벨에 도달(시각(t13))하기까지의 시간이 길어지게 되어 본 실시예에 비해 시간(LT2;예컨대 약 2ns)분의 로스타임이 증대한다.

이와 같이 본 실시예에 의하면, 상기의 시간(LT2)분의 로스타임을 개선하는 것이 가능하여 출력트랜지스터(64)가 온되기까지의 로스타임을 증가시키는 것 없이 칩내부의 전원의 요동(출력노이즈)을 작게 하는 것이 가능하다.

제12도는 본 발명의 반도체 집적회로의 제3실시예에 따른 출력단회로의 구성을 나타낸 회로도로서, 제2도 및 제10도와 공통의 요소에는 동일한 부호를 붙이고 있다.

본 실시예의 출력단회로는 상기한 제2도(제1실시예)와 제10도(제2실시예)에 나타낸 출력단회로를 조합한 구성으로 되어 있다. 즉, 출력트랜지스터(4,64)의 각 드레인이 공통의 출력노드(I/O)에 접속되어 있다.

그리고, 비출력동작모드시에는, 제어신호(VA)가 L레벨, 또는 제어신호(VB)가 H레벨로 되어 있고, 1데이터출력동작에 들어갈 때에는 신호(VB)가 H레벨을 유지한 채, 신호(VA)가 L레벨로부터 H레벨로 변화한다. 또한, 0데이터출력동작으로 들어갈 때에는 신호(VA)가 L레벨을 유지한 채 신호(VB)가 H레벨로부터 L레벨로도 변화하도록 되어 있다.

다음에 본 실시예의 동작을 설명한다.

먼저, 1데이터출력시의 경우는 상기 제1실시예와 마찬가지로 출력트랜지스터(4)가 온되기까지는 계(I1,I2)의 2계통으로 출력트랜지스터(4)의 게이트레벨인 콘트롤노드(Vo1)를 전원전위(Vcc)로부터 접지전위(Vss)로 방전하지만, 출력트랜지스터(4)가 온되고 있는 기간중에는 계(I1)만의 1계통으로 노드(Vo1)의 방전을 수행한다.

또한, 0데이터 출력시의 경우는 상기 제2실시예와 마찬가지로 출력트랜지스터(64)가 온되기까지는 계(I3,I4)의 2계통으로 출력트랜지스터(64)의 게이트레벨인 콘트롤노드(Vo2)를 접지전위(Vss)로부터 전원전위(Vcc)까지 충전하지만, 출력트랜지스터(64)가 온되고 있는 기간중에는 계(I3)만의 1계통으로 노드(Vo2)의 충전을 수행한다.

이상과 같이 본 실시예에서는 1데이터출력 및 0데이터출력중 어느것의 경우에 관해서도 출력트랜지스터가 온되기까지는 2계통으로 게이트레벨의 방전 또는 충전을 수행하고, 출력트랜지스터가 온되고부터는 1계통만으로 그 게이트레벨의 방전 또는 충전 수행하는 것이 가능하다.

따라서, 1데이터출력 및 0데이터출력중 어느 경우에 관해서도 출력트랜지스터가 온되는 기간에만 그 게이트레벨의 시간변화의 비율을 작게 하는 것이 가능하기 때문에 출력트랜지스터가 온되기까지의 로스타임의 증가를 막는 것이 가능하다.

제13도는 본 발명의 반도체 집적회로의 제4실시예에 따른 출력단회로의 구성을 나타낸 회로도로서, 제10도와 공통의 요소에는 동일한 부호를 붙이고, 그 설명을 생략한다.

본 실시예의 출력단회로는 상기한 제2실시예(제10도)에 있어서, 제어신호(VA)를 승압하는 승압회로(71)를 설치하고, 이 승압회로(71)의 출력전압을 전원전위(Vcc) 대신 상기 P-MOS(61,62a)의 소스측에 공급한다. 부가하여 출력트랜지스터(64;N-MOS)의 드레인을 전원전위(Vcc)에 접속하고, 그 소스를 출력노드(I/O)에 접속하며, 더욱이 출력트랜지스터(72;N-MOS)를 설치하고, 그 드레인을 상기 출력노드(I/O)에 접속하며, 소스를 접지전위(Vss)에 접속한다. 그리고, 이 출력트랜지스터(72)의 게이트에는 제어신호(VB)가 공급되도록 되어 있다.

본 실시예의 출력단회로에 의하면, 제어신호(VA)의 전위가 L레벨시에는 승압회로(71)는 Vcc보다 Nch MOS Tr의 임계치분 만큼 높은 전위가 출력되어 상기 P-MOS(61,62a)의 소스측에 공급된다.

0데이터출력시에 있어서는, 제어신호(VA)는 H레벨을 유지한 채 신호(VA)가 L레벨로부터 H레벨로 변화하여 출력트랜지스터(72)는 온된다. 따라서, 출력노드(I/O)에는 0데이터가 출력된다. 또한, 1데이터출력동작으로 들어가는 경우에는 신호(VB)가 L레벨을 유지한 채 신호(VA)가 H레벨로부터 L레벨로 변화하도록 되어 있다.

1데이터출력시에 있어서는, 상기 제2실시예와 마찬가지로 제1제어신호(VA)는 H레벨로부터 L레벨로 변화하고, 출력트랜지스터(64)가 온되기까지는 계(I1,I2)의 2계통으로 콘트롤노드(Vo2)를 접지전위(Vss)로부터 전원전위(Vcc)까지 충전하지만, 출력트랜지스터(64)가 온되고 있는 기간중에는 계(I1)만의 계통으로 노드(Vo2)의 충전을 수행한다.

따라서, 1데이터출력의 경우는 출력트랜지스터(64)가 온되는 기간에만 그 게이트레벨의 시간변화의 비율을 작게하는 것이 가능하기 때문에, 상기 제2실시예와 마찬가지로 출력트랜지스터(64)가 온되기까지의 로스타임의 증가를 억제하는 것이 가능하다. 또한, 구동능력이 비교적 큰 Nch Tr을 출력트랜지터(64)로 이용하기 때문에 고속화가 달성될 수 있다. 또한 승압회로(71)는 Tr(64)의 임계치 떨어짐을 막기 위한 것이다.

[발명의 효과]

이상 상세히 설명한 바와 같이 제1발명에 의하면, 출력트랜지스터가 온되는 기간중에만 콘트롤노드의 전위의 시간변화의 비율을 작게하는 것이 가능하기 때문에, 출력트랜지스터가 온되기까지의 로스타임의 증가를 억제하면서 출력노이즈를 절감시킬 수 있게 된다.

또한, 상기 제1발명에 있어서, 방전용 트랜지스터의 온시에 전위검출수단에 의해 콘트롤노드의 전위가 소정 레벨까지 저하된 것이 검출된 때에 제3트랜지스터를 오프하도록 임시용 방전회로를 구성하는 것에 의해 전위검출수단에 의해 콘트롤노드의 전위를 직접 검지하는 것이 가능하여 임시용 방전회로에 있어서의 방전동작의 정지를 콘트롤노드의 소정 레벨에서 정확히 수행하는 것이 가능하게 된다. 따라서, 보다 정확하게 로스타임의 증가를 억제하면서 출력노이즈를 절함시키는 것이 가능하게 된다.

제2발명에 의하면, 상기 제1발명과 마찬가지의 효과를 갖춘다.

제3발명에 의하면 제1 또는 제2출력트랜지스터가 온되는 기간중에만 각각 제1 또는 제2콘트롤노드의 전위의 시간변화의 비율을 작게 하는 것이 가능하기 때문에, 제1 또는 제2출력트랜지스터가 온되기까지의 로스타임의 증가를 억제하면서 출력노드를 절감시키는 것이 가능하게 된다.

Claims

제어신호를 수신하는 입력단과 제어신호에 응답하여 하이레벨데이터를 출력하는 출력단을 갖춘 출력버퍼에 있어서, 전원과 콘트롤노드 사이에 접속되고, 게이트가 입력단에 접속되며, 전압전위로 콘트롤노드를 충전하는 제1PMOS트랜지스터를 구비하여 이루어진 프리차지회로와; 콘트롤노드와 접지 사이에 접속되고, 콘트롤노드의 전압전위를 방전시키기 위한 제1방전회로; 입력단과 콘트롤노드 사이에 접속되고, 콘트롤노드의 전압전위를 방전시키기 위한 제2방전회로 및; 전원과 출력단 사이에 접속되고, 게이트가 콘트롤노드에 접속되며, 콘트롤노드의 전압전위에 응답하여 출력단에서 하이레벨 데이터를 발생시키는 제2PMOS트랜지스터를 구비하여 이루어진 출력트랜지스터를 구비하여 구성되고; 제2방전회로는 제2PMOS트랜지스터가 실질적으로 턴온되기 전에 콘트롤노드의 방전을 중지시키는 한편, 제1방전회로는 제2PMOS트랜지스터가 실질적으로 턴온되기까지 콘트롤노드를 연속적으로 방전시키도록 된 것을 특징으로 하는 출력버퍼.
제1항에 있어서, 제1방전회로는 게이트가 제1PMOS트랜지스터의 게이트와 입력단에 접속된 제1NMOS트랜지스터를 구비하여 이루어지고, 제2방전회로는 콘트롤노드와 접지 사이에 직렬로 연결된 제2NMOS트랜지스터 및 제3NMOS트랜지스터와, 입력단과 제3NMOS트랜지스터의 게이트 사이에 접속된 제1인버터를 구비하여 이루어지고, 제2NMOS트랜지스터의 게이트가 입력단에 연결되며, 제1인버터의 임계치 전압이 제2PMOS트랜지스터의 임계치 전압과 거의 동일한 것을 특징으로 하는 출력버퍼.
제1항에 있어서, 제1PMOS트랜지스터의 게이트와 입력단 사이에 위치한 제1 및 제2인버터를 더 구비하여 구성되고, 제1방전회로는 게이트가 제1PMOS트랜지스터의 게이트에 접속된 제1NMOS트랜지스터를 구비하여 구성되고; 제2방전회로는 콘트롤노드와 접지 사이에 접속된 제2NMOS트랜지스터와, 한쪽 입력단이 콘트롤노드에 접속됨과 더불어 다른쪽 입력단이 입력단에 접속되는 NAND게이트 및, 제2NMOS트랜지스터의 게이트와 NAND게이트 사이에 접속되는 제3인버터를 구비하여 구성되고; NAND게이트의 임계치 전압이 제2PMOS트랜지스터의 임계치 전압과 거의 동일한 것을 특징으로 하는 출력버퍼.
제1항에 있어서, 전원과 콘트롤노드 사이에 직렬로 접속된 제3PMOS트랜지스터 및 제4PMOS트랜지스터를 더 구비하여 구성되고; 제1방전회로는 게이트가 제1PMOS트랜지스터의 게이트에 접속된 제1NMOS트랜지스터를 구비하여 구성되고; 제2방전회로는 제3PMOS트랜지스터의 게이트와 입력단 사이에 접속된 제1인버터와, 콘트롤노드와 접지 사이에 직렬로 연결된 제2NMOS트랜지스터와 제3NMOS트랜지스터를 구비하여 구성되고, 제4PMOS트랜지스터의 게이트가 입력단에 접속되고, 제2NMOS트랜지스터의 게이트가 제2인버터를 통해 입력단에 연결되고, 제3NMOS트랜지스터의 게이트가 입력단에 연결되며, 제1PMOS트랜지스터의 게이트와 제1NMOS트랜지스터의 게이트가 입력단에 연결되며; 제1인버터의 임계치 전압이 제2PMOS트랜지스터의 임계치 전압과 거의 동일한 것을 특징으로 하는 출력버퍼.
제1항에 있어서, 입력단과 제1PMOS트랜지스터의 게이트 사이에 접속된 제1인버터를 더 구비하여 구성되고; 제1방전회로는 콘트롤노드와 접지 사이에 접속된 제1NMOS트랜지스터와, 한쪽 입력이 접지에 연결됨과 더불어 다른쪽 입력이 입력단에 연결되고, 출력이 제1NMOS트랜지스터의 게이트에 연결되는 제1NOR게이트를 구비하여 구성되고; 제2방전회로는 한쪽 입력이 입력단에 접속된 제2NOR게이트와, 콘트롤노드와 제2NOR게이트의 다른쪽 입력 사이에 접속된 제2인버터 및, 콘트롤노드와 접지 사이에 접속되고, 게이트가 제2NOR게이트의 출력에 접속된 제2NMOS트랜지스터를 구비하여 구성되고; 제2인버터의 임계치 전압이 제2PMOS트랜지스터의 임계치 전압과 거의 동일한 것을 특징으로 하는 출력버퍼.
제1항에 있어서, 입력단과 제1PMOS트랜지스터의 게이트 사이에 접속된 제1인버터를 더 구비하여 구성되고; 제1방전회로는 콘트롤노드와 접지 사이에 접속된 제1NMOS트랜지스터와, 제1NMOS트랜지스터의 게이트와 입력단 사이에 접속된 제2인버터를 구비하여 구성되고; 제2방전회로는 콘트롤노드와 접지 사이에 제2NMOS트랜지스터와, 한쪽 입력이 입력단에 접속되고, 출력이 제2NMOS트랜지스터의 게이트에 접속된 제1NOR게이트 및, 콘트롤노드와 제1NOR게이트의 다른쪽 입력 사이에 접속된 제3인버터를 구비하여 구성되고; 제3인버터의 임계치 전압이 제2PMOS트랜지스터의 임계치 전압과 거의 동일한 것을 특징으로 하는 출력버퍼.
제1항에 있어서, 입력단과 제1PMOS트랜지스터의 게이트 사이에 직렬로 접속된 제1 및 제2인버터를 더 구비하여 구성되고; 제1방전회로가 콘트롤노드와 접지 사이에 접속된 제1NMOS트랜지스터를 구비하여 구성되고; 제2방전회로가 콘트롤노드와 접지 사이에 직렬로 접속된 제2NMOS트랜지스터 및 제3NMOS트랜지스터와, 콘트롤노드와 제3NMOS트랜지스터의 게이트 사이에 직렬로 접속된 제3인버터 및 제4인버터를 구비하여 구성되고; 제2NMOS트랜지스터의 게이트가 제1NMOS트랜지스터와 제1PMOS트랜지스터의 게이트에 접속되고, 제3인버터 및 제4인버터의 임계치 전압이 제2PMOS트랜지스터의 임계치 전압과 거의 동일한 것을 특징으로 하는 출력버퍼.
제어신호를 수신하는 입력단과 제어신호에 응답하여 로우레벨데이터를 출력하는 출력단을 갖춘 출력버퍼에 있어서, 전원과 콘트롤노드 사이에 접속되고, 게이트가 입력단에 접속된 제1NMOS트랜지스터를 구비하여 구성되고, 접지전원의 전압전위로 콘트롤노드의 전압전위를 방전시키는 방전회로와; 콘트롤노드와 전원 사이에 접속되고, 콘트롤노드를 충전시키기 위한 제1프리차지회로; 입력단과 콘트롤노드 사이에 접속되고, 콘트롤노드를 충전시키기 위한 제2프리차지회로 및; 접지와 출력단 사이에 접속되고, 게이트가 콘트롤노드에 접속되며, 콘트롤노드의 전압전위에 응답하여 로우레벨 데이터를 발생시키는 제2NMOS트랜지스터를구비하여 이루어진 출력트랜지스터를 구비하여 구성되고; 방전회로가 제어신호에 응답하여 콘트롤노드의 방전을 중지시키고, 제1프리차지회로 및 제2프리차지회로 각각이 제어신호에 응답하여 콘트롤노드의 충전을 개시시키며, 제2프리차지회로는 제2NMOS트랜지스터가 실질적으로 턴온되기 전에 콘트롤노드의 충전을 중지시키는 한편, 제1프리차지회로는 제2NMOS트랜지스터가 실질적으로 턴온되기까지 콘트롤노드를 연속적으로 충전시키도록 된 것을 특징으로 하는 출력버퍼.
제8항에 있어서, 제1프리차지회로가 전원과 콘트롤노드 사이에 접속된 제1PMOS트랜지스터를 구비하여 구성되고; 제2프리차지회로가 제2프리차지회로와 입력단 사이에 접속된 제1인버터와, 전원과 콘트롤노드 사이에 직렬로 접속된 제2PMOS트랜지스터 및 제3PMOS트랜지스터를 구비하여 구성되고, 제2PMOS트랜지스터의 게이트가 제1인버터를 통해 입력단에 접속됨과 더불어 제3PMOS트랜지스터의 게이트가 입력단에 접속되고; 제1인버터의 임계치 전압이 제2PMOS트랜지스터의 임계치 전압과 거의 동일한 것을 특징으로 하는 출력버퍼.
제8항에 있어서, 제2프리파지회로와 입력단 사이에 접속된 제1인버터와; 입력단에 접속된 제1입력과 제2NMOS트랜지스터의 게이트에 접속된 제2입력을 갖춘 NOR게이트 및; 입력단과 제1NMOS트랜지스터의 게이트 사이에 직렬로 연결된 제2 및 제3인버터를 더 구비하여 구성되고; 제1프리차지회로가 전원과 콘트롤노드 사이에 접속된 제1PMOS트랜지스터를 구비하여 구성되고, 제2프리차지회로가 전원과 콘트롤노드 사이에 직렬로 접속된 제2PMOS트랜지스터를 구비하여 구성되고, 제2PMOS트랜지스터의 게이트가 제1인버터를 통해 NOR게이트의 출력에 접속되며, 제1인버터의 임계치 전압이 제2NMOS트랜지스터의 임계치 전압과 거의 동일한 것을 특징으로 하는 출력버퍼.
제1 및 제2입력단과 출력단을 갖추고, 제1입력단이 제1제어신호를 수신하며, 제2입력단이 제2제어신호를 수신하고, 출력단이 제1제어신호에 응답하여 하이레벨 데이터를 제공하며, 출력단이 제2제어신호에 응답하여 로우레벨 데이터를 제공하는 출력버퍼에 있어서, 고전원과 제1콘트롤노드에 접속되고, 게이트가 제1입력단에 접속되며, 제1콘트롤노드를 충전시키기 위한 제1PMOS트랜지스터와; 제1콘트롤노드와 접지 사이에 접속되고, 게이트가 제1PMOS트랜지스터의 게이트에 접속된 제1NMOS트랜지스터를 구비하여 구성되고, 제1콘트롤노드의 전압전위를 방전하기 위한 제1방전회로; 제1콘트롤노드와 접지 사이에 직렬로 접속된 제2NMOS트랜지스터 및 제3NMOS트랜지스터와, 제1입력단과 제3NMOS트랜지스터의 게이트 사이에 접속되고, 제2NMOS트랜지스터의 게이트가 제1입력단에 접속된 제1인버터를 구비하여 구성된 제2방전회로; 고전원과 출력단 사이에 연결되고, 게이트가 제1콘트롤노드에 접속되며, 제1콘트롤노드의 전압전위에 응답하여 하이레벨 데이터를 발생시키기 의한 제2PMOS트랜지스터; 접지와 제2콘트롤노드 사이에 접속되고, 게이트가 제2입력단에 접속되며, 제2콘트롤노드를 방전시키기 위한 제4NMOS트랜지스터; 제2콘트롤노드와 전원 사이에 접속되고, 게이트가 제4PMOS트랜지스터의 게이트에 접속되며, 제2콘트롤노드의 전압전위를 충전시키기 위한 제1프리차지회로; 제2콘트롤노드와 전원 사이에 직렬로 접속된 제4PMOS트랜지스터 및 제5PMOS트랜지스터와, 제2입력단과 제4PMOS트랜지스터의 게이트 사이에 접속되고, 제5NMOS트랜지스터의 게이트가 제2입력단에 접속된 제2인버터를 구비하여 구성되고, 제2콘트롤노드의 전압전위를 방전시키기 위한 제2방전회로 및; 접지전원과 출력단 사이에 접속되고, 게이트가 제2콘트롤노드에 접속되며, 제2콘트롤노드의 전압전위에 로우레벨데이터를 발생시키기 위한 제5NMOS트랜지스터를 구비하여 구성되고; 제1PMOS트랜지스터가 제1제어신호에 응답하여 제1콘트롤노드의 충전을 중지시키고, 제1NMOS트랜지스터와 제2 및 제3NMOS트랜지스터가 제1제어신호에 응답하여 제1콘트롤노드의 방전을 개시시키며, 제1콘트롤노드의 전압전위가 제2PMOS트랜지스터의 임계치 전압전위와 거의 동일하거나 그 보다 작은 경우, 제2 및 제3NMOS트랜지스터가 제1콘트롤노드의 방전을 중지시키며, 제4NMOS트랜지스터가 제2제어신호에 응답하여 제2콘트롤노드의 방전을 중지시키고, 제3PMOS트랜지스터와 제4 및 제5PMOS트랜지스터가 제2제어신호에 응답하여 제2콘트롤노드의 충전을 개시시키고, 제2콘트롤노드의 전압전위가 제5NMOS트랜지스터의 임계치 전압전위와 동일하거나 그 보다 낮을 경우, 제4 및 제5PMOS트랜지스터가 제2콘트롤노드의 충전을 중지시키고, 제1인버터의 임계치 전압이 제2PMOS트랜지스터의 임계치 전압과 동일하고, 제1인버터의 임계치 전압이 제2NMOS트랜지스터의 임계치 전압과 동일한 것을 특징으로 하는 출력버퍼.
제1입력단 및 출력단을 갖추고, 제1입력단이 제1제어신호를 수신하고, 출력단이 제1제어신호에 응답하여 하이레벨 데이터를 제공하는 출력버퍼에 있어서, 제1제어신호를 수신하기 위해 제1입력단에 접속되고, 고전원의 전압전위보다 더 큰 승압전압을 발생시키는 승압회로와; 승압회로와 콘트롤노드 사이에 접속되고, 게이트가 제1입력단에 접속된 제1PMOS트랜지스터; 콘트롤노드와 접지 사이에 접속되고, 게이트가 제1입력단에 접속된 제1NMOS트랜지스터; 고전원과 출력단 사이에 접속되고, 게이트가 콘트롤노드에 접속되며, 출력단에 하이레벨 데이터를 제공하기 위한 제2NMOS트랜지스터; 승압회로와 콘트롤노드 사이에 직렬로 접속되고, 제3PMOS트랜지스터의 게이트가 제1입력단에 접속된 제2PMOS트랜지스터와 제3PMOS트랜지스터 및; 제1입력단과 제2PMOS트랜지스터의 게이트 사이에 접속되고, 임계치 전압이 제2NMOS트랜지스터의 임계치 전압과 동일한 인버터를 구비하여 구성된 것을 특징으로 하는 출력버퍼.
제12항에 있어서, 인버트된 제1제어신호를 수신하고, 출력단이 인버트된 제1제어신호에 응답하여 로우레벨 데이터를 제공하는 제2입력단과; 출력단과 접지에 접속되고, 게이트가 제2입력단에 접속되며, 출력단에 로우레벨 데이터를 제공하기 위한 제3NMOS트랜지스터를 더 구비하여 구성된 것을 특징으로 하는 출력버퍼.
입력단과 출력단을 갖춘 출력버퍼에 있어서, 전원과 콘트롤노드 및 입력단에 접속되고, 제어신호의 제1값에 응답하여 전압전위로 콘트롤노드를 충전시키는 프리차지회로와; 콘트롤노드와 접지에 접속되고, 콘트롤노드의 전압전위를 방전시키기 위한 제1방전회로; 입력단과 콘트롤노드에 접속되고, 콘트롤노드의 전압전위를 방전시키기 위한 제2방전회로 및; 전원과 출력단에 접속되고, 게이트가 콘트롤노드에 접속되며, 콘트롤노드의 전압전위에 응답하여 출력단에서 하이레벨 데이터를 발생시키는 PMOS출력트랜지스터를 구비하여 구성되고; 프리차지회로가 제어신호의 제2값에 응답하여 콘트롤노드의 충전을 중지시키고, 제1방전회로 및 제2방전회로 각각이 제어신호의 제2값에 응답하여 콘트롤노드의 방전을 개시시키며, 제2방전회로는 PMOS출력트랜지스터가 실질적으로 턴온되기 전에 콘트롤노드의 방전을 중지시키는 한편, 제1방전회로는 PMOS출력트랜지스터가 실질적으로 턴온될때까지 콘트롤노드를 연속적으로 방전시키도록 된 것을 특징으로 하는 출력버퍼.
제14항에 있어서, 제2방전회로가 PMOS출력트랜지스터의 게이트에 존재하는 전압의 값을 검출하기 위해 PMOS출력트랜지스터의 게이트에 결합된 검출회로를 구비하여 이루어지고, 검출회로가 PMOS출력트랜지스터의 게이트에 존재하는 전압의 검출값에 응답하여 콘트롤노드의 방전으로부터 제1방전회로를 중지시키는 신호를 발생시키는 것을 특징으로 하는 출력버퍼.
제14항에 있어서, 제2방전회로가 PMOS출력트랜지스터의 임계치와 거의 동일한 임계치를 갖춘 스위칭회로를 포함하는 것을 특징으로 하는 출력버퍼.
입력단과 출력단을 갖추고, 입력단이제어신호를 수신함과 더불어 출력단이 제어신호에 응답하여 로우레벨 데이터를 출력하는 출력버퍼에 있어서, 접지와 콘트롤노드에 접속되고, 접지의 전압전위로 콘트롤노드의 전압전위를 방전시키는 방전회로와; 콘트롤노드와 전원에 접속되고, 콘트롤노드를 충전시키기 위한 제1프리차지회로; 입력단과 콘트롤노드에 접속되고, 콘트롤노드를 충전시키기 위한 제2충전회로 및; 접지와 출력단 사이에 접속되고, 게이트가 콘트롤노드에 접속되며, 콘트롤노드의 전압전위에 응답하여 로우레벨 데이터를 발생시키는 NMOS출력트랜지스터를 구비하여 구성되고; 방전회로가 제어신호에 응답하여 콘트롤노드의 방전을 중지시키고, 제1프리차지회로 및 제2프리차지회로 각각이 제어신호에 응답하여 콘트롤노드의 충전을 개시시키며, 제2프리차지회로는 NMOS출력트랜지스터가 실질적으로 턴온되기 전에 콘트롤노드의 충전을 중지시킴과 더불어 제1프리차지회로는 NMOS출력트랜지스터가 실질적으로 턴온될때까지 콘트롤노드를 연속적으로 충전시키도록 된 것을 특징으로 하는 출력버퍼.
제17항에 있어서, 제2프리차지회로가 NMOS출력트랜지스터의 게이트에 존재하는 전압의 값을 검출하기 위해 NMOS출력트랜지스터의 게이트에 결합된 검출회로를 구비하여 이루어지고, 검출회로가 NMOS출력트랜지스터의 게이트에 존재하는 전압의 검출값에 응답하여 콘트롤노드의 방전으로부터 제2프리차지회로를 중지시키는 신호를 발생시키는 것을 특징으로 하는 출력버퍼.
제17항에 있어서, 제2프리차지회로가 NMOS출력트랜지스터의 임계치와 거의 동일한 임계치를 갖춘 스위칭회로를 포함하는 것을 특징으로 하는 출력버퍼.
입력단과 출력단을 갖춘 출력버퍼에 있어서, 접지와 콘트롤노드 및 입력단에 접속되고, 제어신호의 제1값에 응답하여 콘트롤노드를 방전시키는 방전회로와; 콘트롤노드에 접속됨과 더불어 전원에 결합되고, 콘트롤노드의 전압전위를 충전시키기 위한 제1충전회로; 입력단과 콘트롤노드에 접속되고, 콘트롤노드의 전압전위를 충전시키기 위한 제2충전회로 및; 출력단에 접속됨과 더불어 전원 또는 접지의 어느 한쪽에 결합되고, 게이트가 콘트롤노드에 접속되며, 콘트롤노드의 전압전위에 응답하여 출력단에서 데이터를 발생시키는 출력트랜지스터를 구비하여 구성되고; 방전회로가 제어신호의 제2값에 응답하여 콘트롤노드의 방전을 중지시키고, 제1충전회로 및 제2충전회로 각각이 제어신호의 제2값에 응답하여 콘트롤노드의 충전을 개시시키며, 제2충전회로는 출력트랜지스터가 실질적으로 턴온되기 전에 콘트롤노드의 충전을 중지시키는 한편, 제1프리차지회로는 출력트랜지스터가 실질적으로 턴온될때까지 콘트롤노드를 연속적으로 충전시키도록 된 것을 특징으로 하는 출력버퍼.
제20항에 있어서, 전원에 의한 전압출력으로부터 승압전압을 발생시키는 승압회로를 더 구비하여 구성되고, 승압회로가 제1충전회로에 승압전압을 제공하는 것을 특징으로 하는 출력버퍼.
입력단과 출력단을 갖춘 출력버퍼에 있어서, 전원과 콘트롤노드 및 입력단에 접속되고, 제어신호의 제1값에 응답하여 콘트롤노드를 충전시키는 충전회로와; 콘트롤노드에 접속됨과 더불어 접지에 결합되고, 콘트롤노드의 전압전위를 방전시키기 위한 제1방전회로; 입력단과 콘트롤노드에 접속되고, 콘트롤노드의 전압전위를 방전시키기 위한 제2방전회로 및; 출력단에 접속됨과 더불어 전원 또는 접지의 어느 한쪽에 결합되고, 게이트가 콘트롤노드에 접속되며, 콘트롤노드의 전압전위에 응답하여 출력단에서 데이터를 발생시키는 출력트랜지스터를 구비하여 구성되고; 충전회로가 제어신호의 제2값에 응답하여 콘트롤노드의 충전을 중지시키고, 제1방전회로 및 제2방전회로 각각이 제어신호의 제2값에 응답하여 콘트롤노드의 방전을 개시하며, 제2방전회로는 출력트랜지스터가 실질적으로 턴온되기 전에 콘트롤노드의 방전을 중지시키는 한편, 제1방전회로는 출력트랜지스터가 실질적으로 턴온될때까지 콘트롤노드를 연속적으로 방전시키도록 된 것을 특징으로 하는 출력버퍼.
입력단과 출력단을 갖추고, 입력단이 제어신호를 수신하는 출력버퍼에 있어서, 저지와 콘트롤노드 사이에 접속되고, 게이트가 입력단에 접속된 제1NMOS트랜지스터를 구비하여 구성되고, 접지의 전압전위로 콘트롤노드의 전압전위를 방전시키는 방전회로와; 콘트롤노드와 전원 사이에 접속된 제1PMOS트랜지스터를 갖추고, 콘트롤노드를 충전시키기 위한 제1프리차지회로; 입력단과 콘트롤노드 사이에 접속되고, 제2프리차지회로와 입력단 사이에 접속된 제1인버터와, 전원과 콘트롤노드 사이에 직렬로 접속된 제2PMOS트랜지스터 및 제3PMOS트랜지스터를 포함하며, 제2PMOS트랜지스터의 게이트가 제1인버터를 통해 입력단에 접속되고, 제3PMOS트랜지스터의 게이트가 입력단에 접속되며, 제1인버터의 임계치 전압이 제2NMOS트랜지스터의 임계치 전압과 거의 동일하고, 콘트롤노드를 충전시키기 위한 제2프리차지회로 및; 접지와 출력단 사이에 접속되고, 게이트가 콘트롤노드에 접속되며, 콘트롤노드의 전압전위에 응답하여 출력신호를 발생시키는 제2NMOS트랜지스터를 구비하여 이루어진 출력트랜지스터를 구비하여 구성되고; 방전회로가 제어신호에 응답하여 콘트롤노드의 방전을 중지시키고, 제1프리차지회로 및 제2프리차지회로 각각이 제어신호에 응답하여 콘트롤노드의 충전을 개시시키며, 제2프리차지회로는 제2NMOS트랜지스터가 실질적으로 턴온되기 전에 콘트롤노드의 충전을 중지시키는 한편, 제1프리차지회로는 제2NMOS트랜지스터가 실질적으로 턴온되기까지 콘트롤노드를 연속적으로 충전시키도록 된 것을 특징으로 하는 출력버퍼.
입력단과 출력단을 갖춘 출력버퍼에 있어서, 접지와 콘트롤노드 및 입력단에 접속되고, 제어신호의 제1값에 응답하여 콘트롤노드를 방전시키는 방전회로와; 콘트롤노드에 접속됨과 더불어 전원에 결합되고, 전압전위로 콘트롤노드를 충전시키기 위한 제1충전회로; 입력단과 콘트롤노드에 접속되고, 전압전위로 콘트롤노드를 충전시키기 위한 제2충전회로; 전원에 의한 전압출력으로부터 승압전압을 발생시키고, 제1충전회로에 승압전압을 제공하는 승압회로 및; 출력단에 접속됨과 더불어 전원 또는 접지의 어느 한쪽에 결합되고, 게이트가 콘트롤노드에 접속되고, 콘트롤노드의 전압전위에 응답하여 출력단에서 데이터를 발생시키는 출력트랜지스터를 구비하여 구성되고; 방전회로가 제어신호의 제2값에 응답하여 콘트롤노드의 방전을 중지시키고, 제1충전회로 및 제2충전회로 각각이 제어신호의제2값에 응답하여 콘트롤노드의 충전을 개시하며, 제2충전회로는 출력트랜지스터가 실질적으로 턴온되기 전에 콘트롤노드의 충전을 중지시키는 한편, 제1프리차지회로는 출력트랜지스터가 실질적으로 턴온될때까지 콘트롤노드를 연속적으로 충전시키도록 된 것을 특징으로 하는 출력버퍼.
입력단과 출력단을 갖춘 출력버퍼에 있어서, 전원과 콘트롤노드 및 입력단에 접속되고, 제어신호의 제1값에 응답하여 전압전위로 콘트롤노드를 충전하는 프리차지회로와; 콘트롤노드와 접지에 접속되고, 콘트롤노드의 전압전위를 방전시키기 위한 제1방전회로; 입력단과 콘트롤노드에 접속되고, 콘트롤노드의 전압전위를 방전시키기 위한 제2방전회로 및; 전원과 출력단에 접속되고, 게이트가 콘트롤노드에 접속되며, 콘트롤노드의 전압전위에 응답하여 출력단에서 하이레벨 데이터를 발생시키는 PMOS출력트랜지스터를 구비하여 구성되고; 프리차지회로가 제어신호의 제2값에 응답하여 콘트롤노드의 충전을 중지시키고, 제1방전회로 및 제2방전회로 각각이 제어신호의 제2값에 응답하여 콘트롤노드의 방전을 개시시키며, 제2방전회로는 PMOS출력트랜지스터가 실질적으로 턴온되기 전에 콘트롤노드의 방전을 중지시키는 한편, 제1방전회로는 PMOS출력트랜지스터가 실질적으로 턴온될때까지 콘트롤노드를 연속적으로 방전시키고, 제2방전회로는 PMOS출력트랜지스터의 게이트에 존재하는 전압의 값을 검출하기 위해 PMOS출력트랜지스터의 게이트에 결합된 검출회로를 갖추고, 검출회로는 PMOS출력트랜지스터의 게이트에 존재하는 전압에 응답하여 콘트롤노드의 방전으로부터 제1방전회로를 중지시키기 위한 신호를 발생시키도록 된 것을 특징으로 하는 출력버퍼.