JPH07321634A - 半導体集積回路 - Google Patents

半導体集積回路

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JPH07321634A
JPH07321634A JP6117022A JP11702294A JPH07321634A JP H07321634 A JPH07321634 A JP H07321634A JP 6117022 A JP6117022 A JP 6117022A JP 11702294 A JP11702294 A JP 11702294A JP H07321634 A JPH07321634 A JP H07321634A
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和英 米谷
Hiroyuki Koinuma
弘之 鯉沼
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    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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    • H—ELECTRICITY
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    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices

Abstract

(57)【要約】 【目的】 出力トランジスタがオンするまでのロスタイ
ムを増加させることなく、出力ノイズを小さくすること
ができる半導体集積回路を提供する。 【構成】 高電源ノードまたは低電源ノードと出力ノー
ドとの間に接続され、コントロールノードの電位に基づ
いてオン／オフ制御される出力トランジスタと、前記コ
ントロールノードと低電源ノードとの間に接続され、第
１の制御信号に基づきオン／オフ制御される放電用トラ
ンジスタとを有する半導体集積回路において、前記放電
用トランジスタのオン時に該放電用トランジスタと共働
して前記コントロールノードを放電し、該コントロール
ノードの電位が所定レベルまで低下したタイミングで、
その放電動作を停止する臨時用放電回路を設けたもので
ある。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、メモリセル内のデータ
を出力する出力段回路等の半導体集積回路に関するもの
である。
【０００２】
【従来の技術】一般に、メモリセルに書かれたデータを
出力するための出力段回路の回路構成は、Ｐチャネル型
ＭＯＳトランジスタ（以下、単にＰ−ＭＯＳという）と
Ｎチャネル型ＭＯＳトランジスタ（以下、単にＮ−ＭＯ
Ｓという）から成るＣＭＯＳ回路で構成されている。
【０００３】このＣＭＯＳ回路は、“１”データ出力時
にはＰ−ＭＯＳがオンして“１”データを出力し、
“０”データ出力時にはＮ−ＭＯＳがオンして“０”デ
ータを出力する。
【０００４】このようなＣＭＯＳ回路で構成された出力
段回路の回路図を図１４に示す。
【０００５】この出力段回路は、電源電位ＶＣＣと接地
電位ＶＳＳとの間に直列接続されたＰ−ＭＯＳ１０１と
Ｎ−ＭＯＳ１０２を有している。Ｐ−ＭＯＳ１０１は、
ノードＶ１を非出力動作モード時に“Ｈ”レベルにプリ
チャージするための駆動素子となるトランジスタであ
り、そのソースは電源電位ＶＣＣに、ドレインはノード
Ｖ１にそれぞれ接続されている。また、Ｎ−ＭＯＳ１０
２は、ノードＶ１を出力動作モード時に“Ｌ”レベルに
するための駆動素子となるトランジスタであり、そのＮ
−ＭＯＳ１０２のソースは接地電位ＶＳＳに、ドレイン
はノードＶ１にそれそれ接続されている。そして、この
Ｐ−ＭＯＳ１０１及びＮ−ＭＯＳ１０２の各ゲートに
は、共に非出力動作モード時に“Ｌ”レベルとなる制御
信号ＶＡが供給されるようになっている。
【０００６】さらに、電源電位ＶＣＣには出力トランジ
スタ（Ｐ−ＭＯＳ）１０３のソースが接続されている。
出力トランジスタ１０３は、出力動作モード時に“１”
データを出力するための駆動素子となるトランジスタで
あり、そのドレインが出力ノードとなるノードＩ／Ｏに
接続されている。そして、この出力トランジスタ１０３
のゲートには、非出力動作モード時に“Ｈ”レベルにプ
リチャージされる前記ノードＶ１が接続されている。
【０００７】また、電源電位ＶＣＣと接地電位ＶＳＳと
の間には、Ｐ−ＭＯＳ１０４とＮ−ＭＯＳ１０５とが直
列接続されている。Ｐ−ＭＯＳ１０４は、ノードＶ２を
出力動作モード時に“Ｈ”レベルにするための駆動素子
となるトランジスタであり、そのソースが電源電位ＶＣ
Ｃに、ドレインがノードＶ２にそれぞれ接続されてい
る。Ｎ−ＭＯＳ１０５は、ノードＶ２を非出力動作モー
ド時に“Ｌ”レベルにプリチャージするための駆動素子
となるトランジスタであり、ソースは接地電位ＶＳＳ
に、ドレインはノードＶ２にそれぞれ接続されている。
そして、このＰ−ＭＯＳ１０４及びＮ−ＭＯＳ１０５の
各ゲートには、共に非出力動作モード時“Ｈ”レベルと
なる信号ＶＢが供給されるようになっている。
【０００８】さらに、前記出力トランジスタ１０３のド
レイン側には出力トランジスタ（Ｎ−ＭＯＳ）１０６の
ドレインが接続されている。この出力トランジスタ１０
６は、出力動作モード時に“０”データを出力するため
の駆動素子となるトランジスタであり、ソースが接地電
位ＶＳＳに接続され、ドレインが出力トランジスタ１０
３のドレインと共通となる前記ノードＩ／Ｏに接続され
ている。
【０００９】以下、動作を説明する。
【００１０】非出力動作モード時においては、Ｐ−ＭＯ
Ｓ１０１及びＮ−ＭＯＳ１０２のゲートには共に制御信
号ＶＡとして“Ｌ”レベルが入力され、出力トランジス
タ１０３のゲートには“Ｈ”レベルが入力されているた
め、出力トランジスタである出力トランジスタ１０３は
オフのままである。
【００１１】一方、Ｐ−ＭＯＳ１０４及びＮ−ＭＯＳ１
０５のゲートには共に第１の制御信号ＶＢとして“Ｈ”
レベルが入力され、出力トランジスタ１０６のゲートに
は“Ｌ”レベルが入力されているため、出力トランジス
タ１０６はオフ状態のままである。
【００１２】この結果、ノードＩ／Ｏには、“１”デー
タ及び“０”データのいずれの場合も出力されておら
ず、ハイインピーダンス状態となっており、この状態で
出力動作モードになるのを待つことになる。
【００１３】出力動作モードへの移行は、制御信号Ｖ
Ａ，ＶＢのいずれか１つの信号の状態が変化することで
行われる。すなわち、“１”データ出力動作への移行
は、信号ＶＢは“Ｈ”レベル状態を保持したまま、制御
信号ＶＡが“Ｌ”レベルから“Ｈ”レベルとなることで
行われ、これに対して“０”データ出力動作への移行
は、制御信号ＶＡは“Ｌ”レベル状態を保持したまま信
号ＶＢが“Ｈ”レベルから“Ｌ”レベルに変化すること
で行われる。
【００１４】まず、“１”データ出力動作について説明
する。
【００１５】Ｐ−ＭＯＳ１０４及びＮ−ＭＯＳ１０５の
ゲートには、非出力動作モード時と同様に“Ｈ”レベル
が入力されているため、出力トランジスタ１０６のゲー
トには“Ｌ”レベルが入力されており、該出力トランジ
スタ１０６はオフ状態のままである。
【００１６】しかし、Ｐ−ＭＯＳ１０１及びＮ−ＭＯＳ
１０２のゲートには“Ｌ”レベルから“Ｈ”レベルが入
力されるため、ノードＶ１への電源電位ＶＣＣの供給が
切られ、接地電位ＶＳＳへの電流パスが形成されるた
め、ノードＶ１は“Ｈ”レベルから“Ｌ”レベルにな
る。
【００１７】この結果、出力トランジスタ１０３のゲー
トには“Ｌ”レベルが入力され、ノードＩ／Ｏへの電源
電位ＶＣＣの供給が行われ、“１”データとして出力さ
れる。
【００１８】次に“０”データ出力動作について説明す
る。
【００１９】Ｐ−ＭＯＳ１０１及びＮ−ＭＯＳ１０２の
ゲートには、非出力動作モード時と同様に“Ｌ”レベル
が入力されているため、出力トランジスタである出力ト
ランジスタ１０３には、“Ｈ”レベルが入力されてお
り、該出力トランジスタ１０３はオフ状態のままであ
る。
【００２０】しかし、Ｐ−ＭＯＳ１０４及びＮ−ＭＯＳ
１０５のゲートには“Ｈ”レベルから“Ｌ”レベルが入
力されるため、ノードＶ２から接地電位ＶＳＳへの電流
パスが断たれ、ノードＶ２への電源電位ＶＣＣの供給が
行われるため、ノードＶ２は“Ｌ”レベルから“Ｈ”レ
ベルとなる。
【００２１】この結果、出力トランジスタ１０６のゲー
トには“Ｈ”レベルが入力され、ノードＩ／Ｏから接地
電位ＶＳＳへの電流パスが形成され“０”データとして
出力される。
【００２２】
【発明が解決しようとする課題】しかしながら、上記従
来のＣＭＯＳ回路では次のような問題点があった。
【００２３】メモリ製品の多ビット化への移行に伴い、
出力ノイズの問題がクローズアップされてきているが、
この出力ノイズは出力トランジスタが流す電流の時間変
化の割合、つまりｄＩ／ｄｔの大きさに依存している。
【００２４】ここで簡単に出力ノイズについて説明す
る。図１５は、ＣＭＯＳで構成した出力段回路からチッ
プ内部を見たときの等価回路の回路図である。同図にお
いて、Ｐ−ＭＯＳ１１１は“１”データ出力用の出力ト
ランジスタであり、Ｎ−ＭＯＳ１１２は“０”データ出
力用の出力トランジスタである。また、Ｃ０はチップ内
部の容量であり、チップ内部の電源電位レベルＶｃｃｃ
ｈｉｐとチップ内部の接地電位レベルＶｓｓｃｈｉｐと
の間に接続されている。ＬＩ，Ｌ２は、チップ内部のイ
ンダクタンス成分である。さらに、Ｃ１は出力負荷容量
であり、出力ノードであるＩ／Ｏパッド１１３とチップ
外部の接地電位との間に接続されている。そして、パッ
ド１１４，１１５間には電源電圧ＶＣＣが供給されてい
る。
【００２５】このような等価回路において、出力動作と
なり、出力トランジスタ１１１又は１１２がオンして生
じたｄＩ／ｄｔは、例えは“０”データ出力の場合では
出力トランジスタ１１２がオンしてｄＩ／ｄｔが生ずる
が、外部の接地電位ＶＳＳとチップ内部の接地電位Ｖｓ
ｓｃｈｉｐとの間に接続されているインダクタンス成分
Ｌ２の両端には、ｄＩ／ｄｔが生じたことによって、Ｖ
３＝ｄＩ／ｄｔ、で表せる電位差が生ずる。これは、チ
ップ内部の接地電位Ｖｓｓｃｈｉｐがチップ外部の接地
電位Ｖｓｓと比べて浮き上がることを意味している。
【００２６】このようなチップ内部の電源の揺れ（ノイ
ズ）によって、チップ外部の接地電位ＶＳＳを基準とし
て入力されたクロックレベルがチップ内部では正しく認
識されない場合が生じてくるため、チップ内部の電源の
揺れを小さくする必要があり、そのためにはｄＩ／ｄｔ
を小さく抑え込む必要がある。
【００２７】ここで、前述した図１４に示す従来回路に
おいてｄＩ／ｄｔを小さくしようとする場合には、
“１”データ出力時ではＮ−ＭＯＳ１０２の幅Ｗの寸法
を小さく、“０”データ出力時ではＰ−ＭＯＳ１０４の
幅Ｗの寸法を小さくするなどして、出力トランジスタの
ゲートレベルＶ１，Ｖ２の時間変化の割合、つまりｄＶ
／ｄｔを小さくする必要がある。
【００２８】ここで、問題となってくることは、ノード
Ｖ１またはノードＶ２の時間変化の割合を小さくすれ
ば、出力トランジスタがオンしたときのｄＩ／ｄｔを小
さくすることができるのであるが、ノードＶ１またはノ
ードＶ２の時間変化の割合を小さくすればするほど、出
力トランジスタがオンするまでのロスタイムが大きくな
ってしまうことである。
【００２９】本来、出力トランジスタのゲートレベルの
時間変化を小さくするのは、そのゲートレベルが出力ト
ランジスタの閾値を越え、該出力トランジスタがオンす
る期間だけで十分である。それにも関わらず、図１４に
示す従来回路では、出力トランジスタ１０３または１０
６が未だオンしていない期間もゲートレベルの時間変化
を小さくしているため、出力トランジスタ１０３または
１０６がオンするまでのロスタイムが、ゲートレベルの
時間変化の割合を小さくする度合に応じて増大するので
ある。その結果、メモリのアクセスタイムが悪化すると
いう問題が生じていた。
【００３０】本発明は上記従来の問題点に鑑み、出力ト
ランジスタがオンするまでのロスタイムの増加を抑制し
て、アクセスタイムを改善した半導体集積回路を提供す
ることを目的とする。また、その他の目的は出力ノイズ
を小さくすることができる半導体集積回路を提供するこ
とを目的とする。さらにその他の目的は、出力トランジ
スタがオンするまでのロスタイムを増加させることな
く、出力ノイズを小さくすることができる半導体集積回
路を提供することを目的とする。
【００３１】
【課題を解決するための手段】上記目的を達成するため
に第１の発明の特徴は、高電源ノードまたは低電源ノー
ドと出力ノードとの間に接続され、コントロールノード
の電位に基づいてオン／オフ制御される出力トランジス
タと、前記コントロールノードと低電源ノードとの間に
接続され、第１の制御信号に基づきオン／オフ制御され
る放電用トランジスタとを有する半導体集積回路におい
て、前記放電用トランジスタのオン時に該放電用トラン
ジスタと共働して前記コントロールノードを放電し、該
コントロールノードの電位が所定レベルまで低下したタ
イミングで、その放電動作を停止する臨時用放電回路を
設けたことにある。
【００３２】また、前記臨時用放電回路は、前記コント
ロールノードと前記低電源ノードとの間に直列接続され
た第１及び第２のトランジスタと、前記第１の制御信号
を入力して前記コントロールノードの電位が前記所定レ
ベルまで低下したタイミングで第２の制御信号を出力す
る論理ゲートとを有し、前記第１及び第２のトランジス
タのいずれか一方は、前記第１の制御信号に基づいて前
記放電用トランジスタと同時にオン／オフ制御され、前
記第１及び第２のトランジスタのいずれかの他方は、前
記放電用トランジスタのオフ時にオン状態にあり、前記
放電用トランジスタのオン時に前記第２の制御信号によ
りオフするように構成することが望ましい。
【００３３】また、前記臨時用放電回路は、前記コント
ロールノードの電位を検出する電位検出手段と、前記コ
ントロールノードと低電源ノードとの間に接続され前記
電位検出手段の出力に基づいてオン／オフ制御される第
３のトランジスタとを有し、前記放電用トランジスタの
オン時に、前記電位検出手段により前記コントロールノ
ードの電位が前記所定レベルまで低下したことが検出さ
れたときに、前記第３のトランジスタをオフするように
構成することが望ましい。
【００３４】また、前記電位検出手段は、前記第１の制
御信号と前記コントロールノードの電位とが入力される
ＮＡＮＤゲートで構成することが望ましい。
【００３５】上記目的を達成するために第２の発明の特
徴は、高電源ノードまたは低電源ノードと出力ノードと
の間に接続され、コントロールノードの電位に基づいて
オン／オフ制御される出力トランジスタと、高電源ノー
ドと前記コントロールノードとの間に接続され、第１の
制御信号に基づいてオン／オフ制御される充電用トラン
ジスタとを有する半導体集積回路において、前記充電用
トランジスタのオン時に該充電用トランジスタと共働し
て前記コントロールノードを充電し、該コントロールノ
ードの電位が所定レベルまで上昇したタイミングで、そ
の充電動作を停止する臨時用充電回路を設けたことにあ
る。
【００３６】また、前記臨時用充電回路は、高電源ノー
ドと前記コントロールノードとの間に直列接続された第
１及び第２のトランジスタと、前記第１の制御信号を入
力して前記コントロールノードの電位が前記所定レベル
まで上昇したタイミングで第２の制御信号を出力する論
理ゲートとを有し、前記第１及び第２のトランジスタの
いずれか一方は、前記第１の制御信号に基づいて前記充
電用トランジスタと同時にオン／オフ制御され、前記第
１及び第２のトランジスタのいずれかの他方は、前記充
電用トランジスタのオフ時にオン状態にあり、前記充電
用トランジスタのオン時に前記第２の制御信号によりオ
フするように構成することが望ましい。
【００３７】また、上述の第１または第２の発明におい
て、前記論理ゲートは、前記第１の制御信号を反転して
前記第２の制御信号を出力するインバータであることが
望ましい。
【００３８】また、上述の第２の発明において、前記第
１の制御信号を昇圧する昇圧回路を設け、該昇圧回路の
出力側と前記コントロールノードとの間に、前記充電用
トランジスタを接続すると共に前記第１及び第２のトラ
ンジスタを直列接続してもよい。
【００３９】また、上述の第１または第２の発明におい
て、前記コントロールノードの電位の前記所定レベル
は、前記出力トランジスタの閾値レベルであることが望
ましい。
【００４０】上記目的を達成するために第３の発明の特
徴は、高電源ノードと出力ノードとの間に接続され、第
１のコントロールノードの電位に基づいてオン／オフ制
御される第１の出力トランジスタと、前記出力ノードと
低電源ノードとの間に接続され、第２のコントロールノ
ードの電位に基づいて前記第１の出力トランジスタに対
して相補的にオン／オフ制御される第２の出力トランジ
スタと、前記第１のコントロールノードと低電源ノード
との間に接続され、第１の制御信号に基づきオン／オフ
制御される放電用トランジスタと、高電源ノードと前記
第２のコントロールノードとの間に接続され、第２の制
御信号に基づいて前記放電用トランジスタに対して相補
的にオン／オフ制御される充電用トランジスタとを有す
る半導体集積回路において、前記放電用トランジスタの
オン時に該放電用トランジスタと共働して前記第１のコ
ントロールノードの電位を放電し、該第１のコントロー
ルノードの電位が所定レベルまで低下したタイミング
で、その放電動作を停止する臨時用放電回路と、前記充
電用トランジスタのオン時に該充電用トランジスタと共
働して前記第２のコントロールノードを充電し、該第２
のコントロールノードの電位が所定レベルまで上昇した
タイミングで、その充電動作を停止する臨時用充電回路
とを設けたことにある。
【００４１】また、前記第１のコントロールノードの電
位の前記所定レベルは、前記第１の出力トランジスタの
閾値レベルであり、前記第２のコントロールノードの電
位の前記所定レベルは、前記第２の出力トランジスタの
閾値レベルであるが望ましい。
【００４２】
【作用】上記構成により第１の発明によれば、出力トラ
ンジスタがオンするまでは、放電用トランジスタと臨時
用放電回路との２系統で迅速にコントロールノードの電
位を低下させるが、出力トランジスタがオンしてからは
放電用トランジスタからの１系統でゆっくりとコントロ
ールノードの電位を変化させることができる。すなわ
ち、出力トランジスタがオンする期間中のみコントロー
ルノードの電位の時間変化の割合を小さくすることがで
きる。
【００４３】上記第１の発明において、臨時用放電回路
は、放電用トランジスタのオン時に電位検出手段よって
コントロールノードの電位が所定レベルまで低下したこ
とが検出されたときに、第３のトランジスタをオフす
る。これにより、電位検出手段によりコントロールノー
ドの電位を直接検知することができ、より的確に、臨時
用放電回路における放電動作の停止を行うことができ
る。
【００４４】第２の発明によれば、出力トランジスタが
オンするまでは、充電用トランジスタと臨時用充電回路
との２系統で迅速にコントロールノードの電位を上昇さ
せるが、出力トランジスタがオンしてからは充電用トラ
ンジスタからの１系統でゆっくりとコントロールノード
の電位を上昇させることができる。すなわち、上記第１
の発明と同様に出力トランジスタがオンする期間中のみ
コントロールノードの電位の時間変化の割合を小さくす
ることができる。
【００４５】第３の発明によれば、第１または第２の出
力トランジスタがオンするまでは、それぞれ２系統で第
１または第２のコントロールノードの放電あるいは充電
を行い、第１または第２の出力トランジスタがオンして
からは、それぞれ１系統のみで第１または第２のコント
ロールノードの放電あるいは充電を行うことができる。
従って、第１または第２の出力トランジスタがオンする
期間中のみ、それぞれ第１または第２のコントロールノ
ードの電位の時間変化の割合を小さくすることができ
る。
【００４６】
【実施例】以下、図面を参照して本発明の実施例を説明
する。
【００４７】図１は、本発明の半導体集積回路の第１実
施例に係る出力段回路の概略構成を示すブロック図、及
び図２は図１に示す出力段回路の具体的な構成を示す回
路図である。
【００４８】この半導体集積回路は、例えばダイナミッ
クＲＡＭ等のメモリセルに書かれた“１”データを出力
するための出力段回路を示すものであり、図１に示すよ
うに、電源電位ＶＣＣとコントロールノードＶｏ１との
間に接続されたプリチャージ回路１を有している。
【００４９】さらに、前記ノードＶｏ１には、第１及び
第２の放電回路２，３が共通接続されている。第１の放
電回路２は、出力動作モード時にノードＶｏ１の電位を
放電する機能を有し、第２の放電回路（臨時用放電回
路）３は、出力動作モード時に前記第１の放電回路２と
共働して前記ノードＶｏ１の電位を放電し、そのノード
Ｖｏ１の電位が所定レベルまで低下したときに、その放
電動作を停止する機能を有している。
【００５０】また、前記ノードＶｏ１には、Ｐ−ＭＯＳ
から成る出力トランジスタ４のゲートが接続されてい
る。この出力トランジスタ４は、出力動作モード時に
“１”データを出力ノードＩ／Ｏへ出力するための駆動
素子となるトランジスタであり、そのソースが電源電位
ＶＣＣに、ドレインが出力ノードＩ／Ｏにそれぞれ接続
されている。
【００５１】より具体的には図２に示すように構成さ
れ、Ｐ−ＭＯＳ（プリチャージ回路）１は、ノードＶｏ
１を非出力動作モード時に“Ｈ”レベルにプリチャージ
するための駆動素子となるトランジスタであり、そのソ
ースは電源電位ＶＣＣに、ドレインはノードＶｏ１にそ
れぞれ接続されている。さらに、Ｎ−ＭＯＳ（第１の放
電回路）２は、ノードＶｏ１を出力動作モード時に
“Ｌ”レベルにするための駆動素子となるトランジスタ
であり、そのソースが接地電位ＶＳＳに、ドレインがノ
ードＶｏ１にそれぞれ接続されている。
【００５２】また、第２の放電回路３は、Ｎ−ＭＯＳ３
ａ、ロジックゲート（インバータ）３ｂ及びＮ−ＭＯＳ
３ｃで構成されている。Ｎ−ＭＯＳ３ａはノードＶｏ１
を出力動作モード時に“Ｌ”レベルにするための駆動素
子となるトランジスタであり、そのソースがノードＶＮ
に、ドレインがノードＶｏ１にそれぞれ接続されてい
る。インバータ３ｂはＩｎｖｅｒｔ演算を行ってその出
力ＶＧをＮ−ＭＯＳ３ｃのゲートに供給する。Ｎ−ＭＯ
Ｓ３ｃは、非出力動作モード時にノードＶＮを接地電位
ＶＳＳレベルにしておくための駆動素子となるトランジ
スタであり、そのソースが接地電位ＶＳＳに、ドレイン
がノードＶＮにそれぞれ接続されている。
【００５３】そして、Ｐ−ＭＯＳ１、Ｎ−ＭＯＳ２、及
びＮ−ＭＯＳ３ａの各ゲートとインバータ３ｃの入力ゲ
ートには、出力動作モード／非出力動作モード時にそれ
ぞれ“Ｈ”レベル／“Ｌ”レベルとなる第１の制御信号
ＶＡが共通に供給される。
【００５４】次に本実施例の動作について図３のタイミ
ングチャートを用いて説明する。
【００５５】時刻ｔ１以前の非出力動作モード時におい
ては、Ｐ−ＭＯＳ１、Ｎ−ＭＯＳ２及びＮ−ＭＯＳ３ａ
の各ゲートとインバータ３ｂの入力ゲートには、共に第
１の制御信号ＶＡとして“Ｌ”レベルが入力されている
ため、Ｎ−ＭＯＳ３ａ及びＮ−ＭＯＳ２はオフ状態であ
り、Ｐ−ＭＯＳ１のみがオン状態となっている。そのた
め、出力トランジスタ４のゲートには“Ｈ”レベルが入
力される結果、該出力トランジスタ４はオフ状態のまま
である。
【００５６】また、この時、インバータ３ｂの出力ＶＧ
１は“Ｈ”レベルとなっており、この“Ｈ”レベルの出
力ＶＧ１がＮ−ＭＯＳ３ｃのゲートに入力されるため、
該Ｎ−ＭＯＳ３ｃはオン状態となり、その結果、ノード
ＶＮは“Ｌ”レベルとなっている。従って、出力ノード
Ｉ／Ｏには“１”データが出力されず、ハインピーダン
ス状態となっており、この状態で出力動作モードへ移行
するのを待つことになる。
【００５７】出力動作モードへの移行は、第１の制御信
号ＶＡが“Ｌ”レベルから“Ｈ”レベルに変化すること
で行われる。時刻ｔ１を経過して、第１の制御信号ＶＡ
が“Ｌ”レベルから“Ｈ”レベルに変化すると、Ｐ−Ｍ
ＯＳ１を通してのノードＶｏ１への電源電位ＶＣＣの供
給が切られる。しかし、Ｎ−ＭＯＳ２及びＮ−ＭＯＳ３
ａの各ゲートには“Ｈ”レベルが入力されるため、ノー
ドＶｏ１から接地電位ＶＳＳへの電流パスが系Ｉ１と系
Ｉ２の２系統形成される。但し、Ｎ−ＭＯＳ３ａを通し
ての電流パス（系Ｉ２）は、インバータ３ｂの出力ＶＧ
１が“Ｈ”レベルから“Ｌ”レベル（第２の制御信号）
に変化し、Ｎ−ＭＯＳ３ｃがオフするまでの時間（時刻
ｔ１〜ｔ２）のみ形成される。
【００５８】ノードＶｏ１から接地電位ＶＳＳへの電流
パスが形成されたことにより、ノードＶｏ１は“Ｈ”レ
ベルから“Ｌ”レベルとなる。この結果、出力トランジ
スタ４のゲートには“Ｌ”レベルが入力され、該出力ト
ランジスタ４がオン状態となることで、出力ノードＩ／
Ｏへの電源電位ＶＣＣの供給が行われ、“１”データと
して出力される。
【００５９】ここで、系Ｉ１，Ｉ２の２系統の電流パス
により、出力トランジスタ４のゲートレベルＶｏ１が
“Ｈ”レベルから“Ｌ”レベルへ低下していく過程にお
いて、インバータ３ｂの出力ＶＧ１が“Ｈ”レベルから
“Ｌ”レベルに変化する時点を、ゲートレベルＶｏ１が
出力トランジスタ４の閾値電位ＶＨ１に達する時点に
（時刻ｔ２）に予め設定しておけば、時刻ｔ２でゲート
レベルＶｏ１が出力トランジスタ４の閾値電位Ｖｔｈに
達するタイミングでＮ−ＭＯＳ３ｃがオフされるため、
出力トランジスタ４がオンする期間中（時刻ｔ２以降）
はＩ１のみの１系統でノードＶｏ１の放電を行うことが
できる。
【００６０】以上のように本実施例の出力段回路では、
“１”出力の場合において、出力トランジスタ４がオン
するまでは、系Ｉ１，Ｉ２の２系統で迅速にゲートレベ
ルＶｏ１を変化させるが（図３の時刻ｔ１〜ｔ２：例え
ば約１ｎｓ）、出力トランジスタがオンしてからは（時
刻２以降）、系Ｉ１の１系統のみでゆっくりとゲートレ
ベルＶｏ１を変化させることができる。
【００６１】すなわち、出力トランジスタ４がオンする
期間中のみゲートレベルＶｏ１の時間変化の割合（ｄＶ
／ｄｔ）を小さくすることができるため、出力トランジ
スタ４がオンするまでのロスタイムの増加を抑えること
ができる。
【００６２】この点において従来では、出力トランジス
タが未だオンしていない期間もそのゲートレベルの時間
変化を小さくしているため（図３の一点鎖線Ｖｏｐ）、
該ゲートレベルが出力トランジスタの閾値レベルに達す
る（時刻３）までの時間が長くなり、本実施例と比べて
時間ＬＴ１（例えば約２ｎｓ）分のロスタイムが増大す
る。
【００６３】このように、本実施例によれば、上記の時
間ＬＴ１分のロスタイムを改善することができ、出力ト
ランジスタ４がオンするまでのロスタイムを増加させる
ことなく、チップ内部の電源の揺れ（出力ノイズ）を小
さくすることができる。
【００６４】図４は、上記第１実施例の第１変形例を示
す出力段回路の回路図である。
【００６５】この出力段回路が図２に示す回路と異なる
点は、Ｎ−ＭＯＳ３ａを省略し、ノードＶｏ１と第１の
制御信号ＶＡとが入力側に接続されるＮＡＮＤゲート３
ｄを設け、その出力側をインバータ３ｂを介して図２の
Ｎ−ＭＯＳ３ｃに相当するＮ−ＭＯＳ３ｃ´のゲートに
接続し、且つ第１の制御信号ＶＡを２段のインバータ１
１を介してＰ−ＭＯＳ１及びＮ−ＭＯＳ２の各ゲートに
共に供給するようにした点である。
【００６６】次に第１変形例の動作について説明する。
【００６７】非出力動作モード時においては、Ｐ−ＭＯ
Ｓ１及びＮ−ＭＯＳ２の各ゲートに、第１の制御信号Ｖ
Ａとして“Ｌ”レベルが入力されているため、Ｎ−ＭＯ
Ｓ２はオフ状態であり、Ｐ−ＭＯＳ１がオン状態となっ
ている。従って、ノードＶｏ１は“Ｈ”レベルであり、
出力トランジスタ４のゲートには“Ｈ”レベルが入力さ
れ、該出力トランジスタ４はオフ状態のままである。
【００６８】さらに、この時、ＮＡＮＤゲート３ｄの第
１入力ゲートにも“Ｌ”レベルの第１の制御信号ＶＡが
入力されているため、インバータ３ｂの出力ＶＧ１は
“Ｌ”レベルであり、Ｎ−ＭＯＳ３ｃ´がオフ状態とな
っている。従って、出力ノードＩ／Ｏには“１”データ
が出力されず、ハインピーダンス状態となっており、こ
の状態で出力動作モードへ移行するのを待つことにな
る。
【００６９】第１の制御信号ＶＡが“Ｌ”レベルから
“Ｈ”レベルに変化して出力動作モードへ移行すると、
ＮＡＮＤゲート３ｄの第１の制御信号ＶＡが入力される
第１入力ノードが“Ｈ”レベルとなる。この時、インバ
ータ１１の出力側は未だ“Ｌ”レベルを維持しているの
で、ＮＡＮＤゲート３ｄの第２の入力ノードが接続され
るノードＶｏ１は“Ｈ”レベルのままである。そのた
め、ＮＡＮＤゲート３ｄの第１及び第２入力ノードは共
に“Ｈ”レベルとなり、そのＮＡＮＤゲート３ｄの出力
は“Ｌ”レベルになる。これによって、インバータ３ｂ
の出力ＶＧ１は“Ｈ”レベルとなり、Ｎ−ＭＯＳ３ｃ´
がオン状態となる。
【００７０】その後、インバータ１１の出力側が“Ｈ”
レベルになると、Ｐ−ＭＯＳ１を通したノードＶｏ１へ
の電源電位ＶＣＣの供給が切られ、また、Ｎ−ＭＯＳ２
のゲートには“Ｈ”レベルが入力されるため、ノードＶ
ｏ１から接地電位ＶＳＳへの電流パスが系Ｉ１と系Ｉ２
の２系統形成される。
【００７１】そして、ノードＶｏ１の電位が“Ｌ”レベ
ルになってＮＡＮＤゲート３ｄの閾値よりも小さくなる
と、ＮＡＮＤゲート３ｄの出力が“Ｈ”レベルに戻り、
インバータ３ｂの出力ＶＧ１が“Ｌ”レベル（第２の制
御信号）となり、Ｎ−ＭＯＳ３ｃ´がオフ状態となる。
すなわち、Ｎ−ＭＯＳ３ｃ´を通しての電流パス（系Ｉ
２）は、インバータ３ｂの出力ＶＧ１が“Ｈ”レベルか
ら“Ｌ”レベルに変化し、Ｎ−ＭＯＳ３ｃ´がオフする
までの時間のみ形成される。
【００７２】ノードＶｏ１がＬ”レベルとなると、出力
ノードＩ／Ｏへの電源電位ＶＣＣの供給が行われ、
“１”データとして出力される。
【００７３】前述した第１実施例では、設計上の操作に
より、インバータ３ｂの出力ＶＧ１が“Ｌ”レベルに変
化する時点を、ノードＶｏ１の電位が出力トランジスタ
４の閾値電位ＶＨ１に達する時点に設定しているため、
温度変化などによって素子の特性が変動した場合には、
その設定時点に誤差が生ずる恐れがある。これに対し
て、本変形例では、ＮＡＮＤゲート３ｄによりノードＶ
ｏ１の電位（つまり出力トランジスタ４のゲートレベ
ル）を直接検知しているので、インバータ３ｂの出力Ｖ
Ｇ１が“Ｌ”レベルに変化する時点をより正確に設定す
ることができる。従って、出力トランジスタ４がオンす
るまでのロスタイムの増加を的確に抑えることができ
る。
【００７４】図５は、上記第１実施例の第２変形例を示
す出力段回路の回路図である。
【００７５】この出力段回路が図２に示す回路と異なる
点は、インバータ３ｂをＮ−ＭＯＳ３ａのゲート側にイ
ンバター３ｂ´として移設し、加えてプリチャージ用の
Ｎ−ＭＯＳ２１，２２を電源電位ＶＣＣとノードＶｏ１
との間に直列接続し、インバータ２３を介して第１の制
御信号ＶＡの反転信号をＮ−ＭＯＳ２１のゲートに供給
すると共に、第１の制御信号ＶＡを直接Ｎ−ＭＯＳ２２
のゲートに供給するようにした点である。
【００７６】上記第１実施例では、Ｎ−ＭＯＳ３ｃのオ
フ動作により第２の放電回路３の放電動作が停止された
が、本変形例では、Ｎ−ＭＯＳ３ａのオフ動作により放
電動作が停止される。このように構成しても上記第１実
施例と同様の作用効果が得られる。
【００７７】また、第１の制御信号ＶＡが“Ｈ”レベル
から“Ｌ”レベルに変化して出力動作モードから非出力
動作モードへ移行する際には、Ｎ−ＭＯＳ２を通して形
成されていた接地電位ＶＳＳへの電流パスが断たれる一
方で、Ｐ−ＭＯＳ１及びＰ−ＭＯＳ２２の各ゲートには
“Ｌ”レベルが入力されるため、該Ｐ−ＭＯＳ１及びＰ
−ＭＯＳ２２はオン状態となる。また、この時点では、
インバータ２３の出力ＶＧ２は“Ｌ”レベルとなってい
る。
【００７８】その結果、ノードＶｏ２への電源電位ＶＣ
Ｃの供給が、Ｐ−ＭＯＳ１を経由する系とＰ−ＭＯＳ２
１，２２を経由する系との２系統で行われる。但し、Ｐ
−ＭＯＳ２１，２２を経由する系による供給は、インバ
ータ２３の出力ＶＧ２が“Ｌ”レベルから“Ｈ”レベル
に変化し、Ｐ−ＭＯＳ２１がオフするまでの時間のみ行
われる。
【００７９】これにより、出力ノイズの発生を抑制しつ
つ出力トランジスタ２を迅速にオフし、出力ノードＩ／
Ｏを素早くハイインピーダンス状態に戻すことができる
ので、フローティングノードが多用された多ビットメモ
リ製品には有効である。
【００８０】なお、上記第１実施例の他の変形例として
は、図６、図７及び図８に示すようなものがある。
【００８１】また、上記第１実施例及びその変形例で
は、出力トランジスタを電源電位ＶＣＣと出力ノードＩ
／Ｏとの間に接続して“１”データを出力すると構成と
したが、この出力トランジスタを出力ノードＩ／Ｏと接
地電位ＶＳＳとの間に接続して“０”データを出力する
構成とすることも可能である。
【００８２】図９は、本発明の半導体集積回路の第２実
施例に係る出力段回路の概略構成を示すブロック図、及
び図１０は図９に示す出力段回路の具体的な構成を示す
回路図である。
【００８３】この半導体集積回路は、メモリセルに書か
れた“０”データを出力するための出力段回路を示すも
のであり、図９に示すように、電源電位ＶＣＣとコント
ロールノードＶｏ２との間に接続されたプリチャージ回
路６１，６２を有している。
【００８４】第１のプリチャージ回路６１は、出力動作
モード時にノードＶｏ２を充電する機能を有し、第２の
プリチャージ回路（臨時用充電回路）６２は、出力動作
モード時に前記第１のプリチャージ回路６１と共働して
前記ノードＶｏ２を充電し、そのノードＶｏ２の電位が
所定レベルまで上昇したときに、その充電動作を停止す
る機能を有している。
【００８５】さらに、前記ノードＶｏ２と接地電位ＶＳ
Ｓとの間には、非出力動作モード時にノードＶｏ２を放
電して“Ｌ”レベルの状態にしておく放電回路６３が接
続され、そして、該ノードＶｏ２が、Ｎ−ＭＯＳから成
る出力トランジスタ６４のゲートに接続されている。こ
の出力トランジスタ６４は、出力動作モード時に“０”
データを出力ノードＩ／Ｏへ出力するための駆動素子と
なるトランジスタであり、そのドレインが前記出力ノー
ドＩ／Ｏに、ソースが接地電位ＶＳＳにそれぞれ接続さ
れている。
【００８６】より具体的には図１０に示すように構成さ
れ、Ｐ−ＭＯＳ（第１のプリチャージ回路）６１は、ノ
ードＶｏ２を出力動作モード時に“Ｈ”レベルにプリチ
ャージするための駆動素子となるトランジスタであり、
そのソースは電源電位ＶＣＣに、ドレインはノードＶｏ
２にそれぞれ接続されている。
【００８７】また、第２のプリチャージ回路６２は、Ｐ
−ＭＯＳ６２ａ、ロジックゲート（インバータ）６２ｂ
及びＰ−ＭＯＳ６２ｃで構成されている。Ｐ−ＭＯＳ６
２ａはノードＶｏ２を出力動作モード時に“Ｈ”レベル
にするための駆動素子となるトランジスタであり、その
ソースが電源電位ＶＣＣに、ドレインがノードＶｐにそ
れぞれ接続されている。インバータ６２ｂはＩｎｖｅｒ
ｔ演算を行い、その出力ＶＧ２をＰ−ＭＯＳ６２ａのゲ
ートに供給する。Ｐ−ＭＯＳ６２ｃは、出力動作モード
時にノードＶｏ２を“Ｈ”レベルにするための駆動素子
となるトランジスタであり、そのソースがノードＶＰ
に、ドレインがノードＶｏ２にそれぞれ接続されてい
る。
【００８８】また、Ｎ−ＭＯＳ（放電回路）６３は、非
出力動作モード時にノードＶｏ２を“Ｌ”レベルの状態
にしておくための駆動素子となるトランジスタであり、
ドレインがノードＶｏ２に、ソースが接地電位ＶＳＳに
それぞれ接続されている。
【００８９】そして、Ｐ−ＭＯＳ６１、Ｐ−ＭＯＳ６２
ｃ及びＮ−ＭＯＳ６３の各ゲートとインバータ６２ｂの
入力ゲートには、出力動作モード／非動作モード時にそ
れぞれ“Ｌ”／“Ｈ”レベルとなる制御信号ＶＢが共に
供給されるようになっている。
【００９０】次に本実施例の動作について図１１のタイ
ミングチャートを用いて説明する。
【００９１】時刻ｔ１１以前の非出力動作モード時にお
いては、Ｐ−ＭＯＳ６１、Ｎ−ＭＯＳ６３及びＮ−ＭＯ
Ｓ６２ｃの各ゲートとインバータ６２ｂの入力ゲートに
は、共に第１の制御信号ＶＢとして“Ｈ”レベルが入力
されているため、Ｐ−ＭＯＳ６１及びＰ−ＭＯＳ６２ｃ
はオフ状態であり、Ｎ−ＭＯＳ６３のみがオン状態とな
っている。そのため、出力トランジスタ６４のゲートに
は“Ｌ”レベルが入力される結果、該出力トランジスタ
６４はオフ状態のままである。
【００９２】また、この時、インバータ６２ｂの出力Ｖ
Ｇ２は“Ｌ”レベルとなっており、この“Ｌ”レベルの
出力ＶＧ２がＰ−ＭＯＳ６２ａのゲートに入力されるた
め、該Ｐ−ＭＯＳ６２ａはオン状態となり、ノードＶＰ
は“Ｈ”レベルとなっている。従って、出力ノードＩ／
Ｏには“０”データが出力されず、ハインピーダンス状
態となっており、この状態で出力動作モードへ移行する
のを待つことになる。
【００９３】出力動作モードへの移行は、第１の制御信
号ＶＢが“Ｈ”レベルから“Ｌ”レベルに変化すること
で行われる。時刻ｔ１１が経過して第１の制御信号ＶＢ
が“Ｈ”レベルから“Ｌ”レベルへ変化すると、Ｎ−Ｍ
ＯＳ６３を通して形成されていた接地電位ＶＳＳへの電
流パスが断たれる一方、Ｐ−ＭＯＳ６１及びＰ−ＭＯＳ
６２ｃの各ゲートには“Ｌ”レベルが入力されるため、
該Ｐ−ＭＯＳ６１及びＰ−ＭＯＳ６２ｃはオン状態とな
る。その結果、ノードＶｏ２への電源電位ＶＣＣの供給
が、Ｐ−ＭＯＳ６１を経由する系Ｉ１とＰ−ＭＯＳ６２
ａ，６２ｃを経由する系Ｉ２との２系統で行われる。
【００９４】但し、系Ｉ２による電源電位ＶＣＣは、イ
ンバータ６２ｂの出力ＶＧ２が“Ｌ”レベルから“Ｈ”
レベル（第２の制御信号）に変化し、Ｐ−ＭＯＳ６２ａ
がオフするまでの時間（時刻ｔ１１〜ｔ１２）のみ形成
される。
【００９５】電源電位ＶＣＣからノードＶｏ２への電流
パスが形成されたことにより、ノードＶｏ２は“Ｌ”レ
ベルから“Ｈ”レベルとなる。この結果、出力トランジ
スタ６４のゲートには“Ｈ”レベルが入力され、該出力
トランジスタ６４がオンすることで、出力ノードＩ／Ｏ
から接地電位ＶＳＳへの電流パスが形成され、“０”デ
ータとして出力される。
【００９６】ここで、系Ｉ１と系Ｉ２の２系統の電流パ
スにより、出力トランジスタ６４のゲートレベルＶｏ２
が“Ｌ”レベルから“Ｈ”レベルへ上昇していく過程に
おいて、インバータ６２ｂの出力ＶＧ２が“Ｌ”レベル
から“Ｈ”レベルに変化する時点を、ノードＶｏ２の電
位が出力トランジスタ６４の閾値電位ＶＨ２に達する時
点に（時刻ｔ１２）に予め設定しておけば、そのタイミ
ングでＰ−ＭＯＳ６２ａがオフされるため、出力トラン
ジスタ６４がオンする期間中（時刻ｔ１２以降）は系Ｉ
１のみの１系統でノードＶｏ２（ゲートレベルＶｏ２）
の充電を行うことができる。
【００９７】以上のように本実施例の出力段回路では、
“０”データ出力の場合において、前述の第１実施例と
同様に、出力トランジスタ６４がオンするまでは、系Ｉ
１，Ｉ２の２系統で迅速にゲートレベルＶｏ２を変化さ
せるが（図１１の時刻ｔ１１〜ｔ１２：例えば約１ｎ
ｓ）、出力トランジスタ６４がオンしてからは（時刻１
２以降）、系Ｉ１の１系統でゆっくりとゲートレベルＶ
ｏ２を変化させることができる。
【００９８】すなわち、出力トランジスタ６４がオンす
る期間中のみゲートレベルＶｏ２の時間変化の割合（ｄ
Ｖ／ｄｔ）を小さくすることができるため、出力トラン
ジスタ６４がオンするまでのロスタイムの増加を抑える
ことができる。
【００９９】この点において従来では、出力トランジス
タが未だオンしていない期間もゲートレベルの時間変化
を小さくしているため（図１１の一点鎖線Ｖｏｐ）、ゲ
ートレベルが出力トランジスタの閾値レベルに達する
（時刻ｔ１３）までの時間が長くなり、本実施例と比べ
て時間ＬＴ２（例えば約２ｎｓ）分のロスタイムが増大
する。
【０１００】このように、本実施例によれば、上記の時
間ＬＴ２分のロスタイムを改善することができ、出力ト
ランジスタ６４がオンするまでのロスタイムを増加させ
ることなく、チップ内部の電源の揺れ（出力ノイズ）を
小さくすることができる。
【０１０１】図１２は、本発明の半導体集積回路の第３
実施例に係る出力段回路の構成を示す回路図であり、図
２及び図１０と共通の要素には同一の符号が付されてい
る。
【０１０２】本実施例の出力段回路は、前述した図２
（第１実施例）と図１０（第２実施例）に示す出力段回
路を組み合わせた構成となっている。すなわち、出力ト
ランジスタ４，６４の各ドレインが共通の出力ノードＩ
／Ｏに接続されている。
【０１０３】そして、非出力動作モード時には、第１の
制御信号ＶＡは“Ｌ”レベル、また第１の制御信号ＶＢ
は“Ｈ”レベルとなっており、“１”データ出力動作に
入る時には、信号ＶＢは“Ｈ”レベルを保ったまま、信
号ＶＡが“Ｌ”レベルから“Ｈ”レベルへと変化する。
また、“０”データ出力動作に入る時には、信号ＶＡが
“Ｌ”レベルを保ったまま、信号ＶＢが“Ｈ”レベルか
ら“Ｌ”レベルへと変化するようになっている。
【０１０４】次に本実施例の動作を説明する。
【０１０５】まず、“１”データ出力時の場合は、上記
第１実施例と同様に、出力トランジスタ４がオンするま
では、系Ｉ１，Ｉ２の２系統で出力トランジスタ４のゲ
ートレベルであるコントロールノードＶｏ１を電源電位
ＶＣＣから接地電位ＶＳＳに放電するが、出力トランジ
スタ４がオンしている期間中は、系Ｉ１のみの１系統で
ノードＶｏ１の放電を行う。
【０１０６】また、“０”データ出力時の場合は、上記
第２実施例と同様に、出力トランジスタ６４がオンする
までは、系Ｉ３，Ｉ４の２系統で出力トランジスタ６４
のゲートレベルであるコントロールノードＶｏ２を接地
電位ＶＳＳから電源電位ＶＣＣまで充電するが、出力ト
ランジスタ６４がオンしている期間中は系Ｉ３のみの１
系統でノードＶｏ２の充電を行う。
【０１０７】以上のように本実施例では、“１”データ
出力及び“０”データ出力のいずれの場合に関しても、
出力トランジスタがオンするまでは２系統でゲートレベ
ルの放電あるいは充電を行い、出力トランジスタがオン
してからは１系統のみでそのゲートレベルの放電あるい
は充電を行うことができる。
【０１０８】従って、“１”データ出力及び“０”デー
タ出力のいずれの場合に関しても、出力トランジスタが
オンする期間のみ、そのゲートレベルの時間変化の割合
を小さくすることができるため、出力トランジスタがオ
ンするまでのロスタイムの増加を防ぐことができる。
【０１０９】図１３は、本発明の半導体集積回路の第４
実施例に係る出力段回路の構成を示す回路図であり、図
１０と共通の要素には同一の符号を付し、その説明を省
略する。
【０１１０】本実施例の出力段回路は、上述した第２実
施例（図１０）において、第１の制御信号ＶＡを昇圧す
る昇圧回路７１を設け、この昇圧回路７１の出力電圧を
電源電位ＶＣＣの代わりとして前記Ｐ−ＭＯＳ６１，６
２ａのソース側に供給する。加えて、出力トランジスタ
（Ｎ−ＭＯＳ）６４のドレインを電源電位ＶＣＣに接続
し、そのソースを出力ノードＩ／Ｏに接続し、さらに出
力トランジスタ（Ｎ−ＭＯＳ）７２を設け、そのドレイ
ンを前記出力ノードＩ／Ｏに接続し、ソースを接地電位
ＶＳＳに接続する。そして、この出力トランジスタ７２
のゲートには前記第１の制御信号ＶＡの反転信号ＶＡバ
ーが供給されるようになっている。
【０１１１】本実施例の出力段回路によれば、第１の制
御信号ＶＡの電位が“Ｌ”レベルの時には昇圧回路７１
はＶＣＣよりＮｃｈ ＭＯＳ Ｔｒのしきい値分だけ高
い電位が出力され、前記Ｐ−ＭＯＳ６１，６２ａのソー
ス側に供給される。
【０１１２】“０”データ出力時においては、第１の制
御信号ＶＡは“Ｌ”レベルから“Ｈ”レベルに変化し、
Ｎ−ＭＯＳ６３がオンするため出力トランジスタ６４が
オフする一方、トランジスタ７２はオンする。従って、
出力ノードＩ／Ｏには“０”データが出力される。
【０１１３】“１”データ出力時においては、上記第２
実施例と同様に、第１の制御信号ＶＡは“Ｈ”レベルか
ら“Ｌ”レベルに変化し、出力トランジスタ６４がオン
するまでは、系Ｉ１，Ｉ２の２系統でコントロールノー
ドＶｏ２を接地電位ＶＳＳから電源電位ＶＣＣまで充電
するが、出力トランジスタ６４がオンしている期間中は
系Ｉ１のみの１系統でノードＶｏ２の充電を行う。
【０１１４】従って、“１”データ出力の場合は、出力
トランジスタ６４がオンする期間のみそのゲートレベル
の時間変化の割合を小さくすることができるため、上記
第２実施例と同様に、出力トランジスタ６４がオンする
までのロスタイムの増加を抑えることができる。又、駆
動能力の比較的大きなＮｃｈ Ｔｒを出力トランジスタ
６４に用いる為高速化が達成できる。なお昇圧回路７１
はＴｒ６４のしきい値落ちを防ぐ為のものである。
【０１１５】
【発明の効果】以上詳細に説明したように第１の発明に
よれば、出力トランジスタがオンする期間中のみコント
ロールノードの電位の時間変化の割合を小さくすること
ができるため、出力トランジスタがオンするまでのロス
タイムの増加を抑えつつ、出力ノイズを低減させること
が可能となる。
【０１１６】また、上記第１の発明において、放電用ト
ランジスタのオン時に、電位検出手段によりコントロー
ルノードの電位が所定レベルまで低下したことが検出さ
れたときに、第３のトランジスタをオフするように臨時
用放電回路を構成することにより、電位検出手段により
コントロールノードの電位を直接検知することができ、
臨時用放電回路における放電動作の停止をコントロール
ノードの所定レベルで正確に行うことが可能となる。従
って、より的確にロスタイムの増加を抑えつつ、出力ノ
イズを低減させることが可能となる。
【０１１７】第２の発明によれば、前記第１の発明と同
様の効果を有する。
【０１１８】第３の発明によれば、第１または第２の出
力トランジスタがオンする期間中のみ、それぞれ第１ま
たは第２のコントロールノードの電位の時間変化の割合
を小さくすることができるため、第１または第２出力ト
ランジスタがオンするまでのロスタイムの増加を抑えつ
つ、出力ノイズを低減させることが可能となる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路の第１実施例に係る出
力段回路の概略構成を示すブロック図である。
【図２】図１に示す出力段回路の具体的な構成を示す回
路図である。
【図３】第１実施例の動作タイミングチャートである。
【図４】第１実施例の第１変形例を示す出力段回路の回
路図である。
【図５】第１実施例の第２変形例を示す出力段回路の回
路図である。
【図６】第１実施例の他の変形例を示す出力段回路の回
路図である。
【図７】第１実施例の他の変形例を示す出力段回路の回
路図である。
【図８】第１実施例の他の変形例を示す出力段回路の回
路図である。
【図９】本発明の半導体集積回路の第２実施例に係る出
力段回路の概略構成を示すブロック図である。
【図１０】図９に示す出力段回路の具体的な構成を示す
回路図である。
【図１１】第２実施例の動作タイミングチャートであ
る。
【図１２】本発明の半導体集積回路の第３実施例に係る
出力段回路の構成を示す回路図である。
【図１３】本発明の半導体集積回路の第４実施例に係る
出力段回路の構成を示す回路図である。
【図１４】従来の出力段回路の回路図である。
【図１５】従来の出力段回路からチップ内部を見たとき
の等価回路の回路図である。
【符号の説明】
１，６１ プリチャージ回路 ２ 放電用トランジスタ ３ 臨時用放電回路 ３ａ，６２ａ 第１のトランジスタ ３ｂ，３ｂ´，６２ｂ 論理ゲート（インバータ） ３ｃ，６２ｃ 第２のトランジスタ ３ｃ´ 第３のトランジスタ ３ｄ 電位検出手段（ＮＡＮＤゲート） ４，６４ 出力トランジスタ ６１ 充電用トランジスタ ６２ 臨時用充電回路 ７１ 昇圧回路 ＶＧ１，ＶＧ２ 第２の制御信号 ＶＣＣ 電源電位 Ｖｏ１，Ｖｏ２ コントロールノード ＶＡ，ＶＢ 第１の制御信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8234 27/088 Ｈ０３Ｋ 19/003 Ｚ Ｈ０１Ｌ 27/08 １０２ Ｊ

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 高電源ノードまたは低電源ノードと出力
    ノードとの間に接続され、コントロールノードの電位に
    基づいてオン／オフ制御される出力トランジスタと、前
    記コントロールノードと低電源ノードとの間に接続さ
    れ、第１の制御信号に基づきオン／オフ制御される放電
    用トランジスタとを有する半導体集積回路において、 前記放電用トランジスタのオン時に該放電用トランジス
    タと共働して前記コントロールノードを放電し、該コン
    トロールノードの電位が所定レベルまで低下したタイミ
    ングで、その放電動作を停止する臨時用放電回路を設け
    たことを特徴とする半導体集積回路。
  2. 【請求項２】 前記臨時用放電回路は、前記コントロー
    ルノードと低電源ノードとの間に直列接続された第１及
    び第２のトランジスタと、前記第１の制御信号を入力し
    て前記コントロールノードの電位が前記所定レベルまで
    低下したタイミングで第２の制御信号を出力する論理ゲ
    ートとを有し、 前記第１及び第２のトランジスタのいずれか一方は、前
    記第１の制御信号に基づいて前記放電用トランジスタと
    同時にオン／オフ制御され、 前記第１及び第２のトランジスタのいずれかの他方は、
    前記放電用トランジスタのオフ時にオン状態にあり、前
    記放電用トランジスタのオン時に前記第２の制御信号に
    よりオフするように構成したことを特徴とする請求項１
    記載の半導体集積回路。
  3. 【請求項３】 前記臨時用放電回路は、前記コントロー
    ルノードの電位を検出する電位検出手段と、前記コント
    ロールノードと低電源ノードとの間に接続され前記電位
    検出手段の出力に基づいてオン／オフ制御される第３の
    トランジスタとを有し、 前記放電用トランジスタのオン時に、前記電位検出手段
    により前記コントロールノードの電位が前記所定レベル
    まで低下したことが検出されたときに、前記第３のトラ
    ンジスタをオフするように構成したことを特徴とする請
    求項１記載の半導体集積回路。
  4. 【請求項４】 前記電位検出手段は、前記第１の制御信
    号と前記コントロールノードの電位とが入力されるＮＡ
    ＮＤゲートで構成したことを特徴とする請求項３記載の
    半導体集積回路。
  5. 【請求項５】 高電源ノードまたは低電源ノードと出力
    ノードとの間に接続され、コントロールノードの電位に
    基づいてオン／オフ制御される出力トランジスタと、高
    電源ノードと前記コントロールノードとの間に接続さ
    れ、第１の制御信号に基づいてオン／オフ制御される充
    電用トランジスタとを有する半導体集積回路において、 前記充電用トランジスタのオン時に該充電用トランジス
    タと共働して前記コントロールノードを充電し、該コン
    トロールノードの電位が所定レベルまで上昇したタイミ
    ングで、その充電動作を停止する臨時用充電回路を設け
    たことを特徴とする半導体集積回路。
  6. 【請求項６】 前記臨時用充電回路は、高電源ノードと
    前記コントロールノードとの間に直列接続された第１及
    び第２のトランジスタと、前記第１の制御信号を入力し
    て前記コントロールノードの電位が前記所定レベルまで
    上昇したタイミングで第２の制御信号を出力する論理ゲ
    ートとを有し、 前記第１及び第２のトランジスタのいずれか一方は、前
    記第１の制御信号に基づいて前記充電用トランジスタと
    同時にオン／オフ制御され、 前記第１及び第２のトランジスタのいずれかの他方は、
    前記充電用トランジスタのオフ時にオン状態にあり、前
    記充電用トランジスタのオン時に前記第２の制御信号に
    よりオフするように構成したことを特徴とする請求項５
    記載の半導体集積回路。
  7. 【請求項７】 前記論理ゲートは、前記第１の制御信号
    を反転して前記第２の制御信号を出力するインバータで
    あることを特徴とする請求項２または６記載の半導体集
    積回路。
  8. 【請求項８】 前記第１の制御信号を昇圧する昇圧回路
    を設け、該昇圧回路の出力側と前記コントロールノード
    との間に、前記充電用トランジスタを接続すると共に前
    記第１及び第２のトランジスタを直列接続したことを特
    徴とする請求項６記載の半導体集積回路。
  9. 【請求項９】 前記コントロールノード電位の前記所定
    レベルは、前記出力トランジスタの閾値レベルであるこ
    とを特徴とする請求項１乃至８のいずれか記載の半導体
    集積回路。
  10. 【請求項１０】 高電源ノードと出力ノードとの間に接
    続され、第１のコントロールノードの電位に基づいてオ
    ン／オフ制御される第１の出力トランジスタと、前記出
    力ノードと低電源ノードとの間に接続され、第２のコン
    トロールノードの電位に基づいて前記第１の出力トラン
    ジスタに対して相補的にオン／オフ制御される第２の出
    力トランジスタと、前記第１のコントロールノードと低
    電源ノードとの間に接続され、第１の制御信号に基づき
    オン／オフ制御される放電用トランジスタと、高電源ノ
    ードと前記第２のコントロールノードとの間に接続さ
    れ、第２の制御信号に基づいて前記放電用トランジスタ
    に対して相補的にオン／オフ制御される充電用トランジ
    スタとを有する半導体集積回路において、 前記放電用トランジスタのオン時に該放電用トランジス
    タと共働して前記第１のコントロールノードの電位を放
    電し、該第１のコントロールノードの電位が所定レベル
    まで低下したタイミングで、その放電動作を停止する臨
    時用放電回路と、 前記充電用トランジスタのオン時に該充電用トランジス
    タと共働して前記第２のコントロールノードを充電し、
    該第２のコントロールノードの電位が所定レベルまで上
    昇したタイミングで、その充電動作を停止する臨時用充
    電回路とを設けたことを特徴とする半導体集積回路。
  11. 【請求項１１】 前記第１のコントロールノードの電位
    の前記所定レベルは、前記第１の出力トランジスタの閾
    値レベルであり、前記第２のコントロールノードの電位
    の前記所定レベルは、前記第２の出力トランジスタの閾
    値レベルであることを特徴とする請求項１０記載の半導
    体集積回路。
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