JP4017250B2 - 安定したデータラッチ動作のためのｓｒａｍ及びその駆動方法 - Google Patents
安定したデータラッチ動作のためのｓｒａｍ及びその駆動方法 Download PDFInfo
- Publication number
- JP4017250B2 JP4017250B2 JP12495698A JP12495698A JP4017250B2 JP 4017250 B2 JP4017250 B2 JP 4017250B2 JP 12495698 A JP12495698 A JP 12495698A JP 12495698 A JP12495698 A JP 12495698A JP 4017250 B2 JP4017250 B2 JP 4017250B2
- Authority
- JP
- Japan
- Prior art keywords
- sram
- transistor
- driving
- control signal
- output terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
- G11C11/4125—Cells incorporating circuit means for protecting against loss of information
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関するもので、特にＳＲＡＭ（ＳＲＡＭ：Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に関するものであり、より詳しくは安定したデータラッチ動作のためのＳＲＡＭ及びその駆動方法に関する。
【０００２】
【従来の技術】
図１０に通常のＳＲＡＭセルが示されているが、図１０に示すように、駆動トランジスタ１０１、１０２のソース端には接地電圧（ＧＮＤ）が接続され、ドレイン端にはデータが貯蔵されるセルノード（ノード１（Ｎ１）、ノード２（Ｎ２））が接続される。そして、ワードライン（Ｗ／Ｌ）によりオン／オフが制御されるアクセストランジスタ１１１、１１２を通じてセルノードはデータアクセスラインであるビットライン（ＢＩＴ、＾ＢＩＴ（なお、＾ＢＩＴはＢＩＴの反転を表し、図中においてはＢＩＴの上にバーを付して記載している））に連結される。また、ＰＭＯＳトランジスタ１２１、１２２はセルノード（ノード１（Ｎ１）、ノード２（Ｎ２））に接続され、高負荷抵抗として動作する。
【０００３】
【発明が解決しようとする課題】
このような構成を有する従来のＳＲＡＭセルはつぎのような問題点がある。ビットライン（ＢＩＴ、＾ＢＩＴ）は電源電圧のレベルでプリチャージ（ｐｒｅｃｈａｒｇｅ）されているため、ワードライン（Ｗ／Ｌ）がイネーブル（ｅｎａｂｌｅ）されつつビットラインの正（＋）電荷がセルノードであるノード１（Ｎ１）、ノード２（Ｎ２）に流入され、ノード１、ノード２の電圧が上昇することになる。
【０００４】
この際、電源電圧が低いと、ハイセルノード（ノード１）の電圧が低くなるので、ローセルノード（ノード２）の駆動トランジスタ１０２に流れる電流量が減少してローセルノード（ノード２）の電圧がもっと上昇することになり、ローセルノード（ノード２）の電圧が高いとハイセルノード（ノード１）の駆動トランジスタ１０１を弱くターンオンさせ、ハイセルノード（ノード１）の電圧が高く維持されない。
【０００５】
これにより、二つのノード間（ノード１、ノード２）の電圧差が減少することになる。なお、低い温度では駆動トランジスタ１０１，１０２のしきい値電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）が上昇するため、上記の如き現象を加速させる。このことは、つまり低い電源電圧ではハイセルノードとローセルノードの電圧差が減少して、セルが雑音に極めて弱く、セル電流が減少してセルが全般的に不安定になることを指す。なお、セル電流が減少することにより、ビットラインに読み出されるセルデータの読出時間が遅延される短所がある。
【０００６】
図１１（ａ）および図１１（ｂ）は図１０に示すような従来のＳＲＡＭセルの過渡電圧解析図（ｔｒａｎｓｉｅｎｔ ｖｏｌｔａｇｅ ａｎａｌｙｓｉｓ）であって、図１１（ａ）は電源電圧Ｖｃｃが２．５Ｖである場合を、図１１（ｂ）は電源電圧Ｖｃｃが２．０Ｖである場合をシミュレーション（ｓｉｍｕｌａｔｉｏｎ）したものである。図１１（ａ）より、電源電圧Ｖｃｃが２．５Ｖである場合、ノード１、ノード２の二つのセルノード間の電圧差（ΔＶ）は１．３１Ｖである。また、図１１（ｂ）より、電源電圧Ｖｃｃが２Ｖである場合、ノード１、ノード２の二つのセルノード間の電圧差（ΔＶ）は０．４５Ｖである。すなわち、電源電圧Ｖｃｃが低いほど二つのセルノード間の電圧差は少ないことが分かる。
【０００７】
ＳＲＡＭの電源電圧は５Ｖから３．３Ｖに、３．３Ｖから２．２Ｖに段々と低い電源電圧を使用する趨勢であるが、上述したように、電源電圧が低くなれば、セルでのデータラッチ（ｌａｔｃｈ）が不安定となる問題点があった。
【０００８】
本発明は、このような従来の問題点に鑑みてなされたものであって、より低い電源電圧（Ｖｃｃ）を使用するＳＲＡＭのセルがより安定した確実なデータラッチ動作がなされるようにするＳＲＡＭ及びその駆動方法を提供することを目的としている。
【０００９】
【課題を解決するための手段】
本発明は、上記課題を解決するために、駆動トランジスタ及びアクセストランジスタを含む単位セルを備えたＳＲＡＭにおいて、前記ＳＲＡＭの読み出しサイクルで前記単位セルに接続されたワードラインがイネーブルされる間に前記駆動トランジスタのソースを負電圧で駆動し、その他は前記駆動トランジスタのソースを接地電圧で駆動する駆動手段を備える。
【００１０】
そして、前記駆動手段が、前記駆動トランジスタのソースに接続された出力端と、前記ＳＲＡＭの読み出しサイクルにおいて、アドレス入力信号がアドレスバッファ及びアドレストランジションディテクタを順に通過して生成された第１の制御信号、データ入力信号がデータバッファ及びデータトランジションディテクタを順に通過して生成された第２の制御信号、及びＰＷＬ信号発生器に前記第１の制御信号及び第２の制御信号を通過させて生成された第３の制御信号に応じて、前記単位セルに接続されたワードラインがイネーブルされたか否かを判別して、前記ＳＲＡＭが読み出しサイクルで前記ワードラインがイネーブルされた場合、その出力を論理レベルハイからローに遷移させる論理回路部と、前記論理回路部の出力に応じ、前記ＳＲＡＭが読み出しサイクルで、前記ワードラインがイネーブルされた場合ではない時に、前記出力端を接地電圧ヘ放電させる放電手段と、前記論理回路部と前記出力端を接続するキャパシタンス提供手段とを備える。
【００１１】
又、前記駆動手段が、前記単位セルに電源が印加された初期状態に前記出力端の電圧レベルを自己のしきい値電圧とする第１ＭＯＳトランジスタをさらに備え、前記論理回路部が、前記多数の制御信号が入力される第１ナンドゲートと、前記第１ナンドゲートの出力の反転信号とその遅延信号が入力される第２ナンドゲートと、前記第２ナンドゲートの出力をバッファリングして前記キャパシタンス提供手段へ出力するバッファリング部を備え、前記放電手段が、前記出力端と接地電源端との間に接続され、ターンオンの際、前記出力端を接地電圧に放電させる第２ＭＯＳトランジスタと、前記遅延信号により制御され前記第２ＭＯＳトランジスタのオン／オフを制御する第３ＭＯＳトランジスタ及び第４ＭＯＳトランジスタを備え、前記キャパシタンス提供手段が、前記バッファリング部の出力端にソース及びドレインが接続され、前記出力端にゲートが接続された第５ＭＯＳトランジスタからなる。
【００１２】
そして、駆動トランジスタ及びアクセストランジスタを含む単位セルを備えたＳＲＡＭにおいて、前記ＳＲＡＭの読み出しサイクルで前記単位セルに接続されたワードラインがイネーブルされる間に前記駆動トランジスタのソースと前記駆動トランジスタを含むウェルと前記アクセストランジスタを含むウェルとの夫々を負電圧で駆動し、その他は前記駆動トランジスタのソースと、前記駆動トランジスタを含むウェルと、前記アクセストランジスタを含むウェルとの夫々を接地電圧で駆動する駆動手段を備える。
【００１３】
さらに、駆動トランジスタ及びアクセストランジスタを含む単位セルを備えたＳＲＡＭの駆動方法において、低い動作電圧での安定されたデータラッチ動作のために、前記ＳＲＡＭの読み出しサイクルで前記単位セルに接続されたワードラインがイネーブルされる間に、前記駆動トランジスタのソースを負電圧で駆動し、その他は前記駆動トランジスタのソースを接地電圧で駆動する。
【００１４】
【発明の実施の形態】
以下、本発明の望ましい実施形態を添付の図を参照してより詳しく説明する。
図１は本発明のー実施形態に係るＳＲＡＭセル回路図であって、従来のＳＲＡＭ回路と異なる点は駆動トランジスタ３０１、３０２のソースが接地電圧に接続されずに、負電圧又は接地電圧を発生する負電圧駆動部３００に接続されていることである。負電圧駆動部３００は読み出しサイクル（ｒｅａｄ ｃｙｃｌｅ）でワードライン（Ｗ／Ｌ）がイネーブルされた時のみに駆動トランジスタ３０１、３０２のソース側を負電圧で駆動し、その他の動作では駆動トランジスタ３０１、３０２のソース側に接地電圧を供給する。
【００１５】
図２は図１の負電圧駆動部３００の例を示す回路図であって、図２に示すように、負電圧駆動部３００は読み出しサイクルでワードライン（Ｗ／Ｌ）がイネーブルされた時のみに駆動トランジスタ３０１、３０２のソース側を負電圧で駆動し、その他の動作では駆動トランジスタ３０１、３０２のソース側に接地電圧を供給するために、すなわち、そのタイミングを合わせるために従来のＳＲＡＭで使用されている制御信号（ＰＷＬ，ＰＥＱＢ，ＤＥＱＢ）を組み合わせて負電圧又は接地電圧を発生している。
【００１６】
図２に示した負電圧駆動部３００についての具体的な説明をする前に、図３に基づいて各制御信号（ＰＷＬ，ＰＥＱＢ，ＤＥＱＢ）について調べてみる。
【００１７】
まず、制御信号“ＰＥＱＢ”はアドレス入力信号がアドレスバッファ５０１及びアドレストランジションディテクタ（ａｄｄｒｅｓｓ ｔｒａｎｓｉｔｉｏｎｄｅｔｅｃｔｏｒ）５０２を順に通過して生成された信号であり、制御信号“ＤＥＱＢ”はデータ入力信号がデータバッファ５１１及びデータトランジションディテクタ（ｄａｔａ ｔｒａｎｓｉｔｉｏｎ ｄｅｔｅｃｔｏｒ）５１２を順に通過して生成された信号であり、ＰＷＬ（Ｐｕｌｓｅｄ Ｗｏｒｄ Ｌｉｎｅ）はＰＥＱＢとＤＥＱＢがＰＷＬ発生器５０３を通過して生成された信号である。
【００１８】
負電圧駆動部５０４はこのような制御信号ＰＷＬ，ＰＥＱＢ，ＤＥＱＢが入力されて駆動するが、図２を参照してその細部的な構成を調べてみると、制御信号ＰＷＬ，ＰＥＱＢ，ＤＥＱＢを入力とする第１ナンドゲート４６５と、第１ナンドゲート４６５の出力の反転信号とその出力を遅延させ反転した信号を入力とする第２ナンドゲート４７０と、第２ナンドゲート４７０の出力をバッファリングするバッファリング部４７２と、そのソース、ドレイン及び基板（Ｎ−ｓｕｂ）がバッファリング部４７２の出力に共に繋がってキャパシタとして動作するＰＭＯＳトランジスタ４２１と、そのゲートに繋がった出力端ノードと接地電源端との間に接続され、ターンオンの際、出力端ノードの電圧を接地電圧レベルに放電させるＮＭＯＳトランジスタ４１２と、ＳＲＡＭセルに電源が印加された初期状態の出力端ノードの電圧レベルが自己のしきい値電圧になるように出力端ノードと接地電源端にダイオード接続された（ｄｉｏｄｅ−ｃｏｐｌｅｄ）ＰＭＯＳトランジスタ４２３と、第１ナンドゲート４６５の出力が一定時間遅延され反転された信号を入力信号としてＮＭＯＳトランジスタ４１２のオン／オフを制御するＰＭＯＳトランジスタ４２２及びＮＭＯＳトランジスタ４１１を含む。
【００１９】
上記のような構成を有する負電圧駆動部３００の動作は次の通りである。
【００２０】
制御信号ＰＥＱＢとＤＥＱＢ及びＰＷＬが入力される第１ナンドゲート４６５は制御信号ＰＥＱＢ，ＤＥＱＢ，ＰＷＬの３つの信号のうちのいずれか１つでも論理レベル“ロー”である場合、その出力が“ハイ”となって、ＮＭＯＳトランジスタ４１１がターンオフされ、ＰＭＯＳトランジスタ４２２がターンオンされ、ＮＭＯＳトランジスタ４１２がターンオンされ、結局出力端ノードには接地電圧が出力される。一方、制御信号ＰＥＱＢ，ＤＥＱＢ，ＰＷＬがすべて論理レベル“ハイ”であると、ＮＭＯＳトランジスタ４１２がターンオフされ、出力端ノードはバッファリング部４７２の出力端が論理レベル“ハイ”から“ロー”に変わるにつれ接地電圧から負電圧に変わることになる。
【００２１】
結局、制御信号ＰＥＱＢ，ＤＥＱＢ，ＰＷＬがすべて論理レベル“ハイ”である場合、すなわち読み出しサイクルでもワードラインがイネーブルされた場合にのみ、負電圧駆動部３００は負電圧を出力してＳＲＡＭセルの駆動トランジスタ３０１，３０２のソース側を駆動し、かつその他の状態では駆動トランジスタ３０１，３０２のソース側を接地電圧で駆動することになる。
【００２２】
図４（ａ）、図４（ｂ）は負電圧駆動部３００のタイミング図である。図を参照すると、図４（ａ）のように、アドレスのみ変わりデータが固定する場合、制御信号ＤＥＱＢは論理レベル“ハイ”を維持し、図３及び図２のような経路を経て負電圧６３７が生成される。また、図４（ｂ）のように、アドレスとデータとが共に変わる場合も同じく負電圧６３７が生成される。
【００２３】
図５及び図６は負電圧駆動部３００の過渡電圧解析図を示したもので、負電圧が生成された時の電圧レベル６４５（図５参照）および７４５（図６参照）が分かりうる。
【００２４】
図７は図１に示されたＳＲＡＭセル回路のラッチ−アップ問題を示した概念的断面図である。図を参照すると、図１でセルノード（ノード１、ノード２）の電位を低めるために駆動トランジスタ３０１、３０２のソースのみを負電圧で駆動することになると、ソース−基板（Ｐ−ｓｕｂ）の接合に順方向バイアスが加わることになるため、寄生（ｐａｒａｓｉｔｅ）ＰＮＰ−ＢＪＴ（ＢＩＰＯＬＡＲＪＵＮＣＴＩＯＮ ＴＲＡＮＳＩＳＴＯＲ）９３３と、寄生ＮＰＮ−ＢＪＴ９４４によりラッチ−アップ現象（ＰＮＰ−ＢＪＴ９３３とＮＰＮ−ＢＪＴ９４４が同時にオンする現象）が発生しうる。
【００２５】
従って、これを防ぐために、本発明の他の実施形態ではＳＲＡＭセルの駆動トランジスタとアクセストランジスタの基板を駆動トランジスタのソースのように負電圧又は接地電圧で駆動するようにしている。これを図８に基づいて説明する。図８を参照すると、駆動トランジスタ３０１及び３０２のソース側とともに、駆動トランジスタ３０１及び３０２とアクセストランジスタ３１１及び３１２の基板（Ｐ−ｓｕｂ）が負電圧駆動部３００（図２参照）に接続されているので、ＳＲＡＭが読み出しサイクルでかつワードラインがイネーブルされた時のみに駆動トランジスタ３０１及び３０２のソース側とともに、駆動トランジスタ３０１及び３０２とアクセストランジスタ３１１及び３１２の基板（Ｐ−ｓｕｂ）が負電圧で駆動され、その他の場合は接地電圧で駆動されることになる。
【００２６】
図９（ａ）、図９（ｂ）は図８に示したＳＲＡＭセル回路の過渡電圧解析図である。図を参照すると、読み出しサイクルで二つのセルノード間の差はＶｃｃが２．５Ｖ（図９（ａ）参照）では１．４９Ｖであり、Ｖｃｃが２Ｖ（図９（ｂ）参照）では０．８７Ｖであることが分かる。図９（ａ）（ｂ）と図１１（ａ）（ｂ）を夫々比べると、読み出しサイクルでハイセルノードとローセルノードの電圧差はＶｃｃが２．５Ｖで１．３１Ｖから１．４９Ｖに０．１８Ｖ程度増加し、Ｖｃｃが２Ｖでは０．４５Ｖから０．８７Ｖに０．４２Ｖ程度増加した。なお、ビットラインの変化の差はＶｃｃが２．５Ｖでは０．６Ｖから０．９７Ｖに０．３７Ｖ程度増加し、Ｖｃｃが２Ｖでは０．０６Ｖから０．６Ｖに０．５４Ｖ程度増加した。
【００２７】
【発明の効果】
上述したように、本発明はＳＲＡＭセルの駆動トランジスタ３０１，３０２のソースを３種の制御信号を組み合わせた制御信号により選択的に負電圧で駆動して低い電源電圧を使用するＳＲＡＭでより安定した確実なデータラッチ動作が遂行できる。
【００２８】
なお、本発明は上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で様々に変更可能である。
【図面の簡単な説明】
【図１】 本発明のー実施形態のＳＲＡＭセルの回路図である。
【図２】 図１の負電圧駆動部の一例を示す回路図である。
【図３】 負電圧駆動部の各制御信号の経路に関するブロック図である。
【図４】 負電圧駆動部のタイミング図である。
【図５】 負電圧駆動部の過渡電圧解析図である。
【図６】 負電圧駆動部の過渡電圧解析図である。
【図７】 図１に示した回路のラッチ−アップ問題を示す概念的断面図である。
【図８】 本発明の他の実施形態に係るＳＲＡＭセルの回路図である。
【図９】 図８のＳＲＡＭセル回路の過渡電圧解析図である。
【図１０】 従来のＳＲＡＭセルの回路図である。
【図１１】 従来のＳＲＡＭセルの過渡電圧解析図である。
【符号の説明】
３００…負電圧駆動部、３０１…駆動トランジスタ、３０２…駆動トランジスタ、３１１…アクセストランジスタ、３１２…アクセストランジスタ、３２１…ＰＭＯＳトランジスタ、３２２…ＰＭＯＳトランジスタ、ＢＩＴ，＾ＢＩＴ…ビットライン、Ｗ／Ｌ…ワードライン、Ｎ１，Ｎ２…セルノード
【発明の属する技術分野】
本発明は半導体メモリ装置に関するもので、特にＳＲＡＭ（ＳＲＡＭ：Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に関するものであり、より詳しくは安定したデータラッチ動作のためのＳＲＡＭ及びその駆動方法に関する。
【０００２】
【従来の技術】
図１０に通常のＳＲＡＭセルが示されているが、図１０に示すように、駆動トランジスタ１０１、１０２のソース端には接地電圧（ＧＮＤ）が接続され、ドレイン端にはデータが貯蔵されるセルノード（ノード１（Ｎ１）、ノード２（Ｎ２））が接続される。そして、ワードライン（Ｗ／Ｌ）によりオン／オフが制御されるアクセストランジスタ１１１、１１２を通じてセルノードはデータアクセスラインであるビットライン（ＢＩＴ、＾ＢＩＴ（なお、＾ＢＩＴはＢＩＴの反転を表し、図中においてはＢＩＴの上にバーを付して記載している））に連結される。また、ＰＭＯＳトランジスタ１２１、１２２はセルノード（ノード１（Ｎ１）、ノード２（Ｎ２））に接続され、高負荷抵抗として動作する。
【０００３】
【発明が解決しようとする課題】
このような構成を有する従来のＳＲＡＭセルはつぎのような問題点がある。ビットライン（ＢＩＴ、＾ＢＩＴ）は電源電圧のレベルでプリチャージ（ｐｒｅｃｈａｒｇｅ）されているため、ワードライン（Ｗ／Ｌ）がイネーブル（ｅｎａｂｌｅ）されつつビットラインの正（＋）電荷がセルノードであるノード１（Ｎ１）、ノード２（Ｎ２）に流入され、ノード１、ノード２の電圧が上昇することになる。
【０００４】
この際、電源電圧が低いと、ハイセルノード（ノード１）の電圧が低くなるので、ローセルノード（ノード２）の駆動トランジスタ１０２に流れる電流量が減少してローセルノード（ノード２）の電圧がもっと上昇することになり、ローセルノード（ノード２）の電圧が高いとハイセルノード（ノード１）の駆動トランジスタ１０１を弱くターンオンさせ、ハイセルノード（ノード１）の電圧が高く維持されない。
【０００５】
これにより、二つのノード間（ノード１、ノード２）の電圧差が減少することになる。なお、低い温度では駆動トランジスタ１０１，１０２のしきい値電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）が上昇するため、上記の如き現象を加速させる。このことは、つまり低い電源電圧ではハイセルノードとローセルノードの電圧差が減少して、セルが雑音に極めて弱く、セル電流が減少してセルが全般的に不安定になることを指す。なお、セル電流が減少することにより、ビットラインに読み出されるセルデータの読出時間が遅延される短所がある。
【０００６】
図１１（ａ）および図１１（ｂ）は図１０に示すような従来のＳＲＡＭセルの過渡電圧解析図（ｔｒａｎｓｉｅｎｔ ｖｏｌｔａｇｅ ａｎａｌｙｓｉｓ）であって、図１１（ａ）は電源電圧Ｖｃｃが２．５Ｖである場合を、図１１（ｂ）は電源電圧Ｖｃｃが２．０Ｖである場合をシミュレーション（ｓｉｍｕｌａｔｉｏｎ）したものである。図１１（ａ）より、電源電圧Ｖｃｃが２．５Ｖである場合、ノード１、ノード２の二つのセルノード間の電圧差（ΔＶ）は１．３１Ｖである。また、図１１（ｂ）より、電源電圧Ｖｃｃが２Ｖである場合、ノード１、ノード２の二つのセルノード間の電圧差（ΔＶ）は０．４５Ｖである。すなわち、電源電圧Ｖｃｃが低いほど二つのセルノード間の電圧差は少ないことが分かる。
【０００７】
ＳＲＡＭの電源電圧は５Ｖから３．３Ｖに、３．３Ｖから２．２Ｖに段々と低い電源電圧を使用する趨勢であるが、上述したように、電源電圧が低くなれば、セルでのデータラッチ（ｌａｔｃｈ）が不安定となる問題点があった。
【０００８】
本発明は、このような従来の問題点に鑑みてなされたものであって、より低い電源電圧（Ｖｃｃ）を使用するＳＲＡＭのセルがより安定した確実なデータラッチ動作がなされるようにするＳＲＡＭ及びその駆動方法を提供することを目的としている。
【０００９】
【課題を解決するための手段】
本発明は、上記課題を解決するために、駆動トランジスタ及びアクセストランジスタを含む単位セルを備えたＳＲＡＭにおいて、前記ＳＲＡＭの読み出しサイクルで前記単位セルに接続されたワードラインがイネーブルされる間に前記駆動トランジスタのソースを負電圧で駆動し、その他は前記駆動トランジスタのソースを接地電圧で駆動する駆動手段を備える。
【００１０】
そして、前記駆動手段が、前記駆動トランジスタのソースに接続された出力端と、前記ＳＲＡＭの読み出しサイクルにおいて、アドレス入力信号がアドレスバッファ及びアドレストランジションディテクタを順に通過して生成された第１の制御信号、データ入力信号がデータバッファ及びデータトランジションディテクタを順に通過して生成された第２の制御信号、及びＰＷＬ信号発生器に前記第１の制御信号及び第２の制御信号を通過させて生成された第３の制御信号に応じて、前記単位セルに接続されたワードラインがイネーブルされたか否かを判別して、前記ＳＲＡＭが読み出しサイクルで前記ワードラインがイネーブルされた場合、その出力を論理レベルハイからローに遷移させる論理回路部と、前記論理回路部の出力に応じ、前記ＳＲＡＭが読み出しサイクルで、前記ワードラインがイネーブルされた場合ではない時に、前記出力端を接地電圧ヘ放電させる放電手段と、前記論理回路部と前記出力端を接続するキャパシタンス提供手段とを備える。
【００１１】
又、前記駆動手段が、前記単位セルに電源が印加された初期状態に前記出力端の電圧レベルを自己のしきい値電圧とする第１ＭＯＳトランジスタをさらに備え、前記論理回路部が、前記多数の制御信号が入力される第１ナンドゲートと、前記第１ナンドゲートの出力の反転信号とその遅延信号が入力される第２ナンドゲートと、前記第２ナンドゲートの出力をバッファリングして前記キャパシタンス提供手段へ出力するバッファリング部を備え、前記放電手段が、前記出力端と接地電源端との間に接続され、ターンオンの際、前記出力端を接地電圧に放電させる第２ＭＯＳトランジスタと、前記遅延信号により制御され前記第２ＭＯＳトランジスタのオン／オフを制御する第３ＭＯＳトランジスタ及び第４ＭＯＳトランジスタを備え、前記キャパシタンス提供手段が、前記バッファリング部の出力端にソース及びドレインが接続され、前記出力端にゲートが接続された第５ＭＯＳトランジスタからなる。
【００１２】
そして、駆動トランジスタ及びアクセストランジスタを含む単位セルを備えたＳＲＡＭにおいて、前記ＳＲＡＭの読み出しサイクルで前記単位セルに接続されたワードラインがイネーブルされる間に前記駆動トランジスタのソースと前記駆動トランジスタを含むウェルと前記アクセストランジスタを含むウェルとの夫々を負電圧で駆動し、その他は前記駆動トランジスタのソースと、前記駆動トランジスタを含むウェルと、前記アクセストランジスタを含むウェルとの夫々を接地電圧で駆動する駆動手段を備える。
【００１３】
さらに、駆動トランジスタ及びアクセストランジスタを含む単位セルを備えたＳＲＡＭの駆動方法において、低い動作電圧での安定されたデータラッチ動作のために、前記ＳＲＡＭの読み出しサイクルで前記単位セルに接続されたワードラインがイネーブルされる間に、前記駆動トランジスタのソースを負電圧で駆動し、その他は前記駆動トランジスタのソースを接地電圧で駆動する。
【００１４】
【発明の実施の形態】
以下、本発明の望ましい実施形態を添付の図を参照してより詳しく説明する。
図１は本発明のー実施形態に係るＳＲＡＭセル回路図であって、従来のＳＲＡＭ回路と異なる点は駆動トランジスタ３０１、３０２のソースが接地電圧に接続されずに、負電圧又は接地電圧を発生する負電圧駆動部３００に接続されていることである。負電圧駆動部３００は読み出しサイクル（ｒｅａｄ ｃｙｃｌｅ）でワードライン（Ｗ／Ｌ）がイネーブルされた時のみに駆動トランジスタ３０１、３０２のソース側を負電圧で駆動し、その他の動作では駆動トランジスタ３０１、３０２のソース側に接地電圧を供給する。
【００１５】
図２は図１の負電圧駆動部３００の例を示す回路図であって、図２に示すように、負電圧駆動部３００は読み出しサイクルでワードライン（Ｗ／Ｌ）がイネーブルされた時のみに駆動トランジスタ３０１、３０２のソース側を負電圧で駆動し、その他の動作では駆動トランジスタ３０１、３０２のソース側に接地電圧を供給するために、すなわち、そのタイミングを合わせるために従来のＳＲＡＭで使用されている制御信号（ＰＷＬ，ＰＥＱＢ，ＤＥＱＢ）を組み合わせて負電圧又は接地電圧を発生している。
【００１６】
図２に示した負電圧駆動部３００についての具体的な説明をする前に、図３に基づいて各制御信号（ＰＷＬ，ＰＥＱＢ，ＤＥＱＢ）について調べてみる。
【００１７】
まず、制御信号“ＰＥＱＢ”はアドレス入力信号がアドレスバッファ５０１及びアドレストランジションディテクタ（ａｄｄｒｅｓｓ ｔｒａｎｓｉｔｉｏｎｄｅｔｅｃｔｏｒ）５０２を順に通過して生成された信号であり、制御信号“ＤＥＱＢ”はデータ入力信号がデータバッファ５１１及びデータトランジションディテクタ（ｄａｔａ ｔｒａｎｓｉｔｉｏｎ ｄｅｔｅｃｔｏｒ）５１２を順に通過して生成された信号であり、ＰＷＬ（Ｐｕｌｓｅｄ Ｗｏｒｄ Ｌｉｎｅ）はＰＥＱＢとＤＥＱＢがＰＷＬ発生器５０３を通過して生成された信号である。
【００１８】
負電圧駆動部５０４はこのような制御信号ＰＷＬ，ＰＥＱＢ，ＤＥＱＢが入力されて駆動するが、図２を参照してその細部的な構成を調べてみると、制御信号ＰＷＬ，ＰＥＱＢ，ＤＥＱＢを入力とする第１ナンドゲート４６５と、第１ナンドゲート４６５の出力の反転信号とその出力を遅延させ反転した信号を入力とする第２ナンドゲート４７０と、第２ナンドゲート４７０の出力をバッファリングするバッファリング部４７２と、そのソース、ドレイン及び基板（Ｎ−ｓｕｂ）がバッファリング部４７２の出力に共に繋がってキャパシタとして動作するＰＭＯＳトランジスタ４２１と、そのゲートに繋がった出力端ノードと接地電源端との間に接続され、ターンオンの際、出力端ノードの電圧を接地電圧レベルに放電させるＮＭＯＳトランジスタ４１２と、ＳＲＡＭセルに電源が印加された初期状態の出力端ノードの電圧レベルが自己のしきい値電圧になるように出力端ノードと接地電源端にダイオード接続された（ｄｉｏｄｅ−ｃｏｐｌｅｄ）ＰＭＯＳトランジスタ４２３と、第１ナンドゲート４６５の出力が一定時間遅延され反転された信号を入力信号としてＮＭＯＳトランジスタ４１２のオン／オフを制御するＰＭＯＳトランジスタ４２２及びＮＭＯＳトランジスタ４１１を含む。
【００１９】
上記のような構成を有する負電圧駆動部３００の動作は次の通りである。
【００２０】
制御信号ＰＥＱＢとＤＥＱＢ及びＰＷＬが入力される第１ナンドゲート４６５は制御信号ＰＥＱＢ，ＤＥＱＢ，ＰＷＬの３つの信号のうちのいずれか１つでも論理レベル“ロー”である場合、その出力が“ハイ”となって、ＮＭＯＳトランジスタ４１１がターンオフされ、ＰＭＯＳトランジスタ４２２がターンオンされ、ＮＭＯＳトランジスタ４１２がターンオンされ、結局出力端ノードには接地電圧が出力される。一方、制御信号ＰＥＱＢ，ＤＥＱＢ，ＰＷＬがすべて論理レベル“ハイ”であると、ＮＭＯＳトランジスタ４１２がターンオフされ、出力端ノードはバッファリング部４７２の出力端が論理レベル“ハイ”から“ロー”に変わるにつれ接地電圧から負電圧に変わることになる。
【００２１】
結局、制御信号ＰＥＱＢ，ＤＥＱＢ，ＰＷＬがすべて論理レベル“ハイ”である場合、すなわち読み出しサイクルでもワードラインがイネーブルされた場合にのみ、負電圧駆動部３００は負電圧を出力してＳＲＡＭセルの駆動トランジスタ３０１，３０２のソース側を駆動し、かつその他の状態では駆動トランジスタ３０１，３０２のソース側を接地電圧で駆動することになる。
【００２２】
図４（ａ）、図４（ｂ）は負電圧駆動部３００のタイミング図である。図を参照すると、図４（ａ）のように、アドレスのみ変わりデータが固定する場合、制御信号ＤＥＱＢは論理レベル“ハイ”を維持し、図３及び図２のような経路を経て負電圧６３７が生成される。また、図４（ｂ）のように、アドレスとデータとが共に変わる場合も同じく負電圧６３７が生成される。
【００２３】
図５及び図６は負電圧駆動部３００の過渡電圧解析図を示したもので、負電圧が生成された時の電圧レベル６４５（図５参照）および７４５（図６参照）が分かりうる。
【００２４】
図７は図１に示されたＳＲＡＭセル回路のラッチ−アップ問題を示した概念的断面図である。図を参照すると、図１でセルノード（ノード１、ノード２）の電位を低めるために駆動トランジスタ３０１、３０２のソースのみを負電圧で駆動することになると、ソース−基板（Ｐ−ｓｕｂ）の接合に順方向バイアスが加わることになるため、寄生（ｐａｒａｓｉｔｅ）ＰＮＰ−ＢＪＴ（ＢＩＰＯＬＡＲＪＵＮＣＴＩＯＮ ＴＲＡＮＳＩＳＴＯＲ）９３３と、寄生ＮＰＮ−ＢＪＴ９４４によりラッチ−アップ現象（ＰＮＰ−ＢＪＴ９３３とＮＰＮ−ＢＪＴ９４４が同時にオンする現象）が発生しうる。
【００２５】
従って、これを防ぐために、本発明の他の実施形態ではＳＲＡＭセルの駆動トランジスタとアクセストランジスタの基板を駆動トランジスタのソースのように負電圧又は接地電圧で駆動するようにしている。これを図８に基づいて説明する。図８を参照すると、駆動トランジスタ３０１及び３０２のソース側とともに、駆動トランジスタ３０１及び３０２とアクセストランジスタ３１１及び３１２の基板（Ｐ−ｓｕｂ）が負電圧駆動部３００（図２参照）に接続されているので、ＳＲＡＭが読み出しサイクルでかつワードラインがイネーブルされた時のみに駆動トランジスタ３０１及び３０２のソース側とともに、駆動トランジスタ３０１及び３０２とアクセストランジスタ３１１及び３１２の基板（Ｐ−ｓｕｂ）が負電圧で駆動され、その他の場合は接地電圧で駆動されることになる。
【００２６】
図９（ａ）、図９（ｂ）は図８に示したＳＲＡＭセル回路の過渡電圧解析図である。図を参照すると、読み出しサイクルで二つのセルノード間の差はＶｃｃが２．５Ｖ（図９（ａ）参照）では１．４９Ｖであり、Ｖｃｃが２Ｖ（図９（ｂ）参照）では０．８７Ｖであることが分かる。図９（ａ）（ｂ）と図１１（ａ）（ｂ）を夫々比べると、読み出しサイクルでハイセルノードとローセルノードの電圧差はＶｃｃが２．５Ｖで１．３１Ｖから１．４９Ｖに０．１８Ｖ程度増加し、Ｖｃｃが２Ｖでは０．４５Ｖから０．８７Ｖに０．４２Ｖ程度増加した。なお、ビットラインの変化の差はＶｃｃが２．５Ｖでは０．６Ｖから０．９７Ｖに０．３７Ｖ程度増加し、Ｖｃｃが２Ｖでは０．０６Ｖから０．６Ｖに０．５４Ｖ程度増加した。
【００２７】
【発明の効果】
上述したように、本発明はＳＲＡＭセルの駆動トランジスタ３０１，３０２のソースを３種の制御信号を組み合わせた制御信号により選択的に負電圧で駆動して低い電源電圧を使用するＳＲＡＭでより安定した確実なデータラッチ動作が遂行できる。
【００２８】
なお、本発明は上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で様々に変更可能である。
【図面の簡単な説明】
【図１】 本発明のー実施形態のＳＲＡＭセルの回路図である。
【図２】 図１の負電圧駆動部の一例を示す回路図である。
【図３】 負電圧駆動部の各制御信号の経路に関するブロック図である。
【図４】 負電圧駆動部のタイミング図である。
【図５】 負電圧駆動部の過渡電圧解析図である。
【図６】 負電圧駆動部の過渡電圧解析図である。
【図７】 図１に示した回路のラッチ−アップ問題を示す概念的断面図である。
【図８】 本発明の他の実施形態に係るＳＲＡＭセルの回路図である。
【図９】 図８のＳＲＡＭセル回路の過渡電圧解析図である。
【図１０】 従来のＳＲＡＭセルの回路図である。
【図１１】 従来のＳＲＡＭセルの過渡電圧解析図である。
【符号の説明】
３００…負電圧駆動部、３０１…駆動トランジスタ、３０２…駆動トランジスタ、３１１…アクセストランジスタ、３１２…アクセストランジスタ、３２１…ＰＭＯＳトランジスタ、３２２…ＰＭＯＳトランジスタ、ＢＩＴ，＾ＢＩＴ…ビットライン、Ｗ／Ｌ…ワードライン、Ｎ１，Ｎ２…セルノード
Claims (12)
- 駆動トランジスタ及びアクセストランジスタを含む単位セルを備えたＳＲＡＭにおいて、
前記ＳＲＡＭの読み出しサイクルで前記単位セルに接続されたワードラインがイネーブルされる間に前記駆動トランジスタのソースを負電圧で駆動し、その他は前記駆動トランジスタのソースを接地電圧で駆動する駆動手段を備えてなり、前記駆動手段は、
前記駆動トランジスタのソースに接続された出力端と、
前記ＳＲＡＭの読み出しサイクルにおいて、アドレス入力信号がアドレスバッファ及びアドレストランジションディテクタを順に通過して生成された第１の制御信号、データ入力信号がデータバッファ及びデータトランジションディテクタを順に通過して生成された第２の制御信号、及びＰＷＬ信号発生器に前記第１の制御信号及び第２の制御信号を通過させて生成された第３の制御信号に応じて、前記単位セルに接続されたワードラインがイネーブルされたか否かを判別して、前記ワードラインがイネーブルされた場合、その出力を論理レベルハイからローに遷移させる論理回路部と、
前記論理回路部の出力に応じ、前記ＳＲＡＭが読み出しサイクルで、前記ワードラインがイネーブルされた場合ではない時に、前記出力端を接地電圧ヘ放電させる放電手段と、
前記論理回路部と前記出力端を接続するキャパシタンス提供手段とを備えることを特徴とするＳＲＡＭ。 - 前記駆動手段が、前記単位セルに電源が印加された初期状態に前記出力端の電圧レベルを自己のしきい値電圧とする第１ＭＯＳトランジスタをさらに備えることを特徴とする請求項１に記載のＳＲＡＭ。
- 前記論理回路部が、前記多数の制御信号が入力される第１ナンドゲートと、前記第１ナンドゲートの出力の反転信号とその遅延信号が入力される第２ナンドゲートと、前記第２ナンドゲートの出力をバッファリングして前記キャパシタンス提供手段へ出力するバッファリング部を備えることを特徴とする請求項１または請求項２に記載のＳＲＡＭ。
- 前記放電手段が、前記出力端と接地電源端との間に接続され、ターンオンの際、前記出力端を接地電圧に放電させる第２ＭＯＳトランジスタと、前記遅延信号により制御され前記第２ＭＯＳトランジスタのオン／オフを制御する第３ＭＯＳトランジスタ及び第４ＭＯＳトランジスタを備えることを特徴とする請求項３に記載のＳＲＡＭ。
- 前記キャパシタンス提供手段が、前記バッファリング部の出力端にソース及びドレインが接続され、前記出力端にゲートが接続された第５ＭＯＳトランジスタからなることを特徴とする請求項３または請求項４に記載のＳＲＡＭ。
- 駆動トランジスタ及びアクセストランジスタを含む単位セルを備えたＳＲＡＭにおいて、
前記ＳＲＡＭの読み出しサイクルで前記単位セルに接続されたワードラインがイネーブルされる間に前記駆動トランジスタのソースと前記駆動トランジスタを含むウェルと前記アクセストランジスタを含むウェルとの夫々を負電圧で駆動し、その他は前記駆動トランジスタのソースと前記駆動トランジスタを含むウェルと前記アクセストランジスタを含むウェルとの夫々を接地電圧で駆動する駆動手段を備えてなり、前記駆動手段は、
前記駆動トランジスタのソースに接続された出力端と、
前記ＳＲＡＭの読み出しサイクルにおいて、アドレス入力信号がアドレスバッファ及びアドレストランジションディテクタを順に通過して生成された第１の制御信号、データ入力信号がデータバッファ及びデータトランジションディテクタを順に通過して生成された第２の制御信号、及びＰＷＬ信号発生器に前記第１の制御信号及び第２の制御信号を通過させて生成された第３の制御信号に応じて、前記単位セルに接続されたワードラインがイネーブルされたか否かを判別して、前記ワードラインがイネーブルされた場合、その出力を論理レベルハイからローに遷移させる論理回路部と、
前記論理回路部の出力に応じ、前記ＳＲＡＭが読み出しサイクルで、前記ワードラインがイネーブルされた場合ではない時に、前記出力端を接地電圧ヘ放電させる放電手段と、
前記論理回路部と前記出力端を接続するキャパシタンス提供手段とを備えることを特徴とするＳＲＡＭ。 - 前記駆動手段が、前記単位セルに電源が印加された初期状態に前記出力端の電圧レベルを自己のしきい値電圧とする第１ＭＯＳトランジスタをさらに備えることを特徴とする請求項６に記載のＳＲＡＭ。
- 前記論理回路部が、前記多数の制御信号が入力される第１ナンドゲートと、前記第１ナンドゲートの出力の反転信号とその遅延信号が入力される第２ナンドゲートと、前記第２ナンドゲートの出力をバッファリングして前記キャパシタンス提供手段へ出力するバッファリング部とを備えることを特徴とする請求項７に記載のＳＲＡＭ。
- 前記放電手段が、前記出力端と接地電源端との間に接続され、ターンオンの際、前記出力端を接地電圧に放電させる第２ＭＯＳトランジスタと、前記遅延信号により制御され前記第２ＭＯＳトランジスタのオン／オフを制御する第３ＭＯＳトランジスタ及び第４ＭＯＳトランジスタを備えることを特徴とする請求項８に記載のＳＲＡＭ。
- 前記キャパシタンス提供手段が、前記バッファリング部の出力端にソース及びドレインが接続され、前記出力端にゲートが接続された第５ＭＯＳトランジスタからなることを特徴とする請求項８または請求項９に記載のＳＲＡＭ。
- 駆動トランジスタ及びアクセストランジスタを含む単位セルを備えたＳＲＡＭの駆動方法において、
低い動作電圧での安定されたデータラッチ動作のために、前記ＳＲＡＭの読み出しサイクルで前記単位セルに接続されたワードラインがイネーブルされる間に前記駆動トランジスタのソースを負電圧で駆動し、その他の間には前記駆動トランジスタのソースを接地電圧で駆動するに当たり、
前記ＳＲＡＭの読み出しサイクルにおいて、アドレス入力信号がアドレスバッファ及びアドレストランジションディテクタを順に通過して生成された第１の制御信号、データ入力信号がデータバッファ及びデータトランジションディテクタを順に通過して生成された第２の制御信号、及びＰＷＬ信号発生器に前記第１の制御信号及び第２の制御信号を通過させて生成された第３の制御信号に応じて、前記単位セルに接続されたワードラインがイネーブルされたか否かを判別する
ことを特徴とするＳＲＡＭの駆動方法。 - ロード、駆動トランジスタ及びアクセストランジスタとからなる単位セルを備えたＳＲＡＭ駆動方法において、
低い動作電圧での安定されたデータラッチ動作のために、前記ＳＲＡＭの読み出しサイクルで前記単位セルに接続されたワードラインがイネーブルされる間に前記駆動トランジスタのソースと前記駆動トランジスタとを含むウェルと前記アクセストランジスタを含むウェルとの夫々を負電圧で駆動し、その他の間には前記駆動トランジスタのソースと前記駆動トランジスタを含むウェルと前記アクセストランジスタを含むウェルとの夫々を接地電圧で駆動するに当たり、
前記ＳＲＡＭの読み出しサイクルにおいて、アドレス入力信号がアドレスバッファ及びアドレストランジションディテクタを順に通過して生成された第１の制御信号、データ入力信号がデータバッファ及びデータトランジションディテクタを順に通過して生成された第２の制御信号、及びＰＷＬ信号発生器に前記第１の制御信号及び第２の制御信号を通過させて生成された第３の制御信号に応じて、前記単位セルに接続されたワードラインがイネーブルされたか否かを判別する
ことを特徴とするＳＲＡＭの駆動方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970017728A KR100255519B1 (ko) | 1997-05-08 | 1997-05-08 | 안정한 데이터 래치 동작을 위한 에스램 및 그 구동방법 |
| KR1997-17728 | 1997-05-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10312689A JPH10312689A (ja) | 1998-11-24 |
| JP4017250B2 true JP4017250B2 (ja) | 2007-12-05 |
Family
ID=19505212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12495698A Expired - Fee Related JP4017250B2 (ja) | 1997-05-08 | 1998-05-07 | 安定したデータラッチ動作のためのｓｒａｍ及びその駆動方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5946225A (ja) |
| JP (1) | JP4017250B2 (ja) |
| KR (1) | KR100255519B1 (ja) |
| TW (1) | TW434882B (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6493254B1 (en) * | 2001-06-28 | 2002-12-10 | Intel Corporation | Current leakage reduction for loaded bit-lines in on-chip memory structures |
| US6756838B1 (en) | 2003-03-18 | 2004-06-29 | T-Ram, Inc. | Charge pump based voltage regulator with smart power regulation |
| US20050035429A1 (en) * | 2003-08-15 | 2005-02-17 | Yeh Chih Chieh | Programmable eraseless memory |
| KR20060104905A (ko) | 2005-03-31 | 2006-10-09 | 주식회사 하이닉스반도체 | 반도체 소자의 데이터 입력 버퍼 |
| KR100612944B1 (ko) * | 2005-04-29 | 2006-08-14 | 주식회사 하이닉스반도체 | 반도체 소자 |
| CN113643731A (zh) * | 2021-07-02 | 2021-11-12 | 深圳天狼芯半导体有限公司 | Sram的读取方法、存储装置、存储器以及电子设备 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2598412B2 (ja) * | 1987-07-10 | 1997-04-09 | 株式会社日立製作所 | 半導体記憶装置 |
| US5406513A (en) * | 1993-02-05 | 1995-04-11 | The University Of New Mexico | Mechanism for preventing radiation induced latch-up in CMOS integrated circuits |
| DE69325809T2 (de) * | 1993-11-24 | 1999-12-09 | St Microelectronics Srl | Nicht-flüchtige Speicheranordnung mit Mitteln zur Erzeugung negativer Programmierspannungen |
| JP3128425B2 (ja) * | 1994-04-08 | 2001-01-29 | 株式会社東芝 | 半導体記憶装置 |
| US5715191A (en) * | 1995-10-25 | 1998-02-03 | Matsushita Electric Industrial Co., Ltd. | Static random access memory having variable supply voltages to the memory cells and method of operating thereof |
| TW373175B (en) * | 1995-10-31 | 1999-11-01 | Matsushita Electric Mfg Corp | Data maintaining circuit |
| US5696728A (en) * | 1997-01-03 | 1997-12-09 | Programmable Microelectronics Corp. | Negative voltage level shift circuit |
-
1997
- 1997-05-08 KR KR1019970017728A patent/KR100255519B1/ko not_active IP Right Cessation
-
1998
- 1998-04-30 TW TW087106711A patent/TW434882B/zh active
- 1998-05-07 JP JP12495698A patent/JP4017250B2/ja not_active Expired - Fee Related
- 1998-05-08 US US09/075,049 patent/US5946225A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR100255519B1 (ko) | 2000-05-01 |
| JPH10312689A (ja) | 1998-11-24 |
| US5946225A (en) | 1999-08-31 |
| KR19980082677A (ko) | 1998-12-05 |
| TW434882B (en) | 2001-05-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6826074B2 (en) | Semiconductor memory device | |
| Sasaki et al. | A 9-ns 1-Mbit CMOS SRAM | |
| KR100231951B1 (ko) | 반도체 집적회로 | |
| KR100391020B1 (ko) | 데이터 유지회로 | |
| JP2996168B2 (ja) | 半導体メモリ集積回路装置 | |
| KR940008091A (ko) | 개량된 소프트 에러 저항을 갖는 모스 에스램(mos sram), 고전위 전원 전압강하 검출회로, 상보 신호 천이 검출회로 및 개량된 내부신호 시간마진을 갖는 반도체 장치 | |
| KR19990030115A (ko) | 3상태 논리 게이트 회로를 갖는 반도체 집적회로 | |
| US7072236B2 (en) | Semiconductor memory device with pre-sense circuits and a differential sense amplifier | |
| JPH0750556A (ja) | フリップフロップ型増幅回路 | |
| JP4017250B2 (ja) | 安定したデータラッチ動作のためのｓｒａｍ及びその駆動方法 | |
| KR950005171B1 (ko) | 전류 미러 증폭회로 및 그의 구동 방법 | |
| US6292418B1 (en) | Semiconductor memory device | |
| US6996019B2 (en) | Semiconductor device having sense amplifier driver that controls enabling timing | |
| US6087859A (en) | Current mirror type sense amplifier circuit for semiconductor memory device | |
| US5808934A (en) | Integrated logic circuit and EEPROM | |
| JP3554638B2 (ja) | 半導体回路 | |
| US7057420B2 (en) | Semiconductor device having sense amplifier driver with capacitor affected by off current | |
| JP3313383B2 (ja) | 読み出し専用記憶装置 | |
| US20020180494A1 (en) | Voltage level converting circuit | |
| JP3255158B2 (ja) | 半導体集積回路 | |
| US6353560B1 (en) | Semiconductor memory device | |
| US5757717A (en) | Semiconductor circuit having circuit supplying voltage higher than power supply voltage | |
| JP3224712B2 (ja) | 論理＆レベル変換回路及び半導体装置 | |
| KR100239884B1 (ko) | 전압 레벨 쉬프트 회로 | |
| US6559678B1 (en) | Node predisposition circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20031118 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040518 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20061129 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20061204 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070228 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070918 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100928 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100928 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110928 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120928 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130928 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |