JP3313383B2 - 読み出し専用記憶装置 - Google Patents
読み出し専用記憶装置Info
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- JP3313383B2 JP3313383B2 JP18309691A JP18309691A JP3313383B2 JP 3313383 B2 JP3313383 B2 JP 3313383B2 JP 18309691 A JP18309691 A JP 18309691A JP 18309691 A JP18309691 A JP 18309691A JP 3313383 B2 JP3313383 B2 JP 3313383B2
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- channel
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
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Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に、読み出し専用記憶装置に関する。
し、特に、読み出し専用記憶装置に関する。
【０００２】
【従来の技術】従来の読み出し専用記憶装置（以下、Ｒ
ＯＭと称す）は、図４に示す構成となっていた。すなわ
ち、ワード線Ｘ0〜Ｘ2で選択されるメモリセル９，１０
は列線１３と接地線２との間に配置されており、列線は
列選択線Ｙ0〜ＹN-1に応答する列選択回路１４で出力１
１に接続される。電源１からの電流が列選択回路１４、
列線１３を経由して選択されたメモリセル９，１０に達
し、選択されたメモリセル９，１０のオン／オフにより
出力１１に電圧変化が生じ、これをインバータ（３，
５）で出力１２に転送する。
ＯＭと称す）は、図４に示す構成となっていた。すなわ
ち、ワード線Ｘ0〜Ｘ2で選択されるメモリセル９，１０
は列線１３と接地線２との間に配置されており、列線は
列選択線Ｙ0〜ＹN-1に応答する列選択回路１４で出力１
１に接続される。電源１からの電流が列選択回路１４、
列線１３を経由して選択されたメモリセル９，１０に達
し、選択されたメモリセル９，１０のオン／オフにより
出力１１に電圧変化が生じ、これをインバータ（３，
５）で出力１２に転送する。
【０００３】この従来のＲＯＭの動作を図５のタイミン
グチャートに示す。このタイミングチャートではＴ1〜
Ｔ3の３度読み出しを実行している。まず、Ｔ1から順に
説明する。
グチャートに示す。このタイミングチャートではＴ1〜
Ｔ3の３度読み出しを実行している。まず、Ｔ1から順に
説明する。
【０００４】Ｔ1において、制御信号ＣＢがロウレベル
となり、同時に行線Ｘi（iは０，１，２，・・・，）がす
べてロウレベルとなる。ＰチャンネルＦＥＴ４はオン
し、列選択回路１４を通ってプリチャージが行われる。
この例では列選択信号Ｙj（j＝０〜Ｎ−１）のうち、Ｙ
0が選択され、ハイレベルとなっていると仮定する。こ
の場合、タイミングチャートのように出力１１と列線１
３のレベルが上昇する。列線１３のレベルが上昇する
と、この列線１３をソースとするＮチャンネルＦＥＴ６
が電流をカットオフしてしまうため、列線１３のレベル
は、中間レベルでとどまってしまう。
となり、同時に行線Ｘi（iは０，１，２，・・・，）がす
べてロウレベルとなる。ＰチャンネルＦＥＴ４はオン
し、列選択回路１４を通ってプリチャージが行われる。
この例では列選択信号Ｙj（j＝０〜Ｎ−１）のうち、Ｙ
0が選択され、ハイレベルとなっていると仮定する。こ
の場合、タイミングチャートのように出力１１と列線１
３のレベルが上昇する。列線１３のレベルが上昇する
と、この列線１３をソースとするＮチャンネルＦＥＴ６
が電流をカットオフしてしまうため、列線１３のレベル
は、中間レベルでとどまってしまう。
【０００５】次に、制御信号ＣＢがハイレベルになるタ
イミングで（ｔ1）でＰチャンネルＦＥＴ４はオフし、
ワード線Ｘ0が選ばれてハイレベルになるとする。列線
１３にはワード線Ｘ0をゲート入力とするＮチャンネル
ＦＥＴ（ＲＯＭセル）９が接続されているので、接地２
に向かって電流が流れる。列線１３の電位が下降すると
ＮチャンネルＦＥＴ６のカットオフが解除され、出力１
１の電荷が急速に引き抜かれる。出力１１に付く寄生容
量は、列線１３のそれに比較すると十分小さいので、出
力１１の変化は急速になる。その後、ＲＯＭセル９の電
流能力によってロウレベルまで引き抜かれる。出力１１
のレベルに応答してインバータ（３，５）の出力１２
は、この途中でハイレベルからロウレベルへと変化し、
このアドレスにＲＯＭセルが存在することを示すように
なる。
イミングで（ｔ1）でＰチャンネルＦＥＴ４はオフし、
ワード線Ｘ0が選ばれてハイレベルになるとする。列線
１３にはワード線Ｘ0をゲート入力とするＮチャンネル
ＦＥＴ（ＲＯＭセル）９が接続されているので、接地２
に向かって電流が流れる。列線１３の電位が下降すると
ＮチャンネルＦＥＴ６のカットオフが解除され、出力１
１の電荷が急速に引き抜かれる。出力１１に付く寄生容
量は、列線１３のそれに比較すると十分小さいので、出
力１１の変化は急速になる。その後、ＲＯＭセル９の電
流能力によってロウレベルまで引き抜かれる。出力１１
のレベルに応答してインバータ（３，５）の出力１２
は、この途中でハイレベルからロウレベルへと変化し、
このアドレスにＲＯＭセルが存在することを示すように
なる。
【０００６】Ｔ2のタイミングにおいて、制御信号ＣＢ
がロウレベルの期間はプリチャージ期間であり、Ｔ1と
同様なので説明は省略する。次に、制御信号ＣＢがハイ
レベルになり、アドレスによってワード線Ｘ1が選ばれ
ハイレベルになる。列の選択はＴ1と同様、列選択信号
Ｙ0が選ばれているとする。ワード線Ｘ1がハイレベルと
なるものの、ワード線Ｘ1と列線１３の交点にはＲＯＭ
セルが存在しないため、列線１３及び出力１１はプリチ
ャージのレベルを保持する。よって出力１２はロウレベ
ルのままであり、指定されたアドレスにＲＯＭセルが存
在しないことが判別される。
がロウレベルの期間はプリチャージ期間であり、Ｔ1と
同様なので説明は省略する。次に、制御信号ＣＢがハイ
レベルになり、アドレスによってワード線Ｘ1が選ばれ
ハイレベルになる。列の選択はＴ1と同様、列選択信号
Ｙ0が選ばれているとする。ワード線Ｘ1がハイレベルと
なるものの、ワード線Ｘ1と列線１３の交点にはＲＯＭ
セルが存在しないため、列線１３及び出力１１はプリチ
ャージのレベルを保持する。よって出力１２はロウレベ
ルのままであり、指定されたアドレスにＲＯＭセルが存
在しないことが判別される。
【０００７】Ｔ3においては、Ｔ2と同じアドレスが指定
されたとする。Ｔ2との相異は、制御信号ＣＢハイレベ
ル期間において接地レベルがノイズの影響を受けること
である。半導体集積回路においては、外部からのノイズ
の影響だけでなく自分自身に多数のノイズ発生源があ
り、これらのノイズは、集積度の上昇や高速化に伴い増
大する傾向にある。接地レベルにノイズが乗ると、列線
１３の電圧は同じ変動を受ける。これは列線１３の寄生
容量のほとんどが、接地レベルに対して付いているため
である。したがって、列線１３の動きによって、短い期
間ＮチャンネルＦＥＴ６のカットオフが解ける。出力１
１の寄生容量は列線１３のそれに比べて非常に小さいた
め、出力１１は図のように短時間で中間レベルに降下す
る（ｔ2）。この信号を入力とするインバータ（３，
５）の論理しきい値がこの中間レベルより高いと、この
インバータは出力１１のレベルをロウレベルと誤って判
定し、出力１２をハイレベルに移行させる。すなわち、
ＲＯＭセルが存在しないアドレスにも係わらず、あたか
もＲＯＭセルが存在するかのような出力となる。
されたとする。Ｔ2との相異は、制御信号ＣＢハイレベ
ル期間において接地レベルがノイズの影響を受けること
である。半導体集積回路においては、外部からのノイズ
の影響だけでなく自分自身に多数のノイズ発生源があ
り、これらのノイズは、集積度の上昇や高速化に伴い増
大する傾向にある。接地レベルにノイズが乗ると、列線
１３の電圧は同じ変動を受ける。これは列線１３の寄生
容量のほとんどが、接地レベルに対して付いているため
である。したがって、列線１３の動きによって、短い期
間ＮチャンネルＦＥＴ６のカットオフが解ける。出力１
１の寄生容量は列線１３のそれに比べて非常に小さいた
め、出力１１は図のように短時間で中間レベルに降下す
る（ｔ2）。この信号を入力とするインバータ（３，
５）の論理しきい値がこの中間レベルより高いと、この
インバータは出力１１のレベルをロウレベルと誤って判
定し、出力１２をハイレベルに移行させる。すなわち、
ＲＯＭセルが存在しないアドレスにも係わらず、あたか
もＲＯＭセルが存在するかのような出力となる。
【０００８】
【発明が解決しようとする課題】上述の従来の読み出し
専用記憶装置においては、列選択回路１４の出力をイン
バータ（３，５）で受けており、列選択回路１４の出力
は、予めハイレベルまでプリチャージされているので、
ノイズの影響を受け易く誤動作するという問題点があっ
た。
専用記憶装置においては、列選択回路１４の出力をイン
バータ（３，５）で受けており、列選択回路１４の出力
は、予めハイレベルまでプリチャージされているので、
ノイズの影響を受け易く誤動作するという問題点があっ
た。
【０００９】
【課題を解決するための手段】 本発明では、それぞれ
がメモリセルトランジスタを介して電気的に第１の電源
に接続される複数の列線と、プリチャージ時にそのゲー
トに第２の電源電位が印加されるＮチャンネル型プリチ
ャージトランジスタを介して電気的に前記第２の電源に
接続される共通出力ノードと、前記複数の列線の内の１
つを前記共通出力ノードに電気的に接続するために各列
線に設けられたＮチャンネル型列選択トランジスタと、
前記第１および第２の電源の間に接続され、それぞれの
ゲートが前記共通出力ノードおよび定電圧発生回路の出
力に接続されると共に、その電流路が出力端子を介して
互いに直列接続された第１のＮチャンネルＦＥＴと第１
のＰチャンネルＦＥＴで構成されるインバータ回路とを
備え、前記定電圧発生回路は、前記第１および第２の電
源の間にその電流路が直列接続されると共にそのゲート
及びソースが前記第１のＰチャンネルＦＥＴのゲートに
接続された第２のＰチャンネルＦＥＴとそのゲートが第
１のノードに接続された第２のＮチャンネルＦＥＴと、
そのドレインとゲートが前記第２の電源に接続されその
ソースが前記第１のノードに接続された第３のＮチャン
ネルＦＥＴと、前記第１のノードと前記第１の電源との
間に接続された抵抗素子を備えていることを特徴とす
る。
がメモリセルトランジスタを介して電気的に第１の電源
に接続される複数の列線と、プリチャージ時にそのゲー
トに第２の電源電位が印加されるＮチャンネル型プリチ
ャージトランジスタを介して電気的に前記第２の電源に
接続される共通出力ノードと、前記複数の列線の内の１
つを前記共通出力ノードに電気的に接続するために各列
線に設けられたＮチャンネル型列選択トランジスタと、
前記第１および第２の電源の間に接続され、それぞれの
ゲートが前記共通出力ノードおよび定電圧発生回路の出
力に接続されると共に、その電流路が出力端子を介して
互いに直列接続された第１のＮチャンネルＦＥＴと第１
のＰチャンネルＦＥＴで構成されるインバータ回路とを
備え、前記定電圧発生回路は、前記第１および第２の電
源の間にその電流路が直列接続されると共にそのゲート
及びソースが前記第１のＰチャンネルＦＥＴのゲートに
接続された第２のＰチャンネルＦＥＴとそのゲートが第
１のノードに接続された第２のＮチャンネルＦＥＴと、
そのドレインとゲートが前記第２の電源に接続されその
ソースが前記第１のノードに接続された第３のＮチャン
ネルＦＥＴと、前記第１のノードと前記第１の電源との
間に接続された抵抗素子を備えていることを特徴とす
る。
【００１０】
【発明の作用】まず、プリチャージ回路が共通出力ノー
ドと列線をプリチャージし、行線と選択された列線の交
点にメモリセルが存在するか否かにより共通出力ノード
の電圧が変化する。この電圧変化は出力インバータで検
出され、メモリセルの有無を示す出力信号が得られる。
ドと列線をプリチャージし、行線と選択された列線の交
点にメモリセルが存在するか否かにより共通出力ノード
の電圧が変化する。この電圧変化は出力インバータで検
出され、メモリセルの有無を示す出力信号が得られる。
【００１１】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１は本発明の第１実施例に係る読み出し専
用記憶装置の回路図である。本実施例が従来例と異なる
点はＰチャンネルＦＥＴで構成されていたプリチャージ
回路１００はＮチャンネルＦＥＴ２８となり、インバー
タ回路１０１がＮチャンネルＦＥＴ２７にのみ供給され
ている点である。ＰチャンネルＦＥＴ２３のゲート電圧
は定電圧発生回路１８の出力に接続されている。列選択
回路１７はＮチャンネルＦＥＴ９〜１１を介して列線１
６を出力１４に接続する。
説明する。図１は本発明の第１実施例に係る読み出し専
用記憶装置の回路図である。本実施例が従来例と異なる
点はＰチャンネルＦＥＴで構成されていたプリチャージ
回路１００はＮチャンネルＦＥＴ２８となり、インバー
タ回路１０１がＮチャンネルＦＥＴ２７にのみ供給され
ている点である。ＰチャンネルＦＥＴ２３のゲート電圧
は定電圧発生回路１８の出力に接続されている。列選択
回路１７はＮチャンネルＦＥＴ９〜１１を介して列線１
６を出力１４に接続する。
【００１２】次に、定電圧発生回路１８について説明す
る。５はＮチャンネルＦＥＴであり、抵抗素子１９の抵
抗値は十分大きいので、端子２０には電圧源の電圧（以
下、ＶDDと称す）からＮチャンネルＦＥＴのしきい値電
圧（以下、ＶTNと称す）だけ降下した電圧が得られる。
これはプリチャージ期間に出力１４と列線１６が達する
プリチャージレベルに略等しい。ＮチャンネルＦＥＴ６
のトランジスタ幅は、ＮチャンネルＦＥＴ２７の幅の１
／２に設定されており、ＮチャンネルＦＥＴ６にはＮチ
ャンネルＦＥＴ２７の１／２の電流がプリチャージ期間
において流れることになる。ＰチャンネルＦＥＴ２３，
４は同一のチャンネル長およびチャンネル幅に設定され
ており、カレントミラー回路を構成する。これによって
ＰチャンネルＦＥＴ２３は、出力１４がプリチャージレ
ベルの時のＮチャンネルＦＥＴ２７に対して１／２の電
流駆動能力を持つ負荷回路として働く。
る。５はＮチャンネルＦＥＴであり、抵抗素子１９の抵
抗値は十分大きいので、端子２０には電圧源の電圧（以
下、ＶDDと称す）からＮチャンネルＦＥＴのしきい値電
圧（以下、ＶTNと称す）だけ降下した電圧が得られる。
これはプリチャージ期間に出力１４と列線１６が達する
プリチャージレベルに略等しい。ＮチャンネルＦＥＴ６
のトランジスタ幅は、ＮチャンネルＦＥＴ２７の幅の１
／２に設定されており、ＮチャンネルＦＥＴ６にはＮチ
ャンネルＦＥＴ２７の１／２の電流がプリチャージ期間
において流れることになる。ＰチャンネルＦＥＴ２３，
４は同一のチャンネル長およびチャンネル幅に設定され
ており、カレントミラー回路を構成する。これによって
ＰチャンネルＦＥＴ２３は、出力１４がプリチャージレ
ベルの時のＮチャンネルＦＥＴ２７に対して１／２の電
流駆動能力を持つ負荷回路として働く。
【００１３】次に、読み出し動作と図２のタイミングチ
ャートを参照して説明する。まず、時刻ｔ11に制御信号
Ｃがハイレベルになると、プリチャージトランジスタ２
８がオンし、同時に全てのワード線Ｘi（i＝０，１，
２，・・・，）がロウレベルとなる。列選択回路１７は、
列選択線Ｙ0がハイレベルになっているとすると、出力
１４がプリチャージされるのと同時に、ＮチャンネルＦ
ＥＴ９を通じて列線１６がプリチャージされる。プリチ
ャージレベルは、電源電圧（ＶDD）よりＶTNだけ低い。
ャートを参照して説明する。まず、時刻ｔ11に制御信号
Ｃがハイレベルになると、プリチャージトランジスタ２
８がオンし、同時に全てのワード線Ｘi（i＝０，１，
２，・・・，）がロウレベルとなる。列選択回路１７は、
列選択線Ｙ0がハイレベルになっているとすると、出力
１４がプリチャージされるのと同時に、ＮチャンネルＦ
ＥＴ９を通じて列線１６がプリチャージされる。プリチ
ャージレベルは、電源電圧（ＶDD）よりＶTNだけ低い。
【００１４】次に、制御信号Ｃがロウレベルになると
（ｔ12）、プリチャージトランジスタ８はオフし、アド
レスによって選ばれたワード線（ここではＸ0とする）
がハイレベルになる。ワード線列線１６の交点にはＮチ
ャンネルＦＥＴのＲＯＭセル１２が存在し、ＲＯＭセル
１２はオンするため、列線１６及び出力１４のレベルは
降下する。
（ｔ12）、プリチャージトランジスタ８はオフし、アド
レスによって選ばれたワード線（ここではＸ0とする）
がハイレベルになる。ワード線列線１６の交点にはＮチ
ャンネルＦＥＴのＲＯＭセル１２が存在し、ＲＯＭセル
１２はオンするため、列線１６及び出力１４のレベルは
降下する。
【００１５】出力１４のレベルが降下すると、Ｎチャン
ネルＦＥＴ２７の電流駆動能力が減少してくる。出力１
４がプリチャージレベルの時のＮチャンネルＦＥＴ２７
の電流に比べ１／２まで減少すると、出力１５はロウレ
ベルからハイレベルに変化する（ｔ13）。これによって
指定されたアドレスにＲＯＭセルが存在することが判別
される。
ネルＦＥＴ２７の電流駆動能力が減少してくる。出力１
４がプリチャージレベルの時のＮチャンネルＦＥＴ２７
の電流に比べ１／２まで減少すると、出力１５はロウレ
ベルからハイレベルに変化する（ｔ13）。これによって
指定されたアドレスにＲＯＭセルが存在することが判別
される。
【００１６】次に、Ｔ2においては、ワード線Ｘ1が指定
されたとする。プリチャージ期間の動作はＴ1と同様で
あり省略する。制御線Ｃがロウレベルとなり、プリチャ
ージが完了し、ワード線Ｘ1が立ち上がる（ｔ14）。し
かし、列線１６とワード線Ｘ1との交点には、ＲＯＭセ
ルがなく、出力１４のレベルはプリチャージレベルを保
持する。したがって、出力１５はロウレベルのままであ
る。
されたとする。プリチャージ期間の動作はＴ1と同様で
あり省略する。制御線Ｃがロウレベルとなり、プリチャ
ージが完了し、ワード線Ｘ1が立ち上がる（ｔ14）。し
かし、列線１６とワード線Ｘ1との交点には、ＲＯＭセ
ルがなく、出力１４のレベルはプリチャージレベルを保
持する。したがって、出力１５はロウレベルのままであ
る。
【００１７】このタイミングチャートにあるように、接
地電位にノイズがのったとすると（ｔ15）、出力１４に
もノイズの影響が出るが、従来例のようにレベルが全く
変わってしまうことはなく出力１５はロウレベルを維持
するので誤動作は起こらない。
地電位にノイズがのったとすると（ｔ15）、出力１４に
もノイズの影響が出るが、従来例のようにレベルが全く
変わってしまうことはなく出力１５はロウレベルを維持
するので誤動作は起こらない。
【００１８】図３に本発明の第２実施例を示す。第１実
施例との違いは、出力１４に接続されたインバータ２０
０か、ＰチャンネルＦＥＴ２３のゲートを入力端子とし
ている点である。動作自体は、第１実施例と概略同様で
あり説明を省略するが、以下の相異点がある。すなわ
ち、第１実施例においてはＶDD−ＶTNの電圧がＮチャン
ネルＦＥＴ２７のゲートに入力されるため、基板効果を
受けた状態でのＶTNをＶTN’とすると、ＶDD＝ＶTN＋Ｖ
TN’以下の電圧では動作しない。しかしながら、第２実
施例においては、ＶTNと｜ＶTP｜の大きい方の電圧まで
動作する可能性がある。もちろんいずれの場合も実際の
安定動作においては前記電圧にプラスαは必要である。
このように第２実施例においては、第１実施例より低電
圧での動作が可能になるという違いがある。
施例との違いは、出力１４に接続されたインバータ２０
０か、ＰチャンネルＦＥＴ２３のゲートを入力端子とし
ている点である。動作自体は、第１実施例と概略同様で
あり説明を省略するが、以下の相異点がある。すなわ
ち、第１実施例においてはＶDD−ＶTNの電圧がＮチャン
ネルＦＥＴ２７のゲートに入力されるため、基板効果を
受けた状態でのＶTNをＶTN’とすると、ＶDD＝ＶTN＋Ｖ
TN’以下の電圧では動作しない。しかしながら、第２実
施例においては、ＶTNと｜ＶTP｜の大きい方の電圧まで
動作する可能性がある。もちろんいずれの場合も実際の
安定動作においては前記電圧にプラスαは必要である。
このように第２実施例においては、第１実施例より低電
圧での動作が可能になるという違いがある。
【００１９】
【発明の効果】以上説明したように本発明は、プリチャ
ージレベルを予め安定なレベルに押さえることにより、
ノイズを受けてもレベル変動が小さくなり、誤動作を起
こさなくなるという効果を有する。
ージレベルを予め安定なレベルに押さえることにより、
ノイズを受けてもレベル変動が小さくなり、誤動作を起
こさなくなるという効果を有する。
【図１】本発明の第１実施例を示す回路図である。
【図２】本発明の第１実施例の動作を示すタイミングチ
ャートである。
ャートである。
【図３】本発明の第２実施例を示す回路図である。
【図４】従来例を示す回路図である。
【図５】従来例の動作を示すタイミングチャートであ
る。
る。
１ 定電圧源 ２ 接地線 ４，２３ ＰチャンネルＦＥＴ ５，６，９，１０，１１，２７，２８ ＮチャンネルＦ
ＥＴ １２，１３ メモリセル １７ 列選択回路 １８ 定電圧発生回路 １００ プリチャージ回路 １０１，２００ 出力インバータ回路
ＥＴ １２，１３ メモリセル １７ 列選択回路 １８ 定電圧発生回路 １００ プリチャージ回路 １０１，２００ 出力インバータ回路
Claims (1)
- 【請求項１】 それぞれがメモリセルトランジスタを介
して電気的に第１の電源に接続される複数の列線と、プ
リチャージ時にそのゲートに第２の電源電位が印加され
るＮチャンネル型プリチャージトランジスタを介して電
気的に前記第２の電源に接続される共通出力ノードと、
前記複数の列線の内の１つを前記共通出力ノードに電気
的に接続するために各列線に設けられたＮチャンネル型
列選択トランジスタと、前記第１および第２の電源の間
に接続され、それぞれのゲートが前記共通出力ノードお
よび定電圧発生回路の出力に接続されると共に、その電
流路が出力端子を介して互いに直列接続された第１のＮ
チャンネルＦＥＴと第１のＰチャンネルＦＥＴで構成さ
れるインバータ回路とを備え、前記定電圧発生回路は、前記第１および第２の電源の間
にその電流路が直列接続されると共にそのゲート及びソ
ースが前記第１のＰチャンネルＦＥＴのゲートに接続さ
れた第２のＰチャンネルＦＥＴとそのゲートが第１のノ
ードに接続された第２のＮチャンネルＦＥＴと、そのド
レインとゲートが前記第２の電源に接続されそのソース
が前記第１のノードに接続された第３のＮチャンネルＦ
ＥＴと、前記第１のノードと前記第１の電源との間に接
続された抵抗素子を備えている ことを特徴とする読み出
し専用記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18309691A JP3313383B2 (ja) | 1991-06-27 | 1991-06-27 | 読み出し専用記憶装置 |
| EP92110515A EP0520357B1 (en) | 1991-06-27 | 1992-06-22 | Read only memory device with recharging transistor automatically supplementing current to an input node of output inverter |
| US07/901,688 US5274590A (en) | 1991-06-27 | 1992-06-22 | Read only memory device with recharging transistor automatically supplementing current to an input node of output invertor |
| DE69220144T DE69220144T2 (de) | 1991-06-27 | 1992-06-22 | Festwertspeicher mit Vorladetransistor mit automatischer Stromergänzung am Eingangsknoten des Ausgangsinverters |
| KR1019920011077A KR950002728B1 (ko) | 1991-06-27 | 1992-06-25 | 판독 전용 메모리 디바이스 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18309691A JP3313383B2 (ja) | 1991-06-27 | 1991-06-27 | 読み出し専用記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH056686A JPH056686A (ja) | 1993-01-14 |
| JP3313383B2 true JP3313383B2 (ja) | 2002-08-12 |
Family
ID=16129697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18309691A Expired - Fee Related JP3313383B2 (ja) | 1991-06-27 | 1991-06-27 | 読み出し専用記憶装置 |
Country Status (5)
| Country | Link |
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