JPH056686A - 読み出し専用記憶装置 - Google Patents
読み出し専用記憶装置Info
- Publication number
- JPH056686A JPH056686A JP18309691A JP18309691A JPH056686A JP H056686 A JPH056686 A JP H056686A JP 18309691 A JP18309691 A JP 18309691A JP 18309691 A JP18309691 A JP 18309691A JP H056686 A JPH056686 A JP H056686A
- Authority
- JP
- Japan
- Prior art keywords
- channel fet
- output
- column
- level
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】
【目的】 本発明の目的はリードオンリーメモリが、電
圧源にのるノイズの影響を受け誤動作する事態を回避す
ることである。 【構成】 ＲＯＭセル１２，１３及び列選択回路１７は
ＮチャンネルＦＥＴで構成されており、プリチャージ回
路１００もＮチャンネルＦＥＴで構成されている。列選
択回路１７の出力１４はＰチャンネルＦＥＴ２３とＮチ
ャンネルＦＥＴ２７で構成されるインバータのＮチャン
ネルＦＥＴ２７のゲート電極に接続されており、他方の
ＰチャンネルＦＥＴ２３のゲート電極は定電圧発生回路
１８に接続されている。 【効果】 プリチャージレベルが予め定められた安定な
レベルに抑えられるので、ノイズの影響で出力信号は反
転しない。
圧源にのるノイズの影響を受け誤動作する事態を回避す
ることである。 【構成】 ＲＯＭセル１２，１３及び列選択回路１７は
ＮチャンネルＦＥＴで構成されており、プリチャージ回
路１００もＮチャンネルＦＥＴで構成されている。列選
択回路１７の出力１４はＰチャンネルＦＥＴ２３とＮチ
ャンネルＦＥＴ２７で構成されるインバータのＮチャン
ネルＦＥＴ２７のゲート電極に接続されており、他方の
ＰチャンネルＦＥＴ２３のゲート電極は定電圧発生回路
１８に接続されている。 【効果】 プリチャージレベルが予め定められた安定な
レベルに抑えられるので、ノイズの影響で出力信号は反
転しない。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に、読み出し専用記憶装置に関する。
し、特に、読み出し専用記憶装置に関する。
【０００２】
【従来の技術】従来の読み出し専用記憶装置（以下、Ｒ
ＯＭと称す）は、図４に示す構成となっていた。すなわ
ち、ワード線Ｘ0〜Ｘ2で選択されるメモリセル９，１０
は列線１３と接地線２との間に配置されており、列線は
列選択線Ｙ0〜ＹN-1に応答する列選択回路１４で出力１
１に接続される。電源１からの電流が列選択回路１４、
列線１３を経由して選択されたメモリセル９，１０に達
し、選択されたメモリセル９，１０のオン／オフにより
出力１１に電圧変化が生じ、これをインバータ（３，
５）で出力１２に転送する。
ＯＭと称す）は、図４に示す構成となっていた。すなわ
ち、ワード線Ｘ0〜Ｘ2で選択されるメモリセル９，１０
は列線１３と接地線２との間に配置されており、列線は
列選択線Ｙ0〜ＹN-1に応答する列選択回路１４で出力１
１に接続される。電源１からの電流が列選択回路１４、
列線１３を経由して選択されたメモリセル９，１０に達
し、選択されたメモリセル９，１０のオン／オフにより
出力１１に電圧変化が生じ、これをインバータ（３，
５）で出力１２に転送する。
【０００３】この従来のＲＯＭの動作を図５のタイミン
グチャートに示す。このタイミングチャートではＴ1〜
Ｔ3の３度読み出しを実行している。まず、Ｔ1から順に
説明する。
グチャートに示す。このタイミングチャートではＴ1〜
Ｔ3の３度読み出しを実行している。まず、Ｔ1から順に
説明する。
【０００４】Ｔ1において、制御信号ＣＢがロウレベル
となり、同時に行線Ｘi（iは０，１，２，・・・，）がす
べてロウレベルとなる。ＰチャンネルＦＥＴ４はオン
し、列選択回路１４を通ってプリチャージが行われる。
この例では列選択信号Ｙj（j＝０〜Ｎ−１）のうち、Ｙ
0が選択され、ハイレベルとなっていると仮定する。こ
の場合、タイミングチャートのように出力１１と列線１
３のレベルが上昇する。列線１３のレベルが上昇する
と、この列線１３をソースとするＮチャンネルＦＥＴ６
が電流をカットオフしてしまうため、列線１３のレベル
は、中間レベルでとどまってしまう。
となり、同時に行線Ｘi（iは０，１，２，・・・，）がす
べてロウレベルとなる。ＰチャンネルＦＥＴ４はオン
し、列選択回路１４を通ってプリチャージが行われる。
この例では列選択信号Ｙj（j＝０〜Ｎ−１）のうち、Ｙ
0が選択され、ハイレベルとなっていると仮定する。こ
の場合、タイミングチャートのように出力１１と列線１
３のレベルが上昇する。列線１３のレベルが上昇する
と、この列線１３をソースとするＮチャンネルＦＥＴ６
が電流をカットオフしてしまうため、列線１３のレベル
は、中間レベルでとどまってしまう。
【０００５】次に、制御信号ＣＢがハイレベルになるタ
イミングで（ｔ1）でＰチャンネルＦＥＴ４はオフし、
ワード線Ｘ0が選ばれてハイレベルになるとする。列線
１３にはワード線Ｘ0をゲート入力とするＮチャンネル
ＦＥＴ（ＲＯＭセル）９が接続されているので、接地２
に向かって電流が流れる。列線１３の電位が下降すると
ＮチャンネルＦＥＴ６のカットオフが解除され、出力１
１の電荷が急速に引き抜かれる。出力１１に付く寄生容
量は、列線１３のそれに比較すると十分小さいので、出
力１１の変化は急速になる。その後、ＲＯＭセル９の電
流能力によってロウレベルまで引き抜かれる。出力１１
のレベルに応答してインバータ（３，５）の出力１２
は、この途中でハイレベルからロウレベルへと変化し、
このアドレスにＲＯＭセルが存在することを示すように
なる。
イミングで（ｔ1）でＰチャンネルＦＥＴ４はオフし、
ワード線Ｘ0が選ばれてハイレベルになるとする。列線
１３にはワード線Ｘ0をゲート入力とするＮチャンネル
ＦＥＴ（ＲＯＭセル）９が接続されているので、接地２
に向かって電流が流れる。列線１３の電位が下降すると
ＮチャンネルＦＥＴ６のカットオフが解除され、出力１
１の電荷が急速に引き抜かれる。出力１１に付く寄生容
量は、列線１３のそれに比較すると十分小さいので、出
力１１の変化は急速になる。その後、ＲＯＭセル９の電
流能力によってロウレベルまで引き抜かれる。出力１１
のレベルに応答してインバータ（３，５）の出力１２
は、この途中でハイレベルからロウレベルへと変化し、
このアドレスにＲＯＭセルが存在することを示すように
なる。
【０００６】Ｔ2のタイミングにおいて、制御信号ＣＢ
がロウレベルの期間はプリチャージ期間であり、Ｔ1と
同様なので説明は省略する。次に、制御信号ＣＢがハイ
レベルになり、アドレスによってワード線Ｘ1が選ばれ
ハイレベルになる。列の選択はＴ1と同様、列選択信号
Ｙ0が選ばれているとする。ワード線Ｘ1がハイレベルと
なるものの、ワード線Ｘ1と列線１３の交点にはＲＯＭ
セルが存在しないため、列線１３及び出力１１はプリチ
ャージのレベルを保持する。よって出力１２はロウレベ
ルのままであり、指定されたアドレスにＲＯＭセルが存
在しないことが判別される。
がロウレベルの期間はプリチャージ期間であり、Ｔ1と
同様なので説明は省略する。次に、制御信号ＣＢがハイ
レベルになり、アドレスによってワード線Ｘ1が選ばれ
ハイレベルになる。列の選択はＴ1と同様、列選択信号
Ｙ0が選ばれているとする。ワード線Ｘ1がハイレベルと
なるものの、ワード線Ｘ1と列線１３の交点にはＲＯＭ
セルが存在しないため、列線１３及び出力１１はプリチ
ャージのレベルを保持する。よって出力１２はロウレベ
ルのままであり、指定されたアドレスにＲＯＭセルが存
在しないことが判別される。
【０００７】Ｔ3においては、Ｔ2と同じアドレスが指定
されたとする。Ｔ2との相異は、制御信号ＣＢハイレベ
ル期間において接地レベルがノイズの影響を受けること
である。半導体集積回路においては、外部からのノイズ
の影響だけでなく自分自身に多数のノイズ発生源があ
り、これらのノイズは、集積度の上昇や高速化に伴い増
大する傾向にある。接地レベルにノイズが乗ると、列線
１３の電圧は同じ変動を受ける。これは列線１３の寄生
容量のほとんどが、接地レベルに対して付いているため
である。したがって、列線１３の動きによって、短い期
間ＮチャンネルＦＥＴ６のカットオフが解ける。出力１
１の寄生容量は列線１３のそれに比べて非常に小さいた
め、出力１１は図のように短時間で中間レベルに降下す
る（ｔ2）。この信号を入力とするインバータ（３，
５）の論理しきい値がこの中間レベルより高いと、この
インバータは出力１１のレベルをロウレベルと誤って判
定し、出力１２をハイレベルに移行させる。すなわち、
ＲＯＭセルが存在しないアドレスにも係わらず、あたか
もＲＯＭセルが存在するかのような出力となる。
されたとする。Ｔ2との相異は、制御信号ＣＢハイレベ
ル期間において接地レベルがノイズの影響を受けること
である。半導体集積回路においては、外部からのノイズ
の影響だけでなく自分自身に多数のノイズ発生源があ
り、これらのノイズは、集積度の上昇や高速化に伴い増
大する傾向にある。接地レベルにノイズが乗ると、列線
１３の電圧は同じ変動を受ける。これは列線１３の寄生
容量のほとんどが、接地レベルに対して付いているため
である。したがって、列線１３の動きによって、短い期
間ＮチャンネルＦＥＴ６のカットオフが解ける。出力１
１の寄生容量は列線１３のそれに比べて非常に小さいた
め、出力１１は図のように短時間で中間レベルに降下す
る（ｔ2）。この信号を入力とするインバータ（３，
５）の論理しきい値がこの中間レベルより高いと、この
インバータは出力１１のレベルをロウレベルと誤って判
定し、出力１２をハイレベルに移行させる。すなわち、
ＲＯＭセルが存在しないアドレスにも係わらず、あたか
もＲＯＭセルが存在するかのような出力となる。
【０００８】
【発明が解決しようとする課題】上述の従来の読み出し
専用記憶装置においては、列選択回路１４の出力をイン
バータ（３，５）で受けており、列選択回路１４の出力
は、予めハイレベルまでプリチャージされているので、
ノイズの影響を受け易く誤動作するという問題点があっ
た。
専用記憶装置においては、列選択回路１４の出力をイン
バータ（３，５）で受けており、列選択回路１４の出力
は、予めハイレベルまでプリチャージされているので、
ノイズの影響を受け易く誤動作するという問題点があっ
た。
【０００９】
【課題を解決するための手段】本発明は要旨は複数の列
線と、各列線と第１定電圧源との間に選択的に接続され
た一チャンネル導電型の電界効果トランジスタで成るメ
モリセルのアレイと、複数行のメモリセルのゲートにそ
れぞれ接続された複数の行選択線と、複数の列線と共通
出力ノードとの間に接続された一チャンネル導電型の電
界効果トランジスタで構成され列選択信号に応答する列
選択回路とを備えた読み出し専用記憶装置において、共
通出力ノードに接続された一チャンネル導電型の電界効
果トランジスタで構成されたプリチャージ回路と、第１
定電圧源と第２定電圧源との間に直列接続されゲートに
定電圧の供給された逆チャンネル導電型の電界効果トラ
ンジスタと上記共通出力ノードにゲートの接続された一
チャンネル導電型の電界効果トランジスタで構成された
出力インバータとを有することである。
線と、各列線と第１定電圧源との間に選択的に接続され
た一チャンネル導電型の電界効果トランジスタで成るメ
モリセルのアレイと、複数行のメモリセルのゲートにそ
れぞれ接続された複数の行選択線と、複数の列線と共通
出力ノードとの間に接続された一チャンネル導電型の電
界効果トランジスタで構成され列選択信号に応答する列
選択回路とを備えた読み出し専用記憶装置において、共
通出力ノードに接続された一チャンネル導電型の電界効
果トランジスタで構成されたプリチャージ回路と、第１
定電圧源と第２定電圧源との間に直列接続されゲートに
定電圧の供給された逆チャンネル導電型の電界効果トラ
ンジスタと上記共通出力ノードにゲートの接続された一
チャンネル導電型の電界効果トランジスタで構成された
出力インバータとを有することである。
【００１０】
【発明の作用】まず、プリチャージ回路が共通出力ノー
ドと列線をプリチャージし、行線と選択された列線の交
点にメモリセルが存在するか否かにより共通出力ノード
の電圧が変化する。この電圧変化は出力インバータで検
出され、メモリセルの有無を示す出力信号が得られる。
ドと列線をプリチャージし、行線と選択された列線の交
点にメモリセルが存在するか否かにより共通出力ノード
の電圧が変化する。この電圧変化は出力インバータで検
出され、メモリセルの有無を示す出力信号が得られる。
【００１１】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１は本発明の第１実施例に係る読み出し専
用記憶装置の回路図である。本実施例が従来例と異なる
点はＰチャンネルＦＥＴで構成されていたプリチャージ
回路１００はＮチャンネルＦＥＴ２８となり、インバー
タ回路１０１がＮチャンネルＦＥＴ２７にのみ供給され
ている点である。ＰチャンネルＦＥＴ２３のゲート電圧
は定電圧発生回路１８の出力に接続されている。列選択
回路１７はＮチャンネルＦＥＴ９〜１１を介して列線１
６を出力１４に接続する。
説明する。図１は本発明の第１実施例に係る読み出し専
用記憶装置の回路図である。本実施例が従来例と異なる
点はＰチャンネルＦＥＴで構成されていたプリチャージ
回路１００はＮチャンネルＦＥＴ２８となり、インバー
タ回路１０１がＮチャンネルＦＥＴ２７にのみ供給され
ている点である。ＰチャンネルＦＥＴ２３のゲート電圧
は定電圧発生回路１８の出力に接続されている。列選択
回路１７はＮチャンネルＦＥＴ９〜１１を介して列線１
６を出力１４に接続する。
【００１２】次に、定電圧発生回路１８について説明す
る。５はＮチャンネルＦＥＴであり、抵抗素子１９の抵
抗値は十分大きいので、端子２０には電圧源の電圧（以
下、ＶDDと称す）からＮチャンネルＦＥＴのしきい値電
圧（以下、ＶTNと称す）だけ降下した電圧が得られる。
これはプリチャージ期間に出力１４と列線１６が達する
プリチャージレベルに略等しい。ＮチャンネルＦＥＴ６
のトランジスタ幅は、ＮチャンネルＦＥＴ２７の幅の１
／２に設定されており、ＮチャンネルＦＥＴ６にはＮチ
ャンネルＦＥＴ２７の１／２の電流がプリチャージ期間
において流れることになる。ＰチャンネルＦＥＴ２３，
４は同一のチャンネル長およびチャンネル幅に設定され
ており、カレントミラー回路を構成する。これによって
ＰチャンネルＦＥＴ２３は、出力１４がプリチャージレ
ベルの時のＮチャンネルＦＥＴ２７に対して１／２の電
流駆動能力を持つ負荷回路として働く。
る。５はＮチャンネルＦＥＴであり、抵抗素子１９の抵
抗値は十分大きいので、端子２０には電圧源の電圧（以
下、ＶDDと称す）からＮチャンネルＦＥＴのしきい値電
圧（以下、ＶTNと称す）だけ降下した電圧が得られる。
これはプリチャージ期間に出力１４と列線１６が達する
プリチャージレベルに略等しい。ＮチャンネルＦＥＴ６
のトランジスタ幅は、ＮチャンネルＦＥＴ２７の幅の１
／２に設定されており、ＮチャンネルＦＥＴ６にはＮチ
ャンネルＦＥＴ２７の１／２の電流がプリチャージ期間
において流れることになる。ＰチャンネルＦＥＴ２３，
４は同一のチャンネル長およびチャンネル幅に設定され
ており、カレントミラー回路を構成する。これによって
ＰチャンネルＦＥＴ２３は、出力１４がプリチャージレ
ベルの時のＮチャンネルＦＥＴ２７に対して１／２の電
流駆動能力を持つ負荷回路として働く。
【００１３】次に、読み出し動作と図２のタイミングチ
ャートを参照して説明する。まず、時刻ｔ11に制御信号
Ｃがハイレベルになると、プリチャージトランジスタ２
８がオンし、同時に全てのワード線Ｘi（i＝０，１，
２，・・・，）がロウレベルとなる。列選択回路１７は、
列選択線Ｙ0がハイレベルになっているとすると、出力
１４がプリチャージされるのと同時に、ＮチャンネルＦ
ＥＴ９を通じて列線１６がプリチャージされる。プリチ
ャージレベルは、電源電圧（ＶDD）よりＶTNだけ低い。
ャートを参照して説明する。まず、時刻ｔ11に制御信号
Ｃがハイレベルになると、プリチャージトランジスタ２
８がオンし、同時に全てのワード線Ｘi（i＝０，１，
２，・・・，）がロウレベルとなる。列選択回路１７は、
列選択線Ｙ0がハイレベルになっているとすると、出力
１４がプリチャージされるのと同時に、ＮチャンネルＦ
ＥＴ９を通じて列線１６がプリチャージされる。プリチ
ャージレベルは、電源電圧（ＶDD）よりＶTNだけ低い。
【００１４】次に、制御信号Ｃがロウレベルになると
（ｔ12）、プリチャージトランジスタ８はオフし、アド
レスによって選ばれたワード線（ここではＸ0とする）
がハイレベルになる。ワード線列線１６の交点にはＮチ
ャンネルＦＥＴのＲＯＭセル１２が存在し、ＲＯＭセル
１２はオンするため、列線１６及び出力１４のレベルは
降下する。
（ｔ12）、プリチャージトランジスタ８はオフし、アド
レスによって選ばれたワード線（ここではＸ0とする）
がハイレベルになる。ワード線列線１６の交点にはＮチ
ャンネルＦＥＴのＲＯＭセル１２が存在し、ＲＯＭセル
１２はオンするため、列線１６及び出力１４のレベルは
降下する。
【００１５】出力１４のレベルが降下すると、Ｎチャン
ネルＦＥＴ２７の電流駆動能力が減少してくる。出力１
４がプリチャージレベルの時のＮチャンネルＦＥＴ２７
の電流に比べ１／２まで減少すると、出力１５はロウレ
ベルからハイレベルに変化する（ｔ13）。これによって
指定されたアドレスにＲＯＭセルが存在することが判別
される。
ネルＦＥＴ２７の電流駆動能力が減少してくる。出力１
４がプリチャージレベルの時のＮチャンネルＦＥＴ２７
の電流に比べ１／２まで減少すると、出力１５はロウレ
ベルからハイレベルに変化する（ｔ13）。これによって
指定されたアドレスにＲＯＭセルが存在することが判別
される。
【００１６】次に、Ｔ2においては、ワード線Ｘ1が指定
されたとする。プリチャージ期間の動作はＴ1と同様で
あり省略する。制御線Ｃがロウレベルとなり、プリチャ
ージが完了し、ワード線Ｘ1が立ち上がる（ｔ14）。し
かし、列線１６とワード線Ｘ1との交点には、ＲＯＭセ
ルがなく、出力１４のレベルはプリチャージレベルを保
持する。したがって、出力１５はロウレベルのままであ
る。
されたとする。プリチャージ期間の動作はＴ1と同様で
あり省略する。制御線Ｃがロウレベルとなり、プリチャ
ージが完了し、ワード線Ｘ1が立ち上がる（ｔ14）。し
かし、列線１６とワード線Ｘ1との交点には、ＲＯＭセ
ルがなく、出力１４のレベルはプリチャージレベルを保
持する。したがって、出力１５はロウレベルのままであ
る。
【００１７】このタイミングチャートにあるように、接
地電位にノイズがのったとすると（ｔ15）、出力１４に
もノイズの影響が出るが、従来例のようにレベルが全く
変わってしまうことはなく出力１５はロウレベルを維持
するので誤動作は起こらない。
地電位にノイズがのったとすると（ｔ15）、出力１４に
もノイズの影響が出るが、従来例のようにレベルが全く
変わってしまうことはなく出力１５はロウレベルを維持
するので誤動作は起こらない。
【００１８】図３に本発明の第２実施例を示す。第１実
施例との違いは、出力１４に接続されたインバータ２０
０か、ＰチャンネルＦＥＴ２３のゲートを入力端子とし
ている点である。動作自体は、第１実施例と概略同様で
あり説明を省略するが、以下の相異点がある。すなわ
ち、第１実施例においてはＶDD−ＶTNの電圧がＮチャン
ネルＦＥＴ２７のゲートに入力されるため、基板効果を
受けた状態でのＶTNをＶTN’とすると、ＶDD＝ＶTN＋Ｖ
TN’以下の電圧では動作しない。しかしながら、第２実
施例においては、ＶTNと｜ＶTP｜の大きい方の電圧まで
動作する可能性がある。もちろんいずれの場合も実際の
安定動作においては前記電圧にプラスαは必要である。
このように第２実施例においては、第１実施例より低電
圧での動作が可能になるという違いがある。
施例との違いは、出力１４に接続されたインバータ２０
０か、ＰチャンネルＦＥＴ２３のゲートを入力端子とし
ている点である。動作自体は、第１実施例と概略同様で
あり説明を省略するが、以下の相異点がある。すなわ
ち、第１実施例においてはＶDD−ＶTNの電圧がＮチャン
ネルＦＥＴ２７のゲートに入力されるため、基板効果を
受けた状態でのＶTNをＶTN’とすると、ＶDD＝ＶTN＋Ｖ
TN’以下の電圧では動作しない。しかしながら、第２実
施例においては、ＶTNと｜ＶTP｜の大きい方の電圧まで
動作する可能性がある。もちろんいずれの場合も実際の
安定動作においては前記電圧にプラスαは必要である。
このように第２実施例においては、第１実施例より低電
圧での動作が可能になるという違いがある。
【００１９】
【発明の効果】以上説明したように本発明は、プリチャ
ージレベルを予め安定なレベルに押さえることにより、
ノイズを受けてもレベル変動が小さくなり、誤動作を起
こさなくなるという効果を有する。
ージレベルを予め安定なレベルに押さえることにより、
ノイズを受けてもレベル変動が小さくなり、誤動作を起
こさなくなるという効果を有する。
【図１】本発明の第１実施例を示す回路図である。
【図２】本発明の第１実施例の動作を示すタイミングチ
ャートである。
ャートである。
【図３】本発明の第２実施例を示す回路図である。
【図４】従来例を示す回路図である。
【図５】従来例の動作を示すタイミングチャートであ
る。
る。
【符号の説明】 １ 定電圧源 ２ 接地線 ４，２３ ＰチャンネルＦＥＴ ５，６，９，１０，１１，２７，２８ ＮチャンネルＦ
ＥＴ １２，１３ メモリセル １７ 列選択回路 １８ 定電圧発生回路 １００ プリチャージ回路 １０１，２００ 出力インバータ回路
ＥＴ １２，１３ メモリセル １７ 列選択回路 １８ 定電圧発生回路 １００ プリチャージ回路 １０１，２００ 出力インバータ回路
Claims (1)
- 【特許請求の範囲】 【請求項１】 複数の列線と、各列線と第１定電圧源と
の間に選択的に接続された一チャンネル導電型の電界効
果トランジスタで成るメモリセルのアレイと、複数行の
メモリセルのゲートにそれぞれ接続された複数の行選択
線と、複数の列線と共通出力ノードとの間に接続された
一チャンネル導電型の電界効果トランジスタで構成され
列選択信号に応答する列選択回路とを備えた読み出し専
用記憶装置において、共通出力ノードに接続された一チ
ャンネル導電型の電界効果トランジスタで構成されたプ
リチャージ回路と、第１定電圧源と第２定電圧源との間
に直列接続されゲートに定電圧の供給された逆チャンネ
ル導電型の電界効果トランジスタと上記共通出力ノード
にゲートの接続された一チャンネル導電型の電界効果ト
ランジスタで構成された出力インバータとを有すること
を特徴とする読み出し専用記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18309691A JP3313383B2 (ja) | 1991-06-27 | 1991-06-27 | 読み出し専用記憶装置 |
| US07/901,688 US5274590A (en) | 1991-06-27 | 1992-06-22 | Read only memory device with recharging transistor automatically supplementing current to an input node of output invertor |
| DE69220144T DE69220144T2 (de) | 1991-06-27 | 1992-06-22 | Festwertspeicher mit Vorladetransistor mit automatischer Stromergänzung am Eingangsknoten des Ausgangsinverters |
| EP92110515A EP0520357B1 (en) | 1991-06-27 | 1992-06-22 | Read only memory device with recharging transistor automatically supplementing current to an input node of output inverter |
| KR1019920011077A KR950002728B1 (ko) | 1991-06-27 | 1992-06-25 | 판독 전용 메모리 디바이스 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18309691A JP3313383B2 (ja) | 1991-06-27 | 1991-06-27 | 読み出し専用記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH056686A true JPH056686A (ja) | 1993-01-14 |
| JP3313383B2 JP3313383B2 (ja) | 2002-08-12 |
Family
ID=16129697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18309691A Expired - Fee Related JP3313383B2 (ja) | 1991-06-27 | 1991-06-27 | 読み出し専用記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5274590A (ja) |
| EP (1) | EP0520357B1 (ja) |
| JP (1) | JP3313383B2 (ja) |
| KR (1) | KR950002728B1 (ja) |
| DE (1) | DE69220144T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2658768B2 (ja) * | 1992-10-19 | 1997-09-30 | 日本電気株式会社 | ダイナミックｒａｍ |
| JP2894115B2 (ja) * | 1992-11-10 | 1999-05-24 | 松下電器産業株式会社 | カラム選択回路 |
| JPH0745086A (ja) * | 1993-08-02 | 1995-02-14 | Mitsubishi Electric Corp | メモリ装置 |
| JPH08293197A (ja) * | 1995-04-21 | 1996-11-05 | Nec Corp | 不揮発性半導体記憶装置 |
| US5706237A (en) * | 1996-10-08 | 1998-01-06 | International Business Machines Corporation | Self-restore circuit with soft error protection for dynamic logic circuits |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6231094A (ja) * | 1985-08-01 | 1987-02-10 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JPH0766675B2 (ja) * | 1987-07-14 | 1995-07-19 | 株式会社東芝 | プログラマブルｒｏｍ |
| KR930000963B1 (ko) * | 1988-03-09 | 1993-02-11 | 가부시기가이샤 도오시바 | 불휘발성 메모리 회로장치 |
| JP2507529B2 (ja) * | 1988-03-31 | 1996-06-12 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP2513795B2 (ja) * | 1988-07-22 | 1996-07-03 | 沖電気工業株式会社 | Ｍｏｓ型半導体記憶装置 |
| JPH0724298B2 (ja) * | 1988-08-10 | 1995-03-15 | 日本電気株式会社 | 半導体記憶装置 |
-
1991
- 1991-06-27 JP JP18309691A patent/JP3313383B2/ja not_active Expired - Fee Related
-
1992
- 1992-06-22 DE DE69220144T patent/DE69220144T2/de not_active Expired - Fee Related
- 1992-06-22 US US07/901,688 patent/US5274590A/en not_active Expired - Fee Related
- 1992-06-22 EP EP92110515A patent/EP0520357B1/en not_active Expired - Lifetime
- 1992-06-25 KR KR1019920011077A patent/KR950002728B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JP3313383B2 (ja) | 2002-08-12 |
| KR950002728B1 (ko) | 1995-03-24 |
| EP0520357B1 (en) | 1997-06-04 |
| DE69220144T2 (de) | 1998-01-22 |
| EP0520357A3 (en) | 1995-04-05 |
| US5274590A (en) | 1993-12-28 |
| DE69220144D1 (de) | 1997-07-10 |
| EP0520357A2 (en) | 1992-12-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4616342A (en) | Semiconductor memory device | |
| US5477176A (en) | Power-on reset circuit for preventing multiple word line selections during power-up of an integrated circuit memory | |
| US5371713A (en) | Semiconductor integrated circuit | |
| US6256239B1 (en) | Redundant decision circuit for semiconductor memory device | |
| US4873458A (en) | Voltage level detecting circuit having a level converter | |
| US6205079B1 (en) | Semiconductor integrated circuit having power-supply circuits for producing internal supply voltages | |
| US4733112A (en) | Sense amplifier for a semiconductor memory device | |
| US5574687A (en) | Semiconductor memory | |
| US5068830A (en) | High speed static ram sensing system | |
| US5719812A (en) | Semiconductor memory including bit line reset circuitry and a pulse generator having output delay time dependent on type of transition in an input signal | |
| US4825110A (en) | Differential amplifier circuit | |
| US5532969A (en) | Clocking circuit with increasing delay as supply voltage VDD | |
| US11342906B2 (en) | Delay circuits, and related semiconductor devices and methods | |
| JP3015652B2 (ja) | 半導体メモリ装置 | |
| JP3068389B2 (ja) | 半導体記憶装置 | |
| US5140192A (en) | Bicmos logic circuit with self-boosting immunity and a method therefor | |
| EP0845784B1 (en) | Method and corresponding circuit for generating a syncronization ATD signal | |
| JP3313383B2 (ja) | 読み出し専用記憶装置 | |
| US6314041B1 (en) | Memory with a reduced leakage current | |
| US6233186B1 (en) | Memory device having reduced precharge time | |
| JPS6020396A (ja) | 信号入力回路 | |
| US5901098A (en) | Ground noise isolation circuit for semiconductor memory device and method thereof | |
| US20080094928A1 (en) | Semiconductor memory having data line separation switch | |
| JPH06314491A (ja) | 半導体記憶装置 | |
| JPS6211439B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |