DE69220144T2

DE69220144T2 - Festwertspeicher mit Vorladetransistor mit automatischer Stromergänzung am Eingangsknoten des Ausgangsinverters

Info

Publication number: DE69220144T2
Application number: DE69220144T
Authority: DE
Inventors: Masahiko Kashimura
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1991-06-27
Filing date: 1992-06-22
Publication date: 1998-01-22
Anticipated expiration: 2012-06-23
Also published as: US5274590A; DE69220144D1; JPH056686A; KR950002728B1; EP0520357B1; EP0520357A3; EP0520357A2; JP3313383B2

Description

Erfindungsgebiet

Die vorliegende Erfindung betrifft einen Festwertspeicher und insbesondere einen Vorladetransistor für Bitleitungen.

Beschreibung des Standes der Technik

Ein typisches Beispiel eines Festwertspeichers ist in der Fig. 1 gezeigt, und hat ein Speicherzellenfeld 1, eine Spaltenwähleinheit 2, einen p-Kanal-Anreicherungsladetransistor 3 und eine Ausgangsinverterschaltung 4. Das Speicherzellenfeld 1 hat eine Vielzahl von adressierbaren Zellplätzen CL11, CL1n, CL21, CL2n, CLm1, CLmn, denen eine Vielzahl von Wortleitungen WL1, WL2 und WLn und eine Vielzahl von Bitleitungen DL1, DL2 und DLn zugeordnet sind. Die Wortleitungen WL1 bis WLm und die Bitleitungen DL1 bis DLn definieren eine Vielzahl von adressierbaren Speicherplätzen CL11 bis CLmn, und den Zellplätzen CL11 bis CLmn sind selektiv Anreicherungs-n-Kanal-Speichertransistoren Qn11, Qn12 und Qn13 zugewiesen. Die Wortleitungen WL1 bis WLm sind mit einem Zeilenadressdekoder 5 gekoppelt und der Zeilenadressdekoder 5 spricht auf die Zeilenadressbits an, so daß eine der Wortleitungen WL1 bis WLm auf den aktiven Hochspannungspegel steigt. Wenn die gewählte Wortleitung an eine Gatelelektrode eines Arireicherungs-n-Kanal-Speicher transistors gekoppelt ist, schaltet der Anreicherungs-n-Kanal-Speichertransistor ein und es ist von der zugehörigen Bitleitung zu einer Massespannungsleitung ein Strompfad geschaffen. Wenn jedoch ein Anreicherungs-n-Kanal-Speichertransistor nicht mit der gewählten Wortleitung gekoppelt ist, sind die Bitleitungen DL1 bis DLn zur Massespannungsleitung isoliert.
Die Spaltenwähleinheit 2 ist durch die Vielzahl von Anreicherungs-n-Kanal-Übertragungstransistoren Qn21, Qn22 und Qn2n implementiert, und die Anreicherungs-n-Kanal-Übertragungstransistoren Qn21 bis Qn2n sind zugeordnet zu den Bitleitungen DL1 bis DLn vorgesehen. Die Anreicherungs-n-Kanal-Übertragungstransistoren Qn21 bis Qn2n sind nämlich mit den Bitleitungen DL1 bis DLn gekoppelt und selektiv durch eine Spaltenadressdekodereinheit 6 gategeschaltet. Die Spaltenwähleinheit 2 ist weiterhin mit dem Anreicherungs-p- Kanal-Ladetransistor 3 gekoppelt und der Anreicherungs-p- Kanal-Ladetransistor 3 spricht auf ein Steuersignal CB an, um Strom von einer Netzspannungsleitung Vcc der Spaltenwähleinheit 2 zuzuführen. Wenn ein Zellplatz, der durch eine Wortleitung gewählt worden ist, von der gewählten Bitleitung zur Massespannungsleitung einen Strompfad schafft, geht der Strom durch die Spaltenwähleinheit 2 und den Strompfad in den gewählten Zellplatz, und der Spannungspegel am Drainknoten N1 des Anreicherungs-p-Kanal-Ladetransistors 3 geht nach unten. Wenn jedoch irgendein Strompfad in dem gewählten Zellplatz
errichtet ist, wird der Spannungspegel am Drainknoten N1 des Anreicherungs-p-Kanal-Ladetransistors 3 auf dem Hochspannungspegel gehalten.
Die Ausgangsinverterschaltung 4 ist durch eine Reihenkombination aus einem Anreicherungs-p-Kanal-Feldeffekttransistor Qp41 und einem Anreicherungs-n-Kanal-Feldeffekttransistor Qn42 implementiert, die zwischen die Netzspannungsleitung Vcc und die Massespannungsleitung gekoppelt sind, und der Drain-Knoten N1 des Anreicherungs-p-Kanal-Ladetransistors 3 ist mit der Gateelektrode des Anreicherungs-p-Kanal-Feldeffekttransistors Qp41 und der Gateelektrode des Anreicherungs-n-Kanal-Feldeffekttransistors Qn42 gekoppelt. Der gemeinsame Drainknoten N2 in der Reihenkombination ist mit einem Datenausgangsstift DT gekoppelt und ein Ausgangsdatensignal Dout wird von der Ausgangsinverterschaltung 4 dem Datenausgangsstift DT zugeführt.
Der so ausgebildete Festwertspeicher gemäß dem Stand der Technik verhält sich wie folgt. Fig. 2 zeigt eine Auslesefolge des Festwertspeichers gemäß dem Stand der Technik, und es wird angenommen, daß auf den Zellplatz CL21 nach dem Zugriff auf den Zellplatz CL11 zweimal zugegriffen wird. Das steuersignal CB wird zum Zeitpunkt t1 auf den niedrigen Spannungspegel gesenkt, und die Netzspannungsleitung Vcc ist mit der Bitleitung DL1 über den Anreicherungs-p-Kanal- Ladetransistor 3 und den Anreicherungs-n-Kanal-Übertragungstransistor Qn21 gekoppelt, die bereits durch die Spaltenadressdekodereinheit 6 gewählt sind. Da alle Wortleitungen WL1 bis WLn im wesentlichen gleichzeitig mit dem Steuersignal CB auf den Niedrigspannungspegel gesenkt werden, wird der Drain-Knoten N1 auf den Netzspannungspegel Vcc angehoben, und die Bitleitung DL1 wird durch dessen Schwellwert auf einen mittleren Spannungspegel V1, der niedriger als der Netzspannungspegel Vcc ist, angehoben. Der Drainknoten N1 auf dem Netzspannungspegel Vcc bewirkt, daß der Anreicherungs-n-Kanal-Feldeffekttransistor Qn42 einschaltet, und der Anreicherungs-p-Kanal-Feldeffekttransistor Qp41 abschaltet. Dann wird der gemeinsame Drainknoten N2 durch den Anreicherungs-n-Kanal-Feldeffekttransistor Qn42 an die Massespannungsleitung gekoppelt und das Ausgangsdatensignal Dout geht zum Zeitpunkt t2 auf den Massespannungspegel herunter. Das Steuersignal CB gewinnt zum Zeitpunkt t3 wieder die Netzspannungspegel Vcc, und der Anreicherungs-p-Kanal-Ladetransistor 3 schaltet ab. Die Zeilenadressbits verursachen ein Anheben der Wortleitung WL1 durch die Zeilenadressdekodereinheit bei Wiedergewinnung des Steuersignals CB, und der Anreicherungs-n-Kanal-Speichertransistor Qn11 schaltet ein, um den Strompfad von der zugehörigen Bitleitung DL1 zur Massespannungsleitung zu schaffen. Von der Bitleitung DL1 fließt Strom zur Massespannungsleitung, und die Bitleitung DL1 wird auf den Massespannungspegel gesenkt. Die so gesenkte Bitleitung DL1 erlaubt, daß der Anreicherungs-n-Kanal-Übertragungstransistor Qn21 einschaltet, und demgemäß geht der Drainknoten N1 in Richtung auf den Massespannungspegel nach unten. Da die parasitäre Kapazität, die mit dem Drainknoten N1 gekoppelt ist, sehr viel kleiner als die ist, welche mit der Bitleitung DL1 gekoppelt ist, geht der Drainknoten N1 anfänglich mit hoher Geschwindigkeit nach unten und danach senkt er sich langsam zusammen mit der Bitleitung DL1 in Abhängigkeit von dem Stromtreibvermögen des Anreicherungs-n-Kanal- Speichertransistors Qn11. Dann kuppelt die Ausgangsinverterschaltung 4 die Netzspannungsleitung Vcc durch den Anreicherungs-p-Kanal-Feldeffekttransistor Qp41 mit dem gemeinsamen Drainknoten N2, und dies führt zu dem Ausgangsdatensignal Dout mit hohem Spannungspegel.
Nachdem die Bitleitung DL1 und der Drainknoten N1 den Massespannungspegel erreichen, geht das Steuersignal CB zum Zeitpunkt t5 nach unten, und der Drainknoten N1 und die Bitleitung DL1 sind vorgeladen, ähnlich wie bei dem Zugriff auf den Zellplatz CL11. Zum Zeitpunkt t6 steigt die Wortleitung WL2; sowohl die Bitleitung DL1 als auch der Drainknoten N1 werden jedoch auf ihrem jeweiligen Spannungspegel V1 und Vcc gehalten, weil irgendein Strompfad von der Bitleitung DL1 zur Massespannungsleitung nicht geschaffen ist. Der Drainknoten N1 auf dem Netzspannungspegel Vcc bewirkt, daß die Ausgangsinverterschaltung 4 den gemeinsamen Drainknoten N2 durch den Anreicherungs-n-Kanal-Feldeffekttransistor Qn42 mit der Massespannungsleitung koppelt und das Ausgangsdatensignal Dout bleibt auf dem niedrigen oder Massespannungspegel.
Wenn auf den Zellplatz CL21 wieder zugegriffen wird, geht das Steuersignal CB zum Zeitpunkt t7 nach unten auf den Massespannungspegel, und die Bitleitung DL1 und der Drainknoten N1 werden wieder vorgeladen, ähnlich wie bei dem vorherigen Zugriff. Zum Zeitpunkt t8 gewinnt das Steuersignal CB wieder den hohen Spannungspegel und die Wortleitung WL2 geht bei Wiedergewinnung des Steuersignais CB nach oben. Wenn jedoch zum Zeitpunkt t9 an der Massespannungsleitung Rauschen auftritt, schwankt der Spannungspegel an der Bitleitung DL1 infolge des Rauschens, weil der größte Teil der parasitären Kapazität zwischen Bitleitung DL1 und Massespannungsleitung gekoppelt ist. Ein Festwertspeicher hat üblicherweise intern verschiedene Rauschquellen, und die Rauschquellen sind die Ursache für Spannungsschwankungen. Wenn Spannungsschwankungen an der Bitleitung DL1 zwischen dem Drainknoten und der Gateelektrode des Anreicherungs-n-Kanal-Übertragungstransistors Qn21 einen Differenzspannungspegel erzeugen, der größer als dessen Schweliwert ist, schaltet der Anreicherungs-n-Kanal-Übertragungstransistor Qn21 ein, und der Drainknoten N1 wird schnell abgesenkt, weil die parasitäre Kapazität die mit dem Drainknoten N1 gekoppelt ist, sehr viel kleiner als die der Bitleitung DL1 ist. Wenn jedoch das Rauschen von der Massespannungsleitung entfernt ist, wird die Bitleitung DL1 wieder den hohen Spannungspegel V1 gewinnen, und der Anreicherungs-n-Kanal-Übertragungstransistor Qn21 schaltet ab. Aus diesem Grund ist der Drainknoten N1 auf den Spannungspegel niedriger als der Schwellwert der Ausgangsinverterschaltung 4 begrenzt, und das Ausgangsdatensignal Dout geht auf einen hohen Spannungspegel nach oben.
Somit ist der Festwertspeicher gemäß dem Stand der Technik anfällig für Rauschen an der Massespannungsleitung und eine derartig niedrige Rauschgrenze verschlechtert die Zuverlässigkeit des Ausgangsdatensignals Dout.

Zusammenfassung der Erfindung

Daher ist es eine wichtige Aufgabe der vorliegenden Erfindung, einen Festwertspeicher zu schaffen, der weniger anfällig für Rauschen ist, um die Zuverlässigkeit des Ausgangsdatensignals zu verbessern.
Zur Lösung der Aufgabe schlägt die vorliegende Erfindung vor, den Differenzspannungspegel zwischen einem Vorladepegel an einem Eingangsknoten einer Ausgangsinverterschaltung und einem Vorladepegel an einer Bitleitung zu senken.
Gemäß der vorliegenden Erfindung ist ein Festwertspeicher geschaffen, mit:
a) einem Speicherzellenfeld mit einer Vielzahl von adressierbaren Zellplätzen, die in Zeilen und Spalten angeordnet sind, Anreicherungs-Speichertransistoren eines ersten Kanalleitfähigkeitstyps, die zu Zellplätzen ausgezeichnet sind, die aus der Vielzahl von adressierbaren Zellplätzen ausgewählt sind;
b) einer Vielzahl von Wortleitungen, die jeweils den Zeilen der adressierbaren Zellplätze zugeordnet sind und mit den Gateelektroden der Anreicherungs-Speichertransistoren der jeweiligen zugeordneten Zeile gekoppelt sind, so daß eine der Zeilen aus dem Speicherzellenfeld ausgewählt ist;
c) einer Vielzahl von Bitleitungen, die jeweils den Spalten der adressierbaren Zellplätze zugeordnet sind und die mit einer ersten konstanten Spannungsleitung über die Anreicherungs-Speichertransistoren in einer der Zeilen, die aus dem Speicherzellenfeld ausgewählt worden sind, verbunden sind;
d) einer Spaltenwahleinheit, die einen gemeinsamen Knoten aufweist, und eine Vielzahl von Anreicherungs-Transfertransistoren des ersten Kanalleitfähigkeitstyps hat, die zwischen der Vielzahl der Bitleitungen und dem gemeinsamen Knoten gekoppelt sind, wobei einer der Vielzahl der Anreicherungs-Transfertransistoren einschaltet, so daß die zugehörige Bitleitung mit dem gemeinsamen Knoten verbunden ist;
e) einem Anreicherungs-Ladetransistor vom ersten Kanalleitfähigkeitstyp, der auf ein Steuersignal anspricht, um eine zweite konstante Spannungsleitung mit gegenüber der ersten konstanten Spannungsleitung unterschiedlichem Spannungspegel mit dem gemeinsamen Knoten zu koppeln, und im Betrieb den gemeinsamen Knoten niedriger zu laden als den Spannungspegel an der zweiten konstanten Spannungsleitung und die zugehörige Bitleitung auf den Spannungspegel des gemeinsamen Knotens zu laden;
f) einer Ausgangs-Inverterschaltung, die durch eine Serienkombination eines ersten Anreicherungs-Schalttransistors eines zweiten Kanalleitfähigkeitstyps entgegengesetzt zum ersten Kanalleitfähigkeitstyp und einem zweiten Anreicherungs-Schalttransistor des ersten Kanalieitfähigkeitstyps, der zwischen der ersten und der zweiten Konstantspannungsleitung geschaltet ist, gebildet ist, wobei einer der ersten und zweiten Anreicherungs-Schalttransistoren durch den gemeinsamen Knoten gategeschaltet ist; und
g) einer Konstantspannungs-Erzeugungseinheit, die mit der Gateelektrode des anderen vom ersten und zweiten Anreicherungs-Schalttransistor gekoppelt ist.

Kurze Beschreibung der Figuren

Die Merkmale und Vorteile des Festwertspeichers gemäß der vorliegenden Erfindung gehen aus der folgenden Beschreibung anhand der begleitenden Figuren hervor, in welchem zeigt:
Fig. 1 ein Schaltbild der Schaltungsanordnung des Festwertspeichers gemäß dem Stand der Technik;
Fig. 2 eine graphische Darstellung der Signalformen der Spannungspegel an wichtigen Knoten des Festwertspeichers gemäß dem Stand der Technik;
Fig. 3 ein Schaltbild der Schaltungsanordnung eines Festwertspeichers gemäß der vorliegenden Erfindung;
Fig. 4 eine graphische Darstellung der Signalformen an den wesentlichen Knoten des Festwertspeichers gemäß Fig. 3;
Fig. 5 ein Schaltbild der Schaltungsanordnung eines weiteren Festwertspeichers gemäß der vorliegenden Erfindung;
Fig. 6 ein Schaltbild der schaltungsanordnung eines weiteren Festwertspeichers gemäß der vorliegenden Erfindung;
Fig. 7 ein Schaltbild eines Feldeffekttransistors mit schwebendern Gate, der anstatt eines Anreicherungs-Feldeffekttransistors, der bei diesen Ausführungsformen eingebaut ist, als Speicherzelle verwendet wird.

Beschreibung der bevorzugten Ausführungsformen

Erste Ausführungsform

Bezugnehmend auf die Fig. 3 ist ein Festwertspeicher der die vorliegende Erfindung verkörpert, auf einem einzigen Halbleiterchip 10 hergestellt und hat ein Speicherzellenfeld 11, eine Spaltenwähleinheit 12, einen n-Kanal-Anreicherungs-Ladetransistor 13, eine Ausgangsinverterschaltung 14 und eine Konstantspannungserzeugungsschaltung 15. Das Speicherzellenfeld 11 hat eine Vielzahl von adressierbaren Zellplätzen CL11, CL1n, CL21, CL2n, CLm1, CLmn, und ist einer Vielzahl von Wortleitungen WL1, WL2 und WLm und einer Vielzahl von Bitleitungen DL1, DL2 und DLn zugeordnet. Die Wortleitungen WL1 bis WLm und die Bitleitungen DL1 und DLn definieren die Vielzahl der adressierbaren Speicherplätze CL11 bis CLmn, und die n-Kanat-Anreicherungs-Speichertransistoren Qn11, Qn12 und Qn13 sind selektiv ausgezeichnet zu den Zellplätzen CL11 bis CLmn. Die Wortleitungen WL1 bis WLm sind mit einem Zeilenadressdekoder 16 verbunden, und der Zeilenadressdekoder 16 spricht auf Zeilenadressbits an, so daß eine der Wortleitungen WL1 bis WLm auf den aktiven hohen Spannungspegel steigt. Wenn die gewählte Wortleitung mit einer Gateelektrode eines Anreicherungs-n-Kanat-Speichertransistors verbunden ist, schaltet der Anreicherungsn-Kanal-Speichertransistor ein, und es wird ein Strompfad von der zugehörigen Bitleitung zu einer Massespannungsleitung geschaffen. Wenn jedoch irgendein Anreicherungs-n-Kanal-Speichertransistor nicht mit der gewählten Wortleitung verbunden ist, sind die Bitleitungen DL1 bis DLn von der Massespannungsleitung isoliert.
Die Spaltenwahleinheit 12 ist durch eine Vielzahl von Anreicherungs-n-Kanal-Transfertransistoren Qn21, Qn22 und Qn2n implementiert, und die Anreicherungs-n-Kanal-Transfertransistoren Qn21 bis Qn2n sind zugeordnet zu den Bitleitungen DL1 bis DLn vorgesehen. Die Anreicherungs-n-Kanal- Transfertransistoren Qn21 bis Qn2n sind nämlich zwischen die zugehörigen Bitleitungen DL1 bis DLn und einen gemeinsamen Knoten N11 gekoppelt und werden selektiv durch einen Spaltenadressdekoder 17 geschaltet. Die Spaltenwahleinheit 12 ist weiterhin mit dem Anreicherungs-n-Kanal-Ladetransistor 13 gekoppelt und der Anreicherungs-n-Kanal-Ladetransistor 13 spricht auf ein steuersignal CB an, welches von einem Steuersignalgenerator 18 zugeführt wird, um Strom von einer Netzspannungsleitung Vcc an die Spaltenwahleinheit 12 anzulegen. Einer der Unterschiede gegenüber dem Festwertspeicher gemäß dem Stand der Technik ist der Kanalleitfähigkeitstyps des Ladetransistors 13 und der Spannungspegel an dessen Drainknoten N12 ist bei Beendigung der Vorladephase niedriger als bei dem Stand der Technik. Wenn ein durch eine Wortleitung gewählter Zellplatz einen Strompfad von der gewählten Bitleitung zur Massespannungsleitung erzeugt, fließt der Strom vom Anreicherungs-n-Kanal-Ladetransistor 13 durch Spaltenwahleinheit 12 und den Strompfad in dem gewählten Zellplatz, und der Spannungspegel am Drainknoten N12 des Anreicherungs-n-Kanal-Ladetransistors 13 geht nach unten. Wenn jedoch irgendein Strompfad in dem gewählten Zellplatz errichtet ist, wird der Spannungspegel am Drainknoten N12 des Anreicherungs-n-Kanal-Ladetransistors 13 auf dem hohen Spannungspegel gehalten.
Die Ausgangsinverterschaltung 14 ist durch eine Serienkombination eines Anreicherungs-p-Kanalfeldeffekttransistors Qp41 und eines Anreicherungs-n-Kanal-Feldeffekttransistors Qn42 implementiert, die zwischen die Netzspannungsleitung Vcc und die Massespannungsleitung gekoppelt sind, und der Drainknoten N12 des Anreicherungs-n-Kanal-Ladetransistors 13 ist nur mit der Gateelektrode des Anreicherungs-n-Kanal- Feldeffekttransistors Qn42 verbunden. Die Verbindung zwischen dem Drainknoten N12 und der Ausgangsinverterschaltung 14 ist ein weiterer Unterschied gegenüber dem Festwertspeicher gemäß dem Stand der Technik. Die Gateelektrode des Anreicherungs-p-Kanal-Feldeffekttransistors Qp41 ist mit dem Ausgangsknoten NT4 der Konstantspannungserzeugungsschaltung 15 verbunden. Aus diesem Grund dient der Anreicherungs-p- Kanal-Feldeffekttransistor Qp41 als ein Lastelement. Der gemeinsame Drainknoten N13 in der Serienkombination ist mit einem Datenausgangsstift DT verbunden, und ein Ausgangsdatensignal Dout wird von der Ausgangsinverterschaltung 14 an den Datenausgangsstift DT gelegt.
Die Konstantspannungserzeugerschaltung 15 hat eine Serienkombination eines Anreicherungs-p-Kanal-Lasttransistors Qpsl und eines Anreicherungs-n-Kanal-Lasttransistors Qn52, die zwischen die Netzspannungsleitung Vcc und die Massespannungsleitung gekoppelt sind, und eine Serienkombination aus einem Anreicherungs-n-Kanal-Lasttransistor Qn53 und einem Widerstandselement R54, die ebenfalls zwischen die Netzspannungsleitung Vcc und die Massespannungsleitung gekoppelt sind. Die Gateelektrode des Anreicherungs-n-Kanal- Lasttransistors Qn53 ist mit der Netzspannungsleitung Vcc verbunden, und erzeugt einen konstanten Untersetz-Spannungspegel an dessen Drainknoten. Die Gateelektrode des Anreicherungs-p-Kanal-Lasttransistors Qp51 ist mit dem Ausgangsknoten N14 der Konstantspannungserzeugungsschaltung 15 verbunden und der Drainknoten des Anreicherungs-n-Kanal- Lasttransistors Qn53 ist mit der Gateelektrode des Anreicherungs-n-Kanal-Lasttransistors Qm52 verbunden. Der Anreicherungs-n-Kanal-Lasttransistor Qn52 erzeugt gegenüber seinem Durchgangsstrom einen konstanten Kanaiwiderstand und hält den Spannungspegel am Ausgangsknoten N14 in Kooperation mit dem Anreicherungs-p-Kanal-Ladetransistor Qp51 konstant.
Der so ausgebildete Festwertspeicher verhält sich wie folgt. Fig. 4 zeigt einen Ausleseablauf des vorliegenden Festwertspeichers und es wird angenommen, daß die Zählplätze CL11 und CL21 aufeinanderfolgend in dem Ausleseablauf zugegriffen werden. Das Steuersignal CB wird zum Zeitpunkt T11 auf den Netzspannungspegel Vcc angehoben, und der Anreicherungs-n-Kanal-Ladetransistor 13 schaltet ein, so daß der Drainknoten N12 und demgemäß der gemeinsame Knoten Nil mit der Netzspannungsleitung Vcc gekoppelt sind. Da der Anreicherungs-n-Kanal-Transfertransistor Qn21 eingeschaltet hat, ist die Netzspannungsleitung Vcc weiter mit der Bitleitung DL1 über den Anreicherungs-n-Kanal-Transfertransistor Qn21 verbunden.
Alle der Wortleitungen WL1 bis WLm werden zum Zeitpunkt t12 auf den niederen Spannungspegel gesenkt. Das Steuersignal CB bleibt jedoch auf dem Netzspannungspegel. Dann geht der Drainknoten N12 und demgemäß der gemeinsame Knoten N11 durch den Schwellwertpegel des Ladetransistors 13 auf einen vorbestimmten Zwischenspannungspegel V11 hoch, der niedriger als der Netzspannungspegel Vcc ist. Da der Anreicherungs-n-Kanal-Transfertransistor Qn21 bezüglich seines Schwellwertpegels ungefähr gleich dem Anreicherungs-n-Kanal-Ladetransistor 13 ist, wird die Bitleitung DL1 ebenfalls auf den vorbestimmten mittleren Spannungspegel V11 angehoben und wird mit dem Drainknoten N12 ausbalanciert. Somit ist die Differenz zwischen dem Drainknoten M12 und der gewählten Bitleitung DL1 bei diesem Beispiel minimiert. Der Drainknoten N12 auf dem vorbestimmten mittleren Spannungspegel V11 bewirkt, daß der Anreicherungs-n-Kanal-Feldeffekttransistor Qn42 einschaltet, und der gemeinsame Drainknoten N13 ist über den Anreicherungs-n-Kanal-Feldeffektransistor Qn42 mit der Massespannungsleitung verbunden. Aus diesem Grund geht das Ausgangsdatensignal Dout zum Zeitpunkt t13 nach unten auf den niederen Spannungspegel.
Das Steuersignal CB wird zum Zeitpunkt t14 auf dem niederen oder Massespannungspegel wiedergewonnen und der Anreicherungs-n-Kanal-Ladetransistor 13 schaltet ab. Die Zeilenadressbits bewirken, daß der Zeilenadressdekoder 16 die Wortleitung WL1 bei Wiedergewinnung des Steuersignals CB anhebt, und der Anreicherungs-n-Kanal-Speichertransistor Qn11 schaltet ein, um den Strompfad von der zugehörigen Bitleitung DL1 zur Massespannungsleitung zu schaffen. Der Strom fließt von der Bitleitung DL1 zur Massespannungsleitung, und die Bitleitung DL1 wird in Richtung auf den Massespannungspegel abgesenkt. Die so abgesenkte Bitleitung DL1 erlaubt ein Einschalten des Anreicherungs-n-Kanal- Transfertransistors Qn21 und demgemäß geht der Drainknoten N12 in Richtung auf den Massespannungspegel nach unten. Da der Drainknoten N12 mit der Bitleitung DL1 ausgeglichen war, werden die Bitleitung DL1 und der Drainknoten N12 ebenfalls langsam abgesenkt und das Stromtreibvermögen des Anreicherungs-n-Kanal-Speichertransistors Qn11 bestimmt die Geschwindigkeit. Dann kuppelt die Ausgangsinverterschaltung 14 die Netzspannungsleitung Vcc über den Anreicherungs-p- Kanal-Feldeffekttransistor Qp41 mit dem gemeinsamen Drainknoten N13, und daraus resultiert das Ausgangsdatensignal Dout mit hohem Spannungspegel zum Zeitpunkt t15.
Nachdem die Bitleitung DL1 und der Drainknoten N12 den Massespannungspegel erreichen geht das Steuersignal CB zum Zeitpunkt t16 nach oben und der Drainknoten N12 und die Bitleitung DL1 werden ähnlich wie bei dem Zugriff auf den Zellplatz CL11 auf den vorbestimmten mittleren Spannungspegel V11 vorgeladen. Die Wortleitung WL2 geht zum Zeitpunkt t17 nach oben; die Bitleitung DL1 und der Drainknoten N12 werden jedoch beide auf dem vorbestimmten mittleren Spannungspegel V11 gehalten, weil kein Strompfad von der Bitleitung DL1 zu der Massespannungsleitung geschaffen ist. Der Drainknoten N12 auf dem vorbestimmten mittleren Spannungspegel V11 bewirkt, daß die Ausgangsinverterschaltung 14 den gemeinsamen Drainknoten N13 über den Anreicherungsn-Kanal-Feldeffekttransistor Qn42 mit der Massespannungsleitung verbindet, und das Ausgangsdatensignal Dout bleibt auf dem niedrigen Spannungspegel.
Wenn an der Massespannungsleitung zum Zeitpunkt t18 ein Rauschen auftritt, schwankt der Spannungspegel an der Bitleitung DL1 infolge des Rauschens. Die Differenz zwischen dem Drainknoten N12 und der Bitleitung DL1 ist jedoch ausgeglichen worden, und die Schwankung an der Bitleitung DL1 hat eine geringere Auswirkung auf die Schwankung des Spannungspegels am Drainknoten NT2. Anders ausgedrückt, der Drainknoten N12 hat keine breite Schwankung des Spannungspegels und aus diesem Grund hält die Ausgangsinverterschaltung 14 das Datenausgangssignal Dout auf dem niederen Spannungspegel.
Wie aus der vorstehenden Beschreibung zu verstehen ist, ist die Differenz des Spannungspegels zwischen dem Drainknoten N12 und der gewählten Bitleitung DL1 bei Beendigung der Vorladephase minimiert, und Rauschen an der Bitleitung DL1 hat nur einen kleinen Einfluß auf den Spannungspegel am Drainknoten N12. Aus diesem Grund hält die Ausgangsinverterschaltung 14 das Ausgangsdatensignal Dout und die Zuverlässigkeit ist damit verbessert.

Zweite Ausführungsform

Bezugnehmend auf die Fig. 5 ist ein anderer Festwertspeicher, der die vorliegende Erfindung verkörpert, dargestellt, und die Schaltungsbausteine desselben sind ähnlich wie jene der ersten Ausführungsform mit Ausnahme der Verbindungen zwischen dem Drainknoten N12, der Ausgangsinverterschaltung 14 und der Konstantspannungserzeugungseinheit 15. Aus diesem Grund sind die Bauelemente der zweiten Ausführungsform mit den gleichen Bezugsziffern wie bei der ersten Ausführungsform bezeichnet.
In der zweiten Ausführungsform ist der Drainknoten N12 des Anreicherungs-n-Kanal-Ladetransistors mit der Gateelektrode des Anreicherungs-p-Kanal-Lasttransistors Qp41 verbunden, und der Ausgangsknoten N14 der Konstantspannungserzeugungseinheit 15 ist mit der Gateelektrode des Anreicherungs-n- Kanal-Lasttransistors Qn42 verbunden. Somit sind die Verbindungen ausgetauscht und die Verbindungen zwischen den Schaltkreiskomponenten Qp51 und Qn52 sind in Übereinstimmung damit modifiziert.
Da der Drainknoten N12 mit der Gateelektrode des Anreicherungs-n-Kanal-Feldeffekttransistors Qn42 bei der ersten Ausführungsform verbunden ist, spricht die Ausgangsinverterschaltung 14 auf den Spannungspegel V12 am Drainknoten N12 an, wenn die folgende Gleichung erfüllt ist:
V12 = Vcc - Vth' > Vth42 ...Gleichung 1
wobei Vth42 der Schwellwertpegel des Anreicherungs-n-Kanal- Feldeffekttransistors Qn42, und Vth' der Schwellwertpegel des Anreicherungs-n-Kanal-Ladetransistors 13 ist, wobei der Rückwärts-Gate-Vorspanneffekt in Betracht gezogen wurde. Bei der zweiten Ausführungsform besteht jedoch die Möglichkeit des Schwingens bis zu einem größeren Pegel zwischen dem Schwellwertpegel Vth42 und dem absoluten Wert des Schwellwertpegels des Anreicherungs-p-Kanal-Feldeffekttransistors Qp41. Selbstverständlich ist es besser, mit Blick auf die Stabilität des Schaltungsverhaltens eine Grenze zu setzen. Durch die zweite Ausführungsform werden jedoch alle Vorteile der ersten Ausführungsform ebenfalls erreicht.

Dritte Ausführungsform

Bezugnehmend auf Fig. 6 zeigt diese noch einen weiteren Festwertspeicher, der die vorliegende Erfindung verkörpert. Der Festwertspeicher, welcher die dritte Ausführungsform bildet, ist ähnlich wie die erste Ausführungsform, mit Ausnahme daß das Speicherzellenfeld 11 sowohl mit einem Blockdekoder 51 als auch Anreicherungs-n-Kanal-Wähltransistoren Qn61 bis Qn6x assoziiert ist, und aus diesem Grund sind die Schaltungskomponenten mit den gleichen Bezugsziffern wie jene bezeichnet, die entsprechende Schaltungskomponenten der ersten Ausführungsform bezeichnen. Das Speicherzellenfeld 11 ist in eine Vielzahl von Speicherzellen-Subfelder 111 bis lix unterteilt, und die Wortleitungen WL1 bis WL4 und die Bitleitungen DL1 bis DLn werden von den Speicherzellen-Subfeldern 111 bis 11x geteilt. Der Block-Dekoder 51 ist über dekodierte Signalleitungen BL1 bis BLx mit den Anreicherungs-n-Kanal-Wähltransistoren Qn61 bis Qn6x verbunden und wählt eines der Speicherzellen-Subfelder 111 bis 11x aus dem Speicherzellenfeld 11. Die anderen Schaltungskomponenten auf dem gewählten Speicherzellen-Sub-Feld verhalten sich ähnlich wie jene bei der ersten Ausführungsform, und es erfolgt im folgenden keine weitere Beschreibung derselben.
Obwohl besondere Ausführungsformen der vorliegenden Erfindung gezeigt und beschrieben worden sind, ist für den Fachmann offensichtlich, daß verschiedene Änderungen und Modifikationen durchgeführt werden können, ohne daß von Gehalt und Umfang der vorliegenden Erfindung abgewichen wird. Beispielsweise können einige Schaltungskomponenten mit einem verstärkten Netzspannungspegel gespeist werden, um die Stabilität des Schaltungsverhaltens zu verbessern. Darüberhinaus kann der Festwertspeicher in einer Ultragroßintegration, wie beispielsweise einem Mikroprozessor oder einer nach Kundenwunsch hergestellten integrierten Schaltung eingebaut sein. Darüberhinaus können die Speicherzellenfelder 11 der ersten bis dritten Ausführungsformen durch Anreicherungs-n-Kanal-Speichertransitoren implementiert sein. Ein Speicherzellenfeld, das in einem Festwertspeicher gemäß der vorliegenden Erfindung eingebaut ist, kann jedoch durch eine Vielzahl von Feldeffekttransitoren FG mit schwebendem Gate implementiert sein, die jeweils den in der Fig. 7 gezeigten Aufbau haben. Die Feldeffekttransistoren FG mit schwebendern Gate ermöglichen es, daß der Festwertspeicher als ein elektrisch programmierbarer Festwertspeicher oder als ein elektrisch löschbarer und programmierbarer Festwert speicher dient.

Claims

1. Festwertspeicher mit:

a) einem Speicherzellenfeld (11) mit einer Vielzahl von adressierbaren Zellplätzen (CL11 bis CLmn), die in Zeilen und Spalten angeordnet sind, wobei eine Vielzahl von Anreicherungs-Speichertransistoren (Qn11 bis Qn13) eines ersten Kanalleitfähigkeitstyps ausgezeichnet werden zu Zellplätzen, die aus der Vielzahl von adressierbaren Zellplätzen ausgewählt wurden;

b) einer Vielzahl von Wortleitungen (WL1 bis WLm), die jeweils mit den Zeilen der adressierbaren Zellplätze assoziiert sind und gekoppelt sind mit den Gateelektroden der Anreicherungs-Speichertransitoren der jeweiligen assoziierten Zeile, so daß eine der Zeilen aus dem Speicherzellenfeld ausgewählt ist;

c) einer Vielzahl von Bitleitungen (DL1 bis DLn) die jeweils mit den Spalten der adressierbaren Zellplätze assoziiert sind und verbindbar sind mit einer ersten konstanten Spannungsleitung über die Anreicherungs-Speichertransistoren in einer der Zeilen, die aus dem Speicherzellenfeld ausgewählt wurde; und

d) einer Spaltenwahleinheit (12) die einen gemeinsamen Knoten (N11) aufweist und eine Vielzahl von Anreicherungs- Transfertransistoren (Qn21 bis Qn2n) des ersten Kanalleitfähigkeitstyps, die zwischen der Vielzahl der Bitleitungen und dem gemeinsamen Knoten verbunden sind, wobei einer der Vielzahl der Anreicherungs-Transfertransistoren EIN-schaltet, so daß die assozuerte Bitleitung mit dem gemeinsamen Knoten verbunden ist,

gekennzeichnet durch

e) einen Anreicherungs-Ladetransistor (13) vom ersten Kanalleitfähigkeitstyp, der in Antwort auf ein Steuersignal (CB) eine zweite konstante Spannungsleitung (Vcc), unterschiedlich vom Spannungspegel der ersten konstanten Spannungsleitung, mit dem gemeinsamen Knoten verbindet, und im Betrieb den gemeinsamen Knoten niedriger lädt als den Spannungspegel auf der zweiten konstanten Spannungsleitung, und die assozuerte Bitleitung lädt auf den Spannungspegel des gemeinsamen Knotens;

f) einen Ausgangs-Inverterschaltkreis (14), der durch eine Serienkombination eines ersten Anreicherungs-Schalttransistors (Qp41) eines zweiten Kanalleitfähigkeitstyps entgegengesetzt zum ersten Kanalleitfähigkeitstyp und einen zweiten Anreicherungs-Schalttransistor (Qn42) des ersten Kanalleitfähigkeitstyps, der zwischen der ersten und der zweiten Konstantspannungsleitung geschaltet ist, gebildet ist, wobei einer der ersten und zweiten Anreicherungs- Schalttransistoren durch den gemeinsamen Knoten gegatet ist; und

g) eine Konstantspannungserzeugungseinheit (15), die mit der Gateelektrode des anderen vom ersten und zweiten Anreicherungs-Schalttransistor gekoppelt ist.

2. Festwertspeicher nach Anspruch 1, bei weichem der erste Kanalleitfähigkeitstyp erzielt wird durch n-Verunreinigungsatome und der zweite Kanalleitfähigkeitstyp durch p-Verunreinigungsatome.

3. Festwertspeicher nach Anspruch 2, bei welchem der zweite Anreicherungs-Schalttransistor (Qn42) vom n-Kanal-Leitfähigkeitstyp gegatet ist durch den gemeinsamen Knoten und die Gateelektrode des ersten Anreicherungs-Schalttransistors vom p-Kanal-Leitfähigkeitstyp (Qp41) mit der konstanten Spannungserzeugungseinheit (15) gekoppelt ist.

4. Festwertspeicher nach Anspruch 2, bei welchem die Gateelektrode des zweiten Anreicherungs- Schalttransistors (Qn42) vom n-Kanal-Leitfähigkeitstyp gekoppelt ist mit der Konstantspannungserzeugungseinheit und der erste Anreicherungs-Schalttransistor (Qp41) vom p-Kanal-Leitfähigkeitstyp durch den gemeinsamen Knoten gegatet wird.

5. Festwertspeicher nach Anspruch 2, bei welchem die Konstanstspannungerzeugungseinheit aufweist eine Serienkombination aus einem ersten p-Kanal-Anreicherungs-Ladetransistor (Qp51) und einem zweiten n-Kanal-Anreicherungs-Ladetransistor (Qn52), die zwischen die ersten und zweiten Konstantspannungsleitungen gekoppelt sind, und einer Serienkombination aus einem dritten n-Kanal-Anreicherungs-Ladetransistor (Qp53) und einem Widerstandselement (R54), die zwischen der ersten und zweiten Konstantspannungsleitung gekoppelt sind, wobei die Gateelektrode des ersten p-Kanal-Anreicherungs-Ladetransistors (Qp51) gekoppelt ist mit einem gemeinsamen Drainknoten des ersten p-Kanal-Anreicherungs-Ladetransistors (Qp51) und des zweiten n- Kanal-Anreicherungs-Ladetransistors (Qn52), wobei die Gateelektrode des zweiten n-Kanal-Anreicherungs-Ladetransistors (Qp52) gekoppelt ist mit einem Drainknoten des dritten n- Kanai-Anreicherungs-Ladetransistors (Qn53), und wobei die Gateelektrode des dritten n-Kanal-Anreicherungs-Ladetransistors (Qn53) gekoppelt ist mit der zweiten Konstantspannungsleitung.

6. Festwertspeicher nach Anspruch 2, bei welchem die Konstantspannungserzeugungseinheit aufweist eine Serienkombination aus einem ersten p-Kanal-Anreicherungs-Ladetransistor (Qp51) und einem zweiten n-Kanal-Anreicherungs-Ladetransistor (Qn52), die zwischen der ersten und zweiten Konstantspannungsleitung gekoppelt sind und einer Reihenkombination aus einem dritten n-Kanal-Abreichungs-Ladetransistor (Qn53) und einem Widerstandselement (R54), die zwischen die erste und zweite Konstantspannungsleitung gekoppelt sind, wobei eine Gateelektrode des ersten p-Kanal-Anreicherungs-Ladetransistors (Qp51) gekoppelt ist mit einem Drainknoten des dritten n-Kanal-Anreicherungs-Ladetransistors (Qn53), wobei die Gateelektrode des zweiten n-Kanal-Anreicherungs-Ladetransistors (Qn52) gekoppelt ist mit einem gemeinsamen Knoten des ersten p-Kanal-Anreicherungs-Ladetransistors (Qp51) und des zweiten n-Kanal-Anreicherungs-Ladetransistors (Qn52), wobei die Gateelektrode des dritten n-Kanal-Anreicherungs-Ladetransistors (Qn53) mit der zweiten Konstantspannungsleitung gekoppelt ist.

7. Festwertspeicher nach Anspruch 1, wobei das Speicherzeilenfeld (11) als eines von Zellenunterfeldern (111 bis 11x) dient, die durch eine Blockdekodereinheit (51) ausgewählt werden.

8. Festwertspeicher nach Anspruch 1, bei weichem jeder der Anreicherungs-Speichertransistoren (Qn11 bis Qn13) gebildet wird durch einen Feldeffekttransistor (FG) mit Floating Gate in gelöschtem Zustand.

9. Festwertspeicher nach Anspruch 8, bei welchem das Speicherzelienfeld (11) dem Festwertspeicher erlaubt als elektrisch programmierbarer Festwertspeicher zu dienen.

10. Festwertspeicher nach Anspruch 8, bei welchem das Speicherzellenfeld (11) dem Festwertspeicher erlaubt als elektrisch löschbarer und programmierbarer Festwertspeicher zu dienen.