DE3586675T2 - Halbleiterspeicheranordnung. - Google Patents

Description

• Die vorliegende Erfindung betrifft eine Halbleiterspeichervorrichtung zur Verwendung in einem EPROM oder EEPROM.
• Ein Halbleitermasken-PROM ist aus der JP-A-586591 bekannt. Beim Programmieren einer derartigen Vorrichtung während der Herstellung werden Speicherzellen in linksseitigen und rechtsseitigen Abschnitten mit umgekehrten logischen Polaritäten programmiert, um eine richtige Datenerfassung ohne Verwendung einer Pegelinverterschaltung zu erreichen.
• Eine Vorrichtung, wie im Oberbegriff von Anspruch 1 definiert, ist aus Intel, The Semiconductor Memory Book, John Wiley & Sons, New York, USA, 1978, Seiten 130-138 (Fig. 4), J. COE: "Designing with 16K Dynamic RAM'5" bekannt. Im Gegensatz zu statischen RAMs besitzen Halbleiterspeichervorrichtungen (im folgenden abgekürzt als Speicher bezeichnet), wie zum Beispiel herkömmliche EPROMS (elektrisch programmierbare Nurlese-Speicher) und herkömmliche EEPROMS (elektrisch löschbare programmierbare Nur lese-Speicher) eine an jede Speicherzelle davon angeschlossene Ausgangsleitung. Ihr Speicherdatenwert ("1"-Pegel oder "0"-Pegel) entspricht einem Impedanzpegel (hohe Impedanz oder niedrige Impedanz) eines Datenspeichertransistors für jede Speicherzelle.
• In herkömmlichen Speichern, wie z. B. EPROMS und EEPROMS, wird ein Datenwert in der Speicherzelle so erfaßt, daß ein Spannungsabfall über den Bitleitungen überwacht wird, wenn ein Strom dadurch fließt. Eine Speicherzelle dieser Art ist in "EEPROM USING THE FETMOS CELL", KUO et al, IEEE Journal of Solid State Circuits, Vol. SC-17 Nr. 5, Oktober 1982, Seite 825, beschrieben.
• Entsprechend dem oben beschriebenen Erfassungsschema werden die Speicherzellen nicht oft betrieben, wenn Impedanzen der jeweiligen Speicherzellen von dem vorgegebenen Wert aufgrund von Herstellungsprozeßfehlern abweichen. Zusätzlich tendiert die durch die Bitleitungen fließende Strommenge dazu, von charakteristischen Element-Veränderungen aufgrund der Herstellungsprozeßfehler beeinflußt zu werden, wodurch ein Betriebsspielraum herabgesetzt wird und somit Probleme zur Folge hat.
• Um das obige Problem zu lösen, wird ein in Fig. 1 gezeigter herkömmlicher Speicher vorgeschlagen. Entsprechend diesem Speicher sind ein Paar Bitleitungen 11 und 12 vorgesehen und eine Vielzahl von EEPROM Speicherzellen, wobei jede einen Datenspeicher-nichtflüchtigen Transistor 13 mit einem Schwebungsgate und einem Auswahltransistor 14 umfaßt, sind an die Bitleitung 11 angeschlossen. Eine Attrappen- bzw. Dummy-Zelle 18, die einen nichtflüchtigen Transistor 16 mit einem Schwebungsgate und einem Auswahltransistor 17 umfaßt, ist an die Bitleitung 12 angeschlossen. Ein Differenzverstärker 19 ist zwischen dem Paar von Bitleitungen 11 und 12 angeschlossen. Zusätzlich sind Lasttransistoren 20 und 21 an die Bitleitungen 11 bzw. 12 angeschlossen. Das Gate des Auswahltransistors 14 in jeder Speicherzelle 15 ist an eine entsprechende Wortleitung 22 angeschlossen. Parasitäre Kapazitäten 23 und 24 sind in den Bitleitungen 11 bzw. 12 vorhanden.
• Um Daten von einer Speicherzelle in dem Speicher auszulesen, wird die entsprechende Wortleitung 22 angesteuert, um die entsprechende Speicherzelle 15 auszuwählen. Der Impedanzpegel (hohe Impedanz oder niedrige Impedanz) zwischen der Source und Drain des Transistors 13 der ausgewählten Speicherzelle 15 wird auf einen vorgegebenen Pegel entsprechend dem Speicherdatenwert (d. h. "1" logischer Pegel oder "0" logischer Pegel) so gelegt, daß das Potential an der Bitleitung 11 entsprechend dieses Impedanzpegels eingestellt ist. Wenn zum Beispiel die Impedanz des Transistors 13 der ausgewählten Speicherzelle 15 hoch ist, wird die Bitleitung 11 auf einer Energiequellenspannung VDD über den Transistor 20 geladen. Wenn jedoch die Impedanz des Transistors 13 niedrig ist, wird die Bitleitung 11 auf 0 Volt oder das Massepotential entladen. Somit wird das Potential an der Bitleitung 11 auf VDD oder 0 Volt (Massepotential) entsprechend dem Impedanzpegel des Transistors 13 eingestellt. Es soll nun angenommen werden, daß der Speicherdatenwert auf einen "0" logischen Pegel eingestellt ist, wenn die Bitleitung entladen ist und in der folgenden Beschreibung auf das Massepotential eingestellt ist. Eine Leitfähigkeit des EIN-Transistors 16 in der Dummy-Zelle 18 wird so ausgewählt, daß sie kleiner ist als diejenige des Transistors 13 in der Speicherzelle 15, oder eine Leitfähigkeit des Transistors 21 wird so ausgewählt, daß sie kleiner ist als diejenige des Transistors 20 in der Speicherzelle 15, so daß das Potential an der Bitleitung 12 auf einen Zwischenwert einer Potentialamplitude der Bitleitung 11 eingestellt wird. In diesem Fall wird eine Potentialdifferenz zwischen den Bitleitungen 11 und 12 von dem Differenzverstärker 19 verstärkt, wodurch der Speicherdatenwert erfaßt wird. Es soll darauf hingewiesen werden, daß die Steuergates der Transistoren 13 und 16 zusammengeschaltet sind und der gemeinsame Knotenpunkt empfängt eine der folgenden Potentiale entsprechend den einzustellenden Moden. In dem Datenlöschmodus wird eine hohe Spannung, z. B. 20 Volt, an den gemeinsamen Knotenpunkt angelegt; in dem Datenprogrammodus wird die Massespannung an den gemeinsamen Knotenpunkt angelegt; und in dem Datenlesemodus wird eine Spannung von beispielsweise 2,5 Volt an den gemeinsamen Knotenpunkt angelegt.
• Ein Problem in dem in Fig. 1 gezeigten Speicher liegt in der Tatsache, daß die in den Bitleitungen 11 und 12 vorhandenen Kapazitäten 23 und 24 sich wesentlich voneinander unterscheiden. Wenn die Zellen 15 und 18 ausgewählt werden, erreicht insbesondere ein Potential an der Bitleitung 12 ein vorgegebenes Potential für eine relativ kurze Zeitperiode, nachdem die Kapazität 24 klein ist. Jedoch ist die Bitleitung 11 mit einer Anzahl von Speicherzellen 15 verbunden, und die Kapazität 23 ist extrem groß. Aufgrund dessen ändert sich die Spannungsänderungseigenschaft der Bitleitungen 11 langsam entsprechend von Veränderungen der Impedanzen der Transistoren 20 und 13.
• Fig. 2 ist eine Darstellung, die die Potentiale an den Bitleitungen 11 und 12 als Funktion der Zeit zeigen. Unter Bezugnahme auf Fig. 2 stellt eine Linie 31 eine Änderung des Potentials in der Bitleitung 12 dar, Kurven 32 und 33 stellen Änderungen in Potentialen an der Bitleitung 11 dar, wenn die Bitleitung 11 geladen wird und die Impedanzen der Transistoren 13 sind verschieden, und eine Kurve 34 stellt eine Änderung im Potential an der Bitleitung 11 dar, wenn die Bitleitung 11 durch den Transistor 20 geladen wird. Wie aus Fig. 2 ersichtlich, unterscheidet sich der Zeitpunkt, zu dem das Potential an der Bitleitung 11 niedriger ist als dasjenige an der Bitleitung 12, von dem richtigen Zeitpunkt aufgrund des Unterschiedes zwischen den Entladungsraten aufgrund der Veränderungen der Impedanzen der Transistoren 13. Die Impedanzen des Transistors 13 mit dem Schwebungsgate werden im wesentlichen von Herstellungs-Prozeßfehlern beeinflußt. Somit ist es schwierig, die Zugriffszeit dieser Speichervorrichtung herabzusetzen.
• Um das obige Problem zu lösen, wird ein weiterer herkömmlicher Speicher vorgeschlagen. Entsprechend diesem Speicher wird ein Impulssignal beim Adressenergänzen erzeugt. Ein Kurzschluß-MOS-Transistor ist zwischen einem Paar von Bitleitungen 11 und 12 angeschlossen und wird von dem Impulssignal gesteuert. Die charakteristischen Kurven dieses Speichers, die denjenigen aus Fig. 2 entsprechen, sind in Fig. 3 dargestellt. Die Bitleitungen 11 und 12 werden von dem Kurzschluß-MOS-Transistor kurzgeschlossen, wenn die Adresse ergänzt wird, so daß ein Potential 41 an der Bitleitung 11 dasselbe ist wie ein Potential 42 an der Bitleitung 12, nachdem die Leitungen 11 und 12 kurzgeschlossen werden. Nachdem eine parasitäre Kapazität 24 auf der Bitleitung 12 so klein ist, erreicht das Potential 42 an der Bitleitung 12 somit ein vorgegebenes Potential für eine relativ kurze Zeitperiode. Wenn jedoch die Impedanzen des Transistors 13 in der ausgewählten Speicherzelle 15 klein sind, wird die Bitleitung 11 auf das Massepotential entladen. Nachdem jedoch eine in der Bitleitung 11 vorhandene parasitäre Kapazität 23 groß ist, ist ein Spannungsabfall an der Bitleitung 11 langsamer als derjenige an der Bitleitung 12. Aufgrunddessen kann ein Datenwert nicht erfaßt werden, bevor das Potential 41 an der Bitleitung 11 unter das Potential 42 an der Bitleitung 12 fällt. Als Folge davon kann dieser Speicher keine verkürzte Zugriffszeit schaffen.
• Die vorliegende Erfindung wurde in Anbetracht der obigen Situation gemacht und besitzt als ihre Aufgabe, eine Halbleiterspeichervorrichtung zu schaffen, wobei die Datenlesezeit und somit die Zugriffszeit verkürzt werden kann.
• Erfindungsgemäß wird eine Halbleiterspeichervorrichtung zur Verwendung in einem EPROM oder EEPROM, in denen gespeicherte Daten löschbar sind, geschaffen, die umfaßt: eine an eine Vielzahl von Speicherzellen und wenigstens eine Dummy-Zelle angeschlossene erste Bitleitung; eine an eine Vielzahl von Speicherzellen und wenigstens eine Dummy-Zelle angeschlossene zweite Bitleitung; eine Eingabeeinrichtung zum Schreiben von Daten in die an die erste Bitleitung angeschlossenen Speicherzellen unter Verwendung einer Logik einer vorgegebenen Polarität; eine Zellenwähleinrichtung zum Wählen der an die zweite Bitleitung angeschlossenen Dummy-Zelle, wenn eine der an die erste Bitleitung angeschlossenen Speicherzellen ausgewählt werden soll, und der an die erste Bitleitung angeschlossenen Dummy-Zelle, wenn eine der an die zweite Bitleitung angeschlossenen Speicherzellen ausgewählt werden soll; und eine Datenerfassungseinrichtung zum Verstärken einer Potentialdifferenz zwischen den ersten und zweiten Bitleitungen und zum Erfassen von Speicherdaten einer ausgewählten Speicherzelle; dadurch gekennzeichnet, daß die Eingabeeinrichtung Daten in die an die zweite Bitleitung angeschlossenen Speicherzellen unter Verwendung einer Logik der vorgegebenen Polarität schreibt; und eine Datenausgabeeinrichtung vorgesehen ist zum Invertieren oder Nichtinvertieren des von der Datenerfassungseinrichtung erfaßten Datenwertes entsprechend der Bitleitung, die an die von der Zellenwähleinrichtung gewählten Speicherzelle angeschlossen ist.
• Die Erfindung kann vollständiger aus der folgenden ausführlichen Beschreibung im Zusammenhang mit den bei liegenden Zeichnungen verstanden werden.
• In den Zeichnungen zeigt:
• Fig. 1 ein Schaltbild einer herkömmlichen Halbleiterspeichervorrichtung;
• Fig. 2 eine Kurvendarstellung, die Änderungen in Potentialen an Bitleitungen der herkömmlichen Speichervorrichtung aus Fig. 1 als Funktion der Zeit zeigt;
• Fig. 3 eine Kurvendarstellung, die Änderungen in Potentialen an Bitleitungen einer weiteren herkömmlichen Speichervorrichtung zeigt;
• Fig. 4 ein Schaltbild einer Halbleiterspeichervorrichtung entsprechend eines Ausführungsbeispieles der vorliegenden Erfindung;
• Fig. 5 eine Kurvendarstellung, die Änderungen in Potentialen in einem Paar von Bitleitungen in der Speichervorrichtung aus Fig. 4 zeigt;
• Fig. 6 ein Schaltbild, das eine Anordnung eines Differenzverstärkers in der Speichervorrichtung aus Fig. 4 zeigt; und
• Fig. 7 ein Schaltbild eines Schalters in einer Datenausgabeschaltung in der Speichervorrichtung aus Fig. 4.
• Eine Speichervorrichtung entsprechend eines Ausführungsbeispiels der vorliegenden Erfindung wird nun unter Bezugnahme auf Fig. 4 bis 7 beschrieben.
• Fig. 4 ist ein Schaltbild einer Halbleiterspeichervorrichtung (das heißt Speicher), entsprechend eines Ausführungsbeispiels der vorliegenden Erfindung. In derselben Art und Weise wie in dem herkömmlichen Speicher aus Fig. 1 sind ein Paar von Bitleitungen 51 und 52 vorgesehen. Eine Vielzahl von EEPROM-Speicherzellen 55A1, 55A2, . . . 55An sind an die Bitleitung 51 angeschlossen. Jeder der EEPROM Zellen umfaßt einen Datenspeicher-nichtflüchtigen Transistor 53 mit einem Schwebungsgate und einem Auswahltransistor 54. Eine Dummy-Zelle 58A ist an die Bitleitung 51 angeschlossen. Die Dummy-Zelle 58A umfaßt einen nichtflüchtigen Transistor 56 mit einer kleineren Leitfähigkeit als diejenige von jedem der Transistoren 53 und einen Auswahltransistor 57. In ähnlicher Weise sind Speicherzellen 55B1, 55B2, . . . 55Bn mit demselben Aufbau wie die Zellen 55A1, 55A2, . . . 55An und eine Dummy-Zelle 59B an die Bitleitung 52 angeschlossen. Es soll darauf hingewiesen werden, daß die Anzahl der Speicherzellen 55A (die 55A1, 55A2, . . . 55An darstellen) nicht dieselbe wie diejenige von Speicherzellen 55B (die 55B1, 55B2, . . . 55Bn darstellen) sein muß und daß die Anzahl von Dummy-Zellen 58A nicht dieselbe wie diejenige der Dummy-Zellen 58B sein muß. Wenn jedoch die Anzahlen von Speicherzellen 55A und den Dummy-Zellen 58A jeweils dieselben wie diejenigen der Speicherzellen 55B und der Dummy-Zellen 58B sind, kann ein geeigneter Betrieb und Entwurf der Speicherzellen leicht ausgeführt werden. Ein Datenerfassungs-Differenzverstärker 59 befindet sich zwischen den Bitleitungen 51 und 52. Vorbeladungs-MOS-Transistoren 60 und 61 sind zwischen der Bitleitung 51 und einer Energiequellenspannung VDD bzw. zwischen der Bitleitung 52 und der Energiequellenspannung VDD angeschlossen. Ein Potentialausgleich-MOS-Transistor 62 ist zwischen den Bitleitungen 51 und 72 angeschlossen und ist zugleich parallel zu dem Differenzverstärker 59 angeschlossen. Ein Vorbeladungs-Steuersignal PC wird gemeinsam den Gates der Transistoren 60, 61 und 62 zugeführt. Die Gates der Auswahltransistoren 54 in den Speicherzellen 55A1, 55A2, . . . 55An sind jeweils an die Wortleitungen 63A1, 63A2, . . . 63An angeschlossen. In ähnlicher Weise sind die Gates der Transistoren 54 in den Speicherzellen 55B1, 55B2, . . . 55Bn jeweils an Wortleitungen 63B1, 63B2, . . . 63Bn angeschlossen. Die Gates der Auswahltransistoren 57 in den Dummy-Zellen 58A und 58B sind an Wortleitungen 64A bzw. 64B angeschlossen. In den Bitleitungen 51 und 52 liegen parasitäre Kapazitäten 65 bzw. 66 vor.
• Die Gates der Transistoren 53 und 56 sind zusammengeschaltet, und deren gemeinsamer Knotenpunkt ist auf ein vorgegebenes Potential entsprechend dem bestimmten Betriebsmodus des Speichers eingestellt.
• Insbesondere wird im Daten-Löschmodus eine hohe Spannung, z. B. 20 Volt, an den gemeinsamen Knotenpunkt gelegt; in dem Daten-Programmodus wird die Massespannung an den gemeinsamen Knotenpunkt angelegt; und in dem Daten-Lesemodus wird eine Spannung, zum Beispiel 2,5 Volt, an den gemeinsamen Knotenpunkt angelegt. Die Gates der Transistoren 53 und 56 können von einander getrennt sein und verschiedene Potentiale können an die Gates der Transistoren 53 und 56 angeschlossen werden. In diesem Fall kann in dem Daten-Löschmodus eine hohe Spannung, z. B. 20 Volt, an das Gate nur des Transistors 53 angelegt werden.
• Bezugszeichen 70 bezeichnet einen Adressen-Dekodierer zum Empfangen eines C-Bitadressensignals, umfassend Bits A0 bis Ai-1. Der Dekodierer 70 steuert ein Paar von Ausgangsleitungen, zum Beispiel 71A2 und 71B2 der Ausgangsleitungen 71A (die 71A1, 71A2, . . . 71An darstellen) und 71B (die 71B1, 71B2, . . . 71Bn darstellen) entsprechend dem i-Bitadressensignal an. Zugleich steuert der Dekodierer 70 Ausgangsleitungen 72A und 72B an. Jedes der Signale auf den Ausgangsleitungen 71A1, 71A2, . . . 71An wird einem Eingangsanschluß entsprechenden AND-(UND)Gates 73A1, 73A2, . . . 73An zugeführt. Jedes der Signale auf den Ausgangsleitungen 71B1, 71B2, . . . 71Bn wird einem Eingangsanschluß des entsprechenden UND- bzw. AND-Gates 73B1, 73B2, . . . 73Bn zugeführt. Jedes der Signale auf den Ausgangsleitungen 72A und 72B wird an einen Eingangsanschluß des entsprechenden AND-Gates 74A und 74B zugeführt.
• Bezugszeichen 75 bezeichnet einen Adreßbuffer zum Empfangen eines Adreßbits Ai, das 1 Bit höher ist all das Adreßbit Ai-1, und zum Erzeugen von Signalen L und L, die komplementäre Pegel in Ansprechen auf das Adreßbit Ai besitzen. Das Signal L von dem Buffer 75 wird gemeinsam den UND-Gates 74A und 73B zugeführt, und das Signal L wird gemeinsam den UND-Gates 74B und 73A zugeführt. Die Ausgänge von den UND-Gates 73A1, 73A2, . . . 73An werden jeweils den Wortleitungen 63A1, 63A2, . . . 63An zugeführt. In ähnlicher Weise werden die Ausgänge von den UND-Gates 73B1, 73B2, . . . 73Bn jeweils den Wortleitungen 63B1, 63B2, . . . 63Bn zugeführt. Die Ausgänge von den UND-Gates 74A und 74B werden den Wortleitungen 64A bzw. 64B zugeführt.
• Eine Daten-Ausgangsschaltung 80 umfaßt einen Inverter 81, zwei einen MOS-Schalter darstellende N-Kanal-MOS-Transistoren 82 und 83 und eine Bufferschaltung 84. Insbesondere ist der Eingangsanschluß des Inverters 81 an den Ausgangsanschluß des Differenzverstärkers 59 angeschlossen. Der Ausgangsanschluß des Inverters 81 ist an einen Anschluß eines Strompfades des Transistors 83 angeschlossen. Der andere Anschluß dieses Strompfades ist an den Eingangsanschluß der Bufferschaltung 84 angeschlossen. Das Gate des Transistors 82 empfängt das Signal L und das Gate des Transistors 83 empfängt das Signal L.
• Die von dem Differenzverstärker 59 erfaßten Daten werden der Daten-Ausgangsschaltung 80 zugeführt. Die Schaltung 80 invertiert oder invertiert nicht die Erfassungsdaten des Differenzverstärkers 59 entsprechend mit dem bestimmten logischen Pegel des Signals L oder L. Wenn sich insbesondere das Signal L auf "1" logischem Pegel befindet, werden die Erfassungsdaten von dem Differenzverstärker 59 an die Bufferschaltung 84 durch den Transistor 82, der das Signal L an seinem Gate empfängt, zugeführt. Wenn sich das Signal L auf "1" logischem Pegel befindet, werden die Erfassungsdaten an die Bufferschaltung 84 durch eine Reihenschaltung des Inverters 81 und des Transistors 83, der das Signal L an seinem Gate empfängt, zugeführt. Schließlich wird auf einem als ein Lesedatenwert von der Pufferschaltung 84 erzeugten Ausgangsdatenwert von der Speichervorrichtung zugegriffen.
• In der Speichervorrichtung mit der oben beschriebenen Anordnung sind die parasitären Kapazitäten 65 und 66 im wesentlichen die gleichen, nachdem die Anzahl von an die Bitleitung 51 angeschlossenen Speicherzellen 55A dieselbe ist wie diejenige von an die Bitleitung 52 angeschlossenen Speicherzellen 55B und die Anzahl von Dummy-Zellen 58A dieselbe ist wie diejenige von Dummy-Zellen 58B. Wie vorher beschrieben, können die Anzahlen von Speicherzellen 55A und Dummy-Zellen 58A sich von denjenigen von Speicherzellen 55B und den Dummy-Zellen 58B unterscheiden, vorausgesetzt, daß der Unterschied den Schaltungsbetrieb nicht beeinflußt.
• Im folgenden wird der Betriebsmodus des Speichers entsprechend dem obigen Ausführungsbeispiel beschrieben. Wenn Adreß-Ergänzen von einer (nichtgezeigten) Einrichtung erfaßt wird, wird das Vorbeladungs-Steuersignal (Impulssignal) PC erzeugt. Das Signal PC wird den Gates der Transistoren 60, 61 und 62 zugeführt, die für eine vorgegebene Zeitperiode (d. h. einer Impulsbreite des Vorbeladungsimpulssignals) eingeschaltet werden. Als Folge davon werden die Bitleitungen 51 und 52 auf die Spannung VDD geladen und auf dem gleichen Potential gehalten. Wenn die vorgegebene Zeitperiode (z. B. Fallen des Signals PC) abgelaufen ist, werden die Transistoren 60, 61 und 62 ausgeschaltet, um Vorbeladen und Ausgleichen der Bitleitungen 51 und 52 zu beenden. Nachdem die Adresse ergänzt ist, entspricht andererseits jedes Paar (z. B. 71A2 und 71B2) den Ausgangsleitungen 71A und 71B den logischen Pegeln der Eingangsadreßbits A0 bis Ai-1. Zugleich werden die Leitungen 72A und 72B angesteuert. Die Ausgänge L und L von dem Adreßbuffer 75 werden auf vorgegebenen Pegeln entsprechend dem logischen Pegel des Eingangs-Adreßbits Ai eingestellt. In diesem Ausführungsbeispiel wird das Eingangs-Adreßbit Ai auflogisch "1" gelegt, die Signale L und L werden auf die "1" bzw. "0" Pegel gelegt. Es soll nun angenommen werden, daß das Adreßbit Ai auf "1" logischen Pegel gelegt ist und daß die Ausgangssignale L und L von dem Buffer 75 auf "1" bzw. "0" logischen Pegeln gelegt sind. In diesem Fall führen die UND-Gates 73A und 74B die Ausgangssignale von dem Dekodierer 70 den entsprechenden Wortleitungen 63A und 63B zu. Jede (z. B. 63A2) der Wortleitungen 63A, auf die von dem Adreßsignal zugegriffen wird, wird angesteuert, und die Speicherzellen 55A2 entsprechend den angesteuerten Wortleitungen 63A2 wird ausgewählt. Außerdem wird die Wortleitung 64B angesteuert, um eine entsprechende Dummy-Zelle 58B anzusteuern. In dieser Art und Weise wird, wenn das Signal L auf "1" logischen Pegel und das Signal L auf "0" logischen Pegel gelegt ist, eine von dem Adreßsignal angesprochene Speicherzelle (z. B. 55A2) von den an die Bitleitung 51 angeschlossenen Speicherzellen 55A ausgewählt. Zugleich wird die an die Bitleitung 52 angeschlossene Dummy-Zelle 58B ausgewählt.
• Wenn jedoch das Adreßbit Ai vom "0" Pegel dem Buffer 75 zugeführt wird, werden die Pegel der Signale L und L invertiert, das heißt, "0" bzw. "1" Pegel. In diesem Fall wird die an die Bitleitung 51 angeschlossene Dummy-Zelle 58A ausgewählt, und eine von dem Adreßsignal angesprochene und von den an die Bitleitung 52 angeschlossenen Speicherzellen 55B ausgewählte Speicherzelle (z. B. 55B2) wird ausgewählt. Wenn insbesondere die bestimmte der Speicherzellen 55A entsprechend den logischen Pegeln der von dem Puffer 75 erzeugten Ausgangssignalen L und L ausgewählt wird, wird die an die Bitleitung 52 angeschlossene Dummy-Zelle 58B ausgewählt. Wenn jedoch die bestimmte der Speicherzellen 55B ausgewählt wird, wird die an die Bitleitung 51 angeschlossene Dummy-Zelle 58A ausgewählt.
• Für den Fall der Speicherzelle 55 (die eine der Speicherzellen 55A und 55B darstellt) und der Dummy-Zelle 58 (die die entsprechende der Dummy-Zellen 58A und 58B darstellt), wird eine der Bitleitungen 51 und 52, die an die bestimmte Speicherzelle 55 angeschlossen ist, auf dem Vorbeladungspotential (zum Beispiel VDD) gehalten oder wird entsprechend dem Impedanzpegel (hohe Impedanz oder niedrige Impedanz) des Transistors 53 der bestimmten Speicherzelle entladen. Die Leitfähigkeit des Transistors 56 der Speicherzelle 58 ist kleiner als diejenige des Transistors 53 in der Speicherzelle 55, aber sie ist größer als diejenige des Transistors 56 zum Speichern von "1" Pegeldaten. Somit wird auch die an die bestimmte Speicherzelle 58 angeschlossene Bitleitung entladen. Im Gegensatz zu der herkömmlichen Speichervorrichtung, in der die Verzögerung durch die Differenz zwischen den parasitären Kapazitäten der Bitleitungen, wie in Fig. 3 gezeigt, erzeugt wird, tritt in dem Speicher dieses Ausführungsbeispiels keine Verzögerung auf, nachdem die in den Bitleitungen 51 und 52 vorhandenen parasitären Kapazitäten 65 und 66 im wesentlichen dieselben sind. Fig. 5 ist eine Darstellung, die Potentialänderungen an den Bitleitungen 51 und 52 als Funktion der Zeit zeigt. Unter Bezugnahme auf Fig. 5 stellt eine Kurve 91 eine Potentialänderung der an die bestimmte Dummy-Zelle angeschlossene Bitleitung dar und Kurven 92 und 93 stellen Potentialänderungen an der an die bestimmte Speicherzelle angeschlossene Bitleitung dar. Die Kurve 92 wird erhalten, wenn die bestimmte Speicherzelle "0"-Pegeldatenwert speichert; und die Kurve 93 wird erhalten, wenn die bestimmte Speicherzelle einen "1"-Pegeldatenwert speichert. Nachdem in diesem Ausführungsbeispiel die Kapazitäten 65 und 66 im wesentlichen die gleichen sind, wird keine Verzögerung zwischen einer Potentialänderung in der an die bestimmte Speicherzelle angeschlossenen Bitleitung und einer Potentialänderung in der an die bestimmte Speicherzelle, die den "0"-Pegeldatenwert speichert, angeschlossenen Bitleitung, wie in Fig. 5 gezeigt, auftreten. Die Verzögerung tritt nur bei der Ausführung, insbesondere einer Offset(bzw. Verschiebungs)-Spannung des Differenzverstärkers 59 auf. Aufgrunddessen tritt eine Potentialdifferenz entsprechend dem Speicherzellendatenwert zwischen den Bitleitungen 51 und 52 auf, sofort nachdem die Angleichung beendet ist, auf. Wenn eine derartige Potentialdifferenz erfaßt wird, kann eine Datenerfassung durchgeführt werden. Es soll darauf hingewiesen werden, daß ein Abfallen in dem Potential (dargestellt durch die Kurve 93) der an die bestimmte Speicherzelle zum Speichern des "1" logischen Pegels angeschlossenen Bitleitung mit der Zeit auftritt, weil eine Schwellwertspannung des Transistors 56 aufgrund eines Substratlecks auftritt.
• Die von der Potentialdifferenz zwischen den Bitleitungen wegen den parasitischen Kapazitäten erzeugte Verzögerungszeit kann von der Speichervorrichtung dieses Ausführungsbeispiels im wesentlichen beseitigt werden. Deshalb kann die Datenerfassungszeit des Differenzverstärkers 59 verkürzt werden, und somit kann die Daten-Lesezeit verkürzt werden, wodurch ein Hochgeschwindigkeitszugriff durchgeführt wird. Zusätzlich sind in diesem Ausführungsbeispiel im Gegensatz zu dem herkömmlichen Speicher, in dem alle Speicherzellen an eine der Bitleitungen angeschlossen sind, alle Speicherzellen in Gruppen unterteilt und jede Gruppe ist an die entsprechende Bitleitung angeschlossen, wodurch die parasitären Kapazitäten pro Bitleitung herabsetzt werden. Dies ist besonders vorteilhaft in EPROMS und EEPROMS mit Zelltransistoren mit einer niedrigen Leitfähigkeit, um die Datenlesezeit zu verkürzen.
• In diesem Ausführungsbeispiel sind die Speicherzellen 55A und 55B an die Bitleitungen 51 bzw. 52 angeschlossen, so daß die Erfassungsdaten von dem Differenzverstärker 59 nicht als die letzten Lesedaten ausgelesen werden können. Das ist so, weil der Pegel der Erfassungsdaten von dem Differenzverstärker 59 entsprechend der ausgewählten Bitleitung 51 oder 52 verschieden ist, sogar wenn die Speicherzellen 55A und 55B dieselben Inhalte speichern (z. B. "1" Pegeldaten). Um dieses Problem zu lösen, muß der Pegel der Erfassungsdaten von dem Differenzverstärker 59 entsprechend der ausgewählten Bitleitung 51 oder 52 invertiert werden. Diese Dateninvertierung kann mit der Datenausgangsschaltung 80 erreicht werden. Es wird angenommen, daß der Datenwert, der von dem Differenzverstärker 59 erfaßt wird, wenn die an die Bitleitung 51 angeschlossene Speicherzelle 55A ausgewählt wird, einen richtigen Pegel besitzt. In der Schaltung 80 geht der Datenwert ohne Invertierung durch den N-Kanal-MOS-Transistor 82, der von dem Ausgangssignal L von dem Buffer 75 gesteuert wird. Das nicht invertierte Signal wird dann an die Bufferschaltung 84 zugeführt. Jedoch wird der Erfassungsdatenwert von dem Differenzverstärker 59 beim Auswählen der an die Bitleitung 52 angeschlossenen Speicherzelle 55B durch den N-Kanal-MOS-Transistor 83 invertiert, der von dem Ausgangssignal L von dem Buffer 75 gesteuert wird, so daß der Erfassungsdatenwert einen richtigen Pegel besitzt. Der invertierte Ausgang wird der Bufferschaltung 84 zugeführt. Somit kann der Datenwert mit dem richtigen logischen Pegel immer von der Schaltung 80 erzeugt werden.
• Fig. 6 ist ein detailliertes Schaltbild des Differenzverstärkers in dem Speicher des obigen Ausführungsbeispiels. Der Differenzverstärker 59 umfaßt eine FlipFlop-Schaltung, und insbesondere einen CMOS-Inverter 105 eines P-Kanal-MOS-Transistors 101 und einen N-Kanal-MOS-Transistor 103, und einen CMOS-Inverter 106 aus einem P-Kanal-MOS-Transistor 102 und einem N-Kanal-MOS-Transistor 104. Die Sources der Transistoren 101 und 102 sind an das VDD-Energiequellenpotential angeschlossen, und ihre Drains sind an die Drains der Transistoren 103 bzw. 104 angeschlossen. Die Sources der Transistoren 103 und 104 sind mit Masse verbunden. Die Gates der Transistoren 101 und 103 sind miteinander verbunden, und der gemeinsame Knotenpunkt stellt den Eingangsanschluß des Inverters 105 dar. Die Gates der Transistoren 102 und 104 sind miteinander verbunden, und der gemeinsame Knotenpunkt stellt den Eingangsanschluß des Inverters 106 dar. Der gemeinsame Knotenpunkt zwischen den Drains der Transistoren 101 und 103 stellen den Ausgangsanschluß des Inverters 105 dar, und der gemeinsame Knotenpunkt zwischen den Drains der Transistoren 102 und 104 stellt den Ausgangsanschluß des Inverters 106 dar. Die Eingangsanschlüsse der Inverter 105 und 106 sind miteinander verbunden und deren gemeinsamer Knotenpunkt ist an die Bitleitung 51 angeschlossen.
• Die Ausgangsanschlüsse der Inverter 105 und 106 sind miteinander verbunden, und deren gemeinsamer Knotenpunkt ist an die Bitleitung 52 angeschlossen. Ein Ausgangsdatenwert von einem der Inverter 105 und 106 wird als der Erfassungsdatenwert von dem Differenzverstärker 59 erzeugt.
• Die vorliegende Erfindung ist nicht auf das obige Ausführungsbeispiel beschränkt. Verschiedene Abänderungen und Modifikationen können innerhalb des Umfangs der Erfindung gemacht werden. In dem obigen Ausführungsbeispiel besitzt der EEPROM-Speicher Speicherzellen 55, wobei jede den nichtflüchtigen Transistor 53 und den Auswahltransistor 54 umfaßt. Jedoch kann die vorliegende Erfindung auch auf einen EPROM-Speicher angewendet werden, wobei der Auswahltransistor 54 weggelassen wird und nur der nichtflüchtige Transistor 53 vorgesehen ist. In dem obigen Ausführungsbeispiel umfaßt der Schalter in der Datenausgangsschaltung 80 eine N-Kanal-MOS-Struktur, aber sie kann auch durch eine P-Kanal-MOS-Struktur ersetzt werden. Außerdem kann, wie in Fig. 7 gezeigt, ein CMOS-Schalter 200 mit zwei Transistoren (das heißt einem P-Kanal-MOS-Transistor 111 und einem N-Kanal-MOS-Transistor 112), die parallelgeschaltet sind, verwendet werden.
• Außerdem muß die Anzahl von an eine Bitleitung angeschlossenen Speicherzellen nicht dieselbe sein wie diejenige der an die andere Bitleitung angeschlossenen.

Claims (5)

1. Halbleiterspeichervorrichtung zur Verwendung in einem EPROM oder EEPROM, in dem gespeicherte Daten löschbar sind, umfassend:

eine erste Bitleitung (51), die an eine Vielzahl von Speicherzellen (55A) und wenigstens eine Dummy-Zelle (58A) angeschlossen ist;

eine zweite Bitleitung (52), die an eine Vielzahl von Speicherzellen (55B) und wenigstens einer Dummy-Zelle (58B) angeschlossen ist;

eine Eingangseinrichtung zum Schreiben von Daten in die an die erste Bitleitung angeschlossenen Speicherzellen unter Verwendung einer Logik einer vorgegebenen Polarität;

einer Zellenauswahleinrichtung (73A, 73B, 74A, 74B, 75) zum Auswählen der von an die zweite Bitleitung angeschlossenen Dummy-Zelle, wenn eine der an die erste Bitleitung angeschlossenen Speicherzellen ausgewählt werden soll, und der an die erste Bitleitung angeschlossenen Dummy-Zelle, wenn eine der an die zweite Bitleitung angeschlossenen Speicherzellen ausgewählt werden soll; und

eine Datenerfassungseinrichtung (59) zum Verstärken einer Potentialdifferenz zwischen den ersten und zweiten Bitleitungen und zum Erfassen von Speicherdaten einer ausgewählten Speicherzelle;

dadurch gekennzeichnet, daß

die Eingabeeinrichtung unter Verwendung einer Logik der vorgegebenen Polarität einen Datenwert in die an die zweite Bitleitung angeschlossenen Speicherzellen schreibt; und

eine Datenabgabeeinrichtung (80) vorgesehen ist, zum Invertieren oder Nichtinvertieren der von der Datenerfassungseinrichtung erfaßten Daten entsprechend der Bitleitung, die an die von der Zellenauswähleinrichtung ausgewählten Speicherzelle angeschlossen ist.

2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß jede die Speicherzellen einen nichtflüchtigen Transistor zum statischen Speichern der Datenwerte umfaßt.

3. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß eine Dummy-Zelle an jede der ersten und zweiten Bitleitungen angeschlossen ist.

4. Vorrichtung nach Anspruch 1, außerdem umfassend eine Einrichtung (62) zum Vorbeladen der ersten und zweiten Bitleitungen, bevor der Datenwert von der ausgewählten Speicherzelle ausgelesen wird.

5. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß Daten elektrisch löschbar sind.