DE3820800A1

DE3820800A1 - Datenuebertragungsschaltung

Info

Publication number: DE3820800A1
Application number: DE3820800A
Authority: DE
Inventors: Yong Eue Park; Soo In Cho; Dong Soo Jun; Seung Mo Seo
Original assignee: Samsung Semiconductor and Telecomunications Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1987-06-20
Filing date: 1988-06-20
Publication date: 1988-12-29
Also published as: KR890001304A; NL192155C; FR2616934B1; NL8801541A; JPH0583999B2; US5153459A; NL192155B; FR2616934A1; JPS6419588A; KR900006293B1

Description

Die Erfindung betrifft eine Datenübertragungsschaltung für Halbleiterspeichereinrichtungen und insbesondere eine ver besserte Datenübertragungsschaltung zur Übertragung von Datensignalen aus einem Dateneingabepuffer in ein Paar von Eingabe/Ausgabe (im folgenden mit I/O bezeichnet)-Datenbus leitungen in einer dynamischen CMOS-Direktzugriffspeicher (im folgenden mit DRAM bezeichnet)-Einrichtung.

In herkömmlicher Weise besitzt eine CMOS-DRAM-Einrichtung einen Dateneingabepuffer, welcher in einem Schreibzyklus aktiviert ist, und TTL(Transistor-Transistor-Logik)-Ebene- Eingabedatensignale in CMOS-Logik-Ebene-Datensignale um wandelt. Der Dateneingabepuffer liefert echte und komplemen täre Ausgabedatensignale an ein Paar von Datenbusleitungen, und die Signale auf dem Datenbusleitungspaar werden einem I/O-Datenbusleitungspaar zugeleitet. Dann werden die echten und komplementären Signale der I/O-Datenbusleitungen einem entsprechenden Bitleitungspaar über Übertragungstorschaltun gen, welche an die I/O-Datenbusleitungen angeschlossen sind und welche von einem Spaltenadressiersignal über einen Ab fühlverstärker eingeschaltet werden, übertragen. Eines der Datensignale auf dem Bitleitungspaar wird in eine Einzel speicherzelle, welche durch ein von einem Zeilenadreßdeco der vorgesehenen Zeilenadressiersignal ausgewählt wird, ein geschrieben.

Da jedoch in DRAM-Einrichtungen mit hoher Dichte, beispiels weise in einem 1 Megabit-DRAM sowohl das Datenbusleitungs paar als auch das I/O-Datenbusleitungspaar sich über eine lange Strecke vom Dateneingabepuffer bis zum Bitleitungs paar in der Schaltungsanordnung erstrecken, muß der Daten eingabepuffer die Belastung des Antriebs eines der Daten busleitungspaare, welches Streukapazitäten von etwa 1,5 pF pro Leitung aufweist, und der entsprechenden I/O-Datenbus leitung mit etwa 3 pF bis 4 pF pro Leitung als Belastung aufnehmen.

Zum besseren Verständnis der Nachteile, welche sich bei bekannten Einrichtungen ergeben, wird auf die Fig. 1 ver wiesen, in welcher ein Blockschaltbild einer bekannten Datenübertragungsschaltung dargestellt ist. In der Fig. 1 wird das Datensignal über einen Dateneingabepuffer 10 einge lesen und von der Pufferschaltung als ein Paar von echten und komplementären MOS-Logik-Ebene-Datensignale und DIN weitergegeben. Die Signale und DIN werden an ein Daten busleitungspaar 11 und 12 gekoppelt. Über ein Übertragungs transistorpaar 1 und 2 werden die Signale und DIN I/O-Datenbusleitungen 13 und 14 zugeleitet. Die Transisto ren 1 und 2 werden durch ein Übertragungstorsteuersignal, das auf einer Torsteuerleitung 16 in Verbindung mit einem Schreibsignal und Spaltenadressiersignal erzeugt wird, einge schaltet. Die auf die I/O-Datenbusleitungen 13 und 14 über tragenen Datensignale werden Bitleitungspaaren 61 und 60 über zwei Transistoren 44 und 43, welche eine von einem Spaltenadressiersignal in einer Tastensteuerleitung 41 ein geschaltete Übertragungstorschaltung 40 bilden, und über einen Abfühlverstärker 50 zugeleitet. Dann wird eines der echten und komplementären Datensignale in der Bitleitung 61 oder der Bitleitung 60 in eine Speicherzelle 63 oder eine Speicherzelle 62 durch ein Reihenadressiersignal in der Reihenadreßleitung 65 oder der Reihenadreßleitung 64 einge schrieben.

Ein I/O-Abfühlverstärker 30, welcher nur in einem Lesezyklus arbeitet, verstärkt eines der echten und komplementären Datensignale in den I/O-Datenbusleitungen 13 und 14, welches aus den Speicherzellen ausgelesen wird. Eine Entzerrerschal tung 20 beginnt ihren Betrieb der Entzerrung der I/O-Daten busleitungen 13 und 14 in der Voraufladezeit des Lese- und Schreibzyklusses.

Die in der Fig. 1 dargestellte Datenübertragungsschaltung muß daher die große Fremdkapazität der Datenbusleitung und der entsprechenden I/O-Datenbusleitung als Belastung beim Betrieb mitaufnehmen, um die Dateninformation in die Spei cherzelle 62 bzw. 63 einzuschreiben. Der Dateneingabepuffer benötigt daher in seiner Ausgangsstufe einen Treibertransi stor, der hohe Ströme führen kann, damit eine Aufladung der hohen Fremdkapazität erreicht wird. Hieraus resultiert je doch eine niedrige Übertragungsgeschwindigkeit und ein hoher Leistungsverbrauch.

Ein Weg zur Verringerung der Fremdkapazität der I/O-Daten busleitung, welche die höchste Kapazität vorsieht, besteht darin, daß auf dem Chip alle Speicherzellen in verschiedene Blöcke, enthaltend eine bestimmte Anzahl an Speicherzellen, entsprechend der Integration und Dichte der Speicherzellen, aufgeteilt wird. Diese Erhöhung der Anzahl der aufgeteilten Blöcke bedingt jedoch eine Erhöhung der I/O-Datenbuspaare und der entsprechenden Übertragungstransistoren.

Wenn auch mehrere I/O-Datenbusleitungspaare aufgrund der Anzahl der unterteilten Blöcke erforderlich sind, ergeben sich im Schreibzyklus beim Einschreiben der Dateninformation in die Speicherzellenreihe keine Probleme, weil lediglich eines der I/O-Datenbusleitungspaare ausgewählt wird und eines der Datensignale in dem ausgewählten I/O-Datenbusleitungs paar in einer adressierten Speicherzelle gespeichert wird. Je größer die Integrationsdichte der Speicherzellen jedoch ist, um so schwieriger ist das Problem des Testens der Speicherzellen bei der Herstellung der Speichereinrichtung. Das bedeutet, daß die Testzeit zum Einschreiben der Daten information in alle Speicherzellen und zum Auslesen der ge speicherten Information aus jeder Speicherzelle aufgrund der erhöhten Dichte der Speicherzellen erheblich verlängert ist. Um eine hohe Testgeschwindigkeit beim Prüfen aller Speicher zellen zu erreichen, müssen mehrere der Datenbits in die adressierten Speicherzellen eingeschrieben werden und aus diesen Speicherzellen ausgelesen werden. Da in diesem Fall die I/O-Datenbusleitungspaare in der gleichen Anzahl wie die Anzahl der Datenbits, welche in die Speicherzellen eingele sen werden, an den Dateneingabepuffer gekoppelt werden müs sen, erhöht sich die Belastung des Dateneingabepuffers durch die Anzahl dieser Datenbits. Schließlich muß die Größe der Transistoren zum Betreiben der I/O-Datenbusleitungspaare an der Ausgangsstufe des Dateneingabepuffers erhöht werden, um die erhöhte Fremdkapazität aufzunehmen, was zu einer Er höhung der Chipabmessungen führt.

Eine Datenübertragungsschaltung, welche die oben beschriebe nen Probleme löst, ist in Fig. 5 dargestellt und in der US-Patentanmeldung Nr. 0 67 016 mit dem Titel "Datenübertra gungsschaltung" beschrieben. In der Schaltungsanordnung der Fig. 5 sind invertierende Pufferschaltungen 70 und 80 zur Isolierung von Datenbusleitungen 11 und 12 und I/O-Datenbus leitungen 13 und 14 zwischen Übertragungstorschaltungen 1 und 2 und den Datenbusleitungen 13 und 14 gekoppelt. In einem Voraufladezyklus verbleiben alle Übertragungstorschaltungen 1 und 2 und die invertierenden Pufferschaltungen 70 und 80 im ausgeschalteten Zustand in Abhängigkeit von einem Daten einschreibtaktsignal, , und die beiden I/O-Datenbuslei tungen 13 und 14 werden auf ein Potential VDD durch den Be trieb der Vorauflade- und Entzerrerschaltung voraufgeladen. In einem Einschreibezyklus werden nach Lieferung der Daten und DIN aus dem Dateneingabepuffer 10 in die Datenbus leitungen 11 und 12 in Abhängigkeit vom Dateneinschreib taktsignal die Übertragungstorschaltungen 1 und 2 und die invertierenden Pufferschaltungen 70 und 80 in Betrieb gesetzt, so daß die invertierten Daten und DIN in den I/O-Datenbusleitungen 13 und 14 übertragen werden. Auf diese Weise wird eine verringerte Belastung des Dateneingabe puffers erreicht, da lediglich die Bearbeitung der Datenbus leitungen 11 und 12 als Belastung auftreten. Diese Daten übertragungsschaltung hat keine Schwierigkeiten bei einem Aufladungsschema, bei welchem die I/O-Datenbusleitungen 13 und 14 auf volles Versorgungspotential VDD aufgeladen wer den. In den Fällen jedoch, in denen die I/O-Datenbusleitungen 13 und 14 auf das halbe Potential ¹/₂ VDD voraufgeladen wer den, ergibt sich ein Nachteil beim Betrieb der Übertragungs schaltung. Dieser besteht darin, daß in einem Vorauflade zyklus P-Kanal-MOS-Transistoren 72 und 82 aufgrund einer ¹/₂ VDD-Voraufladung der I/O-Datenbusleitungen 13 und 14 ein geschaltet sind. Ebenfalls sind in Abhängigkeit von dem Dateneinschreibtaktsignal alle N-Kanal-MOS-Transistoren 71 und 81 eingeschaltet. Unter der Annahme, daß die Transi storen 71 und 81 geringer leitfähig sind als die Transisto ren 72 und 82, können die Potentiale von Leitungen 31 und 32 höher sein als jede Schwellenwertspannung der N-Kanal-MOS- Transistoren 75 und 85, und folglich kann aufgrund der Leitfähigkeit der N-Kanal-MOS-Transistoren 75 und 85 die Voraufladung der I/O-Datenbusleitungen 13 und 14 nicht er folgen. Außerdem ergibt sich aus der Leitung der Transistoren 71, 72, 81 und 82 ein Energieverbrauch.

Aufgabe der im Anspruch angegebenen Erfindung ist es daher, eine verbesserte Datenübertragungsschaltung zu schaffen, bei der eine verringerte Belastung des Dateneingabepuffers im Einschreibzyklus erreicht wird, und welche sicher auf jedem beliebigen Voraufladepotential der I/O (Eingabe-Aus gabe)-Datenbusleitungen arbeitet.

Anhand der Figuren wird die Erfindung noch näher erläutert. Es zeigt

Fig. 1 ein Blockschaltbild einer herkömmlichen Daten übertragungsschaltung;

Fig. 2 ein Blockschaltbild eines bevorzugten Ausfüh rungsbeispiels der Erfindung;

Fig. 3 eine Schaltungsanordnung eines Teils des Block schaltbilds der Fig. 2;

Fig. 4 ein Zeitdiagramm zur Erläuterung des Betriebs der in Fig. 3 dargestellten Schaltung; und

Fig. 5 ein Schaltbild einer weiteren Datenübertragungs schaltung.

In der Fig. 2 ist ein Blockschaltbild einer Datenübertra gungsschaltung dargestellt, die ein Ausführungsbeispiel der Erfindung ist. Die Schaltung nach der Fig. 2 besitzt einen Dateneingabepuffer, ein Datenbusleitungspaar, ein I/O-(Ein- Ausgabe)Datenbusleitungspaar, eine I/O (Ein-Ausgabe)-Tor schaltung und einen I/O (Ein-Ausgabe)-Abfühlverstärker, wel che mit den gleichen Bezugsziffern versehen sind wie die entsprechenden Bauteile der herkömmlichen in der Fig. 1.

Ferner besitzt die Schaltung nach der Fig. 2 eine erste Übertragungstorschaltung 100, welche mit der Datenbusleitung 11 gekoppelt ist, die an eine komplementäre Ausgangsleitung des Dateneingabepuffers 10 angeschlossen ist. Die Torschal tung wird ein- und ausgeschaltet durch die Steuerung eines Dateneinschreibtaktsignals Φ WDT und dessen komplementäres Dateneinschreibtaktsignal zur Übertragung eines Daten informationssignals in der Datenbusleitung 11 zu einer Daten ausgabeleitung 31 sowie eine zweite Übertragungstorschaltung 200, welche an die andere Datenbusleitung 12 gekoppelt ist, die das komplementäre Signal aus dem Dateneingabepuffer aufweist in Verbindung mit dem Datensignal in der Datenbus leitung 11, und die zweite Übertragungstorschaltung ist durch die Steuerung der Dateneinschreibtaktsignale Φ WDT und zur Übertragung eines Dateninformationssignals in der Datenbusleitung 12 zu einer Datenausgabeleitung 32 ein- und ausgeschaltet. Ferner enthält die Schaltung eine erste I/O (Ein-Ausgabe)-Busleitunghoch- oder -tiefziehschaltung 300, welche zwischen die Datenausgabeleitung 31 und die I/O (Ein- Ausgabe)-Datenbusleitung 13 geschaltet ist. Diese Hoch- oder Tiefziehschaltung führt in einem Einschreibzyklus ein Hoch ziehen bzw. Tiefziehen der I/O-Datenbusleiung 13 durch in Abhängigkeit von dem Datensignal in der Datenausgabeleitung 31 unter der Steuerung des Taktsignals und eines Block auswahltaktsignals Φ DTB, das durch die Kombination eines oder mehrerer Adressiersignale zur Auswahl eines Einschreibblocks des Dateninformationssignals, zusammen mit einem Rückkopp lungssignal in einer Leitung 92, decodiert ist. Ferner iso liert in einem Voraufladezyklus zwischen der Datenausgabe leitung 31 und der I/O-Datenbusleitung 13, unter der Steue rung der Taktsignale und Φ DTB, eine zweite I/O (Ein- Ausgabe)-Busleitunghoch- oder -tiefziehschaltung 400, welche zwischen die Datenausgabeleitung 32 und die andere I/O-Daten busleitung 14 geschaltet ist. Diese zweite Hoch- oder Tief ziehschaltung übt im Einschreibzyklus ein Hoch- bzw. Tief ziehen der I/O-Datenbusleitung 14 unter der Steuerung der Taktsignale und Φ DTB zusammen mit einem Rückkopplungs signal in der Leitung 91 durch und isoliert im Vorauflade zyklus zwischen der Datenausgabeleitung 32 und der I/O-Daten busleitung 14 unter der Steuerung der Taktsignale und Φ DTB. Ferner enthält die Schaltung eine I/O-Datenbusleitung entzerrerschaltung 500, welche zwischen die I/O-Datenbus leitungen 13 und 14 für ein Voraufladen und Entzerren dieser I/O-Datenbusleitungen 13 und 14, in Abhängigkeit von einem Entzerrungstaktsignal und einem Voraufladetaktsignal OIOP für die I/O-Datenbusleitungen im Voraufladezyklus ge schaltet ist.

Das Blockauswahlsignal Φ DTB und das Voraufladetaktsignal Φ IOP für die I/O-Datenbusleitungen wird im folgenden im einzelnen erläutert. Wenn beispielsweise in einem Ein-Megabit-DRAM die Reihe seiner Speicherzellen in vier Hauptblöcke aufge teilt werden kann, läßt sich hinwiederum jeder dieser Blöcke in zwei Unterblöcke aufteilen. Die Datenübertragungsschal tung ist dann an jeweils einen Unterblock angeschlossen. In einem solchen Fall werden zwei Hauptblöcke dieser vier Hauptblöcke durch ein Adressiersignal ausgewählt und ein Unterblock der vier Unterblöcke in den beiden durch das Adressiersignal ausgewählten Hauptblöcken kann durch zwei andere Adressiersignale ausgewählt werden. Das Taktsignal Φ DTB wird daher als Unterblockauswählsignal verwendet, das durch diese Adressiersignale in einem Einschreibzyklus deco diert ist, und die Erzeugung eines derartigen Taktsignals Φ DTB kann in bekannter Weise erfolgen. Andererseits kann das Voraufladetaktsignal Φ IOP für die I/O-Datenbusleitungen durch die logische Summe des Taktsignals Φ DTB und des Takt signals Φ WDT gebildet werden. Das Taktsignal Φ WDT kann ein herkömmliches Schreibfreigabesignal aus einem externen An schluß oder ein Auffüllsignal sein.

In einem Voraufladezyklus ziehen vor Ausgabe der Daten aus dem Dateneingabepuffer 10 die erste und zweite I/O-Buslei tunghoch- oder -tiefziehschaltung 300 und 400 die Datenaus gabeleitungen 31 und 32 auf einen niedrigen Zustand nach unten in Abhängigkeit von dem Taktsignal , und gleich zeitig bewirkt die I/O-Datenbusleitungentzerrerschaltung 500 die Aufladung (bzw. das Hochziehen) der I/O-Datenbusleitun gen 13 und 14 auf einen hohen Zustand (VDD bzw. ¹/₂ Vdd) in Abhängigkeit von den Taktsignalen und Φ IOP.

Wenn nun die Datensignale von dem Dateneingabepuffer 10 in den Datenbusleitungen 11 und 12 geliefert werden, werden die erste Übertragungstorschaltung 100 und die zweite Übertra gungstorschaltung 200 durch die Taktsignale und Φ WDT aktiviert, und die Datensignale werden in den Datenbuslei tungen den Datenausgabeleitungen 31 und 32 zugeführt. Die Datensignale in den Datenausgabeleitungen 31 und 32 werden in der ersten und zweiten I/O-Busleitunghoch- oder -tiefzieh schaltung 300 und 400 unter der Steuerung der Taktsignale und Φ DTB invertiert und Leitungen 41 und 42 (Fig. 3) zu geführt. Die erste I/O-Busleitunghoch- oder -tiefziehschal tung 300 liefert den gleichen logischen Wert, wie er in der Leitung 91 vorhanden ist, an die I/O-Datenbusleitung 13, wenn das invertierte Signal der Hoch- oder -tiefziehschaltung in der Leitung 91 und das Signal in der Leitung 92 gleiche logische Werte zueinander haben. Die zweite I/O-Busleitung hoch- oder -tiefziehschaltung 400 liefert das gleiche logi sche Signal, wie es in der Leitung 92 vorhanden ist, an die I/O-Datenbusleitung 14, wenn das invertierte Signal der Hoch- oder -tiefziehschaltung in der Leitung 92 und das Signal in der Leitung 91 die gleichen logischen Werte zueinander haben. Hieraus ergibt sich, daß jede der ersten und zweiten I/O- Busleitunghoch- oder -tiefziehschaltungen 300 und 400 die Datenbusleitungen 11 und 12 und die I/O-Datenbusleitungen 13 und 14 mit den Taktsignalen und Φ DTB vollständig isolieren. Folglich werden zum Einschreiben des Datensignals in der I/O-Datenbusleitung 13 bzw. 14 in die Speicherreihe durch die I/O-Torschaltung 40 sowohl die I/O-Datenbusleitung 13 als auch die I/O-Datenbusleitung 14 auf einen logisch hohen Zustand unter dem Voraufladungsbetrieb der I/O-Daten busleitungsentzerrerschaltung 500 beim Empfang der Takt signale und Φ IOP vorgeladen.

In der Fig. 3 ist ein genaueres Schaltbild eines Teils der Fig. 3 dargestellt. Die Datenbusleitungen 11 und 12 sind an die Datenausgabeleitung des Dateneingabepuffers 10 ange schlossen, und die I/O-Datenbusleitungen 13 und 14 sind an die I/O-Torschaltung 40 und den I/O-Abfühlverstärker 30 an geschlossen.

Transistoren M 2, M 3, M 6, M 7, M 9, M 11, M 12, M 14, M 16, M 18, M 20 und M 22 sind als N-Kanal-MOS-Transistoren ausgebildet, und Transistoren M 1, M 4, M 5, M 8, M 10, M 13, M 15, M 19, M 21 und M 23 bis M 27 sind als P-Kanal-MOS-Transistoren ausgebildet. Mit VDD ist eine Versorgungsspannung bezeichnet. Die übrigen Bezugsziffern bezeichnen die gleichen Bauteile, wie sie in der Fig. 2 bezeichnet sind.

In der Fig. 4 sind mit Fig. 4(A) und Fig. 4(B) Kurvenformen von Datensignalen und DIN in den Datenbusleitungen 11 und 12, welche vom Dateneingabepuffer 10 geliefert werden, dar gestellt. Die Fig. 4(C) und 4(D) zeigen den zeitlichen Ablauf des Dateneinschreibtaktsignals Φ WDT und des Ent zerrungstaktsignals für die I/O-Datenbusleitungen. Die Fig. 4(E) und die Fig. 4(F) zeigen Ausgangswellenformen der ersten Übertragungstorschaltung 100 und der zweiten Übertragungstorschaltung 200. Die Fig. 4(G) zeigt den zeit lichen Verlauf des Blockauswahltaktsignals Φ DTB. Die Fig. 4(H) und die Fig. 4(I) zeigen Wellenformen in den Leitungen 41 und 42. Die Fig. 4(J) und die Fig. 4(K) zeigen Wellen formen in den Leitungen 51 und 52. Die Fig. 4(L) zeigt den zeitlichen Ablauf des Voraufladetaktsignals Φ IOP der I/O- Datenbusleitungen. Schließlich zeigen die Fig. 4(M) und 4(N) Ausgangswellenformen der I/O-Datenbusleitungen 13 und 14.

Der Betrieb des in der Fig. 3 dargestellten Ausführungs beispiels wird unter Bezugnahme auf die in Fig. 4 darge stellten Signalformen im einzelnen noch erläutert.

Bevor die Datensignale und DIN in den Datenbusleitungen 11 und 12 aus dem Dateneingabepuffer 10 (vor dem Zeitpunkt t 1 der Fig. 4) geliefert werden, wird das Dateneinschreib taktsignal Φ WDT auf einem logisch niedrigen Zustand gehal ten, und das Entzerrungstaktsignal und das Vorauflade taktsignal Φ IOP für die I/O-Datenbusleitungen werden auf einem logisch hohen und einem logisch tiefen Zustand gehal ten. Demgemäß werden die Tiefziehtransistoren M 7 und M 12, welche die erste und die zweite I/O-Busleitunghoch- oder -tiefziehschaltung 300 und 400 bilden, eingeschaltet, und die beiden Datenausgabeleitungen 31 und 32 erhalten einen niedri gen Zustand. Ferner sind die beiden Hochziehtransistoren M 26 und M 27, welche die I/O-Datenbusleitungentzerrungs schaltung 500 bilden, durch das Taktsignal Φ IOP eingeschal tet und jede der beiden I/O-Datenbusleitungen 13 und 14 wer den auf einen logisch hohen Zustand (VDD) bzw. auf den hal ben VDD-Pegel vorgeladen.

Unter der Annahme, daß das echte Datensignal DIN und das komplementäre Datensignal an die Datenbusleitungen 12 und 11 anschließend an den Zeitpunkt t 1, wie es in Fig. 4(A) und 4(B) dargestellt ist, angelegt werden, und das Taktsignal Φ WDT zum Zeitpunkt t 2, wie es in Fig. 4(C) dargestellt ist, einen hohen Pegel erhält, werden sowohl die erste Übertra gungstorschaltung 100, welche aus den Transistoren M 1 und M 2 zusammengesetzt ist, und die zweite Übertragungstorschal tung 200, welche aus den Transistoren M 3 und M 4 zusammenge setzt ist, durch das durch einen Inverter 600 invertierte Taktsignal und durch das durch einen Inverter 700 invertierte Taktsignal Φ WDT des Taktsignals einge schaltet, und das Signal in der Datenausgabeleitung 31 bleibt niedrig, und das Signal in der Datenausgabeleitung 32 wird hoch, wie es in den Fig. 4(E) und 4(F) dargestellt ist, aufgrund des AUS-Zustandes der beiden Transistoren M 7 und M 12, deren Gateanschlüsse mit dem Taktsignal gekop pelt sind. Die Transistoren M 5, M 6, M 8 und M 9 bilden eine NAND-Schaltung 310, und die Transistoren M 10, M 11, M 13 und M 14 bilden eine andere NAND-Schaltung 320. Die Source-Drain- Strecke des Transistors M 5 und die Drain-Source-Strecken der Transistoren M 6 und M 9 sind in Reihe geschaltet zwischen die Versorgungsspannung VDD und Massepotential. Die Source- Drain-Strecken des Transistors M 8 ist zwischen die Versor gungsspannung VDD und einen Verbindungspunkt 302 der jewei ligen Drain-Anschlüsse der Transistoren M 5 und M 6 gelegt. Die Transistoren M 10, M 11, M 13 und M 14 bilden die NAND-Schal tung 320 und sind in der gleichen Weise verschaltet wie die Transistoren in der NAND-Schaltung 310. Demgemäß hat die Leitung 41, welche mit dem Verbindungspunkt 302 verbunden ist, einen hohen Zustand (VDD) bei dem niedrigen Zustand der Datenausgabeleitung 31, welche an die Gateanschlüsse der Transistoren M 5 und M 6 angeschlossen ist, und bei dem hohen Zustand des Taktsignals Φ DTB, welches an die Gate-An schlüsse der Transistoren M 8 und M 9 geliefert ist. Die Lei tung 42, welche mit dem Verbindungspunkt 304 verbunden ist, besitzt einen niedrigen Zustand bei hohem Zustand in der Datenausgabeleitung 32, die an die Gate-Anschlüsse der Transistoren M 10 und M 11 angeschlossen ist, und bei hohem Zustand des Taktsignals Φ DTB, das an die Gate-Anschlüsse der Transistoren M 13 und M 14 geliefert ist. Der hohe Zustand in der Leitung 41 wird an die Gate-Anschlüsse der Transistoren M 15 und M 16, welche einen Inverter bilden, gekoppelt, und die Ausgangsleitung 51 des Inverters bekommt einen niedri gen Zustand. Demgemäß wird der Transistor, dessen Gate-An schluß an die Leitung 51 angeschlossen ist, ausgeschaltet, und der Transistor M 19, welcher zusammen mit dem Transistor M 20 einen taktgesteuerten Inverter bildet und dessen Gate- Anschluß an die mit der Leitung 42 verbundene Leitung 92 angeschlossen ist, wird eingeschaltet. Die I/O-Datenbus leitung 13 erhält die volle Spannung VDD über die Source- Drain-Strecke des Transistors M 19.

Andererseits wird der niedrige Zustand in der Leitung 42 an die Gate-Anschlüsse der Transistoren M 17 und M 18, welche den anderen Inverter bilden, angelegt, und die Ausgangs leitung 52 dieses Inverters erhält einen hohen Zustand. Der Transistor M 22, dessen Gate-Anschluß an die Leitung 52 ange schlossen ist, wird eingeschaltet, und der Transistor M 21, der zusammen mit dem Transistor M 22 den anderen taktgesteu erten Inverter bildet, und dessen Gate-Anschluß an die mit der Leitung 42 verbundene Leitung 91 angeschlossen ist, wird ausgeschaltet. Die I/O-Datenbusleitung 14 ist dann auf dem logisch niedrigen Zustand (Masse-Pegel) über die Drain- Source-Strecke des Transistors M 22 entladen.

Hieraus ergibt sich, daß im Einschreibzyklus die I/O-Daten busleitung 13 auf einem vollen Versorgungsspannungspegel VDD und die I/O-Datenbusleitung 14 auf Masse-Pegel bzw. auf den umgekehrten Pegelverhältnissen gehalten sind. Diese echten und komplementären Datensignale in den I/O-Datenbus leitungen 13 und 14 werden über die I/O-Torschaltung 40 der Fig. 2 der Speicherreihe zugeführt.

Danach schaltet zum Zeitpunkt t 3 der niedrige Zustand des Entzerrungstaktsignals der I/O-Datenbusleitung die Transistoren M 23 bis M 25 ein, und gleichzeitig schaltet der niedrige Zustand des Taktsignals Φ IOP die Transistoren M 26 und M 27 ein. Ferner sind die Datenausgabeleitungen 31 und 32 auf niedrigem Zustand aufgrund des hohen Zustands des Taktsignals , und die Leitungen 41 und 42 kommen auf hohe Zustände mit den niedrigen Zuständen der Datenausgabe leitungen 31 und 32 über die NAND-Schaltungen 310 und 320. Die Transistoren M 19 bis M 22 werden daher ausgeschaltet, und die beiden I/O-Datenbusleitungen 13 und 14 werden auf die volle Versorgungsspannung VDD bzw. die halbe Versorgungs spannung VDD geladen. Da, wie oben beschrieben ist, im Ein schreibzyklus die Datensignale in den Leitungen 41 und 42 nicht nur den Transistor M 22 über die Leitung 91 und den Transistor M 19 über die Leitung 92 steuern, sondern auch den Transistor M 20 über den durch die Transistoren M 15 und M 16 gebildeten Inverter und der Transistor M 22 über den anderen, durch die Transistoren M 17 und M 18 gebildeten Inverter steu ern, können die I/O-Datenbusleitungen 13 und 14 immer in einem invertierenden Verhältnis zueinander gehalten werden.

Da sowohl die erste Übertragungstorschaltung 100 als auch die zweite Übertragungstorschaltung 200 aus P-Kanal-MOS- und N-Kanal-MOS-Transistoren zusammengesetzt sind, die gute Übertragungscharakteristiken bei hohem und niedrigem Zustand haben, erhält man gute Datenübertragungscharakteristiken, unabhängig davon, welche Zustände die Datenbusleitungen 11 und 12 aufweisen.

Weitere Vorteile bestehen darin, daß eine verringerte Größe des Ladetransistors des Dateneingabepuffers erreicht wird, weil der Dateneingabepuffer nur die Fremdkapazität der Datenbusleitungen als Belastung mit der Schaltungsanordnung der I/O-Busleitunghoch- oder -tiefziehschaltung zwischen der Übertragungstorschaltung und der I/O-Datenbusleitung bearbeitet. Darüber hinaus läßt sich die Abmessung der Über tragungstorschaltung gegenüber einer herkömmlichen Über tragungstorschaltung verringern, da durch den Stromfluß lediglich die Fremdkapazität der Leitung zwischen der Über tragungstorschaltung und der I/O-Busleitunghoch- oder -tief ziehschaltung aufzuladen ist.

Claims

1. Datenübertragungsschaltung, insbesondere integrierte CMOS-Datenübertragungsschaltung, mit echten und komplemen tären Datenbusleitungen (11, 12) zum Empfangen von Eingabe datensignalen aus entsprechenden echten und komplementären Datenausgabeklemmen eines Dateneingabepuffers (10), ersten und zweiten Übertragungstorschaltungen (100, 200) zum Über tragen des Datensignals in den echten und komplementären Datenbusleitungen zu ersten und zweiten Datenausgabeleitun gen (31, 32) in Abhängigkeit von einem ersten Taktsignal während eines Einschreibzyklusses, ersten und zweiten Ein-Ausgabe-Busleitunghoch- oder -tiefziehschaltungen (30, 40), welche zwischen der ersten Datenausgabeleitung (31) und einer echten Ein-Ausgabedatenbusleitung (13) und zwischen der zweiten Datenausgabeleitung (32) und einer komplementären Ein-Ausgabedatenbusleitung (14) zum Hochziehen der einen Ein-Ausgabedatenbusleitung und Tiefziehen der anderen Ein-Ausgabedatenbusleitung mit den Datensignalen in der ersten und zweiten Datenausgabeleitung im Einschreib zyklus und mit einer Entzerrungsschaltung (500), die zwischen die echten und komplementären Ein-Ausgabedatenbusleitungen zur Voraufladung und Entzerrung der Ein-Ausgabedatenbuslei tungen auf Versorgungsspannungen (VDD) bzw. halbe Versor gungsspannungen (¹/₂ VDD) in Abhängigkeit zweiter und dritter Taktsignale , Φ IOP) während eines Voraufladezyklusses, dadurch gekennzeichnet, daß die erste Ein-Ausgabebusleitung hoch- oder -tiefziehschaltung (300) eine erste Inverterschal tung (310), welche an die erste Datenausgabeleitung (31) zum Invertieren der in dieser ersten Datenausgabeleitung (31) enthaltenen Datensignale in Abhängigkeit von einem vierten Taktsignal ( Φ DTB) und zum Liefern der invertierten Datensignale in eine dritte Leitung (41) angeschlossen ist, eine zweite Invertierschaltung (M 15, M 16) zum Invertieren der in der dritten Leitung (41) enthaltenen Datensignale und eine erste taktgesteuerte Inverterschaltung, welche zwi schen die zweite Inverterschaltung und die echte Ein-Ausgabe datenbusleitung zum Invertieren der Datensignale aus der zweiten Inverterschaltung in Abhängigkeit der Datensignale in einer vierten Leitung und zum Liefern der invertierten Da tensignale an die Ein-Ausgabedatenbusleitung enthält, und daß die zweite Ein-Ausgabebusleitunghoch- oder -tiefziehschal tung (400) eine dritte Inverterschaltung (320), welche an die zweite Leitung zum Invertieren der Datensignale in die ser zweiten Leitung in Abhängigkeit von dem vierten Takt signal und zum Liefern der invertierten Datensignale in die vierte Leitung angeschlossen ist, eine vierte Inverterschal tung (M 17, M 18) zum Invertieren der Datensignale in der vier ten Leitung und eine zweite taktgesteuerte Inverterschaltung (M 21, M 22), welche zwischen die vierte Inverterschaltung und die komplementäre Ein-Ausgabedatenbusleitung zum Inver tieren der Datensignale aus der vierten Inverterschaltung in Abhängigkeit von den Datensignalen in der dritten Leitung und zum Weiterleiten der invertierten Daten zur komplemen tären Ein-Ausgabedatenbusleitung enthält.

2. Datenübertragungsschaltung, insbesondere integrierte CMOS-Datenübertragungsschaltung, nach Anspruch 1, dadurch gekennzeichnet, daß sowohl die erste als auch die zweite Ein-Ausgabebusleitunghoch- oder -tiefziehschaltung (300 und 400) ferner einen Tiefziehtransistor (M 7 bzw. M 12) aufweist, dessen Gate-Anschluß zum Empfang des ersten Taktsignals ent sprechend gekoppelt ist, und dessen Drain-Source-Strecke zwischen eine der ersten und zweiten Datenausgabeleitungen (31 und 32) und ein Referenzpotential geschaltet ist.

3. Datenübertragungsschaltung, insbesondere integrierte CMOS-Datenübertragungsschaltung, nach Anspruch 1, dadurch gekennzeichnet, daß sowohl die erste als auch die dritte Inverterschaltung eine CMOS-NAND-Schaltung mit zwei Eingän gen ist, welche Datensignale, die in einer der ersten und zweiten Datenausgabeleitungen enthalten sind, und das vierte Taktsignal eingibt.

4. Datenübertragungsschaltung, insbesondere integrierte CMOS-Datenübertragungsschaltung, nach Anspruch 3, dadurch gekennzeichnet, daß das vierte Taktsignal ein Adreßdecodier signal zur Auswahl eines oder mehrerer Speicherzellenreihen blöcke ist, und das erste Taktsignal ein Schreibfreigabe signal ist.

5. Datenübertragungsschaltung, insbesondere integrierte CMOS-Datenübertragungsschaltung, nach Anspruch 3, dadurch gekennzeichnet, daß die erste und die zweite Übertragungs torschaltung einen P-Kanal-MOS-Transistor (M 1 bzw. M 4) auf weist, dessen Gateanschluß das erste Steuersignal empfängt und dessen Source-Drain-Strecke zwischen eine der Datenbus leitungen und eine entsprechende der ersten und zweiten Datenausgabeleitungen geschaltet ist, und ferner einen N-Kanal-MOS-Transistor (M 2 bzw. M 3) aufweist, dessen Gate anschluß ein Invertiertaktsignal des ersten Taktsignals empfängt und dessen Drain-Source-Strecke parallel zur Drain-Source-Strecke des P-Kanal-MOS-Transistors geschaltet ist.