DE4036091C2 - Dynamischer Halbleiterspeicher mit wahlfreiem Zugriff - Google Patents

Dynamischer Halbleiterspeicher mit wahlfreiem Zugriff

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Description

Die Erfindung betrifft einen dynamischen Halbleiterspeicher (DRAM) mit einem in eine Anzahl von Zellenblöcken unterteilten Zellenarray, bei dem eine Zellenblockzahl durchführbar ist.
Für die Bildung eines hochintegrierten DRAMs müssen eine Mikromusterung von Elementen und Leitungen vorgenommen und ein Zellenarray und eine Zellenarray- Ansteuerschaltung platzsparend in einer vorbestimmten Chipfläche angeordnet werden. Außerdem muß die Ausleserate oder -geschwindigkeit für Zellendaten durch Verkleinerung des Verhältnisses CB/CS der Kapazität CS einer Speicherzelle zur Kapazität CB von Bitleitungen erhöht werden. Zur Verringerung des Strom- oder Leistungsbedarfs aufgrund des Ladens/Entladens von Bitleitungen muß ferner das Zellenarray in eine Anzahl von Zellenblöcken in Bitleitungsrichtung unterteilt werden. Um diesen Anforderungen zu genügen, wird zwangsläufig ein hochintegrierter DRAM des Typs mit einer unterteilten Bitleitung und gemeinsamem oder Sammel-Y-Decodierer benötigt.
Um diese Anordnung zu realisieren, wird beispielsweise ein Zellenarray in vier oder acht Zellenblöcke in Bitleitungsrichtung unterteilt. Bitleitungen in den jeweiligen Zellenblöcken sind voneinander unabhängig. Eine von zwei Zellenblöcken gemeinsam benutzte Daten-Ein/Ausgabeleitung ist zwischen zwei benachbarten Zellenblöcken angeordnet. Die Bitleitungen in einem angewählten der beiden benachbarten Zellenblöcke sind mit einer Daten-Ein/Ausgabeleitung über ein Blockwählgatter und ein Spaltenwählgatter verbunden. Eine Spaltenwählsignalleitung zum Steuern eines Spaltenwählgatters ist fortlaufend durch eine Metalldrahtleitung auf dem durch die Anzahl von unterteilten Zellenblöcken gebildeten Zellenarray geformt, und ein von einem Y-Decodierer, d. h. Spaltendecodierer, ausgegebenes Spaltenwählsignal wird der Spaltenwählsignalleitung zugespeist. Normalerweise wird dabei eine Methode zur gemeinsamen Benutzung zumindest eines Teils eines Leseverstärkers für die Bitleitung zwischen benachbarten Zellenblöcken, d. h. eine Gemeinschafts- Leseverstärkermethode, angewandt.
Bei einem Bitleitungs-Voraufladesystem eines solchen DRAMs ist es bekannt, daß eine wirksame Maßnahme zur Verringerung des Strom- oder Leistungsbedarfs und zur Erhöhung einer Bitleitungs-Leseoperation darin besteht, die Bitleitungen auf (1/2)Vcc voraufzuladen.
Eine Daten-Ein/Ausgabeleitung wird dagegen aus den im folgenden genannten Gründen vorzugsweise auf Vcc voraufgeladen. Zunächst sei angenommen, daß die Ein/Ausgabeleitung auf das gleiche Potential wie das der Bitleitungen, d. h. (1/2)Vcc, voraufgeladen wird; wenn dabei in eine Speicherzelle eines gewählten Zellenblocks wiedereingeschrieben wird, kann ggf. eine Bitleitung auf ein Ein/Ausgabeleitungspotential angehoben werden. Ein Bitleitungs- Leseverstärker ist normalerweise durch einen NMOS-Leseverstärker und einen PMOS-Leseverstärker gebildet. Der NMOS-Leseverstärker dient zum Verstärken eines kleinen Signals. Der PMOS-Leseverstärker dient zum Anheben des Potentials einer Hochpegel- oder "H"-Pegelbitleitung auf Vcc. Aus diesem Grund ist der Ansteuerstrom des PMOS-Leseverstärkers ursprünglich nicht groß eingestellt. Wenn daher eine Bitleitung elektrisch an ein Ein/Ausgabeleitungspotential angeschaltet ist, kann der PMOS-Leseverstärker, weil das elektrische Potential auf der Bitleitung auf das der Ein/Ausgabeleitung hochgezogen wird, das H-Pegelbitleitungs-Potential nicht zufriedenstellend auf Vcc erhöhen. Diese Erscheinung wird besonders dann auffällig, wenn eine Ein/Ausgabeleitung eine große Kapazität aufweist; dabei können abnormale Operationen hervorgerufen werden. Wenn zum zweiten eine Ein/Ausgabeleitung auf Vcc voraufgeschlagen werden kann, kann die anfängliche Lesezeit der Ein/Ausgabeleitung der Schaltung eines Bitleitungs- Leseverstärkers verkürzt werden.
Der herkömmliche DRAM mit geteilter Bitleitung und gemeinsamem Y-Decodierer wendet jedoch nicht die Vorauflademethode an, nach der Bitleitungen auf (1/2)Vcc und Ein/Ausgabeleitungen auf Vcc voraufgeladen werden, und zwar aus folgendem Grund: Jede Spaltenwählsignalleitung ist fortlaufend über eine Anzahl von Zellenblöcken hinweg angeordnet und mit den Spaltenwählgattern der betreffenden Zellenblöcke verbunden. Wenn bei dieser Anordnung ein gegebenes Spaltenwählsignal gewählt ist, werden die Spaltenwählgatter nichtgewählter Zellenblöcke, aus denen Daten nicht ausgelesen werden sollen, geöffnet. Anschließend werden Bitleitungs-Leseverstärker, die außerhalb der Wählgatter der nichtgewählten Zellenblöcke liegen und auf (1/2)Vcc voraufgeladen sind, mit auf Vcc voraufgeladenen Ein/Ausgabeleitungen verbunden. Infolgedessen unterliegt das Vorauf­ ladepotential des Bitleitungs-Leseverstärkers einem Durchbruch. Aus diesem Grund wird dabei die Vorauflademethode nicht angewandt.
Wie erwähnt, können beim herkömmlichen DRAM mit geteilter Bitleitung und gemeinsamem Y-Decodierer das Voraufladepotential jeder Bitleitung nicht auf (1/2)Vcc und das Voraufladepotential jeder Ein/Ausgabeleitung nicht auf Vcc gesetzt werden. Dies läuft der Realisierung einer weiteren Senkung des Leistungsbedarfs und einer Erhöhung der Betriebsgeschwindigkeit zuwider.
In der DE 35 33 870 A1 ist eine Halbleiterspeichereinheit beschrieben, die dem DRAM nach dem Oberbegriff des Patentanspruches 1 entspricht und eine erste sowie eine zweite Vorladungs- und Ausgleichsschaltung hat. Die zweite Vorladungs- und Ausgleichsschaltung dient dazu, den Vorladungspegel von E/A-Bussen während eines aktiven Zyklus auf einem Vcc-Pegel zu halten. Dabei erzeugt die zweite Vorladungs- und Ausgleichsschaltung genau den gleichen Vorladungspegel wie denjenigen von Bitleitungen und liefert nicht einen Vorladungspegel, der vom Vorladungspegel der Bitleitungen verschieden ist.
Weiterhin beschreibt die US 4 833 654 ein Verfahren und eine Schaltungsanordnung zum Erzeugen gestaffelter Wiedergewinnungssignale in einem in Blöcke unterteilten DRAM.
Schließlich ist in der EP 0 197 502 A2 eine Halbleiterspeichervorrichtung beschrieben, bei der eine Speicherzellenanordnung mit einer Bitleitungs-Vorladungsschaltung gekoppelt ist, um einige Bitleitungspaare auf einen ersten Spannungspegel voraufzuladen, der niedriger als eine Versorgungsspannung ist, die zum Ansteuern der Halbleiterspeicheranordnung dient. Bitleitungen und I/O-Leitungen werden bei dieser bekannten Halbleiterspeichervorrichtung so auf verschiedene Vorladungspegel angehoben.
Es ist Aufgabe der vorliegenden Erfindung, einen DRAM zu schaffen, bei dem verschiedene Voraufladungsmethoden für Bitleitungen und I/O-Leitungen problemlos zu verwenden sind.
Diese Aufgabe wird erfindungsgemäß durch einen DRAM mit den Merkmalen des Patentanspruchs 1 bzw. 11 gelöst.
Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
Die Erfindung ermöglicht einen DRAM, bei dem verschiedene Voraufladungsmethoden für Bitleitungen und I/O-Leitungen problemlos zu verwenden sind. So kann z. B. jede geteilte Bitleitung auf (1/2)Vcc und jede I/O-Leitung auf Vcc voraufgeladen werden, um damit eine erhöhte Betriebsgeschwindigkeit und einen verringerten Strombedarf zu gewährleisten.
Es lassen sich bezüglich der Bitleitungen und der Daten-Ein/Ausgabeleitungen, die im aktiven Zyklus miteinander verbunden sind, die folgenden beiden Zustände erzielen: Ein Zustand, in welchem das Voraufladepotential der Bitleitungen (1/2)Vcc ist, und ein Zustand, in welchem das Voraufladepotential der Daten-Ein/Ausgabeleitungen Vcc ist.
Gemäß dem ersten Ausführungsbeispiel der Erfindung werden alle Daten-Ein/Ausgabeleitungen im Voraufladezyklus und die nichtgewählten Daten-Ein/Ausgabeleitungen im aktiven Zyklus auf das gleiche Voraufladepotential wie das der Bitleitungen, d. h. (1/2)Vcc, gesetzt. Zudem werden nur die im aktiven Zyklus gewählten Daten-Ein/ Ausgabeleitungen selektiv auf Vcc voraufgeladen.
Gemäß dem zweiten Ausführungsbeispiel der Erfindung wird das Voraufladepotential aller Daten-Ein/Ausgabeleitungen auf Vcc gesetzt, wobei nur die Spaltenwählblöcke bzw. -gatter eines im aktiven Zyklus gewählten Zellenblocks geöffnet werden können. Mit dieser Operation werden im gewählten Zellenblock die auf Vcc voraufgeladenen Daten-Ein/Ausgabeleitungen mit den auf (1/2)Vcc voraufgeladenen Bitleitungen verbunden.
Bei beiden Ausführungsbeispielen wird daher eine Beziehung im Potential zwischen nichtgewählten Zellenblockbereichen oder -flächen nicht beeinträchtigt. Da zudem das Voraufladepotential jeder Bitleitung, aus der Daten ausgelesen werden, auf (1/2)Vcc gesetzt und das Voraufladepotential einer damit verbundenen Daten-Ein/Ausgabeleitung auf Vcc gesetzt sind, kann eine Hochgeschwindigkeits-Datenausleseoperation durchgeführt werden.
Wie beschrieben, kann sowohl die Methode des Voraufladens von Bitleitungen auf (1/2)Vcc als auch die Methode des Voraufladens der Daten-Ein/ Ausgabeleitungen auf Vcc angewandt werden. Demzufolge wird damit ein hochintegrierter DRAM geschaffen, der eine Verriegelung des Leistungsbedarfs und eine Verkleinerung der Chipgröße ohne Minderung der Betriebsgeschwindigkeit zu gewährleisten vermag.
Im folgenden sind bevorzugte Ausführungsformen der Erfindung anhand der Zeichnung näher erläutert. Es zeigt
Fig. 1 eine schematische Darstellung eines Chip-Anordnungsplans für einen einer ersten Ausführungsform der Erfindung entsprechenden DRAM des Typs mit geteilter Bitleitung und gemeinsamem Y-Decodierer,
Fig. 2 ein Schaltbild eines einer Spalte entsprechenden Abschnitts eines typischen Unterzellenarrays bei der ersten Ausführungsform,
Fig. 3 ein Schaltbild eines Zellenblocks des Unter­ zellenarrays,
Fig. 4 ein Schaltbild eines mit Daten-Ein/Ausgabeleitungen verbundenen Daten-Ein/Ausgabepuf­ ferteils,
Fig. 5 ein Zeitsteuerdiagramm zur Erläuterung einer Operation des DRAMs gemäß der ersten Ausführungsform,
Fig. 6 ein Schaltbild eines einer Spalte entsprechenden Abschnitts eines Unterzellenarrays eines DRAMs gemäß einer zweiten Ausführungsform der Erfindung,
Fig. 7 ein Schaltbild eines mit Daten-Ein/Ausgabeleitungen des DRAMs verbundenen Daten-Ein/ Ausgabepufferteils,
Fig. 8 ein Zeitsteuerdiagramm zur Erläuterung einer Operation des DRAMs gemäß der zweiten Ausführungsform und
Fig. 9 ein Schaltbild eines einer Spalte entsprechenden Abschnitts eines Unterzellenarrays eines DRAMs gemäß einer dritten Ausführungsform der Erfindung.
Im folgenden ist ein DRAM gemäß einer ersten Ausführungsform der Erfindung anhand der Fig. 1 bis 5 be­ schrieben.
Fig. 1 zeigt einen schematischen Chip-Anordnungsplan eines DRAMs des Typs mit geteilter Bitleitung und gemeinsamem Y-Decodierer, bei dem ein Zellenarray in acht Zellenblöcke unterteilt ist. Fig. 2 veranschaulicht die Anordnung eines Ein-Spalten-Abschnitts von vier benachbarten Zellenblöcken in Fig. 1. Fig. 3 zeigt die Anordnung eines Zellenblocks nach Fig. 2.
Gemäß Fig. 1 ist ein auf einem DRAM-Chip 1 angeordnetes Zellenarray in einer Bitleitungsrichtung in acht Zellenblöcke CA₀-CA₇ unterteilt, die ihrerseits in zwei Bereichen gruppiert sind, d. h. einem die Zellenblöcke CA₀-CA₃ enthaltenden Bereich und einem die Zellenblöcke CA₄-CA₇ enthaltenden Bereich. Zeilendecodierer 4₁ und 4₂ zum selektiven Ansteuern von Wortleitungen sind jeweils an Endabschnitten des Bereichs der Zellenblöcke CA₀-CA₃ und des Bereichs der Zellenblöcke CA₄-CA₇ angeordnet. Spaltenwählsignal­ leitungen CSLi0 (i=1, 2, . . ., n) sind fortlaufend oder durchgehend an den vier Zellenblöcken CA₀-CA₃ an der linken Seite angeordnet. Auf den vier Zellenblöcken CA₀-CA₃ an der linken Seite sind Spaltenwählsignalleitungen CSLi1 (i=1, 2, . . ., n) fortlaufend angeordnet. An den vier Zellenblöcken CA₄-CA₇ an der rechten Seite sind Spaltenwählsignalleitungen CSLi1 (i=1, 2, . . ., n) fortlaufend angeordnet. An den Endabschnitten dieser Spaltenwählsignalleitungen (CLSi0 und CLSi1) sind Spaltendecodierer 5₁ und 5₂ zur Durchführung der Spaltenwahl des Spaltenanwählens vorgesehen. Insbesondere wird dabei ein Spaltendecodierer 5₁ durch die vier Zellenblöcke CA₀-CA₃ an der linken Seite gemeinsam benutzt, während der andere Spaltendecodierer 5₂ durch die vier Zellenblöcke CA₄-CA₇ an der rechten Spalte gemeinsam benutzt wird.
Bei diesem DRAM sind ein Bitleitungs-Leseverstärker S/A und eine Daten-Ein/Ausgabeleitung I/O (im folgenden als "Daten-I/O-Leitung" (I/O) bezeichnet zwischen den Zellenblöcken CA₀ und CA₁ angeordnet. Dieser Leseverstärker S/A und die Leitung I/O werden von diesen Zellenblöcken gemeinsam benutzt. Auf ähnliche Weise sind Bitleitungen und Daten-I/O-Leitungen jeweils zwischen den Zellenblöcken CA₂ und CA₃, CA₄ und CA₅ bzw. CA₆ und CA₇ vorgesehen. Die I/O-Leitungen an der linken Seite sind mit einer Datenleitung 3₁ über Ein/Ausgabe- bzw. I/O-Puffereinheiten 2₁₁ bzw. 2₁₂ verbunden. Die I/O-Leitungen an der rechten Seite sind mit einer Datenleitung 3₂ über I/O-Puffereinheiten 2₂₁ bzw. 2₂₂ verbunden. Diese Datenleitungen 3₁ und 3₂ sind über einen Ein/Ausgangskreis 8 mit einem externen Anschluß verbunden.
Eine periphere Schaltung 7 mit einem Adreßpuffer, einem RAS-Steuerkreis, einem CAS-Steuerkreis und dgl. sowie ein durch die periphere Schaltung 7 steuerbarer Zellenblockwählkreis 6 sind zwischen den beiden Spaltendecodierern 5₁ und 5₂ angeordnet. Der Zellenblockwählkreis 6 dient zum Wählen eines Zellenblocks im aktiven Zyklus.
Fig. 2 veranschaulicht ein Zellenarray im einzelnen, nämlich die Anordnung eines Ein-Spalten-Abschnitts eines Unterzellenarrays 10, das durch die vier Zellenblöcke CA₀-CA₃ an der linken Seite gebildet ist. Fig. 3 veranschaulicht die Ausbildung eines Zellen-Blocks CA₀ gemäß Fig. 2 im einzelnen. Bei dieser Ausführungsform weist ein Zellenarray eine "gefaltete" Bitleitungsstruktur auf.
Im folgenden ist der Zellenblock CA₀ näher erläutert. Gemäß Fig. 3 sind zahlreiche Speicherzellen MC₁, MC₂, . . . mit jeweils einer Struktur aus einem Transistor und einem Kondensator jeweils mit zwei Bitleitungen BL₀ und verbunden, an die jeweils Blindzellen DC₁ bzw. DC₂ angeschlossen sind. Wortleitungen WL₁, WL₂, . . . zum selektiven Ansteuern der Speicherzellen MC₁, MC₂, . . . sowie Blindwortleitungen DWL₁ und DWL₂ zum selektiven Ansteuern der Blindzellen DC₁ und DC₂ sind die Bitleitungen BL₀ und überkreuzend angeordnet. Diese Wortleitungen und Blindwortleitungen sind ausgelegt zum gleichzeitigen Ansteuern von Speicherzellen und Blindzellen entsprechend anderen Spalten.
Nachstehend sind die Zellenblöcke CA₀ und CA₁ näher erläutert. Jeder Bitleitungsleseverstärker S/A umfaßt einen PMOS-Leseverstärker PSA aus einem PMOS-Flipflop und einen NMOS-Leseverstärker NSA aus einem NMOS-Flipflop. Von diesen Leseverstärkern ist ein PMOS- Leseverstärker PSA in jedem der Zellenblöcke CA₀ und CA₁ vorgesehen. Der NMOS-Leseverstärker NSA ist außerhalb der Zellenblöcke CA₀ und CA₁ angeordnet, so daß er von den beiden benachbarten Zellenblöcken CA₀ und CA₁ gemeinsam benutzt wird. Durch ein Blockwählsignal steuerbare Blockwählgatter Q5 und Q6 sind jeweils zwischen den internen Bitleitungen BL₀ und im Zellenblock CA₀ bzw. zwischen externen Bitleitungen BL₀₁ und angeordnet, zwischen denen der gemeinsame NMOS-Leseverstärker NSA angeordnet ist. Auf ähnliche Weise sind durch ein Blockwählsignal BSL₀ steuerbare Blockwählgatter Q7 und Q8 jeweils zwischen den Zellenblock CA₁ und die externen Bitleitungen BL₀₁ und geschaltet.
Eine von den beiden Zellenblöcken CA₀ und CA₁ gemeinsam benutzte Bitleitungs-Entzerrer- oder -Ausgleichsschaltung EQ ist zwischen den Bitleitungen BL₀₁ und an der rechten Seite des gemeinsamen NMOS-Leseverstärkers NSA angeordnet; sie umfaßt einen Ausgleichs-MOS-Transistor Q3₁ zum Kurzschließen der Bitleitungen BL₀₁ und als Paar sowie Vorauflade-MOS- Transistoren Q3₂ und Q33, um diese Bitleitungen BL₀₁ und auf ein Voraufladepotential (1/2)Vcc zu setzen. Die Bitleitungen BL₀₁ und , zwischen denen der gemeinsame NMOS-Leseverstärker NSA angeordnet ist, sind jeweils über die Spaltenwählgatter Q1 und Q2 mit Daten- Ein/Ausgabe- bzw. -I/O-Leitungen I/O bzw. verbunden. Die neben diesen Zellenblöcken CA₀ und CA₁ befindlichen Zellenblöcke CA₂ und CA₃ besitzen die oben beschriebene Ausgestaltung.
Die Spaltenwählsignalleitungen CSLi0 zum Übertragen der Spaltenwählsignale vom Spaltendecodierer sind quer über den Bereich der vier Zellenblöcke CA₀-CA₃ angeordnet. Die Spaltenwählsignalleitungen CSLi0 sind mit den Spaltenwählgattern Q1-Q4 der vier Zellenblöcke CA₀-CA₃ verbunden, um diese Spaltenwählgatter gleichzeitig anzusteuern.
Fig. 4 veranschaulicht den detaillierten Aufbau einer mit dem oben beschriebenen Unterzellenarray 10 verbundenen Ein/Ausgabe- bzw. I/O-Puffereinheit, die bezüglich der Zellenblöcke CA₀ und CA₁ einen Ein/Ausgabe- bzw. I/O-Puffer 16₁₁ und eine I/O-Puffer-Steuerschaltung 14₁ aufweist. Der einen Leseverstärker 11₁ aufweisende I/O-Puffer 16₁₁ ist mit zwei I/O-Leitungen I/O₀₁ und verbunden, die für die benachbarten Zellenblöcke CA₀ und CA₁ gemeinsam vorgesehen sind. Dieser I/O-Puffer 16₁₁ enthält einen ersten I/O-Leitungs-Voraufladekreis 13₁ zum Voraufladen der I/O-Leitungen I/O₀₁ und auf das gleiche Potential (1/2)Vcc wie an den Bitleitungen und einen zweiten I/O-Voraufladekreis 12₁ zum Voraufladen der I/O-Leitungen I/O₀₁ und auf das das Potential (1/2)Vcc übersteigende Potential Vcc.
Der erste Voraufladekreis 13₁ enthält einen Ausgleichs- n-Kanal-MOS-Transistor Q15 zum Kurzschließen der I/O- Leitungen I/O₀₁ und sowie Vorauflade-n-Kanal-MOS- Transistoren Q13 und Q14 zum Setzen oder Einstellen der I/O-Leitungen I/O₀₁ und auf (1/2)Vcc. Der zweite Voraufladekreis 12₁ umfaßt einen Ausgleichs-p-Kanal- MOS-Transistor Q18 sowie Vorauflade-p-Kanal-MOS-Transistoren Q16 und Q17.
Die genannte Steuerschaltung 14₁ bewirkt die selektive Ansteuerung des I/O-Puffers 16₁₁ mittels eines Voraufladesteuersignals CEQ und eines Lesesteuersignals QSE.
Ein einen I/O-Leseverstärker 11₂ enthaltender I/O-Puffer 16₁₂ ist mit zwei I/O-Leitungen I/O₂₃ und verbunden, die auf die gleiche Weise, wie oben beschrieben, für zwei andere Zellenblöcke CA₂ und CA₃ gemeinsam vorgesehen sind. Der I/O-Puffer 16₁₂ enthält erste und zweite I/O-Voraufladekreise 13₂ bzw. 12₂, wobei für ihn eine I/O-Puffer-Steuerschaltung 14₂ vorgesehen ist.
Die Zellenblockwählsignale und werden der genannten Steuerschaltung 14₁ als Steuersignale eingegeben. Zellenblockwählsignale und werden der genannten Steuerschaltung 14₂ als Steuersignale eingespeist. Wenn bei dieser Anordnung der Zellenblock CA₀ oder CA₁ gewählt wird, d. h. das Signal und auf den niedrigen Pegel L gesetzt ist, wird ein Steuersignal auf den niedrigen Pegel L gesetzt, und der Ein/Ausgabe- bzw. I/O-Leseverstärker 11₁ im I/O-Puffer 16₁₁ wird aktiviert. Dabei versetzt im I/O-Puffer 16₁₁ das Steuersignal den ersten I/O- Leitungs-Voraufladekreis 13₁ für (1/2)Vcc-Voraufladung in einen inaktiven Zustand, und das Steuersignal versetzt den zweiten I/O-Leitungs-Voraufladekreis 12₁ für VCC-Voraufladung in einen aktiven Zustand. Da zu diesem Zeitpunkt ein Steuersignal eines hohen Pegels H dem I/O-Leseverstärker 11₁ im anderen I/O-Puffer 16₁₂ zugespeist wird, wird der Leseverstärker 11₂ nicht aktiviert. Das Steuersignal versetzt den ersten I/O-Leitungs-Voraufladekreis 13₂ für (1/2)Vcc-Voraufladung in einen aktiven Zustand, während das Steuersignal den zweiten I/O-Leitungs- Voraufladekreis 12₂ für Vcc-Voraufladung in einen inaktiven Zustand versetzt. Wenn der Zellenblock CA₂ und CA₃ gewählt wird, ist die genannte Beziehung umgekehrt. Diese I/O-Puffer sind mit dem Ein/Ausgabekreis 8 über Lese/Einschreib-Datenleitungen 3 verbunden.
Die Arbeitsweise des den oben beschriebenen Aufbau besitzenden DRAMs des Typs mit geteilter Bitleitung und gemeinsamem Y-Decodierer ist nachstehend anhand des Zeitsteuerdiagramms von Fig. 5 beschrieben, wobei der Zellenblock CA₀ unter den acht Zellenblöcken CA₀-CA₇, wie durch den schraffierten Abschnitt von Fig. 1 angedeutet, angewählt ist und die I/O-Datenleitungen I/O₀₁ und aktiviert sind. Fig. 5 veranschaulicht dabei die Betriebswellenformen der jeweiligen Signale bei Berücksichtigung des aus den vier Zellenblöcken CA₀-CA₃ bestehenden Unterzellenarrays 10.
Die Blockwählsignale bis liegen auf dem hohen Pegel H (d. h. Vcc), bevor sie auf aktiven Zyklus gesetzt werden. Demzufolge befinden sich alle Blockwählgatter Q5-Q12 in einem EIN- bzw. Durchschaltzustand. Wenn z. B. eine Zeilenadresse bestimmt wird, wird ein Blockwählsignal auf den Pegel L gesetzt. Als Ergebnis werden die Blockwählgatter Q7 und Q8 in einen AUS- bzw. Sperrzustand gesetzt; der Zellenblock CA₁ unter den beiden Zellenblöcken CA₀ und CA₁, die den NMOS-Leseverstärker NSA gemeinsam benutzen, ist vom NMOS-Leseverstärker NSA getrennt. Gleichzeitig empfängt die Puffer-Steuerschaltung 14₁ des I/O-Pufferteils 2₁₁ das Blockwählsignal des niedrigen Pegels L und das Blockwählsignal des hohen Pegels H. Das I/O-Wählsignal wird durch ein UND-Glied G1 auf den Pegel L gesetzt, so daß der erste Voraufladekreis 13₁ für (1/2)Vcc-Voraufladung im I/O- Puffer 16₁₁ nicht betätigt ist. Weiterhin werden das Voraufladesteuersignal des Pegels L und das I/O-Wählsignal des Pegels L einem ODER-Glied G2 eingespeist, um das Voraufladesteuersignal auf den Pegel L zu setzen. Infolgedessen wird der zweite Voraufladekreis 12₁ für Vcc-Voraufladung aktiviert. Weiterhin wird das Potential des Lesesignals durch das I/O-Wählsignal des Pegels L und das Lesesteuersignal QSE des Pegels L von (1/2)Vcc auf Vcc angehoben. Demzufolge wird das elektrische Bezugspotential des I/O-Leseverstärkers 11₁ auf Vcc erhöht. Mit dieser Operation werden die auf (1/2)Vcc voraufgeladenen I/O-Leitungen I/O₀₁ und auf Vcc voraufgeladen.
Zwischenzeitlich wird eine durch den Zeilendecodierer 4₁ angewählte Wortleitung so aktiviert, daß Daten einer längs der gewählten Wortleitung im Zellenblock CA₀ angeordneten Speicherzelle und einer längs einer gewählten Blindleitung angeordneten Blindzelle zu den Bitleitungen BL₀ und ausgelesen werden. Diese Daten werden über die Blockwählgatter Q5 und Q6 zu den externen Bitleitungen BL₀₁ und übertragen. Der NMOS-Leseverstärker NSA ist aktiviert, und der PMOS-Leseverstärker PSA wird anschließend aktiviert. Danach werden die Bitleitungen BL₀₁ und jeweils auf Vcc bzw. 0 gesetzt. Das durch den Spaltendecodierer 5₁ gewählte Spaltenwählsignal wird auf den Pegel H gesetzt. Demzufolge befinden sich die Spaltenwählgatter Q1 und Q2 in einem Durchschaltzustand. Die Daten auf den Bitleitungen BL₀₁ und werden über diese Spaltenwählgatter Q1 und Q2 zu den I/O-Leitungen I/O₀₁ bzw. ausgelesen. Da das Voraufladesteuersignal gleichzeitig mit dem Setzen des Spaltenwählsignals auf den Pegel H ebenfalls auf den Pegel H gesetzt wird, wird der zweite Voraufladekreis 12₁ in einen inaktiven Zustand versetzt. Anschließend wird das Lesesteuersignal auf den Pegel L gesetzt, so daß der I/O-Leseverstärker 11₁ aktiviert und die I/O-Leitungen I/O₀₁ und auf Vcc bzw. 0 gesetzt werden.
Während dieser Leseoperation werden die Blockwählgatter Q7 und Q8 des anderen Zellenblocks CA₁, der den NMOS-Leseverstärker NSA gemeinsam mit dem gewählten Zellenblock CA₀ benutzt, in einem AUS- bzw. Sperrzustand gehalten. Dies bedeutet, daß der Zellenblock CA₁ vom NMOS-Leseverstärker NSA getrennt ist. Obgleich sich die Blockwählgatter Q9-Q12 der anderen, nichtgewählten Zellenblöcke CA₂ und CA₃ im Durchschaltzustand befinden, sind ihre Voraufladepotentialzustände frei von einem Durchbruch. Genauer gesagt: während der Zellenblock CA₀ gewählt ist, werden die beiden Blockwählsignal und gemäß Fig. 5 auf dem Pegel H gehalten. Demzufolge wird das Steuersignal des ersten Voraufladekreises 13₂ für (1/2)Vcc-Voraufladung durch den I/O-Puffersteuerkreis 14₂ des I/O-Pufferteils 2₁₂ der I/O-Leitungen I/O₂₃ und der nichtgewählten Zellenblöcke CA₂ und CA₃ auf den Pegel H gesetzt. Ebenso wird das Steuersignal des zweiten Voraufladekreises 12₂ für Vcc-Voraufladung auf dem Pegel H gehalten, während ein Aktiviersignal des I/O-Leseverstärkers 11₂ auf (1/2)Vcc gehalten wird. Dies bedeutet, daß die Daten-I/O-Leitungen I/O₂₃ und auf (1/2)Vcc bleiben. Daher werden die Spaltenwählgatter Q3 und Q4 durch das gleiche Spaltenwählsignal in einen Durchschaltzustand gesetzt. Da sich beide Daten-I/O-Leitungen I/O₂₃ und auf einem Voraufladepotential von (1/2)Vcc befinden, ergeben sich keinerlei Probleme auch dann, wenn der NMOS- Leseverstärker der nichtgewählten Zellenblöcke CA₂ und CA₃ mit den Daten-I/O-Leitungen I/O₂₃ und verbunden ist.
Wenn der aktive Zyklus beendet ist und ein Voraufladezyklus vorgegeben wird, werden die im aktiven Zyklus auf Vcc voraufgeladenen I/O-Leitungen wieder auf (1/2)Vcc voraufgeladen.
Bei der beschriebenen Ausführungsform wird die Vorauflademethode in der oben angegeben Weise angewandt, wobei nur die im aktiven Zyklus angewählten I/O-Leitungen auf der Grundlage der (1/2)Vcc-Vorauflademethode auf Vcc voraufgeladen werden. Mit dem DRAM gemäß der ersten Ausführungsform können somit eine Verringerung des Strombedarfs und eine Verkleinerung der Chipfläche durch die (1/2)Vcc-Vorauflademethode und außerdem eine Erhöhung der Betriebsgeschwindigkeit durch die Vcc-Vorauflademethode gewährleistet werden. Das Vcc-Voraufladen einer gewählten I/O-Leitung kann zu dem Zeitpunkt beendet sein, zu dem ein Spaltenwählsignal aktiviert ist. Dies bedeutet, die Arbeitsweise gemäß dieser Ausführungsform behindert in keiner Weise eine Erhöhung der Betriebsgeschwindigkeit und erfordert keinen besonders großen MOS-Transistor für Vcc- Voraufladung. Die gewählte Ein/Ausgabe- bzw. I/O-Leitung wird wiederum auf (1/2)Vcc aufgeladen, wenn der aktive Zyklus abgeschlossen ist und ein Voraufladezyklus vorgegeben wird. Diese Operation erfolgt aber gleichzeitig mit dem Voraufladen anderer Bitleitungen und I/O-Leitungen, so daß dafür keine zusätzliche Zeit nötig ist.
Im folgenden ist anhand von Fig. 6 ein DRAM des Typs mit geteilter Bitleitung und gemeinsamem Y-Decodierer gemäß einer zweiten Ausführungsform der Erfindung beschrieben. Die Gesamtanordnung entspricht dabei derjenigen bei der anhand von Fig. 1 beschriebenen ersten Ausführungsform. Fig. 6 veranschaulicht die Ausgestaltung eines Ein-Spalten-Abschnitts des DRAMs entsprechend der Anordnung nach Fig. 2. Den Teilen von Fig. 2 entsprechende Teile von Fig. 6 sind mit den gleichen Bezugsziffern wie vorher bezeichnet und daher nicht mehr im einzelnen erläutert.
Bei der ersten Ausführungsform sind die über eine Anzahl von Zellenblöcken hinweg angeordneten Signalwählleitungen CSLi0 unmittelbar mit einer Anzahl von Spaltenwählgattern verbunden, um letztere gleichzeitig zu öffnen bzw. zu schließen. Zur Durchführung der Vcc-Voraufladung nur gewählter I/O-Leitungen aus einer Anzahl von Daten-I/O-Leitungen sind Vcc-Vorauflade- und (1/2)Vcc-Voraufladekreise zum selektiven Ansteuern der Daten-I/O-Leitungen vorgesehen. Im Gegensatz dazu enthält die zweite Ausführungsform selektive Ansteuerkreise 21a und 21b zum selektiven Ansteuern von Spaltenwählgattern Q1 und Q2 sowie Q3 und Q4 (vgl. Fig. 6). Der selektive Ansteuerkreis 21a ist zwischen Spaltenwählsignalleitungen CSLi0, die über eine Anzahl von Zellenblöcken angeordnet sind, und den dadurch anzusteuernden Spaltenwählgattern Q1 und Q2 angeordnet, während der selektive Ansteuerkreis 21b zwischen den Spaltenwählsignalleitungen CSLi0 und den Spaltenwählgattern Q3 und Q4 angeordnet ist.
Bei der zweiten Ausführungsform besteht jeder selektive Ansteuerkreis 21a, 21b aus einem NAND-Glied G11 mit zwei Eingängen und einem UND-Glied G12 mit zwei Eingängen. Das NAND-Glied des einen selektiven Ansteuerkreises 21a nimmt zwei Blockwählsignale und ab. Das NAND-Glied des anderen selektiven Ansteuerkreises 21b nimmt zwei restliche Blockwählsignale und ab. Eine Eingangsklemme jedes UND-Glieds G12 ist an eine entsprechende Spaltenwählsignalleitung CSLi0 angeschlossen, während die andere Eingangsklemme mit dem Ausgang eines entsprechenden der NAND-Glieder G11 verbunden ist. Ein Ausgangssignal vom UND-Glied G12 des einen selektiven Ansteuerkreises 21a dient als Steuersignal für die zwischen den Zellenblöcken CA₀ und CA₁ angeordneten Spaltenwählgatter Q1 und Q2. Ein Ausgangssignal vom UND-Glied G12 des anderen selektiven Ansteuerkreises 21b dient als Steuersignal für die Spaltenwählgatter Q3 und Q4.
Zwei Paare von Daten-Ein/Ausgabe- bzw. -I/O-Leitungen I/O₀₁ und sowie I/O₂₃ und , mit denen die Bitleitungen dieses Unterzellenarrays 10 verbunden sind, sind gemäß Fig. 7 an einen I/O-Leitungs-Leseverstärker 22 und einen I/O-Leitungs-Voraufladekreis 23 für Vcc-Voraufladung angeschlossen.
Wenn bei der zweiten Ausführungsform mit dem beschriebenen Aufbau eine der Spaltenwählsignalleitungen CSLi0 im aktiven Zyklus gewählt wird, werden nicht alle Spaltenwählgatter Q1, Q2 und Q3, Q4 gleichzeitig in den EIN- bzw. Durchschaltzustand versetzt. Ein Signal von der Spaltenwählsignalleitung CSLi0 wird entsprechend der Wahl eines Zellenblocks selektiv den Spaltenwählgattern Q1, Q2 oder Q3, Q4 zugespeist.
Die Arbeitsweise des DRAMs gemäß dieser Ausführungsform ist nachstehend anhand von Fig. 8 erläutert. Ähnlich wie bei der vorher beschriebenen Ausführungsform zeigt Fig. 8 Betriebswellenformen der betreffenden Signale, die dann auftreten, wenn Daten aus dem Zellenblock CA₀ ausgelesen werden. Vor dem Einstellen eines aktiven Zyklus befinden sich alle Blockwählsignale - auf dem hohen Pegel H. Daher befinden sich alle Zellenblockwählgatter Q5-Q12 im EIN- oder Durchschaltzustand. Wenn z. B. eine Zeilenadresse bestimmt wird, wird das Blockwählsignal auf den niedrigen Pegel L gesetzt. Als Ergebnis gelangen die Blockwählgatter Q7 und Q8 in einen AUS- bzw. Sperrzustand. Dies bedeutet, daß der Zellenblock CA₁ unter den beiden Zellenblöcken CA₀ und CA₁, die den NMOS-Leseverstärker NSA gemeinsam benutzen, von letzterem getrennt ist.
Eine durch einen Zeilendecodierer angewählte Wortleitung WL wird aktiviert, und Daten einer gewählten Speicherzelle im Zellenblock CA₀ und einer Blindzelle werden zu den Bitleitungen BL₀ und ausgelesen. Diese Daten werden über die Blockwählgatter Q5 und Q6 zu externen Bitleitungen BL₀₁ und übertragen. Der NMOS-Leseverstärker NSA wird aktiviert, worauf auch der PMOS-Leseverstärker PSA aktiviert wird. Als Ergebnis werden die Bitleitungen BL₀₁ und auf Vcc bzw. 0 gesetzt. Anschließend wird das durch einen Spaltendecodierer 5₁ gewählte Spaltenwählsignal auf den Pegel H gesetzt. Da die Blockwählsignale BSL₀ und BSL₁ zu diesem Zeitpunkt auf den Pegel H bzw. den Pegel L gesetzt sind, wird ein Ausgangs-Steuersignal CSLioa vom selektiven Ansteuerkreis 21a auf den Pegel H gesetzt. Mithin gelangen die Spaltenwählgatter Q1 und Q2 in den Durchschaltzustand. Infolgedessen werden Daten auf den Bitleitungen BL₀₁ und über die Spaltenwählgatter Q1 bzw. Q2 zu den I/O-Leitungen I/O₀₁ bzw. ausge­ lesen.
Wie beschrieben, bleiben während dieser Ausleseoperation die Blockwählgatter Q7 und Q8 des Zellenblocks CA₁, der den NMOS-Leseverstärker NSA gemeinsam mit dem Zellenblock CA₀ benutzt, in einem AUS- oder Sperrzustand. Dies bedeutet, daß der Zellenblock CA₁ vom NMOS- Leseverstärker NSA getrennt ist. Andererseits befinden sich die Blockwählgatter Q9-Q12 der anderen, nichtgewählten Zellenblöcke CA₂ und CA₃ im EIN- oder Durchschaltzustand. Die Voraufladepotentiale dieser Abschnitte sind jedoch aus dem im folgenden genannten Grund durchbruchfrei. Während der Zellenblock CA₀ gewählt ist, bleiben die beiden Blockwählsignale und gemäß Fig. 8 auf dem Pegel H. Damit bleibt ein vom selektiven Ansteuerkreis 21b erhaltenes Steuersignal CSLiob auf dem Pegel L, und die Spaltenwählgatter Q3 und Q4 der Zellenblöcke CA₂ und CA₃ bleiben in einem Sperrzustand. Daher sind die auf (1/2)Vcc voraufgeladenen Bitleitungen BL₂₃ und nicht mit den auf Vcc voraufgeladenen Daten-I/O- Leitungen I/O₂₃ und verbunden. Gemäß Fig. 8 werden während dieser Ausleseoperation die Bitleitungen BL₂₃ und auf (1/2)Vcc, die Daten-I/O-Leitungen I/O₂₃ und auf Vcc gehalten.
Bei der zweiten Ausführungsform erfolgen mithin das (1/2)Vcc-Voraufladen und das Vcc-Voraufladen der I/O- Leitungen gleichzeitig.
Fig. 9 zeigt eine dritte Ausführungsform eines erfindungsgemäßen DRAMs, bei welcher die selektiven Ansteuerkreise 21a, 21b abgewandelt sind. Genauer gesagt: ein dem UND-Glied G12 in jedem der selektiven Ansteuerkreise 21a, 21b entsprechender Schaltungsabschnitt ist durch einen Inverter I, ein Transfer- oder Übertragungsgatter und einen n-Kanal-MOS-Transistor Q43 zum Kurzschließen gebildet. Das Übertragungsgatter besteht aus einem n-Kanal-MOS-Transistor Q41 und einem p-Kanal-MOS-Transistor Q42. Die sonstige Anordnung entspricht derjenigen nach Fig. 6.
Die Arbeitsweise der dritten Ausführungsform ist die gleiche wie bei der zweiten Ausführungsform. Ähnlich wie bei letzterer sei angenommen, daß Blockwählsignale - so vorgegeben sind, daß im aktiven Zyklus gilt: = Pegel L und = = = Pegel H. In diesem Fall besitzt das Ausgangssignal eines NAND-Glieds G11 des einen selektiven Ansteuerkreises 21a den Pegel H. Daher befinden sich die beiden MOS-Transistoren Q41 und Q42 in einem Durchschaltzustand, während sich der MOS-Transistor Q43 in einem Sperrzustand befindet. Ein den Pegel H besitzendes Signal von einer Spaltenwählsignalleitung CSLi0 wird über den selektiven Ansteuerkreis 21a zu den Spaltenwählgattern Q1 und Q2 übertragen. Das Ausgangssignal des NAND-Glieds G11 des anderen selektiven Ansteuerkreises 21b ist auf den Pegel L gesetzt. Demzufolge befinden sich die MOS-Transistoren Q41 und Q42 im Sperrzustand und der MOS-Transistor Q43 im Sperrzustand. Dies bedeutet, daß das den hohen Pegel H aufweisende Signal von der Spaltenwählsignalleitung CSLi0 nicht zu den Spaltenwählgattern Q3 und Q4 übertragen wird.
Da - wie oben beschrieben - mit nichtgewählten Zellenblöcken verbundene Spaltenwählgatter nicht leitend gemacht bzw. durchgeschaltet werden, können das (1/2)Vcc- Voraufladen der Bitleitungen und das Vcc-Voraufladen der Daten-I/O-Leitungen gleichzeitig stattfinden.
Bei der dritten Ausführungsform ist die Zahl der für jeden der selektiven Ansteuerkreise 21a, 21b verwendeten Bauelemente kleiner als bei der zweiten Ausführungsform nach Fig. 6. Bei letzterer besteht insbesondere das UND-Glied G12 normalerweise aus sechs Elementen. Dagegen kann bei der dritten Ausführungsform ein dem UND-Glied G12 entsprechender Abschnitt aus fünf Elementen gebildet sein, nämlich den drei MOS-Transistoren Q41-Q43 und den beiden den Inverter I bildenden Transistoren. Da die selektiven Ansteuerkreise 21a, 21b für jede Spaltenwählsignalleitung vorgesehen sein müssen, trägt selbst eine Verkleinerung der Bauelementzahl um ein Element zu einer deutlichen Verkleinerung der Fläche des DRAM-Chips bei.
Wenn weiterhin NAND-Glieder in den selektiven Ansteuerkreisen außerhalb eines Zellenarrays angeordnet werden, kann der DRAM mit hoher Dichte integriert ausgeführt werden. Außerdem ist bei den beschriebenen Ausführungsformen ein Bitleitungs-Voraufladepotential auf (1/2)Vcc gesetzt, während ein Daten-I/O-Leitungs-Voraufladepotential auf die zweifache oder eine höhere Größe, wie Vcc und (1/2)Vcc, bei der ersten Ausführungsform und nur auf Vcc bei zweiter und dritter Ausführungsform gesetzt ist. Es können jedoch auch von diesen Werten oder Größen verschiedene, zweckmäßige Voraufladepotentiale gewählt werden.

Claims (17)

1. Dynamischer Halbleiterspeicher mit wahlfreiem Zugriff (DRAM), bei dem ein Zellenarray (10) in eine Vielzahl von Bereichen mit geteilter Bitleitung unterteilt ist, wobei jeder Bereich aufweist:
  • - eine Anzahl von Speicherzellen (MC₁, MC₂), die in einer Anzahl von Zellenblöcken (CA₀, CA₁, CA₃, CA₄, CA₅, CA₆, CA₇) gruppiert und in einer Matrixform angeordnet sind,
  • - eine Anzahl von in jedem der Zellenblöcke in einer Spaltenrichtung angeordneten Wortleitungen (WL₀, WL₁, WL) zum Ansteuern der Speicherzellen in Spaltenrichtung,
  • - eine Anzahl von die Wortleitungen überkreuzend angeordneten Bitleitungen (BL₀, , BL₀₁, , BL₂₃, ) zum Übertragen von Daten zu/von den gewählten Speicherzellen,
  • - jeweils mit den Bitleitungen verbundene Bitleitungs-Leseverstärker (NSA, PSA),
  • - eine Zellenblockwähleinheit (6) zum Wählen eines der mehreren Zellenblöcke des Zellenarrays im aktiven Zyklus,
  • - eine Anzahl von Daten-I/O-Leitungen (I/O₀₁, , I/O₂₃, ), mit denen die Bitleitungen in dem durch die Zellenblockwähleinheit gewählten Zellenblock über Spaltenwählgatter (Q1, Q2, Q3, Q4) verbunden sind,
  • - Zeilendecodierer (4₁, 4₂) zum selektiven Ansteuern der Wortleitungen,
  • - eine Anzahl von Spaltenwählsignalleitungen (CSL₁₀, CSLio, CSLn0, CSL11, CSLi1, CSLn1), die quer über die Anzahl von Zellenblöcken des Bereiches angeordnet und mit den Spaltenwählgattern der Zellenblöcke verbunden sind,
  • - Spaltendecodierer (5₁, 5₂) zum wahlweisen Übertragen von Spaltenwählsignalen zu den Spaltenwählsignalleitungen und
  • - mit den betreffenden Daten-I/O-Leitungen verbundene Datenpuffereinheiten (2₁₁, 2₁₂, 2₂₁, 2₂₂) zum Lesen von ausgelesenen Daten zu den betreffenden Daten-I/O-Leitungen,
    dadurch gekennzeichnet, daß die Datenpuffereinheiten umfassen:
    • - mit den Daten-I/O-Leitungen verbundene erste Voraufladeeinheiten (13₁, 13₂) zum Voraufladen der Daten-I/O-Leitungen auf ein gleiches erstes Potential wie ein Voraufladepotential der Bitleitungen,
    • - mit den Daten-I/O-Leitungen verbundene zweite Voraufladeeinheiten (12₁, 12₂) zum Voraufladen der Daten-I/O-Leitungen auf ein zweites Potential, das vom Voraufladepotential der Bitleitungen verschieden ist,
    • - selektive Ansteuereinheiten (14₁, 14₂) zum Erzeugen von den ersten und zweiten Voraufladeeinheiten zuzuspeisenden Steuersignalen (, , , ) und zum selektiven Ansteuern der ersten und zweiten Voraufladeeinheiten zum Lesen der ausgelesenen Daten zu den Daten-I/O-Leitungen auf der Grundlage der Steuersignale derart, daß die ersten Voraufladeeinheiten (13₁, 13₂) die mit nichtgewählten Zellenblöcken der Zellenblöcke (CA₀, CA₁, CA₂, CA₃, CA₄, CA₅, CA₆, CA₇) verbundenen Daten-I/O-Leitungen (I/O₀₁, , I/O₂₃, ) im aktiven Zyklus und im Voraufladezyklus auf das erste Potential voraufladen und die mit dem gewählten Zellenblock verbundenen Daten-I/O-Leitungen im Voraufladezyklus auf das erste Potential voraufladen und daß die zweiten Voraufladeeinheiten (12₁, 12₂) die mit dem gewählten Zellenblock (CA₀, CA₁, CA₂, CA₃, CA₄, CA₅, CA₆, CA₇) verbundenen Daten-I/O-Leitungen (I/O₀₁, , I/O₂₃, ) im aktiven Zyklus auf das zweite Potential voraufladen und
    • - I/O-Leitungs-Leseverstärker (11₁, 11₂) zum Lesen der ausgelesenen Daten zu den Daten-I/O-Leitungen.
2. Dynamischer Halbleiterspeicher mit wahlfreiem Zugriff nach Anspruch 1, dadurch gekennzeichnet, daß das erste Potential durch 1/2 Vcc und das zweite Potential durch Vcc gegeben sind.
3. Dynamischer Halbleiterspeicher mit wahlfreiem Zugriff nach Anspruch 2, dadurch gekennzeichnet, daß die ersten Voraufladeeinheiten (13₁, 13₂) zwischen zwei der Daten-I/O-Leitungen (I/O₀₁, , I/O₂₃, ) angeordnet und mit einem (1/2)Vcc-Anschluß verbunden sind.
4. Dynamischer Halbleiterspeicher mit wahlfreiem Zugriff nach Anspruch 1, dadurch gekennzeichnet, daß das zweite Potential höher als das erste Potential ist.
5. Dynamischer Halbleiterspeicher mit wahlfreiem Zugriff nach den Ansprüchen 2 und 4, dadurch gekennzeichnet, daß die zweiten Voraufladeeinheiten (12₁, 12₂) zwischen einem Paar der Daten-I/O-Leitungen (I/O₀₁, I/O₀₁, I/O₂₃, I/O₂₃ angeordnet und mit einem Vcc-Anschluß verbunden sind.
6. Dynamischer Halbleiterspeicher mit wahlfreiem Zugriff nach den Ansprüchen 3 und 5, dadurch gekennzeichnet, daß die ersten Voraufladeeinheiten (13₁, 13₂) und die zweiten Voraufladeeinheiten (12₁, 12₂) jeweils durch NMOS-Transistoren (Q13, Q14, Q15) und PMOS-Transistoren (Q16, Q17, Q18) gebildet sind und in komplementärer Weise betrieben werden.
7. Dynamischer Halbleiterspeicher mit wahlfreiem Zugriff nach Anspruch 1, dadurch gekennzeichnet, daß die selektiven Vorauflade-Ansteuereinheiten (14₁, 14₂) durch Zellenblockwählsignale (, , , ) zum Wählen benachbarter Zellenblöcke (CA₀, CA₁; CA₂, CA₃; CA₄, CA₅; CA₆, CA₇) gesteuert werden und die Steuersignale (, , , ) erzeugen.
8. Dynamischer Halbleiterspeicher mit wahlfreiem Zugriff nach Anspruch 1, dadurch gekennzeichnet, daß die Datenpuffereinheiten (2₁₁, 2₁₂, 2₂₁, 2₂₂) von den benachbarten Zellenblöcken gemeinsam benutzt werden.
9. Dynamischer Halbleiterspeicher mit wahlfreiem Zugriff nach Anspruch 1, dadurch gekennzeichnet, daß mindestens einige (NSA) der Bitleitungs-Leseverstärker und die Daten-I/O-Leitungen von den benachbarten Zellenblöcken (CA₀, CA₁; CA₂, CA₃; CA₄, CA₅; CA₆, CA₇) gemeinsam benutzt werden.
10. Dynamischer Halbleiterspeicher mit wahlfreiem Zugriff nach Anspruch 1, dadurch gekennzeichnet, daß jeder der Bitleitungs-Leseverstärker (NSA, PSA) durch einen in jedem der Zellenblöcke angeordneten PMOS-Leseverstärker (PSA) und einen NMOS-Leseverstärker (NSA) gebildet ist, der außerhalb der Zellenblockwählgatter (Q5, Q6, Q7, Q8, Q9, Q10, Q11, Q12) der Zellenblöcke angeordnet ist und von den zwei benachbarten Zellenblöcken (CA₀, CA₁; CA₂, CA₃; CA₄, CA₅; CA₆, CA₇) gemeinsam benutzt wird.
11. Dynamischer Halbleiterspeicher mit wahlfreiem Zugriff, bei dem ein Zellenarray (10) in eine Vielzahl von Bereichen mit geteilter Bitleitung unterteilt ist, wobei jeder Bereich aufweist:
  • - eine Anzahl von Speicherzellen (MC₁, MC₂), die in einer Anzahl von Zellenblöcken (CA₀, CA₁, CA₃, CA₄, CA₅, CA₆, CA₇) gruppiert und in einer Matrixform angeordnet sind,
  • - eine Anzahl von in jedem der Zellenblöcke in einer Spaltenrichtung angeordneten Wortleitungen (WL₀, WL₁, WL) zum Ansteuern der Speicherzellen in der Spaltenrichtung,
  • - eine Anzahl von die Wortleitungen überkreuzend angeordneten Bitleitungen (BL₀₁, , BL₂₃, ) zum Übertragen von Daten zu/von den gewählten Speicherzellen, wobei die Bitleitungen auf ein erstes Potential voraufgeladen sind,
  • - jeweils mit den Bitleitungen verbundene Bitleitungs-Leseverstärker (NSA, PSA),
  • - eine Zellenblockwähleinheit (6) zum Wählen eines der mehreren Zellenblöcke des Bereiches im aktiven Zyklus,
  • - eine Anzahl von Daten-I/O-Leitungen (I/O₀₁, , I/O₂₃, ), an welche die Bitleitungen in dem durch die Zellenblockwähleinheit gewählten Zellenblock über Spaltenwählgatter (Q1, Q2, Q3, Q4) angeschlossen sind, wobei die Daten-I/O-Leitungen ein vom ersten Potential verschiedenes zweites Potential als ein Voraufladepotential haben,
  • - Zeilendecodierer (4₁, 4₂) zum selektiven Ansteuern der Wortleitungen,
  • - eine Anzahl von Spaltenwählsignalleitungen (CSL₁₀, CSLi0, CSLn0, CSL₁₁, CSLi1, CSLn1), die quer über die Anzahl von Zellenblöcken des Bereiches angeordnet und mit den Spaltenwählgattern der Zellenblöcke gekoppelt sind,
  • - Spaltendecodierer (5₁, 5₂) zum Erzeugen von Spaltenwählsignalen für die Spaltenwählsignalleitungen und
  • - zwischen den Spaltenwählsignalleitungen (CSL₁₀, CSLi0, CSLn0, CSL₁₁, CSLi1, CSLn1, CSLi) und den Spaltenwählgattern (Q1-Q4) angeordnete Wählgatter-Steuereinheiten (21a, 21b) zum Empfangen des zugeordneten Spaltenwählsignals und zum Tasten des Spaltenwählgatters des gewählten Zellenblocks im aktiven Zyklus aufgrund des zugeordneten Spaltenwählsignals, um so die Daten-I/O-Leitungen des gewählten Zellenblocks auf das zweite Potential voraufzuladen.
12. Dynamischer Halbleiterspeicher mit wahlfreiem Zugriff nach Anspruch 11, dadurch gekennzeichnet, daß die Wählgatter-Steuereinheiten (21a, 21b) durch zwei Steuersignale (, ; , ) von der Zellenblockwähleinheit (6) zum Wählen der benachbarten Zellenblöcke (CA₀; CA₁; CA₂, CA₃; CA₄, CA₅; CA₆, CA₇) gesteuert werden.
13. Dynamischer Halbleiterspeicher mit wahlfreiem Zugriff nach Anspruch 12, dadurch gekennzeichnet, daß die Wählgatter-Steuereinheiten (21a, 21b) durch ein NAND-Glied (G11) zum Abnehmen der jeweiligen Zellenblockwählsignale für benachbarte Zellenblöcke (CA₀, CA₁; CA₂, CA₃; CA₄, CA₅; CA₆, CA₇) und ein UND-Glied (G12) zum Abnehmen eines Ausgangssignals vom NAND-Glied und der Spaltenwählsignale gebildet sind.
14. Dynamischer Halbleiterspeicher mit wahlfreiem Zugriff nach Anspruch 13, dadurch gekennzeichnet, daß das UND-Glied (G12) durch einen Inverter (I), ein Übertragungsgatter aus einem n-Kanal-MOS-Transistor (Q41) und einem p-Kanal-MOS-Transistor (Q42) sowie einen n-Kanal-MOS-Transistor (Q43) zum Kurzschließen gebildet ist.
15. Dynamischer Halbleiterspeicher mit wahlfreiem Zugriff nach Anspruch 11, dadurch gekennzeichnet, daß mindestens einige (NSA) der Bitleitungs-Leseverstärker (NSA, PSA) und die Daten-I/O-Leitungen durch die benachbarten Zellenblöcke (CA₀, CA₁; CA₂, CA₃; CA₄, CA₅; CA₆, CA₇) gemeinsam benutzt werden.
16. Dynamischer Halbleiterspeicher mit wahlfreiem Zugriff nach Anspruch 11, dadurch gekennzeichnet, daß jeder der Bitleitungs-Leseverstärker (NSA, PSA) durch einen in jedem der Zellenblöcke (CA₀, CA₁, CA₂, CA₃, CA₄, CA₅, CA₆, CA₇) angeordneten PMOS-Leseverstärker (PSA) und einen NMOS-Leseverstärker (NSA) gebildet ist, der außerhalb der Zellenblock-Wählgatter (Q5, Q6, Q7, Q8, Q9, Q10, Q11, Q12) der Zellenblöcke angeordnet ist und von benachbarten Zellenblöcken (CA₀, CA₁; CA₂, CA₃; CA₄, CA₅; CA₆, CA₇) gemeinsam benutzt wird.
17. Dynamischer Halbleiterspeicher mit wahlfreiem Zugriff nach Anspruch 11, dadurch gekennzeichnet, daß das zweite Potential höher als das erste Potential ist.
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