KR0127263B1 - 반도체 집적회로 - Google Patents
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Abstract
본 발명은 DQ,/DQ간에 진폭제한회로(101)를 설치하고, 이 회로(101)는 NOMS로 이루어지며 DQ에 소스, /DQ에 드레인이 접속되고, 차동증폭회로(309)의 동작기간에는 DQ,/DQ간의 전위차가 Vth가 되면 도통되도록 VG를 설정한다. VG는 회로(309)가 동작기간(전기간도 가능)에서 Vcc+Vth 이하로 된다. 감지동작에 지장이 없는 범위에서 VG가 Vcc+Vth에 가까운 만큼 DQ,/DQ간 전위차가 보다 작아지는 범위로 Tr이 도통되어 해당 진폭이 작아지게 된다.
DQ,/DQ의 진폭제한에 의해 이퀄라이즈시간을 단축할 수 있고, DRAM 억세스의 고속화와 감지마진의 향상에 기여할 수 있다. 특히, NMOS의 채용에 의하면 VG 제어용의 회로가 바이어스 만으로 충분하도록 되어 간단하게 된다.
Description
제1도는 본 발명의 1실시예에 따른 DRAM 독출회로의 구성을 나타내는 회로도.
제2도는 제1도에 나타낸 회로의 동작파형을 나타낸 타임챠트.
제3도는 종래의 DRAM 독출회로의 구성을 나타낸 회로도.
제4도는 제3도에 나타낸 회로의 동작파형을 나타낸 타임챠트.
*도면의 주요부분에 대한 부호의 설명
101 : 진폭제한회로Tr : NMOS 트랜지스터
301 : DRAM셀302 : 비트선 차동증폭회로
303 : 비트선 스위치회로304, 308 : 이퀄라이즈(Equalize)회로
305, 306 : 기록동작 제어회로307 : 데이터선 스위치회로
309 : 데이터선 차동증폭회로310, 311 : 데이터 전송회로
312 : 독출데이터 출력회로BL,/BL : 비트선
DQ,/DQ, D,/D, R,/R : 데이터선
[산업상의 이용분야]
본 발명은 DRAM셀의 데이터 독출회로를 이루는 반도체 집적회로에 관계한 것이다.
[종래의 기술 및 그 문제점]
집적도의 향상은 각종 LSI에 있어서 가장 중요과제의 하나이고, 이는 DRAM과 관련해서도 예외는 아니다.
제3도는 DRAM의 비트선 데이터를 칩 외부로 독출하는 회로, 제4도는 이 독출동작파형을 나타낸 것이다. 또한, 이하에 있어서는 부정논리에 대한 표기로서 슬랜트「/」를 사용하는 바, 예컨대 신호 A의 부정논리라면 /A로 하는 것이다.
제3도에 있어서, 먼저 상기 독출회로는 복수 메모리셀(301)중 어드레스가 지정된 것의 데이터를 대응하는 비트선쌍(BL1,/BL1 ; BL2,/BL2, …)을 통해서 그 행어드레스에 대응하는 전체 비트선을 통해서 공통의 데이터선(DQ,/DQ)에 전송하고, 다음에 상기 데이터선(DQ,/DQ)으로부터 데이터선(D,/D), 또 데이터선(R,/R)에 전송하며, 최종적으로 출력회로(312)로부터 독출데이터(Dout)로서 출력된다.
각 행어드레스의 워드선(WL)에는 각 열어드레스에 대응하는 메모리셀(301)이 접속되고, 그 각 비트선쌍에는 각각 차동증폭회로(302)의 입력단이 접속되어 있다.
상기 차동증폭회로(302)는 제어신호(SAP,/SAN)에 의해 동작 비동작상태가 제어되고, 각 신호(SAP,/SAN)은 각각 H, L의 경우에 동작되어, 대응하는 비트선간의 미소전위차를 증폭함으로써 그 출력단이 각 대응하는 스위치회로(303)를 통해 쌍을 이루는 데이터선(DQ,/DQ)에 접속되어 있다. 상기 스위치회로(303)는 각각 독립적으로 입력되는 제어신호(CLS1, CLS2, …)에 의해 도통·비도통이 제어되고, 이 제어신호(CSL)가 H의 경우 도통상태로 되어 비트선쌍을 데이터선(DQ,/DQ)과 전기적으로 도통시킨다. 이에 의해, 비트선쌍의 데이터가 데이터선(DQ,/DQ)에 전송된다. 도면중 참조부호 304는 데이터선(DQ,/DQ)의 이퀄라이즈회로로서, 이 이퀄라이즈회로(304)는 제어신호(/E)에 의해 도통·비도통이 제어되고, 제어신호(/E)가 L의 경우 데이터선(DQ,/DQ)을 프리차지하여 하이임피던스 상태로 한다.
이것이 완료된 후, 스위치회로(303)가 활성화 됨으로써, 비트선쌍의 레벨에 따라 그 프리차지 상태가 유지되든가 디스차지되어 비트선쌍의 데이터가 데이터선(DQ,/DQ)에 전송되는 것으로 된다.
데이터선(DQ,/DQ)의 데이터는 스위치회로(307)를 통해 데이터선(D,/D)으로 전송되고, 상기 스위치회로(307)는 제어신호(S)에 의해 도통·비도통이 제어된다. 도면중 참조부호 308은 데이터선(D,/D)의 이퀄라이즈회로로서, 상기 제어신호(/E)에 의해 이 트랜지스터의 도통·비도통이 제어되는데 제어신호(/E)가 L의 경우 도통상태로 되어 데이터선(D,/D)을 프리차지한다. 상기 스위치회로(307)의 도통에 의해 데이터선(DQ,/DQ)의 데이터가 데이터선(D,/D)에 전송되는 원리는 상기 스위치회로(303)를 통한 전송원리와 동일하다. 데이터선(D,/D)에는 차동증폭회로(309)가 접속되어 있고, 상기 차동증폭회로(309)는 제어신호(/E,QSE)에 의해 그 동작·비동작상태가 제어되도록 되어 있으며 상기 차동증폭회로(309)는 제어신호(/E)가 H, 제어신호(QSE)가 H의 경우 동작상태로 되어 데이터선(D,/D)의 전위차를 증폭한다.
데이터선(D,/D)의 데이터는 각 선에 대응해서 설치된 전위전송회로(310, 311)를 통해 데이터선(R,/R)에 전송된다. 상기 전위전송회로(310, 311)는 제어신호(QSE)에 의해 그 동작·비동작상태가 제어되는 것으로, 제어신호(/E)는 H의 경우 각 데이터선(D,/D)의 전위를 각 데이터선(R,/R)에 전송한다. 그리고, 출력회로(312)는 이들의 데이터선(R,/R)의 전위에 기인하는 데이터를 독출데이터(Dout)로서 칩밖으로 출력하는 것처럼 되어 있다.
또한, 도면중 참조부호 305, 306은 기록제어회로로서, 기록이네이블신호(WE,/WE)에 의해 온/오프가 제어되는 인버터에 의해 형성되고, 상기 인버터를 통해 기록데이터(WD,/WD)가 데이터선(DQ,/DQ)에 입력되며, 선택된 셀(301)에 이 데이터가 기록된다.
다음에, 제4도를 참조하면서 동작에 대해서 설명한다. 또한, 상기 도면에 있어서는, 영역(I)에 있어서, 비트선(BL1,/BL1)의 데이터를 독출한 후, 영역(Ⅱ)에 있어서 어드레스가 바뀌어 비트선(BL2,/BL2)의 데이터를 독출하는 경우에 대해서 예시하고 있다.
먼저, 워드선(WL)이 상승하여 각 메모리셀(301)의 데이터가 비트선(BL1,/BL1 ; BL2,/BL2)에 전송되어 BL1-/BL1간 및 BL2-/BL2간에 미소전위치가 생긴 후, 신호(/SAN)를 비트선 전위로부터 접지전위로 끌어내리고, 신호(SAP)를 비트선 전위로부터 소정의 고전위까지 끌어올려 차동증폭회로(302)를 활성화시켜 비트선의 전위차를 증폭한다(제4도의 기간 a).
다음에, 데이터선(DQ,/DQ, D,/D, R,/R)를 전원전위로 유지하는 이퀄라이즈회로(304, 305)를 제어하는 신호(/E)를 상승시켜 데이터선(DQ,/DQ, D,/D, R,/R)을 하이임피던스 상태로 한 후, 비트선(BL1,/BL1)과 데이터선(DQ,/DQ)을 접속하는 스위치(303) 및 데이터선(DQ,/DQ)과 데이터선(D,/D)을 접속하는 스위치(307)의 제어신호(CSL1, S)를 각각 상승 하강시켜, 스위치(303, 307)를 도통상태로 해서 비트선의 전하가 데이터선(DQ,/DQ), 그리고 데이터선(D,/D)에 전송 후, 신호(S)를 상승시켜 스위치회로(307)를 비도통상태로 하고, 이와 거의 동시에 신호(QSE)를 상승시켜 데이터선(D,/D)의 자동증폭회로(309)를 동작시켜 데이터선(D,/D)의 미소전위차를 증폭한다(제4도의 기간 b, c, d). 증폭된 데이터선(D,/D)의 데이터는 상기한 바와 같이 전송회로(310, 311)에 입력되고 상기 출력이 데이터선(R,/R) 및 출력회로(312)를 매개로 칩의 출력데이터(Dout)로 되어 외부로 송출되는 것으로 된다.
다음에, 칩에 입력되는 어드레스가 바뀌어, 도시되지 않은 칩내 제어회로가 어드레스의 변화를 받아들이면, 비트선(BL1,/BL1)과 데이터선(DQ,/DQ)을 접속하는 신호(CSL1)가 하강되어 스위치(303)를 비도통상태로 한다. 이와 거의 동시에, 제어신호(/E, S)가 하강되어 데이터선(DQ,/DQ, D,/D, R,/R)을 H로 끌어올리고, 곧 각 데이터선이 동전위로 끌어올려져 제어신호(/E)가 H로 바뀌어 충전회로(304, 308, 310, 311)가 오프된다. 이와 거의 동시에, 제어신호(CSL2)가 상승하여 스위치(303)가 도통상태로 되어 비트선(BL2,/BL2)의 데이터가 데이터선(DQ,/DQ)에 전송된다. 상기 데이터선(DQ,/DQ)의 전위차는 스위치(307)를 매개로 데이터선(D,/D)에 전송되고, 데이터선(D,/D)간에 미소전위차가 미친 시점에서 제이선호(S, QSE)가 상승하여 차동증폭회로(309)를 동작시켜 데이터선(D,/D)의 전위차를 증폭한다.
상기 전위는 전위전송회로(310, 311)를 매개로 데이터선(R,/R)에 전송되고, 더욱 이 출력회로(312)에 전송되어 칩의 출력(Dout)이 나온다.
그러나, 이상 설명한 바와 같은 DRAM 회로에 있어서는, 집적도의 향상이 억세스 동작의 저하를 초래한다는 문제가 있다.
그 원인은 데이터선(DQ,/DQ)에 있어서 이퀄라이즈시간의 확보에 관련되고 있다.
즉, 먼저 관련되는 데이터선(DQ,/DQ)은 통상 데이터선(D,/D)보다도 부하용량이 큰데, 그 상태를 제4도로부터 보고 해석할 수 있다. 그리고, 집적도가 높아져 메모리용량이 커지게 되면, 그만큼 데이터선(DQ,/DQ)에는 다수의 비트선이 접속되는 것으로 된다. 그러면, 그만큼 부하용량이 커지게 된다. 즉, 데이터선(DQ,/DQ)은 시정수가 커지는 것으로 된다. 이 때문에 데이터선(DQ,/DQ)을 충분히 이퀄라이즈하고, 안정된 독출을 도모하는 데에는 그를 위한 시간(E ; 이퀄라이즈 제어신호를 L로 하는 기간)을 그만큼 길게 취하지 않으면 안되어 집적도의 향상이 동작속도의 저하로 연결되는 것이다.
디바이스동작의 고속화도 고집적화와 더불어 가장 중요과제로 되고 있고, 메모리주변의 LSI 소자의 동작속도는 상승의 경향을 나타내고 있다. 따라서, 상기 동향에 수반해 DRAM의 억세스동작에 대해서는 고속화요구가 더욱 더 높아지고 있는 상태이다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, DRAM에 있어서 이퀄라이즈시간의 단축이 실현된 반도체 집적회로를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명은, 복수의 DRAM셀로 이루어진 셀매트릭스와, 이 셀매트릭스의 행어드레스 마다 설치된 워드선, 셀매트릭스의 열어드레스 마다 설치된 비트선쌍, 이 비트선쌍을 구성하는 제1, 2비트선간의 전위차를 증폭하는 비트선 차동증폭회로, 상기 비트선쌍 복수조의 전하전송을 받는 데이터선쌍, 이 비트선쌍 복수조의 각 조마다 설치되면서 상기 비트선쌍 각 조로부터 상기 데이터선쌍으로의 전하전송로를 개폐하기 위한 스위치회로, 상기 데이터선쌍을 구성하는 제1, 제2데이터선간의 전위차를 증폭하는 데이터선 차동증폭회로 및 상기 데이터선쌍을 구성하는 제1, 제2데이터선중 한쪽에 소스가 접속되면서 다른쪽에 드레인이 접속되고, 데이터선 차동증폭회로의 동작기간에 있어서 제1, 제2데이터선간의 전위차가 규제치가 되면 도통상태로 되도록 게이트전위가 설정된 트랜지스터에 의해 형성되며, 해당 트랜지스터의 도통에 의해 제1, 제2데이터선간의 진폭을 규제치 이하로 제한하도록 기능하는 진폭제한회로를 갖추고 있는 것을 특징으로 하고 있다.
상기 진폭제한회로를 구성하는 트랜지스터는 NMOS, PMOS를 따지지 않는다.
여기서, 게이트전위에 대해 구체적으로 말하면, NMOS의 경우 적어도 데이터선 차동증폭회로의 동작기간(따라서, 전기간에서도 가능)에서, Vcc+Vth(=트랜지스터의 역치) 이하인 것이 필요하다. 즉, 게이트전위가 Vcc+Vth보다 크게되면 제1, 제2데이터선간의 전위차가 생기지 않는 범위내에서 트랜지스터가 도통상태로 되어, 감지불능으로 되기 때문이다. 이 감지동작에 지장을 초래하지 않는 범위내이라면, 상기 게이트전위는 Vcc+Vth에 가까운 정도로서 제1, 제2데이터선간의 전위차가 작은 범위에서 트랜지스터가 도통상태로 되기 때문에 진폭 규제치가 작은 값으로 된다.
또한, 감지동작을 담당하는 차동증폭의 원리로부터 데이터선쌍의 절대전위는 종단 데이터선으로의 데이터전송회로가 오동작하지 않는 정도(Vcc/2정도) 이상으로 올라간다면 데이터의 독출은 문제되지 않는다.
다음에, PMOS의 경우에는 데이터선 차동증폭회로의 동작기간에 한해, 그 게이트 VGND(접지전위)+Vcc-Vth 이하에서 그외의 기간은 이것보다 큰 레벨로 설정될 필요가 있다.
(작용)
상기와 같이 구성된 본 발명은, 제1, 제2데이터선간의 진폭이 제한되기 때문에 이 이퀄라이즈는 그만큼 단시간에 완료시킬 수 있는 것으로 되어 DRAM의 억세스동작의 고속화에 기여할 수 있게 된다.
더욱이, 이퀄라이즈를 단시간에 완료할 수 있게 됨으로써, 그 시간을 길게 취하면 보다 충분한 이퀄라이즈가 가능하게 되기 때문에 감지마진의 향상에도 기여할 수 있게 된다.
또한, 특히, 이 진폭제한회로를 형성하는 트랜지스터로서 NMOS를 채용함으로써 게이트전위는 전기간을 통해 레벨을 일정치로 유지해 놓는 것 만으로도 진폭제한효과를 얻을 수 있어서, 게이트전위 제어용의 특별한 신호생성회로를 필요로 하지 않아 바이어스회로만으로 충분히 회로구성의 복잡화를 제어할 수 있게 된다.
(실시예)
이하, 예시도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.
제1도는 본 발명의 1실시예에 따른 DRAM 독출회로의 구성을 나타낸 것이고, 제2도는 그 독출동작 파형을 나타내고 있다.
상기 도면에 있어서, 참조부호 101로 나타낸 것이 본 발명에 따른 진폭제한회로로서, 여기서는 NMOS 트랜지스터(Tr)를 그 구성소자로서 갖추고 있다. 상기 트랜지스터(Tr)의 드레인은 데이터선(DQ)에 접속되고, 동 소스는 데이터선(/DQ)에 접속되며, 동 게이트에는 제어신호(ø1)가 입력되도록 되어 있다. 차동증폭회로(309)가 동작되는 기간에 있어서, 상기 제어신호(ø1)를 H로 해놓으면 데이터선(/DQ)의 전위, 즉 트랜지스터(Tr)의 소스전위가 트랜지스터(Tr)의 게이트전위 보다도 그 Vth분 만큼 저하된 경우, 상기 트랜지스터(Tr)가 도통상태로 되어 데이터선(DQ,/DQ)의 전위차가 그 이상 크게 되지 않는다. 즉, 트랜지스터(Tr)가 도통상태로 되면, 데이터선(DQ)으로부터 데이터선(/DQ)으로 전류가 흐르고, 스위치(303)를 매개로 비트선(BL1)에 연결되는 차동증폭회로(302)로부터 비트선(BL1,/BL1)의 전위의 인상 및 인하에 의해 밸런스시키는 능력과, 스위치(303)의 트랜지스터의 능동부하로서의 능력에 의해 데이터선(DQ,/DQ)은 서로 중간전위로 크램프되도록 되어 거의 같은 전위로 유지된다. 따라서, 상기 동작상태에서의 데이터선(DQ,/DQ)에 생기는 최대의 전위차는 제4도에 나타낸 종래예의 전위차와 달리 트랜지스터(Tr)의 임계치(Vth)와 거의 같은 정도까지로 제한된다.
여기서는, 제2도(3)에 나타낸 바와 같이, 상기 제어신호(ø1)는 기간(a)에 있어서 비트선 전위의 증폭이 거의 완료하는 시기에 상승되고, 이후에 대해서는 도시되어 있지 않지만, 독출동작중은 H로 유지되어 있다. 이것이 이퀄라이즈시간의 단축에 기여하는 것으로 된다.
즉, 영역(I)에 있어서는 제3도에 나타낸 회로와 마찬가지로, 먼저 워드선(WL)이 상승하고, 각 메모리셀(301)의 데이터가 비트선(BL1,/BL1 ; BL2,/BL2)에 전송되어, BL1-/BL1간 및 BL2-BL2간에 미소전위차가 걸린 후, 신호(/SAN)를 비트선 전위로부터 접지전위로 끌어내려 신호(SAP)를 비트선 전위로부터 소정의 고전위까지 인상하여, 차동증폭회로(302)를 활성화시켜 비트선의 전위차를 증폭한다(제1도의 기간 a). 상기 기간(a)에 있어서 비트선(BL)의 전위차가 포화상태가 되기 조금전에 제어신호(ø1)가 상승된다.
다음에, 데이터선(DQ,/DQ, D,/D, R,/R)을 전원전위로 유지하는 이퀄라이즈회로(304, 305)를 제어하는 신호(/E)를 상승시키고, 데이터선(DQ,/DQ, D,/D, R,R)을 하이임피던스 상태로 한 후(제1도의 기간 b), 비트선(BL1,/BL1)과 데이터선(DQ,/DQ)을 접속하는 스위치(303) 및 데이터선(DQ,/DQ)과 데이터선(D,/D)을 접속하는 스위치(307)의 제어신호(CSL1, S)를 각각 상승·하강시켜, 스위치(303, 307)를 도통상태로 해서 비트선의 전하가 데이터선(DQ,/DQ), 그리고 데이터선(D,/D)에 전성된 후 신호(S)를 상승시켜 스위치회로(307)를 비도통상태로 하고, 이와 거의 동시에 신호(QSE)를 상승시켜 데이터선(D,/D)의 차동증폭회로(309)를 동작시켜(제1도의 기간 c) 데이터선(D,/D)의 미소전위차를 증폭한다(제1도의 기간 d). 상기 기간(d)의 도중에 있어서 제어신호(ø1)과 데이터선(/DQ)과의 전위차가 Vth로 될때까지 데이터선(/DQ)의 전위가 내려가면, 트랜지스터(Tr)가 도통상태로 되어 상기 전위차 제한기능이 효과가 나타나 데이터선(DQ,/DQ)의 전위차는 차츰 작아지게 되어간다. 그리고, 데이터선(D,/D)의 데이서는 데이터선(DQ,/DQ)의 전위차가 Vth로 되기 전에 차동증폭회로(309)에 의해 감지되어 상기한 바와 같이 전송회로(310, 311)에 입력되고, 그 출력이 데이터선(R,/R) 및 출력회로(312)를 매개로 칩의 출력데이터(Dout)로 되어 외부로 송출된다.
다음에 제1도에 있어서 영역(Ⅱ)에 상당하는 어드레스천이시의 회로동작을 설명한다.
도시되지 않은 제어회로가 어드레스의 천이를 받아들여 제어신호(CSL1,/E)가 떨어지면, 데이터선(DQ,/DQ, D,/D, R,/R)의 충전이 개시되지만, 데이터선(DQ,/DQ)의 전위차가 트랜지스터(Tr)에 의해 종래보다도 작아지게 되어있기 때문에 종래 가장 시간을 필요로 했던 데이터선(DQ,/DQ)의 이퀄라이즈시간이 큰 폭으로 단축되고, 종래 t1을 필요로 했던 시간을 t2로까지 단축할 수 있게 되었다. 상기 시간차(t1-t2)가 독출시간의 단축분으로 된다.
반대로, 시간을 t2까지 단축하지 않은 경우에는 t2로부터의 증기기간 분만큼 데이터선(DQ,/DQ)의 이퀄라이즈를 충분히 수행할 수 있기 때문에 감지마진의 향상을 도모할 수 있다.
제어신호(CSL2)가 승상되어 데이터선(DQ,/DQ ; D,/D) 각각에 전위차가 생겨 차동증폭회로(309)가 동작되고, 데이터선(R,/R)을 매개로 출력데이터(Dout)를 출력시킬 때까지의 동작은 종래와 동일하다.
또한, 제어신호(ø1)의 전위는 데이터선(DQ,/DQ)의 H측의 레벨 +Vth 이하의 레벨이면 되고, 이 범위내에서 ø1의 전위가 높은 만큼 데이터선(DQ,/DQ)의 전위차를 작게할 수 있다.
다음에, 트랜지스터(Tr)는 NMOS에 한정되는 것은 아니고, PMOS로도 상관없다. 다만, 이 경우, 제어신호에 주의를 요한다.
NMOS에 대한 제어신호(ø1)는 적어도 차동증폭회로(309)가 동작되고 있는 동작만큼 H에 유지시키면 좋은 것으로 생각되고, 제어신호(S, QSE) 등으로 대용할 수도 있다. 또한, 전기간 H의 상태를 유지하도록 게이트를 바이어스해 두어도 좋다.
트랜지스터(Tr)가 PMOS가 되면, 먼저 게이트 제어신호가 반전되는 것으로 되지만, 레벨의 기간적인 제어가 불가결하게 되어 전기간 L로 할 수 없다.
트랜지스터(Tr)가 PMOS인 경우, 데이터선(DQ)에 소스, 데이터선(/DQ)에 드레인이 접속된다. 그리고, 해당 PMOS 트랜지스터는 상기 게이트와 소스 드레인과의 전위차가 Vth로 되는 도통상태로 되어 데이터선(DQ,/DQ)의 전위차 제한기능을 효과있게 한다.
여기서 PMOS 트랜지스터(Tr)의 게이트를 전기간 L로 바이어스 해두는 것을 생각하면, 그 게이트와 소스 드레인과의 전위차가 Vth가 된다고 하는 조건이 차동증폭회로(309)가 동작되지 않는 기간중에 성립하게 되어 차동증폭이 성립되지 않는다. 따라서, 트랜지스터(Tr)로서 PMOS를 사용하는 경우에는 상기 차동증폭회로가 동작되지 않는 기간중에 한해서는 상기 게이트신호를 H로 바꿀 필요가 있다.
따라서, 상기 실시예와 같이 트랜지스터(Tr)로서 NMOS를 사용함으로써, 상기 제어신호(ø1)를 만들기 위한 회로를 생략할 수 있는 잇점이 있다.
또한, 제1도에 있어서 데이터선(DQ,/DQ)으로 가상선(일점쇄선)에 의해 접속되어 나타낸 바와 같이 보조 이퀄라이즈회로(102)를 설치한 제2도의 일점쇄선으로 나타낸 바와 같이 CSL1, 2…를 펄스형상으로 상승시키는 구성으로서도 된다. 상기 회로(102)는 PMOS 트랜지스터에 의해 형성되어 있기 때문에 P채널 이퀄라이즈로도 불린다. 그리고, 트랜지스터의 게이트에는 제어신호(ø2)가 입력되고 상기 제어신호(ø2)는 데이터선(D,/D)의 감지동작 종료후에 L로 하강되어 트랜지스터가 도통상태로 된다. 이것에 의해 데이터선(DQ,/DQ)은 제2도(3)에 있어서 가상선으로 나타낸 바와 같이 충전되어 제어신호(/E)의 하강에 의해 이퀄라이즈회로(304)에 인계된 형으로 Vcc까지 충전되는 것으로 된다. 또한, 비트선동작도 CSL이 빠르게 하강하는 것에 의해 DQ선으로의 전류유출이 없어지기 때문에 CSL 하강후는 일점쇄선과 같이 빠르게 소정의 전위에 도달하는 것에 의해, 보다 짧은 시간으로 데이터선(DQ,/DQ)의 이퀄라이즈를 종료시킬 수 있다.
더욱이, 제1도에 나타낸 차동증폭회로(309)는 데이터선(DQ,/DQ)에 연결되는 데이터선(D,/D)을 풀진폭시키기 위해 양자를 스위치회로(307)에서 분리할 필요가 있지만, 데이터선(DQ,/DQ)을 트랜지스터의 게이트에서만 받는 전류미러 회로등의 능동부하를 갖춘 차동증폭회로를 사용하고, 이 능동소자 부하를 통해서 데이터 전송회로(310, 311)에 데이터선(DQ,/DQ)의 출력을 입력하여 데이터선(R,/R)에 전송하는 경우에는 상기 차동증폭회로 자체가 스위치회로의 역할도 완수하도록 동작하기 때문에 스위치회로(307)는 필요없게 된다.
한편, 본원 청구범위의 각 구성요건에 병기한 도면 참조부호는, 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
이상 설명한 바와 같은 본 발명에 의하면, 제1, 제2데이터선간의 진폭이 제한되기 때문에, 그 이퀄라이즈는 그만큼 짧은 시간에 완료시킬 수 있게 되어 DRAM의 억세스동작의 고속화에 기여할 수 있다는 효과가 있다.
더욱이, 이퀄라이즈를 단시간에 완료시킬 수 있음으로써 그 시간을 길게 취하면 보다 충분한 이퀄라이즈가 가능하기 때문에, 감지마진의 향상에도 기여할 수 있다.
또한, 특히 이 진폭제한회로를 형성하는 트랜지스터로서 NMOS를 채용함으로써 게이트전위는 전기간을 통해서 레벨을 일정치로 유지해 놓은 만큼으로도 진폭제한효과를 얻을 수 있기 때문에, 게이트전위 제어용의 특별한 신호생성회로를 필요로 하지 않아 바이어스회로만으로 족하여 회로 구성의 복잡화를 억제할 수 있다.
Claims (2)
- 복수의 DRAM셀(301)로 이루어진 셀매트릭스와, 각 셀매트릭스의 행어드레스 마다 설치된 워드선(WL), 상기 셀매트릭스의 열어드레스마다 설치된 비트선쌍(BL1,/BL1), 각 비트선쌍을 구성하는 제1, 제2비트선간의 전위차를 증폭하는 비트선 차동증폭회로(302), 상기 비트선쌍 복수조의 전하전송을 받는 데이터선쌍(DQ,/DQ), 상기 비트선쌍 복수조의 각 조마다 설치되면서, 각 비트선쌍 각조로부터 상기 데이터선쌍으로의 전하전송로를 개폐하기 위한 스위치회로(303), 상기 데이터선쌍을 구성하는 제1, 제2데이터선간의 전위차를 증폭하는 데이터선 차동증폭회로(309) 및 상기 데이터선쌍을 구성하는 제1, 제2데이터선중 한쪽에 소스가 접속되면서 다른쪽에 드레인이 접속되고, 상기 데이터선 차동증폭회로의 동작기간에 있어서 상기 제1, 제2데이터선간의 전위차가 규제치가 되면 도통상태로 되도록 게이트전위가 설정된 트랜지스터(Tr)에 의해 형성되며, 해당 트랜지스터의 도통에 의해 상기 제1, 제2데이터선간의 진폭을 상기 규제치 이하로 제한하도록 기능하는 진폭제한회로(101)를 구비하여 구성된 것을 특징으로 하는 반도체 집적회로.
- 제1항에 있어서, 상기 진폭제한회로를 구성하는 트랜지스터로 NMOS 트랜지스터를 구비하고 있는 것을 특징으로 하는 반도체 집적회로.
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