JP3101297B2 - 半導体メモリ装置 - Google Patents
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- transistors
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はビット線上の微小信号を増幅して出力する
センスアンプを有するダイナミック型半導体メモリ装置
に関する。
センスアンプを有するダイナミック型半導体メモリ装置
に関する。
（従来の技術） 従来のダイナミック型半導体メモリ装置（以下、DRAM
と称する）におけるセンスアンプ部分の構成を第15図
に、その動作波形を第16図のタイミングチャートにそれ
ぞれ示す。
と称する）におけるセンスアンプ部分の構成を第15図
に、その動作波形を第16図のタイミングチャートにそれ
ぞれ示す。
すなわち、ワード線WLの信号が立ち上ると、メモリセ
ルMC内のMOSトランジスタ１がオンし、キャパシタ２に
記憶されているデータに応じた信号がビット線BLに読み
出され、一対のビット線BL、▲▼間に微小電位差が
発生する。この後、２個のＮチャネルMOSトンランジス
タ３、４からなるＮチャネル側センスアンプを活性化す
るためのセンスアンプ制御線▲▼の信号が0.5・V
ccからVssに落ちると、低電位側のビット線（第16図で
は▲▼）の電位が0.5・VccからVssに順次低下して
いく。これより遅れて、２個のＰチャネルMOSトランジ
スタ５、６からなるＰチャネル側センスアンプを活性化
するためのセンスアンプ制御線SAPの信号が0.5・Vccか
らVccに上昇すると、高電位側のビット線（第16図ではB
L）の電位が0.5・VccからVccに順次上昇していく。そし
て、ビット線BL、▲▼間の電位差が十分に大きくな
った時期にカラム選択線CSLの信号を立ち上げ、一対の
カラム選択用のＮチャネルMOSトランジスタ７、８をオ
ンさせることにより、予めVccにプリチャージされてい
たデータ入出力線対DQ、▲▼にビット線の信号が現
れる。
ルMC内のMOSトランジスタ１がオンし、キャパシタ２に
記憶されているデータに応じた信号がビット線BLに読み
出され、一対のビット線BL、▲▼間に微小電位差が
発生する。この後、２個のＮチャネルMOSトンランジス
タ３、４からなるＮチャネル側センスアンプを活性化す
るためのセンスアンプ制御線▲▼の信号が0.5・V
ccからVssに落ちると、低電位側のビット線（第16図で
は▲▼）の電位が0.5・VccからVssに順次低下して
いく。これより遅れて、２個のＰチャネルMOSトランジ
スタ５、６からなるＰチャネル側センスアンプを活性化
するためのセンスアンプ制御線SAPの信号が0.5・Vccか
らVccに上昇すると、高電位側のビット線（第16図ではB
L）の電位が0.5・VccからVccに順次上昇していく。そし
て、ビット線BL、▲▼間の電位差が十分に大きくな
った時期にカラム選択線CSLの信号を立ち上げ、一対の
カラム選択用のＮチャネルMOSトランジスタ７、８をオ
ンさせることにより、予めVccにプリチャージされてい
たデータ入出力線対DQ、▲▼にビット線の信号が現
れる。
（発明が解決しようとする課題） ところで、上記従来のDRAMでは、データ入出力線対に
ビット線対の信号を高速に伝えることができないという
欠点がある。何故ならば、センスアンプを活性化させ
て、ビット線対の電位差を十分に大きく増幅させた後で
ないと、カラム選択線CSLを立ち上げることができない
からである。もし、ビット線対の電位差が小さい時期に
カラム選択線CSLを立ち上げると、データ入出力線対に
プリチャージされていた電荷の流入により、ビット線対
の電位が浮き上がり、ビット線対間にわずかなアンバラ
ンスがあるとデータが破壊されてしまう危険があるから
である。しかも、DRAMにおけるメモリセルの集積度が上
ってくると、ビット線対の電位差の増幅に要する時間は
増々大きくなる傾向にあり、アクセスタイムの中でこの
センスアンプ部分における遅延時間が占める割合は非常
に大きいもので、今後、この時間は更に大きくなると考
えられる。
ビット線対の信号を高速に伝えることができないという
欠点がある。何故ならば、センスアンプを活性化させ
て、ビット線対の電位差を十分に大きく増幅させた後で
ないと、カラム選択線CSLを立ち上げることができない
からである。もし、ビット線対の電位差が小さい時期に
カラム選択線CSLを立ち上げると、データ入出力線対に
プリチャージされていた電荷の流入により、ビット線対
の電位が浮き上がり、ビット線対間にわずかなアンバラ
ンスがあるとデータが破壊されてしまう危険があるから
である。しかも、DRAMにおけるメモリセルの集積度が上
ってくると、ビット線対の電位差の増幅に要する時間は
増々大きくなる傾向にあり、アクセスタイムの中でこの
センスアンプ部分における遅延時間が占める割合は非常
に大きいもので、今後、この時間は更に大きくなると考
えられる。
この発明は上記のような事情を考慮してなされたもの
であり、その目的は、ビット線からデータ入出力線に至
るデータ読み出し経路における信号伝播遅延を少なく
し、もって高速動作を可能にするダイナミック型半導体
メモリ装置を提供することにある。
であり、その目的は、ビット線からデータ入出力線に至
るデータ読み出し経路における信号伝播遅延を少なく
し、もって高速動作を可能にするダイナミック型半導体
メモリ装置を提供することにある。
［発明の構成］ （課題を解決するための手段） この発明のダイナミック型半導体メモリ装置は、１個
のMOSトランジスタ及び１個のキャパシタからなる複数
のメモリセルを有するダイナミック型半導体メモリ装置
において、上記メモリセルにデータを供給する複数のビ
ット線対と、上記複数の各ビット線対に対して１個の割
合で配置されたビット線信号増幅用の第１のセンス増幅
器と、上記ビット線対からデータを取り出すデータ入出
力線対と、上記データ入出力線対の一方のデータ入出力
線と第１のノードとの間及び上記データ入出力線対の他
方のデータ入出力線と第２のノードとの間にそれぞれ挿
入され、カラム選択線がゲートに接続された一対のカラ
ム選択用トランジスタと、上記複数の各ビット線対に対
して１個の割合で配置され、上記第１のノードと第１の
電源電圧のノードとの間に挿入されゲートが上記ビット
線対の一方のビット線に接続されたドライバ用の第１の
トランジスタと、上記第１のノードと第２の電源電圧の
ノードとの間に挿入されゲートが上記ビット線対の一方
のビット線に接続された負荷用の第２のトランジスタ
と、上記第２のノードと第１の電源電圧のノードとの間
に挿入されゲートが上記ビット線対の他方のビット線に
接続されたドライバ用の第３のトランジスタと、上記第
２のノードと第２の電源電圧のノードとの間に挿入され
ゲートが上記ビット線対の他方のビット線に接続された
負荷用の第４のトランジスタとからなり、データの読み
出し時に上記データ入出力線対の信号を増幅するデータ
入出力線信号増幅用の第２のセンス増幅器と、上記デー
タ入出力線対と上記ビット線対との間に挿入され、デー
タの書き込み時に導通する一対の書き込み用トランジス
タとを具備したことを特徴とする。
のMOSトランジスタ及び１個のキャパシタからなる複数
のメモリセルを有するダイナミック型半導体メモリ装置
において、上記メモリセルにデータを供給する複数のビ
ット線対と、上記複数の各ビット線対に対して１個の割
合で配置されたビット線信号増幅用の第１のセンス増幅
器と、上記ビット線対からデータを取り出すデータ入出
力線対と、上記データ入出力線対の一方のデータ入出力
線と第１のノードとの間及び上記データ入出力線対の他
方のデータ入出力線と第２のノードとの間にそれぞれ挿
入され、カラム選択線がゲートに接続された一対のカラ
ム選択用トランジスタと、上記複数の各ビット線対に対
して１個の割合で配置され、上記第１のノードと第１の
電源電圧のノードとの間に挿入されゲートが上記ビット
線対の一方のビット線に接続されたドライバ用の第１の
トランジスタと、上記第１のノードと第２の電源電圧の
ノードとの間に挿入されゲートが上記ビット線対の一方
のビット線に接続された負荷用の第２のトランジスタ
と、上記第２のノードと第１の電源電圧のノードとの間
に挿入されゲートが上記ビット線対の他方のビット線に
接続されたドライバ用の第３のトランジスタと、上記第
２のノードと第２の電源電圧のノードとの間に挿入され
ゲートが上記ビット線対の他方のビット線に接続された
負荷用の第４のトランジスタとからなり、データの読み
出し時に上記データ入出力線対の信号を増幅するデータ
入出力線信号増幅用の第２のセンス増幅器と、上記デー
タ入出力線対と上記ビット線対との間に挿入され、デー
タの書き込み時に導通する一対の書き込み用トランジス
タとを具備したことを特徴とする。
この発明のダイナミック型半導体メモリ装置は、１個
のMOSトランジスタ及び１個のキャパシタからなる複数
のメモリセルを有するダイナミック型半導体メモリ装置
において、上記メモリセルにデータを供給する複数のビ
ット線対と、上記複数の各ビット線対に対して１個の割
合で配置されたビット線信号増幅用の第１のセンス増幅
器と、上記ビット線対からデータを取り出すデータ入出
力線対と、上記データ入出力線対の一方のデータ入出力
線と第１のノードとの間及び上記データ入出力線対の他
方のデータ入出力線と第２のノードとの間にそれぞれ挿
入され、カラム選択線がゲートに接続された一対のカラ
ム選択用トランジスタと、上記複数の各ビット線対に対
して１個の割合で配置され、上記第１のノードと第１の
電源電圧のノードとの間に挿入されゲートが上記ビット
線対の一方のビット線に接続されたドライバ用の第１の
トランジスタと、上記第１のノードと第２の電源電圧の
ノードとの間に挿入されゲートが上記第２のノードに接
続された負荷用の第２のトランジスタと、上記第２のノ
ードと第１の電源電圧のノードとの間に挿入されゲート
が上記ビット線対の他方のビット線に接続されたドライ
バ用の第３のトランジスタと、上記第２のノードと第２
の電源電圧のノードとの間に挿入されゲートが上記第２
のノードに接続された負荷用の第４のトランジスタとか
らなり、データの読み出し時に上記データ入出力線対の
信号を増幅するデータ入出力線信号増幅用の第２のセン
ス増幅器と、上記第１、第２のノードと上記ビット線対
との間に挿入され、データの書き込み時に導通する一対
の書き込み用トランジスタとを具備したことを特徴とす
る （作 用） ビット線信号増幅用の第１のセンス増幅器とは別に、
データの読み出し時に一対のデータ入出力線の信号を増
幅するデータ入出力線信号増幅用の第２のセンス増幅器
を設け、この第２のセンス増幅器を構成する２個のドラ
イバ用のMOSトランジスタのゲートに一対のビット線を
接続することにより、第１のセンス増幅器におけるビッ
ト線信号の増幅作用には何等影響を与えることなく、一
対のデータ入出力線の信号を増幅することができる。従
って、上記第２のセンス増幅器を設けることによって、
ビット線信号の増幅とデータ入出力線信号の増幅とをほ
ぼ同時に開始することができる。
のMOSトランジスタ及び１個のキャパシタからなる複数
のメモリセルを有するダイナミック型半導体メモリ装置
において、上記メモリセルにデータを供給する複数のビ
ット線対と、上記複数の各ビット線対に対して１個の割
合で配置されたビット線信号増幅用の第１のセンス増幅
器と、上記ビット線対からデータを取り出すデータ入出
力線対と、上記データ入出力線対の一方のデータ入出力
線と第１のノードとの間及び上記データ入出力線対の他
方のデータ入出力線と第２のノードとの間にそれぞれ挿
入され、カラム選択線がゲートに接続された一対のカラ
ム選択用トランジスタと、上記複数の各ビット線対に対
して１個の割合で配置され、上記第１のノードと第１の
電源電圧のノードとの間に挿入されゲートが上記ビット
線対の一方のビット線に接続されたドライバ用の第１の
トランジスタと、上記第１のノードと第２の電源電圧の
ノードとの間に挿入されゲートが上記第２のノードに接
続された負荷用の第２のトランジスタと、上記第２のノ
ードと第１の電源電圧のノードとの間に挿入されゲート
が上記ビット線対の他方のビット線に接続されたドライ
バ用の第３のトランジスタと、上記第２のノードと第２
の電源電圧のノードとの間に挿入されゲートが上記第２
のノードに接続された負荷用の第４のトランジスタとか
らなり、データの読み出し時に上記データ入出力線対の
信号を増幅するデータ入出力線信号増幅用の第２のセン
ス増幅器と、上記第１、第２のノードと上記ビット線対
との間に挿入され、データの書き込み時に導通する一対
の書き込み用トランジスタとを具備したことを特徴とす
る （作 用） ビット線信号増幅用の第１のセンス増幅器とは別に、
データの読み出し時に一対のデータ入出力線の信号を増
幅するデータ入出力線信号増幅用の第２のセンス増幅器
を設け、この第２のセンス増幅器を構成する２個のドラ
イバ用のMOSトランジスタのゲートに一対のビット線を
接続することにより、第１のセンス増幅器におけるビッ
ト線信号の増幅作用には何等影響を与えることなく、一
対のデータ入出力線の信号を増幅することができる。従
って、上記第２のセンス増幅器を設けることによって、
ビット線信号の増幅とデータ入出力線信号の増幅とをほ
ぼ同時に開始することができる。
（実施例） 以下、図面を参照してこの発明を実施例により説明す
る。
る。
第１図はこの発明の途中で考えられたDRAMの構成を示
す回路図である。ワード線WLには複数個のメモリセルMC
（１個のみ図示）が接続されている。これら各メモリセ
ルMCは、図示するように選択用のMOSトランジスタ１と
データ記憶用のキャパシタ２とから構成されている。そ
して、上記選択用のMOSトランジスタ１のゲートは上記
ワード線WLに接続され、キャパシタ２の所定電位VPLが
印加されている電極とは反対側の電極に接続されたトラ
ンジスタ１のソースもしくはドレインは対応するビット
線BLもしくは▲▼（図ではBL側）に接続されてい
る。
す回路図である。ワード線WLには複数個のメモリセルMC
（１個のみ図示）が接続されている。これら各メモリセ
ルMCは、図示するように選択用のMOSトランジスタ１と
データ記憶用のキャパシタ２とから構成されている。そ
して、上記選択用のMOSトランジスタ１のゲートは上記
ワード線WLに接続され、キャパシタ２の所定電位VPLが
印加されている電極とは反対側の電極に接続されたトラ
ンジスタ１のソースもしくはドレインは対応するビット
線BLもしくは▲▼（図ではBL側）に接続されてい
る。
一対のビット線BL、▲▼間には、２個のＮチャネ
ルMOSトランジスタ３、４からなるＮチャネル側センス
アンプ９及び２個のＰチャネルMOSトランジスタ５、６
からなるＰチャネル側センスアンプ10が接続されてい
る。上記Ｎチャネル側センスアンプ９のトランジスタ３
のドレイン、ゲートは上記ビット線BL、▲▼にそれ
ぞれ接続され、トランジスタ４のドレイン、ゲートは上
記ビット線▲▼、BLにそれぞれ接続され、さらに両
トランジスタ３、４のソースは共通接続されている。す
なわち、上記両トランジスタ３、４はフロップフロップ
接続されており、トランジスタ３、４の共通ソースはこ
のセンスアンプ９を活性化するためのセンスアンプ制御
線▲▼に接続されている。また、上記Ｐチャネル
側センスアンプ10のトランジスタ５のドレイン、ゲート
は上記ビット線BL、▲▼にそれぞれ接続され、トラ
ンジスタ６のドレイン、ゲートは上記ビット線▲
▼、BLにそれぞれ接続され、さらに両トランジスタ５、
６のソースは共通接続されている。すなわち、上記両ト
ランジスタ５、６もフロップフロップ接続されており、
トランジスタ５、６の共通ソースはこのセンスアンプ10
を活性化するためのセンスアンプ制御線SAPに接続され
ている。そして、上記Ｎチャネル側センスアンプ９及び
Ｐチャネル側センスアンプ10により、ビット線対間の電
位差を増幅するビット線センスアンプが構成されてい
る。
ルMOSトランジスタ３、４からなるＮチャネル側センス
アンプ９及び２個のＰチャネルMOSトランジスタ５、６
からなるＰチャネル側センスアンプ10が接続されてい
る。上記Ｎチャネル側センスアンプ９のトランジスタ３
のドレイン、ゲートは上記ビット線BL、▲▼にそれ
ぞれ接続され、トランジスタ４のドレイン、ゲートは上
記ビット線▲▼、BLにそれぞれ接続され、さらに両
トランジスタ３、４のソースは共通接続されている。す
なわち、上記両トランジスタ３、４はフロップフロップ
接続されており、トランジスタ３、４の共通ソースはこ
のセンスアンプ９を活性化するためのセンスアンプ制御
線▲▼に接続されている。また、上記Ｐチャネル
側センスアンプ10のトランジスタ５のドレイン、ゲート
は上記ビット線BL、▲▼にそれぞれ接続され、トラ
ンジスタ６のドレイン、ゲートは上記ビット線▲
▼、BLにそれぞれ接続され、さらに両トランジスタ５、
６のソースは共通接続されている。すなわち、上記両ト
ランジスタ５、６もフロップフロップ接続されており、
トランジスタ５、６の共通ソースはこのセンスアンプ10
を活性化するためのセンスアンプ制御線SAPに接続され
ている。そして、上記Ｎチャネル側センスアンプ９及び
Ｐチャネル側センスアンプ10により、ビット線対間の電
位差を増幅するビット線センスアンプが構成されてい
る。
また、一対の一方のデータ入出力線DQと接地電位Vss
との間にはカラム選択用のＮチャネルMOSトランジスタ
７及びデータ入出力線信号増幅用のＮチャネルMOSトラ
ンジスタ11が直列接続されており、他方のデータ入出力
線▲▼と接地電位Vssとの間にもカラム選択用のＮ
チャネルMOSトランジスタ８及びデータ入出力線信号増
幅用のＮチャネルMOSトランジスタ12が直列接続されて
いる。上記両カラム選択用のトランジスタ７、８のゲー
トは同一のカラム選択線CSLに接続され、データ入出力
線信号増幅用の一方のトランジスタ11のゲートは上記ビ
ット線Ｂに接続され、他方のトランジスタ12のゲート
は上記ビット線BLに接続されている。すなわち、上記両
トランジスタ11、12により上記ビット線BL、▲▼の
信号に応じてデータ入出力線対の電位差を増幅するデー
タ入出力線センスアンプが構成されており、両トランジ
スタ11、12はドライバ用トランジスタになっている。
との間にはカラム選択用のＮチャネルMOSトランジスタ
７及びデータ入出力線信号増幅用のＮチャネルMOSトラ
ンジスタ11が直列接続されており、他方のデータ入出力
線▲▼と接地電位Vssとの間にもカラム選択用のＮ
チャネルMOSトランジスタ８及びデータ入出力線信号増
幅用のＮチャネルMOSトランジスタ12が直列接続されて
いる。上記両カラム選択用のトランジスタ７、８のゲー
トは同一のカラム選択線CSLに接続され、データ入出力
線信号増幅用の一方のトランジスタ11のゲートは上記ビ
ット線Ｂに接続され、他方のトランジスタ12のゲート
は上記ビット線BLに接続されている。すなわち、上記両
トランジスタ11、12により上記ビット線BL、▲▼の
信号に応じてデータ入出力線対の電位差を増幅するデー
タ入出力線センスアンプが構成されており、両トランジ
スタ11、12はドライバ用トランジスタになっている。
また、上記トランジスタ７と11の共通接続ノードＡと
上記ビット線BLとの間にはデータ書き込み用のＮチャネ
ルMOSトンランジスタ13が接続されており、上記トラン
ジスタ８と12の共通接続ノードＢと上記ビット線▲
▼との間にはデータ書き込み用のＮチャネルMOSトラン
ジスタ14が接続されている。そして、上記両データ書き
込み用のトンランジスタ13、14のゲートはデータ書き込
み制御線WRTに接続され、この信号線WRTの信号で同時に
オン、オフ制御されるようになっている。
上記ビット線BLとの間にはデータ書き込み用のＮチャネ
ルMOSトンランジスタ13が接続されており、上記トラン
ジスタ８と12の共通接続ノードＢと上記ビット線▲
▼との間にはデータ書き込み用のＮチャネルMOSトラン
ジスタ14が接続されている。そして、上記両データ書き
込み用のトンランジスタ13、14のゲートはデータ書き込
み制御線WRTに接続され、この信号線WRTの信号で同時に
オン、オフ制御されるようになっている。
次に上記構成でなるDRAMの動作を第２図及び第３図の
タイミングチャートにより説明する。第２図のタイミン
グチャートはデータ読み出し時の場合のものであり、ま
ず、ワード線WLの信号が立ち上る。このとき、ほぼ同時
にカラム選択線CSLの信号も立ち上る。ワード線WLの信
号が立ち上ると、メモリセルMC内のMOSトランジスタ１
がオンし、キャパシタ２に記憶されているデータに応じ
た信号がビット線BL側に読み出される。この場合、ビッ
ト線BL、▲▼の電位は、図示しない手段により予め
電源電位Vccの1/2である0.5・Vccの電位にプリチャージ
されているので、トランジスタ11、12は共にオンする。
従って、カラム選択線CSLの信号によりトランジスタ
７、８がオンすると、一方のデータ入出力線DQの電荷ト
ランジスタ７、11を直列に介して、他方のデータ入出力
線▲▼の電荷はトランジスタ８、12を直列に介して
それぞれ引き抜かれる。すなわち、ビット線対に比べて
寄生容量の大きいデータ入出力線対の電位は共に低下し
ていく。
タイミングチャートにより説明する。第２図のタイミン
グチャートはデータ読み出し時の場合のものであり、ま
ず、ワード線WLの信号が立ち上る。このとき、ほぼ同時
にカラム選択線CSLの信号も立ち上る。ワード線WLの信
号が立ち上ると、メモリセルMC内のMOSトランジスタ１
がオンし、キャパシタ２に記憶されているデータに応じ
た信号がビット線BL側に読み出される。この場合、ビッ
ト線BL、▲▼の電位は、図示しない手段により予め
電源電位Vccの1/2である0.5・Vccの電位にプリチャージ
されているので、トランジスタ11、12は共にオンする。
従って、カラム選択線CSLの信号によりトランジスタ
７、８がオンすると、一方のデータ入出力線DQの電荷ト
ランジスタ７、11を直列に介して、他方のデータ入出力
線▲▼の電荷はトランジスタ８、12を直列に介して
それぞれ引き抜かれる。すなわち、ビット線対に比べて
寄生容量の大きいデータ入出力線対の電位は共に低下し
ていく。
次にワード線WLの信号が完全に“H"レベル（通常は電
源電位Vccをブートストラップさせたレベルであり、例
えば1.5・Vcc）にまで達すると、Ｎチャネル側センスア
ンプ９を活性化するためのセンスアンプ制御線▲
▼の信号が0.5・Vccから接地電位Vssに引き落とされ
る。これにより、ビット線対のうち電位が低い方（この
場合は▲▼）が順次Vss側に引き落とされていく。
このときのビット線▲▼の電位の低下速度が遅い理
由は、一本のワード線に接続されたメモリセルの数が非
常に多く、例えば4MビットDRAMでは1024個もあり、従っ
て活性化するＮチャネル側センスアンプもこれと同数だ
けあり、大量の電荷を共通の信号線▲▼を通して
引き抜かなければならないからであり、この信号線▲
▼に存在する配線抵抗の影響により電荷の引き抜き
速度が遅くなるからである。この傾向は、16MビットDRA
M、64MビットDRAMとメモリセルの集積度が上がるにつれ
て、より強くなることが予想される。
源電位Vccをブートストラップさせたレベルであり、例
えば1.5・Vcc）にまで達すると、Ｎチャネル側センスア
ンプ９を活性化するためのセンスアンプ制御線▲
▼の信号が0.5・Vccから接地電位Vssに引き落とされ
る。これにより、ビット線対のうち電位が低い方（この
場合は▲▼）が順次Vss側に引き落とされていく。
このときのビット線▲▼の電位の低下速度が遅い理
由は、一本のワード線に接続されたメモリセルの数が非
常に多く、例えば4MビットDRAMでは1024個もあり、従っ
て活性化するＮチャネル側センスアンプもこれと同数だ
けあり、大量の電荷を共通の信号線▲▼を通して
引き抜かなければならないからであり、この信号線▲
▼に存在する配線抵抗の影響により電荷の引き抜き
速度が遅くなるからである。この傾向は、16MビットDRA
M、64MビットDRAMとメモリセルの集積度が上がるにつれ
て、より強くなることが予想される。
センスアンプ制御線▲▼の信号が低下してから
後、しばらくしてからＰチャネル側センスアンプ10を活
性化するためのセンスアンプ制御線SAPの信号が0.5・Vc
cからVccに上昇する。これにより、今度は電位が高い方
（この場合はBL）が順次Vccに上昇していく。このとき
の電位上昇速度も上記と同じ理由で、非常にゆっくりし
ている。そして、ビット線対間に電位差が生じてくる
と、両ビット線の信号がゲートに供給されているトラン
ジスタ11、12のコンダクタンスに差がついてくる。今の
場合、高電位側のビット線BLの信号がゲートに供給され
ているトランジスタ12の方が、低電位側のビット線▲
▼の信号がゲートに供給されているトランジスタ11よ
りもコンダクタンスが高い。従って、データ入出力線対
DQ、▲▼の電荷引き抜きの速度にも差が生じて来
て、データ入出力線▲▼の方がDQよりも早く電位が
低下していく。データ入出力線▲▼の電位がさらに
低下し、ＮチャネルMOSトランジスタ11の閾値電圧VTHよ
りも下がると、このトランジスタ11がカットオフし、デ
ータ入出力線▲▼の電位の低下が止まる。このよう
にして、ビット線対に読み出されたデータがデータ入出
力線対に伝達される。
後、しばらくしてからＰチャネル側センスアンプ10を活
性化するためのセンスアンプ制御線SAPの信号が0.5・Vc
cからVccに上昇する。これにより、今度は電位が高い方
（この場合はBL）が順次Vccに上昇していく。このとき
の電位上昇速度も上記と同じ理由で、非常にゆっくりし
ている。そして、ビット線対間に電位差が生じてくる
と、両ビット線の信号がゲートに供給されているトラン
ジスタ11、12のコンダクタンスに差がついてくる。今の
場合、高電位側のビット線BLの信号がゲートに供給され
ているトランジスタ12の方が、低電位側のビット線▲
▼の信号がゲートに供給されているトランジスタ11よ
りもコンダクタンスが高い。従って、データ入出力線対
DQ、▲▼の電荷引き抜きの速度にも差が生じて来
て、データ入出力線▲▼の方がDQよりも早く電位が
低下していく。データ入出力線▲▼の電位がさらに
低下し、ＮチャネルMOSトランジスタ11の閾値電圧VTHよ
りも下がると、このトランジスタ11がカットオフし、デ
ータ入出力線▲▼の電位の低下が止まる。このよう
にして、ビット線対に読み出されたデータがデータ入出
力線対に伝達される。
上記のようにデータ読み出し時には、カラム選択線CS
Lを、Ｎチャネル側センスアンプ９及びＰチャネル側セ
ンスアンプ10を活性化するための信号▲▼、SAP
それぞよりも早く活性化することができるため、ビット
線対における信号の増幅とデータ入出力線対における信
号の増幅とをほぼ同時期に開始することができ、ビット
線対からデータ入出力線対に至るデータ読み出し経路に
おける信号伝播遅延が少なくなるため、高速なデータ読
み出しが実現できる。
Lを、Ｎチャネル側センスアンプ９及びＰチャネル側セ
ンスアンプ10を活性化するための信号▲▼、SAP
それぞよりも早く活性化することができるため、ビット
線対における信号の増幅とデータ入出力線対における信
号の増幅とをほぼ同時期に開始することができ、ビット
線対からデータ入出力線対に至るデータ読み出し経路に
おける信号伝播遅延が少なくなるため、高速なデータ読
み出しが実現できる。
第３図のタイミングチャートは、データ書き込み時の
ものであり、まず、ワード線WLの信号が立ち上り、始め
は第２図と同じデータ読み出し動作が行われる。この読
み出し動作が終了した時点でデータ書き込み制御線WRT
の信号がパルス的に立ち上がると同時に、図示しない書
き込み回路により、データ入出力線対DQ、▲▼の電
位が設定される。図では読み出しデータとは逆レベルの
データの書き込みが行われる場合を示しており、データ
入出力線対DQ、▲▼の電位が逆転する。このとき、
信号線WRTの信号が“H"レベルなので、データ書き込み
用のトランジスタ13、14が共にオンする。これにより、
トランジスタ７及び11を通じ、今まで“H"レベルであっ
たビット線BLの信号電位が“L"レベルに低下し、トラン
ジスタ８及び12を通じ、今まで“L"レベルであったビッ
ト線▲▼の信号電位が“H"レベルに上昇する。そし
て、Ｎチャネル側センスアンプ９及びＰチャネル側セン
スアンプ10は共に、書き込まれた新たなデータをラッチ
する。また、このとき、トランジスタ11がオンし、逆に
トランジスタ12は、オフするので、データの書き込み動
作が終了し、書き込み回路によるデータ入出力線対DQ、
▲▼の駆動がなくなっても、データ入出力線DQは
“L"レベル側に引き落とされ、データ入出力線▲▼
は“H"レベルに保たれる。これによりデータ書き込み動
作が完了する。
ものであり、まず、ワード線WLの信号が立ち上り、始め
は第２図と同じデータ読み出し動作が行われる。この読
み出し動作が終了した時点でデータ書き込み制御線WRT
の信号がパルス的に立ち上がると同時に、図示しない書
き込み回路により、データ入出力線対DQ、▲▼の電
位が設定される。図では読み出しデータとは逆レベルの
データの書き込みが行われる場合を示しており、データ
入出力線対DQ、▲▼の電位が逆転する。このとき、
信号線WRTの信号が“H"レベルなので、データ書き込み
用のトランジスタ13、14が共にオンする。これにより、
トランジスタ７及び11を通じ、今まで“H"レベルであっ
たビット線BLの信号電位が“L"レベルに低下し、トラン
ジスタ８及び12を通じ、今まで“L"レベルであったビッ
ト線▲▼の信号電位が“H"レベルに上昇する。そし
て、Ｎチャネル側センスアンプ９及びＰチャネル側セン
スアンプ10は共に、書き込まれた新たなデータをラッチ
する。また、このとき、トランジスタ11がオンし、逆に
トランジスタ12は、オフするので、データの書き込み動
作が終了し、書き込み回路によるデータ入出力線対DQ、
▲▼の駆動がなくなっても、データ入出力線DQは
“L"レベル側に引き落とされ、データ入出力線▲▼
は“H"レベルに保たれる。これによりデータ書き込み動
作が完了する。
なお、第３図のタイミングチャートに示されるデータ
書き込み動作では、データ書き込みはデータの読み出し
動作が完了してから行われているが、書き込みの時期を
早め、データの読み出し動作が未完の状態で書き込みを
開始するようにしてもよい。すなわち、書き込み動作の
開始時期がビット線センスアンプの活性化時期よりも後
であればよい。また、上記実施例では、データ入出力線
はVccにプリチャージされている状態からデータの読み
出しが行われる場合について説明したが、これはこの電
位に限られるものではなく、例えば0.5・Vccにプリチャ
ージすることも可能である。
書き込み動作では、データ書き込みはデータの読み出し
動作が完了してから行われているが、書き込みの時期を
早め、データの読み出し動作が未完の状態で書き込みを
開始するようにしてもよい。すなわち、書き込み動作の
開始時期がビット線センスアンプの活性化時期よりも後
であればよい。また、上記実施例では、データ入出力線
はVccにプリチャージされている状態からデータの読み
出しが行われる場合について説明したが、これはこの電
位に限られるものではなく、例えば0.5・Vccにプリチャ
ージすることも可能である。
第４図はこの発明の途中で考えられたDRAMの構成を示
す回路図である。前記第１図のDRAMでは、カラム選択用
のMOSトランジスタ７、８、データ入出力線信号増幅用
のMOSトランジスタ11、12及びデータ書き込み用のMOSト
ランジスタ13、14がそれぞれＮチャネルであり、データ
入出力線信号増幅用のMOSトランジスタ11、12の一端が
接地電位Vssに接続されている場合について説明した
が、この第４図のDRAMではこれらMOSトランジスタの代
わりに全てＰチャネルのものを使用するようにしたもの
である。
す回路図である。前記第１図のDRAMでは、カラム選択用
のMOSトランジスタ７、８、データ入出力線信号増幅用
のMOSトランジスタ11、12及びデータ書き込み用のMOSト
ランジスタ13、14がそれぞれＮチャネルであり、データ
入出力線信号増幅用のMOSトランジスタ11、12の一端が
接地電位Vssに接続されている場合について説明した
が、この第４図のDRAMではこれらMOSトランジスタの代
わりに全てＰチャネルのものを使用するようにしたもの
である。
すなわち、一方のデータ入出力線対DQと電源電位Vcc
との間にはカラム選択用のＰチャネルMOSトランジスタ1
5及びデータ入出力線信号増幅用のＰチャネルMOSトラン
ジスタ16が直列接続されており、他方のデータ入出力線
対▲▼と電源電位Vccとの間にはカラム選択用のＰ
チャネルMOSトランジスタ17及びデータ入出力線信号増
幅用のＰチャネルMOSトランジスタ18が直列接続されて
いる。上記両カラム選択用のトランジスタ15、17のゲー
トは活性時に“L"レベルの信号が供給されるカラム選択
線▲▼に共通に接続され、データ入出力線信号増
幅用の一方のトランジスタ16のゲートは前記ビット線▲
▼に接続され、他方のトランジスタ18のゲートは前
記ビット線BLに接続されている。すなわち、上記両トラ
ンジスタ16、18により上記ビット線BL、▲▼の信号
に応じてデータ入出力線対の電位差を増幅するデータ入
出力線センスアンプが構成されており、この場合も両ト
ランジスタ16、18はドライバ用トランジスタになってい
る。
との間にはカラム選択用のＰチャネルMOSトランジスタ1
5及びデータ入出力線信号増幅用のＰチャネルMOSトラン
ジスタ16が直列接続されており、他方のデータ入出力線
対▲▼と電源電位Vccとの間にはカラム選択用のＰ
チャネルMOSトランジスタ17及びデータ入出力線信号増
幅用のＰチャネルMOSトランジスタ18が直列接続されて
いる。上記両カラム選択用のトランジスタ15、17のゲー
トは活性時に“L"レベルの信号が供給されるカラム選択
線▲▼に共通に接続され、データ入出力線信号増
幅用の一方のトランジスタ16のゲートは前記ビット線▲
▼に接続され、他方のトランジスタ18のゲートは前
記ビット線BLに接続されている。すなわち、上記両トラ
ンジスタ16、18により上記ビット線BL、▲▼の信号
に応じてデータ入出力線対の電位差を増幅するデータ入
出力線センスアンプが構成されており、この場合も両ト
ランジスタ16、18はドライバ用トランジスタになってい
る。
また、上記トランジスタ15、16の共通接続ノードＡと
上記ビット線BLとの間にはデータ書き込み用のＰチャネ
ルMOSトランジスタ19が接続されており、上記トランジ
スタ17、18の共通接続ノードＢと上記ビット線▲▼
との間にはデータ書き込み用のＰチャネルMOSトランジ
スタ20が接続されている。そして、上記両データ書き込
み用のトランジスタ19、20のゲートは活性時に“L"レベ
ルの信号が供給されるデータ書き込み制御線▲▼
に接続され、この信号線▲▼の信号で同時にオ
ン、オフ制御されるようになっている。
上記ビット線BLとの間にはデータ書き込み用のＰチャネ
ルMOSトランジスタ19が接続されており、上記トランジ
スタ17、18の共通接続ノードＢと上記ビット線▲▼
との間にはデータ書き込み用のＰチャネルMOSトランジ
スタ20が接続されている。そして、上記両データ書き込
み用のトランジスタ19、20のゲートは活性時に“L"レベ
ルの信号が供給されるデータ書き込み制御線▲▼
に接続され、この信号線▲▼の信号で同時にオ
ン、オフ制御されるようになっている。
次に上記構成でなるDRAMの動作を第５図及び第６図の
タイミングチャートにより説明する。第５図のタイミン
グチャートはデータ読み出し時の場合のものであり、ま
ず、ワード線WLの信号が立ち上り、ビット線対にデータ
に応じた信号が読み出される。その後、Ｎチャネル側セ
ンスアンプ９を活性化するためのセンスアンプ制御線▲
▼の信号及びＰチャネル側センスアンプ10を活性
化するためのセンスアンプ制御線SAPの信号が順次活性
化され、両センスアンプによりビット線対間の電位差が
増幅される。
タイミングチャートにより説明する。第５図のタイミン
グチャートはデータ読み出し時の場合のものであり、ま
ず、ワード線WLの信号が立ち上り、ビット線対にデータ
に応じた信号が読み出される。その後、Ｎチャネル側セ
ンスアンプ９を活性化するためのセンスアンプ制御線▲
▼の信号及びＰチャネル側センスアンプ10を活性
化するためのセンスアンプ制御線SAPの信号が順次活性
化され、両センスアンプによりビット線対間の電位差が
増幅される。
一方、カラム選択線▲▼の信号は元々Vccレベ
ルにプリチャージされており、ワード線WLの信号の立ち
上り後に接地電位Vssに落とされる。これにより、図示
しない手段により予め接地電位Vssにプリチャージされ
ていたデータ入出力線対に、トランジスタ15と16及びト
ランジスタ17と18をそれぞれ直列に介して電源電位Vcc
から電荷が流入する。そして、ビット線対の信号がビッ
ト線センスアンプにより増幅されると同時に、データ入
出力線対にもトランジスタ16、18のコンダクタンスの差
により電位差が生じる。このようにして、ビット線対に
読み出されたデータがデータ入出力線対に伝達される。
ルにプリチャージされており、ワード線WLの信号の立ち
上り後に接地電位Vssに落とされる。これにより、図示
しない手段により予め接地電位Vssにプリチャージされ
ていたデータ入出力線対に、トランジスタ15と16及びト
ランジスタ17と18をそれぞれ直列に介して電源電位Vcc
から電荷が流入する。そして、ビット線対の信号がビッ
ト線センスアンプにより増幅されると同時に、データ入
出力線対にもトランジスタ16、18のコンダクタンスの差
により電位差が生じる。このようにして、ビット線対に
読み出されたデータがデータ入出力線対に伝達される。
この第４図のDRAMの場合にも、データ読み出し時に
は、カラム選択線▲▼を、Ｎチャネル側センスア
ンプ９及びチャネル側センスアンプ10を活性化するため
の信号▲▼、SAPそれぞよりも早く活性化するこ
とができるため、ビット線対における信号の増幅とデー
タ入出力線対における信号の増幅とをほぼ同時期に開始
することができ、ビット線対からデータ入出力線対に至
るデータ読み出し経路における信号伝播遅延が少なくな
るため、高速なデータ読み出しが実現できる。
は、カラム選択線▲▼を、Ｎチャネル側センスア
ンプ９及びチャネル側センスアンプ10を活性化するため
の信号▲▼、SAPそれぞよりも早く活性化するこ
とができるため、ビット線対における信号の増幅とデー
タ入出力線対における信号の増幅とをほぼ同時期に開始
することができ、ビット線対からデータ入出力線対に至
るデータ読み出し経路における信号伝播遅延が少なくな
るため、高速なデータ読み出しが実現できる。
第６図のタイミングチャートはデータ書き込み時のも
のであり、まず、ワード線WLの信号が立ち上り、始めは
第５図と同じデータ読み出し動作が行われる。この読み
出し動作が終了した時点でデータ書き込み制御線▲
▼の信号がパルス的に立ち下がると同時に、図示しな
い書き込み回路により、データ入出力線対DQ、▲▼
の電位が設定される。図では読み出しデータとは逆レベ
ルのデータの書き込みが行われる場合を示しており、デ
ータ入出力線対DQ、▲▼の電位が逆転する。このと
き、信号線▲▼の信号が“L"レベルなので、デー
タ書き込み用のトランジスタ19、20が共にオンし、デー
タ入出力線対のデータがビット線対に伝達される。そし
て、Ｎチャネル側センスアンプ９及びＰチャネル側セン
スアンプ10は共に、書き込まれた新たなデータをラッチ
する。また、このとき、トンランジスタ18がオンし、逆
にトランジスタ16はオフするので、データの書き込み動
作が終了し、書き込み回路によるデータ入出力線対DQ、
▲▼の駆動がなくなっても、データ入出力線DQは
“L"レベル側に引き落とされ、データ入出力線▲▼
は“H"レベルに保たれる。これによりデータ書き込み動
作が完了する。
のであり、まず、ワード線WLの信号が立ち上り、始めは
第５図と同じデータ読み出し動作が行われる。この読み
出し動作が終了した時点でデータ書き込み制御線▲
▼の信号がパルス的に立ち下がると同時に、図示しな
い書き込み回路により、データ入出力線対DQ、▲▼
の電位が設定される。図では読み出しデータとは逆レベ
ルのデータの書き込みが行われる場合を示しており、デ
ータ入出力線対DQ、▲▼の電位が逆転する。このと
き、信号線▲▼の信号が“L"レベルなので、デー
タ書き込み用のトランジスタ19、20が共にオンし、デー
タ入出力線対のデータがビット線対に伝達される。そし
て、Ｎチャネル側センスアンプ９及びＰチャネル側セン
スアンプ10は共に、書き込まれた新たなデータをラッチ
する。また、このとき、トンランジスタ18がオンし、逆
にトランジスタ16はオフするので、データの書き込み動
作が終了し、書き込み回路によるデータ入出力線対DQ、
▲▼の駆動がなくなっても、データ入出力線DQは
“L"レベル側に引き落とされ、データ入出力線▲▼
は“H"レベルに保たれる。これによりデータ書き込み動
作が完了する。
第７図はこの発明の第１の実施例に係るDRAMの構成を
示す回路図である。
示す回路図である。
このDRAMでは、前記第１図の実施例のDRAMにおける前
記ノードＡと電源電位Vccとの間に負荷用のＰチャネルM
OSトランジスタ21を挿入し、そのゲートを前記データ入
出力線信号増幅用のＮチャネルMOSトランジスタ11のゲ
ートと共通接続してCMOSインバータ22を構成すると共
に、前記ノードＢと電源電位Vccとの間にも負荷用のＰ
チャネルMOSトランジスタ23を挿入し、そのゲートを前
記データ入出力線信号増幅用のＮチャネルMOSトランジ
スタ12のゲートと共通接続してCMOSインバータ24を構成
するようにしたものである。
記ノードＡと電源電位Vccとの間に負荷用のＰチャネルM
OSトランジスタ21を挿入し、そのゲートを前記データ入
出力線信号増幅用のＮチャネルMOSトランジスタ11のゲ
ートと共通接続してCMOSインバータ22を構成すると共
に、前記ノードＢと電源電位Vccとの間にも負荷用のＰ
チャネルMOSトランジスタ23を挿入し、そのゲートを前
記データ入出力線信号増幅用のＮチャネルMOSトランジ
スタ12のゲートと共通接続してCMOSインバータ24を構成
するようにしたものである。
この実施例によるDRAMでは、前記第１図のDRAMに比べ
て負荷用のＰチャネルMOSトランジスタ21、23を追加し
た分だけ素子数は増加するが、データ入出力線対の増幅
能力が強くなるという利点がある。また、ビット線に接
続されたＮチャネル側センスアンプ９とＰチャネル側セ
ンスアンプ10とが動作した直後で、ビット線BL、▲
▼間に電位差がそれ程生じていないときは、データ入出
力線信号増幅用のトランジスタ11と12が共にオンして、
データ入出力線DQ、▲▼の両方から電荷が引き抜か
れる。しかし、この実施例のDRAMでは電源電位Vccとノ
ードＡとの間及びVccとノードＢとの間に負荷用のＰチ
ャネルMOSトランジスタ21、23が挿入されており、このM
OSトランジスタ21、23を介してノードＡもしくはＢはい
ずれはVccに充電されるために、DQ、▲▼が共にVss
の状態のままにされて誤読み出しが行なわれることを防
止することができる。
て負荷用のＰチャネルMOSトランジスタ21、23を追加し
た分だけ素子数は増加するが、データ入出力線対の増幅
能力が強くなるという利点がある。また、ビット線に接
続されたＮチャネル側センスアンプ９とＰチャネル側セ
ンスアンプ10とが動作した直後で、ビット線BL、▲
▼間に電位差がそれ程生じていないときは、データ入出
力線信号増幅用のトランジスタ11と12が共にオンして、
データ入出力線DQ、▲▼の両方から電荷が引き抜か
れる。しかし、この実施例のDRAMでは電源電位Vccとノ
ードＡとの間及びVccとノードＢとの間に負荷用のＰチ
ャネルMOSトランジスタ21、23が挿入されており、このM
OSトランジスタ21、23を介してノードＡもしくはＢはい
ずれはVccに充電されるために、DQ、▲▼が共にVss
の状態のままにされて誤読み出しが行なわれることを防
止することができる。
第８図はこの発明の第２の実施例に係るDRAMの構成を
示す回路図である。
示す回路図である。
この実施例のDRAMでは、上記第７図の実施例のDRAMに
おけるＮチャネルMOSトランジスタ11、12の各一端を接
地電位Vssに接続する代わりに、貫通電流抑制用のＮチ
ャネルMOSトランジスタ25を上記両トランジスタ11、12
と接地電位Vssとの間に挿入し、このトランジスタ25の
ゲートをカラム選択線CSLに接続するようにしたもので
ある。
おけるＮチャネルMOSトランジスタ11、12の各一端を接
地電位Vssに接続する代わりに、貫通電流抑制用のＮチ
ャネルMOSトランジスタ25を上記両トランジスタ11、12
と接地電位Vssとの間に挿入し、このトランジスタ25の
ゲートをカラム選択線CSLに接続するようにしたもので
ある。
この実施例によるDRAMでは、カラム選択線CSLの信号
に応じてカラム選択用のトランジスタ７、８がオン状態
にされるときは、選択されたカラムにおける上記貫通電
流抑制用のトランジスタ25のみがオン状態となり、非選
択なカラムの貫通電流抑制用のトランジスタ25は全てオ
フ状態となる。このため、多数の非選択なデータ入出力
線センスアンプで貫通電流が流れることを防止すること
ができ、低消費電力化を図ることができる。
に応じてカラム選択用のトランジスタ７、８がオン状態
にされるときは、選択されたカラムにおける上記貫通電
流抑制用のトランジスタ25のみがオン状態となり、非選
択なカラムの貫通電流抑制用のトランジスタ25は全てオ
フ状態となる。このため、多数の非選択なデータ入出力
線センスアンプで貫通電流が流れることを防止すること
ができ、低消費電力化を図ることができる。
第９図はこの発明の第３の実施例に係るDRAMの構成を
示す回路図である。
示す回路図である。
このDRAMでは、前記第１図の実施例のDRAMにおける前
記ノードＡと電源電位Vccとの間に負荷用のＰチャネルM
OSトランジスタ26を挿入すると共に、前記ノードＢと電
源電位Vccとの間にも負荷用のＰチャネルMOSトランジス
タ27を挿入し、両トランジスタ26、27のゲートをノード
Ｂに共通接続することにより、前記データ入出力線信号
増幅用のＮチャネルMOSトランジスタ11、12に対してＰ
チャネルのカレントミラー負荷を追加するようにしたも
のである。
記ノードＡと電源電位Vccとの間に負荷用のＰチャネルM
OSトランジスタ26を挿入すると共に、前記ノードＢと電
源電位Vccとの間にも負荷用のＰチャネルMOSトランジス
タ27を挿入し、両トランジスタ26、27のゲートをノード
Ｂに共通接続することにより、前記データ入出力線信号
増幅用のＮチャネルMOSトランジスタ11、12に対してＰ
チャネルのカレントミラー負荷を追加するようにしたも
のである。
この実施例によるDRAMの場合も、前記第１図のDRAMに
比べて負荷用のＰチャネルMOSトランジスタ26、27を追
加した分だけ素子数は増加するが、データ入出力線対の
増幅能力が強くなるという利点がある。
比べて負荷用のＰチャネルMOSトランジスタ26、27を追
加した分だけ素子数は増加するが、データ入出力線対の
増幅能力が強くなるという利点がある。
第10図はこの発明の第４の実施例に係るDRAMの構成を
示す回路図である。
示す回路図である。
この実施例のDRAMでは、上記第９図の実施例のDRAMに
おけるＮチャネルMOSトランジスタ11、12の各一端を接
地電位Vssに直接に接続する代わりに、貫通電流抑制用
のＮチャネルMOSトランジスタ25を上記両トランジスタ1
1、12と接地電位Vssとの間に挿入し、このトランジスタ
25のゲートをカラム選択線CSLに接続することにより、
前記第８図の実施例のものと同様に多数の非選択なデー
タ入出力線センスアンプにおける貫通電流の発生を防止
するようにしたものである。
おけるＮチャネルMOSトランジスタ11、12の各一端を接
地電位Vssに直接に接続する代わりに、貫通電流抑制用
のＮチャネルMOSトランジスタ25を上記両トランジスタ1
1、12と接地電位Vssとの間に挿入し、このトランジスタ
25のゲートをカラム選択線CSLに接続することにより、
前記第８図の実施例のものと同様に多数の非選択なデー
タ入出力線センスアンプにおける貫通電流の発生を防止
するようにしたものである。
第11図はこの発明の第５の実施例に係るDRAMの構成を
示す回路図である。上記第９図の実施例では、カラム選
択用のMOSトランジスタ７、８、データ入出力線信号増
幅用のMOSトランジスタ11、12及びデータ書き込み用のM
OSトランジスタ13、14がそれぞれＮチャネルであり、MO
Sトランジスタ11、12のカレントミラー負荷がＰチャネ
ルMOSトランジスタ26、27で構成されており、MOSトラン
ジスタ11、12の一端が接地電位Vssに接続されている場
合について説明したが、この実施例のDRAMでは、これら
MOSトランジスタの代わりにそれぞれ反対チャネルのも
のを使用するようにしたものである。
示す回路図である。上記第９図の実施例では、カラム選
択用のMOSトランジスタ７、８、データ入出力線信号増
幅用のMOSトランジスタ11、12及びデータ書き込み用のM
OSトランジスタ13、14がそれぞれＮチャネルであり、MO
Sトランジスタ11、12のカレントミラー負荷がＰチャネ
ルMOSトランジスタ26、27で構成されており、MOSトラン
ジスタ11、12の一端が接地電位Vssに接続されている場
合について説明したが、この実施例のDRAMでは、これら
MOSトランジスタの代わりにそれぞれ反対チャネルのも
のを使用するようにしたものである。
すなわち、一方のデータ入出力線DQと電源電位Vccと
の間にはカラム選択用のＰチャネルMOSトランジスタ15
及びデータ入出力線信号増幅用のＰチャネルMOSトラン
ジスタ16が直列接続されており、他方のデータ入出力線
▲▼と電源電位Vccとの間にはカラム選択用のＰチ
ャネルMOSトランジスタ17及びデータ入出力線信号増幅
用のＰチャネルMOSトランジスタ18が直列接続されてい
る。上記両カラム選択用のトランジスタ15、17のゲート
は活性時に“L"レベルとなる信号が供給されるカラム選
択線▲▼に接続され、データ入出力線信号増幅用
の一方のトランジスタ16のゲートは前記ビット線▲
▼に接続され、他方のトランジスタ18のゲートは前記ビ
ット線BLに接続されている。また、ノードＡと接地電位
Vssとの間には負荷用のＮチャネルMOSトランジスタ28
が、ノードＢと接地電位Vssとの間には負荷用のＮチャ
ネルMOSトランジスタ29がそれぞれ挿入されており、両
トランジスタ28、28のゲートはノードＢに共通に接続さ
れている。すなわち、上記ＰチャネルMOSトランジスタ1
6、18及びＮチャネルMOSトランジスタ28、29により上記
ビット線BL、▲▼の信号に応じてデータ入出力線対
の電位差を増幅するデータ入出力線センスアンプが構成
されている。
の間にはカラム選択用のＰチャネルMOSトランジスタ15
及びデータ入出力線信号増幅用のＰチャネルMOSトラン
ジスタ16が直列接続されており、他方のデータ入出力線
▲▼と電源電位Vccとの間にはカラム選択用のＰチ
ャネルMOSトランジスタ17及びデータ入出力線信号増幅
用のＰチャネルMOSトランジスタ18が直列接続されてい
る。上記両カラム選択用のトランジスタ15、17のゲート
は活性時に“L"レベルとなる信号が供給されるカラム選
択線▲▼に接続され、データ入出力線信号増幅用
の一方のトランジスタ16のゲートは前記ビット線▲
▼に接続され、他方のトランジスタ18のゲートは前記ビ
ット線BLに接続されている。また、ノードＡと接地電位
Vssとの間には負荷用のＮチャネルMOSトランジスタ28
が、ノードＢと接地電位Vssとの間には負荷用のＮチャ
ネルMOSトランジスタ29がそれぞれ挿入されており、両
トランジスタ28、28のゲートはノードＢに共通に接続さ
れている。すなわち、上記ＰチャネルMOSトランジスタ1
6、18及びＮチャネルMOSトランジスタ28、29により上記
ビット線BL、▲▼の信号に応じてデータ入出力線対
の電位差を増幅するデータ入出力線センスアンプが構成
されている。
また、上記ノードＡと上記ビット線BLとの間にはデー
タ書き込み用のＰチャネルMOSトランジスタ19が、上記
ノードＢと上記ビット線▲▼との間にはデータ書き
込み用のＰチャネルMOSトランジスタ20がそれぞれ接続
されており、上記両データ書き込み用のトランジスタ1
9、20の各ゲートは活性時に“L"レベルとなる信号が供
給されるデータ書き込み制御線▲▼に接続されて
いる。
タ書き込み用のＰチャネルMOSトランジスタ19が、上記
ノードＢと上記ビット線▲▼との間にはデータ書き
込み用のＰチャネルMOSトランジスタ20がそれぞれ接続
されており、上記両データ書き込み用のトランジスタ1
9、20の各ゲートは活性時に“L"レベルとなる信号が供
給されるデータ書き込み制御線▲▼に接続されて
いる。
第12図はこの発明の第６の実施例に係るDRAMの構成を
示す回路図である。
示す回路図である。
この実施例のDRAMでは、上記第11図の実施例のDRAMに
おけるＰチャネルMOSトランジスタ16、18の各一端を電
源電位Vccに接続する代わりに、貫通電流抑制用のＰチ
ャネルMOSトンランジスタ30を上記両トランジスタ16、1
8と電源電位Vccとの間に挿入し、このトランジスタ30の
ゲートをカラム選択線▲▼に接続することによ
り、前記第８図の実施例のものと同様に、多数の非選択
なデータ入出力線センスアンプにおける貫通電流の発生
を防止するようにしたものである。
おけるＰチャネルMOSトランジスタ16、18の各一端を電
源電位Vccに接続する代わりに、貫通電流抑制用のＰチ
ャネルMOSトンランジスタ30を上記両トランジスタ16、1
8と電源電位Vccとの間に挿入し、このトランジスタ30の
ゲートをカラム選択線▲▼に接続することによ
り、前記第８図の実施例のものと同様に、多数の非選択
なデータ入出力線センスアンプにおける貫通電流の発生
を防止するようにしたものである。
なお、上記各実施例のDRAMにおいて、データ入出力線
対の信号の増幅は、ワード線WLの信号が立ち上り、セン
スアンプ制御線▲▼の信号が立ち下がってビット
線対の信号増幅が開始されると同時期に行う場合につい
て説明したが、データ入出力線センスアンプ（例えば、
第１図のDRAMではＮチャネルMOSトランジスタ11と12か
ら構成され、第４図のDRAMではＰチャネルMOSトランジ
スタ16と18から構成され、第７図の実施例では２個のCM
OSインバータ22と24とから構成されている）の感度が高
くされている場合には、ビット線対の信号増幅よりも先
にデータ入出力線対の信号増幅を開始させることが可能
である。つまり、ワード線WLの信号が立ち上がり、ビッ
ト線対にメモリセルの微小信号が伝達されると同時にデ
ータ入出力線センスアンプが動作を開始し、素早くデー
タ入出力線対に信号を増幅するようにしてもよい。この
場合、ビット線センスアンプは、その後、比較的ゆっく
りビット線対間の電位差を増幅する。
対の信号の増幅は、ワード線WLの信号が立ち上り、セン
スアンプ制御線▲▼の信号が立ち下がってビット
線対の信号増幅が開始されると同時期に行う場合につい
て説明したが、データ入出力線センスアンプ（例えば、
第１図のDRAMではＮチャネルMOSトランジスタ11と12か
ら構成され、第４図のDRAMではＰチャネルMOSトランジ
スタ16と18から構成され、第７図の実施例では２個のCM
OSインバータ22と24とから構成されている）の感度が高
くされている場合には、ビット線対の信号増幅よりも先
にデータ入出力線対の信号増幅を開始させることが可能
である。つまり、ワード線WLの信号が立ち上がり、ビッ
ト線対にメモリセルの微小信号が伝達されると同時にデ
ータ入出力線センスアンプが動作を開始し、素早くデー
タ入出力線対に信号を増幅するようにしてもよい。この
場合、ビット線センスアンプは、その後、比較的ゆっく
りビット線対間の電位差を増幅する。
第13図はこの発明の途中で考えられたDRAMの構成を示
す回路図である。
す回路図である。
上記各実施例のDRAMでは１対のビット線毎に１個のデ
ータ入出力線センスアンプを設けるようにしていたが、
これは複数対のビット線毎に１個のデータ入出力線セン
スアンプを設けるようにしてもよい。そして、この実施
例のDRAMでは４対のビット線毎に１個のデータ入出力線
センスアンプを設けるようにしたものである。
ータ入出力線センスアンプを設けるようにしていたが、
これは複数対のビット線毎に１個のデータ入出力線セン
スアンプを設けるようにしてもよい。そして、この実施
例のDRAMでは４対のビット線毎に１個のデータ入出力線
センスアンプを設けるようにしたものである。
図中、４個のCMOS−S/A41は、例えば前記第１図にお
いてそれぞれ２個のＮチャネルMOSトランジスタ３、４
及びＰチャネルMOSトランジスタ５、６によって構成さ
れたビット線センスアンプにそれぞれ対応している。ま
た、図中のDQS/A42は、例えば前記第１図における２個
のＮチャネルMOSトランジスタ11、12によって構成され
たビット線センスアンプに対応しており、このDQS/A42
内には前記データ書き込み用のＮチャネルMOSトランジ
スタ13、14も含まれている。
いてそれぞれ２個のＮチャネルMOSトランジスタ３、４
及びＰチャネルMOSトランジスタ５、６によって構成さ
れたビット線センスアンプにそれぞれ対応している。ま
た、図中のDQS/A42は、例えば前記第１図における２個
のＮチャネルMOSトランジスタ11、12によって構成され
たビット線センスアンプに対応しており、このDQS/A42
内には前記データ書き込み用のＮチャネルMOSトランジ
スタ13、14も含まれている。
上記４個のビット線センスアンプ41は４対のビット線
BL0、▲▼〜BL3、▲▼のそれぞれの間に接
続されており、それぞれセンスアンプ制御線▲
▼、SAPの信号に応じて活性化されるようになってい
る。また、上記４対のビット線BL0、▲▼〜BL3、
▲▼は、BL側毎に各ＮチャネルMOSトランジスタ4
3を介して、▲▼側毎に各ＮチャネルMOSトランジス
タ44を介してそれぞれ上記DQS/A42に接続されている。
上記トランジスタ43、44のゲートは各ビット線対毎に共
通接続され、これら各共通ゲートには４本のカラム選択
線CSL0〜CSL3のそれぞれが接続されている。さらにDQS/
A42とデータ入出力線対との間に接続されている２個の
カラム選択用のＮチャネルMOSトランジスタ７、８のゲ
ートには、上記４本のカラム選択線CSL0〜CSL3それぞれ
の信号が入力されるORゲート45の出力が供給される。
BL0、▲▼〜BL3、▲▼のそれぞれの間に接
続されており、それぞれセンスアンプ制御線▲
▼、SAPの信号に応じて活性化されるようになってい
る。また、上記４対のビット線BL0、▲▼〜BL3、
▲▼は、BL側毎に各ＮチャネルMOSトランジスタ4
3を介して、▲▼側毎に各ＮチャネルMOSトランジス
タ44を介してそれぞれ上記DQS/A42に接続されている。
上記トランジスタ43、44のゲートは各ビット線対毎に共
通接続され、これら各共通ゲートには４本のカラム選択
線CSL0〜CSL3のそれぞれが接続されている。さらにDQS/
A42とデータ入出力線対との間に接続されている２個の
カラム選択用のＮチャネルMOSトランジスタ７、８のゲ
ートには、上記４本のカラム選択線CSL0〜CSL3それぞれ
の信号が入力されるORゲート45の出力が供給される。
上記構成でなるDRAMでは、４本のカラム選択線CSL0〜
CSL3のいずれか一つの信号が“H"レベルとなり、４組の
トランジスタ43、44のうちのいずれか一組がオンし、４
個のCMOS−S/A41のいずれか一つがDQS/A42と選択的に接
続される際に、ORゲート45の出力も“H"レベルとなり、
DQS/A42が活性化される。
CSL3のいずれか一つの信号が“H"レベルとなり、４組の
トランジスタ43、44のうちのいずれか一組がオンし、４
個のCMOS−S/A41のいずれか一つがDQS/A42と選択的に接
続される際に、ORゲート45の出力も“H"レベルとなり、
DQS/A42が活性化される。
この実施例のDRAMは、データ入出力線センスアンプ部
分の占めるシリコンチップ上の面積が大き過ぎ、各ビッ
ト線対毎にデータ入出力線センスアンプを配置できない
場合、あるいは各ビット線対毎にデータ入出力線センス
アンプを配置するとチップ面積の増大が許容範囲を越え
る場合、等に有効である。
分の占めるシリコンチップ上の面積が大き過ぎ、各ビッ
ト線対毎にデータ入出力線センスアンプを配置できない
場合、あるいは各ビット線対毎にデータ入出力線センス
アンプを配置するとチップ面積の増大が許容範囲を越え
る場合、等に有効である。
第14図はこの発明の途中で考えられたDRAMの構成を示
す回路図である。
す回路図である。
この実施例でも複数対のビット線毎に１個のデータ入
出力線センスアンプを設けるようにしたものである。図
において、４個のビット線センスアンプ41は４対のビッ
ト線BL0、▲▼〜BL3、▲▼のそれぞれの間
に接続されており、それぞれセンスアンプ制御線▲
▼、SAPの信号に応じて活性化されるようになってい
る。また、上記４対のビット線BL0、▲▼〜BL3、
▲▼は、BL側毎に各ＮチャネルMOSトランジスタ4
6を介して、▲▼側毎に各ＮチャネルMOSトランジス
タ47を介してそれぞれ前記DQS/A42に接続されている。
上記トランジスタ46、47のゲートは各ビット線対毎に共
通接続され、これらの各共通ゲートには４本のデコード
信号線X0〜X3のそれぞれが接続されている。さらにDQS/
A42とデータ入出力線対DQ、▲▼との間に接続され
ている２個のカラム選択用のＮチャネルMOSトランジス
タ７、８のゲートにはカラム選択線CSLが接続されてい
る。
出力線センスアンプを設けるようにしたものである。図
において、４個のビット線センスアンプ41は４対のビッ
ト線BL0、▲▼〜BL3、▲▼のそれぞれの間
に接続されており、それぞれセンスアンプ制御線▲
▼、SAPの信号に応じて活性化されるようになってい
る。また、上記４対のビット線BL0、▲▼〜BL3、
▲▼は、BL側毎に各ＮチャネルMOSトランジスタ4
6を介して、▲▼側毎に各ＮチャネルMOSトランジス
タ47を介してそれぞれ前記DQS/A42に接続されている。
上記トランジスタ46、47のゲートは各ビット線対毎に共
通接続され、これらの各共通ゲートには４本のデコード
信号線X0〜X3のそれぞれが接続されている。さらにDQS/
A42とデータ入出力線対DQ、▲▼との間に接続され
ている２個のカラム選択用のＮチャネルMOSトランジス
タ７、８のゲートにはカラム選択線CSLが接続されてい
る。
上記構成でなるDRAMでは、４本のデコード信号線X0〜
X3のいずれか一つの信号が“H"レベルとなり、４組のト
ランジスタ46、47のうちのいずれか一組がオンして４個
のCMOS−S/A41のいずれか一つがDQS/A42と選択的に接続
される。また、このとき、カラム選択線CSLの信号に応
じてDQS/A42が活性化される。
X3のいずれか一つの信号が“H"レベルとなり、４組のト
ランジスタ46、47のうちのいずれか一組がオンして４個
のCMOS−S/A41のいずれか一つがDQS/A42と選択的に接続
される。また、このとき、カラム選択線CSLの信号に応
じてDQS/A42が活性化される。
この実施例のDRAMの場合も上記第13図の実施例の場合
と同様に、データ入出力線センスアンプ部分の占めるシ
リコンチップ上の面積が大き過ぎ、各ビット線対毎にデ
ータ入出力線センスアンプを配置できない場合、あるい
は各ビット線対毎にデータ入出力線センスアンプを配置
するとチップ面積の増大が許容範囲を越える場合、等に
有効である。
と同様に、データ入出力線センスアンプ部分の占めるシ
リコンチップ上の面積が大き過ぎ、各ビット線対毎にデ
ータ入出力線センスアンプを配置できない場合、あるい
は各ビット線対毎にデータ入出力線センスアンプを配置
するとチップ面積の増大が許容範囲を越える場合、等に
有効である。
また、上記第13図及び第14図の実施例では４対のビッ
ト線毎に１個のデータ入出力線センスアンプを設けるよ
うにしたが、これは２対、４対、８対、16対のビット線
毎に１個のデータ入出力線センスアンプを設けることが
可能であり、一般に2n（ｎは自然数）対のビット線毎に
１個のデータ入出力線センスアンプを配置することが可
能である。
ト線毎に１個のデータ入出力線センスアンプを設けるよ
うにしたが、これは２対、４対、８対、16対のビット線
毎に１個のデータ入出力線センスアンプを設けることが
可能であり、一般に2n（ｎは自然数）対のビット線毎に
１個のデータ入出力線センスアンプを配置することが可
能である。
なお、この発明は上記した各実施例に限定されるもの
ではなく、種々の変形が可能であることはいうまでもな
い。例えば前記第７図及び第８図の各実施例において、
カラム選択用のトランジスタ７、８及びデータ書き込み
用のトランジスタ13、14の代わりにそれぞれＰチャネル
のMOSトランジスタを使用することができる。同様に第
９図及び第10図の各実施例において、カラム選択用のト
ランジスタ７、８及びデータ書き込み用のランジスタ1
3、14の代わりにそれぞれＰチャネルのMOSトランジスタ
を使用することができる。また、第９図及び第10図の各
実施例では、データ入出力線センスアンプのドライバ用
トランジスタがＮチャネルMOSトランジスタ11、12であ
り、カレントミラー負荷用のトランジスタがＰチャネル
MOSトランジスタ26、27である場合について説明した
が、これはドライバ用トランジスタをＰチャネルMOSト
ランジスタで、カレントミラー負荷用トランジスタをＮ
チャネルMOSトランジスタでそれぞれ構成するようにし
てもよい。
ではなく、種々の変形が可能であることはいうまでもな
い。例えば前記第７図及び第８図の各実施例において、
カラム選択用のトランジスタ７、８及びデータ書き込み
用のトランジスタ13、14の代わりにそれぞれＰチャネル
のMOSトランジスタを使用することができる。同様に第
９図及び第10図の各実施例において、カラム選択用のト
ランジスタ７、８及びデータ書き込み用のランジスタ1
3、14の代わりにそれぞれＰチャネルのMOSトランジスタ
を使用することができる。また、第９図及び第10図の各
実施例では、データ入出力線センスアンプのドライバ用
トランジスタがＮチャネルMOSトランジスタ11、12であ
り、カレントミラー負荷用のトランジスタがＰチャネル
MOSトランジスタ26、27である場合について説明した
が、これはドライバ用トランジスタをＰチャネルMOSト
ランジスタで、カレントミラー負荷用トランジスタをＮ
チャネルMOSトランジスタでそれぞれ構成するようにし
てもよい。
［発明の効果］ 以上説明したようにこの発明によれば、ビット線から
データ入出力線に至るデータ読み出し経路における信号
伝播遅延を少なくし、もって高速動作を可能にするダイ
ナミック型半導体メモリ装置を提供することができる。
データ入出力線に至るデータ読み出し経路における信号
伝播遅延を少なくし、もって高速動作を可能にするダイ
ナミック型半導体メモリ装置を提供することができる。
第１図はこの発明の途中で考えられたDRAMの構成を示す
回路図、第２図及び第３図はそれぞれ上記第１図のDRAM
の動作を示すタイミングチャート、第４図はこの発明の
途中で考えられた別のDRAMの構成を示す回路図、第５図
及び第６図はそれぞれ上記第４図のDRAMの動作を示すタ
イミングチャート、第７図はこの発明の第１の実施例に
よるDRAMの構成を示す回路図、第８図はこの発明の第２
の実施例によるDRAMの構成を示す回路図、第９図はこの
発明の第３の実施例によるDRAMの構成を示す回路図、第
10図はこの発明の第４の実施例によるDRAMの構成を示す
回路図、第11図はこの発明の第５の実施例によるDRAMの
構成を示す回路図、第12図はこの発明の第６の実施例に
よるDRAMの構成を示す回路図、第13図はこの発明の途中
で考えられたDRAMの構成を示す回路図、第14図はこの発
明の途中で考えられたDRAMの構成を示す回路図、第15図
は従来のDRAMの回路図、第16図は上記従来のDRAMのタイ
ミングチャートである。 WL……ワード線、MC……メモリセル、１……選択用のMO
Sトランジスタ、２……データ記憶用のキャパシタ、BL,
▲▼……ビット線、3,4……ＮチャネルMOSトランジ
スタ、９……Ｎチャネル側センスアンプ、5,6……Ｐチ
ャネルMOSトランジスタ、10……Ｐチャネル側センスア
ンプ、▲▼,SAP……センスアンプ制御線、DQ,▲
▼……データ入出力線、7,8……カラム選択用のＮ
チャネルMOSトランジスタ、11,12……データ入出力線信
号増幅用のＮチャネルMOSトランジスタ、13,14……デー
タ書き込み用のＮチャネルMOSトランジスタ、CSL……カ
ラム選択線、WRT……データ書き込み制御線、15,17……
データ入出力線信号増幅用のＰチャネルMOSトランジス
タ、16,18……データ入出力線信号増幅用のＰチャネルM
OSトランジスタ、19,20……データ書き込み用のＰチャ
ネルMOSトランジスタ、21,23……ＰチャネルMOSトラン
ジスタ、22,24……CMOSインバータ、25……貫通電流抑
制用のＮチャネルMOSトランジスタ、26,27……Ｐチャネ
ルMOSトランジスタ、28,29……ＮチャネルMOSトランジ
スタ、30……貫通電流抑制用のＰチャネルMOSトランジ
スタ、41……CMOS−S/A、42……DQS/A、43,44……Ｎチ
ャネルMOSトランジスタ、45……ORゲート、46,47……Ｎ
チャネルMOSトランジスタ。
回路図、第２図及び第３図はそれぞれ上記第１図のDRAM
の動作を示すタイミングチャート、第４図はこの発明の
途中で考えられた別のDRAMの構成を示す回路図、第５図
及び第６図はそれぞれ上記第４図のDRAMの動作を示すタ
イミングチャート、第７図はこの発明の第１の実施例に
よるDRAMの構成を示す回路図、第８図はこの発明の第２
の実施例によるDRAMの構成を示す回路図、第９図はこの
発明の第３の実施例によるDRAMの構成を示す回路図、第
10図はこの発明の第４の実施例によるDRAMの構成を示す
回路図、第11図はこの発明の第５の実施例によるDRAMの
構成を示す回路図、第12図はこの発明の第６の実施例に
よるDRAMの構成を示す回路図、第13図はこの発明の途中
で考えられたDRAMの構成を示す回路図、第14図はこの発
明の途中で考えられたDRAMの構成を示す回路図、第15図
は従来のDRAMの回路図、第16図は上記従来のDRAMのタイ
ミングチャートである。 WL……ワード線、MC……メモリセル、１……選択用のMO
Sトランジスタ、２……データ記憶用のキャパシタ、BL,
▲▼……ビット線、3,4……ＮチャネルMOSトランジ
スタ、９……Ｎチャネル側センスアンプ、5,6……Ｐチ
ャネルMOSトランジスタ、10……Ｐチャネル側センスア
ンプ、▲▼,SAP……センスアンプ制御線、DQ,▲
▼……データ入出力線、7,8……カラム選択用のＮ
チャネルMOSトランジスタ、11,12……データ入出力線信
号増幅用のＮチャネルMOSトランジスタ、13,14……デー
タ書き込み用のＮチャネルMOSトランジスタ、CSL……カ
ラム選択線、WRT……データ書き込み制御線、15,17……
データ入出力線信号増幅用のＰチャネルMOSトランジス
タ、16,18……データ入出力線信号増幅用のＰチャネルM
OSトランジスタ、19,20……データ書き込み用のＰチャ
ネルMOSトランジスタ、21,23……ＰチャネルMOSトラン
ジスタ、22,24……CMOSインバータ、25……貫通電流抑
制用のＮチャネルMOSトランジスタ、26,27……Ｐチャネ
ルMOSトランジスタ、28,29……ＮチャネルMOSトランジ
スタ、30……貫通電流抑制用のＰチャネルMOSトランジ
スタ、41……CMOS−S/A、42……DQS/A、43,44……Ｎチ
ャネルMOSトランジスタ、45……ORゲート、46,47……Ｎ
チャネルMOSトランジスタ。
Claims (20)
- 【請求項１】複数のメモリセルを有する半導体メモリ装
置において、 上記メモリセルにデータを供給する複数のビット線対
と、 上記複数の各ビット線対に対して１個の割合で配置さ
れ、センスアンプ活性化信号に基づいて活性化され、ビ
ット線対の信号を増幅するビット線信号増幅用の第１の
センス増幅器と、 上記ビット線対からデータを取り出すデータ入出力線対
と、 一端が上記データ入出力線対の一方のデータ入出力線
に、一端が上記データ入出力線対の他方のデータ入出力
線にそれぞれ接続され、カラム選択線がゲートに接続さ
れ、このカラム選択線の信号に基づいて、上記第１のセ
ンス増幅器が上記活性化信号に基づいて活性化されるよ
りも前に導通するように制御される第１、第２のトラン
ジスタからなる一対のカラム選択用トランジスタと、 上記複数の各ビット線対に対して１個の割合で配置さ
れ、一端が上記第１のトランジスタの他端に接続され、
他端が接地電圧のノードに接続され、ゲートが上記ビッ
ト線対の一方のビット線に接続されたＮチャネルMOSト
ランジスタからなるドライバ用の第３のトランジスタ
と、一端が上記第２のトランジスタの他端に接続され、
他端が上記接地電圧のノードに接続され、ゲートが上記
ビット線対の他方のビット線に接続されたＮチャネルMO
Sトランジスタからなるドライバ用の第４のトランジス
タと、一端が電源電圧のノードに接続され、他端が上記
第１のトランジスタの他端に接続され、ゲートが上記ビ
ット線対の一方のビット線に接続されたＰチャネルMOS
トランジスタからなる負荷用の第５のトランジスタと、
一端が上記電源電圧のノードに接続され、他端が上記第
２のトランジスタの他端に接続され、ゲートが上記ビッ
ト線対の他方のビット線に接続されたＰチャネルMOSト
ランジスタからなる負荷用の第６のトランジスタとから
なり、データの読み出し時に上記データ入出力線対の信
号を増幅するデータ入出力線信号増幅用の第２のセンス
増幅器と、 上記第１及び第２のトランジスタの他端と上記ビット線
対との間に挿入され、データの書き込み時に導通する一
対の書き込み用トランジスタと を具備したことを特徴とする半導体メモリ装置。 - 【請求項２】前記ビット線信号増幅用の第１のセンス増
幅器が、２個のＮチャネルMOSトランジスタからなる第
１のフリップフロップと２個のＰチャネルMOSトランジ
スタからなる第２のフリップフロップとを備えたCMOS型
センス増幅器であり、 前記一対のカラム選択用トランジスタである前記第１、
第２のトランジスタのそれぞれがＮチャネルMOSトラン
ジスタであり、 前記一対の書き込み用トランジスタのそれぞれがＮチャ
ネルMOSトランジスタである請求項１記載の半導体メモ
リ装置。 - 【請求項３】複数のメモリセルを有する半導体メモリ装
置において、 上記メモリセルにデータを供給する複数のビット線対
と、 上記複数の各ビット線対に対して１個の割合で配置さ
れ、センスアンプ活性化信号に基づいて活性化され、ビ
ット線対の信号を増幅するビット線信号増幅用の第１の
センス増幅器と、 上記ビット線対からデータを取り出すデータ入出力線対
と、 一端が上記データ入出力線対の一方のデータ入出力線
に、一端が上記データ入出力線対の他方のデータ入出力
線にそれぞれ接続され、カラム選択線がゲートに接続さ
れ、このカラム選択線の信号に基づいて、上記第１のセ
ンス増幅器が上記活性化信号に基づいて活性化されるよ
りも前に導通するように制御される第１、第２のトラン
ジスタからなる一対のカラム選択用トランジスタと、 上記複数の各ビット線対に対して１個の割合で配置さ
れ、一端が上記第１のトランジスタの他端に接続され、
ゲートが上記ビット線対の一方のビット線に接続された
ＮチャネルMOSトランジスタからなるドライバ用の第３
のトランジスタと、一端が上記第２のトランジスタの他
端に接続され、他端が上記第３のトランジスタの他端に
接続され、ゲートが上記ビット線対の他方のビット線に
接続されたＮチャネルMOSトランジスタからなるドライ
バ用の第４のトランジスタと、一端が電源電圧のノード
に接続され、他端が上記第１のトランジスタの他端に接
続され、ゲートが上記ビット線対の一方のビット線に接
続されたＰチャネルMOSトランジスタからなる負荷用の
第５のトランジスタと、一端が上記電源電圧のノードに
接続され、他端が上記第２のトランジスタの他端に接続
され、ゲートが上記ビット線対の他方のビット線に接続
されたＰチャネルMOSトランジスタからなる負荷用の第
６のトランジスタとからなり、データの読み出し時に上
記データ入出力線対の信号を増幅するデータ入出力線信
号増幅用の第２のセンス増幅器と、 上記第３及び第４のトランジスタの他端共通接続ノード
と接地電圧のノードとの間に挿入され、カラム選択線で
制御される貫通電流抑制用トランジスタと、 上記第１及び第２のトランジスタの他端と上記ビット線
対との間に挿入され、データの書き込み時に導通する一
対の書き込み用トランジスタと を具備したことを特徴とする半導体メモリ装置。 - 【請求項４】前記ビット線信号増幅用の第１のセンス増
幅器が、２個のＮチャネルMOSトランジスタからなる第
１のフリップフロップと２個のＰチャネルMOSトランジ
スタからなる第２のフリップフロップとを備えたCMOS型
センス増幅器であり、 前記一対のカラム選択用トランジスタである前記第１、
第２のトランジスタのそれぞれがＮチャネルMOSトラン
ジスタであり、 前記一対の書き込み用トランジスタのそれぞれがＮチャ
ネルMOSトランジスタであり、 前記貫通電流抑制用トランジスタがＮチャネルMOSトラ
ンジスタである請求項３記載の半導体メモリ装置。 - 【請求項５】複数のメモリセルを有する半導体メモリ装
置において、 上記メモリセルにデータを供給する複数のビット線対
と、 上記複数の各ビット線対に対して１個の割合で配置さ
れ、センスアンプ活性化信号に基づいて活性化され、ビ
ット線対の信号を増幅するビット線信号増幅用の第１の
センス増幅器と、 上記ビット線対からデータを取り出すデータ入出力線対
と、 一端が上記データ入出力線対の一方のデータ入出力線
に、一端が上記データ入出力線対の他方のデータ入出力
線にそれぞれ接続され、カラム選択線がゲートに接続さ
れ、このカラム選択線の信号に基づいて、上記第１のセ
ンス増幅器が上記活性化信号に基づいて活性化されるよ
りも前に導通するように制御される第１、第２のトラン
ジスタからなる一対のカラム選択用トランジスタと、 上記複数の各ビット線対に対して１個の割合で配置さ
れ、一端が上記第１のトランジスタの他端に接続され、
他端が接地電圧または電源電圧のノードに接続され、ゲ
ートが上記ビット線対の一方のビット線に接続されたド
ライバ用の第３のトランジスタと、一端が上記第２のト
ランジスタの他端に接続され、他端が上記接地電圧また
は電源電圧のノードに接続され、ゲートが上記ビット線
対の他方のビット線に接続されたドライバ用の第３のト
ランジスタと、一端が電源電圧または接地電圧のノード
に接続され、他端が上記第１のトランジスタの他端に接
続され、ゲートが上記第２のトランジスタの他端に接続
された負荷用の第５のトランジスタと、一端が上記電源
電圧または接地電圧のノードに接続され、他端及びゲー
トが上記第２のトランジスタの他端に接続された負荷用
の第６のトランジスタとからなり、データの読み出し時
に上記データ入出力線対の信号を増幅するカレントミラ
ー型増幅器からなるデータ入出力線信号増幅用の第２の
センス増幅器と、 上記第１、第２のトランジスタの他端と上記ビット線対
との間に挿入され、データの書き込み時に導通する一対
の書き込み用トランジスタと を具備したことを特徴とする半導体メモリ装置。 - 【請求項６】前記ビット線信号増幅用の第１のセンス増
幅器が、２個のＮチャネルMOSトランジスタからなる第
１のフリップフロップと２個のＰチャネルMOSトランジ
スタからなる第２のフリップフロップとを備えたCMOS型
センス増幅器であり、 前記一対のカラム選択用トランジスタである前記第１、
第２のトランジスタのそれぞれがＮチャネルMOSトラン
ジスタであり、 前記第２のセンス増幅器の第３及び第４のトランジスタ
のそれぞれがＮチャネルMOSトランジスタであり、 前記第２のセンス増幅器の第５及び第６のトランジスタ
のそれぞれがＰチャネルMOSトランジスタであり、 前記一対の書き込み用トランジスタのそれぞれがＮチャ
ネルMOSトランジスタである請求項５記載の半導体メモ
リ装置。 - 【請求項７】前記ビット線信号増幅用の第１のセンス増
幅器が、２個のＮチャネルMOSトランジスタからなる第
１のフリップフロップと２個のＰチャネルMOSトランジ
スタからなる第２のフリップフロップとを備えたCMOS型
センス増幅器であり、 前記一対のカラム選択用トランジスタである前記第１、
第２のトランジスタのそれぞれがＰチャネルMOSトラン
ジスタであり、 前記第２のセンス増幅器の第３及び第４のトランジスタ
のそれぞれがＰチャネルMOSトランジスタであり、 前記第２のセンス増幅器の第５及び第６のトランジスタ
のそれぞれがＮチャネルMOSトランジスタであり、 前記一対の書き込み用トランジスタのそれぞれがＰチャ
ネルMOSトランジスタである請求項５記載の半導体メモ
リ装置。 - 【請求項８】複数のメモリセルを有する半導体メモリ装
置において、 上記メモリセルにデータを供給する複数のビット線対
と、 上記複数の各ビット線対に対して１個の割合で配置さ
れ、センスアンプ活性化信号に基づいて活性化され、ビ
ット線対の信号を増幅するビット線信号増幅用の第１の
センス増幅器と、 上記ビット線対からデータを取り出すデータ入出力線対
と、 一端が上記データ入出力線対の一方のデータ入出力線
に、一端が上記データ入出力線対の他方のデータ入出力
線にそれぞれ接続され、カラム選択線がゲートに接続さ
れ、このカラム選択線の信号に基づいて、上記第１のセ
ンス増幅器が上記活性化信号に基づいて活性化されるよ
りも前に導通するように制御される第１、第２のトラン
ジスタからなる一対のカラム選択用トランジスタと、 上記複数の各ビット線対に対して１個の割合で配置さ
れ、一端が上記第１のトランジスタの他端に接続され、
ゲートが上記ビット線対の一方のビット線に接続された
ドライバ用の第３のトランジスタと、一端が上記第２の
トランジスタの他端に接続され、他端が上記第３のトラ
ンジスタの他端に接続され、ゲートが上記ビット線対の
他方のビット線に接続されたドライバ用の第４のトラン
ジスタと、一端が電源電圧または接地電圧のノードに接
続され、他端が上記第１のトランジスタの他端に接続さ
れ、ゲートが上記第２のトランジスタの他端に接続され
た負荷用の第５のトランジスタと、一端が上記電源電圧
または接地電圧のノードに接続され、他端及びゲートが
上記第２のトランジスタの他端に接続された負荷用の第
６のトランジスタとからなり、データの読み出し時に上
記データ入出力線対の信号を増幅するカレントミラー型
増幅器からなるデータ入出力線信号増幅用の第２のセン
ス増幅器と、 上記第３及び第４のトランジスタの他端共通接続ノード
と上記接地電圧または電源電圧のノードとの間に挿入さ
れ、カラム選択線で制御される貫通電流抑制用トランジ
スタと、 上記第１及び第２のトランジスタの他端と上記ビット線
対との間に挿入され、データの書き込み時に導通する一
対の書き込み用トランジスタと を具備したことを特徴とする半導体メモリ装置。 - 【請求項９】前記ビット線信号増幅用の第１のセンス増
幅器が、２個のＮチャネルMOSトランジスタからなる第
１のフリップフロップと２個のＰチャネルMOSトランジ
スタからなる第２のフリップフロップとを備えたCMOS型
センス増幅器であり、 前記一対のカラム選択用トランジスタである前記第１、
第２のトランジスタのそれぞれがＮチャネルMOSトラン
ジスタであり、 前記第２のセンス増幅器の第３及び第４のトランジスタ
のそれぞれがＮチャネルMOSトランジスタであり、 前記第２のセンス増幅器の第５及び第６のトランジスタ
のそれぞれがＰチャネルMOSトランジスタであり、 前記貫通電流抑制用トランジスタがＮチャネルMOSトラ
ンジスタであり、 前記一対の書き込み用トランジスタのそれぞれがチャネ
ルMOSトランジスタである請求項８記載のダイナミック
型半導体メモリ装置。 - 【請求項１０】前記ビット線信号増幅用の第１のセンス
増幅器が、２個のＮチャネルMOSトランジスタからなる
第１のフリップフロップと２個のＰチャネルMOSトラン
ジスタからなる第２のフリップフロップとを備えたCMOS
型センス増幅器であり、 前記一対のカラム選択用トランジスタである前記第１、
第２のトランジスタのそれぞれがＰチャネルMOSトラン
ジスタであり、 前記第２のセンス増幅器の第３及び第４のトランジスタ
のそれぞれがＰチャネルMOSトランジスタであり、 前記第２のセンス増幅器の第５及び第６のトランジスタ
のそれぞれがＮチャネルMOSトランジスタであり、 前記貫通電流抑制用トランジスタがＰチャネルMOSトラ
ンジスタであり、 前記一対の書き込み用トランジスタのそれぞれがＰチャ
ネルMOSトランジスタである請求項８記載の半導体メモ
リ装置。 - 【請求項１１】複数のメモリセルを有する半導体メモリ
装置において、 上記メモリセルにデータを供給する複数のビット線対
と、 上記複数の各ビット線対に対して１個の割合で配置さ
れ、センスアンプ活性化信号に基づいて活性化され、ビ
ット線対の信号を増幅するビット線信号増幅用の第１の
センス増幅器と、 上記ビット線対からデータを取り出すデータ線対と、 一端が上記データ線対の一方のデータ線に、一端が上記
データ線対の他方のデータ線にそれぞれ接続され、カラ
ム選択線がゲートに接続され、このカラム選択線の信号
に基づいて、上記第１のセンス増幅器が上記活性化信号
に基づいて活性化されるよりも前に導通するように制御
される第１、第２のトランジスタからなる一対のカラム
選択用トランジスタと、 上記複数の各ビット線対に対して１個の割合で配置さ
れ、一端が上記第１のトランジスタの他端に接続され、
他端が接地電圧のノードに接続され、ゲートが上記ビッ
ト線対の一方のビット線に接続されたＮチャネルMOSト
ランジスタからなるドライバ用の第３のトランジスタ
と、一端が上記第２のトランジスタの他端に接続され、
他端が上記接地電圧のノードに接続され、ゲートが上記
ビット線対の他方のビット線に接続されたＮチャネルMO
Sトランジスタからなるドライバ用の第４のトランジス
タと、一端が電源電圧のノードに接続され、他端が上記
第１のトランジスタの他端に接続され、ゲートが上記ビ
ット線対の一方のビット線に接続されたＰチャネルMOS
トランジスタからなる負荷用の第５のトランジスタと、
一端が上記電源電圧のノードに接続され、他端が上記第
２のトランジスタの他端に接続され、ゲートが上記ビッ
ト線対の他方のビット線に接続されたＰチャネルMOSト
ランジスタからなる負荷用の第６のトランジスタとから
なり、データの読み出し時に上記データ線対の信号を増
幅するデータ線信号増幅用の第２のセンス増幅器と を具備したことを特徴とする半導体メモリ装置。 - 【請求項１２】前記ビット線信号増幅用の第１のセンス
増幅器が、２個のＮチャネルMOSトランジスタからなる
第１のフリップフロップと２個のＰチャネルMOSトラン
ジスタからなる第２のフリップフロップとを備えたCMOS
型センス増幅器であり、 前記一対のカラム選択用トランジスタである前記第１、
第２のトランジスタのそれぞれがＮチャネルMOSトラン
ジスタである請求項11記載の半導体メモリ装置。 - 【請求項１３】複数のメモリセルを有する半導体メモリ
装置において、 上記メモリセルにデータを供給する複数のビット線対
と、 上記複数の各ビット線対に対して１個の割合で配置さ
れ、センスアンプ活性化信号に基づいて活性化され、ビ
ット線対の信号を増幅するビット線信号増幅用の第１の
センス増幅器と、 上記ビット線対からデータを取り出すデータ線対と、 一端が上記データ線対の一方のデータ線に、一端が上記
データ線対の他方のデータ線にそれぞれ接続され、カラ
ム選択線がゲートに接続され、このカラム選択線の信号
に基づいて、上記第１のセンス増幅器が上記活性化信号
に基づいて活性化されるよりも前に導通するように制御
される第１、第２のトランジスタからなる一対のカラム
選択用トランジスタと、 上記複数の各ビット線対に対して１個の割合で配置さ
れ、一端が上記第１のトランジスタの他端に接続され、
ゲートが上記ビット線対の一方のビット線に接続された
ＮチャネルMOSトランジスタからなるドライバ用の第３
のトランジスタと、一端が上記第２のトランジスタの他
端に接続され、他端が上記第３のトランジスタの他端に
接続され、ゲートが上記ビット線対の他方のビット線に
接続されたＮチャネルMOSトランジスタからなるドライ
バ用の第４のトランジスタと、一端が電源電圧のノード
に接続され、他端が上記第１のトランジスタの他端に接
続され、ゲートが上記ビット線対の一方のビット線に接
続されたＰチャネルMOSトランジスタからなる負荷用の
第５のトランジスタと、一端が上記電源電圧のノードに
接続され、他端が上記第２のトランジスタの他端に接続
され、ゲートが上記ビット線対の他方のビット線に接続
されたＰチャネルMOSトランジスタからなる負荷用の第
６のトランジスタとからなり、データの読み出し時に上
記データ線対の信号を増幅するデータ線信号増幅用の第
２のセンス増幅器と、 上記第３及び第４のトランジスタの他端共通接続ノード
と接地電圧のノードとの間に挿入され、カラム選択線で
制御される貫通電流抑制用トランジスタと を具備したことを特徴とする半導体メモリ装置。 - 【請求項１４】前記ビット線信号増幅用の第１のセンス
増幅器が、２個のＮチャネルMOSトランジスタからなる
第１のフリップフロップと２個のＰチャネルMOSトラン
ジスタからなる第２のフリップフロップとを備えたCMOS
型センス増幅器であり、 前記一対のカラム選択用トランジスタである前記第１、
第２のトランジスタのそれぞれがＮチャネルMOSトラン
ジスタであり、 前記貫通電流抑制用トランジスタがＮチャネルMOSトラ
ンジスタである請求項13記載の半導体メモリ装置。 - 【請求項１５】複数のメモリセルを有する半導体メモリ
装置において、 上記メモリセルにデータを供給する複数のビット線対
と、 上記複数の各ビット線対に対して１個の割合で配置さ
れ、センスアンプ活性化信号に基づいて活性化され、ビ
ット線対の信号を増幅するビット線信号増幅用の第１の
センス増幅器と、 上記ビット線対からデータを取り出すデータ線対と、 一端が上記データ線対の一方のデータ線に、一端が上記
データ線対の他方のデータ線にそれぞれ接続され、カラ
ム選択線がゲートに接続され、このカラム選択線の信号
に基づいて、上記第１のセンス増幅器が上記活性化信号
に基づいて活性化されるよりも前に導通するように制御
される第１、第２のトランジスタからなる一対のカラム
選択用トランジスタと、 上記複数の各ビット線対に対して１個の割合で配置さ
れ、一端が上記第１のトランジスタの他端に接続され、
他端が接地電圧または電源電圧のノードに接続され、ゲ
ートが上記ビット線対の一方のビット線に接続されたド
ライバ用の第３のトランジスタと、一端が上記第２のト
ランジスタの他端に接続され、他端が上記接地電圧また
は電源電圧のノードに接続され、ゲートが上記ビット線
対の他方のビット線に接続されたドライバ用の第３のト
ランジスタと、一端が電源電圧または接地電圧のノード
に接続され、他端が上記第１のトランジスタの他端に接
続され、ゲートが上記第２のトランジスタの他端に接続
された負荷用の第５のトランジスタと、一端が上記電源
電圧または接地電圧のノードに接続され、他端及びゲー
トが上記第２のトランジスタの他端に接続された負荷用
の第６のトランジスタとからなり、データの読み出し時
に上記データ線対の信号を増幅するカレントミラー型増
幅器からなるデータ線信号増幅用の第２のセンス増幅器
と を具備したことを特徴とする半導体メモリ装置。 - 【請求項１６】前記ビット線信号増幅用の第１のセンス
増幅器が、２個のＮチャネルMOSトランジスタからなる
第１のフリップフロップと２個のＰチャネルMOSトラン
ジスタからなる第２のフリップフロップとを備えたCMOS
型センス増幅器であり、 前記一対のカラム選択用トランジスタである前記第１、
第２のトランジスタのそれぞれがＮチャネルMOSトラン
ジスタであり、 前記第２のセンス増幅器の第３及び第４のトランジスタ
のそれぞれがＮチャネルMOSトランジスタであり、 前記第２のセンス増幅器の第５及び第６のトランジスタ
のそれぞれがＰチャネルMOSトランジスタである請求項1
5記載の半導体メモリ装置。 - 【請求項１７】前記ビット線信号増幅用の第１のセンス
増幅器が、２個のＮチャネルMOSトランジスタからなる
第１のフリップフロップと２個のＰチャネルMOSトラン
ジスタからなる第２のフリップフロップとを備えたCMOS
型センス増幅器であり、 前記一対のカラム選択用トランジスタである前記第１、
第２のトランジスタのそれぞれがＰチャネルMOSトラン
ジスタであり、 前記第２のセンス増幅器の第３及び第４のトランジスタ
のそれぞれがＰチャネルMOSトランジスタであり、 前記第２のセンス増幅器の第５及び第６のトランジスタ
のそれぞれがＮチャネルMOSトランジスタである請求項1
5記載の半導体メモリ装置。 - 【請求項１８】複数のメモリセルを有する半導体メモリ
装置において、 上記メモリセルにデータを供給する複数のビット線対
と、 上記複数の各ビット線対に対して１個の割合で配置さ
れ、センスアンプ活性化信号に基づいて活性化され、ビ
ット線対の信号を増幅するビット線信号増幅用の第１の
センス増幅器と、 上記ビット線対からデータを取り出すデータ線対と、 一端が上記データ線対の一方のデータ線に、一端が上記
データ線対の他方のデータ線にそれぞれ接続され、カラ
ム選択線がゲートに接続され、このカラム選択線の信号
に基づいて、上記第１のセンス増幅器が上記活性化信号
に基づいて活性化されるよりも前に導通するように制御
される第１、第２のトランジスタからなる一対のカラム
選択用トランジスタと、 上記複数の各ビット線対に対して１個の割合で配置さ
れ、一端が上記第１のトランジスタの他端に接続され、
ゲートが上記ビット線対の一方のビット線に接続された
ドライバ用の第３のトランジスタと、一端が上記第２の
トランジスタの他端に接続され、他端が上記第３のトラ
ンジスタの他端に接続され、ゲートが上記ビット線対の
他方のビット線に接続されたドライバ用の第４のトラン
ジスタと、一端が電源電圧または接地電圧のノードに接
続され、他端が上記第１のトランジスタの他端に接続さ
れ、ゲートが上記第２のトランジスタの他端に接続され
た負荷用の第５のトランジスタと、一端が上記電源電圧
または接地電圧のノードに接続され、他端及びゲートが
上記第２のトランジスタの他端に接続された負荷用の第
６のトランジスタとからなり、データの読み出し時に上
記データ線対の信号を増幅するカレントミラー型増幅器
からなるデータ線信号増幅用の第２のセンス増幅器と、 上記第３及び第４のトランジスタの他端共通接続ノード
と上記接地電圧または電源電圧のノードとの間に挿入さ
れ、カラム選択線で制御される貫通電流抑制用トランジ
スタと を具備したことを特徴とする半導体メモリ装置。 - 【請求項１９】前記ビット線信号増幅用の第１のセンス
増幅器が、２個のＮチャネルMOSトランジスタからなる
第１のフリップフロップと２個のＰチャネルMOSトラン
ジスタからなる第２のフリップフロップとを備えたCMOS
型センス増幅器であり、 前記一対のカラム選択用トランジスタである前記第１、
第２のトランジスタのそれぞれがＮチャネルMOSトラン
ジスタであり、 前記第２のセンス増幅器の第３及び第４のトランジスタ
のそれぞれがＮチャネルMOSトランジスタであり、 前記第２のセンス増幅器の第５及び第６のトランジスタ
のそれぞれがＰチャネルMOSトランジスタであり、 前記貫通電流抑制用トランジスタがＮチャネルMOSトラ
ンジスタである請求項18記載の半導体メモリ装置。 - 【請求項２０】前記ビット線信号増幅用の第１のセンス
増幅器が、２個のＮチャネルMOSトランジスタからなる
第１のフリップフロップと２個のＰチャネルMOSトラン
ジスタからなる第２のフリップフロップとを備えたCMOS
型センス増幅器であり、 前記一対のカラム選択用トランジスタである前記第１、
第２のトランジスタのそれぞれがＰチャネルMOSトラン
ジスタであり、 前記第２のセンス増幅器の第３及び第４のトランジスタ
のそれぞれがＰチャネルMOSトランジスタであり、 前記第２のセンス増幅器の第５及び第６のトランジスタ
のそれぞれがＮチャネルMOSトランジスタであり、 前記貫通電流抑制用トランジスタがＰチャネルMOSトラ
ンジスタである請求項18記載の半導体メモリ装置。
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