JPS6299988A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は半導体記憶装置に係り、たとえばＭＯＳＦＥＴ
（絶縁ゲート型電界効果トランジスタ）で構成された１
トランジスタ型ダイナミツクメモリセルを含むダイナミ
ックＲＡＭ　（ランダム・アクセス・メモリ）に適用し
て有効な技術に関するものである。

〔背景技術〕

この種のＭＯＳダイナミックＲＡＭにおいて。

通常、１トランジスタ型ダイナミツクメモリセルは、そ
の複数個がマトリクス状に配置される。同一行に配置さ
れた複数のメモリセルの選択端子はその行に対応する１
つのワード線に共通接続され、同一列に配置された複数
のメモリセルのデータ入出力端子はその列に対応するデ
ータ線に共通接続される。

ワード線は、それに接続されたＸアドレスデコーダ回路
からの出力に基づいて選択される。データ線は、データ
線選択スイッチを介して共通データ線に接続され、その
データ線選択スイッチは、それに接続されたＹデコーダ
回路からの出力に基づいて選択される。

上記各データ線にはセンスアンプが設けられ。

このセンスアンプは、選択されたワード線につながるメ
モリセルの記憶情報に基づいてそのデータを増幅する。

センスアンプの増幅作用によって確定されたデータは、
Ｙアドレスデコーダ回路によって選択された１つのデー
タ線選択スイッチを介して共通データ線に与えられ、共
通データ線に与えられたデータは、主増幅回路で増幅さ
れて出力される。

ところで、共通データ線に与えられたデータは、その共
通データ線に存在する不所望な配線抵抗及び浮遊容量に
よって伝播遅延を生ずる。このため、選択された１つの
データ線選択スイッチを介して共通データ線に供給され
たデータが、共通データ線の端に１つ設けられている主
増幅回路に到達するまでの時間は、当該データ線選択ス
イッチと主増幅回路との遠近によって差異を生ずる。

したがって、選択されたデータ線選択スイッチが主増幅
回路から遠い位置にあるほど、そのデータ線選択スイッ
チから供給されるデータが主増幅回路に伝播するまでの
時間は、言い換えるなら、主増幅回路の入力レベルがそ
の供給データの増幅開始に必要なレベルに確定されるま
での時間は長くなり、その主増幅回路の動作をその時間
だけ遅延させなければならない。通常、主増幅回路の動
作は１つの制御信号によって制御される。このため、主
増幅回路から最も離れた位置にあるデータ線選択スイッ
チからデータが供給される場合を基準に主増幅回路の動
作タイミングが遅延設定されなければならない。

このような主増幅回路の動作タイミングの遅れは、記憶
容量の増大に伴って増え、データの読み出し速度を著し
く低下させることになる。

なお、ＭＯＳダイナミックＲＡＭについて記載された文
献の例としては、昭和５９年１１月３０日オーム社発行
のｒＬｓＩハンドブックＪＰ４８６〜Ｐ４９６がある。

〔発明の目的〕

本発明の目的は、データ線選択素子の選択から主増幅回
路の増幅動作までの時間を短縮させることができ、ひい
てはデータの高速読み出しを達成することができる半導
体記憶装置を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は１
本明細書の記述及び添付図面から明らかになるであろう
。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、主増幅回路が設けられている共通データ線の
所望位置に補助増幅回路を設け、センスアンプによって
増幅されたデータを上記補助増幅回路で増幅し、そのデ
ータが主増幅回路に伝播する速度を速めることにより、
データ線選択素子の選択から主増幅回路の増幅動作まで
の時間を短縮させ、もってデータの高速読み出しを達成
するものである。

〔実　施　例〕

第１図は本発明の１実施例であるダイナミックＲＡＭを
示す回路図である。

同図のダイナミックＲＡＭは、公知の半導体集積回路技
術によって１つの半導体基板上に形成される。このダイ
ナミックＲＡＭは、その電源端子Ｖｃｃと接地端子との
間に設けられた図示しない外部電源装置から電源電圧が
供給されることによって動作される。

図において、ＭＡはメモリアレイであり、このメモリア
レイは、代表的に図示されるように、ダイナミックメモ
リセルＭＣＩ〜ＭＣ６、ダミーセルＤＣ１〜ＤＣ４、ワ
ード線Ｗ　１〜Ｗ　ｎ　、ダミーワード、ＩＩＤＷ、Ｄ
Ｗ、データ線Ｄ１．Ｄ１〜Ｄｎ。

Ｄｎから構成される。

ダイナミックメモリセルＭＣＩ〜ＭＣ６は、相互におい
て同じ構成にされており、特に制限されないが、本実施
例においては１トランジスタ型のもので、夫々は、その
一方の電極が基準電位端子に接続された蓄積容量Ｃ１と
、この蓄積容量ｃ１とデータ線との間に配置されるトラ
ンスファＭＯ８ＦＥＴＱＩとから構成される。このダイ
ナミックメモリセルは、その蓄積容量Ｃ〕に電荷情報と
してデータを保持する。

上記ダイナミックメモリセルＭＣＩ〜ＭＣ６は。

図示のようにデータ線とワード線で成る行２列において
１つおきにマトリクス配置される。このマトリクス状に
配置されたダイナミックメモリセルＭＣ１，〜ＭＣ６の
うち、同じ列に配置されたダイナミックメモリセルの選
択端子を構成するトランスファＭＯ８ＦＥＴＱＩのゲー
トは、それぞれに対応するワード線ｗ１〜Ｗｎに接続さ
れ、同じ行に配置されたダイナミックメモリセルＭＣＩ
〜ＭＣ６の入出力端子は、夫々に対応するデータ線Ｄ１
、Ｄ１〜Ｄｎ、Ｄｎに接続される。そしてこれらの各行
に対応するデータ線Ｄｉ、Ｄｌ〜Ｄ　ｎ　。

Ｄｎは、それぞれＮチャンネル型のデータ線選択ＭＯ８
ＦＥＴＱ２．Ｑ３及びＱ４．Ｑ５を介して共通データＩ
ＣＤ、ＣＤに接続される。

上記ダミーセルＤＣＩ〜ＤＣ４は、相互において同じ構
成にされており、特に制限されないが、その一方の電極
が基準電位端子に接続され上記蓄積容量Ｃ１に対して半
分の容量で成る蓄積容量Ｃ２と、この蓄積容量Ｃ２とデ
ータ線との間に配置されるトランスファＭＯ５ＦＥＴＱ
６とから構成される。

メモリアレイＭＡが折り返しデータ線方式とされる場合
、ダミーセルＤＣＩ〜ＤＣ４は、データ１ｉＩＤ　１　
、　Ｄ　１〜Ｄ　ｎ　、　Ｄ　ｎとダミーワード線ＤＷ
。

ＤＷとから成る行２列において１つおきに７１−リクス
配置される。すなわち、ダミーセルＤＣ１゜ＤＣ２は、
そのＭＯＳＦＥＴＱ６のゲートがダミーワードＪ＠ＤＷ
に接続され、その入出力端子がデータ線Ｄ１〜Ｄｎに結
合されるい一方、ダミーセルＤＣ３，ＤＣ４は、そのＭ
ＯＳＦＥＴＱ６のゲートがダミーワード線ＤＷに接続さ
れ、その入出力端子が上記とは異なるデータ線Ｄ１〜Ｄ
ｎに結合される。

上記データ線Ｄ　１　ｅ　Ｄ　１〜Ｄ　ｎ　＊　Ｄ　ｎ
には、データの読み出し開始前にそのデータ線をプリチ
ャージするプリチャージ回路１が設けられる。このプリ
チャージ回路１は、相互に同じ構成を有し。

電源端子Ｖｃｃと各データ線の間にＮチャンネル型のＭ
ＯＳＦＥＴＱ７が接続され、制御信号φｐｃに基づいて
スイッチ制御されるようなっている。

対を成すべきデータ線Ｄ　１　ｔ　Ｄ　１〜Ｄ　ｎ　ｖ
　Ｄ　ｎの間には、ダイナミック型のセンスアンプＳＡ
が設けられる。このセンスアンプＳＡは、特に制限され
ないが、対を成すべきデータ線にＮチャンネル型の差動
ＭＯ８ＦＥＴＱ８．Ｑ９がら成る。、ＭＯＳＦＥＴＱ８
及びＱ９は、それぞれのゲートが反対側のデータ線に結
合されると共にそのソースが各センスアンプＳＡに共通
なＮチャンネル型スイッチＭＯ３ＦＥＴＱＩＯを介して
回路の接地点に結合される。上記ＭＯ８ＦＥＴＱＩＯは
、制御信号φｓａによってスイッチ制御される。

上記ワード線Ｗ１〜Ｗｎ及びダミーワードＤＷ。

ＤＷは、Ｘアドレスデコーダ回路２の出力端子に接続さ
れる。ワード線Ｗ１〜ＷｎはこのＸアドレスデコーダ回
路２から出力されるワード線選択信号によってその１本
が選択される。１本のワード線が選択されたときは、上
記メモリセルの７１−リグス配置構成から明らかなよう
に、各センスアンプＳＡをはさんだ一方のデータ線につ
ながるメモリセルが選択される。ワード線の選択と同時
に一方のダミーワード線ＤＷ又はＤＷの選択も行われ。

これによりセンスアンプＳＡをはさんで上記どは反対側
のデータ線につながるダミーセルが選択される。

このようにして所望のワード線とそれに対応したダミー
ワード線が選択されると、センスアンプをはさんで一方
のデータ線にはメモリセルの記憶データが与えられ、そ
の反対側のデータ線にはダミーセルのＮ積電荷に応じた
参照電位が与えられる。ここで、ダミーセルの蓄積容量
はメモリセルの半分であるから、ダミーセル側のデータ
線には。

メモリセルからのハイレベルデータ読み出し時とロウレ
ベルデータ読み出し時の中間の電位が与えられる。した
がって、センスアンプは、斯るダミーセル側のデータ線
の電位とメモリセル側のデータ線の電位とを比較するこ
とにより、メモリセルの記憶データがハイレベルである
か又はロウレベルであるかを判別し、それに応じて両デ
ータ線の微小電位差を増幅する。

メモリマトリクスの各行に対応して設けられた一対のデ
ータ線選択ＭＯ８ＦＥＴＱ２．Ｑ３及びＱ４．Ｑ５のゲ
ートは、それぞれＹアドレスデコーダ回路３の出力端子
に接続され、このＹアドレスデコーダ回路３から出力さ
れるデータ線選択信号によって一対のデータ線選択ＭＯ
５ＦＥＴ、即ち一対のデータ線が選択される。

ここで、上記Ｘアドレスデコーダ回路２には。

Ｘアドレス信号Ａｘ（、〜Ａｘｋが取り込まれるＸアド
レスバッファ回路４が設けられ、上記Ｙアドレスデコー
ダ回路３には、同様にＹアドレス信号ＡＶ。

〜Ａｙｋが取り込まれるＹアドレスバラフッ回路５が設
けられる。

本実施例においては、Ｘアドレス信号Ａ　ｘ　６〜Ａｘ
ｋ及びＹアドレス信号Ａｙａ〜Ａｙｋをタイミングをず
らして共通の外部端子から入力するアドレスマルチプレ
クス方式が採用される。この場合、Ｘアドレス信号Ａｘ
ｅ〜ＡｘｋとＹアドレス信号ＡＹｏ〜Ａｙｋを区別して
Ｘアドレスバッファ回路４とＹアドレスバラフッ回路５
を駆動させるため、ロウアドレスストロラブ信号ＲＡＳ
及びカラムアドレスストロラブ信号ＣＡＳが外部端子を
介してタイミング発生回路６に供給される。ロウアドレ
スストロラブ信号ＲＡＳがロウレベルにされたとき、Ｘ
アドレス信号ＡＸ、〜Ａｘｋが外部端子に供給され、次
にカラムアドレスストロラブ信号ＣＡＳがロウレベルに
されたとき、Ｙアドレス信号Ａｙｏ−Ａｙｋが外部端子
に供給される。

上記Ｘアドレスバッファ回路４は、ロウアドレスストロ
ラブ信号ＲＡＳがロウレベルにされたとき、制御信号φ
ｒｅに基づいてＸアドレス信号Ａｘゆ〜Ａｘｋを取り込
み、それをＸアドレスデコーダ回路２に供給する。この
Ｘアドレスデコーダ回路２では、その供給データが解読
され、それに応じたワード線とダミーワード線が制御信
号φＸの能動レベルに同期して選択される。

上記Ｙアドレスバラフッ回路５は、カラムアドレススト
ロラブ信号ＣＡＳがロウレベルにされたとき、制御信号
φｃｃに基づいてＹアドレス信号Ａｙ０〜Ａｙｋを取り
込み、それをＹアドレスデコーダ回路３に供給する。こ
のＹアドレスデコーダ回路３では、その供給データが解
読され、それに応じた一対のデータ線選択ＭＯ５ＦＥＴ
即ち一対のデータ線が制御信号φｙの能動レベルに同期
して選択される。

一対の共通データ線ＣＤ、ＣＤは、一方において主増幅
回路７の入力端子と書き込み回路８の出力端子に接続さ
れ、他方において、補助増幅回路９に接続される。書き
込み回路８は、タイミング発生回路６に供給されるライ
トエネイブル信号ＷＥがロウレベルのとき、そのタイミ
ング発生回路６から出力される能動レベルの制御信号φ
Ｗによって動作される。上記ライトエネイブル信号ＷＥ
がハイレベルにされているときは読み出し動作モードと
される。なお、主増幅回路６及び書き込み回路７は、デ
ータ入出力端子Ｄ　１ｎ１０ｕｔを介して外部回路に接
続可能である。

上記補助増幅回路９は、特に制限されないが。

各共通データ線ＣＤ、ＣＤにＮチャンネル型の差動ＭＯ
８ＦＥＴＱＩＩ、Ｑ１２が設けられ、夫々のゲートが反
対側の共通データ線に結合されると共にソース・接地端
子間にスイッチＭＯ５ＦＥＴＱ１３が接続されて成る。

このＭＯ８ＦＥＴＱＩ３は、そのゲートに制御信号φｎ
＋ａ工が入力されることによってスイッチ制御される。

この制御信号φＩＩＩａ、は、主増幅回路７が制御信号
φｍａ、によって動作されるタイミングよりも早いタイ
ミングで動作レベル（ハイレベル）にされる。したがっ
て。

データ線を介して共通データ線に与えられるデータが主
増幅回路７よりも補助増幅回路９に早く到達する場合に
は、言い換えるなら、主増幅回路７よりも補助増幅回路
９に近い方のデータ線からデ−タが与えられる場合には
、データ線から共通データ線に与えられた相補データが
補助増幅回路９によって増幅され、そのデータが主増幅
回路７に到達する速度が加速される。即ち、センスアン
プＳＡの増幅作用によって一対のデータ線上で確定され
たデータレベルが、共通データ線ＣＤ、ＣＤ上において
そのセンスアンプＳＡの増幅作用だけでなく補助増幅回
路９によっても増幅され、その結果主増幅回路７がその
供給データの増幅開始に必要なレベルに確定されるまで
の時間が短縮される。したがって、その分だけ主増幅回
路７を動作させるタイミング、即ち制御信号φｌｌａ、
を動作レベル（ハイレベル）にするタイミングを早くす
ることができ、データの高速読み出しを達成することが
できる。

本実施例においては、特に制限されないが、制御信号φ
ｌ１ａ１はトランスフｙＭＯ８ＦＥＴＱ１４を介して補
助増幅回路９に供給されるようになっている。ＭＯ８Ｆ
ＥＴＱ１４のゲートにはＹアドレスバラフッ回路５から
与えられるアドレス信号Ａ　ｙｍａが入力される。この
アドレス信号Ａｙｍａは、主増幅回路７或いは補助増幅
回路９のいずれに近い方のデータ線選択ＭＯ８ＦＥＴを
選択するかについて意味付けされた信号であり、補助増
幅回路９に近い方のデータ線選択ＭＯ８ＦＥＴを選択す
る場合にハイレベルにされる。したがって、補助増幅回
路９は、アドレス信号Ａｙｍａがハイレベルにされ且つ
ＭＯＳＦＥＴＱ１４がオン状態にされる場合にだけ動作
される。このようにして補助増幅回路９を動作制御すれ
ば、補助増幅回路９の増幅能力が主増幅＠Ｍ７とほぼ同
様或いはそれを上まわる場合に、補助増幅回路９と主増
幅回路７が相反するデータを増幅して共通データ線ＣＤ
、ＣＤのレベルが確定されるまでの時間が逆に増大した
り、読み出しデータが撹乱されるといったおそれを阻止
することができる。このようなおそれは、補助増幅回路
９の増幅能力が主増幅回路７よりも低いときには全く生
じない。よって、スペースファクタの観点などから補助
増幅回路９の増幅能力が主増幅回路７よりも低く設定さ
れるような場合には、あえて斯る構成を採るまでもない
。

第２図は共通データ線ＣＤに与えられたデータの増幅作
用を説明するためのタイムチャートである。図に示すタ
イムチャートは、初期状態がハイレベルの共通データ線
ＣＤにロウレベルのデータが供給される場合において、
主増幅回路７の入力端子のレベル変化を示すものである
。ここで、主増幅回路７のロウレベル側への駆動能力が
図に示すレベルＬａ以下で増幅開始可能に設定されてい
るものとする。

先ず、時刻ｔ０において制御信号φｙが動作レベル（ハ
イレベル）にされると、それに基づいてＹアドレスデコ
ーダ回路３から所定のデータ線選択信号が出力される。

例えばそのデータ線選択信号によりＭＯ８ＦＥＴＱ２．
Ｑ３が選択されるとする。そうすると、センスアンプＳ
Ａの増幅作用によってデータ線Ｄ１、Ｄｌ上で相補レベ
ルが確定されているデータが、オン状態のＭＯ８ＦＥＴ
Ｑ２．Ｑ３を介して共通データＭＣＤ、ＣＤに与えられ
る。ＭＯ５ＦＥＴＱ２．Ｑ３は主増幅回路７に近いので
、その供給データは比較的速く主増幅回路７の入力端子
に到達する。すなわち、主増幅回路７の入力端子のレベ
ルは、比較的短時間経過した後の時刻ｔ２において増幅
開始可能なレベルＬａとなる。そして、時刻ｔ４におい
て制御信号φｍａ、がハイレベルにされることによって
主増幅回路７の増幅動作が開始される。

なお、このとき選択されているＭＯ８ＦＥＴＱ２、Ｑ３
は主増幅回路７に近いから、このときのアドレス信号Ａ
ｙｍａはロウレベルである。したがって、この場合には
、時刻ｔ、においで制御信号φｍａ□がハイレベルにさ
れても補助増幅回路９は動作されない。

一方、時刻ｔ、においてＭＯ８ＦＥＴＱ４．Ｑ５が選択
された場合には、センスアンプＳＡの増幅作用によって
データ線Ｄｎ、Ｄｎ上で相補レベルの確定されているデ
ータが、オン状態のＭＯ３ＦＥＴＱ４．Ｑ５を介して共
通データ線ＣＤ、ＣＤに与えられるａＭＯ８ＦＥＴＱ４
．Ｑ５は補助増幅回路９に近いので、このときのアドレ
ス信号Ａｙｍａはハイレベルである。よって、時刻ｔ１
において制御信号φｍａ１がハイレベルにされると、そ
の信号がＭＯ８ＦＥＴＱ１４を通り、補助増幅回路９の
増幅動作が開始される。したがって、ＭＯ８ＦＥＴＱ４
．Ｑ５から主増幅回路７までのデータ伝播距離が長くと
も、共通データ線ＣＤ、ＣＤに与えられたデータはその
伝播速度が加速されて主増幅回路７に到達する。言い換
えるなら、共通データ線に与えられたデータが、その共
通データ線上においてセンスアンプＳＡの増幅作用だけ
でなく補助増幅回路９によっても増幅され、その結果時
刻ｔ３において主増幅回路７の入力レベルが増幅開始可
能なレベルＬａにされる。仮に補助増幅回路９がなけれ
ば、第２図の鎖線で示すように。

時刻ｔ、よりも遅れた時刻ｔ、において主増幅回路７の
入力レベルが増幅開始可能なレベルＬａとされる。した
がって、時刻１．以前の時刻ｔ４において制御信号φｌ
ｌａ、がハイレベルにされることにより主増幅回路７は
その増幅動作が開始される。

このように補助増幅回路９を設けることにより、主増幅
回路７の増幅動作タイミングを早めることができ、もっ
てデータの高速読み出しが可能になる。

また、補助増幅回路９が無い場合と同様なタイミングで
主増幅回路７を動作させる場合、増幅動作タイミングを
早めることができることにより、データの読み出しマー
ジンを向上させることができる。たとえば、時刻１１．
においで制御信号φＩｌａ。

がハイレベルにされるとき、主増幅回路７の入力レベル
は、レベルＬａに対し余裕レベルＬｍ１が確保されてい
る。補助増幅回路９がない場合にこの余裕レベルＬｍ１
が確保されるようなタイミングで主増幅回路７を動作さ
せようとするなら、時刻ｔ６において制御信号φｌｌａ
、をハイレベルにしなければならない。したがって、補
助増幅回路９を有する構成において時刻ｔ６で制御信号
φｌｌａ、をハイレベルにするなら、上記余裕レベルＬ
ｍ１より大きな余裕レベルＬｍ、を得ることができる。

このように補助増幅回路９の有無にかかわらず同じタイ
ミングで主増幅回路７を駆動させる場合を比較するなら
、主増幅回路７の入力レベルは、補助増幅回路９を有す
る方が、主増幅回路７の増幅動作可能なレベルＬａに対
する余裕レベルが大きくなる。したがって、主増幅回路
７にその製造誤差によるレベルＬａの大きなばらつきが
あっても。

読み出しデータに対する正確な増幅動作を保証すること
ができ、ダイナミックＲＡＭ自体の歩留まりの向上にも
寄与することができる。

〔発明の効果〕

以上説明したことから明らかな如く、本願において開示
された発明によれば、以下の効果を得るものである。

（１）共通データ線の所望位置に補助増幅回路を設け、
共通データ線に与えられたデータをその補助増幅回路で
増幅することにより、そのデータが主増幅回路に到達す
る時間を短縮させることができる。

（２）上記効果により、データ線選択素子の選択から主
増幅回路の増幅動作までの時間を短縮させることができ
、もってデータの高速読み出しが可能になる。

（３）上記効果により、データの読み出しマージンを向
上させることができ、ひいては半導体記憶装置自体の歩
留まりの向上に寄与することができる。

以上本発明者によってなされた発明を実施例に基づいて
具体、的に説明したが、その要旨を逸脱しない範囲にお
いて種々変更可能である。

上記実施例の補助増幅回路は差動ＭＯ３ＦＥＴを含むダ
イナミック型の回路構成であったが、これをスタティッ
ク型の回路構成にすることも可能である。また、補助増
幅回路を設ける位置は、上記実施例の如く共通データ線
の端に限定されず、その他所型の位置であってもよい。

〔利用分野〕

以上の説明では主として本発明者によってなされた発明
をその背景となった技術分野である１トランジスタ型ダ
イナミツクメモリセルを含むダイナミックＲＡＭに適用
可能なものについて説明したが、これに限定されるもの
ではなく、２乃至４トランジスタ型ダイナミツクメモリ
セルを含むダイナミックＲＡＭやその他種々の半厚体記
憶装置に広く利用することができる。

【図面の簡単な説明】 第１図は本発明の１実施例であるダイナミックＲＡＭを
示す回路図、 第２図は共通データ線ＣＤに与えられたデータの増幅作
用を説明するためのタイムチャートである。 Ｗ１〜Ｗｎ・・・ワード線、ＤＷ、ＤＷ・・・ダミーワ
ード線、Ｄｌ、Ｄｌ−・・データ線、Ｄｎ、Ｄｎ−デー
タ線、ＣＤ、ＣＤ・・・共通データ線、ＭＣＩ〜ＭＣ６
・・・メモリセル、ＤＣＩ〜ＤＣ４・・・ダミーセル、
Ｑ２〜Ｑ５・・・データ線選択素子、７・・・主増幅回
路。 ９・・・補助増幅回路。 代理人　弁理士　小　川　　勝　男）。 第　　２　　図 ｔう ９’、ｌＸ４；？　　　子−一

Claims (1)

1. 【特許請求の範囲】 １、アドレッシングされたメモリセルからのデータに応
   じたデータがデータ線に設けられたデータ線選択素子を
   介して共通データ線に与えられ、共通データ線に与えら
   れたデータを増幅するための主増幅回路が、その共通デ
   ータ線に設けられたものであって、上記共通データ線の
   所望位置に補助増幅回路が設けられて成ることを特徴と
   する半導体記憶装置。 ２、上記補助増幅回路は、主増幅回路よりも駆動能力が
   低く、その主増幅回路の動作タイミングよりも速いタイ
   ミングで動作されることを特徴とする特許請求の範囲第
   １項記載の半導体記憶装置。 ３、上記補助増幅回路は、主増幅回路よりも補助増幅回
   路に近い方のデータ線選択素子を介してデータが共通デ
   ータ線に与えられるときに動作されるものであることを
   特徴とする特許請求の範囲第１項記載の半導体記憶装置
   。 ４、上記補助増幅回路は、データ線選択素子を選択させ
   るためのアドレス信号に基づいて動作、非動作が制御さ
   れるものであることを特徴とする特許請求の範囲第３項
   記載の半導体記憶装置。