JP2010225258A - 半導体装置及び信号伝送線路の駆動方法 - Google Patents
半導体装置及び信号伝送線路の駆動方法 Download PDFInfo
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Abstract
【解決手段】
メモリセルから読み出されたリードデータを伝達するためのI/OラインMIOと、リードデータに基づいてI/OラインMIOを駆動する複数のドライバ回路MDと、I/OラインMIOに伝達されたリードデータを受け付けるリード回路200と、I/OラインMIOに接続され、I/OラインMIOに伝達されたリードデータを増幅するアシスト回路400とを備える。アシスト回路400は、リード回路200から見て、複数のドライバ回路MDに含まれる所定のドライバ回路よりも遠くに配置されている。これにより、比較的長いI/Oラインを有するメモリにおいても信号レベルを急速に変化させることが可能となる。
【選択図】図5
Description
20 周辺回路領域
100 半導体チップ
100a〜100c 半導体チップの周縁部
101a〜101c パッドエリア
102a〜102c 回路領域
110T,110B 内部配線
120 マルチプレクサ
130 イコライザ
140 ゲート回路
200 リード回路
201〜204 トランジスタ
205 ラッチ回路
211,212 インバータ
221,222 マルチプレクサ
300 プリチャージ回路
301,302 トランジスタ
303 制御回路
400 アシスト回路
401 トランジスタ
402 NOR回路
403 NAND回路
501〜504 トランジスタ
BANK0〜BANK3 メモリバンク
LIO ローカルI/Oライン
MIO メインI/Oライン
MD ドライバ回路
Claims (19)
- メモリセルから読み出されたリードデータを受信するローカルI/Oラインと、
メインI/Oラインと、
前記ローカルI/Oライン上のデータに応答した電位変化が前記メインI/Oライン上に現れるように前記ローカルI/Oライン上の前記データに応答して前記メインI/Oラインを駆動するドライバ回路と、
前記ドライバ回路と独立して設けられ、前記メインI/Oラインに接続されて前記メインI/Oライン上の前記電位変化を増幅するアシスト回路とを備えることを特徴とする半導体装置。 - 前記メインI/Oラインの第1の端部に接続されたデータ受信回路をさらに備え、前記アシスト回路は前記メインI/Oラインの第2の端部に接続されていることを特徴とする請求項1に記載の半導体装置。
- 前記データ受信回路は、前記メインI/Oラインを介して伝達されたデータをラッチするラッチ回路を含んでいることを特徴とする請求項2に記載の半導体装置。
- 前記メインI/Oラインはシングルエンド型のI/Oラインを含むことを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置。
- 前記アシスト回路は前記メインI/Oラインの電位が所定値を超えたことに応答して前記リードデータを増幅することを特徴とする請求項4に記載の半導体装置。
- 前記メインI/Oラインをプリチャージするプリチャージ回路をさらに備え、
前記ドライバ回路は、前記ローカルI/Oラインに伝達された前記リードデータが一方の論理レベルである場合に前記メインI/Oラインをディスチャージし、
前記アシスト回路は、前記ドライバ回路によって前記メインI/Oラインが前記所定値未満の電位にディスチャージされたことに応答して、前記メインI/Oラインをさらにディスチャージすることを特徴とする請求項5に記載の半導体装置。 - 前記アシスト回路は、少なくともライト動作時においては非活性化されることを特徴とする請求項1乃至6のいずれか一項に記載の半導体装置。
- 一方向に並べて配置された複数のメモリバンクと、
前記複数のメモリバンクのうち一方の端部に位置する第1のメモリバンクに沿って配置された第1の周辺回路領域と、
前記複数のメモリバンクのうち他方の端部に位置する第2のメモリバンクに沿って配置された第2の周辺回路領域と、
前記複数のメモリバンクのいずれかから読み出されたリードデータを前記第1の周辺回路領域に伝達するように構成された第1のI/Oラインと、
前記第1の周辺回路領域に配置され、前記第1のI/Oラインに伝達された前記リードデータを受け付けるように構成された第1のリード回路と、
前記第2の周辺回路領域に配置され、前記第1のI/Oラインに伝達された前記リードデータを増幅するように構成された第1のアシスト回路と、を備えることを特徴とする半導体装置。 - 前記複数のメモリバンクのいずれかから読み出されたリードデータを前記第2の周辺回路領域に伝達するように構成された第2のI/Oラインと、
前記第2の周辺回路領域に配置され、前記第2のI/Oラインに伝達された前記リードデータを受け付けるように構成された第2のリード回路と、
前記第1の周辺回路領域に配置され、前記第2のI/Oラインに伝達された前記リードデータを増幅するように構成された第2のアシスト回路と、を備えることを特徴とする請求項8に記載の半導体装置。 - 前記第1の周辺回路領域に配置され、前記第1のI/Oラインを介して読み出された前記リードデータを外部装置に出力するように構成された第1のデータI/Oピンと、
前記第2の周辺回路領域に配置され、前記第2のI/Oラインを介して読み出された前記リードデータを前記外部装置に出力するように構成された第2のデータI/Oピンと、をさらに備えることを特徴とする請求項9に記載の半導体装置。 - メモリセルからローカルI/Oライン上へデータを伝達する工程と、
前記ローカルI/Oライン上への前記データ伝達に応答してメインI/Oラインを駆動する工程と、
ローカルI/OラインからメインI/Oラインへの駆動位置とは異なる前記メインI/Oラインの所定の位置において、前記メインI/Oラインの駆動を補完する工程と、を備えることを特徴とする信号伝送線路の駆動方法。 - 前記駆動する工程と前記補完する工程とは重複して行われることを特徴とする請求項11に記載の信号伝送線路の駆動方法。
- 前記メインI/Oライン上のデータ信号をラッチする工程をさらに含むことを特徴とする請求項11又は12に記載の信号伝送線路の駆動方法。
- 前記補完する工程はメインI/Oラインの電位が所定値に変化したとき行われることを特徴とする請求項11乃至13のいずれか一項に記載の信号伝送線路の駆動方法。
- 前記メインI/Oラインをプリチャージする工程をさらに含み、
前記駆動する工程は前記ローカルI/Oライン上に伝達された前記データが所定の論理レベルであることに応答して前記メインI/Oラインをディスチャージする工程を含み、
前記補完する工程は所定値にディスチャージされた前記メインI/Oラインに応答して前記メインI/Oラインをディスチャージすることを特徴とする請求項11乃至14のいずれか一項に記載の信号伝送線路の駆動方法。 - 信号伝送線路と、
供給されるデータ信号に応答して前記信号伝送線路を第1のレベルから第2のレベルに駆動するドライバ回路と、
前記信号伝送線路の電位の変化に応答して、前記ドライバ回路による駆動と並行して前記信号伝送線路を前記第1のレベルから前記第2のレベルに駆動するアシスト回路と、を備えることを特徴とする半導体装置。 - 前記信号伝送線路を前記第1のレベルにプリチャージするよう機能するプリチャージ回路をさらに備え、前記駆動回路は前記信号伝送線路がプリチャージされた後に前記信号伝送線路を駆動することを特徴とする請求項16に記載の半導体装置。
- 複数のメモリセルをさらに備え、前記メモリセルのうち選択された一つに格納されたデータが前記駆動回路に供給されることを特徴とする請求項16又は17に記載の半導体装置。
- 複数の信号をそれぞれ伝達する複数の信号ラインと、前記信号ラインの一つを選択して選択された前記信号ライン上の信号を前記駆動回路に供給する選択回路と、をさらに備えることを特徴とする請求項16乃至18のいずれか一項に記載の半導体装置。
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Citations (7)
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---|---|---|---|---|
JPS6299988A (ja) * | 1985-10-25 | 1987-05-09 | Hitachi Ltd | 半導体記憶装置 |
JPH0374722A (ja) * | 1989-08-16 | 1991-03-29 | Matsushita Electric Ind Co Ltd | バス回路 |
JPH04195994A (ja) * | 1990-11-28 | 1992-07-15 | Seiko Epson Corp | 半導体記憶装置 |
JPH08138377A (ja) * | 1994-11-08 | 1996-05-31 | Hitachi Ltd | 半導体記憶装置 |
JPH08255479A (ja) * | 1995-03-20 | 1996-10-01 | Fujitsu Ltd | 半導体記憶装置 |
JPH08329685A (ja) * | 1995-06-02 | 1996-12-13 | Nec Corp | 半導体装置 |
JPH11149769A (ja) * | 1997-09-19 | 1999-06-02 | Siemens Ag | ダイナミックランダムアクセスメモリ、半導体メモリ装置、及び半導体メモリ装置のワード線を活性化するための方法 |
-
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Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6299988A (ja) * | 1985-10-25 | 1987-05-09 | Hitachi Ltd | 半導体記憶装置 |
JPH0374722A (ja) * | 1989-08-16 | 1991-03-29 | Matsushita Electric Ind Co Ltd | バス回路 |
JPH04195994A (ja) * | 1990-11-28 | 1992-07-15 | Seiko Epson Corp | 半導体記憶装置 |
JPH08138377A (ja) * | 1994-11-08 | 1996-05-31 | Hitachi Ltd | 半導体記憶装置 |
JPH08255479A (ja) * | 1995-03-20 | 1996-10-01 | Fujitsu Ltd | 半導体記憶装置 |
JPH08329685A (ja) * | 1995-06-02 | 1996-12-13 | Nec Corp | 半導体装置 |
JPH11149769A (ja) * | 1997-09-19 | 1999-06-02 | Siemens Ag | ダイナミックランダムアクセスメモリ、半導体メモリ装置、及び半導体メモリ装置のワード線を活性化するための方法 |
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