JP2010225258A - 半導体装置及び信号伝送線路の駆動方法 - Google Patents

Abstract

【課題】Ｉ／Ｏラインを駆動するドライバ回路の遠近端差に起因するリードデータの信号品質低下を抑制する。
【解決手段】
メモリセルから読み出されたリードデータを伝達するためのＩ／ＯラインＭＩＯと、リードデータに基づいてＩ／ＯラインＭＩＯを駆動する複数のドライバ回路ＭＤと、Ｉ／ＯラインＭＩＯに伝達されたリードデータを受け付けるリード回路２００と、Ｉ／ＯラインＭＩＯに接続され、Ｉ／ＯラインＭＩＯに伝達されたリードデータを増幅するアシスト回路４００とを備える。アシスト回路４００は、リード回路２００から見て、複数のドライバ回路ＭＤに含まれる所定のドライバ回路よりも遠くに配置されている。これにより、比較的長いＩ／Ｏラインを有するメモリにおいても信号レベルを急速に変化させることが可能となる。
【選択図】図５

Description

本発明は信号伝送線路を有する半導体装置に関し、特に、信号伝送線路として長いＩ／Ｏラインを有する半導体装置に関する。本発明はさらにかかる信号伝送線路またはＩ／Ｏラインを駆動する方法に関する。

シンクロナスＤＲＡＭに代表される同期式メモリは、パーソナルコンピュータなどに広く利用されている。同期式メモリは、コントローラより供給されるクロック信号に同期してデータを入出力することから、より高速なクロックを使用することによって、データ転送レートを高めることが可能である。

しかしながら、シンクロナスＤＲＡＭにおいても、ＤＲＡＭコアはあくまでアナログ動作である。すなわち、メモリセルから読み出された極めて微弱な電荷は、センスアンプによって増幅された後、階層的に構築されたＩ／Ｏラインシステムを経由して周辺回路領域へ伝達される。このため、データ転送レートを高めるためには、単にクロックの周波数を高めてメモリスピードを上げるだけでなく、メモリセルから読み出されたリードデータをより速く周辺回路領域に伝達させる必要がある。

階層的に構築されたＩ／Ｏラインとしては、リードデータをメモリセル領域内で伝達するためのローカルＩ／Ｏラインと、リードデータをメモリセル領域から周辺回路領域に伝達するためのメインＩ／Ｏラインが用いられることが一般的である（特許文献１，２参照）。このうち、メインＩ／Ｏラインはしばしばとても長く、数ミリメータのオーダーでかなりの配線長を有し、このためリードデータの伝達に時間がかかるという問題があった。

特開２００３−７０６４号公報 特開２００５−８５２８９号公報

しかも、メインＩ／Ｏラインの配線長が比較的長いと、メインＩ／Ｏラインを駆動するために用いられるドライバ回路の位置によって伝送速度がかなり異なる可能性がある。つまり、メインＩ／Ｏラインに沿った信号伝送時において、信号が出力される位置と信号が入力される位置との関係に応じて、メインＩ／Ｏライン上の信号波形が劣化および／または歪む可能性がある。例をあげると、遠端に位置するドライバ回路によって出力された信号と、近端に位置するドライバ回路によって出力された信号とは、互いに異なる波形となる。伝送距離における差異とＩ／Ｏラインに沿った信号の劣化及びゆがみは、メモリからのリードデータの信号品質の低下をもたらす。

このような問題は、メインＩ／Ｏラインがシングルエンド型のＩ／Ｏラインである場合においてより顕著となる。シングルエンド型のＩ／Ｏラインは、２本の相補型の信号線や導線を用いるディファレンシャル型のＩ／Ｏラインとは異なり、１本の信号線によって構成される。このため、配線本数を少なくすることが可能となるが、シングルエンド型のＩ／Ｏラインは、ディファレンシャル型のＩ／Ｏラインと比べて、より大きな電位変化が必要とされることから、配線長が長くなるにつれて伝送速度の低下がより顕著となってしまう。

本発明は、このような問題を解決すべくなされたものである。

本発明の一側面による半導体装置は、メモリセルから読み出されたリードデータを受信するローカルＩ／Ｏラインと、メインＩ／Ｏラインと、ローカルＩ／Ｏライン上のデータに応答した電位変化がメインＩ／Ｏライン上に現れるようにローカルＩ／Ｏライン上のデータに応答してメインＩ／Ｏラインを駆動するドライバ回路と、ドライバ回路と独立して設けられ、メインＩ／Ｏラインに接続されてメインＩ／Ｏライン上の電位変化を増幅するアシスト回路とを備えることを特徴とする。

本発明の一側面による信号伝送線路の駆動方法は、メモリセルからローカルＩ／Ｏライン上へデータを伝達する工程と、ローカルＩ／Ｏライン上へのデータ伝達に応答してメインＩ／Ｏラインを駆動する工程と、ローカルＩ／ＯラインからメインＩ／Ｏラインへの駆動位置とは異なる前記メインＩ／Ｏラインの所定の位置において、前記メインＩ／Ｏラインの駆動を補完する工程と、を備えることを特徴とする。

本発明の他の側面による半導体装置は、信号伝送線路と、供給されるデータ信号に応答して信号伝送線路を第１のレベルから第２のレベルに駆動するドライバ回路と、信号伝送線路の電位の変化に応答して、ドライバ回路による駆動と並行して信号伝送線路を第１のレベルから第２のレベルに駆動するアシスト回路とを備えることを特徴とする。

このように、本発明による半導体装置は、Ｉ／Ｏラインに伝達されたリードデータを増幅するアシスト回路を備えていることから、Ｉ／Ｏラインの配線長が長い場合であっても、信号レベルを高速にスイングさせることが可能となる。このため、ドライバ回路の遠近端差に起因するリードデータの信号品質低下を効果的に抑制することが可能となる。

好ましい実施形態による半導体記憶装置の半導体チップ上のレイアウトを示す略平面図である。 メモリバンクの一部を拡大して示す図である。 メモリバンクの一部をさらに拡大して示す図である。 メモリマットＭＡＴ、サブワードドライバ領域ＳＷＤＡ及びセンスアンプ領域ＳＡＡの回路構成を示す図である。 クロス領域ＸＡの主要部の構成を示す回路図である。 リード回路２００及びプリチャージ回路３００の回路図である。 制御回路３０３の動作を説明するための真理値表である。 アシスト回路４００の回路図である。 ＮＯＲ回路４０２の回路図である。 本発明の好ましい実施形態による半導体記憶装置のリード時における動作を説明するためのタイミング図である。 （ａ）はメモリの変形例を示す略平面図であり、（ｂ）はメモリの他の変形例を示す略平面図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態による半導体記憶装置の半導体チップ上のレイアウトを示す略平面図である。本実施形態は、本発明をＤＲＡＭに適用した場合の一例であるが、本発明の適用範囲がこれに限定されるものではない。例えば、ここに示される構成が比較的長い長さのＩ／Ｏ配線を有する他の回路列（他のタイプのメモリやロジック回路やプロセッサーなどを含むがこれに限定されるものではない）に使用されてもよい。

図１に示すように、本実施形態による半導体記憶装置は、４つのメモリバンクＢＡＮＫ０〜ＢＡＮＫ３が形成されたメモリセル領域１０と、メモリセル領域１０の周囲に位置する周辺回路領域２０とを含む半導体チップ１００によって構成されている。

周辺回路領域２０には、半導体チップ１００の周縁部１００ａに沿って配置されたパッドエリア１０１ａ及び第１の回路領域１０２ａと、半導体チップ１００の周縁部１００ｂに沿って配置されたパッドエリア１０１ｂ及び第２の回路領域１０２ｂと、半導体チップ１００の周縁部１００ｃに沿って配置されたパッドエリア１０１ｃ及び第３の回路領域１０２ｃとが含まれている。

周縁部１００ａ〜１００ｃのうち、周縁部１００ａ，１００ｂは実質的に互いに平行な周縁部であり、いずれもＸ方向に延在している。（なお、Ｘ及びＹ方向という言葉は参照し易いように使用されているものであり、半導体チップ１００の特定の方向を意味するものではない。）また、周縁部１００ｃは周縁部１００ａ，１００ｂと実質的に直交する周縁部であり、Ｙ方向に延在している。多くのＤＲＡＭにおいては、半導体チップの中央にパッドエリアが設けられているが、データＩ／Ｏピンの数が多い場合（例えば３２ピン）、半導体チップの中央にパッドエリアを配置することが困難となる。このような場合、図１に示すように、半導体チップ１００の周縁部に複数のパッドエリアが設けられる。

パッドエリア１０１ａには半分のデータＩ／Ｏピン（図１に示す例では、ＤＱ０〜ＤＱ１５）が少なくとも配置されており、パッドエリア１０１ｂには残り半分のデータＩ／Ｏピン（図１に示す例では、ＤＱ１６〜ＤＱ３１）が少なくとも配置されている。一方、パッドエリア１０１ｃには、アドレスピン、コマンドピン、クロックピン、電源ピンなど（図示せず）が配置されている。

第１の回路領域１０２ａには、パッドエリア１０１ａに設けられたデータＩ／Ｏピンにリードデータを出力するための出力バッファや、当該データＩ／Ｏピンを介して供給されたライトデータを受け付ける入力レシーバなどが形成されている。同様に、第２の回路領域１０２ｂには、パッドエリア１０１ｂに設けられたデータＩ／Ｏピンにリードデータを出力するための出力バッファや、当該データＩ／Ｏピンを介して供給されたライトデータを受け付ける入力レシーバなどが形成されている。一方、第３の回路領域１０２ｃには、アドレスデコーダ、コマンドデコーダ、ＤＬＬ（Delayed Locked Loop）回路、内部電圧生成回路などの周辺回路が形成されている。

メモリセル領域１０は、第１の回路領域１０２ａと第２の回路領域１０２ｂとの間に配置されている。メモリセル領域１０に形成されたメモリバンクＢＡＮＫ０〜ＢＡＮＫ３は、第１の回路領域１０２ａと第２の回路領域１０２ｂとを結ぶＹ方向に沿って配列されている。

図１に示すように、第１の回路領域１０２ａに設けられた所定の回路と、第２の回路領域１０２ｂに設けられた所定の回路は、メモリバンクＢＡＮＫ０〜ＢＡＮＫ３上に形成されたメインＩ／ＯラインＭＩＯによって接続されている。図１には、メインＩ／ＯラインＭＩＯを１本だけ表示しているが、そのデバイスによって用いられるワードサイズまたはワード幅に応じて実際には多数のメインＩ／ＯラインＭＩＯが平行に設けられていることは言うまでもない。

このように、メインＩ／ＯラインＭＩＯは、半導体チップ１００の周縁部１００ａに隣接または近接して配置された第１の回路領域１０２ａと、半導体チップ１００の周縁部１００ｂに隣接または近接して配置された第２の回路領域１０２ｂとを結んでいることから、その配線長が非常に長い。具体的には、半導体チップ１００のＹ方向における一辺の長さとほぼ同じ長さを有している。例えば、およそ数ミリメーターから数十ミリメーターである。このため寄生容量が大きいばかりでなく、遠近端差によってメインＩ／ＯラインＭＩＯ上のリードデータの信号品質が劣化しやすい。このような問題は、後述するアシスト回路によって効果的に軽減される。

図２は、メモリバンクの一部を拡大して示す図である。

図２に示すように、各メモリバンクはマトリクス状に配置された多数または複数のメモリマットＭＡＴを有している。メモリマットＭＡＴとは、サブワード線及びビット線が延在する範囲である。Ｘ方向に隣り合う２つのメモリマットＭＡＴ間には、それぞれサブワードドライバ領域ＳＷＤＡが設けられている。一方、Ｙ方向に隣り合う２つのメモリマットＭＡＴ間には、センスアンプ領域ＳＡＡが設けられている。

また、Ｙ方向に延在するサブワードドライバ領域ＳＷＤＡの列と、Ｘ方向に延在するセンスアンプ領域ＳＡＡの列とが交差する部分には、クロス領域ＸＡが設けられている。図２において、クロス領域ＸＡにはハッチングを施してある。後述するように、クロス領域ＸＡにはメインＩ／ＯラインＭＩＯを駆動するドライバ回路などが配置される。

図３は、メモリバンクの一部をさらに拡大して示す図である。

図３に示すように、Ｘ方向に延在するセンスアンプ領域ＳＡＡの列上には、ローカルＩ／ＯラインＬＩＯが形成されている。また、Ｙ方向に延在するサブワードドライバ領域ＳＷＤＡの列上には、メインＩ／ＯラインＭＩＯが形成されている。ローカルＩ／ＯラインＬＩＯ及びメインＩ／ＯラインＭＩＯは、階層的に構築されたＩ／Ｏラインである。ローカルＩ／ＯラインＬＩＯは、メモリセルに格納され及びメモリセルから読み出されたリードデータをメモリセル領域１０内で伝達するために用いられ、メインＩ／Ｏラインは、リードデータをメモリセル領域１０から周辺回路領域２０に伝達するために用いられる。つまり、センスアンプによって増幅されたリードデータは、まずローカルＩ／ＯラインＬＩＯに伝達され、そこからさらにメインＩ／ＯラインＭＩＯに伝達される。図１に示したとおり、メインＩ／ＯラインＭＩＯは回路領域１０２ａ，１０２ｂに接続されており、メインＩ／ＯラインＭＩＯを介して伝達されたリードデータは、最終的にデータＩ／Ｏピンから外部、例えば外部バスや外付けデバイスに出力される。

後述するように、ローカルＩ／ＯラインＬＩＯは一対の配線または導線を用いてリードデータを伝送するディファレンシャル型のＩ／Ｏラインである。これに対し、メインＩ／ＯラインＭＩＯは、１本の配線または導線を用いてリードデータを伝送するシングルエンド型のＩ／Ｏラインである。メインＩ／ＯラインＭＩＯをシングルエンド型としているのは、同時に入出力するデータのビット数（すなわちデータ幅）が多くなると、必要となるメインＩ／ＯラインＭＩＯの本数も増大することから、必要となる本数内においてこの増加を最小限にするためである。

図４は、メモリマットＭＡＴ、サブワードドライバ領域ＳＷＤＡ及びセンスアンプ領域ＳＡＡの回路構成を示す図である。

図４に示すように、サブワードドライバ領域ＳＷＤＡには、多数のサブワードドライバＳＷＤ０，ＳＷＤ１・・・が設けられている。これらサブワードドライバＳＷＤ０，ＳＷＤ１・・・は、ロウアドレスに基づいて、それぞれ対応するサブワード線ＷＬ０，ＷＬ１・・・を駆動する。すなわち、ロウアドレスが適切なサブワード線を選択するために用いられる。

また、センスアンプ領域ＳＡＡには、多数のセンスアンプＳＡ０，ＳＡ１・・・及びカラムスイッチＹＳＷ０，ＹＳＷ１・・・が設けられている。これらセンスアンプＳＡ０，ＳＡ１・・・は、対応するビット線対（例えば、ビット線ＢＬ０Ｔ，ＢＬ０Ｂからなる対）に接続されており、これらビット線対に生じている電位差を増幅する。カラムスイッチＹＳＷ０，ＹＳＷ１・・・は、対応するセンスアンプとローカルＩ／ＯラインＬＩＯとの間に設けられており、対応するカラム選択信号ＹＳＥＬに基づいてオンする。例えば、カラムスイッチＹＳＷ０は、センスアンプＳＡ０とローカルＩ／ＯラインＬＩＯＴ０，ＬＩＯＢ０との間に接続されており、カラム選択信号ＹＳＥＬが活性化する（すなわちハイレベルになる）と両者を接続する。カラム選択信号ＹＳＥＬは、カラムアドレスに基づいて活性化する。

図４に示す例では、同じカラム選択信号ＹＳＥＬによって同じメモリマットＭＡＴ内の４つのカラムスイッチＹＳＷ０〜ＹＳＷ３がオンするよう構成されているが、本発明がこれに限定されるものではない。また、図４に示す例では、同じメモリマットＭＡＴにて使用されるカラムスイッチのうち、偶数番目のカラムスイッチＹＳＷ０，ＹＳＷ２・・・についてはメモリマットＭＡＴからみて一方（図４においては上方）の側に位置するセンスアンプ領域ＳＡＡに配置され、奇数番目のカラムスイッチＹＳＷ１，ＹＳＷ３・・・についてはメモリマットＭＡＴからみて他方（反対側）（図４においては下方）の側に位置するセンスアンプ領域ＳＡＡに配置されているが、本発明がこのような構成に限定されるものではない。本実施形態においては、同時に選択され、カラムスイッチＹＳＷ０〜ＹＳＷ３を通過したリードデータは、それぞれＬＩＯＴ０，ＬＩＯＢ０からなる信号線対、ＬＩＯＴ１，ＬＩＯＢ１からなる信号線対、ＬＩＯＴ２，ＬＩＯＢ２からなる信号線対、ＬＩＯＴ３，ＬＩＯＢ３からなる信号線対を介して伝送される。

図４に示すように、メモリマットＭＡＴ内においては、ワード線とビット線との交点にメモリセルＭＣが配置されている。メモリセルＭＣは、対応するビット線とプレート（グランド又はリターンパス）配線との間にメモリセルトランジスタＴＲとメモリセルデータストレージキャパシタＣが直列接続された構成を有している。メモリセルトランジスタＴＲはＮチャンネル型のＭＯＳトランジスタからなり、そのゲート電極は対応するワード線に接続されている。

図５は、クロス領域ＸＡの主要部の構成を示す回路図である。

図５に示すように、一つのクロス領域ＸＡには、マルチプレクサ１２０と、一対の内部配線１１０Ｔ，１１０Ｂをイコライズするイコライザ１３０と、一対の内部配線１１０Ｔ，１１０Ｂの電位差を受けるデータアンプＤＡ０と、データアンプＤＡ０の出力ＭＤｉｎを受けるドライバ回路ＭＤ０とが含まれている。

マルチプレクサ１２０は、一対の内部配線１１０Ｔ，１１０ＢをいずれかのローカルＩ／ＯラインＬＩＯに接続するスイッチング回路である。例えば、データアンプＤＡ０及びドライバ回路ＭＤ０が設けられたクロス領域ＸＡにおいては、ローカルＩ／ＯラインＬＩＯＴ０，ＬＩＯＢ０及びローカルＩ／ＯラインＬＩＯＴ２，ＬＩＯＢ２のいずれかを、一対の内部配線１１０Ｔ，１１０Ｂに接続する。その選択は、カラムアドレスに基づき、応答して行われる。

イコライザ１３０は、３つのＰチャンネル型ＭＯＳトランジスタによって構成されており、イコライズ信号ＥＱが活性化すると（ローレベルに変化すると）、一対の内部配線１１０Ｔ，１１０Ｂを同電位にイコライズする。

データアンプＤＡ０は、イネーブル信号ＤＡＥ０がハイレベルになると活性化するアンプである。また、イネーブル信号ＤＡＥ０がハイレベルになると、データアンプＤＡ０の入力端とイコライザ１３０との間はゲート回路１４０によって切断され、これにより、一対の内部配線１１０Ｔ，１１０Ｂは次のイコライズ動作を実行することができる。図５に示すように、ゲート回路１４０は、Ｐチャンネル型ＭＯＳトランジスタによって構成されている。一方、イネーブル信号ＤＡＥ０がローレベルである場合には、ゲート回路１４０がオンするとともに、データアンプＤＡ０への電源供給が中断される。これにより、データアンプＤＡ０の出力ＭＤｉｎはローレベルに保持される。

ドライバ回路ＭＤ０は、Ｎチャンネル型ＭＯＳトランジスタによって構成されており、そのゲート電極にはデータアンプＤＡ０の出力信号ＭＤｉｎが供給される。また、ドライバ回路ＭＤ０を構成するトランジスタのソースは所定の電源電位（例えば接地電位）に接続され、ドレインはメインＩ／ＯラインＭＩＯ０に接続されている。かかる構成により、ドライバ回路ＭＤ０は、データアンプＤＡ０の出力ＭＤｉｎがハイレベルであればメインＩ／ＯラインＭＩＯを放電し、データアンプＤＡ０の出力ＭＤｉｎがローレベルであればメインＩ／ＯラインＭＩＯに対して何らの影響も及ぼさない。

上述した回路は所定のクロス領域ＸＡごとに形成されており、それぞれ対応するメインＩ／ＯラインＭＩＯ０，ＭＩＯ１・・・を駆動する。上述の通り、メインＩ／ＯラインＭＩＯはメモリバンクＢＡＮＫ０〜ＢＡＮＫ３を横断し、またがるように設けられており、１本のメインＩ／ＯラインＭＩＯは、これら４つのメモリバンクＢＡＮＫ０〜ＢＡＮＫ３にて共用される。メインＩ／ＯラインＭＩＯの一端は第１の回路領域１０２ａに接続され、他端は第２の回路領域１０２ｂに接続されている。

図５に示すように、これら複数のメインＩ／Ｏラインのうち、メインＩ／ＯラインＭＩＯ０については、一端が第１の回路領域１０２ａ内のリード回路２００及びプリチャージ回路３００に接続され、他端が第２の回路領域１０２ｂ内のアシスト回路４００に接続されている。逆に、メインＩ／ＯラインＭＩＯ１については、一端が第２の回路領域１０２ｂ内のリード回路２００及びプリチャージ回路３００に接続され、他端が第１の回路領域１０２ａ内のアシスト回路４００に接続されている。

リード回路２００は、メインＩ／ＯラインＭＩＯ上のリードデータを受け付ける回路である。したがって、メインＩ／ＯラインＭＩＯ０においては、メモリバンクＢＡＮＫ０が遠端側（すなわち、図４の下部に描かれた対応するリード回路２００から一番遠い位置）、メモリバンクＢＡＮＫ３が近端側（すなわち、リード回路２００に一番近い位置）となる。逆に、メインＩ／ＯラインＭＩＯ１においては、メモリバンクＢＡＮＫ３が遠端側（すなわち、対応するリード回路２００から一番遠い位置）、メモリバンクＢＡＮＫ０が近端側（すなわち、対応するリード回路２００に一番近い位置）となる。リード回路２００の回路構成については後述する。

プリチャージ回路３００は、ドライバ回路ＭＤ０によって放電されたメインＩ／ＯラインＭＩＯを再度プリチャージするための回路である。また、プリチャージ回路３００は、ライト動作時においてライトデータをメインＩ／ＯラインＭＩＯに供給する役割も果たす。プリチャージ回路３００の回路構成についても後述する。

アシスト回路４００は、メインＩ／ＯラインＭＩＯ上のリードデータを増幅するための回路であり、Ｉ／Ｏラインの電気的な遠近端差に起因するリードデータの信号品質低下を最小限にする役割を果たす。図５に示すように、アシスト回路４００は、メインＩ／ＯラインＭＩＯの端部のうち、対応するリード回路２００とは反対側の端部、つまり最も遠端に接続されている。

アシスト回路４００が設けられていない場合、近く又は近端側に接続されたドライバ回路によってメインＩ／ＯラインＭＩＯが放電された場合と、遠く又は遠端側に接続されたドライバ回路によってメインＩ／ＯラインＭＩＯが放電された場合とでは、リード回路２００に供給されるリードデータの波形が大きく異なってしまう。つまり、メインＩ／ＯラインＭＩＯを放電するドライバ回路がリード回路２００から遠いほど、安定したリードデータがリード回路２００に受け付けられるまでに時間がかかってしまう。

しかしながら、本実施形態では、メインＩ／ＯラインＭＩＯの遠端にアシスト回路４００を接続していることから、メインＩ／ＯラインＭＩＯの遠端ほどアシスト回路４００による増幅が高速に行われ、結果的に遠近端差が大きく緩和される。アシスト回路４００の回路構成についても後述する。

図６は、リード回路２００及びプリチャージ回路３００の回路図である。

図６に示すように、２本のメインＩ／ＯラインＭＩＯ０，ＭＩＯ１は、インバータ２１１，２１２及びマルチプレクサ２２１，２２２を介して１つのリード回路２００に接続されている。マルチプレクサ２２１，２２２の選択は、カラムアドレスに基づいて行われる。リード回路２００は、直列接続されたトランジスタ２０１〜２０４と、トランジスタ２０２とトランジスタ２０３の接続点Ａの論理レベルをラッチするラッチ回路２０５とを備えている。トランジスタ２０１，２０２はいずれもＰチャンネル型ＭＯＳトランジスタであり、トランジスタ２０３，２０４はいずれもＮチャンネル型ＭＯＳトランジスタである。

トランジスタ２０２，２０３のゲート電極には、イネーブル信号ＣＲＤＡＥ及びその反転信号（すなわち、その相補信号）がそれぞれ供給されている。これにより、イネーブル信号ＣＲＤＡＥがローレベルとなるとトランジスタ２０２，２０３はいずれもオンし、接続点Ａの電位はメインＩ／ＯラインＭＩＯ０又はＭＩＯ１の論理レベルによって決まる。例えば、マルチプレクサ２２１，２２２がメインＩ／ＯラインＭＩＯ０を選択している場合、メインＩ／ＯラインＭＩＯ上のリードデータがハイレベルであれば、トランジスタ２０１，２０４のゲート電極にはいずれもローレベルが印加されるため、接続点Ａはハイレベルとなる。逆に、メインＩ／ＯラインＭＩＯ上のリードデータがローレベルであれば、トランジスタ２０１，２０４のゲート電極にはいずれもハイレベルが印加されるため、接続点Ａはローレベルとなる。

接続点Ａの論理レベルは、ラッチ回路２０５にラッチされる。ラッチ回路２０５にラッチされたリードデータは、図示しないリードライトバスなどを経由して、パッドエリア１００ａ又は１００ｂに設けられたデータＩ／Ｏピンから出力される。ラッチ回路２０５のラッチ内容は、少なくともイネーブル信号ＣＲＤＡＥがハイレベルである期間において保持される。

一方、プリチャージ回路３００は、直列接続されたトランジスタ３０１，３０２と、これらトランジスタ３０１，３０２を制御する制御回路３０３によって構成されている。図６に示すように、トランジスタ３０１はＰチャンネル型ＭＯＳトランジスタであり、トランジスタ３０２はＮチャンネル型ＭＯＳトランジスタである。トランジスタ３０１，３０２の接続点Ｂは、対応するメインＩ／ＯラインＭＩＯに接続されている。

制御回路３０３は、ライト信号ＷＲＩＴ、プリチャージ信号ＰＲＥ及びライトデータＤＡＴＡを受け、これら信号の組み合わせによってトランジスタ３０１，３０２のオン／オフを制御する。ライト信号ＷＲＩＴはライト動作時においてハイレベルに活性化する信号であり、プリチャージ信号ＰＲＥはメインＩ／ＯラインＭＩＯのプリチャージ動作時においてハイレベルに活性化する信号である。

図７は、制御回路３０３の動作を説明するための真理値表（論理表）である。

図７に示すケース＃１はメモリセルにハイレベルのデータを書き込む場合を示しており、トランジスタ３０１がオン、トランジスタ３０２がオフとなる。これにより、メインＩ／ＯラインＭＩＯはトランジスタ３０１を介してハイレベルに駆動される。また、ケース＃２はメモリセルにローレベルのデータを書き込む場合を示しており、トランジスタ３０１がオフ、トランジスタ３０２がオンとなる。これにより、メインＩ／ＯラインＭＩＯはトランジスタ３０２を介してローレベルに駆動される。ケース＃３はメインＩ／ＯラインＭＩＯをプリチャージする場合を示しており、トランジスタ３０１がオン、トランジスタ３０２がオフとなる。これにより、メインＩ／ＯラインＭＩＯはトランジスタ３０２を介してプリチャージされる。ケース＃４はリード回路２００によるリード動作を行う場合を示しており、トランジスタ３０１，３０２はいずれもオフとなる。これにより、メインＩ／ＯラインＭＩＯはプリチャージ回路３００から切り離される。

図８は、アシスト回路４００の回路図である。

図８に示すように、アシスト回路４００は、ドレインがメインＩ／ＯラインＭＩＯの端部に接続され、ソースが所定の電源電位（例えば接地電位）に接続されたＮチャンネル型ＭＯＳトランジスタ４０１と、アシストイネーブル信号ＡＥ及びメインＩ／ＯラインＭＩＯ上のリードデータを受けてディスチャージ信号ＤＩＳを生成し、これをトランジスタ４０１のゲート電極に供給するＮＯＲ回路４０２とを有している。

アシストイネーブル信号ＡＥは、ＮＡＮＤ回路４０３の出力信号である。図８に示すように、ＮＡＮＤ回路４０３には、ライト信号ＷＲＩＴの反転信号及びプリチャージ信号ＰＲＥの反転信号が供給されている。このため、ライト信号ＷＲＩＴ及びプリチャージ信号ＰＲＥがいずれもローレベルになると、アシストイネーブル信号ＡＥはローレベルに活性化される。図７を用いて説明したように、この状態は、ライト信号ＷＲＩＴ及びプリチャージ信号ＰＲＥがいずれもローレベルとなるようにリード回路２００によって行われるリード動作に対応する（ケース＃４）。

アシストイネーブル信号ＡＥがローレベルに活性化されると、ＮＯＲ回路４０２は、メインＩ／ＯラインＭＩＯの電位が所定のしきい値よりも低い電位に低下したことに応答して、ディスチャージ信号ＤＩＳをハイレベルとし、トランジスタ４０１をオンさせる。これにより、メインＩ／ＯラインＭＩＯはさらにディスチャージされる。ここで「所定のしきい値」とは、ＮＯＲ回路４０２を構成するトランジスタのしきい値によって決まる。つまり、ＮＯＲ回路４０２は図９に示す回路構成を有しており、このうち、トランジスタ５０１，５０３のしきい値が上記所定のしきい値となる。他のトランジスタ５０２，５０４のゲートにはアシストイネーブル信号ＡＥが供給されている。図９に示すように、トランジスタ５０１，５０２はＰチャンネル型ＭＯＳトランジスタであり、トランジスタ５０３，５０４はＮチャンネル型ＭＯＳトランジスタである。

このように、アシストイネーブル信号ＡＥがローレベルである場合、メインＩ／ＯラインＭＩＯの電位がトランジスタ５０１，５０３のしきい値未満に低下すると、メインＩ／ＯラインＭＩＯに伝達されたリードデータが増幅される。

これに対し、ライト動作時（ケース＃１，＃２）や、プリチャージ動作時（ケース＃３）においては、ライト信号ＷＲＩＴ及びプリチャージ信号ＰＲＥのいずれか一方がハイレベルである。このため、アシストイネーブル信号ＡＥはハイレベルとなり、ＮＯＲ回路４０２の出力であるディスチャージ信号ＤＩＳはローレベルに固定される。その結果、トランジスタ４０１は非導通状態に保たれる（すなわち、オフする）。このように、ライト動作時やプリチャージ動作時においてはアシスト回路４００が非活性化され、メインＩ／ＯラインＭＩＯに対して何らの影響も及ぼさない。

以上が本実施形態による半導体記憶装置の構成である。このように、本実施形態による半導体記憶装置は、メインＩ／ＯラインＭＩＯの遠端にアシスト回路４００を接続していることから、メインＩ／ＯラインＭＩＯのディスチャージを高速に行うことが可能となる。ここで、メインＩ／ＯラインＭＩＯのディスチャージを高速に行う方法としては、ドライバ回路ＭＤを大型化する方法も考えられる。しかしながら、ドライバ回路ＭＤはメモリセル領域１０内の多数のクロス領域ＸＡのそれぞれに配置されることから、一つ一つのドライバ回路ＭＤを大型化するとチップサイズが非常に大きくなってしまい、そのＩ／Ｏラインディスチャージ速度が増大してしまう。これに対し、本実施形態では、個々のドライバ回路ＭＤを大型化するのではなく、周辺回路領域２０にアシスト回路４００を設けるだけでＩ／Ｏラインを有するデバイスにおけるＩ／Ｏライン信号伝播遅延を軽減するのに足りることから、チップサイズへの影響は極めて軽微である。

しかも、ドライバ回路ＭＤのみによってメインＩ／ＯラインＭＩＯをディスチャージする場合には、メインＩ／ＯラインＭＩＯの電位をグランドレベルまで低下させることは困難である。これに対し、本実施形態ではアシスト回路４００の動作によって、メインＩ／ＯラインＭＩＯの電位をグランドレベルまで速やかに低下させることが可能となる。このため、メインＩ／ＯラインＭＩＯに接続されたリード回路２００は、十分なラッチマージンをもってリードデータをラッチすることが可能となる。

次に、本実施形態による半導体記憶装置の動作について、タイミング図を参照しながら説明する。

図１０は、本実施形態による半導体記憶装置のリード時における動作を説明するためのタイミング図である。

まず、時刻ｔ１において内部リードコマンドＲＤが活性化すると、選択されたメモリバンクは、ロウアドレスに基づいたリード動作を開始する。そして、時刻ｔ２にプリチャージ信号ＰＲＥがハイレベルに活性化される。図１０には示されていないが、リード動作時においては、ライト信号ＷＲＩＴはローレベルに保たれている。これにより、図６に示したトランジスタ３０１がオンすることから、メインＩ／ＯラインＭＩＯのプリチャージが行われる。この間、イコライズ信号ＥＱはローレベルに保たれており、このため、図５に示した一対の内部配線１１０Ｔ，１１０Ｂは、同電位にイコライズされている。

ロウアドレスに基づいたリード動作及びメインＩ／ＯラインＭＩＯのプリチャージが完了すると、時刻ｔ３においてイコライズ信号ＥＱをハイレベルに非活性化させ、さらに、時刻ｔ４において所定のカラム選択信号ＹＳＥＬを活性化させる。いずれのカラム選択信号ＹＳＥＬを活性化させるかは、カラムアドレスに基づいて選択される。これにより、図４に示したローカルＩ／ＯラインＬＩＯＴ０，ＬＩＯＢ０は所定のセンスアンプＳＡによって駆動され、両者の電位差が徐々に広がる。

ローカルＩ／ＯラインＬＩＯＴ０，ＬＩＯＢ０の電位差が十分に広がった後（すなわち、両ラインをわたって十分な電位差がある）、時刻ｔ５においてイネーブル信号ＤＡＥ０をハイレベルに活性化させる。これにより、データアンプＤＡ０への入力信号Ｄ０／Ｄ０Ｂに電位差が生じ、データアンプＤＡ０の出力信号ＭＤｉｎが変化して時刻ｔ５においてドライバ回路ＭＤ０がオンする（又はオフ状態を維持する）。ドライバ回路ＭＤ０がオンするかオフ状態を維持するかは、リードデータの論理レベルによって決まる。

ドライバ回路ＭＤ０がオンすると、プリチャージされているメインＩ／ＯラインＭＩＯ０がドライバ回路ＭＤ０を介してディスチャージされ、その電位が低下する。そして、メインＩ／ＯラインＭＩＯ０の電位が所定のしきい値未満に低下すると、図８に示したアシスト回路４００内のトランジスタ４０１がオンし、メインＩ／ＯラインＭＩＯ０のディスチャージが加速される。これにより、メインＩ／ＯラインＭＩＯ０は速やかにディスチャージされる。

その後は、図１０に示されていないが、イネーブル信号ＣＲＤＡＥがローレベルに活性化し、これにより、リード回路２００内のラッチ回路２０５にリードデータがラッチされる。

このように、本実施形態では、メインＩ／ＯラインＭＩＯ０がドライバ回路ＭＤ０によってディスチャージされると、アシスト回路４００によってディスチャージがアシストされることから、メインＩ／ＯラインＭＩＯ０を高速にディスチャージすることが可能となる。このため、リード回路２００から見てドライバ回路ＭＤ０が遠端側に位置しているこのような場合であっても、リード回路２００に現れるリードデータを高速に確定させることが可能となる。

図１０には、アシスト回路４００を削除した場合の波形も破線で表示してある。図１０の破線で示すように、アシスト回路４００が存在しない場合には、メインＩ／ＯラインＭＩＯはドライバ回路ＭＤ０のみによってディスチャージされることから電位の低下が遅く、リードデータの確定が遅くなってしまう。このような問題は、リード回路２００から見てドライバ回路ＭＤ０が遠端側に位置している場合において顕著となる。

これに対し、本実施形態による半導体記憶装置では、リード回路２００から見て遠端側にアシスト回路４００を設けていることから、上述した効果を得ることが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施形態では、メインＩ／ＯラインＭＩＯの遠端に１個のアシスト回路４００を接続しているが、アシスト回路の接続位置がこれに限定されるものではなく、リード回路２００から見て、複数のドライバ回路に含まれる所定のドライバ回路よりも遠くに配置されていれば足りる。また、１本のメインＩ／ＯラインＭＩＯに接続するアシスト回路の個数も限定されない。したがって、図１１（ａ）に示すように、隣接するメモリバンク間に複数のアシスト回路４００を配置しても構わないし、図１１（ｂ）に示すように、各メモリバンク内にアシスト回路４００を配置しても構わない。但し、遠近端差を緩和するためには、上記実施形態のように、メインＩ／ＯラインＭＩＯの遠端にアシスト回路４００を接続することが最も効果的である。

また、上記実施形態では、周辺回路領域２０が半導体チップ１００の周縁部にレイアウトされている場合を例に説明したが、本発明による半導体記憶装置のレイアウトがこれに限定されるものではない。したがって、多くのＤＲＡＭのように、周辺回路領域を半導体チップの中央部に配置する場合であっても本発明の適用が可能である。但し、上記実施形態のように、半導体チップ１００の周縁部に周辺回路領域が配置されたレイアウトの場合、メインＩ／ＯラインＭＩＯの配線長が非常に長くなることから、本発明はこのようなレイアウトの半導体記憶装置への適用が最も効果的である。

さらに、上記実施形態では、階層的に構築されたＩ／Ｏラインのうち、メモリセル領域と周辺回路領域とを接続するメインＩ／Ｏラインにアシスト回路４００を接続しているが、本発明がこれに限定されるものではない。したがって、Ｉ／Ｏラインが階層的に構築されていることは必須でなく、また、どのようなＩ／Ｏラインにアシスト回路を接続するかも問わない。但し、上述の通り、メモリセル領域と周辺回路領域とを接続するメインＩ／Ｏラインはその配線長が特に長いことから、このようなＩ／Ｏラインにアシスト回路を接続することが最も効果的かつ有利である。

さらに、アシスト回路を接続するＩ／Ｏラインがシングルエンド型のＩ／Ｏラインに限定されるものではなく、ディファレンシャル型のＩ／Ｏラインにアシスト回路を接続しても構わない。但し、シングルエンド型のＩ／Ｏラインは、ディファレンシャル型のＩ／Ｏラインと比べて大きな信号振幅が必要であることから、上記実施形態のようにシングルエンド型のＩ／Ｏラインにアシスト回路を接続することが特に効果的である。

１０ メモリセル領域
２０ 周辺回路領域
１００ 半導体チップ
１００ａ〜１００ｃ 半導体チップの周縁部
１０１ａ〜１０１ｃ パッドエリア
１０２ａ〜１０２ｃ 回路領域
１１０Ｔ，１１０Ｂ 内部配線
１２０ マルチプレクサ
１３０ イコライザ
１４０ ゲート回路
２００ リード回路
２０１〜２０４ トランジスタ
２０５ ラッチ回路
２１１，２１２ インバータ
２２１，２２２ マルチプレクサ
３００ プリチャージ回路
３０１，３０２ トランジスタ
３０３ 制御回路
４００ アシスト回路
４０１ トランジスタ
４０２ ＮＯＲ回路
４０３ ＮＡＮＤ回路
５０１〜５０４ トランジスタ
ＢＡＮＫ０〜ＢＡＮＫ３ メモリバンク
ＬＩＯ ローカルＩ／Ｏライン
ＭＩＯ メインＩ／Ｏライン
ＭＤ ドライバ回路

Claims (19)

1. メモリセルから読み出されたリードデータを受信するローカルＩ／Ｏラインと、
   メインＩ／Ｏラインと、
   前記ローカルＩ／Ｏライン上のデータに応答した電位変化が前記メインＩ／Ｏライン上に現れるように前記ローカルＩ／Ｏライン上の前記データに応答して前記メインＩ／Ｏラインを駆動するドライバ回路と、
   前記ドライバ回路と独立して設けられ、前記メインＩ／Ｏラインに接続されて前記メインＩ／Ｏライン上の前記電位変化を増幅するアシスト回路とを備えることを特徴とする半導体装置。
2. 前記メインＩ／Ｏラインの第１の端部に接続されたデータ受信回路をさらに備え、前記アシスト回路は前記メインＩ／Ｏラインの第２の端部に接続されていることを特徴とする請求項１に記載の半導体装置。
3. 前記データ受信回路は、前記メインＩ／Ｏラインを介して伝達されたデータをラッチするラッチ回路を含んでいることを特徴とする請求項２に記載の半導体装置。
4. 前記メインＩ／Ｏラインはシングルエンド型のＩ／Ｏラインを含むことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
5. 前記アシスト回路は前記メインＩ／Ｏラインの電位が所定値を超えたことに応答して前記リードデータを増幅することを特徴とする請求項４に記載の半導体装置。
6. 前記メインＩ／Ｏラインをプリチャージするプリチャージ回路をさらに備え、
   前記ドライバ回路は、前記ローカルＩ／Ｏラインに伝達された前記リードデータが一方の論理レベルである場合に前記メインＩ／Ｏラインをディスチャージし、
   前記アシスト回路は、前記ドライバ回路によって前記メインＩ／Ｏラインが前記所定値未満の電位にディスチャージされたことに応答して、前記メインＩ／Ｏラインをさらにディスチャージすることを特徴とする請求項５に記載の半導体装置。
7. 前記アシスト回路は、少なくともライト動作時においては非活性化されることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
8. 一方向に並べて配置された複数のメモリバンクと、
   前記複数のメモリバンクのうち一方の端部に位置する第１のメモリバンクに沿って配置された第１の周辺回路領域と、
   前記複数のメモリバンクのうち他方の端部に位置する第２のメモリバンクに沿って配置された第２の周辺回路領域と、
   前記複数のメモリバンクのいずれかから読み出されたリードデータを前記第１の周辺回路領域に伝達するように構成された第１のＩ／Ｏラインと、
   前記第１の周辺回路領域に配置され、前記第１のＩ／Ｏラインに伝達された前記リードデータを受け付けるように構成された第１のリード回路と、
   前記第２の周辺回路領域に配置され、前記第１のＩ／Ｏラインに伝達された前記リードデータを増幅するように構成された第１のアシスト回路と、を備えることを特徴とする半導体装置。
9. 前記複数のメモリバンクのいずれかから読み出されたリードデータを前記第２の周辺回路領域に伝達するように構成された第２のＩ／Ｏラインと、
   前記第２の周辺回路領域に配置され、前記第２のＩ／Ｏラインに伝達された前記リードデータを受け付けるように構成された第２のリード回路と、
   前記第１の周辺回路領域に配置され、前記第２のＩ／Ｏラインに伝達された前記リードデータを増幅するように構成された第２のアシスト回路と、を備えることを特徴とする請求項８に記載の半導体装置。
10. 前記第１の周辺回路領域に配置され、前記第１のＩ／Ｏラインを介して読み出された前記リードデータを外部装置に出力するように構成された第１のデータＩ／Ｏピンと、
    前記第２の周辺回路領域に配置され、前記第２のＩ／Ｏラインを介して読み出された前記リードデータを前記外部装置に出力するように構成された第２のデータＩ／Ｏピンと、をさらに備えることを特徴とする請求項９に記載の半導体装置。
11. メモリセルからローカルＩ／Ｏライン上へデータを伝達する工程と、
    前記ローカルＩ／Ｏライン上への前記データ伝達に応答してメインＩ／Ｏラインを駆動する工程と、
    ローカルＩ／ＯラインからメインＩ／Ｏラインへの駆動位置とは異なる前記メインＩ／Ｏラインの所定の位置において、前記メインＩ／Ｏラインの駆動を補完する工程と、を備えることを特徴とする信号伝送線路の駆動方法。
12. 前記駆動する工程と前記補完する工程とは重複して行われることを特徴とする請求項１１に記載の信号伝送線路の駆動方法。
13. 前記メインＩ／Ｏライン上のデータ信号をラッチする工程をさらに含むことを特徴とする請求項１１又は１２に記載の信号伝送線路の駆動方法。
14. 前記補完する工程はメインＩ／Ｏラインの電位が所定値に変化したとき行われることを特徴とする請求項１１乃至１３のいずれか一項に記載の信号伝送線路の駆動方法。
15. 前記メインＩ／Ｏラインをプリチャージする工程をさらに含み、
    前記駆動する工程は前記ローカルＩ／Ｏライン上に伝達された前記データが所定の論理レベルであることに応答して前記メインＩ／Ｏラインをディスチャージする工程を含み、
    前記補完する工程は所定値にディスチャージされた前記メインＩ／Ｏラインに応答して前記メインＩ／Ｏラインをディスチャージすることを特徴とする請求項１１乃至１４のいずれか一項に記載の信号伝送線路の駆動方法。
16. 信号伝送線路と、
    供給されるデータ信号に応答して前記信号伝送線路を第１のレベルから第２のレベルに駆動するドライバ回路と、
    前記信号伝送線路の電位の変化に応答して、前記ドライバ回路による駆動と並行して前記信号伝送線路を前記第１のレベルから前記第２のレベルに駆動するアシスト回路と、を備えることを特徴とする半導体装置。
17. 前記信号伝送線路を前記第１のレベルにプリチャージするよう機能するプリチャージ回路をさらに備え、前記駆動回路は前記信号伝送線路がプリチャージされた後に前記信号伝送線路を駆動することを特徴とする請求項１６に記載の半導体装置。
18. 複数のメモリセルをさらに備え、前記メモリセルのうち選択された一つに格納されたデータが前記駆動回路に供給されることを特徴とする請求項１６又は１７に記載の半導体装置。
19. 複数の信号をそれぞれ伝達する複数の信号ラインと、前記信号ラインの一つを選択して選択された前記信号ライン上の信号を前記駆動回路に供給する選択回路と、をさらに備えることを特徴とする請求項１６乃至１８のいずれか一項に記載の半導体装置。

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