JPH08255479A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH08255479A JPH08255479A JP7061270A JP6127095A JPH08255479A JP H08255479 A JPH08255479 A JP H08255479A JP 7061270 A JP7061270 A JP 7061270A JP 6127095 A JP6127095 A JP 6127095A JP H08255479 A JPH08255479 A JP H08255479A
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- input
- banks
- bank
- memory cell
- cell array
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Abstract
(57)【要約】
【目的】データ転送線の本数の増加を抑えてチップ面積
の縮小化を図るとともに、データ転送線の配線長の増加
を抑えて動作の高速化を図る。 【構成】半導体チップ２にはデータの入出力用の入出力
パッドＰ１〜Ｐ４が設けられる。チップ２にはメモリセ
ルアレイ３がパッドＰ１，Ｐ２間に設けられ、メモリセ
ルアレイ４がパッドＰ３，Ｐ４間に設けられる。セルア
レイ３はブロック３Ａ，３Ｂに分割され、ブロック３
Ａ，３ＢはパッドＰ１，Ｐ２に近接配置される。セルア
レイ４はブロック４Ａ，４Ｂに分割され、ブロック４
Ａ，４ＢはパッドＰ３，Ｐ４に近接して配置される。ブ
ロック３Ａには第１及び第２バンク３Ａ０，３Ａ１が混
在される。ブロック３Ｂ，４Ａ，４Ｂにも第１バンク３
Ｂ０，４Ａ０，４Ｂ０及び第２バンク３Ｂ１，４Ａ１，
４Ｂ１が混在される。
の縮小化を図るとともに、データ転送線の配線長の増加
を抑えて動作の高速化を図る。 【構成】半導体チップ２にはデータの入出力用の入出力
パッドＰ１〜Ｐ４が設けられる。チップ２にはメモリセ
ルアレイ３がパッドＰ１，Ｐ２間に設けられ、メモリセ
ルアレイ４がパッドＰ３，Ｐ４間に設けられる。セルア
レイ３はブロック３Ａ，３Ｂに分割され、ブロック３
Ａ，３ＢはパッドＰ１，Ｐ２に近接配置される。セルア
レイ４はブロック４Ａ，４Ｂに分割され、ブロック４
Ａ，４ＢはパッドＰ３，Ｐ４に近接して配置される。ブ
ロック３Ａには第１及び第２バンク３Ａ０，３Ａ１が混
在される。ブロック３Ｂ，４Ａ，４Ｂにも第１バンク３
Ｂ０，４Ａ０，４Ｂ０及び第２バンク３Ｂ１，４Ａ１，
４Ｂ１が混在される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係
り、詳しくは複数のバンクを備えた半導体記憶装置に関
する。
り、詳しくは複数のバンクを備えた半導体記憶装置に関
する。
【０００２】近年、半導体記憶装置において高速化及び
高集積化が進められている。高速化を図る手段として、
チップレイアウトにおいて、メモリセルアレイを複数の
バンクにより構成し、各バンクをクロック信号に同期さ
せながら独立に動作させるようにした半導体記憶装置が
ある。このような半導体記憶装置においても、高集積化
が要求されている。
高集積化が進められている。高速化を図る手段として、
チップレイアウトにおいて、メモリセルアレイを複数の
バンクにより構成し、各バンクをクロック信号に同期さ
せながら独立に動作させるようにした半導体記憶装置が
ある。このような半導体記憶装置においても、高集積化
が要求されている。
【０００３】
【従来の技術】従来、半導体チップに形成されるメモリ
セルアレイを複数のバンクにより構成し、各バンクをク
ロック信号に同期させながら独立に動作させることによ
ってデータの高速読み出しを可能にしたシンクロナスＤ
ＲＡＭ（以下、ＳＤＲＡＭという）が提案されている。
セルアレイを複数のバンクにより構成し、各バンクをク
ロック信号に同期させながら独立に動作させることによ
ってデータの高速読み出しを可能にしたシンクロナスＤ
ＲＡＭ（以下、ＳＤＲＡＭという）が提案されている。
【０００４】図３はそのＳＤＲＡＭ３１のチップレイア
ウトを示す。半導体チップ３２にはデータの入出力を行
うための４つの入出力パッドＰ１〜Ｐ４が所定の位置に
設けられている。また、半導体チップ３２には第１のメ
モリセルアレイ（以下、第１バンクという）３３が入出
力パッドＰ１，Ｐ２に挟まれるように設けられるととも
に、第２のメモリセルアレイ（以下、第２バンクとい
う）３４が入出力パッドＰ３，Ｐ４に挟まれるように設
けられている。第１バンク３３はデータ転送線４１〜４
４を介して４つの入出力パッドＰ１〜Ｐ４に接続され、
第２バンク３４もデータ転送線４５〜４８を介して４つ
の入出力パッドＰ１〜Ｐ４に接続されている。なお、第
１，第２バンク３３，３４は複数のワード線と、複数の
ビット線対と、ワード線及びビット線対間に接続された
複数のメモリセルを備える。
ウトを示す。半導体チップ３２にはデータの入出力を行
うための４つの入出力パッドＰ１〜Ｐ４が所定の位置に
設けられている。また、半導体チップ３２には第１のメ
モリセルアレイ（以下、第１バンクという）３３が入出
力パッドＰ１，Ｐ２に挟まれるように設けられるととも
に、第２のメモリセルアレイ（以下、第２バンクとい
う）３４が入出力パッドＰ３，Ｐ４に挟まれるように設
けられている。第１バンク３３はデータ転送線４１〜４
４を介して４つの入出力パッドＰ１〜Ｐ４に接続され、
第２バンク３４もデータ転送線４５〜４８を介して４つ
の入出力パッドＰ１〜Ｐ４に接続されている。なお、第
１，第２バンク３３，３４は複数のワード線と、複数の
ビット線対と、ワード線及びビット線対間に接続された
複数のメモリセルを備える。
【０００５】第１及び第２バンク３３，３４に対応して
２つのロウデコーダ３５，３６及び２つのコラムデコー
ダ３７，３８が設けられている。ロウデコーダ３５はロ
ウアドレス信号に基づいて第１バンク３３の複数のワー
ド線のうち４本を選択する。コラムデコーダ３７はコラ
ムアドレス信号に基づいて第１バンク３３の複数のビッ
ト線対のうち４対を選択する。従って、第１バンク３３
の選択状態において、選択された４本のワード線及び４
対のビット線対に接続された４つのメモリセルが選択さ
れ、その選択された４つのメモリセルには前記４つの入
出力パッドＰ１〜Ｐ４及びデータ転送線４１〜４４を介
して４ビットのデータの読み出し及び書き込みが行われ
る。ロウデコーダ３６はロウアドレス信号に基づいて第
２バンク３４の複数のワード線のうち４本を選択する。
コラムデコーダ３８はコラムアドレス信号に基づいて第
２バンク３４の複数のビット線対のうち４対を選択す
る。従って、第２バンク３３の選択状態において、選択
された４本のワード線及び４対のビット線対に接続され
た４つのメモリセルが選択され、その選択された４つの
メモリセルには前記４つの入出力パッドＰ１〜Ｐ４及び
データ転送線４５〜４８を介して４ビットのデータの読
み出し及び書き込みが行われる。
２つのロウデコーダ３５，３６及び２つのコラムデコー
ダ３７，３８が設けられている。ロウデコーダ３５はロ
ウアドレス信号に基づいて第１バンク３３の複数のワー
ド線のうち４本を選択する。コラムデコーダ３７はコラ
ムアドレス信号に基づいて第１バンク３３の複数のビッ
ト線対のうち４対を選択する。従って、第１バンク３３
の選択状態において、選択された４本のワード線及び４
対のビット線対に接続された４つのメモリセルが選択さ
れ、その選択された４つのメモリセルには前記４つの入
出力パッドＰ１〜Ｐ４及びデータ転送線４１〜４４を介
して４ビットのデータの読み出し及び書き込みが行われ
る。ロウデコーダ３６はロウアドレス信号に基づいて第
２バンク３４の複数のワード線のうち４本を選択する。
コラムデコーダ３８はコラムアドレス信号に基づいて第
２バンク３４の複数のビット線対のうち４対を選択す
る。従って、第２バンク３３の選択状態において、選択
された４本のワード線及び４対のビット線対に接続され
た４つのメモリセルが選択され、その選択された４つの
メモリセルには前記４つの入出力パッドＰ１〜Ｐ４及び
データ転送線４５〜４８を介して４ビットのデータの読
み出し及び書き込みが行われる。
【０００６】
【発明が解決しようとする課題】ところが、上記したＳ
ＤＲＡＭ３１においては、メモリセルアレイ３３，３４
をバンク単位で分割している。そのため、入出力パッド
Ｐ１〜Ｐ４とメモリセルアレイ３３との間にデータ転送
線４１〜４４を、入出力パッドＰ１〜Ｐ４とメモリセル
アレイ３４との間にデータ転送線４５〜４８をそれぞれ
引き回さなければならず、配線本数が多くなってデータ
転送線４１〜４８の占有する面積が大きくなり、チップ
面積が増大するという問題がある。また、メモリセルア
レイ３３と同アレイ３３から離れた入出力パッドＰ３，
Ｐ４とを接続するデータ転送線４３，４４の配線長が長
くなるとともに、メモリセルアレイ３４と同アレイ３４
から離れた入出力パッドＰ１，Ｐ２とを接続するデータ
転送線４５，４６の配線長が長くなる。このように、デ
ータ転送線４３，４４，４５，４６の配線長が長くなる
と、その配線容量及び配線抵抗に基づくデータの遅延が
大きくなり、ＳＤＲＡＭ３１の高速化を図る上で問題が
あった。
ＤＲＡＭ３１においては、メモリセルアレイ３３，３４
をバンク単位で分割している。そのため、入出力パッド
Ｐ１〜Ｐ４とメモリセルアレイ３３との間にデータ転送
線４１〜４４を、入出力パッドＰ１〜Ｐ４とメモリセル
アレイ３４との間にデータ転送線４５〜４８をそれぞれ
引き回さなければならず、配線本数が多くなってデータ
転送線４１〜４８の占有する面積が大きくなり、チップ
面積が増大するという問題がある。また、メモリセルア
レイ３３と同アレイ３３から離れた入出力パッドＰ３，
Ｐ４とを接続するデータ転送線４３，４４の配線長が長
くなるとともに、メモリセルアレイ３４と同アレイ３４
から離れた入出力パッドＰ１，Ｐ２とを接続するデータ
転送線４５，４６の配線長が長くなる。このように、デ
ータ転送線４３，４４，４５，４６の配線長が長くなる
と、その配線容量及び配線抵抗に基づくデータの遅延が
大きくなり、ＳＤＲＡＭ３１の高速化を図る上で問題が
あった。
【０００７】本発明は、上記問題点を解消するためにな
されたものであって、その目的は、入出力パッドとメモ
リセルアレイとを接続するデータ転送線の本数の増加を
抑えてチップ面積の縮小化を図るとともに、データ転送
線の配線長の増加を抑えてデータの遅延を小さくするこ
とによって高速化を図ることができる半導体記憶装置を
提供することにある。
されたものであって、その目的は、入出力パッドとメモ
リセルアレイとを接続するデータ転送線の本数の増加を
抑えてチップ面積の縮小化を図るとともに、データ転送
線の配線長の増加を抑えてデータの遅延を小さくするこ
とによって高速化を図ることができる半導体記憶装置を
提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、請求項１の発明は、データの入出力を行うための複
数の入出力パッドと、複数のバンクを有するメモリセル
アレイとを備え、各バンクには複数の入出力パッドを介
して複数ビットのデータの読み出し及び書き込みが行わ
れる半導体記憶装置において、メモリセルアレイを複数
の入出力パッドに対応する複数のブロックに分割し、各
ブロックを対応する入出力パッドに近接して配置すると
ともに、各ブロックに複数のバンクを混在させている。
め、請求項１の発明は、データの入出力を行うための複
数の入出力パッドと、複数のバンクを有するメモリセル
アレイとを備え、各バンクには複数の入出力パッドを介
して複数ビットのデータの読み出し及び書き込みが行わ
れる半導体記憶装置において、メモリセルアレイを複数
の入出力パッドに対応する複数のブロックに分割し、各
ブロックを対応する入出力パッドに近接して配置すると
ともに、各ブロックに複数のバンクを混在させている。
【０００９】請求項２の発明は、各ブロックの各バンク
は、メモリセルが接続された複数のビット線と、複数の
ビット線のいずれか１つをデータ線に接続するための複
数のコラムスイッチとを備え、各ブロックにおける複数
のバンクの対応するコラムスイッチには共通のコラム選
択信号を入力している。
は、メモリセルが接続された複数のビット線と、複数の
ビット線のいずれか１つをデータ線に接続するための複
数のコラムスイッチとを備え、各ブロックにおける複数
のバンクの対応するコラムスイッチには共通のコラム選
択信号を入力している。
【００１０】
【作用】請求項１の発明によれば、複数のブロックを対
応する入出力パッドの近くに配置し、各ブロックに複数
のバンクを混在させているため、各バンクと入出力パッ
ドとの間を接続するデータ転送線の配線長が短縮される
とともに、データ転送線の配線本数が削減される。従っ
て、チップ面積の縮小化及び高速化が可能となる。
応する入出力パッドの近くに配置し、各ブロックに複数
のバンクを混在させているため、各バンクと入出力パッ
ドとの間を接続するデータ転送線の配線長が短縮される
とともに、データ転送線の配線本数が削減される。従っ
て、チップ面積の縮小化及び高速化が可能となる。
【００１１】請求項２の発明によれば、アドレス信号に
基づいて複数のバンクに対してコラム選択信号を出力す
るためのコラムデコーダを複数のバンクに対して共用す
ることができ、コラムデコーダの増加を抑えてチップ面
積の縮小化が可能となる。
基づいて複数のバンクに対してコラム選択信号を出力す
るためのコラムデコーダを複数のバンクに対して共用す
ることができ、コラムデコーダの増加を抑えてチップ面
積の縮小化が可能となる。
【００１２】
【実施例】以下、本発明をシンクロナスＤＲＡＭ（ＳＤ
ＲＡＭ）に具体化した一実施例を図１，図２に従って説
明する。
ＲＡＭ）に具体化した一実施例を図１，図２に従って説
明する。
【００１３】図１は本実施例のＳＤＲＡＭ１のチップレ
イアウトを示す。半導体チップ２にはデータの入出力を
行うための４つの入出力パッドＰ１〜Ｐ４が所定の位置
に設けられている。また、半導体チップ２には第１のメ
モリセルアレイ３が入出力パッドＰ１，Ｐ２に挟まれる
ように設けられるとともに、第２のメモリセルアレイ４
が入出力パッドＰ３，Ｐ４に挟まれるように設けられて
いる。
イアウトを示す。半導体チップ２にはデータの入出力を
行うための４つの入出力パッドＰ１〜Ｐ４が所定の位置
に設けられている。また、半導体チップ２には第１のメ
モリセルアレイ３が入出力パッドＰ１，Ｐ２に挟まれる
ように設けられるとともに、第２のメモリセルアレイ４
が入出力パッドＰ３，Ｐ４に挟まれるように設けられて
いる。
【００１４】第１のメモリセルアレイ３は２つの入出力
パッドＰ１，Ｐ２に対応する２つのブロック３Ａ，３Ｂ
に分割され、ブロック３Ａ，３Ｂは対応する入出力パッ
ドＰ１，Ｐ２に近接して配置されている。第２のメモリ
セルアレイ４は２つの入出力パッドＰ３，Ｐ４に対応す
る２つのブロック４Ａ，４Ｂに分割され、ブロック４
Ａ，４Ｂは対応する入出力パッドＰ３，Ｐ４に近接して
配置されている。ブロック３Ａには第１及び第２バンク
３Ａ０，３Ａ１が混在されている。ブロック３Ｂ，４
Ａ，４Ｂにもそれぞれ第１バンク３Ｂ０，４Ａ０，４Ｂ
０及び第２バンク３Ｂ１，４Ａ１，４Ｂ１が混在されて
いる。
パッドＰ１，Ｐ２に対応する２つのブロック３Ａ，３Ｂ
に分割され、ブロック３Ａ，３Ｂは対応する入出力パッ
ドＰ１，Ｐ２に近接して配置されている。第２のメモリ
セルアレイ４は２つの入出力パッドＰ３，Ｐ４に対応す
る２つのブロック４Ａ，４Ｂに分割され、ブロック４
Ａ，４Ｂは対応する入出力パッドＰ３，Ｐ４に近接して
配置されている。ブロック３Ａには第１及び第２バンク
３Ａ０，３Ａ１が混在されている。ブロック３Ｂ，４
Ａ，４Ｂにもそれぞれ第１バンク３Ｂ０，４Ａ０，４Ｂ
０及び第２バンク３Ｂ１，４Ａ１，４Ｂ１が混在されて
いる。
【００１５】図２はブロック３Ａの詳細を示している。
ブロック３Ａの第１バンク３Ａ０は複数のワード線ＷＬ
と、複数のビット線対ＢＬ1 ，ＢＬ1 バー〜ＢＬn ，Ｂ
Ｌnバーとを備える。なお、図２ではビット線対Ｂ
Ｌ1 ，ＢＬ1 バー及びＢＬn ，ＢＬn バーのみを図示し
ている。複数のワード線ＷＬ及びビット線対ＢＬ1 ，Ｂ
Ｌ 1 バー〜ＢＬn ，ＢＬn バー間には、複数のメモリセ
ル２０が接続されている。各メモリセル２０はＮＭＯＳ
トランジスタＴ０及びコンデンサＣ０からなる。
ブロック３Ａの第１バンク３Ａ０は複数のワード線ＷＬ
と、複数のビット線対ＢＬ1 ，ＢＬ1 バー〜ＢＬn ，Ｂ
Ｌnバーとを備える。なお、図２ではビット線対Ｂ
Ｌ1 ，ＢＬ1 バー及びＢＬn ，ＢＬn バーのみを図示し
ている。複数のワード線ＷＬ及びビット線対ＢＬ1 ，Ｂ
Ｌ 1 バー〜ＢＬn ，ＢＬn バー間には、複数のメモリセ
ル２０が接続されている。各メモリセル２０はＮＭＯＳ
トランジスタＴ０及びコンデンサＣ０からなる。
【００１６】各ビット線対ＢＬ1 ，ＢＬ1 バー〜Ｂ
Ｌn ，ＢＬn バーにはそれぞれセンスアンプＳＡ1 〜Ｓ
Ａn が接続され、各センスアンプＳＡ1 〜ＳＡn は対応
するビット線対ＢＬ1 ，ＢＬ1 バー〜ＢＬn ，ＢＬn バ
ーの信号レベルを増幅する。また、各ビット線対Ｂ
Ｌ1 ，ＢＬ1 バー〜ＢＬn ，ＢＬn バーはＮＭＯＳトラ
ンジスタよりなるコラムスイッチＴ11〜Ｔ1nを介して１
対のデータ線対ＤＬ0 ，ＤＬ0バーに接続されている。
コラムスイッチＴ11〜Ｔ1nのゲートにはコラムデコーダ
７からコラム選択信号ＣＬ1 〜ＣＬn がそれぞれ入力さ
れる。
Ｌn ，ＢＬn バーにはそれぞれセンスアンプＳＡ1 〜Ｓ
Ａn が接続され、各センスアンプＳＡ1 〜ＳＡn は対応
するビット線対ＢＬ1 ，ＢＬ1 バー〜ＢＬn ，ＢＬn バ
ーの信号レベルを増幅する。また、各ビット線対Ｂ
Ｌ1 ，ＢＬ1 バー〜ＢＬn ，ＢＬn バーはＮＭＯＳトラ
ンジスタよりなるコラムスイッチＴ11〜Ｔ1nを介して１
対のデータ線対ＤＬ0 ，ＤＬ0バーに接続されている。
コラムスイッチＴ11〜Ｔ1nのゲートにはコラムデコーダ
７からコラム選択信号ＣＬ1 〜ＣＬn がそれぞれ入力さ
れる。
【００１７】ブロック３Ａの第２バンク３Ａ１は第１バ
ンク３Ａ０とほぼ同様の構成をなしており、第２バンク
３Ａ１の各ビット線対ＢＬ1 ，ＢＬ1 バー〜ＢＬn ，Ｂ
ＬnバーはコラムスイッチＴ21〜Ｔ2nを介して１対のデ
ータ線対ＤＬ1 ，ＤＬ1 バーに接続されている。第２バ
ンク３Ａ１のコラムスイッチＴ21〜Ｔ2nのゲートには対
応するコラムスイッチＴ11〜Ｔ1nと同様にコラム選択信
号ＣＬ1 〜ＣＬn が入力されている。
ンク３Ａ０とほぼ同様の構成をなしており、第２バンク
３Ａ１の各ビット線対ＢＬ1 ，ＢＬ1 バー〜ＢＬn ，Ｂ
ＬnバーはコラムスイッチＴ21〜Ｔ2nを介して１対のデ
ータ線対ＤＬ1 ，ＤＬ1 バーに接続されている。第２バ
ンク３Ａ１のコラムスイッチＴ21〜Ｔ2nのゲートには対
応するコラムスイッチＴ11〜Ｔ1nと同様にコラム選択信
号ＣＬ1 〜ＣＬn が入力されている。
【００１８】従って、コラム選択信号ＣＬ1 〜ＣＬn の
いずれか１つがＨレベルになると、第１及び第２バンク
３Ａ０，３Ａ１の対応するコラムスイッチがオンし、デ
ータ線対ＤＬ0 ，ＤＬ0 バー、ＤＬ1 ，ＤＬ1 バーに対
してそれぞれ一対のビット線対が接続される。
いずれか１つがＨレベルになると、第１及び第２バンク
３Ａ０，３Ａ１の対応するコラムスイッチがオンし、デ
ータ線対ＤＬ0 ，ＤＬ0 バー、ＤＬ1 ，ＤＬ1 バーに対
してそれぞれ一対のビット線対が接続される。
【００１９】データセレクタ８は第１バンク３Ａ０のデ
ータ線対ＤＬ0 ，ＤＬ0 バーに接続されるとともに、第
２バンク３Ａ１のデータ線対ＤＬ1 ，ＤＬ1 バーに接続
されている。データセレクタ８は外部から入力されるバ
ンク選択信号ＳＢのレベルに基づいて第１及び第２バン
ク３Ａ０，３Ａ１のいずれか一方を選択し、その選択し
たバンクに対応するデータ線対を介してデータの読み出
しまたはデータの書き込みを行う。
ータ線対ＤＬ0 ，ＤＬ0 バーに接続されるとともに、第
２バンク３Ａ１のデータ線対ＤＬ1 ，ＤＬ1 バーに接続
されている。データセレクタ８は外部から入力されるバ
ンク選択信号ＳＢのレベルに基づいて第１及び第２バン
ク３Ａ０，３Ａ１のいずれか一方を選択し、その選択し
たバンクに対応するデータ線対を介してデータの読み出
しまたはデータの書き込みを行う。
【００２０】他のブロック３Ｂ，４Ａ，４Ｂもブロック
３Ａと同一の構成をなしており、ブロック３Ｂ，４Ａ，
４Ｂにはデータセレクタ９〜１１がそれぞれ接続されて
いる。
３Ａと同一の構成をなしており、ブロック３Ｂ，４Ａ，
４Ｂにはデータセレクタ９〜１１がそれぞれ接続されて
いる。
【００２１】第１及び第２のメモリセルアレイ３，４に
対応して２つのロウデコーダ５，６及び１つのコラムデ
コーダ７が設けられている。ロウデコーダ５は第１バン
クの選択状態において、ロウアドレス信号に基づいて第
１バンク３Ａ０，３Ｂ０における各１本のワード線を選
択する。ロウデコーダ６は第１バンクの選択状態におい
て、ロウアドレス信号に基づいて第１バンク４Ａ０，４
Ｂ０における各１本のワード線を選択する。コラムデコ
ーダ７はコラムアドレス信号をデコードして各ブロック
３Ａ，３Ｂ，４Ａ，４Ｂにおけるコラム選択信号ＣＬ1
〜ＣＬn のいずれか１つをＨレベルにする。そのＨレベ
ルのコラム選択信号に基づいて各ブロック３Ａ，３Ｂ，
４Ａ，４Ｂにおけるコラムスイッチがオンして各一対の
ビット線対が選択される。従って、各第１バンク３Ａ
０，３Ｂ０，４Ａ０，４Ｂ０において選択された１本の
ワード線及び１対のビット線対に接続された１つのメモ
リセルが選択され、その選択された各メモリセルには前
記対応する入出力パッドＰ１〜Ｐ４を介して４ビットの
データの読み出し及び書き込みが行われる。
対応して２つのロウデコーダ５，６及び１つのコラムデ
コーダ７が設けられている。ロウデコーダ５は第１バン
クの選択状態において、ロウアドレス信号に基づいて第
１バンク３Ａ０，３Ｂ０における各１本のワード線を選
択する。ロウデコーダ６は第１バンクの選択状態におい
て、ロウアドレス信号に基づいて第１バンク４Ａ０，４
Ｂ０における各１本のワード線を選択する。コラムデコ
ーダ７はコラムアドレス信号をデコードして各ブロック
３Ａ，３Ｂ，４Ａ，４Ｂにおけるコラム選択信号ＣＬ1
〜ＣＬn のいずれか１つをＨレベルにする。そのＨレベ
ルのコラム選択信号に基づいて各ブロック３Ａ，３Ｂ，
４Ａ，４Ｂにおけるコラムスイッチがオンして各一対の
ビット線対が選択される。従って、各第１バンク３Ａ
０，３Ｂ０，４Ａ０，４Ｂ０において選択された１本の
ワード線及び１対のビット線対に接続された１つのメモ
リセルが選択され、その選択された各メモリセルには前
記対応する入出力パッドＰ１〜Ｐ４を介して４ビットの
データの読み出し及び書き込みが行われる。
【００２２】また、ロウデコーダ５は第２バンクの選択
状態において、ロウアドレス信号に基づいて第２バンク
３Ａ１，３Ｂ１における各１本のワード線を選択する。
ロウデコーダ６は第２バンクの選択状態において、ロウ
アドレス信号に基づいて第２バンク４Ａ１，４Ｂ１にお
ける各１本のワード線を選択する。従って、各第２バン
ク３Ａ１，３Ｂ１，４Ａ１，４Ｂ１において選択された
１本のワード線及び１対のビット線対に接続された１つ
のメモリセルが選択され、その選択された各メモリセル
には前記対応する入出力パッドＰ１〜Ｐ４を介して４ビ
ットのデータの読み出し及び書き込みが行われる。
状態において、ロウアドレス信号に基づいて第２バンク
３Ａ１，３Ｂ１における各１本のワード線を選択する。
ロウデコーダ６は第２バンクの選択状態において、ロウ
アドレス信号に基づいて第２バンク４Ａ１，４Ｂ１にお
ける各１本のワード線を選択する。従って、各第２バン
ク３Ａ１，３Ｂ１，４Ａ１，４Ｂ１において選択された
１本のワード線及び１対のビット線対に接続された１つ
のメモリセルが選択され、その選択された各メモリセル
には前記対応する入出力パッドＰ１〜Ｐ４を介して４ビ
ットのデータの読み出し及び書き込みが行われる。
【００２３】さて、本実施例のＳＤＲＡＭ１において
は、半導体チップ２には４つの入出力パッドＰ１〜Ｐ４
を所定の位置に設け、メモリセルアレイ３を入出力パッ
ドＰ１，Ｐ２に対応するブロック３Ａ，３Ｂに分割する
とともに、メモリセルアレイ４を入出力パッドＰ３，Ｐ
４に対応するブロック４Ａ，４Ｂに分割した。そして、
ブロック３Ａ，３Ｂを対応する入出力パッドＰ１，Ｐ２
に近接して配置するとともに、ブロック４Ａ，４Ｂを対
応する入出力パッドＰ３，Ｐ４に近接して配置すし、各
ブロック３Ａ，３Ｂ，４Ａ，４Ｂにそれぞれ第１バンク
３Ａ０，３Ｂ０，４Ａ０，４Ｂ０及び第２バンク３Ａ
１，３Ｂ１，４Ａ１，４Ｂ１を混在させた。そのため、
各バンクと入出力パッドとの間を接続するデータ転送線
の配線長を短縮化でき、ＳＤＲＡＭ１の動作の高速化で
きる。また、従来のＳＤＲＡＭ３１に必要であったデー
タ転送線４３，４４，４５，４６の引き回しをなくして
データ転送線の配線本数を削減でき、その分だけチップ
面積の縮小化を図ることができる。
は、半導体チップ２には４つの入出力パッドＰ１〜Ｐ４
を所定の位置に設け、メモリセルアレイ３を入出力パッ
ドＰ１，Ｐ２に対応するブロック３Ａ，３Ｂに分割する
とともに、メモリセルアレイ４を入出力パッドＰ３，Ｐ
４に対応するブロック４Ａ，４Ｂに分割した。そして、
ブロック３Ａ，３Ｂを対応する入出力パッドＰ１，Ｐ２
に近接して配置するとともに、ブロック４Ａ，４Ｂを対
応する入出力パッドＰ３，Ｐ４に近接して配置すし、各
ブロック３Ａ，３Ｂ，４Ａ，４Ｂにそれぞれ第１バンク
３Ａ０，３Ｂ０，４Ａ０，４Ｂ０及び第２バンク３Ａ
１，３Ｂ１，４Ａ１，４Ｂ１を混在させた。そのため、
各バンクと入出力パッドとの間を接続するデータ転送線
の配線長を短縮化でき、ＳＤＲＡＭ１の動作の高速化で
きる。また、従来のＳＤＲＡＭ３１に必要であったデー
タ転送線４３，４４，４５，４６の引き回しをなくして
データ転送線の配線本数を削減でき、その分だけチップ
面積の縮小化を図ることができる。
【００２４】また、本実施例のＳＤＲＡＭ１では、各ブ
ロック３Ａ，３Ｂ，４Ａ，４Ｂにおける第１バンクのコ
ラムスイッチＴ11〜Ｔ1nと、第２バンクのコラムスイッ
チＴ 21〜Ｔ2nとには共通のコラム選択信号ＣＬ1 〜ＣＬ
n を入力している。従って、第１及び第２バンクに対し
てメモリセルアレイ３，４に対してコラムデコーダ７を
共用することができ、コラムデコーダの数の増加を抑え
てチップ面積の縮小化を図ることができる。
ロック３Ａ，３Ｂ，４Ａ，４Ｂにおける第１バンクのコ
ラムスイッチＴ11〜Ｔ1nと、第２バンクのコラムスイッ
チＴ 21〜Ｔ2nとには共通のコラム選択信号ＣＬ1 〜ＣＬ
n を入力している。従って、第１及び第２バンクに対し
てメモリセルアレイ３，４に対してコラムデコーダ７を
共用することができ、コラムデコーダの数の増加を抑え
てチップ面積の縮小化を図ることができる。
【００２５】なお、本発明は次のように任意に変更して
具体化することも可能である。 （１）上記実施例では２つのバンクを備えるＳＤＲＡＭ
に具体化したが、それ以上のバンクを備えるＳＤＲＡＭ
に具体化してもよい。この場合にも上記実施例と同様の
効果がある。
具体化することも可能である。 （１）上記実施例では２つのバンクを備えるＳＤＲＡＭ
に具体化したが、それ以上のバンクを備えるＳＤＲＡＭ
に具体化してもよい。この場合にも上記実施例と同様の
効果がある。
【００２６】（２）上記実施例では２つのメモリセルア
レイ３，４を備えたＳＤＲＡＭに具体化したが、それ以
上の数のメモリセルアレイを備えたＳＤＲＡＭに具体化
してもよい。この場合にも上記実施例と同様の効果があ
る。
レイ３，４を備えたＳＤＲＡＭに具体化したが、それ以
上の数のメモリセルアレイを備えたＳＤＲＡＭに具体化
してもよい。この場合にも上記実施例と同様の効果があ
る。
【００２７】（３）上記実施例ではＳＤＲＡＭに具体化
したが、複数のバンクに分割されるものならば通常のＤ
ＲＡＭ、ＳＲＡＭ、ＲＯＭ等の半導体記憶装置に実施し
てもよい。
したが、複数のバンクに分割されるものならば通常のＤ
ＲＡＭ、ＳＲＡＭ、ＲＯＭ等の半導体記憶装置に実施し
てもよい。
【００２８】
【発明の効果】以上詳述したように、請求項１の発明に
よれば、入出力パッドとメモリセルアレイとを接続する
データ転送線の本数の増加を抑えてチップ面積の縮小化
を図るとともに、データ転送線の配線長の増加を抑えて
データの遅延を小さくすることによって高速化を図るこ
とができる。
よれば、入出力パッドとメモリセルアレイとを接続する
データ転送線の本数の増加を抑えてチップ面積の縮小化
を図るとともに、データ転送線の配線長の増加を抑えて
データの遅延を小さくすることによって高速化を図るこ
とができる。
【００２９】請求項２の発明によれば、コラムデコーダ
の増加を抑えてチップ面積の縮小化を図ることができ
る。
の増加を抑えてチップ面積の縮小化を図ることができ
る。
【図１】一実施例のＳＤＲＡＭを示すレイアウト図
【図２】図１の１つのブロックの詳細を示す回路図
【図３】従来のＳＤＲＡＭを示すレイアウト図
３ 第１のメモリセルアレイ ３Ａ，３Ｂ，４Ａ，４Ｂ ブロック ３Ａ０，３Ｂ０，４Ａ０，４Ｂ０ 第１バンク ３Ａ１，３Ｂ１，４Ａ１，４Ｂ１ 第２バンク ４ 第２のメモリセルアレイ ２０ メモリセル ＢＬ1 ，ＢＬ1 バー〜ＢＬn ，ＢＬn バー ビット線対 ＣＬ1 〜ＣＬn コラム選択信号 Ｐ１〜Ｐ４ 入出力パッド Ｔ11〜Ｔ1n，Ｔ21〜Ｔ2n コラムスイッチ
Claims (2)
- 【請求項１】 データの入出力を行うための複数の入出
力パッドと、複数のバンクを有するメモリセルアレイと
を備え、各バンクには前記複数の入出力パッドを介して
複数ビットのデータの読み出し及び書き込みが行われる
半導体記憶装置において、 前記メモリセルアレイを前記複数の入出力パッドに対応
する複数のブロックに分割し、各ブロックを対応する入
出力パッドに近接して配置するとともに、各ブロックに
前記複数のバンクを混在させた半導体記憶装置。 - 【請求項２】 前記各ブロックの各バンクは、メモリセ
ルが接続された複数のビット線と、複数のビット線のい
ずれか１つをデータ線に接続するための複数のコラムス
イッチとを備え、各ブロックにおける複数のバンクの対
応するコラムスイッチには共通のコラム選択信号が入力
されている請求項１に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7061270A JPH08255479A (ja) | 1995-03-20 | 1995-03-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7061270A JPH08255479A (ja) | 1995-03-20 | 1995-03-20 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08255479A true JPH08255479A (ja) | 1996-10-01 |
Family
ID=13166368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7061270A Pending JPH08255479A (ja) | 1995-03-20 | 1995-03-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08255479A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100313514B1 (ko) * | 1999-05-11 | 2001-11-17 | 김영환 | 하이브리드 메모리 장치 |
| JP2005340227A (ja) * | 2004-05-24 | 2005-12-08 | Hitachi Ltd | 半導体記憶装置と半導体装置 |
| JP2006012358A (ja) * | 2004-06-29 | 2006-01-12 | Nec Corp | 積層型半導体メモリ装置 |
| JP2006286169A (ja) * | 2005-03-31 | 2006-10-19 | Hynix Semiconductor Inc | 高速動作のためのメモリチップ構造 |
| US7466619B2 (en) | 2006-07-07 | 2008-12-16 | Elpida Memory, Inc. | Semiconductor memory device |
| JP2009009633A (ja) * | 2007-06-27 | 2009-01-15 | Elpida Memory Inc | 半導体記憶装置 |
| JP2010225258A (ja) * | 2008-08-18 | 2010-10-07 | Elpida Memory Inc | 半導体装置及び信号伝送線路の駆動方法 |
| US8259509B2 (en) | 2008-08-18 | 2012-09-04 | Elpida Memory, Inc. | Semiconductor memory device and method with auxiliary I/O line assist circuit and functionality |
-
1995
- 1995-03-20 JP JP7061270A patent/JPH08255479A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100313514B1 (ko) * | 1999-05-11 | 2001-11-17 | 김영환 | 하이브리드 메모리 장치 |
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| US8699281B2 (en) | 2008-08-18 | 2014-04-15 | Elpida Memory Inc. | Semiconductor memory device and method with auxiliary I/O line assist circuit and functionality |
| US9177620B2 (en) | 2008-08-18 | 2015-11-03 | Ps4 Luxco S.A.R.L. | Semiconductor memory device and method with auxiliary I/O line assist circuit and functionality |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020528 |