KR100480902B1 - 반도체 메모리장치의 레이아웃 - Google Patents

반도체 메모리장치의 레이아웃 Download PDF

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Abstract

본 발명은 글로발 입출력 배선을 메모리셀 블록의 중앙부에 배치하므로서 형성된 여유공간을 활용하여 입출력 배선의 부하를 줄이고 칩 싸이즈를 감소시키는 반도체 메모리장치의 레이아웃에 관한 것이다.
본 발명은 복수개의 메모리셀을 포함하는 복수개의 메모리셀 블록과, 복수개의 센스앰프로 이루어지는 복수개의 센스앰프 블록과, 복수개의 서브워드라인 드라이버를 포함하여 이루어진 반도체 메모리에 있어서, 메모리셀 블록과 센스앰프블록 위에 배치되어 스트랩부를 이루는 글로발 입출력선과, 글로발 입출력선과 교차하며 센스앰프 블록 위에 있는 로칼 입출력선을 포함하여 이루어진다.

Description

반도체 메모리장치의 레이아웃
본 발명은 메모리장치의 레이아웃에 관한 것으로서, 특히, 글로발 입출력 배선을 메모리셀 블록의 중앙부에 배치하므로서 형성된 여유공간을 활용하여 입출력 배선의 부하를 줄이고 칩 싸이즈를 감소시키는 반도체 메모리장치의 레이아웃에 관한 것이다.
일반적으로 반도체 메모리장치는 기억소자로서 데이타를 기억 내지는 저장할 수 있는 잔치와 이곳으로 외부의 데이타를 실어오거나 기억된 데이타를 외부로 실어내는 장치로 크게 나누어 볼 수 있다. 데이타를 전달하는 장치를 주변회로라 하며 저장장치를 셀 어레이라고 하는데 셀어레이는 단위기억소자 들이 매트릭스 형태로 모여있는 집합체이다. 이하, 셀어레이를 메모리셀 블록이라 칭한다. 일반적으로 1 비트 단위의 데이타를 저장할 수 있는 단위기억소자는 데이타의 유지 및 보존장치, 메모리 셀을 선택하여 활성화하는 신호선(이하, 워드라인이라 한다), 그리고 메모리 셀의 데이타를 입출력할 수 있는 선(이하, 비트라인이라 한다)으로 구성된다.
도 1은 종래 기술에 따른 반도체 메모리장치의 레이아웃이다.
도 1 을 참조하면, 메모리장치는 메모리셀 블록(MAT)을 구성하는 복수개의 메모리 셀과 주변부를 이루는 센스 앰프(SA), 서브워드라인 드라이버(SWD), 그리고 이들이 교차하는 크로스 어리아 블록(cross area block)으로 구성된다.
먼저, 메모리 셀 블록(MAT)은 소자에 따라 64K, 128K, 256K, 512K 비트 등의 단위를 가지고 있다. 그리고 메모리셀 블록(MAT)과 수평방향으로 배치된 센스앰프 블록(SA)은 센스 앰프, 비트라인 이퀄라이저, 컬럼 스위치 등의 회로로 구성된다. 또한, 서브워드라인 드라이버 블록(SWD)은 서브워드라인을 구동시키기 위한 메모리셀 블록(MAT)을 사이에 두고 센스 앰프(SA)와 직교하는 형태로 배치되어 있으며, 크로스 어리아 블록은 센스앰프 드라이버, 입출력 이퀄라이저, X계 어드레스신호 드라이버로 이루어진 회로부로 구성된다.
이러한 크로스 어리아 블록을 중심으로 보면 각각의 센스앰프 블록(SA)과 서브워드라인 드라이버 블록(SWD)은 수평방향과 수직방향으로 메모리셀 블록(MAT)을 개재시킨 형태를 가지며 반복적으로 배치되어 있다.
그리고, 센스앰프 블록(SA) 위로 로칼 입출력선(Local IO)이 지나가며, 서브워드라인 블록 위로 글로발 입출력선(Global IO)이 지나간다.
로칼 입출력선(Local IO)이 종적으로 이웃한 메모리셀 블록(MAT)들과 연결되는 부위가 'A'로 지시되어 있으며 이는 도 2 에서 설명한다. 또한, 서브워드라인 드라이버(SWD)들이 메모리셀 블록(MAT)에 연결되는 모양을 도 3에서 설명한다.
도 2는 종래 기술에 따른 반도체 메모리장치의센스앰프 블록의 회로도로서, 도 1에 표시된 A 부위에 대한 회로를 나타낸다.
도 2를 참조하면, 비트라인(BL)과 비트바라인(BLB)이 있고 그 사이에 컬럼선택신호선(YS)이 위치하며, 이들을 연결하는 비트라인 이퀄라이저(BL Eq), 센스 앰프(SA)가 위치하며, 이들을 단속하는 스위치로서 모스 트랜지스터들이 형성되어 있다.
도 3은 종래 기술에 따른 반도체 메모리장치의 서브워드라인 드라이버 블록의 회로도로서, 도 1에 표시된 B 부위에 대응하는 회로이다.
도 3을 참조하면, 각각의 메모리 셀의 로우(row)를 지정하는 서브워드라인(SWL)이 수평적으로 위치하고 이들은 각각의 서브워드라인 드라이버(SWD)에 의해 활성화되고, 또한 비트라인(BL)과 비트바라인(BLB)과 직교하며 배치되어 있다.
읽기동작은 센스앰프 블록내의 컬럼 스위치를 통하여 비트라인(BL)의 데이타가 로칼 입출력선(Local IO)에 실리고, 서브워드라인 드라이버(SWD)와 센스앰프(SA) 블록이 교차하는 지역의 크로스 어리아(cross area)의 입출력 스위치를 통해서 글로발 입출력선(Global IO)에 전달되어 메인앰프 블록으로 입력되는 것으로 이루어진다. 쓰기동작은 이와 반대이다.
일반적으로 트리플 메탈(tripple metal)을 사용하는 경우에는 로칼 입출력선(Local IO)은 제 2 메탈을 사용하고 글로발 입출력선(Global IO)은 제 3 메탈을 사용한다. 전술한 바와 같이, 글로발 입출력선(Global IO)은 비트라인쌍(BL, BLB) 및 컬럼선택신호선(YS)과 같은 방향으로 배치되고 로칼 입출력선(LOcal IO)은 이와 직교방향인 워드라인 방향으로 배치된다.
이와 같은 종래의 메모리 장치의 글로발 입출력선이 배치되는 서브워드라인 드라이버와 크로스 어리아 블록은 배선들이 차지하는 면적의 증가에 의하여 칩싸이즈가 증가하게 되며, 특히 크로스 어리아 블록은 서로 직교하는 제 1 방향과 제 2 방향으로 배선들이 교차하고 센스앰프 및 서브워드라인 드라이버의 드라이브 트랜지스터들 때문에 결국 칩싸이즈가 증가하고 신호의 불안정이 야기되는 문제점이 있다.
본 발명은 메모리장치의 글로벌 입출력선을 메모리셀 블록 사이의 서브워드라인 드라이버 위로 배치하는 대신 메모리셀 블록내의 여유공간에 배치하여 공간활용도를 높이므로서 칩싸이즈를 감소시키는 반도체장치의 메모리 레이아웃을 제공하는데 있다.
이와 같은 목적을 달성하기 위하여 본 발명은 복수개의 메모리셀을 포함하는 복수개의 메모리셀 블록과, 복수개의 센스앰프로 이루어지는 복수개의 센스앰프 블록과, 복수개의 서브워드라인 드라이버를 포함하여 이루어진 반도체 메모리에 있어서, 메모리셀 블록과 센스앰프블록 위에 배치되어 스트랩부를 이루는 글로발 입출력선과, 글로발 입출력선과 교차하며 센스앰프 블록 위에 있는 로칼 입출력선을 포함하여 이루어진다.
그리고, 서브워드라인 드라이버는 서브워드라인을 통하여 상기 메모리셀을 활성화시키고 상기 워드라인은, 서브워드라인 드라이버 부터 시작하여 스트랩부까지 연결된 제 1 서브워드라인과, 스트랩부 부터 메모리셀 블록의 해당 행의 끝까지 메모리셀에 연결된 제 2 서브워드라인과, 서브워드라인 드라이버와 제 2 서브워드라인을 전기적으로 연결하며 제 1 서브워드라인 및 상기 제 2 서브워드라인 보다 도전성이 좋은 물질로 형성된 제 3 서브워드라인을 더 포함하여 이루어다.
메모리장치에 있어서, 메모리셀 블록 위로 배치되는 메인 워드라인과 컬럼선택신호는 하나의 신호가 다수개의 비트라인 및 서브워드라인을 제어하므로 배선의 여유가 있다. 즉 메모리셀 블록의 배선 여유공간을 활용하여 메모리셀 블록을 제외한 공간의 면적을 감소시키므로서 칩의 싸이즈를 감소시킨다.
도 4는 본 발명에 따른 반도체 메모리장치의 레이아웃이다.
도 4를 참조하면, 메모리장치는 메모리셀 블록(MAT)을 구성하는 복수개의 메모리 셀과 주변부를 이루는 센스 앰프(SA), 서브워드라인 드라이버(SWD), 그리고 이들이 교차하는 크로스 어리아 블록(cross area block)으로 구성된다.
먼저, 메모리 셀 블록(MAT)은 소자에 따라 64K, 128K, 256K, 512K 비트 등의 단위를 가지고 있다. 그리고 메모리셀 블록(MAT)과 수평방향으로 배치된 센스앰프 블록(SA)은 센스 앰프, 비트라인 이퀄라이저, 컬럼 스위치 등의 회로로 구성된다. 또한, 서브워드라인 드라이버 블록(SWD)은 서브워드라인을 구동시키기 위하여 메모리셀 블록(MAT)을 사이에 두고 센스 앰프(SA)와 직교하는 형태로 배치되어 있으며, 크로스 어리아 블록은 센스앰프 드라이버, 입출력 이퀄라이저, X계 어드레스신호 드라이버로 이루어진 회로부로 구성된다.
이러한 크로스 어리아 블록을 중심으로 보면 각각의 센스앰프 블록(SA)과 서브워드라인 드라이버 블록(SWD)은 수평방향과 수직방향으로 메모리셀 블록(MAT)을 개재시킨 형태를 가지며 반복적으로 배치되어 있다.
그리고, 센스앰프 블록(SA) 위로 로칼 입출력선(Local IO)이 지나가며, 또한, 각각의 메모리셀 블록(MAT) 과 센스앰프(SA)위로 글로발 입출력선(Global IO)이 지나간다. 따라서, 종래 기술에서와 같이 각각의 메모리셀 블록의 모서리 부위에 위치하는 크로스 어리아 블록에서 비트라인의 데이타를 글로발 입출력선으로 전달하는 로칼 입출력선이 글로발 입출력선과 교차하지 않고 , 센스앰프(SA) 상의 여유공간에서 서로 교차하게 된다.
글로발 입출력선(Global IO)과 입출력 스위치(IO SW)를 센스앰프 블록(SA)내의 중간지점 즉, 스트랩된 서브워드라인 구간과 센스앰프 블록(SA)dl 교차하는 지점에 배치한다. 서브워드라인은 메모리셀 블록(MAT)의 중간 지점까지 폴리실리콘과 금속을 병행하여 연결되는 스트랩핑(strapping)으로 형성하거나 폴리사이드로 형성한다.
따라서, 서브워드라인 스트랩(strap)방식을 사용하면 서브워드라인 신호가 메모리셀 블록(MAT)의 1/2 지점에서 폴리라인 로딩(poly line loading)에 의한 부담없이 금속(또는 서브워드라인 보다 저항이 작은 물질)에 의해 전달되므로 동작의 안정화를 기대할 수 있고 하나의 서브워드라인 드라이버(SWD)에 의해 구동되는 메모리 비트 수를 증가시킬 수 있다.
로칼 입출력선(Local IO)이 종적으로 이웃한 메모리셀 블록(MAT)들과 연결되는 부위와 그곳을 지나는 글로발 입출력선이 'C'로 지시되어 있으며 이는 도 5 에서 설명한다. 또한, 서브워드라인 드라이버(SWD)들이 메모리셀 블록(MAT)에 연결되는 모양과 이러한 메모리셀 블록 상의 글로발 입출력선을 도 6에서 설명한다.
도 5는 본 발명에 따른 반도체 메모리장치의센스앰프 블록과 그 주변의 회로도로서, 도 4에 표시된 C 부위에 대한 회로를 나타낸다.
도 5를 참조하면, 비트라인(BL)과 비트바라인(BLB)이 있고 그 사이에 컬럼선택신호선(YS)이 위치하며, 이들을 연결하는 비트라인 이퀄라이저(BL Eq), 센스앰프(S/A)가 위치하며, 이들을 단속하는 스위치로서 모스 트랜지스터들이 형성되어 제 1 배선부가 있다.
이와 같은 제 1 배선부 옆에 동일한 구조의 제 2 배선부가 있으며 그 사이의 공간에 글로발 입출력선(Global IO)과 입출력 스위치(IO SW)가 위치하며, 이 스위치(IO SW)는 로칼 입출력선(Local IO)에 각각 연결되어 비트라인쌍(BL, BLB)의 신호를 단속한다. 그리고 글로발 입출력선(Global IO)과 입출력 스위치(IO SW)은 스트랩(strap)부를 이룬다.
서브워드라인 스트랩방식을 이용하므로 센스앰프 블록(SA)에 스트랩부 만큼의 공간적 여유가 생기므로 종래의 배치방식에서 크로스 어리아 블록에서 부담이 되는 입출력 스위치(IO SW)를 이 여유공간에 배치하므로서 전체적으로 칩의 공간활용 효율을 높일 수 있다. 또한, 상대적으로 저항이 큰 로칼 입출력선(Local IO)의 부하를 바능로 불일 수 있어서 신호의 안정화를 가져온다.
도 6은 본 발명에 따른 반도체 메모리장치의 서브워드라인 드라이버 블록의 회로도로서, 도 4에 표시된 D 부위에 대응하는 회로이다.
도 6을 참조하면, 각각의 메모리 셀의 로우(row)를 지정하는 서브워드라인(SWL)이 수평적으로 위치하고 이들은 각각의 서브워드라인 드라이버(SWD)에 의해 활성화되고, 또한 비트라인(BL)과 비트바라인(BLB)과 직교하며 배치되어 있다.
읽기동작은 센스앰프 블록내의 컬럼 스위치를 통하여 비트라인(BL)의 데이타가 로칼 입출력선(Local IO)에 실리고, 스트랩부에 위치한 입출력 스위치(IO SW)를 통해서 글로발 입출력선(Global IO)에 전달되어 메인앰프 블록으로 입력되는 것으로 이루어진다. 쓰기동작은 이와 반대이다.
그리고, 크로스 어리아 블록에서 면적에 여유가 생기므로 이곳에 배치되는 센스앰프 드라이버 크기를 조절할 수 있으므로 구동하고자하는 단위 메모리셀 블록의 크기를 증가시켜 전체적인 칩 싸이즈를 감소시킬 수 있다.
본 발명은 상술한 바와 같이 로칼 입출력선에 인한 저항이 최고 반으로 감소하여 신호의 안정화를 가져어며, 또한 크로스 어리아에서 글로발 입출력선을 배제시키므로 배선의 부담이 감소하여 전체적으로 칩의 집적도를 높일 수 있다.
도 1은 종래 기술에 따른 반도체 메모리장치의 레이아웃
도 2는 종래 기술에 따른 반도체 메모리장치의센스앰프 블록의 회로도
도 3은 종래 기술에 따른 반도체 메모리장치의 서브워드라인 드라이버 블록의 회로도
도 4는 본 발명에 따른 반도체 메모리장치의 레이아웃
도 5는 본 발명에 따른 반도체 메모리장치의센스앰프 블록의 회로도
도 6은 본 발명에 따른 반도체 메모리장치의 서브워드라인 드라이버 블록의 회로도

Claims (3)

  1. 복수개의 메모리셀을 포함하는 복수개의 메모리셀 블록과,
    복수개의 센스앰프로 이루어지는 복수개의 센스앰프 블록과,
    복수개의 서브워드라인 드라이버를 포함하여 이루어진 반도체 메모리에 있어서,
    상기 메모리셀 블록과 상기 센스앰프블록 위에 배치되어 스트랩부를 이루는 글로발 입출력선과,
    상기 글로발 입출력선과 교차하며 상기 센스앰프 블록 위에 있는 로칼 입출력선으로 이루어진 반도체 메모리.
  2. 청구항 1에 있어서, 상기 글로발 입출력선은 상기 로칼 입출력선과 교차지점에서 입출력 스위치로 연결되는 것이 특징인 반도체 메모리.
  3. 청구항 1에 있어서, 상기 서브워드라인 드라이버는 서브워드라인을 통하여 상기 메모리셀을 활성화시키고 상기 워드라인은,
    상기 서브워드라인 드라이버 부터 시작하여 스트랩부까지 연결된 제 1 서브워드라인과,
    상기 스트랩부 부터 상기 메모리셀 블록의 해당 행의 끝까지 상기 메모리셀에 연결된 제 2 서브워드라인과,
    상기 서브워드라인 드라이버와 상기 제 2 서브워드라인을 전기적으로 연결하며 상기 제 1 서브워드라인 및 상기 제 2 서브워드라인 보다 도전성이 좋은 물질로 형성된 제 3 서브워드라인을 더 포함하여 이루어진 것이 특징인 반도체 메모리.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11881256B2 (en) 2021-06-09 2024-01-23 Samsung Electronics Co., Ltd. Semiconductor memory device and method of controlling load of global input-output lines of the same

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100364801B1 (ko) * 2000-08-30 2002-12-16 주식회사 하이닉스반도체 반도체 메모리 장치
KR100382740B1 (ko) * 2001-04-27 2003-05-09 삼성전자주식회사 주변 제어신호라인의 데이터 입출력라인에 대한 신호의간섭을 차폐하도록 배선한 반도체 메모리 장치.
KR100403344B1 (ko) * 2001-09-13 2003-11-01 주식회사 하이닉스반도체 반도체 메모리 장치
KR20030043410A (ko) * 2001-11-28 2003-06-02 삼성전자주식회사 글로벌 입출력 라인간의 커플링이 최소화되는 구조를가지는 반도체 메모리 장치
KR100854499B1 (ko) 2006-09-19 2008-08-26 삼성전자주식회사 워드 라인 스트랩 구조를 가지는 반도체 메모리 장치 및 이장치의 배치 방법
KR100819100B1 (ko) * 2007-01-04 2008-04-03 삼성전자주식회사 반도체 메모리 장치에서의 데이터 라인 배치 구조 및 라인드라이빙 방법
KR101311713B1 (ko) 2007-07-31 2013-09-26 삼성전자주식회사 메모리 코어, 이를 포함하는 반도체 메모리 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0973776A (ja) * 1995-09-07 1997-03-18 Mitsubishi Electric Corp 同期型半導体記憶装置
JPH09205182A (ja) * 1996-01-25 1997-08-05 Nec Corp 半導体記憶装置
JPH09246482A (ja) * 1996-03-04 1997-09-19 Fujitsu Ltd 半導体記憶装置
KR20020083585A (ko) * 2001-04-27 2002-11-04 삼성전자 주식회사 주변 제어신호라인의 데이터 입출력라인에 대한 신호의간섭을 차폐하도록 배선한 반도체 메모리 장치.

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0973776A (ja) * 1995-09-07 1997-03-18 Mitsubishi Electric Corp 同期型半導体記憶装置
JPH09205182A (ja) * 1996-01-25 1997-08-05 Nec Corp 半導体記憶装置
JPH09246482A (ja) * 1996-03-04 1997-09-19 Fujitsu Ltd 半導体記憶装置
KR20020083585A (ko) * 2001-04-27 2002-11-04 삼성전자 주식회사 주변 제어신호라인의 데이터 입출력라인에 대한 신호의간섭을 차폐하도록 배선한 반도체 메모리 장치.

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11881256B2 (en) 2021-06-09 2024-01-23 Samsung Electronics Co., Ltd. Semiconductor memory device and method of controlling load of global input-output lines of the same

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