KR100254069B1 - 반도체 기억 장치 - Google Patents

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Abstract

본 발명의 다이나믹형 반도체 기억 장치는 평행하게 배치된 제1, 제2, 제3 및 제4 비트선 쌍을 포함하는 셀 어레이와, 셀 어레이의 한 단측에 인접하게 배치되어 제1 비트선 쌍 및 제2 비트선 쌍에 각각 접속된 제1 및 제2 감지 증폭기 회로와, 셀 어레이의 다른 단측에 인접하게 배치되어 제3 비트선 쌍 및 제4 비트선 쌍에 각각 접속된 제3 및 제4 감지 증폭기 회로를 구비하고, 제1 및 제2 비트선 쌍의 다른 단측 및 제3 및 제4 비트선 쌍의 한 단측에 형성되는 영역에서 제1 신호선과 제2 신호선의 접속이 이루어지고 있다.
본 발명의 다이나믹형 반도체 기억 장치는 최충진 구조의 비트선 배치를 무너뜨리지 않고 이퀄라이즈 신호선 등의 저저항화를 도모할 수 있다.

Description

반도체 기억 장치
제1도는 본 발명의 실시예를 도시한 평면도.
제2도는 본 발명의 실시예를 상세하게 도시한 평면도.
제3도는 본 발명의 실시예를 더 상세하게 도시한 평면도.
제4도는 본 발명의 감지 증폭기 회로의 상세를 도시한 회로 구성도.
제5도는 본 발명의 간극부 주변의 패턴을 도시한 평면도.
제6도는 본 발명의 간극부 주변의 패턴을 도시한 다른 평면도.
제7도는 본 발명의 변형예를 실시예와 비교하여 도시한 평면도.
제8도는 종래예의 다이나믹형 반도체 기억 장치의 코어부를 도시한 평면도.
제9도는 종래예의 감지 증폭기 회로의 상세를 도시한 회로 구성도.
* 도면의 주요부분에 대한 부호의 설명
8 : 간극 S/A : 감지 증폭기 회로
BL, /BL : 비트선쌍 S/A Array : 감지 증폭기열
Cell Array : 메모리 셀 어레이
본 발명은 반도체 기억 장치에 관한 것으로, 특히 다이나믹형 메모리 셀을 행렬 형태로 배치한 셀 어레이의 양측에 감지 증폭기열을 배치함으로써 패턴 면적을 삭감한 구조의 다이나믹형 반도체 기억 장치에 관한 것이다.
종래부터 다이나믹형 반도체 기억 장치(이하, DRAM라 함)에 있어서, 패턴 면적 삭감의 노력이 거듭되어 왔다. DRAM에 있어서는 공용(shared) 감지 증폭기 구조로 함으로써, 패턴 면적이 대폭 삭감된다는 것이 알려져 있다. 제8도에 공용 감지 증폭기 구조의 DRAM 메모리 셀부의 개략을 도시한다. 평행하게 배치된 비트선 쌍을 갖는 메모리 셀 어레이 Cell Array의 좌우 양단에 2개의 감지 증포기열 S/A Array가 이 메모리 셀 어레이 Cell Array를 사이에 두도록 배치되어 있다. 비트선 쌍은 1쌍 걸러 좌우의 감지 증폭기열 S/A Array의 감지 증폭기 회로 S/A에 접속되어 있다. 따라서, 우측의 감지 증폭기열에는 비트선 쌍 갯수의 절반 갯수의 감지 증폭기 회로가, 좌측의 감지 증폭기열에도 마찬가지 갯수의 감지 증폭기 회로가 각각 배치되어 있다. 감지 증폭기 회로에는 각각 우측과 좌측에 비트선 쌍이 연장되어 있고, 도시하지 않은 인접한 메모리 셀 어레이의 비트선 쌍과 접속되어 있다. 후술하는 선택 회로에 의해 동작중에는 감지 증폭기 회로에 우측 또는 좌측중 어느 한쪽의 비트선 쌍이 접속된다. 예를 들면, 특정 메모리 셀 어레이 Cell Array가 활성화된 때에는, 즉 독출, 기입, 리프레시 동작시는 이 메모리 셀 어레이의 좌우 양단에 있는 2개의 감지 증폭기열 S/A Array가 동작하여 메모리 셀 데이타의 증폭을 행한다.
제9도에 제8도에서 약기한 감지 증폭기 회로 S/A의 상세를 도시한다. 이 감지 증폭기 회로 S/A는 좌측면 이퀄라이즈부, 좌측면 선택부, 컬럼 게이트부, 감지 증폭기부, 우측면 선택부, 우측면 이퀄라이즈부로 나눌 수 있다. 좌측면 이퀄라이즈부는 N채널 MOS 트랜지스터 Q1, Q2 및 Q3으로 구성되고, 신호EQL의 제어 하에 좌측면 비트선 쌍 BL1, /BL1을 VBL에 의해 공급되는 1/2 Vcc(Vcc는 내부 전원 전위)로 이퀄라이즈한다. 좌측면 선택부는 N채널 MOS 트랜지스터 Q4 및 Q5로 구성되고, 신호L의 제어 하에 컬럼 게이트부 및 감지 증폭기부와 좌측면 비트선 쌍 BL1, /BL1을 접속한다. 컬럼 게이트부는 N채널 MOS 트랜지스터 Q6 및 Q7로 구성되고, 컬럼 선택선 CSL의 제어 하에 비트선 쌍과 데이타선 쌍 DQ, /DQ를 선택적으로 접속한다. 감지 증폭기부는 N채널 MOS 트랜지스터 Q8~Q11 및 P채널 MOS 트랜지스터 Q12, Q13으로 구성되고, N채널 감지 증폭기 제어선 /SAN이 1/2 Vcc에서 0V로 하강하는 타이밍에서 비트선 쌍 중 낮은 전위 쪽은 "L"로 된다. 이어서, P채널 감지 증폭기 제어선 SAP가 1/2 Vcc에서 Vcc로 상승함으로써 P채널 감지 증폭기가 동작한다. 여기에서, 비트선 쌍의 "H"측이 더 "H"로 되어 비트선 쌍의 미소한 전위차를 감지한다. 특히 컬럼 선택선 CSL에 의해 선택된 열의 비트선 쌍에 관해서는 MOS 트랜지스터 Q10에 의해 급속하게 증폭 동작이 행해진다. 우측 선택부는 N채널 MOS 트랜지스터 Q14 및 Q15로 구성되고, 신호R의 제어 하에 컬럼 게이트부 및 감지 증폭기부와 우측면 비트선 쌍 BL1', /BL1'를 접속한다. 우측면 이퀄라이즈부는 N채널 MOS 트랜지스터 Q16, Q17 및 Q18로 구성되고, 신호EQR의 제어 하에 우측면 비트선 쌍 BL1', /BL1'를 VBL에 의해 공급되는 1/2 Vcc로 이퀄라이즈한다.
이상, 제8도와 제9도를 이용하여 공용 감지 증폭기 구조의 DRAM의 코어부를 설명했다. 이와 같이 구성함으로써, 비트선 쌍 피치(간격)의 2배의 피치로 감지 증폭기 회로를 배치할 수 있게 되어, 패턴 배치가 용이해지기 때문에, 칩 면적의 삭감에도 기여한다. 동시에, 동일한 감지 증폭기열을 인접하는 메모리 셀 어레이에 의해 공용하기 때문에, 각 메모리 셀 어레이마다 감지 증폭기열을 전용으로 설치하는 것과 비교해서 감지 증폭기 영역을 절반으로 할 수 있게 된다. 이것도 칩 면적의 삭감에 기여한다.
그런데, 이상 설명한 종래의 공용 감지 증폭기 구조의 DRAM에는 이하에 나타내는 문제점이 존재한다. 즉, 이퀄라이즈 회로에 이용하는EQL,EQR이나 VBL 등을 폴리실리콘 배선이나 확산층 배선으로 형성한 경우, 저항이 너무 커져서, 동작 마진의 저하에 관련되어, 오동작의 원인이 되는 것이다. 그러나, 상술한 바와 같이, 한 쪽에 2비트선 쌍마다 감지 증폭기를 배치한 최충전(最充塡) 구조를 취한 경우, 낮은 저항의 금속 배선층으로 이루어지는EQL,EQR, VBL 등의 바이패스 배선층을 설치하는 것은 매우 곤란하다. 왜냐하면, 상술한 최충전 구조를 취한 경우, 금속 배선층과 고저항 배선층(폴리실리콘 배선 또는 확산층 배선)의 콘택트를 취하는 영역을 확보하는 것이 곤란하기 때문이다.
이상 설명한 바와 같이, 종래의 공용 증폭기 구조의 DRAM에 있어서는 비트선 배치가 최충전 구조이기 때문에, 이퀄라이즈 신호선 등이 상층의 금속 배선층과 콘택트를 취하기가 곤란하여 저저항화를 달성하기가 곤란했다. 즉, 저저항화를 실현하기 위해서는 비트선 피치를 약간 성기게 하여 피치 면적을 희생해야 할 필요가 있었다.
본 발명은 상기 결점을 제거하여 최충전 구조의 비트선 배치를 무너뜨리지 않고 이퀄라이즈 신호선 등의 저저항화를 도모한 다이나믹형 반도체 기억 장치를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명에서는 차례로 평행하게 배치되어 다이나믹형 메모리가 각각 접속된 제1, 제2, 제3 및 제4 비트선 쌍을 포함하는 셀 어레이와, 셀 어레이의 한 단측에 인접하게 배치되어 각각 비트선 이퀄라이즈 회로를 포함하고 제1 비트선 쌍 및 제2 비트선 쌍에 각각 접속된 제1 및 제2 감지 증폭기 회로와, 셀 어레이의 다른 단 측에 인접하게 배치되어 각각 비트선 이퀄라이즈 회로를 포함하고 제3 비트선 쌍 및 제4 비트선 쌍에 각각 접속된 제3 및 제4 감지 증폭기 회로를 구비하고, 제1 및 제2 비트선 쌍의 다른 단 측 및 제3 및 제4 비트선 쌍의 한 단측에 형성되는 영역에서 제1 신호선과 제2 신호선의 접속이 이루어진 것을 특징으로 하는 다이나믹형 반도체 기억 장치를 제공한다.
또한, 상술한 구성에 덧붙여, 제1 신호선 및 제2 신호선은 함께 이퀄라이즈 회로 제어 신호선이고, 제1 신호선은 저저항의 금속 배선이며, 제2 신호선은 이퀄라이즈 회로 내에서 MOS 트랜지스터의 게이트 단자로서 이용되는 폴리실리콘 배선인 것을 특징으로 하는 다이나믹형 반도체 기억 장치를 제공한다.
또한, 제1 신호선 및 제2 신호선은 함께 중간 전위 공급선이고, 제1 신호선은 저저항의 금속 배선이며, 제2 신호선은 이퀄라이즈 회로 내에서 MOS 트랜지스터의 드레인 단자로서 이용되는 확산층 배선인 것을 특징으로 하는 다이나믹형 반도체 기억 장치를 제공한다.
본 발명에서 제공하는 수단을 이용하면, 제1 및 제2 비트선 쌍과 이것에 대향하는 감지 증폭기 회로와의 사이에 일정 간격을 둘 수 있기 때문에, 신호선 끼리의 접속 영역을 확보할 수 있다. 또한, 마찬가지로 제3 및 제4 비트선 쌍과 이것에 대향하는 감지 증폭기 회로와의 사이에도 일정 간격을 둘 수 있다. 그러나, 종래의 공용 감지 증폭기 구조와 마찬가지로, 비트선 배치는 최충전 구조를 무너뜨리지 않는다. 이 결과, 칩 면적을 증대하지 않고 이퀄라이즈 신호선 등의 저저항화를 도모할 수 있게 된다.
이하, 도면을 참조하여 본 발명의 실시예를 설명한다.
제1도에 본 발명의 DRAM의 개략 구성도를 도시한다. 총 기억 용량은 64M 비트 DRAM을 가정하고 있다. 반도체 칩(9)에는 4개의 16M 비트의 메모리 셀과 이것에 부수하는 감지 증폭기, 디코더 등의 코어부 주변 회로로 구성되는 코어 블럭 CB0, CB1, CB2, CB3이 배치되어 있다. CB0과 CB1의 사이 및 CB2와 CB3의 사이에는 워드선의 승압 전위 VPP를 발생시키는 VPP발생 회로 VPP Pump가 각각 배치되어 있다. 각 코어 블럭 CB의 데이타 출력부에는 데이타 멀티플렉서 회로 MUX 및 데이타 버퍼 회로 DIB가 각각 배치되어 있다. 또한, 각 코어 블럭의 근방에는 컬럼 용장 회로의 치환 데이타를 보유하는 퓨즈 어레이 CFUSE가 각각 배치되고, CB0과 CB1 사이에는 1/2 Vcc 등의 중간 전위의 참조 전위를 발생시키는 참조 전위 발생 회로 VREF가, CB2와 CB3의 사이에는 전원 투입시의 칩 내부의 초기화를 행할 때의 초기화 신호를 발생시키는 파워 온 리셋 회로 PWRON이 각각 배치되어 있다. CB0과 CB2의 사이에는 기판 전위 발생 회로 SSB, 데이타 입출력 버퍼 I/O buffer 및 Pad, 데이타 출력폭에 따라 Pad를 선택하는 IO 데이타 멀티플렉서 회로 X1MUX를 차례로 배치하고, CB1과 CB3의 사이에는 셀프 리프레시 제어 회로 Self refresh, 어드레스 버퍼 Address buffer, 로우(row)계 제어 회로 RAS series, 데이타 콘트롤 회로 DC가 차례로 배치되어 있다. 또한, 칩(9)의 중심부에는 컬럼 파셜 디코더 회로 CPD, 어드레스 천이 검출 회로 ATD, 로우 파셜 디코더 회로 RPD, 컬럼 어드레스 스위치 회로 ASD가 각각 배치되어 있다.
이어서, 제2도에 16M 코어 블럭 CB의 구성을 도시한다. 32개의 메모리 셀 어레이 Cell Array와 33개의 감지 증폭기열(코어부 주변 회로) S/A Array가 복수개 교호로 배치되어, 메모리 셀 블럭을 구성하며, 그 한단에 컬럼 디코더 회로 C/D가 배치되어 있다. 컬럼 선택선 CSL은 열방향으로 복수개 배열되고, 컬럼 디코더 회로 C/D에 의해 선택 구동된다. 컬럼 선택선 CSL은 동일한 열에 속하는 각 행의 감지 증폭기열 S/A Array S/A에 선택 신호를 공급한다. 보다 상세하게는, 컬럼 선택선은 감지 증폭기 회로의 부분 활성 및 컬럼 게이트 회로의 구동에 이용된다. 메모리 셀 블럭은 상하 조가 디어 16M 코어 블럭 CB를 구성하고, 양자의 사이에는 각 메모리 셀 어레이에 대응하는 로우 디코더 회로(내부 로우 어드레스 신호에 의해 선택적으로 워드선 WL을 구동시킴) R/D, 로우 디코더 회로의 구동 신호 공급 회로 WDRV 및 로우 용장 회로 치환 데이타를 보유하는 RFUSE가 각각 배치되고, 또한 데이타선 증폭 회로 DQB, 블럭 제어 회로 BC 등이 각각 배치되어 있다. 또한, 코어 블럭 CB의 주변부에는 각 코어부 주변 회로에 대응한 P 채널형 감지 증폭기 구동 회로 PSAD가 각각 배치되어 있다.
제3도에 2개의 감지 증폭기열 S/A Array 사이에 끼워진 메모리 셀 어레이 Cell Array의 구성을 도시한다. 각 감지 증폭기 회로 S/A에는 2쌍의 비트선 쌍 BL, /BL 및 BL', /BL'가 각각 접속되어 있는 공용 감지 증폭기 구조를 취하고 있고, 제3도에 도시한 바와 같이 2개의 감지 증폭기마다 묶어서 지그재그 형태로 배열함으로써 메모리 셀 어레이를 구성하고 있다. 이것을 부연하여 설명하면, 비트선 쌍에서 본 감지 증폭기의 위치는 종래예에서 설명한 예에 따르면 우ㆍ좌ㆍ우, 좌ㆍ우ㆍ좌 …로 되어 있었지만, 본 실시예에 따르면 우ㆍ우ㆍ좌ㆍ좌ㆍ우ㆍ우ㆍ좌ㆍ좌 …로 되어 있다. 이 결과, 2개의 비트선 쌍, 예를 들면 BL0, /BL0 및 BL1, /BL1과 감지 증폭기열 S/A Array와의 사이에 일정한 간극(8)이 각각 형성된다. 각 비트선에는 트랜지스터 및 캐패시터로 이루어지는 도시하지 않은 다이나믹형 메모리 셀이 접속되어 있다. 메모리 셀 MC 중 동일 열에 속하는 것은 동일 비트선 쌍에, 동일 행에 속하는 것은 동일 워드선에 접속되어 있다. 워드선은 상술한 바와 같이 로우 디코드 회로 R/D에 의해 선택 구동된다. 로우 디코드 회로는 적어도 P 채널형 트랜지스터에 의해 "H"레벨로 워드선을 충전(充電)하는 워드선 구동 회로를 포함하고, 그 구동원으로서 구동 신호 공급 회로 WDRV가 이용되고, 그 전원으로서 승압 전위 VPP를 발생시키는 VPP발생 회로 VPP Pump가 이용된다.
계속하여, 제4도에 제3도에서의 감지 증폭기 회로 S/A의 상세를 도시한다. 이 감지 증폭기 회로는 많은 부분이 종래예에서 설명한 감지 증폭기 회로와 일치하고 있다. 감지 증폭기 회로 S/A는 좌측면 이퀄라이즈부, 좌측면 선택부, 컬럼 게이트부, 감지 증폭기부, 우측면 선택부, 우측면 이퀄라이즈부로 나눌 수 있다. 좌측면 이퀄라이즈부는 N채널 MOS 트랜지스터 Q1, Q2 및 Q3으로 구성되고, 신호 SEQL의 제어하에 좌측면 비트선 쌍 BL1, /BL1을 SVBL에 의해 공급되는 1/2 Vcc로 이퀄라이즈한다. 신호 SEQL은 폴리실리콘 배선으로 이루어지고, 후술하는 바와 같이 MOS 트랜지스터 Q1, Q2 및 Q3의 게이트 전극과 공용하고 있어 미세화는 가능하지만 비교적 고저항이다. 또한, SVBL은 확산층 배선으로 이루어지고, 후술하는 바와 같이 MOS 트랜지스터Q1 및 Q2의 드레인 전극과 공용하고 있어 미세화는 가능하지만 역시 비교적 고저항이다. 이들 고저항 배선을 보상하기 위해, 바이패스선으로서 금속 배선층으로 이루어지는EQL, VBL을 SEQL, SVBL 배선과 평행하게 배치하여 간극(8)의 영역에서 양자의 콘택트를 취한다(즉 션트한다). 좌측면 선택부는 N채널 MOS 트랜지스터 Q4 및 Q5로 구성되고, 신호L의 제어 하에 컬럼 게이트부 및 감지 증폭기부와 좌측면 비트선 쌍 BL1, /BL1을 접속한다. 컬럼 게이트부는 N채널 MOS 트랜지스터 Q6 및 Q7로 구성되고, 컬럼 선택선 CSL의 제어 하에 비트선 쌍과 데이타선 쌍 DQ, /DQ를 선택적으로 접속한다. 감지 증폭기부는 N채널 MOS 트랜지스터 Q8~Q11 및 P채널 MOS 트랜지스터 Q12, Q13으로 구성되고, N채널 감지 증폭기 제어선 /SAN이 1/2 Vcc에서 0V로 하강하는 타이밍에서 비트선 쌍 중 "L"측 선을 0V 방향으로 감지하고, 이어서 P채널 감지 증폭기 제어선 SAP가 1/2 Vcc에서 Vcc로 상승하는 타이밍에서 비트선 쌍의 "H"측을 Vcc 방향으로 감지한다. 특히 컬럼 선택된 CSL에 의해 선택된 열의 비트선 쌍에 관해서는 MOS 트랜지스터 Q10에 의해 급속하게 증폭 동작이 이루어진다. 우측 선택부는 N채널 MOS 트랜지스터 Q14 및 Q15로 구성되고, 신호R의 제어 하에 컬럼 게이트부 및 감지 증폭기부와 우측면 비트선 쌍 BL1', /BL1'를 접속한다. 우측면 이퀄라이즈부는 N채널 MOS 트랜지스터 Q16, Q17 및 Q18로 구성되고, 신호 SEQR의 제어 하에 우측면 비트선 쌍 BL1', /BL1'를 SVBL에 의해 공급되는 1/2 Vcc로 이퀄라이즈한다. 신호 SEQR은 폴리실리콘 배선으로 이루어지고, 후술하는 바와 같이 MOS 트랜지스터 Q16, Q17 및 Q18의 게이트 전극과 공용하고 있어 미세화는 가능하지만 비교적 고저항이다. 또한, SVBL은 상술한 바와 같이 확산층 배선으로 이루어지고, MOS 트랜지스터 Q17 및 Q18의 드레인 전극과 공용하고 있어 미세화는 가능하지만 역시 비교적 고저항이다. 이들 고저항 배선을 보상하기 위해, 바이패스선으로서 금속 배선층으로 이루어지는EQR, VBL을 SEQR, SVBL 배선과 평행하게 배치하여 간극(8)의 영역에서 양자의 콘택트를 취한다(즉 션트한다).
제5도에 간극(8)과 그 주변의 패턴도를 도시한다. 비트선 쌍 BL2, /BL2 및 비트선 쌍 BL3, /BL3의 단부에 인접하고, 2쌍의 비트선 쌍 BL1, /BL1과 BL4, /BL4와, 또한 감지 증폭기열 내의 이퀄라이즈 회로(MOS 트랜지스터 Q1, Q2, Q3 등)에 둘러싸인 영역인 간극(8) 내에는 비교적 큰 영역을 필요로 하는 금속 배선과 폴리실리콘 배선과의 콘택트부(7)이 형성되어 있다. 이 콘택트부(7)에서는 0.7㎛폭의 저저항인 금속(알루미늄 또는 텅스텐) 배선층으로 이루어지는EQL과 0.35㎛폭의 비교적 고저항인 폴리실리콘 배선층으로 이루어지는 SEQL이 접속되어 있다. 폴리실리콘 배선층으로 이루어지는 SEQL은 MOS 트랜지스터 Q1, Q2 및 Q3의 게이트 전극과 공용하고 있고 메모리 셀 어레이를 종단하고 있다. 또, 사선부는 확산층이다. 콘택트 영역(7)은 각 간극(8)마다 설치할 필요는 없고, 간극(8)을 하나 걸러 설치해도 좋다. 이 경우, 빈 간극(8)에 대해서는 후술하는 VBL의 션트에 이용한다.
제6도에 간극(8)과 다른 부분과 그 주변의 패턴도를 도시한다. 비트선 쌍 BL6, /BL6 및 비트선 쌍 BL7, /BL7의 단부에 인접하고, 2쌍의 비트선 쌍 BL5, /BL5와 BL8, /BL8과, 또한 감지 증폭기열 내의 이퀄라이즈 회로(MOS 트랜지스터 Q1, Q2, Q3 등)에 둘러싸인 영역인 간극(8) 내에는 역시 비교적 큰 영역을 필요로 하는 금속 배선과 확산층 영역의 콘택트부(6)이 형성되어 있다(물론, 확산층 영역으로부터 한번 폴리실리콘층으로 전극을 인출하고, 이 폴리실리콘층과 금속 배선층을 접속하는 것도 가능하다. 이 경우, 제4도를 이용하여 설명한 경우와 마찬가지이다). 이 콘택트부(6)에서는 0.7㎛ 폭의 저저항인 금속 배선층으로 이루어지는 VBL과 0.35㎛ 폭의 비교적 고저항인 확산층 배선으로 이루어지는 SVBL이 접속되어 있다. 확산층으로 이루어지는 SVBL은 MOS 트랜지스터 Q1 및 Q2의 드레인 전극과 공용하고 있고 메모리 셀 어레이를 종단하고 있다. 또, 사선부는 확산층이다.
이상 제5도 및 제6도를 이용하여 간극(8)에서의 션트 상태를 도시했다. 물론 그외의 배선의 션트부로서 이용하는 것도 가능하지만, 공용 감지 증폭기 구조이면, 이퀄라이즈 회로가 감지 증폭기 회로 S/A의 양단에 오기때문에 상술한 구성이 매우 적합하다.
이와 같이, 본 발명의 비트선ㆍ감지 증폭기 배치를 이용하면, 비트선 쌍ㆍ감지 증폭기 사이에 일정한 간격을 둘 수 있기 때문에, 신호선끼리의 접속 영역을 확보할 수 있다. 그러나, 종래의 공용 감지 증폭기 구조와 마찬가지로 비트선 배치는 최충전 구조를 무너뜨리지 않는다(즉, 2 비트선 쌍마다 1 감지 증폭기를 배치하는 것이 가능하다). 이 결과, 칩 면적을 증대하지 않고 이퀄라이즈 신호선 등의 저저항화를 도모하는 것이 가능해진다.
계속해서, 상술한 실시예의 변형예를 제7도를 참조하여 설명하겠다. 제7도(a)는 상술한 실시예의 비트선ㆍ감지 증폭기 배치를 개략적으로 도시한 도면이다. 제7도(b)는 이 변형예이다. 이 변형예에 따르면, 실시예와 마찬가지로 각 감지 증폭기 회로 S/A에는 2쌍의 비트선 쌍이 좌우에 각각 접속되어 있는 공용 감지 증폭기 구조를 취하고 있지만, 실시예와 달리 4개의 감지 증폭기마다 묶어서 지그재그 형태로 배열함으로써 메모리 셀 어레이를 구성하고 있다. 이것을 부연하여 설명하면, 비트선 쌍에서 본 감지 증폭기의 위치는 종래예에서 설명한 예에 따르면 우ㆍ우ㆍ좌ㆍ좌ㆍ우ㆍ우 …로 되어 있었지만, 변형예에 따르면 우ㆍ우ㆍ우ㆍ우ㆍ좌ㆍ좌ㆍ좌ㆍ좌ㆍ우ㆍ우ㆍ우ㆍ우 …로 되어 있다. 이 결과, 4개의 비트선 쌍과 감지 증폭기열의 사이에 일정한 간극이 각각 형성된다. 변형예에서 형성되는 간극은 상술한 실시예와 비교하여 큰 면적이다. 이 결과, 신호선끼리의 콘택트(션트)를 취할 때, 폴리실리콘 피치의 미세화기 진척된 256M 비트 DRAM 등의 세대에서 유리해진다. 제7도(b)를 더욱 진보시켜 8비트선 쌍마다 묶는 예도 고려된다.
또, 본 발명의 주지를 일탈하지 않는 범위 내에서 여러가지 변경이 가능한 것은 말할 것도 없다.
이상 설명한 바와 같이, 본 발명에 의해 최충전 구조의 비트선 배치를 무너뜨리지 않고, 이퀄라이즈 신호선 등의 저저항화를 도모한 다이나믹형 반도체 기억 장치를 제공할 수 있게 된다.

Claims (20)

  1. 반도체 기억장치에 있어서,
    행 배열된 2N(N2)개의 비트선 쌍들 - 각 비트선 쌍은 복수의 메모리 셀에 접속됨 - 을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이의 일 측면에 제1 행으로 배열된 N개의 제 1 감지 증폭기 회로를 갖는 제1 감지 증폭기 어레이 -
    상기 제1 감지 증폭기 회로 각각은 상기 비트선 쌍들 중 하나의 쌍에 결합되어 상기 비트선 쌍들에 상기 제1 감지 증폭기 어레이를 결합시킴 -;
    상기 메모리 셀 어레이의 대향 측면에 제2 행으로 배열된 N개의 제2 감지 증폭기 회로를 갖는 제2 감지 증폭기 어레이 - 상기 제2 감지 증폭기 회로 각각은 상기 비트선 쌍들중 다른 쌍에 결합되어, 상기 비트선 쌍들 중 다른 N개의 쌍들에 상기 제2 감지 증폭기 어레이를 결합시킴 -; 및
    상기 비트선 쌍중 M개의 쌍의 단부와 상기 감지 증폭기 어레이들중 하나의 어레이 사이에 각각 위치된 복수의 영역들 - 상기 영역들 중 하나 이상의 영역에서 제1 신호와 제2 신호가 션트됨 -
    을 포함하고,
    M(2≥M)개의 인접 비트선 쌍들로 된 제1 그룹은 상기 감지 증폭기 어레이들 중 하나의 어레이에 분배되고 상기 제1 그룹에 이웃하는 M개의 인접 비트선 쌍들로 된 제2 그룹은 다른 감지 증폭기 어레이에 분배되는 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서,
    상기 감지 증폭기 회로 각각은 상기 대응하는 비트선 쌍을 중간 전압으로 이퀄라이징하기 위한 이퀄라이징 회로를 포함하고, 상기 이퀄라이징 회로는 제1, 제2, 및 제3 MOS 트랜지스터를 갖고,
    상기 제1 신호선은 상기 제1, 제2, 및 제3 MOS 트랜지스터를 제어하기 위한 배선이며, 그 게이트 전극과 결합되어 있고,
    상기 제2 신호선은 상기 제1 신호선에 제어 신호를 공급하기 위한 바이패스 배선인 것을 특징으로 하는 반도체 기억장치.
  3. 제1항에 있어서,
    상기 제1 신호선은 폴리실리콘층으로 구성되며, 상기 제2 신호선은 금속 배선층으로 구성되는 것을 특징으로 하는 반도체 기억장치.
  4. 제1항에 있어서,
    상기 감지 증폭기 회로 각각은 상기 대응하는 비트선 쌍을 중간 전압으로 이퀄라이징하기 위한 이퀄라이징 회로를 포함하고,
    상기 제1 신호선은 상기 이퀄라이징 회로에 상기 중간 전압을 공급하기 위한 배선이며,
    상기 제2 신호선은 상기 제1 신호선에 상기 중간 전압을 공급하기 위한 바이패스 배선인 것을 특징으로 하는 반도체 기억장치.
  5. 제4항에 있어서,
    상기 제1 신호선은 불순물 확산층으로 구성되며, 상기 제2 신호선은 금속 배선층으로 구성되는 것을 특징으로 하는 반도체 기억장치.
  6. 제1항에 있어서, M은 2인 것을 특징으로 하는 반도체 기억장치.
  7. 제1항에 있어서, M은 4인 것을 특징으로 하는 반도체 기억장치.
  8. 반도체 기억장치에 있어서,
    행 배열된 2N(N≥2)개의 비트선 쌍들 - 각 비트선 쌍은 복수의 메모리 셀에 접속됨 - 을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이의 일 측면에 제1 행으로 배열된 N개의 제1 감지 증폭기 회로를 갖는 제1 감지 증폭기 어레이 - 상기 제1 감지 증폭기 회로 각각은 상기 비트선 쌍들 중 하나의 쌍에 결합되어 상기 비트선 쌍들 중 N개의 쌍들에 상기 제1 감지 증폭기 어레이를 결합시킴 -; 및
    상기 메모리 셀 어레이의 대향 측면에 제2 행으로 배열된 N개의 제2 감지 증폭기 회로를 갖는 제2 감지 증폭기 어레이 - 상기 제2 감지 증폭기 회로 각각은 상기 비트선 쌍들중 다른 쌍에 결합되어, 상기 비트선 쌍들 중 다른 N개의 쌍들에 상기 제2 감지 증폭기 어레이를 결합시킴 -
    를 포함하고,
    M(2≥M)개의 인접 비트선 쌍들로 된 제1 그룹은 상기 감지 증폭기 어레이들 중 하나의 어레이에 분배되고 상기 제1 그룹에 이웃하는 M개의 인접 비트선 쌍들로 된 제2 그룹은 다른 감지 증폭기 어레이에 분배되고,
    상기 비트선 쌍 각각은 그 대응하는 감지 증폭기에 근접하는 단부에서 조깅되어 제1 신호선과 제2 신호선을 션트하기 위한 영역을 생성하며 상기 감지 증폭기 회로가 규칙적인 간격으로 배열되게 하는 것을 특징으로 하는 반도체 기억장치.
  9. 반도체 기억장치에 있어서,
    순서대로 평행하게 배열된 제1, 제2, 제3 및 제4 인접 비트선 쌍들;
    상기 제1 비트선 쌍의 우측 단부에 접속된 제1 감지 증폭기 회로;
    상기 제2 비트선 쌍의 좌측 단부에 접속된 제2 감지 증폭기 회로;
    상기 제3 비트선 쌍의 좌측 단부에 접속된 제3 감지 증폭기 회로; 및
    상기 제4 비트선 쌍의 우측 단부에 접속된 제4 감지 증폭기 회로
    를 포함하되, 상기 제1 감지 증폭기는 상기 제4 감지 증폭기에 인접하고, 상기 제2 감지 증폭기는 상기 제3 감지 증폭기에 인접하며,
    상기 제2 및 제3 비트선 쌍의 우측 단부와 상기 제1 및 제4 감지 증폭기 회로에 의해 경계지어지면서, 다른 층의 배선을 션트하기 위한 션트 영역
    을 더 포함하는 것을 특징으로 하는 반도체 기억장치.
  10. 반도체 기억장치에 있어서,
    순서대로 평행하게 배열된 제1, 제2, 제3 및 제4 인접 비트선 쌍들;
    상기 제1 비트선 쌍의 우측 단부에 접속된 제1 감지 증폭기 회로;
    상기 제2 비트선 쌍의 좌측 단부에 접속된 제2 감지 증폭기 회로;
    상기 제3 비트선 쌍의 좌측 단부에 접속된 제3 감지 증폭기 회로;
    상기 제4 비트선 쌍의 우측 단부에 접속된 제4 감지 증폭기 회로; 및
    상기 제2 및 제3 비트선 쌍의 우측 단부와 상기 제1 및 제4 감지 증폭기 회로에 의해 경계지어지며, 다른 층의 배선을 션트하기 위한 션트 영역
    을 포함하고,
    상기 감지 증폭기 회로 각각은 이퀄라이징 회로를 포함하며, 상기 이퀄라이징 회로 각각은 그 대응하는 비트선 쌍을 중간 값으로 이퀄라이징하기 위한 MOS 트랜지스터를 갖는 것을 특징으로 하는 반도체 기억장치.
  11. 반도체 기억장치에 있어서,
    순서대로 평행하게 배열된 제1, 제2, 제3 및 제4 인접 비트선 쌍들;
    상기 제1 비트선 쌍의 우측 단부에 접속된 제1 감지 증폭기 회로;
    상기 제2 비트선 쌍의 좌측 단부에 접속된 제2 감지 증폭기 회로;
    상기 제3 비트선 쌍의 좌측 단부에 접속된 제3 감지 증폭기 회로; 및
    상기 제4 비트선 쌍의 우측 단부에 접속된 제4 감지 증폭기 회로
    를 포함하되, 상기 제1 감지 증폭기는 상기 제4 감지 증폭기에 인접하고, 상기 제2 감지 증폭기는 상기 제3 감지 증폭기에 인접하며,
    상기 제2 및 제3 비트선 쌍의 우측 단부와 상기 제1 및 제4 감지 증폭기 회로에 의해 경계지어지면서, 다른 층의 배선을 션트하기 위한 션트 영역
    을 더 포함하고,
    상기 감지 증폭기 회로 각각은 이퀄라이징 회로를 포함하며, 상기 이퀄라이징 회로 각각은 그 대응하는 비트선 쌍을 중간 값으로 이퀄라이징하기 위한 MOS 트랜지스터를 갖는 것을 특징으로 하는 반도체 기억장치.
  12. 반도체 기억장치에 있어서,
    순서대로 평행하게 배열된 제1, 제2, 제3 및 제4 인접 비트선 쌍들;
    상기 제1 비트선 쌍의 우측 단부에 접속된 제1 감지 증폭기 회로;
    상기 제2 비트선 쌍의 좌측 단부에 접속된 제2 감지 증폭기 회로;
    상기 제3 비트선 쌍의 좌측 단부에 접속된 제3 감지 증폭기 회로;
    상기 제4 비트선 쌍의 우측 단부에 접속된 제4 감지 증폭기 회로;
    MOS 트랜지스터에 제어 신호를 공급하며, 상기 MOS 트랜지스터의 게이트 전극과 결합된 제1 이퀄라이징 신호선;
    상기 제어 신호를 바이패스하기 위한 제2 이퀄라이징 신호선; 및
    상기 제2 및 제3 비트선 쌍의 우측 단부와 상기 제1 및 제4 감지 증폭기 회로에 의해 경계지어지며, 상기 제1 이퀄라이징 신호선과 상기 제2 이퀄라이징 신호선을 션트하기 위한 션트 영역
    을 포함하고,
    상기 감지 증폭기 회로 각각은 이퀄라이징 회로를 포함하며, 상기 이퀄라이징 회로 각각은 그 대응하는 비트선 쌍을 중간 값으로 이퀄라이징하기 위한 MOS 트랜지스터를 갖는 것을 특징으로 하는 반도체 기억장치.
  13. 제12항에 있어서,
    상기 제1 이퀄라이징 신호선은 폴리실리콘층으로 구성되며, 상기 제2 이퀄라이징 신호선은 금속 배선층으로 구성되는 것을 특징으로 하는 반도체 기억장치.
  14. 반도체 기억장치에 있어서,
    순서대로 평행하게 배열된 제1, 제2, 제3 및 제4 인접 비트선 쌍들;
    상기 제1 비트선 쌍의 우측 단부에 접속된 제1 감지 증폭기 회로;
    상기 제2 비트선 쌍의 좌측 단부에 접속된 제2 감지 증폭기 회로;
    상기 제3 비트선 쌍의 좌측 단부에 접속된 제3 감지 증폭기 회로;
    상기 제4 비트선 쌍의 우측 단부에 접속된 제4 감지 증폭기 회로;
    MOS 트랜지스터의 소스/드레인 전극에 중간 전압을 제공하기 위한 제1 중간 전압 라인;
    상기 중간 전압을 바이패싱하기 위한 제2 중간 전압 라인; 및
    상기 제2 및 제3 비트선 쌍의 우측 단부와 상기 제1 및 제4 감지 증폭기 회로에 의해 경계지어지며, 상기 제1 중간 전압 라인과 상기 제2 중간 전압 라인을 션트하기 위한 션트 영역
    을 포함하고,
    상기 감지 증폭기 회로 각각은 이퀄라이징 회로를 포함하며, 상기 이퀄라이징 회로 각각은 그 대응하는 비트선 쌍을 중간 값으로 이퀄라이징하기 위한 MOS 트랜지스터를 갖는 것을 특징으로 하는 반도체 기억장치.
  15. 제14항에 있어서,
    상기 제1 중간 전압 라인은 불순물 확산층으로 구성되며, 상기 제2 중간 전압 라인은 금속 배선층으로 구성되는 것을 특징으로 하는 반도체 기억장치.
  16. 반도체 기억장치에 있어서,
    순서대로 평행하게 배열된 제1, 제2, 제3, 제4, 제5 및 제6 인접 비트선 쌍들;
    상기 제1 비트선 쌍의 우측 단부에 접속된 제1 감지 증폭기 회로;
    상기 제2 비트선 쌍의 좌측 단부에 접속된 제2 감지 증폭기 회로;
    상기 제3 비트선 쌍의 좌측 단부에 접속된 제3 감지 증폭기 회로;
    상기 제4 비트선 쌍의 좌측 단부에 접속된 제4 감지 증폭기 회로;
    상기 제5 비트선 쌍의 좌측 단부에 접속된 제5 감지 증폭기 회로;
    상기 제6 비트선 쌍의 우측 단부에 접속된 제6 감지 증폭기 회로; 및
    상기 제2 내지 제5 비트선 쌍의 우측 단부와 상기 제1 및 제6 감지 증폭기 회로에 의해 경계지어지며, 다른 층의 배선을 션트하기 위한 션트 영역
    을 포함하는 것을 특징으로 하는 반도체 기억장치.
  17. 반도체 기억장치에 있어서,
    순서대로 평행하게 배열된 제1, 제2, 제3, 제4, 제5 및 제6 인접 비트선 쌍들;
    상기 제1 비트선 쌍의 우측 단부에 접속된 제1 감지 증폭기 회로;
    상기 제2 비트선 쌍의 좌측 단부에 접속된 제2 감지 증폭기 회로;
    상기 제3 비트선 쌍의 좌측 단부에 접속된 제3 감지 증폭기 회로;
    상기 제4 비트선 쌍의 좌측 단부에 접속된 제4 감지 증폭기 회로;
    상기 제5 비트선 쌍의 좌측 단부에 접속된 제5 감지 증폭기 회로; 및
    상기 제6 비트선 쌍의 우측 단부에 접속된 제6 감지 증폭기 회로
    를 포함하고,
    상기 감지 증폭기 회로 각각은 이퀄라이징 회로를 포함하며, 상기 이퀄라이징 회로 각각은 그 대응하는 비트선 쌍을 중간 전압으로 이퀄라이징하기 위한 MOS 트랜지스터를 갖는 것을 특징으로 하는 반도체 기억장치.
  18. 제16항에 있어서,
    상기 감지 증폭기 회로 각각은 이퀄라이징 회로를 포함하고, 상기 이퀄라이징 회로 각각은 그 대응하는 비트선 쌍을 중간 전압으로 이퀄라이징하기 위한 MOS 트랜지스터를 갖는 것을 특징으로 하는 반도체 기억장치.
  19. 제18항에 있어서,
    상기 MOS 트랜지스터에 대해 제어 신호를 제공하며, 상기 MOS 트랜지스터의 게이트 전극과 일체인 제1 이퀄라이징 신호선;
    상기 제어 신호를 바이패스하기 위한 제2 이퀄라이징 신호선; 및
    상기 제2 내지 제5 비트선 쌍의 우측 단부와 상기 제1 및 제6 감지 증폭기 회로에 의해 경계지어지며, 상기 제1 이퀄라이징 신호선과 상기 제2 이퀄라이징 신호선을 션트하기 위한 션트 영역
    을 더 포함하는 것을 특징으로 하는 반도체 기억장치.
  20. 제18항에 있어서,
    상기 MOS 트랜지스터의 소스/드레인 전극에 상기 중간 전압을 공급하기 위한 제1 중간 전압 라인;
    상기 중간 전압을 바이패스하기 위한 제2 중간 전압 라인; 및
    상기 제2 내지 제5 비트선 쌍의 우측 단부와 상기 제1 및 제6 감지 증폭기 회로에 의해 경계지어지며, 상기 제1 중간 전압 라인과 상기 제2 중간 전압 라인을 션트하기 위한 션트 영역
    을 더 포함하는 것을 특징으로 하는 반도체 기억장치.
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3291206B2 (ja) * 1996-09-17 2002-06-10 富士通株式会社 半導体記憶装置
US5771268A (en) * 1996-12-10 1998-06-23 International Business Machines Corporation High speed rotator with array method
US6067655A (en) * 1997-08-28 2000-05-23 Stmicroelectronics, N.V. Burst error limiting symbol detector system
US6033945A (en) * 1998-06-03 2000-03-07 G-Link Technology Multiple equilibration circuits for a single bit line
JP4339938B2 (ja) 1998-06-10 2009-10-07 株式会社ルネサステクノロジ 半導体記憶装置
US6483736B2 (en) 1998-11-16 2002-11-19 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
KR100319885B1 (ko) * 1999-04-27 2002-01-10 윤종용 데이터 입출력 라인의 저항값을 줄이는 데이터 입출력 라인 구조
US6188596B1 (en) * 1999-05-20 2001-02-13 Advanced Micro Devices, Inc. Layout for semiconductor memory including multi-level sensing
US6163495A (en) * 1999-09-17 2000-12-19 Cypress Semiconductor Corp. Architecture, method(s) and circuitry for low power memories
TW503396B (en) 1999-12-03 2002-09-21 Hitachi Ltd Semiconductor device
US8575719B2 (en) 2000-04-28 2013-11-05 Sandisk 3D Llc Silicon nitride antifuse for use in diode-antifuse memory arrays
US7184290B1 (en) * 2000-06-28 2007-02-27 Marvell International Ltd. Logic process DRAM
KR100395877B1 (ko) * 2000-11-10 2003-08-25 삼성전자주식회사 반도체 메모리의 데이타 감지 장치
JP2003092364A (ja) * 2001-05-21 2003-03-28 Mitsubishi Electric Corp 半導体記憶装置
US6804145B2 (en) * 2002-11-01 2004-10-12 Hewlett-Packard Development Company, L.P. Memory cell sensing system and method
JP5007120B2 (ja) * 2004-05-25 2012-08-22 ルネサスエレクトロニクス株式会社 半導体装置
US7327591B2 (en) * 2004-06-17 2008-02-05 Texas Instruments Incorporated Staggered memory cell array
US7218564B2 (en) * 2004-07-16 2007-05-15 Promos Technologies Inc. Dual equalization devices for long data line pairs
JP4400497B2 (ja) * 2005-03-31 2010-01-20 エルピーダメモリ株式会社 半導体記憶装置
JP4989900B2 (ja) * 2006-01-31 2012-08-01 ルネサスエレクトロニクス株式会社 並列演算処理装置
JP4428384B2 (ja) 2006-12-25 2010-03-10 エルピーダメモリ株式会社 半導体記憶装置
FR2972838B1 (fr) * 2011-03-18 2013-04-12 Soitec Silicon On Insulator Memoire a semi-conducteurs comportant des amplificateurs de lecture decales associes a un decodeur de colonne local
WO2014112472A1 (ja) * 2013-01-15 2014-07-24 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
CN113129941A (zh) * 2019-12-31 2021-07-16 福建省晋华集成电路有限公司 一种半导体存储器件

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5683891A (en) * 1979-12-13 1981-07-08 Fujitsu Ltd Semiconductor storage device
JPH07107797B2 (ja) * 1987-02-10 1995-11-15 三菱電機株式会社 ダイナミツクランダムアクセスメモリ
JPS6413290A (en) * 1987-07-07 1989-01-18 Oki Electric Ind Co Ltd Semiconductor memory
US5280448A (en) * 1987-11-18 1994-01-18 Sony Corporation Dynamic memory with group bit lines and associated bit line group selector
JP2691280B2 (ja) * 1988-05-12 1997-12-17 三菱電機株式会社 半導体記憶装置
DE69229067T2 (de) * 1991-01-25 1999-12-09 Nec Corp Halbleiterspeicheranordnung
KR100292170B1 (ko) * 1991-06-25 2001-06-01 사와무라 시코 반도체기억장치
JP2945216B2 (ja) * 1992-09-17 1999-09-06 シャープ株式会社 半導体メモリ装置

Also Published As

Publication number Publication date
JPH08172169A (ja) 1996-07-02
TW295662B (ko) 1997-01-11
US5691933A (en) 1997-11-25
CN1093978C (zh) 2002-11-06
DE69520333T2 (de) 2001-08-09
KR960025729A (ko) 1996-07-20
DE69520333D1 (de) 2001-04-19
CN1134022A (zh) 1996-10-23
EP0717414A3 (en) 1996-11-06
EP0717414A2 (en) 1996-06-19
EP0717414B1 (en) 2001-03-14

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