JPH08172169A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH08172169A
JPH08172169A JP6312990A JP31299094A JPH08172169A JP H08172169 A JPH08172169 A JP H08172169A JP 6312990 A JP6312990 A JP 6312990A JP 31299094 A JP31299094 A JP 31299094A JP H08172169 A JPH08172169 A JP H08172169A
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JP
Japan
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bit line
sense amplifier
circuit
signal line
line pair
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Application number
JP6312990A
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English (en)
Inventor
Hiroyuki Takenaka
博幸 竹中
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Toshiba Corp
Toshiba Electronic Device Solutions Corp
Original Assignee
Toshiba Corp
Toshiba Microelectronics Corp
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Publication date
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Priority to CN95120910A priority patent/CN1093978C/zh
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Abstract

(57)【要約】 【構成】 本発明のダイナミック型半導体記憶装置は、
平行して配設された、第１、第２、第３及び第４のビッ
ト線対を含むセルアレイと、セルアレイの一端側に隣接
して配置され、第１のビット線対及び第２のビット線対
にそれぞれ接続された第１及び第２のセンスアンプ回路
と、セルアレイの他端側に隣接して配置され、第３のビ
ット線対及び第４のビット線対にそれぞれ接続された第
３及び第４のセンスアンプ回路とを具備し、第１及び第
２のビット線対の他端側並びに第３及び第４のビット線
対の一端側に形成される領域にて第１の信号線と第２の
信号線との接続がなされている。 【効果】 本発明のダイナミック型半導体記憶装置は最
充填構造のビット線配置を崩さず、イコライズ信号線等
の低抵抗化を図ることができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関す
る。特に、ダイナミック型メモリセルを行列状に配置し
たセルアレイの両側にセンスアンプ列を配することによ
りパターン面積を削減した構造のダイナミック型半導体
記憶装置に関する。
【０００２】
【従来の技術】従来より、ダイナミック型半導体記憶装
置（以下、ＤＲＡＭと略記する）において、パターン面
積削減の努力が重ねられてきた。ＤＲＡＭにおいては、
シェアードセンスアンプ構造とすることにより、パター
ン面積が大幅に削減されることが知られている。図８に
シェアードセンスアンプ構造のＤＲＡＭのメモリセル部
の概略を示す。平行に配設されたビット線対を有するメ
モリセルアレイCell Arrayの左右両端に２つのセンスア
ンプ列S/A Array が該メモリセルアレイCell Arrayを挟
むように配置されている。ビット線対は一対おきに左右
のセンスアンプ列S/A Array のセンスアンプ回路Ｓ／Ａ
に接続されている。従って、右側のセンスアンプ列には
ビット線対の本数の半数のセンスアンプ回路が、左側の
センスアンプ列にも同様の個数のセンスアンプ回路がそ
れぞれ配設されている。センスアンプ回路にはそれぞれ
右側と左側にビット線対が延在しており、図示しない隣
のメモリセルアレイのビット線対と接続されている。後
述する選択回路により、動作中にはセンスアンプ回路に
は右側もしくは左側のいずれかのビット線対が接続され
る。例えば特定のメモリセルアレイCell Arrayが活性化
された時は、すなわち読み出し・書き込み・リフレッシ
ュ動作時は、このメモリセルアレイの左右両端にある２
つのセンスアンプ列S/A Array が動作し、メモリセルデ
ータの増幅を行う。
【０００３】図９に図８にて略記したセンスアンプ回路
Ｓ／Ａの詳細を示す。このセンスアンプ回路Ｓ／Ａは左
面イコライズ部、左面選択部、カラムゲート部、センス
アンプ部、右面選択部、右面イコライズ部に分けること
が可能である。左面イコライズ部はＮチャネルＭＯＳト
ランジスタＱ1 、Ｑ2 及びＱ3 から構成され、信号φＥ
ＱＬの制御の下に、左面ビット線対ＢＬ１、／ＢＬ１を
ＶＢＬにより供給される１／２Ｖcc（Ｖccは内部電源電
位）にイコライズする。左面選択部はＮチャネルＭＯＳ
トランジスタＱ4 及びＱ5 から構成され、信号φＬの制
御の下にカラムゲート部及びセンスアンプ部と左面ビッ
ト線対ＢＬ１、／ＢＬ１とを接続する。カラムゲート部
はＮチャネルＭＯＳトランジスタＱ6 及びＱ7 から構成
され、カラム選択線ＣＳＬの制御の下にビット線対とデ
ータ線対ＤＱ、／ＤＱとを選択的に接続する。センスア
ンプ部はＮチャネルＭＯＳトランジスタＱ8 〜Ｑ11及び
Ｐチャネル巣もＱ12、Ｑ13から構成され、Ｎチャネルセ
ンスアンプ制御線／ＳＡＮが１／２Ｖccから０Ｖに立ち
下がるタイミングにてビット線対のうち低い電位の方は
“Ｌ”に引かれる。続いて、Ｐチャネルセンスアンプ制
御線ＳＡＰが１／２ＶccからＶccに立ち上がることでＰ
チャネルセンスアンプが動作する。ここで、ビット線対
の“Ｈ”側がより“Ｈ”になって、ビット線対の微小な
電位差をセンスする。特にカラム選択線ＣＳＬにより選
択された列のビット線対に関しては、ＭＯＳトランジス
タＱ10により急速に増幅動作がなされる。右側選択部は
ＮチャネルＭＯＳトランジスタＱ14及びＱ15から構成さ
れ、信号φＲの制御の下にカラムゲート部及びセンスア
ンプ部と右面ビット線対ＢＬ１' 、／ＢＬ１' とを接続
する。右面イコライズ部はＮチャネルＭＯＳトランジス
タＱ16、Ｑ17及びＱ18から構成され、信号φＥＱＲの制
御の下に、右面ビット線対ＢＬ１' 、／ＢＬ１'をＶＢ
Ｌにより供給される１／２Ｖccにイコライズする。
【０００４】以上、図８、図９を用いて、シェアードセ
ンスアンプ構造のＤＲＡＭのコア部を説明した。このよ
うに構成することにより、ビット線対ピッチ（間隔）の
二倍のピッチにてセンスアンプ回路を配置することが可
能となり、パターン配置が容易となるため、チップ面積
の削減にも寄与する。同時に、同一のセンスアンプ列を
隣接するメモリセルアレイにより共用するため、各メモ
リセルアレイ毎にセンスアンプ列を専用に設けるのと比
較して、センスアンプ領域を半分にすることが可能とな
る。これもチップ面積の削減に寄与する。
【０００５】ところが、以上に説明した従来のシェアー
ドセンスアンプ構造のＤＲＡＭには以下に示す問題点が
存在する。すなわち、イコライズ回路に用いるφＥＱ
Ｌ、φＥＱＲやＶＢＬ等をポリシリコン配線や拡散層配
線にて形成した場合、抵抗が大きくなりすぎ、動作マー
ジンの低下につながり、誤動作の原因になるのである。
しかし、上述のように片側に２ビット線対毎にセンスア
ンプを配置した最充填構造を取った場合、低抵抗の金属
配線層からなるφＥＱＬ、φＥＱＲ、ＶＢＬ等のバイパ
ス配線層を配設することは非常に困難である。なぜな
ら、上述の最充填構造を取った場合に、金属配線層と高
抵抗配線層（ポリシリコン配線若しくは拡散層配線）と
のコンタクトを取る領域を確保することが困難であるか
らである。
【０００６】
【発明が解決しようとする課題】以上説明したように、
従来のシェアードセンスアンプ構造のＤＲＡＭにおいて
は、ビット線配置が最充填構造のため、イコライズ信号
線等が上層の金属配線層とコンタクトを取ることが難し
く、低抵抗化を達成することが困難であった。すなわ
ち、低抵抗化を実現するためには、ビット線ピッチを若
干粗にしてチップ面積を犠牲にする必要があった。
【０００７】本発明は、上記欠点を除去し、最充填構造
のビット線配置を崩さず、イコライズ信号線等の低抵抗
化を図ったダイナミック型半導体記憶装置を提供するこ
とを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、順に平行して配設され、ダイナミック
型メモリがそれぞれ接続された、第１、第２、第３及び
第４のビット線対を含むセルアレイと、セルアレイの一
端側に隣接して配置され、それぞれビット線イコライズ
回路を含み、第１のビット線対及び第２のビット線対に
それぞれ接続された第１及び第２のセンスアンプ回路
と、セルアレイの他端側に隣接して配置され、それぞれ
ビット線イコライズ回路を含み、第３のビット線対及び
第４のビット線対にそれぞれ接続された第３及び第４の
センスアンプ回路とを具備し、第１及び第２のビット線
対の他端側並びに第３及び第４のビット線対の一端側に
形成される領域にて第１の信号線と第２の信号線との接
続がなされることを特徴とするダイナミック型半導体記
憶装置を提供する。
【０００９】また、上述の構成に加えて、第１の信号線
及び第２の信号線は共にイコライズ回路制御信号線であ
り、第１の信号線は低抵抗の金属配線であり、第２の信
号線はイコライズ回路内にてＭＯＳトランジスタのゲー
ト端子として用いられるポリシリコン配線であることを
特徴とするダイナミック型半導体記憶装置を提供する。
【００１０】さらに、第１の信号線及び第２の信号線は
共に中間電位供給線であり、第１の信号線は低抵抗の金
属配線であり、第２の信号線はイコライズ回路内にてＭ
ＯＳトランジスタのドレイン端子として用いられる拡散
層配線であることを特徴とするダイナミック型半導体記
憶装置を提供する。
【００１１】
【作用】本発明で提供する手段を用いると、第１及び第
２のビット線対とこれに対向するセンスアンプ回路との
間に一定の間隔を空けることができるため、信号線どう
しの接続領域を確保することができる。また、同様に、
第３及び第４のビット線対とこれに対向するセンスアン
プ回路との間にも一定の間隔を空けることができる。し
かし、従来のシェアードセンスアンプ構造と同様、ビッ
ト線配置は最充填構造を崩していない。この結果、チッ
プ面積を増大することなくイコライズ信号線等の低抵抗
化を図ることが可能となる。
【００１２】
【実施例】以下、図面を参照して、本発明の実施例を説
明する。図１に本発明のＤＲＡＭの概略構成図を示す。
総記憶容量は６４ＭビットＤＲＡＭを仮定している。半
導体チップ９には４個の１６Ｍビットのメモリセルとこ
れに付随するセンスアンプ、デコーダ等のコア部周辺回
路から構成されるコアブロックＣＢ０、ＣＢ１、ＣＢ
２、ＣＢ３が配置されている。ＣＢ０とＣＢ１との間及
びＣＢ２とＣＢ３との間にはワード線の昇圧電位Ｖppを
発生させるＶpp発生回路ＶＰＰ Ｐｕｍｐがそれぞれ配
置されている。各コアブロックＣＢのデータ出力部には
データマルチプレクサ回路ＭＵＸ及びデータバッファ回
路ＤＩＢがそれぞれ配置されている。また、各コアブロ
ックの近傍にはカラム冗長回路の置き換えデータを保持
するフューズアレイＣＦＵＳＥがそれぞれ配置され、Ｃ
Ｂ０とＣＢ１との間には１／２Ｖcc等の中間電位の参照
電位を発生させる参照電位発生回路ＶＲＥＦが、ＣＢ２
とＣＢ３との間には電源投入時のチップ内部の初期化を
行う際の初期化信号を発生させるパワーオンリセット回
路ＰＷＲＯＮがそれぞれ配置されている。ＣＢ０とＣＢ
２との間には基板電位発生回路ＳＳＢ、データ入出力バ
ッファＩ／Ｏｂｕｆｆｅｒ及びＰａｄ、データ出力幅に
応じてＰａｄを選択するＩＯデータマルチプレクサ回路
Ｘ１ＭＵＸを順に配置し、ＣＢ１とＣＢ３との間にはセ
ルフリフレッシュ制御回路Ｓｅｌｆ ｒｅｆｒｅｓｈ、
アドレスバッファＡｄｄｒｅｓｓ ｂｕｆｆｅｒ、ロウ
系制御回路ＲＡＳ ｓｅｒｉｅｓ、データコントロール
回路ＤＣが順に配置されている。また、チップ９の中心
部にはカラムパーシャルデコーダ回路ＣＰＤ、アドレス
遷移検出回路ＡＴＤ、ロウパーシャルデコーダ回路ＲＰ
Ｄ、カラムアドレススイッチ回路ＡＳＤがそれぞれ配置
されている。
【００１３】続いて、図２に１６ＭコアブロックＣＢの
構成を示す。３２個のメモリセルアレイCell Arrayと３
３個のセンスアンプ列（コア部周辺回路）S/A Array が
複数個交互に配置され、メモリセルブロックを構成し、
その一端にカラムデコーダ回路Ｃ／Ｄが配置されてい
る。カラム選択線ＣＳＬは列方向に複数本配列され、カ
ラムデコーダ回路Ｃ／Ｄにより選択駆動される。カラム
選択線ＣＳＬは同一の列に属する各行のセンスアンプ列
S/A Array Ｓ／Ａに選択信号を供給する。より詳細に
は、カラム選択線はセンスアンプ回路の部分活性及びカ
ラムゲート回路の駆動に用いられる。メモリセルブロッ
クは上下組となり１６ＭコアブロックＣＢを構成し、両
者の間には各メモリセルアレイに対応するロウデコーダ
回路（内部ロウアドレス信号により選択的にワード線Ｗ
Ｌを駆動させる）Ｒ／Ｄ、ロウデコーダ回路の駆動信号
供給回路ＷＤＲＶ及びロウ冗長回路置き換えデータを保
持するＲＦＵＳＥがそれぞれ配置され、また、データ線
増幅回路ＤＱＢ、ブロック制御回路ＢＣ等がそれぞれ配
置されている。また、コアブロックＣＢの周辺部には各
コア部周辺回路に対応したＰチャネル型センスアンプ駆
動回路ＰＳＡＤがそれぞれ配置されている。
【００１４】図３に２つのセンスアンプ列S/A Array に
挟まれたメモリセルアレイCell Arrayの構成を示す。各
センスアンプ回路Ｓ／Ａには２対のビット線対ＢＬ、／
ＢＬ及びＢＬ' 、／ＢＬ' がそれぞれ接続されているシ
ェアードセンスアンプ構造を取っており、図３に示すよ
うに２センスアンプ毎に束ねた上、千鳥状に配列するこ
とによりメモリセルアレイを構成している。これをふえ
んして説明すると、ビット線対から見たセンスアンプの
位置は、従来例で説明した例によると右・左・右、左・
右・左・・・となっていたが、本実施例によると、右・
右・左・左・右・右・左・左・・・となっている。この
結果、２本のビット線対、例えばＢＬ0、／ＢＬ0 及び
ＢＬ1 、／ＢＬ1 とセンスアンプ列S/A Array との間に
一定の間隙８がそれぞれ形成される。各ビット線にはト
ランジスタ及びキャパシタからなる図示しないダイナミ
ック型メモリセルが接続されている。メモリセルＭＣの
うち同一列に属するものは同一のビット線対に、同一行
に属するものは同一のワード線に接続されている。ワー
ド線は上述したようにロウデコード回路Ｒ／Ｄにより選
択駆動される。ロウデコード回路は少なくともＰチャネ
ル型トランジスタにより“Ｈ”レベルにワード線を充電
するワード線駆動回路を含み、その駆動源として駆動信
号供給回路ＷＤＲＶが用いられ、その電源として昇圧電
位Ｖppを発生させるＶpp発生回路ＶＰＰ Ｐｕｍｐが用
いられる。
【００１５】続いて、図４に図３におけるセンスアンプ
回路Ｓ／Ａの詳細を示す。このセンスアンプ回路は多く
の部分で従来例にて説明したセンスアンプ回路と一致し
ている。センスアンプ回路Ｓ／Ａは左面イコライズ部、
左面選択部、カラムゲート部、センスアンプ部、右面選
択部、右面イコライズ部に分けることができる。左面イ
コライズ部はＮチャネルＭＯＳトランジスタＱ1 、Ｑ2
及びＱ3 から構成され、信号ＳφＥＱＬの制御の下に、
左面ビット線対ＢＬ１、／ＢＬ１をＳＶＢＬにより供給
される１／２Ｖccにイコライズする。信号ＳφＥＱＬは
ポリシリコン配線からなり、後述するようにＭＯＳトラ
ンジスタＱ1 、Ｑ2 及びＱ3 のゲート電極と共用してお
り、微細化は可能であるが比較的高抵抗である。また、
ＳＶＢＬは拡散層配線からなり、後述するように、ＭＯ
ＳトランジスタＱ1 及びＱ2 のドレイン電極と共用して
おり、微細化は可能であるがやはり比較的高抵抗であ
る。これら高抵抗配線を補償するため、バイパス線とし
て、金属配線層からなるφＥＱＬ、ＶＢＬをＳφＥＱ
Ｌ、ＳＶＢＬ配線と平行して配置し、間隙８の領域で両
者のコンタクトを取る（すなわちシャントする）。左面
選択部はＮチャネルＭＯＳトランジスタＱ4 及びＱ5 か
ら構成され、信号φＬの制御の下にカラムゲート部及び
センスアンプ部と左面ビット線対ＢＬ１、／ＢＬ１とを
接続する。カラムゲート部はＮチャネルＭＯＳトランジ
スタＱ6 及びＱ7 から構成され、カラム選択線ＣＳＬの
制御の下にビット線対とデータ線対ＤＱ、／ＤＱとを選
択的に接続する。センスアンプ部はＮチャネルＭＯＳト
ランジスタＱ8 〜Ｑ11及びＰチャネルＭＯＳトランジス
タＱ12、Ｑ13から構成され、Ｎチャネルセンスアンプ制
御線／ＳＡＮが１／２Ｖccから０Ｖに立ち下がるタイミ
ングにてビット線対のうち“Ｌ”側の線を０Ｖ方向にセ
ンスし、続いて、Ｐチャネルセンスアンプ制御線ＳＡＰ
が１／２ＶccからＶccに立ち上がるタイミングにてビッ
ト線対の“Ｈ”側をＶcc方向にセンスする。特にカラム
選択線ＣＳＬにより選択された列のビット線対に関して
は、ＭＯＳトランジスタＱ10により急速に増幅動作がな
される。右側選択部はＮチャネルＭＯＳトランジスタＱ
14及びＱ15から構成され、信号φＲの制御の下にカラム
ゲート部及びセンスアンプ部と右面ビット線対ＢＬ１'
、／ＢＬ１' とを接続する。右面イコライズ部はＮチ
ャネルＭＯＳトランジスタＱ16、Ｑ17及びＱ18から構成
され、信号ＳφＥＱＲの制御の下に、右面ビット線対Ｂ
Ｌ１' 、／ＢＬ１' をＳＶＢＬにより供給される１／２
Ｖccにイコライズする。信号ＳφＥＱＲはポリシリコン
配線からなり、後述するようにＭＯＳトランジスタＱ1
6、Ｑ17及びＱ18のゲート電極と共用しており、微細化
は可能であるが比較的高抵抗である。また、ＳＶＢＬは
上述したように拡散層配線からなり、ＭＯＳトランジス
タＱ17及びＱ18のドレイン電極と共用しており、微細化
は可能であるがやはり比較的高抵抗である。これら高抵
抗配線を補償するため、バイパス線として、金属配線層
からなるφＥＱＲ、ＶＢＬをＳφＥＱＲ、ＳＶＢＬ配線
と平行して配置し、間隙８の領域で両者のコンタクトを
取る（すなわちシャントする）。
【００１６】図５に、間隙８とその周辺のパターン図を
示す。ビット線対ＢＬ2 、／ＢＬ2及びビット線対ＢＬ3
、／ＢＬ3 の端部に隣接し、２対のビット線対ＢＬ1
、／ＢＬ1 とＢＬ4 、／ＢＬ4 と、さらには、センス
アンプ列内のイコライズ回路（ＭＯＳトランジスタＱ1
、Ｑ2 、Ｑ3 等）に囲まれた領域である間隙８内に
は、比較的大きな領域を必要とする金属配線とポリシリ
コン配線とのコンタクト部７が形成されている。このコ
ンタクト部７では、０．７μｍ幅の低抵抗な金属（アル
ミニウム若しくはタングステン）配線層からなるφＥＱ
Ｌと０．３５μｍ幅の比較的高抵抗なポリシリコン配線
層からなるＳφＥＱＬとが接続されている。ポリシリコ
ン配線層からなるＳφＥＱＬはＭＯＳトランジスタＱ1
、Ｑ2 及びＱ3のゲート電極と共用しており、メモリセ
ルアレイを縦断している。なお、斜線部は拡散層であ
る。コンタクト領域７は各間隙８毎に設ける必要はな
く、間隙８を一つおきに設けても良い。この場合、空い
た間隙８については、後述するＶＢＬのシャントに用い
る。
【００１７】図６に、間隙８と別の部位とその周辺のパ
ターン図を示す。ビット線対ＢＬ6、／ＢＬ6 及びビッ
ト線対ＢＬ7 、／ＢＬ7 の端部に隣接し、２対のビット
線対ＢＬ5 、／ＢＬ5 とＢＬ8 、／ＢＬ8 と、さらに
は、センスアンプ列内のイコライズ回路（ＭＯＳトラン
ジスタＱ1 、Ｑ2 、Ｑ3 等）に囲まれた領域である間隙
８内には、やはり比較的大きな領域を必要とする金属配
線と拡散層領域とのコンタクト部６が形成されている
（もちろん、拡散層領域から一度ポリシリコン層へと電
極を引き出し、このポリシリコン層と金属配線層を接続
することも可能である。この場合、図４を用いて説明し
た場合と同様である。）。このコンタクト部６では、
０．７μｍ幅の低抵抗な金属配線層からなるＶＢＬと
０．３５μｍ幅の比較的高抵抗な拡散層配線からなるＳ
ＶＢＬとが接続されている。拡散層からなるＳＶＢＬは
ＭＯＳトランジスタＱ1 及びＱ2 のドレイン電極と共用
しており、メモリセルアレイを縦断している。なお、斜
線部は拡散層である。
【００１８】以上図５、６を用いて間隙８におけるシャ
ントの様子を示した。もちろん、その他の配線のシャン
ト部として用いることも可能であるが、シェアードセン
スアンプ構造であれば、イコライズ回路がセンスアンプ
回路Ｓ／Ａの両端にくるために、上述の構成が非常に好
適である。
【００１９】このように、本発明のビット線・センスア
ンプ配置を用いると、ビット線対・センスアンプ間に一
定の間隙を空けることができるため、信号線どうしの接
続領域を確保することができる。しかし、従来のシェア
ードセンスアンプ構造と同様、ビット線配置は最充填構
造を崩していない（すなわち、２ビット線対毎に１セン
スアンプを配置することが可能である）。この結果、チ
ップ面積を増大することなくイコライズ信号線等の低抵
抗化を図ることが可能となる。
【００２０】続いて、上述の実施例の変形例を図７を参
照して説明する。図７（ａ）は、上述の実施例のビット
線・センスアンプ配置を概略的に示した図である。図７
（ｂ）はこの変形例である。この変形例によると、実施
例と同様、各センスアンプ回路Ｓ／Ａには２対のビット
線対が左右にそれぞれ接続されているシェアードセンス
アンプ構造を取っているが、実施例と異なり、４センス
アンプ毎に束ねた上、千鳥状に配列することによりメモ
リセルアレイを構成している。これをふえんして説明す
ると、ビット線対から見たセンスアンプの位置は、従来
例で説明した例によると右・右・左・左・右・右・・・
となっていたが、変形例によると、右・右・右・右・左
・左・左・左・右・右・右・右・・・となっている。こ
の結果、４本のビット線対とセンスアンプ列との間に一
定の間隙がそれぞれ形成される。変形例において形成さ
れる間隙は上述の実施例と比較して大きな面積である。
この結果、信号線どうしのコンタクト（シャント）を取
る際、ポリシリコンピッチの微細化が進んだ２５６Ｍビ
ットＤＲＡＭ等の世代にて有利となる。図７（ｂ）をさ
らに進めて、８ビット線対毎に束ねる例も考えられる。
なお、本発明の主旨を逸脱しない範囲内で種々の変更が
可能であることは言うまでもない。
【００２１】
【発明の効果】以上説明したように、本発明により、最
充填構造のビット線配置を崩さず、イコライズ信号線等
の低抵抗化を図ったダイナミック型半導体記憶装置を提
供することが可能になる。
【図面の簡単な説明】
【図１】本発明の実施例を示す平面図である。
【図２】本発明の実施例を詳細に示す平面図である。
【図３】本発明の実施例をさらに詳細に示す平面図であ
る。
【図４】本発明のセンスアンプ回路の詳細を示す回路構
成図である。
【図５】本発明の間隙部回りのパターンを示す平面図で
ある。
【図６】本発明の間隙部回りのパターンを示す別の平面
図である。
【図７】本発明の変形例を実施例と比較して示した平面
図である。
【図８】従来例のダイナミック型半導体記憶装置のコア
部を示す平面図である。
【図９】従来例のセンスアンプ回路の詳細を示す回路構
成図である。
【符号の説明】
８ 間隙 Ｓ／Ａ センスアンプ回路 ＢＬ、／ＢＬ ビット線対 S/A Array センスアンプ列 Cell Array メモリセルアレイ
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7735−4Ｍ Ｈ０１Ｌ 27/10 ６８１ Ｇ 7735−4Ｍ ６８１ Ｂ

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 順に平行して配設され、ダイナミック型
    メモリがそれぞれ接続された、第１、第２、第３及び第
    ４のビット線対を含むセルアレイと、 前記セルアレイの一端側に隣接して配置され、それぞれ
    ビット線イコライズ回路を含み、前記第１のビット線対
    及び前記第２のビット線対にそれぞれ接続された第１及
    び第２のセンスアンプ回路と、 前記セルアレイの他端側に隣接して配置され、それぞれ
    ビット線イコライズ回路を含み、前記第３のビット線対
    及び前記第４のビット線対にそれぞれ接続された第３及
    び第４のセンスアンプ回路とを具備し、 前記第１及び前記第２のビット線対の前記他端側並びに
    前記第３及び前記第４のビット線対の前記一端側に形成
    される領域にて第１の信号線と第２の信号線との接続が
    なされることを特徴とする半導体記憶装置。
  2. 【請求項２】 前記第１の信号線及び前記第２の信号線
    は共にイコライズ回路制御信号線であり、前記第１の信
    号線は低抵抗の金属配線であり、前記第２の信号線は前
    記イコライズ回路内にてＭＯＳトランジスタのゲート端
    子として用いられるポリシリコン配線であることを特徴
    とする請求項１記載の半導体記憶装置。
  3. 【請求項３】 前記第１の信号線及び前記第２の信号線
    は共に中間電位供給線であり、前記第１の信号線は低抵
    抗の金属配線であり、前記第２の信号線は前記イコライ
    ズ回路内にてＭＯＳトランジスタのドレイン端子として
    用いられる拡散層配線であることを特徴とする請求項１
    記載の半導体記憶装置。
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