JP3141923B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- sense
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、読出、書込可能なダイナミックＲＡＭ（以
下、単に、ＤＲＡＭと呼ぶ）に関する。
関し、特に、読出、書込可能なダイナミックＲＡＭ（以
下、単に、ＤＲＡＭと呼ぶ）に関する。
【０００２】
【従来の技術】一般に、この種、半導体記憶装置、特
に、ＤＲＡＭでは、より高密度化、より高集積化される
傾向にあり、最近では、６４Ｍビットのメモリセルを含
むＤＲＡＭのみならず、２５６Ｍビットのメモリセルを
含むＤＲＡＭ等をも企図されるに至っている。このよう
な傾向に対処するために、０．６μｍ以下の最小設計ル
ールを必要とする高精度の微細加工技術が要求されてい
る。
に、ＤＲＡＭでは、より高密度化、より高集積化される
傾向にあり、最近では、６４Ｍビットのメモリセルを含
むＤＲＡＭのみならず、２５６Ｍビットのメモリセルを
含むＤＲＡＭ等をも企図されるに至っている。このよう
な傾向に対処するために、０．６μｍ以下の最小設計ル
ールを必要とする高精度の微細加工技術が要求されてい
る。
【０００３】このように、半導体記憶装置の微細化が進
むと、メモリセルの小形化のみならず、メモリセル間を
接続する配線、メモリセルからの信号を増幅するセンス
アンプとセンスアンプを駆動するセンスアンプドライバ
ーとの間のセンスアンプ駆動線、並びに、ワード線、及
び、ビット線等、配線の幅をも狭くする必要がある。特
に、センスアンプを安定に動作させるためには、全ての
センスアンプを実質上同一の駆動電圧で動作させる必要
があり、このためには、センスアンプ駆動線の抵抗値を
小さくしなければならない。
むと、メモリセルの小形化のみならず、メモリセル間を
接続する配線、メモリセルからの信号を増幅するセンス
アンプとセンスアンプを駆動するセンスアンプドライバ
ーとの間のセンスアンプ駆動線、並びに、ワード線、及
び、ビット線等、配線の幅をも狭くする必要がある。特
に、センスアンプを安定に動作させるためには、全ての
センスアンプを実質上同一の駆動電圧で動作させる必要
があり、このためには、センスアンプ駆動線の抵抗値を
小さくしなければならない。
【０００４】センスアンプ駆動線の抵抗値を小さくする
ために、特開平６−２７５０６４号公報には、複数のメ
モリセルを含むメモリセルアレイ領域と、一方向に延在
する一対のセンスアンプ駆動線、及び、センスアンプ駆
動線にそれぞれ接続される２つのセンスアンプ駆動部と
を備え、２つのセンスアンプ駆動部をメモリセルアレイ
領域の両側に配置した構成のダイナミックＲＡＭが示さ
れている。更に、この例では、センスアンプ駆動部から
センスアンプ駆動線に対し直角方向に延ばした駆動母線
が、各センスアンプ駆動線に接続されている。この構成
では、駆動母線をメモリアレイ領域の片側にのみ設けら
れたセンスアンプ駆動部から延ばした場合に比較して、
駆動母線を多数配列でき、結果的に、センスアンプ駆動
信号線の寄生抵抗を小さくできるという利点がある。
ために、特開平６−２７５０６４号公報には、複数のメ
モリセルを含むメモリセルアレイ領域と、一方向に延在
する一対のセンスアンプ駆動線、及び、センスアンプ駆
動線にそれぞれ接続される２つのセンスアンプ駆動部と
を備え、２つのセンスアンプ駆動部をメモリセルアレイ
領域の両側に配置した構成のダイナミックＲＡＭが示さ
れている。更に、この例では、センスアンプ駆動部から
センスアンプ駆動線に対し直角方向に延ばした駆動母線
が、各センスアンプ駆動線に接続されている。この構成
では、駆動母線をメモリアレイ領域の片側にのみ設けら
れたセンスアンプ駆動部から延ばした場合に比較して、
駆動母線を多数配列でき、結果的に、センスアンプ駆動
信号線の寄生抵抗を小さくできるという利点がある。
【０００５】
【発明が解決しようとする課題】しかしながら、この構
成では、各センスアンプが、センスアンプ駆動線のほか
に駆動母線をも介して、センスアンプ駆動部に接続され
ているため、センスアンプ駆動線の寄生抵抗を低下させ
ることはできても、駆動母線をも含めた駆動線全体の抵
抗値を低下させることはできないと言う欠点がある。
成では、各センスアンプが、センスアンプ駆動線のほか
に駆動母線をも介して、センスアンプ駆動部に接続され
ているため、センスアンプ駆動線の寄生抵抗を低下させ
ることはできても、駆動母線をも含めた駆動線全体の抵
抗値を低下させることはできないと言う欠点がある。
【０００６】一方、メモリセルの高集積化並びに高密度
化の進行と共に、配線の多層化は避けられない状況にな
ってきている。このような状況に対処するために、通
常、表面配線に使用されているアルミニウムを使用する
ことは、アルミニウム自身、熱処理等によって影響を受
けやすいため、多層化には不向きである。
化の進行と共に、配線の多層化は避けられない状況にな
ってきている。このような状況に対処するために、通
常、表面配線に使用されているアルミニウムを使用する
ことは、アルミニウム自身、熱処理等によって影響を受
けやすいため、多層化には不向きである。
【０００７】また、配線を多層化し、且つ、工程数を少
なくするために、タングステンを用いて、配線を形成す
ることも考慮されている。より具体的に述べると、コン
タクトホール等を埋め込むために、通常使用されている
タングステンを使用して、コンタクトホール上の配線を
もタングステンによって形成することが検討されてい
る。この構成を実現できれば、一旦、コンタクトホール
上等に形成されたタングステンをエッチングにより除去
する必要がなくなり、工程数を減少させることができ
る。
なくするために、タングステンを用いて、配線を形成す
ることも考慮されている。より具体的に述べると、コン
タクトホール等を埋め込むために、通常使用されている
タングステンを使用して、コンタクトホール上の配線を
もタングステンによって形成することが検討されてい
る。この構成を実現できれば、一旦、コンタクトホール
上等に形成されたタングステンをエッチングにより除去
する必要がなくなり、工程数を減少させることができ
る。
【０００８】しかし、タングステン自身、アルミニウム
に比較して３倍の抵抗率ρを有しているため、アルミニ
ウム配線と同様な抵抗値を得るには、３倍の配線幅を有
するタングステン配線を施す必要がある。したがって、
タングステン配線を用いたのでは、半導体記憶装置の高
集積化が期待できないし、また、高速化も期待できな
い。
に比較して３倍の抵抗率ρを有しているため、アルミニ
ウム配線と同様な抵抗値を得るには、３倍の配線幅を有
するタングステン配線を施す必要がある。したがって、
タングステン配線を用いたのでは、半導体記憶装置の高
集積化が期待できないし、また、高速化も期待できな
い。
【０００９】本発明の目的は、センスアンプとセンスア
ンプ駆動部との間の抵抗値を低下させることができる半
導体記憶装置を提供することである。
ンプ駆動部との間の抵抗値を低下させることができる半
導体記憶装置を提供することである。
【００１０】本発明の他の目的は、配線を多層化するこ
とができる半導体記憶装置を提供することである。
とができる半導体記憶装置を提供することである。
【００１１】本発明の更に他の目的は、配線材料として
タングステンを使用できると共に、タングステンの抵抗
率の大きさも、問題とならない半導体記憶装置を提供す
ることである。
タングステンを使用できると共に、タングステンの抵抗
率の大きさも、問題とならない半導体記憶装置を提供す
ることである。
【００１２】
【課題を解決するための手段】本発明によれば、複数の
メモリセルを含む単位メモリブロック、前記メモリブロ
ック内のメモリセルに接続された所定数のセンスアンプ
と、前記センスアンプに対して駆動線を介して接続され
たセンスアンプ駆動手段とを備え、前記所定数のセンス
アンプを配列した領域を２つに分割して、第１及び第２
のセンスアンプ領域とすると共に、当該第１及び第２の
センスアンプ領域の間に、中間領域を設け、前記センス
アンプ駆動手段は、前記第１のセンスアンプ領域内のセ
ンスアンプを駆動するための第１のアンプ駆動部と、前
記第２のセンスアンプ領域内のセンスアンプを駆動する
ための第２のアンプ駆動部とを有し、前記第１及び第２
の駆動部は、前記中間領域内に配置されており、且つ、
それぞれ第１及び第２のセンスアンプ領域内のセンスア
ンプにおける駆動線に接続された一対のドライバーによ
って構成されている半導体記憶装置が得られる。
メモリセルを含む単位メモリブロック、前記メモリブロ
ック内のメモリセルに接続された所定数のセンスアンプ
と、前記センスアンプに対して駆動線を介して接続され
たセンスアンプ駆動手段とを備え、前記所定数のセンス
アンプを配列した領域を２つに分割して、第１及び第２
のセンスアンプ領域とすると共に、当該第１及び第２の
センスアンプ領域の間に、中間領域を設け、前記センス
アンプ駆動手段は、前記第１のセンスアンプ領域内のセ
ンスアンプを駆動するための第１のアンプ駆動部と、前
記第２のセンスアンプ領域内のセンスアンプを駆動する
ための第２のアンプ駆動部とを有し、前記第１及び第２
の駆動部は、前記中間領域内に配置されており、且つ、
それぞれ第１及び第２のセンスアンプ領域内のセンスア
ンプにおける駆動線に接続された一対のドライバーによ
って構成されている半導体記憶装置が得られる。
【００１３】本発明によれば、複数のメモリセルを含む
単位メモリブロック、前記メモリブロック内のメモリセ
ルに接続された所定数のセンスアンプと、前記センスア
ンプに対して駆動線を介して接続されたセンスアンプ駆
動手段とを備え、前記所定数のセンスアンプを配列した
領域を２つに分割して、第１及び第２のセンスアンプ領
域とすると共に、当該第１及び第２のセンスアンプ領域
の間に、中間領域を設け、前記センスアンプ駆動手段
は、前記第１及び第２のセンスアンプ領域内のセンスア
ンプを選択的に駆動するための駆動信号を出力するアン
プ駆動部と、前記アンプ駆動部から駆動信号を選択的に
第１及び第２のセンスアンプ領域内のセンスアンプに出
力するための手段とを有する半導体記憶装置が得られ
る。
単位メモリブロック、前記メモリブロック内のメモリセ
ルに接続された所定数のセンスアンプと、前記センスア
ンプに対して駆動線を介して接続されたセンスアンプ駆
動手段とを備え、前記所定数のセンスアンプを配列した
領域を２つに分割して、第１及び第２のセンスアンプ領
域とすると共に、当該第１及び第２のセンスアンプ領域
の間に、中間領域を設け、前記センスアンプ駆動手段
は、前記第１及び第２のセンスアンプ領域内のセンスア
ンプを選択的に駆動するための駆動信号を出力するアン
プ駆動部と、前記アンプ駆動部から駆動信号を選択的に
第１及び第２のセンスアンプ領域内のセンスアンプに出
力するための手段とを有する半導体記憶装置が得られ
る。
【００１４】また、この構成では、単一のアンプ駆動部
によって駆動する場合に比較して、駆動線の長さを半分
にすることができるため、駆動線として、タングステン
を使用できる。
によって駆動する場合に比較して、駆動線の長さを半分
にすることができるため、駆動線として、タングステン
を使用できる。
【００１５】
【発明の実施の形態】図１を参照すると、本発明の一実
施の形態に係る半導体記憶装置は、多数のメモリセルを
配列したチップの一部が示されており、ここでは、図示
の簡略化のために、単位となる単一のメモリブロック１
０のみが示されている。ここで、単位メモリブロック１
０は、複数のメモリセルを含むと共に、単一のセンスア
ンプ駆動回路によって駆動できる数のセンスアンプ列を
含むメモリ領域を指している。したがって、ここで言う
単位メモリブロック領域は、通常のメモリセルアレイ領
域の一部と認識されて良い。
施の形態に係る半導体記憶装置は、多数のメモリセルを
配列したチップの一部が示されており、ここでは、図示
の簡略化のために、単位となる単一のメモリブロック１
０のみが示されている。ここで、単位メモリブロック１
０は、複数のメモリセルを含むと共に、単一のセンスア
ンプ駆動回路によって駆動できる数のセンスアンプ列を
含むメモリ領域を指している。したがって、ここで言う
単位メモリブロック領域は、通常のメモリセルアレイ領
域の一部と認識されて良い。
【００１６】このため、図示された単位メモリブロック
１０のメモリ領域内には、予め定められた数のセンスア
ンプ（図示せず）（例えば、１０２４）からなるセンス
アンプ列が設けられており、これらセンスアンプは、そ
れぞれ一対のセンスアンプ駆動信号ＳＡＮ及びＳＡＰに
よって駆動される。これは、メモリセルからのデータを
読み出す際に、読出出力を差動的に読み出すことによっ
て、読出レベルを相対的に大きくするためである。
１０のメモリ領域内には、予め定められた数のセンスア
ンプ（図示せず）（例えば、１０２４）からなるセンス
アンプ列が設けられており、これらセンスアンプは、そ
れぞれ一対のセンスアンプ駆動信号ＳＡＮ及びＳＡＰに
よって駆動される。これは、メモリセルからのデータを
読み出す際に、読出出力を差動的に読み出すことによっ
て、読出レベルを相対的に大きくするためである。
【００１７】図示されたメモリブロック１０の領域は、
上下２つのサブメモリ領域に分割されており、各サブメ
モリ領域の中央には、中間領域１１が設けられている。
この各サブメモリ領域内に、中間領域から図の上方向及
び下方向に延びる領域には、それぞれ複数のセンスアン
プを配列した第１及び第２のセンスアンプ領域１２及び
１３が設けられている。第１及び第２のセンスアンプ領
域１２及び１３内には、上記した予め定められた数のセ
ンスアンプが設けられているが、この例では、これらセ
ンスアンプが第１及び第２のセンスアンプ領域１２及び
１３において分割、配置されており、結果として、第１
及び第２のセンスアンプ領域１２及び１３には、それぞ
れ予め定められた数の半分に等しい数（例えば、５１
２）のセンスアンプがセンスアンプ列ＳＡ１、ＳＡ２と
して配置されている。ここでは、センスアンプ列ＳＡ１
及びＳＡ２をそれぞれ第１及び第２のセンスアンプ列と
呼ぶ。
上下２つのサブメモリ領域に分割されており、各サブメ
モリ領域の中央には、中間領域１１が設けられている。
この各サブメモリ領域内に、中間領域から図の上方向及
び下方向に延びる領域には、それぞれ複数のセンスアン
プを配列した第１及び第２のセンスアンプ領域１２及び
１３が設けられている。第１及び第２のセンスアンプ領
域１２及び１３内には、上記した予め定められた数のセ
ンスアンプが設けられているが、この例では、これらセ
ンスアンプが第１及び第２のセンスアンプ領域１２及び
１３において分割、配置されており、結果として、第１
及び第２のセンスアンプ領域１２及び１３には、それぞ
れ予め定められた数の半分に等しい数（例えば、５１
２）のセンスアンプがセンスアンプ列ＳＡ１、ＳＡ２と
して配置されている。ここでは、センスアンプ列ＳＡ１
及びＳＡ２をそれぞれ第１及び第２のセンスアンプ列と
呼ぶ。
【００１８】この結果、図示されたメモリブロック１０
の領域は、中間領域及びセンスアンプ領域１２、１３に
よって分割されて、第１、第２、第３、及び第４のセル
セグメント領域１５Ａ、１５Ｂ、１５Ｃ、及び１５Ｄに
区分されている。尚、図では、説明の都合上、中間領域
及びセンスアンプ領域１２、１３を誇張して示している
が、これらの領域は、実際には、他の領域に比較して、
極めて狭い。
の領域は、中間領域及びセンスアンプ領域１２、１３に
よって分割されて、第１、第２、第３、及び第４のセル
セグメント領域１５Ａ、１５Ｂ、１５Ｃ、及び１５Ｄに
区分されている。尚、図では、説明の都合上、中間領域
及びセンスアンプ領域１２、１３を誇張して示している
が、これらの領域は、実際には、他の領域に比較して、
極めて狭い。
【００１９】また、図示された例では、中間領域１１の
中央部に、第１及び第２のセンスアンプ列ＳＡ１及びＳ
Ａ２を駆動するための第１及び第２のセンスアンプドラ
イバーＳＡＤ１及びＳＡＤ２が設けられており、各セン
スアンプドライバーＳＡＤ１及びＳＡＤ２からは、一対
のセンスアンプ駆動線が引き出されている。第１及び第
２のセンスアンプドライバーＳＡＤ１、ＳＡＤ２は互い
に同一の構成を有しており、一対のセンスアンプ駆動線
に対して、互いに極性の異なる読出信号を出力する。各
センスアンプは、一対のセンスアンプ駆動線間に接続さ
れており、センスアンプドライバーＳＡＤ１及びＳＡＤ
２によって、それぞれ、センスアンプ駆動線間に接続さ
れた５１２個のセンスアンプからなるセンスアンプ列Ｓ
Ａ１、ＳＡ２がイネーブル状態になる。一対のセンスア
ンプ駆動線間に接続された各センスアンプは、各メモリ
セルからの読出出力を差動的に増幅して外部に出力する
と共に、再度、書込動作を行うことにより、各メモリセ
ルをリフレッシュ動作を行うこともできる。
中央部に、第１及び第２のセンスアンプ列ＳＡ１及びＳ
Ａ２を駆動するための第１及び第２のセンスアンプドラ
イバーＳＡＤ１及びＳＡＤ２が設けられており、各セン
スアンプドライバーＳＡＤ１及びＳＡＤ２からは、一対
のセンスアンプ駆動線が引き出されている。第１及び第
２のセンスアンプドライバーＳＡＤ１、ＳＡＤ２は互い
に同一の構成を有しており、一対のセンスアンプ駆動線
に対して、互いに極性の異なる読出信号を出力する。各
センスアンプは、一対のセンスアンプ駆動線間に接続さ
れており、センスアンプドライバーＳＡＤ１及びＳＡＤ
２によって、それぞれ、センスアンプ駆動線間に接続さ
れた５１２個のセンスアンプからなるセンスアンプ列Ｓ
Ａ１、ＳＡ２がイネーブル状態になる。一対のセンスア
ンプ駆動線間に接続された各センスアンプは、各メモリ
セルからの読出出力を差動的に増幅して外部に出力する
と共に、再度、書込動作を行うことにより、各メモリセ
ルをリフレッシュ動作を行うこともできる。
【００２０】一方、第１乃至第４のセルセグメント領域
１５Ａ〜１５Ｄの上下方向中央部には、それぞれＸデコ
ーダＸＤＥＣ１６Ａ〜ＸＤＥＣ１６Ｄが配置されてお
り、各ＸデコーダＸＤＥＣ１６Ａ〜ＸＤＥＣ１６Ｄから
は、上下方向に、ワード線ＷＬがセンスアンプ駆動線と
並行に延在している。また、センスアンプは、ワード線
と交差する方向に延びるビット線にそれぞれ接続されて
おり、センスアンプの出力は、ビット線上に出力され
る。
１５Ａ〜１５Ｄの上下方向中央部には、それぞれＸデコ
ーダＸＤＥＣ１６Ａ〜ＸＤＥＣ１６Ｄが配置されてお
り、各ＸデコーダＸＤＥＣ１６Ａ〜ＸＤＥＣ１６Ｄから
は、上下方向に、ワード線ＷＬがセンスアンプ駆動線と
並行に延在している。また、センスアンプは、ワード線
と交差する方向に延びるビット線にそれぞれ接続されて
おり、センスアンプの出力は、ビット線上に出力され
る。
【００２１】図２を参照すると、図１に示されたセンス
アンプドライバーＳＡＤ１及びＳＡＤ２の回路構成が示
されている。図２に示されているように、各センスアン
プドライバーＳＡＤ１及びＳＡＤ２は、電源電圧ＶCCを
供給する電源と接地間に接続された２つのＰチャンネル
ＭＯＳトランジスタ２１ｐ及び２２ｐと、２つのＮチャ
ンネルＭＯＳトランジスタ２２ｎ及び２４ｎとによって
構成されている。
アンプドライバーＳＡＤ１及びＳＡＤ２の回路構成が示
されている。図２に示されているように、各センスアン
プドライバーＳＡＤ１及びＳＡＤ２は、電源電圧ＶCCを
供給する電源と接地間に接続された２つのＰチャンネル
ＭＯＳトランジスタ２１ｐ及び２２ｐと、２つのＮチャ
ンネルＭＯＳトランジスタ２２ｎ及び２４ｎとによって
構成されている。
【００２２】より具体的に言えば、ＰチャンネルＭＯＳ
トランジスタ２１ｐのソースは、電源に接続されてお
り、且つ、そのドレインはＰチャンネルＭＯＳトランジ
スタ２２ｐのソースに接続されている。両Ｐチャンネル
ＭＯＳトランジスタ２１ｐ及び２２ｐの共通点からは、
センスアンプ駆動信号ＳＡＰが出力される。
トランジスタ２１ｐのソースは、電源に接続されてお
り、且つ、そのドレインはＰチャンネルＭＯＳトランジ
スタ２２ｐのソースに接続されている。両Ｐチャンネル
ＭＯＳトランジスタ２１ｐ及び２２ｐの共通点からは、
センスアンプ駆動信号ＳＡＰが出力される。
【００２３】また、ＰチャンネルＭＯＳトランジスタ２
２ｐのドレインには、ＮチャンネルＭＯＳトランジスタ
２３ｎのドレインが接続されると共に、ＮチャンネルＭ
ＯＳトランジスタ２４ｎのソースは、ＮチャンネルＭＯ
Ｓトランジスタ２４ｎのドレインに接続され、且つ、Ｎ
チャンネルＭＯＳトランジスタ２４ｎのソースは接地さ
れている。図示されているように、ＮチャンネルＭＯＳ
トランジスタ２３ｎと２４ｎの共通接続点からは、セン
スアンプ駆動信号ＳＡＮが出力されている。
２ｐのドレインには、ＮチャンネルＭＯＳトランジスタ
２３ｎのドレインが接続されると共に、ＮチャンネルＭ
ＯＳトランジスタ２４ｎのソースは、ＮチャンネルＭＯ
Ｓトランジスタ２４ｎのドレインに接続され、且つ、Ｎ
チャンネルＭＯＳトランジスタ２４ｎのソースは接地さ
れている。図示されているように、ＮチャンネルＭＯＳ
トランジスタ２３ｎと２４ｎの共通接続点からは、セン
スアンプ駆動信号ＳＡＮが出力されている。
【００２４】ここで、ＰチャンネルＭＯＳトランジスタ
２２ｐとＮチャンネルＭＯＳトランジスタ２３ｎの共通
接続点には、（１／２）ＶCCのプリチャージ電圧ＶＰＲ
が供給されている。
２２ｐとＮチャンネルＭＯＳトランジスタ２３ｎの共通
接続点には、（１／２）ＶCCのプリチャージ電圧ＶＰＲ
が供給されている。
【００２５】更に、ＰチャンネルＭＯＳトランジスタ２
１ｐ及びＮチャンネルトランジスタ２４ｎのゲートに
は、互いに反転関係にあるセンスアンプ駆動回路イネー
ブル信号φバー、φが与えられ、他方、トランジスタ２
２ｐ及び２３ｎのゲートには、Ｒバー及びＲが供給され
ている。
１ｐ及びＮチャンネルトランジスタ２４ｎのゲートに
は、互いに反転関係にあるセンスアンプ駆動回路イネー
ブル信号φバー、φが与えられ、他方、トランジスタ２
２ｐ及び２３ｎのゲートには、Ｒバー及びＲが供給され
ている。
【００２６】トランジスタ２２ｐ及び２３ｎのゲート
に、Ｒバー及びＲが与えられた状態で、センスアンプ駆
動回路イネーブル信号φバー、φがＰチャンネルＭＯＳ
トランジスタ２１ｐ及びＮチャンネルＭＯＳトランジス
タ２４ｎに供給されると、各トランジスタがオンとな
り、プリチャージ電圧（１／２）ＶCCに対して互いに逆
極性のセンスアンプ駆動信号ＳＡＰ及びＳＡＮが出力さ
れる。
に、Ｒバー及びＲが与えられた状態で、センスアンプ駆
動回路イネーブル信号φバー、φがＰチャンネルＭＯＳ
トランジスタ２１ｐ及びＮチャンネルＭＯＳトランジス
タ２４ｎに供給されると、各トランジスタがオンとな
り、プリチャージ電圧（１／２）ＶCCに対して互いに逆
極性のセンスアンプ駆動信号ＳＡＰ及びＳＡＮが出力さ
れる。
【００２７】一方、これらセンスアンプ駆動信号ＳＡＰ
及びＳＡＮが与えられるセンスアンプは、図３に示され
ているように、２つのＰチャンネルＭＯＳトランジスタ
２５ｐ及び２６ｐと、２つのＮチャンネルＭＯＳトラン
ジスタ２７ｎ及び２８ｎを含むフリップフロップ回路に
よって構成されている。図示されているように、フリッ
プフロップ回路は、ＰチャンネルＭＯＳトランジスタ２
５ｐ及び２６ｐのソースを共通に接続されると共に、Ｐ
チャンネルＭＯＳトランジスタ２５ｐ及び２６ｐのドレ
インをそれぞれＮチャンネルＭＯＳトランジスタ２７ｎ
及び２８ｎのドレインに接続した構成を備え、且つ、Ｎ
チャンネルＭＯＳトランジスタ２７ｎ及び２８ｎのソー
スは互いに共通に接続されている。
及びＳＡＮが与えられるセンスアンプは、図３に示され
ているように、２つのＰチャンネルＭＯＳトランジスタ
２５ｐ及び２６ｐと、２つのＮチャンネルＭＯＳトラン
ジスタ２７ｎ及び２８ｎを含むフリップフロップ回路に
よって構成されている。図示されているように、フリッ
プフロップ回路は、ＰチャンネルＭＯＳトランジスタ２
５ｐ及び２６ｐのソースを共通に接続されると共に、Ｐ
チャンネルＭＯＳトランジスタ２５ｐ及び２６ｐのドレ
インをそれぞれＮチャンネルＭＯＳトランジスタ２７ｎ
及び２８ｎのドレインに接続した構成を備え、且つ、Ｎ
チャンネルＭＯＳトランジスタ２７ｎ及び２８ｎのソー
スは互いに共通に接続されている。
【００２８】更に、Ｐチャンネル及びＮチャンネルＭＯ
Ｓトランジスタ２５ｐ及び２７ｎのゲートは互いに共通
に接続される一方、Ｐチャンネル及びＮチャンネルＭＯ
Ｓトランジスタ２６ｐ及び２８ｎの共通接続されたドレ
インに接続され、ビット線ＢＬ１に接続されている。同
様に、Ｐチャンネル及びＮチャンネルＭＯＳトランジス
タ２６ｐ及び２８ｎのゲートも互いに共通に接続され
て、Ｐチャンネル及びＮチャンネルＭＯＳトランジスタ
２５ｐ及び２７ｎの共通接続されたドレインに接続さ
れ、且つ、ビット線ＢＬ２に接続された構成を有してい
る。ビット線ＢＬ１及びＢＬ２は、予め（１／２）ＶCC
にプリチャージされており、センスアンプ駆動信号ＳＡ
Ｐ及びＳＡＮが与えられると、ビット線ＢＬ１、ＢＬ２
上に、選択されたワード線に接続されたセルの記憶内容
に応じた出力信号が送出される。
Ｓトランジスタ２５ｐ及び２７ｎのゲートは互いに共通
に接続される一方、Ｐチャンネル及びＮチャンネルＭＯ
Ｓトランジスタ２６ｐ及び２８ｎの共通接続されたドレ
インに接続され、ビット線ＢＬ１に接続されている。同
様に、Ｐチャンネル及びＮチャンネルＭＯＳトランジス
タ２６ｐ及び２８ｎのゲートも互いに共通に接続され
て、Ｐチャンネル及びＮチャンネルＭＯＳトランジスタ
２５ｐ及び２７ｎの共通接続されたドレインに接続さ
れ、且つ、ビット線ＢＬ２に接続された構成を有してい
る。ビット線ＢＬ１及びＢＬ２は、予め（１／２）ＶCC
にプリチャージされており、センスアンプ駆動信号ＳＡ
Ｐ及びＳＡＮが与えられると、ビット線ＢＬ１、ＢＬ２
上に、選択されたワード線に接続されたセルの記憶内容
に応じた出力信号が送出される。
【００２９】図１では、図２に示されたセンスアンプド
ライバーをＳＡＤ１及びＳＡＤ２として２つ設けた例を
示している。この関係で、チップの中間領域１１には、
センスアンプドライバーＳＡＤ１、ＳＡＤ２に必要な信
号Ｒ、Ｒバー、φ、φバー、及びプリチャージ信号ＶＰ
Ｒ、及び電源電圧ＶCCを供給するための配線等が配置さ
れている。
ライバーをＳＡＤ１及びＳＡＤ２として２つ設けた例を
示している。この関係で、チップの中間領域１１には、
センスアンプドライバーＳＡＤ１、ＳＡＤ２に必要な信
号Ｒ、Ｒバー、φ、φバー、及びプリチャージ信号ＶＰ
Ｒ、及び電源電圧ＶCCを供給するための配線等が配置さ
れている。
【００３０】また、この実施例では、単位となるメモリ
ブロック１０に対して、２つのセンスアンプドライバー
ＳＡＤ１及びＳＡＤ２を設け、これら２つのセンスアン
プドライバーＳＡＤ１及びＳＡＤ２によって、メモリブ
ロック１０に配置されるべきセンスアンプ（例えば、１
０２４個のセンスアンプ）を分割して駆動する。
ブロック１０に対して、２つのセンスアンプドライバー
ＳＡＤ１及びＳＡＤ２を設け、これら２つのセンスアン
プドライバーＳＡＤ１及びＳＡＤ２によって、メモリブ
ロック１０に配置されるべきセンスアンプ（例えば、１
０２４個のセンスアンプ）を分割して駆動する。
【００３１】したがって、２つのセンスアンプドライバ
ーＳＡＤ１及びＳＡＤ２から、それぞれ上下方向に延び
るセンスアンプ駆動線を単一のセンスアンプドライバー
によって駆動する場合に比較して、半分にすることがで
きる。このことは、センスアンプドライバーＳＡＤ１、
ＳＡＤ２から最も遠い位置にあるセンスアンプのドライ
ブの遅延を半分にできることを意味している。
ーＳＡＤ１及びＳＡＤ２から、それぞれ上下方向に延び
るセンスアンプ駆動線を単一のセンスアンプドライバー
によって駆動する場合に比較して、半分にすることがで
きる。このことは、センスアンプドライバーＳＡＤ１、
ＳＡＤ２から最も遠い位置にあるセンスアンプのドライ
ブの遅延を半分にできることを意味している。
【００３２】一方、センスアンプ駆動線の長さを短縮で
きるため、センスアンプ駆動線として、抵抗率ρがアル
ミニウムに比較して高いタングステンをも使用できると
いう利点がある。このように、センスアンプ駆動線とし
てタングステンを使用できることは、結果として、アル
ミニウムを用いた場合に比較して、製造工程を少なくで
きる。
きるため、センスアンプ駆動線として、抵抗率ρがアル
ミニウムに比較して高いタングステンをも使用できると
いう利点がある。このように、センスアンプ駆動線とし
てタングステンを使用できることは、結果として、アル
ミニウムを用いた場合に比較して、製造工程を少なくで
きる。
【００３３】このことをより具体的に説明すると、通
常、タングステンは、コンタクトホールをスパッター技
術により埋め込むためだけに用いられ、当該コンタクト
ホール上の配線としては、抵抗率ρの関係でアルミニウ
ムが使用されているが、図１に示すように、センスアン
プ駆動線の長さを短縮できれば、タングステンをコンタ
クトホール内だけでなく、配線にも使用できることにな
る。したがって、従来、コンタクトホール埋め込みの際
に、基板上に残されたタングステンを除去するために、
エッチバック等の工程が必要であるが、タングステンを
そのまま配線としても使用できれば、エッチバック等の
工程をなくすことができ、工程数を少なくできる。
常、タングステンは、コンタクトホールをスパッター技
術により埋め込むためだけに用いられ、当該コンタクト
ホール上の配線としては、抵抗率ρの関係でアルミニウ
ムが使用されているが、図１に示すように、センスアン
プ駆動線の長さを短縮できれば、タングステンをコンタ
クトホール内だけでなく、配線にも使用できることにな
る。したがって、従来、コンタクトホール埋め込みの際
に、基板上に残されたタングステンを除去するために、
エッチバック等の工程が必要であるが、タングステンを
そのまま配線としても使用できれば、エッチバック等の
工程をなくすことができ、工程数を少なくできる。
【００３４】図４を参照すると、本発明の他の実施の形
態に係る半導体記憶装置は、メモリブロック１０の中間
領域１１に、２つのセンスアンプドライバーＳＡＤ１、
ＳＡＤ２を並列に配列している。このうち、センスアン
プドライバーＳＡＤ１からは、図の上方向に一対のドラ
イバー駆動線が引き出されており、他方、センスアンプ
ドライバーＳＡＤ２からは、図の下方向に一対のドライ
バー駆動線が引き出されている。一対のドライバー駆動
線上には、それぞれセンスアンプ駆動信号ＳＡＰ及びＳ
ＡＮが出力される。この例では、メモリブロック１０の
中間領域に、２つのセンスアンプドライバーＳＡＤ１及
びＳＡＤ２を並列に配列しているため、図１を参照して
説明した実施の形態に比較して、中間領域を有効に活用
できる。
態に係る半導体記憶装置は、メモリブロック１０の中間
領域１１に、２つのセンスアンプドライバーＳＡＤ１、
ＳＡＤ２を並列に配列している。このうち、センスアン
プドライバーＳＡＤ１からは、図の上方向に一対のドラ
イバー駆動線が引き出されており、他方、センスアンプ
ドライバーＳＡＤ２からは、図の下方向に一対のドライ
バー駆動線が引き出されている。一対のドライバー駆動
線上には、それぞれセンスアンプ駆動信号ＳＡＰ及びＳ
ＡＮが出力される。この例では、メモリブロック１０の
中間領域に、２つのセンスアンプドライバーＳＡＤ１及
びＳＡＤ２を並列に配列しているため、図１を参照して
説明した実施の形態に比較して、中間領域を有効に活用
できる。
【００３５】図５及び図６を参照して、本発明の更に他
の実施の形態に係る半導体記憶装置を説明する。図５に
示されているように、この実施の形態では、単一のセン
スアンプドライバーＳＡＤとセレクター（ＳＥＬ）とを
中間領域１１に配置し、センスアンプドライバーＳＡＤ
の出力をセレクター（ＳＥＬ）で切り替える構成を備え
ている。この場合、センスアンプ駆動信号ＳＡＰ及びＳ
ＡＮは、セレクター（ＳＥＬ）で切り替えられ、第１及
び第２のセンスアンプ領域１２及び１３に選択的に供給
される。
の実施の形態に係る半導体記憶装置を説明する。図５に
示されているように、この実施の形態では、単一のセン
スアンプドライバーＳＡＤとセレクター（ＳＥＬ）とを
中間領域１１に配置し、センスアンプドライバーＳＡＤ
の出力をセレクター（ＳＥＬ）で切り替える構成を備え
ている。この場合、センスアンプ駆動信号ＳＡＰ及びＳ
ＡＮは、セレクター（ＳＥＬ）で切り替えられ、第１及
び第２のセンスアンプ領域１２及び１３に選択的に供給
される。
【００３６】図６には、センスアンプドライバーＳＡＤ
とセレクター（ＳＥＬ）の組み合わせの具体例が示され
ており、図示されたセンスアンプドライバーＳＡＤに
は、センスアンプ駆動回路イネーブル信号φ、及び、ド
ライバー選択信号Ｓ１が与えられており、他方、セレク
ター（ＳＥＬ）には、駆動線選択信号Ｓ２が与えられて
いる。センスアンプドライバーＳＡＤはＰチャンネルＭ
ＯＳトランジスタ３１ｐと、２つのＮチャンネルＭＯＳ
トランジスタ３２ｎ及び３３ｎとを備え、更に、ＮＡＮ
Ｄゲート３４、インバータ３５及び３６とを有してい
る。
とセレクター（ＳＥＬ）の組み合わせの具体例が示され
ており、図示されたセンスアンプドライバーＳＡＤに
は、センスアンプ駆動回路イネーブル信号φ、及び、ド
ライバー選択信号Ｓ１が与えられており、他方、セレク
ター（ＳＥＬ）には、駆動線選択信号Ｓ２が与えられて
いる。センスアンプドライバーＳＡＤはＰチャンネルＭ
ＯＳトランジスタ３１ｐと、２つのＮチャンネルＭＯＳ
トランジスタ３２ｎ及び３３ｎとを備え、更に、ＮＡＮ
Ｄゲート３４、インバータ３５及び３６とを有してい
る。
【００３７】図６からも明らかなように、センスアンプ
ドライバーＳＡＤは、センスアンプ駆動回路イネーブル
信号φ、及び、ドライバー選択信号Ｓ１にしたがって、
ＮチャンネルＭＯＳトランジスタ３２ｎの両端に、セン
スアンプ駆動信号ＳＡＰ及びＳＡＮを出力することがで
きる。
ドライバーＳＡＤは、センスアンプ駆動回路イネーブル
信号φ、及び、ドライバー選択信号Ｓ１にしたがって、
ＮチャンネルＭＯＳトランジスタ３２ｎの両端に、セン
スアンプ駆動信号ＳＡＰ及びＳＡＮを出力することがで
きる。
【００３８】一方、セレクター（ＳＥＬ）は、Ｎチャン
ネルＭＯＳトランジスタ３２ｎの両端に、接続された２
組のＮチャンネルＭＯＳトランジスタ４１ａ及び４１
ｂ、４２ａ及び４２ｂによって構成されており、Ｎチャ
ンネルＭＯＳトランジスタ４１ａ及び４１ｂのゲートに
は、駆動線選択信号Ｓ２がインバータ４３を介して与え
られており、他方、ＮチャンネルＭＯＳトランジスタ４
２ａ及び４２ｂのゲートには、駆動線選択信号Ｓ２が直
接与えられている。
ネルＭＯＳトランジスタ３２ｎの両端に、接続された２
組のＮチャンネルＭＯＳトランジスタ４１ａ及び４１
ｂ、４２ａ及び４２ｂによって構成されており、Ｎチャ
ンネルＭＯＳトランジスタ４１ａ及び４１ｂのゲートに
は、駆動線選択信号Ｓ２がインバータ４３を介して与え
られており、他方、ＮチャンネルＭＯＳトランジスタ４
２ａ及び４２ｂのゲートには、駆動線選択信号Ｓ２が直
接与えられている。
【００３９】この構成では、駆動線選択信号Ｓ２が論
理”１”を取る場合には、センスアンプ駆動信号ＳＡＰ
及びＳＡＮがＮチャンネルＭＯＳトランジスタ４２ａ及
び４２ｂを介して、第２のセンスアンプ領域１３に送出
される一方、駆動線選択信号Ｓ２が論理”０”の時に
は、ＮチャンネルＭＯＳトランジスタ４１ａ及び４１ｂ
を介して、第１のセンスアンプ領域１２に送出される。
理”１”を取る場合には、センスアンプ駆動信号ＳＡＰ
及びＳＡＮがＮチャンネルＭＯＳトランジスタ４２ａ及
び４２ｂを介して、第２のセンスアンプ領域１３に送出
される一方、駆動線選択信号Ｓ２が論理”０”の時に
は、ＮチャンネルＭＯＳトランジスタ４１ａ及び４１ｂ
を介して、第１のセンスアンプ領域１２に送出される。
【００４０】ここで、図７をも併せ参照して、図６の動
作を説明すると、行アドレスストローブ（ＲＡＳ）が低
レベルになると、センスアンプ駆動回路イネーブル信号
φが、高レベルになり、同時に、セレクター（ＳＥＬ）
に与えられる駆動線選択信号Ｓ２が、与えられた行アド
レスによって論理”１”、或いは、論理”０”になる。
この例では、前述したように、センスアンプドライバー
ＳＡＤから下側に延びる駆動線（図５及び図６）が選択
されるときには、駆動線選択信号Ｓ２は論理”１”にな
り、他方、センスアンプドライバーＳＡＤから上側に延
びる駆動線（図５及び図６）が選択されるときには、駆
動線選択信号Ｓ２は論理”０”になる。
作を説明すると、行アドレスストローブ（ＲＡＳ）が低
レベルになると、センスアンプ駆動回路イネーブル信号
φが、高レベルになり、同時に、セレクター（ＳＥＬ）
に与えられる駆動線選択信号Ｓ２が、与えられた行アド
レスによって論理”１”、或いは、論理”０”になる。
この例では、前述したように、センスアンプドライバー
ＳＡＤから下側に延びる駆動線（図５及び図６）が選択
されるときには、駆動線選択信号Ｓ２は論理”１”にな
り、他方、センスアンプドライバーＳＡＤから上側に延
びる駆動線（図５及び図６）が選択されるときには、駆
動線選択信号Ｓ２は論理”０”になる。
【００４１】その後、ワード線のレベルが上昇して、セ
ルデータがビット線上に出てくる時間が経過すると、ド
ライバー選択信号Ｓ１が高レベルになり、結果として、
図７に示すようなセンスアンプ駆動信号ＳＡＰ及びＳＡ
Ｎが図５及び図６に示す上側或いは下側に延びる駆動線
上に出力される。このセンスアンプ駆動信号ＳＡＰ及び
ＳＡＮが出力されている期間、セルデータが増幅される
ことになる。
ルデータがビット線上に出てくる時間が経過すると、ド
ライバー選択信号Ｓ１が高レベルになり、結果として、
図７に示すようなセンスアンプ駆動信号ＳＡＰ及びＳＡ
Ｎが図５及び図６に示す上側或いは下側に延びる駆動線
上に出力される。このセンスアンプ駆動信号ＳＡＰ及び
ＳＡＮが出力されている期間、セルデータが増幅される
ことになる。
【００４２】このように、単一のセンスアンプドライバ
ーＳＡＤの出力を切り替える構成を採用することによ
り、センスアンプドライバーを図１及び図４に示すよう
に、２つ設ける場合に比較して、チップの面積を縮小で
きるため、コストダウンを計ることができる。
ーＳＡＤの出力を切り替える構成を採用することによ
り、センスアンプドライバーを図１及び図４に示すよう
に、２つ設ける場合に比較して、チップの面積を縮小で
きるため、コストダウンを計ることができる。
【００４３】このような構成においても、センスアンプ
駆動線の長さを半分にできるため、抵抗率の高いタング
ステンを用いて、センスアンプ駆動線を形成しても、ア
ルミニウムによってセンスアンプ駆動線を形成したのと
同様な効果が得られ、且つ、製造の際における工程数を
減らすことも可能である。
駆動線の長さを半分にできるため、抵抗率の高いタング
ステンを用いて、センスアンプ駆動線を形成しても、ア
ルミニウムによってセンスアンプ駆動線を形成したのと
同様な効果が得られ、且つ、製造の際における工程数を
減らすことも可能である。
【００４４】
【発明の効果】本発明によれば、所定のセンスアンプ数
によって駆動できるメモリセル領域を２つのセンスアン
プ領域に分割して、各センスアンプ領域にそれぞれセン
スアンプドライバーを設けることにより、センスアンプ
ドライバーから各センスアンプ領域上に延在するセンス
アンプ駆動線の長さを短縮できる。したがって、センス
アンプ駆動線をアルミウムによって形成した場合には、
センスアンプドライバーによるドライブ遅延を軽減でき
る。他方、センスアンプ駆動線をタングステンによって
形成しても、タングステンの抵抗率の高さによる影響を
受けない半導体記憶装置を構成できる。
によって駆動できるメモリセル領域を２つのセンスアン
プ領域に分割して、各センスアンプ領域にそれぞれセン
スアンプドライバーを設けることにより、センスアンプ
ドライバーから各センスアンプ領域上に延在するセンス
アンプ駆動線の長さを短縮できる。したがって、センス
アンプ駆動線をアルミウムによって形成した場合には、
センスアンプドライバーによるドライブ遅延を軽減でき
る。他方、センスアンプ駆動線をタングステンによって
形成しても、タングステンの抵抗率の高さによる影響を
受けない半導体記憶装置を構成できる。
【図１】本発明の一実施の形態に係る半導体記憶装置の
概略構成を説明するための平面図である。
概略構成を説明するための平面図である。
【図２】図１に示された半導体記憶装置に使用できるセ
ンスアンプドライバーを説明するための回路図である。
ンスアンプドライバーを説明するための回路図である。
【図３】図１に示された半導体記憶装置に使用されるセ
ンスアンプの一例を示す回路図である。
ンスアンプの一例を示す回路図である。
【図４】本発明の他の実施の形態に係る半導体記憶装置
の一部を拡大して示す概略図である。
の一部を拡大して示す概略図である。
【図５】本発明の更に他の実施の形態に係る半導体記憶
装置の一部を説明するための概略図である。
装置の一部を説明するための概略図である。
【図６】図５に示された部分を説明するための回路図で
ある。
ある。
【図７】図６に示した回路の動作をより詳細に説明する
ための図である。
ための図である。
１０ 単位メモリブロック １１ 中間領域 １２ 第１のセンスアンプ
領域 １３ 第２のセンスアンプ
領域 １５Ａ〜１５Ｄ メモリセグメント領
域 ＳＡＤ、ＳＡＤ１、ＳＡＤ２ センスアンプドライ
バー ＳＡ１、ＳＡ２ センスアンプ列 ＳＡＰ、ＳＡＮ センスアンプ駆動信
号
領域 １３ 第２のセンスアンプ
領域 １５Ａ〜１５Ｄ メモリセグメント領
域 ＳＡＤ、ＳＡＤ１、ＳＡＤ２ センスアンプドライ
バー ＳＡ１、ＳＡ２ センスアンプ列 ＳＡＰ、ＳＡＮ センスアンプ駆動信
号
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 G11C 11/401 G11C 11/409 H01L 21/8242
Claims (6)
- 【請求項１】 複数のメモリセルを含む単位メモリブロ
ック、前記メモリブロック内のメモリセルに接続された
所定数のセンスアンプと、前記センスアンプに対して駆
動線を介して接続されたセンスアンプ駆動手段とを備
え、前記所定数のセンスアンプを配列した領域を２つに
分割して、第１及び第２のセンスアンプ領域とすると共
に、当該第１及び第２のセンスアンプ領域の間に、中間
領域を設け、前記センスアンプ駆動手段は、前記第１の
センスアンプ領域内のセンスアンプを駆動するための第
１のアンプ駆動部と、前記第２のセンスアンプ領域内の
センスアンプを駆動するための第２のアンプ駆動部とを
有し、前記第１及び第２のアンプ駆動部は、いずれも前
記中間領域内のみに配列されており、且つ、それぞれ前
記第１及び第２のセンスアンプ領域における駆動線に接
続され、且つ、前記中間領域に配列された一対のドライ
バーによって構成されていることを特徴とする半導体記
憶装置。 - 【請求項２】 請求項１において、前記第１及び第２の
アンプ駆動部は、前記駆動線の延在方向に対して、互い
に間隔をおいて並列に、前記中間領域に配列されてお
り、前記駆動線は、第１及び第２のアンプ駆動部から直
線的に延在していることを特徴とする半導体記憶装置。 - 【請求項３】 請求項１において、前記第１及び第２の
アンプ駆動部は、前記駆動線を横切る方向に、互いに間
隔をおいて並列に配列されており、各アンプ駆動部から
は、前記駆動線が互いに逆方向に引き出されていること
を特徴とする半導体記憶装置。 - 【請求項４】 請求項１において、前記中間領域には、
前記第１及び第２のセンスアンプ領域内のセンスアンプ
に接続されたメモリセルをそれぞれ選択するためのデコ
ーダが設けられていることを特徴とする半導体記憶装
置。 - 【請求項５】 複数のメモリセルを含む単位メモリブロ
ック、前記メモリブロック内のメモリセルに接続された
所定数のセンスアンプと、前記センスアンプに対して駆
動線を介して接続されたセンスアンプ駆動手段とを備
え、前記所定数のセンスアンプを配列した領域を２つに
分割して、第１及び第２のセンスアンプ領域とすると共
に、当該第１及び第２のセンスアンプ領域の間に、中間
領域を設け、前記センスアンプ駆動手段は、前記第１及
び第２のセンスアンプ領域内のセンスアンプを選択的に
駆動するための駆動信号を出力するアンプ駆動部と、前
記アンプ駆動部から駆動信号を選択的に第１及び第２の
センスアンプ領域内のセンスアンプに出力するための選
択手段とを有し、前記アンプ駆動部と前記選択手段は、
共に前記中間領域に配置されていることを特徴とする半
導体記憶装置。 - 【請求項６】 請求項１〜５のいずれかにおいて、前記
第１及び第２のセンスアンプ領域内のセンスアンプによ
って駆動されるメモリアレイ領域内には、それぞれデコ
ーダが配置されていることを特徴とする半導体記憶装
置。
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|---|---|---|---|
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| DE69733042T DE69733042T2 (de) | 1996-06-07 | 1997-06-05 | Halbleiterspeicheranordnung mit im Zentrum des Zellenarrayblocks befindlichen Leseverstärkertreibern |
| US08/871,132 US5761142A (en) | 1996-06-07 | 1997-06-06 | Semiconductor memory device having sense amplifier drivers disposed on center portion of cell array block |
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| TW086107875A TW419660B (en) | 1996-06-07 | 1997-06-07 | Semiconductor memory device with sense amplifier and driver disposed at the center part of the unit array block |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08146111A JP3141923B2 (ja) | 1996-06-07 | 1996-06-07 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09331039A JPH09331039A (ja) | 1997-12-22 |
| JP3141923B2 true JP3141923B2 (ja) | 2001-03-07 |
Family
ID=15400408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08146111A Expired - Fee Related JP3141923B2 (ja) | 1996-06-07 | 1996-06-07 | 半導体記憶装置 |
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|---|---|
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| JP (1) | JP3141923B2 (ja) |
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| TW (1) | TW419660B (ja) |
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|---|---|---|---|---|
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| US6707729B2 (en) * | 2002-02-15 | 2004-03-16 | Micron Technology, Inc. | Physically alternating sense amplifier activation |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2626160B2 (ja) * | 1990-04-27 | 1997-07-02 | 日本電気株式会社 | 半導体メモリ |
| DE69028625T2 (de) * | 1990-06-12 | 1997-01-30 | Fujitsu Ltd | Dynamische Speichereinrichtung mit wahlfreiem Zugriff |
| US5406526A (en) * | 1992-10-01 | 1995-04-11 | Nec Corporation | Dynamic random access memory device having sense amplifier arrays selectively activated when associated memory cell sub-arrays are accessed |
| JPH06131873A (ja) * | 1992-10-14 | 1994-05-13 | Fujitsu Ltd | 半導体記憶装置 |
| JPH06275064A (ja) * | 1993-03-18 | 1994-09-30 | Fujitsu Ltd | ダイナミックｒａｍ |
| JP3305449B2 (ja) * | 1993-09-17 | 2002-07-22 | 富士通株式会社 | 半導体記憶装置 |
| KR100215595B1 (ko) * | 1993-09-21 | 1999-08-16 | 니시무로 타이죠 | 다이나믹형 반도체 기억장치 |
-
1996
- 1996-06-07 JP JP08146111A patent/JP3141923B2/ja not_active Expired - Fee Related
-
1997
- 1997-06-05 EP EP97109136A patent/EP0811977B1/en not_active Expired - Lifetime
- 1997-06-05 DE DE69733042T patent/DE69733042T2/de not_active Expired - Lifetime
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