JPH10302472A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH10302472A JPH10302472A JP9121783A JP12178397A JPH10302472A JP H10302472 A JPH10302472 A JP H10302472A JP 9121783 A JP9121783 A JP 9121783A JP 12178397 A JP12178397 A JP 12178397A JP H10302472 A JPH10302472 A JP H10302472A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
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- G—PHYSICS
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 ビット線イコライズをオフにするときの所要
時間短縮し、メモリアクセスタイムを高速化する。 【解決手段】 各サブマットＳＭ内で各行のセンスアン
プ・バンク１２内の全てのセンスアンプＳＡに共有され
るイコライズ制御線ＢＬＥＱが、サブマットの左端に設
けられたＰ型ＭＯＳトランジスタからなる第１のイコラ
イズ制御線ドライバに接続され、イコライズ制御線が通
過する各行のクロスエリア１６に分散して設けられた複
数のＮ型ＭＯＳトランジスタからなる第２のイコライズ
制御線ドライバ３２に接続される。第１のイコライズ制
御線ドライバは、各センスアンプへのビット線対のイコ
ライズをオンするために、イコライズ制御線をＨレベル
の電位に駆動し、第２のイコライズ制御線ドライバイコ
ライズをオフするために、イコライズ制御線をＬレベル
の電位に駆動する。第１および第２のイコライズ制御線
ドライバは相補的に動作する。
時間短縮し、メモリアクセスタイムを高速化する。 【解決手段】 各サブマットＳＭ内で各行のセンスアン
プ・バンク１２内の全てのセンスアンプＳＡに共有され
るイコライズ制御線ＢＬＥＱが、サブマットの左端に設
けられたＰ型ＭＯＳトランジスタからなる第１のイコラ
イズ制御線ドライバに接続され、イコライズ制御線が通
過する各行のクロスエリア１６に分散して設けられた複
数のＮ型ＭＯＳトランジスタからなる第２のイコライズ
制御線ドライバ３２に接続される。第１のイコライズ制
御線ドライバは、各センスアンプへのビット線対のイコ
ライズをオンするために、イコライズ制御線をＨレベル
の電位に駆動し、第２のイコライズ制御線ドライバイコ
ライズをオフするために、イコライズ制御線をＬレベル
の電位に駆動する。第１および第２のイコライズ制御線
ドライバは相補的に動作する。
Description
【００１０】
【発明の属する技術分野】本発明は、半導体メモリ装置
に係り、特にＤＲＡＭ (タ゛イナミック・ランタ゛ムアクセス・メモリ)等のメ
モリデバイスに関する。
に係り、特にＤＲＡＭ (タ゛イナミック・ランタ゛ムアクセス・メモリ)等のメ
モリデバイスに関する。
【００２０】
【従来の技術】一般に、ＤＲＡＭのメモリアレイにおい
ては、図８に示すように、各行（または列）毎に設けら
れたビット線ＢＬi （またはビット補線ＢＬi-）と各列
（または行）毎に設けられたワード線ＷＬj との交差位
置に１個のメモリセルＭＣijが接続される。各メモリセ
ルＭＣijは、１個のＮ型ＭＯＳトランジスタＴＲijと１
個のキャパシタＣijとから構成される。各ワード線ＷＬ
j は各列のワード線ドライバＷＤj に接続され、各ビッ
ト線ＢＬi （ビット補線ＢＬi-）は各行のセンスアンプ
ＳＡi に接続されている。なお、図８に示すメモリアレ
イの一部分の構造は、説明を容易にするために簡略化し
て図示している。
ては、図８に示すように、各行（または列）毎に設けら
れたビット線ＢＬi （またはビット補線ＢＬi-）と各列
（または行）毎に設けられたワード線ＷＬj との交差位
置に１個のメモリセルＭＣijが接続される。各メモリセ
ルＭＣijは、１個のＮ型ＭＯＳトランジスタＴＲijと１
個のキャパシタＣijとから構成される。各ワード線ＷＬ
j は各列のワード線ドライバＷＤj に接続され、各ビッ
ト線ＢＬi （ビット補線ＢＬi-）は各行のセンスアンプ
ＳＡi に接続されている。なお、図８に示すメモリアレ
イの一部分の構造は、説明を容易にするために簡略化し
て図示している。
【００３０】センスアンプＳＡi において、一対のＮ型
ＭＯＳトランジスタＴＲ1 ，ＴＲ2は、このセンスアン
プＳＡi にビット線対ＢＬi ，ＢＬi-を条件的に接続す
るためのトランスファゲートを構成する。３つのＮ型Ｍ
ＯＳトランジスタＴＲ3 ，ＴＲ4 ，ＴＲ5 は、ビット線
対ＢＬi ，ＢＬi-を所定の電位たとえば電源電圧中間電
位（Ｖcc／２）にプリチャージするためのプリチャージ
回路を構成する。一対のＰ型ＭＯＳトランジスタＴＲ6
，ＴＲ7 および一対のＮ型ＭＯＳトランジスタＴＲ8
，ＴＲ9 は、ビット線対上のプリセンス電圧をそれぞ
れ所定レベルまで増幅するための増幅回路を構成する。
一対のＮ型ＭＯＳトランジスタＴＲ10，ＴＲ11は、ビッ
ト線対ＢＬi ，ＢＬi-をデータ入出力線対ＩＯ，ＩＯ-
に条件的に接続するためのトランスファゲートを構成す
る。
ＭＯＳトランジスタＴＲ1 ，ＴＲ2は、このセンスアン
プＳＡi にビット線対ＢＬi ，ＢＬi-を条件的に接続す
るためのトランスファゲートを構成する。３つのＮ型Ｍ
ＯＳトランジスタＴＲ3 ，ＴＲ4 ，ＴＲ5 は、ビット線
対ＢＬi ，ＢＬi-を所定の電位たとえば電源電圧中間電
位（Ｖcc／２）にプリチャージするためのプリチャージ
回路を構成する。一対のＰ型ＭＯＳトランジスタＴＲ6
，ＴＲ7 および一対のＮ型ＭＯＳトランジスタＴＲ8
，ＴＲ9 は、ビット線対上のプリセンス電圧をそれぞ
れ所定レベルまで増幅するための増幅回路を構成する。
一対のＮ型ＭＯＳトランジスタＴＲ10，ＴＲ11は、ビッ
ト線対ＢＬi ，ＢＬi-をデータ入出力線対ＩＯ，ＩＯ-
に条件的に接続するためのトランスファゲートを構成す
る。
【００４０】図９につき、このメモリアレイにおけるメ
モリセルＭＣijへのデータの書き込みまたは読み出しの
動作を説明する。読み出しまたは書き込み前のスタンバ
イ状態では、イコライズ制御信号φＥがＨレベルで、プ
リチャージ回路のＮ型ＭＯＳトランジスタＴＲ3,ＴＲ4,
ＴＲ5 はいずれもオンになっている。一方、プリチャー
ジ給電線ＶＢＬＲはＶcc／２レベルの電圧を給電してい
る。これにより、ビット線ＢＬi およびビット補線ＢＬ
i-は、イコライズ（平衡または短絡）状態でＶcc／２レ
ベルにプリチャージされている。
モリセルＭＣijへのデータの書き込みまたは読み出しの
動作を説明する。読み出しまたは書き込み前のスタンバ
イ状態では、イコライズ制御信号φＥがＨレベルで、プ
リチャージ回路のＮ型ＭＯＳトランジスタＴＲ3,ＴＲ4,
ＴＲ5 はいずれもオンになっている。一方、プリチャー
ジ給電線ＶＢＬＲはＶcc／２レベルの電圧を給電してい
る。これにより、ビット線ＢＬi およびビット補線ＢＬ
i-は、イコライズ（平衡または短絡）状態でＶcc／２レ
ベルにプリチャージされている。
【００５０】読み出しまたは書き込みのため外部ロウ・
アドレス・ストローブ信号ＲＡＳ-がＬレベルに立ち下
がると、これに応動してイコライズ制御信号φＥがＬレ
ベルに下がり、プリチャージ回路のトランジスタＴＲ3
，ＴＲ4 ，ＴＲ5 はいずれもオフになる。
アドレス・ストローブ信号ＲＡＳ-がＬレベルに立ち下
がると、これに応動してイコライズ制御信号φＥがＬレ
ベルに下がり、プリチャージ回路のトランジスタＴＲ3
，ＴＲ4 ，ＴＲ5 はいずれもオフになる。
【００６０】次に、選択された列のワード線ＷＬj がワ
ード線ドライバＷＤj により活性化されて、そのワード
線ＷＬj に接続されているメモリセルＭＣi,j の電位情
報（記憶情報）がビット線対の一方たとえばビット線Ｂ
Ｌi 上に読み出され、そのビット線ＢＬi の電位が変化
する。図９の例では、電位情報が“０”であり、ビット
線ＢＬi の電位がＶcc／２レベルから低い方へわずかに
変化する。
ード線ドライバＷＤj により活性化されて、そのワード
線ＷＬj に接続されているメモリセルＭＣi,j の電位情
報（記憶情報）がビット線対の一方たとえばビット線Ｂ
Ｌi 上に読み出され、そのビット線ＢＬi の電位が変化
する。図９の例では、電位情報が“０”であり、ビット
線ＢＬi の電位がＶcc／２レベルから低い方へわずかに
変化する。
【００７０】次に、一方のセンスアンプ駆動線ＳＤＮが
接地電位Ｖssまで引き下げられ、他方のセンスアンプ駆
動線ＳＤＰが電源電圧Ｖccまで引き上げられる。
接地電位Ｖssまで引き下げられ、他方のセンスアンプ駆
動線ＳＤＰが電源電圧Ｖccまで引き上げられる。
【００８０】この例の場合、ビット線ＢＬi の電位がＶ
cc／２レベルから低い方へ変化するために、Ｐ型ＭＯＳ
トランジスタＴＲ7 がオンする。そうすると、このオン
したトランジスタＴＲ7 を介してビット補線ＢＬi-がセ
ンスアンプ駆動線ＳＤＰに接続され、ビット補線ＢＬi-
は電源電圧Ｖccまで引き上げられる。一方、トランジス
タＴＲ7 がオンしてビット補線ＢＬi-の電圧が上昇する
ことによってＮ型ＭＯＳトランジスタＴＲ8 がオンし、
このオンしたトランジスタＴＲ8 を介してビット線ＢＬ
i がセンスアンプ駆動線ＳＤＮに接続され、ビット線Ｂ
Ｌi は接地電位Ｖssまで引き下げられる。
cc／２レベルから低い方へ変化するために、Ｐ型ＭＯＳ
トランジスタＴＲ7 がオンする。そうすると、このオン
したトランジスタＴＲ7 を介してビット補線ＢＬi-がセ
ンスアンプ駆動線ＳＤＰに接続され、ビット補線ＢＬi-
は電源電圧Ｖccまで引き上げられる。一方、トランジス
タＴＲ7 がオンしてビット補線ＢＬi-の電圧が上昇する
ことによってＮ型ＭＯＳトランジスタＴＲ8 がオンし、
このオンしたトランジスタＴＲ8 を介してビット線ＢＬ
i がセンスアンプ駆動線ＳＤＮに接続され、ビット線Ｂ
Ｌi は接地電位Ｖssまで引き下げられる。
【００９０】次に、Ｙアドレスデコーダ（図示せず）に
よってＹアドレス線ＹＳi が活性化されると、トランス
ファゲートＴＲ10，ＴＲ11がオンし、ビット線ＢＬi お
よびビット補線ＢＬi-がそれぞれデータ入出力線ＩＯお
よびデータ入出力補線ＩＯ-に接続される。
よってＹアドレス線ＹＳi が活性化されると、トランス
ファゲートＴＲ10，ＴＲ11がオンし、ビット線ＢＬi お
よびビット補線ＢＬi-がそれぞれデータ入出力線ＩＯお
よびデータ入出力補線ＩＯ-に接続される。
【０１００】これによって、読み出しのときは、メモリ
セルＭＣi,j からビット線ＢＬi に読み出されたデータ
が、トランスファゲートＴ1 およびトランスファゲート
ＴＲ10を介してデータ入出力線ＩＯ上に送出される。書
き込みのときは、データ入出力線ＩＯ上のデータが、ト
ランスファゲートＴＲ10およびトランスファゲートＴＲ
1 を介してビット線ＢＬi に送られ、当該メモリセル
（ビット線ＢＬi とワード線ＷＬj との交差位置のメモ
リセル）ＭＣi,j に書き込まれる。
セルＭＣi,j からビット線ＢＬi に読み出されたデータ
が、トランスファゲートＴ1 およびトランスファゲート
ＴＲ10を介してデータ入出力線ＩＯ上に送出される。書
き込みのときは、データ入出力線ＩＯ上のデータが、ト
ランスファゲートＴＲ10およびトランスファゲートＴＲ
1 を介してビット線ＢＬi に送られ、当該メモリセル
（ビット線ＢＬi とワード線ＷＬj との交差位置のメモ
リセル）ＭＣi,j に書き込まれる。
【０１１０】ところで、たとえば６４メガビットクラス
のような大規模のＤＲＡＭでは、１チップ内のメモリア
レイを複数のブロックまたはサブマットに分割し、かつ
各々のサブマット内でメモリアレイを複数の単位メモリ
アレイに分割したメモリアレイ構成を採用している。
のような大規模のＤＲＡＭでは、１チップ内のメモリア
レイを複数のブロックまたはサブマットに分割し、かつ
各々のサブマット内でメモリアレイを複数の単位メモリ
アレイに分割したメモリアレイ構成を採用している。
【０１２０】各サブマット内では、一定数の単位メモリ
アレイが一定の間隔を置いてマトリクス状に配置され
る。そして、各単位メモリアレイに隣接して、たとえば
左右両側にワード線ドライバＷＤの集合回路（ワード線
ドライバ・バンク）が相対向して配置され、上下両側に
センスアンプＳＡの集合回路（センスアンプ・バンク）
が相対向して配置される。したがって、左右方向におい
て、所定数の単位メモリアレイが一定の間隔を置いて一
列に配置されるのと平行して、それぞれの単位メモリア
レイに対応する数のセンス・アンプ・バンクが一定の間
隔を置いて一列に配置される。
アレイが一定の間隔を置いてマトリクス状に配置され
る。そして、各単位メモリアレイに隣接して、たとえば
左右両側にワード線ドライバＷＤの集合回路（ワード線
ドライバ・バンク）が相対向して配置され、上下両側に
センスアンプＳＡの集合回路（センスアンプ・バンク）
が相対向して配置される。したがって、左右方向におい
て、所定数の単位メモリアレイが一定の間隔を置いて一
列に配置されるのと平行して、それぞれの単位メモリア
レイに対応する数のセンス・アンプ・バンクが一定の間
隔を置いて一列に配置される。
【０１３０】これら一列に配置された各列または各行の
センス・アンプ・バンクに対して、イコライズ制御信号
φＥを供給するためのイコライズ制御線ＢＬＥＱが１本
割り当てられる。各々のイコライズ制御線ＢＬＥＱは、
サブマットの片側端部に配置されているイコライズ制御
線ドライバの出力端子からサブマット内を横断または縦
断するように延びて、各行または各列のセンス・アンプ
・バンクの上に層間絶縁膜を介して配線され、それら各
行または各列のセンスアンプ・バンク内の全てのセンス
アンプＳＡｉにコンタクトホールを介して接続される。
センス・アンプ・バンクに対して、イコライズ制御信号
φＥを供給するためのイコライズ制御線ＢＬＥＱが１本
割り当てられる。各々のイコライズ制御線ＢＬＥＱは、
サブマットの片側端部に配置されているイコライズ制御
線ドライバの出力端子からサブマット内を横断または縦
断するように延びて、各行または各列のセンス・アンプ
・バンクの上に層間絶縁膜を介して配線され、それら各
行または各列のセンスアンプ・バンク内の全てのセンス
アンプＳＡｉにコンタクトホールを介して接続される。
【０１４０】図１０に、従来のこの種ＤＲＡＭで用いら
れているイコライズ制御線ドライバの回路構成を示す。
このイコライズ制御線ドライバは、ＣＭＯＳインバータ
からなり、その出力端子がイコライズ制御線ＢＬＥＱに
接続され、その入力端子にアレイ・コントローラ（図示
せず）からのイコライズ制御用のタイミング信号φＡを
受ける。
れているイコライズ制御線ドライバの回路構成を示す。
このイコライズ制御線ドライバは、ＣＭＯＳインバータ
からなり、その出力端子がイコライズ制御線ＢＬＥＱに
接続され、その入力端子にアレイ・コントローラ（図示
せず）からのイコライズ制御用のタイミング信号φＡを
受ける。
【０１５０】イコライズ・タイミング信号φＡがＬレベ
ルのときは、Ｐ型ＭＯＳトランジスタＭＰがオンでＮ型
ＭＯＳトランジスタＭＮはオフであり、イコライズ制御
線ＢＬＥＱはオン状態のＰ型ＭＯＳトランジスタＭＰを
介してＨレベルの所定電圧ＶDD（たとえば２．９Ｖ）の
電源電圧端子に接続されている。これにより、イコライ
ズ制御信号φＥがＨレベルに保持され、イコライズ制御
線ＢＬＥＱに接続されている各センスアンプＳＡｉにお
いては、プリチャージ回路の各Ｎ型トランジスタＴＲ3
，ＴＲ4 ，ＴＲ5 がすべて導通しており、ビット線対
ＢＬi ，ＢＬi-のイコライズがオン（活性化状態）にな
っている。
ルのときは、Ｐ型ＭＯＳトランジスタＭＰがオンでＮ型
ＭＯＳトランジスタＭＮはオフであり、イコライズ制御
線ＢＬＥＱはオン状態のＰ型ＭＯＳトランジスタＭＰを
介してＨレベルの所定電圧ＶDD（たとえば２．９Ｖ）の
電源電圧端子に接続されている。これにより、イコライ
ズ制御信号φＥがＨレベルに保持され、イコライズ制御
線ＢＬＥＱに接続されている各センスアンプＳＡｉにお
いては、プリチャージ回路の各Ｎ型トランジスタＴＲ3
，ＴＲ4 ，ＴＲ5 がすべて導通しており、ビット線対
ＢＬi ，ＢＬi-のイコライズがオン（活性化状態）にな
っている。
【０１６０】イコライズ・タイミング信号φＡがＨレベ
ルになると、Ｎ型ＭＯＳトランジスタＭＮがオンでＰＭ
ＯＳトランジスタＭＰがオフになり、イコライズ制御線
ＢＬＥＱはオン状態のＮ型ＭＯＳトランジスタＭＮを介
して接地電位Ｖssの電源電圧端子に接続される。これに
より、イコライズ制御信号φＥがＬレベルに立ち下げら
れ、イコライズ制御線ＢＬＥＱに接続されている各セン
スアンプＳＡｉにおいては、プリチャージ回路の各Ｎ型
トランジスタＴＲ3 ，ＴＲ4 ，ＴＲ5 がいずれも遮断し
て、ビット線対ＢＬi ，ＢＬi-のイコライズがオフし、
増幅トランジスタＴＲ6 〜ＴＲ9 によるセンシング動作
が可能化される。
ルになると、Ｎ型ＭＯＳトランジスタＭＮがオンでＰＭ
ＯＳトランジスタＭＰがオフになり、イコライズ制御線
ＢＬＥＱはオン状態のＮ型ＭＯＳトランジスタＭＮを介
して接地電位Ｖssの電源電圧端子に接続される。これに
より、イコライズ制御信号φＥがＬレベルに立ち下げら
れ、イコライズ制御線ＢＬＥＱに接続されている各セン
スアンプＳＡｉにおいては、プリチャージ回路の各Ｎ型
トランジスタＴＲ3 ，ＴＲ4 ，ＴＲ5 がいずれも遮断し
て、ビット線対ＢＬi ，ＢＬi-のイコライズがオフし、
増幅トランジスタＴＲ6 〜ＴＲ9 によるセンシング動作
が可能化される。
【０１７０】
【発明が解決しようとする課題】上記したように、この
種のＤＲＡＭのメモリアクセスでは、ロウ・アドレス・
ストローブ信号ＲＡＳ- をＬレベルに立ち下げた後、先
ずイコライズ制御信号φＥをＬレベルに立ち下げてビッ
ト線対ＢＬi ，ＢＬi-のイコライズをオフ（ディセーブ
ル）にしてから、選択されたワード線ＷＬj を活性化す
るという手順になっている。
種のＤＲＡＭのメモリアクセスでは、ロウ・アドレス・
ストローブ信号ＲＡＳ- をＬレベルに立ち下げた後、先
ずイコライズ制御信号φＥをＬレベルに立ち下げてビッ
ト線対ＢＬi ，ＢＬi-のイコライズをオフ（ディセーブ
ル）にしてから、選択されたワード線ＷＬj を活性化す
るという手順になっている。
【０１８０】この手順の中で、ワード線ＷＬを活性化す
るタイミングを早めると、メモリアクセス時間（ＲＡＳ
- の立ち下がりからデータ入出力までの時間）を短縮化
し、メモリアクセス速度を向上させることができる。
るタイミングを早めると、メモリアクセス時間（ＲＡＳ
- の立ち下がりからデータ入出力までの時間）を短縮化
し、メモリアクセス速度を向上させることができる。
【０１９０】ただし、ワード線ＷＬを早いタイミングで
立ち上げる場合でも、イコライズ制御信号φＥの方がそ
れより早くＬレベルに立ち下がらなければならない。ワ
ード線ＷＬの立ち上げを開始させるためのタイミング信
号もイコライズ制御信号φＥの立ち下げを開始させるた
めのタイミング信号も共通のアドレス・デコード信号か
ら生成されるため、イコライズ制御信号φＥの立ち下げ
を開始するタイミングを早めるのには限界がある。
立ち上げる場合でも、イコライズ制御信号φＥの方がそ
れより早くＬレベルに立ち下がらなければならない。ワ
ード線ＷＬの立ち上げを開始させるためのタイミング信
号もイコライズ制御信号φＥの立ち下げを開始させるた
めのタイミング信号も共通のアドレス・デコード信号か
ら生成されるため、イコライズ制御信号φＥの立ち下げ
を開始するタイミングを早めるのには限界がある。
【０２００】したがって、ワード線ＷＬの早期活性化に
イコライズ制御信号φＥのタイミングを適合させるに
は、イコライズ制御信号φＥまたはイコライズ制御線Ｂ
ＬＥＱの立ち上げ速度を向上させるしかない。
イコライズ制御信号φＥのタイミングを適合させるに
は、イコライズ制御信号φＥまたはイコライズ制御線Ｂ
ＬＥＱの立ち上げ速度を向上させるしかない。
【０２１０】ところが、上記のように、各イコライズ制
御線ＢＬＥＱは、サプマット内の各列または各行の複数
のセンスアンプ・バンクに属する全てのセンスアンプの
プリチャージ回路（ＴＲ3 ，ＴＲ4 ，ＴＲ5 ）に共通接
続されている。このため、イコライズ制御線ＢＬＥＱ自
体の配線抵抗や配線容量が大きいうえ、プリチャージ回
路（ＴＲ3 ，ＴＲ4 ，ＴＲ5 ）における入力ゲート容量
が大きく効いて、イコライズ制御線ＢＬＥＱの負荷容量
は極めて大である。
御線ＢＬＥＱは、サプマット内の各列または各行の複数
のセンスアンプ・バンクに属する全てのセンスアンプの
プリチャージ回路（ＴＲ3 ，ＴＲ4 ，ＴＲ5 ）に共通接
続されている。このため、イコライズ制御線ＢＬＥＱ自
体の配線抵抗や配線容量が大きいうえ、プリチャージ回
路（ＴＲ3 ，ＴＲ4 ，ＴＲ5 ）における入力ゲート容量
が大きく効いて、イコライズ制御線ＢＬＥＱの負荷容量
は極めて大である。
【０２２０】しかるに、従来のＤＲＡＭでは、そのよう
な負荷容量の非常に大きいイコライズ制御線ＢＬＥＱを
上記ＣＭＯＳインバータ型のイコライズ制御線ドライバ
（図１０）でサブマットの片端から駆動する方式である
ため、イコライズ制御信号φＥの立ち下げ速度を早める
のは難しい。特に、イコライズ制御線ドライバから遠く
離れるほど、イコライズ制御線ＢＬＥＱにおける遅延が
増大し、イコライズ制御信号φＥの立ち下がり速度は遅
くなる。
な負荷容量の非常に大きいイコライズ制御線ＢＬＥＱを
上記ＣＭＯＳインバータ型のイコライズ制御線ドライバ
（図１０）でサブマットの片端から駆動する方式である
ため、イコライズ制御信号φＥの立ち下げ速度を早める
のは難しい。特に、イコライズ制御線ドライバから遠く
離れるほど、イコライズ制御線ＢＬＥＱにおける遅延が
増大し、イコライズ制御信号φＥの立ち下がり速度は遅
くなる。
【０２３０】このため、ワード線ＷＬの活性化のタイミ
ングを早めようとすると、図１１に示すように、イコラ
イズ制御線ＢＬＥＱ（イコライズ制御信号φＥ）の電位
とワード線ＷＬの電位とが交差するクロスポイントＣＰ
がどうしても高くなり、ＢＬＥＱ（φＥ）がまだプリチ
ャージ回路（ＴＲ3 ，ＴＲ4 ，ＴＲ5 ）のしきい値より
も高いうちに（ビット線イコライズ中に）ワード線ＷＬ
がしきい値以上のレベルまで立ち上がってしまい、プリ
チャージ回路を通じてセンシング不良が発生したり、メ
モリセルのデータが破壊されるおそれがある。
ングを早めようとすると、図１１に示すように、イコラ
イズ制御線ＢＬＥＱ（イコライズ制御信号φＥ）の電位
とワード線ＷＬの電位とが交差するクロスポイントＣＰ
がどうしても高くなり、ＢＬＥＱ（φＥ）がまだプリチ
ャージ回路（ＴＲ3 ，ＴＲ4 ，ＴＲ5 ）のしきい値より
も高いうちに（ビット線イコライズ中に）ワード線ＷＬ
がしきい値以上のレベルまで立ち上がってしまい、プリ
チャージ回路を通じてセンシング不良が発生したり、メ
モリセルのデータが破壊されるおそれがある。
【０２４０】このように、従来のＤＲＡＭでは、イコラ
イズ制御信号φＥの立ち下がり速度が遅いため、ワード
線の活性化タイミングを早めようとすれば、センシング
不良等の不具合を来すおそれがある。このため、メモリ
アクセス速度の向上は難しかった。
イズ制御信号φＥの立ち下がり速度が遅いため、ワード
線の活性化タイミングを早めようとすれば、センシング
不良等の不具合を来すおそれがある。このため、メモリ
アクセス速度の向上は難しかった。
【０２５０】本発明は、かかる問題点に鑑みてなされた
もので、ビット線イコライズをオフにするときの所要時
間を大幅に短くし、メモリアクセスタイムの高速化を可
能にする半導体メモリ装置を提供することを目的とす
る。
もので、ビット線イコライズをオフにするときの所要時
間を大幅に短くし、メモリアクセスタイムの高速化を可
能にする半導体メモリ装置を提供することを目的とす
る。
【０２６０】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の第１の半導体メモリ装置は、１つの半導
体基板上で、複数個の単位メモリアレイが所定の配置パ
ターンで離散的に配置され、各々の前記単位メモリアレ
イに隣接して前記単位メモリアレイ内の相補的な一対の
ビット線に接続されるセンスアンプが複数個配置され、
各々の前記ビット線対の電位のイコライズを制御するた
めのイコライズ制御線が複数個の前記単位メモリアレイ
にわたって複数個の前記センスアンプに共通に接続され
ている半導体メモリ装置において、前記ビット線対のイ
コライズをオンするために前記イコライズ制御線を第１
の電圧レベルに駆動する第１の駆動回路と、前記ビット
線対のイコライズをオフするために前記イコライズ制御
線を第２の電圧レベルに駆動する第２の駆動回路とを有
し、前記第２の駆動回路は複数個分散して前記イコライ
ズ制御線の複数の箇所に電気的に接続されている構成と
した。
めに、本発明の第１の半導体メモリ装置は、１つの半導
体基板上で、複数個の単位メモリアレイが所定の配置パ
ターンで離散的に配置され、各々の前記単位メモリアレ
イに隣接して前記単位メモリアレイ内の相補的な一対の
ビット線に接続されるセンスアンプが複数個配置され、
各々の前記ビット線対の電位のイコライズを制御するた
めのイコライズ制御線が複数個の前記単位メモリアレイ
にわたって複数個の前記センスアンプに共通に接続され
ている半導体メモリ装置において、前記ビット線対のイ
コライズをオンするために前記イコライズ制御線を第１
の電圧レベルに駆動する第１の駆動回路と、前記ビット
線対のイコライズをオフするために前記イコライズ制御
線を第２の電圧レベルに駆動する第２の駆動回路とを有
し、前記第２の駆動回路は複数個分散して前記イコライ
ズ制御線の複数の箇所に電気的に接続されている構成と
した。
【０２７０】また、本発明の第２の半導体メモリ装置
は、上記第１の半導体メモリ装置において、各々の前記
単位メモリアレイに隣接して配置される複数個の前記セ
ンスアンプが所定のバンク領域内に配置され、前記第２
の駆動回路は互いに隣接する複数の前記センスアンプ・
バンク領域の間の領域に設けられる構成とした。
は、上記第１の半導体メモリ装置において、各々の前記
単位メモリアレイに隣接して配置される複数個の前記セ
ンスアンプが所定のバンク領域内に配置され、前記第２
の駆動回路は互いに隣接する複数の前記センスアンプ・
バンク領域の間の領域に設けられる構成とした。
【０２８０】また、本発明の第３の半導体メモリ装置
は、上記第１または第２の半導体メモリ装置において、
前記第１の駆動回路が、前記イコライズ制御線に接続さ
れる第１の端子と、前記第１の電位レベルを与える電源
電圧端子に接続される第２の端子と、前記イコライズ制
御線の電位レベルを指示する二値信号を入力する制御端
子とを有し、前記二値信号の第１の論理レベルに応じて
前記第１の端子と第２の端子間が導通状態となり、前記
二値信号の第２の論理レベルに応じて前記第１の端子と
第２の端子間が遮断状態となる第１導電型のトランジス
タを有し、前記第２の駆動回路が、前記イコライズ制御
線に接続される第１の端子と、前記第２の電位レベルを
与える基準電源電圧端子に接続される第２の端子と、前
記二値信号を入力する制御端子とを有し、前記二値信号
の第１の論理レベルに応じて前記第１の端子と第２の端
子間が遮断状態となり、前記二値信号の第２の論理レベ
ルに応じて前記第１の端子と第２の端子間が導通状態と
なる第２導電型のトランジスタを有する構成とした。
は、上記第１または第２の半導体メモリ装置において、
前記第１の駆動回路が、前記イコライズ制御線に接続さ
れる第１の端子と、前記第１の電位レベルを与える電源
電圧端子に接続される第２の端子と、前記イコライズ制
御線の電位レベルを指示する二値信号を入力する制御端
子とを有し、前記二値信号の第１の論理レベルに応じて
前記第１の端子と第２の端子間が導通状態となり、前記
二値信号の第２の論理レベルに応じて前記第１の端子と
第２の端子間が遮断状態となる第１導電型のトランジス
タを有し、前記第２の駆動回路が、前記イコライズ制御
線に接続される第１の端子と、前記第２の電位レベルを
与える基準電源電圧端子に接続される第２の端子と、前
記二値信号を入力する制御端子とを有し、前記二値信号
の第１の論理レベルに応じて前記第１の端子と第２の端
子間が遮断状態となり、前記二値信号の第２の論理レベ
ルに応じて前記第１の端子と第２の端子間が導通状態と
なる第２導電型のトランジスタを有する構成とした。
【０２９０】
【発明の実施の形態】以下、図１〜図７を参照して本発
明の実施例を説明する。
明の実施例を説明する。
【０３００】図１に、本発明の一実施例によるＤＲＡＭ
内のメモリアレイ構成を示す。このＤＲＡＭはたとえば
６４Ｍビットの記憶容量を有し、１チップ（半導体基
板）内のメモリアレイ（６４Ｍビット）を８個の８Ｍビ
ット・ブロックまたはサブマットＳＭに分割し、各サブ
マットＳＭ内のメモリアレイ（８Ｍビット）を１２８個
の６４Ｋビット・アレイまたは単位メモリアレイＵＭに
分割している。
内のメモリアレイ構成を示す。このＤＲＡＭはたとえば
６４Ｍビットの記憶容量を有し、１チップ（半導体基
板）内のメモリアレイ（６４Ｍビット）を８個の８Ｍビ
ット・ブロックまたはサブマットＳＭに分割し、各サブ
マットＳＭ内のメモリアレイ（８Ｍビット）を１２８個
の６４Ｋビット・アレイまたは単位メモリアレイＵＭに
分割している。
【０３１０】各サブマットＳＭ内では、１２８個の単位
メモリアレイＵＭが１６行×８列のマトリクス・パター
ンで一定の間隔を置いて離散的に配置されている。各サ
ブマットＳＭの左端部にはアレイ・コントローラ１０が
配置されており、このコントローラ１０の内側に各行分
のメインワード線ドライバＭＷＤが縦方向一列に配置さ
れている。また、各サブマットＳＭの上端部には、各列
でＹアドレス線ＹＳを選択的に駆動するためのＹＳドラ
イバＹＳＤが横方向一列に配置されている。
メモリアレイＵＭが１６行×８列のマトリクス・パター
ンで一定の間隔を置いて離散的に配置されている。各サ
ブマットＳＭの左端部にはアレイ・コントローラ１０が
配置されており、このコントローラ１０の内側に各行分
のメインワード線ドライバＭＷＤが縦方向一列に配置さ
れている。また、各サブマットＳＭの上端部には、各列
でＹアドレス線ＹＳを選択的に駆動するためのＹＳドラ
イバＹＳＤが横方向一列に配置されている。
【０３２０】図２に、図１の中の点線Ｆで囲まれた部分
を拡大して示す。さらに、図３に、図２の点線Ｇで囲ま
れた部分を拡大して示す。
を拡大して示す。さらに、図３に、図２の点線Ｇで囲ま
れた部分を拡大して示す。
【０３３０】各単位メモリアレイＵＭ内では、たとえば
２５６組（行）のビット線対と２５６本（列）のサブワ
ード線とがマトリクス状に配線され、各ワード線ＷＬと
各ビット線ＢＬとの交差位置にメモリセルが接続されて
いる。なお、この例では、各ワード線ＷＬと各ビット補
線ＢＬ- との交差位置にはメモリセルが接続されていな
い。
２５６組（行）のビット線対と２５６本（列）のサブワ
ード線とがマトリクス状に配線され、各ワード線ＷＬと
各ビット線ＢＬとの交差位置にメモリセルが接続されて
いる。なお、この例では、各ワード線ＷＬと各ビット補
線ＢＬ- との交差位置にはメモリセルが接続されていな
い。
【０３４０】各単位メモリアレイＵＭに隣接して、上下
両側に一対のセンスアンプ・バンク１２，１２が相対向
して配置されるとともに、左右両側に一対のサブワード
線ドライバ・バンク１４，１４が相対向して配置され
る。また、各単位メモリアレイＵＭの各斜め隣にはクロ
スエリア１６が設けられている。
両側に一対のセンスアンプ・バンク１２，１２が相対向
して配置されるとともに、左右両側に一対のサブワード
線ドライバ・バンク１４，１４が相対向して配置され
る。また、各単位メモリアレイＵＭの各斜め隣にはクロ
スエリア１６が設けられている。
【０３５０】左右両側のサブワード線ドライバ・バンク
１４，１４には、それぞれ１２８個のサブワード線ドラ
イバＳＷＤが千鳥状に配置されている。単位メモリアレ
イＵＭ内の２５６本のサブワード線ＷＬのうち、たとえ
ば半数（１２８本）の奇数番目のサブワード線ＷＬは左
側のサブワード線ドライバ・バンク１４内の１２８個の
サブワード線ドライバＳＷＤにそれぞれ接続され、残り
の半数（１２８本）の偶数番目のサブワード線ＷＬは右
側のサブワード線ドライバ・バンク１４内の１２８個の
サブワード線ドライバＳＷＤにそれぞれ接続されてい
る。
１４，１４には、それぞれ１２８個のサブワード線ドラ
イバＳＷＤが千鳥状に配置されている。単位メモリアレ
イＵＭ内の２５６本のサブワード線ＷＬのうち、たとえ
ば半数（１２８本）の奇数番目のサブワード線ＷＬは左
側のサブワード線ドライバ・バンク１４内の１２８個の
サブワード線ドライバＳＷＤにそれぞれ接続され、残り
の半数（１２８本）の偶数番目のサブワード線ＷＬは右
側のサブワード線ドライバ・バンク１４内の１２８個の
サブワード線ドライバＳＷＤにそれぞれ接続されてい
る。
【０３６０】各行のメインワード線ドライバＭＷＤから
は３２本のメインワード線ＭＷＬが各行の単位メモリア
レイＵＭ，ＵＭ，…およびサブワード線ドライバ・バン
ク１４，１４…の上を通って横方向に横断している。そ
して、図４に示すように、各々のメインワード線ＭＷＬ
は、各サブワード線ドライバ・バンク１４内の４個のサ
ブワード線ドライバたとえば（ＳＷＤ0 ，ＳＷＤ2 ，Ｓ
ＷＤ4 ，ＳＷＤ6 ）に接続されている。
は３２本のメインワード線ＭＷＬが各行の単位メモリア
レイＵＭ，ＵＭ，…およびサブワード線ドライバ・バン
ク１４，１４…の上を通って横方向に横断している。そ
して、図４に示すように、各々のメインワード線ＭＷＬ
は、各サブワード線ドライバ・バンク１４内の４個のサ
ブワード線ドライバたとえば（ＳＷＤ0 ，ＳＷＤ2 ，Ｓ
ＷＤ4 ，ＳＷＤ6 ）に接続されている。
【０３７０】また、サブマットＳＭの左端部のアレイ・
コントローラ１０内に設けられているメインＦＸドライ
バ（図示せず）より、２行単位で８本のトランジスタ駆
動線（ＦＸ0B〜ＦＸ7B）が各行の単位メモリアレイＵ
Ｍ，ＵＭ，…の上を通って横方向に横断しており、図３
に示すように、クロスエリア１６に分散して配置されて
いる複数のサブＦＸドライバ２０の中の対応するものに
接続されている。
コントローラ１０内に設けられているメインＦＸドライ
バ（図示せず）より、２行単位で８本のトランジスタ駆
動線（ＦＸ0B〜ＦＸ7B）が各行の単位メモリアレイＵ
Ｍ，ＵＭ，…の上を通って横方向に横断しており、図３
に示すように、クロスエリア１６に分散して配置されて
いる複数のサブＦＸドライバ２０の中の対応するものに
接続されている。
【０３８０】これら１組（８本）のトランジスタ駆動線
（ＦＸ0B〜ＦＸ7B）は、該メインワード線ＭＷＬと協働
して各単位メモリアレイＵＭの両側のサブワード線ドラ
イバ・バンク１４，１４の中のいずれか１つのサブワー
ド線ドライバＳＷＤを選択的に作動させるように機能す
る。
（ＦＸ0B〜ＦＸ7B）は、該メインワード線ＭＷＬと協働
して各単位メモリアレイＵＭの両側のサブワード線ドラ
イバ・バンク１４，１４の中のいずれか１つのサブワー
ド線ドライバＳＷＤを選択的に作動させるように機能す
る。
【０３９０】図５に示すように、サブＦＸドライバ２０
は、たとえばＣＭＯＳインバータからなり、入力したト
ランジスタ駆動信号ＦＸKBの論理レベルを反転する。そ
してＨレベルの駆動信号ＦＸK を出力するときは、ワー
ド線駆動用の基準電源電圧ＶPPのレベルで出力する。
は、たとえばＣＭＯＳインバータからなり、入力したト
ランジスタ駆動信号ＦＸKBの論理レベルを反転する。そ
してＨレベルの駆動信号ＦＸK を出力するときは、ワー
ド線駆動用の基準電源電圧ＶPPのレベルで出力する。
【０４００】図４において、各々のサブワード線ドライ
バＳＷＤは、１個のＣＭＯＳ回路２２と１個のＮ型ＭＯ
Ｓトランジスタ２４とから構成されている。ＣＭＯＳ回
路２２の入力端子にメインワード線ＭＷＬが接続され、
ＣＭＯＳ回路２２の出力端子にサブワード線ＷＬが接続
される。ＣＭＯＳ回路２２のＰ型ＭＯＳトランジスタＱ
Ｐのソース端子には、対応するサブＦＸドライバ２０か
らの出力信号ＦＸが与えられる。Ｎ型ＭＯＳトランジス
タ２４のゲート端子には、メインＦＸドライバ（図示せ
ず）からの対応するトランジスタ駆動信号ＦＸB が与え
られる。
バＳＷＤは、１個のＣＭＯＳ回路２２と１個のＮ型ＭＯ
Ｓトランジスタ２４とから構成されている。ＣＭＯＳ回
路２２の入力端子にメインワード線ＭＷＬが接続され、
ＣＭＯＳ回路２２の出力端子にサブワード線ＷＬが接続
される。ＣＭＯＳ回路２２のＰ型ＭＯＳトランジスタＱ
Ｐのソース端子には、対応するサブＦＸドライバ２０か
らの出力信号ＦＸが与えられる。Ｎ型ＭＯＳトランジス
タ２４のゲート端子には、メインＦＸドライバ（図示せ
ず）からの対応するトランジスタ駆動信号ＦＸB が与え
られる。
【０４１０】したがって、図４において、当該メインワ
ード線ＭＷＬがＬレベルに活性化され、かつトランジス
タ駆動信号（ＦＸ0B，ＦＸ2B，ＦＸ4B，ＦＸ6B）の中の
いずれか１つがＬレベルになっているときは、そのＬレ
ベルのトランジスタ駆動信号（たとえばＦＸ2B）に対応
するサブワード線ドライバＳＷＤ（ＳＷＤ2 ）において
ワード線ＷＬ（ＷＬ2 ）がＨレベルに活性化される。
ード線ＭＷＬがＬレベルに活性化され、かつトランジス
タ駆動信号（ＦＸ0B，ＦＸ2B，ＦＸ4B，ＦＸ6B）の中の
いずれか１つがＬレベルになっているときは、そのＬレ
ベルのトランジスタ駆動信号（たとえばＦＸ2B）に対応
するサブワード線ドライバＳＷＤ（ＳＷＤ2 ）において
ワード線ＷＬ（ＷＬ2 ）がＨレベルに活性化される。
【０４２０】図２および図３において、各単位メモリア
レイＵＭの上下両側のセンスアンプ・バンク１２，１２
には、それぞれ１２８個のセンスアンプＳＡが千鳥状に
配置されている。単位メモリアレイＵＭ内の２５６組の
ビット線対のうち、たとえば半数（１２８組）の奇数番
目のビット線対は上側センスアンプ・バンク１２内の１
２８個のセンスアンプＳＡにそれぞれ接続され、残りの
半数（１２８組）の偶数番目のビット線対は下側センス
アンプ・バンク１２内の１２８個のセンスアンプＳＡに
それぞれ接続されている。各センスアンプＳＡの回路構
成は任意のものでよく、たとえば図８に示したものでも
よい。
レイＵＭの上下両側のセンスアンプ・バンク１２，１２
には、それぞれ１２８個のセンスアンプＳＡが千鳥状に
配置されている。単位メモリアレイＵＭ内の２５６組の
ビット線対のうち、たとえば半数（１２８組）の奇数番
目のビット線対は上側センスアンプ・バンク１２内の１
２８個のセンスアンプＳＡにそれぞれ接続され、残りの
半数（１２８組）の偶数番目のビット線対は下側センス
アンプ・バンク１２内の１２８個のセンスアンプＳＡに
それぞれ接続されている。各センスアンプＳＡの回路構
成は任意のものでよく、たとえば図８に示したものでも
よい。
【０４３０】この例では、１回のメモリアクセスで４ビ
ットのデータ（Ｄ0 〜Ｄ3 ）が同時（パラレル）に各サ
ブマットＳＭに入出力されるようになっており、各サブ
マットＳＭ内では２列分の単位メモリアレイ（ＵＭ，Ｕ
Ｍ）に１ビットのデータが書き込みまたは読み出しされ
るようになっている。
ットのデータ（Ｄ0 〜Ｄ3 ）が同時（パラレル）に各サ
ブマットＳＭに入出力されるようになっており、各サブ
マットＳＭ内では２列分の単位メモリアレイ（ＵＭ，Ｕ
Ｍ）に１ビットのデータが書き込みまたは読み出しされ
るようになっている。
【０４４０】図３において、サブマットＳＭ内の横方向
で相隣接する一対のセンスアンプ・バンク１２，１２内
のセンスアンプＳＡにそれぞれ接続されるローカルのデ
ータ入出力線およびデータ入出力補線（ＩＯ，ＩＯ- ）
は、それぞれのセンスアンプ・バンク１２，１２の上を
横断し、クロスエリア１６内のＩＯスイッチ１８に接続
されている。ＩＯスイッチ１８には、サブマットＳＭ内
でサブワード線ドライバ・バンク１４およびクロスエリ
ア１６の上を通って縦方向に延びるメインのデータ入出
力線およびデータ入出力補線（ＭＩＯ，ＭＩＯ- ）も接
続されている。
で相隣接する一対のセンスアンプ・バンク１２，１２内
のセンスアンプＳＡにそれぞれ接続されるローカルのデ
ータ入出力線およびデータ入出力補線（ＩＯ，ＩＯ- ）
は、それぞれのセンスアンプ・バンク１２，１２の上を
横断し、クロスエリア１６内のＩＯスイッチ１８に接続
されている。ＩＯスイッチ１８には、サブマットＳＭ内
でサブワード線ドライバ・バンク１４およびクロスエリ
ア１６の上を通って縦方向に延びるメインのデータ入出
力線およびデータ入出力補線（ＭＩＯ，ＭＩＯ- ）も接
続されている。
【０４５０】これにより、横方向で相隣接する一対の単
位メモリアレイ（ＵＭ，ＵＭ）の片側でＹセレクト線Ｙ
Ｓによって選択されたセンスアンプＳＡが、ローカルの
データ入出力線およびデータ入出力補線（ＩＯ，ＩＯ-
）、ＩＯスイッチ１８およびメインのデータ入出力線
およびデータ入出力補線（ＭＩＯ，ＭＩＯ- ）を介して
サブマットＳＭの外部のデータ線と接続されるようにな
っている。
位メモリアレイ（ＵＭ，ＵＭ）の片側でＹセレクト線Ｙ
Ｓによって選択されたセンスアンプＳＡが、ローカルの
データ入出力線およびデータ入出力補線（ＩＯ，ＩＯ-
）、ＩＯスイッチ１８およびメインのデータ入出力線
およびデータ入出力補線（ＭＩＯ，ＭＩＯ- ）を介して
サブマットＳＭの外部のデータ線と接続されるようにな
っている。
【０４６０】このサブマットＳＭでは、各行の８個のセ
ンス・アンプ・バンク１２，１２，…に対して、イコラ
イズ制御信号φＥを供給するためのイコライズ制御線Ｂ
ＬＥＱが１本割り当てられている。各イコライズ制御線
ＢＬＥＱは、サブマットＳＭの片側端部のアレイ・コン
トローラ１０に設けられている第１のイコライズ制御線
ドライバ３０（図６）の出力端子からサブマットＳＭ内
を各行のセンス・アンプ・バンク１２およびクロスエリ
ア１６の上を通るようにして横方向に横断し、それらの
センスアンプ・バンク内の全てのセンスアンプＳＡ（よ
り詳細にはプリチャージ回路の各トランジスタＴＲ3 ，
ＴＲ4 ，ＴＲ5 のゲート端子）に接続されている。
ンス・アンプ・バンク１２，１２，…に対して、イコラ
イズ制御信号φＥを供給するためのイコライズ制御線Ｂ
ＬＥＱが１本割り当てられている。各イコライズ制御線
ＢＬＥＱは、サブマットＳＭの片側端部のアレイ・コン
トローラ１０に設けられている第１のイコライズ制御線
ドライバ３０（図６）の出力端子からサブマットＳＭ内
を各行のセンス・アンプ・バンク１２およびクロスエリ
ア１６の上を通るようにして横方向に横断し、それらの
センスアンプ・バンク内の全てのセンスアンプＳＡ（よ
り詳細にはプリチャージ回路の各トランジスタＴＲ3 ，
ＴＲ4 ，ＴＲ5 のゲート端子）に接続されている。
【０４７０】図６に示すように、第１のイコライズ制御
線ドライバ３０は、たとえば１個のＰ型ＭＯＳトランジ
スタからなり、そのドレイン端子が各行のイコライズ制
御線ＢＬＥＱi に接続されるとともに、そのソース端子
が電源電圧ＶDDの端子に接続され、そのゲート端子には
アレイ・コントローラ１０内で生成されるイコライズ制
御用のタイミング信号φＡが与えられる。
線ドライバ３０は、たとえば１個のＰ型ＭＯＳトランジ
スタからなり、そのドレイン端子が各行のイコライズ制
御線ＢＬＥＱi に接続されるとともに、そのソース端子
が電源電圧ＶDDの端子に接続され、そのゲート端子には
アレイ・コントローラ１０内で生成されるイコライズ制
御用のタイミング信号φＡが与えられる。
【０４８０】一方、イコライズ制御線ＢＥＬＱと平行に
各行の９個のクロスエリア１６に分散して（たとえば図
示のように１つ置きに）複数個（４個）の第２のイコラ
イズ制御線ドライバ３２が設けられている。各々の第２
のイコライズ制御線ドライバ３２は、たとえば１個のＮ
型ＭＯＳトランジスタからなり、そのドレイン端子がイ
コライズ制御線ＢＬＥＱi に接続されるとともに、その
ソース端子が接地電位Ｖssの端子に接続され、そのゲー
ト端子にはアレイ・コントローラ１０内で生成されるイ
コライズ制御用のタイミング信号φＡが制御線ＢＬＥＱ
iBを介して与えられる。
各行の９個のクロスエリア１６に分散して（たとえば図
示のように１つ置きに）複数個（４個）の第２のイコラ
イズ制御線ドライバ３２が設けられている。各々の第２
のイコライズ制御線ドライバ３２は、たとえば１個のＮ
型ＭＯＳトランジスタからなり、そのドレイン端子がイ
コライズ制御線ＢＬＥＱi に接続されるとともに、その
ソース端子が接地電位Ｖssの端子に接続され、そのゲー
ト端子にはアレイ・コントローラ１０内で生成されるイ
コライズ制御用のタイミング信号φＡが制御線ＢＬＥＱ
iBを介して与えられる。
【０４９０】なお、各イコライズ制御線ＢＬＥＱは、各
行のセンスアンプ・バンク１２およびクロスエリア１６
の上に層間絶縁膜を介して配線され、該層間絶縁膜に形
成されたコンタクトホールを介して各センスアンプ・バ
ンク１２内の各センスアンプＳＡに接続されている。
行のセンスアンプ・バンク１２およびクロスエリア１６
の上に層間絶縁膜を介して配線され、該層間絶縁膜に形
成されたコンタクトホールを介して各センスアンプ・バ
ンク１２内の各センスアンプＳＡに接続されている。
【０５００】また、各センスアンプＳＡには、上記イコ
ライズ制御線ＢＬＥＱやデータ入出力線／入出力補線
（ＩＯ，ＩＯ- ）の他に、プリチャージ給電線ＢＬＲや
センスアンプ駆動線ＳＤＮ，ＳＤＰ等も図示しないが通
常の配線技術にしたがって接続されている。
ライズ制御線ＢＬＥＱやデータ入出力線／入出力補線
（ＩＯ，ＩＯ- ）の他に、プリチャージ給電線ＢＬＲや
センスアンプ駆動線ＳＤＮ，ＳＤＰ等も図示しないが通
常の配線技術にしたがって接続されている。
【０５１０】この実施例のＤＲＡＭにおけるメモリアク
セスの動作は以下のようになる。
セスの動作は以下のようになる。
【０５２０】メモリアクセス前のスタンバイ状態では、
各サブマットＳＭにおいて、アレイ・コントローラ１０
より生成されるイコライズ・タイミング信号φＡはＬレ
ベルに保持されている。これにより、第１のイコライズ
制御線ドライバ３０のＰ型ＭＯＳトランジスタは導通状
態にあり、各イコライズ制御線ＢＥＬＱはこの導通状態
のＰ型ＭＯＳトランジスタ３０を介して電源電圧ＶDDの
レベルに維持されている。したがって、イコライズ制御
線ＢＥＬＱ上のイコライズ制御信号φＥはＨレベルであ
り、各センスアンプ・バンク１２内の全てのセンスアン
プＳＡにおいてプリチャージ回路のＮ型ＭＯＳトランジ
スタＴＲ3,ＴＲ4,ＴＲ5 はいずれもオン状態にある。一
方、各センスアンプＳＡにはプリチャージ給電線ＶＢＬ
Ｒ（図示せず）よりＶcc／２レベルの電圧が給電され
る。したがって、各センスアンプＳＡに接続されている
各ビット線ＢＬi およびビット補線ＢＬi-は、イコライ
ズ（平衡または短絡）状態でＶcc／２レベルにプリチャ
ージされている。
各サブマットＳＭにおいて、アレイ・コントローラ１０
より生成されるイコライズ・タイミング信号φＡはＬレ
ベルに保持されている。これにより、第１のイコライズ
制御線ドライバ３０のＰ型ＭＯＳトランジスタは導通状
態にあり、各イコライズ制御線ＢＥＬＱはこの導通状態
のＰ型ＭＯＳトランジスタ３０を介して電源電圧ＶDDの
レベルに維持されている。したがって、イコライズ制御
線ＢＥＬＱ上のイコライズ制御信号φＥはＨレベルであ
り、各センスアンプ・バンク１２内の全てのセンスアン
プＳＡにおいてプリチャージ回路のＮ型ＭＯＳトランジ
スタＴＲ3,ＴＲ4,ＴＲ5 はいずれもオン状態にある。一
方、各センスアンプＳＡにはプリチャージ給電線ＶＢＬ
Ｒ（図示せず）よりＶcc／２レベルの電圧が給電され
る。したがって、各センスアンプＳＡに接続されている
各ビット線ＢＬi およびビット補線ＢＬi-は、イコライ
ズ（平衡または短絡）状態でＶcc／２レベルにプリチャ
ージされている。
【０５３０】読み出しまたは書き込みのため外部ロウ・
アドレス・ストローブ信号ＲＡＳ-がＬレベルに立ち下
がると、これに応動してアレイ・コントローラ１０はイ
コライズ・タイミング信号φＡをＨレベルに上げる。そ
うすると、第１のイコライズ制御線ドライバ３０のＰ型
ＭＯＳトランジスタは遮断状態になると同時に、クロス
エリア１６に分散配置されている第２のイコライズ制御
線ドライバ３２のＮ型ＭＯＳトランジスタが一斉に導通
状態となる。そして、各イコライズ制御線ＢＥＬＱは、
それら第２のイコライズ制御線ドライバ３２の導通状態
のＮ型ＭＯＳトランジスタを介して接地電位Ｖssの端子
に接続される。これにより、各イコライズ制御線ＢＥＬ
Ｑ上の電荷は複数の第２のイコライズ制御線ドライバ３
２が分散配置されている複数のクロスエリア１６で並列
的に接地電位Ｖssへ放電し、イコライズ制御線ＢＥＬＱ
の各部においてイコライズ制御信号φＥの電位が急速に
Ｌレベル（Ｖss）まで立ち下がる。
アドレス・ストローブ信号ＲＡＳ-がＬレベルに立ち下
がると、これに応動してアレイ・コントローラ１０はイ
コライズ・タイミング信号φＡをＨレベルに上げる。そ
うすると、第１のイコライズ制御線ドライバ３０のＰ型
ＭＯＳトランジスタは遮断状態になると同時に、クロス
エリア１６に分散配置されている第２のイコライズ制御
線ドライバ３２のＮ型ＭＯＳトランジスタが一斉に導通
状態となる。そして、各イコライズ制御線ＢＥＬＱは、
それら第２のイコライズ制御線ドライバ３２の導通状態
のＮ型ＭＯＳトランジスタを介して接地電位Ｖssの端子
に接続される。これにより、各イコライズ制御線ＢＥＬ
Ｑ上の電荷は複数の第２のイコライズ制御線ドライバ３
２が分散配置されている複数のクロスエリア１６で並列
的に接地電位Ｖssへ放電し、イコライズ制御線ＢＥＬＱ
の各部においてイコライズ制御信号φＥの電位が急速に
Ｌレベル（Ｖss）まで立ち下がる。
【０５４０】次に、アドレス・デコード信号によって選
択された行のメインワード線ドライバＭＷＤ、メインＦ
Ｘドライバ、サブＦＸドライバ１８およびサブワード線
ドライバＳＷＤにより、その選択された各の単位メモリ
アレイＵＭ内でいずれか１本のサブワード線ＷＬj が活
性化される。これにより、そのサブワード線ＷＬj に接
続されているメモリセルＭＣi,j の電位情報（記憶情
報）がビット線ＢＬi 上に読み出され、そのビット線Ｂ
Ｌi の電位が変化する。たとえば、図９のようにビット
線ＢＬi の電位がＶcc／２レベルから低い方へわずかに
変化する。
択された行のメインワード線ドライバＭＷＤ、メインＦ
Ｘドライバ、サブＦＸドライバ１８およびサブワード線
ドライバＳＷＤにより、その選択された各の単位メモリ
アレイＵＭ内でいずれか１本のサブワード線ＷＬj が活
性化される。これにより、そのサブワード線ＷＬj に接
続されているメモリセルＭＣi,j の電位情報（記憶情
報）がビット線ＢＬi 上に読み出され、そのビット線Ｂ
Ｌi の電位が変化する。たとえば、図９のようにビット
線ＢＬi の電位がＶcc／２レベルから低い方へわずかに
変化する。
【０５５０】次に、各センスアンプＳＡにおいて、一方
のセンスアンプ駆動線ＳＤＮが接地電位Ｖssまで引き下
げられると同時に、他方のセンスアンプ駆動線ＳＤＰが
電源電圧Ｖccまで引き上げられ、増幅トランジスタ（Ｔ
Ｒ6 〜ＴＲ9 ）が作動し、ビット線対上の電位情報が相
補的にＨレベル（Ｖcc）およびＬレベル（Ｖss）に増幅
される。
のセンスアンプ駆動線ＳＤＮが接地電位Ｖssまで引き下
げられると同時に、他方のセンスアンプ駆動線ＳＤＰが
電源電圧Ｖccまで引き上げられ、増幅トランジスタ（Ｔ
Ｒ6 〜ＴＲ9 ）が作動し、ビット線対上の電位情報が相
補的にＨレベル（Ｖcc）およびＬレベル（Ｖss）に増幅
される。
【０５６０】次に、Ｙアドレス線ドライバＹＳＤにより
各２列分（一対）のセンスアンプ・バンク１２，１２の
中でいずれか１個のセンスアンプＳＡが選択され、その
選択されたセンスアンプＳＡを介してビット線ＢＬi お
よびビット補線ＢＬi-がそれぞれローカルのデータ入出
力線ＩＯおよびデータ入出力補線ＩＯ- に接続され、ひ
いてはメインのデータ入出力線ＭＩＯおよびデータ入出
力補線ＭＩＯ- に接続される。
各２列分（一対）のセンスアンプ・バンク１２，１２の
中でいずれか１個のセンスアンプＳＡが選択され、その
選択されたセンスアンプＳＡを介してビット線ＢＬi お
よびビット補線ＢＬi-がそれぞれローカルのデータ入出
力線ＩＯおよびデータ入出力補線ＩＯ- に接続され、ひ
いてはメインのデータ入出力線ＭＩＯおよびデータ入出
力補線ＭＩＯ- に接続される。
【０５７０】これによって、読み出しのときは、ビット
線ＢＬi 上に読み出されているデータが当該センスアン
プＳＡを介してデータ入出力線／補線（ＩＯ／ＩＯ-
）、（ＭＩＯ／ＭＩＯ- ）上に送出される。書き込み
のときは、データ入出力線／補線（ＭＩＯ／ＭＩＯ-
）、（ＩＯ／ＩＯ- ）からのデータが、当該センアン
プＳＡおよびビット線ＢＬi を介して目的のメモリセル
ＭＣi,j に書き込まれる。
線ＢＬi 上に読み出されているデータが当該センスアン
プＳＡを介してデータ入出力線／補線（ＩＯ／ＩＯ-
）、（ＭＩＯ／ＭＩＯ- ）上に送出される。書き込み
のときは、データ入出力線／補線（ＭＩＯ／ＭＩＯ-
）、（ＩＯ／ＩＯ- ）からのデータが、当該センアン
プＳＡおよびビット線ＢＬi を介して目的のメモリセル
ＭＣi,j に書き込まれる。
【０５８０】上記のようにしてメモリアクセスが行われ
た後、アレイ・コントローラ１０はイコライズ・タイミ
ング信号φＡをＨレベルに戻す。これにより、第１のイ
コライズ制御線ドライバ３０のＰ型ＭＯＳトランジスタ
が導通状態になると同時に、クロスエリア１６に分散配
置されている第２のイコライズ制御線ドライバ３２のＮ
型ＭＯＳトランジスタが一斉に遮断状態となる。そうす
ると、各イコライズ制御線ＢＥＬＱは第１のイコライズ
制御線ドライバ３０によって電源電圧ＶDDのＨレベルに
駆動（プルアップ）され、イコライズ制御信号φＥの電
位がＨレベルに戻る。この際、各イコライズ制御線ＢＥ
ＬＱは１箇所（第１のイコライズ制御線ドライバ３０）
だけから給電されるため、イコライズ制御信号φＥの立
ち上がり速度は立ち下がりの速度よりもかなり遅くな
る。もっとも、メモリアクセス終了後のイコライズ復帰
動作であるから、遅くても構わない。
た後、アレイ・コントローラ１０はイコライズ・タイミ
ング信号φＡをＨレベルに戻す。これにより、第１のイ
コライズ制御線ドライバ３０のＰ型ＭＯＳトランジスタ
が導通状態になると同時に、クロスエリア１６に分散配
置されている第２のイコライズ制御線ドライバ３２のＮ
型ＭＯＳトランジスタが一斉に遮断状態となる。そうす
ると、各イコライズ制御線ＢＥＬＱは第１のイコライズ
制御線ドライバ３０によって電源電圧ＶDDのＨレベルに
駆動（プルアップ）され、イコライズ制御信号φＥの電
位がＨレベルに戻る。この際、各イコライズ制御線ＢＥ
ＬＱは１箇所（第１のイコライズ制御線ドライバ３０）
だけから給電されるため、イコライズ制御信号φＥの立
ち上がり速度は立ち下がりの速度よりもかなり遅くな
る。もっとも、メモリアクセス終了後のイコライズ復帰
動作であるから、遅くても構わない。
【０５９０】また、イコライズ制御線ＢＥＬＱと平行に
延びる制御線ＢＥＬＱB は信号線であり、この制御線Ｂ
ＥＬＱB 上におけるイコライズ・タイミング信号φＡの
遅延時間は非常に短い（たとえば０．２ｎｓｅｃ程
度）。したがって、第１のイコライズ制御線ドライバ３
０（Ｐ型ＭＯＳトランジスタ）と第２のイコライズ制御
ドライバ３２（Ｎ型ＭＯＳトランジスタ）との間での貫
通電流の問題はない。
延びる制御線ＢＥＬＱB は信号線であり、この制御線Ｂ
ＥＬＱB 上におけるイコライズ・タイミング信号φＡの
遅延時間は非常に短い（たとえば０．２ｎｓｅｃ程
度）。したがって、第１のイコライズ制御線ドライバ３
０（Ｐ型ＭＯＳトランジスタ）と第２のイコライズ制御
ドライバ３２（Ｎ型ＭＯＳトランジスタ）との間での貫
通電流の問題はない。
【０６００】このように、本実施例のＤＲＡＭでは、各
サブマットＳＭ内で各行のセンスアンプ・バンク１２内
の全てのセンスアンプＳＡに共有されるイコライズ制御
線ＢＬＥＱが、サブマットＳＭの左端（メモリアレイ部
の外側）に設けられたＰ型ＭＯＳトランジスタからなる
第１のイコライズ制御線ドライバ３０に接続されるとと
もに、イコライズ制御線ＢＬＥＱが通過する各行のクロ
スエリア１６に分散して設けられた複数のＮ型ＭＯＳト
ランジスタからなる第２のイコライズ制御線ドライバ３
２に接続されている。
サブマットＳＭ内で各行のセンスアンプ・バンク１２内
の全てのセンスアンプＳＡに共有されるイコライズ制御
線ＢＬＥＱが、サブマットＳＭの左端（メモリアレイ部
の外側）に設けられたＰ型ＭＯＳトランジスタからなる
第１のイコライズ制御線ドライバ３０に接続されるとと
もに、イコライズ制御線ＢＬＥＱが通過する各行のクロ
スエリア１６に分散して設けられた複数のＮ型ＭＯＳト
ランジスタからなる第２のイコライズ制御線ドライバ３
２に接続されている。
【０６１０】第１のイコライズ制御線ドライバ３０は、
各センスアンプＳＡに接続されているビット線対ＢＬ，
ＢＬ- のイコライズをオンにするために、イコライズ制
御線ＢＬＥＱをＨレベルの電位（ＶDD）に駆動するよう
に動作する。一方、第２のイコライズ制御線ドライバ３
２は各ビット線対ＢＬ，ＢＬ- のイコライズをオフ（デ
ィセーブル）にするために、イコライズ制御線ＢＬＥＱ
をＬレベルの電位（Ｖss）に駆動するように動作する。
第１のイコライズ制御線ドライバ３０と第２のイコライ
ズ制御線ドライバ３２とは相補的に動作し、一方が駆動
動作するとき他方はオフ（遮断）状態となる。
各センスアンプＳＡに接続されているビット線対ＢＬ，
ＢＬ- のイコライズをオンにするために、イコライズ制
御線ＢＬＥＱをＨレベルの電位（ＶDD）に駆動するよう
に動作する。一方、第２のイコライズ制御線ドライバ３
２は各ビット線対ＢＬ，ＢＬ- のイコライズをオフ（デ
ィセーブル）にするために、イコライズ制御線ＢＬＥＱ
をＬレベルの電位（Ｖss）に駆動するように動作する。
第１のイコライズ制御線ドライバ３０と第２のイコライ
ズ制御線ドライバ３２とは相補的に動作し、一方が駆動
動作するとき他方はオフ（遮断）状態となる。
【０６２０】かかる構成においては、イコライズ制御線
ＢＬＥＱに対して第２のイコライズ制御線ドライバ３２
が複数個分散して配置されているため、それら複数個の
第２のイコライズ制御線ドライバ３２はイコライズ制御
線ＢＬＥＱの負荷容量（配線抵抗・配線容量・トランジ
スタ入力ゲート容量等）を分割または分担して駆動する
ことになる。したがって、各ビット線対のイコライズを
オフさせるとき、それら分散配置型の複数個の第２のイ
コライズ制御線ドライバ３２はイコライズ制御線ＢＥＬ
Ｑを高速に接地電位Ｖssに放電させ、コライズ制御線Ｂ
ＥＬＱ上の各部においてイコライズ制御信号φＥの電位
を急速にＬレベル（Ｖss）まで立ち下げることができ
る。
ＢＬＥＱに対して第２のイコライズ制御線ドライバ３２
が複数個分散して配置されているため、それら複数個の
第２のイコライズ制御線ドライバ３２はイコライズ制御
線ＢＬＥＱの負荷容量（配線抵抗・配線容量・トランジ
スタ入力ゲート容量等）を分割または分担して駆動する
ことになる。したがって、各ビット線対のイコライズを
オフさせるとき、それら分散配置型の複数個の第２のイ
コライズ制御線ドライバ３２はイコライズ制御線ＢＥＬ
Ｑを高速に接地電位Ｖssに放電させ、コライズ制御線Ｂ
ＥＬＱ上の各部においてイコライズ制御信号φＥの電位
を急速にＬレベル（Ｖss）まで立ち下げることができ
る。
【０６３０】これにより、ワード線ＷＬの活性化タイミ
ングを早めても、図７に示すようにイコライズ制御線Ｂ
ＬＥＱ（イコライズ制御信号φＥ）の電位とワード線Ｗ
Ｌの電位とが交差するクロスポイントＣＰをしきい値よ
りも十分に低くすることができ、センシング不良やメモ
リセル・データの破壊等を防止できる。したがって、メ
モリアクセス速度の向上をはかることができる。
ングを早めても、図７に示すようにイコライズ制御線Ｂ
ＬＥＱ（イコライズ制御信号φＥ）の電位とワード線Ｗ
Ｌの電位とが交差するクロスポイントＣＰをしきい値よ
りも十分に低くすることができ、センシング不良やメモ
リセル・データの破壊等を防止できる。したがって、メ
モリアクセス速度の向上をはかることができる。
【０６４０】また、イコライズ制御信号φＥの立ち下が
り時間が短いほど、センスアンプＳＡのプリチャージ用
またはイコライズ制御用トランジスタ（ＴＲ3 ，ＴＲ4
，ＴＲ5 ）の動作速度が改善されることになり、これ
らのトランジスタにおいて従来採用されている比較的大
きなサイズの低しきい値型Ｎチャンネル構造を比較的小
さいサイズの通常しきい値型Ｎチャンネル構造に変える
ことも可能となる。そうなると、センスアンプＳＡのレ
イアウト面積が小さくなるだけでなく、イコライズ制御
線ＢＥＬＱの入力ゲート容量も減少し、イコライズ制御
信号φＥの遷移がより一層速くなる。
り時間が短いほど、センスアンプＳＡのプリチャージ用
またはイコライズ制御用トランジスタ（ＴＲ3 ，ＴＲ4
，ＴＲ5 ）の動作速度が改善されることになり、これ
らのトランジスタにおいて従来採用されている比較的大
きなサイズの低しきい値型Ｎチャンネル構造を比較的小
さいサイズの通常しきい値型Ｎチャンネル構造に変える
ことも可能となる。そうなると、センスアンプＳＡのレ
イアウト面積が小さくなるだけでなく、イコライズ制御
線ＢＥＬＱの入力ゲート容量も減少し、イコライズ制御
信号φＥの遷移がより一層速くなる。
【０６５０】なお、各イコライズ制御線ＢＥＬＱに対し
て第２のイコライズ制御線ドライバ３２を複数個分散さ
せる配置パターンは、上記実施例のものに限定されるわ
けではなく、任意の配置パターンが可能である。たとえ
ば、１つ置きではなく２つの置きのクロスエリア１６
に、あるいは全てのクロスエリア１６に分散して第２の
イコライズ制御線ドライバ３２を配置してもよい。ある
いは、メモリアレイ部の外側たとえばアレイコントロー
ラ１０内にも第２のイコライズ制御線ドライバ３２を配
置してもよい。
て第２のイコライズ制御線ドライバ３２を複数個分散さ
せる配置パターンは、上記実施例のものに限定されるわ
けではなく、任意の配置パターンが可能である。たとえ
ば、１つ置きではなく２つの置きのクロスエリア１６
に、あるいは全てのクロスエリア１６に分散して第２の
イコライズ制御線ドライバ３２を配置してもよい。ある
いは、メモリアレイ部の外側たとえばアレイコントロー
ラ１０内にも第２のイコライズ制御線ドライバ３２を配
置してもよい。
【０６６０】また、第１のイコライズ制御線ドライバ３
０の個数や配置位置も任意に選択することが可能であ
り、たとえばクロスエリア１６内に配置することも可能
ではある。
０の個数や配置位置も任意に選択することが可能であ
り、たとえばクロスエリア１６内に配置することも可能
ではある。
【０６７０】もっとも、半導体基板内で、クロスエリア
１６は、センスアンプ・バンク１２側のＮ型ウエルとサ
ブワード線ドライバ・バンク１４側のＮ型ウエルとに囲
まれたＰ型ウエルである。このＰ型ウエル内に第１のイ
コライズ制御線ドライバ３０（Ｐ型ＭＯＳトランジス
タ）のためのＮ型ウエルを設けるとなると、電源電圧の
異なる３種類のＮ型ウエルの間の分離が必要となり、ク
ロスエリア１６の所要面積は相当大きなものとなり、ひ
いてはサブマットＳＭのサイズが大きくなる。その意味
では、上記実施例のように、第１のイコライズ制御線ド
ライバ３０（Ｐ型ＭＯＳトランジスタ）をクロスエリア
１６から排除するほうが、レイアウト上からも好まし
い。
１６は、センスアンプ・バンク１２側のＮ型ウエルとサ
ブワード線ドライバ・バンク１４側のＮ型ウエルとに囲
まれたＰ型ウエルである。このＰ型ウエル内に第１のイ
コライズ制御線ドライバ３０（Ｐ型ＭＯＳトランジス
タ）のためのＮ型ウエルを設けるとなると、電源電圧の
異なる３種類のＮ型ウエルの間の分離が必要となり、ク
ロスエリア１６の所要面積は相当大きなものとなり、ひ
いてはサブマットＳＭのサイズが大きくなる。その意味
では、上記実施例のように、第１のイコライズ制御線ド
ライバ３０（Ｐ型ＭＯＳトランジスタ）をクロスエリア
１６から排除するほうが、レイアウト上からも好まし
い。
【０６８０】また、第１のイコライズ制御線ドライバ３
０はイコライズ復帰時に動作し、その動作速度に特に高
速性を要求されるものでもない。したがって、第１のイ
コライズ制御線ドライバ３０についてはクロスエリア１
６に分散配置することなく、メモリアレイ部の外に配置
しても何等支障はない。
０はイコライズ復帰時に動作し、その動作速度に特に高
速性を要求されるものでもない。したがって、第１のイ
コライズ制御線ドライバ３０についてはクロスエリア１
６に分散配置することなく、メモリアレイ部の外に配置
しても何等支障はない。
【０６９０】上記実施例におけるメモリアレイ構造、特
に単位メモリアレイ内のビット線、ワード線およひメモ
リセルの配置構成は一例であり、種々のアレイ構造が可
能である。センスアンプ・バンク１２、サブワード線ド
ライバ１４、クロスエリア１６のレイアウトも種々の変
形が可能であり、各種ドライバの回路構成も任意のもの
が可能である。特に、第１のイコライズ制御線ドライバ
３０にＰ型ＭＯＳトランジスタ以外のトランジスタを使
用することも可能であり、第２のイコライズ制御線ドラ
イバ３２にＮ型ＭＯＳトランジスタ以外のトランジスタ
を使用することも可能である。
に単位メモリアレイ内のビット線、ワード線およひメモ
リセルの配置構成は一例であり、種々のアレイ構造が可
能である。センスアンプ・バンク１２、サブワード線ド
ライバ１４、クロスエリア１６のレイアウトも種々の変
形が可能であり、各種ドライバの回路構成も任意のもの
が可能である。特に、第１のイコライズ制御線ドライバ
３０にＰ型ＭＯＳトランジスタ以外のトランジスタを使
用することも可能であり、第２のイコライズ制御線ドラ
イバ３２にＮ型ＭＯＳトランジスタ以外のトランジスタ
を使用することも可能である。
【０７００】
【発明の効果】以上説明したように、本発明の半導体メ
モリ装置によれば、ビット線イコライズを制御するため
のイコライズ制御線を駆動する駆動手段をイコライズ・
オン用の第１駆動回路とイコライズ・オフ用の第２の駆
動回路とに分割し、かつ第２の駆動回路をイコライズ制
御線に対して複数箇所に分散配置することにより、イコ
ライズ・オフ時の所要時間を大幅に短縮化し、メモリア
クセスタイムの高速化を実現することができる。
モリ装置によれば、ビット線イコライズを制御するため
のイコライズ制御線を駆動する駆動手段をイコライズ・
オン用の第１駆動回路とイコライズ・オフ用の第２の駆
動回路とに分割し、かつ第２の駆動回路をイコライズ制
御線に対して複数箇所に分散配置することにより、イコ
ライズ・オフ時の所要時間を大幅に短縮化し、メモリア
クセスタイムの高速化を実現することができる。
【図１】本発明の一実施例によるＤＲＡＭ内のメモリア
レイ構成を示す図である。
レイ構成を示す図である。
【図２】図１の点線Ｆで囲まれた部分を拡大して示す部
分拡大図である。
分拡大図である。
【図３】図２の点線Ｇで囲まれた部分を拡大して示す部
分拡大図である。
分拡大図である。
【図４】実施例のＤＲＡＭにおけるサブワード線ドライ
バの回路構成を示す回路図である。
バの回路構成を示す回路図である。
【図５】実施例のＤＲＡＭにおけるサブＦＸドライバの
回路構成を示す回路図である。
回路構成を示す回路図である。
【図６】実施例のＤＲＡＭにおいて各イコライズ制御線
ＢＥＬＱに接続される第１および第２のイコライズ制御
線ドライバの回路構成と配置関係を示す図である。
ＢＥＬＱに接続される第１および第２のイコライズ制御
線ドライバの回路構成と配置関係を示す図である。
【図７】実施例のＤＲＡＭにおけるイコライズ制御線な
いしイコライズ制御信号の電位の立ち下がりとワード線
の電位の立ち上がりの関係を示す図である。
いしイコライズ制御信号の電位の立ち下がりとワード線
の電位の立ち上がりの関係を示す図である。
【図８】ＤＲＡＭにおける典型的なメモリセルの配置ま
たは接続構成とセンスアンプの回路構成を示す図であ
る。
たは接続構成とセンスアンプの回路構成を示す図であ
る。
【図９】ＤＲＡＭにおける読み出しまたは書き込みの動
作を説明するための各部の信号の波形を示す図である。
作を説明するための各部の信号の波形を示す図である。
【図１０】従来のＤＲＡＭにおけるイコライズ制御線ド
ライバの回路構成を示す回路図である。
ライバの回路構成を示す回路図である。
【図１１】従来のＤＲＡＭにおけるイコライズ制御線な
いしイコライズ制御信号の電位の立ち下がりとワード線
の電位の立ち上がりの関係を示す図である。
いしイコライズ制御信号の電位の立ち下がりとワード線
の電位の立ち上がりの関係を示す図である。
１０ アレイ・コントローラ １２ センスアンプ・バンク １４ サブワード線ドライバ・バンク １６ クロスエリア ３０ 第１のイコライズ制御線ドライバ ３２ 第２のイコライズ制御線ドライバ ＳＭ サブマット ＵＭ 単位メモリアレイ ＢＬＥＱ イコライズ制御線 ＳＡ センスアンプ
フロントページの続き (72)発明者 助川 俊一 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社内 (72)発明者 平 雅之 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社内 (72)発明者 高橋 康 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 高橋 勉 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 荒井 公司 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内
Claims (3)
- 【請求項１】 １つの半導体基板上で、複数個の単位メ
モリアレイが所定の配置パターンで離散的に配置され、
各々の前記単位メモリアレイに隣接して前記単位メモリ
アレイ内の相補的な一対のビット線に接続されるセンス
アンプが複数個配置され、各々の前記ビット線対の電位
のイコライズを制御するためのイコライズ制御線が複数
個の前記単位メモリアレイにわたって複数個の前記セン
スアンプに共通に接続されている半導体メモリ装置にお
いて、 前記ビット線対のイコライズをオンするために前記イコ
ライズ制御線を第１の電圧レベルに駆動する第１の駆動
回路と、前記ビット線対のイコライズをオフするために
前記イコライズ制御線を第２の電圧レベルに駆動する第
２の駆動回路とを有し、前記第２の駆動回路は複数個分
散して前記イコライズ制御線の複数の箇所に電気的に接
続されている半導体メモリ装置。 - 【請求項２】 各々の前記単位メモリアレイに隣接して
配置される複数個の前記センスアンプは所定のバンク領
域内に配置され、前記第２の駆動回路は互いに隣接する
複数の前記センスアンプ・バンク領域の間に設けられる
ことを特徴とする請求項１に記載の半導体メモリ装置。 - 【請求項３】 前記第１の駆動回路は、前記イコライズ
制御線に接続される第１の端子と、前記第１の電位レベ
ルを与える電源電圧端子に接続される第２の端子と、前
記イコライズ制御線の電圧レベルを指示する二値信号を
入力する制御端子とを有し、前記二値信号の第１の論理
レベルに応じて前記第１の端子と第２の端子間が導通状
態となり、前記二値信号の第２の論理レベルに応じて前
記第１の端子と第２の端子間が遮断状態となる第１導電
型のトランジスタを有し、 前記第２の駆動回路は、前記イコライズ制御線に接続さ
れる第１の端子と、前記第２の電位レベルを与える電源
電圧端子に接続される第２の端子と、前記二値信号を入
力する制御端子とを有し、前記二値信号の第１の論理レ
ベルに応じて前記第１の端子と第２の端子間が遮断状態
となり、前記二値信号の第２の論理レベルに応じて前記
第１の端子と第２の端子間が導通状態となる第２導電型
のトランジスタを有することを特徴とする請求項１また
は２に記載の半導体メモリ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9121783A JPH10302472A (ja) | 1997-04-24 | 1997-04-24 | 半導体メモリ装置 |
| US09/066,579 US6097648A (en) | 1997-04-24 | 1998-04-24 | Semiconductor memory device having plurality of equalizer control line drivers |
| KR1019980014735A KR100512212B1 (ko) | 1997-04-24 | 1998-04-24 | 반도체메모리장치 |
| TW087106293A TW394954B (en) | 1997-04-24 | 1998-08-13 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9121783A JPH10302472A (ja) | 1997-04-24 | 1997-04-24 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10302472A true JPH10302472A (ja) | 1998-11-13 |
Family
ID=14819792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9121783A Pending JPH10302472A (ja) | 1997-04-24 | 1997-04-24 | 半導体メモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
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|---|---|---|---|---|
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- 1998-08-13 TW TW087106293A patent/TW394954B/zh not_active IP Right Cessation
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| US6097648A (en) | 2000-08-01 |
| KR19980081714A (ko) | 1998-11-25 |
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