JPH0834296B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH0834296B2
JPH0834296B2 JP63309242A JP30924288A JPH0834296B2 JP H0834296 B2 JPH0834296 B2 JP H0834296B2 JP 63309242 A JP63309242 A JP 63309242A JP 30924288 A JP30924288 A JP 30924288A JP H0834296 B2 JPH0834296 B2 JP H0834296B2
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wiring
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Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体記憶装置に関し、特に複数のメモリ
アレイからなる半導体記憶装置に関する。
［従来の技術］ 第７図は、一般的なダイナミック・ランダム・アクセ
ス・メモリ（以下、DRAMという）の主要部の構成を示す
回路図である。
第７図において、メモリアレイ10には、複数のワード
線WL0〜WLiおよび複数のビット線対B0,▲▼〜Bj,▲
▼が互いに交差するように配置されており、それら
の交点にメモリセルMCが設けられている。すなわち、複
数のメモリセルMCがマトリクス状に配置されている。ビ
ット線対B0,▲▼〜Bj,▲▼の各々は、トランジ
スタQ1,Q2からなるI/Oゲートを介して入出力線対I/O,▲
▼に接続されている。また、ビット線対B0,▲
▼〜Bj,▲▼の各々には、センスアンプSAが接続
されている。複数のセンスアンプSAがセンスアンプ部30
を構成し、複数のI/OゲートがI/Oゲート部40を構成す
る。
Ｘデコーダ20は、外部から与えられるＸアドレス信号
に応答して、ワード線WL0〜WLiのうち１つを選択し、そ
のワード線の電位を立上げる。これにより、選択された
ワード線に接続される複数のメモリセルMCに蓄えられた
情報電荷が、データとしてそれぞれ対応するビット線に
読出される。その結果、各ビット線対を構成する２つの
ビット線間に微小な電位差が生じる。この微小な電位差
が対応するセンスアンプSAにより増幅される。一方、Ｙ
デコーダ50は、外部から与えられるＹアドレス信号に応
答して、１組のビット線対を選択し、対応するI/Oゲー
トにコラム選択線CLを介してコラム選択信号を与える。
これにより、選択されたビット線対が入出力線対I/O,▲
▼に接続される。その結果、入出力線対I/O,▲
▼にデータが読出され、そのデータは出力系回路
（図示せず）を通して外部出力ピンに出力される。
第8A図は、最も一般的なDRAMのメモリセルの断面図で
ある。シリコン基板101上にn+拡散領域102および105が
形成されている。n+拡散領域102、第１ポリシリコン層1
03およびこれらの間の薄い酸化膜104により蓄積容量が
形成される。また、n+拡散領域102、n+拡散領域105、お
よびそれらの間の領域の上部に絶縁膜を介して設けられ
た第２ポリシリコン層106によりアクセストランジスタ
が形成される。さらに、第１アルミニウム層107とn+拡
散領域105との間にコンタクトが形成されている。第１
ポリシリコン層103がセルプレート電極として用いら
れ、第２ポリシリコン層106がワード線として用いら
れ、第１アルミニウム層107がビット線として用いられ
る。なお、このようにして形成されたメモリセルは酸化
シリコン膜108により他のメモリセルから分離されてい
る。
メモリセルの等価回路を第8C図に示す。ビット線BLが
第8A図の第１アルミニウム層107により形成され、ワー
ド線WLが第２ポリシリコン層106により形成される。ま
た、ストレージノードＮがn+拡散領域102により形成さ
れ、セルプレート電極PLが第１ポリシコン層103により
形成される。
ポリシリコン層およびアルミニウム層は容易に形成さ
れるので、従来より半導体記憶装置の配線材料として多
く用いられてきた。なお、アルミニウムの融点はポリシ
リコンの融点よりも低いので、ワード線WLとしてはポリ
シリコン層が用いられる。
第９図は、第７図に示した構成を有するDRAMの全体の
レイアウトを示すブロック図である。
このDRAMは、１列に配列された８個のメモリアレイを
含む。これらの８個のメモリアレイは、４つのブロック
に分割され、各ブロックはメモリアレイ10aおよびメモ
リアレイ10bを含む。メモリアレイ10aとメモリアレイ10
bとの間には、メモリアレイ10aに対応するセンスアンプ
部30およびI/Oゲート部40、メモリアレイ10bに対応する
センスアンプ部30およびI/Oゲート部40、およびそれら
に共通のＹデコーダ50が配置されている。また、メモリ
アレイ10aおよび10bの各々にはＸデコーダ20が設けられ
ている。さらに、１列に配列された８個のメモリアレイ
の側部には、周辺回路60が設けられている。周辺回路60
は、メモリアレイ10a,10b、Ｘデコーダ20、Ｙデコーダ5
0、センスアンプ部30などを駆動するための信号を発生
する回路、外部から与えられるアドレス信号をＸデコー
ダ20およびＹデコーダ50に与えるためのアドレスバッフ
ァ、およびデータをI/Oゲート部40に入力または出力す
るための回路などを含む。
なお、特開昭62−180594号公報には、２つのメモリセ
ルアレイブロックを備え、かつそれらのメモリセルアレ
イブロックの間に通常アクセス用周辺回路およびリフレ
ッシュ用周辺回路が配置された半導体記憶装置が開示さ
れている。この半導体記憶装置においては、２つのメモ
リセルアレイブロックのうちいずれか一方が選択的に駆
動される。この半導体記憶装置は、通常アクセス用周辺
回路およびリフレッシュ用周辺回路と２つのメモリセル
アレイブロックとの間に接続される配線が短くて済むと
いう利点を有する。しかしながら、通常アクセス用周辺
回路およびリフレッシュ用周辺回路により２つのメモリ
セルアレイブロックしか駆動されないので、大容量化に
限度があるという欠点がある。
ところで、たとえば1MビットDRAMの場合、１つのメモ
リアレイには、256本のワード線、および512組のビット
線対が含まれる。したがって、各ワード線は1024本のビ
ット線を横切ることになり、かなり長くなる。そのた
め、上記のようにワード線がポリシリコン層により形成
されている場合、そのワード線の抵抗値が高くなる。そ
の結果、Ｘデコーダ20の出力が立上がってから、Ｘデコ
ーダ20から最も遠い位置にあるメモリセルのアクセスト
ランジスタのゲート電位が立上がるまで、かなりの遅延
時間がある。この遅延時間はDRAMのアクセス時間の遅延
につながり、そのDRAMの性能を劣化させることになり好
ましくない。
そこでワード線における遅延を解消するために、次の
述べるワード線の杭打ち配線が用いられている。このワ
ード線の杭打ち配線を説明するための図を第10A図およ
び第10B図に示す。ポリシリコン層により形成されたワ
ード線WLの上部にアルミニウム層ALが設けられている。
ワード線WLを４等分することにより得られた３つの点お
よび両端の２つの点において、ワード線WLとアルミニウ
ム層ALとの間にコンタクト部CNが形成される。アルミニ
ウムのシート抵抗（単位幅当たりの抵抗）はポリシリコ
ンのシート抵抗よりも３桁程度低いので、無視すること
ができる。杭打ち配線がない場合のＸデコーダ20から最
も遠い位置にあるメモリセルまでのワード線WLの抵抗値
を4R0とする。第10A図に示すように杭打ち配線がある場
合には、互いに隣り合うコンタクト部CNとコンタクト部
CNとの中間の位置にあるメモリセルまでの抵抗値が最も
高くなる。しかし、この場合の抵抗値は（1/2）R0とな
り、杭打ち配線がない場合の抵抗値に比べて1/8にな
る。
上記のようにワード線に杭打ち配線を設ける場合に
は、ワード線とアルミニウム層とのコンタクト部を設け
るために、メモリセル間に隙間を設ける必要がある。そ
のため、第10B図に示すように、メモリアレイ10は、４
つのメモリセル群11に分割され、メモリセル群11とメモ
リセル群11との間に杭打ち部12となる隙間が設けられ
る。
このようにワード線の杭打ち配線が設けられる場合の
メモリセルの断面図を第8B図に示す。第8B図のメモリセ
ルにおいては、ビット線が第１アルミニウム層107の代
わりに第３ポリシリコン層109により形成される。ま
た、ワード線となる第２ポリシリコン層106の上部に第
１アルミニウム層110がその第２ポリシリコン層106と平
行に形成される。第１アルミニウム層110と第２ポリシ
リコン層106との間に、第10A図に示すように、一定距離
ごとにコンタクト部が形成される。これにより、第２ポ
リシリコン層106からなるワード線の抵抗値が減少し、
ワード線により伝達される電位変化の遅延時間が減少す
る。
次に、第11図は、他のDRAMの主要部の構成を示す回路
図である。このDRAMにおいては、Ｙデコーダ50が複数の
メモリアレイに共通に用いられる。第11図においては、
Ｙデコーダ50はメモリアレイ10aおよび10bに共通に用い
られている。この場合、Ｙデコーダ50のコラム選択線CL
はアルミニウム層により形成される。このコラム選択線
CLはメモリアレイ10aおよび10bを縦断するように設けら
れる。通常のコラム選択線は、ビット線、ワード線およ
びワード線の杭打ち配線のいずれかを形成する配線層と
同じ配線層で形成されているので、コラム選択線がメモ
リアレイを縦断することはできない。そのため、第8A図
および第8B図に示されるようにメモリセル内で第１アル
ミニウム層が用いられている場合は、コラム選択線は第
２アルミニウム層により形成される。
上記のことに関しては、たとえば、IEEE JOURNAL O
F SOLID−STATECIRCUITS,VOL.SC−21,NO.3,JUNE 1986
の第８図にも示されている。
第11図に示される構成の利点は、１つのＹデコーダが
メモリアレイ群の端部に設けられ、かつコラム選択線の
みが複数のメモリアレイに延ばされているので、メモリ
アレイごとにＹデコーダが設けられる必要がないことで
ある。
また、第11図のDRAMにおいては、シェアードセンスア
ンプが用いられている。シェアードセンスアンプにおい
ては、第11図に示すように、１つのセンスアンプSAによ
り２組のビット線対が駆動される。すなわち、センスア
ンプSAは、トランジスタQ3,Q4を介してメモリアレイ10a
のビット線対BL1,BL2に接続されかつトランジスタQ5,Q6
を介してメモリアレイ10bのビット線対BL3,BL4に接続さ
れている。複数のトランジスタQ3およびQ4が第１のアレ
イ選択スイッチ70aを構成し、複数のトランジスタQ5お
よびQ6が第２のアレイ選択スイッチ70bを構成する。
第11図に示されるシェアードセンスアンプの動作を第
12図のタイミングチャートを用いて簡単に説明する。
第12図において、外部から与えられるロウアドレスス
トローブ信号▲▼が「Ｈ」レベルである非活性時
には、第１のスイッチ活性化信号φS1および第２のスイ
ッチ活性化信号φS2はともに「Ｈ」レベルとなってい
る。したがって、トランジスタQ3〜Q6はすべてオン状態
となっており、ビット線対BL1,BL2およびビット線対BL
3,BL4がセンスアンプSAに接続されている。
ロウアドレスストローブ信号▲▼が「Ｌ」レベ
ルに立下がることによりDRAMが活性状態となると、外部
から与えられるＸアドレス信号に応答して、メモリアレ
イ10aおよび10bのうちいずれか一方が選択される。たと
えば、メモリアレイ10aが選択されると、第１のスイッ
チ活性化信号φS1は「Ｈ」レベルを維持するが第２のス
イッチ活性化信号φS2は「Ｌ」レベルに立下がる。これ
により、トランジスタQ5,Q6がオフ状態となり、ビット
線対BL3,BL4がセンスアンプSAから切り離される。この
場合、メモリアレイ10b内のすべてのビット線対がセン
スアンプから切り離される。
次に、Ｘアドレス信号に応答して、メモリアレイ10a
内の１本のワード線WLの電位が立上がり、そのワード線
に接続された複数のメモリセルに蓄えられた情報電荷が
それぞれ対応するビット線に読出される。このとき、メ
モリアレイ10b内のワード線の電位は立上がらない。セ
ンスアンプ活性化信号φSAが「Ｈ」レベルに立上がるこ
とによりセンスアンプSAが活性化され、各ビット線対を
構成する２本のビット線間の電位差が増幅される。第12
図においてビット線対の各ビット線の電位は、BL,▲
▼で示される。その後、外部から与えられるＹアドレ
ス信号に応答して、１つのコラム選択線CLが選択され、
そとコラム選択線CLに与えられるコラム選択信号φCSが
「Ｈ」レベルに立上がる。その結果、１組のトランジス
タQ1,Q2がオンし、対応するビット線対BL1,BL2が入出力
線対I/O,▲▼に接続される。
なお、上記のようなシェアードセンスアンプは、第13
図に示すように、コラム選択線がメモリアレイを縦断し
ない構成を有するDRAMにも適用可能である。この場合
は、第13図に示すように、メモリアレイ10a内のビット
線対BL1,BL2を入出力線対I/O,▲▼に接続するた
めには、センスアンプSAの活性化後、再びトランジスタ
Q5,Q6をオン状態にすることによりビット線対BL1,BL2を
ビット線対BL3,BL4を介して入出力線対I/O,▲▼
に接続する必要がある。このとき、メモリアレイ10b内
のビット線において充放電が行なわれるので、第13図の
DRAMは、第11図のDRAMに比べて消費電力およびアクセス
時間の点で不利である。
第14図は、第11図の構成を有するDRAMの全体のレイア
ウトを示すブロック図である。
第14図において、８個のメモリアレイが１列に配列さ
れ、その端部に１つのＹデコーダ50が設けられている。
これらの８個のメモリアレイは４つのブロックに分割さ
れ、各ブロックはメモリアレイ10aおよびメモリアレイ1
0bにより構成されている。メモリアレイ10aとメモリア
レイ10bとの間には、メモリアレイ10aを選択するための
第１のアレイ選択スイッチ70a、メモリアレイ10bを選択
するための第２のアレイ選択スイッチ70b、それらに共
通のセンスアンプ部30およびI/Oゲート部40が設けられ
ている。また、各メモリアレイにはＸデコーダ20が設け
られている。さらに、１列に配列された８個のメモリア
レイの側部には、周辺回路60が設けられている。
このDRAMにおいては、１つのＹデコーダ50により８個
のメモリアレイにおける列の選択が行なわれる。そのた
め、Ｙデコーダ50から複数のメモリアレイを縦断するよ
うにコラム選択線が設けられている。第14図において
は、１本のコラム選択線CLのみが代表的に示されてい
る。
第９図および第14図に示されるように、８個のメモリ
アレイが１列に配列されているのは、これらのDRAMが長
方形のパッケージに入れられるためである。シェアード
センスアンプが用いられた第14図のDRAMにおいては、１
つのＹデコーダしか必要とされないので、第14図のDRAM
は第９図のDRAMに比べて長辺方向に短くなるという利点
がある。
なお、Ｙデコーダからのコラム選択線が複数のメモリ
アレイブロックを縦断するように設けられている半導体
記憶装置に関しては、特開昭63−39196号公報にも示さ
れている。
次に、パッケージとチップ上のパッドとの関係につい
て説明する。
第15図は1MビットDRAMのデュアル・インライン・パッ
ケージ（DIP）のピン配置を示す図であり、第16図はそ
のパッケージに装着されるチップの一例を示す図であ
る。第15図に示すように、長方形のパッケージの両側の
長辺にピンP1〜P18が設けられている。このようなパッ
ケージの形状に起因する制約により、第16図に示すよう
にパッドp1〜p18はチップの短辺付近に配列されてい
る。メモリアレイ、デコーダ、センスアンプなどからな
る回路部分80の両側部に周辺回路60が配置されている。
パッドp1〜p18から、周辺回路60に配線が設けられてい
る。通常、アルミニウムにより形成される配線の幅は２
μｍ程度である。しかし、電源線（VCC）および接地線
（VSS）には大きな電流が流れるため、それらの幅は100
μｍ程度必要となる。
［発明が解決しようとする課題］ 第16図に示すように、上記の従来のDRAMにおいては、
チップ上のパッドと周辺回路との間に接続される外部信
号線、電源線、接地先などの複数の配線が、メモリアレ
イ、デコーダ、センスアンプなどからなる回路部分の両
側部の領域に配置されているので、チップの短辺の長さ
が長くなり、チップ面積が増大するという問題があっ
た。
この発明の目的は、外部信号線、電源線、接地線など
の配線によるチップ面積の増大が防止された半導体記憶
装置を提供することである。
［課題を解決するための手段］ 第１の発明に係る半導体記憶装置は、複数のメモリセ
ル、複数のワード線、複数の杭打ち配線、複数のビット
線、複数の列選択線および所定電位線を備える。
複数のメモリセルは、半導体基板のメモリアレイ形成
領域に形成され、複数行および複数列に配設された、そ
れぞれが１つのトランジスタと１つの容量性素子とから
なる。複数のワード線は、半導体基板のメモリアレイ形
成領域上に配置され、それぞれが対応した行に配設され
た複数のメモリセルに接続される。複数の杭打ち配線
は、複数のワード線のそれぞれに対応し、各々が、対応
するワード線と平行に半導体基板のメモリアレイ形成領
域上に配置され、かつ、対応するワード線に所定箇所の
杭打ち部において電気的に接続された、ワード線よりも
抵抗値が低い第１の低抵抗配線よりなる。
複数のビット線は、半導体基板のメモリアレイ形成領
域上に配置され、それぞれが対応した列に配設された複
数のメモリセルに接続される。複数の列選択線は、半導
体基板のメモリアレイ形成領域上で複数のワード線と交
差する方向に延在され、かつ、複数の杭打ち配線上に配
置され、ワード線よりも抵抗値が低い第２の低抵抗配線
よりなり、ビット線を選択するためのものである。所定
電位線は、複数のメモリセル、複数のワード線、複数の
杭打ち配線、複数のビット線および複数の列選択線と電
気的に絶縁され、半導体基板のメモリアレイ形成領域上
で、複数の列選択線と同じ配線層において、それらの列
選択線の間に配置され、ワード線よりも抵抗値が低い第
３の低抵抗配線よりなり、所定電位が印加される。
第２の発明に係る半導体記憶装置は、複数のメモリセ
ル、複数のワード線、複数の杭打ち配線、複数のビット
線、複数の列選択線および所定電位線を備える。
複数のメモリセルは、半導体基板のメモリアレイ形成
領域に形成され、複数行および複数列に配設された、そ
れぞれが１つのトランジスタと１つの容量性素子とから
なる。複数のワード線は、半導体基板のセンスアンプ形
成領域上に配置され、それぞれが対応した行に配設され
た複数のメモリセルに接続される。複数の杭打ち配線
は、複数のワード線のそれぞれに対応し、各々が、対応
するワード線と平行に半導体基板のメモリアレイ形成領
域上に配置され、かつ、対応するワード線に所定箇所の
杭打ち部において電気的に接続された、ワード線よりも
抵抗値が低い第１の低抵抗配線よりなる。
複数のビット線は、半導体基板のメモリアレイ形成領
域上に配置され、それぞれが対応されずに配設された複
数のメモリセルに接続される。複数の列選択線は、半導
体基板のメモリアレイ形成領域上で複数のワード線と交
差する方向に延在され、かつ、複数の杭打ち配線上に配
置され、ワード線よりも抵抗値が低い第２の低抵抗配線
よりなり、ビット線を選択するためのものである。所定
電位線は、複数のメモリセル、複数のワード線、複数の
杭打ち配線、複数のビット線および複数の列選択線と電
気的に絶縁され、半導体基板のメモリアレイ形成領域上
で、複数の列選択線と同じ配線層において複数の杭打ち
配線の杭打ち部を通過してワード線に交差する方向に配
置され、ワード線よりも抵抗値が低い第３の低抵抗配線
よりなり、所定電位が印加される。
第３の発明に係る半導体記憶装置は、複数の第１のメ
モリセル、複数の第１のワード線、複数の第１の杭打ち
配線、複数の第１のビット線、複数の第１の列選択線、
複数の第２のメモリセル、複数の第２のワード線、複数
の第２の杭打ち配線、複数の第２のビット線、複数の第
２の列選択線、回路手段および所定配線を含む。
複数の第１のメモリセルは半導体基板の第１のメモリ
アレイ形成領域に形成され、複数行および複数列に配設
された、それぞれが１つのトランジスタと１つの容量性
素子とからなる。複数の第１のワード線は、半導体基板
の第１のメモリアレイ形成領域上に配置され、それぞれ
が対応した行に配設された複数の第１のメモリセルに接
続される。複数の第１の杭打ち配線は、複数の第１のワ
ード線のそれぞれに対応し、各々が、対応する第１のワ
ード線と平行に半導体基板の第１のメモリアレイ形成領
域上に配置され、かつ、対応する第１のワード線に所定
箇所の杭打ち部において電気的に接続された、第１のワ
ード線よりも抵抗値が低い第１の低抵抗配線よりなる。
複数の第１のビット線は、半導体基板の第１のメモリ
アレイ形成領域上に配置され、それぞれが対応した列に
配設された複数の第１のメモリセルに接続される。複数
の第１の列選択線は、半導体基板の第１のメモリアレイ
形成領域上で複数のワード線と交差する方向に延在さ
れ、かつ、複数の第１の杭打ち配線上に配置され、第１
のワード線よりも抵抗値が低い第１の低抵抗配線よりな
り、第１のビット線を選択するためのものである。
複数の第２のメモリセルは、半導体基板の第１のメモ
リアレイ形成領域と離隔して配置される半導体基板の第
２のメモリアレイ形成領域に形成され、複数行および複
数列に配設された、それぞれが１つのトランジスタと１
つの容量性素子とからなる。複数の第２のワード線は、
半導体基板の第２のメモリアレイ形成領域上に配置さ
れ、それぞれが対応した行に配設された複数の第２のメ
モリセルに接続される。複数の第２の杭打ち配線は、複
数の第２のワード線のそれぞれに対応し、各々が、対応
する第２のワード線と平行に半導体基板の第２のメモリ
アレイ形成領域上に配置され、かつ、対応する第２のワ
ード線に所定箇所の杭打ち部において電気的に接続され
た、第２のワード線よりも抵抗値が低い第３の低抵抗配
線よりなる。
複数の第２のビット線は、半導体基板の第２のメモリ
アレイ形成領域上に配置され、それぞれが対応した列に
配設された複数のメモリセルに接続される。複数の第２
の列選択線は、半導体基板の第２のメモリアレイ形成領
域上で複数の第２のワード線と交差する方向に延在さ
れ、かつ、複数の第２の杭打ち配線上に配置され、第２
のワード線よりも抵抗値が低い第４の低抵抗配線よりな
り、第２のビット線を選択するためのものである。
回路手段は、半導体基板の第１および第２のメモリア
レイ形成領域の間に配置された回路手段形成領域に形成
される。所定配線は、半導体基板の第１および第２のメ
モリアレイ形成領域の一方上を横切って延在され、その
回路手段に電気的に接続される。その所定配線は、その
一方のメモリアレイ形成領域上の複数のメモリセル、複
数のワード線、複数の杭打ち配線、複数のビット線およ
び複数の列選択線と電気的に絶縁されており、その複数
の列選択線と同じ配線層においてそれらの列選択線の間
に配置され、そのワード線よりも抵抗値が低い第５の低
抵抗配線よりなる。
第４の発明に係る半導体記憶装置は、複数の第１のメ
モリセル、複数の第１のワード線、複数の第１の杭打ち
配線、複数の第１のビット線、複数の第１の列選択線、
複数の第２のメモリセル、複数の第２のワード線、複数
の第２の杭打ち配線、複数の第２のビット線、複数の第
２の列選択線、回路手段および所定配線を含む。
複数の第１のメモリセルは半導体基板の第１のメモリ
アレイ形成領域に形成され、複数行および複数列に配設
された、それぞれが１つのトランジスタと１つの容量性
素子とからなる。複数の第１のワード線は、半導体基板
の第１のメモリアレイ形成領域上に配置され、それぞれ
が対応した行に配設された複数の第１のメモリセルに接
続される。複数の第１の杭打ち配線は、複数の第１のワ
ード線のそれぞれに対応し、各々が、対応する第１のワ
ード線と平行に半導体基板の第１のメモリアレイ形成領
域上に配置され、かつ、対応する第１のワード線に所定
箇所の杭打ち部において電気的に接続された、第１のワ
ード線よりも抵抗値が低い第１の低抵抗配線よりなる。
複数の第１のビット線は、半導体基板の第１のメモリ
アレイ形成領域上に配置され、それぞれが対応した列に
配設された複数の第１のメモリセルに接続される。複数
の第１の列選択線は、半導体基板の第１のメモリアレイ
形成領域上で複数のワード線と交差する方向に延在さ
れ、かつ、複数の第１の杭打ち配線上に配置され、第１
のワード線よりも抵抗値が低い第１の低抵抗配線よりな
り、第１のビット線を選択するためのものである。
複数の第２のメモリセルは、半導体基板の第１のメモ
リアレイ形成領域と離隔して配置される半導体基板の第
２のメモリアレイ形成領域に形成され、複数行および複
数列に配設された、それぞれが１つのトランジスタと１
つの容量性素子とからなる。複数の第２のワード線は、
半導体基板の第２のメモリアレイ形成領域上に配置さ
れ、それぞれが対応した行に配設された複数の第２のメ
モリセルに接続される。複数の第２の杭打ち配線は、複
数の第２のワード線のそれぞれに対応し、各々が、対応
する第２のワード線と平行に半導体基板の第２のメモリ
アレイ形成領域上に配置され、かつ、対応する第２のワ
ード線に所定箇所の杭打ち部において電気的に接続され
た、第２のワード線よりも抵抗値が低い第３の低抵抗配
線よりなる。
複数の第２のビット線は、半導体基板の第２のメモリ
アレイ形成領域上に配置され、それぞれが対応した列に
配設された複数のメモリセルに接続される。複数の第２
の列選択線は、半導体基板の第２のメモリアレイ形成領
域上で複数の第２のワード線と交差する方向に延在さ
れ、かつ、複数の第２の杭打ち配線上に配置され、第２
のワード線よりも抵抗値が低い第４の低抵抗配線よりな
り、第２のビット線を選択するためのものである。
回路手段は、半導体基板の第１および第２のメモリア
レイ形成領域の間に配置された回路手段形成領域に形成
される。所定配線は、半導体基板の第１および第２のメ
モリアレイ形成領域の一方上を横切って延在され、その
回路手段に電気的に接続される。その所定配線は、半導
体基板の第１および第２のメモリアレイ形成領域の一方
上を横切って延在され、回路手段に電気的に接続され
る。その所定配線は、その一方のメモリアレイ形成領域
上の複数のメモリセル、複数のワード線、複数の杭打ち
配線、複数のビット線および複数の列選択線と電気的に
絶縁されており、その複数の列選択線と同じ配線層にお
いて複数の杭打ち配線の杭打ち部を通過してワード線と
交差する方向に配置され、ワード線よりも抵抗値が低い
第５の低抵抗配線よりなる。
第３または第４の発明においては、回転手段に電気的
に接続される所定配線は、半導体基板の周辺に設けられ
たパッドに印加される信号または所定電位を伝達するも
のであってもよい。
第３または第４の発明においては、回転手段に電気的
に接続される所定配線は、第１および第２の列選択線と
同じ材料にて形成されてもよい。
第３または第４の発明においては、次のような構成を
有してもよい。すなちわ、第１のメモリアレイ形成領域
に形成される複数の第１のメモリセルは、列方向に分割
された複数の第１のメモリセルブロックを形成し、第２
のメモリアレイ形成領域に形成される複数の第２のメモ
リセルは、列方向に分割された複数の第２のメモリセル
ブロックを形成し、複数の第１の列選択線は複数の第１
のメモリセルブロックを縦断して配置され、複数の第２
の列選択線は複数の第２のメモリセルブロックを縦断し
て配置されてもよい。
［作用］ 第１の発明に係る半導体記憶装置においては、所定電
位線が複数のメモリセル、複数のワード線、複数の杭打
ち配線、複数のビット線および複数の列選択線と電気的
に絶縁されて、半導体基板のメモリアレイ形成領域上に
配置されている。その所定電位線は、杭打ち配線上に配
置された複数の列選択線と同じ配線層に設けられた低抵
抗配線であり、それらの列選択線の間に配置されてい
る。
列選択線は、通常１対のビット線に対して１本設けら
れるので、配線間隔に余裕がある。このため、その配線
間に所定電位線を無理なく配置することができる。その
ため、所定電位線のために必要なチップ上の面積が減少
する。したがって、半導体チップの面積を縮小すること
が可能になる。
第２の発明に係る半導体記憶装置においては、所定電
位線が、複数のメモリセル、複数のワード線、複数の杭
打ち配線、複数のビット線および複数の列選択線と電気
的に絶縁されて、半導体基板のメモリアレイ形成領域上
に配置されている。
その所定電位線は、杭打ち配線上に配置された複数の
列選択線と同じ配線層に設けられた低抵抗配線であり、
杭打ち配線の杭打ち部を通って配置されている。杭打ち
配線の杭打ち部はもともと隙間を有しているため、その
杭打ち部に所定電位線を無理なく配置することができ
る。そのため、所定電位線のために必要なチップ上の面
積が減少する。したがって、半導体チップの面積を縮小
することが可能になる。
第３の発明に係る半導体記憶装置においては、所定配
線が、半導体基板の第１および第２のメモリアレイ形成
領域の一方上を横切って配置され、回路手段に電気的に
接続される。その所定配線は、第１および第２のメモリ
アレイ形成領域の一方上において、複数の杭打ち配線上
に配置された複数の列選択線と同じ配線層に設けられた
低抵抗配線であり、それらの列選択線の間に配置されて
いる。列選択線は、通常１対のビット線に対して１本設
けられるので、配線間隔に余裕がある。このため、その
配線間に所定配線を無理なく配置することができる。そ
のため、所定配線のために必要なチップ上の面積が減少
する。したがって、半導体チップの面積を縮小すること
が可能になる。
また、所定配線の配線の長さが短くなるので、その所
定配線における信号の遅延が少なくなる。
第４の発明に係る半導体記憶装置においては、所定配
線が、半導体基板の第１および第２のメモリアレイ形成
領域の一方上を横切って配置され、回路手段に電気的に
接続される。その所定配線は、第１および第２のメモリ
アレイ形成領域の一方上において、複数の杭打ち配線上
に配置された複数の列選択線と同じ配線層に設けられた
低抵抗配線であり、複数の杭打ち配線の杭打ち部を通っ
て配置されている。杭打ち配線の杭打ち部にはもともと
隙間が設けられているため、その杭打ち部に所定配線を
無理なく配置することができる。そのため、所定電位線
のために必要なチップ上の面積が減少する。したがっ
て、半導体チップの面積を縮小することが可能になる。
また、第３または第４の発明において、所定配線が半
導体基板の周辺に設けられたパッドに印加される信号ま
たは所定電位を伝達するものである場合には、パッドと
回路手段との間に接続される所定配線の長さが短くな
る。
［実施例］ 以下、この発明の実施例を図面を用いて詳細に説明す
る。
第２図は、この発明の一実施例によるDRAMの全体のレ
イアウトを示す図である。
第２図において、８個のメモリアレイが１列に配列さ
れている。それらの８個のメモリアレイは４つのブロッ
クに分割され、各ブロックはメモリアレイ10aおよびメ
モリアレイ10bを含む。４つのブロックは、中央部でそ
れぞれ２つのブロックからなる部分に分割されている。
その中央部には、周辺回路60が配置され、その周辺回路
60を挾むように２つのＹデコーダ51および52が配置され
ている。８個のメモリアレイの各々には、Ｘデコーダ20
が設けられている。
メモリアレイ10aとメモリアレイ10bとの間には、メモ
リアレイ10aを選択するための第１のアレイ選択スイッ
チ70a、メモリアレイ10bを選択するための第２のアレイ
選択スイッチ70b、それらに共通に用いられるセンスア
ンプ部30およびI/Oゲート部40が設けられている。
また、Ｙデコーダ51から、周辺回路60の一方側に配列
された３つのメモリアレイを縦断してI/Oゲート部40
に、複数の第１のコラム選択線が設けられている。ま
た、Ｙデコーダ52から、周辺回路60の他方側に配列され
た３つのメモリアレイを縦断してI/Oゲート部40に、複
数の第２のコラム選択線が設けられている。第２図にお
いては、１本の第１のコラム選択線CL1および１本の第
２のコラム選択線CL2が、代表的に破線で示されてい
る。
メモリアレイ10aおよび10bの各々の構成は、第７図に
示されるメモリアレイ10の構成と同様である。また、第
１のアレイ選択スイッチ70a、センスアンプ部30、I/Oゲ
ート部40および第２のアレイ選択スイッチ70bの構成
は、第11図に示される構成と同様である。
第３図は、第２図に示される周辺回路60の構成を説明
するためのブロック図である。第３図において、▲
▼バッファ61は、外部から与えられるロウアドレスス
トローブ信号▲▼に応答して、内部ロウアドレス
ストローブ信号RASを発生する。アドレスバッファ62
は、内部ロウアドレスストローブ信号RASをトリガにし
て、外部から与えられるアドレス信号A0〜A9を取込み、
Ｘアドレス信号AXを発生する。Ｘデコーダ駆動回路63
は、内部ロウアドレスストローブ信号RASに応答して、
Ｘデコーダ駆動信号φXDを発生する。Ｘデコーダ20は、
このＸデコーダ駆動信号φXDに応答して、Ｘアドレス信
号AXに従って１本のワード線を選択し、その電位を立上
げる。センスアンプ駆動回路64は、内部ロウアドレスス
トローブ信号RASに応答して、所定の遅延の後にセンス
アンプ活性化信号φSAを発生する。センスアンプ部30
は、このセンスアンプ活性化信号φSAに応答して、ビッ
ト線対の電位差を増幅する。
一方、▲▼バッファ65は、外部から与えられる
コラムアドレスストローブ信号CASに応答して、内部コ
ラムアドレスストローブ信号CASを発生する。アドレス
バッファ62は、この内部コラムアドレスストローブ信号
CASをトリガにして、外部から与えられるアドレス信号A
0〜A9を取込み、Ｙアドレス信号AYを発生する。Ｙデコ
ーダ駆動回路66は、内部コラムアドレスストローブ信号
CASに応答して、Ｙデコーダ駆動信号φYDを発生する。
ＹデコーダおよびI/Oゲート部からなるブロック53は、
このＹデコーダ駆動信号φYDに応答して、Ｙアドレス信
号AYに従って１組のビット線対を入出力線対I/O,▲
▼に接続する。
プリアンプ駆動回路71は、内部ロウアドレスストロー
ブ信号RASおよび内部コラムアドレスストローブ信号CAS
に応答して、プリアンプ駆動信号φP AEを発生する。プ
リアンプ72は、このプリアンプ駆動信号φP AEに応答し
て、入出力線対I/O,▲▼上の情報を増幅し、それ
を読出データRDとして出力アンプ73に送る。出力アンプ
73は、内部コラムアドレスストローブ信号CASに応答し
て、読出データRDを増幅し、それを外部データ出力ピン
P17に出力データDOUTとして出力する。
また、書込制御回路74は、内部コラムアドレスストロ
ーブ信号CASをトリガにして、外部から与えられる制御
信号R/Wを取込み、書込可能信号φWEを発生する。DINバ
ッファ75は、内部コラムアドレスストローブ信号CASを
トリガにして、外部データ入力ピンP1に与えられる入力
データDINを取込み、内部書込データを発生する。書込
バッファ76は、書込可能信号φWEに応答して、内部書込
データを入出力線対I/O,▲▼に伝達する。
このようにして、メモリアレイ10内のデータが外部デ
ータ出力ピンP17に出力され、また、外部データ入力ピ
ンP1に与えられるデータがメモリアレイ10内に書込まれ
る。
第２図に示される周辺回路60には、第３図に示される
▲▼バッファ61、アドレスバッファ62、Ｘデコー
ダ駆動回路63、センスアンプ駆動回路64、▲▼バ
ッファ65、Ｙデコーダ駆動回路66、書込制御回路74およ
びDINバッファ75が含まれる。
第２図に示されるDRAMにおいては、第14図に示される
従来のDRAMに比べて、各コラム選択線の長さが約半分と
なっているので、コラム選択信号の遅延時間も約半分な
る。そのため、DRAMにおけるアクセス時間を短縮するこ
とができる。また、周辺回路60の近傍にＹデコーダ51お
よび52が配置されているので、周辺回路60からＹデコー
ダ51および52に接続されるＹアドレス線などの配線が短
くなる。また、周辺回路60から各Ｘデコーダ20に接続さ
れるＸアドレス線などの配線のうち、最も長い配線の長
さも最小となる。したがって、信号の遅延が減少され、
かつ、チップ面積が縮小される。
第１図は、第２図のDRAMのチップの半分の構成を示す
図である。各メモリアレイ10a,10bのワード線WLには、
第10A図に示されるように、杭打ち配線が設けられてい
る。メモリアレイ10aおよび10bの各々は、４つのメモリ
セル群11に分割されている。隣り合うメモリセル群11と
メモリセル群11との間には、ワード線杭打ち部12のため
の隙間が設けられている。このワード線杭打ち部12には
コラム選択線は通っていない。したがって、このワード
線杭打ち部12に、周辺回路60とパッドPDとを接続するた
めの配線層Ｌが通される。この配線層Ｌは、パッドPDか
ら中央部の周辺回路60まで外部信号、電源電位、接地電
位などを伝達する外部信号配線、電源線、接地線などの
配線として使用される。この配線層Ｌは、コラム選択線
CLと同種の層により形成することができる。
第4A図は、メモリアレイの一部分の平面パターンを示
す図である。また、第4B図は、この実施例のDRAMに含ま
れるメモリセルの断面図である。
第4B図に示すように、第8B図に示されたメモリセルと
同様に、セルプレートが第１ポリシリコン層103により
形成され、ワード線が第２ポリシリコン層106により形
成され、ビット線が第３ポリシリコン層109により形成
されている。また、ワード線の杭打ち配線が第１アルミ
ニウム層110により形成されている。なお、アクセスト
ランジスタのゲート電極、すなわちワード線はポリサイ
ド層により形成されてもよく、ワード線の杭打ち配線は
アルミニウム以外の低抵抗金属配線層により形成されて
もよい。
また、第4A図に示すように、メモリセルMCは、コンタ
クト部114において第３ポリシリコン層109からなるビッ
ト線に接続されている。第３ポリシリコン層109からな
るビット線は１列のメモリセルMCについて１本設けられ
ている。また第３ポリシリコン層109からなる１組のビ
ット線対の間に第２アルミニウム層111からなるコラム
選択線が設けられている。
なお、コラム選択線となる第２アルミニウム層111
は、たとえば、第4B図に示されるように、メモリセルの
上部に設けられる。
第２アルミニウム層111からなるコラム選択線は１組
のビット線対について多くとも１本しか必要とされない
ので、コラム選択線間のピッチはビット線間の倍のピッ
チで十分である。したがって、第２アルミニウム層111
からなる２つのコラム選択線の間に、第２アルミニウム
層により形成される配線を設けることが可能となる。
第4A図に示すように、第２アルミニウム層111からな
るコラム選択線とコラム選択線111との間に、同様に第
２アルミニウム層112および113からなる配線層を設ける
ことが可能となる。これらの第２アルミニウム層112お
よび113を用いることにより、パッドPDから中央部の周
辺回路60まで外部信号線、電源線、接地線などを設ける
ことができる。
上記のように、電源線および接地線は、他の外部信号
線よりも太くすることが必要である。そのために、複数
のコラム選択線の間に複数の電源線および接地線を走ら
せ、これらの複数の電源線および複数の接地線をそれぞ
れ中央部に周辺回路60において互いに接続する。これに
より、１本の太い配線を設けたのと同様の効果が得られ
る。
従来のDRAMにおいては、パッドから周辺回路に接続さ
れる外部信号線、電源線、接地線などの配線は、メモリ
アレイの外部に設けられていたので、チップ面積が増大
していた。これに対して、この実施例においては、第１
図および第4A図に示されるように、外部信号線、電源
線、接地線などの配線がメモリアレイを縦断するように
設けられるので、配線のために必要な面積が減少し、チ
ップ面積を縮小することが可能となる。
第５図は、この実施例のDRAMのチップを示す図であ
る。
第５図に示すように、パッドp1〜p18は、チップの両
端部に設けられている。パッドp1〜p18と周辺回路60と
の間に接続される外部信号線、電源線、接地線などの配
線は、メモリアレイ、デコーダ、センスアンプなどから
なる第１の回路部分80aまたは第２の回路部分80bを縦断
するように設けられている。この実施例のDRAMにおいて
は、周辺回路60がチップの中央部に設けられ、かつ、外
部信号線、電源線、接地線などの配線がチップの周辺部
に設けられず、メモリアレイを縦断するように設けられ
ているので、チップの短辺方向の長さが短縮される。こ
れらの配線は、コラム選択線を形成する配線層と同種の
配線層により形成されるので、これらの配線をメモリア
レイを縦断させるために、特別な層を設ける必要はな
い。
また、近年のDRAMでは、第６図に示すような２組の入
出力線対を含む構成が多く用いられている。第６図にお
いて、コラム選択線CLaが活性化されると、ビット線対B
1,▲▼が入出力線対I/O1,▲▼に接続さ
れ、同時にビット線対B2,▲▼が入出力線対I/O2,▲
▼に接続される。また、コラム選択線CLbが活
性化されると、ビット線対B3,▲▼が入出力線対I/O
1,▲▼に接続され、同時にビット線対B4,▲
▼が入出力線対I/O2,▲▼に接続される。第
６図の構成を有するDRAMにおいては、コラム選択線間の
ピッチがビット線間のピッチの４倍になる。したがっ
て、第６図のDRAMに第１図および第4A図の構成を適用す
ると、コラム選択線の間により太い配線を通すことが可
能となる。
なお、上記実施例においては、この発明をワード線の
杭打ち配線を有するDRAMに適用した場合について説明し
たが、この発明は、ワード線の杭打ち配線を有さないDR
AMその他の半導体記憶装置にも同様に適用することがで
きる。
また、上記実施例においては、周辺回路の近傍に設け
られた２つのＹデコーダによりそれぞれ複数のメモリア
レイにおける列の選択が行なわれるようなDRAMに、この
発明を適用した場合について説明したが、この発明は、
このようなDRAMに限らずその他の半導体記憶装置にも適
用することができる。
また、この発明は、ワード線の杭打ち配線を有さない
半導体記憶装置にも適用することができる。
［発明の効果］ 第１の発明によれば、所定電位線が複数のメモリセ
ル、複数のワード線、複数の杭打ち配線、複数のビット
線および複数の列選択線と電気的に絶縁されて、半導体
基板のメモリアレイ形成領域上に配設されており、さら
に、複数の列選択線と同じ配線層においてそれらの列選
択線の間に配置されているので、所定電位線のために必
要な面積が減少する。したがって、チップ面積が縮小さ
れた半導体記憶装置が得られる。
第２の発明によれば、所定電位線が、複数のメモリセ
ル、複数のワード線、複数の杭打ち配線、複数のビット
線および複数の列選択線と電気的に絶縁されて、半導体
基板のメモリアレイ形成領域上に配設されており、さら
に、複数の列選択線と同じ配線層において杭打ち配線の
杭打ち部を通過して配置されているので、所定電位線の
ために必要な面積が減少する。したがって、チップ面積
が縮小された半導体記憶装置が得られる。
第３の発明によれば、所定配線が、半導体基板の第１
および第２のメモリアレイ形成領域の一方上を横切って
配置されており、さらに、その一方のメモリアレイ形成
領域上の複数のメモリセル、複数のワード線、複数の杭
打ち配線、複数のビット線および複数の列選択線と電気
的に絶縁されている。さらに、所定配線が、その一方の
メモリアレイ形成領域上に複数の列選択線と同じ配線層
においてそれらの列選択線の間に配置されているので、
所定配線のために必要な面積が減少する。したがって、
チップ面積が縮小された半導体記憶装置が得られる。ま
た、所定配線における信号の遅延も少なくなる。
第４の発明によれば、所定配線が、半導体基板の第１
および第２のメモリアレイ形成領域の一方上を横切って
配置されており、さらに、所定配線が、その一方のメモ
リアレイ形成領域上の複数のメモリセル、複数のワード
線、複数の杭打ち配線、複数のビット線および複数の列
選択線と電気的に絶縁されている。さらに、所定配線
が、その複数の列選択線と同じ配線層においてその複数
の杭打ち配線の杭打ち部を通過して配置されているの
で、所定配線のために必要な面積が減少する。したがっ
て、チップ面積が縮小された半導体記憶装置が得られ
る。また、所定配線における信号の遅延も少なくなる。
【図面の簡単な説明】
第１図はこの発明の一実施例によるDRAMの主要部の構成
を示すブロック図である。第２図は第１図のDRAMの全体
のレイアウトを示すブロック図である。第３図は第１図
のDRAMに含まれる周辺回路の構成を示すブロック図であ
る。第4A図は第３図に示されるメモリアレイの一部分の
平面レイアウトを示す図である。第4B図は第３図に示さ
れるメモリアレイに含まれるメモリセルの断面図であ
る。第５図は第１図のDRAMのチップ上の配線を示す図で
ある。第６図はこの発明を適用することができる他のDR
AMの主要部の構成を示す図である。第７図はDRAMにおけ
るメモリアレイの一般的な構成を示す図である。第8A図
はDRAMにおけるメモリアレイの一例を示す断面図であ
る。第8B図はDRAMにおけるメモリセルの他の例を示す断
面図である。第8C図はメモリセルの等価回路図である。
第９図は従来のDRAMのレイアウトを示すブロック図であ
る。第10A図はワード線の杭打ち配線を説明するための
図である。第10B図はワード線の杭打ち配線が用いられ
た従来のDRAMのメモリセルの構成を示すブロック図であ
る。第11図はシェアードセンスアンプが用いられるDRAM
の主要部の構成を示す回路図である。第12図はシェアー
ドセンスアンプの動作を説明するためのタイミングチャ
ートである。第13図はコラム選択線がメモリアレイを縦
断しないタイプのシェアードセンスアンプが用いられた
DRAMの主要部の構成を示す回路図である。第14図は従来
の他のDRAMのレイアウトを示すブロック図である。第15
図は一般的な1MビットDRAMのパッケージのピン配置図で
ある。第16図は従来の1MビットDRAMのチップ上の配線を
示す図である。 図において、10a,10bはメモリアレイ、11はメモリセル
群、12はワード線の杭打ち部、20はＸデコーダ、51,52
はＹデコーダ、CLはコラム選択線、Ｌは配線層、PDはパ
ッドである。 なお、各図中同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小松 隆宏 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 井上 好永 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社北伊丹製作所内 (56)参考文献 特開 昭63−309242（ＪＰ，Ａ) 特開 昭62−40760（ＪＰ，Ａ) 特開 昭63−291460（ＪＰ，Ａ) 特開 昭60−9152（ＪＰ，Ａ)

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】半導体基板のメモリアレイ形成領域に形成
    され、複数行および複数列に配設された、それぞれが１
    つのトランジスタと１つの容量性素子とからなる複数の
    メモリセル、 前記半導体基板のメモリアレイ形成領域上に配置され、
    それぞれが対応した行に配設された前記複数のメモリセ
    ルに接続された複数のワード線、 前記複数のワード線のそれぞれに対応し、各々が、対応
    するワード線と平行に前記半導体基板のメモリアレイ形
    成領域上に配置され、かつ、対応するワード線に所定箇
    所の杭打ち部において電気的に接続された、前記ワード
    線よりも抵抗値が低い第１の低抵抗配線よりなる複数の
    杭打ち配線、 前記半導体基板のメモリアレイ形成領域上に配置され、
    それぞれが対応した列に配設された前記複数のメモリセ
    ルに接続された複数のビット線、 前記半導体基板のメモリアレイ形成領域上で前記複数の
    ワード線と交差する方向に延在され、かつ、前記複数の
    杭打ち配線上に配置され、前記ワード線よりも抵抗値が
    低い第２の低抵抗配線よりなり、前記ビット線を選択す
    るための複数の列選択線、および 前記複数のメモリセル、複数のワード線、複数の杭打ち
    配線、複数のビット線および複数の列選択線と電気的に
    絶縁され、前記半導体基板のメモリアレイ形成領域上
    で、前記複数の列選択線と同じ配線層においてそれらの
    列選択線の間に配置され、前記ワード線よりも抵抗値が
    低い第３の低抵抗配線よりなり、所定電位が印加される
    所定電位線を備えた半導体記憶装置。
  2. 【請求項２】半導体基板のメモリアレイ形成領域に形成
    され、複数行および複数列に配設された、それぞれが１
    つのトランジスタと１つの容量性素子とからなる複数の
    メモリセル、 前記半導体基板のメモリアレイ形成領域上に配置され、
    それぞれが対応した行に配設された前記複数のメモリセ
    ルに接続された複数のワード線、 前記複数のワード線のそれぞれに対応し、各々が、対応
    するワード線と平行に前記半導体基板のメモリアレイ形
    成領域上に配置され、かつ、対応するワード線に所定箇
    所の杭打ち部において電気的に接続された、前記ワード
    線よりも抵抗値が低い第１の低抵抗配線よりなる複数の
    杭打ち配線、 前記半導体基板のメモリアレイ形成領域上に配置され、
    それぞれが対応した列に配設された前記複数のメモリセ
    ルに接続された複数のビット線、 前記半導体基板のメモリアレイ形成領域上で前記複数の
    ワード線と交差する方向に延在され、かつ、前記複数の
    杭打ち配線上に配置され、前記ワード線よりも抵抗値が
    低い第２の低抵抗配線よりなり、前記ビット線を選択す
    るための複数の列選択線、および 前記複数のメモリセル、複数のワード線、複数の杭打ち
    配線、複数のビット線および複数の列選択線と電気的に
    絶縁され、前記半導体基板のメモリアレイ形成領域上
    で、前記複数の列選択線と同じ配線層において前記複数
    の杭打ち配線の杭打ち部を通過して前記ワード線に交差
    する方向に配置され、前記ワード線よりも抵抗値が低い
    第３の低抵抗配線よりなり、所定電位が印加される所定
    電位線を備えた半導体記憶装置。
  3. 【請求項３】半導体基板の第１のメモリアレイ形成領域
    に形成され、複数行および複数列に配設された、それぞ
    れが１つのトランジスタと１つの容量性素子とからなる
    複数の第１のメモリセル、 前記半導体基板の第１のメモリアレイ形成領域上に配置
    され、それぞれが対応した行に配設された前記複数の第
    １のメモリセルに接続された複数の第１のワード線、 前記複数の第１のワード線のそれぞれに対応し、各々
    が、対応する第１のワード線と平行に前記半導体基板の
    第１のメモリアレイ形成領域上に配置され、かつ、対応
    する第１のワード線に所定箇所の杭打ち部において電気
    的に接続された、前記第１のワード線よりも抵抗値が低
    い第１の低抵抗配線よりなる複数の第１の杭打ち配線、 前記半導体基板の第１のメモリアレイ形成領域上に配置
    され、それぞれが対応した列に配設された前記複数の第
    １のメモリセルに接続された複数の第１のビット線、 前記半導体基板の第１のメモリアレイ形成領域上で前記
    複数の第１のワード線と交差する方向に延在され、か
    つ、前記複数の第１の杭打ち配線上に配置され、前記第
    １のワード線よりも抵抗値が低い第２の低抵抗配線より
    なり、前記第１のビット線を選択するための複数の第１
    の列選択線、 前記半導体基板の第１のメモリアレイ形成領域と離隔し
    て配置される前記半導体基板の第２のメモリアレイ形成
    領域に形成され、複数行および複数列に配設された、そ
    れぞれが１つのトランジスタと１つの容量性素子とから
    なる複数の第２のメモリセル、 前記半導体基板の第２のメモリアレイ形成領域上に配置
    され、それぞれが対応した行に配設された前記複数の第
    ２のメモリセルに接続された複数の第２のワード線、 前記複数の第２のワード線のそれぞれに対応し、各々
    が、対応する第２のワード線と平行に前記半導体基板の
    第２のメモリアレイ形成領域上に配置され、かつ、対応
    する第２のワード線に所定箇所の杭打ち部において電気
    的に接続された、前記第２のワード線よりも抵抗値が低
    い第３の低抵抗配線よりなる複数の第２の杭打ち配線、 前記半導体基板の第２のメモリアレイ形成領域上に配置
    され、それぞれが対応した列に配設された前記複数の第
    ２のメモリセルに接続された複数の第２のビット線、 前記半導体基板の第２のメモリアレイ形成領域上で前記
    複数の第２のワード線と交差する方向に延在され、か
    つ、前記複数の第２の杭打ち配線上に配置され、前記第
    ２のワード線よりも抵抗値が低い第４の低抵抗配線より
    なり、前記第２のビット線を選択するための複数の第２
    の列選択線、 前記半導体基板の第１および第２のメモリアレイ形成領
    域の間に配置された回路手段形成領域に形成された回路
    手段、および 前記半導体基板の第１および第２のメモリアレイ形成領
    域の一方上を横切って配置され、前記回路手段に電気的
    に接続される所定配線を備え、 前記所定配線は、前記第１および第２のメモリアレイ形
    成領域の一方の領域上の複数のメモリセル、複数のワー
    ド線、複数の杭打ち配線、複数のビット線および複数の
    列選択線と電気的に絶縁されており、その複数の列選択
    線と同じ配線層においてそれらの列選択線の間に配置さ
    れ、そのワード線よりも抵抗値が低い第５の低抵抗配線
    よりなる、半導体記憶装置。
  4. 【請求項４】半導体基板の第１のメモリアレイ形成領域
    に形成され、複数行および複数列に配設された、それぞ
    れが１つのトランジスタと１つの容量性素子とからなる
    複数の第１のメモリセル、 前記半導体基板の第１のメモリアレイ形成領域上に配置
    され、それぞれが対応した行に配設された前記複数の第
    １のメモリセルに接続された複数の第１のワード線、 前記複数の第１のワード線のそれぞれに対応し、各々
    が、対応する第１のワード線と平行に前記半導体基板の
    第１のメモリアレイ形成領域上に配置され、かつ、対応
    する第１のワード線に所定箇所の杭打ち部において電気
    的に接続された、前記第１のワード線よりも抵抗値が低
    い第１の低抵抗配線よりなる複数の第１の杭打ち配線、 前記半導体基板の第１のメモリアレイ形成領域上に配置
    され、それぞれが対応した列に配設された前記複数の第
    １のメモリセルに接続された複数の第１のビット線、 前記半導体基板の第１のメモリアレイ形成領域上で前記
    複数の第１のワード線と交差する方向に延在され、か
    つ、前記複数の第１の杭打ち配線上に配置され、前記第
    １のワード線よりも抵抗値が低い第２の低抵抗配線より
    なり、前記第１のビット線を選択するための複数の第１
    の列選択線、 前記半導体基板の第１のメモリアレイ形成領域と離隔し
    て配置される前記半導体基板の第２のメモリアレイ形成
    領域に形成され、複数行および複数列に配設された、そ
    れぞれが１つのトランジスタと１つの容量性素子とから
    なる複数の第２のメモリセル、 前記半導体基板の第２のメモリアレイ形成領域上に配置
    され、それぞれが対応した行に配設された前記複数の第
    ２のメモリセルに接続された複数の第２のワード線、 前記複数の第２のワード線のそれぞれに対応し、各々
    が、対応する第２のワード線と平行に前記半導体基板の
    第２のメモリアレイ形成領域上に配置され、かつ、対応
    する第２のワード線に所定箇所に杭打ち部において電気
    的に接続された、前記第２のワード線よりも抵抗値が低
    い第３の低抵抗配線よりなる複数の第２の杭打ち配線、 前記半導体基板の第２のメモリアレイ形成領域上に配置
    され、それぞれが対応した列に配設された前記複数の第
    ２のメモリセルに接続された複数の第２のビット線、 前記半導体基板の第２のメモリアレイ形成領域上で前記
    複数の第２のワード線と交差する方向に延在され、か
    つ、前記複数の第２の杭打ち配線上に配置され、前記第
    ２のワード線よりも抵抗値が低い第４の低抵抗配線より
    なり、前記第２のビット線を選択するための複数の第２
    の列選択線、 前記半導体基板の第１および第２のメモリアレイ形成領
    域の間に配置された回路手段形成領域に形成された回路
    手段、および 前記半導体基板の第１および第２のメモリアレイ形成領
    域の一方上を横切って配置され、前記回路手段に電気的
    に接続される所定配線を備え、 前記所定配線は、前記第１および第２のメモリアレイ形
    成領域の一方の領域上の複数のメモリセル、複数のワー
    ド線、複数の杭打ち配線、複数のビット線および複数の
    列選択線と電気的に絶縁されており、その複数の列選択
    線と同じ配線層においてその複数の杭打ち配線の杭打ち
    部を通過してその複数のワード線と交差する方向に配置
    され、そのワード線よりも抵抗値が低い第５の低抵抗配
    線よりなる、半導体記憶装置。
  5. 【請求項５】前記回路手段に電気的に接続される所定配
    線は、半導体基板の周辺に設けられたパッドに印加され
    る信号または所定電位を伝達するものであることを特徴
    とする請求項３または４記載の半導体記憶装置。
  6. 【請求項６】前記回路手段に電気的に接続される前記所
    定配線は、前記第１および第２の列選択線と同じ材料に
    て形成されていることを特徴とする請求項３または４記
    載の半導体記憶装置。
  7. 【請求項７】前記第１のメモリアレイ形成領域に形成さ
    れる複数の第１のメモリセルは、列方向に分割された複
    数の第１のメモリセルブロックを形成し、前記第２のメ
    モリアレイ形成領域に形成される複数の第２のメモリセ
    ルは、列方向に分割された複数の第２のメモリセルブロ
    ックを形成し、前記複数の第１の列選択線は、前記複数
    の第１のメモリセルブロックを縦断して配置され、前記
    複数の第２の列選択線は、前記複数の第２のメモリセル
    ブロックを縦断して配置されることを特徴とする請求項
    ３または４記載の半導体記憶装置。
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