TWI670711B - 記憶體裝置和半導體裝置 - Google Patents

記憶體裝置和半導體裝置 Download PDF

Info

Publication number
TWI670711B
TWI670711B TW105110305A TW105110305A TWI670711B TW I670711 B TWI670711 B TW I670711B TW 105110305 A TW105110305 A TW 105110305A TW 105110305 A TW105110305 A TW 105110305A TW I670711 B TWI670711 B TW I670711B
Authority
TW
Taiwan
Prior art keywords
transistor
cell array
bit line
electrically connected
drive circuit
Prior art date
Application number
TW105110305A
Other languages
English (en)
Other versions
TW201628000A (zh
Inventor
小山潤
山崎舜平
Original Assignee
日商半導體能源研究所股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商半導體能源研究所股份有限公司 filed Critical 日商半導體能源研究所股份有限公司
Publication of TW201628000A publication Critical patent/TW201628000A/zh
Application granted granted Critical
Publication of TWI670711B publication Critical patent/TWI670711B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/10—Arrangements for interconnecting storage elements electrically, e.g. by wiring for interconnecting capacitors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1207—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with devices in contact with the semiconductor body, i.e. bulk/SOI hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines

Abstract

本發明實施例的一個目的是提出一種記憶體裝置，在其中確保了資料保持的時間段，且每單位面積的記憶體容量得以增加。在根據本發明實施例的記憶體裝置中，位元線被分為多組，字線也被分為多組。分配給一組的字線被連接到記憶體單元，該記憶體單元連接到分配給一組的位元線。此外，每組位元線的驅動是由多個位元線驅動電路中的專用位元線驅動電路來控制的。此外，在驅動電路上形成單元陣列，所述驅動電路包括上述多個位元線驅動電路和一個字線驅動電路。驅動電路和單元陣列彼此重疊。

Description

記憶體裝置和半導體裝置
本發明係關於記憶體裝置。進一步地，本發明係關於包括記憶體裝置的半導體裝置。
近年來，具有半導體特性的金屬氧化物，即具有高遷移率和均一元件特性的氧化物半導體，作為電晶體的主動層的材料而受到關注。各種金屬氧化物被用於廣泛的應用中。例如，氧化銦被用於液晶顯示設備的像素電極的材料。這類有半導體特性的金屬氧化物的示例包括氧化鎢、氧化錫、氧化銦、和氧化鋅。已知某種電晶體，在每個電晶體中使用這種具有半導體特性的金屬氧化物來形成通道形成區(專利文獻1和2)。
[參考文獻]
[專利文獻1]日本公開專利申請No. 2007-123861
[專利文獻2]日本公開專利申請No. 2007-096055
半導體記憶體裝置(此處也簡稱為記憶體裝置)的示例包括歸類為易失性記憶體的DRAM和SRAM；歸類為非易失性記憶體的掩模ROM、EPROM、EEPROM、快閃記憶體、和鐵電記憶體；諸如此類。這些使用單晶半導體基板形成的記憶體的絕大部分已經被投入實際應用中。在這些記憶體裝置中，DRMA具有簡單的結構，此結構中一個記憶體單元(memory cell)具有一個電晶體和一個電容器，且比諸如SRAM的其他記憶體裝置需要更少的半導體元件來形成記憶體單元。因此，和其他記憶體裝置相比，每單位面積的記憶體容量得以增加，從而實現了成本降低。
如上所述，DRAM適用於大儲存容量，但是其他記憶體裝置中的每單位面積記憶體容量需要進一步增加，以實現具有更高集成度的積體電路，同時抑制晶片尺寸的增加。為此目的，設置於每個記憶體單元內的用於保持電荷的電容器的面積必須減小，且每個記憶體單元的面積必須減小。
然而，隨著電容值因電容器面積的減小而降低，對應於不同數位值的電荷量間的差別變小。因此，如果電晶體的截止態電流值是高的，則難以維持資料的精確度，且保持時間趨於變短。因此，刷新操作的頻率增加且功耗增加。
此外，當增加記憶體單元數量以期獲得大儲存容量 時，連接到一條位元線的記憶體單元的數量增加，或者致使一條位元線的距離變長。因此，位元線的寄生電容和寄生電阻增加；因此，由於電容器的面積減少，數位值之間的電荷量之間的差別變小。結果是，難以讀取上述電荷量之間的差別；換言之，難以透過位元線精確讀取資料；因此，錯誤發生率增加。
此外，當記憶體單元的數量增加時，和位元線的情況一樣，連接到一條字線的記憶體單元的數量增加，或致使一條字線的距離變長。因此，字線的寄生電容和寄生電阻增加；因此，輸入字線的信號脈衝被延遲，或者字線的電位降變大。結果，當透過字線將用於控制電晶體開關的信號提供給記憶體單元時，記憶體單元在系列操作，例如資料寫、保持、和讀取中發生故障；例如，資料未寫入、因數據未被充分保持而導致資料丟失、或因讀取資料用時過多導致資料未準確讀取；因此，錯誤的發生率增加。
鑒於上述問題，本發明實施例的一個目的是提出一種記憶體裝置，在其中確保了資料保持的時間段，且每單位面積的記憶體容量得以增加。另外，本發明實施例的另一個目的是提出一種記憶體裝置，在其中減少了錯誤發生率，且每單位面積的記憶體容量得以增加。另外，本發明實施例的又一個目的是使用上述記憶體裝置實現高度集成的半導體裝置。另外，本發明實施例的又一個目的是使用上述記憶體裝置實現高度可靠的半導體裝置。
發明者考慮到，當連接到一條位元線的記憶體單元數 量減少時，替之以位元線數量的增加，即使當記憶體單元數量增加時，也可減少位元線的寄生電容和寄生電阻。然而，當位元線數量增加時，多個單元陣列(每個單元陣列包括多個記憶體單元)的形狀是：記憶體單元的佈局在此形狀中沿著一個方向延展伸長，長寬比遠遠超過1。
當單元陣列的長寬比遠遠超過1時，記憶體裝置的通用性(versatility)變低。此外，當設計使用該記憶體裝置的積體電路時，對於佈局的限制增大。因此，在根據本發明實施例的記憶體裝置中，多個位元線被分成幾個組，多個字線也被分成幾個組。分配到一組的字線被連接到記憶體單元，該記憶體單元連接到分配到一組的位元線。此外，對以上多個位元線的驅動是在各組內由多個位元線驅動電路來控制的。
採用以上結構，設計單元陣列的佈局變得更為容易，因此長寬比接近於1。
此外，在本發明的一個實施例中，在驅動電路上形成單元陣列，所述驅動電路包括上述多個位元線驅動電路和一個字線驅動電路。驅動電路和單元陣列以三維方式彼此重疊，從而即使當設置多個位元線驅動電路時，亦可使記憶體裝置的佔用面積小。
特別地，本發明的一個實施例是記憶體裝置，其包括用於驅動多個第一位元線的第一位元線驅動電路；用於驅動多個第二位元線的第二位元線驅動電路；用於驅動多個第一字線和多個第二字線的字線驅動電路；以及具有多個 第一記憶體單元的第一單元陣列和具有多個第二記憶體單元的第二單元陣列。在此記憶體裝置中，第一記憶體單元包括第一電晶體，在第一電晶體中閘極電連接到所述多個第一字線中的一個，源極和汲極中的一個電連接到所述多個第一位元線中的一個；以及第一電容器，在第一電容器中一個電極電連接到第一電晶體的源極和汲極中的另一個。在此記憶體裝置中，第二記憶體單元包括第二電晶體，在第二電晶體中閘極電連接到所述多個第二字線中的一個，源極和汲極中的一個電連接到所述多個第二位元線中的一個；以及第二電容器，在第二電容器中一個電極電連接到第二電晶體的源極和汲極中的另一個。第一單元陣列被設置在第一位元線驅動電路上方，從而和第一位元線驅動電路重疊，而第二單元陣列被設置在第二位元線驅動電路上方，從而和第二位元線驅動電路重疊。
此外，在本發明的一個實施例中，諸如矽或鍺的半導體被用於用於驅動電路的電晶體等半導體元件。此外，帶隙比上述矽或鍺寬的，諸如氧化物半導體的半導體，被用於每個單元陣列的每個記憶體單元中所含的電晶體。
和具有諸如矽或鍺的半導體的電晶體的截止態電流相比，具有寬帶隙的半導體(諸如氧化物半導體的)在其內被用於主動層的電晶體的截止態電流非常低。因此，通過使用上述截止態電流極低的電晶體，可為記憶體單元避免電荷從電容器漏泄。因此，即便當電容器的尺寸因記憶體單元的小型化而減小，仍可避免刷新操作頻率的升高。
換言之，一種記憶體裝置，其中第一電晶體和第二電晶體各自是將氧化物半導體用於主動層的電晶體，該記憶體裝置也是本發明的一個實施例。
另一方面，諸如多晶矽、單晶矽、多晶鍺、或單晶鍺的半導體被用於主動層的電晶體的遷移率要高於具有寬帶隙的半導體被用於主動層的電晶體的遷移率。因此，可透過為驅動電路使用具有高遷移率的電晶體來高速驅動記憶體裝置。
換言之，一種記憶體裝置，其中第一位元線驅動電路、第二位元線驅動電路、及字線驅動電路各自具有多晶矽、單晶矽、多晶鍺、或單晶鍺被用於主動層的電晶體，該記憶體裝置也是本發明的實施例。
根據本發明一個實施例的記憶體裝置可減少電連接到位元線的元件數量。換言之，位元線的寄生電容可被減小。此外，根據電連接至位元線的元件數量的減少，該位元線可被縮短。換言之，位元線的寄生電容可被減小。因此，即便當設置在記憶體單元中的電容器的電容(尺寸)被減小時，資料仍可被保持在記憶體單元中。因此，每單位面積的記憶體容量可增加。根據本發明一個實施例的記憶體裝置可減小錯誤發生率並增加每單位面積的記憶體容量。此外，根據本發明一個實施例的半導體裝置可透過上述記憶體裝置的使用來提高密度，因此可被小型化。此外，根據本發明一個實施例的半導體裝置可透過上述記憶體裝置的使用來改進可靠性。
100‧‧‧半導體基板
101‧‧‧字線驅動電路
102a‧‧‧第一位元線驅動電路
102b‧‧‧第二位元線驅動電路
102c‧‧‧第三位元線驅動電路
103a‧‧‧第一單元陣列
103b‧‧‧第二單元陣列
103c‧‧‧第三單元陣列
104a‧‧‧第一字線
104b‧‧‧第二字線
104c‧‧‧第三字線
105a‧‧‧第一位元線
105b‧‧‧第二位元線
105c‧‧‧第三位元線
106a‧‧‧第一記憶體單元
106b‧‧‧第二記憶體單元
106c‧‧‧第三記憶體單元
107a‧‧‧電晶體
107b‧‧‧電晶體
107c‧‧‧電晶體
108a‧‧‧電容器
108b‧‧‧電容器
108c‧‧‧電容器
120‧‧‧驅動電路
110‧‧‧控制電路
810‧‧‧寫入電路
811‧‧‧讀取電路
812‧‧‧解碼器
813‧‧‧位準轉移器
814‧‧‧選擇器
815‧‧‧解碼器
816‧‧‧位準轉移器
817‧‧‧緩衝器
260‧‧‧電晶體
262‧‧‧運算放大器
201‧‧‧單元陣列
670‧‧‧記憶體單元
210‧‧‧驅動電路
660‧‧‧電晶體
662‧‧‧電晶體
616‧‧‧通道形成區
620‧‧‧雜質區
624‧‧‧金屬化合物區
608‧‧‧閘極絕緣膜
610‧‧‧閘極
630a‧‧‧源極或汲極
630b‧‧‧源極或汲極
628‧‧‧絕緣膜
636a‧‧‧電極
636b‧‧‧電極
636c‧‧‧電極
600‧‧‧基板
606‧‧‧元件隔離絕緣層
640‧‧‧絕緣膜
644‧‧‧氧化物半導體膜
642a‧‧‧源極或汲極
642b‧‧‧源極或汲極
646‧‧‧閘極絕緣膜
648a‧‧‧閘極
664‧‧‧電容器
648b‧‧‧導電膜
650‧‧‧絕緣膜
652‧‧‧絕緣膜
654a‧‧‧電極
654b‧‧‧電極
656‧‧‧佈線
642c‧‧‧電極
312‧‧‧電晶體
643a‧‧‧氧化物導電膜
643b‧‧‧氧化物導電膜
314‧‧‧電容器
332‧‧‧電晶體
334‧‧‧電容器
342‧‧‧電晶體
344‧‧‧電容器
352‧‧‧電晶體
354‧‧‧電容器
362‧‧‧電晶體
659‧‧‧導電膜
401‧‧‧CPU
402‧‧‧主記憶體
403‧‧‧時鐘控制器
404‧‧‧快取控制器
405‧‧‧串列介面
406‧‧‧I/O埠
407‧‧‧端子
408‧‧‧介面
409‧‧‧快取記憶體
550‧‧‧RF標籤
551‧‧‧天線電路
552‧‧‧積體電路
553‧‧‧電源電路
554‧‧‧解調電路
555‧‧‧調制電路
556‧‧‧調節器
557‧‧‧算術電路
558‧‧‧記憶體裝置
559‧‧‧升壓電路
8103a‧‧‧半導體區
8103c‧‧‧半導體區
8101‧‧‧基礎絕緣層
8102‧‧‧嵌入絕緣層
8104‧‧‧閘極絕緣膜
8105‧‧‧閘極
8106a‧‧‧側壁絕緣物
8106b‧‧‧側壁絕緣物
8107‧‧‧絕緣物
8108a‧‧‧源極
8108b‧‧‧汲極
1101‧‧‧基板
1102‧‧‧基礎絕緣層
1104‧‧‧保護絕緣膜
1106‧‧‧氧化物半導體膜
1106a‧‧‧高阻區
1106b‧‧‧低阻區
1108‧‧‧閘極絕緣膜
1110‧‧‧閘極
1112‧‧‧側壁絕緣膜
1114‧‧‧電極
1116‧‧‧層間絕緣膜
1118‧‧‧佈線
1600‧‧‧基板
1602‧‧‧基礎絕緣層
1606‧‧‧氧化物半導體膜
1614‧‧‧電極
1608‧‧‧閘極絕緣膜
1610‧‧‧閘極電極
1616‧‧‧層間絕緣膜
1618‧‧‧佈線
1620‧‧‧保護膜
7031‧‧‧外殼
7032‧‧‧外殼
7033‧‧‧顯示部分
7034‧‧‧顯示部分
7035‧‧‧麥克風
7036‧‧‧揚聲器
7037‧‧‧操作鍵
7038‧‧‧觸筆
7041‧‧‧外殼
7042‧‧‧顯示部分
7043‧‧‧音頻輸入部分
7044‧‧‧音頻輸出部分
7045‧‧‧操作鍵
7046‧‧‧光接收部分
7051‧‧‧外殼
7052‧‧‧顯示部分
7053‧‧‧操作鍵
圖1是示出記憶體裝置的結構示例的概念圖。
圖2是示出單元陣列的結構示例的電路圖。
圖3是示出驅動電路的結構示例的方塊圖。
圖4是示出讀取電路的結構示例的電路圖。
圖5是示出記憶體裝置的結構示例的截面圖。
圖6A和6B是示出電晶體的變型示例的截面圖。
圖7A到7D是示出電晶體的變型示例的截面圖。
圖8A到8D是各自示出用於製造半導體的方法的一個示例的截面圖。
圖9是示出微處理器的配置示例的方塊圖。
圖10是示出RF標籤的配置示例的方塊圖。
圖11A到11C是示出半導體裝置的特定示例的圖。
圖12A到12E例示根據本發明一個實施例的氧化物材料的結構。
圖13A到13C例示根據本發明一個實施例的氧化物材料的結構。
圖14A到14C例示根據本發明一個實施例的氧化物材料的結構。
圖15示出透過計算得到的閘極電壓對遷移率的依賴性。
圖16A到16C示出透過計算得到的閘極電壓對汲極電流和遷移率的依賴性。
圖17A到17C示出透過計算得到的閘極電壓對汲極電流和遷移率的依賴性。
圖18A到18C示出透過計算得到的閘極電壓對汲極電流和遷移率的依賴性。
圖19A和19B例示用於計算中的電晶體的橫截面結構。
圖20A到20C各自示出包含氧化物半導體膜的電晶體的特性。
圖21A和21B示出在樣本1的電晶體BT測試後的V gs-I ds特性。
圖22A和22B示出在樣本2的電晶體BT測試後的V gs-I ds特性。
圖23是示出V gs對I ds和場效應遷移率的依賴性的圖表。
圖24A和24B分別是示出基板溫度和臨界值電壓之間關係的圖表，以及基板溫度和場效應遷移率之間關係的圖表。
圖25是示出樣本A和樣本B的XRD譜的圖表。
圖26是示出電晶體的截止態電流和基板溫度之間關係的圖表。
圖27A和27B示出根據本發明一個實施例的電晶體的結構。
圖28A和28B示出根據本發明一個實施例的電晶體的結構。
下文中將參考附圖詳細描述本發明的各個實施例和示例。要注意，本發明不限於以下描述，且本領域技術人員將容易理解，可在不背離本發明精神與範圍的情況下進行各種變化和修改。因此，本發明不應被解釋為受限於以下實施例和示例中的描述。
注意，本發明在其範疇內包括所有內部可使用記憶體裝置的半導體裝置：例如，諸如微處理器和圖像處理電路的積體電路、RF標籤、儲存媒體、和半導體顯示設備。並且，半導體顯示設備在其範疇內包括在像素部分或驅動電路部分中含有使用半導體薄膜的電路元件的半導體顯示設備，例如液晶顯示設備、發光設備(其中為每個像素設置以有機發光元件(OLED)為代表的發光元件)、電子報紙、數位微鏡像設備(DMD)、電漿顯示平板(PDP)和場發射顯示器(FED)。
實施例1
首先，將參照圖1、圖2、圖3、圖4和圖5來描述本發明一實施例的記憶體裝置。
[記憶體裝置的結構示例]
圖1是示出本發明一個實施例的記憶體裝置的結構示例的概念圖。圖1中所例示的記憶體裝置透過使用半導體 基板100而包括：字線驅動電路101；第一位元線驅動電路102a、第二位元線驅動電路102b和第三位元線驅動電路102c；以及設置在第一位元線驅動電路102a上以與第一位元線驅動電路102a相重疊的第一單元陣列103a，設置在第二位元線驅動電路102b上以與第二位元線驅動電路102b相重疊的第二單元陣列103b，和設置在第三位元線驅動電路102c上以與第三位元線驅動電路102c相重疊的第三單元陣列103c。注意在圖1中，包括字線驅動電路101，以及第一位元線驅動電路102a至第三位元線驅動電路102c的部分與包括第一單元陣列103a至第三單元陣列103c的部分是分開示出的；然而，兩個部分都被設置為在記憶體裝置中堆疊。
作為半導體基板100，可使用：使用屬於元素周期表14族的元素(例如矽、鍺、矽鍺、或碳化矽)所形成的半導體基板；複合物半導體基板，例如砷化鎵基板或磷化銦基板；SOI基板；或其他。注意，通常，術語“SOI基板”指的是矽層設置在絕緣表面上的一種基板。在本文說明書等中，術語“SOI基板”還表示一種基板，其中含除矽以外材料的半導體層設置在絕緣表面上。此外，SOI基板可以是一種具如此結構的基板：其中半導體層設置在諸如玻璃基板的絕緣基板上，其中間夾有絕緣層。
注意，在圖1中，在記憶體裝置中有三個位元線驅動電路和三個單元陣列；然而，該記憶體裝置可具有k(k為2或更大的自然數)個位元線驅動電路，以及k個單元 陣列，該k個單元陣列設置在位元線驅動電路上，各自對應k個位元線驅動電路中的一個，從而與k個位元線驅動電路中的對應一個相重疊。
[單元陣列的結構示例]
圖2是示出單元陣列(第一單元陣列103a到第三單元陣列103c)的結構示例的電路圖。圖2中所例示的第一單元陣列103a包括多個第一字線104a、多個第一位元線105a、和設置在矩陣中的多個第一記憶體單元106a。注意，多個第一記憶體單元106a的每一個包括一個電晶體107a，該電晶體107a中，閘極電連接到多個第一字線104a中的一個，源極和汲極中的一個電連接到多個第一位元線105a中的一個；以及一個電容器108a，在該電容器108a中，電極中的一個電連接到電晶體107a的源極和汲極中的另一個，且電極中的另一個電連接到電容器線。此外，多個第一字線104a的每一個的電位由字線驅動電路101所控制。換言之，字線驅動電路101是用於控制在第一記憶體單元106a中所含的電晶體的切換的電路。此外，多個第一位元線105a的每一個的電位是由第一位元線驅動電路102a所控制和判定的。具體地，當在特定第一記憶體單元106a中寫入資料時，電連接到特定第一記憶體單元106a的第一位元線105a的電位由第一位元線驅動電路102a所控制，從而得到對應於資料的電位；當從特定第一記憶體單元106a中讀取資料時，電連接到特定 第一記憶體單元106a的第一位元線105a的電位被判定從而資料被讀取。換言之，第一位元線驅動電路102a是用於寫入資料到第一記憶體單元106a並用於從中讀取資料的電路。
圖2中所例示的第二單元陣列103b和第三單元陣列103c具有和圖2中的第一單元陣列103a類似的結構。特別地，第二單元陣列103b包括多個第二字線104b，多個第二位元線105b，和設置在矩陣中的多個第二記憶體單元106b。注意，第二記憶體單元106b具有和第一記憶體單元106a類似的電路配置。特別地，多個第二記憶體單元106b的每一個包括一個電晶體107b，該電晶體107b中，閘極電連接到多個第二字線104b中的一個，源極和汲極中的一個電連接到多個第二位元線105b中的一個；以及一個電容器108b，在該電容器108b中，電極中的一個電連接到電晶體107b的源極和汲極中的另一個，且電極中的另一個電連接到電容器線。此外，多個第二字線104b的每一個的電位由字線驅動電路101所控制。此外，多個第二位元線105b的每一個的電位是由第二位元線驅動電路102b所控制和判定的。
類似地，第三單元陣列103c包括多個第三字線104c，多個第三位元線105c，和設置在矩陣中的多個第三記憶體單元106c。注意，第三記憶體單元106c具有和第一記憶體單元106a以及第二記憶體單元106b類似的電路配置。特別地，多個第三記憶體單元106b的每一個包括 一個電晶體107c，該電晶體107c中，閘極電連接到多個第三字線104c中的一個，源極和汲極中的一個電連接到多個第三位元線105c中的一個；以及一個電容器108c，在該電容器108c中，電極中的一個電連接到電晶體107c的源極和汲極中的另一個，且電極中的另一個電連接到電容器線。此外，多個第三字線104c的每一個的電位由字線驅動電路101所控制。此外，多個第三位元線105c的每一個的電位是由第三位元線驅動電路102c所控制和判定的。
[驅動電路的結構示例]
圖3是示出驅動電路(字線驅動電路101、第一位元線驅動電路102a至第三位元線驅動電路102c，等等)的結構示例的方塊圖。注意在圖3中，根據功能分類的電路被例示為單獨的方塊。然而，完全根據實際電路的功能來分類實際電路是困難的，有可能一個電路要有多個功能。
圖3中例示的記憶體裝置包括第一單元陣列103a、第二單元陣列103b、和第三單元陣列103c；以及驅動電路120。驅動電路120包括字線驅動電路101，以及第一位元線驅動電路102a至第三位元線驅動電路102c。此外，驅動電路120包括控制電路110，用於控制字線驅動電路101，以及第一位元線驅動電路102a至第三位元線驅動電路102c的操作。
此外，圖3中所例示的第一位元線驅動電路102a包 括寫入電路810，用於將資料寫入第一單元陣列103a的選定記憶體單元，以及讀取電路811，用於生成包括從第一單元陣列103a所讀取的資料的信號。寫入電路810包括解碼器812、位準轉移器813、和選擇器814。
注意，第二位元線驅動電路102b和第三位元線驅動電路102c具有和第一位元線驅動電路102a相類似的電路配置。因此，對於第二位元線驅動電路102b和第三位元線驅動電路102c的特定電路配置，可參考第一位元線驅動電路102a的上述配置。
此外，圖3中例示的字線驅動電路101具有解碼器815、位準轉移器816、和緩衝器817。
接下來，將示出圖3中例示的驅動電路的操作的特定示例。
當包括位址(Ax，Ay)的信號AD輸入到圖3中例示的控制電路110時，控制電路110在第一單元陣列103a、第二單元陣列103b、和第三單元陣列103c之間判定上述位址的記憶體單元屬於多個單元陣列中的哪一個。當上述記憶體單元例如屬於第一單元陣列103a時，地址Ax，即所述位址的列方向上的資料，被發送給與第一單元陣列103a相對應的第一位元線驅動電路102a。此外，控制電路110發送包括資料的信號DATA到上述的第一位元線驅動電路102a。此外，位址Ay，即所述位址的行方向上的資料，被發送給字線驅動電路101。
根據信號RE(讀使能)、信號WE(寫使能)、或其 他提供給控制電路110的信號來選擇在第一單元陣列103a至第三單元陣列103c中的寫入資料操作和讀取資料操作。
例如，在第一記憶體單元陣列103a中，當根據信號WE選擇了寫入操作，回應於來自控制電路110的指令，在字線驅動電路101中所含的解碼器815中生成用於選中對應於位址Ay的記憶體單元的信號。由位準轉移器816來調整該信號的幅度，然後在緩衝器817中處理信號的波形，經處理的信號經第一字線輸入給第一單元陣列103a。
在第一位元線驅動電路102a中，回應於來自控制電路110的指令，生成用於在解碼器812中選中的記憶體單元中選中對應位址Ax的一個記憶體單元的信號。由位準轉移器813來調整信號的幅度，然後經處理的信號輸入到選擇器814。在選擇器814中，根據輸入信號來採樣信號DATA，且被採樣的信號被輸入對應於位址(Ax，Ay)的記憶體單元。
當根據信號RE選擇了讀取操作，回應於來自控制電路110的指令，在字線驅動電路101中所含的解碼器815中生成用於選中對應於位址Ay的記憶體單元的信號。由位準轉移器816來調整該信號的幅度，然後在緩衝器817中處理信號的波形，經處理的信號輸入給第一單元陣列103a。在第一位元線驅動電路102a內所含的讀取電路811中，回應於來自控制電路110的指令，在解碼器815中所 選中的記憶體單元中選擇對應於位址Ax的記憶體單元。在讀取電路811中，讀取存儲在對應於位址(Ax，Ay)的記憶體單元中的資料，並生成具有該資料的信號。
注意，根據本發明一個實施例的記憶體裝置可被設置為帶有連接端子，該連接端子可安裝在印刷線路板或其他上，並可用樹脂或其他來保護，即可被封裝。
此外，控制電路110可與其他包括在記憶體裝置中的電路(字線驅動電路101、第一位元線驅動電路102a至第三位元線驅動電路102c、以及第一單元陣列103a至第三單元陣列103c)一起使用一個基板來形成，或者控制電路110和其他電路可使用不同基板來形成。
在使用不同基板的情況中，可透過FPC(撓性印刷電路)或其他的使用來確保電連接。在此情況下，控制電路110的部分可透過COF(薄膜上晶片)方法而被連接至FPC。此外，可透過COG(玻璃上晶片)方法來確保電連接。
[讀取電路的結構示例]
接下來，將描述讀取電路的特定結構示例。
根據寫至記憶體單元的資料來確定從單元陣列讀取的電位位準。因此，理想地，當相同數位值被存儲在多個記憶體單元中時，應從這多個記憶體單元中讀取出具有相同位準的電位。然而，實際情況是，作為電容器的電晶體或作為開關元件的電晶體的特性在多個記憶體單元之間是變 化的。在此情況中，即便當所有要讀取的資料具有相同數位值時，實際讀取的電位仍會變化，因此電位的位準可能是廣泛分佈的。然而，一個讀取電路，其中，即使當讀取自單元陣列的電位輕微地變化時，所生成的信號仍具有更精確的資料，並具有根據期望的規定來處理的幅度和波形。
圖4是示出讀取電路的結構示例的電路圖。圖4中例示的讀取電路包括電晶體260，其用作開關元件，用於控制讀取電路從單元陣列中讀取的電位Vdata(V資料)的輸入。圖4中例示的讀取電路還包括可操作的放大器262。
用作為開關元件的電晶體260根據施加到電晶體260的閘極的信號Sig的電位來控制對可操作放大器262的正相輸入端子(+)的電位Vdata的供應。例如，當電晶體260導通時，電位Vdata被施加到可操作放大器262的正相輸入端子(+)。相反，參考電位Vref被提供給可操作放大器262的反相輸入端子(-)。可根據施加到正相輸入端子(+)的電位相對於參考電位Vref的位準來改變輸出端子的電位Vout的位準。因此，可獲得間接包括資料的信號。
注意，即使具有相同值的資料存儲在記憶體單元中，由於記憶體單元的特性的變化而會發生讀取電位Vdata的位準的波動，因此電位的位準可能是廣泛分佈的。因此，考慮電位Vdata中的波動來確定參考電位Vref的位準， 從而精確地讀取資料的值。
由於圖4示出了使用二進位數字字值時的讀取電路的示例，一個用於讀取資料的可操作放大器被用於電位Vdata所施加至的一個節點。然而，可操作放大器的數量並不被限制於此。當使用n值的資料(n是2或更大的自然數)時，用於電位Vdata所施加至的一個節點的可操作放大器的數量是(n-1)。
[記憶體裝置的截面結構示例]
圖5是示出記憶體裝置的結構示例的截面圖。圖5中例示的記憶體裝置包括單元陣列201，該單元陣列201設置有在上部中的多個記憶體單元670，和在下部中的驅動電路210。上部中的單元陣列201包括含有氧化物半導體的電晶體662，下部中的驅動電路210包括含有諸如多晶矽、單晶矽、多晶鍺、或單晶鍺的半導體的電晶體660。
n通道電晶體或p通道電晶體都可用於電晶體660和電晶體662。本文中，作為示例，將描述電晶體660和電晶體662均為n通道電晶體的情況。
電晶體660包括設置在含有諸如矽或鍺的半導體的基板600中的通道形成區616，通道形成區616設置在其之間的摻雜區620，與摻雜區620接觸的金屬化合物區624，設置在通道形成區616上方的閘極絕緣膜608，設置在閘極絕緣膜608上方的閘極610，以及和金屬化合物區624電連接的源或汲極630a和源或汲極630b。此外， 設置了絕緣膜628以覆蓋電晶體660。源或汲極630a和源或汲極630b透過在絕緣膜628中形成的開口電連接到金屬化合物區624。此外，電極636a和電極636b被設置在絕緣膜628上，分別和源或汲極630a和源或汲極630b相接觸。
在基板600上方，設置元件隔離絕緣層606以圍繞電晶體660。為了高度集成，如圖5所例示的，優選的，電晶體660不包括側壁(sidewall)絕緣膜。另一方面，當重要點在於電晶體660的特性時，可在閘極610的側表面上設置側壁絕緣膜，且摻雜區620可包括具有不同摻雜濃度的摻雜區，其設置在和側壁絕緣膜重疊的區域中。
電晶體662包括在覆蓋電極636a和電極636b的絕緣膜640上方的氧化物半導體膜644；電連接至所述氧化物半導體膜644的源或汲極642a和源或汲極642b；覆蓋氧化物半導體膜644、源或汲極642a、源或汲極642b的閘極絕緣膜646；以及設置在閘極絕緣膜646上方以與氧化物半導體膜644重疊的閘極648a。
以二次離子質譜儀(SIMS)測得的氧化物半導體膜644中的氫濃度低於或等於5×1019/cm3，優選為低於或等於5×1018/cm3，更優選為低於或等於5×1017/cm3或更低，或再更優選為低於或等於1×1016/cm3或更低。此外，可由霍爾效應測量法測得的氧化物半導體膜的載流子密度為低於1×1014/cm3，優選為低於1×1012/cm3，或更優選為低於1×1011/cm3。此外，氧化物半導體的帶隙為大於或等於 2eV，優選為大於或等於2.5eV，或更優選為大於或等於3eV。透過使用被高度純淨化的，諸如水分或氫的摻雜物濃度充分減少的氧化物半導體膜，電晶體662的截止態電流得以降低。
在此描述氧化物半導體膜中氫濃度的分析。用二次離子質譜儀(SIMS)來測量氧化物半導體膜和導電膜中的氫濃度。已知理論上難以用SIMS分析精確地獲得樣本表面附近或使用不同材料形成的堆疊薄膜之間的介面附近的資料。因此，在用SIMS分析薄膜中厚度方向的氫濃度分佈的情況下，取一個薄膜區域中的平均值作為氫濃度，在該區域中，值不顯著變化，且基本可獲得相同值。此外，在薄膜的厚度小的情況下，由於彼此鄰近的薄膜中的氫濃度的影響，在某些情況下不能找到可獲得幾乎相同值的區域。在此情況中，薄膜區域的氫濃度的最大值或最小值被用作薄膜的氫濃度。此外，在薄膜區域中不存在具有最大值的山狀峰或具有最小值的谷狀峰的情況下，在拐點處的值被用作氫濃度。
特別地，各種實驗可證明含有高度純化的氧化物半導體膜作為主動層的電晶體的低截止態電流。例如，即便當一元件具有1×106μm的通道寬度和10μm的通道長度，源極和汲極間電壓(汲極電壓)為1至10V時，截止態電流可低於或等於半導體參數分析儀的測量限值，即低於或等於1×10-13A。在此情況下，可見截止態電流密度(對應於截止態電流除以電晶體通道寬度所得值)低於或等於 100zA/μm。此外，電容器和電晶體彼此連接，且使用電路來測量截止態電流密度，在該電路中，流向或流自電容器的電荷受到電晶體的控制。在測量中，使用高度純化的氧化物半導體膜作為電晶體中的通道形成區，並由電容器每單位時間的電荷數量變化來測量該電晶體的截止態電流密度。結果是，發現在電晶體的源極和汲極間電壓為3V的情況下，獲得了更低的，數十么安培(yoctoampere)每微米(yA/μm)的截止態電流密度。因此，在根據本發明一個實施例的半導體裝置中，含有高度純化的氧化物半導體膜作為主動層的電晶體的截止態電流密度可低於或等於100yA/μm，優選為低於或等於10yA/μm，或更優選為低於或等於1yA/μm，取決於源極和汲極間的電壓。因此，含有高度純化的氧化物半導體膜作為主動層的電晶體比含有多晶矽的電晶體具有低得多的截止態電流。
注意，儘管電晶體662具有為抑制由小型化引起的元件間漏泄電流而被處理為島狀的氧化物半導體膜，但也可以採用沒有被處理成島狀的氧化物半導體膜。在氧化物半導體膜沒有被處理為島狀的情況中，掩模的數量可減少。
電容器664包括源或汲極642a，閘極絕緣膜646，和導電膜648b。換言之，源或汲極642a用作電容器664的其中一個電極，導電膜648b用作電容器664的另一個電極。採取這種結構，可確保充分的電容。
注意在電晶體662和電容器664中，源或汲極642a和源或汲極642b的端部優選為楔形的。當源或汲極642a 和源或汲極642b的端部是楔形的，可改進與閘極絕緣膜646的覆蓋率，並可避免在上述端部中的閘極絕緣膜646的斷開。此處，楔形角度為，例如，大於或等於30°並小於或等於60°。注意，當從垂直於截面(垂直於基板表面的一平面)的方向觀察薄膜時，楔形角度是由具有楔形形狀的薄膜(例如，源或汲極642a)的側表面和底表面所形成的傾角。
在電晶體662和電容器664上方設置有絕緣膜650和絕緣膜652。在閘極絕緣膜646、絕緣膜650、絕緣膜652等中形成的開口內設置電極654a和電極654b，並在絕緣膜652上方形成佈線656，用於連接至電極654a和電極654b。佈線656是用於連接一個記憶體單元和另一個記憶體單元的佈線。佈線656透過電極654b、電極642c、和電極626連接至電極636c。採用上述結構，下部中的驅動電路210和上部中的單元陣列201可相連接。注意，儘管在圖5中，電極642c是透過電極626而電連接至電極636c的，但電極642c和電極636c可以透過在絕緣膜640中形成開口而彼此直接接觸。
注意，儘管在圖5中示出的是單元陣列201的一個層堆疊在驅動電路210上的示例，本發明一個實施例並不被限制與此，可堆疊單元陣列的兩個或更多層。換言之，可使用多個單元陣列層來形成單元陣列201。注意，第二單元陣列層被設置在第一單元陣列層上方。這同樣適用於三層或更多層的單元陣列層。此外，類似於第一單元陣列層 的結構可適用於兩層或更多層的單元陣列層。注意，不同於第一單元陣列層的結構也可適用於兩層或更多層的單元陣列層。採用這種堆疊的結構，可獲得記憶體裝置的更高集成度。
[說明書中揭示的記憶體裝置]
在本說明書所揭示的記憶體裝置中，透過增加位元線數量，即便記憶體單元的數量增加，連接至一條位元線的記憶體單元的數量也可減少。由此，位元線的寄生電容和寄生電阻可降低；因此，即便當數位值之間的電荷量的不同由於電容器的面積減小而變小，透過位元線讀取的資料可更為準確。因此，可減少錯誤的發生率。
此外，在說明書中所揭示的記憶體裝置中，多個位元線被分入幾個組中，且位元線的驅動由多個位元線驅動電路在各組內控制。採用上述結構，即便當位元線的數量增加，仍可避免單元陣列的長寬比遠遠超過1。因此，記憶體裝置的通用性增加。此外，當設計使用該記憶體裝置的積體電路時，可緩解對於佈局的限制。
此外，在說明書中揭示的記憶體裝置中，多個字線被分入幾個組中，分配給一個組的字線連接至記憶體單元，該記憶體單元連接至分配給一個組的位元線。採用上述結構，即便當記憶體單元的數量增加，連接至一個字線的記憶體單元的數量仍可減少。由此，字線的寄生電容和寄生電阻被減少；因此，可避免輸入到字線的信號的脈衝延遲 或字線的電位降的增加；因此，記憶體裝置中的錯誤發生率可減少。
此外，在說明書所揭示的記憶體裝置中，使用其截止態電流極低的電晶體作為開關元件以保持聚集在電容器中的電荷，從而避免來自電容器的電荷漏泄。因此，資料可被長時間保持，且即便當電容器的電容值由於記憶體單元的小型化而變小，仍可避免刷新操作的頻率增加。
此外，在說明書中揭示的記憶體裝置中，驅動電路和單元陣列以三維方式彼此重疊，從而即使當設置多個位元線驅動電路時，亦可使記憶體裝置的佔用面積小。
[電晶體的變型]
將在圖6A和6B以及圖7A至7D中示出不同於圖5中所例示的電晶體662的電晶體的結構示例。
在圖6A中所例示的電晶體312中，分別作為源區或汲區的氧化物導電膜643a和氧化物導電膜643b被設置於氧化物半導體膜644、和源或汲極642a和源或汲極642b之間。當分別作為源區或汲區的氧化物導電膜643a和氧化物導電膜643b被設置於氧化物半導體膜644、和源或汲極642a和源或汲極642b之間時，源區和汲區可具有更低電阻，且電晶體312可高速工作。此外，當氧化物半導體膜644、氧化物導電膜643a、氧化物導電膜643b、源或汲極642a、源或汲極642b堆疊時，可改進電晶體312的耐受電壓。此外，電容器314包括氧化物導電膜 643b、源或汲極642b、閘極絕緣膜646、和導電膜648b。
圖6B中所例示的電晶體322和圖6A中的電晶體312的相同之處在於，分別作為源區或汲區的氧化物導電膜643a和氧化物導電膜643b被設置於氧化物半導體膜644、和源或汲極642a和源或汲極642b之間。在圖6A中例示的電晶體312中，氧化物導電膜643a和氧化物導電膜643b與氧化物半導體膜644的頂表面和側表面相接觸，而圖6B中例示的電晶體322中，氧化物導電膜643a和氧化物導電膜643b與氧化物半導體膜644的頂表面相接觸。即便採取這樣的結構，源區和汲區仍可具有更低的電阻，且電晶體322可高速工作。此外，當氧化物半導體膜644、氧化物導電膜643a、氧化物導電膜643b、源或汲極642a、源或汲極642b堆疊時，可改進電晶體322的耐受電壓。注意，對於電容器324的結構，可參考圖5的描述。
圖7A中所例示的電晶體332和圖5中例示的電晶體662的相同之處在於，源或汲極642a、源或汲極642b、氧化物半導體膜644、閘極絕緣膜646以及閘極648a形成在絕緣膜640之上。圖7A中例示的電晶體332和圖5中例示的電晶體662的區別在於氧化物半導體膜644、源或汲極642a和源或汲極642b所連接的位置。換言之，在電晶體662中，透過在氧化物半導體膜644形成之後形成源或汲極642a和源或汲極642b，氧化物半導體膜644的 頂表面至少部分地與源或汲極642a和源或汲極642b相接觸。另一方面，在電晶體332中，源或汲極642a和源或汲極642b的頂表面部分地與氧化物半導體膜644相接觸。注意，對於電容器334的結構，可參考圖5的描述。
儘管在圖5、圖6A和6B，及圖7A中例示的是頂閘電晶體，但也可使用底閘電晶體。底閘電晶體被例示於圖7B和7C中。
在圖7B中例示的電晶體342中，在絕緣膜640上方設置閘極648a；在閘極648a上方設置閘極絕緣膜646；在閘極絕緣膜646上方設置源或汲極642a和源或汲極642b；在閘極絕緣膜646、源或汲極642a、及源或汲極642b上方設置氧化物半導體膜644從而與閘極648a相重疊。此外，電容器344包括設置在絕緣膜640、閘極絕緣膜646、及源或汲極642b上方的導電膜648b。
此外，在電晶體342和電容器344上方設置有絕緣膜650和絕緣膜652。
圖7C中例示的電晶體352和圖7B中例示的電晶體342的相同之處在於：在絕緣膜640上方形成閘極648a、閘極絕緣膜646、源或汲極642a、源或汲極642b、以及氧化物半導體膜644。圖7C中例示的電晶體352和圖7B中例示的電晶體342的區別在於氧化物半導體膜644、源或汲極642a、以及源或汲極642b彼此相接觸的位置。換言之，在電晶體342中，透過在源或汲極642a和源或汲極642b形成之後形成氧化物半導體膜644，氧化物半導 體膜644的底表面至少部分地與源或汲極642a和源或汲極642b相接觸。另一方面，在電晶體352中，源或汲極642a和源或汲極642b的底表面部分地與氧化物半導體膜644相接觸。注意，對於電容器354的結構，可參考圖7B的描述。
此外，電晶體可具有雙柵結構，其包括位於通道形成區上方和下方的兩個閘極，閘極絕緣膜被夾在其中。在圖7D中例示了雙閘電晶體。
圖7D中例示的電晶體362和圖7B中例示的電晶體342的相同之處在於：在絕緣膜640上方形成閘極648a、閘極絕緣膜646、源或汲極642a、源或汲極642b以及氧化物半導體膜644。此外，在圖7D中，絕緣膜650被設置為覆蓋源或汲極642a、源或汲極642b、及氧化物半導體膜644；且導電膜659被設置在絕緣膜650之上以與氧化物半導體膜644相重疊。絕緣膜650作為第二閘極絕緣膜，而導電膜659作為第二閘極。採用這一結構，在用於檢查電晶體可靠性的偏置溫度壓力測試(下文中稱為BT測試)中，BT測試前後電晶體臨界值電壓的改變量可減小。注意，導電膜659的電位可與閘極648a相同或不同。另選地，導電膜659的電位可為GND或0V，或者導電膜659可為浮動狀態。
[製造電晶體的方法的示例]
接下來，將參考圖8A至8D描述圖5中例示的電晶 體662的製造方法的示例。
首先，在絕緣膜640上方形成氧化物半導體膜，該氧化物半導體膜被處理成氧化物半導體膜644(見圖8A)。
使用含無機絕緣材料(例如氧化矽、氧氮化矽、矽氮氧化物、氮化矽、或氧化鋁等)的材料來形成絕緣膜640。優選地，採用低介電常數(低k)材料用於絕緣膜640，因為由於電極或佈線重疊引起的電容可充分減少。注意，可採用使用這一材料形成的多孔絕緣層作為絕緣膜640。由於多孔絕緣層相比緻密絕緣層具有低的介電常數，可進一步減少由於電極或佈線引起的電容。另選地，絕緣膜640可使用例如聚醯亞胺或丙烯酸的有機絕緣材料來形成。絕緣膜640可被形成為具有單層結構或使用任何上述材料的疊層結構。此處，描述使用氧化矽用於絕緣膜640的情況。
注意，所用的氧化物半導體優選包含至少銦(In)或鋅(Zn)。具體而言，優選包含In和Zn。作為用於減少含氧化物半導體的電晶體的電特性的變化的穩定劑，優選另外包含鎵(Ga)。優選包含錫(Sn)作為穩定劑。優選包含鉿(Hf)作為穩定劑。優選包含鋁(Al)作為穩定劑。
作為另一種穩定劑，可包含一種或多種鑭系元素，諸如，鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、或鑥 (Lu)。
作為氧化物半導體(例如，氧化銦、氧化錫、氧化鋅)，可使用具有兩組分的金屬氧化物(諸如，基於In-Zn的氧化物、基於Sn-Zn的氧化物、基於Al-Zn的氧化物、基於Zn-Mg的氧化物、基於Sn-Mg的氧化物、基於In-Mg的氧化物、或基於In-Ga的氧化物)，具有三組分的金屬氧化物(諸如，基於In-Ga-Zn的氧化物(還稱作IGZO)、基於In-Al-Zn的氧化物、基於In-Sn-Zn的氧化物、基於Sn-Ga-Zn的氧化物、基於Al-Ga-Zn的氧化物、基於Sn-Al-Zn的氧化物、基於In-Hf-Zn的氧化物、基於In-La-Zn的氧化物、基於In-Ce-Zn的氧化物、基於In-Pr-Zn的氧化物、基於In-Nd-Zn的氧化物、基於In-Sm-Zn的氧化物、基於In-Eu-Zn的氧化物、基於In-Gd-Zn的氧化物、基於In-Tb-Zn的氧化物、基於In-Dy-Zn的氧化物、基於In-Ho-Zn的氧化物、基於In-Er-Zn的氧化物、基於In-Tm-Zn的氧化物、基於In-Yb-Zn的氧化物、或基於In-Lu-Zn的氧化物)，或具有四組分的金屬氧化物(諸如，基於In-Sn-Ga-Zn的氧化物、基於In-Hf-Ga-Zn的氧化物、基於In-Al-Ga-Zn的氧化物、基於In-Sn-Al-Zn的氧化物、基於In-Sn-Hf-Zn的氧化物、或基於In-Hf-Al-Zn的氧化物)。
此處要注意，例如，“基於In-Ga-Zn的氧化物”意味著包含In、Ga和Zn作為主要成分的氧化物，並且對In：Ga：Zn的比率沒有具體限制。基於In-Ga-Zn的氧化 物可包含除In、Ga和Zn之外的金屬元素。
另選地，由InMO3(ZnO) m (滿足m>0，且m不是整數)表示的材料可被用作氧化物半導體。要注意，M表示選自Ga、Fe、Mn和Co的一種或多種金屬元素。另選地，由化學式In3SnO5(ZnO) n (n>0，且n是整數)表示的材料可被用作氧化物半導體。
例如，可使用原子比為In：Ga：Zn=1：1：1(=1/3：1/3：1/3)或In：Ga：Zn=2：2：1(=2/5：2/5：1/5)的基於In-Ga-Zn的氧化物，或者其組分接近以上組分的任何氧化物。另選地，優選地使用原子比為In：Sn：Zn=1：1：1(=1/3：1/3：1/3)、In：Sn：Zn=2：1：3(=1/3：1/6：1/2)、或In：Sn：Zn=2：1：5(=1/4：1/8：5/8)的基於In-Sn-Zn的氧化物，或者其組分接近以上組分的任何氧化物。
然而，組分不限於以上描述的那些組分，並且可取決於所需的半導體特性(例如，遷移率、臨界值電壓、變化等)使用具有適當組分的材料。為了獲得所需的半導體特性，優選載流子濃度、雜質濃度、缺陷密度、金屬元素與氧的原子比、原子間的距離、密度等被設置為適當值。
例如，在使用基於In-Sn-Zn的氧化物的情況中，可相對容易地獲得高遷移率。但是，在使用基於In-Ga-Zn氧化物的情形下，透過減小批量缺陷密度也可提高遷移率。
注意例如，“包括原子比為In：Ga：Zn=a：b：c(a+b+c=1)的In、Ga和Zn的氧化物的組分在包括原子 比為In：Ga：Zn=A：B：C(A+B+C=1)的In、Ga和Zn的氧化物的組分的附近”這一表述意味著a,b和c滿足以下關係：(a-A)2+(b-B)2+(c-C)2 r2，r可以是例如0.05。相同的關係適用於其他氧化物。
氧化物半導體可以是單晶的或者是非單晶的。在後者的情況下，氧化物半導體可以是非晶的或者是多晶的。此外，氧化物半導體可具有非晶結構(其包括具有結晶性的部分)、或具有非-非晶結構。
在非晶狀態中的氧化物半導體中，可相對容易地獲得平坦表面，從而當用氧化物半導體製造電晶體時，可減少介面散佈，且可相對容易地獲得相對高的遷移率。
在結晶氧化物半導體中，可進一步減小批量缺陷，並且在改進了表面平坦度時，可獲得高於非晶狀態的氧化物半導體的遷移率。為了改進表面平坦度，氧化物半導體優選形成在平坦表面上。具體而言，氧化物半導體可形成在平均表面粗糙度(Ra)小於或等於1nm的表面上，優選地小於或等於0.3nm，更優選地小於或等於0.1nm。
應注意的是，透過向三個維度擴展由JIS B 0601所定義的中心線平均粗糙度以使其可適用於測量表面，從而得到平均表面粗糙度(Ra)。Ra可表達為“從參考表面到指定表面的偏差的絕對值的平均值”，並用以下公式定義。
在以上公式中，S 0表示測量表面的面積(由座標(x 1,y 1),(x 1,y 2),(x 2,y 1)和(x 2,y 2)表示的四點定義的矩形區域)，Z 0表示測量表面的平均高度。Ra可使用原子力顯微鏡(AFM)測量。
優選地使用一種方法來形成氧化物半導體膜，在該方法中，例如氫、水、羥基或氫化物之類的雜質不能容易地進入氧化物半導體膜。例如，氧化物半導體膜可使用濺射方法等來形成。
此處，透過使用基於In-Ga-Zn的氧化物靶的濺射方法來形成氧化物半導體膜。
例如，具有組分比In2O3：Ga2O3：ZnO=1：1：1(摩爾比率)的氧化物靶可用作基於In-Ga-Zn的氧化物靶。注意，靶的材料和組分並不一定限制為以上所述。例如，也可以使用具有組分比In2O3：Ga2O3：ZnO=1：1：2(摩爾比率)的氧化物靶。
氧化物靶的填充率高於或等於90%且低於或等於100%，優選高於或等於95%且低於或等於99.9%。在使用具有高填充率的金屬氧化物靶的情況下，可形成緻密氧化物半導體膜。
薄膜形成氣氛可以是稀有氣體(通常是氬氣)氣氛、氧氣氣氛、或含稀有氣體和氧氣的混合氣氛。此外，優選採用使用高純度氣體的氣氛，從該高純度氣體中充分地去除了諸如氫、水、羥基或氫化物之類的雜質，因為可防止氫、水、羥基和氫化物進入氧化物半導體膜中。
例如，氧化物半導體膜可如下形成。
首先，基板被保持在維持於減壓的薄膜形成腔中，然後被加熱從而基板溫度達到高於200℃且低於或等於500℃的溫度，優選為高於300℃且低於或等於500℃，或更優選為高於或等於350℃且低於或等於450℃。
然後，從中充分去除了諸如氫、水、羥基、或氫化物的雜質的高純度氣體被引入，而殘留在薄膜形成腔中的水分被去除，且使用上述的靶在基板上形成氧化物半導體膜。為了去除殘留在薄膜形成腔中的水分，優選使用諸如低溫泵、離子泵、或鈦昇華泵的截留真空泵作為排氣單元。另外，排氣單元可以是設置有冷槽的渦輪泵。在使用例如低溫泵抽空的薄膜形成腔中，諸如氫、水、羥基、或氫化物(優選地，還有含碳原子的化合物)等的雜質被移除，從而在薄膜形成腔中形成的氧化物半導體膜中諸如氫、水、羥基、或氫化物的雜質的濃度可被降低。
在薄膜形成期間基板溫度低(例如，100℃或更低)的情況下，含有氫原子的物質可能進入氧化物半導體；因此，優選地，基板在上述範圍的溫度下加熱。當基板在上述溫度下加熱的情況下形成氧化物半導體膜，基板溫度增加；因此，氫鍵由於加熱而斷開，含氫原子的物質不太可能被帶入氧化物半導體膜。因此，透過讓基板在上述溫度下加熱以形成氧化物半導體膜，氧化物半導體膜中諸如氫、水分、羥基、或氫化物的雜質的濃度可充分減少。此外，可減少由於濺射造成的破壞。
作為薄膜形成條件的一個示例，可採用以下條件：基板和靶之間的距離為60mm；壓力是0.4Pa；直流(DC)電源是0.5kW；基板溫度是400℃；薄膜形成氣氛是氧氣氣氛(氧氣流動率的比率是100%)。要注意，優選使用脈衝直流電源，因為可減少在薄膜形成中產生的粉末物質(也稱作顆粒或灰塵)並且膜厚可以是均勻的。
要注意，在透過濺射法形成氧化物半導體膜之前，優選透過其中引入氬氣並產生電漿體的反濺射去除黏附在氧化物半導體膜的形成表面上的粉末物質(還稱作顆粒或灰塵)。反濺射指的是一種方法，其中電壓施加到基板側以在基板鄰近生成電漿體以修改表面。應注意，並非氬氣，而可使用例如氮氣、氦氣、氧氣等氣體。
接下來，處理氧化物半導體膜，從而形成氧化物半導體膜644。可透過在氧化物半導體膜上形成期望形狀的掩模後進行蝕刻，從而處理氧化物半導體膜。掩模可以透過例如光微影法的方法來形成。另選地，可使用例如噴墨法的方法來形成掩模。對於蝕刻氧化物半導體膜，可使用濕蝕刻或乾蝕刻。並不需要組合使用二者。
在那之後，可在氧化物半導體膜644上進行熱處理(第一熱處理)。該熱處理移除氧化物半導體膜644中所含的含氫原子的物質；因此，可改進氧化物半導體膜644的結構，並且可減少能隙中的缺陷程度。在惰性氣體氣氛中，在高於或等於250℃，低於或等於700℃的溫度下進行熱處理，該溫度優選為高於或等於450℃且低於或等於 600℃，或是低於基板的應變點。惰性氣體氣氛優選為包含氮氣或稀有氣體(例如，氦氣、氖氣、或氬氣)作為其主要成分並且不包含水、氫氣等的氣氛。例如，被引入熱處理裝置的氮氣或諸如氦氣、氖氣、或氬氣之類的稀有氣體的純度大於或等於6N(99.9999%)、優選大於或等於7N(99.99999%)(即，雜質的濃度低於或等於1ppm、優選低於或等於0.1ppm)。
熱處理可用以下這種方式進行：例如，將要加熱的物體引入電爐中，在該電爐中，電阻加熱元件等在氮氣氣氛中450℃下使用並加熱一小時。在熱處理期間，氧化物半導體膜644不暴露於空氣以防止水或氫的進入。
熱處理減少了雜質，得到i型氧化物半導體膜(本徵氧化物半導體膜)或基本i型氧化物半導體膜。因此，可實現具有極優秀特性的電晶體。
注意，上述熱處理具有移除氫、水等的有利效果，因此可稱為去水處理，去氫處理等。該熱處理可在例如氧化物半導體膜被處理以具有島狀之前的時刻進行，或在閘極絕緣膜被處理後的時刻進行。這一去水處理或去氫處理可執行一次或多次。
要注意，已經指出氧化物半導體對雜質是不敏感的，並且甚至當薄膜中包含大量金屬雜質時也沒有問題，因此也可使用包含大量諸如鈉的鹼金屬且廉價的鹼石灰玻璃(Kamiya，Nomura和Hosono，“固態物理的工程應用：非晶氧化物半導體的載流子傳輸性質和電子結構：當前狀 態(Engineering application of solid state physics：Carrier Transport Properties and Electronic Structures of Amorphous Oxide Semiconductors：The present status)”，KOTAI BUTSURI(固態物理(SOLID STATE PHYSICS))，2009，第44卷，第621-633頁)。然而，這種考慮是不適當的。鹼金屬不是氧化物半導體中所含的元素，因此是一種雜質。當鹼土金屬並不包括在氧化物半導體中時，鹼土金屬也是雜質。鹼金屬，特別是Na，當與氧化物半導體膜接觸的絕緣膜是氧化物且Na擴散進入絕緣膜時，Na變成了Na+。此外，在氧化物半導體膜中，Na切斷或進入包括在氧化物半導體中的金屬和氧之間的鍵。結果，例如，發生電晶體的特性劣化，例如由於負方向臨界值電壓的漂移或遷移率的減少導致電晶體的常態導通狀態。此外，特性的變化也會發生。當氧化物半導體膜內的氫濃度非常低時，這種由於雜質引起的電晶體特性的劣化和特性的變化顯著地出現。因此，當氧化物半導體膜內的氫濃度小於或等於5×1019cm-3，特別是小於或等於5×1018cm-3時，優選地，減少上述雜質的濃度。具體而言，由次級離子質譜法得到的Na濃度的測量值優選為小於或等於5×1016/cm3，更優選為小於或等於1×1016/cm3，尤其更優選為小於或等於1×1015/cm3。以類似的方式，Li濃度的測量值優選為小於或等於5×1015/cm3，更優選為小於或等於1×1015/cm3。以類似的方式，K濃度的測量值優選為小於或等於5×1015/cm3，更優選為小於或等於1×1015/cm3。
此外，給予p型導電性的雜質元素，例如錫(Sn)，可添加至氧化物半導體膜644，從而氧化物半導體膜644具有低的p型導電性。透過將Sn包含在氧化物半導體靶中作為SnOx，可將Sn添加至氧化物半導體膜644作為p型雜質元素。由於高度純化的氧化物半導體膜644如上所述是本徵或基本本徵的，可透過添加用於控制價電子的微量雜質來獲得具有低p型導電性的氧化物半導體膜。結果，使用氧化物半導體膜644形成的電晶體可避免常態導通(一種即便無電壓施加到閘極時汲極電流仍然流動的狀態)。此外，為了避免常態導通的發生，可將第二閘極設置在朝向閘極的一側，氧化物半導體膜644夾在其中，從而臨界值電壓可被控制。
應注意，儘管氧化物半導體膜644可為非晶的，優選將晶體氧化物半導體膜用於電晶體的通道形成區。這是因為：透過使用晶體氧化物半導體膜，可改進電晶體的可靠性(閘極偏置壓力的耐受性)。
儘管晶體氧化物半導體膜優選是單晶態，含有c-軸取向(也稱為c軸對準晶體(CAAC))的晶體的氧化物也是優選的。
在此，將描述包括c-軸對準的晶體(也稱為c-軸對準晶體(CAAC))的氧化物，當從a-b平面、表面或介面的方向觀看時，此c-軸對準晶體具有三角形或六邊形原子排列。在此晶體中，金屬原子以層狀方式排列，或者金屬原子和氧原子沿c-軸以層狀方式排列，並且a-軸或b-軸 方向在a-b平面變化(晶體繞c-軸旋轉)。
在廣義上，包括CAAC的氧化物意味著非單晶氧化物，它包括在從垂直於a-b平面的方向觀看時具有三角形、六邊形、正三角形或正六邊形原子排列的晶相，並且其中當從垂直於c-軸方向的方向觀看時金屬原子以層狀方式排列，或者金屬原子和氧原子以層狀方式排列。
CAAC不是單晶體，但是這並不意味著CAAC只包括非晶成分。雖然CAAC包括結晶部分(晶體部分)，但是一個晶體部分和另一個晶體部分之間的邊界在某些情況下不清晰。
在CAAC中包括氧的情況下，CAAC中所含的氧可部分由氮取代。CAAC中包括的各個晶體部分的c-軸可在一個方向(如，垂直於CAAC在其上形成的基板的表面或垂直於CAAC的表面的方向)對準。另選地，CAAC中包括的各個晶體部分的a-b平面的法線可在一個方向(如，垂直於CAAC在其上形成的基板的表面或垂直於CAAC的表面的方向)對準。
CAAC取決於其組分等成為導體、半導體或絕緣體。CAAC取決於其組分等發射或不發射可見光。
作為這種CAAC的示例，存在形成為膜狀並在從垂直於膜的表面或垂直於支承基板的表面的方向觀看時具有三角形或六邊形原子排列的晶體，其中在觀看膜的截面時金屬原子以層狀方式排列，或者金屬原子和氧原子(或氮原子)以層狀方式排列。
將參考圖12A至12E，圖13A至13C，及圖14A至14C來詳細描述CAAC。在圖12A至12E，圖13A至13C，及圖14A至14C中，除非另外加以說明，垂直方向對應於c軸方向，垂直於c軸方向的平面對應於a-b平面。當僅使用“上半部”和“下半部”的表述時，其指的是a-b平面以上的上半部和a-b平面以下的下半部(相對於a-b平面的上半部和下半部)。
圖12A例示的結構包括1個六座標(hexacoordinate)的In原子和鄰近In原子的6個四座標(tetracoordinate)氧(下文中稱為四座標O)原子。此處，包括一個金屬原子和與其鄰近的氧原子的結構被稱為一個小基團(small group)。圖12A中的結構實際上是八面體結構，但為了簡化被示為平面結構。注意，在圖12A中的上半部和下半部的每一個中有三個四座標O原子。在圖12A中所示的小基團中，電荷為0。
圖12B例示的結構包括一個五座標(pentacoordinate)Ga原子、鄰近Ga原子的三個三座標(tricoordinate)氧(下文中稱為三座標O)原子和鄰近Ga原子的兩個四座標O原子。所有的三座標O原子存在於a-b平面上。在圖12B中的上半部和下半部的每一個中存在一個四座標O原子。一個In原子也可有圖12B中所示的結構，因為一個In原子可有五個配基。在圖12B中所示的小基團中，電荷為0。
圖12C例示了一種結構，其具有一個四座標Zn原子 和鄰近Zn原子的四個四座標O原子。在圖12C中，一個四座標O原子存在於上半部中，三個四座標O原子存在於下半部中。或者，在圖12C中，三個四座標O原子存在於上半部中，一個四座標O原子存在於下半部中。在圖12C中所示的小基團中，電荷為0。
圖12D例示了一種結構，其具有一個六座標Sn原子和鄰近Sn原子的六個四座標O原子。在圖12D中，上半部和下半部的每一個中有三個四座標O原子。在圖12D中所示的小基團中，電荷為+1。
圖12E示出了包括兩個Zn原子的小基團。在圖12E中，上半部和下半部的每一個中有一個四座標O原子。在圖12E中所示的小基團中，電荷為-1。
此處，多個小基團形成一個中基團，而多個中基團形成一個大基團(也稱為晶胞(unit cell))。
現在，將描述小基團之間的鍵合規則。上半部中的三個0原子的每一個相對於圖12A中的六座標In原子在向下方向有三個鄰近的In原子，而下半部中的三個O原子的每一個在向上方向有三個鄰近的In原子。在上半部中的一個O原子相對於五座標的Ga原子，在向下方向有一個鄰近Ga原子，而在下半部中的一個O原子在向上方向上有一個鄰近Ga原子。在上半部中的一個O原子相對於四座標的Zn原子，在向下方向有一個鄰近Zn原子，而在下半部中的三個O原子在向上方向上有三個鄰近Zn原子。以這種方式，在金屬原子上方的四座標O原子的數量 等於鄰近於每個四座標O原子且在每個四座標O原子下方的金屬原子的數量。類似地，在金屬原子下方的四座標O原子的數量等於鄰近於每個四座標O原子且在每個四座標O原子上方的金屬原子的數量。由於四座標O原子的配位數(coordination number)為4，鄰近O原子並在O原子下方的金屬原子的數量與鄰近O原子並在O原子上方的金屬原子的數量之和為4。因此，當金屬原子上方的四座標O原子的數量與另一個金屬原子下方的四座標O原子的數量之和為4時，這兩種包括金屬原子的小基團可鍵合。例如，在六座標金屬(In或Sn)原子透過下半部三個四座標O原子鍵合時，其鍵合至五座標金屬(Ga或In)原子或四座標金屬(Zn)原子。
配位數為4、5、或6的金屬原子透過c軸方向上的四座標O原子而鍵合至另一個金屬原子。除此之外，透過組合多個小基團以使得分層結構的總電荷為0，可以不同的方式形成中基團。
圖13A例示了基於In-Sn-Zn-O材料的分層結構中所含的中基團的模型。圖13B例示了包括三個中基團的大基團。注意，圖13C示出了從c軸方向觀察圖13B中的分層結構的情況下的原子排列。
在圖13A中，為簡化目的省略了一個三座標O原子，一個四座標O原子由圓圈來表示；圓圈中的數顯示了四座標O原子的數量。例如，存在於相對於Sn原子的上半部和下半部的每一個中的三個四座標O原子被標注為有 圓圈的3。類似地，在圖13A中，在相對於In原子的上半部和下半部的每一個中存在的一個四座標O原子被標注為有圓圈的1。圖13A還例示了在下半部中鄰近一個四座標O原子的Zn原子，和在上半部中的三個四座標O原子，以及在上半部中鄰近一個四座標O原子的Zn原子，和在下半部中的三個四座標O原子。
在圖13A中的基於In-Sn-Zn-O材料的分層結構中所含的中基團中，以自頂部開始的順序，一個與上半部和下半部的每一個中的三個四座標O原子鄰近的Sn原子被鍵合到一個In原子，該In原子與上半部和下半部的每一個中的一個四座標O原子鄰近，該In原子鍵合到一個Zn原子，該Zn原子與上半部中的三個四座標的O原子鄰近，該Zn原子透過在相對Zn原子的下半部中的一個四座標O原子而鍵合到一個In原子，該In原子與上半部和下半部的每一個中的三個四座標O原子鄰近，該In原子鍵合到一個小基團，該小基團包括兩個Zn原子，並鄰近於上半部中的一個四座標O原子，且該小基團透過在相對該小基團的下半部中的一個四座標O原子而鍵合到一個Sn原子，該Sn原子鄰近於上半部和下半部的每一個中的三個四座標O原子。多個這樣的中基團被鍵合，從而形成一個大基團。
此處，三座標O原子的一個鍵的電荷及四座標O原子的一個鍵的電荷可分別被假定為-0.667和-0.5。例如，一個(六座標或五座標)In原子的電荷，一個(四座標) Zn原子的電荷，及一個(五座標或六座標)Sn原子的電荷分別為+3，+2，和+4。因此，在包括Sn原子的小基團中的電荷是+1。因此，需要消去+1的-1電荷來形成包括Sn原子的分層結構。作為一個具有-1電荷的結構，可給出圖12E中所例示的包括兩個Zn原子的小基團。例如，用包括兩個Zn原子的一個小基團，可消去一個包括一個Sn原子的小基團的電荷，從而分層結構的總電荷可為0。
當圖13B中所示的大基團被重復，可得到基於In-Sn-Zn-O的晶體(In2SnZn3O8)。注意，所得到的基於In-Sn-Zn-O的晶體的分層結構可被表示為一個組合式，In2SnZn2O7(ZnO) m (m為0或自然數)。
以上描述的規則也適用於以下氧化物：具有四組分的金屬氧化物，例如，基於In-Sn-Ga-Zn的氧化物；具有三組分的金屬氧化物，例如，基於In-Ga-Zn的氧化物)，(還稱作IGZO)、基於In-Al-Zn的氧化物、基於Sn-Ga-Zn的氧化物、基於Al-Ga-Zn的氧化物、基於Sn-Al-Zn的氧化物、基於In-Hf-Zn的氧化物、基於In-La-Zn的氧化物、基於In-Ce-Zn的氧化物、基於In-Pr-Zn的氧化物、基於In-Nd-Zn的氧化物、基於In-Sm-Zn的氧化物、基於In-Eu-Zn的氧化物、基於In-Gd-Zn的氧化物、基於In-Tb-Zn的氧化物、基於In-Dy-Zn的氧化物、基於In-Ho-Zn的氧化物、基於In-Er-Zn的氧化物、基於In-Tm-Zn的氧化物、基於In-Yb-Zn的氧化物、或基於In-Lu-Zn的氧化物；具有兩組分的金屬氧化物，例如，基於In-Zn的氧 化物、基於Sn-Zn的氧化物、基於Al-Zn的氧化物、基於Zn-Mg的氧化物、基於Sn-Mg的氧化物、基於In-Mg的氧化物、或基於In-Ga的氧化物等。
例如，圖14A例示了基於In-Sn-Zn-O材料的分層結構中所含的中基團的模型。
在圖14A中的基於In-Ga-Zn-O材料的分層結構中所含的中基團中，以自頂部開始的順序，一個鄰近於上半部和下半部的每一個中的三個四座標O原子的In原子鍵合到一個Zn原子，該Zn原子鄰近於上半部中的一個四座標O原子，該Zn原子透過在相對Zn原子的下半部中的三個四座標O原子而鍵合到一個Ga原子，該Ga原子鄰近於上半部和下半部的每一個中的一個四座標O原子，該Ga原子透過相對於Ga原子的下半部中的一個四座標O原子鍵合到一個In原子，該In原子鄰近於下半部和上半部的每一個中的三個四座標O原子。多個這樣的中基團被鍵合，從而形成一個大基團。
圖14B例示了包括三個中基團的大基團。注意，圖14C示出了在從c軸方向觀察圖14B中分層結構的情況下的原子排列。
此處，因為(六座標或五座標)In原子的電荷、(四座標)Zn原子的電荷、以及(五座標)Ga原子的電荷分別是+3、+2、及+3，包括In原子、Zn原子、和Ga原子中任何的小基團的電荷是0。結果，具有這種小基團的組合的一個中基團的總電荷總為0。
為了形成基於In-Ga-Zn-O材料的分層結構，可不僅使用圖14A中例示的中基團來形成大基團，而是也可使用其中In原子、Ga原子、和Zn原子的排列不同於圖14A中排列的中基團。
可執行濺射以形成包括CAAC的氧化物半導體膜。為了透過濺射獲得包括CAAC的氧化物半導體膜，重要的是，在氧化物半導體膜的初始澱積階段形成六邊形晶體，並使從作為核心的六邊形晶體進行晶體生長。為了實現這一點，優選的是，使靶和基板之間的距離更長(例如，大約150mm到200mm)，並使基板加熱溫度為100℃到500℃，更優選為200℃到400℃，尤為更優選為250℃到300℃。除此之外，在比薄膜形成中的基板加熱溫度更高的溫度下對澱積後的氧化物半導體膜進行熱處理。因此，可補償薄膜中的微缺陷及堆疊層的介面處的缺陷。
被高度純化的包括CAAC的氧化物半導體膜，其中很少包含由於氧不足導致的缺陷，且包括c-軸取向的晶體，其變得對用於控制價電子的雜質元素敏感，藉此價電子可被容易地控制以具有低p型導電性。
接下來，在氧化物半導體膜644等上方形成並處理用於形成源極和汲極的導電層(包括與源極和汲極形成在同一層內的佈線)，從而形成源或汲極642a和源或汲極642b(見圖8B)。
可透過PVD方法或CVD方法形成導電層。作為導電層的材料，可使用：從鋁、鉻、銅、鉭、鈦、鉬、及鎢中 選出的元素；含有任何這些元素作為組分的合金等。此外，可使用從錳、鎂、鋯、鈹、釹、及鈧中選出的一種或多種材料。
導電層可具有單層結構或包含兩層或更多層的疊層結構。例如，導電層可具有鈦薄膜或氮化鈦薄膜的單層結構、含矽的鋁薄膜的單層結構、鈦薄膜層疊在鋁薄膜上的雙層結構、鈦薄膜層疊在氮化鈦薄膜上的雙層結構、或鈦薄膜、鋁薄膜及鈦薄膜依序層疊的三層結構。注意，在導電層具有鈦薄膜或氮化鈦薄膜的單層結構的情況下，其有一項優勢，即源或汲極642a和源或汲極642b可被容易地處理成楔形。
另選地，可使用導電金屬氧化物形成導電層。作為導電金屬氧化物，可使用氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、氧化銦-氧化錫合金(In2O3-SnO2，在一些情況下縮寫為ITO)、氧化銦-氧化鋅合金(In2O3-ZnO)、或者包含矽或氧化矽的這些金屬氧化物材料中的任一種。
導電層優選地被蝕刻成使源或汲極642a和源或汲極642b的端部是楔形的。此處，楔形角度為，例如，優選大於或等於30°並小於或等於60°。當進行蝕刻以使得源或汲極642a和源或汲極642b的邊緣部分為楔形時，可改進與稍後要形成的閘極絕緣膜646的覆蓋率，並避免斷開。
注意，電晶體的上部的通道長度(L)是由源或汲極642a的下端部和源或汲極642b的下端部之間的距離來確 定的。注意，在形成通道長度(L)小於25nm的電晶體的情況下，對於用於形成所使用掩模的曝光，優選使用短至數個柰米到數十個柰米波長的遠紫外射線。在使用遠紫外光的曝光中，解析度高且聚焦深度大。因為這些原因，稍後要形成的電晶體的通道長度(L)可在大於或等於10nm且小於或等於1000nm(1um)的範圍內，而電路可更高速地工作。此外，可透過小型化減少記憶體裝置的功耗。
接下來，形成閘極絕緣膜646以覆蓋源或汲極642a和源或汲極642b，並與氧化物半導體膜644的部分相接觸(見圖8C)。
閘極絕緣膜646可透過CVD法、濺射法等形成。閘極絕緣膜646優選地被形成為包含氧化矽、氮化矽、氧氮化矽、氧化鎵、氧化鋁、氧化鉭、氧化鉿、氧化釔、矽酸鉿(HfSi x O y (x>0,y>0))、添加了氮的矽酸鉿(HfSi x O y (x>0,y>0))、增加了氮的鋁酸鉿(HfAl x O y (x>0,y>0))、等等。閘極絕緣膜646可使用任何以上材料而具有單層結構或疊層結構。對於厚度沒有特別的限制；不過，在記憶體裝置被小型化的情況下，厚度優選為小以確保電晶體的操作。例如，在使用氧化矽的情況下，厚度可被設為大於或等於1nm且小於或等於100nm，優選為大於或等於10nm且小於或等於50nm。
當閘極絕緣膜646如以上所述那麽薄時，由於隧道效應等導致的閘極洩漏成為問題。為了解決閘極洩漏的問 題，閘極絕緣膜646可使用高介電常數(高k)材料來形成，例如氧化鉿、氧化鉭、氧化釔、矽酸鉿(HfSi x O y (x>0,y>0))、添加了氮的矽酸鉿(HfSi x O y (x>0,y>0))、增加了氮的鋁酸鉿(HfAl x O y (x>0,y>0))。高k材料用於閘極絕緣膜646使得可能增加厚度以抑制柵漏泄並且確保電特性。注意，可使用含有高k材料的薄膜，和含有氧化矽、氮化矽、氧氮化矽、氮氧化矽、氧化鋁等中的任一種的薄膜的疊層結構。
此外，與氧化物半導體膜644接觸的絕緣膜(圖8C中的閘極絕緣膜646)可為含有13族元素和氧的絕緣材料。很多氧化物半導體材料包含13族元素，並且含有13族元素的絕緣材料和氧化物半導體一起時效果良好。透過使用這種含有13族元素的絕緣材料用於與氧化物半導體膜接觸的絕緣膜，與氧化物半導體膜的介面的狀態可良好地保持。
此處，含13族元素的絕緣材料指的是含有一種或多種13族元素的絕緣材料。可給出氧化鎵、氧化鋁、氧化鋁鎵、氧化鎵鋁等作為含有13族元素的絕緣材料。此處，氧化鋁鎵指的是一種材料，其中以原子百分比計，鋁的量比鎵的量大，而氧化鎵鋁指的是一種材料，其中以原子百分比計，鎵的量大於或等於鋁的量。
例如，在形成與含鎵的氧化物半導體膜相接觸的閘極絕緣膜的情況下，當含氧化鎵的材料被用於閘極絕緣膜，可在氧化物半導體膜和閘極絕緣膜間的介面處保持令人滿 意的特性。此外，當氧化物半導體膜和含氧化鎵的絕緣膜被設置為彼此接觸時，在氧化物半導體膜和絕緣膜間介面處的氫累積可減少。應注意，在氧化物半導體的構成元素的同族元素被用於絕緣膜的情況下，可獲得類似的有益效果。例如，透過使用含氧化鋁的材料來形成絕緣膜是有效的。注意，氧化鋁具有不易透水(transmitting water)的屬性。因此，在防止水進入氧化物半導體膜方面，優選使用含氧化鋁的材料。
與氧化物半導體膜644接觸的絕緣膜優選地透過氧氣氣氛下的熱處理、氧摻雜等而含有比理想配比成分中的比例更高比例的氧。“氧摻雜”指的是將氧加入一個大塊(bulk)中。要注意，術語“大塊”用於闡明氧不僅添加到薄膜的表面，還添加到薄膜的內部。此外，“氧摻雜”包括“氧電漿體摻雜”，其中將成為電漿體的氧被添加到大塊。可使用離子注入法或離子摻雜法來進行氧摻雜。
例如，在與氧化物半導體膜644接觸的絕緣膜是由氧化鎵形成的情況下，氧化鎵的合成物可透過在氧氣氣氛下的熱處理或氧摻雜而被設為Ga2O x (x=3+α,0<α<1)。在與氧化物半導體膜644接觸的絕緣膜是由氧化鋁形成的情況下，氧化鋁的合成物可透過在氧氣氣氛下的熱處理或氧摻雜而被設為Al2O x (x=3+α,0<α<1)。在與氧化物半導體膜644接觸的絕緣膜是由氧化鎵鋁(或氧化鋁鎵)形成的情況下，氧化鎵鋁(或氧化鋁鎵)的合成物可透過在氧氣氣氛下的熱處理或氧摻雜而被設為Ga x Al2-x O3α(0<x<2, 0<α<1)。
透過氧摻雜等，可形成一絕緣膜，其所包括一區域中氧的比例高於理想配比成分中的比例。當包括這一區域的絕緣膜與氧化物半導體膜接觸時，過量存在於絕緣膜中的氧被提供給氧化物半導體膜，而在氧化物半導體膜中或在氧化物半導體膜和絕緣膜間介面處的氧不足被減少。因此，氧化物半導體膜可被形成為本徵(i型)或基本本徵的氧化物半導體。
注意，所包括一區域中氧的比例高於理想配比成分中的比例的絕緣膜可被用於氧化物半導體膜644的基礎薄膜，而不是閘極絕緣膜646，或者，所包括一區域中氧的比例高於理想配比成分中的比例的絕緣膜可被用於閘極絕緣膜646和所述基礎絕緣膜二者。
在閘極絕緣膜646形成後，優選地在惰性氣體氣氛或氧氣氣氛下執行第二熱處理。該熱處理的溫度被設為在高於或等於200℃且低於或等於450℃的範圍內，優選為高於或等於250℃且低於或等於350℃。例如，在氮氣氣氛下在250℃下執行熱處理一小時。第二熱處理可減少電晶體的電特性的變化。此外，在閘極絕緣膜646包括氧的情況下，氧被提供給氧化物半導體膜644以補償氧化物半導體膜644中的氧不足，從而可形成i型(本徵)或基本i型的氧化物半導體膜。
注意，儘管在該實施例中是在閘極絕緣膜646形成後執行第二熱處理，但第二熱處理的時機並不受限於此。例 如，可在閘極形成後執行第二熱處理。另選地，第一熱處理和第二熱處理可接連著執行，第一熱處理也可用作第二熱處理，或第二熱處理也可用作第一熱處理。
如上所述，第一熱處理和第二熱處理的至少其中之一被採用，從而可盡可能地排除含氫原子的物質，且氧化物半導體膜644可被高度純化。
接下去，形成並處理用於形成閘極的導電層(包括使用和閘極同一層形成的佈線)，從而形成閘極648a和導電膜648b(見圖8D)。
閘極648a和導電膜648b可使用金屬材料形成，例如鉬、鈦、鉭、鎢、鋁、銅、釹、或鈧；或者是含有任何這些材料作為其主要成分的合金。注意，閘極648a和導電膜648b可具有單層結構或疊層結構。
透過上述步驟，含有高度純化的氧化物半導體膜644的電晶體662和電容器664完成(見圖8D)。
注意，在圖7A中例示的電晶體332和電容器334形成的情況下，在絕緣膜640上形成源或汲極642a和源或汲極642b；在絕緣膜640、源或汲極642a、及源或汲極642b上方形成氧化物半導體膜644。接下來，在源或汲極642a、源或汲極642b、及氧化物半導體膜644上方形成閘極絕緣膜646。在那之後，在閘極絕緣膜646上方形成閘極648a以與氧化物半導體膜644相重疊；並在閘極絕緣膜646上方形成導電膜648b以與源或汲極642b相重疊。
在圖7B中例示的電晶體342和電容器344形成的情況下，在絕緣膜640上方形成閘極648a和導電膜648b；並在絕緣膜640、閘極648a、及導電膜648b上方形成閘極絕緣膜646。接下來，在閘極絕緣膜646上方形成源或汲極642a和源或汲極642b。在那之後，在閘極絕緣膜646上方形成氧化物半導體膜644以與閘極648a相重疊，從而完成電晶體342和電容器344。注意，絕緣膜650和絕緣膜652可被形成為覆蓋電晶體342和電容器344。例如，優選的，透過在氧氣氣氛下熱處理或氧摻雜，絕緣膜650的絕緣材料含有比理想配比成分中的比例更高比例的氧，且絕緣膜652不容易透過水或氫。當絕緣膜652不允許水或氫輕易透過時，避免了水或氫進入氧化物半導體膜644；且當絕緣膜650含有比理想配比成分中的比例更高比例的氧時，氧化物半導體膜644中的氧不足可被填補；由此，可形成i型(本徵)或基本i型的氧化物半導體膜644。
在圖7C中例示的電晶體352和電容器354形成的情況下，在絕緣膜640上方形成閘極648a和導電膜648b；並在絕緣膜640、閘極648a、及導電膜648b上方形成閘極絕緣膜646。接下去，在閘極絕緣膜646上方形成氧化物半導體膜644以與閘極648a相重疊。在那之後，在氧化物半導體膜644上方形成源或汲極642a和源或汲極642b，從而完成電晶體352和電容器354。注意，對於絕緣膜650和絕緣膜652，可參考圖7B的描述。
在圖7D中例示的電晶體362和電容器364形成的情況下，在絕緣膜640上方形成閘極648a和導電膜648b；並在絕緣膜640、閘極648a(圖7D中的第一閘極)、及導電膜648b上方形成閘極絕緣膜646(圖7D中的第一閘極絕緣膜)。接下來，在閘極絕緣膜646上形成氧化物半導體膜644以與閘極648a相重疊，並在氧化物半導體膜644上方形成源或汲極642a和源或汲極642b。在那之後，在氧化物半導體膜644、源或汲極642a、及源或汲極642b上方形成絕緣膜650(圖7D中的第二閘極絕緣膜)；並形成導電膜659(圖7D中的第二閘極)以與氧化物半導體膜644相重疊，從而完成電晶體362和電容器364。注意，對於導電膜659，可參考閘極648a的描述。
接下來，將描述用於製造圖6A和6B中例示的電晶體和電容器的方法。
將描述圖6A中例示的電晶體312和電容器314的製造方法。
首先，在絕緣膜640上方形成氧化物半導體膜644，並且氧化物導電膜和導電層層疊在絕緣膜640和氧化物半導體膜644上方。
作為氧化導電膜的薄膜形成方法，使用濺射法、真空蒸發法(例如，電子束蒸發法)、電弧放電離子電鍍法、或噴霧法。作為氧化物導電膜的材料，可使用氧化鋅、氧化鋅鋁、氧氮化鋅鋁、氧化鋅鎵、氧化銦錫、等等。此外，任何上述材料可包含氧化矽。注意，對於導電層的形 成方法和材料，可參考用於形成源或汲極642a和源或汲極642b的導電層的描述。
接下來，在導電層上方形成掩模，導電層和氧化物半導體膜被選擇性地蝕刻，由此形成源或汲極642a、源或汲極642b、氧化物導電膜643a和氧化物導電膜643b。
為了避免在導電層和氧化物導電膜上進行的蝕刻處理中發生氧化物半導體膜的過渡蝕刻，適當地調整蝕刻條件(例如，蝕刻劑的種類、濃度、以及蝕刻時間)。
接下來，在源或汲極642a、源或汲極642b、及氧化物半導體膜644上方形成閘極絕緣膜646。在那之後，在閘極絕緣膜646上方形成閘極648a以與氧化物半導體膜644相重疊；並在閘極絕緣膜646上方形成導電膜648b以與源或汲極642b相重疊。
透過上述步驟，電晶體312和電容器314完成(見圖6A)。
在製造圖6B中所例示的電晶體322和電容器324的情況下，形成氧化物半導體膜和氧化物導電膜的疊層，且該氧化物半導體膜和氧化物導電膜的疊層透過相同的光微影步驟而被處理成島狀氧化物半導體膜和島狀氧化物導電膜。接下去，在源或汲極642a和源或汲極642b形成在島狀氧化物導電膜上之後，利用源或汲極642a和源或汲極642b作為掩模，島狀氧化物導電膜被蝕刻，從而形成要作為源區和汲區的氧化物導電膜643a和氧化物導電膜643b。
接下來，在源或汲極642a、源或汲極642b、及氧化物半導體膜644上方形成閘極絕緣膜646。在那之後，在閘極絕緣膜646上方形成閘極648a以與氧化物半導體膜644相重疊；並在閘極絕緣膜646上方形成導電膜648b以與源或汲極642b相重疊。
透過上述步驟，電晶體322和電容器324完成(見圖6B)。
在每個上述的電晶體中，氧化物半導體膜644被高度純化。因此，氫濃度低於或等於5×1019/cm3，優選為低於或等於5×1018/cm3，或更為優選為低於或等於5×1017/cm3。與具有大約1×1014/cm3的載流子密度的普通矽晶片相比，氧化物半導體膜644具有充分低的載流子密度(例如，低於1×1012/cm3，更優選為低於1.45×1010/cm3)。此外，電晶體的截止態電流充分地小。例如，在室溫(25℃)下電晶體的截止態電流(此處為每單位通道寬度(1μm)的電流)低於或等於100zA/μm(1zA(zeptoampere)是1×10-21A)，優選為低於或等於10zA/μm。
此外，在氧化物半導體膜644中，鹼金屬和鹼土金屬的濃度被充分地減少；例如，在Na的情況下，其濃度低於或等於5×1016cm-3，優選是低於或等於1×1016cm-3，更優選是低於或等於1×1015cm-3；在Li的情況下，其濃度低於或等於5×1015cm-3，優選是低於或等於1×1015cm-3；在K的情況下，其濃度低於或等於5×1015cm-3，優選是 低於或等於1×1015cm-3。
以這種方式，透過使用被純化為本徵的氧化物半導體膜644，充分減少電晶體的截止態電流變得更為容易。此外，採用這種電晶體，可獲得能以極長時間保持所存儲資料的記憶體裝置。
[記憶體裝置的應用示例]
以下將結合附圖9和10來描述上述記憶體裝置的應用示例。
圖9是示出微處理器的配置示例的方塊圖。圖9中例示的微處理器包括CPU401、主記憶體402、時鐘控制器403、快取記憶體控制器404、串列介面405、I/O埠406、端子407、介面408、快取記憶體409、等等。無需說明，圖9中例示的微處理器僅是簡化結構的一個示例，而實際的微處理器根據使用情況有多種結構。
為了使CPU401高速工作，需要適用於該速度的高速記憶體。然而，使用訪問時間適於CPU401的工作速度的高速大容量記憶體通常涉及高成本。因此，除了具有大容量的主記憶體402，還有位於CPU401和主記憶體402之間的快取記憶體(cache memory)409，其為容量比主記憶體402小的高速記憶體，例如SRAM。CPU401可透過訪問快取記憶體409而高速工作，而不用管主記憶體402的速度如何。
在圖9中例示的微處理器中，上述記憶體裝置可用於 主記憶體402。採用上述結構，可實現高度集成的微處理器和高度可靠的微處理器。
注意，要在CPU401中執行的程式被存儲在主記憶體402中。例如，在初始執行中，存儲在主記憶體402中的程式被下載到快取記憶體409中。不僅是存儲在主記憶體402中的程式，在其他外部記憶體中的程式也可被下載。快取記憶體409不僅存儲在CPU中執行的程式，還用作工作區，並臨時存儲CPU401的計算結果等。
注意，CPU不限為一個，可設置多個CPU。當設置了多個CPU時，並行地進行處理，可改進工作速度。在此情況下，當CPU的處理速度不均時，在某些作為整體處理的情況下可能發生故障；因此，作為從機的CPU的處理速度會被作為主機的CPU所平衡。
注意，儘管此處舉的是微處理器的例子，上述記憶體裝置的用途不限於微處理器的主記憶體。例如，上述記憶體裝置優選地用作用於顯示設備的驅動電路中的視頻RAM，或用作圖像處理電路所必需的大容量記憶體。此外，在具有多種系統的LSI中，上述記憶體裝置可用作大容量記憶體或小尺寸記憶體。
圖10是示出RFID標籤的配置示例的方塊圖。在圖10中，RF標籤550包括天線電路551和積體電路552。積體電路552包括電源電路553、解調電路554、調制電路555、調節器556、算術電路557、記憶體裝置558和升壓電路559。注意，前述記憶體裝置被用於記憶體裝置 558。
現描述RF標籤550的操作的示例。當無線電波自詢問器發射，該無線電波被轉化為天線電路551中的AC電壓。在電源電路553中，來自天線電路551的AC電壓被整形以生成用於電源的電壓。在電源電路553中生成的用於電源的電壓被饋送到算術電路557和調節器556中。在來自電源電路553的用於電源的電壓穩定後，或在其位準被調整後，調節器556提供該電壓至積體電路552中的多個電路，例如解調電路554、調制電路555、算術電路557、記憶體裝置558、或升壓電路559。
解調電路554解調被天線電路551所接收的AC信號，並輸出該信號至下一級的算術電路557。算術電路557根據來自解調電路554的信號輸入來執行算術處理並生成另一信號。在上述算術處理中，記憶體裝置558可被用於主要快取記憶體或次要快取記憶體。另外，算術電路557分析來自解調電路554的信號輸入，且記憶體裝置558中的資料被輸出或記憶體裝置558中的指令被執行，以回應於自詢問器發射的指令。來自算術電路557的信號輸出被編碼並傳送給調制電路555。調制電路555根據該信號調製被天線電路551所接收的無線電波。天線電路551中所調制的無線電波被詢問器所接收。
以這種方式，透過調制被用作載波(載體波)的無線電波來進行RF標籤550和詢問器之間的通信。作為載波，有頻率為125kHz、13.56MHz、950MHz等等的無線 電波，依標準而不同。根據標準，調制方法包括多種方法，例如幅度調制、頻率調制和相位調制；然而，任何調制，只要是基於標準的，均可被使用。
根據載波的波長，信號的發射方法可被歸類為多種，例如電磁耦合方法、電磁感應方法、微波方法等等。
升壓電路559增大來自調節器556的電壓輸出，並提供該電壓給記憶體裝置558。
在圖10中例示的RF標籤550中，透過使用前述記憶體裝置作為記憶體裝置558，可實現高度集成和高度可靠性。
注意，儘管此處描述的是包括天線電路551的RF標籤550的結構，但圖10中例示的RF標籤並不必須要包括天線電路。此外，圖10中所例示的RF標籤可設置有振蕩電路或二次電池。
實施例2
由於多種原因，絕緣閘極電晶體的實際測量的場效應遷移率會比其原有遷移率低；這種現象不僅在使用氧化物半導體的情況下發生。降低遷移率的原因之一是半導體記憶體在缺陷，或在半導體和絕緣膜之間的介面處存在缺陷。當使用Levinson模型時，假定沒有缺陷存在於半導體內，則可理論上計算場效應遷移率。因此，在該實施例中，使用氧化物半導體製造的微小電晶體的特性的計算結果和半導體中無缺陷的理想氧化物半導體的場效應遷移率 的理論計算一起顯示。
假定半導體的原遷移率和測得的場效應遷移率分別是μ0和μ，並假定半導體中存在勢壘(例如晶界)，則測得的場效應遷移率可表達為以下公式。
此處，E表示勢壘的高度，k表示玻爾茲曼(Boltzmann)常數，T表示絕對溫度。當勢壘被假定為對缺陷有所貢獻時，勢壘高度可根據Levinson模型而表達為如下公式。
此處，e表示基本電荷，N表示通道中每單位面積的平均缺陷密度，ε表示半導體的介電常數、n表示通道中每單位面積的載流子數量，C ox 表示每單位面積的電容，V g表示閘極電壓，t表示通道厚度。當半導體層的厚度小於或等於30nm時，通道的厚度可被視為和半導體層的厚度一樣。線性區內的汲極電流I d可被表達為以下公式。
此處，L表示通道長度，W表示通道寬度，L和W各自為10μm。此外，V d表示汲極電壓。當將上述等式兩邊 都除以V g，然後對兩邊都取對數時，可獲得以下公式。
公式5的右側是V g的函數。從該公式，可發現缺陷密度N可由一條線的斜率而得到，該線以ln(I d/V g)為縱坐標，以1/V g為橫坐標。就是說，可從電晶體的I d-V g特性而估算缺陷密度。銦(In)、錫(Sn)、和鋅(Zn)的比例為1：1：1的氧化物半導體的缺陷密度N大約是1×1012/cm2。
基於以此方式獲得的缺陷密度等，可從公式2和公式3計算得到μ0為120cm2/Vs。含缺陷的In-Sn-Zn氧化物的所測得遷移率大約是35cm2/Vs。然而，假定在半導體中以及在半導體和絕緣膜之間的介面處沒有缺陷存在，氧化物半導體的遷移率μ0預計為120cm2/Vs。
注意，即使半導體中沒有缺陷存在，在通道和閘極絕緣膜間的介面處的散射也會影響電晶體的傳輸特性。換言之，在與通道和閘極絕緣膜間的介面處相距x的位置，遷移率μ1可被表達為以下公式。
此處，D表示閘極方向的電場，B和G是常數。B和G可從實際測量結果中獲得，根據上述測量結果，B為4.75×107cm/s，G為10nm(介面散射的影響所及的深 度)。當D增加時(即，當閘極電壓增加時)，公式6的右側第二項增加，因此遷移率μ1減少。
在圖15中示出其通道包括理想氧化物半導體而無缺陷在半導體內的電晶體的遷移率μ2的計算結果。為進行計算，使用了Synopsys公司生產的設備類比軟體Sentaurus Device，並且氧化物半導體的帶隙、電子親和勢、相對介電常數、以及厚度分別被假定為2.8eV、4.7eV、15、和15nm。這些值由透過濺射法形成的薄膜的測量而得到。
此外，閘極、源極和汲極的功函數被分別假定為5.5eV、4.6eV、和4.6eV。閘極絕緣膜的厚度假定為100nm，其相對介電常數假定為4.1。通道長度和通道寬度各自假定為10μm，汲極電壓V d假定為0.1V。
如圖15中所示，遷移率在略超過1V的閘極電壓處有大於100cm2/Vs的峰值，且隨著閘極電壓的增高而降低，閘極電壓的增高是由於介面散射影響的增加。注意，為了減少介面散射，優選的，半導體層的表面是原子級別的平坦(原子層平坦)。
在圖16A至16C，圖17A至17C和圖18A至18C中，示出了使用具有這種遷移率的氧化物半導體製造的微小電晶體的特性的計算結果。圖19A和19B例示用於計算的電晶體的橫截面結構。圖19A和19B中例示的電晶體各自包括在氧化物半導體層中具有n+型導電性的半導體區8103a和半導體區8103c。半導體區8103a和半導體區8103c的電阻係數各自為2×10-3Ωcm。
圖19A中例示的電晶體形成在基礎絕緣層8101以及嵌入在基礎絕緣層8101並由氧化鋁形成的嵌入絕緣層8102上。該電晶體包括半導體區8103a、半導體區8103c、用作它們之間的通道形成區的本徵半導體區8103b、和閘極8105。
在閘極8105和半導體區8103b之間形成閘極絕緣膜8104。此外，在閘極8105的兩側表面上形成側壁絕緣物8106a和側壁絕緣物8106b，在閘極8105上方形成絕緣物8107以避免閘極8105和其他佈線之間的短路。側壁絕緣物的寬度為5nm。設置源極8108a和汲極8108b以與半導體區8103a和半導體區8103c分別接觸。注意，該電晶體的通道寬度是40nm。
圖19B中例示的電晶體和圖19A中例示的電晶體的相同之處在於，其形成在基礎絕緣層8101和由氧化鋁形成的嵌入絕緣層8102上方，並且其包括半導體區8103a、半導體區8103c、設置在它們之間的本徵半導體區8103b、具有33nm寬度的閘極8105、閘極絕緣膜8104、側壁絕緣物8106a、側壁絕緣物8106b、絕緣物8107、源極8108a、及汲極8108b。
圖19A中例示的電晶體與圖19B中例示的電晶體的不同之處在於，在側壁絕緣物8106a和側壁絕緣物8106b下方的半導體區的導電性類型。在圖19A中例示的電晶體中，在側壁絕緣物8106a和側壁絕緣物8106b下方的半導體區是n+型導電性的半導體區8103a的部分，及n+型導 電性的半導體區8103c的部分，而在圖19B中例示的電晶體中，在側壁絕緣物8106a和側壁絕緣物8106b下方的半導體區是本徵半導體區8103b的部分。換言之，設置了一個寬度為Loff的區，該區既不與半導體區8103a(半導體區8103c)相重疊，又不與柵8105相重疊。該區被稱作偏置(offset)區，寬度Loff被稱作偏置長度。如從圖中所看到的，偏置長度等於側壁絕緣物8106a(側壁絕緣物8106b)的寬度。
其他用於計算的參數如前描述。為了進行類比，使用了Synopsys公司製造的設備模擬軟體Sentaurus Device。圖16A至16C示出了具有圖19A中所例示結構的電晶體的閘極電壓(V g：閘極和源極之間的電位差)對於汲極電流(Id，實線)和遷移率(μ，虛線)的依賴關係。假定汲極電壓(汲極和源極之間的電位差)為+1V而計算得到汲極電流Id，假定汲極電壓為+0.1V而計算得到遷移率μ。
圖16A示出了在閘極絕緣膜厚度t為15nm的情況下電晶體的閘極電壓依賴性，圖16B示出了在閘極絕緣層厚度t為10nm的情況下的電晶體的閘極電壓依賴性，而圖16C示出了在閘極絕緣層厚度t為5nm的情況下的電晶體的閘極電壓依賴性。隨著閘極絕緣膜變薄，汲極電流Id(截止態電流)，特別是在截止態中，顯著地減少。相反，遷移率μ和在導通態中的汲極電流Id(導通態電流)的峰值沒有值得注意的變化。該曲線圖示出，在1V左右 的閘極電壓處，汲極電流超過了10μA，這是在記憶體單元等中所要求具備的。
圖17A至17C示出了具有圖19B中例示的結構(其中偏置長度Loff為5nm)的電晶體的閘極電壓Vg對於汲極電流Id(實線)和遷移率μ(虛線)的依賴關係。假定漏電壓為+1V而計算得到汲極電流Id，假定汲極電壓為+0.1V而計算得到遷移率μ。圖17A示出了在閘極絕緣膜厚度為15nm的情況下電晶體的閘極電壓依賴性，圖17B示出了在閘極絕緣膜厚度為10nm的情況下的電晶體的閘極電壓依賴性，而圖17C示出了在閘極絕緣膜厚度為5nm的情況下的電晶體的閘極電壓依賴性。
此外，圖18A至18C示出了具有圖19B中例示的結構(其中偏置長度Loff為15nm)的電晶體的閘極電壓對於汲極電流Id(實線)和遷移率μ(虛線)的依賴關係。假定汲極電壓為+1V而計算得到汲極電流Id，假定汲極電壓為+0.1V而計算得到遷移率μ。圖18A示出了在閘極絕緣膜厚度為15nm的情況下電晶體的閘極電壓依賴性，圖18B示出了在閘極絕緣膜厚度為10nm的情況下的電晶體的閘極電壓依賴性，而圖18C示出了在閘極絕緣膜厚度為5nm的情況下的電晶體的閘極電壓依賴性。
在這些結構的任一種中，隨著閘極絕緣層變薄，截止態電流顯著地減少，而遷移率μ和導通態電流的峰值沒有值得注意的變化出現。
注意，遷移率μ的峰值在圖16A至16C中大約為80 cm2/Vs，在圖17A至17C中大約為60cm2/Vs，在圖18A至18C中大約為40cm2/Vs；因此，遷移率μ的峰值隨著偏置長度Loff的增加而減少。此外，同樣的情況適用於截止態電流。導通態電流也是隨著偏置長度Loff的增加而減少；不過，導通態電流的減少要比截止態電流的減少更為漸進。此外，該曲線圖示出，在所述多種結構的無論哪種結構中，在1V左右的閘極電壓處，漏電流超過了10μA，這是在記憶體單元等中所要求具備的。
可透過適當地結合前述實施例的任一個來實現本實施例。
實施例3
可透過在加熱基板時澱積氧化物半導體或透過在氧化物半導體膜形成後執行熱處理，而使得其內使用包括In、Sn、和Zn為主要成分的氧化物半導體作為通道形成區的電晶體具有令人滿意的特性。注意，主要成分指的是在成分物中所含的等於或大於5原子%的元素。因此，在該實施例中，將參考附圖20A至20C、附圖21A和21B、附圖22A和22B、附圖23、附圖24A和24B、附圖25和附圖26來描述透過在氧化物半導體膜形成後有意地加熱基板從而改善電晶體的場效應遷移率的情況。
透過在含有In、Sn和Zn作為主要成分的氧化物半導體膜形成後有意地加熱基板，電晶體的場效應遷移率可得到改善。另外，電晶體的臨界值電壓可被正向偏移以使得 電晶體常態截止。
例如，圖20A至20C分別示出電晶體的特性，在該電晶體中，使用了含In、Sn和Zn作為主要成分的、通道長度L為3μm、通道寬度W為10μm的氧化物半導體膜以及厚度為100nm的閘極絕緣膜。注意，Vd被設為10V。
圖20A示出了一電晶體的特性，該電晶體的含有In、Sn和Zn作為主要成分的氧化物半導體膜是透過濺射法在未有意加熱基板的情況下形成的。該電晶體的場效應遷移率是18.8cm2/Vsec。另一方面，當在有意地加熱基板的同時形成含有In、Sn和Zn作為主要成分的氧化物半導體膜時，場效應遷移率可得到改善。圖20B示出了一電晶體的特性，該電晶體的含有In、Sn和Zn作為主要成分的氧化物半導體膜是當以200℃加熱基板時形成的。該電晶體的場效應遷移率是32.2cm2/Vsec。
透過在含有In、Sn和Zn作為主要成分的氧化物半導體膜形成後進行熱處理，可進一步改善場效應遷移率。圖20C示出了一電晶體的特性，該電晶體的含有In、Sn和Zn作為主要成分的氧化物半導體膜在200℃下透過濺射形成，然後經受650℃的熱處理。該電晶體的場效應遷移率是34.5cm2/Vsec。
對基板的有意加熱預期具有減少水分的有利效果，該水分在透過濺射的形成期間被加入氧化物半導體膜。此外，薄膜形成後的熱處理使得氫、羥基、或水分得以從氧 化物半導體膜中排出和移除。以這種方式，場效應遷移率可被改善。這種場效應遷移率的改善被認為不只是透過以去水或去氫而去除雜質得到的，亦是透過因密度增加導致的原子間距離的減少而得到的。透過從氧化物半導體中去除雜質而純化氧化物半導體，該氧化物半導體可被結晶化。在使用這種被純化的非單晶氧化物半導體的情況下，理想地，預計實現超過100cm2/Vsec的場效應遷移率。
含有In、Sn和Zn作為主要成分的氧化物半導體可以以下方式結晶化：將氧離子注入到氧化物半導體；透過熱處理排出氧化物半導體中所含的氫、羥基、或水分；透過該熱處理或另一個稍後進行的熱處理而結晶化氧化物半導體。透過這樣的結晶化處理或再結晶化處理，可獲得具有令人滿意的結晶性的非單晶氧化物半導體。
在薄膜形成區間有意加熱基板和/或在薄膜形成後的熱處理不僅對改進場效應遷移率有所貢獻，也對使得電晶體常態截止有所貢獻。在其氧化物半導體膜含有In、Sn和Zn作為主要成分的電晶體中，未有意加熱基板而形成的所述氧化物半導體膜被用作通道形成區域，臨界值電壓趨向於負向偏移。然而，當使用了在有意加熱基板的同時所形成的氧化物半導體膜時，臨界值電壓的負向偏移的問題可被解決。就是說，臨界值電壓被偏移以使得電晶體變為常態截止；該趨勢可透過圖20A和圖20B的比較來確認。
注意，也可透過改變In、Sn和Zn的比例來控制臨界 值電壓；當In、Sn和Zn的成分比例是2：1：3時，預期可形成常態截止的電晶體。此外，可透過將靶的成分比例設為In：Sn：Zn=2：1：3來獲得高度結晶氧化物半導體膜。
對基板進行有意加熱的溫度或熱處理的溫度高於或等於150℃，優選高於或等於200℃，更為優選是高於或等於400℃。當在高溫下進行薄膜形成或熱處理時，電晶體可為常態截止。
透過在薄膜形成期間有意加熱基板和/或在薄膜形成後進行熱處理，應對閘極偏壓(gate-bias)壓力的穩定性可增強。例如，當以2MV/cm的強度在150℃溫度下施加閘極偏壓1小時，臨界值電壓的漂移可小於±1.5V，優選為小於±1.0V。
在以下兩個電晶體上執行BT測試：樣本1，在氧化物半導體膜形成後沒有在其上進行熱處理；以及樣本2，在氧化物半導體膜形成後在其上進行了650℃下的熱處理。
首先，在基板溫度25℃、V ds為10V的條件下測量電晶體的V gs-I ds特性。然後，基板溫度被設為150℃，V ds被設為0.1V。在那之後，施加20V的V gs，從而施加到閘極絕緣膜608的電場強度是2MV/cm，保持該情況1小時。接下來，V gs設為0V。然後，在基板溫度25℃、V ds為10V的條件下測量電晶體的V gs-I ds特性。該過程被稱之為正向BT測試。
以類似的方式，首先，在基板溫度25℃、V ds為10V 的條件下測量電晶體的V gs-I ds特性。然後，基板溫度被設為150℃，V ds被設為0.1V。在那之後，施加20V的V gs，從而施加到閘極絕緣膜608的電場強度是2MV/cm，保持該情況1小時。接下來，V gs設為0V。然後，在基板溫度25℃、V ds為10V的條件下測量電晶體的V gs-I ds特性。該過程被稱之為反向BT測試。
圖21A和21B分別示出了樣本1的正向BT測試結果和樣本1的反向BT測試結果。圖22A和22B分別示出了樣本2的正向BT測試結果和樣本2的反向BT測試結果。
樣本1由於正向BT測試所致的臨界值電壓偏移量和由於反向BT測試所致的臨界值電壓偏移量分別是1.80V和-0.42V。樣本2由於正向BT測試所致的臨界值電壓偏移量和由於反向BT測試所致的臨界值電壓偏移量分別是0.79V和0.76V。由此發現，在樣本1和樣本2的每一個中，BT測試前後間的臨界值電壓偏移量小，且可靠性高。
可在氧的氣氛中執行熱處理；另選地，可首先在氮的氣氛中、或惰性氣體中、或低壓下執行熱處理，然後在含氧的氣氛中進行熱處理。在去水或去氫後提供氧給氧化物半導體，從而該熱處理的有利效果可進一步增加。作為一種在去水或去氫後提供氧的辦法，可使用一種氧離子被電場加速並注入到氧化物半導體膜的辦法。
容易在氧化物半導體中或在氧化物半導體和堆疊薄膜 的介面處引起由於氧不足所致的缺陷；然而，當透過熱處理使氧化物半導體中含有過量氧時，不斷引起的氧不足可被過量氧所補償。過量的氧是存在於晶格間的氧。當過量氧的濃度設為大於或等於1×1016/cm3且小於或等於2×1020/cm3時，過量的氧可包含在氧化物半導體中，而不會引起晶體變形等。
當執行熱處理以使得至少部分氧化物半導體包括晶體，可得到更為穩定的氧化物半導體膜。例如，當用X射線衍射(XRD)來分析透過未有意加熱基板而使用成分比為In：Sn：Zn=1：1：1的靶濺射而形成的氧化物半導體膜時，可觀察到光暈圖案。所形成的氧化物半導體膜透過進行熱處理可被結晶化。熱處理的溫度可適當地設置；例如，當熱處理在650℃下進行時，可在X射線衍射分析中觀察到清晰的衍射峰。
進行了In-Sn-Zn-O薄膜的XRD分析。使用Bruker AXS製造的X射線衍射計D8 ADVANCE來進行XRD分析，且以平面外(out-of-plane)方法來進行測量。
準備樣本A和樣本B，並在其上進行XRD分析。以下將描述用於製造樣本A和樣本B的方法。
在已經歷去氫處理的石英基板上形成厚度100nm的In-Sn-Zn-O薄膜。
在氧的氣氛中，用濺射裝置以100W(DC)的功率形成In-Sn-Zn-O薄膜。具有原子比例In：Sn：Zn=1：1：1的In-Sn-Zn-O靶被用作靶。注意，在薄膜形成中的基板加熱溫 度被設為200℃。以此方式製作的樣本被用作樣本A。
接下來，由類似於樣本A方法的方法所製作的樣本在650℃下進行熱處理。作為熱處理，首先在氮的氣氛中進行熱處理1小時，然後在不降低溫度的情況下在氧的氣氛中進一步進行熱處理1小時。以此方式製作的樣本被用作樣本B。
圖25示出樣本A和樣本B的XRD譜。在樣本A中沒有觀察到源自於晶體的峰，然而在樣本B中，當2θ在35度附近，和在37度至38度時，觀察到了源自於晶體的峰。
如上所述，透過在含有In、Sn和Zn作為主要成分的氧化物半導體的澱積期間有意地加熱基板，和/或透過在澱積後進行熱處理，電晶體的特性可得到改善。
這些基板加熱和熱處理具有避免氫和羥基(氫和羥基對於氧化物半導體而言是有害雜質)包含在薄膜中的效果，或是將氫和羥基從薄膜中移除的效果。就是說，透過將作為施主雜質的氫從氧化物半導體中移除，氧化物半導體可被高度純化，從而可得到常態截止的電晶體。氧化物半導體的高度純化使得電晶體的截止態電流低於或等於1aA/μm。此處，截止態電流的單位表示每微米通道寬度的電流。
圖26示出電晶體的截止態電流和測量的基板溫度(絕對溫度)的倒數之間的關係。此處，為了簡化，位準軸表示透過將測量的基板溫度的倒數乘以1000所得的值 (1000/T)。
特別地，如圖26中所示，當基板溫度分別是125℃、85℃、和室溫(27℃)時，截止態電流可分別為低於或等於1aA/μm(1×10-18A/μm)、低於或等於100zA/μm(1×10-19A/μm)、及低於或等於1zA/μm(1×10-21A/μm)。優選地，在125℃、85℃、和室溫時，截止態電流可分別為低於或等於0.1aA/μm(1×10-19A/μm)、低於或等於10zA/μm(1×10-20A/μm)、及低於或等於0.1zA/μm(1×10-22A/μm)。
注意，為了避免在氧化物半導體膜的形成期間氫和水分被包含在其中，優選地，透過充分地抑制來自薄膜形成室外的泄露和經過薄膜形成室內壁的除氣(degasification)，來增加濺射氣體的純度。例如，優選地使用一種露點(dew point)小於或等於-70℃的氣體作為濺射氣，以防止水分被包含在薄膜中。此外，優選地使用被高度純化以不含諸如氫和水分的雜質的靶。儘管有可能透過熱處理從含有In、Sn和Zn作為主要成分的氧化物半導體的薄膜中移除水分，但優選地形成原本就不含有水分的薄膜，因為水分從含有In、Sn和Zn作為主要成分的氧化物半導體中排出所處的溫度高於從含有In、Ga和Zn作為主要成分的氧化物半導體中排出所處的溫度。
樣本B(氧化物半導體膜形成後在其上進行了650℃下的熱處理)的基板溫度和電晶體電特性之間的關係被加以評估。
用於測量的電晶體具有3μm的通道長度L，10μm的通道寬度W，0μm的Lov，和0μm的dW。注意，Vd被設為10V。注意，基板溫度是-40℃、-25℃、25℃、75℃、125℃、和150℃。此處，在電晶體中，閘極與一對電極中的一個相重疊的部分的寬度稱作Lov，而該對電極不與氧化物半導體膜相重疊的部分的寬度稱作dW。
圖23示出了Vgs對於Ids(實線)以及場效應遷移率(虛線)的依賴關係。圖24A示出了基板溫度和臨界值電壓之間的關係，圖24B示出了基板溫度和場效應遷移率之間的關係。
從圖24A可發現，臨界值電壓隨基板溫度的增加而變低。注意，在-40℃到150℃的範圍內，臨界值電壓從1.09V減少到-0.23V。
從圖24B可發現，場效應遷移率隨基板溫度的增加而變低。注意，在-40℃到150℃的範圍內，場效應遷移率從36cm2/Vs減少到32cm2/Vs。因此，發現在上述溫度範圍內，電特性的變化小。
在一個這種含有In、Sn和Zn作為主要成分的氧化物半導體被用於通道形成區的電晶體中，可在截止態電流維持在低於或等於1aA/μm(這可實現LSI所需要的導通態電流)的情況下獲得高於或等於30cm2/Vsec，優選高於或等於40cm2/Vsec，或更為優選高於或等於60cm2/Vsec的場效應遷移率。例如，在L/W為33nm/40nm的FET中，當閘極是2.7V且汲極電壓是1.0V時，可流動高於或 等於12μA的導通態電流。此外，可在電晶體操作所需的溫度範圍內確保充分的電特性。有了這些特性，即便當含有氧化物半導體的電晶體也被設置在用Si半導體形成的積體電路中時，仍可實現具有新穎功能的積體電路而無需降低工作速度。
可透過適當地結合前述實施例的任一個來實現本實施例。
示例1
在此示例中，將參考圖27A和27B來描述其內In-Sn-Zn-O薄膜被用作氧化物半導體膜的電晶體的示例。
圖27A和27B是具有頂閘頂觸點(top-gate top-contact)結構的共面電晶體的截面圖。圖27A是電晶體的頂視圖。圖27B沿圖27A中的點劃線A1-A2顯示截面A1-A2。
圖27B中例示的電晶體包括基板1101；設置在基板1101上的基礎絕緣層1102；設置在基礎絕緣層1102的週邊中的保護絕緣膜1104；設置在基礎絕緣層1102和保護絕緣膜1104上方、並包括高阻區1106a和低阻區1106b的氧化物半導體膜1106；設置在氧化物半導體膜1106上方的閘極絕緣膜1108；閘極1110，其設置為與氧化物半導體膜1106重疊，閘極絕緣膜1108夾在其之間；設置為與閘極1110的側表面相接觸的側壁絕緣膜1112；設置為與至少低阻區1106b相接觸的一對電極1114；層間絕緣 膜1116，其被設置為覆蓋至少氧化物半導體膜1106、閘極1110、和電極對1114；以及佈線1118，其設置為透過形成在層間絕緣膜1116中的開口而被連接至電極對1114中的至少一個電極。
儘管沒有例示出，保護膜可被設置為覆蓋層間絕緣膜1116和佈線1118。利用該保護膜，可降低層間絕緣膜1116的表面傳導所產生的微量洩漏電流，因此可降低電晶體的截止態電流。
可透過適當地結合前述實施例的任一個來實現本示例。
示例2
在此示例中，將描述其內In-Sn-Zn-O薄膜被用作氧化物半導體膜的電晶體的另一示例。
圖28A和28B是例示在此示例中製造的電晶體結構的頂視圖和截面圖。圖28A是電晶體的頂視圖。圖28B沿圖28A中的點劃線B1-B2顯示截面B1-B2。
圖28B中例示的電晶體包括基板1600；設置在基板1600上的基礎絕緣層1602；設置在基礎絕緣層1602上方的氧化物半導體膜1606；設置為與氧化物半導體膜1606相接觸的一對電極1614；設置在氧化物半導體膜1606和電極對1614上方的閘極絕緣膜1608；閘極1610，其設置為與氧化物半導體膜1606相重疊，閘極絕緣膜1608夾在其中間；層間絕緣膜1616，其被設置為覆蓋閘極絕緣膜 1608和閘極1610；佈線1618，透過在層間絕緣膜1616中形成的開口而連接到電極對1614；及保護膜1620，其設置為覆蓋層間絕緣膜1616和佈線1618。
作為基板1600，可使用玻璃基板。作為基礎絕緣層1602，可使用氧化矽薄膜。作為氧化物半導體膜1606，可使用In-Sn-Zn-O薄膜。作為電極對1614，可使用鎢薄膜。作為閘極絕緣膜1608，可使用氧化矽薄膜。閘極1610可具有氮化鉭薄膜和鎢薄膜的層疊結構。層間絕緣膜1616可具有氧氮化矽和聚醯亞胺薄膜的層疊結構。佈線1618可各自有層疊結構，其中依次形成鈦薄膜、鋁薄膜和鈦薄膜。作為保護膜1620，可使用聚醯亞胺薄膜。
注意，在具有圖28A中例示的結構的電晶體中，閘極1610與電極對1614中的一個相重疊的部分的寬度被稱作Lov。類似的，電極對1614不與氧化物半導體膜1606相重疊的部分的寬度被稱作dW。
可透過適當地結合前述實施例的任一個來實現本示例。
示例3
該示例給出具有上述記憶體裝置的半導體裝置的示例。該半導體裝置可具有更高的可靠性，並可使用根據本發明一實施例的記憶體裝置而被小型化。具體地，在使用攜帶型半導體裝置的情況下，只要可透過使用根據本發明實施例的記憶體裝置來小型化半導體裝置，就可獲得用戶 便利性方面得到改進的優勢。
根據本發明實施例的記憶體裝置可用於顯示設備、膝上型個人電腦、或配備有記錄媒體的圖像再現設備(典型地，再現例如數位多用碟(DVD)的記錄媒體的內容並具有用於顯示所再現圖像的顯示器的設備)。除此之外，作為可使用根據本發明實施例的記憶體裝置的半導體裝置，可給出：行動電話、攜帶型遊戲機、攜帶型資訊終端、電子書(e-book)閱讀器、視頻攝像機、數位靜態攝像機、護目鏡型顯示器(頭戴顯示器)、導航系統、音頻再現設備(例如，汽車音頻系統和數位音頻播放器)、影印機、傳真機、印表機、多功能印表機、自動出納機(ATM)、自動售賣機等等。圖11A至11C例示了這些半導體裝置的具體示例。
圖11A例示了一種攜帶型遊戲機，其包括外殼7031、外殼7032、顯示部分7033、顯示部分7034、麥克風7035、揚聲器7036、操作鍵7037、觸筆7038等等。根據本發明實施例的記憶體裝置可被用於控制攜帶型遊戲機的驅動的積體電路。將根據本發明實施例的記憶體裝置用於控制攜帶型遊戲機的驅動的積體電路，可提供高度可靠的攜帶型遊戲機和緊湊的攜帶型遊戲機。儘管在圖11A中例示的攜帶型遊戲機包括兩個顯示部分，顯示部分7033和顯示部分7034，但在攜帶型遊戲機中所含的顯示部分的數量不限於兩個。
圖11B例示了一個行動電話，其包括外殼7041、顯 示部分7042、音頻輸入部分7043、音頻輸出部分7044、操作鍵7045、光接收部分7046等。在光接收部分7046中接收的光被轉換成電信號，從而可載入外部圖像。根據本發明實施例的記憶體裝置可被用於控制行動電話的驅動的積體電路。將根據本發明實施例的記憶體裝置用於控制行動電話的驅動的積體電路，可提供高度可靠的行動電話和緊湊的行動電話。
圖11C例示了一個攜帶型資訊終端，其包括外殼7051、顯示部分7052、操作鍵7053等。可在圖11C中例示的攜帶型資訊終端的外殼7051中加入數據機。根據本發明實施例的記憶體裝置可被用於控制攜帶型資訊終端的驅動的積體電路。將根據本發明實施例的記憶體裝置用於控制攜帶型資訊終端的驅動的積體電路，可提供高度可靠的攜帶型資訊終端和緊湊的攜帶型資訊終端。

Claims (17)

  1. 一種記憶體裝置，包含：基板；在該基板上形成的包含第一記憶體單元的第一單元陣列；在該基板上形成的包含第二記憶體單元的第二單元陣列；在該基板上形成的第一位元線驅動電路；在該基板上形成的第二位元線驅動電路；以及在該基板上形成的字線驅動電路，其中該第一位元線驅動電路電連接至該第一單元陣列，其中該第二位元線驅動電路電連接至該第二單元陣列，其中該字線驅動電路電連接至該第一單元陣列和該第二單元陣列，其中該第一單元陣列和該第二單元陣列位於第一平面中以及該第一位元線驅動電路和該第二位元線驅動電路位於不同於該第一平面的第二平面中，以及其中該第一單元陣列和該第二單元陣列分別和該第一位元線驅動電路和該第二位元線驅動電路重疊。
  2. 如申請專利範圍第1項的記憶體裝置，其中該等第一記憶體單元和該等第二記憶體單元包含電晶體，該等電晶體各自在該基板上形成的氧化物半導體膜中包含通道形成區。
  3. 一種記憶體裝置，包含：半導體基板；在該半導體基板上形成的包含記憶體單元的單元陣列；以及在該半導體基板上形成的位元線驅動電路；其中該記憶體單元包含第一電晶體及電容器，其中該位元線驅動電路包含第二電晶體，其中該第一電晶體的源極電極和汲極電極中的一個電連接至該位元線驅動電路，其中該第一電晶體的該源極電極和該汲極電極中的另一個電連接至該電容器的第一電極，其中該電容器的該第一電極在該電容器的第二電極上，其中該第一電晶體在該半導體基板上形成的氧化物半導體膜中包含通道形成區，其中該第二電晶體在該半導體基板中包含通道形成區，以及其中該單元陣列和該位元線驅動電路重疊。
  4. 一種記憶體裝置，包含：半導體基板；在該半導體基板上形成的包含第一記憶體單元的第一單元陣列；在該半導體基板上形成的包含第二記憶體單元的第二單元陣列；以及驅動電路，包含：第三電晶體，第一位元線驅動電路，第二位元線驅動電路，以及字線驅動電路，其中該第一記憶體單元包含第一電晶體，其中該第二記憶體單元包含第二電晶體，其中該第一電晶體的源極和汲極中的一個電連接至該第一位元線驅動電路，其中該第一電晶體的閘極電連接至該字線驅動電路，其中該第二電晶體的源極和汲極中的一個電連接至該第二位元線驅動電路，其中該第二電晶體的閘極電連接至該字線驅動電路，其中該第一電晶體和該第二電晶體各自在該半導體基板上形成的氧化物半導體膜中包含通道形成區，其中該第三電晶體在該半導體基板中包含通道形成區，其中該第一電晶體和該第二電晶體在該第三電晶體上，以及其中該第一單元陣列和該第二單元陣列分別和該第一位元線驅動電路和該第二位元線驅動電路重疊。
  5. 如申請專利範圍第4項的記憶體裝置，其中該第三電晶體具有設置在包含多晶矽、單晶矽、多晶鍺、或單晶鍺的該基板中的該通道形成區。
  6. 如申請專利範圍第2、3、和4項中任一項的記憶體裝置，其中氧化鋁層在該等記憶體單元和該基板之間。
  7. 一種記憶體裝置，包含：基板；在該基板上包含第一記憶體單元的第一單元陣列，每個第一記憶體單元包含第一電晶體和第一電容器；在該基板上包含第二記憶體單元的第二單元陣列，每個第二記憶體單元包含第二電晶體和第二電容器；第一字線，電連接至該第一單元陣列；第二字線，電連接至該第二單元陣列；字線驅動電路，電連接至該等第一字線和至該等第二字線；第一位元線，電連接至該第一單元陣列；第二位元線，電連接至該第二單元陣列；第一位元線驅動電路，電連接至該等第一位元線，該第一位元線驅動電路位於該第一單元陣列下；以及第二位元線驅動電路，電連接至該等第二位元線，該第二位元線驅動電路位於該第二單元陣列下，其中在每個該第一記憶體單元中：該第一電晶體的閘極電連接至該等第一字線中的一個；該第一電晶體的源極和汲極中的一個電連接至該等第一位元線中的一個；以及該第一電晶體的該源極和該汲極中的另一個電連接至該第一電容器，並且其中在每個該第二記憶體單元中：該第二電晶體的閘極電連接至該等第二字線中的一個；該第二電晶體的源極和汲極中的一個電連接至該等第二位元線中的一個；以及該第二電晶體的該源極和該汲極中的另一個電連接至該第二電容器，其中該第一單元陣列和該第二單元陣列分別和該第一位元線驅動電路和該第二位元線驅動電路重疊。
  8. 如申請專利範圍第7項的記憶體裝置，其中該等第一電晶體和該等第二電晶體各自具有在該基板上形成的氧化物半導體膜中的通道形成區。
  9. 一種記憶體裝置，包含：包括半導體材料的基板；包含第一記憶體單元的第一單元陣列，每個該第一記憶體單元包含被形成在該基板上的第一電晶體；包含第二記憶體單元的第二單元陣列，每個該第二記憶體單元包含被形成在該基板上的第二電晶體；第一字線，電連接至該第一單元陣列；第二字線，電連接至該第二單元陣列；第一位元線，電連接至該第一單元陣列；第二位元線，電連接至該第二單元陣列；以及驅動電路，包含：第三電晶體；字線驅動電路，電連接至該等第一字線和該等第二字線；第一位元線驅動電路，電連接至該等第一位元線，該第一位元線驅動電路和該第一單元陣列重疊；以及第二位元線驅動電路，電連接至該等第二位元線，該第二位元線驅動電路和該第二單元陣列重疊，其中該第三電晶體具有在該基板的該半導體材料中的通道形成區，其中該等第一電晶體和該等第二電晶體各自具有通道形成區，該通道形成區在包括該半導體材料的該基板上形成的氧化物半導體膜中，其中該等第一電晶體和該等第二電晶體在該第三電晶體上，以及其中該第一單元陣列和該第二單元陣列分別和該第一位元線驅動電路和該第二位元線驅動電路重疊。
  10. 一種記憶體裝置，包含：包括半導體材料的基板；包含第一記憶體單元的第一單元陣列，每個該第一記憶體單元包含第一電晶體和第一電容器；包含第二記憶體單元的第二單元陣列，每個該第二記憶體單元包含第二電晶體和第二電容器；第一字線，電連接至該第一單元陣列；第二字線，電連接至該第二單元陣列；第一位元線，電連接至該第一單元陣列；第二位元線，電連接至該第二單元陣列；驅動電路，包含：第三電晶體；字線驅動電路，電連接至該等第一字線和至該等第二字線；第一位元線驅動電路，電連接至該等第一位元線；以及第二位元線驅動電路，電連接至該等第二位元線，其中在每個該第一記憶體單元中：該第一電晶體的閘極電連接至該等第一字線中的一個；該第一電晶體的源極和汲極中的一個電連接至該等第一位元線中的一個；以及該第一電晶體的該源極和該汲極中的另一個電連接至該第一電容器，其中在每個該第二記憶體單元中：該第二電晶體的閘極電連接至該等第二字線中的一個；該第二電晶體的源極和汲極中的一個電連接至該等第二位元線中的一個；以及該第二電晶體的該源極和該汲極中的另一個電連接至該第二電容器，其中每個該等第三電晶體具有在該基板的該半導體材料中的通道形成區，其中該等第一電晶體和該等第二電晶體各自具有通道形成區，該通道形成區在包括該半導體材料的該基板上形成的氧化物半導體膜中，其中該等第一電晶體和該等第二電晶體在該等第三電晶體上，以及其中該第一單元陣列和該第二單元陣列分別和該第一位元線驅動電路和該第二位元線驅動電路重疊。
  11. 如申請專利範圍第7、8和9項中任一項的記憶體裝置，其中該字線驅動電路、該第一位元線驅動電路、及該第二位元線驅動電路中的任一個包括電晶體，該電晶體具有設置在包含多晶矽、單晶矽、多晶鍺、或單晶鍺的該基板中的通道形成區。
  12. 如申請專利範圍第7、9和10項中任一項的記憶體裝置，其中該第一單元陣列和該第二單元陣列各自包含多個單元陣列層。
  13. 如申請專利範圍第7、9和10項中任一項的記憶體裝置，其中該等第一字線平行於該等第二字線地連接至該字線驅動電路。
  14. 如申請專利範圍第7、9和10項中任一項的記憶體裝置，其中氧化鋁層在該基板和每個該等第一記憶體單元和該等第二記憶體單元之間。
  15. 如申請專利範圍第2、3、4、8、9和10項中任一項的記憶體裝置，其中該氧化物半導體膜包含以下中的至少一個：單晶材料、多晶材料、具有c-軸取向的晶體、非晶材料、以及包括具有結晶性的部分或非-非晶部分的非晶材料。
  16. 一種半導體裝置，包含如申請專利範圍第1、3、4、7、9和10中任一項的記憶體裝置。
  17. 如申請專利範圍第1項的記憶體裝置，其中該第一位元線驅動電路鄰近於該第二位元線驅動電路。
TW105110305A 2010-09-14 2011-09-07 記憶體裝置和半導體裝置 TWI670711B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2010205253 2010-09-14
JP2010-205253 2010-09-14
JP2011-112791 2011-05-19
JP2011112791 2011-05-19

Publications (2)

Publication Number Publication Date
TW201628000A TW201628000A (zh) 2016-08-01
TWI670711B true TWI670711B (zh) 2019-09-01

Family

ID=45806591

Family Applications (2)

Application Number Title Priority Date Filing Date
TW105110305A TWI670711B (zh) 2010-09-14 2011-09-07 記憶體裝置和半導體裝置
TW100132269A TWI539453B (zh) 2010-09-14 2011-09-07 記憶體裝置和半導體裝置

Family Applications After (1)

Application Number Title Priority Date Filing Date
TW100132269A TWI539453B (zh) 2010-09-14 2011-09-07 記憶體裝置和半導體裝置

Country Status (5)

Country Link
US (6) US9007812B2 (zh)
JP (8) JP5696009B2 (zh)
KR (6) KR20140014330A (zh)
CN (2) CN102436846B (zh)
TW (2) TWI670711B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI779318B (zh) * 2020-05-27 2022-10-01 大陸商長江存儲科技有限責任公司 三維記憶體元件及其製作方法
US11508750B2 (en) 2020-04-14 2022-11-22 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device including a peripheral circuit and a memory stack

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012029638A1 (en) * 2010-09-03 2012-03-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2012256821A (ja) 2010-09-13 2012-12-27 Semiconductor Energy Lab Co Ltd 記憶装置
TWI670711B (zh) 2010-09-14 2019-09-01 日商半導體能源研究所股份有限公司 記憶體裝置和半導體裝置
TWI574259B (zh) 2010-09-29 2017-03-11 半導體能源研究所股份有限公司 半導體記憶體裝置和其驅動方法
KR102110496B1 (ko) 2010-12-03 2020-05-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
TWI572009B (zh) 2011-01-14 2017-02-21 半導體能源研究所股份有限公司 半導體記憶裝置
TWI564890B (zh) 2011-01-26 2017-01-01 半導體能源研究所股份有限公司 記憶體裝置及半導體裝置
TWI520273B (zh) 2011-02-02 2016-02-01 半導體能源研究所股份有限公司 半導體儲存裝置
US8780614B2 (en) 2011-02-02 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
JP5794879B2 (ja) 2011-09-29 2015-10-14 ルネサスエレクトロニクス株式会社 半導体装置及びそれを用いたＳｉＰデバイス
JP6081171B2 (ja) 2011-12-09 2017-02-15 株式会社半導体エネルギー研究所 記憶装置
US9029863B2 (en) * 2012-04-20 2015-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2013179922A1 (en) * 2012-05-31 2013-12-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6406926B2 (ja) * 2013-09-04 2018-10-17 株式会社半導体エネルギー研究所 半導体装置
JP6580863B2 (ja) 2014-05-22 2019-09-25 株式会社半導体エネルギー研究所 半導体装置、健康管理システム
TWI718125B (zh) 2015-03-03 2021-02-11 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
SG11201802573UA (en) 2016-01-13 2018-04-27 Toshiba Memory Corp Semiconductor memory device
KR102458660B1 (ko) 2016-08-03 2022-10-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
JP2018117102A (ja) 2017-01-20 2018-07-26 ソニーセミコンダクタソリューションズ株式会社 半導体装置
US9792958B1 (en) 2017-02-16 2017-10-17 Micron Technology, Inc. Active boundary quilt architecture memory
US10347333B2 (en) * 2017-02-16 2019-07-09 Micron Technology, Inc. Efficient utilization of memory die area
JP6887307B2 (ja) * 2017-05-19 2021-06-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP7328146B2 (ja) 2017-09-06 2023-08-16 株式会社半導体エネルギー研究所 記憶装置及び電子機器
US11031405B2 (en) * 2017-11-02 2021-06-08 Micron Technology, Inc. Peripheral logic circuits under DRAM memory arrays
CN113412284A (zh) 2019-03-29 2021-09-17 株式会社大阪曹達 丙烯酸酯橡胶的制造方法
US11823733B2 (en) 2019-04-30 2023-11-21 Semiconductor Energy Laboratory Co., Ltd. Memory device, semiconductor device, and electronic device each including redundant memory cell
KR102634614B1 (ko) * 2019-07-12 2024-02-08 에스케이하이닉스 주식회사 수직형 메모리 장치
JPWO2021024083A1 (zh) * 2019-08-08 2021-02-11
CN115298824A (zh) * 2020-03-18 2022-11-04 株式会社半导体能源研究所 半导体装置
CN113470711B (zh) * 2020-03-30 2023-06-16 长鑫存储技术有限公司 存储块以及存储器
JP2022035852A (ja) 2020-08-21 2022-03-04 キオクシア株式会社 半導体記憶装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5818748A (en) * 1995-11-21 1998-10-06 International Business Machines Corporation Chip function separation onto separate stacked chips
US6029963A (en) * 1997-01-13 2000-02-29 Nec Corporation Semiconductor memory device having novel layout pattern
US20020163834A1 (en) * 2000-08-14 2002-11-07 Scheuerlein Roy E. Integrated systems using vertically-stacked three-dimensional memory cells
US20090065768A1 (en) * 2005-04-28 2009-03-12 Semiconductor Energy Laboratory Co., Ltd. Memory Element and Semiconductor Device
US20090201715A1 (en) * 2008-02-11 2009-08-13 Franz Kreupl Carbon Diode Array for Resistivity Changing Memories
US20090237985A1 (en) * 2005-10-17 2009-09-24 Nozomu Matsuzaki Semiconductor device and its fabrication method
US20100187523A1 (en) * 2009-01-23 2010-07-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same

Family Cites Families (180)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPS62274773A (ja) 1986-05-23 1987-11-28 Hitachi Ltd 半導体記憶装置
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH01308070A (ja) 1988-06-07 1989-12-12 Matsushita Electric Ind Co Ltd 半導体記憶装置
JP2547615B2 (ja) 1988-06-16 1996-10-23 三菱電機株式会社 読出専用半導体記憶装置および半導体記憶装置
JPH0834296B2 (ja) * 1988-12-06 1996-03-29 三菱電機株式会社 半導体記憶装置
US5184321A (en) 1988-12-06 1993-02-02 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device comprising a plurality of memory arrays with improved peripheral circuit location and interconnection arrangement
JPH05299653A (ja) 1991-04-05 1993-11-12 Fuji Xerox Co Ltd 半導体装置及びその製造方法
JP2784615B2 (ja) 1991-10-16 1998-08-06 株式会社半導体エネルギー研究所 電気光学表示装置およびその駆動方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3569310B2 (ja) 1993-10-14 2004-09-22 株式会社ルネサステクノロジ 半導体記憶装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
US5969380A (en) 1996-06-07 1999-10-19 Micron Technology, Inc. Three dimensional ferroelectric memory
US7633162B2 (en) 2004-06-21 2009-12-15 Sang-Yun Lee Electronic circuit with embedded memory
KR100219519B1 (ko) * 1997-01-10 1999-09-01 윤종용 페로일렉트릭 플로팅 게이트 램을 구비하는 반도체 메모리 디바이스 및 그 제조방법
US6551857B2 (en) 1997-04-04 2003-04-22 Elm Technology Corporation Three dimensional structure integrated circuits
AT405109B (de) 1997-05-21 1999-05-25 Wasshuber Christoph Dipl Ing D Ein-elektron speicherbauelement
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000058785A (ja) * 1998-08-07 2000-02-25 Hitachi Ltd ダイナミック型ｒａｍ
US6141286A (en) * 1998-08-21 2000-10-31 Micron Technology, Inc. Embedded DRAM architecture with local data drivers and programmable number of data read and data write lines
JP2000113683A (ja) 1998-10-02 2000-04-21 Hitachi Ltd 半導体装置
US5949720A (en) 1998-10-30 1999-09-07 Stmicroelectronics, Inc. Voltage clamping method and apparatus for dynamic random access memory devices
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP3955409B2 (ja) 1999-03-17 2007-08-08 株式会社ルネサステクノロジ 半導体記憶装置
JP4850326B2 (ja) * 1999-03-26 2012-01-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6399988B1 (en) 1999-03-26 2002-06-04 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor having lightly doped regions
JP3633354B2 (ja) 1999-03-29 2005-03-30 株式会社日立製作所 半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
US6282113B1 (en) * 1999-09-29 2001-08-28 International Business Machines Corporation Four F-squared gapless dual layer bitline DRAM array architecture
TW587252B (en) 2000-01-18 2004-05-11 Hitachi Ltd Semiconductor memory device and data processing device
US6445636B1 (en) 2000-08-17 2002-09-03 Micron Technology, Inc. Method and system for hiding refreshes in a dynamic random access memory
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
US6898683B2 (en) * 2000-12-19 2005-05-24 Fujitsu Limited Clock synchronized dynamic memory and clock synchronized integrated circuit
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2003092364A (ja) * 2001-05-21 2003-03-28 Mitsubishi Electric Corp 半導体記憶装置
JP2002368226A (ja) * 2001-06-11 2002-12-20 Sharp Corp 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器
US6574148B2 (en) 2001-07-12 2003-06-03 Micron Technology, Inc. Dual bit line driver for memory
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP2002319682A (ja) 2002-01-04 2002-10-31 Japan Science & Technology Corp トランジスタ及び半導体装置
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
US7189992B2 (en) 2002-05-21 2007-03-13 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures having a transparent channel
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
CN1759450B (zh) 2003-03-18 2012-02-29 株式会社东芝 可编程阻抗存储器器件
US6879505B2 (en) 2003-03-31 2005-04-12 Matrix Semiconductor, Inc. Word line arrangement having multi-layer word line segments for three-dimensional memory array
US7335906B2 (en) 2003-04-03 2008-02-26 Kabushiki Kaisha Toshiba Phase change memory device
US7729158B2 (en) 2003-04-03 2010-06-01 Kabushiki Kaisha Toshiba Resistance change memory device
US7459715B2 (en) 2003-04-03 2008-12-02 Kabushiki Kaisha Toshiba Resistance change memory device
US6839258B2 (en) 2003-05-12 2005-01-04 Micron Technology, Inc. Folded DRAM CAM cell
KR100532438B1 (ko) * 2003-05-29 2005-11-30 삼성전자주식회사 리드/스캔 동작 시에 라이트 전용 비트 라인의 부하용량을 감소시키는 반도체 메모리 장치, 및 그 방법
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP4044510B2 (ja) 2003-10-30 2008-02-06 株式会社東芝 半導体集積回路装置
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
KR101019337B1 (ko) 2004-03-12 2011-03-07 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 아몰퍼스 산화물 및 박막 트랜지스터
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP4997692B2 (ja) * 2004-08-25 2012-08-08 カシオ計算機株式会社 薄膜トランジスタパネル及びその製造方法
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
EP1815530B1 (en) 2004-11-10 2021-02-17 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
CN101057333B (zh) 2004-11-10 2011-11-16 佳能株式会社 发光器件
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7601984B2 (en) 2004-11-10 2009-10-13 Canon Kabushiki Kaisha Field effect transistor with amorphous oxide active layer containing microcrystals and gate electrode opposed to active layer through gate insulator
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
KR101066489B1 (ko) * 2004-11-12 2011-09-21 엘지디스플레이 주식회사 폴리형 박막 트랜지스터 기판 및 그 제조 방법
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
JP4884784B2 (ja) * 2005-01-28 2012-02-29 株式会社半導体エネルギー研究所 半導体装置の作製方法及び半導体装置
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
EP1917656B1 (en) * 2005-07-29 2016-08-24 Semiconductor Energy Laboratory Co., Ltd. Display device and driving method thereof
JP2007042172A (ja) 2005-08-01 2007-02-15 Sony Corp 半導体メモリ装置
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP1770788A3 (en) 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101577293B (zh) 2005-11-15 2012-09-19 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
JP2010034091A (ja) * 2006-11-27 2010-02-12 Iwate Univ 有機複合電子素子及びその製造方法、及び該有機複合電子素子を用いる有機半導体メモリ
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP5042077B2 (ja) 2007-04-06 2012-10-03 株式会社半導体エネルギー研究所 表示装置
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
JP2008276858A (ja) 2007-04-27 2008-11-13 Spansion Llc 不揮発性記憶装置及びそのバイアス制御方法
US20080266925A1 (en) 2007-04-30 2008-10-30 International Business Machines Corporation Array Split Across Three-Dimensional Interconnected Chips
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8354674B2 (en) 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
US8232598B2 (en) 2007-09-20 2012-07-31 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
US8044464B2 (en) 2007-09-21 2011-10-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TW200921226A (en) 2007-11-06 2009-05-16 Wintek Corp Panel structure and manufacture method thereof
JP5430846B2 (ja) * 2007-12-03 2014-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
US7746680B2 (en) 2007-12-27 2010-06-29 Sandisk 3D, Llc Three dimensional hexagonal matrix memory array
JP4709868B2 (ja) * 2008-03-17 2011-06-29 株式会社東芝 半導体記憶装置
JP5253872B2 (ja) 2008-04-17 2013-07-31 株式会社東芝 半導体集積回路装置
JP5305731B2 (ja) 2008-05-12 2013-10-02 キヤノン株式会社 半導体素子の閾値電圧の制御方法
JP2010003910A (ja) 2008-06-20 2010-01-07 Toshiba Mobile Display Co Ltd 表示素子
JP5085446B2 (ja) 2008-07-14 2012-11-28 株式会社東芝 三次元メモリデバイス
JP2010034109A (ja) * 2008-07-25 2010-02-12 Toshiba Corp 不揮発性半導体記憶装置
US8044448B2 (en) 2008-07-25 2011-10-25 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
JP5322533B2 (ja) 2008-08-13 2013-10-23 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR20100052597A (ko) 2008-11-11 2010-05-20 삼성전자주식회사 수직형 반도체 장치
JP5781720B2 (ja) * 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US8247276B2 (en) 2009-02-20 2012-08-21 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, method for manufacturing the same, and semiconductor device
CN101599437B (zh) * 2009-07-23 2011-07-27 复旦大学 薄膜晶体管的制备方法
KR101065407B1 (ko) 2009-08-25 2011-09-16 삼성모바일디스플레이주식회사 유기 발광 표시 장치 및 그 제조 방법
CN104485336B (zh) 2009-10-21 2018-01-02 株式会社半导体能源研究所 半导体器件
CN105070715B (zh) 2009-10-21 2018-10-19 株式会社半导体能源研究所 半导体装置
SG10201503877UA (en) 2009-10-29 2015-06-29 Semiconductor Energy Lab Semiconductor device
KR101788521B1 (ko) 2009-10-30 2017-10-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
SG188112A1 (en) 2009-10-30 2013-03-28 Semiconductor Energy Lab Logic circuit and semiconductor device
CN104282691B (zh) 2009-10-30 2018-05-18 株式会社半导体能源研究所 半导体装置
WO2011062029A1 (en) 2009-11-18 2011-05-26 Semiconductor Energy Laboratory Co., Ltd. Memory device
KR101913111B1 (ko) 2009-12-18 2018-10-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101866734B1 (ko) 2009-12-25 2018-06-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101434948B1 (ko) 2009-12-25 2014-08-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2012002186A1 (en) 2010-07-02 2012-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI670711B (zh) * 2010-09-14 2019-09-01 日商半導體能源研究所股份有限公司 記憶體裝置和半導體裝置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5818748A (en) * 1995-11-21 1998-10-06 International Business Machines Corporation Chip function separation onto separate stacked chips
US6029963A (en) * 1997-01-13 2000-02-29 Nec Corporation Semiconductor memory device having novel layout pattern
US20020163834A1 (en) * 2000-08-14 2002-11-07 Scheuerlein Roy E. Integrated systems using vertically-stacked three-dimensional memory cells
US20090065768A1 (en) * 2005-04-28 2009-03-12 Semiconductor Energy Laboratory Co., Ltd. Memory Element and Semiconductor Device
US20090237985A1 (en) * 2005-10-17 2009-09-24 Nozomu Matsuzaki Semiconductor device and its fabrication method
US20090201715A1 (en) * 2008-02-11 2009-08-13 Franz Kreupl Carbon Diode Array for Resistivity Changing Memories
US20100187523A1 (en) * 2009-01-23 2010-07-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11508750B2 (en) 2020-04-14 2022-11-22 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device including a peripheral circuit and a memory stack
TWI779318B (zh) * 2020-05-27 2022-10-01 大陸商長江存儲科技有限責任公司 三維記憶體元件及其製作方法

Also Published As

Publication number Publication date
JP2019134174A (ja) 2019-08-08
TW201232539A (en) 2012-08-01
JP2012256822A (ja) 2012-12-27
US20200342915A1 (en) 2020-10-29
KR20190035665A (ko) 2019-04-03
KR20220162663A (ko) 2022-12-08
US20160203849A1 (en) 2016-07-14
JP7447228B2 (ja) 2024-03-11
JP2016213493A (ja) 2016-12-15
KR102104421B1 (ko) 2020-04-24
JP2023016910A (ja) 2023-02-02
US11568902B2 (en) 2023-01-31
JP7186814B2 (ja) 2022-12-09
US10236033B2 (en) 2019-03-19
KR20230152617A (ko) 2023-11-03
JP6262812B2 (ja) 2018-01-17
US20230169998A1 (en) 2023-06-01
JP2021090073A (ja) 2021-06-10
JP5980973B2 (ja) 2016-08-31
US9299393B2 (en) 2016-03-29
CN106356086A (zh) 2017-01-25
KR20140014330A (ko) 2014-02-06
US20150213843A1 (en) 2015-07-30
KR20210128989A (ko) 2021-10-27
TWI539453B (zh) 2016-06-21
CN102436846B (zh) 2016-09-21
US9007812B2 (en) 2015-04-14
US20190214058A1 (en) 2019-07-11
US10665270B2 (en) 2020-05-26
JP2023158041A (ja) 2023-10-26
US20120063209A1 (en) 2012-03-15
JP2018041985A (ja) 2018-03-15
JP2015144279A (ja) 2015-08-06
TW201628000A (zh) 2016-08-01
CN102436846A (zh) 2012-05-02
JP5696009B2 (ja) 2015-04-08
CN106356086B (zh) 2020-07-03
KR20200043359A (ko) 2020-04-27

Similar Documents

Publication Publication Date Title
US20230169998A1 (en) Memory device and semiconductor device
KR102246116B1 (ko) 기억 장치 및 반도체 장치
JP6661697B2 (ja) 半導体装置
JP2024057064A (ja) 半導体装置

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees